(57)【要約】【課題】　ビア、トレンチ、及び半導体デバイス(300)のデュアルダマシン構造における電気的なデバイスの相互接続用の拡散バリア、エッチング停止、及び誘電体物質を通る相互接続を形成すること【解決手段】　エッチング停止レベル(311)にある埋め込みビアマスクは、第１の金属レベルの下層導電性フィーチャ(M1)の長軸に直交して整列された矩形窓にマージされ他２つ以上の近接するビアのミスアライメントエラー領域(315)を有する開口を備える。ハードマスク(314)における開口とともにも散られる矩形窓はビア部分(318)を形成し、ハードマスクにおける開口(314')はトレンチ部分を与える。その後、相互接続キャビティは、導電性物質で満たされ、第１の金属レベル(M1)及び第2の金属レベル(M2)の導電性フィーチャ間に導電性相互接続を与える。【選択図】　　　　　図３（Ｅ）
2004111973.tif 000002
【特許請求の範囲】
【請求項１】
　半導体デバイスにおける第１の金属レベル上に形成された第１及び第２の中間レベル誘電体層をとおして前記第１の金属レベルにおけるフィーチャを第２の金属レベルに接続するために、トレンチ及びビアを有する導電性相互接続を形成する方法であって、前記方法は、
　前記第１の金属レベル上に前記第１の中間レベル誘電体層を形成するステップと、
　前記第１の金属レベルの下層導電性フィーチャの長軸に直交して整列された矩形窓にマージされた２つ以上の近接するビアのミスアライメントエラー領域を伴う前記第１の中間レベル誘電体層上に埋め込みビアマスクを形成するステップと、
　前記埋め込みビアマスク上に前記第２の中間レベル誘電体層を形成するステップと、
　下層の矩形窓に直交する開口を有する前記第２の中間レベル誘電体層上にハードマスクを形成するステップと、
　トレンチを形成するために、前記埋め込みビアマスクへ通る前記第２の中間レベル誘電体層の露出した部分を除去し、且つ前記第１の金属レベルの導電性フィーチャの一部を露出し、ビアキャビティを形成するために、前記埋め込みマスクにおける矩形窓の下にある前記第１の中間レベル誘電体層の露出した一部を除去するステップと、
　エッチングプロセスによって形成された前記トレンチ及びビアを満たすように前記半導体デバイス上に導電性物質を形成し、前記導電性物質は、前記導電性フィーチャに電気的接続を与える前記導電性相互接続を形成するステップと、
を有することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、一般に半導体デバイスに関し、特に半導体デバイスの製造において相互接続層に自己整合された(self-aligned)ビア及びトレンチを形成するための方法に関する。
【背景技術】
【０００２】
　半導体製品、例えば集積回路の製造において、個々の電気的デバイスは半導体基板上に、または半導体基板内に形成され、その後、回路を形成するように相互接続される。集積回路内のこれらデバイスの相互接続は、一般に、電気的デバイス上に形成された層にマルチレベル配線網を形成することによって達成され、マルチレベル配線網によってデバイスの能動素子が他のデバイスに接続されて、所望の回路を形成する。マルチレベル配線網内の個々の配線層は、個々のデバイス上に、または前の配線層上に絶縁層、すなわち誘電体層を堆積し、また、コンタクト開口、例えばビアをパターン化し及びエッチングすることによって形成される。次いで内部層のコンタクトを形成するために、導電性材料、例えばタングステンがビアに堆積される。その後、デバイスのビア間に配線の相互接続を形成するために、導電層が誘電体層上に形成され、それによって、基本的な回路の第１レベルを作る。次いで、マルチレベル配線網を形成するために、それらの間の導電性ビアを有する追加の誘電体層上にレイアウトされた追加の配線レベルを用いて、誘電体材料がパターン化された導電層上に堆積され、そのプロセスが何回も繰返される。
【０００３】
　デバイス密度及び動作速度が増大し続け、トランジスタのスケーリングがサブミクロンに進むにしたがって、集積回路における遅延時間の減少が望まれる。これらの遅延は、マルチレベル配線網による相互接続金属の抵抗に関連しているばかりでなく、近接の金属ライン間の寄生キャパシタンスにも関連している。最近の相互接続プロセスは、金属層または構造物に形成される相互接続の金属ラインの抵抗を減少するために、アルミニウムに代わって銅を用いるようになった。しかし、配線パターンを形成するために堆積された銅をパターン化（例えば、エッチング）する場合に困難に遭遇している。さらに、銅はある形式の絶縁／誘電体層、例えば二酸化シリコンに急速に拡散し、絶縁の低下および／または絶縁層を通してデバイス領域への銅の拡散を導く。
【０００４】
　銅をパターン化することの困難性は、トレンチが誘電体層に形成される（エッチングされる）単一またはデュアル（二重）ダマシン法の使用によって避けられ、または軽減された。絶縁層上にデュアルダマシン法のトレンチまたはビアを並べる薄い拡散バリア（例えば窒化タングステン）が堆積される。その後、銅がバリア層上でトレンチに堆積され、続いて、誘電体層のトレンチ及びビア内に嵌め込まれた所望の相互接続ラインを含む銅の配線パターンを残すために、化学的機械研磨（ＣＭＰ）法を用いて平坦化さる。したがって、単一ダマシン法においては、予め存在する下層のビアに接続されるプロセスの銅トレンチのパターンが形成されるが、一方、デュアルダマシン法では、ビアおよびトレンチは単一の銅の堆積およびＣＭＰステップを用いて同時に充填される。
【０００５】
　銅の拡散問題は、銅及び誘電体層間ばかりでなく銅及びシリコン基板間に形成された銅の拡散バリアを用いて解決されている。このバリアは、一般に、タンタル、窒化タンタル、タンタル・シリコン窒化物、ＰＶＤタンタル、窒化チタン、及び窒化タングステンのような遷移金属ばかりでなくいろいろな遷移金属自身の導電性化合物を用いて形成される。また、絶縁体、例えばシリコンナイトライド（窒化しリコン）及びシリコンオキシナイトライドが銅の冶金及び絶縁層間にバリア物質として使用されている。より最近では、シリコンカーバイド（ＳiＣ）が銅の拡散バリア物質ばかりでなくトレンチ及び／又はビアのキャビティ形成中に使用されるエッチング停止層及びハードマスクとして使用されている。
【０００６】
　配線金属ライン間のキャパシタンスを減少するため、及び結果として回路スピードを増大するために、ＲＣの遅延時間も配線金属ライン間に形成された多孔質の低誘電率（低ｋ）誘電体物質の最近の開発によって解決された。低ｋ誘電体物質の例は、スピン・オン・グラス（ＳＯＧｓ）と同様に有機及び準有機物質、例えばポリシルセスキオキサン(polysilsesquioxanes)、フッ素化シリケートガラス（ＦＳＧｓ）及びフッ素化ポリアリーレンエーテルを含む。有機の、非シリカサス(non silicaceous)物質、例えばフッ素化ポリアリーレンエーテルは、その好適な誘電体特性及び適用の容易さのために半導体処理技術の拡大した用法を見つけている。他の低ｋ絶縁体体物質は、例えば約２.６〜２.８程度の誘電率（ｋ）を有するオルガノ・シリケート・ガラス（organo-silicate-glasses:ＯＳＧｓ）、及び２.５以下の誘電率を有する超低ｋ誘電体を含む。ＯＳＧ物質は、低ｋ誘電体特性を達成するためにアルキルグループが加えられた低密度シリケートガラスである。
【０００７】
　従って、近年の高速、高密度デバイスにおいて、速度を増加し、クロストークを減少し、及び電力消費を減少するために、低ｋ誘電体または超低ｋ誘電体材料、ＳｉＣ及びＳｉＣ：Ｈ物質、及び銅金属を用いる単一及びデュアルダマシン法を用いることができる。
【０００８】
　デュアルダマシン法による相互接続を形成するために、トレンチレベルか、またはビアレベルのいずれかが先ずエッチングされる。最初のアプローチは、ビアの最初のアプローチと比較して、最悪の場合下層レベルへのミスアライメントエラー（アライメント（整列）していないエラー）を有する。両方のアプローチは、ホトリソグラフのプロセスマージンを減少するトポグラフィー上のレジストパターンニングを必要とする。
【０００９】
　埋め込みエッチング停止層（例えば、ＳiＮまたは新しいＳiＣ：Ｈ）によって分離される２つの誘電体層、すなわち、ＩＬＤ（Inter-level dielectric:中間レベル誘電体）及びＩＭＤ（Intra-metal dielectric:イントラメタル誘電体）は、一般に、デュアルダマシン法に固有である。ビアの最初のアプローチにおいて、埋め込みエッチング停止層は、トレンチエッチングのためのエッチング停止として働くので、トレンチ・e-停止層(trench e-stop layer:ＴＥＳ層)と呼ばれる。トレンチ・e-停止（ＴＥＳ）層は、時々二重の役割を果たすので"buried via mask"（埋め込みビアマスク）とも呼ばれる。ＴＥＳ層は、トレンチ・e-停止機能を与えつづけるが、しかしＭ１金属層の下層にある金属レベルライン（または他のこのような導電性フィーチャ）に下側のビアを形成するのに役立つマスク機能をも備える。しかしながら、従来のアプローチでは、埋め込みビアマスクにおける開口は、下層の金属ラインの長軸にアライメントされる。しかし、この軸上アライメント(on-axis alignment)は、金属ラインと、金属レベル間の結果としての導電性相互接続との間に許容できるエラーの余裕を幾らか制限する傾向にある。何故ならば、これらのビアマスク開口の幅は、依然として幾つかの例では相互接続（配線）のコンタクト領域を制限するからである。
【００１０】
　さらに、金属ライン及び相互接続は、サブミクロンの幅に狭くなるので、整合エラーの余裕（マージン）は、いろいろな金属レベルのライン及び金属レベルを接続する導電性相互接続間で臨界的に減少する。したがって、これらの相互接続のエッチングを導くマスクは、著しく重要な役割を与えるが、一方、アライメントエラーのマージン(余裕)は、フィーチャの密度が増え続くにしたがって減少する。
【００１１】
　図１（Ａ）〜図１（Ｄ）は、例えば、２つのそれぞれの金属レベルＭ１とＭ２における２つの金属ライン(導電性フィーチャ)間に導電性相互接続を形成する従来アプローチの部分平面図及び部分断面図を示す。図１（Ａ）〜図１（Ｃ）は、金属ライン間の理想的な配列、及びそれらの間に形成された相互接続を示し、図１（Ｄ）は、導電性フィーチャ間の最悪の場合のミスアライメントエラーの状況及び相互接続を示す。図１（Ｃ）及び図１（Ｄ）は、Ｍ１とＭ２の金属レベル間に形成された相互接続キャビティを示すけれども、続く方法のステップは、一般にこのキャビティ内に導電性の接続物質を堆積すると理解されるべきである。さらに、銅の導電性相互接続物質が堆積される前に、一般に拡散バリア層が側壁の拡散バリアとして働くように相互接続キャビティに堆積される。
【００１２】
　図１（Ａ）〜図１（Ｄ）は、従来例を示し、ビア及びトレンチを含む相互接続が第１のレベルにおける導電性のフィーチャを第２のレベルに関連するフィーチャに接続するための半導体デバイスに形成される。相互接続プロセスの図示された部分は、銅で充填されるべきビアを形成するために使用される、内部レベルの誘電体、ハードマスク及びトレンチのエッチング停止層を含む。
【００１３】
　図１（Ａ）において、半導体デバイス１００が製造処理の中間段階において示されていて、１つ以上のデバイス(例えば、トランジスタ、メモリセル等は示されていない)が基板、例えばシリコン上にまたはシリコン内に形成されている。これらのデバイスを相互接続するために、及び／又はそれらに外部接続を与えるために、相互接続処理が行なわれ、所望の回路を形成するための銅の接続金属ラインの１つ以上のレベルを製造する。一方のレベルから他方のレベルへの電気的接続を垂直に与えるために銅が充填されたビアが形成され、互いに接続されない導電性フィーチャを絶縁するために絶縁性の誘電体物質がこれらのトレンチ及びビア間に形成される。
【００１４】
　図１（Ａ）において、導電性フィーチャ１０６が基板１０４上の第１の金属層（Ｍ１）の金属誘電体物質の開口内に形成され、且つ、Ｍ１の導電性フィーチャ１０６が銅を含む場合、第１の拡散バリア層(Ｂ１)１０８が導電性フィーチャ１０６上に形成され、導電性フィーチャ１０６を第１の相互接続レベルに接続するためにビアが設けられる。第１の中間レベル誘電体層(ＩＬＤ１)１１０がＢ１の第１の拡散バリア層上に形成される。この第１の中間レベル誘電体層(ＩＬＤ１)１１０は、上層及び下層の導電性フィーチャ間に絶縁を与え、デバイス１００の最終集積回路における信号間でＲＣ遅延やクロストークを避け又は軽減するには、比較的低い誘電率の特性が望ましい。
【００１５】
　トレンチのエッチング停止(ＴＥＳ)層１１１がＩＬＤ１層１１０上に堆積され、図１（Ａ）の平面図と断面図に示されるように、ビアの開口１１１’がこのトレンチのエッチング（ＴＥＳ）停止層１１１にエッチングされる。デュアルダマシン法において、ＴＥＳ層１１１は、上にある層によって覆われることができ、したがって、“埋め込みトレンチエッチイング停止層”１１１又は“埋め込みビアマスク”１１１と呼ばれる。トレンチのエッチング停止(ＴＥＳ)層１１１は、上層のトレンチのエッチングに対して停止点を与え、ビアの開口１１１’は、トレンチのエッチング停止層の下層にあるビアの更なるエッチングに対してマスクを与える。
【００１６】
　その後、図１（Ｂ）において、第２のインターレベル誘電体層（ＩＬＤ２）がＴＥＳ層１１１上に形成され、ハードマスク（ＨＭ）１１４がＩＬＤ２層１１２上に形成され、且つ図１（Ｂ）の平面図及び断面図に示されるように、第２の金属層（Ｍ２）１１４’（Ｍ２の導電性フィーチャの後の形成に対して）がＨＭ層１１４にエッチングされる。ＨＭ層１１４は、一般にデュアルダマシン型の相互接続法のトレンチ形成に用いられ、一方、ＩＬＤ１層１１０を通して形成されたビアとの、銅金属ラインの相互接続のため上層のトレンチを形成する。
【００１７】
　その後、図１（Ｃ）において、第１のエッチングプロセス１２２が、トレンチキャビティ１１６をそのままにして、ＩＬＤ層１１２の露出された部分を除去するために、ＨＭ層１１４における開口１１４’を通して行なわれる。エッチングプロセス１２２は、ビアキャビティ１１８をそのままにして、ＴＥＳ層１１１の埋め込みビアマスクを通してＩＬＤ１層１１０とＢ１の露出された部分、及びＭ１金属層の導電性フィーチャ１０６の露出された部分を除去することによって継続する。従って、トレンチ（キャビティ）はＴＥＳ層１１１の上に形成され、そしてビア（キャビティ）はＴＥＳ層１１１の下に形成されて、相互接続キャビティを一まとめに形成する。その後、相互接続キャビティは、導電性相互接続を形成するために充填されて、Ｍ１とＭ２の導電性フィーチャを接続する。
【００１８】
　図１（Ａ）〜図１（Ｃ）は、更に、Ｍ１とＭ２の金属層の導電性フィーチャとビアマスク開口１１１’間に理想的なアライメントが達成されると、導電性の相互接続がそれらの間に形成されて、従来方法における完全なコンタクト領域１２０を与える。しかし、前述したように、増大する密度及びサブミクロン導体の傾向が続くので、理想的なアライメントは困難である。
【００１９】
　図１（Ｄ）は、従来の方法に伴うアライメントの問題を示す。Ｍ１とＭ２の金属層の導電性フィーチャ、及びビアマスク開口１１１’が最悪の場合のミスアライメント位置に配置された場合を示す。ビアマスク開口の位置におけるオフセット１２４から生じる位置決めエラー１２３によって、コンタクト抵抗や電力消費が増大し、またビアとトレンチレベルにおける増大したホト・リワーク(photo re-work:写真の再作業)を発生させる導電性相互接続のためのコンタクト領域１２０’を減少する。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
　そこで、これらの新しい材料及びプロセス方法を実行可能な半導体製造プロセスに組み込むことは更なるチャレンジを表わしている。これらの中には、ビア及びトレンチを含むダマシン構造の形成がある。特に、電力消費を制限し、このような新しい配線網物質及びプロセス方法の潜在的な性能利益を利用するため、電気的デバイス、例えばトランジスタ、メモリ等を正しく相互接続するために対応する金属レベルフィーチャ間に増大したアライメントエラーのマージンをもつ単一のエッチング動作で達成される誘電体層を通して、ビア及びトレンチの自己整合された形成を与えることが望ましい。
【課題を解決するための手段】
【００２１】
　本発明の１つ以上の特徴の基本的な理解を得るために、以下に簡単な要約を示す。この要約は、本発明の広範にわたる概要ではなく、本発明の鍵又は重要な素子を明らかにする意図でもなければ、その範囲を定めるものでもない。むしろ、要約の主な目的は、後述されるより詳細な説明に対する序文として簡単な形式で本発明の概念を示すことである。
【００２２】
　本発明は、集積回路の製造において、電気的デバイスを相互接続するためのビア、トレンチ等の形成技術に関する。これらのビア、トレンチ及び相互接続（配線）は、半導体デバイスのデュアルダマシン構造における拡散バリア、エッチング停止、及び低または超低ｋ誘電体物質によって形成されことができる。本発明は、２つ又はより近接したビアを伴う開口を有するエッチング停止レベルにおいて埋め込みビアマスクを提供する。各々のビアは、第１の金属レベルと関連した２つの下層にある導電性フィーチャの少なくとも１つの長軸にほぼ直交して整列(アライメント)された矩形ウインドウ（ウインドウ）にマージされた、周囲にある最悪の場合のアライメントエラー領域を有する。この矩形ウインドウは、ビア部分を形成するために用いられ、ハードマスクの開口がトレンチ部分を与える。ビア及びトレンチ部分は、相互接続キャビティを一緒に形成するビア及びトレンチのエッチング中に同時に生じる。その後、相互接続キャビティは導電性物質で満たされ、第１の金属レベルと第２の金属レベルの導電性フィーチャ間に導電性相互接続を与える。
【００２３】
　本発明は、導電性フィーチャ間に自己整合した相互接続及び相互接続された金属レベルの導電性フィーチャの相互配置に増大したアライメントエラーの余裕を与える。導電性フィーチャと相互接続の境界面に改善されたコンタクト領域を達成することができ、一方、最悪の場合のミスアライメントエラーは、従来のビア・ファースト・アプローチ("via-first" approach)とほぼ同等である。さらに、低ｋ誘電体がアッシュプロセスに曝されないので、トレンチ及びビアレベルにおいて写真の再作業を単純にするために、本発明を用いることができる。さらに、本発明は、多孔の低ｋ誘電体の使用を組合せて、エッチングプロセスがＭ２レベルのハードマスク及び埋め込みマスク層のエッチング停止物質に選択的であるようにすることができる。さらに、続くトレンチのホトレベルにおいてレジストのビアポイゾニング(via poisoning)が本発明の方法によって実質的に除去される。
【００２４】
　本発明の第２の側面（特徴）において、埋め込みビアマスクが２つ以上の近接したビアを伴う開口を有するエッチング停止レベルに与えられる。各々のビアは、本発明の第１の特徴におけるようにマージされる周りの最悪の場合のアライメントエラー領域を有する。しかし、この実施化において、矩形のＴＥＳ物質領域は、より開いた領域を伴うエッチング停止層をそのままにして、第１の金属レベルの下層にある導電性フィーチャの長軸に直交して整列（アライメント）される。矩形のＴＥＳ物質領域は、ビア部分の形成を部分てきに規定するために用いられ、一方、ハードマスクにおける開口はトレンチ部分の形成を部分的に規定する。再び、ビア及びトレンチ部分は、相互接続キャビティを一緒に形成するトレンチ及びビアのエッチング中に同時に生じる。その後、相互接続キャビティは、導電性物質で満たされ、第１の金属レベルと第２の金属レベルの導電性フィーチャ間導電性相互接続を与える。
【発明の効果】
【００２５】
　本発明は、自己整合された相互接続、増加したアライメントエラーのマージン、導電性フィーチャト相互接続のインターフェース（境界面）における改善されたコンタクト領域、単純化された・リワーク、及びレジストによるビアポイゾニング等を提供する。
【発明を実施するための最良の形態】
【００２６】
　前述の、及び関連した目的の達成のために、以下の説明及び添付図面によって本発明の特徴及び実施が詳細に説明される。これらは、本発明の原理を用いることができるいろいろな手段を示すが、その幾つかである。本発明の他の特徴、利点、及び新規な形状は、図面を参照して、本発明の以下の詳細な説明から明らかになるであろう。
　ここで、全体を通して同じ参照番号は、同じ素子を参照するために用いられる。
【００２７】
　本発明は、集積回路及び他のデバイスの相互接続処理中にビア、トレンチ及び他の開口の形成に使用される方法及び技術に関する。以下、本発明の１つ以上の具現化されたものは、エッチング停止及びハードマスク層は従来の導電性物質、例えば銅で後に充填する相互接続キャビティの形成に用いられる場合、デュアルダマシン構造におけるトレンチ及びビアの形成について説明される。しかし、当業者は、本発明は以下に示され、説明される例示的な実施例に限定されないことを理解するであろう。特に、ＯＳＧ、ＦＳＧ、または他の多孔の低ｋまたは超低ｋ誘電体物質を用いるデバイスの処理に関連して、本発明のいろいろな特徴を用いることができる。
【実施例１】
【００２８】
　本発明の１つの特徴は、ビア及びトレンチが一方の金属レベルから他方の金属レベルへ電気信号を接続するために用いられる場合、１つ以上の相互接続（金属）層またはレベルの形成を含むプロセスの一部として実施されることができるビアまたはトレンチを形成するための方法を提供する。第１のレベルにおいて、ビアは、半導体基板上または半導体基板内に形成される電気的デバイスの能動領域への電気的接続を与えるように、ＯＳＧまたは他の型の中間レベル誘電体層（inter-level dielectric layer:ＩＬＤ）を通して形成されることができる。その後、金属接続層のフィーチャが、例えばビアへの接続を有するダマシントレンチ構造において銅の堆積によって形成される。更に、その後、所望の回路を具現化するのに必要とされる層へ電気信号を接続するために銅で満たされたビアを用いて、相互接続レベルが構成される。また、本発明は、トレンチが満たされると同時にビアが銅で満たされる場合、デュアルダマシン法が用いられる。
【００２９】
　デュアルダマシン法において、２つのＩＬＤ層は、一般に埋め込みエッチング停止層（例えば、ＳｉＮまたはＳｉＣ：Ｈ）によって分離される。ビア・ファースト・アプローチにおける埋め込みエッチング停止層は、トレンチのエッチング用のエッチング停止層（ｅ−停止）として働くので、“トレンチのエッチング停止”（trench etch-stop:ＴＥＳ）層と呼ばれる。また、本発明において、この層は二重の役割を果たすので、ＴＥＳ層は“埋め込みビアマスク”とも呼ばれる。第１に、ＴＥＳ層はトレンチのエッチング停止機能を備える。第２に、ＴＥＳ層はＭ１金属層の下層導電性フィーチャを接続するビア形成のためのマスク機能を備える。
【００３０】
　図２（Ａ）及び図２（Ｂ）は、図１（Ａ）〜図１（Ｄ）の半導体デバイス１００のビア及びトレンチの部分平面図と同様な、従来の方法によって半導体デバイス２００に形成されたいろいろなビアの部分平面図を示し、それ自体、簡潔さのために、デバイスの全ての特徴が記載されているわけではない。特に、図２（Ａ）は、ビアが下層導電性フィーチャ上にアライメントして形成される場合、従来の方法によって形成されたビアを示し、図２（Ｂ）は、ビアが半導体デバイスの対応するＭ１の第１金属導電性フィーチャ上にミスアライメントして形成された場合を示す。
【００３１】
　例えば、図２（Ａ）において、半導体デバイス２００のＭ１の第１金属導電性フィーチャ１０６は、前述したように従来の方法によって基板上にある第１金属導電性層に形成される。各々のビア１１１’が半導体デバイス２００の対応するＭ１の第１金属導電性フィーチャ１０６上にアライメントして形成される。一方、図２（Ｂ）は、半導体デバイス２００の対応するＭ１の第１金属導電性フィーチャ上にミスアライメントの位置に同様な従来の方法によって形成された幾つかのビア１１１’を示す。
【００３２】
　本発明者は、ビアのミスアライメントがビア１１１’と導電性フィーチャ１０６のインターフェース（境界面）において増大したコンタクト抵抗を生じ、更に、半導体デバイスにおける潜在的に数千万以上の相互接続による電力消費が増加することがわかった。更に、導電性フィーチャは、サブミクロン（１ミクロンより小さい）の寸法へと小さくなる傾向にあり、ミスアライメントエラーのマージン（余裕）はそれらを接続するために用いられる金属レベルと相互接続間で縮小し、アライメントすることがより困難になっている。これら幾つかのミスアライメントの困難性を克服するために、本発明者は、ミスアライメントエラーに対する許容と共に埋め込みマスクとしてトレンチエッチング停止層を用いる新しい方法により、半導体デバイスにおいて自己整合されたビアが形成されることがわかった。
【００３３】
　図３（Ａ）及び図３（Ｂ）はコンセプトの展開を示し、図３（Ｂ）〜図３（Ｆ）及び図４（Ａ）〜図４（Ｄ）は本発明の半導体デバイス３００における導電性相互接続用のビアとトレンチを形成する代表的な方法を示す。図３（Ａ）〜図３（Ｆ）は部分平面図を示し、図４（Ａ）〜図４（Ｄ）は本発明の代表的特徴による半導体デバイス３００に形成された幾つかのビアとトレンチの側断面図を示す。
【００３４】
　図３（Ａ）において、半導体デバイス３００が製造プロセスの中間段階が示されており、１つ以上の電気的デバイス（例えば、トランジスタ、メモリセル等は図示せず）が、例えばシリコンのような基板（図示せず）上または基板内に形成されている。このようなデバイスを相互接続するために、及び／又はそれらへの外部接続を設けるために、相互接続処理が行なわれ、所望の回路を形成するため１つ以上の導電性接続金属ライン（例えば、銅）を製造する。銅が満たされたビアが一方のレベルから他方のレベルへ電気的接続を垂直に与えるために形成され、互いに接続されない導電性フィーチャを絶縁するために絶縁性誘電体物質がそれらのトレンチ及びビアの間に形成される。
【００３５】
　幾つかの導電性フィーチャ３０６が半導体デバイス３００の基板上にあるＭ１の第１金属層に形成される。幾つかのビア３１１’が対応するＭ１の第１金属導電性フィーチャ３０６上にアライメントして形成される。各ビア３１１’の周りの最悪の場合のミスアライメントエラー領域はエラー幅３１５ａとエラー長３１５ｂを有する。各ビア３１１’と関連する最悪の場合のミスアライメントエラー領域は、可能な位置の領域を表しており、ビア３１１’は従来法を用いて埋め込みビアマスクにおける開口によって配置されている。本発明のビア、トレンチまたは相互接続の形成において、ビアは従来方法を用いて形成されておらず、点線の円３１１’によって示される円形のビアは形成されないが、しかし、本発明と対照的な点として、または最悪の場合のミスアアライメントエラー領域３１５の中央を示すためにここに参照されているのみであることに留意されたい。
【００３６】
　図３（Ｂ）は、図３（Ａ）のデバイスにおける埋め込みビアマスクの２つの代表的なほぼ矩形のトレンチエッチング停止窓の開口３１９（または、簡単に矩形窓）を示す部分平面図である。更に、本発明者は、窓３１９が整合されるか、または下層の金属導電性フィーチャの長軸に直交して広がる場合、近接したビア３１１’の最悪の場合のミスアライメントエラー領域３１５を埋め込みビアマスクにおける窓３１９へマージすることによって、自己整合された相互接続が生成されることがわかった。
【００３７】
　図３（Ｃ）は、例えば、エッチング停止物質３１１の埋め込みビアマスクにおける２つの代表的なほぼ矩形のトレンチエッチング停止層の窓３１９を示す部分平面図である。２つの矩形窓３１９は、３つのビア３１１’の３つの近接する最悪の場合のミスアライメントエラー領域３１５をマージすることによって形成され、そして窓３１９は、図３（Ａ）の半導体デバイス３００における下層の金属導電性フィーチャの少なくとも１つの長軸に直交してほぼ整列される。窓３１９は、図３（Ａ）と図３（Ｂ）のデバイス３００における下層のＭ１金属導電性フィーチャ３０６上の最悪の場合のミスアライメント位置に示されている。対比のために、従来方法によって形成されたビア３１１’が最悪の場合の位置に示されている。
【００３８】
　図３（Ｄ）は、エッチング停止物質３１１の埋め込みビアマスクにおける２つの代表的な窓３１９を示す部分平面図である。窓３１９は、本発明の特徴にしたがって、図３（Ａ）〜図３（Ｃ）の半導体デバイスにおける下層のＭ１金属導電性フィーチャ３０６上に形成された、最悪の場合のミスアライメント位置に示されている。従来技術によって形成されたビアは、本発明と対比するためにのみ示され、円形ビアとして示されていることに留意されたい。さらに、窓３１９は、ほぼ矩形であるように示されているけれども、窓は、いろいろな形状を有することができ、これらの変形（例えば、楕円形窓）は、本発明の範囲内に含まれることが意図される。さらに、窓３１９は、３つのラインまたはフィーチャを横切るように示されているけれども、窓は、２つ以上のフィーチャ上に広がることができる。
【００３９】
　図３（Ｅ）は、図（Ａ）〜図３（Ｄ）の半導体デバイスにおけるいろいろな第２の金属層導体（Ｍ２）３３０及びいろいろなビアコンタクト領域３３６の形成の部分平面図を示す。ビアコンタクト領域３３６は、第２の金属層導体（Ｍ２）３３０、下層の金属導電性フィーチャ（Ｍ１）３０６及びエッチング停止物質３１１における矩形窓が一致する領域に形成される。対比のために、追加のコンタクト領域３３６ａ（３１１’サークルの外）は、最悪の場合の従来のビア３１１’の小さなコンタクト領域と比較される、本発明によって設けられたことを留意されたい。本発明の方法において、ビア及びＭ１導電性フィーチャのコンタクト境界はＭ２とＭ１導電性フィーチャの形状によって優位に自己整合され、従来方法よりビアマスクによって実質的に制限されないことに注目されたい。
【００４０】
　図３（Ｆ）は、図３（Ｅ）の半導体デバイスの埋め込みビアマスクにおける２つの代表的な矩形窓３１９によって形成されたコンタクト領域に対して、最悪の場合の従来ビアの小さなコンタクト領域を示す部分平面図である。図３（Ｆ）は従来方法の小さなコンタクト領域３４０と本発明の追加のコンタクト領域３３６ａの対比を示す。図３（Ｅ）に示されるように、ビアコンタクト領域３３６は、従来ビア３１１’のコンタクト領域と異なって、本発明により形成されている。
【００４１】
　図４（Ａ）において、本発明の特徴、及び図３（Ａ）〜図３（Ｅ）の半導体デバイス３００の形成方法にしたがって、デュアルダマシン法の一部として導電性相互接続の製造方法の中間段階における代表的な半導体デバイス３００の部分側断面図が示されている。特に、図４（Ａ）は、Ｍ１金属層及びＭ２金属層の導電性フィーチャ３０６間に電気的接続を設けるために、３つの導電性相互接続の組を形成するための誘電体層におけるトレンチ及びビアのエッチングの直前の製造段階を示す。
【００４２】
　製造のこの点に対して、Ｍ１金属層は、基板（図示せず）内の電気的デバイスの上に形成され、導電性フィーチャ３０６は、この例では金属誘電体物質３４５の開口に形成されている。その後、導電性フィーチャ３０６が銅を有する場合、拡散バリア層（Ｂ１）３０８が導電性フィーチャ上に任意に形成される。ＩＬＤ１層３１０がバリア層３０８上に形成される。ＩＬＤ１層３１０は、上層及び下層の導電性フィーチャ間を絶縁し、デバイス３００の最終集積回路における信号間のＲＣ遅延及びクロストークを避けるかまたは減少するには、比較的低い誘電率（低いｋ）特性が望ましい。
【００４３】
　その後、トレンチのエッチング停止層（ＴＥＳ）３１１がＩＬＤ１層３１０上に堆積され、開口を形成する１つ以上の窓３１９（例えば、ほぼ矩形の窓）が図３（Ｂ）から図３（Ｅ）及び図４Ａの平面図に示されるように、トレンチのエッチング停止層ＴＥＳ３１１にエッチングされる。矩形窓３１９は、３つのビア領域、例えば３つのビアの隣接する最悪の場合のミスアライメントエラー領域３１５をマージすることによって形成される、エッチング停止物質３１１における埋め込みビアマスクの一部である。この例において、窓は、図３（Ａ）の半導体デバイスにおける関連した上層の金属導電性フィーチャ３０６の各々の長軸に直交して整列される。しかし、本発明は、窓がフィーチャの少なくとも１つに直交している場合、従来の相互接続より利点を与えることを理解すべきである。トレンチのエッチング停止層（ＴＥＳ）３１１は、上層のトレンチのエッチングに対する選択性の停止点を与え、矩形窓３１９は、トレンチのエッチング停止層３１１の下にあるビアの更なるエッチングのためのマスクを与える。
【００４４】
　その後、第２の中間レベルの誘電体層（ＩＬＤ２）３１２がＴＥＳ層３１１上に形成され、ハードマスク（ＨＭ）３１４がＩＬＤ２層３１２上に形成され、そしてそこに開口３１４’を形成するためにパターン化される。ＨＭ層３１４は、その後、デュアルダマシン法が他の相互接続法におけるトレンチ形成に用いられ、一方ＩＬＤ１層３１０を通して形成されるビアを有する銅金属ラインの相互接続のため上層にあるトレンチを形成する。
【００４５】
　図４（Ｂ）は、トレンチキャビティ３１６をそのままにして、ＩＬＤ２層３１２の露出した部分を除去するために、ＨＭ層３１４におけるＭ２開口３１４’を通して行なわれる第１のエッチングプロセス４２２を示す、デバイス３００の部分側断面図である。エッチングプロセス４２２は、ビアキャビティ３１８をそのままにして、ＴＥＳ層３１１の埋め込みビアマスクを通してＩＬＤ１層３１０とＢ１層３０８の露出した部分、及びＭ１金属層の導電性フィーチャ３０６の露出した部分を除去することによって連続する。従って、トレンチ（キャビティ）３１６は、ＴＥＳ層３１１上に形成され、ビア（キャビティ）３１８はＴＥＳ層３１１の下に形成されて、相互接続キャビティ４２５（３１６と３１８）を一まとめに形成する。その後、相互接続キャビティ４２５は、導電性物質で満たされ、４（Ａ）のデバイスにおいて３つの導電性相互接続の組を形成するために平坦化され、Ｍ１とＭ２の導電性フィーチャを接続する。
【００４６】
　自己整合されたビアは、ＨＭ層３１４におけるＭ２開口３１４’及びＴＥＳ層３１１における矩形窓によって画定されたまたは輪郭がつけられた形状及びエッジによって設けられる。従って、Ｍ２開口３１４’及び矩形窓３１９は、輪郭が壁のエッチングを案内し、従って、ビアを画定する領域を与えるように一致する。しかし、このように形成されたビアの一部は、図３（Ｅ）に示されるように下層のＭ１導電性フィーチャ３０６と完全に一致しないかもしれない。ビアが過剰に形成され、実際にＭ１導電性フィーチャ３０６と一致した場合、コンタクト領域３３６を規定する（例えば、図３（Ａ）を参照）。
【００４７】
　従って、コンタクト領域３３６は、Ｍ１及びＭ２導電性フィーチャ及び埋め込みビアマスクの窓（マージされたビアの窓）が一致する領域によって画定される。最悪の場合のミスアライメントエラーマージン領域の大きさは、ビアの位置決めが、この窓及びこれらの領域のマージングによって生成される矩形窓内に配置されることを確かにする。従って、矩形窓３１９の位置におけるオフセット４３４から生じるあらゆる位置決めのエラーは、従来のマスキング法より悪くない導電性相互接続のコンタクト領域３３６において僅かな減少を生じる。従って、これによって、本発明の方法において、ビア及びトレンチレベルでのコンタクト抵抗、電力消費、及びホト・リワークは最小になる。
【００４８】
　図４（Ｃ）は、更に、代表的なデバイス３００、及びトレンチのエッチング停止層物質３１１及びハードマスク３１４におけるハードマスク開口３１４’を通して中間レベルの誘電体層３１０、３１２におけるトレンチ３１６及びビア３１８の形成の同じ大きさの部分投影図を示す。トレンチ３１６及びビア３１８が導電性物質で満たされ、ＨＭ層３１４に平坦化されると、３つの導電性相互接続４４０の組が図４（Ａ）及び図４（Ｂ）の半導体デバイス３００に形成される。
【００４９】
　図４（Ｄ）は、外部層及びキャビテイ用のマスクを示していない、図４（Ａ）〜図４（Ｃ）のデバイス３００に形成された３つの導電性相互接続４４０の２つを示す同じ大きさの部分投影図を示す。各々の導電性相互接続４４０は、第１の金属Ｍ１層におけるＭ１導電性フィーチャ３０６、ビア３１８、トレンチ３１６及び第２の金属Ｍ２層におけるＭ２導電性フィーチャ３３０を有し、全てのキャビティまたはエレメントは１つ以上の導電性物質（例えば、銅、タングステン、アルミニウム）で満たされる。代表的なデバイス３００において、２つのＭ１導電性フィーチャ３０６（前と後のＭ１ラインセグメント）は、Ｍ１及びＭ２導電性フィーチャ３０６、３３０を相互接続する２つのＩＬＤ１ビア３１８及びＩＬＤ２トレンチ３１６の手段によって電気的に相互接続される。
【００５０】
　図５は、本発明による半導体デバイスにおけるデュアルダマシン法の相互接続を形成するための１つの代表的な方法５００を示し、埋め込みビアマスクが有利に用いられ、自己整合された導電性相互接続の形成において下層の導電性フィーチャに直交して整列される。本願の発明者は、自己整合された相互接続は、近接するビアの最悪の場合のミスアライメントエラー領域（例えば、図３（Ａ）の３１５）を埋め込みビアマスクにおける矩形窓の開口（例えば、図３（Ｂ）から図３（Ｅ）及び図４（Ａ））にマージすることによって可能であり、矩形窓の開口３１９は、下層の金属導電性フィーチャの長軸に直交して整列されることを認識した。本発明の方法は、自己整合された相互接続のためにコンタクト表面領域を減少することなく大きなミスアライメントエラーのマージンを可能にし、反対に、増大したコンタクト表面領域を与え、コンタクト抵抗及びそれにより生じる電力消費の問題を軽減する。
【００５１】
　本方法５００及び他の方法が示され、一連の行為またはイベントとして以下に説明されるけれども、本発明は、この行為及びイベントの順序によって限定されないことが理解されるであろう。例えば、幾つかの行為は異なる順序で生じ、及び／又は本発明に従って、ここで示され及び／又は説明されたものとは別の他の行為またはイベントと同時に生じることができる。さらに、本発明による方法を具現化するために示された全てのステップを必要としない。さらに、本発明による方法は、ここで示され、説明された構造物の形成及び／又は処理と関連して具現化されるばかりでなく、示されない他の構造と関連して具現化されることができる。
【００５２】
　本方法５００は、拡散バリア層の下の導電性フィーチャを露出するように、第１と第２の誘電体層及びそれらの間に配置されたトレンチのエッチング停止層における埋め込みビアマスクを通して、下方へ相互接続を形成するステップを含む。ここでは相互接続を形成するステップに関連して説明されるけれども、本発明の方法は、代表的な方法５００が相互接続を含むデュアルダマシン法のビア及びトレンチの形成に適用可能であることも含んでいる。任意に、銅の導電性フィーチャが必要とされる場合、本方法は、導電性フィーチャを上層に形成された拡散バリア層を通して下方に形成するステップを含む。
【００５３】
　一般に、拡散バリア層が、開口及びそれに続いて導電性フィーチャが形成される金属誘電体物質を含む第１の金属層上に形成される。この拡散バリア層は、銅の原子（例えば、銅が用いられた場合）が導電性フィーチャから第１の誘電体層物質へ移動するのを阻止するように働く。埋め込みビアマスクは、第２の誘電体層を通してトレンチ開口またはキャビティの形成（例えば、エッチング）中にトレンチのエッチング停止層として、及び第１の誘電体層を通してビア開口またはキャビティの形成用のマスクとして働くように、第１の誘電体層の上に、そして第２の誘電体層の下に形成される。第２の誘電体層の上に形成されたハードマスク層もトレンチキャビティの形成中にエッチングされ、そしてさらに第１の誘電体層を通してエッチングされると、ビアキャビティが形成し、相互接続キャビティを完成する。トレンチ及びビアは導電性物質で満たされ、ハードマスク層に対して平坦化されると、導電性相互接続（例えば、図４（Ｃ）及び図４（Ｄ）の４４０）が半導体デバイス（例えば図４（Ａ）〜図４（Ｄ））に形成される。
【００５４】
　相互接続形成方法５００は、ステップ５０２で開始し、ステップ５０４において、他のレベルにある第２の導電性フィーチャへの電気的相互接続をするために、第１の中間レベル誘電体層（ＩＬＤ１）（例えば、図４（Ａ）の３１０）を導電性フィーチャ（例えば、図４（Ａ）の３０５）を有する第１の金属層（Ｍ１）上に形成する。
【００５５】
　ステップ５０６において、埋め込みビアマスクがＩＬＤ１層３１０上のトレンチのエッチング停止（ＴＥＳ）層（例えば、図４（Ａ）の３１１）内に形成され、隣接ビアの最悪の場合のミスアライメントエラー領域３１５が第１の金属Ｍ１層における下層の導電性フィーチャ３０６の少なくとも１つの長軸に直交して整列された開口又は窓３１９に共にマージされる。１つの例において、ＩＬＤ１層３１０は多孔の低ｋ誘電体物質を有する。最悪の場合のアライメントエラーマージン領域は、矩形窓にマージされたこれらの領域と分離するか、又は関連して、形成されたビア又は相互接続が自己整合され、下層の導電性フィーチャ上の最大限利用可能なコンタクト領域を与えることを確かにする。
【００５６】
　ステップ５０８において、第２の中間レベル誘電体層（ＩＬＤ２）（例えば、図４（Ａ）の３１２）がＴＥＳ層３１１のパターン化された埋め込みビアマスク上に堆積される。１つの例では、ＩＬＤ２層３１２は多孔の低ｋ誘電体物質を有する。ステップ５１０において、ハードマスクが下層の矩形窓３１９に直交して整列されたハードマスクにおける開口（例えば、図４（Ａ）の３１４’）を伴うＩＬＤ２層３１２上に形成される。その後、開口３１４’は、第２の金属Ｍ２層にＭ２導電フィーチャ（図３（Ｅ）及び図４（Ｄ）の３３０）を形成する第２の金属Ｍ２層から導電性物質で満たされる。
【００５７】
　ステップ５１２において、トレンチ及びビアキャビティは、中間レベルの誘電体層に（例えば、エッチングによって）形成され、ＩＬＤ２層３１２の一部がエッチング停止層３１１の矩形窓３１９へ向かって下方へハードマスクの開口３１４’を通して除去され、第２の金属Ｍ２配線層に従うＩＬＤ２層３１２にトレンチを形成する。さらに、ＩＬＤ１層３１０の一部を除去するために矩形窓３１９によって選択的にエッチングが続き、Ｍ２の開口３１４’及び矩形窓３１９が一致する領域の形状及びエッジに従い、且つ自己整合されたＩＬＤ１層にビア（例えば、図４（Ｂ）の３１８）を形成する。
【００５８】
　従って、本発明の方法において、互いに直交して整列されたＭ２開口３１４’と窓３１９の形状及び大きさが下層のＭ１導電性フィーチャへのビアの形成を案内（自己整合）するので、各々の及び全てのビアに対するここのビアマスク開口は必要でない。ビア３１８及びＭ１導電性フィーチャ３０６の実際のコンタクト領域（図３（Ｅ）の３３６）は、Ｍ１、Ｍ２のフィーチャ及び窓が一致する領域の形状及びエッジに一致する。したがって、フィーチャ及び窓は鋭角をもつフィーチャとして示されているけれども、理解されるように、リソグラフィによって殆どのフィーチャは丸くされ、形状は変形され、そしてこれらの変形は本発明によって意図されている。
【００５９】
　さらに、本発明の方法は、Ｍ２開口３１４’の大きなミスアライメント（位置決め）エラーのマージン、又は下層のＭ１導電性フィーチャ３０６の境界面におけるコンタクト面領域を減少することのない矩形窓３１９を可能にする。それとは対照的に、本方法の自己整合の相互接続形成フィーチャは、コンタクト表面領域を増加して、コンタクト抵抗及びそれにより生じる電力消費の問題を軽減する。
【００６０】
　ステップ５２０において、相互接続キャビティ４２５を有するトレンチ３１６とビア３１８は、１つ以上の導電性物質（例えば、銅、タングステン、アルミニウム）で満たされる。導電性物質は、一般に第２の金属Ｍ２層のＭ２導電性フィーチャ（例えば、図３（Ｅ）の３３０）の形成中に、Ｍ２の開口３１４’を通して堆積される。満たされた相互コンタクトのキャビティ４２５は、導電性相互接続４４０を形成して、半導体デバイスにおける電気的デバイスの相互接続のためにＭ１とＭ２層の導電性フィーチャ３０６、３３０を電気的に接続する。説明されたように、代表的なデバイス３００において、２つのＭ１導電性フィーチャ３０６（前と後のＭ１ラインセグメント）は、Ｍ１とＭ２の導電性フィーチャ３０６、３３０を相互接続する２つのＩＬＤ１のビア３１８とＩＬＤ２のトレンチ３１６の手段によって電気的に相互接続される。しかし、他の形式のデバイスでは、理解されるようにこれらの相互接続を変更することができる。
【００６１】
　その後、ハードマスク３１４のＣＭＰ平坦化がＭ２の堆積ステップに続いて行なわれ、、更に、例えば、標準のバックエンド処理が続き、その後、デュアルダマシン法による相互接続形成法が終了する。
【００６２】
　図６を参照すると、更に代表的な拡散バリア層の堆積６０３が示されている。この拡散バリア層（Ｂ１）３０８は、例えば、銅の導電性物質の堆積に関連して、例えばＭ１導電性フィーチャ３０６上に用いることができる。方法５００のステップ５０２においてデュアルダマシンの相互接続形成が開始した後で、しかもステップ５０４のＩＬＤ１層３１０の形成前に、ステップ６０２において拡散バリア層（例えば、図４（Ａ）及び図４（Ｂ）の３０８）が半導体デバイス３００の第１の金属Ｍ１層上に堆積される。図７も参照すると、更に、代表的な拡散バリア層のクリーニング及び堆積６１０が示されている。例えば、ビア及びトレンチにおける銅の導電性物質を堆積する前に、相互接続キャビティの側壁を保護するために、再び、異なる拡散バリア（導電性である）が一般に用いられる。エッチング後に、本方法５００のステップ５１２において、相互接続キャビティ（例えば、図４（Ｂ）の４２５）がステップ６１４において相互接続キャビティ４２５のエッチング後のクリーニングを継続する。その後、ステップ６１６において、拡散バリア層（図示せず）が半導体デバイス３００の相互接続キャビティ４２５の側壁及びＭ１導電性フィーチャ３０６上に堆積される。その後、ステップ６１８において、アニールが行なわれて、本方法５００はステップ５２０に続き、そこで相互キャビティ４２５は、例えば銅又は拡散バリア層を必要としない他の導電性物質で満たされる。
【００６３】
　従って、自己整合された相互接続は、エッチング停止層の埋め込みビアマスクにおける矩形窓に近接ビアの最悪の場合のミスアライメントエラー領域３１５をマージすることによって形成することができ、この矩形窓３１９は下層の金属導電性フィーチャの長軸に直交して整列される。本発明の方法は、自己整合された相互接続のために、コンタクト面の領域を減少することなく大きなミスアライメントエラーのマージンを可能にし、且つ、増大したコンタクト面領域を与え、本発明によるコンタクト抵抗及びそれに伴う電力消費の問題を最小にする。
【００６４】
　図８において、前述した方法と同様な製造処理の中間段階にある半導体デバイスが示されている。Ｍ１金属層の８０６の導電性フィーチャが埋め込みマスクとしても働くＴＥＳ物質層８１１で覆われている。予想される関連したビアの位置を有する近接した最悪の場合のミスアライメントエラー領域（例えば、図３（Ａ）の３１５と同様の）がＴＥＳ物質層８１１における矩形窓８１９に前のように一緒にマージされ、且つ、下層のＭ１金属層導電フィーチャ８０６に直交して整列される。この窓８１９は、距離８３０だけ離間され、図３（Ｃ）及び図３（Ｄ）の窓の説明と同様であり、特に説明する必要がない。図８は予想されるビアの位置が下層の導電性フィーチャ８０６上と同じ位置にないことを示しており、埋め込みマスクにおける矩形窓８１９の形成に対する近接したエラー領域を与えている。
【００６５】
　本発明のこれらの、及び他の特徴は、あらゆる形式の相互接続プロセスにおけるビア又はトレンチに関連して達成されることができるが、単一及びデュアルダマシンプロセス法に限られない。この点で、本発明はこのような特定の応用に限られないし、また、更に、以下に示され、説明される構造は必ずしも一定の比率で図示されていないことに留意すべきである。
【００６６】
　図９において、前述した方法、及び図８の方法と同様な製造プロセスの中間段階にある半導体デバイスが示されている。半導体９００は、図３（Ｂ）〜図３（Ｅ）に対して説明された半導体の僅かな変形であり、特に説明する必要がない。再び、Ｍ１金属層の導電性フィーチャ９０６は埋め込みマスクとしても働くＴＥＳ物質層で覆われている。予想される関連したビアの位置を有する近接した最悪の場合のミスアライメントエラー領域（例えば、図３（Ａ）の３１５と同様）が下層のＭ１金属層導電フィーチャ９０６に直交して整列されるＴＥＳ物質層９１１における矩形窓の開口８１９に前のように一緒にマージされる。図９は、更に、２つの窓（図３（Ｅ）の３１９）が非隣接ビア間のＴＥＳ物質９１１のみをそのままにして大きな単一窓の加工９１９にマージされ得ることを示している。従って、大きな単一窓の開口９１９は、幅９３０を有するＴＥＳ物質（埋め込まれたエッチング停止物質）の矩形アイランド９１１を囲んでいる。
【００６７】
　ビアは、ＴＥＳ物質の幅９３０を用いて自己整合によって形成され、ビアキャビティの１つの壁を形成するためにエッジ９３０Ａと９３０Ｂによって案内され、ビアのＶコンタクト領域９６６を供えるビアキャビティの他の３つの壁を案内するためにＭ２導電性フィーチャ９６２の形状によって形成される。図９の方法において、トレンチエッチング停止層は第１の方法と比較して多くの開いた領域を有する。
【００６８】
　図１０は、本発明の他の特徴を示し、ビアが第１のレベルにある導電性フィーチャを第２のレベルに接続するための半導体デバイス１０００に形成される。相互接続方法の図示された部分は、幾つかの下層Ｍ１の導電性フィーチャ１００６、矩形窓を大きな単一窓の開口１０１９にマージした後に残るＴＥＳ物質層、および下層のＭ１導電性フィーチャ１００６に直交している上層のＭ２導電性フィーチャ１０６２を含む。従って、図９の例におけるように、大きな単一窓の開口１０１９がＴＥＳ物質（埋め込みエッチング停止物質）の矩形アイランド１０１１を囲んで形成される。
【００６９】
　図９の例と同様に、大きな単一窓の開口１０１９の矩形窓は、Ｍ２導電性フィーチャ１０６２に直交している。しかし、前の例と相違して、本発明のこの特徴は、下層のＭ１導電性フィーチャ１００６に直交していない大きな単一窓の開口１０１９にマージされた矩形窓を有する。ビアを自己整合する窓は、最悪の場合のミスアライメントエラー領域、及び近接するエラー領域は大きな単一窓の開口１０１９にマージされるので、ビアＶは、Ｍ１導電性フィーチャ１００６のこンタクロ領域１０６６を通して全幅を生成して依然として自己整合される。ビアＶのコンタクト領域１０６６は、全体のＭ２導電性フィーチャ幅１０７０を用いて自己整合によって形成され得るが、一方、最悪の場合のミスアライメントエラー領域長１０７２は、コンタクト領域の長さに上限を与えて、全Ｍ１導電性フィーチャ幅１０７４を可能にすることを留意されたい。他の手段を述べると、ビアは、ビアキャビティの２つの壁を形成するために、ミスアライメントエラー領域長１０７２を用いて自己整合することによって形成され、且つ、完全なビアＶコンタクト領域１０６６を備えるビアキャビティの他の２つの壁を案内するために、全Ｍ２導電性フィーチャ幅１０７０によって形成される。
【００７０】
　上述の方法は、単一またはデュアルダマシン法の相互接続の一部として、ビア、トレンチ及びいろいろな他の形式の相互接続に用いられることはこの分野の当業者によって理解されるであろう。更に、上述の方法は、例えば、単一及びデュアルダマシンの相互接続形成法におけるビア、トレンチ及び相互接続キャビティの形成中に用いることができることを理解するべきである。
【００７１】
　以上の開示に関連して、以下の事項を開示する。
（１）　半導体デバイスにおける第１の金属レベル上に形成された第１及び第２の中間レベル誘電体層をとおして前記第１の金属レベルにおけるフィーチャを第２の金属レベルに接続するために、トレンチ及びビアを有する導電性相互接続を形成する方法であって、前記方法は、
　前記第１の金属レベル上に前記第１の中間レベル誘電体層を形成するステップと、
　前記第１の金属レベルの下層導電性フィーチャの長軸に直交して整列された矩形窓にマージされた２つ以上の近接するビアのミスアライメントエラー領域を伴う前記第１の中間レベル誘電体層上に埋め込みビアマスクを形成するステップと、
　前記埋め込みビアマスク上に前記第２の中間レベル誘電体層を形成するステップと、
　下層の矩形窓に直交する開口を有する前記第２の中間レベル誘電体層上にハードマスクを形成するステップと、
　トレンチを形成するために、前記埋め込みビアマスクへ通る前記第２の中間レベル誘電体層の露出した部分を除去し、且つ前記第１の金属レベルの導電性フィーチャの一部を露出し、ビアキャビティを形成するために、前記埋め込みマスクにおける矩形窓の下にある前記第１の中間レベル誘電体層の露出した一部を除去するステップと、
　エッチングプロセスによって形成された前記トレンチ及びビアを満たすように前記半導体デバイス上に導電性物質を形成し、前記導電性物質は、前記導電性フィーチャに電気的接続を与える前記導電性相互接続を形成するステップと、
を有することを特徴とする方法。
【００７２】
（２）　更に、前記第１の中間レベル誘電体層を形成する前に、前記半導体デバイスの前記第１の金属レベル上に拡散バリア層を最初に形成するステップを有することを特徴とする前記（１）に記載の方法。
【００７３】
（３）　前記拡散バリア層は、タンタル、タンタルナイトライド、タンタルシリコンナイトライド、ＰＶＤタンタル、チタンナイトライド、タングステンナイトライド、及び拡散バリア物質の１つを有することを特徴とする前記（２）に記載の方法。
【００７４】
（４）　更に、前記エッチングプロセス後に前記トレンチ及び前記ビアキャビティをクリーニングするステップと、
　前記トレンチ及びビアキャビティの側壁上に側壁拡散バリアを形成するステップと、
　前記導電性相互接続の形成前に、前記半導体デバイスをアニールするステップと、
を有することを特徴とする前記（１）に記載の方法。
【００７５】
（５）　前記第１と第２の中間レベル誘電体層の一方は、ＯＳＧ、ＦＳＧ、低ｋ誘電体物質及び超低ｋ誘電体物質の１つを有することを特徴とする前記（１）に記載の方法。
【００７６】
（６）　前記埋め込みビアマスクは、ＳiＮ、ＳiＣ、ＳiＣ：Ｈ及び埋め込まれたエッチング停止物質の１つを有することを特徴とする前記（１）に記載の方法。
【００７７】
（７）　前記第１の金属レベルの下層の導電性フィーチャの長軸に直交して整列された矩形窓にマージされた２つ以上の近接するビアのミスアライメントエラー領域を伴う第１の中間レベル誘電体層上に埋め込みビアマスクを形成するステップは、
　前記第１の中間レベル誘電体層上に埋め込まれたエッチング停止層を用いて前記埋め込まれたビアマスクを形成するステップと、
　予想されるビアの周りにビアのミスアライメントエラー領域を決定するステップと、
　前記２つ以上の近接するビアのミスアライメントエラー領域を前記矩形窓にマージするステップであって、前記矩形窓は、それぞれ２つ以上の近接するビアのミスアライメントエラー領域の合計より大きく、且つ
　前記第１の金属レベルの下層の導電性フィーチャの長軸に直交する前記矩形窓を整列するステップと、
を有することを特著とする前記（６）に記載の方法。
【００７８】
（８）　更に、前記矩形窓の２つを前記埋め込まれたエッチング停止物質の矩形アイランドの周りに単一の大きな窓開口へマージするステップを有することを特徴とする前記（７）に記載の方法。
【００７９】
（９）　前記トレンチを形成するために、前記埋め込みビアマスクへ通る前記第２の中間レベル誘電体層の露出した部分を除去し、且つ前記第１の金属レベルの導電性フィーチャの一部を露出し、ビアキャビティを形成するために、前記埋め込みマスクにおける矩形窓の下にある前記第１の中間レベル誘電体層の露出した一部を除去するステップは、
　ハードマスクにおける開口を通して前記第２の中間誘電体層をエッチングし、それにより前記埋め込みビアマスクへ下がるトレンチを形成するステップと、
　前記埋め込みビアマスクにおける開口をとおして前記第１の中間レベル誘電体層へのエッチングプロセスを続けるステップと、
　前記第１の金属レベルの導電性フィーチャの一部が露出されると、前記エッチングプロセスを停止し、それにより前記埋め込みビアマスクの下にあり、且つ前記第１の金属レベルの前記導電性フィーチャの上にある前記ビアキャビティを形成するステップと、
を有することを特徴とする前記（１）に記載の方法。
【００８０】
（10）　デュアルダマシンの相互接続プロセスにおけるキャビティの形成方法であって、前記方法は、
　導電性フィーチャ上に第１の中間レベル誘電体層を形成するステップと、
　前記第１の中間レベル誘電体層上に埋め込みビアマスクとして用いられるエッチング停止層を形成するステップと、
　前記エッチング停止層上に第２の中間レベル誘電体層を形成するステップと、
　前記第２の中間レベル誘電体層上にハードマスクを形成するステップと、
　前記ハードマスク上にレジストパターンを形成し、前記レジストパターンは、予想されるキャビティのトレンチキャビティ部分及びビアキャビティ部分を有する予想されるキャビティ領域における前記ハードマスク層を露出するステップと、
　前記予想されるキャビティ領域における前記第２の中間レベル誘電体物質を露出するために前記露出したハードマスクをエッチングするステップと、
　前記埋め込みビアマスクへ通る予想されたキャビティ領域に前記トレンチキャビティ部分を形成する前記第２の中間レベル誘電体層の露出した部分を除去し、一方、更に、前記ビアキャビティ部分を形成し、且つ前記エッチングプロセスを用いて前記導電性フィーチャの一部を露出するために、前記埋め込みビアマスクの開口の下にある前記第１の中間レベル誘電体層の露出された一部を除去するステップと、
を有することを特徴とする方法。
【００８１】
（11）　ビア、トレンチ、及び半導体デバイス(300)のデュアルダマシン構造における電気的なデバイスの相互接続用の拡散バリア、エッチング停止、及び誘電体物質を通る相互接続を形成する方法が開示される。エッチング停止レベル(311)にある埋め込みビアマスクは、第１の金属レベルの下層導電性フィーチャ(M1)の長軸に直交して整列された矩形窓にマージされた２つ以上の近接するビアのミスアライメントエラー領域(315)を有する開口を備える。ハードマスク(314)における開口とともにも散られる矩形窓はビア部分(318)を形成し、ハードマスクにおける開口(314')はトレンチ部分を与える。ビア及びトレンチ部分は、トレンチまたはビアのエッチング中ばかりでなく、相互接続キャビティを形成するハードマスクまたはエッチング停止層のエッチング中に同時に生じる。その後、相互接続キャビティは、導電性物質で満たされ、第１の金属レベル(M1)及び第2の金属レベル(M2)の導電性フィーチャ間に導電性相互接続を与える。
【００８２】
　本発明は、１つ以上の具現化に関して図示し、説明されたけれども、本明細書及び添付図面を理解すれば、同等な変形及び変更が当業者に相到されるであろう。上述の要素（アッセンブリ、デバイス、回路、システム等）によって達成されるいろいろな機能に関して、これらの要素を記載するために用いられる用語（“手段”への言及を含む）は、ここに示された本発明の代表的な具現化における機能を達成する開示された構造と構造上同等ではないとしても、他に断わりがない限り、記載された要素（例えば、それは機能的に同等である）の特定の機能を達成するあらゆる要素に相当するように意図される。さらに、本発明の特別な特徴は、いろいろな具現化のただ１つに関して説明されたけれども、この特徴は、あらゆる与えられた、又は特定の応用に対して望まれ、及び有利である他の具現化の１つ以上の特徴と組合せることができる。さらに、用語、“含んでいる”、“含む”、“有している”、“有する”、“もっている”またはそれらの異形が詳細な説明及び請求項のいずれかに用いられた場合には、これらの用語は用語“有する”と同様な意味で全てを含むことを意図している。
【図面の簡単な説明】
【００８３】
【図１（Ａ）】第１の金属相に導電性フィーチャを有する半導体デバイスにトレンチのエッチング停止層をパターン化するための従来方法を示す部分平面図及び対応する部分断面側面図である。
【図１（Ｂ）】図１（Ａ）の半導体デバイスにおいてトレンチのエッチング停止層上にハードマスク及び中間レベル誘電体層をパターン化するための従来方法を示す部分平面図及び対応する部分断面側面図である。
【００８４】
【図１（Ｃ）】ハードマスクＭ２の開口がＭ１導電性フィーチャともアライメントしているトレンチのエッチング停止層（埋め込みビアマスク）とアライメントしている場合、図１（Ｂ）の半導体デバイスにおいてトレンチのエッチング停止層へ下がるトレンチキャビティ及びＭ１の第１の金属導電性フィーチャへ下がるビアキャビティをエッチングするための従来方法を示す部分平面図及び対応する部分断面側面図である。
【００８５】
【図１（Ｄ）】ハードマスクＭ２の開口がＭ１導電性フィーチャに対してもミスアライメントしているトレンチのエッチング停止ビアマスクとミスアライメントしている場合、図１（Ｃ）の半導体デバイスと同様な半導体デバイスにおいてトレンチのエッチング停止層へ下がるトレンチキャビティ及びＭ１の第１の金属導電性フィーチャへ下がるビアキャビティをエッチングするための従来方法を示す部分平面図及び対応する部分断面側面図である。
【００８６】
【図２（Ａ）】半導体デバイスにおいて対応するＭ１の第１の金属導電性フィーチャ上にアライメントして形成された各々のビアを有する、従来方法によって形成された幾つかのビアを示す平面図である。
【図２（Ｂ）】図２（Ａ）の半導体デバイスにおいて対応するＭ１の第１の導電性フィーチャ上にミスアライメントして形成された各々のビアを有する、、従来方法によって形成された幾つかのビアを示す平面図である。
【００８７】
【図３（Ａ）】対応するＭ１導電性フィーチャ上にアライメントして形成された、周囲の最悪の場合のミスアライメントエラー領域を有する幾つかのビアを示す部分平面図であり、エラー領域は、本発明の特徴に下がって半導体デバイスにおける開口として埋め込みビアマスクに形成されることができる。
【図３（Ｂ）】３つのビアの３つの近接した最悪の場合のミスアライメントエラー領域をマージすることによって形成された、埋め込みビアマスクにおける２つの代表的な矩形トレンチのエッチング停止窓（矩形窓）を示す部分平面図であり、これらにエラー領域は、図３（Ａ）のデバイスにおける下層のＭ１導電性フィーチャの長軸に直交して整列されている。
【００８８】
【図３（Ｃ）】埋め込みビアマスクにおける２つの代表的な矩形窓を示す部分平面図であり、これらの窓は、図３（Ａ）と図３（Ｂ）のデバイスにおける下層のＭ１導電性フィーチャ上の最悪の場合のミスアライメント位置に示されており、そして反対に、従来技術によって形成された最悪の場合のビア位置を示している。
【図３（Ｄ）】埋め込みビアマスクにおける２つの代表的な矩形窓を示す部分平面図であり、これらの窓は、図３（Ａ）乃至図３（Ｃ）のデバイスにおける下層のＭ１導電性フィーチャ上の最悪の場合のミスアライメント位置に示されている。
【００８９】
【図３（Ｅ）】埋め込みビアマスクにおける２つの代表的な矩形窓によって形成されたコンタクト領域を示す部分平面図であり、これらの窓は、下層のＭ１導電性フィーチャ上の最悪の場合のミスアライメント位置に示されており、更に、図３（Ａ）乃至図３（Ｄ）のデバイスにおける下層の矩形窓上に直交して整列された最悪の場合のミスアライメント位置における３つの対応するＭ２の第２の金属層の導電性フィーチャを示し、そして反対に最悪の場合の位置にある従来のビアのより小さなコンタクト領域を示す。
【００９０】
【図３（Ｆ）】埋め込みビアマスクにおける２つの代表的な矩形窓によって形成されたコンタクト領域に対する最悪の場合の位置の従来ビアのより小さなコンタクト領域を示す部分平面図であり、これらの窓は、下層のＭ１導電性フィーチャ上の最悪の場合のミスアライメント位置に示され、また３つの対応するＭ２の第２の金属層導電性フィーチャは、図３（Ａ）乃至図３（Ｅ）のデバイスにおける下層の矩形窓上に直交して整列された最悪の場合のミスアライメント位置に示されている。
【００９１】
【図４（Ａ）】３つの導電性相互接続のセットを形成するための誘電体層におけるトレンチ及びビアのエッチング前に示された図３（Ａ）乃至図３（Ｅ）の半導体デバイスを形成するための、本発明の代表的な方法によるデュアルダマシン法の一部として埋め込みビアマスクとして用いられた基板及びトレンチエッチング停止層における金属導電性フィーチャ上に堆積された２つの低ｋ誘電体層を有する代表的な半導体デバイスの部分側断面図を示す。
【００９２】
【図４（Ｂ）】図４（Ａ）のデバイスに３つの導電性相互接続のセットを形成するための誘電体層におけるトレンチ及びビアのエッチングを示す部分側断面図である。
【図４（Ｃ）】図４（Ａ）及び図４（Ｂ）のデバイスに３つの導電性相互接続のセットを形成するための、トレンチのエッチング停止層における２つの矩形窓及びハードマスクを通して中間レベルの誘電体層におけるトレンチとビアの代表的な形成を示す同じ大きさの部分投影図である。
【００９３】
【図４（Ｄ）】明瞭にするために外側の層及びマスクを示さない、図４（Ａ）乃至図４（Ｃ）のデバイスに形成された３つの導電性相互接続の２つを示す同じ大きさの部分投影図である。
【００９４】
【図５】本発明の特徴による半導体デバイスにデュアルダマシン法の導電性相互接続を形成する代表的な方法を示すフロー図である。
【図６】図５の方法の更なる拡散バリア層の形成ステップを示すフロー図である。
【図７】図５の方法の、更なるエッチング後のクリーニングステップ、側壁拡散バリア層の形成ステプ、及びアニールステップを示すフロー図である。
【００９５】
【図８】本発明の埋め込みビアマスク法による半導体デバイス、及び図３（Ｄ）の半導体デバイスと同様な下層の金属導電性フィーチャの長軸に直交して整列された３つの互い違いに置かれているが、しかし依然として近接しているビアをマージすることによって形成された、埋め込みビアマスクのトレンチのエッチング停止層における矩形窓の他の代表的な形成を示す部分平面図である。
【００９６】
【図９】エッチング停止物質が各々のビアの一方の側を規定するように、導電性フィーチャを分離する、埋め込みビアマスクにおける逆のトレンチのエッチング停止層物質領域を有し、エッチング停止領域を囲む大きなエッチング停止窓を形成し、Ｍ１とＭ２の金属導電性フィーチャに直交して整列された隣接ビアをマージする半導体デバイスにおける本発明の他の方法によって形成された代表的なコンタクトを示す部分平面図であり、Ｍ１、Ｍ２の金属導電性フィーチャは、互いに関してミスアライメント位置に示され、そしてそれらの間にも受けられたトレンチのエッチング停止物質領域に直交して整列されている。
【００９７】
【図１０】ハードマスクの開口が各々のビアの２つの側面を規定する埋め込みビアマスクにおける逆のトレンチのエッチング停止物質領域を有する、本発明の他の特徴によるデュアルダマシン法の一部として基板上に堆積された低ｋ誘電体層を有する他の代表的な半導体デバイスを示す部分平面図であり、このエッチング停止物質は近接するビア（この場合対角線状に）をマージする大きなエッチング停止窓を形成する各々のビアの２つの他の側面を規定するように導電性フィーチャを分離し、下層のＭ１金属導電性フィーチャの長軸に直交して整列され、且つＭ１とＭ２層間に設けられ、上層のＭ２金属導電性フィーチャに整列されたエッチング停止領域を囲んでいる。
【図１（Ａ）】
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【図１（Ｂ）】
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【図１（Ｃ）】
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【図１（Ｄ）】
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【図２（Ａ）】
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【図２（Ｂ）】
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【図３（Ａ）】
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【図３（Ｂ）】
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【図３（Ｃ）】
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【図３（Ｄ）】
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【図３（Ｅ）】
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【図３（Ｆ）】
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【図４（Ａ）】
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【図４（Ｂ）】
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【図４（Ｃ）】
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【図４（Ｄ）】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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