(57)【要約】【課題】テラヘルツ帯域で動作するアバランシェ電界効果トランジスタを提供すること。【解決手段】アバランシェ電界効果トランジスタのキャリア注入層１４をＩｎＡｌＡｓ層、ＩｎＡｌＮＡｓ層、あるいはＧａＩｎＮＡｓ層で形成することで、高速・高効率・低雑音の増幅動作が可能となる。【選択図】  図３
2004228209.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体基板上に、低Ｅｇ層を介して、キャリア注入層、高Ｅｇ層、コンタクト層とを含むトランジスタ構造において、前記キャリア注入層のバンドギャップを低Ｅｇ層と高Ｅｇ層の間に設定することを特徴とするアバランシェ電界効果トランジスタ。
【請求項２】
化合物半導体基板をｎ−ＧａＡｓ基板とし、低Ｅｇ層をアンドープＧａＡｓ層、キャリア注入層をｎ−ＡｌＧａＡｓ層、高Ｅｇ層をアンドープＡｌＧａＡｓ層、コンタクト層をｐ−ＧａＡｓ層とすることを特徴とする請求項１記載のアバランシェ電界効果トランジスタ。
【請求項３】
化合物半導体基板をＩｎＰ基板とし、低Ｅｇ層をアンドープＩｎＰ層、キャリア注入層をｎ−ＩｎＡｌＡｓ層、高Ｅｇ層をアンドープＩｎＡｌＡｓ層、コンタクト層をｐ−ＩｎＧａＡｓ層とすることを特徴とする請求項１記載のアバランシェ電界効果トランジスタ。
【請求項４】
化合物半導体基板上をＩｎＰ基板、低Ｅｇ層をアンドープＩｎＧａＡｓＰ層、キャリア注入層をｎ−ＩｎＰ層、高Ｅｇ層をアンドープＩｎＰ層、コンタクト層をｐ−ＩｎＧａＡｓ層とすることを特徴とする請求項１記載のアバランシェ電界効果トランジスタ。
【請求項５】
化合物半導体基板をＩｎＰ基板とし、低Ｅｇ層をアンドープＩｎＧａＡｓＰ層、キャリア注入層をｎ−ＩｎＮＰＡｓ層、高Ｅｇ層をアンドープＩｎＰ層、コンタクト層をｐ−ＩｎＧａＡｓ層とすることを特徴とする請求項１記載のアバランシェ電界効果トランジスタ。
【請求項６】
化合物半導体基板上をＩｎＰ基板、低Ｅｇ層をアンドープＩｎＰ層、キャリア注入層をｎ−ＩｎＡｌＮＡｓ層、高Ｅｇ層をアンドープＩｎＡｌＡｓ層、コンタクト層をｐ−ＩｎＧａＡｓ層とすることを特徴とする請求項１記載のアバランシェ電界効果トランジスタ。
【請求項７】
化合物半導体基板上に、低Ｅｇ層を介して、高Ｅｇ層を積層し、高増倍層と高Ｅｇ層を複数回積層した電子加速領域と、キャリア注入層、高Ｅｇ層、コンタクト層とを含むトランジスタ構造において、前記高増倍層のバンドギャップを低Ｅｇ層以下に設定することを特徴とするアバランシェ電界効果トランジスタ。
【請求項８】
化合物半導体基板上に、低Ｅｇ層を介して、キャリア注入層、高Ｅｇ層、コンタクト層とを含むトランジスタ構造において、前記キャリア注入層にキャリアを注入する電極がキャリア注入層と誘電結合していることを特徴とするアバランシェ電界効果トランジスタ。
【請求項９】
化合物半導体基板上に、低Ｅｇ層、キャリア注入層、高Ｅｇ層、コンタクト層を順次積層する結晶成長工程と、電子加速領域とホール加速領域をそれぞれエッチング除去するメサエッチング工程と、電極を蒸着により形成する電極形勢工程よりなることを特徴とするアバランシェ電界効果トランジスタの製造方法。
【請求項１０】
キャリア注入層は、ガスソースを用いて窒素を添加したＩｎＡｌＮＡｓ層あるいはＩｎＮＰＡｓ層よりなることを特徴とする請求項９記載のアバランシェ電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、動作速度を著しく改善したＩｎＰ系エピタキシャルウェハ及びそれを用いたアバランシェ電界効果トランジスタに関する。特に、ベース領域でアバランシェ増幅による電流増幅を行った後、電子・ホール加速領域で加速して動作速度を増大させることを特徴としている。
【０００２】
【従来の技術】
本発明は、ベース領域でアバランシェ増倍を行うが、コレクタ領域でアバランシェ増倍を行う半導体素子がある。特許文献１の素子構造を図１に示す。１  はｎ−ＩｎＰ基板、２はｎ−ＩｎＧａＡｌＡｓ又はｎ−ＩｎＧａＡｓＰ層（厚さ約１〜２μｍ）、３はｉ−ＩｎＧａＡｌＡｓ又はｉ−ＩｎＧａＡｓＰ層（厚さ約１〜２μｍ）、４はｐ−ＩｎＧａＡｌＡｓ又はｐ−ＩｎＧａＡｓＰ  層（厚さ約６ｎｍ）からなるゲート層、５  はｉ−ＩｎＧａＡｌＡｓ又はｉ−ＩｎＧａＡｓＰ層（厚さ約５０〜２００ｎｍ）、６  はｎ−ＩｎＧａＡｌＡｓ又はｎ−ＩｎＧａＡｓＰ層（厚さ約０．１〜０．５μｍ）からなるソース層である。７  ，  ８  ，  ９は電極である。電極９へのゲート電圧にＶＧより電子流Ｉｅ  は変調を受ける。なお、右図は無バイアス時のバンドダイアグラムで、破線はフェルミ準位である。
【０００３】
このときソース層６  に存在する多数キャリアである電子はΔＥｃのエネルギー障壁を越えることができないため電流Ｉｔ  は流れない。ゲート層４に正極性のゲート電圧ＶＧをかけた場合、ゲート電圧ＶＧを大きくすると、エネルギー障壁ΔＥｃが小さくなるためソース層６に存在する多数キャリアである電子は障壁を乗り越え電流Ｉｔが流れるようになる。このときｉ−ＩｎＧａＡｌＡｓ又はｉ−ＩｎＧａＡｓＰ層３で電子なだれが起きるためゲート層４を越えた電子は電子なだれを起こし正孔が発生する。そして発生した正孔はゲート層４に向かって移動した後蓄積し、ゲート層４のポテンシャルを下げエネルギー障壁ΔＥｃを小さくする。これによりさらに多くの電子が障壁を乗り越え電子なだれが起き正孔が発生する。このように正帰還が起き、電流が急激に増えることにより負性抵抗が生じるようになっている。
【０００４】
また、本発明はベースに導入した電子をアバランシェ増倍した後に加速してホットエレクトロンとして動作させているが、エミッタから導入した電子を加速してホットエレクトロンとして使用している半導体素子がある。特許文献２、３におけるホットエレクトロントランジスタの素子構造を図２に示す。  （ａ）  は主要部分の断面構造図、（ｂ）は（ａ）に対応させたエネルギーダイヤグラム図である。
【０００５】
図２において、３１はｎ＋−ＧａＡｓエミッタ層、３２はｉ−ＡｌＧａＡｓポテンシャルバリア層、３３はｉ−ＧａＡｓウエル層、３４はｎ−ＧａＡｓベース層、３５はｉ−ＡｌＧａＡｓコレクタバリア層、３６はｎ−ＧａＡｓコレクタ層、３７はコレクタ電極、３８はエミッタ電極、３９はベース電極、４０は共鳴準位、４１はフェルミ準位である。ウエル層３３は２つのポテンシャルバリア層３２に挟まれた構造となっており、ウエル層３３には共鳴準位４０が形成され、エミッタ側の共鳴トンネル障壁を構成している。
【０００６】
このホットエレクトロントランジスタでは、電界をかけない場合にはウエル層３３に形成された共鳴準位４０がエミッタ層３１のフェルミ準位４１よりエネルギー的に高いため、エミッタ層３１からベース層３４への共鳴トンネル効果は起こらず、電流は流れない。しかし、エミッタ層３１側のエネルギー準位とウエル層３３に形成される共鳴準位４０が一致するようなベース電圧を加えると、共鳴トンネル効果により電子はベース領域に注入される。この電子はホットエレクトロンとしてベース層３４およびコレクタバリア層３５をバリスティックに伝導し、コレクタ層３６に到達する。
【０００７】
この状態において、エミッタ層３１とコレクタ層３６との間に電流が流れ、ホットエレクトロントランジスタはＯＮ状態となる。さらに、ベース電圧ＶＢＥを増加し、共鳴準位４０がエミッタ層３１の伝導帯の下端よりもエネルギー的に低くなるようにベース電圧ＶＢＥを設定すると、共鳴トンネル効果は起こらなくなり、ホットエレクトロントランジスタは再びＯＦＦ状態となり、微分負性抵抗特性を示す。コレクタバリア層３５はベース層３４とコレクタ層３６の間に十分な絶縁性を保ち、無散乱のホットエレクトロンのみを効率よくコレクタ層３６に到達させる役割を担っている。
【０００８】
【特許文献１】
特開平８−８４４３号公報
【特許文献２】
特開昭６２−２０３３７１号公報
【特許文献３】
特開平５−１９０８３４号公報
【０００９】
【発明が解決しようとする課題】
上述した特許文献１のアバランシェ増倍を用いた半導体素子では、電子やホールがドリフトにより障壁を移動するために動作速度が遅くなってしまうという問題があった。また、特許文献２、３のホットエレクトロントランジスタでは、トンネル電流を用いているために、飽和電流が小さいという問題があった。本発明ではバンド構造の設計によりホットエレクトロンによるバリスティック伝導を実現すると共に、ベースから電流を注入してアバランシェ増倍による増幅を行うことで大きな飽和電流を実現するアバランシェ電界効果トランジスタを示している。
【００１０】
【課題を解決するための手段】
本発明では、ドリフトによる電荷移動を抑制するために、アンドープＩｎＧａＡｓ層やアンドープＩｎＰ層などの低Ｅｇ領域を導入することでホットエレクトロンによるバリスティック伝導を実現している。また、飽和電流増大のためにアンドープＩｎＰ層やＩｎＰ／ＡｌＩｎＡｓ超格子構造によるアバランシェ増倍領域を形成することで電子の数の増大を実現している。ここで、ＩｎＰ／ＡｌＩｎＡｓ超格子構造を用いることで単一層構造に比べて大きな増倍率が得られており、飽和電流の増大に寄与している。
また、副次的に発生したホールをｐ−ＩｎＰ層で捕獲するので、誘電緩和によりホールの遅延時間は無視できる。その結果、高速・高効率で動作するアバランシェ電界効果トランジスタを提供することができる。
【００１１】
【発明の実施の形態】
（実施例１）
本発明のアバランシェ電界効果トランジスタの実施例の構造図を図３に示す。
ｎ型ＩｎＰ基板１１上に、ｉ‐Ｉｎ０．９Ｇａ０．１Ｐ電子ブロック層（膜厚２０ｎｍ）２２、ｉ‐ＩｎＰ低Ｅｇ層（２０ｎｍ）１２、ｉ‐ＩｎＡｌＡｓアバランシェ増倍領域（５０ｎｍ）２３、ｎ‐ＩｎＡｌＡｓキャリア注入層（２０ｎｍ、ｎ＝２×１０１８ｃｍ−３）１４、ｉ‐ＩｎＡｌＡｓ高Ｅｇ層（１０ｎｍ）１３、ｐ＋‐ＩｎＧａＡｓコンタクト層（１００ｎｍ、ｐ＝２×１０１８ｃｍ−３）１５を成長した後、基板１１までをエッチング除去し、ポリイミド２７で埋め込んだ後、キャリア注入層１４にキャリア注入電極１７を、ｐ型コンタクト層１５にホール捕獲電極１８を蒸着により形成した。ＩｎＡｌＡｓ層およびＩｎＧａＡｓ層はＩｎＰに格子整合する組成としている。基板裏面には電子捕獲電極１６を蒸着により形成した。素子を上部から見た構造図と給電方法を右側に示す。ホール捕獲電極の大きさは幅２μｍとし、長さ２０μｍとした。
【００１２】
素子の動作について図４にしめしたバンドダイアグラムを用いて説明する。キャリア注入層１４から注入された電子（白丸で標記）は高Ｅｇ層によるバリアと電界によるドリフトにより基板側に伝導し、アバランシェ増倍領域２３において電子・ホール対を形成する。その結果、キャリアが増倍されて注入した電流に対して１０倍以上の電流が得られる。生じた電子・ホール対はバンドギャップの３倍から４倍のエネルギーを有している。従って、電子は低Ｅｇ層１２上をホットエレクトロンとして電子加速領域２０を移動し、ｎ基板１１に達する。この場合の電子はバリスティックに伝導するため、ｎ基板に到達するまでの時間はｐｓｅｃ以下となる。一方、生成されたホール（黒丸で標記）もアバランシェ増幅領域２３、キャリア注入領域１４、高Ｅｇ層をホットキャリアとしてバリスティックに伝導した後、ホール加速領域１９をへてｐ型層１５において誘電緩和により消滅する。その結果、ホール捕獲電極１８から電子捕獲電極１６に電流が流れ、６００ＧＨｚ以上テラヘルツ近傍の変調および発振が可能となる。アバランシェ増倍時には、電子とホールが生成されるが、ホールは電流を形成されるために使用されるため、変調を停止しない限り定常的に発生して流れると考えられる。すなわち、変調周波数に追随しないホールの流れが存在してもよいことになる。一方電子は、有効質量が小さく移動度が大きいために、本実施例の膜厚であればｐｓｅｃ以下のスピードで電子捕獲電極１６に到達する。したがって、電子のスピードで律速されるスピードでのデバイス動作が可能となるのである。ただ、ホールの流れが形成されないと、ホール捕獲電極１８から電子捕獲電極１６までの電流の流れが生じないために、発振や変調を開始するまでの１０ｐｓｅｃ程度は、アバランシェ増倍により生成されたホールがホール捕獲電極１６まで到達するまで待つ必要が生じる。一度アバランシェ増倍が生じれば、あとは電子の速度に依存したデバイス動作速度が実現されることになる。
【００１３】
ここで、結晶のバンドギャップが大きく、安定したバリスティック伝導ができるように低Ｅｇ層１２を２元結晶のＩｎＰとしたが、ＩｎＧａＡｓＰ混晶を用いることにより全体的にバンドギャップを小さくすることが可能となり、アバランシェ増倍時のイオン化に必要なエネルギーを低下させることができる。すなわち、ｎ型ＩｎＰ基板１１上に、ｉ‐ＩｎＰ電子ブロック層（膜厚２０ｎｍ）２２、ｉ‐Ｉｎ０．８Ｇａ０．２Ａｓ０．４Ｐ０．６低Ｅｇ層（２０ｎｍ）１２、ｉ‐ＩｎＰアバランシェ増倍領域（５０ｎｍ）２３、ｎ‐ＩｎＰキャリア注入層（２０ｎｍ、ｎ＝２×１０１８ｃｍ−３）１４、ｉ‐ＩｎＰ高Ｅｇ層（１０ｎｍ）１３、ｐ＋‐ＩｎＧａＡｓコンタクト層（１００ｎｍ、ｐ＝２×１０１８ｃｍ−３）１５を積層した。その結果、アバランシェ増倍領域で増幅が起こるためのイオン化率である２×１０５ｃｍ−１を実現するための電界は１０６Ｖ／ｃｍから５×１０５Ｖ／ｃｍに低下することがわかった。
【００１４】
一方、基板の大口径化に対応するには、ＧａＡｓ基板上に作製したほうがよい。ｎ型ＧａＡｓ基板１１上に、ｉ‐Ａｌ０．２Ｇａ０．８Ａｓ電子ブロック層（膜厚２０ｎｍ）２２、ｉ−ＧａＡｓ低Ｅｇ層（２０ｎｍ）１２、ｉ‐Ａｌ０．４Ｇａ０．６Ａｓアバランシェ増倍領域（５０ｎｍ）２３、ｎ‐‐Ａｌ０．４Ｇａ０．６Ａｓキャリア注入層（２０ｎｍ、ｎ＝２×１０１８ｃｍ−３）１４、ｉ‐‐Ａｌ０．４Ｇａ０．６Ａｓ高Ｅｇ層（１０ｎｍ）１３、ｐ＋‐ＧａＡｓコンタクト層（１００ｎｍ、ｐ＝２×１０１８ｃｍ−３）１５を成長して、同様の製造方法を用いることによりアバランシェ電界効果トランジスタを作製した。ＧａＡｓ結晶の場合には、電子の飽和速度がＩｎＰより低いために、増倍率が低下するという問題はあったが製造工程の簡略化という観点からメリットがあった。
【００１５】
結晶成長はリンを含む混晶の成長になるので、ガスソースＭＢＥ法を用いた。
原料ガスは、ＰＨ３，  ＡｓＨ３，  Ｉｎ，  Ｇａ，  Ｓｉである。ＰＨ３とＡｓＨ３は熱により分解して供給している。ＰＨ３を供給しながら５５０℃まで昇温し、各層の最適成長温度で成長を行ったが、ＭＯＶＰＥなどの他の成長法でも１０１４ｃｍ−３程度のｉ層が形成できれば良い。
（実施例２）
本発明のアバランシェ電界効果トランジスタの第２の実施例の構造図を図５に示す。ＳＩ‐ＩｎＰ基板１１上に、ｎ‐Ｉｎ０．８Ｇａ０．２Ａｓ０．４Ｐ０．６コンタクト層（５００ｎｍ）２４、ｉ‐ＩｎＰ電子ブロック層（膜厚２０ｎｍ）２２、ｉ‐Ｉｎ０．８Ｇａ０．２Ａｓ０．４Ｐ０．６低Ｅｇ層（２０ｎｍ）１２、ｎ‐ＩｎＮＰＡｓアバランシェ印加領域（２０ｎｍ、ｎ＝２×１０１８ｃｍ−３）２５、ｉ‐ＩｎＰアバランシェ増倍領域（５０ｎｍ）２３、ｎ‐ＩｎＮＰＡｓキャリア注入層（２０ｎｍ、ｎ＝２×１０１８ｃｍ−３）１４、ｉ‐ＩｎＰ高Ｅｇ層（１０ｎｍ）１３、ｐ＋‐ＩｎＧａＡｓコンタクト層（１００ｎｍ、ｐ＝２×１０１８ｃｍ−３）１５を成長した後、基板１１までをエッチング除去し、ポリイミドで埋め込む。ポリイミドをアバランシェ増倍領域２３が露出するまでエッチングした後、ホール捕獲電極１８を蒸着する。ホール捕獲電極をマスクにして、硫酸過酸化水素水溶液と塩酸リン酸溶液でアバランシェ増倍領域２３までエッチングした後、キャリア注入層の一方の側面にキャリア注入電極１７を蒸着により形成する。さらに、キャリア注入層の別の側のポリイミドを低Ｅｇ層１２まで除去した後、硫酸過酸化水素水溶液と塩酸リン酸溶液でアバランシェ印加領域２５が露出するまでエッチングし、アバランシェ制御電極を蒸着により形成する。最後に、素子を上部から見た構造図と給電方法を示した右図からわかるようにコンタクト電極の部分をコンタクト層２４までエッチングして、コンタクト層上に電子捕獲電極１６を蒸着により形成した。ホール捕獲電極の大きさは幅２μｍとし、長さ２０μｍとした。
【００１６】
図６に示したバンドダイアグラムをもちいて、本実施例の素子の動作について説明する。電圧は、０≦ホール捕獲電極１８＜Ｅ１＜キャリア注入電極＜１７Ｅ２＜アバランシェ制御電極２６＜Ｅ３＜電子捕獲電極１６の順で高くしておき、アバランシェ増倍領域の電位差（Ｅ３−Ｅ２）を５×１０５Ｖ／ｃｍ以上にしておく。その結果、キャリア注入層１４に注入された電子は、アバランシェ増倍領域２３で増倍された後、半数以上がアバランシェ制御電極２６で捕獲されずにホットエレクトロンとして電子捕獲電極１６に到達する。一方、アバランシェ増倍領域で生じたホールは、ホットキャリアとして、高Ｅｇ層１３をバリスティックに伝導し、コンタクト層１５で捕獲されることになる。その結果、キャリア注入電極１７とアバランシェ制御電極２６でサーキュレートさせた電流の１０倍程度の電流がホール捕獲電極１８と電子捕獲電極１６の間で流れることになり、６００ＧＨｚ以上の変調および発振が可能となる。本実施例の構造では、アンバランシェ印加領域２５およびキャリア注入層１４に窒素を含んだＩｎＮＰＡｓ層を用いている。結晶成長中に窒素原子を供給するために、ガスソースＭＢＥ法を用いている。原料ガスは、ＰＨ３，  ＡｓＨ３，  Ｎ２，Ｉｎ，  Ｇａ，  Ｓｉである。Ｎ２は、プラズマ源でＮ原子に分解して供給している。ＰＨ３とＡｓＨ３は熱により分解して供給している。ＰＨ３を供給しながら５５０℃まで昇温し、各層の最適成長温度で成長を行っている。ＩｎＰＡｓ層にＮを添加することにより、ＩｎＰ結晶に格子整合すると共に、ＩｎＰよりバンドギャップを小さくすることができる。本実施例では窒素濃度を２％程度とした。これは、バンドギャップの減少を実現するためには１％以上必要であり、結晶の均一性を保つためには２％以下にする必要があったためである。その結果、ＩｎＮＰＡｓ層はＩｎＮ０．２Ａｓ０．９８でＩｎＰ結晶と格子整合することがわかった。窒素原子の添加により、電子の有効質量が２〜３倍に増加することがわかったが、本発明のデバイス構造の場合には窒素を添加した結晶上は電子は通過しないかあるいはバリスティックに伝導するために、有効質量の増大の影響を受けないことから、窒素を含む混晶を使用した。特に、窒素原子を添加することにより伝導帯のエネルギーの低下がほとんどをしめ、価電子帯のエネルギーの上昇はほとんどないことから、図６に示したようにホールによるイオン化を抑制しながら、電子のイオン化を増加させることができるので低雑音化に有効である。
【００１７】
ここで、耐圧を大きくする場合には、ＩｎＮＰＡｓよりバンドギャップの大きいＩｎＡｌＮＡｓ混晶を用いた構成も効果的であった。半絶縁性ＳＩ−ＩｎＰ基板１１上に、ｎ−ＩｎＰコンタクト層（膜厚２００ｎｍ、ｎ＝２×１０１８ｃｍ−３）２４、ｉ‐Ｉｎ０．９Ｇａ０．１Ｐ電子ブロック層（膜厚２０ｎｍ）２２、ｉ‐ＩｎＰ低Ｅｇ層（２０ｎｍ）１２、ｎ‐ＩｎＡｌＮＡｓアバランシェ印加領域（２０ｎｍ）２５、ｉ‐ＩｎＡｌＡｓアバランシェ増倍領域（５０ｎｍ）２３、ｎ‐ＩｎＡｌＮＡｓキャリア注入層（２０ｎｍ、ｎ＝２×１０１８ｃｍ−３）１４、ｉ‐ＩｎＡｌＡｓ高Ｅｇ層（１０ｎｍ）１３、ｐ＋‐ＩｎＧａＡｓコンタクト層（１００ｎｍ、ｐ＝２×１０１８ｃｍ−３）１５を成長した後、基板１１までをエッチング除去して、同様なデバイス構造を得ることができた。ＩｎＡｌＮＡｓ混晶を用いた場合には、アバランシェ増倍領域に大きな電界をかけても部分的なブレークダウンが生じないというメリットがあり、使用できる電圧領域を５Ｖから１０から１２Ｖに増加させることが可能となった。
（実施例３）
本発明のアバランシェ電界効果トランジスタの第３の実施例の構造図を図７に示す。ＳＩ‐ＩｎＰ基板１１上に、ｎ‐Ｉｎ０．８Ｇａ０．２Ａｓ０．４Ｐ０．６コンタクト層（５００ｎｍ）２４、ｉ‐ＩｎＰ電子ブロック層（膜厚２０ｎｍ）２２、ｉ‐Ｉｎ８Ｇａ０．２Ａｓ０．４Ｐ０．６低Ｅｇ層（２０ｎｍ）１２、ｉ‐ＩｎＡｌＡｓアバランシェ増幅領域２３、ｉ‐ＩｎＡｌＡｓキャリア注入層（２０ｎｍ）１４、ｉ‐ＩｎＡｌＡｓ  高Ｅｇ層（１０ｎｍ）１３、ｉ‐Ｉｎ８Ｇａ０．２Ａｓ０．４Ｐ０．６低Ｅｇ層（２０ｎｍ）１２、ｉ‐ＩｎＰホールブロック層２８、ｐ＋‐ＩｎＧａＡｓコンタクト層（１００ｎｍ、ｐ＝２×１０１８ｃｍ−３）１５を成長した後、ホール捕獲電極をマスクにして、キャリア注入電極１７側を基板１１まで、電子捕獲電極１６側をコンタクト層２４までをエッチング除去する。
キャリア注入層１４と高Ｅｇ層１３の側面を低誘電体薄膜２９でカバーする。ポリイミドで素子前体を埋め込み、低Ｅｇ層１２が露出するまでポリイミドを除去した後、キャリア注入層１４の側面の低誘電体薄膜２９の上にキャリア注入電極１７を蒸着するとともに、コンタクト層上に電子捕獲電極１６を蒸着により形成した。
【００１８】
素子の動作について図８にしめしたバンドダイアグラムを用いて説明する。低誘電体薄膜２９を介してキャリア注入電極１７からキャリア注入層１４に電荷を注入する。これは、キャリア注入電極１７に印加する電圧をＯｎ−Ｏｆｆすることで、低誘電体薄膜２９中に電荷が誘起され、さらにキャリア注入層１４の内部にもキャリアが誘起される誘電結合が生じるためである。生成された電荷のうち、電子２４（白丸）は電界によるドリフトにより走行し、アバランシェ増倍領域２３において電子・ホール対を形成する。ホール（黒丸）は増倍されずに高Ｅｇ層１３をホットキャリアとして通過してコンタクト層１５に到達する。電子が増倍された結果、電子・ホール対が生じるが、これらはバンドギャップの３倍から４倍のエネルギーを有しているので、電子は低Ｅｇ層１２上をホットエレクトロンとして電子加速領域２０を移動し、ｎ基板１１に達する。この場合の電子はバリスティックに伝導するため、ｎ基板に到達するまでの時間はｐｓｅｃ以下となる。一方、生成されたホールも高Ｅｇ層１３をホットキャリアとしてバリスティックに伝導した後、ホール加速領域１９をへてｐ型層１５において誘電緩和により消滅する。
その結果、ホール捕獲電極１８から電子捕獲電極１６に電流が流れる。ここで、電子もホールもバリスティックに伝導するために、それぞれ電子ブロック層２２とホールブロック層２８を設けて低速キャリアを捕獲して、動作速度が低下しないようにしている。ここで、キャリア注入層１４はアンドープ層としたため変調によって電子だけでなくホールも生成したが、キャリア注入層をｎ型（ｎ＝２×１０１５ｃｍ−３）にすることで、電子のみを生成することも可能となる。いずれにしても、本実施例の素子を用いることで、６００ＧＨｚ以上の変調および発振が可能となる。
（実施例４）
本発明のアバランシェ電界効果トランジスタの実施例の構造図を図９（左が断面図、右は平面図）に示す。ｎ型ＩｎＰ基板１１上に、ｉ‐Ｉｎ０．９Ｇａ０．１Ｐ電子ブロック層（膜厚２０ｎｍ）２２、ｉ‐ＩｎＰ低Ｅｇ層（２０ｎｍ）１２、ｉ‐ＩｎＡｌＡｓアバランシェ増倍領域（５０ｎｍ）２３、ｎ‐ＩｎＡｌＡｓキャリア注入層（２０ｎｍ、ｎ＝２×１０１８ｃｍ−３）１４、ｉ‐ＩｎＡｌＡｓ高Ｅｇ層（１０ｎｍ）１３、ｐ＋‐ＩｎＧａＡｓコンタクト層（１００ｎｍ、ｐ＝２×１０１８ｃｍ−３）１５を成長した後、櫛型のホール捕獲電極１８を蒸着により形成した後、キャリア注入層１４までをエッチング除去し、キャリア注入層１４の上にキャリア注入電極１７を形成した。右図に示したように、ホール捕獲電極１８とキャリア注入電極１７の幅はそれぞれ１０μｍと２μｍとし、アバランシェ増倍領域２３で発生したホールが効率的にホール捕獲電極１８に捕獲されるようにしている。したがって、デバイス領域は右図に点線で示した領域としている。この実施例では、キャリア注入電極１７の下部ではホール捕獲電極１８による電界が印加されないために、アバランシェ増倍領域２３で生成されたホールがホール捕獲電極ではなくキャリア注入電極１７に捕獲されてしまうため、電流密度が少し低下してしまう問題があるが、キャリア注入層１４の表面にキャリア注入電極１７を形成すれば良いので、プロセス上簡単に実施できるというメリットを有している。本実施例により、飽和電流を２００ｍＡから６００から８００ｍＡに増加させることが可能となった。（実施例５）
よりアバランシェ増幅を起こしやすい本発明のアバランシェ電界効果トランジスタの実施例の構造図を図１０に示す。ＳＩ−ＩｎＰ基板１１上に、ｎ−ＩｎＰコンタクト層２４、ｉ‐Ｉｎ０．９Ｇａ０．１Ｐ電子ブロック層（膜厚２０ｎｍ）２２、ｉ‐ＩｎＰ低Ｅｇ層（２０ｎｍ）１２、ｉ‐ＩｎＡｌＡｓ高Ｅｇ層（５ｎｍ）１３とｉ‐ＩｎＧａＡｓ高増倍層（５ｎｍ）３０とを５〜２０層繰り返して積層したアバランシェ増倍領域２３、ｎ‐ＩｎＡｌＡｓキャリア注入層（２０ｎｍ、ｎ＝２×１０１８ｃｍ−３）１４、ｉ‐ＩｎＡｌＡｓ高Ｅｇ層（１０ｎｍ）１３、ｐ＋‐ＩｎＧａＡｓコンタクト層（１００ｎｍ、ｐ＝２×１０１８ｃｍ−３）１５を成長した後、キャリア注入層１４までと基板１１までを２段階にエッチング除去し、電子捕獲電極１６、キャリア注入電極１７、ホール捕獲電極１８を蒸着により形成した。
【００１９】
素子の動作について図１１にしめしたバンドダイアグラムを用いて説明する。
キャリア注入層１４に導入された電子は、電子加速領域２０で加速される。このとき、電子の受ける電界は（外部電界）＋（高Ｅｇ層と高増倍層のバンドギャップ差による電界＝ΔＥｃ）となり、ΔＥｃ分増倍を受けやすくなる。ＩｎＰ系の場合にはΔＥｃよりΔＥｖのほうが大きいので、ホールも増倍を受けてしまい、変調動作を担う電子の割合が減少することが問題となる。そこで、高増倍層３０を窒素を添加したＩｎＡｌＮＡｓ層、あるいはＧａＩｎＮＡｓ層で構成することにより、ΔＥｖよりΔＥｃのほうを著しく大きくできる。その結果、窒素原子を添加することで、効果的な増倍が可能となった。特に高増倍層３０をＩｎＮ０．０２Ａｓ０．９８とした結果、テラヘルツ近傍の動作速度を実現できることを明らかにした。
【００２０】
【発明の効果】
本発明により、テラヘルツ帯域で動作するアバランシェ電界効果トランジスタが提供される。
【図面の簡単な説明】
【図１】従来のアバランシェトランジスタの構造図
【図２】従来のホットエレクトロントランジスタの構造図
【図３】本発明によるアバランシェ電界効果トランジスタの構造図
【図４】本発明のアバランシェ電界効果トランジスタのバンド構造図
【図５】本発明によるアバランシェ電界効果トランジスタの構造図
【図６】本発明のアバランシェ電界効果トランジスタのバンド構造図
【図７】本発明によるアバランシェ電界効果トランジスタの構造図
【図８】本発明のアバランシェ電界効果トランジスタのバンド構造図
【図９】本発明によるアバランシェ電界効果トランジスタの構造図
【図１０】本発明によるアバランシェ電界効果トランジスタの構造図
【図１１】本発明のアバランシェ電界効果トランジスタのバンド構造図。
【符号の説明】
１．ＩｎＰ基板
２．ｎ−ＩｎＧａＡｓＰ層
３．ｉ−ＩｎＧａＡｓＰ層
４．ｐ−ＩｎＧａＡｓＰ  層
５．ｉ−ＩｎＧａＡｓＰ層
６．ｎ−ＩｎＧａＡｓＰ層
７．電極
８．電極
９．電極
１１．ＩｎＰ基板
１２．低Ｅｇ層
１３．高Ｅｇ層
１４．キャリア注入層
１５．  コンタクト層
１６．電子捕獲電極
１７．  キャリア注入電極
１８．ホール捕獲電極
１９．ホール加速領域
２０．電子加速領域
２１．注入領域
２２．電子ブロック層
２３．アバランシェ増倍領域
２４．コンタクト層
２５．アバランシェ印加領域
２６．アバランシェ制御電極
２７．ポリイミド
２８．ホールブロック領域
２９．低誘電体薄膜
３０．高増倍層
３１．  ｎ＋−ＧａＡｓエミッタ層
３２．  ｉ−ＡｌＧａＡｓポテンシャルバリア層
３３．  ｉ−ＧａＡｓウエル層
３４．  ｎ−ＧａＡｓベース層
３５．  ｉ−ＡｌＧａＡｓコレクタバリア層
３６．  ｎ−ＧａＡｓコレクタ層
３７．  エミッタ電極
３８．  ベース電極
３９．  コレクタ電極
４０．  共鳴準位
４１．  フェルミ準位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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