(57)【要約】【課題】スタック型強誘電体キャパシタのコンタクトプラグの酸化、あるいはストレス起因による下部電極、酸素バリア膜、コンタクトプラグ界面の剥離を防止し、高集積可能な誘電体メモリ及びその製造方法を提供する。【解決手段】基板（１）上に下方より順に積層して形成された下部電極（３）、容量絶縁膜（４）および上部電極（５）からなる誘電体メモリであって、下部電極（３）は基板（１）に電気的に接続するコンタクトプラグ（６）を被覆してその周囲に広がるように形成され、上部電極（５）は第１の方向（上部電極延長方向）に延びるように形成する。下部電極（３）のコンタクトプラグ（６）上を越えて延びる長さ（下部電極延長量）が、上部電極（５）の第１の方向よりも第１の方向と直交する方向（上部電極非延長方向）において長くなるように形成する。【選択図】  図１
2004221358.tif 000002
【特許請求の範囲】
【請求項１】
基板上に下方より順に積層して形成された下部電極、容量絶縁膜および上部電極からなる誘電体メモリであって、
前記下部電極は前記基板に電気的に接続するコンタクトプラグを被覆してその周囲に広がるように形成され、
前記上部電極は第１の方向に延びるように形成され、
前記下部電極の前記コンタクトプラグ上を越えて延びる長さが、前記第１の方向よりも前記第１の方向と直交する方向において長いことを特徴とする誘電体メモリ。
【請求項２】
前記下部電極の前記コンタクトプラグ上を越えて延びる長さが、前記第１の方向よりも前記第１の方向と直交する方向において、０．１μｍ以上長い請求項１に記載の誘電体メモリ。
【請求項３】
基板上に下方より順に積層して形成された下部電極、容量絶縁膜および上部電極からなる誘電体メモリであって、
前記下部電極は前記基板に電気的に接続するコンタクトプラグを被覆してその周囲に広がるように形成され、
前記上部電極は第１の方向に延びるように形成され、
前記下部電極の前記コンタクトプラグ上を越えて延びる長さが、前記第１の方向と直交する方向において、その方向からの酸素の侵入によって前記コンタクトプラグが酸化されない長さに設定されていることを特徴とする誘電体メモリ。
【請求項４】
基板上に下方より順に積層して形成された下部電極、容量絶縁膜および上部電極からなる誘電体メモリであって、
前記下部電極は前記基板に電気的に接続するコンタクトプラグを被覆してその周囲に広がるように形成され、
前記上部電極は第１の方向に延びるように形成され、
前記下部電極の前記コンタクトプラグ上を越えて延びる長さが、前記第１の方向において、前記容量絶縁膜のストレスによる前記下部電極の剥離を起こさない長さに設定されていることを特徴とする誘電体メモリ。
【請求項５】
前記下部電極の前記コンタクトプラグ上を越えて延びる長さが、前記第１の方向において０．２５μｍ以下である請求項４に記載の誘電体メモリ。
【請求項６】
基板上に下方より順に積層して形成された下部電極、容量絶縁膜および上部電極からなる誘電体メモリであって、
前記下部電極は前記基板に電気的に接続するコンタクトプラグを被覆してその周囲に広がるように形成され、
前記上部電極は第１の方向に延びるように形成され、
前記コンタクトプラグは前記第１の方向と直交する方向よりも前記第１の方向において長い断面形状であることを特徴とする誘電体メモリ。
【請求項７】
基板上に下方より順に積層して形成された下部電極、容量絶縁膜および上部電極からなる誘電体メモリであって、
前記上部電極は第１の方向に延びるように形成され、
前記第１の方向における前記上部電極の長さが５００μｍ以下であることを特徴とする誘電体メモリ。
【請求項８】
基板上に下方より順に積層して形成された下部電極、容量絶縁膜および上部電極からなる誘電体メモリであって、
前記上部電極は第１の方向に延びるように５００μｍ以下の長さを単位として分割形成され、隣接する前記上部電極間は基板を介して電気的に接続されていることを特徴とする誘電体メモリ。
【請求項９】
基板上に下方より順に積層して形成された下部電極、容量絶縁膜および上部電極からなる誘電体メモリであって、
前記上部電極は第１の方向に延びるように５００μｍ以下の長さを単位として分割形成され、隣接する前記上部電極間は配線層を介して電気的に接続されていることを特徴とする誘電体メモリ。
【請求項１０】
前記下部電極の少なくとも一部に酸素バリア膜が含まれている請求項１乃至９のいずれかに記載の誘電体メモリ。
【請求項１１】
前記上部電極の少なくとも一部に酸素バリア膜が含まれている請求項１乃至１０のいずれかに記載の誘電体メモリ。
【請求項１２】
基板上に絶縁膜を形成する工程と、前記絶縁膜の所定領域を開口してコンタクトプラグを形成し、
前記コンタクトプラグを被覆してその周囲に広がるように下部電極を形成し、
前記下部電極上に誘電体膜を形成し、
前記誘電体膜上に、第１の方向に延びるように上部電極を形成し、
前記誘電体膜を形成する工程以降において前記誘電体を熱処理して結晶化し、
前記下部電極を形成する工程では、前記下部電極の前記コンタクトプラグ上を越えて延びる長さが、前記第１の方向よりも前記第１の方向と直交する方向において長くなるように形成することを特徴とする誘電体メモリの製造方法。
【請求項１３】
基板上に絶縁膜を形成し、
前記絶縁膜の所定領域を開口してコンタクトプラグを形成し、
前記コンタクトプラグを被覆してその周囲に広がるように下部電極を形成し、
前記下部電極上に誘電体膜を形成し、
前記誘電体膜上に、第１の方向に延びるように上部電極を形成し、
前記誘電体膜を形成する工程以降において前記誘電体を熱処理して結晶化し、
前記コンタクトプラグは前記第１の方向と直交する方向よりも前記第１の方向において長い断面形状となるように形成することを特徴とする誘電体メモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、誘電体メモリおよびその製造方法、特に、高温焼結が必要な強誘電体メモリや高誘電体メモリに関するものである。
【０００２】
【従来の技術】
強誘電体メモリの開発は、プレーナ型構造を使用した１〜６４ｋｂｉｔの小容量のものが量産され始め、最近ではスタック型構造を使用した２５６ｋｂｉｔ〜４Ｍｂｉｔの大容量のものが開発の中心となってきている。このスタック型強誘電体メモリの構造は、下部電極直下に半導体基板と電気的に接続するコンタクトプラグを配置して、セルサイズを縮小し、集積度の大幅な向上を目標としている。このようなスタック型構造の実現するためには、強誘電体膜を結晶化するための酸素雰囲気での高温熱処理に対して、コンタクトプラグが酸化されないようにする工夫が重要である。従来は電極材料の下層に酸素バリア膜を積層し、コンタクトプラグの酸化を防ぐ構造を実現していた（例えば、特許文献１）。
【０００３】
以下、従来の強誘電体メモリにおける強誘電体キャパシタ構造について、図面を参照しながら説明する。図８Ａ〜図８Ｃは従来の誘電体メモリの要部を示す図で、ＡはＣのＶ−Ｖ線断面図、ＢはＣのＶＩ−ＶＩ線断面図、Ｃは平面図である。半導体基板１上の第１の層間絶縁膜２上に強誘電体キャパシタが形成されている。強誘電体キャパシタは導電性をもつ酸素バリア膜（例えばＲｕ、Ｉｒまたはこれらの酸化物）とＰｔからなる積層構造の下部電極３、強誘電体膜からなる容量絶縁膜４、上部電極５から構成されており、下部電極３は、メモリセルトランジスタが形成されている半導体基板１にコンタクトプラグ６を介して電気的に接続されている。なお、ここでは省略したが、この後、強誘電体キャパシタはキャパシタ層間絶縁膜形成後、配線工程が形成される。
【０００４】
以上の構造により、強誘電体膜を結晶化する際の酸素雰囲気中での高温熱処理時にも、下部電極中を拡散してくる酸素は酸素バリア膜によりその拡散が遮断され、コンタクトプラグの酸化を防止することができ、高歩留で信頼性の高い強誘電体メモリを実現することができる。
【０００５】
【特許文献１】
特開平１０−９３０３６号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、先に示した従来例では、強誘電体焼結時のコンタクトプラグの横方向からの酸化（いわゆるサイド酸化）を完全に防ぐことができない。そのため、微細化がすすむにつれ、即ち下部電極が小さくなるにつれ、サイド酸化によるコンタクト歩留の低下という問題が顕在化してきた。
【０００７】
また、下部電極とコンタクトプラグの界面もしくは下部電極と酸素バリア膜を積層した場合の界面では、それぞれの材料の持つ熱膨張係数の違い、膜ストレスの温度に対する振る舞い、あるいは被酸化具合の差などから、強誘電体焼結時にその界面で剥離が生じるという新たな課題も発生した。
【０００８】
特に強誘電体膜の結晶化時には、６５０℃以上の高温熱処理に加え、強誘電体膜中の有機成分の除去、結晶成長の過程において、強誘電体膜の収縮が起こり大きなストレスマイグレーションが発生する。同様に上部電極においても熱処理によるストレスマイグレーションが発生する。製造方法にもよるが、上部電極及び強誘電体膜がウエハ全面に存在する状態で焼結する場合において、そのストレス変化量が大きく、また、上部電極、強誘電体膜をパターニングした後で焼結を行っても、例えばセルプレート方向にはそのストレス変化量がある程度残り、これが１つの下部電極にストレスが集中すると、前記した剥離を助長する原因となっていた。
【０００９】
本発明は、前記従来の問題を解決するため、スタック型強誘電体キャパシタのコンタクトプラグの酸化、あるいはストレス起因による下部電極、酸素バリア膜、コンタクトプラグ界面の剥離を防止し、高集積可能な誘電体メモリ及びその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
前記目的を達成するため、本発明の第１番目の誘電体メモリは、基板上に下方より順に積層して形成された下部電極、容量絶縁膜および上部電極からなる誘電体メモリであって、前記下部電極は前記基板に電気的に接続するコンタクトプラグを被覆してその周囲に広がるように形成され、前記上部電極は第１の方向に延びるように形成され、前記下部電極の前記コンタクトプラグ上を越えて延びる長さが、前記第１の方向よりも前記第１の方向と直交する方向において長いことを特徴とする。
【００１１】
本発明の第２番目の誘電体メモリは、基板上に下方より順に積層して形成された下部電極、容量絶縁膜および上部電極からなる誘電体メモリであって、前記下部電極は前記基板に電気的に接続するコンタクトプラグを被覆してその周囲に広がるように形成され、前記上部電極は第１の方向に延びるように形成され、前記下部電極の前記コンタクトプラグ上を越えて延びる長さが、前記第１の方向と直交する方向において、その方向からの酸素の侵入によって前記コンタクトプラグが酸化されない長さに設定されていることを特徴とする。
【００１２】
本発明の第３番目の誘電体メモリは、基板上に下方より順に積層して形成された下部電極、容量絶縁膜および上部電極からなる誘電体メモリであって、前記下部電極は前記基板に電気的に接続するコンタクトプラグを被覆してその周囲に広がるように形成され、前記上部電極は第１の方向に延びるように形成され、前記下部電極の前記コンタクトプラグ上を越えて延びる長さが、前記第１の方向において、前記容量絶縁膜のストレスによる前記下部電極の剥離を起こさない長さに設定されていることを特徴とする。
【００１３】
本発明の第４番目の誘電体メモリは、基板上に下方より順に積層して形成された下部電極、容量絶縁膜および上部電極からなる誘電体メモリであって、前記下部電極は前記基板に電気的に接続するコンタクトプラグを被覆してその周囲に広がるように形成され、前記上部電極は第１の方向に延びるように形成され、前記コンタクトプラグは前記第１の方向と直交する方向よりも前記第１の方向において長い断面形状であることを特徴とする。
【００１４】
本発明の第５番目の誘電体メモリは、基板上に下方より順に積層して形成された下部電極、容量絶縁膜および上部電極からなる誘電体メモリであって、前記上部電極は第１の方向に延びるように形成され、前記第１の方向における前記上部電極の長さが５００μｍ以下であることを特徴とする。
【００１５】
本発明の第６番目の誘電体メモリは、基板上に下方より順に積層して形成された下部電極、容量絶縁膜および上部電極からなる誘電体メモリであって、前記上部電極は第１の方向に延びるように５００μｍ以下の長さを単位として分割形成され、隣接する前記上部電極間は基板を介して電気的に接続されていることを特徴とする。
【００１６】
本発明の第７番目の誘電体メモリは、基板上に下方より順に積層して形成された下部電極、容量絶縁膜および上部電極からなる誘電体メモリであって、前記上部電極は第１の方向に延びるように５００μｍ以下の長さを単位として分割形成され、隣接する前記上部電極間は配線層を介して電気的に接続されていることを特徴とする。
【００１７】
本発明の第１番目の誘電体メモリの製造方法は、基板上に絶縁膜を形成する工程と、前記絶縁膜の所定領域を開口してコンタクトプラグを形成し、
前記コンタクトプラグを被覆してその周囲に広がるように下部電極を形成し、
前記下部電極上に誘電体膜を形成し、
前記誘電体膜上に、第１の方向に延びるように上部電極を形成し、
前記誘電体膜を形成する工程以降において前記誘電体を熱処理して結晶化し、
前記下部電極を形成する工程では、前記下部電極の前記コンタクトプラグ上を越えて延びる長さが、前記第１の方向よりも前記第１の方向と直交する方向において長くなるように形成することを特徴とする。
【００１８】
本発明の第２番目の誘電体メモリの製造方法は、基板上に絶縁膜を形成し、
前記絶縁膜の所定領域を開口してコンタクトプラグを形成し、
前記コンタクトプラグを被覆してその周囲に広がるように下部電極を形成し、
前記下部電極上に誘電体膜を形成し、
前記誘電体膜上に、第１の方向に延びるように上部電極を形成し、
前記誘電体膜を形成する工程以降において前記誘電体を熱処理して結晶化し、
前記コンタクトプラグは前記第１の方向と直交する方向よりも前記第１の方向において長い断面形状となるように形成することを特徴とする。
【００１９】
【発明の実施の形態】
本発明の第１番目の誘電体メモリは、下部電極は前記基板に電気的に接続するコンタクトプラグを被覆してその周囲に広がるように形成され、上部電極は第１の方向に延びるように形成され、下部電極のコンタクトプラグ上を越えて延びる長さが、第１の方向よりも第１の方向と直交する方向において長いことを特徴とする。このような構成とすることで、コンタクトプラグの不良を防止するとともに、セルの微細化を実現することができる。
【００２０】
また、本発明の第１番目の誘電体メモリにおいて、前記下部電極の前記コンタクトプラグ上を越えて延びる長さが、前記第１の方向よりも前記第１の方向と直交する方向において、０．１μｍ以上長いことが好ましい。このような構成とすることで、コンタクトプラグの酸化をより確実に防止することができる。
【００２１】
本発明の第２番目の誘電体メモリは、下部電極は基板に電気的に接続するコンタクトプラグを被覆してその周囲に広がるように形成され、上部電極は第１の方向に延びるように形成され、下部電極の前記コンタクトプラグ上を越えて延びる長さが、第１の方向と直交する方向において、その方向からの酸素の侵入によって前記コンタクトプラグが酸化されない長さに設定されている。このような構成とすることで、コンタクトプラグのサイド酸化による不良を防止することができる。
【００２２】
本発明の第３番目の誘電体メモリは、下部電極は基板に電気的に接続するコンタクトプラグを被覆してその周囲に広がるように形成され、上部電極は第１の方向に延びるように形成され、下部電極の前記コンタクトプラグ上を越えて延びる長さが、第１の方向において、容量絶縁膜のストレスによる下部電極の剥離を起こさない長さに設定されている。このような構成とすることで、コンタクトプラグのストレス起因による剥離といった形状不良を防止することができる。
【００２３】
本発明の第３番目の誘電体メモリにおいて、前記下部電極の前記コンタクトプラグ上を越えて延びる長さが、前記第１の方向において０．２５μｍ以下であることが好ましい。このような構成とすることで、コンタクトプラグのストレス起因による剥離を確実に防止することできる。
【００２４】
本発明の第４番目の誘電体メモリは、下部電極は基板に電気的に接続するコンタクトプラグを被覆してその周囲に広がるように形成され、上部電極は第１の方向に延びるように形成され、コンタクトプラグは第１の方向と直交する方向よりも第１の方向において長い断面形状である。このような構成とすることで、コンタクトプラグの不良を防止するとともに、セルの微細化を実現することができる。
【００２５】
本発明の第５番目の誘電体メモリは、上部電極は第１の方向に延びるように形成され、第１の方向における前記上部電極の長さが５００μｍ以下である。このような構成とすることで、セルプレート方向からコンタクトプラグにかかるストレスを抑制することができる。
【００２６】
本発明の第６番目の誘電体メモリは、上部電極は第１の方向に延びるように５００μｍ以下の長さを単位として分割形成され、隣接する上部電極間は基板を介して電気的に接続されている。本発明の第７番目の誘電体メモリは、上部電極は第１の方向に延びるように５００μｍ以下の長さを単位として分割形成され、隣接する上部電極間は配線層を介して電気的に接続されている。このような構成とすることで、セルプレートの長さ方向の規定にとらわれず、ストレスのみを抑制することができる。
【００２７】
本発明の第１乃至第７番目の誘電体メモリにおいては、下部電極の少なくとも一部に酸素バリア膜が含まれていることが好ましい。このような構成とすることで、下部電極を介して拡散してくる酸素を酸素バリア膜で確実に防止することができ、コンタクトプラグの酸化抑制により良い効果を生む。
【００２８】
また、本発明の第１乃至第７番目の誘電体メモリにおいて、上部電極の少なくとも一部に酸素バリア膜が含まれていることが好ましい。このような構成とすることで、上部電極を介して拡散してくる酸素を酸素バリア膜で確実に防止することができ、コンタクトのプラグの酸化抑制により良い効果を生む。
【００２９】
本発明の第１〜２番目の誘電体メモリの製造方法によれば、効率よく合理的にコンタクトプラグのサイド酸化防止することができる。
【００３０】
以下に、本発明の実施の形態について図面を参照しながら説明する。
【００３１】
（第１の実施形態）
図１Ａは、本発明の第１の実施形態における誘電体メモリの上部電極同士がつながって延びる方向である上部電極延長方向（セルプレート方向）断面図、図１Ｂは上部電極延長方向と直交する方向である上部電極非延長方向（ビット線方向）の断面図、及び図１Ｃは平面図を示している。
【００３２】
半導体基板１上に、Ｂ，Ｐなどが添加されたＳｉＯ２（通称ＢＰＳＧ）膜からなる第１の層間絶縁膜２（膜厚５００〜８００ｎｍ）を形成し、その上に強誘電体キャパシタが形成されており、強誘電体キャパシタは下部電極３（膜厚２００〜４００ｎｍ）、ＳＢＴ（一例としてＳｒＢｉ２Ｔａ２Ｏ９）の強誘電体膜からなる容量絶縁膜４（膜厚５０〜２００ｎｍ）、上部電極５（膜厚５０〜２００ｎｍ）から構成されている。強誘電体キャパシタのここでの下部電極３は、タングステン（Ｗ）からなるコンタクトプラグ６を介して半導体基板１に接続されている。１２は素子分離絶縁膜（ＳＴＩ）である。
【００３３】
一般に、強誘電体膜の結晶化は６５０℃以上の高温酸素雰囲気で行われるが、この際にコンタクトプラグの高抵抗化、形状異常（剥離）といった歩留課題が発生する。その原因は、外側からの酸素の回りこみによる下部電極の酸化と、上部電極、容量絶縁膜の熱的ストレス変化による下部電極の剥離とである。前者については、上部電極延長方向は上部電極、及び強誘電体膜が長く延びているため、ある程度酸素のバリアとなるが、上部電極非延長方向には通常酸素透過性の高いシリコン酸化膜などの層間絶縁膜しかないために、この方向からより多くの酸素が拡散してくる。そのため、上部電極非延長方向において、平面的にみた時の下部電極端がコンタクトプラグ端を越えて延びる長さ（下部電極延長量）を長くすることで、サイド酸化に対するマージンを確保することが重要である。後者については、上部電極、容量絶縁膜の熱的ストレス変化に対する絶対量が上部電極延長方向においてより大きいことは明らかであり、このストレス変化量が特定の下部電極に集中して剥離を発生させている。この剥離を起こさないためには密着性を確保することが重要である。また本発明者の実験により、剥離はコンタクトプラグ直上ではなく、コンタクトプラグ以外の領域に発生することが明らかとなった。これは、コンタクトプラグ直上ではコンタクトプラグ材料が下部電極へ拡散し、密着性が向上しているためである。このことから、ストレス変化の大きい上部電極延長方向には下部電極とコンタクトプラグのオーバーラップ量を増加させる、即ちコンタクトプラグ材料の拡散により密着性が向上する領域をより増加させることが重要である。
【００３４】
以上の理由から、本実施形態では、下部電極を上部電極延長方向に短く、上部電極非延長方向に長い長方形の形状としている。これにより上部電極や容量絶縁膜で防護されていない外側から回りこんでくる酸素によるコンタクトの酸化に対しては、上部電極非延長方向において下部電極延長量を長くし、また、ストレス変化の大きい上部電極延長方向において下部電極とコンタクトプラグのオーバーラップ量を増加させることでコンタクト不良を防止することができる。
【００３５】
図２は、従来の正方形状をした下部電極と本発明の上部電極非延長方向が上部電極延長方向より０．２μｍ大きい長方形状をした下部電極に対して、強誘電体焼結として８００℃、酸素雰囲気下で熱処理した場合の、上部電極延長方向における下部電極延長量に対するコンタクト抵抗の値を示している。正方形状の下部電極では、コンタクト抵抗が規格値を満足するには下部電極延長量が０．２０μｍ以上必要であり、下部電極延長量が０．１５μｍ以下になると高抵抗化（２０Ω．ｃｍ以上と上限規格割れ）が始まるのに対し、長方形状の下部電極は０．１０μｍまで高抵抗化が始まっていない。
【００３６】
以上より、上部電極非延長方向の方が上部電極延長方向に比べてサイド酸化の影響を受けやすいこと、また、上部電極非延長方向が上部電極延長方向より０．２μｍ大きい長方形状の下部電極を採用すれば、従来の正方形状をした下部電極に比べ、上部電極延長方向における下部電極延長量を０．１０μｍ短くしても同程度のコンタクト抵抗値を得ることができることがわかる。
【００３７】
図３は、上部電極延長方向における下部電極のコンタクトプラグに対する下部電極延長量と下部電極の剥離の発生数との関係を示している。下部電極延長量が０．２５μｍ以下では下部電極の剥離は発生していないが、０．３μｍ〜０．４μｍにかけて剥離が発生し、０．５μｍ以上では剥離は発生していない。
【００３８】
この現象は上部電極延長方向のストレスマイグレーションが起こった場合でも同様に発生する。その原因は、以下のように考えられる。
（１）０．２５μｍ以下ではコンタクトプラグ直上のより密着性の良い界面が全体の割合に占める割合が高く、剥離が発生しにくい。
（２）０．３〜０．４５μｍでは上記のコンタクトプラグ直上の密着性の良い領域の実効的割合が減るものの、サイド酸化領域に暴露される領域のみが増えるのみで、実効的に密着性向上に寄与せず、剥離が発生しやすい。
（３）０．５μｍ以上では、サイド酸化領域に暴露されない領域が十分確保され、密着性向上につながる。
【００３９】
以上より、セルの微細化を考慮した場合、上部電極延長方向における下部電極延長量は０．２５μｍ以下とすることが望ましい。
【００４０】
次に、本実施形態の誘電体メモリの製造方法について、図１および図７を用いて説明する。図１Ａ〜図１Ｃは本発明の第１の実施形態に係る誘電体メモリの要部を示す図で、図１Ａは図１ＣのＩ−Ｉ線断面図、図１Ｂは図１ＣのＩＩ−ＩＩ線断面図、Ｃは平面図である。また、図７Ａ〜図７Ｅは本発明の一実施形態に係る誘電体メモリの製造方法を示す工程断面図である。
【００４１】
図７Ａでは、高濃度不純物拡散層と分離領域で形成された半導体基板１上の上に層間絶縁膜（例えばＢＰＳＧ）２上を形成する。次に、図７Ｂでは、所望のマスクを用いて、層間絶縁膜２中にコンタクトを開口し、半導体基板と強誘電体キャパシタの下部電極を電気的に接続するコンタクトプラグ６（Ｗ、Ｐｏｌｙ  Ｓｉ）を形成する。次に、図７Ｃでは、強誘電体膜の結晶成長を促進する膜（Ｐｔ）と酸素バリア層（ＩｒＯ／Ｉｒ／ＴｉＡｌＮ）からなる導電膜を積層し、所望のマスク、即ち上方に形成する上部電極の延長方向には幅が小さく、非延長方向には幅が大きな下部電極マスクを用いて第１のコンタクトプラグ３が被覆されるようにパターニングして、図１Ｃに示したような下部電極３を形成する。次に、下部電極３上に下部電極間埋め込み絶縁膜１１（例えばＯ３ＴＥＯＳ、Ｏ３とＳｉ（ＯＣ２Ｈ５）４  Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅの原料をＣＶＤ法で形成）を成膜し、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）法を用いて下部電極３の表面を露出させる。ここでは下部電極を絶縁膜中に埋め込む構造としたが、本発明を拘束するものではない。次に図７Ｄに示すように、強誘電体溶液をスピンコート法にて塗布し、強誘電体膜４Ａを形成する。強誘電体膜は有機成分除去のために４００℃以下の低温でウエハベークされ、後の結晶化のための核となる結晶核６５０℃、１分酸素雰囲気でのＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓ）を行うことが望ましい。その上にＰｔからなる導電膜５Ａを成膜する。最後に図７Ｅに示すように、所望のマスクを用いて下部電極３が被覆されるようにパターニングして強誘電体膜４及び上部電極５を形成する。ここでは強誘電体膜及び上部電極を同じマスクでパターニングしたが、別マスクで行ってもかまわない。パターニング後、強誘電体膜を高温で熱処理し、結晶化させる。ＳＢＴ材料の場合は、熱処理温度は約６５０℃〜８００℃程度である。パターニング後に焼結を行うことで、上部電極及び強誘電体膜のストレスマイグレーションは上部電極延長方向に限定できると同時に、非延長方向からのサイド酸化に対しても下部電極が上部電極非延長方向に十分な下部電極延長量を確保して形成することができる。
【００４２】
（第２の実施形態）
図４Ａ〜図４Ｃは本発明の第２の実施形態に係る誘電体メモリの要部を示す図で、図４Ａは図４ＣのＩＩＩ−ＩＩＩ線断面図、図４Ｂは図４ＣのＩＶ−ＩＶ線断面図、Ｃは平面図である。すなわち、誘電体メモリの上部電極同士がつながって延びる方向である上部電極延長方向（セルプレート方向）及び上部電極延長方向と直交する方向である上部電極非延長方向（ビット線方向）の断面図と平面図を示している。
【００４３】
半導体基板１上のＢＰＳＧ膜からなる第１の層間絶縁膜２（膜厚５００〜８００ｎｍ）の上に強誘電体キャパシタが形成されており、強誘電体キャパシタは下部電極３（膜厚２００〜４００ｎｍ）、ＳＢＴの強誘電体膜からなる容量絶縁膜４（膜厚５０〜２００ｎｍ）、上部電極５（膜厚５０〜２００ｎｍ）から構成されている。強誘電体キャパシタのここでの下部電極３は、Ｗからなるコンタクトプラグ６を介して半導体基板１に接続されている。
【００４４】
第１の実施形態で述べた課題に対して、本実施形態では、コンタクトプラグが上部電極延長方向に長く、非延長方向に短い長方形の形状をしている。これにより上部電極や容量絶縁膜で防護されていない外側から回りこんでくる酸素によるコンタクトの酸化に対しては、上部電極非延長方向において下部電極延長量を長くし、また、ストレス変化の大きい上部電極延長方向において下部電極とコンタクトプラグのオーバーラップ量を増加させることでコンタクト不良を防止することができる。
【００４５】
次に、本実施形態の誘電体メモリの製造方法について、図４Ａ〜Ｂおよび図７Ａ〜Ｅを用いて説明する。
【００４６】
図７Ａでは、高濃度不純物拡散層と分離領域で形成された半導体基板１上の上に層間絶縁膜（例えばＢＰＳＧ）２上を形成する。次に、図７Ｂでは、所望のマスクを用いて、層間絶縁膜２中にコンタクトを開口し、半導体基板と強誘電体キャパシタの下部電極を電気的に接続する図４Ｃに示したようなコンタクトプラグ６（Ｗ、Ｐｏｌｙ  Ｓｉ）を形成する。次に、図７Ｃでは強誘電体膜の結晶成長を促進する膜（Ｐｔ）と酸素バリア層（ＩｒＯ／Ｉｒ／ＴｉＡｌＮ）からなる導電膜を積層し、所望のマスク、即ち正方形の形状をした下部電極マスクを用いて第１のコンタクトプラグ３が被覆されるようにパターニングして下部電極３を形成する。次に、下部電極３上に下部電極間埋め込み絶縁膜１１（例えばＯ３ＴＥＯＳ）を成膜し、ＣＭＰを用いて下部電極３の表面を露出させる。ここでは下部電極を絶縁膜中に埋め込む構造としたが、本発明を拘束するものではない。次に図７Ｄに示すように、強誘電体溶液をスピンコート法にて塗布し、強誘電体膜４Ａを形成する。強誘電体膜は有機成分除去のために４００℃以下の低温でウエハベークされ、後の結晶化のための核となる結晶核６５０℃１分酸素雰囲気でのＲＴＰを行うことが望ましい。その上にＰｔからなる導電膜５Ａを成膜する。最後に図７Ｅに示すように、所望のマスクを用いて下部電極３が被覆されるようにパターニングして強誘電体膜４及び上部電極５を形成する。ここでは強誘電体膜及び上部電極を同じマスクでパターニングしたが、別マスクで行ってもかまわない。パターニング後、強誘電体膜を高温で熱処理し、結晶化させる。ＳＢＴ材料はおおよそ６５０℃〜８００℃程度である。パターニング後に焼結を行うことで、上部電極及び強誘電体膜のストレスマイグレーションは上部電極延長方向に限定できると同時に、非延長方向からのサイド酸化に対しても下部電極が上部電極非延長方向に十分な下部電極延長量を確保して形成することができる。
【００４７】
また、第１および第２の実施形態において、下部電極の少なくとも一部または／および上部電極の少なくとも一部に、例えばＩｒ，ＩｒＯ，Ｒｕ，ＲｕＯ，ＴｉＡｌＮ，ＴａＡｌＮ，ＴａＮ，ＴａＳｉＮあるいはこれらの積層構造からなる酸素バリア膜を含むことが望ましい。これによりコンタクトプラグに介してその直上からの酸素についてはその拡散を防止することができる。
【００４８】
（第３の実施形態）
図５は、上部電極延長方向の総延長に対する下部電極の剥離発生数を示したものである。ここでは下部電極に関して、上部電極延長方向および上部電極非延長方向においてともにコンタクトプラグに対する下部電極延長量が同じ従来構造のものを利用し、８００℃１分酸素雰囲気でのＲＴＰ熱処理を行っている。
【００４９】
図５より上部電極延長方向の総延長が５００μｍより大きい領域から剥離が観察されることより、上部電極延長方向の総延長としては５００μｍ以下であることが好ましいことがわかる。
【００５０】
図６Ａ〜Ｂは、本発明の第３の実施形態における誘電体メモリの上部電極延長方向の総延長が５００μｍに規定された上部電極同士の接続部における断面図を示している。
【００５１】
半導体基板１上のＢＰＳＧ膜からなる第１の層間絶縁膜２の上に強誘電体キャパシタが形成されており、強誘電体キャパシタは下部電極３、ＳＢＴの強誘電体膜からなる容量絶縁膜４、上部電極５から構成されている。強誘電体キャパシタのここでの下部電極３は、Ｗからなるコンタクトプラグ６を介して半導体基板１に接続されている。
【００５２】
図６Ａでは、容量絶縁膜の特定箇所にコンタクト開口部７が設けられており、ここで隣接する上部電極はコンタクト開口部７、下部電極３、半導体基板１中の拡散層を介して電気的に接続されている。
【００５３】
図６Ｂでは、キャパシタ上に形成された層間絶縁膜８中の特定箇所にコンタクトプラグ９が形成され、隣接するコンタクトプラグ９および層間絶縁膜８上に形成された配線１０を介して、隣接する上部電極７同士を電気的に接続している。
【００５４】
以上より、上部電極延長方向の総延長に制約を受けても、他の導電層を介して隣接する上部電極を接続することで、実効的に上部電極延長方向の総延長に対する制約はなくなり、自由にレイアウトすることが可能になる。
【００５５】
【発明の効果】
以上説明したように、本発明の誘電体メモリ及びその製造方法によれば、酸素による下部電極からコンタクトプラグにかけての側壁方向からの酸化、いわゆるサイド酸化を防止し、なおかつ上部電極延長方向にかかるストレスマイグレーションによる下部電極内部の剥離、コンタクトプラグ界面での剥離を防止することができる。
【図面の簡単な説明】
【図１】Ａ〜Ｃは本発明の第１の実施形態に係る誘電体メモリの要部を示す図で、ＡはＣのＩ−Ｉ線断面図、ＢはＣのＩＩ−ＩＩ線断面図、Ｃは平面図
【図２】本発明の第１の実施形態に係る誘電体メモリにおける下部電極延長量とコンタクト抵抗の関係を示す図
【図３】本発明の第１の実施形態に係る誘電体メモリにおける下部電極延長量（上部電極非延長方向）と剥離発生数の関係を示す図
【図４】Ａ〜Ｃは本発明の第２の実施形態に係る誘電体メモリの要部を示す図で、ＡはＣのＩＩＩ−ＩＩＩ線断面図、ＢはＣのＩＶ−ＩＶ線断面図、Ｃは平面図
【図５】本発明の第３の実施形態に係る誘電体メモリにおける上部電極延長方向の長さと剥離発生数の関係を示す図
【図６】Ａ〜Ｂは本発明の第３の実施形態に係る誘電体メモリにおける隣接する上部電極間の接続手段を示す断面図
【図７】Ａ〜Ｅは本発明の第１および第２の実施形態に係る誘電体メモリの製造方法を示す工程断面図
【図８】Ａ〜Ｃは従来の誘電体メモリの要部を示す図で、ＡはＣのＶ−Ｖ線断面図、ＢはＣのＶＩ−ＶＩ線断面図、Ｃは平面図
【符号の説明】
１  半導体基板
２  層間絶縁膜
３  下部電極
４  強誘電体膜（容量絶縁膜）
４Ａ  強誘電体膜
５  上部電極
５Ａ    導電層
６  コンタクトプラグ（半導体基板と下部電極間）
７  コンタクト（容量絶縁膜）
８  キャパシタ上層間絶縁膜
９  コンタクトプラグ（上部電極と配線）
１０  ＡＬ配線
１１  下部電極間スペーサ膜
１２  素子分離絶縁膜（ＳＴＩ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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