(57)【要約】【課題】素子分離絶縁膜の素子分離機能を向上しつつ、異なる膜厚のゲート絶縁膜を効率的に形成することができる半導体装置の製造方法を提供する。【解決手段】本発明は、不揮発性メモリ素子とロジック素子とが混載される半導体装置の製造方法に関する。本製造方法では、素子分離膜２０７を形成するときに使用される基板保護膜２０２，２０３がシリコン基板２０１に形成される。つぎに、ロジック領域の該基板保護膜を残して、フラッシュセル領域にトンネル絶縁膜２０９が形成される。つぎに、ロジック領域のうち、薄膜ゲート部の基板保護膜が残された状態で、厚膜ゲート部に中間的な酸化膜２１４が形成される。さらに、薄膜ゲート部の基板保護膜が除去されて、ゲート絶縁膜２１６が形成される。特に、厚膜ゲート部に形成されるゲート絶縁膜２１７は、２度の酸化工程を経て形成され、２度目の酸化工程は、薄膜ゲート領域に形成されるゲート絶縁膜２１６の酸化工程と同時に行われる。【選択図】  図１５
2004228358.tif 000002
【特許請求の範囲】
【請求項１】
基板の表面に画定される第１の領域と第２の領域の各々に、互いに機能の異なる素子が形成される半導体装置の製造方法であって、
前記第１の領域と前記第２の領域とに跨がりパターニング形成された第１のマスクを用いて素子分離膜を前記基板に形成する工程と、
前記第１の領域を第２のマスクで覆いつつ、前記第２の領域に第１の絶縁膜を形成する工程と、
前記第１の領域から前記第２のマスクを除いて、前記第１の絶縁膜よりも厚い第２の絶縁膜を前記第１の領域に形成する工程と、
を備える半導体装置の製造方法。
【請求項２】
基板の表面に画定される第１の領域と第２の領域の各々に、互いに機能の異なる素子が形成される半導体装置の製造方法であって、
前記第１の領域と前記第２の領域とに跨がりパターニング形成された第１のマスクを用いて素子分離膜を形成する工程と、
前記第１の領域を第２のマスクで覆いつつ、前記第２の領域に第１の絶縁膜を形成する工程と、
前記第２のマスクを除き、前記第１の領域の一部を第３のマスクで覆いつつ、前記第１の領域の一部以外の領域に第２の絶縁膜を形成する工程と、
前記第３のマスクを除き、前記第１の領域の一部の領域に第３の絶縁膜を形成する工程と、
を備える半導体装置の製造方法。
【請求項３】
前記第３の絶縁膜を形成する工程は、前記第２の絶縁膜をさらに酸化する工程と同時に行われる、
請求項２記載の半導体装置の製造方法。
【請求項４】
第１の領域と第２の領域とに跨がりパターニング形成された第１のマスクを用いて素子分離膜を基板に形成する工程と、
前記第２の領域を第２のマスクで覆いつつ、前記第１の領域に第１の絶縁膜を形成する工程と、
前記第２のマスクを除き、前記第２の領域に第２の絶縁膜を形成する工程と、を備える半導体装置の製造方法。
【請求項５】
前記第２の絶縁膜を形成する工程は、前記第１の絶縁膜をさらに酸化する工程と同時に行われる、
請求項４記載の半導体装置の製造方法。
【請求項６】
第１の領域から第ｎの領域（ｎは２以上の整数）に跨がりパターニング形成された第１のマスクを用いて素子分離膜を基板に形成する工程と、
前記第ｎの領域以外の領域を第２のマスクで覆いつつ、前記第ｎの領域に絶縁膜を形成する工程と、
前記第２のマスクを除き、第ｎ−１の領域以外の領域を第３のマスクで覆いつつ、前記第ｎ−１の領域に絶縁膜を形成する工程と、
を備える半導体装置の製造方法。
【請求項７】
前記第ｎ−１の領域に絶縁膜を形成する前記工程は、前記第ｎの領域に形成された前記絶縁膜をさらに酸化する工程と同時に行われる、
請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１のマスクを前記基板に形成するためのパターニング工程と、前記素子分離膜のためのトレンチ溝を形成するエッチング工程とは同時に行われる、
請求項１乃至７のいずれか記載の半導体装置の製造方法。
【請求項９】
前記第１のマスクは窒化膜を含む、
請求項１乃至８のいずれか記載の半導体装置の製造方法。
【請求項１０】
前記窒化膜は、ドライエッチングにより除去される、
請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、素子分離絶縁膜の素子分離機能を向上しつつ、異なる膜厚のゲート絶縁膜を効率的に形成することができる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
集積化技術の発展により、半導体メモリ素子と半導体ロジック素子とを混載する技術が注目されている。半導体メモリ素子のうち、特に、フラッシュメモリ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）又はＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）のような不揮発性メモリ素子は、たとえば、読み出しモードで動作する低電圧ＭＯＳトランジスタと、書込み消去モードで動作する高電圧ＭＯＳトランジスタとを必要とする。
【０００３】
これら低電圧及び高電圧ＭＯＳトランジスタに対応して、異なる膜厚を有するゲート絶縁膜を形成することが要求される。これまで、不揮発性メモリと、異なる膜厚のゲート絶縁膜を有する高電圧及び低電圧ＭＯＳトランジスタとの製造方法が提案されている（たとえば、特許文献１）。
【０００４】
一方、特にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）方式は、高集積化に対応するための素子分離技術として注目されている。
図１〜図４は、素子分離技術としてＳＴＩ方式が採用される、従来の異なるゲート絶縁膜の形成プロセスを説明する図である。ここでは、厚い膜厚のゲート絶縁膜が形成される素子領域（厚膜ゲート領域）と、該ゲート絶縁膜に比べて薄い膜厚を有するゲート絶縁膜が形成される素子領域（薄膜ゲート領域）とが示されている。
【０００５】
図１（Ａ）では、まず、シリコン基板５０１には、酸化膜５０２、窒化膜５０３が形成される。次いで、ＳＴＩ型のトレンチ溝５０５を形成するためにパターニングが行われ、レジストマスク５０４が形成される。図１（Ｂ）では、該レジストマスク５０４を用いて、窒化膜５０３及び酸化膜５０２がエッチングされ、更にシリコン基板５０１がエッチングされることで、ＳＴＩ型のトレンチ溝５０５が形成される。図１（Ｃ）では、まず、該トレンチ溝５０５に熱酸化膜が形成され、次いで、埋め込み酸化膜５０６が形成される。
【０００６】
つぎに、図２（Ａ）では、該埋め込み酸化膜５０６に対して、ＣＭＰ（Ｃｈｅｍｉｃａｌ  ａｎｄ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を用いたエッチバックによる平坦化処理が行われる。図２（Ｂ）では、窒化膜５０２と酸化膜５０３が除去され、素子分離膜５０７が形成される。図２（Ｃ）では、酸化処理により、厚膜ゲート領域と薄膜ゲート領域に酸化膜５０８が形成される。
【０００７】
つぎに、図３（Ａ）では、厚膜ゲート領域を覆うようにレジストマスク５０９が形成され、薄膜ゲート領域に形成されている酸化膜５０８が除去される。このとき、ディボット５１０が形成される。図３（Ｂ）では、該レジストマスク５０９が除去され、酸化処理が行われる。これにより、薄膜ゲート領域には薄いゲート酸化膜５１１が形成され、厚膜ゲート領域に既に形成されていた酸化膜５０８は追加的に酸化されて、厚いゲート酸化膜５１２が形成される。図３（Ｃ）では、厚膜ゲート領域及び薄膜ゲート領域に対して、ゲート電極５１３が形成される。
【０００８】
なお、ここでは、トランジスタのオフセットを形成するため、選択的にＰチャネルトランジスタ（図示せず）についてＢＦ２＋又はＢ＋がイオン注入され、Ｎチャネルトランジスタ（図示せず）についてＰ＋がイオン注入される場合がある。また、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、膜厚１００ｎｍを有する酸化膜が成長され、サイドウォールスペーサが形成される場合がある。
【０００９】
さらに、ソース−ドレイン領域を形成するため、Ｐチャネル領域（図示せず）についてＢＦ２＋又はＢ＋、Ｎチャネル領域（図示せず）についてＰ＋又はＡＳ＋がイオン注入される場合がある。この注入された不純物を活性化するため、１０００℃の窒素雰囲気で１０秒のアニールが行われる場合がある。ゲート電極、並びにソース拡散領域及びドレイン拡散領域をシリサイド化するため、シリコン基板５０１の表面はフッ化溶液により表面処理がなされ、コバルト、サリサイドが形成される場合がある。
【００１０】
図４では、ゲート電極５１３を覆うようにバルク層間膜５１４が形成される。このバルク層間膜５１４には、第１配線層５１５が形成され、該第１配線層５１５を覆うように配線層間膜５１６が形成される。該配線層間膜５１６には第２配線層５１７が形成され、該第２配線層５１７を覆うようにカバー層５１８が形成される。
【００１１】
【特許文献１】
特開２００１−２０３２８５号公報
【００１２】
【特許文献２】
特開２００２−３４９１６４号公報
【００１３】
【発明が解決しようとする課題】
異なる膜厚のゲート絶縁膜を形成しようとする場合、素子分離膜５０７にはディボット５１０が形成される（図３（Ａ）参照）。このディボット５１０は、ＳＴＩ方式に従う素子分離膜５０７が形成される場合のみでなく、ＬＯＣＯＳ方式に従う素子分離膜が形成される場合にも同様に重要な問題とされる。
【００１４】
このディボット５１０が生じる原因は、図３（Ａ）に示されるように、薄いゲート絶縁膜５１１が形成される前に、薄膜ゲート領域に既に形成されている酸化膜５０８を除去する工程を追加しなければならないことによる。
【００１５】
この除去工程は、フッ酸溶液を使用したウェットエッチングである。このウェットエッチングにより、薄膜ゲート領域の酸化膜５０８と共に素子分離膜５０７も部分的にエッチングされてしまい、各素子領域の境界部分を形成している素子分離膜５０７が後退される。また、複数の異なるゲート絶縁膜が形成されるとき、フッ酸溶液を使用したエッチングが複数回にわたり行われることにより、素子分離膜がさらに後退される。
【００１６】
この素子分離膜５０７の後退量、すなわちディボット５２１の大きさは、ゲート酸化膜の信頼性、及びトランジスタのハンプ特性等に直接影響を与えるものであり、さらには、メモリ素子とロジック素子との混載デバイス全体の信頼性にも影響を与える。
【００１７】
したがって、素子分離絶縁膜による素子分離機能が低下されることなく、異なる膜厚のゲート酸化膜がそれぞれ形成されることが望まれる。
本発明の目的は、素子分離絶縁膜による素子分離機能を向上しつつ、異なる膜厚のゲート絶縁膜を効率的に形成することができる半導体装置の製造方法を提供することにある。
【００１８】
本発明の別の目的は、素子分離絶縁膜による素子分離機能を向上しつつ、異なる膜厚のゲート絶縁膜を効率的に形成することができる半導体装置の一般化された製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
本発明は、特に、不揮発性メモリ素子とロジック素子との混載技術に注目してなされたものである。本発明に係る混載技術では、異なる膜厚のゲート絶縁膜を形成するとき、特に、上記ディボットの発生原因であった酸化膜を除去する工程が回避される。本発明に係る製造方法は、レジストマスクの形成、酸化処理及び該レジストマスクの除去といった既存のプロセス技術の組合せにより実現され、ゲート絶縁膜間の膜厚差は、上記組合せが繰り返される回数により容易に実現される。
【００２０】
なお、本製造方法は、不揮発性メモリ素子とロジック素子との混載技術への適用のみに限定されることなく、素子分離絶縁膜により画定される一般的な素子領域に異なる膜厚のゲート絶縁膜が形成される製造方法へと拡張される。
さらに、本製造方法は、素子領域の数、すなわちゲート膜厚の種類に関して、上記拡張される製造方法がさらに一般化された形式として開示される。
【００２１】
本製造方法では、複数の異なるゲート酸化膜が形成されるとき、各ゲート酸化膜は、１度のみの酸化前処理を経て形成される。具体的には、各ゲート酸化膜が形成される素子領域の基板保護膜をエッチングするのみでよい。したがって、各素子領域において発生されるディボットの深さは、１回分の酸化前処理に対応する深さに抑えることができる。
【００２２】
本製造方法は、素子分離絶縁膜の本来の素子分離機能をできるだけ維持することに注目して実現されたものであり、半導体回路全体の信頼性を確保することができる。さらに、異なる膜厚のゲート絶縁膜が効率的に形成されることにより、異なる電圧の電源又は入力／出力系、更には該電源と入力／出力系の組合せ等の使用環境にも柔軟に対応することができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面と対応して詳細に説明する。
図５〜図１０は、本発明の第１の実施の形態による半導体装置の製造方法を説明するプロセスフローである。ここでは、不揮発性メモリとしてのフラッシュメモリセルが形成される領域（フラッシュセル領域）と、ロジック素子が形成される領域（ロジック領域）とが示されている。また、素子分離技術としてＳＴＩ方式が採用される。
【００２４】
図５（Ａ）では、まず、シリコン基板１０１上に酸化膜１０２が形成され、次いで、酸化膜１０２上に窒化膜１０３が形成される。この酸化膜１０２と窒化膜１０３とは、素子分離膜を形成するときに使用される基板保護膜をなしている。
【００２５】
本実施の形態では、酸化膜１０２は、成膜温度９００℃により膜厚１０ｎｍに成長される。窒化膜１０３は、ＣＶＤ法により膜厚１５０ｎｍに成長される。つぎに、ＳＴＩ型のトレンチ溝１０５を形成するためにパターニングが行われ、レジストマスク１０４が形成される。
【００２６】
図５（Ｂ）では、該レジストマスク１０４を用いて、窒化膜１０３、酸化膜１０２がエッチングされ、さらにシリコン基板１０１が、約３５０ｎｍの深さにエッチングされる。これにより、ＳＴＩ型のトレンチ溝１０５が形成される。このとき、該窒化膜１０３及び酸化膜１０２がエッチングされた後、該レジストマスク１０４が除去され、窒化膜１０３をマスクにしてシリコン基板１０１がエッチングされてもよい。
【００２７】
図５（Ｃ）では、まず、トレンチ溝１０５の表面処理を行うため、該トレンチ溝１０５に熱酸化膜（図示せず）が形成される。本実施の形態では、該熱酸化膜は、成膜温度８５０℃の酸化処理により、膜厚１０ｎｍに成長される。次いで、トレンチの埋め込み酸化膜１０６が形成される。本実施の形態では、埋め込み酸化膜１０６は、ＣＶＤ法により膜厚７００ｎｍに成長される。
【００２８】
図６（Ａ）では、該埋め込み酸化膜１０６に対して、ＣＭＰ法を用いたエッチバックによる平坦化処理が行われる。図６（Ｂ）では、まず、フラッシュセル領域以外の領域を覆うように、レジストマスク１０８が形成される。
【００２９】
次いで、ＣＨＦ３／Ｏ２／Ａｒの混合ガスによるドライエッチングを行うことにより、フラッシュセル領域の窒化膜１０３が除去される。その後、該レジストマスク１０８は除去される。さらに、フッ酸溶液によるウェットエッチングを行うことにより、酸化膜１０２が除去される。
【００３０】
図６（Ｃ）では、フラッシュセル領域に対して酸化処理を行うことにより、トンネル酸化膜１０９が形成される。このとき、ロジック領域は、窒化膜１０３が残されているために酸化されない。
【００３１】
図７（Ａ）では、素子分離膜１０７、トンネル酸化膜１０９及び窒化膜１０３を覆うように、リンＰがドープされたアモルファスシリコン膜１１０が形成される。本実施の形態では、アモルファスシリコン膜１１０は、膜厚１００ｎｍに成長される。
【００３２】
図７（Ｂ）では、まず、パターニングにより、フラッシュメモリのフローティングゲート１１１の平面形状のレジストマスク（図示せず）が形成され、次いで、アモルファスシリコン膜１１０に対してエッチングを行うことにより、フローティングゲート１１１が形成される。
【００３３】
つぎに、該フローティングゲート１１１を覆うように、ＯＮＯ膜１１２が形成される。本実施の形態では、ＯＮＯ膜１１２は、ＣＶＤ法により成膜温度７５０℃で膜厚７ｎｍに成長される酸化膜、ＣＶＤ法により成膜温度７２５℃で膜厚９ｎｍに成長される窒化膜、及び熱酸化法により温度９５０℃のＯ２／Ｈ２雰囲気で膜厚６ｎｍに酸化される酸化膜（いずれも図示せず）の順に積層されて形成される。
【００３４】
図７（Ｃ）では、まず、フラッシュセル領域を覆うようにレジストマスク１１３が形成される。次いで、エッチングにより、ロジック領域に含まれるフローティングゲート１１１、ＯＮＯ膜１１２が選択的に除去される。
【００３５】
図８（Ａ）では、まず、レジストマスク１１３を用いて、ロジック領域に含まれている窒化膜１０３と酸化膜１０２が選択的に除去される。具体的には、ＣＨＦ３／Ｏ２／Ａｒの混合ガスによるドライエッチングを行うことにより、該窒化膜１０３が除去される。その後、レジストマスク１１３は除去される。さらに、フッ酸溶液によるウェットエッチングを行うことにより、ロジック領域に含まれる酸化膜１０２が除去される。
【００３６】
図８（Ｂ）では、ロジック領域に露出されているシリコン基板１０１に対して酸化処理が行われ、酸化膜１１４が形成される。
図８（Ｃ）では、レジストマスク１１５を用いて、ロジック領域のうち、薄いゲート酸化膜を形成すべき領域（薄膜ゲート領域）に含まれる酸化膜１１４が選択的に除去される。
【００３７】
図９（Ａ）では、レジストマスク１１５が除去され、ロジック領域全体に対して酸化処理が行われる。この酸化処理により、薄膜ゲート領域には、薄いゲート酸化膜１１６が形成される。また、該薄いゲート酸化膜１１６に比べて厚いゲート酸化膜を形成すべき領域（厚膜ゲート領域）には、既に形成されている酸化膜１１４に対する追加的な酸化により、厚いゲート酸化膜１１７が形成される。このとき、フラッシュセル領域は、ＯＮＯ膜１１２により覆われているために酸化されない。
【００３８】
図９（Ｂ）では、ゲート電極１１９を形成するために、ポリシリコン膜１１８が形成される。本実施の形態では、ポリシリコン膜１１８は、ＣＶＤ法により、膜厚１８０ｎｍに成長される。
また、ゲート電極１１９を低抵抗化するために、たとえば、Ｐチャネル領域（図示せず）以外の領域に、注入エネルギー２０ｋｅＶ、濃度４．０Ｅ  １５ｃｍ−２でリンＰ＋がイオン注入され、活性化のため、温度１０００℃の窒素雰囲気で１０秒間のアニールが行われる場合がある。さらに、反射防止膜としての窒化膜がＣＶＤ法により膜厚２９ｎｍに成長される場合がある。
【００３９】
図９（Ｃ）では、パターニングが行われ、ゲート電極１１９が形成される。
ここで、トランジスタのオフセットを形成するため、選択的に、ＰチャネルトランジスタについてＢＦ２＋又はＢ＋が注入され、ＮチャネルトランジスタについてＰ＋が注入される場合がある。つぎに、ＣＶＤ法により酸化膜が膜厚１００ｎｍに形成され、サイドウォールスペーサ（図示せず）が形成される場合がある。この場合、ＣＶＤ法により窒化膜が形成されてもよい。
【００４０】
また、ソース拡散領域及びドレイン拡散領域（図示せず）を形成するために、Ｐチャネル領域についてＢ＋又はＢＦ２＋が注入され、Ｎチャネル領域についてＰ＋又はＡＳ＋が注入される場合がある。つぎに、これら注入された不純物を活性化するため、温度１０００℃の窒素雰囲気で１０秒のアニールが行われる場合がある。
【００４１】
ゲート電極、並びにソース拡散領域及びドレイン拡散領域をシリサイド化するため、シリコン基板１０１の表面は、フッ酸溶液により表面処理され、コバルトサリサイドが形成される場合がある。また、他の方法として、このとき、ゲート電極、並びにソース拡散領域及びドレイン拡散領域を低抵抗化するため、タングステンシリコンＷＳｉ、ソース拡散領域及びドレイン拡散領域にシリサイドが使用される場合がある。
【００４２】
図１０では、ゲート電極１１９を覆うようにバルク層間膜１２０が形成される。このバルク層間膜１２０上には、第１配線層１２１が形成され、該第１配線層１２１を覆うように配線層間膜１２２が形成される。該配線層間膜１２２上には第２配線層１２３が形成され、該第２配線層１２３を覆うようにカバー層１２４が形成される。
【００４３】
本実施の形態による半導体装置の製造方法では、素子分離膜２０７を形成するために作製された基板保護膜２０２，２０３は、異なる膜厚を有するゲート酸化膜２１６，２１７を形成するために流用される。他の形態として、たとえば、この流用すべき基板保護膜（たとえば、図６（Ｂ）参照）の全部又は一部を除いた後に、マスキング等により酸化する工程（たとえば、図６（Ｃ）に対応）が含まれていてもよい。
【００４４】
以上から、本実施の形態による製造方法は、シリコン基板１０１の表面に画定される第１の領域と第２の領域の各々に、互いに機能の異なる素子が形成される半導体装置の製造方法である。はじめに、ロジック素子が形成される第１の領域と不揮発性メモリ素子が形成される第２の領域とに跨がりパターニング形成された基板保護膜１０２，１０３を用いて素子分離膜１０７がシリコン基板１０７に形成される。
【００４５】
つぎに、第１の領域をレジストマスク１０８で覆いつつ、第２の領域にトンネル酸化膜１０９が形成される。つぎに、第１の領域からレジストマスク１０８を除いて、トンネル酸化膜１０９よりも厚いゲート酸化膜１１７が第１の領域に形成される。
【００４６】
図１１〜図１６は、本発明の第２の実施の形態による半導体装置の製造方法を説明するプロセスフローである。ここでは、第１の実施の形態と同様にフラッシュセル領域とロジック領域とが示されており、さらに、ロジック領域には、厚いゲート酸化膜が形成される領域（厚膜ゲート部）と、該厚いゲート酸化膜に比べて薄いゲート酸化膜が形成される領域（薄膜ゲート部）が示されている。また、素子分離技術としてＳＴＩ方式が採用される。
【００４７】
図１１（Ａ）では、まず、シリコン基板２０１上に酸化膜２０２が形成され、次いで、酸化膜２０２上に窒化膜２０３が形成される。この酸化膜２０２と窒化膜２０３とは、素子分離膜を形成するときに使用される基板保護膜をなしている。
【００４８】
本実施の形態では、酸化膜２０２は、成膜温度９００℃により膜厚１０ｎｍに成長される。窒化膜２０３は、ＣＶＤ法により膜厚１５０ｎｍに成長される。つぎに、ＳＴＩ型のトレンチ溝２０５を形成するためにパターニングが行われ、レジストマスク２０４が形成される。
【００４９】
図１１（Ｂ）では、該レジストマスク２０４を用いて、窒化膜２０３、酸化膜２０２がエッチングされ、更にシリコン基板２０１が約３５０ｎｍの深さにエッチングされる。これにより、ＳＴＩ型のトレンチ溝２０５が形成される。このとき、該窒化膜２０３及び酸化膜２０２がエッチングされた後、該レジストマスク２０４が除去され、窒化膜２０３をマスクにしてシリコン基板２０１がエッチングされてもよい。
【００５０】
図１１（Ｃ）では、まず、トレンチ溝２０５の表面処理を行うため、該トレンチ溝２０５に熱酸化膜（図示せず）が形成される。本実施の形態では、この熱酸化膜は、成膜温度８５０℃の酸化処理により、膜厚１０ｎｍに成長される。次いで、トレンチの埋め込み酸化膜２０６が形成される。本実施の形態では、埋め込み酸化膜２０６は、ＣＶＤ法により膜厚７００ｎｍに成長される。
【００５１】
図１２（Ａ）では、該埋め込み酸化膜２０６に対して、ＣＭＰ法を用いたエッチバックによる平坦化処理が行われる。
図１２（Ｂ）では、まず、フラッシュセル領域以外の領域を覆うように、レジストマスク２０８が形成される。
【００５２】
次いで、ＣＨＦ３／Ｏ２／Ａｒの混合ガスによるドライエッチングを行うことにより、フラッシュセル領域の窒化膜２０３が除去される。その後、該レジストマスク２０８は除去される。さらに、フッ酸溶液によるウェットエッチングを行うことにより、フラッシュセル領域の酸化膜２０２が除去される。
【００５３】
図１２（Ｃ）では、フラッシュセル領域に対して酸化処理を行うことにより、トンネル酸化膜２０９が形成される。このとき、ロジック領域には窒化膜２０３が残されているために酸化されない。
【００５４】
図１３（Ａ）では、素子分離膜２０７、トンネル酸化膜２０９及び窒化膜２０３を覆うように、リンＰがドープされたアモルファスシリコン膜２１０が形成される。本実施の形態では、アモルファスシリコン膜２１０は、膜厚１００ｎｍに成長される。
【００５５】
図１３（Ｂ）では、まず、パターニングにより、フラッシュメモリのフローティングゲート２１１の平面形状のレジストマスク（図示せず）が形成され、次いで、アモルファスシリコン膜２１０に対してエッチングを行うことにより、フローティングゲート２１１が形成される。
【００５６】
つぎに、フローティングゲート２１１を覆うように、ＯＮＯ膜２１２が形成される。本実施の形態では、ＯＮＯ膜２１２は、ＣＶＤ法により成膜温度７５０℃で膜厚７ｎｍに成長される酸化膜、ＣＶＤ法により成膜温度７２５℃で膜厚９ｎｍに成長される窒化膜、及び熱酸化法により温度９５０℃のＯ２／Ｈ２雰囲気で膜厚６ｎｍに酸化される酸化膜（いずれも図示せず）の順に積層されて形成される。
【００５７】
図１３（Ｃ）では、まず、フラッシュセル領域を覆うようにレジストマスク２１３が形成される。次いで、エッチングにより、ロジック領域に含まれるフローティングゲート２１１、ＯＮＯ膜２１２が選択的に除去される。
【００５８】
図１４（Ａ）では、まず、レジストマスク２１３’を用いて、ロジック領域の厚膜ゲート部に含まれる窒化膜２０３と酸化膜２０２が選択的に除去される。具体的には、ＣＨＦ３／Ｏ２／Ａｒの混合ガスによるドライエッチングを行うことにより、厚膜ゲート部に含まれる窒化膜２０３が除去される。その後、レジストマスク２１３’は除去される。さらに、フッ酸溶液によるウェットエッチングを行うことにより、厚膜ゲート部に含まれる酸化膜２０２が除去される。
【００５９】
図１４（Ｂ）では、ロジック領域の厚膜ゲート部に露出されているシリコン基板２０１に対して酸化処理が行われ、酸化膜２１４が形成される。このとき、フラッシュセル領域にはＯＮＯ膜２１２が残されており、ロジック領域の薄膜ゲート部には窒化膜２０３が残されているため、これらの領域は酸化されない。
【００６０】
図１４（Ｃ）では、レジストマスク２１５を用いて、ロジック領域のうち、薄膜ゲート領域に含まれる窒化膜２０３及び酸化膜２０２が選択的に除去される。具体的には、ＣＨＦ３／Ｏ２／Ａｒの混合ガスによるドライエッチングを行うことにより、薄膜ゲート部に含まれる窒化膜２０３が除去される。その後、レジストマスク２１５は除去される。さらに、フッ酸溶液によるウェットエッチングを行うことにより、薄膜ゲート部に含まれる酸化膜２０２が除去される。
【００６１】
図１５（Ａ）では、酸化処理により、ロジック領域の薄膜ゲート部には薄いゲート酸化膜２１６が形成され、同時に、厚膜ゲート部には、既に形成されている酸化膜２１４に対する追加的な酸化により、厚いゲート酸化膜２１７が形成される。このとき、フラッシュセル領域は、ＯＮＯ膜２１２で覆われているために酸化されない。
【００６２】
図１５（Ｂ）では、ゲート電極２１９を形成するために、ポリシリコン膜２１８が形成される。本実施の形態では、ポリシリコン膜２１８は、ＣＶＤ法により、膜厚１８０ｎｍに成長される。
【００６３】
また、ゲート電極２１９を低抵抗化するために、たとえば、Ｐチャネル領域（図示せず）以外の領域に、注入エネルギー２０ｋｅＶ、濃度４．０Ｅ  １５ｃｍ−２でリンＰ＋が注入され、活性化のため、温度１０００℃の窒素雰囲気で１０秒間のアニールが行われる場合がある。次いで、反射防止膜としての窒化膜がＣＶＤ法により膜厚２９ｎｍに成長される場合がある。
【００６４】
図１５（Ｃ）では、パターニングが行われ、ゲート電極２１９が形成される。ここで、トランジスタのオフセットを形成するため、選択的に、ＰチャネルトランジスタについてＢＦ２＋又はＢ＋が注入され、ＮチャネルトランジスタについてＰ＋が注入される場合がある。つぎに、ＣＶＤ法により酸化膜が膜厚１００ｎｍに成長されて、サイドウォールスペーサ（図示せず）が形成される場合がある。この場合、ＣＶＤ法により窒化膜が形成されてもよい。
【００６５】
つぎに、ソース拡散領域及びドレイン拡散領域（図示せず）を形成するために、Ｐチャネル領域についてＢ＋又はＢＦ２＋が注入され、Ｎチャネル領域についてＰ＋又はＡＳ＋が注入される場合がある。次いで、これら注入された不純物を活性化するため、温度１０００℃の窒素雰囲気で１０秒のアニールが行われる場合がある。
【００６６】
ゲート電極、並びにソース拡散領域及びドレイン拡散領域をシリサイド化するため、シリコン基板２０１の表面は、フッ酸溶液により表面処理され、コバルトサリサイドが形成される場合がある。また、他の方法として、このとき、ゲート電極、並びにソース拡散領域及びドレイン拡散領域を低抵抗化するため、タングステンシリコンＷＳｉ、ソース拡散領域及びドレイン拡散領域にシリサイドを使用してもよい。
【００６７】
図１６では、ゲート電極２１９を覆うようにバルク層間膜２２０が形成される。このバルク層間膜２２０上には、第１配線層２２１が形成され、該第１配線層２２１を覆うように配線層間膜２２２が形成される。該配線層間膜２２２上には第２配線層２２３が形成され、該第２配線層２２３を覆うようにカバー層２２４が形成される。
【００６８】
本実施の形態による半導体装置の製造方法では、素子分離膜２０７を形成するために作製された基板保護膜２０２，２０３は、異なる膜厚を有するゲート酸化膜２１６，２１７を形成するために流用される。他の形態として、たとえば、この流用すべき基板保護膜（たとえば、図１４（Ａ）参照）の全部又は一部を除いた後に、マスキング等により酸化する工程（たとえば、図１４（Ｂ）に対応）が含まれていてもよい。
【００６９】
以上から、本実施の形態による製造方法は、シリコン基板２０１の表面に画定される第１の領域と第２の領域の各々に、互いに機能の異なる素子が形成される半導体装置の製造方法である。はじめに、ロジック素子が形成される第１の領域と不揮発性メモリ素子が形成される第２の領域とに跨がりパターニング形成された基板保護膜２０２，２０３を用いて素子分離膜２０７が形成される。
【００７０】
つぎに、第１の領域をレジストマスク２０８で覆いつつ、第２の領域にトンネル酸化膜２０９が形成される。さらに、レジストマスク２０８を除き、第１の領域の一部をレジストマスク２１３’で覆いつつ、第１の領域の一部以外の領域に酸化膜２１４が形成される。次いで、レジストマスク２１３’を除き、第１の領域の一部の領域に薄いゲート酸化膜２１６が形成される。製造工程の合理化を考慮して、このゲート酸化膜２１６を形成する工程は、酸化膜２１４をさらに酸化して厚いゲート酸化膜２１７を形成する工程と同時に行われることが好ましい。
【００７１】
図１７〜図２０は、本発明の第３の実施の形態による半導体装置の製造方法を説明するプロセスフローである。本実施の形態は、第１及び第２の実施の形態とは異なり、薄いゲート酸化膜が形成される一般的な素子領域（薄膜ゲート部）と、厚いゲート酸化膜が形成される素子領域（厚膜ゲート部）が示されている。また、素子分離技術としてＳＴＩ方式が採用される。
【００７２】
図１７（Ａ）では、まず、シリコン基板３０１上に酸化膜３０２が形成され、次いで、酸化膜３０２上に窒化膜３０３が形成される。本実施の形態では、酸化膜３０２は、成膜温度９００℃により膜厚１０ｎｍに成長される。窒化膜３０３は、ＣＶＤ法により膜厚１５０ｎｍに成長される。
【００７３】
この酸化膜３０２と窒化膜３０３とは、素子分離膜を形成するときに使用される基板保護膜をなしている。つぎに、ＳＴＩ型のトレンチ溝３０５を形成するために、パターニングが行われ、レジストマスク３０４が形成される。
【００７４】
図１７（Ｂ）では、該レジストマスク３０４を用いて、窒化膜３０３、酸化膜３０２がエッチングされ、更にシリコン基板３０１が約３５０ｎｍの深さにエッチングされる。これにより、ＳＴＩ型のトレンチ溝３０５が形成される。このとき、該窒化膜３０３及び酸化膜３０２がエッチングされた後、該レジストマスク４０４が除去され、窒化膜３０３をマスクにしてシリコン基板３０１がエッチングされてもよい。
【００７５】
図１７（Ｃ）では、まず、トレンチ溝３０５の表面処理を行うため、該トレンチ溝３０５に熱酸化膜（図示せず）が形成される。本実施の形態では、この熱酸化膜は、成膜温度８５０℃の酸化処理により、膜厚１０ｎｍに成長される。次いで、トレンチ溝３０５の埋め込み酸化膜３０６が形成される。本実施の形態では、埋め込み酸化膜３０６は、ＣＶＤ法により膜厚７００ｎｍに成長される。
【００７６】
図１８（Ａ）では、該埋め込み酸化膜３０６に対して、ＣＭＰ法を用いたエッチバックによる平坦化処理が行われる。
図１８（Ｂ）では、まず、厚膜ゲート領域以外の領域を覆うように、レジストマスク３０８が形成される。
【００７７】
次いで、ＣＨＦ３／Ｏ２／Ａｒの混合ガスによるドライエッチングを行うことにより、厚膜ゲート領域の窒化膜３０３が除去される。その後、該レジストマスク３０８は除去される。さらに、フッ酸溶液によるウェットエッチングを行うことにより、酸化膜３０２が除去される。この時、薄膜ゲート領域の酸化膜３０２は、窒化膜３０３で覆われているため除去されない。
【００７８】
図１８（Ｃ）では、厚膜ゲート領域に酸化処理を行うことにより、酸化膜３０９が形成される。本実施の形態では、酸化膜３０９は、温度８００℃の酸素雰囲気で膜厚６．５ｎｍに成長される。このとき、薄膜ゲート領域は、窒化膜３０３で覆われているために酸化されない。
【００７９】
図１９（Ａ）では、厚膜ゲート領域を覆うようにレジストマスク３１０が形成される。
図１９（Ｂ）では、薄膜ゲート領域に含まれる窒化膜３０３と酸化膜３０２が選択的に除去される。具体的には、ＣＨＦ３／Ｏ２／Ａｒの混合ガスでドライエッチングが行われ、薄膜ゲート領域の窒化膜３０３が除去される。次いで、フッ酸溶液を用いたウェットエッチングにより、薄膜ゲート領域の酸化膜３０２が除去され、レジストマスク３１０が除去される。
【００８０】
図１９（Ｃ）では、ゲート電極３１５を形成するため、７５０℃の酸化雰囲気で薄膜ゲート領域にゲート酸化膜３１２が形成される。これと同時に、厚膜ゲート領域に既に形成されている酸化膜３０９が追加的に酸化され、ゲート絶縁膜３１１が形成される。本実施の形態では、ゲート絶縁膜３１２は、温度７５０℃の酸素雰囲気で膜厚３ｎｍに成長され、厚いゲート絶縁膜３１１は、膜厚８ｎｍに成長される。
【００８１】
図２０（Ａ）では、ゲート電極を形成するために、ＣＶＤ法により、ポリシリコン膜（図示せず）が膜厚１８０ｎｍに形成される。
また、ゲート電極３１５を低抵抗化するために、たとえば、Ｐチャネル領域（図示せず）以外の領域に、注入エネルギー２０ｋｅＶ、濃度４．０Ｅ  １５ｃｍ−２でリンＰ＋が注入され、活性化のため、温度１０００℃の窒素雰囲気で１０秒間のアニールが行われる場合がある。次いで、反射防止膜としての窒化膜（図示せず）がＣＶＤ法により膜厚２９ｎｍに成長される場合がある。
【００８２】
つぎに、レジストマスク（図示せず）を用いてパターニングが行われ、ゲート電極３１５が形成される。
ここで、トランジスタのオフセットを形成するため、選択的に、ＰチャネルトランジスタについてＢＦ２＋又はＢ＋が注入され、ＮチャネルトランジスタについてＰ＋が注入される場合がある。つぎに、ＣＶＤ法により酸化膜が膜厚１００ｎｍに成長されて、サイドウォールスペーサ（図示せず）が形成される場合がある。この場合、ＣＶＤ法により窒化膜が形成されてもよい。
【００８３】
つぎに、ソース拡散領域及びドレイン拡散領域（図示せず）を形成するために、Ｐチャネル領域についてＢ＋又はＢＦ２＋が注入され、Ｎチャネル領域についてＰ＋又はＡＳ＋が注入される場合がある。次いで、これら注入された不純物を活性化するため、温度１０００℃の窒素雰囲気で１０秒のアニールが行われる場合がある。
【００８４】
ゲート電極、並びにソース拡散領域及びドレイン拡散領域をシリサイド化するため、シリコン基板３０１の表面は、フッ酸溶液により表面処理され、コバルトサリサイドが形成される場合がある。また、他の方法として、このとき、ゲート電極、並びにソース拡散領域及びドレイン拡散領域を低抵抗化するため、タングステンシリコンＷＳｉ、ソース拡散領域及びドレイン拡散領域にシリサイドが使用される場合がある。
【００８５】
図２０（Ｂ）では、ゲート電極３１５を覆うようにバルク層間膜３１６が形成される。このバルク層間膜３１６上には、第１配線層３１７が形成され、該第１配線層３１７を覆うように配線層間膜３１８が形成される。該配線層間膜３１８上には第２配線層３１９が形成され、該第２配線層３１９を覆うようにカバー層３２０が形成される。
【００８６】
本実施の形態による半導体装置の製造方法では、素子分離膜３０７を形成するために作製された基板保護膜３０２，３０３を、異なる膜厚を有するゲート酸化膜３１１，３１２を形成するために流用することによる。他の形態として、たとえば、この流用すべき基板保護膜（たとえば、図１８（Ｂ）参照）の全部又は一部を除いた後に、マスキング等により酸化する工程（たとえば、図１８（Ｃ）に対応）が含まれていてもよい。
【００８７】
以上から、本実施の形態による製造方法は、はじめに、第１の領域と第２の領域とに跨がりパターニング形成された基板保護膜３０２，３０３を用いて素子分離膜３０７がシリコン基板３０１に形成される。
【００８８】
つぎに、第２の領域をレジストマスク３０８で覆いつつ、第１の領域に酸化膜３０９が形成される。さらに、レジストマスク３０８を除き、第２の領域に薄いゲート酸化膜３１２が形成される。製造工程の合理化を考慮して、このゲート酸化膜３１２を形成する工程は、酸化膜３０９をさらに酸化して厚いゲート酸化膜３１１を形成するする工程と同時に行われることが好ましい。
【００８９】
図２１〜図２２は、本発明の第４の実施の形態による半導体装置の製造方法を説明するプロセスフローである。本実施の形態は、第３の実施の形態において示されたプロセス概念を一般化する形態として位置付けられ、複数の異なる膜厚のゲート酸化膜が形成される規則的なプロセスとして例示される。
【００９０】
図２１及び図２２では、素子領域ｎ，ｎ−１，…，１が示されており、これらの素子領域には、膜厚に関して降順のゲート酸化膜を有するトランジスタが形成される。たとえば、素子領域ｎには、最も厚いゲート酸化膜を有するトランジスタが形成され、素子領域１には、最も薄いゲート酸化膜を有するトランジスタが形成される。
【００９１】
図２１は、第３の実施の形態で示された図１８（Ａ）の工程が終了された状態を前提としている。すなわち、シリコン基板４０１上には、窒化膜と酸化膜とからなる基板保護膜４０４が形成されており、さらに、素子領域ｎ，ｎ−１，…，１を画定するための素子分離膜４０７が形成されている。
【００９２】
図２１では、まず、素子領域ｎ以外の素子領域ｎ−１，…，１を覆うようにレジストマスク４ｎが形成される。次いで、素子領域ｎの基板保護膜４０４が除去される。第３の実施の形態と同様に、窒化膜は、ドライエッチングにより除去され、酸化膜は、フッ酸溶液によりウェットエッチングされる。
図２１（Ｂ）では、素子領域ｎに対して酸化処理が行われ（１回目の酸化工程）、酸化膜４０５が形成される。
【００９３】
図２１（Ｃ）では、素子領域ｎ−１以外の素子領域ｎ，ｎ−２，…，１を覆うようにレジストマスク４ｎ−１が形成される。次いで、素子領域ｎ−１の基板保護膜４０４が除去される。この基板保護膜４０４の除去は、図２１（Ａ）での除去工程と同じである。
【００９４】
図２１（Ｄ）では、まず、レジストマスク４ｎ−１のうち、素子領域ｎを覆っているレジストマスク４ｎ‐１が除去される。次いで、素子領域ｎ，ｎ−１に対して酸化処理が行われる。この酸化処理により、素子領域ｎでは、既に形成されている酸化膜４０５が追加的に酸化され（２回目の酸化工程）、酸化膜４０７が形成される。素子領域ｎ−１には、酸化膜４０６が新たに形成される。
【００９５】
図２１（Ｅ）では、まず、素子領域ｎ−２以外の素子領域ｎ，ｎ−１，…，１を覆うようにレジストマスク４ｎ−２が形成される。次いで、素子領域ｎ−２の基板保護膜４０４が除去される。この基板保護膜４０４の除去は、図２１（Ａ）での除去工程と同じである。
【００９６】
図２２（Ｆ）では、まず、レジストマスク４ｎ−２のうち、素子領域ｎ，ｎ−１を覆っているレジストマスク４ｎ−２が除去される。次いで、素子領域ｎ，ｎ−１，ｎ−２に対して酸化処理が行われる。この酸化処理により、素子領域ｎでは、既に形成されている酸化膜４０７が追加的に酸化され（３回目の酸化工程）、酸化膜４０９が形成される。素子領域ｎ−１では、既に形成されている酸化膜４０６が追加的に酸化され（２回目の酸化工程）、酸化膜４１０が形成される。さらに、素子領域ｎ−２では、酸化膜４０８が新たに形成される。
【００９７】
さらに、図２２（Ｇ）の処理を説明する。はじめに、この処理の前提として、素子領域ｎには、ｎ−２回分の酸化工程による酸化膜４０９’が形成されており、素子領域３（図示せず）には、１回目の酸化処理による酸化膜（図示せず）が既に形成されている。
【００９８】
図２２（Ｇ）では、まず、素子領域２以外の素子領域ｎ，ｎ−１，…，３，１を覆うようにレジストマスク４２が形成される。次いで、素子領域２の基板保護膜４０４が除去される。この基板保護膜４０４の除去は、図２１（Ａ）での除去工程と同じである。
【００９９】
図２２（Ｈ）では、まず、レジストマスク４２のうち、素子領域ｎ，ｎ−１，３を覆っているレジストマスク４２が除去される。次いで、素子領域ｎ，ｎ−１，…，２に対して酸化処理が行われる。
【０１００】
素子領域ｎでは、既に形成されている酸化膜４０９’が追加的に酸化され（ｎ−１回目の酸化工程）、酸化膜４１１が形成される。また、素子領域ｎ−１では、既に形成されている酸化膜４１０’が追加的に酸化され（ｎ−２回目の酸化工程）、酸化膜４１２が形成される。
さらに、素子領域ｎ−２に既に形成されている酸化膜４０８’も追加的に酸化され（ｎ−３回目の酸化工程）、酸化膜４１３が形成される。また、素子領域２には、酸化膜４１０が新たに形成される。
【０１０１】
図２２（Ｉ）では、まず、素子領域１以外の素子領域ｎ，ｎ−１，…，２を覆うようにレジストマスク４１が形成される。次いで、素子領域１の基板保護膜４０４が除去される。この基板保護膜４０４の除去は、図２１（Ａ）での除去工程と同じである。
【０１０２】
最後に、図２２（Ｊ）では、まず、レジストマスク４１が除去される。次いで、素子領域ｎ，ｎ−１，ｎ−２，…，１に対して酸化処理が行われる。この酸化処理により、素子領域ｎでは、既に形成されている酸化膜４１１が追加的に酸化され（ｎ回目の酸化工程）、ゲート酸化膜４１５として形成される。このゲート酸化膜４１５は、ｎ回分の酸化処理に対応する膜厚に成長される。
【０１０３】
同様に、素子領域ｎ−１，ｎ−２，…，２には、既に形成されている酸化膜４１２，４１３，…，４１０も追加的にそれぞれ酸化され、ゲート酸化膜４１６，４１７，…，４１８としてそれぞれ形成される。これらのゲート酸化膜４１６，４１７，４１８は、ｎ−１回，ｎ−２回，２回分の酸化処理にそれぞれ対応する膜厚に成長される。さらに、素子領域１には、ゲート酸化膜４１４が新たに形成される。このゲート酸化膜４１４は、１回分の酸化処理に対応する膜厚に成長される。
【０１０４】
本実施の形態による半導体装置の製造方法では、素子分離膜４０７を形成するために作製された基板保護膜４０４は、異なる膜厚を有するゲート酸化膜４１５，４１６等を形成するために流用される。他の形態として、たとえば、この流用すべき基板保護膜（たとえば、図２１（Ａ）参照）の全部又は一部を除いた後に、マスキング等により酸化する工程（たとえば、図２１（Ｂ）に対応）が含まれていてもよい。
【０１０５】
以上から、本実施の形態による製造方法は、第１の領域から第ｎの領域（ｎは２以上の整数）とに跨がりパターニング形成された基板保護膜４０４を用いて素子分離膜４０７がシリコン基板４１０に形成される。
【０１０６】
つぎに、第ｎの領域以外の領域をレジストマスク４ｎで覆いつつ、第ｎの領域に酸化膜４０５が形成される。さらに、レジストマスク４ｎを除き、第ｎ−１の領域以外の領域をレジストマスク４ｎ−１で覆いつつ、第ｎ−１の領域に酸化膜４０６が形成される。
【０１０７】
具体的には、レジストマスク４ｎが除かれた後、第ｎ−１の領域に含まれる基板保護膜４０４が除かれ、次いで、第ｎ−１の領域よりも下位の領域をレジストマスク４ｎ−１で覆いつつ、第ｎ−１の領域に酸化膜４０６が形成される。この下位の領域とは、各領域に形成されるゲート酸化膜の膜厚に関して下位の領域に対応する。
【０１０８】
ここで、製造工程の合理化を考慮して、たとえば、第ｎ−１の領域に酸化膜４０６を形成する工程は、第ｎの領域に形成された酸化膜４０５をさらに酸化して酸化膜４０７を形成する工程と同時に行われることが好ましい。これにより、複数の素子領域のうち、膜厚に関して上位の（より厚い）ゲート酸化膜が形成される素子領域から降順に最初の酸化処理が行われ、第ｎの領域におけるｎ回目の酸化工程と第ｎ−１の領域におけるｎ−１回目の酸化工程とが同時に行われる。したがって、各素子領域におけるゲート酸化膜の形成工程は、同時に終了される（図２２（Ｊ）参照）。その結果、素子領域ｎに形成されるゲート絶縁膜４１５の膜厚は、素子領域ｎ−１に形成されるゲート絶縁膜４１６の膜厚よりも１回分の酸化処理だけ実質的に厚く形成される。
【０１０９】
なお、本発明は、上述された実施の形態に限定されず、様々な変更等がなされてもよい。
たとえば、本発明は、異なる膜厚のゲート絶縁膜の形成に関するものである。したがって、ゲート電極の形成以降のプロセス（たとえば、図９（Ｂ）、図１５（Ｂ）及び図２０（Ａ）以降のプロセス）に関しては様々な変更を行うことができる。
【０１１０】
また、上述した実施の形態では、素子分離技術としてＳＴＩ方式が採用されている。本発明はＳＴＩ方式に限定されず、たとえば、ＬＯＣＯＳ方式のようなＭＯＳトランジスタが形成される素子領域を画定可能な素子分離方式であって、シリコン基板上に成膜される酸化膜及び窒化膜等を使用して素子分離手段を提供する方式であれば採用することができる。
【０１１１】
本発明は、上述された実施の形態の内容を整理して、付記として開示される。
（付記１）  基板の表面に画定される第１の領域と第２の領域の各々に、互いに機能の異なる素子が形成される半導体装置の製造方法であって、
前記第１の領域と前記第２の領域とに跨がりパターニング形成された第１のマスクを用いて素子分離膜を前記基板に形成する工程と、
前記第１の領域を第２のマスクで覆いつつ、前記第２の領域に第１の絶縁膜を形成する工程と、
前記第１の領域から前記第２のマスクを除いて、前記第１の絶縁膜よりも厚い第２の絶縁膜を前記第１の領域に形成する工程と、
を備える半導体装置の製造方法。
（付記２）  基板の表面に画定される第１の領域と第２の領域の各々に、互いに機能の異なる素子が形成される半導体装置の製造方法であって、
前記第１の領域と前記第２の領域とに跨がりパターニング形成された第１のマスクを用いて素子分離膜を形成する工程と、
前記第１の領域を第２のマスクで覆いつつ、前記第２の領域に第１の絶縁膜を形成する工程と、
前記第２のマスクを除き、前記第１の領域の一部を第３のマスクで覆いつつ、前記第１の領域の一部以外の領域に第２の絶縁膜を形成する工程と、
前記第３のマスクを除き、前記第１の領域の一部の領域に第３の絶縁膜を形成する工程と、
を備える半導体装置の製造方法。
（付記３）  前記第３の絶縁膜を形成する工程は、前記第２の絶縁膜をさらに酸化する工程と同時に行われる、
付記２記載の半導体装置の製造方法。
（付記４）  第１の領域と第２の領域とに跨がりパターニング形成された第１のマスクを用いて素子分離膜を基板に形成する工程と、
前記第２の領域を第２のマスクで覆いつつ、前記第１の領域に第１の絶縁膜を形成する工程と、
前記第２のマスクを除き、前記第２の領域に第２の絶縁膜を形成する工程と、を備える半導体装置の製造方法。
（付記５）  前記第２の絶縁膜を形成する工程は、前記第１の絶縁膜をさらに酸化する工程と同時に行われる、
付記４記載の半導体装置の製造方法。
（付記６）  第１の領域から第ｎの領域（ｎは２以上の整数）とに跨がりパターニング形成された第１のマスクを用いて素子分離膜を基板に形成する工程と、
第ｎの領域以外の領域を第２のマスクで覆いつつ、前記第ｎの領域に絶縁膜を形成する工程と、
前記第２のマスクを除き、第ｎ−１の領域以外の領域を第３のマスクで覆いつつ、前記第ｎ−１の領域に絶縁膜を形成する工程と、
を備える半導体装置の製造方法。
（付記７）  前記第ｎ−１の領域に絶縁膜を形成する前記工程は、前記第ｎの領域に形成された前記絶縁膜をさらに酸化する工程と同時に行われる、
付記６記載の半導体装置の製造方法。
（付記８）  前記素子分離膜は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）方式により形成される、
付記１乃至７のいずれか記載の半導体装置の製造方法。
（付記９）  前記素子分離膜は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）方式により形成される、
付記１乃至７のいずれか記載の半導体装置の製造方法。
（付記１０）  前記第１のマスクを前記基板に形成するためのパターニング工程と、前記素子分離膜のためのトレンチ溝を形成するエッチング工程とは同時に行われる、
付記１乃至９のいずれか記載の半導体装置の製造方法。
（付記１１）  前記第１のマスクは窒化膜を含む、
付記１乃至１０のいずれか記載の半導体装置の製造方法。
（付記１２）  前記窒化膜は、ドライエッチングにより除去される、
付記１１記載の半導体装置の製造方法。
【０１１２】
【発明の効果】
本発明によれば、素子分離絶縁膜の素子分離機能を向上しつつ、異なる膜厚のゲート絶縁膜を効率的に形成することができる。
具体的には、素子分離絶縁膜に生じるディボットを最小限に抑えることができるため、トランジスタ特性の劣化を防止することできると共に、半導体回路の信頼性を確保することができる。
また、複数の異なる膜厚のゲート絶縁膜を一般化された形式に沿って形成することができるため、複数の異なる電圧の電源、入力／出力系、更には該電源と入力／出力系の組合せ等の使用環境にも柔軟に対応することができる。
【図面の簡単な説明】
【図１】素子分離技術としてＳＴＩ方式が採用される、従来の異なるゲート絶縁膜のプロセスフローを説明する図（その１）である。
【図２】素子分離技術としてＳＴＩ方式が採用される、従来の異なるゲート絶縁膜のプロセスフローを説明する図（その２）である。
【図３】素子分離技術としてＳＴＩ方式が採用される、従来の異なるゲート絶縁膜のプロセスフローを説明する図（その３）である。
【図４】素子分離技術としてＳＴＩ方式が採用される、従来の異なるゲート絶縁膜のプロセスフローを説明する図（その４）である。
【図５】本発明の第１の実施の形態による半導体装置の製造方法を説明するプロセスフロー（その１）である。
【図６】本発明の第１の実施の形態による半導体装置の製造方法を説明するプロセスフロー（その２）である。
【図７】本発明の第１の実施の形態による半導体装置の製造方法を説明するプロセスフロー（その３）である。
【図８】本発明の第１の実施の形態による半導体装置の製造方法を説明するプロセスフロー（その４）である。
【図９】本発明の第１の実施の形態による半導体装置の製造方法を説明するプロセスフロー（その５）である。
【図１０】本発明の第１の実施の形態による半導体装置の製造方法を説明するプロセスフロー（その６）である。
【図１１】本発明の第２の実施の形態による半導体装置の製造方法を説明するプロセスフロー（その１）である。
【図１２】本発明の第２の実施の形態による半導体装置の製造方法を説明するプロセスフロー（その２）である。
【図１３】本発明の第２の実施の形態による半導体装置の製造方法を説明するプロセスフロー（その３）である。
【図１４】本発明の第２の実施の形態による半導体装置の製造方法を説明するプロセスフロー（その４）である。
【図１５】本発明の第２の実施の形態による半導体装置の製造方法を説明するプロセスフロー（その５）である。
【図１６】本発明の第２の実施の形態による半導体装置の製造方法を説明するプロセスフロー（その６）である。
【図１７】本発明の第３の実施の形態による半導体装置の製造方法を説明するプロセスフロー（その１）である。
【図１８】本発明の第３の実施の形態による半導体装置の製造方法を説明するプロセスフロー（その２）である。
【図１９】本発明の第３の実施の形態による半導体装置の製造方法を説明するプロセスフロー（その３）である。
【図２０】本発明の第３の実施の形態による半導体装置の製造方法を説明するプロセスフロー（その４）である。
【図２１】本発明の第４の実施の形態による半導体装置の製造方法を説明するプロセスフロー（その１）である。
【図２２】本発明の第４の実施の形態による半導体装置の製造方法を説明するプロセスフロー（その２）である。
【符号の説明】
１０１，２０１，３０１，４０１，５０１：シリコン基板
１０２，２０２，３０２，５０２：酸化膜
１０３，２０３，３０３，５０３：窒化膜
１０４，２０４，３０４，５０４：レジストマスク
１０５，２０５，３０５，５０５：トレンチ溝
１０６，２０６，３０６，５０６：埋め込み酸化膜
１０７，２０７，３０７，４０７，５０７：素子分離膜
１０８，２０８，３０８：レジストマスク
１０９，２０９：トンネル酸化膜
１１０，２１０：アモルファスシリコン膜
１１１，２１１：フローティングゲート
１１２，２１２：ＯＮＯ膜
１１３，２１３，２１３’：レジストマスク
１１４，２１４，３０９：酸化膜
１１５，２１５，３１０：レジストマスク
１１６，２１６，３１２：（薄い）ゲート酸化膜
１１７，２１７，３１１：（厚い）ゲート酸化膜
１１８，２１８：ポリシリコン膜
１１９，２１９，３１５：ゲート電極
１２０，２２０，３１６：バルク層間膜
１２１，２２１，３１７：第１配線層
１２２，２２２，３１８：配線層間膜
１２３，２２３，３１９：第２配線層
１２４，２２４，３２０：カバー層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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