(57)【要約】【課題】バースト読み出し動作に必要なアドレスの生成を知らせるカウントアップパルス信号を発生する制御回路を含むフラッシュメモリ装置を提供する。【解決手段】アドレス発生回路は、カウントアップパルス信号にアドレスを発生し、放電回路はカウントアップパルス信号に応答してグローバルビットラインを放電する。このような制御スキームによると、グローバルビットラインの放電動作はローカル及びグローバルビットラインの選択動作の以前に実行される。【選択図】図１
2004296070.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１ビットラインと、
複数の第２ビットラインと、
バースト読み出し動作を知らせるフラグ信号を発生する信号発生回路と、
前記フラグ信号に応答してアドレスを発生するアドレス発生回路と、
前記アドレスに応答して前記複数の第１ビットラインのうち一部を選択する列選択回路と、 
前記選択された第１ビットラインは前記複数の第２ビットラインに各々連結され、
前記フラグ信号に応答して前記複数の第２ビットラインの電圧を放電する放電回路と、
を含むことを特徴とする半導体メモリ装置。
【請求項２】
前記信号発生回路は初期アドレスの入力の後に、次のバースト読み出し動作を知らせる前記フラグ信号を発生することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記信号発生回路はクロック信号に同期した前記フラグ信号を発生することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記半導体メモリ装置はＮＯＲ型フラッシュメモリ装置であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記放電回路は、
前記フラグ信号に応答して放電信号を発生する放電信号発生器と、
前記第２ビットラインと接地電圧との間に各々連結され、前記放電信号によって制御される複数のＮＭＯＳトランジスタと、
を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記第２ビットラインの放電動作は前記列選択回路の選択動作より先行することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
各々に複数のメモリセルが連結される複数の第１ビットラインと、
複数の第２ビットラインと、
クロック信号とチップイネーブル信号に応答してバースト読み出し動作を知らせるフラグ信号を発生する信号発生回路と、
前記フラグ信号に応答してアドレスを発生するアドレス発生回路と、
前記アドレスのうち第１アドレスに応答して前記複数の第１ビットラインのうち一部を選択する第１列選択回路と、
前記選択された第１ビットラインは前記複数の第２ビットラインに各々連結され、
前記フラグ信号に応答して前記複数の第２ビットラインを放電する放電回路と、
前記アドレスのうち第２アドレスに応答して前記第２ビットラインのうち一部を選択する第２列選択回路と、
前記アドレスの遷移に応答して感知増幅制御信号を発生する感知増幅制御回路と、
前記バースト読み出し動作の間、前記感知増幅制御信号に応答して前記選択された第２ビットラインの電圧を感知増幅する感知増幅回路と、
を含むことを特徴とする半導体メモリ装置。
【請求項８】
前記信号発生回路は、初期アドレスの入力の後に、次のバースト読み出し動作を知らせる前記フラグ信号を発生することを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記半導体メモリ装置は、ＮＯＲ型フラッシュメモリ装置であることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
前記放電回路は、
前記フラグ信号に応答して放電信号を発生する放電信号発生器と、
前記第２ビットラインと接地電圧との間に連結され、前記放電信号によって制御される複数のＮＭＯＳトランジスタと、
を含むことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１１】
前記第２ビットラインの放電動作は、前記列選択回路の選択動作より先行することを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１２】
各々が複数のローカルビットラインを含む複数のセクターと、
チップイネーブル信号とクロック信号に応答してバーストイネーブル信号を発生するバーストイネーブル回路と、
前記クロック信号に同期して動作し、前記バーストイネーブル信号に応答してカウントアップパルス信号を発生するバースト読み出し制御回路と、
前記カウントアップパルス信号に応答してアドレスを発生するアドレス発生回路と、
前記アドレスのうち第１アドレスに応答して前記セクターのうち一つを選択し、前記選択されたセクターのローカルビットラインのうち一部を選択する第１列選択回路と、
前記第１列選択回路によって選択されたローカルビットラインに各々連結される複数のグローバルビットラインと、
前記フラグ信号に応答して前記複数の第２ビットラインの電圧を放電する放電回路と、
を含むことを特徴とする不揮発性半導体メモリ装置。
【請求項１３】
前記アドレスのうち第２アドレスに応答して前記グローバルビットラインのうち一部を選択する第２列選択回路と、
前記アドレスの遷移に応答して感知増幅制御信号を発生する感知増幅制御回路と、
前記感知増幅制御信号に応答して前記選択されたグローバルビットラインの電圧を感知増幅する感知増幅回路と、
をさらに含むことを特徴とする請求項１２に記載の不揮発性半導体メモリ装置。
【請求項１４】
前記バースト読み出し制御回路は初期アドレスの入力の以後のバースト読み出し動作が実行されるように、前記バーストイネーブル信号に応答して前記カウントアップパルス信号を発生することを特徴とする請求項１２に記載の不揮発性半導体メモリ装置。
【請求項１５】
前記不揮発性半導体メモリ装置はＮＯＲ型フラッシュメモリ装置であることを特徴とする請求項１２に記載の不揮発性半導体メモリ装置。
【請求項１６】
前記放電回路は、
前記カウントアップパルス信号に応答して放電信号を発生する放電信号発生器と、
前記グローバルビットラインと接地電圧との間に各々連結され、前記放電信号によって制御される複数のＮＭＯＳトランジスタと、
を含むことを特徴とする請求項１２に記載の不揮発性半導体メモリ装置。
【請求項１７】
前記グローバルビットラインの放電動作は前記第１及び第２列選択回路の選択動作より先行することを特徴とする請求項１３に記載の不揮発性半導体メモリ装置。
【請求項１８】
複数のローカルビットラインを有するセクターと前記ローカルビットラインのうち一部と連結される複数のグローバルビットラインを有する不揮発性半導体メモリ装置の動作方法において、
バースト読み出し動作の間、クロック信号に同期したカウントアップパルス信号を活性化させる段階と、
前記カウントアップパルス信号の活性化に応答してアドレスを発生する段階と、
前記カウントアップパルス信号の活性化に応答して前記グローバルビットラインを放電する段階と、
前記アドレスに応答して前記ローカルビットラインと前記グローバルビットラインを選択する段階と、
を含み、
前記グローバルビットラインの放電動作は前記ローカル及びグローバルビットラインの選択動作の以前に実行されることを特徴とする動作方法。
【請求項１９】
不揮発性メモリ装置のメモリセルを読み出す方法において、
カウントアップパルス信号を発生する段階と、
前記カウントアップパルス信号に応答して、前記メモリ装置の少なくとも一つのビットラインを放電させる段階と、
前記カウントアップパルス信号に応答して、アドレスを発生する段階と、
前記アドレスをデコーディングして、前記メモリ装置のどのメモリセルが読み出されたかを判別する段階と、
前記放電された少なくとも一つのビットラインを利用して前記アドレスに位置するメモリセルを感知する段階と、
を含むことを特徴とする方法。
【請求項２０】
前記少なくとも一つのビットラインを放電させる段階は、少なくとも一つのグローバルビットラインを放電させる段階を含むことを特徴とする請求項１９に記載の方法。
【請求項２１】
前記カウントアップパルス信号に応答して、グローバル放電信号を発生する段階をさらに含むことを特徴とする請求項１９に記載の方法。
【請求項２２】
前記少なくとも一つのビットラインと基準電圧との間に各々連結された少なくとも一つのスイッチの制御端子に前記グローバル放電信号を印加する段階をさらに含むことを特徴とする請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関するものであり、さらに具体的には、フラッシュメモリ装置に関するものである。
【背景技術】
【０００２】
電子産業の分野で商業的に成功したメモリ装置は、フラッシュメモリ装置である。このような商業的な成功は、電源を用いることなく、長時間データを貯蔵するフラッシュメモリ装置の能力が要因の一つである。さらに、フラッシュメモリ装置は、電子装置に実装された後に、エンドユーザ（ｅｎｄ  ｕｓｅｒ）によって消去及びプログラムされることができる。そのような機能性は、特に、携帯電話（ｃｅｌｌｕｌａｒ  ｔｅｌｅｐｈｏｎｅｓ）、ＰＤＡ（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、及びコンピュータＢＩＯＳ貯蔵装置のような電子装置分野と、電源が一時的に止まり、プログラム機能が求められる他の分野で有用である。
【０００３】
フラッシュメモリ装置は、他の形態のメモリ装置で使用されるものと同様のメモリトランジスタまたはセルのアレイで構成される。しかし、フラッシュメモリ装置は、メモリトランジスタの制御ゲートと基板領域との間にフローティングゲートを追加することによって、メモリセルの不揮発性を実現することができる。他のメモリ装置と同様に、メモリトランジスタは行と列に配列されて、トランジスタのアレイを形成する。メモリ分野でよく知られたように、各行に属するメモリセルの制御ゲートは、一連のワードラインに連結され、その結果、各行のメモリセルは対応するワードラインを選択することによってアクセスされうる。同様に、各列に属するセルのドレイン領域は、一連のビットラインに連結され、その結果、各列のセルは対応するビットラインを選択することによってアクセスされうる。メモリセル各々のソース領域は共通ソースラインに連結される。フラッシュメモリ装置の中には、メモリセルのアレイが個別のトランジスタアレイを構成するセクターに分離されてプログラム及び消去動作に柔軟性を与えるものもある。
【０００４】
各メモリセルに貯蔵されたデータは、この分野でよく知られたように、二進データ値“１”または“０”を示す。アレイ内の特定セルにプログラム、読み出し、または消去動作を実行するために、多様な特定電圧がメモリセルの制御ゲート、ドレイン領域、及びソース領域に印加される。このような特定電圧をビットライン、ワードライン、及び共通ソースラインに印加することによって、ビットライン及びワードラインの交差領域にある個別メモリセルがプログラムまたは読み出し動作のために選択されることができる。
【０００５】
メモリセルをプログラムするために、メモリセルの制御ゲートとドレイン領域は所定のプログラム電圧（例えば、１０Ｖと５〜６Ｖ）に増加し、ソースは接地される。制御ゲートとドレイン領域の電圧はホットエレクトロン（ｈｏｔ  ｅｌｅｃｔｒｏｎｓ）が生成されるようにして、フローティングゲート上にマイナス電荷を形成する。ホットエレクトロンはフローティングゲートに捕獲される。このような電子伝達メカニズムは、チャンネルホットエレクトロン（ｃｈａｎｎｅｌ  ｈｏｔ  ｅｌｅｃｔｒｏｎ：ＣＨＥ）注入と呼ばれる。プログラム電圧が放電される時に、フローティングゲート上のマイナス電荷は維持され、これはしきい値電圧を高くする。しきい値電圧はメモリセルがプログラムされたか否かを決めるための読み出し動作の間使用される。
【０００６】
メモリセルは制御ゲートとドレイン領域に特定電圧（例えば、４．５Ｖと１Ｖ）を印加し、ソースを接地させることによって読み出される。ビットライン電流、または電圧は感知増幅器によって感知される。セルがプログラムされれば、しきい値電圧は相対的に高く、ビットライン電流は０または相対的に低い。一方、セルが消去されれば、しきい値電圧は相対的に低く、ビットライン電流は相対的に高い。
【０００７】
プログラム手順と反対に、フラッシュメモリ装置は、バルク単位で消去され、その結果、メモリセクター内のすべてのメモリセルが同時に消去される。メモリセクター全体を消去するための一つの方法は、セクターのすべてのワードラインとバルク領域に特定電圧（例えば、−１０Ｖと６Ｖ）を印加し、メモリセルのドレイン領域と共通ソースラインをフローティング状態に残すことである。これはＦ−Ｎトンネリング（Ｆｏｗｌｅ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）を通じてフローティングゲートからソース領域に電子トンネリング（ｅｌｅｃｔｒｏｎ  ｔｕｎｎｅｌｉｎｇ）を起こし、その結果、メモリセクター内のメモリセル各々のフローティングゲートからマイナス電荷が除去される。
【０００８】
一般的に、読み出し動作はランダムアクセス機能のように実行され、使用者は読み出ししようとするメモリ装置のメモリアレイに特定アドレスを指定する。しかし、メモリ装置には、バースト読み出しモード（ｂｕｒｓｔ  ｒｅａｄ  ｍｏｄｅ）が提供されることができる。バースト読み出しモードでは、メモリアレイ全体のデータまたは特定ワードラインに連結されたメモリセルのデータが順次に読み出され、連続するクロックサイクルの間使用者に読み出されたデータが出力される。このモードで、使用者はメモリ装置内で順次にアドレスが生成されるので、アドレスを提供する必要がない。一般的に、このような機能は使用者がメモリ装置内のすべてのデータまたは特定行に属するメモリセルのデータの出力を所望する時に有用である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、バースト読み出しモードでのデータ読み出し時間を短縮することができる不揮発性半導体メモリ装置を提供することである。
【課題を解決するための手段】
【００１０】
上述の目的を達成するための本発明の特徴によると、フラッシュメモリ装置は、複数の第１ビットラインと、複数の第２ビットラインと、バースト読み出し動作を知らせるフラグ信号を発生する信号発生回路と、前記フラグ信号に応答してアドレスを発生するアドレス発生回路と、前記アドレスに応答して前記複数の第１ビットラインのうち一部を選択する列選択回路と、前記選択された第１ビットラインは前記複数の第２ビットラインに各々連結され、前記フラグ信号に応答して前記複数の第２ビットラインの電圧を放電する放電回路とを含む。
【００１１】
望ましい実施の形態において、前記信号発生回路は初期アドレスの入力の後に、次のバースト読み出し動作を知らせる前記フラグ信号を発生する。
【００１２】
望ましい実施の形態において、前記信号発生回路はクロック信号に同期した前記フラグ信号を発生する。
【００１３】
望ましい実施の形態において、前記放電回路は、前記フラグ信号に応答して放電信号を発生する放電信号発生器と、前記第２ビットラインと接地電圧との間に各々連結され、前記放電信号によって制御される複数のＮＭＯＳトランジスタとを含む。
【００１４】
望ましい実施の形態において、前記第２ビットラインの放電動作は前記列選択回路の選択動作より先行する。
【００１５】
本発明の他の特徴によると、フラッシュメモリ装置は、各々に複数のメモリセルが連結される複数の第１ビットラインと、複数の第２ビットラインと、クロック信号とチップイネーブル信号に応答してバースト読み出し動作を知らせるフラグ信号を発生する信号発生回路と、前記フラグ信号に応答してアドレスを発生するアドレス発生回路と、前記アドレスのうち第１アドレスに応答して前記複数の第１ビットラインのうち一部を選択する第１列選択回路と、前記選択された第１ビットラインは前記複数の第２ビットラインに各々連結され、前記フラグ信号に応答して前記複数の第２ビットラインを放電する放電回路と、前記アドレスのうち第２アドレスに応答して前記第２ビットラインのうち一部を選択する第２列選択回路と、前記アドレスの遷移に応答して感知増幅制御信号を発生する感知増幅制御回路と、前記バースト読み出し動作の間前記感知増幅制御信号に応答して前記選択された第２ビットラインの電圧を感知増幅する感知増幅回路とを含む。
【００１６】
本発明のまた他の特徴によると、フラッシュメモリ装置は、各々が複数のローカルビットラインを含む複数のセクターと、チップイネーブル信号とクロック信号に応答してバーストイネーブル信号を発生するバーストイネーブル回路と、前記クロック信号に同期して動作し、前記バーストイネーブル信号に応答してカウントアップパルス信号を発生するバースト読み出し制御回路と、前記カウントアップパルス信号に応答してアドレスを発生するアドレス発生回路と、前記アドレスのうち第１アドレスに応答して前記セクターのうち一つを選択し、前記選択されたセクターのローカルビットラインのうち一部を選択する第１列選択回路と、前記第１列選択回路によって選択されたローカルビットラインに各々連結される複数のグローバルビットラインと、前記フラグ信号に応答して前記複数の第２ビットラインの電圧を放電する放電回路とを含む。
【００１７】
望ましい実施の形態において、前記アドレスのうち第２アドレスに応答して前記グローバルビットラインのうち一部を選択する第２列選択回路と、前記アドレスの遷移に応答して感知増幅制御信号を発生する感知増幅制御回路と、前記感知増幅制御信号に応答して前記選択されたグローバルビットラインの電圧を感知増幅する感知増幅回路とをさらに含む。
【００１８】
望ましい実施の形態において、前記バースト読み出し制御回路は、初期アドレスの入力の以後のバースト読み出し動作が実行されるように、前記バーストイネーブル信号に応答して前記カウントアップパルス信号を発生する。
【００１９】
望ましい実施の形態において、前記グローバルビットラインの放電動作は前記第１及び第２列選択回路の選択動作より先行する。
【００２０】
本発明のまた他の特徴によると、複数のローカルビットラインを有するセクターと、前記ローカルビットラインのうち一部と連結される複数のグローバルビットラインを有する不揮発性半導体メモリ装置の動作方法は、バースト読み出し動作の間、クロック信号に同期したカウントアップパルス信号を活性化させる段階と、前記カウントアップパルス信号の活性化に応答してアドレスを発生する段階と、前記カウントアップパルス信号の活性化に応答して前記グローバルビットラインを放電する段階と、前記アドレスに応答して前記ローカルビットラインと前記グローバルビットラインを選択する段階とを含み、前記グローバルビットラインの放電動作は、前記ローカル及びグローバルビットラインの選択動作の以前に実行される。
【００２１】
本発明のまた他の特徴によると、不揮発性メモリ装置のメモリセルを読み出す方法は、カウントアップパルス信号を発生する段階と、前記カウントアップパルス信号に応答して、前記メモリ装置の少なくとも一つのビットラインを放電させる段階と、前記カウントアップパルス信号に応答して、アドレスを発生する段階と、前記アドレスをデコーディングして、前記メモリ装置のどのメモリセルが読み出されたかを判別する段階と、前記放電された少なくとも一つのビットラインを利用して前記アドレスに位置するメモリセルを感知する段階と、を含む。
【００２２】
望ましい実施の形態において、前記少なくとも一つのビットラインを放電させる段階は、少なくとも一つのグローバルビットラインを放電させる段階を含む。
【００２３】
望ましい実施の形態において、前記カウントアップパルス信号に応答して、グローバル放電信号を発生する段階をさらに含む。
【００２４】
望ましい実施の形態において、前記少なくとも一つのビットラインと基準電圧との間に各々連結された少なくとも一つのスイッチの制御端子に前記グローバル放電信号を印加する段階をさらに含む。
【発明の効果】
【００２５】
列選択動作が実行される以前に、次のアドレスの生成を知らせるカウントアップパルス信号を利用してグローバルビットラインの電圧が放電される。グローバルビットラインが列ローディングの大部分を占めるので、放電時間にかかる時間が短縮されうる。これは一連のバースト読み出し動作が実行される場合、全般的な読み出し速度が向上することを意味する。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の望ましい実施の形態が参照の図面に基づいて詳細に説明される。
【００２７】
本発明によるフラッシュメモリ装置はバースト読み出しモードを有し、バースト読み出しモードは読み出し速度を高めるために使用される。バースト読み出しモードにおいて、初期アドレスが印加され、一定の時間が経過した後に、セクターのすべてのデータまたは特定ワードラインに属するメモリセルのデータが連続してクロック信号に同期して外部に出力される。本発明は速い読み出し速度（短い読み出し）時間を要求するバースト読み出し動作で、グローバルビットラインの放電時間を短縮するものであり、これは以下詳細に説明される。
【００２８】
図１は本発明によるフラッシュメモリ装置を示すブロック図である。
【００２９】
図１を参照すると、本発明のフラッシュメモリ装置１００はデータを貯蔵するためのメモリセルアレイ１１０を含む。メモリセルアレイ１１０は行と列に配列されるメモリセルを有する複数個のセクター（またはメモリセル）１１０ａ〜１１０ｃに分離されており、セクター１１０ａ〜１１０ｃは個別に消去される。第１列ゲートブロック１２０はセクター１１０ａ〜１１０ｃに各々対応する複数個の第１列ゲート回路１２０ａ〜１２０ｃを含む。第１列ゲート回路１２０ａ〜１２０ｃ各々は、デコーダ回路１４０からの選択信号ＹＡｓｅ１０〜ＹＡｓｅ１３に応答して対応するセクターの列（またはローカルビットライン）のうち一部を選択する。例えば、第１列ゲート回路１２０ａはデコーダ回路１４０からの選択信号ＹＡｓｅ１０〜ＹＡｓｅ１３に応答してセクター１１０ａのローカルビットラインＢＬ０〜ＢＬｍ（ｍは１より大きい整数）のうち一部を選択する。第１列ゲート回路１２０ｂはデコーダ１４０からの選択信号ＹＡｓｅ１０〜ＹＡｓｅ１３に応答してセクター１１０ｂのローカルビットラインＢＬ０〜ＢＬｍのうち一部を選択する。そして、第１列ゲート回路１２０ｃはデコーダ回路１４０からの選択信号ＹＡｓｅ１０〜ＹＡｓｅ１３に応答してセクター１１０ｃのローカルビットラインＢＬ０〜ＢＬｍのうち一部を選択する。
【００３０】
続いて、図１を参照すると、セクター選択ブロック１３０はデコーダ回路１４０からのセクター選択信号ＹＢｓｅｌａ〜ＹＢｓｅｌｅに応答してセクター１１０ａ〜１１０ｃのうち一つを選択する。セクター選択ブロック１３０はセクター１１０ａ〜１１０ｃに各々対応するセクター選択回路１３０ａ〜１３０ｃを含む。セクター選択回路１３０ａ〜３０ｃ各々は対応する第１列ゲート回路によって選択されたローカルビットラインを対応するグローバルビットラインＧＢＬ０〜ＧＢＬｎ（ｎは１より大きい整数）に各々連結する。例えば、セクター選択回路１３０ａはセクター選択信号ＹＢｓｅｌａに応答して動作し、第１列ゲート回路１２０ａによって選択されたセクター１１０ａのローカルビットラインをグローバルビットラインＧＢＬ０〜ＧＢＬｎに各々連結する。セクター選択回路１３０ｂはセクター選択信号ＹＢｓｅｌｂに応答して動作し、第１列ゲート回路１２０ｂによって選択されたセクター１１０ｂのローカルビットラインをグローバルビットラインＧＢＬ０〜ＧＢＬｎに各々連結する。そして、セクター選択回路１３０ｃはセクター選択信号ＹＢｓｅｌｃに応答して動作し、第１列ゲート回路１２０ｃによって選択されたセクター１１０ｃのローカルビットラインをグローバルビットラインＧＢＬ０〜ＧＢＬｎに各々連結する。
【００３１】
通常の読み出し動作時には、セクターのうち一つがセクター選択ブロック１３０によって選択され、選択されたセクターのローカルビットラインのうち一部が第１列ゲートブロック１２０によって選択される。したがって、選択されたセクターのローカルビットラインのうち一部が第１列ゲートブロック１２０とセクター選択ブロック１３０を通じてグローバルビットラインＧＢＬ０〜ＧＢＬｎに各々連結される。
【００３２】
続いて、第２列ゲートブロック（ｓｅｃｏｎｄ  ｃｏｌｕｍｎ  ｇａｔｅ  ｂｌｏｃｋ）１５０（図１では“Ｙ−Ｇａｔｅ”と表記）はデコーダ回路１６０からの選択信号ＹＣｓｅｌ０ｉ〜ＹＣｓｅｌ３ｉ（ｉはバースト長を示す）に応答してグローバルビットラインＧＢＬ０〜ＧＢＬｎを選択する。選択されたグローバルビットラインＧＢＬ０〜ＧＢＬｎは感知増幅ブロック１７０（図１では“ＳＡ”と表記）に連結される。感知増幅ブロック１７０はバースト長に対応する感知増幅器グループで構成され、各グループに属する感知増幅器の数はフラッシュメモリ装置１００のビット構造に従って決められうる。例えば、バースト長が４であり、フラッシュメモリ装置１００が×１６ビット構造を有する場合に、感知増幅ブロック１７０は４個の感知増幅器グループで構成され、各グループの感知増幅器の数は１６である。
【００３３】
続いて、図１を参照すると、本発明によるフラッシュメモリ装置１００はバーストイネーブル回路１８０、バースト読み出し制御回路１９０、アドレス発生回路２００、感知増幅制御回路２１０、及び放電回路２２０をさらに含む。
【００３４】
バーストイネーブル回路１８０はクロック信号ＣＬＫに同期して動作し、チップイネーブル信号ＣＥｂに応答してバーストイネーブル信号Ｂｕｒｓｔ＿ＥＮを発生する。例えば、バーストイネーブル回路１８０はチップイネーブル信号ＣＥｂがハイからローへの遷移を有し、クロック信号ＣＬＫがローからハイへの遷移を有する時に、バーストイネーブル信号Ｂｕｒｓｔ＿ＥＮをハイに活性化させる。バースト読み出し制御回路１９０はクロック信号ＣＬＫに同期して動作し、バーストイネーブル信号Ｂｕｒｓｔ＿ＥＮが活性化され、所定の時間が経過した後に、カウントアップパルス信号ＣＮＴ＿ＵＰを周期的に発生する。ここで、所定の時間は初期アドレスの入力に従ってバースト長のデータが感知増幅ブロック１７０によって十分に読み出すことができる時間である。例えば、所定の時間はクロック信号ＣＬＫの少なくとも４周期に対応する。アドレス発生回路２００はカウントアップパルス信号ＣＮＴ＿ＵＰに応答して初期アドレスの次のアドレスを発生する。先の説明のデコーダ回路１４０、１６０はアドレス発生回路２００からのアドレスをデコーディングして選択信号を発生する。
【００３５】
この実施の形態において、アドレス発生回路２００は、この分野でよく知られたように、カウンタで構成される。
【００３６】
続いて、感知増幅制御回路２１０はアドレス発生回路２００から出力されるアドレスの遷移を検出し、所定のタイミングに従って制御信号を発生する。感知増幅ブロック１７０の感知増幅器は感知増幅制御回路２１０から出力される制御信号に応答して動作するであろう。放電回路２２０はグローバルビットラインＧＢＬ０〜ＧＢＬｎに連結され、バースト読み出し制御回路１９０からのカウントアップパルス信号ＣＮＴ＿ＵＰに応答してグローバルビットラインＧＢＬ０〜ＧＢＬｎの電圧を基準電圧（例えば、接地電圧）に放電する。
【００３７】
この実施の形態において、感知増幅制御回路２１０は、この分野のよく知られたアドレス遷移検出器（ａｄｄｒｅｓ  ｔｒａｎｓｉｔｉｏｎ  ｄｅｔｅｃｔｏｒ：ＡＴＤ）で構成される。アドレス遷移検出器の例が米国特許第６．２８８．９５３号に“ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ  ＨＡＶＩＮＧ  ＳＥＮＳＥ  ＡＭＰＬＩＦＩＥＲ  ＣＯＮＴＲＯＬ  ＣＩＲＣＵＩＴ  ＲＥＳＰＯＮＤＩＮＧ  ＴＯ  ＡＮ  ＡＤＤＲＥＳＳ  ＴＲＡＮＳＩＴＩＯＮ  ＤＥＴＥＣＴＩＯＮ  ＣＩＲＣＵＩＴ”というタイトルで開示されている。
【００３８】
先の説明によると、カウントアップパルス信号ＣＮＴ＿ＵＰが生成される時に、放電回路２２０とアドレス発生回路２００が先に動作し、その次にデコーダ回路１４０、１６０はアドレス発生回路２００で生成されたアドレスをデコーディングする。すなわち、グローバルビットラインＧＢＬ０〜ＧＢＬｎの電圧はカウントアップパルス信号ＣＮＴ＿ＵＰが生成される時に、放電回路２２０を通じて放電される。
【００３９】
図１において、第１列ゲートブロック１２０、セクター選択ブロック１３０、及びデコーダ回路１４０はアドレス発生回路２００からのアドレスに応答して選択されたセクターのローカルビットラインのうち一部を選択し、選択されたローカルビットラインをグローバルビットラインに連結する列選択回路を構成する。そして、第２列ゲートブロック１５０とデコーダ回路１６０はアドレス発生回路２００からのアドレスに応答してグローバルビットラインのうち一部を選択し、選択されたグローバルビットラインを感知増幅ブロック１７０に連結される列選択回路を構成する。バーストイネーブル信号１８０とバースト読み出し制御回路１９０はクロック信号ＣＬＫとチップイネーブル信号ＣＥｂに応答してバースト読み出し動作を知らせるフラグ信号ＣＮＴ＿ＵＰを発生する信号発生回路を構成する。
【００４０】
図２は図１に示したセクター１１０ａに対応する第１列ゲート回路１２０ａ及びセクター選択回路１３０ａを示す回路図である。
【００４１】
図２を参照すると、第１列ゲート回路１２０ａは選択信号ＹＡｓｅ１０〜ＹＡｓｅ１３に応答してセクター１１０ａのローカルビットラインＢＬ０〜ＢＬｍのうち一部を選択する。ローカルビットラインＢＬ０〜ＢＬｍは複数個のグループからなり、各グループは４個のローカルビットラインで構成される。第１列ゲート回路１２０ａは各グループのローカルビットラインに各々連結されたＮＭＯＳトランジスタＭ０〜Ｍ３で構成される。各グループにおいて、１番目のＮＭＯＳトランジスタＭ０は選択信号ＹＡｓｅ１０によって共通に制御され、二番目のＮＭＯＳトランジスタＭ１は選択信号ＹＡｓｅ１１によって共通に制御される。三番目のＮＭＯＳトランジスタＭ２は選択信号ＹＡｓｅ１２によって共通に制御され、四番目のＮＭＯＳトランジスタＭ３は選択信号ＹＡｓｅ１３によって共通に制御される。第１列選択回路１２０ａによって選択されたローカルビットラインはセクター選択回路１３０ａを通じて対応するグローバルビットラインＧＢＬ０〜ＧＢＬｎに各々連結される。セクター選択回路１３０ａはグローバルビットラインＧＢＬ０〜ＧＢＬｎに各々連結されたＮＭＯＳトランジスタＭ４〜Ｍ５で構成され、ＮＭＯＳトランジスタＭ４〜Ｍ５はセクター１１０ａを選択するための選択信号ＹＢｓｅｌａによって共通に制御される。
【００４２】
選択信号ＹＡｓｅ１０、ＹＢｓｅｌａが活性化される時に、グループの一番目のローカルビットラインＢＬ０、ＢＬ４、ＢＬｍ−３はセクター選択回路１３０ａに対応するＮＭＯＳトランジスタＭ４〜Ｍ５を通じて対応するグローバルビットラインＧＢＬ０〜ＧＢＬｎに各々連結される。
【００４３】
図３は図１に示した第２列ゲートブロック１５０と感知増幅ブロック１７０の一部を示す回路図である。  
図３には、但し一グループの感知増幅器ＳＡ０〜ＳＡｉが示している。先の説明のように、各グループの感知増幅器ＳＡ０〜ＳＡｉの数はフラッシュメモリ装置１００のビット構造に従って決められる。感知増幅器グループの数はバースト長に従って決められる。第２列ゲートブロック１５０は選択信号ＹＣｓｅ１００〜ＹＣｓｅ１３０に応答して動作し、グローバルビットラインＧＢＬ０〜ＧＢＬｎのうち一部を選択的に一グループの感知増幅器ＳＡ０〜ＳＡｉに連結する。第２列ゲートブロック１５０は複数個のＮＭＯＳトランジスタＭ６〜Ｍ１３で構成され、図面に示したように連結されている。
【００４４】
図４は本発明の望ましい実施の形態による図１に示した放電回路を示す回路図である。
【００４５】
図４を参照すると、本発明による放電回路２２０はグローバルビットラインＧＢＬ０〜ＧＢＬｎに各々対応する複数個のＮＭＯＳトランジスタＭ１４〜Ｍ１６と信号発生器２２１を含む。信号発生器２２１はカウントアップパルス信号ＣＮＴ＿ＵＰに応答して放電信号ＧＢＬ＿ＤＩＳを発生する。ＮＭＯＳトランジスタＭ１４〜Ｍ１６は放電信号ＧＢＬ＿ＤＩＳに応答して動作し、対応するグローバルビットラインと接地電圧との間に並列に連結される。カウントアップパルス信号ＣＮＴ＿ＵＰがハイに活性化される時に、グローバルビットラインＧＢＬ０〜ＧＢＬｎは放電信号ＧＢＬ＿ＤＩＳによって制御される対応するＮＭＯＳトランジスタＭ１４〜Ｍ１６を通じて接地される。すなわち、カウントアップパルス信号ＣＮＴ＿ＵＰがハイに活性化される時に、グローバルビットラインＧＢＬ０〜ＧＢＬｎの電圧は放電される。
【００４６】
図５は本発明の望ましい実施の形態による感知増幅器を示す回路図である。図５を参照すると、感知増幅器ＳＡ０は複数個のＰＭＯＳトランジスタＭ２０、Ｍ２４、Ｍ２５、Ｍ２７、Ｍ２８、Ｍ３１、Ｍ３４、複数個のＮＭＯＳトランジスタＭ２１、Ｍ２２、Ｍ２３、Ｍ２６、Ｍ２９、Ｍ３０、Ｍ３１、Ｍ３４、複数個のＮＭＯＳトランジスタＭ２１、Ｍ２２、Ｍ２３、Ｍ２６、Ｍ２９、Ｍ３０、Ｍ３２、Ｍ３５、及びインバータＩＮＶ１０を含む。
【００４７】
ＰＭＯＳトランジスタＭ２０は電源電圧と感知ノードＳ０との間に連結され、制御信号ＰＬＯＡＤに従ってターンオン／オフされる。ＮＭＯＳトランジスタＭ２１は感知ノードＳ０とＮＤ１ノードとの間に連結され、ＮＤ２ノードの電圧によって制御される。ＰＭＯＳトランジスタＭ２４は電源電圧とＮＤ２ノードとの間に連結され、制御信号ｎＰＳＡＥに従ってターンオン／オフされる。ゲートがＮＤ１ノードに連結されたＮＭＯＳトランジスタＭ２２はＮＤ２ノードと接地電圧との間に連結されている。ＮＤ１ノードは第２列ゲートブロック１５０を通じて選択されたグローバルビットラインに連結されうる。ＮＤ２ノードと接地電圧との間にはＮＭＯＳトランジスタＭ２３がダイオード接続されている。ＰＭＯＳトランジスタＭ２５とＮＭＯＳトランジスタＭ２６は電源電圧とＮＤ１ノードとの間に直列連結され、ＰＭＯＳトランジスタＭ２７、Ｍ２８は電源電圧とＮＤ１ノードとの間に直列連結されている。ＰＭＯＳトランジスタＭ２５、Ｍ２７は制御信号ＰＰＲＥに従ってターンオン／オフされ、ＮＭＯＳトランジスタＭ２６はＮＤ２ノードの電圧によって制御され、ＰＭＯＳトランジスタＭ２８はバイアス電圧ＶＢＩＡＳによって制御される。
【００４８】
続いて、ＮＭＯＳトランジスタＭ２９、Ｍ３０はＮＤ１ノードと接地電圧との間に直列連結される。ＮＭＯＳトランジスタＭ２９のゲートは電源電圧に連結され、ＮＭＯＳトランジスタＭ３０のゲートは制御信号ＰＤＩＳを受け入れるように連結されている。トランジスタＭ３１、Ｍ３２、Ｍ３３は電源電圧と接地電圧との間に直列連結されている。ＰＭＯＳ及びＮＭＯＳトランジスタＭ３１、Ｍ３２は感知ノードＳ０の電圧によって制御され、ＮＭＯＳトランジスタＭ３３は制御信号ＰＤＯＴを受け入れるように連結されている。ＰＭＯＳ及びＮＭＯＳトランジスタＭ３１、Ｍ３２の共通ドレインノードにはインバータＩＮＶ１０が連結され、ＮＭＯＳトランジスタＭ３５はインバータＩＮＶ１０の出力によって制御される。ＰＭＯＳトランジスタＭ３４は電源電圧とＰＭＯＳ及びＮＭＯＳトランジスタＭ３１、Ｍ３２の共通ドレインノードの間に連結され、制御信号ＰＤＯＴによって制御される。
【００４９】
読み出し動作が実行される場合に、制御信号ｎＰＳＡＥがハイレベルからローレベルに遷移し、ＮＭＯＳトランジスタＭ２１はターンオンされる。この時に、制御信号ＰＬＯＡＤはローレベルに固定する。その次に、制御信号ＰＤＩＳがローレベルからハイレベルに遷移することによって、ＮＤ１ノード及びＳ０ノードの電圧はＮＭＯＳトランジスタＭ２９、Ｍ３０を通じて接地電圧に放電される。制御信号ＰＤＩＳがローに非活性化されることによって、ＮＤ１ノードの電圧はＮＭＯＳトランジスタＭ２１を通じて感知ノードＳ０から電流に応じて増加する。ＮＤ１ノードの電圧が増加することによって、ＮＭＯＳトランジスタＭ２２がターンオンされる。これと同時に、制御信号ＰＰＲＥが活性化されることによって、ＭＯＳトランジスタＭ２５〜Ｍ２８で構成されたバイアス回路を通じてＮＤ１ノードに電流が供給される。このような動作を通じて感知ノードＳ０が所定の電圧に設定されるであろう。
【００５０】
図６は本発明によるフラッシュメモリ装置のバースト読み出し動作を説明するためのタイミング図である。本発明によるフラッシュメモリ装置のバースト読み出し動作を参照図面に基づいて以下詳細に説明する。説明の便宜上、初期アドレスの入力に従って実行されるバースト読み出し動作時セクター１１０ａが選択されると仮定する。
【００５１】
チップイネーブル信号ＣＥｂがハイレベルからローレベルに遷移すると、バーストイネーブル回路１８０はクロック信号ＣＬＫに同期してバーストイネーブル信号Ｂｕｒｓｔ＿ＥＮをハイに活性化させる。バースト読み出し制御回路１９０はバーストイネーブル信号Ｂｕｒｓｔ＿ＥＮの活性化に応答して動作する。外部から提供される初期アドレスはアドレス発生回路２００にロードされ、そのようにロードされたアドレスはデコーダ回路１４０、１６０に伝達される。デコーダ回路１４０は入力アドレスをデコーディングして選択信号ＹＡｓｅ１０〜ＹＡｓｅ１３、ＹＢｓｅｌａ〜ＹＢｓｅｌｃを生成する。これと同時に、デコーダ回路１６０は入力アドレスをデコーディングして選択信号ＹＣｓｅｌ０ｉ〜ＹＣｓｅｌ３ｉを発生する。
【００５２】
選択されたセクター１１０ａに対応する第１列ゲート回路１２０ａは選択信号ＹＡｓｅ１０〜ＹＡｓｅ１３に応答してセクター１１０ａのローカルビットラインＢＬ０〜ＢＬｍのうち一部を選択し、選択されたローカルビットラインはセクター選択回路１３０ａを通じて対応するグローバルビットラインＧＢＬ０〜ＧＢＬｎに各々連結される。第２列ゲートブロック１５０は選択信号ＹＣｓｅｌ０ｉ〜ＹＣｓｅｌ３ｉに応答してグローバルビットラインを選択的に感知増幅ブロック１７０に連結する。感知増幅制御回路２１０はアドレス発生回路２００から出力されるアドレスの遷移に応答して感知増幅器の制御信号ＰＤＩＳ、ＰＰＲＥ、ＰＤＯＴ、ＰＬＯＡＤ、ｎＰＳＡＥを生成する。制御信号ＰＤＩＳ、ＰＰＲＥ、ＰＤＯＴ、ＰＬＯＡＤ、ｎＰＳＡＥの生成による感知増幅器の動作は先の説明と同様である。
【００５３】
初期アドレスが入力され、感知増幅器ＳＡ０の制御信号ＰＤＩＳが活性化される時に、図５及び図７を参照すると、感知増幅器ＳＡ０に連結されたグローバルビットラインＧＢＬ０は感知増幅器ＳＡ０のＮＭＯＳトランジスタＭ２９、Ｍ３０を通じて放電される。この時に、放電信号ＧＢＬ＿ＤＩＳがローに非活性化されているので、放電回路２２０を構成するＮＭＯＳトランジスタＭ１４はターンオフされる。すなわち、初期アドレスの入力に従って実行されるバースト読み出し動作時、一部グローバルビットラインの電圧は感知増幅ブロック１７０を通じて放電される。
【００５４】
初期アドレスに対する感知動作が完了すると、バースト読み出し制御回路１９０は次のバースト読み出し動作のためのアドレスを生成するように、クロック信号ＣＬＫに同期してカウントアップパルス信号ＣＮＴ＿ＵＰを発生する。カウントアップパルスＣＮＴ＿ＵＰが活性化されることによって、放電回路２２０の信号発生器２２１は放電信号ＧＢＬ＿ＤＩＳを発生し、その結果、ＮＭＯＳトランジスタＭ１４〜Ｍ１６がターンオンされる。これはグローバルビットラインＧＢＬ０〜ＧＢＬｎの電圧が放電されることを意味する。これと同時に、アドレス発生回路２００はカウントアップパルス信号ＣＮＴ＿ＵＰの活性化に応答して次のバースト読み出し動作のためのアドレスを発生する。そのように生成されたアドレスはデコーダ回路１４０、１６０に伝達され、感知増幅制御回路２１０はアドレス発生回路２００からのアドレスの遷移に応答して感知増幅器の制御信号を発生する。選択されたセクターのローカルビットラインとグローバルビットラインを選択する動作は先の説明と同様であるので、それに対する説明は省略する。同様に、制御信号の生成による感知増幅器の動作も先の説明と同様であるので、それに対する説明は省略する。
【００５５】
すなわち、図７に示したように、放電信号ＧＢＬ＿ＤＩＳの活性化に従ってＮＭＯＳトランジスタＭ１４がターンオンされて、グローバルビットラインＧＢＬ０の電圧は放電される。この時に、アドレスの出コーディング結果に従って選択されるＮＭＯＳトランジスタＭ０、Ｍ１４、Ｍ６はターンオフ状態を維持する。結果的に、アドレスデコーディング動作が実行される以前に、グローバルビットラインＧＢＬ０〜ＧＢＬｎの電圧は本発明の放電回路２２０によって先に放電される。
【００５６】
以上、本発明による回路の構成及び動作を上述の説明及び図面に従って図示したが、これは例をあげて説明したものに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変形及び変更が可能であることはもちろんである。
【図面の簡単な説明】
【００５７】
【図１】本発明によるフラッシュメモリ装置を示すブロック図である。
【図２】図１に示したセクターに対応する第１列ゲート回路及びセクター選択回路を示す回路図である。
【図３】図１に示した第２列ゲートブロックと感知増幅ブロックの一部を示す回路図である。
【図４】本発明の望ましい実施の形態による図１に示した放電回路を示す回路図である。
【図５】本発明の望ましい実施の形態による感知増幅器を示す回路図である。
【図６】本発明によるフラッシュメモリ装置のバースト読み出し動作を説明するためのタイミング図である。
【図７】本発明によるバースト読み出し動作時、一つのグローバルビットラインに対応する回路構成を示す回路図である。
【符号の説明】
【００５８】
１００  フラッシュメモリ装置
１１０  メモリセルアレイ
１２０  第１列ゲートブロック
１３０  セクター選択回路
１４０，１６０  デコーダ回路
１７０  感知増幅ブロック
１８０  バーストイネーブル回路
１９０  バースト読み出し制御回路
２００  アドレス発生回路
２１０  感知増幅制御回路
２２０  放電回路
２３０  データ出力回路
【図１】
2004296070.tif 000003
【図２】
2004296070.tif 000004
【図３】
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【図４】
2004296070.tif 000006
【図５】
2004296070.tif 000007
【図６】
2004296070.tif 000008
【図７】
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