(57)【要約】【課題】出力感度を低下させることなく、小型化をはかることができる半導体加速度センサの製造方法を提供する。【解決手段】ＳＯＩ基板１からなるフレーム２と、フレーム２内に配置された錘部３と、錘部３をフレーム２に吊り下げるように連結するビーム４とを備えてなる半導体加速度センサの製造方法であって、ドライエッチングによりＳＯＩ基板１の支持基板であるＳｉ支持基板１０側から中間酸化膜層であるＳｉＯ２層１１まで垂直に掘り込み掘込部相当箇所１３を形成する工程と、ウエットエッチングにより掘込部相当箇所１３の内壁を掘り込み掘込部１４を形成するとともに、ＳｉＯ２層１１近傍のコーナーに面取り部１５を形成する工程とを備えてなる。【選択図】　図１
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【特許請求の範囲】
【請求項１】
ＳＯＩ基板からなるフレームと、該フレーム内に配置された錘部と、該錘部を前記フレームに吊り下げるように連結するビームとを備えてなる半導体加速度センサの製造方法であって、
ドライエッチングにより前記ＳＯＩ基板の支持基板側から中間酸化膜層まで垂直に掘り込み掘込部相当箇所を形成する工程と、
ウエットエッチングにより前記掘込部相当箇所の内壁を掘り込み掘込部を形成するとともに、前記中間酸化膜層近傍のコーナーに面取り部を形成する工程とを備えてなる半導体加速度センサの製造方法。
【請求項２】
ＳＯＩ基板からなるフレームと、該フレーム内に配置された錘部と、該錘部を前記フレームに吊り下げるように連結するビームとを備えてなる半導体加速度センサの製造方法であって、
ドライエッチングにより前記ＳＯＩ基板の支持基板側から中間酸化膜層に至る前で前記Ｓｉ層が所望の量だけわずかに残るように垂直に掘り込み掘込部相当箇所を形成する工程と、
ウエットエッチングにより前記工程で残した支持基板を除去し、前記掘込部相当箇所の内壁を掘り込み掘込部を形成するとともに、前記中間酸化膜層近傍でコーナーに面取り部を形成する工程とを備えてなる半導体加速度センサの製造方法。
【請求項３】
前記ウエットエッチングが、異方性エッチングである請求項１又は請求項２に記載の半導体加速度センサの製造方法。
【請求項４】
前記ウエットエッチングが、等方性エッチングである請求項１又は請求項２に記載の半導体加速度センサの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば自動車、航空機及び家電製品に用いられる半導体加速度センサの製造方法に関するものである。
【０００２】
【従来の技術】
従来の半導体加速度センサとしては、半導体基板からなるフレームと、フレーム内に配置された錘部と、錘部をフレームに吊り下げるように連結するビームとを備えてなり、錘部とフレームとビームとの境界部分の角を滑らかにしＲ出ししたものがある。
【０００３】
この半導体加速度センサの製造方法は、例えば、ＫＯＨ等によりシリコンウエハに対して異方性エッチングを行い、その後さらに等方性により上述の境界部分の角に対してＲ出しを行うものである（特許文献１参照）。
【０００４】
この半導体加速度センサでは、異方性エッチングにより、切欠部の最下部の幅は、切欠部の最上部であるビームの幅よりも大きく、傾斜するように広がっている。
【０００５】
【特許文献１】
特開昭６４−１８０６３号公報（図３）
【０００６】
【発明が解決しようとする課題】
ところが、上述のような半導体加速度センサにおいては、半導体加速度センサのサイズを変えずにビームの幅を増加させる場合は、錘部の部分が相対的に減少することになるので、出力感度が低下するという問題点があった。
【０００７】
また、半導体加速度センサでは、異方性エッチングにより、切欠部の最下部の幅は、切欠部の最上部であるビームの幅よりも大きく、傾斜するように広がっているので、錘部を効率的に形成することが難しく、小型化には不向きであるという問題点があった。
【０００８】
本発明は上記問題点を改善するためになされたものであり、出力感度を低下させることなく、小型化をはかることができる半導体加速度センサの製造方法を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
請求項１に記載の半導体加速度センサの製造方法は、図１、図２にその一例を示すように、ＳＯＩ基板１からなるフレーム２と、フレーム２内に配置された錘部３と、錘部３をフレーム２に吊り下げるように連結するビーム４とを備えてなる半導体加速度センサの製造方法であって、ドライエッチングによりＳＯＩ基板１の支持基板（Ｓｉ支持基板１０）側から中間酸化膜層（ＳｉＯ２層１１）まで垂直に掘り込み掘込部相当箇所１３を形成する工程と、ウエットエッチングにより掘込部相当箇所１３の内壁を掘り込み掘込部１４を形成するとともに、中間酸化膜層（ＳｉＯ２層１１）近傍のコーナーに面取り部１５を形成する工程とを備えてなることを特徴とするものである。
【００１０】
また、請求項２に記載の半導体加速度センサは、図５、図６にその一例を示すように、ＳＯＩ基板１からなるフレーム２と、フレーム２内に配置された錘部３と、錘部３をフレーム２に吊り下げるように連結するビーム４とを備えてなる半導体加速度センサの製造方法であって、ドライエッチングによりＳＯＩ基板１の支持基板（Ｓｉ支持基板１０）側から中間酸化膜層（ＳｉＯ２層１１）に至る前でＳｉ層（１０）が所望の量だけわずかに残るように垂直に掘り込み掘込部相当箇所１３を形成する工程と、ウエットエッチングにより前記工程で残した支持基板（Ｓｉ層１０）を除去し、掘込部相当箇所１３の内壁を掘り込み掘込部１４を形成するとともに、中間酸化膜層（ＳｉＯ２層１１）近傍でコーナーに面取り部１５を形成する工程とを備えてなることを特徴とするものである。
【００１１】
また、請求項３に記載の半導体加速度センサの製造方法は、請求項１又は請求項２に記載の発明において、ウエットエッチングが、異方性エッチングであることを特徴とするものである。
【００１２】
また、請求項４に記載の半導体加速度センサの製造方法は、請求項１又は請求項２に記載の発明において、ウエットエッチングが、等方性エッチングであることを特徴とするものである。
【００１３】
【発明の実施の形態】
本発明の第１実施形態を図１及び図２に基づいて説明する。図１は、本発明の第１実施形態に係る半導体加速度センサの製造工程を示す断面図であり、図２は、半導体加速度センサを示す説明図である。なお、図１は、図２におけるＡ−Ａ断面に相当する箇所における断面図を示したものである。また、図２（ａ）は、半導体加速度センサの上面概略図であり、図２（ｂ）は、断面図であるが、図２（ａ）では、図２（ｂ）の上面の酸化膜５、窒化膜６の層を簡略のため省略して示している。
【００１４】
第１実施形態における半導体加速度センサは、図２に示すように、半導体基板として例えばｎ型のＳＯＩ（ｓｉｌｉｃｏｎ　ｏｎ　ｉｎｓｕｌａｔｏｒ）基板１からなるフレーム２と、フレーム２内に配置された錘部３と、錘部３をフレーム２に吊り下げるように連結、例えば片持ち支持する例えば２本のビーム４とを備えてなる。なお、ＳＯＩ基板１は、表面側であるＳｉ活性層１２と、中間酸化膜層であるＳｉＯ２層１１と、裏面層であるＳｉ支持基板１０から構成されている。
【００１５】
以下に、第１実施形態における半導体加速度センサの製造工程を図１、図２に基づいて説明する。まず、ＳＯＩ基板１の上下に、熱酸化によって酸化膜５を形成する。次に、例えばフォトリソ工程、エッチング工程により所望の箇所への窓（図示せず）開け、ｐ型不純物注入、拡散工程を繰り返すことにより、歪みゲージとして利用する感応抵抗７と、配線として利用する拡散配線抵抗８とを形成する。
【００１６】
次に、例えば減圧ＣＶＤ法によりＳＯＩ基板の上下面の各酸化膜５に窒化膜６を形成し、フォトリソ工程、エッチング工程等により所望の箇所に電極パッドコンタクト用窓（図示せず）開けを行い、スパッタリング法により電極パッドとして用いる例えばＡｌ−Ｓｉ金属膜９を成膜した後、フォトリソ工程、エッチング工程等により所望の配線パターン（図示せず）を形成することで、図１（ａ）に示すように、ＳＯＩ基板１の表面側（Ｓｉ活性層１２側）に感応抵抗７、拡散配線抵抗８、金属膜９等を形成する。
【００１７】
次に、例えば、フォトリソ工程、エッチング工程により錘部３に相当する箇所下面の所望の箇所に窓（図示せず）開けを行い、図１（ｂ）に示すように、ドライエッチング、例えばＤＲＩＥ（ディープ　リアクティブ　イオン　エッチング）によりＳＯＩ基板１のＳｉ支持基板１０側からＳｉＯ２層１１が露出するまで垂直に掘り込み掘込部相当箇所１３を形成する。なお、通常のＲＩＥ（リアクティブ　イオン　エッチング）は、対象厚みが数千オングストロームであるが、ＤＲＩＥは、ドライで深く掘るための手法であり、対象厚みが数十μｍ〜数百μｍである。
【００１８】
次に、図１（ｃ）に示すように、ウエットエッチング、例えばＴＭＡＨ（テトラメチルアンモニウムハイドロゲン）溶液等のアルカリ溶液を用いた異方性エッチングにより、垂直に形成した掘込部相当箇所１３の内壁をＳＯＩ基板１と垂直方向である横方向に、例えば１０μｍ程度エッチングすることにより掘込部１４を形成し、掘込部１４内壁とビーム４（図２（ａ）参照）に相当する箇所との間でＳｉＯ２層近傍のコーナーに面取り部１５を形成する。
【００１９】
そして、フォトリソ工程、エッチング工程等により錘部３に相当する箇所上面の所望の箇所に窓（図示せず）開けを行い、ＴＭＡＨ等のアルカリ溶液を用いたＳｉ活性層１２の異方性ウエッチング、及びＨＦ系溶液によるＳｉＯ２層１１のエッチング除去を行うことで、フレーム２と錘部３とを切り離し、図２に示すように、錘部３を吊り下げるように片持ち支持するビーム４（図２（ａ）参照）を形成する。
【００２０】
かかる半導体加速度センサの製造方法においては、ドライエッチングによりＳＯＩ基板１のＳｉ支持基板１０側からＳｉＯ２層１１まで垂直に掘り込み掘込部相当箇所１３を形成する工程と、ウエットエッチングにより掘込部相当箇所１３の内壁を掘り込み掘込部１４を形成するとともに、ＳｉＯ２層１１近傍のコーナーに面取り部１５を形成する工程とを備えてなるため、半導体加速度センサは、掘込部１４内壁とビーム４との間でＳｉＯ２層１１近傍のコーナーに面取り部１５を備えながらも、ＳＯＩ基板１のＳｉ支持基板１０側からの掘り込みはＳＯＩ基板１に対して略垂直であるので、出力感度を低下させることなく、小型化がはかれる半導体加速度センサを製造することができる。
【００２１】
また、ウエットエッチングを異方性エッチングとすることで、垂直であるＳＯＩ基板１のＳｉ支持基板１０側からの掘り込み面と常に一定角で、１０μｍ程度の微小な面取り部１５を備えた半導体加速度センサを製造することができる。
【００２２】
次に、ウエットエッチングが等方性エッチングである実施形態を、本発明の第２実施形態として図３及び図４に基づいて説明する。図３は、本発明の第２実施形態に係る半導体加速度センサの製造工程を示す断面図であり、図４は、半導体加速度センサを示す断面図である。なお、第１実施形態との同一箇所には同一符号を付して、共通部分の説明は省略する。
【００２３】
以下に、第２実施形態における半導体加速度センサの製造工程を図３、図４に基づいて説明する。なお、第２実施形態においては、半導体加速度センサの製造工程に示す図３（ａ）、（ｂ）は、第１実施形態の各々図１（ａ）、（ｂ）に示す工程と同様であるので詳細な説明は省略する。
【００２４】
次に、図３（ｂ）に示す工程の後、図３（ｃ）に示すように、ウエットエッチング、例えばＨＦとＨＮＯ３を所定の割合で混合した混合溶液を用いた等方性エッチングにより、垂直に形成した掘込部相当箇所１３の内壁をＳＯＩ基板１と垂直方向である横方向に、例えば１０μｍ程度エッチングすることで掘込部１４を形成し、掘込部１４内壁とビーム４（図２参照）に相当する箇所との間でＳｉＯ２層１１近傍のコーナーに面取り部１５を形成する。
【００２５】
そして、図４に示すように、フレーム２と錘部３とを第１実施形態と同様に切り離し、錘部３を吊り下げるように片持ち支持するビーム４を形成する。
【００２６】
かかる半導体加速度センサの製造方法においては、ウエットエッチングを等方性エッチングとすることで、掘込部１４内壁とビーム４とのコーナーに面取り部１５を形成するだけではなく、ビーム４の略中腹部にかけてビーム４を裏面側から全体的に凹状とすることが可能となり、応力分散がはかれ、耐衝撃性が向上する半導体加速度センサを製造することができる。
【００２７】
次に、その他の実施形態を、本発明の第３実施形態として図５及び図６に基づいて説明する。図５は、本発明の第３実施形態に係る半導体加速度センサの製造工程を示す断面図であり、図６は、半導体加速度センサを示す断面図である。なお、第１実施形態との同一箇所には同一符号を付して、共通部分の説明は省略する。
【００２８】
以下に、第３実施形態における半導体加速度センサの製造工程を図５、図６に基づいて説明する。なお、第３実施形態においては、半導体加速度センサの製造工程を示す図５（ａ）は、第１実施形態の図１（ａ）に示す工程と同様であるので詳細な説明は省略する。
【００２９】
次に、図５（ａ）に示す工程の後、図５（ｂ）に示すように、ドライエッチング、例えばＤＲＩＥによりＳＯＩ基板１のＳｉ支持基板１０側からＳｉＯ２層１１に至る前でＳｉ層１０が所望の量だけわずかに残るように垂直に掘り込み、掘込部相当箇所１３を形成する。なお、わずかに残すＳｉ層１０の所望の量は、２０μｍ程度以下であることが好ましい。
【００３０】
そして、図５（ｃ）に示すように、ウエットエッチング、例えばＨＦとＨＮＯ３を所定の割合で混合した混合溶液を用いた等方性エッチングにより、図５（ｂ）で残したＳｉ層１０を除去してＳｉＯ２層１１が露出するまでエッチングするとともに、掘込部相当箇所１３の内壁をＳＯＩ基板と垂直方向である横方向に、例えば１０μｍ程度エッチングし、最後に、例えばＨＦ溶液を用いたウエットエッチングにより、ＳｉＯ２層１１をエッチング除去して、掘込部１４を形成するとともに、掘込部１４内壁とビーム４に相当する箇所との間のコーナーに面取り部１５を形成する。なお、このウエットエッチングとしては、等方性エッチングだけではなく、所望の溶液を用いた異方性エッチングであってもよい。
【００３１】
そして、フレーム２と錘部３とを第１実施形態と同様に切り離し、図６に示すように、錘部３を吊り下げるように片持ち支持するビーム４（図２（ａ）参照）を形成する。
【００３２】
かかる半導体加速度センサの製造方法においては、ドライエッチングによりＳＯＩ基板１のＳｉ支持基板１０側からＳｉＯ２層１１に至る前でＳｉ層１０が所望の量だけわずかに残るように垂直に掘り込み掘込部相当箇所１３を形成する工程と、ウエットエッチングにより前記工程で残したＳｉ層１０を除去し、掘込部相当箇所１３の内壁を掘り込みながら掘込部１４を形成するとともに、ＳｉＯ２層１１近傍でコーナーに面取り部１５を形成する工程とを備えてなるため、半導体加速度センサは、掘込部１４内壁とビーム４との間でＳｉＯ２層１１近傍のコーナーに面取り部１５を備えながらも、ＳＯＩ基板１のＳｉ支持基板１０側からの掘り込みはＳＯＩ基板１に対して略垂直であるので、出力感度を低下させることなく、小型化がはかれる半導体加速度センサを製造することができる。
【００３３】
なお、第１実施形態乃至第３実施形態においては、半導体加速度センサは、フレーム２と、フレーム２内に配置された錘部３と、錘部３をフレーム２に吊り下げるように片持ち支持するビーム４とを備え、１軸方向の加速度を検出対象ているが、ビーム４は片持ち支持に限ったものではなく、２軸方向の加速度を検出対象とする両持ち支持や、３軸方向の加速度を検出対象とする種々の支持や、その他の支持方法であっても勿論よい。
【００３４】
また、第１実施形態乃至第３実施形態においては、錘部３をフレーム２から切り離す工程は、掘込部１４を形成し、掘込部１４内壁とビーム４との間のコーナーに面取り部１５を形成する工程の後に実施しているが、裏面から掘込部１４を形成し、上面から錘部３をフレーム２から切り離した後、掘込部１４内壁とビーム４との間のコーナーに面取り部１５を形成する工程を実施してもよい。
【００３５】
【発明の効果】
上記のように本願の請求項１に係る発明の半導体加速度センサの製造方法にあっては、ドライエッチングによりＳＯＩ基板のＳｉ支持基板側からＳＯＩ基板の中間酸化膜層まで垂直に掘り込み掘込部相当箇所を形成する工程と、ウエットエッチングにより掘込部相当箇所の内壁を掘り込み掘込部を形成するとともに、ＳＯＩ基板の中間酸化膜層近傍のコーナーに面取り部を形成する工程とを含んでなるため、半導体加速度センサは、掘込部内壁とビームとの間で中間酸化膜層近傍のコーナーに面取り部を備えながらも、ＳＯＩ基板のＳｉ支持基板側からの掘り込みはＳＯＩ基板に対して略垂直であるので、出力感度を低下させることなく、小型化がはかれる半導体加速度センサを製造することができるという効果を奏する。
【００３６】
また、請求項２に係る発明の半導体加速度センサの製造方法にあっては、ドライエッチングによりＳＯＩ基板のＳｉ支持基板側からＳＯＩ基板の中間酸化膜層に至る前でＳｉ層が所望の量だけわずかに残るように垂直に掘り込み掘込部相当箇所を形成する工程と、ウエットエッチングにより前記工程で残したＳｉの支持基板を除去し、掘込部相当箇所の内壁を掘り込み掘込部を形成するとともに、ＳＯＩ基板の中間酸化膜層近傍でコーナーに面取り部を形成する工程とを含んでなるので、半導体加速度センサは、掘込部内壁とビームとの間で中間酸化膜層近傍のコーナーに面取り部を備えながらも、ＳＯＩ基板のＳｉ支持基板側からの掘り込みはＳＯＩ基板に対して略垂直であるので、出力感度を低下させることなく、小型化がはかれる半導体加速度センサを製造することができるという効果を奏する。
【００３７】
また、請求項３に係る発明の半導体加速度センサの製造方法にあっては、請求項１又は請求項２に記載の発明において、ウエットエッチングが、異方性エッチングであるので、垂直であるＳＯＩ基板のＳｉ支持基板側からの掘り込み面と常に一定角で、１０μｍ程度の微小な面取り部を備えた半導体加速度センサを製造することができるという効果を奏する。
【００３８】
また、請求項４に係る発明の半導体加速度センサの製造方法にあっては、請求項１又は請求項２に記載の発明において、ウエットエッチングが、等方性エッチングであるので、掘込部内壁とビームとのコーナーに面取り部を形成するだけではなく、ビームの略中腹部にかけてビームを裏面側から全体的に凹状とすることが可能となり、応力分散がはかれ、耐衝撃性が向上する半導体加速度センサを製造することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体加速度センサの製造工程を示す説明図である。
【図２】本発明の第１実施形態に係る半導体加速度センサを示す説明図である。
【図３】本発明の第２実施形態に係る半導体加速度センサの製造工程を示す説明図である。
【図４】本発明の第２実施形態に係る半導体加速度センサを示す断面図である。
【図５】本発明の第３実施形態に係る半導体加速度センサの製造工程を示す説明図である。
【図６】本発明の第３実施形態に係る半導体加速度センサを示す断面図である。
【符号の説明】
１　ＳＯＩ基板
２　フレーム
３　錘部
４　ビーム
５　酸化膜
６　窒化膜
７　感応抵抗
８　拡散配線抵抗
９　金属膜
１０　Ｓｉ支持基板
１１　ＳｉＯ２層
１２　Ｓｉ活性層
１３　掘込部相当箇所
１４　掘込部
１５　面取り部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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