(57)【要約】【課題】リフレッシュ処理が必要なメモリを有する情報処理装置の資源、および、消費電力の節約が図れることができるようにする。【解決手段】８ＭバイトのＤＲＡＭ２４のメモリバンク６１が、１６Ｋ個のセルからなる領域６１−１乃至６１−４０９５に区分され、かつ、そのうちの所定の領域６１−ｋには、領域６１−１乃至６１−４０９５のそれぞれに対する４０９６個のリフレッシュ可否情報が格納される。リフレッシュ制御部５２は、リフレッシュ可否情報領域８１のうちの８ビット分のデータのみをリフレッシュ判定レジスタ５５に格納し、格納されたデータのうちの、リフレッシュ処理を行うことを表す「１」に対応するメモリバンク６１の領域に対して、リフレッシュ処理の指令を表すリフレッシュ信号を出力する。本発明は、ＤＡＲＡＭに適応可能である。【選択図】　　　図５
2004095122.tif 000002
【特許請求の範囲】
【請求項１】
１個以上のメモリバンクを有し、前記各メモリバンクが有する複数のセルのそれぞれに電荷を充電させることによりデータを記憶するデータ記憶部と、
前記データ記憶部を所定の数のセルごとに区分した複数の記憶領域に対して再充電処理を行う再充電処理手段と、
複数に区分された前記記憶領域のそれぞれに対して再充電処理を行うか否かを示す再充電可否情報を前記データ記憶部内に記憶させるように制御する記憶制御処理手段と、
前記再充電可否情報に基づいて、前記記憶領域のそれぞれに対して再充電処理が行われるように前記再充電処理手段を制御する指令を出力する再充電制御処理手段と
を備えることを特徴とする情報処理装置。
【請求項２】
前記データ記憶部に記憶されている、複数の前記記憶領域に対する前記再充電可否情報のうち、全ての前記記憶領域の数より少ない所定数分の前記記憶領域に対応する前記再充電可否情報を前記データ記憶部から取得し記憶する再充電判定情報レジスタをさらに備え、
前記再充電制御処理手段は、前記再充電判定情報レジスタ内の前記再充電可否情報に基づいて、前記記憶領域の再充電処理が行われるように前記再充電処理手段を制御する指令を出力する
ことを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記再充電判定情報レジスタは、前記データ記憶部から所定数分だけ取得した前記再充電可否情報の全てに対応する前記記憶領域に対して、前記再充電処理手段による再充電処理が行われると、前記データ記憶部から所定数分の前記再充電判定情報を更に取得し記憶する
ことを特徴とする請求項２に記載の情報処理装置。
【請求項４】
前記再充電可否情報が記憶されている先頭アドレスを記憶する先頭アドレス記憶手段をさらに備え、
前記再充電判定情報レジスタは、前記先頭アドレス記憶手段に記憶された前記先頭アドレスに基づいて、前記データ記憶部から所定数分の前記再充電可否情報を取得し記憶する
ことを特徴とする請求項３に記載の情報処理装置。
【請求項５】
１個以上のメモリバンクを有し、前記各メモリバンクが有する複数のセルのそれぞれに電荷を充電させることによりデータを記憶するデータ記憶部を備える情報処理装置の情報処理方法において、
所定の数のセルごとに区分された複数の記憶領域に対して再充電処理を行う再充電処理工程と、
複数に区分された前記記憶領域のそれぞれに対して再充電処理を行うか否かを示す再充電可否情報を前記データ記憶部内に記憶させるように制御する記憶制御処理工程と、
前記再充電可否情報に基づいて、前記記憶領域のそれぞれに対して再充電処理を行うように前記再充電処理工程での処理を制御する指令を出力する再充電制御処理工程と
を備えることを特徴とする情報処理方法。
【請求項６】
１個以上のメモリバンクを有し、前記各メモリバンクが有する複数のセルのそれぞれに電荷を充電させることによりデータを記憶するデータ記憶部を備えるコンピュータに、
所定の数のセルごとに区分された複数の記憶領域に対して再充電処理を行う再充電処理工程と、
複数に区分された前記記憶領域のそれぞれに対して再充電処理を行うか否かを示す再充電可否情報を前記データ記憶部内に記憶させるように制御する記憶制御処理工程と、
前記再充電可否情報に基づいて、前記記憶領域のそれぞれに対して再充電処理を行うように前記再充電処理工程での処理を制御する指令を出力する再充電制御処理工程と
を実行させることを特徴とするプログラム。
【請求項７】
１個以上のメモリバンクを有するメモリにおいて、
電荷を充電させることによりデータを記憶する複数のセルを所定の数ごとに区分した記憶領域のそれぞれに対して再充電処理を行う再充電処理手段と、
前記記憶領域のそれぞれに対して再充電処理を行うか否かを示す再充電可否情報が記憶されている前記記憶領域から、前記再充電可否情報を取得する再充電可否情報取得処理手段と、
前記再充電可否情報取得処理手段により取得された前記再充電可否情報に基づいて、前記記憶領域のそれぞれに対して再充電処理が行われるように前記再充電処理手段を制御する指令を出力する再充電制御処理手段と
を備えることを特徴とするメモリ。
【請求項８】
複数の前記記憶領域に対する前記再充電可否情報のうち、全ての前記記憶領域の数より少ない所定数分の前記記憶領域に対応する前記再充電可否情報を記憶する再充電判定情報レジスタをさらに備え、
前記再充電可否情報取得処理手段は、取得した前記再充電可否情報を前記再充電判定情報レジスタに記憶させ、
前記再充電制御処理手段は、前記再充電判定情報レジスタ内の前記再充電可否情報に基づいて、前記記憶領域の再充電処理が行われるように前記再充電処理手段を制御する指令を出力する
ことを特徴とする請求項７に記載のメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、情報処理装置および方法、プログラム、並びにメモリに関し、特に、リフレッシュ処理が必要なメモリを有する情報処理装置の資源、および、消費電力の節約が図れることができるようにした情報処理装置および方法、プログラム、並びにメモリに関する。
【０００２】
【従来の技術】
大容量のデータを一時的に記憶し、かつ、読み出すことが可能なメモリの代表的なものとして、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が普及しつつある。
【０００３】
ＤＲＡＭは、コンデンサと同様の構成で電荷を蓄える複数のセルからなるメモリバンクを１つ以上有しており、その記憶の原理は、各セルのそれぞれにデジタルデータに対応させて電荷を充電させ、その電荷の有無のパターンによりデータを記憶させるというものである。また、ＤＲＡＭのデータの読み出し動作の原理は、所定のセルに充電された電荷を読み出し、増幅器により増幅した後、データとして読み出すというものである。
【０００４】
ところで、上述したセルに蓄えられる電荷は、そのままアクセスされない状態（読み出されない状態）で放置されると放電してしまい、結果として、データが破壊されてしまう。そこで、全てのセルのそれぞれに充電された電荷を、所定の時間間隔で増幅器に読み出して増幅し、元のセルに戻すと言う、いわゆる、リフレッシュ処理が必要となる。ＤＲＡＭは、このリフレッシュ処理を所定の時間間隔で繰り返すことによりデータを記憶し続けることができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述したように、リフレッシュ処理は、全てのセル（ＤＲＡＭの全記憶領域）に対して、一定の時間間隔で繰り返し充電処理が実行されることが多く、その処理に大きな電力が消費されてしまうという課題があった。
【０００６】
そこで、この課題を解決するために、ＤＲＡＭの全記憶領域のうちの、リフレッシュ処理が必要な領域のみに対して、個別にリフレッシュ処理を行う手法が提案されている（例えば、特許文献１参照）。
【０００７】
図１は、そのような手法が適用される情報処理装置のうちのデータ記憶部分の構成例を表している。
【０００８】
即ち、図１に示されるように、情報処理装置の従来のデータ記憶部分には、情報処理装置全体の処理を制御するＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１、ＣＰＵ１の制御に基づいて、ＤＲＡＭ３に対するデータの記憶の制御を行うＤＲＡＭコントローラ２、ＤＲＡＭ３、および、ＤＲＡＭ３が、複数の記録領域（セル群）に区分され、その区分された記録領域が１回のリフレッシュ処理の単位とされる場合、区分された全ての記憶領域のそれぞれに対して、電荷の再充電を行うか否かを指令する情報（以下、そのような情報を、リフレッシュ可否情報と称する）が記憶されるリフレッシュ可否情報レジスタ４が設けられている。
【０００９】
ＤＲＡＭコントローラ２には、リフレッシュ可否情報レジスタ４の内容に基づいて、ＤＲＡＭ３に対して、上述したリフレッシュ処理の実行を制御するリフレッシュ制御部２−１が設けられている。
【００１０】
図１に示される全体（データ記憶部分）のデータの記憶、および、その読み出しに関する動作については、例えば、特許文献１にその詳細が開示されている。従って、ここでは、それらの説明は省略し、以下、リフレッシュ処理についてのみ説明する。
【００１１】
例えば、いま、ＤＲＡＭ３は、６４個のセルを有しており（６４ビットのＤＲＡＭ３であり）、そのうちの８個のセル毎にリフレッシュ処理が行われるとする。即ち、ＤＲＡＭ３は、８個のセルからなる８つの記憶領域（＝６４［個］／８［個／記憶領域］）に区分され、その８つの記憶領域のそれぞれがリフレッシュ処理の１単位とされる。
【００１２】
この場合、リフレッシュ可否情報レジスタ４には、８つの記憶領域のそれぞれに対するリフレッシュ可否情報が記憶される。具体的には、例えば、所定の記憶領域に対応するリフレッシュ可否情報として、「１」と「０」のうちのいずれか一方の値が記憶される。「１」は、リフレッシュ処理を行うことを表しており、それに対して、「０」は、リフレッシュ処理を行わないことを表している。従って、リフレッシュ可否情報レジスタ４には、８つの記憶領域のそれぞれのリフレッシュ可否情報を表す８ビットのデータが格納される。
【００１３】
リフレッシュ制御部２−１は、このリフレッシュ可否情報レジスタ４に格納された８ビットのデータの各ビットデータのそれぞれを順次読み出し、読み出したビットデータ（リフレッシュ可否情報）が「１」であった場合、そのビットデータに対応する記憶領域に対して、リフレッシュ処理を実行する。これに対して、リフレッシュ制御部２−１は、読み出したビットデータ（リフレッシュ可否情報）が「０」であった場合、そのビットデータに対応する記憶領域に対して、リフレッシュ処理を抑制する（リフレッシュ処理の実行を禁止する）。
【００１４】
これにより、リフレッシュ処理による消費電力の低減が可能となり、さらに、リフレッシュ処理による読み出し処理の遅延の抑制と、読み出し処理の高速化が可能になる。
【００１５】
ところで、上述した例のように、ＤＲＡＭ３の容量が小さい場合（上述した例では、６４ビットの場合）、リフレッシュ可否情報の個数も少なく（上述した例では、８個であり）、それに伴い、リフレッシュ可否情報を記憶するリフレッシュ可否情報レジスタ４も小さくなり（上述した例では、８ビットのレジスタであり）、特に大きな問題は生じない。
【００１６】
しかしながら、実際のＤＲＡＭ３の容量は、上述した例に比較して遥かに大きく、その分、リフレッシュ可否情報の個数も多くなり、その結果、リフレッシュ可否情報レジスタ４も大きなものとなってしまう。例えば、ＤＲＡＭ３の容量が８Ｍバイトとされ、かつ、リフレッシュ処理の単位が１６Ｋビット（１６Ｋ個のセル）とされた場合、リフレッシュ可否情報は、４０９６個（８Ｍ×８［ビット］／１６Ｋ［ビット］＝４Ｋ［ビット］）必要であり、その結果、リフレッシュ可否情報レジスタ４は、４０９６ビット（５１２バイト）の大きなレジスタとなってしまう。
【００１７】
このように、ＤＲＡＭ３の容量が大きくなるにつれ、それに比例して、リフレッシュ可否情報レジスタ４も大きくなってしまい、リフレッシュ処理による消費電力の抑制がたとえ可能になったとしても、今度は、リフレッシュ可否情報レジスタ４自身の消費電力が増大してしまい、結果として、情報処理装置全体の消費電力の抑制が困難になるという課題があった。
【００１８】
また、リフレッシュ可否情報レジスタ４が大きくなることは、ハードウエア資源の点からも不利になるという課題があった。
【００１９】
本発明は、このような状況に鑑みてなされたものであり、リフレッシュ処理が必要なメモリを有する情報処理装置の資源、および、消費電力の節約が図れることができるようにするものである。
【００２０】
【特許文献１】
特開平９−３０６１６４号公報
【００２１】
【課題を解決するための手段】
本発明の情報処理装置は、１個以上のメモリバンクを有し、各メモリバンクが有する複数のセルのそれぞれに電荷を充電させることによりデータを記憶するデータ記憶部と、データ記憶部を所定の数のセルごとに区分した複数の記憶領域に対して再充電処理を行う再充電処理手段と、複数に区分された記憶領域のそれぞれに対して再充電処理を行うか否かを示す再充電可否情報をデータ記憶部内に記憶させるように制御する記憶制御処理手段と、再充電可否情報に基づいて、記憶領域のそれぞれに対して再充電処理が行われるように再充電処理手段を制御する指令を出力する再充電制御処理手段とを備えることを特徴とする。
【００２２】
データ記憶部に記憶されている、複数の記憶領域に対する再充電可否情報のうち、全ての記憶領域の数より少ない所定数分の記憶領域に対応する再充電可否情報をデータ記憶部から取得し記憶する再充電判定情報レジスタをさらに設け、再充電制御処理手段は、再充電判定情報レジスタ内の再充電可否情報に基づいて、記憶領域の再充電処理が行われるように再充電処理手段を制御する指令を出力するようにすることができる。
【００２３】
再充電判定情報レジスタは、データ記憶部から所定数分だけ取得した再充電可否情報の全てに対応する記憶領域に対して、再充電処理手段による再充電処理が行われると、データ記憶部から所定数分の再充電判定情報を更に取得し記憶するようにすることができる。
【００２４】
再充電可否情報が記憶されている先頭アドレスを記憶する先頭アドレス記憶手段をさらに設け、再充電判定情報レジスタは、先頭アドレス記憶手段に記憶された先頭アドレスに基づいて、データ記憶部から所定数分の再充電可否情報を取得し記憶するようにすることができる。
【００２５】
本発明の情報処理方法は、１個以上のメモリバンクを有し、各メモリバンクが有する複数のセルのそれぞれに電荷を充電させることによりデータを記憶するデータ記憶部を備える情報処理装置の情報処理方法において、所定の数のセルごとに区分された複数の記憶領域に対して再充電処理を行う再充電処理工程と、複数に区分された記憶領域のそれぞれに対して再充電処理を行うか否かを示す再充電可否情報をデータ記憶部内に記憶させるように制御する記憶制御処理工程と、再充電可否情報に基づいて、記憶領域のそれぞれに対して再充電処理を行うように再充電処理工程での処理を制御する指令を出力する再充電制御処理工程とを備えることを特徴とする。
【００２６】
本発明のプログラムは、１個以上のメモリバンクを有し、各メモリバンクが有する複数のセルのそれぞれに電荷を充電させることによりデータを記憶するデータ記憶部を備えるコンピュータに、所定の数のセルごとに区分された複数の記憶領域に対して再充電処理を行う再充電処理工程と、複数に区分された記憶領域のそれぞれに対して再充電処理を行うか否かを示す再充電可否情報をデータ記憶部内に記憶させるように制御する記憶制御処理工程と、再充電可否情報に基づいて、記憶領域のそれぞれに対して再充電処理を行うように再充電処理工程での処理を制御する指令を出力する再充電制御処理工程とを実行させることを特徴とする。
【００２７】
本発明の情報処理装置および方法、並びにプログラムにおいては、１個以上のメモリバンクを有し、各メモリバンクが有する複数のセルのそれぞれに電荷を充電させることによりデータを記憶するデータ記憶部が、所定の数のセルごとに区分された複数の記憶領域に対して再充電処理が行われる場合、複数に区分された記憶領域のそれぞれに対して再充電処理を行うか否かを示す再充電可否情報がデータ記憶部内に記憶され、その再充電可否情報に基づいて、記憶領域のそれぞれに対する再充電処理の可否の指令が出力される。
【００２８】
本発明の情報処理装置は、記憶するデータとして、自分自身で生成したものを使用してもよいし、外部から入力したものを使用してもよい。さらに、本発明の情報処理装置は、自分自身で生成したデータ、および、外部から入力したデータのいずれも記憶可能な装置であってもよい。
【００２９】
本発明のメモリは、１個以上のメモリバンクを有し、電荷を充電させることによりデータを記憶する複数のセルを所定の数ごとに区分した記憶領域のそれぞれに対して再充電処理を行う再充電処理手段と、記憶領域のそれぞれに対して再充電処理を行うか否かを示す再充電可否情報が記憶されている記憶領域から、再充電可否情報を取得する再充電可否情報取得処理手段と、再充電可否情報取得処理手段により取得された再充電可否情報に基づいて、記憶領域のそれぞれに対して再充電処理が行われるように再充電処理手段を制御する指令を出力する再充電制御処理手段とを備えることを特徴とする。
【００３０】
複数の記憶領域に対する再充電可否情報のうち、全ての記憶領域の数より少ない所定数分の記憶領域に対応する再充電可否情報を記憶する再充電判定情報レジスタをさらに設け、再充電可否情報取得処理手段は、取得した再充電可否情報を再充電判定情報レジスタに記憶させ、再充電制御処理手段は、再充電判定情報レジスタ内の再充電可否情報に基づいて、記憶領域の再充電処理が行われるように再充電処理手段を制御する指令を出力するようにすることができる。
【００３１】
本発明のメモリにおいては、電荷を充電させることによりデータを記憶する複数のセルを所定の数ごとに区分した記憶領域のそれぞれに対して再充電処理が行われる場合、記憶領域のそれぞれに対して再充電処理を行うか否かを示す再充電可否情報が記憶されている記憶領域から、再充電可否情報が取得され、取得された再充電可否情報に基づいて、記憶領域のそれぞれに対する再充電処理可否の指令が出力される。
【００３２】
本発明のメモリは、記憶するデータとして、自分自身で生成したものを使用してもよいし、外部から入力したものを使用してもよい。さらに、本発明のメモリは、自分自身で生成したデータ、および、外部から入力したデータのいずれも記憶可能な装置であってもよい。
【００３３】
また、本発明のメモリは、情報処理装置のメモリとして、その情報処理装置の構成部品として内蔵されてもよいし、その情報処理装置から着脱自在な外部装置若しくは、情報処理装置のドライブに着脱可能な記録媒体とされてもよい。
【００３４】
【発明の実施の形態】
図２は、本発明が適用される情報処理装置の構成例を表している。
【００３５】
図２の情報処理装置１１において、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）２１は、ＨＤＤ（Ｈａｒｄ　Ｄｉｓｃ　Ｄｒｉｖｅ）３１に記憶された各種アプリケーションプログラムや、ＯＳ（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）を実際に実行する。ＲＯＭ（Ｒｅａｄ−ｏｎｌｙ　Ｍｅｍｏｒｙ）２７は、一般的には、ＣＰＵ２１が使用するプログラムや演算用のパラメータのうちの基本的に固定のデータを格納する。ＤＲＡＭコントローラ２３は、ＣＰＵ２１の指令に基づいて、ＤＲＡＭ２４を制御する。より具体的には、ＤＲＡＭコントローラ２３は、ＤＲＡＭ２４を制御する制御信号を発生し、ＤＲＡＭ２４にＣＰＵ２１の実行において使用するプログラムや、その実行において適宜変化するパラメータ等を格納させる。ＤＲＡＭ２４については、詳細を後述する。これらは図示せぬＣＰＵバスなどから構成され、また、ＣＰＵ２１、ＲＯＭ２７、および、ＤＲＡＭ２４は、図示せぬホストバスにより接続され、ブリッジ２５を介して、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｍｐｏｎｅｎｔ　Ｉｎｔｅｒｃｏｎｎｅｃｔ／Ｉｎｔｅｒｆａｃｅ）バスなどの外部バス２６に接続されている。
【００３６】
キーボード２８は、ＣＰＵ２１に各種の指令を入力するとき、ユーザにより操作される。マウス２９は、ディスプレイ３０の画面上のポイントの指示や選択を行うとき、ユーザにより操作される。ディスプレイ３０は、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｄｉｓｐｌａｙ）またはＣＲＴ（Ｃａｔｈｏｄｅ　Ｒａｙ　Ｔｕｂｅ）などから成り、各種情報をテキストやイメージで表示する。ＨＤＤ３１は、ハードディスクを駆動し、それらにＣＰＵ２１によって実行するプログラムや情報を記録または再生させる。
【００３７】
ドライブ３２は、装着されている磁気ディスク、光ディスク、光磁気ディスク、または、半導体メモリ等よりなるリムーバブル記録媒体３３に記録されているデータまたはプログラムを読み出して、そのデータまたはプログラムを、インタフェース２７、外部バス２６、ブリッジ２５、ＣＰＵ２１、および、ＤＲＡＭコントローラ２３を介してＤＲＡＭ２４に供給する。
【００３８】
これらのキーボード２８乃至ＨＤＤ３１は、インタフェース２７に接続されており、インタフェース２７は、外部バス２６、ブリッジ２５、および、ホストバス（図示せず）を介してＣＰＵ２１に接続されている。
【００３９】
次に、図３を参照して、ＤＲＡＭ２４の構成について説明する。
【００４０】
メモリバンク６１は、実際にデータを記憶するものであり、複数のセル７１から構成されている。各セル７１のそれぞれは、コンデンサ状の構成となっており、データに対応して、各セル７１のそれぞれを電荷が充電された状態とするか、または、充電されない状態とし、各セル７１のそれぞれの充電状態のパターンによりデータを記憶するものである。
【００４１】
いまの場合、セル７１は、１個のメモリバンク６１に対して１６Ｋ×４０９６個設けられている例を示しているが、当然のことながら、セル７１の数は、これ以外の数であってもよい。また、メモリバンク６１上の行毎のセル７１の集まり（セル群）は、特にページと称されている。この例においては、後述するように、このページがリフレッシュ処理の単位となる。なお、以下、リフレッシュ処理の１単位を、単に１領域と称する。即ち、この例においては、ページもまた、適宜領域と称される。
【００４２】
さらに、メモリバンク６１は、後述するＤＲＡＭコントローラ２３のリフレッシュ制御部５２よりリフレッシュ信号が入力されるか、または、後述する行（領域）セレクタ６３より読み出し信号が入力されると、信号が入力された行に対応するページ（領域）に含まれるセル７１の電荷を全てセンスアンプ６６に転送する。
【００４３】
なお、図３中、メモリバンク６１の縦に表示された番号（０乃至４０９５）は、メモリバンク６１の各セル７１の垂直方向の位置を示す行の番号を表している。また、メモリバンク６１の横に表示された番号（０乃至１６Ｋ）は、メモリバンク６１の各セル７１の水平方向の位置を示す列のそれぞれの番号を表している。
【００４４】
行アドレスラッチ６２は、後述するＤＲＡＭコントローラ２３の制御信号発生部５１、またはリフレッシュ制御部５２より入力されるＲＡＳ（Ｒｏｗ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）信号を受信すると、動作状態をオンにし、メモリバンク６１上の所定のセル７１の位置を示すアドレスの行の情報を行（領域）セレクタ６３に出力する。行（領域）セレクタ６３は、行アドレスラッチ６２より入力された行に対応する、メモリバンク６１上の所定の領域（ページ）に読み出し信号を出力する。
【００４５】
センスアンプ６６は、行（領域）セレクタ６３により指定された領域（ページ）に含まれる全てのセル７１のデータが転送されてくると、それを受取り、さらに、所定の電位まで増幅し、再び、元の領域（ページ）に転送する。このとき、電荷が蓄積された状態で、後述する列セレクタ６５より指定された列のデータの読み出し信号が入力されると、センスアンプ６６は、指定された列のデータを読み出して、後述する出力アンプ６７に出力する。
【００４６】
なお、図３中、センスアンプ６６は、１領域（ページ）分のセル７１の電荷（１６Ｋ個のセル７１の電荷）だけしか増幅できない構成とされている。このため、リフレッシュ処理、または、読み出し処理のいずれかの１領域（ページ）分の処理のみが実行可能とされているので、後述するリフレッシュ制御部５２より発生されるリフレッシュ信号、または、行（領域）セレクタ６３より発生される読み出し信号は、これらの処理が、その処理の対象となる行に対して実行されるタイミングで発生されるようにＣＰＵ２１により制御される。また、センスアンプ６６は、複数のページ（行）に対して、リフレッシュ処理、または、読み出し処理を同時に並列処理できるよう複数個設けるようにしてもよい。
【００４７】
列アドレスラッチ６４は、ＤＲＡＭコントローラ２３（制御信号発生部５１、または、リフレッシュ制御部５２）から入力されるＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）信号を受信すると、動作状態をオンにし、メモリバンク６１上のセル７１の位置を示すアドレスの列の情報を列セレクタ６５に出力する。列セレクタ６５は、列アドレスラッチ６５より入力された列に対応するセンスアンプ６６上のデータの読み出し信号をセンスアンプ６６に出力し、出力アンプ６７に読み出させる。出力アンプ６７は、入力された電荷をさらに増幅して、ＤＲＡＭコントローラ２３の制御信号発生部５１を介して、ＣＰＵ２１にデータを出力したり、或いは、ＤＲＡＭコントローラ２３の後述するリフレッシュ判定情報レジスタ５５に出力する。
【００４８】
続けて、図３を参照して、ＤＲＡＭコントローラ２３の詳細について説明する。
【００４９】
制御信号発生部５１は、上述したように、ＣＰＵ２１から指定されたアドレスの情報に基づいて、ＲＡＳ信号、および、アドレス信号をＤＲＡＭ２４の行アドレスラッチ６２に送信するとともに、ＣＡＳ信号、アドレス信号をＤＲＡＭ２４の列アドレスラッチ６４に送信することで、ＤＲＡＭ２４のメモリバンク６１にデータを記録するとともに、ＤＲＡＭ２４のメモリバンク６１に既に記録されているデータを読み出し、ＣＰＵ２１に供給する。
【００５０】
ところで、この例においては、上述したように、リフレッシュ処理は、１ページ（行）単位毎に実行される。即ち、１６Ｋ個のセル７１からなる、４０９６個のページ（４０９６個の１６Ｋビットの領域（行））のそれぞれに対して、リフレッシュ処理が独立して実行される。
【００５１】
この場合、上述したリフレッシュ可否情報は、４０９６個のページのそれぞれに対して１個必要とされるので、総計で４０９６個必要となる。即ち、ＤＲＡＭ２４のメモリバンク６１の全体に対して、１６Ｋビット単位でリフレッシュ処理が施されるためには、４０９６ビット（５１２バイト）のリフレッシュ可否情報が必要となる。
【００５２】
ＣＰＵ２１は、この４０９６ビットのリフレッシュ可否情報を記憶する特別な領域（以下、そのような特別な領域を、リフレッシュ可否情報領域と称する）をＤＲＡＭ２４のメモリバンク６１内に確保するように、制御信号発生部５１に指令する。
【００５３】
例えば、いま、ＣＰＵ２１が、後述する図５に示されるように、ＤＲＡＭ２４のメモリバンク６１のｋ行目（ｋは、０乃至４０９５のうちの任意の値）の領域（ページ）６１−ｋのうちの先頭から５１２バイト（４０９６ビット）の領域８１を、リフレッシュ可否情報領域として確保することを制御信号発生部５１に指令したとする。
【００５４】
この場合、制御信号発生部５１は、この領域８１を、リフレッシュ可否情報領域として確保し、次に、ＣＰＵ２１より、４０９６個のページのそれぞれに対応する４０９６個のリフレッシュ可否情報（４０９６ビット分のリフレッシュ可否情報）が提供されると、それらを、ＤＲＡＭ２４のメモリバンク６１のリフレッシュ可否情報領域８１内の対応するセル７１にそれぞれ格納する。
【００５５】
即ち、制御信号発生部５１は、リフレッシュ可否情報領域８１のうちの、リフレッシュを行うページ（領域）に対応するアドレスのそれぞれのアドレス信号、ＲＡＳ信号、および、ＣＡＳ信号を生成し、それらの生成した信号に基づいて、リフレッシュ可否情報領域８１のうちの、リフレッシュ処理を行うページ（領域）に対応するアドレスのそれぞれに位置するセル７１の電荷を充電させる。換言すると、上述したように、制御信号発生部５１は、リフレッシュ可否情報領域８１のうちの、リフレッシュ処理を行うページ（領域）に対応するアドレスのそれぞれには「１」を格納し、かつ、リフレッシュ処理を行わないページ（領域）に対応するアドレスのそれぞれには「０」を格納する。
【００５６】
なお、このリフレッシュ可否情報は、ＣＰＵ２１より適宜提供され、その都度、ＤＲＡＭ２４のメモリバンク６１のリフレッシュ可否情報領域８１内の対応するセル７１の記憶内容が更新される（上書きされる）。
【００５７】
リフレッシュ制御部５２は、ＣＰＵ２１の制御に基づいて、上述したように、制御信号発生部５１の制御によりＤＲＡＭ２４のメモリバンク６１のリフレッシュ可否情報領域８１に格納された、４０９６個の行（領域）のそれぞれに対応する４０９６個のリフレッシュ可否情報のうちの、その全ての数より少ない所定の個数（この例においては、例えば、８個）の充電可否情報を取得し、リフレッシュ判定情報レジスタ５５に記憶させる。
【００５８】
即ち、リフレッシュ制御部５２は、これから取得する８個のリフレッシュ可否情報が格納されている、ＤＲＡＭ２４のメモリバンク６１のリフレッシュ可否情報領域８１内のアドレス（以下、そのようなアドレスを、他のアドレスと区別するために、リフレッシュ可否情報アドレスと称する）のアドレス信号、および、ＲＡＳ信号を、ＤＲＡＭ２４の行アドレスラッチ６２に送信するとともに、リフレッシュ可否情報アドレスのアドレス信号、および、ＣＡＳ信号を列アドレスラッチ６４に送信する。
【００５９】
リフレッシュ制御部５２はまた、ＣＰＵ２１の制御に基づいて、そのようにしてリフレッシュ可否情報レジスタ５５に記憶された８個のリフレッシュ可否情報（８ビットのビットデータ）のそれぞれを順に読み出し、読み出したリフレッシュ可否情報が「１」であった場合、ＤＲＡＭ２４のメモリバンク６１のうちの、そのリフレッシュ可否情報に対応する行（ページ）にリフレッシュ処理を施すタイミングを示す、リフレッシュ信号を送信する。これに対して、リフレッシュ制御部５２は、読み出したリフレッシュ可否情報が「０」であった場合、ＤＲＡＭ２４のメモリバンク６１のうちの、そのリフレッシュ可否情報に対応する行（ページ）に対しては、何も送信しない。
【００６０】
従って、ＤＲＡＭ２４のメモリバンク６１のうちの、リフレッシュ制御部５２よりリフレッシュ信号が供給された行（ページ）のセル７１のそれぞれは、リフレッシュ処理が施される。これに対して、リフレッシュ制御部５２よりリフレッシュ信号が供給されない行（ページ）のセル７１のそれぞれは、リフレッシュ処理が抑制される（施されない）。
【００６１】
先頭アドレスレジスタ５３は、ＣＰＵ２１より供給された、リフレッシュ可否情報領域８１の先頭のアドレス（以下、そのようなアドレスを、単に先頭アドレスと称する）を格納する。先頭アドレスレジスタ５３に格納された先頭アドレスは、上述したリフレッシュ制御部５２が、８個のリフレッシュ可否情報をリフレッシュ判定情報レジスタ５５に記憶させる場合、または、リフレッシュ信号の送信の有無を制御する場合、リフレッシュ制御部５２により参照される。
【００６２】
ポインタ５４は、リフレッシュ制御部５２が、次にリフレッシュ処理の制御を行うＤＲＡＭ２４のメモリバンク６１のページ（行）に対するリフレッシュ可否情報が記憶されているアドレス（ＤＲＡＭ２４のメモリバンク６１のリフレッシュ可否情報領域８１内のアドレス）の値を格納する。
【００６３】
リフレッシュ判定情報レジスタ５５は、上述したように、リフレッシュ制御部５２の制御に基づいて、リフレッシュ制御部５２がこれからリフレッシュ処理の制御を行うＤＲＡＭ２４のメモリバンク６１の所定の個数（この例では、８個）のページ（行）のそれぞれに対応するリフレッシュ可否情報を格納する。即ち、この例のリフレッシュ判定情報レジスタ５５は、８ビットのレジスタとされる。
【００６４】
次に、ＤＲＡＭコントローラ２３のデータの読み出し処理について説明する。即ち、ＣＰＵ２１からの指令により、ＤＲＡＭコントローラ２３（制御信号発生部５１、または、リフレッシュ制御部５２）がメモリバンク６１の所定のセル７１のデータを読み出す動作について説明する。
【００６５】
例えば、ＣＰＵ２１からの指令により、ＤＲＡＭコントローラ２３がＤＲＡＭ２４のメモリバンク６１の第４０９４行第１列目のセル７１のデータを読み出そうとする場合、ＣＰＵ２１は、ＤＲＡＭコントローラ２３に第４０９４行第１列目のセル７１のデータを読み出すように指令する。ＤＲＡＭコントローラ２３は、この指令を受け取ると、ＲＡＳ信号を行アドレスラッチ６２に出力した後、対応するアドレスの信号を行アドレスラッチ６２、および、列アドレスラッチ６４に出力する。行アドレスラッチ６２は、ＲＡＳ信号をＤＲＡＭコントローラ２３より受け取ると、その動作をオン状態にし、続けて受信されるアドレス情報の行の情報を行（領域）セレクタ６３に出力する。従って、今の場合、「第４０９４行目」という情報が、行（領域）セレクタ６３に出力される。
【００６６】
行（領域）セレクタ６３は、行アドレスラッチ６２から入力された行の情報に基づいて、その行に対応するページ（領域）のセル７１の電荷をセンスアンプ６６に転送させる読み出し信号を出力する。すると、いまの場合、メモリバンク６１上の図中点線で囲まれた第４０９４行目のページ（領域）のセル７１の電荷が、センスアンプ６６に出力される。センスアンプ６６は、転送されてきた各電荷のそれぞれの電荷量を所定の値まで、増幅させる。
【００６７】
このとき、ＤＲＡＭコントローラ２３は、ＣＡＳ信号を列アドレスラッチ６４に出力する。列アドレスラッチ６４は、ＣＡＳ信号をＤＲＡＭコントローラ２３より受け取ると、その動作をオン状態にし、続けて受信されるアドレス情報の列の情報を列セレクタ６５に出力する。従って、いまの場合、「第１列目」という情報が、列セレクタ６５に出力される。
【００６８】
列セレクタ６５は、入力された列の情報に基づいて、その列に対応するセンスアンプ６６で増幅された電荷を出力アンプ６７に転送させる読み出し信号を出力する。即ち、いまの場合、センスアンプ６６は、この読み出し信号に基づいて、図中点線で囲まれた第１列目のセルの電荷を、出力アンプ６７に出力する。出力アンプ６７は、転送されてきた電荷の電荷量を転送に必要な所定の値まで増幅させた後、ＤＲＡＭコントローラ２３に出力する。なお、この後、センスアンプ６６は、増幅した第４０９４行目のページ（領域）に対応する各電荷のそれぞれを、再びメモリバンク６１上の対応する元のセル７１に戻す。従って、データの読み出しがなされた（いまの場合、第４０９４行目の）ページ（領域）上の１６Ｋ個の（全ての）セル７１は、充電電荷量が元の状態（満充電状態）に戻されている。
【００６９】
以上のような動作により、ＣＰＵ１１より指定されたデータがＤＲＡＭ１４より読み出される。なお、ＤＲＡＭ１４にデータが記録される動作は、基本的に上述した読み出しの動作と同様であるので、その説明は省略する。
【００７０】
次に、図４のフローチャートを参照して、ＤＲＡＭコントローラ２３のリフレッシュ制御部５２の処理について説明する。
【００７１】
なお、この例においては、図５に示されるように、ＤＲＡＭ２４のメモリバンク６１の第ｋ行目の領域（ページ）６１−ｋの先頭から５１２バイト（４０９６ビット）の領域８１が、上述したリフレッシュ可否情報領域とされている。
【００７２】
また、この例においては、例えば、リフレッシュ可否情報領域８１の先頭アドレスは、Ｐ（Ｐは、任意の整数値）とされ、アドレスＰ乃至（Ｐ＋４０９５）のそれぞれには、その順番に、メモリバンク６１の領域（ページ）６１−０乃至６１−４０９５のそれぞれに対応するリフレッシュ可否情報が、図５に示されるように記録されている。
【００７３】
例えば、図５中、リフレッシュ可否情報領域８１のアドレスＰには「０」が記憶されており、これは、アドレスＰに対応するメモリバンク６１の領域（ページ）６１−０（メモリバンク６１の第０行目の１６Ｋ個のセル７１（図３））に対しては、リフレッシュ処理が抑制される（行われない）ことを表している。これに対して、アドレス（Ｐ＋１）には「１」が記憶されており、これは、アドレス（Ｐ＋１）に対応するメモリバンク６１の領域（ページ）６１−１（メモリバンク６１の第１行目の１６Ｋ個のセル７１（図３））に対しては、リフレッシュ処理が行われることを表している。なお、アドレス（Ｐ＋２）乃至（Ｐ＋４０９５）のそれぞれについても、同様とされる。
【００７４】
この場合、はじめに、図４のステップＳ１において、リフレッシュ制御部５２は、ポインタ５４を初期化する。具体的には、この例においては、図５に示されるように、先頭アドレスレジスタ５３に先頭アドレスＰが格納されており、リフレッシュ制御部５２は、この先頭アドレスレジスタ５３に格納されている先頭アドレスＰを、ポインタ５４に記憶させる。
【００７５】
ステップＳ２において、リフレッシュ制御部５２は、ＤＲＡＭ２４（メモリバンク６１）のリフレッシュ可否情報領域８１内のデータのうちの所定の一部のデータを読み出し、リフレッシュ判定情報レジスタ５５に格納する。
【００７６】
この例においては、上述したように、リフレッシュ判定情報レジスタ５５は、８ビットのレジスタとされているので、図５に示されるように、４０９６ビットのリフレッシュ可否情報領域８１のうちの所定の８ビットの領域のそれぞれに格納されている８個のデータ（８ビットのビットデータ）が読み出され、ＤＲＡＭコントローラ２３のリフレッシュ判定情報レジスタ５５に格納される。いまの場合、図５に示されるように、リフレッシュ可否情報領域８１のうちの先頭アドレスＰ乃至アドレス（Ｐ＋７）のそれぞれに格納されている８個のデータ８１−１が読み出され、リフレッシュ判定情報レジスタ５５に格納される。
【００７７】
なお、リフレッシュ制御部５２は、上述した８個のデータ８１−１のそれぞれに対して、先頭アドレスＰ乃至アドレス（Ｐ＋７）の順に、上述したデータの読み出し動作を実行することで、８個のデータ８１−１のそれぞれを、リフレッシュ判定情報レジスタ５５に格納させる。
【００７８】
次に、ステップＳ３において、リフレッシュ制御部５２は、リフレッシュ判定情報レジスタ５５に格納されたデータ（いまの場合、８個のデータ８１−１）のうちのポインタ５４が指定するデータが、リフレッシュ可のデータであるか（「１」であるか）否かを判定する。
【００７９】
いまの場合、ポインタ５４には、先頭アドレスＰが格納されているので、リフレッシュ制御部５２は、リフレッシュ判定情報レジスタ５５に格納されている先頭アドレスＰに対応するリフレッシュ可否情報（データ）を検知する。
【００８０】
図５に示されるように、先頭アドレスＰに対応するリフレッシュ可否情報（リフレッシュ判定情報レジスタ５５の先頭ビット（０ビット目）のデータ）は「０」とされているので、リフレッシュ制御部５２は、ステップＳ３において、ポインタが指定するデータ（先頭アドレスＰに対応するデータ）が、リフレッシュ可のデータではない（リフレッシュ処理を行わない）と判定し、ステップＳ５において、ポインタ５４の値を進める。即ち、いまの場合、ポインタ５４には、先頭アドレスＰの次のアドレス（Ｐ＋１）が格納される。
【００８１】
このようにして、ステップＳ３の処理で、ポインタ５４が指定するリフレッシュ可否情報が「０」であると判定した場合（リフレッシュ可の情報ではないと判定した場合）、リフレッシュ制御部８１は、そのポインタ５４が指定するリフレッシュ可否情報に対応するデータバンク６１の領域（ページ）に対して、リフレッシュ処理を抑制する（リフレッシュ処理を行わない）。
【００８２】
そして、ステップＳ６において、リフレッシュ制御部５２は、ポインタ５４が指定するデータが、リフレッシュ判定情報レジスタ５５に格納されているか否かを判定する。
【００８３】
いまの場合、ステップＳ５の処理でポインタ５４には、アドレス（Ｐ＋１）が格納され、このアドレス（Ｐ＋１）に対応するデータ（リフレッシュ可否情報）が、図５に示されるように、リフレッシュ判定情報レジスタ５５の１ビット目に格納されているので、ステップＳ６において、ポインタ５４が指定するデータが、リフレッシュ判定情報レジスタ５５に格納されていると判定され、処理はステップＳ３に戻り、それ以降の処理が繰り返される。
【００８４】
即ち、今度は、リフレッシュ制御部５２は、ステップＳ３の処理で、アドレス（Ｐ＋１）に対応するリフレッシュ可否情報（ポインタ５４が指定するデータ）が、リフレッシュ可のデータであるか否かを判定する。
【００８５】
いまの場合、図５に示されるように、ポインタ５４には、アドレス（Ｐ＋１）が格納されているので、リフレッシュ制御部５２は、リフレッシュ判定情報レジスタ５５に格納されているアドレス（Ｐ＋１）に対応するリフレッシュ可否情報（１ビット目のデータ）を検知する。
【００８６】
アドレス（Ｐ＋１）に対応するリフレッシュ可否情報（リフレッシュ判定情報レジスタ５５の１ビット目のデータ）は「１」とされているので、リフレッシュ制御部５２は、ステップＳ３において、ポインタが指定するデータ（アドレス（Ｐ＋１）に対応するデータ）が、リフレッシュ可のデータである（リフレッシュ処理を行う）と判定し、ステップＳ４において、ＤＲＡＭ２４のデータバンク６１のうちの、リフレッシュ可のデータに対応する領域（いまの場合、図５に示されるように、アドレス（Ｐ＋１）に対応する領域６１−１（図３のメモリバンク６１の第１行目のページの１６Ｋ個のセル７１））に対して、リフレッシュ処理を行う。
【００８７】
即ち、リフレッシュ制御部５２は、上述したように、図３のメモリバンク６１の第１行目のページ（領域）に、リフレッシュ信号を出力する。リフレッシュ信号が、メモリバンク６１の第１行目のページ（図５の領域６１−１）に入力されると、その第１行目のページに含まれる１６Ｋ個のセル７１の電荷が全てセンスアンプ６６に転送される。センスアンプ６６は、メモリバンク６１の第１行目のページに含まれる全てのセル７１のデータが転送されてくると、それを受取り、さらに、所定の電位まで増幅し、再び、第１行目のページに転送する。
【００８８】
このようにして、図４のステップＳ３の処理で、ポインタ５４が指定するリフレッシュ可否情報が「１」であると判定した場合（リフレッシュ可の情報であると判定した場合）、リフレッシュ制御部５２は、そのポインタ５４が指定するリフレッシュ可否情報に対応するデータバンク６１の領域（ページ）に対して、リフレッシュ処理を実行する。
【００８９】
そして、いまの場合、リフレッシュ制御部５２は、ステップＳ５の処理で、ポインタ５４の値を、アドレス（Ｐ＋１）の次のアドレス（Ｐ＋２）に進め（格納し）、ステップＳ６の処理で、ポインタ５４が指定するデータが、リフレッシュ判定情報レジスタ５５に格納されていると判定し、その処理をステップＳ３に戻し、それ以降の処理を繰り返す。
【００９０】
即ち、リフレッシュ制御部５２は、アドレス（Ｐ＋２）乃至（Ｐ＋７）のそれぞれに対応するリフレッシュ可否情報（リフレッシュ判定情報レジスタ５５の２乃至７ビット目までのデータ）のそれぞれに対して、上述したステップＳ３乃至Ｓ６の処理を繰り返す。
【００９１】
いまの場合、図５に示されるように、アドレス（ｐ＋２）乃至（ｐ＋５）に対応するリフレッシュ可否情報（リフレッシュ判定情報レジスタ５５の２乃至５ビット目のデータ）は「１」とされているので、アドレス（ｐ＋２）乃至（ｐ＋５）に対応するデータバンク６１の領域６１−２乃至６１−５（領域６１−４と領域６１−５は図示せず（省略））のそれぞれに対しては、リフレッシュ処理が施される。これに対して、アドレス（ｐ＋６）とアドレス（ｐ＋７）に対応するリフレッシュ可否情報（リフレッシュ判定情報レジスタ５５の６ビット目と７ビット目のデータ）は「０」とされているので、アドレス（ｐ＋６）とアドレス（ｐ＋７）に対応するデータバンク６１の領域６１−６と領域６１−７（図示せず（省略））のそれぞれに対しては、リフレッシュ処理が抑制される（施されない）。
【００９２】
アドレス（ｐ＋７）に対応するデータバンク６１の領域６１−７に対して、リフレッシュ処理が抑制され、ステップＳ５の処理で、ポインタ５４の値が、アドレス（ｐ＋８）に進められると、ステップＳ６において、ポインタが指定するデータが、リフレッシュ判定情報レジスタ５５に格納されていないと判定される。
【００９３】
そして、リフレッシュ制御部５２は、ステップＳ７において、ＤＲＡＭ２４のデータバンク６１の全てを処理したか否かを判定する。
【００９４】
いまの場合、ＤＲＡＭ２４のデータバンク６４の領域６１−０乃至６１−７のみしか処理が行われていないので、ステップＳ７において、ＤＲＡＭ２４のデータバンク６１の全てがまだ処理していないと判定され、処理はステップＳ２に戻り、それ以降の処理が繰り返される。
【００９５】
即ち、リフレッシュ制御部５２は、リフレッシュ可否情報領域８１のうちの、いま処理した先頭の８ビットのデータ８１−１に続く８ビットのデータ８１−２を読み出し、リフレッシュ判定情報レジスタ５５に格納させ（上書きし）、リフレッシュ判定情報レジスタ５５に格納されたリフレッシュ可否情報（領域６１−８乃至６１−１７（図示せず（省略））に対するリフレッシュ可否情報）のそれぞれに基づいて、ＤＲＡＭ２４のうちの、対応する領域（領域６１−８乃至６１−１７のうちのいずれか）に対して、リフレッシュ処理、および、リフレッシュ処理の抑制のうちのいずれか一方の処理を実行する。
【００９６】
以上の処理が繰り返され、即ち、リフレッシュ可否情報領域８１のうちの、所定の連続する８ビットのデータ（８個のリフレッシュ可否情報）が、先頭アドレスＰから順に、リフレッシュ判定情報レジスタ５５に順次格納され、リフレッシュ判定情報レジスタ５５に格納されたリフレッシュ可否情報に基づいて、ＤＲＡＭ２４のデータバンク６１の対応する領域（対応する行のページ）に対して、リフレッシュ処理、および、リフレッシュ処理の抑制のうちのいずれか一方の処理が実行される。
【００９７】
そして、この処理が、アドレス（ｐ＋４０９５）に対応するＤＲＡＭ２４のデータバンク６１の領域６１−４０９５（第４０９５行目のページ）まで実行されると、ステップＳ７において、ＤＲＡＭ２４のデータバンク６１の全てのデータを処理したと判定され、その処理が終了される。
【００９８】
以上、説明したように、図２の情報処理装置１１においては、図３に示されるように、ＤＲＡＭ２４のメモリバンク６１の全てのリフレッシュ可否情報（上述した例では、リフレッシュ処理の単位が１行のページ（領域）とされ、第１乃至第４０９５行のページ（領域）のそれぞれに対応する４０９６ビットのリフレッシュ可否情報）が、メモリバンク６１自身に記録され、リフレッシュ処理が行われる場合、そのうちの所定のビットのデータのみが（上述した例では、８ビットのデータのみが）、ＤＲＡＭコントローラ２３のリフレッシュ判定情報レジスタ５５に格納される。
【００９９】
従って、上述した図１に示されるような、従来、必要とされたリフレッシュ可否情報レジスタ４が不要となるので（リフレッシュ可否情報レジスタ４に対応するリフレッシュ可否情報領域８１がＤＲＡＭ２４自身に確保されるので）、その分の資源の節約が可能になるとともに、その分の消費電力の節約が可能になる。即ち、本発明が適用される情報処理装置１１は、上述した課題を解決することができるという効果を奏することが可能になる。
【０１００】
なお、リフレッシュ可否情報の内容は、ＣＰＵによって適宜書き換えられる。
【０１０１】
ところで、図３の例では、ＤＲＡＭコントローラ２３は、ＤＲＡＭ２４とは別の装置とされたが、ＤＲＡＭ２４自身に搭載されても構わない。
【０１０２】
また、本発明が適用される情報記録装置（本発明が適用される情報処理装置に搭載される情報記録装置）は、上述した図３のＤＲＡＭ２４に限定されず、上述したリフレッシュ処理が必要な情報記録装置であれば構わない。例えば、本発明は、通常のＤＲＡＭの他、シンクロナスＤＲＡＭ、ファーストページＤＲＡＭ、ＥＤＯ　ＤＲＡＭ（Ｅｘｔｅｎｄｅｄ　Ｄａｔａ　Ｏｕｔ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＳＤＲＡＭ、ＤＤＲ　ＳＤＲＡＭ　（Ｄｏｕｂｌｅ　Ｄａｔｅ　Ｒａｔｅ　Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、または、ＤＲＤＲＡＭ（ＤｉｒｅｃｔＲａｍｂｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などのメモリに適用可能である。
【０１０３】
さらに、本発明が適用される情報処理装置は、図２のパーソナルコンピュータ型の情報処理装置１１に限定されず、単に、ＤＲＡＭ２４を利用する機器であればよく、例えば、本発明は、携帯端末装置やプリンタ等に適用可能である。
【０１０４】
また、リフレッシュ可否情報が格納される場所は、図５の例では、ＤＲＡＭ２４のメモリバンク６１の領域６１−Ｋの先頭の５１２バイト（４０９６ビット）のリフレッシュ可否情報領域８１とされたが、図５の例に限定されず、ＤＲＡＭ２４のデータバンク６１内であれば任意の領域で構わない。
【０１０５】
さらに、リフレッシュ可否情報領域８１のような、まとまった領域が特別に（専用に）確保されなくてもよい。例えば、「リフレッシュ処理が必要とされるのは、ＤＲＡＭ２４のどの部分であるか」という情報は、一般的に、ＯＳのメモリ資源の管理に相当し、ソフトウエアで管理されている。従って、そのような情報は、ＤＲＡＭ２４のメモリバンク６１の中に必ず存在し、その情報自身が、リフレッシュ可否情報として利用されてもよい。この場合、リフレッシュ可否情報領域８１は不要となるので、ＤＲＡＭ２４の資源のさらなる有効活用が可能である。
【０１０６】
さらにまた、上述したように、リフレッシュ可否情報領域８１の容量は可変とされるので、リフレッシュ処理の単位も、上述した例に限定されず、任意の単位とすることが可能である。即ち、リフレッシュ可否情報領域８１の大きさは、任意の大きさとすることが可能であり、リフレッシュ処理の１単位により決定される。
【０１０７】
上述した一連の処理は、ハードウエアにより実行させることもできるが、ソフトウエアにより実行させることも可能であり、それを実行させるプログラムは、ネットワークや記録媒体からインストールされる。この記録媒体は、図２に示されるように、装置本体とは別に、所有者等にプログラムを提供するために配布され、ドライブ３２に装着される、プログラムが記録されている磁気ディスク（フロッピディスクを含む）、光ディスク（ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ　Ｄｉｓｋ−Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ），ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｋ）を含む）、光磁気ディスク（ＭＤ（Ｍｉｎｉ−Ｄｉｓｋ）を含む）、もしくは半導体メモリなどのリムーバブル記録媒体（パッケージメディア）３３により構成されるだけでなく、装置本体に予め組み込まれた状態でユーザに提供される、プログラムが記録されているＲＯＭ２７や、ＨＤＤ３１などで構成される。
【０１０８】
なお、本明細書において、上述した一連の処理を実行するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１０９】
【発明の効果】
以上のごとく、本発明によれば、複数のセルのうちの所定のセル群に対して、他とは独立してリフレッシュ処理を行うことができる。特に、リフレッシュの単位となるセル群のそれぞれに対するリフレッシュ処理の可否情報が、その複数のセル自身のうちのいずれかのセルに記憶されるので、複数のセルから構成されるメモリを有する情報処理装置の資源、および、消費電力のさらなる節約を可能とすることができる。
【図面の簡単な説明】
【図１】従来の情報処理装置のうちのデータの記録部分の構成例を示すブロック図である。
【図２】本発明が適用される情報処理装置の構成例を示すブロック図である。
【図３】図３の情報処理装置のＤＲＡＭと、ＤＲＡＭコントローラの詳細の構成例を示すブロック図である。
【図４】図３の情報処理装置のＤＲＡＭコントローラ内のリフレッシュ制御部の処理を説明するフローチャートです。
【図５】図３の情報処理装置のＤＲＡＭコントローラ内のリフレッシュ制御部のリフレッシュ処理を説明する図である。
【符号の説明】
１１　情報処理装置，　２１　ＣＰＵ，　２３　ＤＲＡＭコントローラ，　２４　ＤＲＡＭ，　５１　制御信号発生部，　５２　リフレッシュ制御部，　５３　先頭アドレスレジスタ，　５４　ポインタ，　５５　リフレッシュ判定情報レジスタ，　６１　メモリバンク，　８１　リフレッシュ可否情報領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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