(57)【要約】【課題】強誘電体膜に対する水素バリア性の確保と電流−電圧特性の改善とを両立することを可能とする技術を提供すること。【解決手段】電極間に強誘電体膜を介在させてなる強誘電体キャパシタの製造方法であって、キャパシタ形成面に第１電極（１６）を形成する第１工程と、第１電極（１６）上に強誘電体膜（１８）を形成する第２工程と、強誘電体膜（１８）上に第１導電膜（２０）を形成する第３工程と、強誘電体膜（１８）の酸素欠損を回復させるための熱処理を行う第４工程と、第１導電膜（２０）上に水素遮断性を有する第２導電膜（２２）を形成する第５工程と、を含む。【選択図】    図１
2004296929.tif 000002
【特許請求の範囲】
【請求項１】
電極間に強誘電体膜を介在させてなる強誘電体キャパシタの製造方法であって、
キャパシタ形成面に第１電極を形成する第１工程と、
前記第１電極上に強誘電体膜を形成する第２工程と、
前記強誘電体膜上に第１導電膜を形成する第３工程と、
前記強誘電体膜の酸素欠損を回復させるための熱処理を行う第４工程と、
前記第１導電膜上に水素遮断性を有する第２導電膜を形成する第５工程と、
を含む強誘電体キャパシタの製造方法。
【請求項２】
前記第２導電膜は金属酸化物からなる、請求項１に記載の強誘電体キャパシタの製造方法。
【請求項３】
第４工程は、５００℃以上７００℃以下の雰囲気温度で熱処理を行う、請求項１又は２に記載の強誘電体キャパシタの製造方法。
【請求項４】
前記第１導電膜は酸素透過性を有する、請求項１乃至３のいずれかに記載の強誘電体キャパシタの製造方法。
【請求項５】
前記第２導電膜上に第３導電膜を形成する第６工程を更に含む、請求項１乃至４のいずれかに記載の強誘電体キャパシタの製造方法。
【請求項６】
請求項１乃至５のいずれかに記載の強誘電体キャパシタの製造方法を含む、メモリ素子の製造方法。
【請求項７】
電極間に強誘電体膜を介在させてなる強誘電体キャパシタであって、
第１電極と、
前記第１電極上に配置された強誘電体膜と、
前記強誘電体膜上に配置された第１導電膜と、
水素遮断性を有し、前記第１導電膜上に配置された第２導電膜と、
を備える強誘電体キャパシタ。
【請求項８】
前記第２導電膜は金属酸化物からなる、請求項７に記載の強誘電体キャパシタ。
【請求項９】
前記第２導電膜は、イリジウム酸化物、ルテニウム−ストロンチウム複合酸化物を含む、請求項８に記載の強誘電体キャパシタ。
【請求項１０】
前記第１導電膜は酸素透過性を有する、請求項７乃至９のいずれかに記載の強誘電体キャパシタ。
【請求項１１】
前記第１導電膜は、白金、イリジウム、ルテニウム、ストロンチウム、ロジウム、レニウム、オスミウム、パラジウムの中から選択される少なくとも１種を含む金属または当該金属の酸化物からなる、請求項７乃至１０のいずれかに記載の強誘電体キャパシタ。
【請求項１２】
前記第２導電膜上に配置された第３導電膜を更に備える、請求項７乃至１１のいずれかに記載の強誘電体キャパシタ。
【請求項１３】
前記第３導電膜は、白金、イリジウム、ルテニウム、ストロンチウム、ロジウム、レニウム、オスミウム、パラジウムの中から選択される少なくとも１種を含む金属または当該金属の酸化物からなる、請求項１２に記載の強誘電体キャパシタ。
【請求項１４】
前記強誘電体膜は、ＳｒＢｉＴａ複合酸化物、ＰｂＺｒＴｉ複合酸化物、ＢｉＴｉ複合酸化物、ＢｉＬａＴｉ複合酸化物のいずれかを含む、請求項７乃至１３のいずれかに記載の強誘電体キャパシタ。
【請求項１５】
請求項７乃至１４のいずれかに記載の強誘電体キャパシタを含んで構成される記憶素子。
【請求項１６】
請求項７乃至１４のいずれかに記載の強誘電体キャパシタを含んで構成される電子素子。
【請求項１７】
請求項１５に記載の記憶素子を複数用いて構成されるメモリ装置。
【請求項１８】
請求項１７に記載のメモリ装置を含んで構成される電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＦｅＲＡＭ（フェロエレクトリック・ランダム・アクセス・メモリ）等のメモリ装置に適用して好適な強誘電体キャパシタ及びメモリ素子とそれらの製造方法に関する。
【０００２】
【従来の技術】
近年、強誘電体メモリ（ＦｅＲＡＭ）が低電圧動作、高耐久性、低消費電力、不揮発性などの特長を有する理想的な記憶デバイスとして期待されており、開発が進められている。強誘電体メモリは、強誘電体薄膜を用いて形成される強誘電体キャパシタを主構成要素としている。強誘電体キャパシタは電界印加によって自発的な電気分極（自発分極）の方向を反転できるので、この自発分極の方向を“０”又は“１”に対応付けてデータ記憶に利用する。
【０００３】
強誘電体としては、鉛系酸化物のＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）やビスマス層状化合物のＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）などが多く用いられている。これらの強誘電体を下部電極と上部電極の間に介在させることによって強誘電体キャパシタが構成される。また、キャパシタ形成後にメモリ素子として必要な配線や保護膜等を形成するプロセスにおいて、キャパシタ部分が水素雰囲気中にさらされることによる強誘電体膜の劣化を回避するために、上部電極と強誘電体膜との相互間に水素遮断性を有する導電膜（例えば、イリジウム酸化物の膜）を配置し、強誘電体膜への水素の混入を回避するようにしたキャパシタ構造も知られている。このような技術は、例えば、特開平１０−１２８３０号公報などの文献に記載されている。
【０００４】
【特許文献１】
特開平１０−１２８３０号公報
【発明が解決しようとする課題】
水素遮断性を有する導電膜（水素バリア膜）を用いる従来の強誘電体キャパシタでは、強誘電体膜への水素侵入に対するバリア性は確保されるものの、このような水素バリア膜を用いない場合に比べて強誘電体膜の電流−電圧特性に劣る傾向がある。本願発明者の検討によれば、このような電流−電圧特性の劣化（リーク電流の増加）を生じる原因の一因として、強誘電体膜の酸素欠損による影響があることが判明した。この強誘電体膜の酸素欠損は、当該強誘電体膜の上面に水素バリア膜を形成する際に生じるものであると考えられる。また、水素バリア性の確保に用いるイリジウム酸化物膜が酸素を通しにくい性質を有するため、当該イリジウム酸化物膜の形成時のダメージによる強誘電体膜の酸素欠損がその後の熱処理によっても十分に回復しないことも一因であると考えられる。このため、従来は、強誘電体膜の水素バリア性の確保と電流−電圧特性の改善とを両立させることが難しかった。
【０００５】
そこで、本発明は、強誘電体膜に対する水素バリア性の確保と電流−電圧特性の改善とを両立し、メモリ素子に用いて好適な強誘電体キャパシタとその製造方法を提供することを目的とする。
【０００６】
また、本発明は、高性能な強誘電体キャパシタ及びメモリ素子を得ることを可能とする技術を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明は、電極間に強誘電体膜を介在させてなる強誘電体キャパシタの製造方法であって、キャパシタ形成面に第１電極を形成する第１工程と、第１電極上に強誘電体膜を形成する第２工程と、強誘電体膜上に第１導電膜を形成する第３工程と、強誘電体膜の酸素欠損を回復させるための熱処理を行う第４工程と、第１導電膜上に水素遮断性を有する第２導電膜を形成する第５工程と、を含む。
【０００８】
ここで、本明細書において「キャパシタ形成面」とは、本発明にかかる強誘電体キャパシタが形成されるべき面であり、例えば、シリコン等の半導体基板やその他各種の基板等の表面が該当する。或いは、これらの基板面上に他の膜（例えば、基板面と第１電極との密着性を向上させるための膜など）が形成されている場合にはその膜の表面が該当する。
【０００９】
本発明の製造方法では、まず強誘電体膜上に第１導電膜を形成した後に、酸素欠損を回復させるための熱処理を行い、その後に水素遮断性を有する第２導電膜を形成している。第１導電膜としては、水素バリア性を有する材料を用いる等の制約がないことから、強誘電体膜へのダメージを抑制でき、その後の熱処理に対しても都合のよい条件（材料、成膜方法、膜厚等）を設定し得る。これにより、その後の熱処理を十分に行って強誘電体膜の酸素欠損を回復させることが可能となり、電流−電圧特性の改善を図ることができる。また、第２導電膜の形成時には、第１導電膜によって強誘電体膜の表面が保護されるので、熱処理によって特性が回復した強誘電体膜が再度劣化することが回避される。したがって、強誘電体膜に対する水素バリア性の確保を図りつつ、電流−電圧特性の改善を図ることが可能となり、メモリ素子（強誘電体メモリ）等を製造する際の水素ダメージに対する耐性の高い強誘電体キャパシタを得ることが可能となる。
【００１０】
上述した第２導電膜は、その果たすべき役割を達成できる限りは各種の材料を適用し得るが、特に金属酸化物からなることが好ましい。これにより、良好な水素遮断性（水素バリア性）を得ることができる。
【００１１】
また、上記第４工程は、５００℃以上７００℃以下の雰囲気温度で熱処理を行うことが好ましい。これにより、強誘電体膜の特性を十分に回復させることが可能となる。
【００１２】
また、上述した第１導電膜は、酸素透過性を有することが好ましい。これにより、第４工程における熱処理の際に強誘電体膜に対して十分に酸素を供給することができる。
【００１３】
また、第２導電膜上に第３導電膜を形成する第６工程を更に含むことが好ましい。これにより、その後の素子形成プロセスにおいて、電極の上面として望ましい材料や膜厚等を選択し得るため都合がよい。
【００１４】
本発明は、上述した強誘電体キャパシタの製造方法を含むメモリ素子の製造方法でもある。より具体的には、本発明のメモリ素子の製造方法は、上述した強誘電体キャパシタの製造方法に対して、メモリ素子を構成するための配線や絶縁膜（保護膜）などを形成する工程を更に加えたものである。これらの配線等を形成する工程においては、キャパシタ部分が水素雰囲気中にさらされる場合が多いが、本発明の製造方法によればこうした水素ダメージを回避して特性に優れたメモリ素子を製造することが可能となる。
【００１５】
また、本発明は、上述した製造方法を適用して形成される強誘電体キャパシタでもある。本発明の強誘電体キャパシタは、電極間に強誘電体膜を介在させてなる強誘電体キャパシタであって、第１電極と、この第１電極上に配置された強誘電体膜と、強誘電体膜上に配置された第１導電膜と、水素遮断性を有し、第１導電膜上に配置される第２導電膜とを備える。
【００１６】
この構造を採用することにより、強誘電体膜に対する水素バリア性の確保を図りつつ、電流−電圧特性の改善を図ることが可能となり、メモリ素子（強誘電体メモリ）等を製造する際の水素ダメージに対する耐性の高い強誘電体キャパシタを得ることが可能となる。これにより、誘電体特性が良くリーク電流も少ない高性能な強誘電体キャパシタを得ることが可能となる。
【００１７】
上述した第２導電膜は、その果たすべき役割を達成できる限りは各種の材料を適用し得るが、金属酸化物からなることが好ましい。特に、イリジウム酸化物やルテニウム−ストロンチウム複合酸化物（ＲｕＳｔＯｘ）などの金属酸化物を用いて第２導電膜を形成するとよい。これにより、良好な水素遮断性を得ることができる。
【００１８】
上述した第１導電膜は、酸素透過性を有するものであることが好ましい。このような保護膜は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、ストロンチウム（Ｓｒ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、パラジウム（Ｐｄ）の中から選択される少なくとも１種を含む金属または当該金属の酸化物を用いて構成することができる。特に、Ｐｔ、Ｉｒ、Ｉｒ酸化物、Ｒｕ、Ｒｕ酸化物、ＳｒＲｕ複合酸化物あるいはこれらの合金が好適に用いられる。また、第１導電膜はなるべく薄く（例えば、数１０ｎｍ程度）形成すると好適である。これらの条件を採用することにより、本発明に好適な第１導電膜を得ることが可能となる。
【００１９】
また、第２導電膜上に配置される第３導電膜を更に備えることが好ましい。当該第３導電膜は、白金、イリジウム、ルテニウム、ストロンチウム、ロジウム、レニウム、オスミウム、パラジウムの中から選択される少なくとも１種を含む金属または当該金属の酸化物を用いて構成することができる。特に、Ｐｔ、Ｉｒ、Ｉｒ酸化物、Ｒｕ、Ｒｕ酸化物、ＳｒＲｕ複合酸化物あるいはこれらの合金が好適に用いられる。これらの条件を採用することにより、本発明に好適な第３導電膜を得ることが可能となる。
【００２０】
また、強誘電体膜は、ＳｒＢｉＴａ複合酸化物、ＰｂＺｒＴｉ複合酸化物、ＢｉＴｉ複合酸化物、ＢｉＬａＴｉ複合酸化物のいずれかを含んで構成されることが好ましい。これらの材料を用いた場合に、本発明による作用効果がより顕著に得られ、特性の優れた強誘電体キャパシタを得ることが可能となる。
【００２１】
また、本発明は、上述した強誘電体キャパシタを含んで構成される記憶素子（メモリ素子）でもある。ここで記憶素子とは、本発明にかかる強誘電体キャパシタにおける自発分極の反転を“０”又は“１”の情報に対応付けて保持するものであればその構成に限定はないが、例えば、帯状の電極を上下に直交させて上側電極と下側電極の交点に強誘電体キャパシタを配置する構成（いわゆるクロスポイント型）のメモリ装置において各交点に形成される記憶素子や、一又は複数の強誘電体キャパシタと一又は複数のスイッチング素子（トランジスタ）とを組み合わせて構成される記憶素子などが挙げられる。本発明の強誘電体キャパシタを用いることにより特性のよいメモリ素子を得ることができる。
【００２２】
また、本発明は、上述した強誘電体キャパシタを含んで構成される電子素子でもある。ここで電子素子とは、本発明にかかる強誘電体キャパシタを用いた素子であり、電子回路等に含まれて電気的な作用を奏するものであればその構成に限定はないが、例えば、大容量のキャパシタ（容量素子）、焦電センサや圧力センサ等のセンサなど各種の素子が挙げられる。本発明の強誘電体キャパシタを用いることにより、特性のよい電子素子を得ることができる。
【００２３】
また、本発明は、上述した記憶素子を複数用いて構成されるメモリ装置でもあり、当該メモリ装置を含んで構成される電子機器でもある。ここで「電子機器」とは、本発明に係るメモリ装置を備えた機器一般をいい、その構成に特に限定が無いが、例えば、ＩＣカード、携帯電話、ビデオカメラ、パーソナルコンピュータ、デジタルカメラ、ＰＤＡ、電子手帳等が含まれる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２５】
図１は、本発明を適用した一実施形態の強誘電体キャパシタの構造について説明する図である。同図に示す本実施形態の強誘電体キャパシタ１は、基板１０の一方面に形成された下地絶縁膜１２上に、密着層１４、第１電極１６、強誘電体膜１８、第１導電膜２０、第２導電膜２２、第３導電膜２４を積層して構成されている。
【００２６】
基板１０は、例えばシリコン基板等の半導体基板により構成される。下地絶縁膜１２は、例えば酸化シリコン膜により構成される。
【００２７】
密着層１４は、下地絶縁膜１２と第１電極１６との密着性を向上させる機能を担うものであり、例えばＴｉ、Ｔａ、或いはこれらの酸化物であるＴｉ酸化物やＴａ酸化物などにより構成される。また、本実施形態にかかる強誘電体キャパシタ１を用いてスタック型強誘電体メモリを構成する場合などにおいては、トランジスタ等の接続に用いるプラグの酸化防止のために、密着層１４としてＴｉＮ、ＴｉＡｌＮなどを用いることが好適である。
【００２８】
第１電極１６は、例えばＰｔ、Ｒｕ、Ｒｕ酸化物、Ｉｒ、Ｉｒ酸化物、ＳｒＲｕ複合酸化物などにより構成される。強誘電体膜１８は、例えば、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）膜、ＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）膜、、ＳｒＢｉＴａ複合酸化物、ＰｂＺｒＴｉ複合酸化物、ＢｉＬａＴｉ複合酸化物などにより構成される。
【００２９】
第１導電膜２０は、Ｐｔ、Ｉｒ、Ｉｒ酸化物、Ｒｕ、Ｒｕ酸化物、ＳｒＲｕ複合酸化物、あるいはこれらの合金などにより構成される。本実施形態では、詳細を後述するように、当該第１導電膜２０が強誘電体膜１８上に形成された後に、強誘電体膜１８に対して酸素欠損を回復するための熱処理を行う。このため、第１導電膜２０としては、酸素雰囲気中での熱処理時に強誘電体膜１８に対して十分に酸素を供給できるように、酸素を通しやすい材料が選択されると共に、その膜厚を比較的に薄くして形成される。第１導電膜２０に好適な材料の具体例は上述した通りである。また、第１導電膜２０として好適な膜厚の具体例については後述する。
【００３０】
第２導電膜２２は、水素遮断性を有する膜であり、第１導電膜２０上に配置されて、製造プロセス中に強誘電体膜１８が水素によるダメージを受けることを回避する機能を担う。この第２導電膜２２は、金属酸化物からなることが好ましく、特にイリジウム酸化物（ＩｒＯｘ）やルテニウム−ストロンチウム複合酸化物（ＲｕＳｔＯｘ）などが好適に用いられる。
【００３１】
第３導電膜２４は、例えばＰｔ、Ｉｒ、Ｉｒ酸化物、Ｒｕ、Ｒｕ酸化物、ＳｒＲｕ複合酸化物、あるいはこれらの合金などにより構成される。本実施形態では、上述した第１〜第３導電膜を含む積層膜が上部電極としての機能を果たす。
【００３２】
本実施形態の強誘電体キャパシタ１はこのような構成を有しており、次にその製造方法について詳細に説明する。
【００３３】
図２〜図３は、一実施形態の強誘電体キャパシタの製造方法について説明する図である。なお、以下の説明では、まず本実施形態にかかる製造方法について概略的に説明し、その後、更に具体的な実施例について説明する。
【００３４】
まず図２（ａ）に示すように、基板１０上に下地絶縁膜１２を形成し、この下地絶縁膜１２上に密着層１４を形成する。次に図２（ｂ）に示すように、密着層１４上に第１電極１６を形成する。次に図２（ｃ）に示すように、第１電極１６上に強誘電体膜１８を形成する。
【００３５】
次に図２（ｄ）に示すように、強誘電体膜１８上に第１導電膜２０を形成する。上述したように、当該第１導電膜２０としては、水素バリア性を有する材料を用いる等の制約がないことから、成膜時の強誘電体膜１８へのダメージを抑制し、かつその後の熱処理に対しても都合のよい条件（材料、成膜方法、膜厚等）を設定し得る。例えば、本実施形態では、次工程における熱処理時に強誘電体膜１８に対して十分に酸素を供給できるように、酸素を通しやすい材料及び膜厚が選択される。
【００３６】
次に図２（ｅ）に示すように、強誘電体膜１８の酸素欠損を回復するために、強誘電体膜１８に対して酸素雰囲気中における熱処理を行う。このとき、強誘電体膜１８への酸素供給は、大部分が第１導電膜２０を介して行われる。当該酸素は、例えば、薄く形成した第１導電膜２０の結晶粒界を通って第１導電膜２０の上面側から強誘電体膜１８に供給される。これにより、熱処理の効果を十分に発揮させて強誘電体膜の酸素欠損を回復させることが可能となり、電流−電圧特性の改善を図ることができる。
【００３７】
次に図３（ａ）に示すように、第１導電膜２０上に第２導電膜２２を形成する。このとき、第１導電膜２０は、第２導電膜２２の形成時に強誘電体膜１８の表面がダメージを受けて酸素欠損が生じることを防ぐ保護膜としての機能をも担う。すなわち、第１導電膜２０の形成時に強誘電体膜１８の表面がダメージを受けて酸素欠損を生じたとしても、その後の熱処理によってかかる酸素欠損状態は回復する。そして、第２導電膜２２の形成時には、この第１導電膜２０が強誘電体膜１８の表面を保護する役割を担い、酸素欠損が生じることを回避することが可能となる。
【００３８】
次に図３（ｂ）に示すように、第２導電膜２２上に第３導電膜２４を形成する。当該第３導電膜２４は、強誘電体キャパシタの電極の上面を構成するために好適な材料を適宜選択し、必要十分な膜厚に形成される。
【００３９】
次に図３（ｃ）に示すように、強誘電体膜１８、第１導電膜２０、第２導電膜２２及び第３導電膜２４を所望の形状にパターニングする。本工程における当該パターニングは、周知のフォトリソグラフィ技術及びエッチング技術を用いて行うことができる。その後、上述のパターニング工程における強誘電体膜１８等のエッチングダメージを回復するために、強誘電体膜１８等に対して酸素雰囲気中における熱処理を行う。以上の工程を経て、本実施形態の強誘電体キャパシタ１が完成する。このようにして形成した強誘電体キャパシタ１に対して、必要な配線等を形成することによりメモリ素子が形成される。
【００４０】
図４は、強誘電体キャパシタを用いたメモリ素子の一例を説明する図である。同図に示すメモリ素子は、帯状の電極を上下に直交させて上側電極と下側電極の交点に強誘電体キャパシタを配置する、いわゆるクロスポイント型のメモリ装置において各交点に形成される一のメモリ素子（記憶素子）を示している。図４に示すメモリ素子２は、上述した強誘電体キャパシタ１に対して、水素バリア膜２６、層間膜２８、配線膜３０及び保護膜３２を形成したものである。これらの各要素を形成するプロセス中において、強誘電体膜１８の上面側からの水素の侵入が第２導電膜２２によって抑制される。
【００４１】
なお、本実施形態の強誘電体キャパシタ１の適用範囲はクロスポイント型のメモリ装置に限定されるものではなく、一又は複数の強誘電体キャパシタと一又は複数のスイッチング素子（トランジスタ等）を組み合わせて構成されるメモリ素子を複数含んでなるメモリ装置に対しても適用することが可能である。
【００４２】
（実施例１）
基板１０としてシリコン基板を用い、当該シリコン基板に対して熱酸化処理を行って、下地絶縁膜１２として酸化シリコン膜を約４００ｎｍ成膜した。次に、ＤＣスパッタリング法により酸化シリコン膜上にＴｉ膜を約２０ｎｍ成膜した。そして、当該Ｔｉ膜を６５０℃の酸素雰囲気中で３０分間加熱し、酸化することによりＴｉ酸化膜を形成し、これを密着層１４とした。次に、Ｔｉ酸化膜上にＤＣスパッタリング法によりＰｔ膜を約２００ｎｍ成膜し、これを第１電極１６とした。
【００４３】
次に、上記Ｐｔ膜上に、強誘電体膜１８として約１８０ｎｍのＳＢＴ膜をＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）法によって形成した。具体的には、まずＳＢＴのＭＯＤ溶液溶液をＰｔ膜上に塗布する。出発原料として、Ｔａ（ＯＣＯＣ７Ｈ１５）５、Ｂｉ（ＯＣＯＣ７Ｈ１５）３、Ｓｒ（ＯＣＯＣ７Ｈ１５）２をｎ−オクタンに溶かした混合溶液を用いた。この混合溶液をスピンコート法によって塗布した後に、１６０℃で１分間乾燥させ、さらに２６０℃の酸素雰囲気中で４分間乾燥させた。これにより、塗布膜中に含まれる不要な化合物のほとんどが酸化、分解されて膜中から消失する。さらに、結晶化のための熱処理を行った。当該熱処理は、ランプアニール装置を用いて、昇温速度５０℃／秒で７００℃まで温度を上げて４０秒間行った。以上の塗布、乾燥、熱処理の工程を３回繰り返すことにより、１８０ｎｍのＳＢＴ膜を得た。
【００４４】
次に、ＳＢＴ膜上にＤＣスパッタリング法によりＰｔ膜を約１００ｎｍ成膜し、これを第１導電膜２０とした。次に、ファーネスアニール装置を用いて、酸素雰囲気中で７００℃１時間の熱処理を行った。この熱処理により、薄く形成したＰｔ膜を介してＳＢＴ膜に酸素が供給され、ＳＢＴ膜表面の酸素欠損が回復する。この酸素欠損を回復させるための熱処理の後に、Ｐｔ膜上にＤＣスパッタリング法により、第２導電膜２２としての５０ｎｍのＩｒＯｘ膜を形成した。更に、ＤＣスパッタリング法により、ＩｒＯｘ膜上に第３導電膜２４としての５０ｎｍのＰｔ膜を形成した。
【００４５】
次に、周知のパターニングプロセスによって、第１〜第３導電膜としてのＰｔ膜／ＩｒＯｘ膜／Ｐｔ膜と強誘電体膜１６としてのＳＢＴ膜を所望形状にパターニングした。その後、パターニングプロセスにおけるエッチングによるダメージの回復のために、ＳＢＴ膜等に対して酸素雰囲気中で７００℃３０分間の熱処理を行った。
【００４６】
このようにして形成した強誘電体キャパシタ１に対して、水素バリア膜２６、層間膜２８、配線膜３０及び保護膜３２を形成し、メモリ素子２を形成した。水素バリア膜２６としては、スパッタリング法により６０ｎｍのアルミナ膜を形成した。層間膜としては、６００ｎｍのＴＥＯＳ酸化膜を形成した。その後、キャパシタの上部にコンタクトホールを形成して第３導電膜２４を露出させ、配線膜３０としてＡｌ膜を形成した。保護膜３２としては、１０００ｎｍのｐ−ＳｉＮ膜を形成した。その後、当該保護膜３２に、配線膜３０を露出させるコンタクトホールを形成した。
【００４７】
図５は、上述した実施例の方法によって作製される強誘電体キャパシタ単体のヒステリシス特性を示す図である。ここで強誘電体キャパシタ単体とは、メモリ素子として必要な配線等を形成する以前の状態（図１参照）を言う。同図に示すように、本実施例の強誘電体キャパシタは良好な強誘電特性が得られている。本実施例に対する比較例として、１００ｎｍのＰｔ膜、５０ｎｍのＩｒＯｘ膜及び５０ｎｍのＰｔ膜を連続成膜した後に７００℃１時間の熱処理を行った場合には、強誘電体キャパシタはショート（短絡）した。
【００４８】
図６は、上述した実施例の方法によって作製したメモリ素子のヒステリシス特性を示す図である。同図に示すように、最終工程を経てメモリ素子として構成された後であっても良好な強誘電特性が得られている。これは、水素バリア性を有する第２導電膜としてのＩｒＯｘ膜により、素子形成プロセス中における強誘電体膜への水素の侵入によるダメージが回避されたことによるものである。
【００４９】
図７は、実施例に対する比較例のメモリ素子のヒステリシス特性を示す図である。このメモリ素子は、上記実施例に対する比較例の強誘電体キャパシタに対して、水素バリア膜、層間膜、配線膜及び保護膜を形成したものである。この比較例のメモリ素子では、良好な強誘電特性は得られていない。
【００５０】
このように、本実施形態によれば、強誘電体膜に対する水素バリア性の確保を図りつつ、電流−電圧特性の改善を図ることが可能となり、メモリ素子（強誘電体メモリ）等を製造する際の水素ダメージに対する耐性の高い強誘電体キャパシタを得ることが可能となる。
【００５１】
本実施形態の構造を採用することにより、誘電体特性が良くリーク電流も少ない高性能な強誘電体キャパシタを得ることが可能となる。また、本発明にかかる強誘電体キャパシタを用いることにより、優れた特性を有するメモリ素子を製造することが可能となる。更に、当該メモリ素子を複数形成することにより、優れた特性を有するメモリ装置（いわゆる強誘電体メモリ）を製造することが可能となる。また、かかるメモリ装置を用いて各種の電子機器を構成することが可能である。
【００５２】
なお、本発明は上述した実施形態及び各実施例の内容に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。例えば、本実施形態の強誘電体キャパシタは、メモリ素子以外にも、大容量のキャパシタとして用いることも可能であり、更には焦電センサや圧力センサ等のセンサに用いるなど、各種の電子素子の製造に応用することが可能である。
【図面の簡単な説明】
【図１】強誘電体キャパシタの構造について説明する図である。
【図２】強誘電体キャパシタの製造方法について説明する図である。
【図３】強誘電体キャパシタの製造方法について説明する図である。
【図４】強誘電体キャパシタを用いたメモリ素子の一例を説明する図である。
【図５】実施例の強誘電体キャパシタ単体のヒステリシス特性を示す図である。
【図６】実施例のメモリ素子のヒステリシス特性を示す図である。
【図７】実施例に対する比較例のメモリ素子のヒステリシス特性を示す図である。
【符号の説明】
１…強誘電体キャパシタ、  ２…メモリ素子、  １０…基板、  １２…下地絶縁膜、  １４…密着層、  １６…第１電極（下部電極）、  １８…強誘電体膜、２０…第１導電膜、  ２２…第２導電膜、  ２４…第３導電膜、  ２６…水素バリア膜、  ２８…層間膜、  ３０…配線膜、  ３２…保護膜
【図１】
2004296929.tif 000003
【図２】
2004296929.tif 000004
【図３】
2004296929.tif 000005
【図４】
2004296929.tif 000006
【図５】
2004296929.tif 000007
【図６】
2004296929.tif 000008
【図７】
2004296929.tif 000009