(57)【要約】【課題】ソース・ドレインコンタクトの上部にエッチングストッパとしての窒化膜を必要とせず、かつ層間絶縁膜のエッチング時にゲート電極とのショートマージンを確保することができる半導体装置の製造方法を提供する。【解決手段】メモリセル部とロジック回路部にトランジスタを形成する工程と、トランジスタ上に第１、第２の絶縁膜７、８を形成する工程と、両絶縁膜をエッチングしてメモリセル部のトランジスタのソース・ドレイン領域に達する第１の開口を形成する工程と、第２の絶縁膜８をエッチングし、第１の開口より大きい径を有する第２の開口を形成する工程と、第１、第２の開口に導電部材を埋め込んで第１、第２のプラグ１０、２１を形成する工程と、第１、第２のプラグ上に形成された第３の絶縁膜１２に第２のプラグに連なる第３のプラグ１８を形成し、この第３のプラグ上にビット線を形成する工程とを備えた構成とする。【選択図】        図４
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【特許請求の範囲】
【請求項１】
半導体基板上にメモリセル部とロジック回路部とが混載された半導体装置において、上記メモリセル部とロジック回路部にそれぞれトランジスタを形成する工程と、上記トランジスタ上に第１及び第２の絶縁膜を形成する工程と、上記第１及び第２の絶縁膜をエッチングすることにより上記メモリセル部のトランジスタのソース・ドレイン領域に達する第１の開口を形成する工程と、上記第２の絶縁膜をエッチングし、上記第１の開口より大きい径を有する第２の開口を形成する工程と、上記第１及び第２の開口に導電部材を埋め込んで第１及び第２のプラグを形成する工程と、上記第１、第２のプラグ上に形成された第３の絶縁膜に上記第２のプラグに連なる第３のプラグを形成し、この第３のプラグ上にビット線を形成する工程とを備えた半導体装置の製造方法。
【請求項２】
上記ロジック回路部において、第１及び第２の開口を形成する工程をさらに備えた請求項１記載の半導体装置の製造方法。
【請求項３】
上記エッチングはドライエッチングであることを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
【請求項４】
上記エッチングはウェットエッチングであることを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置、例えばメモリセル部とロジック回路部とが混載された半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
図２３〜図３０は、従来のメモリセル部とロジック回路部とが混載された半導体装置の製造方法を工程順に示した断面図で、（ａ）はメモリセル部を示し、（ｂ）はロジック回路部を示す。
先ず、図２３に示すように、メモリセル部及びロジック回路部の半導体基板１に素子分離酸化膜２を形成する。次いで、図２４に示すように、ゲート酸化膜（図示せず）及びゲート電極層３Ａからなるゲート電極３を形成し、後述するＬＤＤ構造形成用の低濃度の注入層４を形成する。次に、図２５に示すように、ゲート電極３を含む全表面に絶縁膜５を形成し、ロジック回路部のみエッチングしてゲート電極３の側面にサイドウォール５Ａを作成すると共に、このサイドウォールをマスクとして高濃度のソース・ドレイン注入層６を形成してＬＤＤ構造を形成する。
【０００３】
次に、図２６に示すように、サリサイドプロテクション用の絶縁膜７を形成すると共に、メモリセル部の低濃度領域４に対応する部分のみエッチングによって絶縁膜７を取り除き、その他のプロテクションしたい部分には図示のように絶縁膜７を残す。その後、絶縁膜７の上に層間絶縁膜８を形成し、平坦化技術により平坦化する。そしてソース・ドレインコンタクトホール９を形成すると共に、このコンタクトホール内にドープドポリシリコンを埋め込んでプラグ１０を形成する。次に、図２７に示すように、層間絶縁膜８上に窒化膜１１を形成し、図示しないレジストマスクを用いてロジック回路部の窒化膜を除去し、メモリセル部にのみ残す。次に、図２８に示すように、窒化膜１１上に層間絶縁膜１２を形成し、メモリキャパシタの下部電極形成用としてレジストマスクを用いてメモリセル部のキャパシタ接続用プラグ１０Ｂに対応する部分のみエッチングして層間絶縁膜１２及び窒化膜１１を除去して溝１３を形成した後、溝１３及び層間絶縁膜１２の表面にメモリキャパシタの下部電極用の導電膜１４を形成し、全面エッチバックすることで溝１３の側壁及び底部にのみ電極としての導電膜１４を残す。
【０００４】
なお、エッチバック時に溝１３にレジストなどを埋め込んで導電膜１４を保護するようにしてもよい。さらに、図２９に示すように、導電膜１４上にキャパシタ誘電膜１５、さらにその上にキャパシタ上部電極１６を形成し、レジストマスクによって上部電極１６が溝１３の壁面に沿うようにエッチングする。
次に、図３０に示すように、層間絶縁膜１７を形成し、レジストマスクを利用したエッチングにより、メモリセル部のビットライン用プラグ１０Ａに対応する位置及びロジック回路部のトランジスタのソース・ドレイン領域に対応する位置にコンタクトホールを形成すると共に、各コンタクトホールにタングステン（Ｗ）等の金属を埋め込んでプラグ１８を形成し、さらにその上部に配線層１９を周知の手段によって形成することによりメモリ混載ロジックが形成される。なお、層間絶縁膜１７のエッチングはドライエッチングで行なわれる場合と、ＨＦ等によるウェットエッチングによって行なわれる場合がある。（例えば特許文献１参照）。
【０００５】
【特許文献１】
特開平９−２３２５３３号公報（段落００３０−００３４、図１）
【０００６】
【発明が解決しようとする課題】
従来の半導体装置は上述のような構成とされているため、メモリセル部にのみエッチングストッパとしての窒化膜１１を形成する必要があり、成膜及びエッチングの工程が増すという問題点があった。この窒化膜を省略した場合には、層間絶縁膜１７をエッチングしてプラグ１８形成のためのコンタクトホールを形成する際、オーバエッチとなることがあり、プラグ１０Ａの近辺の拡大図を図３１に示すように、プラグ１８が図において横方向に拡がると共に、下方にも延在してゲート電極３と接触することにより、プラグ１８とゲート電極３がショートするという問題点があった。また、エッチングマージンを確保するためには、エッチングの難度が高くなり、制御も難しくなるという問題点があった。
【０００７】
この発明は、上記のような問題点に対処するためになされたもので、エッチングストッパとしての窒化膜を必要とせず、かつ層間絶縁膜のエッチング時にゲート電極とのショートマージンを確保することができる半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る半導体装置の製造方法は、半導体基板上にメモリセル部とロジック回路部とが混載された半導体装置において、上記メモリセル部とロジック回路部にそれぞれトランジスタを形成する工程と、上記トランジスタ上に第１及び第２の絶縁膜を形成する工程と、上記第１及び第２の絶縁膜をエッチングすることにより上記メモリセル部のトランジスタのソース・ドレイン領域に達する第１の開口を形成する工程と、上記第２の絶縁膜をエッチングし、上記第１の開口より大きい径を有する第２の開口を形成する工程と、上記第１及び第２の開口に導電部材を埋め込んで第１及び第２のプラグを形成する工程と、上記第１、第２のプラグ上に形成された第３の絶縁膜に上記第２のプラグに連なる第３のプラグを形成し、この第３のプラグ上にビット線を形成する工程とを備えたものである。
【０００９】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を図にもとづいて説明する。図１〜図４は、実施の形態１の製造方法を示すために製造工程順に示した断面図である。製造方法の最初の工程は従来装置の図２３〜図２５と同様であるため、これらの図と同一または相当部分に同一符号を付して説明を省略する。
その後、図１に示すように、メモリセル部及びロジック回路部に絶縁膜７を形成し、その上に層間絶縁膜８を形成する。そしてＣＭＰにより層間絶縁膜８を平坦化しメモリセル部のトランジスタのソース・ドレイン領域に対応した位置にそれぞれソース・ドレイン領域に達するコンタクトホールを開口した後、レジスト２０をパターニングし、ビットラインに対応するプラグを形成するためのコンタクトホール（図１（ａ）の中央のコンタクトホール）の絶縁膜７から上の部分が絶縁膜７から下の部分よりも径が大きくなるように設定する。
【００１０】
次に、レジストパターン２０をマスクとしてドライエッチングによって層間絶縁膜８を開口し、ビットライン用のプラグを形成するコンタクトホールの上端部を図２に示すように形成した後、ドープドポリシリコンを各コンタクトホールに埋め込み、エッチバックまたはＣＭＰを施してキャパシタ接続用のプラグ１０とビットライン用のプラグ２１を形成する。プラグ２１は上端部の径の大きい部分の寸法が例えば０．２０〜０．２４μｍ、下端部の径寸法が例えば０．１μｍに形成される。次に、図３に示すように、キャパシタ構造用の層間絶縁膜１２を形成し、図２８〜図３０で説明したのと同じ手順によってキャパシタ及びプラグ１８を形成し、さらにその上に図３０の配線層１９と同様な配線層（図示せず）を形成してメモリ混載ロジックが完成する。メモリセル部においては、この配線層１９がビットラインとなる。メモリセル部のプラグ１８は径が例えば０．１６〜０．１８μｍに形成され、その下方に位置するプラグ２１の上端部の径が上述のように、それより大きく形成されているため、プラグ１８がプラグ２１に対して確実にコンタクトする結果、ゲート電極３とのショートを防止することができ、従来必要とされた窒化膜を省略することができる。
【００１１】
このため製造工程が短縮でき、かつ窒化膜を形成することによるメモリセル部とロジック回路部との段差が解消され、写真製版マージンが向上する他、窒化膜の分だけコンタクトホールの深さを浅くすることができるためエッチングのマージンも向上し、コンタクト抵抗も安定する。なお、以上の説明では、キャパシタ接続用のプラグ１０とビットライン用のプラグ２１を共にドープドポリシリコンで形成したが、これに限られるものではなく、ビットライン接続用のプラグ２１をバリアメタル等の金属で形成しても同様な効果を期待することができる。
また、メモリセル部のビットライン用プラグのコンタクト抵抗を下げることができる。
【００１２】
実施の形態２．
次に、この発明の実施の形態２を図にもとづいて説明する。図５〜図１０は、実施の形態２の製造方法を示すために製造工程順に示した断面図である。製造方法の最初の工程は従来装置の図２３〜図２５と同様であるため、これらの図と同一または相当部分に同一符号を付して説明を省略する。
その後、図５に示すように、メモリセル部とロジック回路部に絶縁膜７を形成し、その上に層間絶縁膜８を形成すると共に、ＣＭＰにより層間絶縁膜８を平坦化する。次に、メモリセル部のキャパシタ電極接続部を形成するため、メモリセル部のみにレジストパターニング（図示せず）を行ない、一方のソース・ドレイン領域に達するコンタクトホール９を形成すると共に、このコンタクトホール９にドープドポリシリコンを埋め込み、エッチバックまたはＣＭＰを行なってプラグ１０を形成する。
【００１３】
次に、図６に示すように、メモリセル部のビットライン用プラグ形成部に、トランジスタのソース・ドレイン領域に達するコンタクトホール９を形成すると共に、ロジック回路部にもトランジスタのソース・ドレイン領域に達するコンタクトホール９を形成する。そして図７に示すように、メモリセル部及びロジック回路部の層間絶縁膜８上にレジスト２０を形成し、メモリセル部のビットライン用コンタクトホール９の上端部に径の大きい部分を形成するためのパターニングをすると共に、ロジック回路部の各コンタクトホール９の上端部に配線層形成用のパターニングを行なう。その後、ドライエッチングによって図８に示すようにそれぞれのコンタクトホールを形成し、図９に示すように、各コンタクトホールにドープドポリシリコンを埋め込んでエッチバックまたはＣＭＰを行ない、メモリセル部のビットライン用プラグ２１及びロジック回路部の配線層用プラグ２２を形成する。その後、図１０に示すように、図２８〜図３０で説明したのと同じ手順によってキャパシタ及びプラグ１８並びに配線層を形成し、メモリ混載ロジックを完成する。
【００１４】
実施の形態２は以上のように構成されているため、実施の形態１と同様な効果が得られるのに加えて、ロジック回路部のプラグ２２を配線層として用いることができるため、レイアウトの自由度が増す利点がある。なお、実施の形態２ではメモリセル部のプラグ１０及び２１並びにロジック回路部のプラグ２２をいずれもドープドポリシリコンで形成したが、これに限られるものではなく、メモリセル部のビットライン用プラグ２１をバリアメタル等の金属で形成し、ロジック回路部のプラグ２２をタングステン（Ｗ）等の金属で形成してもよい。
このような構成とすれば、実施の形態１と同様な効果が期待できる他、メモリセル部のビットライン用プラグのコンタクト抵抗及びロジック回路部の配線層の抵抗を下げることができる。
【００１５】
実施の形態３．
次に、この発明の実施の形態３を図にもとづいて説明する。図１１〜図１４は、実施の形態３の製造方法を示すために製造工程順に示した断面図である。図１１は、実施の形態２の図６と同じであり、それ以前の工程も実施の形態２と同じであるため、図６と同一または相当部分に同一符号を付して説明を省略する。
その後、図１２に示すように、層間絶縁膜８にＨＦによるウェットエッチングを行ない、メモリセル部のビットライン用コンタクトホール９の上端部に径の大きい部分を形成すると共に、ロジック回路部のトランジスタのソース・ドレイン領域に達するコンタクトホールを形成する。そして図１３に示すように、メモリセル部のビットライン用のコンタクトホール９にバリアメタルを埋め込んでプラグ２１を形成し、ロジック回路部の各コンタクトホールにタングステン（Ｗ）を埋め込んでプラグ２３を形成する。次に、図２８〜図３０で説明したのと同じ手順によってキャパシタ及びプラグ１８並びに配線層を形成し、メモリ混載ロジックを完成する。
このような製造方法とすることにより、実施の形態１と同様な効果を得ることができる。また、ロジック回路部のコンタクトプラグの深さが従来の窒化膜の分だけ浅くなるため、コンタクトプラグ形成時の加工プロセスが容易になる。
【００１６】
実施の形態４．
次に、この発明の実施の形態４を図にもとづいて説明する。図１５〜図１８は、実施の形態４の製造方法を示すために製造工程順に示した断面図である。製造方法の最初の工程は、従来装置の図２３〜図２５と同様であるため、これらの図と同一または相当部分に同一符号を付して説明を省略する。
その後、図１５に示すように、メモリセル部とロジック回路部に絶縁膜７を形成し、その上に層間絶縁膜８を形成すると共に、ＣＭＰにより層間絶縁膜８を平坦化する。そして、メモリセル部及びロジック回路部にコンタクトホール２４を形成する。次に、図１６に示すように、ＨＦによるウェットエッチングを行ない、メモリセル部のコンタクトホール２４の上端部である絶縁膜７から上の部分及びロジック回路部のコンタクトホール２４の絶縁膜７から上の部分の開口径を符号２４Ａで示すように大きくする。
【００１７】
そして、図１７に示すように、各コンタクトホール２４、２４Ａにドープドポリシリコンを埋め込み、エッチバックまたはＣＭＰを行なうことにより、メモリセル部ではプラグ２１、ロジック回路部ではプラグ２３を形成する。
その後、図１８において、図２８〜図３０で説明したのと同じ手順によってキャパシタ及びプラグ１８並びに配線層を形成し、メモリ混載ロジックを完成する。このような製造方法とすることにより、実施の形態３と同様な効果を得ることができる。
【００１８】
なお、この実施の形態ではメモリセル部のキャパシタ接続用のプラグ及びビットライン用プラグ２１並びにロジック回路部のプラグ２３をいずれもドープドポリシリコンで形成したが、これに限られるものではなく、メモリセル部のビットライン用プラグ２１をバリアメタル等の金属で形成し、ロジック回路部のプラグ２３をタングステン（Ｗ）等の金属で形成してもよい。
このような構成とすれば、メモリセル部のビットライン用プラグのコンタクト抵抗及びロジック回路部の配線層の抵抗を下げることができる。
【００１９】
実施の形態５．
次に、この発明の実施の形態５を図にもとづいて説明する。図１９〜図２２は、実施の形態５の製造方法を示すために製造工程順に示した断面図である。製造方法の最初の工程は、従来装置の図２３〜図２５と同様であるため、これらの図と同一または相当部分に同一符号を付して説明を省略する。
その後、図１９に示すように、メモリセル部とロジック回路部に絶縁膜７を形成し、その上に層間絶縁膜８を形成すると共に、ＣＭＰにより層間絶縁膜８を平坦化する。そして、メモリセル部のみにソース・ドレインコンタクトホール２４を形成する。次に、図２０に示すように、ＨＦによるウェットエッチングを行ない、メモリセル部のコンタクトホール２４の上端部である絶縁膜７から上の部分の開口径を符号２４Ａで示すように大きくする。そして、図２１に示すように、各コンタクトホール２４、２４Ａにドープドポリシリコンを埋め込み、エッチバックまたはＣＭＰを行なうことにより、プラグ２１を形成する。
【００２０】
その後、図２２において、図２８〜図３０で説明したのと同じ手順によってキャパシタ及びプラグ１８並びに配線層を形成し、メモリ混載ロジックを完成する。このような製造方法とすることにより、実施の形態１と同様な効果を得ることができる。
【００２１】
なお、この実施の形態ではメモリセル部のキャパシタ接続用のプラグ及びビットライン用プラグ２１をドープドポリシリコンで形成したが、これに限られるものではなく、メモリセル部のビットライン用プラグ２１をバリアメタル等の金属で形成してもよい。
このような構成とすれば、メモリセル部のビットライン用プラグのコンタクト抵抗を下げることができる。
【００２２】
【発明の効果】
この発明に係る半導体装置の製造方法は、半導体基板上にメモリセル部とロジック回路部とが混載された半導体装置において、上記メモリセル部とロジック回路部にそれぞれトランジスタを形成する工程と、上記トランジスタ上に第１及び第２の絶縁膜を形成する工程と、上記第１及び第２の絶縁膜をエッチングすることにより上記メモリセル部のトランジスタのソース・ドレイン領域に達する第１の開口を形成する工程と、上記第２の絶縁膜をエッチングし、上記第１の開口より大きい径を有する第２の開口を形成する工程と、上記第１及び第２の開口に導電部材を埋め込んで第１及び第２のプラグを形成する工程と、上記第１、第２のプラグ上に形成された第３の絶縁膜に上記第２のプラグに連なる第３のプラグを形成し、この第３のプラグ上にビット線を形成する工程とを備えたものであるため、ビットライン用のプラグとゲート電極とのショートを防止することができ、従来必要とされた窒化膜を省略することができる。このため、窒化膜を形成することによるメモリセル部とロジック回路部との段差が解消され、写真製版マージンが向上する他、製造工程も短縮でき、かつ窒化膜の分だけコンタクトホールの深さを浅くすることができるため、エッチングのマージンも向上し、コンタクト抵抗も安定するものである。
【図面の簡単な説明】
【図１】この発明の実施の形態１の製造工程を示す断面図である。
【図２】この発明の実施の形態１の製造工程を示す断面図である。
【図３】この発明の実施の形態１の製造工程を示す断面図である。
【図４】この発明の実施の形態１の製造工程を示す断面図である。
【図５】この発明の実施の形態２の製造工程を示す断面図である。
【図６】この発明の実施の形態２の製造工程を示す断面図である。
【図７】この発明の実施の形態２の製造工程を示す断面図である。
【図８】この発明の実施の形態２の製造工程を示す断面図である。
【図９】この発明の実施の形態２の製造工程を示す断面図である。
【図１０】この発明の実施の形態２の製造工程を示す断面図である。
【図１１】この発明の実施の形態３の製造工程を示す断面図である。
【図１２】この発明の実施の形態３の製造工程を示す断面図である。
【図１３】この発明の実施の形態３の製造工程を示す断面図である。
【図１４】この発明の実施の形態３の製造工程を示す断面図である。
【図１５】この発明の実施の形態４の製造工程を示す断面図である。
【図１６】この発明の実施の形態４の製造工程を示す断面図である。
【図１７】この発明の実施の形態４の製造工程を示す断面図である。
【図１８】この発明の実施の形態４の製造工程を示す断面図である。
【図１９】この発明の実施の形態５の製造工程を示す断面図である。
【図２０】この発明の実施の形態５の製造工程を示す断面図である。
【図２１】この発明の実施の形態５の製造工程を示す断面図である。
【図２２】この発明の実施の形態５の製造工程を示す断面図である。
【図２３】従来のメモリセル部とロジック回路部とが混載された半導体装置の製造工程を示す断面図である。
【図２４】従来のメモリセル部とロジック回路部とが混載された半導体装置の製造工程を示す断面図である。
【図２５】従来のメモリセル部とロジック回路部とが混載された半導体装置の製造工程を示す断面図である。
【図２６】従来のメモリセル部とロジック回路部とが混載された半導体装置の製造工程を示す断面図である。
【図２７】従来のメモリセル部とロジック回路部とが混載された半導体装置の製造工程を示す断面図である。
【図２８】従来のメモリセル部とロジック回路部とが混載された半導体装置の製造工程を示す断面図である。
【図２９】従来のメモリセル部とロジック回路部とが混載された半導体装置の製造工程を示す断面図である。
【図３０】従来のメモリセル部とロジック回路部とが混載された半導体装置の製造工程を示す断面図である。
【図３１】図３０（ａ）におけるビットライン用プラグの近辺の拡大図である。
【符号の説明】
１  半導体基板、      ３  ゲート電極、      ５、７  絶縁膜、
６  ソース・ドレイン注入層、      ８  層間絶縁膜。
【図１】
2004221270.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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