(57)【要約】【課題】ＩＧＢＴの構成を有する半導体装置において、製造工程の管理が容易で、かつ、半導体装置の薄型化を図ることが容易であるとともに、スイッチング特性の改善とコストダウンが両立可能な半導体装置を提供すること。【解決手段】半導体装置１００は、Ｎ−型ドレイン層１０１、Ｎ＋型バッファ層１０２及びＮ−型ベース層１０３を積層するように形成している。また、これらの不純物濃度は、それぞれ８Ｅ１３／ｃｍ３以上３Ｅ１４／ｃｍ３以下、３．４Ｅ１４／ｃｍ３以上１Ｅ１５／ｃｍ３以下、８Ｅ１３／ｃｍ３以上３Ｅ１４／ｃｍ３以下とした。さらに、バリアメタル膜１１０とＮ−型ドレイン層１０１とをショットキー接合するとともに、Ｎ−型ドレイン層１０１の表面を逆スパッタリングして粗面化した。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１の導電層と、前記第１の導電層上に積層させて形成してなる第１導電型の第２の導電層と、前記第２の導電層上に積層させて形成してなる第１導電型の第３の導電層と、前記第３の導電層の表面に露出するように、かつ、前記第３の導電層の内部に選択的に形成してなる第２導電型の第１の導電領域と、前記第１の導電領域の表面に露出するように、かつ、前記第１の導電領域の内部に選択的に形成してなる第１導電型の第２の導電領域と、前記第３の導電層、前記第１の導電領域および前記第２の導電領域の表面を部分的に覆うように形成してなる第１の絶縁膜と、前記絶縁膜上に積層させて形成してなるゲート電極膜と、前記第１の絶縁膜及び前記ゲート電極膜を覆うように形成してなる第２の絶縁膜と、前記第１の導電領域及び前記第２の導電領域に接するように形成してなるエミッタ電極膜を有する半導体装置において、
前記第１の導電層とショットキー接合するように形成してなるバリアメタル膜を有し、
前記第１の導電層は、含有する不純物の濃度を８Ｅ１３／ｃｍ３以上３Ｅ１４／ｃｍ３以下の範囲になされ、
前記第２の導電層は、含有する不純物の濃度を３．４Ｅ１４／ｃｍ３以上１Ｅ１５／ｃｍ３以下の範囲になされ、
前記第３の導電層は、含有する不純物の濃度を８Ｅ１３／ｃｍ３以上３Ｅ１４／ｃｍ３以下の範囲になされたことを特徴とする半導体装置。
【請求項２】
前記第１の導電層のショットキー接合面は、逆スパッタリングによって粗面化されていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する分野】
本発明は、半導体装置及びその製造法に係り、主として電源回路等に利用されるＩＧＢＴの構成を有する半導体装置に関するものである。
【０００２】
【従来の技術】
ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の構成を有する半導体装置は、高耐圧でかつ高速スイッチング特性を持つことから、近年、電源用パワーデバイスとして幅広く利用されている。この構成を有する半導体装置は、ターンオフ時の損失が少ないという点において優れた特性を持つパンチスルー型と、短絡耐量などの破壊耐量という点において優れた特性を持つノンパンチスルー型に大別される。一般的に、これらの特性の間にはトレードオフの関係が成り立つ。そこで、一方の特性を低下させることなしに他方の特性を向上するために、様々な構造が考え出されている。（例えば、特許文献１参照。）
【０００３】
そのような半導体装置の一例を図７に示す。図７は、従来技術に係る半導体装置の例を示す断面図である。図７の符号において、２００は半導体装置、２０１はＮ−型中間層、２０２はＮ＋型バッファ層、２０３はＮ−型ベース層、２０４はＰ＋型ウェル領域、２０５はＮ＋型エミッタ領域、２０６はエミッタ電極膜、２０７はゲート絶縁膜、２０８はゲート電極膜、２０９は層間絶縁膜、２１０はコレクタ電極膜、２１１はＰ＋型コレクタ層、２１２は低ライフタイム層を示している。
【０００４】
半導体装置２００は、パンチスルー型のものであり、Ｐ＋型コレクタ層２１１上に、Ｎ−型ドレイン層２０１、Ｎ＋型バッファ層２０２及びＮ−型ベース層２０３を積層するように形成している。また、Ｎ−型ベース層２０３の表面付近には、Ｐ＋型ウェル領域２０４を多数形成している。さらに、これらのＰ＋型ウェル領域２０４内には、Ｎ＋型エミッタ領域２０５を２つずつ形成している。また、隣り合うＰ＋型ウェル領域２０４の間を覆うようにゲート絶縁膜２０７が形成されている。このゲート絶縁膜２０７は、さらにＰ＋型ウェル領域２０４及びＮ＋型エミッタ領域２０５の一部も覆っている。くわえて、ゲート絶縁膜２０７上にはゲート電極膜２０８を形成している。また、Ｐ＋型ウェル領域２０４及びＮ＋型エミッタ領域２０５の一部、並びにゲート絶縁膜２０７及びゲート電極膜２０８は、その表面を層間絶縁膜２０９によって覆われている。さらに、露出しているＮ＋型エミッタ領域２０５及びＰ＋型コレクタ層２１１の表面は、コレクタ電極膜２１０で覆われている。くわえて、Ｎ−型ドレイン層２０１の内部にプロトンやヘリウムイオンの照射によって低ライフタイム層２１２を形成し、Ｐ＋型コレクタ層２１１から注入された正孔のライフタイムが短くなるようにしている。
【０００５】
以上の構造によれば、Ｐ＋型コレクタ層２１１とＮ＋型バッファ層２０２との間にＮ−型ドレイン層２０１を設けることなどにより、オン電圧特性に優れたノンパンチスルー型と破壊耐量に優れたノンパンチスルー型との両方の利点を併せ持つものとなる。
【０００６】
しかし、上述のような半導体装置の構成を実現するためには、非常に薄くかつ互いの不純物濃度の差が大きい導電層を積層形成する必要があり、製造工程の管理が難しくなる。これは、半導体装置のさらなる薄型化を図る上で障害となるものである。また、プロトンなどを非常に狭い範囲に照射することが可能な装置は非常に高価なものであり、上述の構成によってスイッチング特性の改善を図ることはコストアップの要因となる。
【０００７】
【特許文献１】
特開２００１−７７３５７号公報（第４−６頁、図１−３）
【０００８】
【発明が解決しようとする課題】
本発明は、ＩＧＢＴの構成を有する半導体装置において、製造工程の管理が容易で、かつ、半導体装置の薄型化を図ることが容易であるとともに、スイッチング特性の改善とコストダウンが両立可能な半導体装置を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
上記の課題を解決するための手段として、本発明は、第１導電型の第１の導電層と、前記第１の導電層上に積層させて形成してなる第１導電型の第２の導電層と、前記第２の導電層上に積層させて形成してなる第１導電型の第３の導電層と、前記第３の導電層の表面に露出するように、かつ、前記第３の導電層の内部に選択的に形成してなる第２導電型の第１の導電領域と、前記第１の導電領域の表面に露出するように、かつ、前記第１の導電領域の内部に選択的に形成してなる第１導電型の第２の導電領域と、前記第３の導電層、前記第１の導電領域および前記第２の導電領域の表面を部分的に覆うように形成してなる第１の絶縁膜と、前記絶縁膜上に積層させて形成してなるゲート電極膜と、前記第１の絶縁膜および前記ゲート電極膜を覆うように形成してなる第２の絶縁膜と、前記第１の導電領域および前記第２の導電領域に接するように形成してなるエミッタ電極膜を有する半導体装置において、前記第１の導電層とショットキー接合するように形成してなるバリアメタル膜を有し、前記第１の導電層は、含有する不純物の濃度を８Ｅ１３／ｃｍ３以上３Ｅ１４／ｃｍ３以下の範囲になされ、前記第２の導電層は、含有する不純物の濃度を３．４Ｅ１４／ｃｍ３以上１Ｅ１５／ｃｍ３以下の範囲になされ、前記第３の導電層は、含有する不純物の濃度を８Ｅ１３／ｃｍ３以上３Ｅ１４／ｃｍ３以下の範囲になされたことを特徴とするものとした。
【００１０】
以上の手段によれば、第１の導電層とコレクタ層となる導電層とのＰＮまたはＮＰ接合に代えて、第１の導電層とコレクタ電極膜とのショットキー接合を設け、かつ、第１の導電層、第２の導電層及び第３の導電層の不純物濃度を上記の範囲にすることにより、不純物濃度の高いＰ＋型コレクタ層が不要となり、製造工程の管理が容易である上に、半導体装置の薄型化を図ることが容易になる。また、第１の導電層への正孔の注入が少なくなるので、ターンオフ時のテール電流を短くすることが可能になる。
【００１１】
また、以上の手段において、前記第１の導電層のショットキー接合面は、逆スパッタリングによって粗面化することもできる。これによって、第１の導電層の表層部分に結晶欠陥ができるので、第１の導電層の表層部分で正孔の低ライフタイム化を図ることが容易に実現できる。
【００１２】
【発明の実施の形態】
以下に、本発明の実施の形態に係る半導体装置の一例を図面に基づいて詳細に説明する。図１は、本発明の実施の形態に係る半導体装置の一例を示す断面図である。図１の符号において、１００は半導体装置、１０１はＮ−型ドレイン層、１０２はＮ＋型バッファ層、１０３はＮ−型ベース層、１０４はＰ＋型ウェル領域、１０５はＮ＋型エミッタ領域、１０６はエミッタ電極膜、１０７はゲート絶縁膜、１０８はゲート電極膜、１０９は層間絶縁膜、１１０はバリアメタル膜を示している。
【００１３】
半導体装置１００は、パンチスルー型のＩＧＢＴであり、Ｎ−型ドレイン層１０１、Ｎ＋型バッファ層１０２及びＮ−型ベース層１０３を積層するように形成している。また、Ｎ−型ベース層１０３の表面付近には、Ｐ＋型ウェル領域１０４を多数形成している。さらに、これらのＰ＋型ウェル領域１０４内には、Ｎ＋型エミッタ領域１０５を２つずつ形成している。また、隣り合うＰ＋型ウェル領域１０４の間を覆うようにゲート絶縁膜１０７が形成されている。このゲート絶縁膜１０７は、さらにＰ＋型ウェル領域１０４及びＮ＋型エミッタ領域１０５の一部も覆っている。くわえて、ゲート絶縁膜１０７上にはゲート電極膜１０８を形成している。さらに、ゲート絶縁膜１０７及びゲート電極膜１０８は、層間絶縁膜１０９によって覆われている。また、露出しているＰ＋型ウェル領域１０４及びＮ＋型エミッタ領域１０５の表面上には、エミッタ電極膜１０６を形成している。くわえて、Ｎ−型ドレイン層１０１の表面には、バリアメタル膜１１０が形成されている。バリアメタル膜１１０は、Ｎ−型ドレイン層１０１にショットキー接合されて、図７のＰ＋型コレクタ層２１１に相当する機能を持つとともにコレクタ電極膜としての機能も併せ持つ。
【００１４】
なお、Ｎ−型ドレイン層１０１は、Ｎ＋型シリコン基板から形成されている。Ｎ＋型バッファ層１０２及びＮ−型ベース層１０３は、Ｎ−型ドレイン層１０１の表面上にＮ型シリコン膜をエピタキシャル成長させて形成したものである。
【００１５】
また、上述のように、Ｎ−型ドレイン層１０１は、その露出した表面においてバリアメタル膜１１０とショットキー接合されている。したがって、Ｎ−型ドレイン層１０１への正孔の注入は、Ｐ＋型コレクタ層を形成する場合よりもかなり少なくなる。また、半導体装置１００を平面的に見ると、Ｐ＋型ウェル領域１０４及びＮ＋型エミッタ領域１０５は短冊状に形成され、これにあわせてゲート絶縁膜１０７、ゲート電極膜１０８は及び層間絶縁膜１０９も細長く形成されている。
【００１６】
ところで、本件発明者は、図７に示したような３つのＮ型層を積層したＩＧＢＴの構成において、Ｐ＋型コレクタ層に代えてバリアメタル膜を形成し、ショットキーバリアダイオードを設けることによってコレクタ電極側からの正孔の注入を抑制できることに注目した。そこで、Ｐ＋型コレクタ層に代えてバリアメタル膜を形成したＩＧＢＴにおいて、３つのＮ型層の不純物濃度及び厚さの組み合わせとして最も好適なものを抽出するためのシミュレーション及び実験を行った。
【００１７】
本件発明者の経験則に基づき、製品仕様上の耐圧を９００Ｖ級としたものに対して、Ｎ−型ドレイン層１０１、Ｎ＋型バッファ層１０２及びＮ−型ベース層１０３のＮ型不純物濃度を、それぞれ１Ｅ１３〜１Ｅ１５／ｃｍ３、１Ｅ１４〜１Ｅ１６／ｃｍ３、１Ｅ１３〜１Ｅ１５／ｃｍ３の範囲とし、さらに３つの層の厚さを、それぞれ５〜３０μｍ、１０〜４０μｍ、１０〜８０μｍの範囲としてシミュレーションを行った。ただし、Ｎ＋型バッファ層１０２の不純物濃度は、Ｎ−型ドレイン層１０１及びベース層１０３よりも常に高濃度となるような組み合わせにした。なお、Ｐ＋型ウェル領域１０４、Ｎ＋型エミッタ領域１０５等については、すべて同一条件とした。また、ＶＧＥ＝１０Ｖとした。
【００１８】
以上のシミュレーション条件において、逆耐圧特性、出力特性、スイッチング損失を評価した。そして、製品仕様上の耐圧を９００Ｖ級とした場合に必要となる１１００Ｖ以上の逆耐圧特性が得られるか、さらに製造ばらつきについても考慮した上でそれぞれの組み合わせを評価した。図４は、最良な組合せ条件におけるシミュレーション結果を示すグラフである。また、図５は、明瞭な改善結果が認められたものの中で最も改善程度の低い組合せ条件におけるシミュレーション結果を示すグラフである。さらに、図６は、単一のＮ型層を形成した比較対照におけるシミュレーション結果を示すグラフである。
【００１９】
シミュレーションの結果、これらの不純物濃度については、Ｎ−型ドレイン層１０１及びＮ−型ベース層１０３が１．１Ｅ１４／ｃｍ３、Ｎ＋型バッファ層１０２が４．３Ｅ１４／ｃｍ３、厚さについては、Ｎ−型ドレイン層１０１が５μｍ、Ｎ＋型バッファ層１０２が３０μｍ、Ｎ−型ベース層１０３が７０μｍとなる組合せ条件が最も好ましいことが分かった。図４に、この条件における逆耐圧特性、出力特性、スイッチング損失を示す。
【００２０】
ちなみに、図５に示した明瞭な改善結果が認められたものの中で最も改善程度の低い条件は、不純物濃度については、Ｎ−型ドレイン層１０１及びＮ−型ベース層１０３が８Ｅ１３／ｃｍ３、Ｎ＋型バッファ層１０２が３．４Ｅ１４／ｃｍ３、厚さについては、Ｎ−型ドレイン層１０１が２６μｍ、Ｎ＋型バッファ層１０２が１７μｍ、Ｎ−型ベース層１０３が７７μｍである。図５の条件であっても、図６に示したものよりもスイッチング損失は相当程度小さくなっている。これに対して、図４の条件では、スイッチング損失はさらに小さくなっている。ちなみに、図６に示したものは、不純物濃度を１．１Ｅ１４／ｃｍ３、厚さを１５０μｍとした単一のＮ型層を形成した比較例である。なお、詳細な説明は省略するが、この他にも２つのＮ型層を形成した複数の条件に対してもシミュレーションを行った。これらの条件については、本件発明者の経験則に基づいて、２つのＮ型層を形成するものにおいて最も良好と推測された不純物濃度及び厚さを選択した。しかしながら、いずれの条件も、図５に示した条件よりスイッチング損失に対する改善効果が劣っていた。
【００２１】
さらに、上記のシミュレーション結果に基づいて実験を行ったところ、不純物濃度について、Ｎ−型ドレイン層１０１及びＮ−型ベース層１０３が８Ｅ１３／ｃｍ３以上３Ｅ１４／ｃｍ３以下、Ｎ＋型バッファ層１０２が３．４Ｅ１４／ｃｍ３以上１Ｅ１５／ｃｍ３の範囲であれば、図５の明瞭な改善結果が認められたものの中で最も改善程度の低い条件よりも図４の最良な組合せ条件に近くなることが分かった。また、Ｎ−型ドレイン層１０１は、製造工程を厳密に管理することが可能であれば、１μｍ程度まで薄くしても良いことが分かった。なお、Ｎ＋型バッファ層１０２及びＮ−型ベース層１０３の厚さは、Ｎ＋型バッファ層１０２が１０〜４０μｍ、Ｎ−型ベース層１０３が５０〜７０μｍの範囲であれば、最良条件に準じたスイッチング損失となることが分かった。くわえて、上述したＮ−型ドレイン層１０１、Ｎ＋型バッファ層１０２及びＮ−型ベース層１０３の不純物濃度の範囲は、これらの層の厚さを適宜変更することによって、製品仕様上の耐圧が６００Ｖ級〜９００Ｖ級のものに対して特に好ましく適用できることが分かった。もちろん、製品仕様上の耐圧が９００Ｖ級を超えるＩＧＢＴであっても、それが９００Ｖに比較的近いものであれば好ましく適用できることは言うまでもない。なお、製品仕様上の耐圧４００Ｖ級〜６００Ｖ級のＩＧＢＴについては、これらの層の厚さを変更するとともに、Ｎ−型ドレイン層１０１及びＮ−型ベース層１０３の不純物濃度の範囲を１．５Ｅ１４〜３Ｅ１４とすれば良いことも分かった。
【００２２】
結局のところ、バリアメタル膜１１０とＮ−型ドレイン層１０１とをショットキー接合し、Ｎ−型ドレイン層１０１、Ｎ＋型バッファ層１０２及びＮ−型ベース層１０３の３つのＮ型層を積層した上記の構成によれば、例えば特許文献１で開示されている従来技術に係る半導体装置と比較した場合、これら３つのＮ型導電層の不純物濃度の差が非常に小さいので、薄型化を図ることが非常に容易になることが可能となることが分かった。つまり、特許文献１において開示されている半導体装置では、上記の３つの層の不純物濃度の設計値の差（比）が一千倍前後になるのに対し、本発明の実施の形態に係る半導体装置では２０倍以内に収まる。したがって、特許文献１において開示されている半導体装置では、これだけの濃度差を確実に確保しながらこれらの導電層をさらに薄くすることはかなり困難性が高い。これに対して、本発明の実施の形態に係る半導体装置においては、濃度差が小さいので製造工程の管理が容易であり、今後様々な改良を加えることによって導電層をさらに薄くして半導体装置の薄型化を図る余地は大きいと言える。
【００２３】
また、一連の実験の結果、バリアメタル膜１１０とＮ−型ドレイン層１０１とのショットキー接合を良好に形成するために、逆スパッタリングによってＮ−型ドレイン層１０１の表面を粗面化することが好ましいことが分かった。以下に、本実施の形態に係るショットキー接合の形成工程について説明する。図２は、ショットキー接合の形成工程を示す説明図（１）である。図３は、ショットキー接合の形成工程を示す説明図（２）である。図２及び図３において、１２０は粗面、１２１は結晶欠陥を示す。
【００２４】
まず、図２（ａ）に示すように、スパッタリング装置にアルゴン（Ａｒ）ガスを導入し、プラズマを発生させてＮ−型ドレイン層１０１の表面を逆スパッタリングする。その結果、図２（ｂ）に示すように、Ｎ−型ドレイン層１０１の表面が適度に荒らされて粗面１２０となる。そして、図３に示すように、同一のスパッタリング装置において、Ｎ−型ドレイン層１０１の表面にスパッタリングでバリアメタル膜１１０を成膜させる。なお、バリアメタル膜１１０の材質としては、金、白金が好ましいが、モリブデンなど他の金属を用いても良い。また、これらの金属膜を２層または３層以上積層して形成しても良い。
【００２５】
ところで、Ｎ−型ドレイン層１０１の表層には、図３に示すように、粗面１２０を形成したことによって結晶欠陥１２１が形成される。Ｎ−型ドレイン層１０１に形成された結晶欠陥１２１は、深い準位を形成することによりキャリアのライフタイムを低減させるので、パンチスルー型のＩＧＢＴである半導体装置１００のスイッチング特性を改善することができる。ＩＧＢＴにおけるキャリアのライフタイムの低減については、他にいくつかの方法が案出されており、最も簡便な方法としてシリコン基板表面の研削または研磨によって結晶欠陥を生させる方法が挙げられる。しかし、この方法は、シリコン基板に微細なクラックを生じさせやすく、シリコン基板が薄い場合には、シリコン基板自体が割れる可能性が高くなる。したがって、ＩＧＢＴ型の半導体装置の薄型化を目的としている本件発明においては、この方法は採用しがたい。
【００２６】
また、別の方法として、図７に示した従来技術のようにシリコン基板にプロトンや電子線を照射する方法、あるいはヘリウムイオンなどのイオンを注入する方法がある、しかし、これらの方法は、高価な装置を用いる必要がある上に、１０μｍ、最小で１μｍほどの厚さしかないＮ−型ドレイン層１０１に結晶欠陥を形成する本件発明には好適な方法とは言えない。これに対して、上述の逆スパッタリングを用いる方法は、バリアメタル膜１１０を成膜するために必要となるスパッタリング装置を用いるので、高価な装置を新たに導入する必要がない上に、クラックなどの問題を発生させることもないので、工程管理も極めて容易である。さらに、Ｎ−型ドレイン層１０１の表層に結晶欠陥を形成することに非常に適した方法と言える。
【００２７】
以上説明した本発明の実施の形態に係る半導体装置１００によれば、パンチスルー型のＩＧＢＴの薄型化を図ることが容易になる。また、Ｎ−型ドレイン層１０１の正孔の注入を抑え、さらに注入された正孔のライフタイムを低減することができるので、スイッチング特性を著しく改善することが可能になる。また、特に高濃度のＮ型層を形成しないので、Ｎ型層形成の工程管理が非常に容易である。
【００２８】
【発明の効果】
以上のように、本発明は、第１導電型の第１の導電層と、前記第１の導電層上に積層させて形成してなる第１導電型の第２の導電層と、前記第２の導電層上に積層させて形成してなる第１導電型の第３の導電層と、前記第３の導電層の表面に露出するように、かつ、前記第３の導電層の内部に選択的に形成してなる第２導電型の第１の導電領域と、前記第１の導電領域の表面に露出するように、かつ、前記第１の導電領域の内部に選択的に形成してなる第１導電型の第２の導電領域と、前記第３の導電層、前記第１の導電領域及び前記第２の導電領域の表面を部分的に覆うように形成してなる第１の絶縁膜と、前記絶縁膜上に積層させて形成してなるゲート電極膜と、前記第１の絶縁膜及び前記ゲート電極膜を覆うように形成してなる第２の絶縁膜と、前記第１の導電領域及び前記第２の導電領域に接するように形成してなるエミッタ電極膜を有する半導体装置において、前記第１の導電層とショットキー接合するように形成してなるバリアメタル膜を有し、前記第１の導電層は、含有する不純物の濃度を８Ｅ１３／ｃｍ３以上３Ｅ１４／ｃｍ３以下の範囲になされ、前記第２の導電層は、含有する不純物の濃度を３．４Ｅ１４／ｃｍ３以上１Ｅ１５／ｃｍ３以下の範囲になされ、前記第３の導電層は、含有する不純物の濃度を８Ｅ１３／ｃｍ３以上３Ｅ１４／ｃｍ３以下の範囲になされるようにしたので、半導体装置の薄型化を図ることが容易になる。また、特段高価な製造装置を必要とせず、コストダウンが容易である。
【００２９】
また、前記第１の導電層のショットキー接合面は、逆スパッタリングによって粗面化することができるので、スイッチング特性の改善とコストダウンの両立も極めて容易である。
【００３０】
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の一例を示す断面図である。
【図２】ショットキー接合の形成工程を示す説明図（１）である。
【図３】ショットキー接合の形成工程を示す説明図（２）である。
【図４】最良な組合せ条件におけるシミュレーション結果を示すグラフである。
【図５】明瞭な改善結果が認められたものの中で最も改善程度の低い組合せ条件におけるシミュレーション結果を示すグラフである。
【図６】単一のＮ型層を形成した比較対照におけるシミュレーション結果を示すグラフである。
【図７】従来技術に係る半導体装置の例を示す断面図である。
【符号の簡単な説明】
１００  半導体装置
１０１  Ｎ−型ドレイン層
１０２  Ｎ＋型バッファ層
１０３  Ｎ−型ベース層
１０４  Ｐ＋型ウェル領域
１０５  Ｎ＋型エミッタ領域
１０６  エミッタ電極膜
１０７  ゲート絶縁膜
１０８  ゲート電極膜
１０９  層間絶縁膜
１１０  バリアメタル膜
１２０  粗面
１２１  結晶欠陥
２００  半導体装置
２０１  Ｎ−型中間層
２０２  Ｎ＋型バッファ層
２０３  Ｎ−型ベース層
２０４  Ｐ＋型ウェル領域
２０５  Ｎ＋型エミッタ領域
２０６  エミッタ電極膜
２０７  ゲート絶縁膜
２０８  ゲート電極膜
２０９  層間絶縁膜
２１０  コレクタ電極膜
２１１  Ｐ＋型コレクタ層
２１２  低ライフタイム層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2004296819.tif 000007
【図６】
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【図７】
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