(57)【要約】【課題】回路素子とキャパシタと薄膜抵抗体とが一体的に集積された半導体装置のキャパシタ絶縁耐圧の低下を防止する。【解決手段】シリコン基板上にトランジスタ等の回路素子、キャパシタ、薄膜抵抗体を一体形成した半導体装置において、キャパシタ部を下部電極より順に、シリコン半導体層、酸化シリコンからなるキャパシタ絶縁膜、Ｔｉ−Ｗ等のバリアメタル層、Ａｌ上部電極の順に積層集積化した構造とする。バリアメタル層は、シリコン回路素子又は薄膜抵抗体上にＡｌ電極を成膜する際のバリアメタル層形成工程において同時に形成する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
シリコン基板上に回路素子、キャパシタ、薄膜抵抗体とを一体形成した半導体装置であって、
前記キャパシタは下部電極より順に、シリコンからなる下部電極、酸化シリコンからなるキャパシタ絶縁膜、バリアメタル層、Ａｌからなる上部電極の順に積層集積化した構造を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、前記バリアメタル層は、シリコン基板上の回路素子又は薄膜抵抗体にＡｌ電極を積層形成する前のバリアメタル層形成工程において同時に形成することを特徴とする製造方法。
【請求項３】
前記バリアメタル層を形成するバリアメタルは、高融点金属であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記バリアメタル層を形成するバリアメタルは、高融点金属であることを特徴とする請求項２に記載の製造方法。
【請求項５】
前記バリアメタル層を形成するバリアメタルとして、Ｔｉ−Ｗ、Ｔｉ−Ｎｉ、Ｔｉ−Ｎｉ−Ａｕ、Ｔｉ−Ｎ、Ｗ、Ｍｏからなる合金群の中の一つの合金が使用されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記バリアメタル層を形成するバリアメタルとして、Ｔｉ−Ｗ、Ｔｉ−Ｎｉ、Ｔｉ−Ｎｉ−Ａｕ、Ｔｉ−Ｎ、Ｗ　、Ｍｏからなる合金群の中の一つの合金を使用することを特徴とする請求項２に記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリコン基板上にバイポーラトランジスタなどの回路素子と共に少なくともキャパシタと薄膜抵抗体を一体的に集積化した半導体装置に関し、特にその集積化されるキャパシタの構造及びその製造方法に関する。
【０００２】
【従来の技術】
例えばアナログ集積回路等においては、バイポーラトランジスタ、ＭＯＳトランジスタ等の回路素子と共にキャパシタ、薄膜抵抗体等が複合、一体的に集積化される。図８は、こうした従来の集積回路の構造中のキャパシタと薄膜抵抗体部分について、その代表的断面構造を示したものである。
【０００３】
図８中のキャパシタ部１の構造は、酸化膜キャパシタ構造と呼ばれるもので、これを含む図８の半導体装置は、概略次のようにして形成される。まずＰ−シリコン基板２の表層部にキャパシタの下部電極となるＮ＋半導体層３が形成され、そのＮ＋半導体層３を含むシリコン基板２の表層部にフィールド絶縁膜としての酸化シリコン膜４が形成される。次にキャパシタ部１を形成する個所の酸化シリコン膜４が開口され、キャパシタの電極間誘電体となるキャパシタ絶縁膜５が例えば熱酸化法により形成される。その後、リソグラフィ技術、エッチング、スパッタ技術等を駆使してＣｒ−Ｓｉからなる薄膜抵抗体６と、Ａｌによるキャパシタ上部電極７及びＡｌ配線８とが形成される。そして最後にＰＳＧ膜９と窒化シリコン膜１０からなるパッシベーション膜が形成され図８に示すような断面構造を有する集積回路ができあがる。
【０００４】
ここでキャパシタ部１は、上部電極としてのＡｌ電極７、ＳｉＯ２成分のキャパシタ絶縁膜５、下部電極としてのＮ＋半導体層３により形成されている。しかし、この酸化膜キャパシタ構造では、キャパシタ部１の上部電極としてＡｌ電極７がＳｉＯ２からなるキャパシタ絶縁膜５の上に直接形成されている点に問題がある。即ち、Ａｌは還元力が強いため、Ａｌ電極７に接触しているキャパシタ絶縁膜５を構成するＳｉＯ２の一部がＡｌにより還元されてＳｉが生ずる。生じたＳｉはＡｌ電極７と接触することになるが、ＡｌにおけるＳｉは拡散係数が非常に大きいため、生成したＳｉはＡｌ電極７に溶け込む。そしてＳｉが無くなった領域へは、逆にＡｌが浸入する。こうしてＳｉＯ２成分のキャパシタ絶縁膜５中にＡｌが浸入することとなり、キャパシタ絶縁膜５の絶縁耐圧が低下するという問題が生ずる。この絶縁耐圧の低下は、上記の反応、挙動からしてキャパシタ絶縁膜５の膜厚が薄い程激しい。
【０００５】
このような問題の解決策として、キャパシタ部１の上部電極材料としてｐｏｌｙ−Ｓｉを使用する提案がなされている。しかしｐｏｌｙ−Ｓｉを上部電極に使用することには、これを形成するための新たな工程が必要となる点で問題がある。
【０００６】
また、上部電極にＣｒ−Ｓｉ薄膜を用いる提案（例えば、特許文献１参照）もされているが、Ｃｒ−Ｓｉ薄膜は抵抗値が高いため、高周波での応答性に問題が生ずる。
【０００７】
【特許文献１】
特開平９−１６７８３０号報（第２−３頁、第１図）
【０００８】
【特許文献２】
特開平３−２４２９６６号報（第３頁、第４図）
【０００９】
【発明が解決しようとする課題】
本発明は、かかる問題を解決するために案出されたもので、その目的は、シリコン基板上にシリコン基板上に回路素子と共に少なくともキャパシタと薄膜抵抗体とを一体的に集積した半導体装置であって、そのキャパシタの絶縁耐圧の低下が殆ど生じない半導体装置、及びそのようなキャパシタ構造を、新たな製造工程を追加することなく実現する製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するための請求項１に記載の半導体装置は、シリコン基板上にトランジスタ等の回路素子、キャパシタ、薄膜抵抗体を一体的に形成した半導体装置である。そして該半導体装置内のキャパシタの構造を、キャパシタの下部電極より順に、シリコンからなる下部電極、酸化シリコンからなるキャパシタ絶縁膜、バリアメタル層、Ａｌからなる上部電極の順に積層集積化した構造にした点に特徴を有する半導体装置である。
【００１１】
このような構造にしたことにより上部Ａｌ電極と、酸化シリコンからなるキャパシタ絶縁膜とがバリアメタル層によって隔てられ、直接接触することがなくなる。このため、Ａｌと酸化シリコンとの反応が生じなくなり、キャパシタ絶縁膜の絶縁耐圧の低下が防止される。
【００１２】
また、請求項２に記載の半導体装置の製造方法は、請求項１に記載の半導体装置内の前記バリアメタル層の形成工程に特徴を有するものであって、前記半導体装置に集積されたシリコン基板上の回路素子又は薄膜抵抗体にＡｌ電極を積層形成する前の、バリアメタル層形成工程において、同時に前記キャパシタのバリアメタル層も形成することに特徴を有するものである。
【００１３】
このような製造方法を採ることにより、新たな工程の追加を要することなく、前記キャパシタのバリアメタル層を形成することができる。
【００１４】
また、請求項３に記載の半導体装置は、請求項１に記載の半導体装置の前記キャパシタのバリアメタル層を形成するバリアメタルとして、高融点金属を使用することを特徴とする半導体装置である。
【００１５】
高融点金属を使用したバリアメタル層は、何れも上部Ａｌ電極と、酸化シリコンからなるキャパシタ絶縁膜とを隔て、薄い層でもってＡｌと酸化シリコンとの反応を防止することができる。その結果、キャパシタ絶縁膜の絶縁耐圧の低下が防止される。
【００１６】
また、請求項４に記載の半導体装置の製造方法は、請求項２に記載の半導体装置の製造方法において、前記キャパシタのバリアメタル層を形成するバリアメタルとして、高融点金属を使用して形成することをことを特徴とする製造方法である。
【００１７】
高融点金属をバリアメタル層の材料として用いることにより、キャパシタ絶縁膜の絶縁耐圧が低下しないキャパシタ構造を形成することができる。
【００１８】
また、請求項５に記載の半導体装置は、請求項１に記載の半導体装置の前記キャパシタのバリアメタル層を形成するバリアメタルとして、Ｔｉ−Ｗ、Ｔｉ−Ｎｉ、Ｔｉ−Ｎｉ−Ａｕ、Ｔｉ−Ｎ、Ｗ、Ｍｏからなる合金群の中の一つの合金を使用することに特徴を有する半導体装置である。
【００１９】
これらの合金を使用したバリアメタル層は、何れも上部Ａｌ電極と、酸化シリコンからなるキャパシタ絶縁膜とを隔て、薄い層でもってＡｌと酸化シリコンとの反応を防止することができる。その結果、キャパシタ絶縁膜の絶縁耐圧の低下が防止される。
【００２０】
また、請求項６に記載の半導体装置の製造方法は、請求項２に記載の半導体装置の製造方法において、前記キャパシタのバリアメタル層を形成するバリアメタルとして、Ｔｉ−Ｗ、Ｔｉ−Ｎｉ、Ｔｉ−Ｎｉ−Ａｕ、Ｔｉ−Ｎ、Ｗ、Ｍｏからなる合金群の中の一つの合金を使用して形成することに特徴を有する製造方法である。
【００２１】
これらの合金をバリアメタル層の材料として用いることにより、キャパシタ絶縁膜の絶縁耐圧が低下しないキャパシタ構造を形成することができる。
【００２２】
【発明の実施の形態】
以下、本発明の半導体装置の一実施形態の構造、及びその製造工程を図面を参照しながら説明する。
図１は、本発明の半導体装置の一実施形態における半導体装置内キャパシタ構造、薄膜抵抗体構造、配線構造を断面図で示したものである。また図２〜図７は、図１の半導体装置の製造方法を工程順に断面図で示したものである。なお、前記図８と同一の構成要素には同一符号を付してある。
【００２３】
本発明の半導体装置は、バイポーラトランジスタ、ＭＯＳトランジスタなどの回路素子をも一体的に集積したものであるが、それら回路素子は周知の工程に従って形成されるので、それらの構造や形成工程については説明を省略し、図１に示したキャパシタ部１と薄膜抵抗体６とを含む部分の形成工程（製造方法）についてのみ説明する。
【００２４】
まずＰ−シリコン基板２を準備し、キャパシタ下部電極及びリード線部となるＮ＋半導体層３を形成する部分を除いた表面にホトレジスト膜を形成し、りん（Ｐ）のイオン注入、アニールを行なう。その後、ホトレジスト膜の除去を行ない、ＣＶＤ法により新たにフィールド絶縁膜としての酸化シリコン膜４を例えば８０００・形成する。これによりＰ−シリコン基板２の表層部にキャパシタ下部電極及びリード線部となるＮ＋半導体層３が形成される（図２参照）。
【００２５】
次にキャパシタ部１、及び同キャパシタの下部電極へのコンタクトホール１１をホトエッチングにより開口し、熱酸化処理によりキャパシタの電極間誘電体となるＳｉＯ２からなるキャパシタ絶縁膜５を形成する（図３参照）。熱酸化処理で形成されるキャパシタ絶縁膜５は緻密で膜厚の高精度制御も容易である点で好ましいが、ＣＶＤ酸化膜などで形成してもよい。なお、この段階でＮ＋半導体層３に達するコンタクトホール１１を同時に形成するのは、Ｎ＋半導体層３に達するＡｌ配線形成のための工数を減らすためである。
【００２６】
次に薄膜抵抗体を形成する部分をパターニングして、スパッタリング法によりＣｒ−Ｓｉからなる薄膜抵抗体６を形成する。続いて表面全体をクリーニングした後、表面全体にＴｉ−Ｗからなるバリアメタル層１２をスパッタリング法により約１０００Å形成する（図４参照）。なお、バリアメタルとしては、Ｔｉ−Ｎｉ、Ｔｉ−Ｎｉ−Ａｕ、Ｔｉ−Ｎ、Ｗ、Ｍｏ等を使用してもよい。
【００２７】
続いて、コンタクトホール１１をパターニングしてバリアメタル層１２や酸化シリコン膜（キャパシタ絶縁膜５形成時に同時にコンタクトホール１１内に形成された膜）をエッチングにより除去する（図５参照）。その後、表面全体にスパッタリング法によりキャパシタ上部電極と配線のためのＡｌ薄膜１３を１．１μｍ程度形成する（図６参照）。
【００２８】
続いて、ホトエッチングにより、キャパシタ上部Ａｌ電極７と必要なＡｌ配線８部分とを残し、不要な部分のＡｌ薄膜１３を除去し、更に薄膜抵抗体６の表面などの不要なバリアメタル層１２をエッチングにより除去する（図７参照）。
【００２９】
最後に、パッシベーション膜としてＰＳＧ膜９、窒化シリコン膜１０をプラズマＣＶＤ法により成膜し、ＰＡＤ部を開口して（図示せず）求める半導体装置が完成する（図１参照）。
【００３０】
こうして完成した図１の半導体装置の、図８に示した従来の半導体装置に比べた特徴的な相違は、キャパシタ部１の構造にある。従来の半導体装置のキャパシタ部１は、上部電極としてＡｌ電極７、下部電極としてＮ＋半導体層３の間に、ＳｉＯ２からなるキャパシタ絶縁膜５が挟まれた構造になっていた。これに対して図１に示した本発明の半導体装置のキャパシタ部１は、上部よりＡｌ電極７、Ｔｉ−Ｗ等のバリアメタル層１２、ＳｉＯ２からなるキャパシタ絶縁膜５、下部電極としてのＮ＋半導体層３とにより構成された構造となっている。即ち、上部Ａｌ電極７とＳｉＯ２からなるキャパシタ絶縁膜５との間にＴｉ−Ｗ等のバリアメタル層１２が形成されている。このバリアメタル層１２が設けられていることにより、上部電極を形成するＡｌとキャパシタ絶縁膜５を形成するＳｉＯ２との接触が絶たれている。これにより「従来技術」の項で説明したようなＡｌとＳｉＯ２との反応が生じなくなる。従って、Ａｌがキャパシタ絶縁膜５中に浸入することがなくなるため、キャパシタ絶縁膜５の絶縁耐圧が低下するという現象が生じなくなる。
【００３１】
また、本発明の場合のキャパシタ部１にバリアメタル層１２を追加形成するに際しては、そのための新たな工程を必要としない。その理由は、半導体装置内に一体に集積される回路素子、例えば、Ｓｉで構成されるトランジスタのエミッタ、ベース等にＡｌあるいはＡｌ合金の配線を成膜する際には、Ａｌ配線とＳｉ表面との接合部の中間にバリアメタル層が必ず設けられる。これは、ＡｌとＳｉとを直接に接合させたのでは、ＡｌとＳｉの相互拡散が生じて“Ａｌスパイク　”と呼ばれる欠陥が生じ、リークの発生あるいは接合破壊をひき起こす可能性があるため、それを防止するためである。即ち、Ｓｉ回路素子を含みＡｌを配線材料として使用する集積回路の製造工程中には、バリアメタル層を形成する工程が必ず含まれる。従って、そのＳｉ表面にＡｌ配線をするためのバリアメタル層形成工程の際に、同時に本発明のキャパシタ部１のバリアメタル層１２を同時に形成するようにすれば、キャパシタ部１のためだけに追加のバリアメタル層形成工程を設ける必要はない。同様に薄膜抵抗体上にＡｌ配線を形成する際にも、薄膜抵抗体上にバリアメタル層が前もって成膜される。従って、そのバリアメタル層成膜の際に、同時にキャパシタ部１のためのバリアメタル層１２を成膜してもよい。
【００３２】
このように本発明によれば、新たな追加工程を設けることなく、キャパシタ部１の上部Ａｌ電極７とＳｉＯ２からなるキャパシタ絶縁膜５との間にバリアメタル層１２を形成することができる。そして、そのようなバリアメタル層１２を設けることにより上部電極のＡｌと、キャパシタ絶縁膜５を形成するＳｉＯ２とが直接に接触することが妨げられ、ＡｌとＳｉＯ２との反応が生じなくなる。この結果、Ａｌがキャパシタ絶縁膜５に浸入することがなくなるため、キャパシタ絶縁膜５の絶縁耐圧が低下することもなくなる。
【００３３】
図９は、バリアメタル層１２の有無によるキャパシタ絶縁耐圧の相違、不良発生率の違いをキャパシタ絶縁膜５の膜厚を変えて測定した実験結果である。バリアメタル層の有無で歩留りに大きな差が見られる。測定条件は、キャパシタ間に０．１（ｍＡ）加えた時の耐圧である。
【００３４】
なお、薄膜抵抗体６の材料としては、前述のＣｒ−Ｓｉの他、Ｎｉ−Ｃｒなど各種の抵抗材料を使用してもよい。また電極及び配線に用いるＡｌとしては、高純度Ａｌの他、ＡｌにＳｉ、Ｃｕ、Ｔｉ、Ｇｅなどを少量添加したＡｌ二元合金、あるいはＡｌ三元合金を使用してもよい。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施形態を示す断面図である。
【図２】本発明の半導体装置の製造方法を示す工程図である。
【図３】本発明の半導体装置の製造方法を示す工程図である。
【図４】本発明の半導体装置の製造方法を示す工程図である。
【図５】本発明の半導体装置の製造方法を示す工程図である。
【図６】本発明の半導体装置の製造方法を示す工程図である。
【図７】本発明の半導体装置の製造方法を示す工程図である。
【図８】従来技術による半導体装置の一断面図である。
【図９】本発明の効果を確かめる実験結果の一例である。
【符号の説明】
図面中、１はキャパシタ部、２はシリコン基板、３はＮ＋半導体層（キャパシタの下部電極）、４は酸化シリコン膜（フィールド絶縁膜）、５はキャパシタ絶縁膜、６は薄膜抵抗体、７はキャパシタ（上部）電極、８はＡｌ配線、９はＰＳＧ膜、１０は窒化シリコン膜、１１はコンタクトホール、１２はバリアメタル層を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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