(57)【要約】【課題】簡単な構成で高性能化を実現した光通信装置を提供する。【解決手段】参照信号を基準に複数系統のシリアル入力データ間のタイミングずれの調整をデスキュー回路で行い、マルチプレクサにより上記タイミング調整された上記複数系統に対応した複数の入力データをパラレルに受けて光電送線路につたえられるべきシリアル信号に変換するとともに、これらデスキュー回路とマルチプレクサとを一つの封止体にされた半導体装置として構成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数系統のシリアル入力データ間のタイミングずれを参照信号を基準にタイミング調整を行うデスキュー回路と、
上記デスキュー回路よりタイミング調整された上記複数系統に対応した複数の入力データをパラレルに受け、光電送伝送線路に伝えられるべきシリアル信号に変換するマルチプレクサとを含み、
上記デスキュー回路とマルチプレクサは、一つの封止体に収納されてなることを特徴とする光通信装置。
【請求項２】
光電送伝送線路を通して伝えられたシリアル信号を受けて、複数系統に対応したパラレル信号に変換するデマルチプレクサと、
上記複数系統に対応したパラレル信号を受け、複数系統からなるシリアル信号と、かかる複数系統のシリアル信号間のタイミングずれの参照信号として用いられる基準タイミング信号を形成する信号生成回路とを含み、
上記デマルチプレクサと上記信号生成回路とは、一つの封止体に収納されてなることを特徴とする光通信装置。
【請求項３】
請求項１において、
上記デスキュー回路は、パラレル信号を受けて複数系統からなるシリアル信号と、かかる複数系統のシリアル信号間のタイミングずれの参照信号に用いられる基準タイミング信号を形成する信号生成回路とを含み、信号送信側と信号受信側の双方に用いられることを特徴とする光通信装置。
【請求項４】
請求項１乃至３のいずれか１において、
上記デスキュー回路とマルチプレクサ又はデマルチプレクサとは、それぞれが１つの半導体チップにより構成されて、モジュール基板に搭載されて一体封止されてなることを特徴とする光通信装置。
【請求項５】
請求項４において、
上記デスキュー回路は、ＳＦＩ−５規格を準拠するＳＦＩ−５アダプタであることを特徴とする光通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、光通信装置に関し、光通信に用いられる電気的回路技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
光通信の高速化に伴い、電気的に信号処理を行うＬＳＩと光モジュール間のデータ転送レートの向上も求められている。電気による伝送部は光よりも遅い為、高速シリアル信号をパラレルで転送する方式のものとして、特開平２００２−２０８８９６公報がある。また、電子回路でのパラレル転送方式を定めた規格としてＳｅｒｄｅｓ  Ｆｒａｍｅｒ  Ｉｎｔｅｒｆａｃｅ  Ｌｅｖｅｌ−５  （ＳＦＩ−５）が提案されている。
【０００３】
【特許文献１】
特開平２００２−２０８８９６
【非特許文献１】
Ｓｅｒｄｅｓ  Ｆｒａｍｅｒ  Ｉｎｔｅｒｆａｃｅ  Ｌｅｖｅｌ−５  （ＳＦＩ−５  ）
【０００４】
【発明が解決しようとする課題】
【０００５】
高速シリアル信号をパラレルに転送する際の問題点として、伝送路の特性の違い等に起因する各信号間の位相ずれが生じる。前記特開平２００２−２０８８９６公報のように信号間の位相ずれを許容しないものでは、光モジュール間のデータ転送レートが上記電子回路側での位相ずれを許容しない信号電送速度によって制限されてしまう。これに対して、上記ＳＦＩ−５規格では位相ずれを許容してそれを補正する為に、光モジュール間のデータ転送レートが上記電子回路側の信号電送速度に制限されないのでデータ転送レートの向上が可能になる。
【０００６】
上記のようなＳＦＩ−５規格では位相ずれを補正する為に、信号用のパラレルデータに加えて各パラレルデータの一部から抽出された信号から成るデスキュー信号を規定しており、デスキュー信号と各パラレルデータの位相差を検知する事により位相差を補正する。本願発明者においては、上記のような位相ずれを補正する回路（以下、デスキュー回路という）は、シフトレジスタやバレルシフタといった比較的大きな回路規模を必要とするので、主要部をＣＭＯＳ回路で構成した低速回路とし、光伝送線路に伝えられる高速シリアル信号を形成する回路をバイポーラ型トランジスタ等の高速素子を用いた高速回路とし、これらの低速回路と高速回路とを別々のＩＣにより形成してそれを接続することを考えた。
【０００７】
しかしながら、上記低速回路と高速回路とを別々のＩＣで構成し、それを実装基板上において接続すると、低速回路において位相ずれが補正された信号が上記実装基板上の信号伝達経路を通して高速回路に伝えられることにより、このＩＣ間の接続経路において再び位相ずれを引き起こす可能性があるという問題に気が付いた。このため、上記低速回路の出力回路としては、タイミングのずれが生じないような高速回路を使用することになるので消費電流が増大し、上記実装基板としては上記出力信号を高品質で伝達する高性能の配線手段を備えた高価なものが必要となる。
【０００８】
この発明の目的は、簡単な構成で高性能化を実現した光通信装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。参照信号を基準に複数系統のシリアル入力データ間のタイミングずれの調整をデスキュー回路で行い、マルチプレクサにより上記タイミング調整された上記複数系統に対応した複数の入力データをパラレルに受けて光電送伝送線路につたえられるべきシリアル信号に変換するとともに、これらデスキュー回路とマルチプレクサとを一つの封止体の半導体装置とする。
【００１０】
【発明の実施の形態】
図１３には、この発明が適用される高速光伝送システムの一実施例の概略図が示されている。受信側の信号処理受信ＬＳＩでは、光伝送路を通して転送レートＡ（例Ａ＝４０）Ｇｂｐｓの光信号が受信側の光モジュールに入力される。光モジュルーでは、転送レートをＡ／Ｋ（例ｋ＝１６のときには２．５）ＧｂｐｓのＫ本のパラレルデータに分割される。この光モジュールでは、パラレルデータＲ０〜Ｒｋの他に各パラレルデータの一部を抽出したデータから成るデスキュー信号ＲＤが出力されて上記受信側の信号処理ＬＳＩに入力される。なお、送信側での信号処理ＬＳＩ→光モジュール間のデータ転送は、上記と同様である。送信側の光モジュールでは、上記受信側とは逆に逆にデスキュー信号ＲＤとＲ０〜Ｒｋをシリアルデータにした上で光信号の形態で光伝送路に送信する。
【００１１】
図１には、この発明に係る光通信装置に用いられる送信側の信号処理装置の一実施例の構成図が示されている。送信側の信号処理装置は、ＳＦＩ−５アダプタとマルチプレクサＭＵＸとが１つのモジュールとして一体的封止された形態とされる。その内部のＳＦＩ−５アダプタは、入出力回路とデスキュー回路からなり、それにマルチプレクサＭＵＸが組み合わされる。つまり、ＳＦＩ−５アダプタのデスキュー回路は、前記信号処理ＬＳＩや、そこから光モジュールに至る信号経路での位相ずれをデスキュー信号ＲＤを用いて補正し、マルチプレクサＭＵＸで光信号に変換されるｋ倍（１６倍）もの高速シリアルデータとされる。
【００１２】
図２には、この発明に係る光通信装置に用いられる受信側の信号処理装置の一実施例の構成図が示されている。受信側の信号処理装置でも、ＳＦＩ−５アダプタとデマルチプレクサＤＭＵＸとが１つのモジュールとして一体的封止された形態とされる。その内部のデマルチプレクサＤＭＵＸは，上記送信側とは逆に光信号に対応された高速シリアルデータを１／ｋ（１／１６）の比較的遅い信号に変換し、ＳＦＩ−５アダプタは、上記１６個のパラレルデータを受け、それにデスキュー信号ＲＤを生成して信号経路での位相ずれを補正しないで上記１６のパサラレルデータに付加して全部で１７個のパラレルデータを出力する。
【００１３】
特に制限されないが、この実施例ではＳＦＩ−５アダプタは、上記位相補正を行うデスキュー回路と上記デスキュー信号ＲＤを形成するデスキュー信号生成回路（ＤＳＣ−Ｇ）とを持ち、送信又は受信回路側に使用されるときには上記デスキュー回路又はデスキュー信号生成回路のいずれかが選択的に動作状態にされる。マルチプレクサＭＵＸとデマルチプレクサＤＭＵＸは、その信号伝達方向により１：１６のマルチプレクサ動作又は１６：１のデマルチプレクサ動作を行うようにされる。それ故、ＳＦＩ−５アダプタ及びマルチプレクサＭＵＸ（デマルチプレクサＤＭＵＸ）のそれぞれの入力側と出力側には、インターフェイスとしての入出力回路が設けられている。
【００１４】
上記図１及び図２のＳＦＩ−５アダプタは比較的低速である反面、回路規模が大きくなるのでＣＭＯＳ回路を主要回路とする半導体チップで構成できるのに対して、マルチプレクサＭＵＸ（デマルチプレクサＤＭＵＸ）では、上記図１３の例では、そのｋ倍もの超高速信号に変換するので高速バイポーラトランジスタを用いることが必要である。このため、素子構造の大きく異なる回路素子をそれぞれ使用する２つの回路を１つの半導体基板上に形成することは、現在の技術下では難しい。したがって、これらを図１５、図１６のように２つの半導体装置で構成し、それを実装基板に搭載して回路を構成することを本願発明に先立って検討した。
【００１５】
電子システムでは、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）  やＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ又は  Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ），ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）  といった通常パッケージ技術によってそれぞれパッケージされた複数の半導体装置を用い、それら複数の半導体装置をプリント基板のような実装基板上に実装して構成される。この場合には、半導体チップ間の距離及びその配線距離を小さくすることが難しくなり、配線による信号遅延が大きく、装置の高速化・小型化の上での制約が生じてしまう。
【００１６】
図１５においては、デスキュー回路において正しく位相補正しても、その出力信号が上記のような実装基板上での半導体チップ間での比較的長い距離及びその出力回路素子や負荷のばらつき等で再び位相ずれを生じること虞れがある。図１６においては、デマルチプレクサＤＭＵＸからデスキュー回路に至る経路での比較的長い距離及びその出力回路素子や負荷のばらつき等により位相ずれが生じると、その補正を行う手だてはなく、位相ずれのままデスキュー信号ＲＤが付加されてしまう。
【００１７】
これに対して、マルチチップモジュール（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｍｏｄｕｌｅ）技術においては、いわゆるベアチップと称されるような著しく小型の形態にされた複数の半導体チップを一つのパッケージの形態での半導体装置とするため、各チップ間の配線距離を短くすることができ、半導体装置の特性を向上させることができる。また、複数のチップを一つのパッケージとすることによって、半導体装置を小型化でき、かつその実装面積を減少させて半導体装置を小型化できる。
【００１８】
したがって、図１と図１５及び図２と図１６との対比において、両者は回路機能的には同じ入出力回路を用いているが、マルチチップモジュールにおいては、チップ間の信号伝達距離及び負荷が大幅に軽減できるので、前記のような位相ずれ問題を実質的に解決することができる。また、上記のようなマルチチップモジュールを前提とした場合には、上記入出力回路の電流駆動能力も小さくでき、低消費電力化も合わせて実現することができる。この実施例では、互いに密接に関連したＳＦＩ−５アダプタとマルチプレクサ（デマルチプレクサ）を選んでマルチチップモジュールとしているので、マルチチップモジュールの特徴を充分に生かすことができるようになる。
【００１９】
図３には、前記図１の送信側の信号処理装置に対応した半導体チップの一実施例の構成図が示されている。ＳＦＩ−５アダプタは、ＳＦＩ−５バスインターフェイス、デスキュー回路ＤＳＫ（Ｄｅｓｋｅｗ）と出力回路から構成され、それにクロックを生成するＰＬＬ回路、テスト回路ＴＥＳＴが内蔵される。上記ＳＦＩ−５バスインターフェイス、デスキュー回路ＤＳＫ（Ｄｅｓｋｅｗ）及びＰＬＬ回路とテスト回路ＴＥＳＴは、ＣＭＯＳ回路により構成される。これに対して、出力回路は、ＥＣＬ／ＣＭＯＳコンバータ（ｃｏｎｖｅｒｔｅｒ）から構成される。つまり、出力回路では、ＣＭＯＳ−バイポーラ複合回路から構成される。
【００２０】
マルチプレクサＭＵＸは、それにテスト回路ＴＥＳＴとクロック生成回路ＣＭＵが付加される。特にマルチプレクサＭＵＸは、前記のような光信号に対応した高速シリアルデータを扱うので、上記テスト回路やクロック生成回路ＣＭＵとともに、シリコン−ガリウムゲルマニウム（Ｓｉ−ＧａＧｅ）をトランジスタ等により構成され、上記テスト回路やクロック生成回路ＣＭＵは、一般的なシリコン−用いたバイポーラトランジスタが用いられにより構成される。
【００２１】
図４には、前記図２の受信側の信号処理装置に対応した半導体チップの一実施例の構成図が示されている。ＳＦＩ−５アダプタは、ＳＦＩ−５バスインターフェイス、デスキュー回路ＤＳＫ（ＤＳＣｇｅｎｅｒａｔｅ）と入力回路から構成され、それにクロックを生成するＰＬＬ回路、テスト回路ＴＥＳＴが内蔵される。上記ＳＦＩ−５バスインターフェイス、デスキュー回路（ＤＳＣｇｅｎｅｒａｔｅ）及びＰＬＬ回路とテスト回路ＴＥＳＴは、ＣＭＯＳ回路により構成される。これに対して、出力回路は、ＥＣＬ／ＣＭＯＳコンバータ（ｃｏｎｖｅｒｔｅｒ）から構成される。つまり、入力回路では、ＣＭＯＳ−バイポーラ複合回路から構成される。デマルチプレクサＤＭＵＸは、それにテスト回路ＴＥＳＴとクロック生成回路ＣＭＵが付加され、デマルチプレクサＤＭＵＸ、上記テスト回路やクロック生成回路ＣＭＵは、シリコン−ガリウムゲルマニウム（Ｓｉ−ＧａＧｅ）を用いたトランジスタ等でバイポーラトランジスタにより構成される。、上記テスト回路やクロック生成回路ＣＭＵは、一般的なシリコンバイポーラトランジスタが用いられる。
【００２２】
図５には、前記図３の送信側の信号処理装置の一実施例の外観図が示されている。通信用モジュールは、前記ＳＦＩ−５アダプタを構成するＩＣチップと、マルチプレクサを構成するＩＣチップとが１つのＩＣモジュールとして一体的に封止されたものである。つまり、前記のようにいわゆるベアチップと称されるような著しく小型の形態にされたＳＦＩ−５アダプタとマルチプレクサとが一つのパッケージ形態とされ、２つのＩＣチップ間の接続は、搭載基板に形成された短い配線により接続される。ＳＦＩ−５バス及びマルチプレクサの出力端子は、モジュール裏面の半田バンプを通して他の装置の信号のやり取りが行われる。コネクタは、ＶＣＯで形成されたクロックの入力用と、４０−４３Ｇｂ／ｓのような光信号に対応した４０Ｇｂ／ｓのような高速信号出力用とが設けられている。
【００２３】
図６には、前記図４の受信側の信号処理装置の一実施例の外観図が示されている。通信用モジュールは、前記図５の実施例と同様にデマルチプレクサＤＭＵＸを構成するＩＣチップと、前記ＳＦＩ−５アダプタを構成するＩＣチップとが１つのＩＣモジュールとして一体的に封止されたものである。そして、２つのＩＣチップ間の接続は、搭載基板に形成された短い配線により接続される。ＳＦＩ−５バス及びデマルチプレクサの入力端子は、モジュール裏面の半田バンプを通して他の装置と接続される。コネクタは、ＶＣＯで形成されたクロックの入力用と、４０−４３Ｇｂ／ｓのような光信号に対応した高速信号入力用とが設けらている。
【００２４】
図７には、前記図１の送信側の信号処理装置の他の一実施例のブロック図が示されている。この実施例では、ＳＦＩ−５アダプタとマルチプレクサＭＵＸとが１チップで構成される。これらのＳＦＩＦ−５アダプタとマルチプレクサＭＵＸを構成する回路素子が形成できる共通の基板としては、例えば人工サファイヤ基板、人工ダイヤモンド基板を利用することができる。そして、この実施例では、ＶＣＯも合わせて搭載し、高速出力信号も半導体集積回路装置の裏面に設けられたバンプ電極を用いる。これにより、前記図５に示したようなコネクタが不要となり、装置の小型化が可能になる。
【００２５】
図８には、前記図２の受信側の信号処理装置の他の一実施例のブロック図が示されている。この実施例でも、前記図７と同様にＳＦＩ−５アダプタとデマルチプレクサＤＭＵＸとが１チップで構成される。この実施例では、ＶＣＯも合わせて搭載し、高速入力信号も半導体集積回路装置の裏面に設けられたバンプ電極を用いる。これにより、前記図６に示したようなコネクタが不要となり、装置の小型化が可能になる。
【００２６】
図９には、この発明に係る送信側の信号処理装置の一例の動作説明図が示されている。前記図１の信号処理ＬＳＩから送られた各パラレル信号００〜０Ｆ（００〜１５）は、出力回路や伝送線の特性の違い等によりデスキュー信号ＲＤに対してΔＴ以内の位相ずれが生じている。デスキュー信号ＲＤは、各パラレルデータ信号００〜０Ｆのｍビットを抽出した信号とデータの先頭に付加されたヘッダコードから成る。ＳＦＩ−５アダプタは、デスキュー信号ＲＤを基準にして各データ００〜０Ｆの位相ずれを補正してマルチプレクサＭＵＸに伝える。マルチプレクサＭＵＸでは、それを００〜１５（０Ｆ）の順にシリアルに並べて高速データを生成する。
【００２７】
このため、マルチプレクサＭＵＸの入力部に伝えられるＳＦＩ−５アダプタからのパラレルデータ００〜０Ｆに位相ずれが生じると、上記のような補正動作が無駄になり、正しいデータを送信することができなくなる。このような理由によってＳＦＩ−５アダプタとマルチプレクサＭＵＸとの間での位相ずれは許されないのである。この実施例では、前記のようなモジュール化あるいは１チップ化によって、この問題を解決することができるものとなる。
【００２８】
図１０には、この発明に係る受信側の信号処理装置の一例の動作説明図が示されている。前記図１３の光モジュールから送られた高速シリアルデータ００〜１５（０Ｆ）は、デマルチプレクサＤＭＵＸによって００〜０Ｆ（１：１６）からなる１６ビットのパラレルデータに展開される。これがＳＦＩ−５アダプタに伝えられて、デスキュー信号ＲＤの生成されて１７ビットのパラレルデータとして受信側の信号処理ＬＳＩに伝えられる。ＳＦＩ−５アダプタと信号処理ＬＳＩとの間では、位相ずれが生じていてもデスキュー信号ＲＤを用いることにより、各データ００〜０Ｆの位相ずれを補正することができる。
【００２９】
しかし、デマルチプレクサＤＭＵＸとＳＦＩ−５アダプタとの間での位相ずれは補正の手だてがなく、正しいデータの受信がができなくなる。このような理由によってデマルチプレクサＤＭＵＸとＳＦＩ−５アダプタとの間での位相ずれは許されないのである。この実施例では、前記のようなモジュール化あるいは１チップ化によって、この問題を解決することができるものとなる。
【００３０】
図１１には、図１のデスキュー回路の一実施例のブロック図が示されている。この実施例では、パラレル展開後に位相調整（ビットずれ補正）を行う場合の概略が示されている。シフトレジスタＡはヘッダコード認識用のレジスタである。Ｓ／Ｐ（シリアル／パラレル）回路でｎビットにパラレル展開した後に、各ビットのデータを比較する為にシフトレジスタＢでデータを保持する。デスキュー信号ＲＤとシリアルデータ信号Ｒ０〜Ｒｋ（ｋは例えば１５）間の位相ずれを比較回路で比較し、比較結果を基にバレルシフタでビットをずらして位相（ビット）ずれを補正する。
【００３１】
図１２には、図１のデスキュー回路の他の一実施例のブロック図が示されている。この実施例では、シリアル−パレラル変換動作での各データ間の位相ずれの調整において、その回路規模を縮小し、レイテンシも短くするために元々Ｓ／Ｐ回路内にあるシリアルデータ保持用のシフトレジスタＡに保持されているデータが利用される。つまり、上記レジスタＡに保持されているデスキュー信号ＲＤと各パラレルデータ信号Ｒ０〜Ｒｋ（ｋは例えば１５）間で各ビットの比較を行い位相差を検知する。比較回路の出力結果に従い、位相調整回路で位相差（ビットずれ）を補正する。この実施例では、Ｓ／Ｐ回路内に設けられるデマルチプレクサ（Ｄｅ−Ｍｕｌｔｉｐｌｅｘｅｒ（ＤＥＭＵＸ））に入力する前に位相差が０になっており、Ｓ／Ｐ変換後もトータルＡＧｂｐｓの正しい並びのデータとなる。
【００３２】
上記位相調整回路は、比較回路の出力結果に基づきシリアルデータをシフトさせるフリップフロップ回路ＦＦの数を調整する事でデスキュー信号ＲＤとの位相差（ビットずれ）を補正する。位相調整はシステム動作開始時に一回だけ調整を行って、その後は位相を固定するか、あるいは位相がずれたら再度位相調整を行うかのいずれかを選択するようにしてもよい。
【００３３】
この実施例では、位相差の検知と補正をパラレル展開後ではなく、シリアルデータそのものに対して行うものである。デスキュー信号とシリアルデータ間の位相差を検知して位相差分の補正を行い、パラレル展開する前には各シリアルデータ間の位相差を０にする。元々シリアルデータをパラレルデータに変換するＳ／Ｐ回路には、シリアルデータ列を保持するレジスタを内蔵している。その為、位相差を検知する為のレジスタを追加する必要が無く、レジスタが保持しているデータを比較する比較回路と位相（ビット）ずれを補正する回路のみで実現する事が出来る。
【００３４】
図１４には、この発明に先立って検討された光通信装置に用いられる信号処理装置のブロック図が示されている。図１４（Ａ）は、送信用のＳＦＩ−５アダプタと受信用のＳＦＩ−５アダプタとがそれぞれ１つの半導体装置とされ、マルチプレクサＭＵＸとデマルチプレクサＤＭＵＸとが１つのモジュールで構成される。この構成は、マルチプレクサＭＵＸとデマルチプレクサＤＭＵＸの一体化よって、マルチプレクサＭＵＸの出力をデマルチプレクサＤＭＵＸの入力に帰還させることにより自身でのテストが可能になるという利点はあるものの、高速動作部が同じモジュール内に設けられており、信号の干渉によってノイズマージンが低下してしまうことの他、消費電流の大きなマルチプレクサＭＵＸの出力をおよびデマルチプレクサＤＭＵＸでの発熱が大きくなり放熱対策のためのコストが高くなる。また、上記３つの半導体装置を接続する実装基板での信号配線数が多数となる。
【００３５】
図１４（Ｂ）は、送信用のＳＦＩ−５アダプタと受信用のＳＦＩ−５アダプタがモジュール化され、マルチプレクサＭＵＸとデマルチプレクサＤＭＵＸとがそれぞれ１つの半導体装置により構成される。この構成は、実装基板での配線数が多数となることや、接続用のＩＯでの消費電力が増大する。
【００３６】
図１４（Ｃ）は、送信用のＳＦＩ−５アダプタと受信用のＳＦＩ−５アダプタ及びマルチプレクサＭＵＸとデマルチプレクサＤＭＵＸとがそれぞれ１つのモジュールで構成される。この例では、前記のようなノイズマージンや発熱の問題に加えて、実装基板での配線数が多数となることや、接続用のＩＯでの消費電力が増大する。また、ＳＦＩ−５アダプタのＳＦＩ−５ｂｕｓのＩ／Ｏ回路は面積が大きく、これにチップの面積や形状が依存するため、仮に送信用と受信用のＳＦＩ−５アダプタを１チップにすると、面積の増大などにより、コストの増大や歩留まりの低下を引き起こす。
【００３７】
そして、なによりも図１４（Ａ）〜（Ｃ）の構成の大きな問題は、本願発明との対比において、ＳＦＩＩＦ−５アダプタとマルチプレクサＭＵＸとの間でのパラレル信号の位相ずれ、デマルチプレクサＤＭＵＸとＳＦＩＩＦ−５アダプタとの間でのパラレル信号の位相ずれが、上記半導体装置間を接続する実装基板上での信号経路や出力回路のばらつきの影響を受けやすく、その対策のためのコストが増大する。また、本願発明では、高速動作部を送信側と受信側とで別々のモジュールに設けられており、信号の干渉が抑制されて対ノイズマージンを増加させることができるという利点が生じる。
【００３８】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、デスキュー回路の具体的構成は、種々の実施形態を採ることができる。この発明は、前記説明したようなＳＦＩ−５に限らず、そのような高速シリアルデータをパラレル展開し、あるいはパラレルデータを高速シリアル展開してデータを処理し、かつ前記のような位相ずれの補正機能を備えた信号処理装置に広く適用可能である。
【００３９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。参照信号を基準に複数系統のシリアル入力データ間のタイミングずれの調整をデスキュー回路で行い、マルチプレクサにより上記タイミング調整された上記複数系統に対応した複数の入力データをパラレルに受けて光電送線路につたえられるべきシリアル信号に変換するとともに、これらデスキュー回路とマルチプレクサとを一つの封止体の半導体装置とすることにより、簡単な構成で高性能化を実現したな光通信装置を実現できる。
【図面の簡単な説明】
【図１】この発明に係る光通信装置に用いられる送信側の信号処理装置の一実施例を示す構成図である。
【図２】この発明に係る光通信装置に用いられる受信側の信号処理装置の一実施例を示す構成図である。
【図３】図１の送信側の信号処理装置に対応した半導体チップの一実施例を示す構成図である。
【図４】図２の受信側の信号処理装置に対応した半導体チップの一実施例を示す構成図である。
【図５】図３の送信側の信号処理装置の一実施例を示す外観図である。
【図６】図４の受信側の信号処理装置の一実施例を示す外観図である。
【図７】図１の送信側の信号処理装置の他の一実施例を示すブロック図である。
【図８】図２の受信側の信号処理装置の他の一実施例を示すブロック図である。
【図９】この発明に係る送信側の信号処理装置の一例を示す動作説明図である。
【図１０】この発明に係る受信側の信号処理装置の一例を示す動作説明図である。
【図１１】図１のデスキュー回路の一実施例を示すブロック図である。
【図１２】図１のデスキュー回路の他の一実施例を示すブロック図である。
【図１３】この発明が適用される高速光伝送システムの一実施例を示す概略図である。
【図１４】この発明に先立って検討された光通信装置に用いられる信号処理装置のブロック図である。
【図１５】この発明に先立って検討された光通信装置に用いられる信号処理装置のブロック図である。
【図１６】この発明に先立って検討された光通信装置に用いられる信号処理装置のブロック図である。
【符号の説明】
ＭＵＸ…マルチプレクサ、ＤＭＵＸ…デマルチプレクサ、ＤＳＫ…デスキュー回路、ＰＬＬ…位相同期化回路、ＣＭＵ…クロック生成回路、ＴＥＳＴ…テスト回路、Ｓ／Ｐ…シリアル−パラレル変換回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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