(57)【要約】【課題】小信号ループ利得を低下させることなく、発振の平衡状態に達したときの発振電力を小さくすることができる発振器を提供する。【解決手段】発振器においては、半導体材料からなる基板の一方の主面に、ＦＥＴ１と、ダイオード２を備えた出力整合回路Ｃ２と、キャパシタ３とインダクタ４とを備えたＬＣ直列共振回路Ｃ１と、伝送線路５と、ソースインダクタ６とが配設されている。ＦＥＴ１のソースは、ソースインダクタ６を介して接地されている。ＦＥＴ１のドレインは、伝送線１０を介して、出力整合回路Ｃ２を構成しているダイオード２のアノードに接続されている。ＦＥＴ１は、ゲートに入力された高周波信号を増幅し、ドレインから出力整合回路Ｃ２に出力する。ダイオード２は、発振電力を制限する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
任意の周波数で共振する共振回路と、
一方の端部が上記共振回路に接続された、上記周波数の高周波信号を伝送する伝送線路部と、
上記伝送線路部の他方の端部に接続された第１の電極と、リアクタンス要素を介して接地された第２の電極と、第３の電極とを有する能動素子と、
一方の端部が上記能動素子の第３の電極に接続され発振電力を制限するダイオード部と、該ダイオード部の他方の端部に接続された高周波信号出力端とを含んでいる出力整合回路と、
上記共振回路、伝送線路部、能動素子および出力整合回路が一方の主面に配置された基板とを備えていることを特徴とする半導体集積回路装置。
【請求項２】
上記ダイオード部が、逆並列に配置された複数のダイオードで構成されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
上記ダイオード部が、直列に配置された複数のダイオードで構成されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
上記ダイオード部に直流バイアスを印加するバイアス回路を備えていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
任意の周波数で共振する共振回路と、
一方の端部が上記共振回路に接続され、上記周波数の高周波信号を伝送する伝送線路部と、
一方の端部が上記伝送線路部の他方の端部に接続された、発振電力を制限するダイオード部を含んでいる発振電力制限回路と、
上記発振電力制限回路の他方の端部に接続された第１の電極と、リアクタンス要素を介して接地された第２の電極と、第３の電極とを有する能動素子と、
上記能動素子の第３の電極に接続された、高周波信号出力端を含んでいる出力整合回路と、
上記共振回路、伝送線路部、発振電力制限回路、能動素子および出力整合回路が一方の主面に配置された基板とを備えていることを特徴とする半導体集積回路装置。
【請求項６】
上記ダイオード部が、逆並列に配置された複数のダイオードで構成されていることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
上記ダイオード部が、直列に配置された複数のダイオードで構成されていることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項８】
上記ダイオード部に直流バイアスを印加するバイアス回路を備えていることを特徴とする請求項５に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関するものであり、より詳しくは、主としてマイクロ波・ミリ波領域で動作する発振器に関するものである。
【０００２】
【従来の技術】
基板上に、所定の周波数の高周波信号を生成する共振回路と、この高周波信号を増幅するトランジスタとが設けられた、半導体集積回路からなる発振器はよく知られている（例えば、特許文献１参照）。
【０００３】
ところで、この種の従来の発振器では、発振の平衡状態ではトランジスタに過大な電力が入力され、これに起因してデバイス破壊や雑音特性の悪化が生じるおそれがある。そこで、従来の発振器では、普通、このような不具合を回避するため、小信号ループ利得を低下させて、より小さい電力で発振の平衡状態に達するようにしている。
【０００４】
【特許文献１】
特開昭６４−５２０６号公報（第２頁左下欄、右下欄、第１図）
【０００５】
【発明が解決しようとする課題】
このように、従来の発振器では、発振の平衡状態でトランジスタに入力される電力を低減するため、小信号ループ利得を低下させてより小さい電力で発振の平衡状態に達するようにしている。このため、従来の発振器では、例えば、環境温度や製造条件のばらつき等により、トランジスタの利得変動に対する特性変動が大きくなり、実際には電力の過入力に対する対策をとることができないことが多い、といった問題がある。
【０００６】
本発明は、上記従来の問題を解決するためなされたものであって、小信号ループ利得を低下させることなく、発振の平衡状態に達したときの発振電力を小さくすることができる半導体集積回路ないし発振器を提供することを目的ないしは解決すべき課題とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するためになされた本発明にかかる半導体集積回路装置は、ダイオードを用いた電力振幅を制限する回路構造を持つことを特徴とする。具体的は、この半導体集積回路装置においては、基板の一方の主面（ないしは広がり面）に、共振回路、伝送線路部、能動素子および出力整合回路が配置されている。共振回路は、任意の（ないしは所定の）周波数で共振する。伝送線路部は、その一方の端部が共振回路に接続され、上記周波数の高周波信号を伝送する。能動素子は、伝送線路部の他方の端部に接続された第１の電極と、リアクタンス要素を介して接地された第２の電極と、第３の電極とを有する。出力整合回路は、一方の端部が能動素子の第３の電極に接続され発振電力を制限するダイオード部と、ダイオード部の他方の端部に接続された高周波信号出力端とを含んでいる。
【０００８】
【発明の実施の形態】
以下、添付の図面を参照しつつ、本発明のいくつかの実施の形態を具体的に説明する。
【０００９】
実施の形態１．
まず、図１〜図３を参照しつつ、本発明の実施の形態１を説明する。図１は、本発明の実施の形態１にかかる発振器の回路図である。図２は、図１に示す発振器における、ダイオードの反射特性と発振電力との関係を示すグラフである。図３は、図１に示す発振器における、ループ利得と発振電力との関係を示すグラフである。
【００１０】
図１に示すように、実施の形態１にかかる発振器（半導体集積回路装置）においては、半導体材料からなる基板（図示せず）の一方の主面（広がり面）に、ＦＥＴ１（電界効果トランジスタ）と、ダイオード２を備えた出力整合回路Ｃ２と、キャパシタ３とインダクタ４とを備えたＬＣ直列共振回路Ｃ１と、伝送線路５と、ソースインダクタ６とが配設されている。
【００１１】
ここで、ＬＣ直列共振回路Ｃ１を構成するキャパシタ３とインダクタ４とは、互いに直列に接続されている。キャパシタ３の一方の対向電極は接地され、他方の対向電極はインダクタ４の一方の端部に接続されている。インダクタ４の他方の端部は、伝送線路５の一方の端部に接続されている。かくして、ＬＣ直列共振回路Ｃ１は、外部から振動する電気信号が印加されたときに、所定の周波数（共振周波数）で共振して該周波数の高周波信号を生成し、この高周波信号を伝送線路５に出力する。なお、上記キャパシタ３の代わりに可変容量素子（例えばバラクタダイオード）を用いても良い。その場合、可変容量素子の容量を変化させることにより、発振周波数を変化させることが出来る。
【００１２】
伝送線路５の他方の端部は、ＦＥＴ１のゲート（第１の電極）に接続され、ＬＣ直列共振回路Ｃ１から入力された共振周波数の高周波信号を、ＦＥＴ１のゲートに伝送する。ここで、伝送線路５は、高周波信号の位相条件を決定する。
【００１３】
ＦＥＴ１のソース（第２の電極）は、ソースインダクタ６（リアクタンス要素）を介して接地されている。また、ＦＥＴ１のドレイン（第３の電極）は、出力整合回路Ｃ２を構成しているダイオード２のアノードに接続されている。ここで、ＦＥＴ１は、ゲートに入力された高周波信号を増幅し、これをドレインから出力整合回路Ｃ２（ダイオード２）に出力する。また、ダイオード２は、発振電力を制限する。なお、ダイオード２のカソードは、高周波信号を外部に出力するための出力端子１０に接続されている。
【００１４】
前記のとおり、実施の形態１にかかる発振器では、能動素子としてＦＥＴ１を用いている。しかしながら、ＦＥＴ１に代えてその他の種類の能動素子、例えばバイポーラトランジスタを用いてもよい。また、図１では、図面を簡略化するため、ＦＥＴ１のバイアス回路の記載は省略している。なお、これらは、後記の実施の形態例２〜８についても同様である。
【００１５】
また、図１に示す発振器では、ダイオード２は、ＦＥＴ１側から出力端子１０側に向かって順方向となるように配設されている。しかし、ダイオード２を、図１の場合とは逆向きに配置してもよい。上記各回路は、例えばＭＭＩＣ（モノリシックマイクロ波集積回路）のように、半導体基板上に一体形成してもよい。また、セラミック基板等に伝送線路パターンを形成した後、各回路部品を実装してもよい。
【００１６】
実施の形態１にかかる発振器においては、発振が成長して発振電力が大きくなるのに伴って、ダイオード２の両端にかかる電圧の振幅が大きくなる。そして、ダイオード２にかかる順方向電圧が閾値電圧を超えると、ダイオード２のインピーダンスが小さくなる。この場合、図２に示すように、ダイオード２で反射される電力の割合が小さくなる。その結果、図３に示すように、回路全体でのループ利得が小さくなる。したがって、小信号ループ利得を低下させることなく、発振の平衡状態に達したときの発振電力を、従来よりも小さくすることができる。
【００１７】
実施の形態２．
以下、図４〜図５を参照しつつ、本発明の実施の形態２を説明する。ただし、実施の形態２にかかる発振器は、図１に示す実施の形態１にかかる発振器と多くの共通点を有する。そこで、以下では、説明の重複を避けるため、主として実施の形態１にかかる発振器と異なる点を説明する。なお、図４に示す発振器の各構成要素のうち、図１に示す発振器の構成要素と共通のものには、図１の場合と同一の参照番号が付されている。
【００１８】
図４は、実施の形態２にかかる発振器の回路図である。図５は、図４に示す発振器における、ループ利得と発振電力との関係を示すグラフである。図４に示すように、実施の形態２にかかる発振器では、出力整合回路Ｃ２に、逆並列に配置ないし接続された２つのダイオード２ａ、２ｂが設けられている。その他の点については、実施の形態１にかかる発振器と同様である。
【００１９】
実施の形態２にかかる発振器では、２つのダイオード２ａ、２ｂが逆並列に配置されているので、発振電力の振幅が、正電位側と負電位側の両方で、実施の形態１にかかる発振器と同様の効果を得ることができる。なお、実施の形態１にかかる発振器では、１つのダイオード２が設けられているだけであるので、上記効果は片側でしか得られない。かくして、図５に示すように、実施の形態２にかかる発振器では、小信号ループ利得を低下させることなく、発振の平衡状態に達したときの発振電力を実施の形態１の場合よりもさらに小さくすることができる。
【００２０】
実施の形態３．
以下、図６〜図７を参照しつつ、本発明の実施の形態３を説明する。ただし、実施の形態３にかかる発振器は、図１に示す実施の形態１にかかる発振器と多くの共通点を有するので、以下では主として実施の形態１にかかる発振器と異なる点を説明する。なお、図６に示す発振器の各構成要素のうち、図１に示す発振器の構成要素と共通のものには、図１の場合と同一の参照番号が付されている。
【００２１】
図６は、実施の形態３にかかる発振器の回路図である。図７は、図６に示す発振器における、ループ利得と発振電力との関係を示すグラフである。図６に示すように、実施の形態３にかかる発振器では、出力整合回路Ｃ２に、同一方向に直列に配置ないし接続された２つのダイオード２ｃ、２ｄが設けられている。その他の点については、実施の形態１にかかる発振器と同様である。なお、２つのダイオード２ｃ、２ｄを、ともに図６と逆向きに配置してもよい。
【００２２】
実施の形態３にかかる発振器では、２つのダイオード２ｃ、２ｄが同一方向に直列に配置されているので、ダイオード２ｃ、２ｄの各々にかかる電圧は、実施の形態１の場合よりも低くなる。このため、図７に示すように、小信号ループ利得を低下させることなく、発振の平衡状態に達したときの発振電力を、従来よりは小さい範囲において、実施の形態例１の場合よりは大きくすることができる。
【００２３】
実施の形態４．
以下、図８〜図９を参照しつつ、本発明の実施の形態４を説明する。ただし、実施の形態４にかかる発振器は、図１に示す実施の形態１にかかる発振器と多くの共通点を有するので、以下では主として実施の形態１にかかる発振器と異なる点を説明する。なお、図８に示す発振器の各構成要素のうち、図１に示す発振器の構成要素と共通のものには、図１の場合と同一の参照番号が付されている。
【００２４】
図８は、実施の形態４にかかる発振器の回路図である。図９は、図８に示す発振器における、ループ利得と発振電力との関係を示すグラフである。図８に示すように、実施の形態４にかかる発振器では、出力整合回路Ｃ２の、ダイオード２のアノード側およびカソード側の部位に、それぞれ、ダイオード２に直流バイアスを印加するためのチョークインダクタ７ａ、７ｂ（バイアス回路）が設けられている。さらに、出力整合回路Ｃ２には、伝送線１０よりＦＥＴ１側の部位に、直流阻止用キャパシタ８が設けられている。その他の点については、実施の形態１にかかる発振器と同様である。なお、ダイオード２を、図８と逆向きに配置してもよい。
【００２５】
実施の形態４にかかる発振器では、ダイオード２に直流バイアスを印加することができるので、ダイオード２にかかる高周波電圧の振幅の中心を、任意の電圧に設定することができる。このため、図９に示すように、小信号ループ利得を低下させることなく、発振の平衡状態に達したときのの発振電力を、従来よりは小さい範囲において、任意の値に設定することができる。
【００２６】
実施の形態５．
以下、図１０〜図１２を参照しつつ、本発明の実施の形態５を説明する。ただし、実施の形態５にかかる発振器は、図１に示す実施の形態１にかかる発振器と多くの共通点を有するので、以下では主として実施の形態１にかかる発振器と異なる点を説明する。なお、図１０に示す発振器の各構成要素のうち、図１に示す発振器の構成要素と共通のものには、図１の場合と同一の参照番号が付されている。
【００２７】
図１０は、実施の形態５にかかる発振器の回路図である。図１１は、図１０に示す発振器における、ダイオードを用いた発振電力制限回路の通過特性と発振電力との関係を示すグラフである。図１２は、図１０に示す発振器における、ループ利得と発振電力との関係を示すグラフである。
【００２８】
図１０に示すように、実施の形態５にかかる発振器では、伝送線路５とＦＥＴ１との間の部位に、ダイオード２により発振電力を制限する発振電力制限回路９が設けられている。ここで、ダイオード２のアノードは、伝送線路５とＦＥＴ１のゲートとの間の配線に接続され、ダイオード２のカソードは接地されている。そして、この発振器では、出力整合回路Ｃ２には、発振電力を制限するダイオードは設けられていない。その他の点については、実施の形態１にかかる発振器と同様である。なお、ダイオード２を、図１０と逆向きに配置してもよい。
【００２９】
実施の形態５にかかる発振器では、発振が成長して発振電力が大きくなるのに伴って、ダイオード２の両端にかかる電圧の振幅が大きくなる。そして、ダイオード２にかかる順方向の電圧が閾値電圧を超えると、ダイオード２のインピーダンスが小さくなる。この場合、図１１に示すように、発振電力制限回路９を通過する電力の割合が小さくなる。その結果、図１２に示すように、回路全体でのループ利得が小さくなる。したがって、小信号ループ利得を低下させることなく、発振の平衡状態に達したときの発振電力を、従来より小さくすることができる。
【００３０】
実施の形態６．
以下、図１３〜図１４を参照しつつ、本発明の実施の形態６を説明する。ただし、実施の形態６にかかる発振器は、図１０に示す実施の形態５にかかる発振器と多くの共通点を有する。そこで、以下では、説明の重複を避けるため、主として実施の形態５にかかる発振器と異なる点を説明する。なお、図１３に示す発振器の各構成要素のうち、図１０に示す発振器の構成要素と共通のものには、図１０の場合と同一の参照番号が付されている。
【００３１】
図１３は、実施の形態６にかかる発振器の回路図である。図１４は、図１３に示す発振器における、ループ利得と発振電力との関係を示すグラフである。図１３に示すように、実施の形態６にかかる発振器では、発振電力制限回路９に、逆並列に配置ないし接続された２つのダイオード２ｅ、２ｆが設けられている。その他の点については、実施の形態５にかかる発振器と同様である。
【００３２】
実施の形態６にかかる発振器では、発振電力制限回路９に２つのダイオード２ｅ、２ｆが逆並列に配置されているので、発振電力の振幅が、正電位側と負電位側の両方で、実施の形態５にかかる発振器と同様の効果を得ることができる。このため、図１４に示すように、実施の形態６にかかる発振器では、小信号ループ利得を低下させることなく、発振の平衡状態に達したときの発振電力を、実施の形態５の場合よりもさらに小さくすることができる。
【００３３】
実施の形態７．
以下、図１５〜図１６を参照しつつ、本発明の実施の形態７を説明する。ただし、実施の形態７にかかる発振器は、図１０に示す実施の形態５にかかる発振器と多くの共通点を有するので、以下では主として実施の形態５にかかる発振器と異なる点を説明する。なお、図１５に示す発振器の各構成要素のうち、図１０に示す発振器の構成要素と共通のものには、図１０の場合と同一の参照番号が付されている。
【００３４】
図１５は、実施の形態７にかかる発振器の回路図である。図１６は、図１５に示す発振器における、ループ利得と発振電力との関係を示すグラフである。図１５に示すように、実施の形態７にかかる発振器では、発振電力制限回路９に、同一方向に直列に配置ないし接続された２つのダイオード２ｇ、２ｈが設けられている。その他の点については、実施の形態５にかかる発振器と同様である。なお、２つのダイオード２ｇ、２ｈを、ともに図１５と逆向きに配置してもよい。
【００３５】
実施の形態７にかかる発振器では、発振電力制限回路９に２つのダイオード２ｇ、２ｈが同一方向に直列に配置されているので、ダイオード２ｇ、２ｈの各々にかかる電圧は、実施の形態５の場合よりも低くなる。このため、図１６に示すように、小信号ループ利得を低下させることなく、発振の平衡状態に達したときの発振電力を、従来よりは小さい範囲において、実施の形態例５の場合より大きくすることができる。
【００３６】
実施の形態８．
以下、図１７〜図１８を参照しつつ、本発明の実施の形態８を説明する。ただし、実施の形態８にかかる発振器は、図１０に示す実施の形態５にかかる発振器と多くの共通点を有するので、以下では主として実施の形態５にかかる発振器と異なる点を説明する。なお、図１７に示す発振器の各構成要素のうち、図１０に示す発振器の構成要素と共通のものには、図１０の場合と同一の参照番号が付されている。
【００３７】
図１７は、実施の形態８にかかる発振器の回路図である。図１８は、図１７に示す発振器における、ループ利得と発振電力との関係を示すグラフである。図１７に示すように、実施の形態８にかかる発振器では、伝送線路５と発振電力制限回路９との間の配線に、ダイオード２に直流バイアスを印加するためのチョークインダクタ７が設けられている。その他の点については、実施の形態５にかかる発振器と同様である。なお、ダイオード２を、図１７とは逆向きに配置してもよい。
【００３８】
実施の形態８にかかる発振器では、ダイオード２に直流バイアスを印加することができるので、ダイオード２にかかる高周波電圧の振幅の中心を、任意の電圧に設定することができる。このため、図１８に示すように、小信号ループ利得を低下させることなく、発振の平衡状態に達したときのの発振電力を、従来よりは小さい範囲において、任意の値に設定することができる。
【００３９】
【発明の効果】
本発明にかかる半導体集積回路装置は、ダイオードを用いた電力振幅を制限する回路構造を持つため、小信号ループ利得を低下させることなく、発振が平衡状態に達したときの発振電力を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる発振器の回路図である。
【図２】図１に示す発振器における、ダイオードの反射特性と発振電力との関係を示すグラフである。
【図３】図１に示す発振器における、ループ利得と発振電力との関係を示すグラフである。
【図４】本発明の実施の形態２にかかる発振器の回路図である。
【図５】図４に示す発振器における、ループ利得と発振電力との関係を示すグラフである。
【図６】本発明の実施の形態３にかかる発振器の回路図である。
【図７】図６に示す発振器における、ループ利得と発振電力との関係を示すグラフである。
【図８】本発明の実施の形態４にかかる発振器の回路図である。
【図９】図８に示す発振器における、ループ利得と発振電力との関係を示すグラフである。
【図１０】本発明の実施の形態５にかかる発振器の回路図である。
【図１１】図１０に示す発振器における、発振電力制限回路の通過特性と発振電力との関係を示すグラフである。
【図１２】図１０に示す発振器における、ループ利得と発振電力との関係を示すグラフである。
【図１３】実施の形態６にかかる発振器の回路図である。
【図１４】図１３に示す発振器における、ループ利得と発振電力との関係を示すグラフである。
【図１５】実施の形態７にかかる発振器の回路図である。
【図１６】図１５に示す発振器における、ループ利得と発振電力との関係を示すグラフである。
【図１７】実施の形態８にかかる発振器の回路図である。
【図１８】図１７に示す発振器における、ループ利得と発振電力との関係を示すグラフである。
【符号の説明】
Ｃ１  ＬＣ直列共振回路、  Ｃ２  出力整合回路、  １  ＦＥＴ、  ２  ダイオード、  ２ａ〜２ｈ  ダイオード、  ３  キャパシタ、  ４  インダクタ、  ５  伝送線路、  ６  ソースインダクタ、  ７  チョークインダクタ、  ７ａ  チョークインダクタ、  ７ｂ  チョークインダクタ、  ８  直流阻止用キャパシタ、  ９  発振電力制限回路、  １０  出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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