(57)【要約】【課題】ＣＰＵのソフトウェアストップモード時に、ＰＬＬをスタンバイ状態とせずに、ＵＡＲＴにＣＰＵクロックを供給したままとしているが、ＰＬＬの消費電流が無駄になってしまう。【解決手段】ＣＰＵコア部２がソフトウェアストップモード状態にある場合と通常動作状態にある場合とで、ＵＡＲＴ７に供給するクロックの周波数を切り替えるクロック切り替え回路６を具備する。また、ＣＰＵコア部２がソフトウェアストップモードにある時はＵＡＲＴ７にＲＥＦクロック、通常動作状態にある時はＣＰＵクロックを供給する。これにより、ＰＬＬ３がスタンバイ状態でもＵＡＲＴ７を動作させてＵＡＲＴ７の割り込み信号でＣＰＵコア部をソフトウェアストップモードから復帰させることができる。【選択図】　　　　　図１
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【特許請求の範囲】
【請求項１】
ＣＰＵと、外部からのクロックを所定周波数のＣＰＵクロックに変換して前記ＣＰＵに供給するＰＬＬと、前記ＰＬＬをスタンバイ状態又は動作状態に制御するＰＬＬ制御回路と、外部へのデータ出力或いは外部からデータを受信して割り込み信号を出力するＵＡＲＴとを有し、外部からの割り込み信号又は前記ＵＡＲＴからのデータ受信による割り込み信号によって、前記ＣＰＵをソフトウェアストップモードから通常動作状態に復帰させるシステムにおいて、前記ＣＰＵがソフトウェアストップモード状態にある場合と通常動作状態にある場合とで、前記ＵＡＲＴに供給するクロックの周波数を切り替える手段を備えたことを特徴とするクロック切り替えシステム。
【請求項２】
前記切り替え手段は、前記ＣＰＵがソフトウェアストップモード状態になる直前に、前記ＵＡＲＴに供給するクロックの周波数を切り替え、前記ＣＰＵがソフトウェアストップモードから通常動作状態に復帰した直後に、前記ＵＡＲＴに供給するクロックを元のクロックの周波数に戻すことを特徴とする請求項１に記載のクロック切り替えシステム。
【請求項３】
前記ＣＰＵがソフトウェアストップモード状態にある場合には、前記ＵＡＲＴに供給するクロックを低速クロックとすることで、前記ＵＡＲＴの外部データ受信による割り込み信号により前記ＣＰＵをソフトウェアストップモードから復帰させることを特徴とする請求項１、２に記載のクロック切り替えシステム。
【請求項４】
前記ＣＰＵの動作中は、前記ＰＬＬは動作状態、前記ＣＰＵのソフトウェアストップモード中は、前記ＰＬＬはスタンバイ状態であることを特徴とする請求項１〜３に記載のクロック切り替えシステム。
【請求項５】
前記ＰＬＬは前記ＣＰＵからのストップモード信号によりスタンバイ状態に制御され、且つ、前記ＣＰＵが割り込み信号によってソフトウェアストップモードから復帰後に動作状態に制御されることを特徴とする請求項１〜４に記載のクロック切り替えシステム。
【請求項６】
前記切り替え手段は、前記ＣＰＵからのストップモード信号に応じた信号と、この信号を外部からの時計クロックでリタイミングした信号との信号変化時間に、前記ＵＡＲＴに供給するクロックの周波数を切り替えることを特徴とする請求項１〜５に記載のクロック切り替えシステム。
【請求項７】
前記切り替え手段は、前記ＣＰＵの動作中には高速の前記ＣＰＵクロック、前記ＣＰＵがソフトウェアストップモード中は、低速の前記基準クロックに切り替えることを特徴とする請求項１〜７に記載のクロック切り替えシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マイクロコンピュータ等に用いられ、クロック周波数の切り替えを行うクロック切り替えシステムに関するものである。
【０００２】
【従来の技術】
図５は従来例のクロック切り替えシステムを示すブロック図である。図中８はＣＰＵ、ＰＬＬ等を内蔵したシステムＬＳＩである。ＣＰＵコア部９はＣＰＵのコア部であり、システムＬＳＩ８における命令の解釈及び実行を行う基本部分である。ＰＬＬ１０はシステムＬＳＩ８の外部から入力されるクロック信号ＲＥＦＣＬＫの周波数を、例えば、２倍或いは３倍の周波数のクロック信号ＣＰＵＣＬＫへ変換してＣＰＵコア部９へ出力する。
【０００３】
ＰＬＬ制御回路１１はＣＰＵコア部９がソフトウェアＳＴＯＰモードになると、Ｈレベルの信号ＳＷＳＴＯＰＲＱによりＰＬＬＯＮ＝Ｌレベルとすることで、ＰＬＬ１０をスタンバイ状態にする回路である。また、割り込み制御回路１２から出力されるＣＰＵコア部９への割り込み信号ＣＰＵＩＮＴによって、ＰＬＬＯＮ＝ＨレベルとすることでＰＬＬ１０を動作状態とする。割り込み制御回路１２はシステムＬＳＩ８の外部から入力される割り込み信号ＥＸＴＩＮＴとＵＡＲＴ１３から入力される割り込み信号ＵＡＲＴＩＮＴをＯＲして、割り込み信号ＣＰＵＩＮＴをＣＰＵコア部９へ出力する。
【０００４】
ＵＡＲＴ１３はシステムＬＳＩ８の外部から入力されるクロック信号ＲＥＦＣＬＫとＰＬＬ１０から出力されるクロック信号ＣＰＵＣＬＫによって動作する。また、ＴＸＤはシステムＬＳＩ８の外部へのデータ出力、ＲＸＤはシステムＬＳＩ８の外部からのデータ入力であり、ＵＡＲＴ１３はこのデータ入力が完了すると、割り込み信号ＵＡＲＴＩＮＴを割り込み制御回路１２へ出力し、ＣＰＵコア部９をソフトウェアＳＴＯＰモードから通常動作状態に復帰させる。
【０００５】
次に、従来システムの動作を説明する。まず、ＣＰＵコア部９がソフトウェアＳＴＯＰモードに移行すると、ＳＷＳＴＯＰＲＱ信号＝Ｈとして、ＣＰＵはソフトウェアＳＴＯＰモードになる。ソフトウェアＳＴＯＰモードではＣＰＵコア部９へＣＰＵＣＬＫを供給する必要がないので、ＰＬＬ制御回路１１からのＰＬＬＯＮ信号によりＰＬＬ１０をスタンバイモードとする。ソフトウェアＳＴＯＰモードから通常動作への復帰は、ＣＰＵコア部９へ入力されるＣＰＵＩＮＴ信号によってＣＰＵを通常動作状態とする。
【０００６】
ＣＰＵコア部９が通常状態になった場合は、ＣＰＵＣＬＫが必要であるので、ＰＬＬ制御回路１１からのＰＬＬＯＮ信号によりＰＬＬ１０を動作状態とする。ＵＡＲＴ１３はＣＰＵコア部９からのＣＰＵバスをＣＰＵＣＬＫでリタイミングし、内部レジスタ制御を行い、ＣＰＵＣＬＫにより内部のステートマシンを動作させる。また、システムＬＳＩ８の外部からのＲＥＦＣＬＫによってＴＸＤ、ＲＸＤで使用するボーレートを内部で生成する。
【０００７】
ＣＰＵコア部９がソフトウェアＳＴＯＰモードから復帰する要因としては、割り込み制御回路１２に入力されるシステムＬＳＩ８の外部からのＥＸＩＮＴ信号、またはＵＡＲＴ１３におけるシステムＬＳＩ８の外部からのＲＸＤのデータ受信による割り込み信号ＵＡＲＴＩＮＴのどちらかである。
【０００８】
図６はＣＰＵコア部９がＥＸＩＮＴ信号によりソフトウェアＳＴＯＰモードから復帰する場合のタイミング図を示す。図６にはＲＥＦＣＬＫ、ＥＸＴＩＮＴ、ＵＡＲＴＩＮＴ、ＣＰＵＩＮＴ、ＳＷＳＴＯＰＲＱ、ＣＰＵコア部の状態、ＰＬＬＯＮ、ＰＬＬの状態、ＣＰＵＣＬＫ、ＴＸＤ、ＲＸＤを示す。
【０００９】
まず、図６に示すようにＣＰＵコア部９がソフトウェアＳＴＯＰモードになることによってＰＬＬ１０がスタンバイ状態となり、ＣＰＵＣＬＫが停止する。また、図６に示すようにシステムＬＳＩ８の外部からのＥＸＩＮＴ割り込みによって、ＣＰＵコア部９がソフトウェアＳＴＯＰモードから復帰し、ＰＬＬ１０も動作状態となり、ＣＰＵコア部９は動作状態となる。
【００１０】
図７はＣＰＵコア部９がＵＡＲＴＩＮＴによりソフトウェアＳＴＯＰモードから復帰する場合のタイミング図を示す。図７は図６と同様にＲＥＦＣＬＫ、ＥＸＴＩＮＴ、ＵＡＲＴＩＮＴ、ＣＰＵＩＮＴ、ＳＷＳＴＯＰＲＱ、ＣＰＵコア部の状態、ＰＬＬＯＮ、ＰＬＬの状態、ＣＰＵＣＬＫ、ＴＸＤ、ＲＸＤを示す。まず、図７に示すようにＣＰＵコア９部がソフトウェアＳＴＯＰモードになることによってＰＬＬ１０がスタンバイ状態となり、ＣＰＵＣＬＫが停止する。また、システムＬＳＩ８の外部のＲＸＤからの受信データがＵＡＲＴ１３に入力されるが、ＣＰＵＣＬＫが停止しているため、ＵＡＲＴ１３は内部ステートマシンが動作せず、ＵＡＲＴＩＮＴを発生できないため、ＣＰＵコア部９はソフトウェアＳＴＯＰモードから復帰できない。
【００１１】
【発明が解決しようとする課題】
従来においては上記問題を解決するため、ＰＬＬをスタンバイ状態にせずにＣＰＵＣＬＫを供給したままとしているが、この方法では、ＰＬＬ部の消費電流が無駄になるという問題があった。
【００１２】
本発明は、上記従来の問題点に鑑みなされたもので、その目的は、ＰＬＬがスタンバイモード状態でもＵＡＲＴを動作させてソフトウェアＳＴＯＰモードから復帰させることが可能なクロック切り替えシステムを提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、上記目的を達成するため、ＣＰＵと、外部からのクロックを所定周波数のＣＰＵクロックに変換して前記ＣＰＵに供給するＰＬＬと、前記ＰＬＬをスタンバイ状態又は動作状態に制御するＰＬＬ制御回路と、外部へのデータ出力或いは外部からデータを受信して割り込み信号を出力するＵＡＲＴとを有し、外部からの割り込み信号又は前記ＵＡＲＴからのデータ受信による割り込み信号によって、前記ＣＰＵをソフトウェアストップモードから通常動作状態に復帰させるシステムにおいて、前記ＣＰＵがソフトウェアストップモード状態にある場合と通常動作状態にある場合とで、前記ＵＡＲＴに供給するクロックの周波数を切り替える手段を備えたことを特徴とする。
【００１４】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。まず、本発明はＣＰＵコア部がソフトウェアＳＴＯＰモードの場合に、ＵＡＲＴへのクロック供給を、ＰＬＬ出力のＣＰＵＣＬＫではなく、システムＬＳＩの外部から供給されるＲＥＦＣＬＫにハードウェアで自動的又はソフトウェア指定によって切り替える事により、ＰＬＬがスタンバイモードでもＵＡＲＴを動作させるものである。これにより、ＵＡＲＴのＲＸＤからの受信データ入力による割り込み信号でＣＰＵコア部をソフトウェアＳＴＯＰモードから復帰させる事ができる。
【００１５】
（第１の実施形態）
図１は本発明のクロック切り替えシステムの第１の実施形態を示すブロック図である。図１において、システムＬＳＩ１はＣＰＵ、ＰＬＬ等を内蔵したシステムＬＳＩである。ＣＰＵコア部２はＣＰＵのコア部であり、システムＬＳＩ１における命令の解釈及び実行を行う基本部分を示す。ＰＬＬ３はシステムＬＳＩ１の外部より入力されるクロック信号ＲＥＦＣＬＫの周波数を、例えば、２倍または３倍の周波数のクロック信号ＣＰＵＣＬＫへ変換して、ＣＰＵコア部２へ出力する。
【００１６】
ＰＬＬ制御回路４は、ＣＰＵコア部２がソフトウェアＳＴＯＰモードになるとＨレベルの信号ＳＴＯＰＲＥＱが出力されるが、この信号をシステムＬＳＩ１の外部より入力されるクロック信号ＲＴＣＣＬＫで同期を取り直した信号ＰＬＬＯＮを作成し、ＰＬＬＯＮ＝ＬレベルとすることでＰＬＬ３をスタンバイ状態にする回路である。また、割り込み制御回路５からＣＰＵコア部２への割り込み信号ＣＰＵＩＮＴによって、ＰＬＬＯＮ＝ＨレベルとすることでＰＬＬ３を動作状態とする。更に、ＰＬＬＯＮをリタイミングし、クロック切り替え回路６へ切り替えタイミング信号ＰＬＬＯＮ２を出力する。
【００１７】
割り込み制御回路５はシステムＬＳＩ１の外部より入力される割り込み信号ＥＸＴＩＮＴと、ＵＡＲＴ７から入力される割り込み信号ＵＡＲＴＩＮＴをＯＲして、割り込み信号ＣＰＵＩＮＴをＣＰＵコア部２へ出力する。クロック切り替え回路６はＵＡＲＴ７へ出力するクロックＳＥＬＣＬＫを、ハードウェアで自動的に切り替え、ＰＬＬ制御回路４から入力されるＰＬＬＯＮ信号がＬレベルの場合は、ＳＥＬＣＬＫにＲＥＦＣＬＫを出力し、Ｈレベルの場合にはＳＥＬＣＬＫにＣＰＵＣＬＫを出力する。
【００１８】
ＵＡＲＴ７はシステムＬＳＩ１の外部より入力されるクロック信号ＲＥＦＣＬＫと、クロック切り替え回路６から出力されるクロック信号ＳＥＬＣＬＫによって動作し、外部へのデータ出力や或いは外部からのデータを受信して割り込み信号を発生する。図１に示すＴＸＤはこのシステムＬＳＩ１の外部へのデータ出力であり、ＲＸＤはシステムＬＳＩ１の外部からのデータ入力である。ＵＡＲＴ７はこのデータ入力が完了すると、割り込み信号ＵＡＲＴＩＮＴを割り込み制御回路５へ出力し、ＣＰＵコア部２をソフトウェアＳＴＯＰモードから復帰させる。
【００１９】
次に、図１、図２を参照して本実施形態の動作を説明する。図２は本実施形態の動作を示すタイミング図である。図２はＲＥＦＣＬＫ、ＲＴＣＣＬＫ、ＥＸＴＩＮＴ、ＵＡＲＴＩＮＴ、ＣＰＵＩＮＴ、ＳＷＳＴＯＰＲＱ、ＣＰＵコア部の状態、ＰＬＬＯＮ、ＰＬＬの状態、ＰＬＬＯＮ２、ＣＰＵＣＬＫ、ＳＥＬＣＬＫ、ＴＸＤ、ＲＸＤのそれぞれのタイミングを示している。
【００２０】
まず、ＣＰＵコア部２が動作状態の場合には、ＵＡＲＴ７にはボーレート生成用クロックとしてＲＥＦＣＬＫ、レジスタ制御、ステートマシン用としてＳＥＬＣＬＫにＣＰＵＣＬＫが供給されている。ＣＰＵコア部２がソフトウェアＳＴＯＰモードになると、図２に示すようにＳＷＳＴＯＰＲＱ＝Ｈとなる。
【００２１】
ＰＬＬ制御回路４はＳＷＳＴＯＰＲＱ＝Ｈになると、図２に示すようにＰＬＬＯＮ２＝Ｌ（内部信号＝Ｌ）とし、この内部信号をシステムＬＳＩ１の外部からの時計クロックであるＲＴＣＣＬＫでリタイミングした信号ＰＬＬＯＮ＝Ｌ（図２参照）を出力する。ＰＬＬ３はＰＬＬＯＮ＝Ｌとなる事で直ちにスタンバイモードとなり、図２に示すようにＣＰＵＣＬＫの供給を停止する。
【００２２】
クロック切り替え回路６は図２に示すようにＰＬＬＯＮ２＝ＬからＰＬＬＯＮ＝Ｌになるまでの時間Ｔ１にＳＥＬクロックをＣＰＵＣＬＫからＲＥＦＣＬＫに切り替える。これにより、ソフトウェアＳＴＯＰモード状態でもＵＡＲＴ７にはボーレート生成用クロックとしてＲＥＦＣＬＫ、レジスタ制御、ステートマシン用としてＲＥＦＣＬＫが供給される。従って、レジスタ制御用クロックがＣＰＵＣＬＫではないので、レジスタ制御は行えないが、ステートマシンはＲＥＦＣＬＫで動作可能であり、システムＬＳＩ１の外部からのＲＸＤ信号による受信データによって動作が可能である。
【００２３】
また、この場合、ソフトウェアＳＴＯＰモード状態であるので、ＣＰＵコア部２からのＣＰＵバスによるＵＡＲＴ７へのレジスタ制御はあり得ず、レジスタ部が動作しなくても特に問題はない。ここで、図２に示すようにソフトウェアＳＴＯＰモード中にシステムＬＳＩ１の外部からのＲＸＤ信号よる受信データがＵＡＲＴ７に入力されると、ＵＡＲＴ７は割り込み信号ＵＡＲＴＩＮＴを割り込み制御回路５に出力する（図２参照）。割り込み制御回路５はＵＡＲＴＩＮＴ信号をＣＰＵＩＮＴ信号としてＣＰＵコア部２やＰＬＬ制御回路４に出力する。
【００２４】
ＣＰＵＩＮＴが入力されると、ＣＰＵコア部２は図２に示すようにソフトウェアＳＴＯＰモードから通常動作状態に復帰し、同時にＵＡＲＴＩＮＴが入力されると、ＰＬＬ制御回路４は図２に示すようにＰＬＬＯＮ＝Ｈ、ＰＬＬＯＮをシステムＬＳＩ１の外部からの時計クロックであるＲＴＣＣＬＫでリタイミングした信号ＰＬＬＯＮ２＝Ｈを出力する。ＰＬＬ３はＰＬＬＯＮ＝Ｈとなる事で直ちに動作状態となり、図２に示すようにＣＰＵＣＬＫの供給を開始する。
【００２５】
クロック切り替え回路６は図２に示すようにＰＬＬＯＮ＝ＨからＰＬＬＯＮ２＝Ｈになるまでの時間Ｔ２にＳＥＬクロックをＲＥＦＣＬＫからＣＰＵＣＬＫに切り替える。以上の動作により、ソフトウェアＳＴＯＰモード状態から通常動作状態に復帰する。また、システムＬＳＩ１の外部からの割り込みであるＥＸＩＮＴ信号によるソフトウェアＳＴＯＰモード状態からの復帰動作は、割り込み制御回路５によりＥＸＩＮＴがそのままＣＰＵＩＮＴに出力されるため、ＵＡＲＴ７へ供給されるＳＥＬＣＬＫには関係なく、ＣＰＵコア部２はソフトウェアＳＴＯＰモード状態から復帰する。
【００２６】
（第２の実施形態）
図３は本発明の第２の実施形態を示すブロック図である。図３において、システムＬＳＩ１４はＣＰＵ、ＰＬＬ等を内蔵したシステムＬＳＩである。ＣＰＵコア部１５はＣＰＵのコア部であり、システムＬＳＩ１４における命令の解釈及び実行を行う基本部分を示す。ＰＬＬ１６はシステムＬＳＩ１４の外部より入力されるクロック信号ＲＥＦＣＬＫの周波数を、例えば、２倍または３倍の周波数のクロック信号ＣＰＵＣＬＫへ変換して、ＣＰＵコア部１５へ出力する。
【００２７】
ＰＬＬ制御回路１７は、ＣＰＵコア部１５がソフトウェアＳＴＯＰモードになるとＨレベルの信号ＳＴＯＰＲＥＱが出力されるが、この信号をシステムＬＳＩ１４の外部より入力されるクロック信号ＲＴＣＣＬＫで同期を取り直した信号ＰＬＬＯＮを作成し、ＰＬＬＯＮ＝ＬレベルとすることでＰＬＬ１６をスタンバイ状態にする回路である。また、割り込み制御回路１８からＣＰＵコア部１５への割り込み信号ＣＰＵＩＮＴによって、ＰＬＬＯＮ＝ＨレベルとすることでＰＬＬ１６を動作状態とする。
【００２８】
割り込み制御回路１８はシステムＬＳＩ１４の外部より入力される割り込み信号ＥＸＴＩＮＴと、ＵＡＲＴ２０から入力される割り込み信号ＵＡＲＴＩＮＴをＯＲして、割り込み信号ＣＰＵＩＮＴをＣＰＵコア部１５へ出力する。レジスタ切り替え回路１９はＵＡＲＴ２０へ出力するクロックＳＥＬＣＬＫを、ＣＰＵコア部１５の出力のＣＰＵバスを用いてソフトウェアでＳＥＬＣＬＫにＲＥＦＣＬＫを出力するか、ＳＥＬＣＬＫにＣＰＵＣＬＫを出力するのかの切り替を行う。
【００２９】
ＵＡＲＴ２０はシステムＬＳＩ１４の外部より入力されるクロック信号ＲＥＦＣＬＫとレジスタ切り替え回路１９から出力されるクロック信号ＳＥＬＣＬＫによって動作し、外部へのデータ出力或いは外部からのデータを受信して割り込み信号を発生する。図３に示すＴＸＤはこのシステムＬＳＩ１４の外部へのデータ出力、ＲＸＤはシステムＬＳＩ１４の外部からのデータ入力である。ＵＡＲＴ２０はこのデータ入力が完了すると、割り込み信号ＵＡＲＴＩＮＴを割り込み制御回路１８へ出力し、ＣＰＵコア部１５をソフトウェアＳＴＯＰモードから復帰させる。
【００３０】
次に、図３、図４を参照して本実施形態の動作を説明する。図４は本実施形態の動作を示すタイミング図である。図４はＲＥＦＣＬＫ、ＲＴＣＣＬＫ、ＥＸＴＩＮＴ、ＵＡＲＴＩＮＴ、ＣＰＵＩＮＴ、ＳＷＳＴＯＰＲＱ、ＣＰＵコア部の状態、ＰＬＬＯＮ、ＰＬＬの状態、ＣＰＵＣＬＫ、ＳＥＬＣＬＫ、ＴＸＤ、ＲＸＤのタイミングを示す。
【００３１】
まず、図４に示すようにＣＰＵコア部１５が動作状態の場合、ＵＡＲＴ２０にはボーレート生成用クロックとしてＲＥＦＣＬＫ、レジスタ制御、ステートマシン用としてＳＥＬＣＬＫにＣＰＵＣＬＫが供給されている。ここで、図４に示すようにＣＰＵコア部１５がソフトウェアＳＴＯＰモードになる前のタイミングＴ３で、ＣＰＵコア部１５からＣＰＵバスによってレジスタ切り替え回路１９を制御し、ＳＥＬＣＬＫをＣＰＵＣＬＫからＲＥＦＣＬＫに切り替えを行う。
【００３２】
ＣＰＵコア部１５は図４に示すようにソフトウェアＳＴＯＰモードになると、ＳＷＳＴＯＰＲＱ＝Ｈとする。ＰＬＬ制御回路１７はＳＷＳＴＯＰＲＱ＝Ｈになると、図４に示すようにＰＬＬＯＮ＝Ｌ（内部信号＝Ｌ）とする。ＰＬＬ１６はＰＬＬＯＮ＝Ｌとなる事で直ちにスタンバイモードとなり、図４に示すようにＣＰＵＣＬＫの供給を停止する。
【００３３】
この時、すでにクロック切り替えをＣＰＵコア部１５のＣＰＵバスの制御で行っているので、ソフトウェアＳＴＯＰモード状態でもＵＡＲＴ２０にはボーレート生成用クロックとしてＲＥＦＣＬＫ、レジスタ制御、ステートマシン用としてＲＥＦＣＬＫが供給される。従って、レジスタ制御用クロックがＣＰＵＣＬＫではないので、レジスタ制御は行えないが、ステートマシンはＲＥＦＣＬＫで動作可能であり、システムＬＳＩ１４の外部からのＲＸＤ信号による受信データによって動作が可能である。
【００３４】
また、ソフトウェアＳＴＯＰモード状態であるので、ＣＰＵコア部１５からのＣＰＵバスによるＵＡＲＴ２０へのレジスタ制御はあり得ず、レジスタ部が動作しなくても特に問題はない。ここで、ソフトウェアＳＴＯＰモード中にシステムＬＳＩ１４の外部からのＲＸＤ信号よる受信データがＵＡＲＴ２０に入力されると、ＵＡＲＴ２０は図４に示すように割り込み信号ＵＡＲＴＩＮＴを割り込み制御回路１８に出力する。割り込み制御回路１８はＵＡＲＴＩＮＴ信号をＣＰＵＩＮＴ信号としてＰＬＬ制御回路１７、ＣＰＵコア部１５にそれぞれ出力する。
【００３５】
ＣＰＵＩＮＴが入力されると、ＣＰＵコア部１５は図４に示すようにソフトウェアＳＴＯＰモードから通常動作状態に復帰し、同時にＵＡＲＴＩＮＴが入力されると、ＰＬＬ制御回路１７はＰＬＬＯＮ＝Ｈとする。ＰＬＬ１６はＰＬＬＯＮ＝Ｈとなる事で直ちに動作状態となり、図４に示すようにＣＰＵＣＬＫの供給を開始する。また、ＣＰＵコア部１５がソフトウェアＳＴＯＰモード状態から通常動作状態に復帰した後、図４に示すタイミングＴ４でＣＰＵコア部１５からＣＰＵバスによってレジスタ切り替え回路１９を制御し、ＳＥＬＣＬＫをＲＥＦＣＬＫからＣＰＵＣＬＫに切り替えを行う。これによって、ＵＡＲＴ２０はＣＰＵコア部１５からのレジスタ制御が可能な状態になる。
【００３６】
以上の動作により、ソフトウェアＳＴＯＰモード状態から通常動作状態に復帰する。また、システムＬＳＩ１４の外部からの割り込みであるＥＸＩＮＴ信号によるソフトウェアＳＴＯＰモード状態からの復帰動作は、割り込み制御回路１８によりＥＸＩＮＴがそのままＣＰＵＩＮＴに出力されるため、ＵＡＲＴ２０へ供給されるＳＥＬＣＬＫに関係なく、ＣＰＵコア部１５はソフトウェアＳＴＯＰモード状態から復帰する。
【００３７】
【発明の効果】
以上説明したように本発明によれば、クロックが２系統必要なＵＡＲＴ等のマクロで、ＰＬＬから生成するクロックを、ＰＬＬがスタンバイ状態で別のクロックにハードウェアで自動的またはソフトウェア制御によって切り替えてＵＡＲＴ等のマクロを動作させることが可能であるので、ＰＬＬのスタンバイ中でもＵＡＲＴ等のマクロを動作させ、ＵＡＲＴ等のマクロの割り込み信号によりＣＰＵをソフトウェアＳＴＯＰモードから復帰させる事ができる。また、従来はＵＡＲＴ等のマクロを動作させるためにＰＬＬを動作状態とする必要があったが、本発明ではＰＬＬをスタンバイ状態にできるため、ＰＬＬの動作電流を低減することができ、消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明のクロック切り替えシステムの第１の実施形態を示すブロック図である。
【図２】図１の実施形態の動作を説明するためのタイミング図である。
【図３】本発明の第２の実施形態を示すブロック図である。
【図４】図３の実施形態の動作を説明するためのタイミング図である。
【図５】従来例のクロック切り替えシステムを示すブロック図である。
【図６】図５の従来システムのＥＸＩＮＴ信号によりソフトウェアＳＴＯＰモードから復帰する場合の動作を説明するタイミング図である。
【図７】図５の従来システムのＵＡＲＴＩＮＴによりソフトウェアＳＴＯＰモードから復帰する場合の動作を説明するタイミング図である。
【符号の説明】
１、１４　システムＬＳＩ
２、１５　ＣＰＵコア部
３、１６　ＰＬＬ
４、１７　ＰＬＬ制御回路
５、１８　割り込み制御回路
６　クロック切り替え回路
７、２０　ＵＡＲＴ
１９　レジスタ切り替え回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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