(57)【要約】【課題】ＤＲＡＭの様な立体状のキャパシタをもつ半導体集積回路装置の高信頼性を高め、更に集積密度を高める。【解決手段】キャパシタの蓄積容量を増加するために厚さの厚い蓄積電極１４と周辺回路部の金属配線１５を同一層内に設けた同一金属材料の導電膜で兼用する。これによりメモリセル領域と周辺回路領域に大きな標高差が生じないため、それぞれの領域部分に微細な配線を形成することができる。大きな蓄積容量のキャパシタを微細なメモリセルに形成することができるために高信頼で、高密度な半導体集積回路装置が実現できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
単一の半導体基板に第１の回路領域と第２の回路領域が形成され、上記第１の回路領域が第１のトランジスタと第１トランジスタに接続されたキャパシタをもち、このキャパシタが第１トランジスタが形成された基板主面より上部の第1絶縁膜上に形成され、上記キャパシタは上記第１絶縁膜を貫通する第１プラグを介して上記第１トランジスタに接続された所定の厚さをもつ第１電極、第１電極表面上に誘電体を介して形成された第２電極とからなる立体状のキャパシタで、第２の回路領域が第２トランジスタをもつ半導体集積回路装置において、
上記第２の回路領域の第２トランジスタが形成された基板主面より上部の上記第１絶縁膜上に、かつ、上記キャパシタの第１電極と同一材料からなる第１配線層が形成され、上記第１電極と上記第１プラグとの間にはバリア膜が形成され、上記バリア膜は上記第１配線層を上記第２の回路領域の上記第２トランジスタに接続する上記第１絶縁膜を貫通するビア内と上記第１配線層の下面に形成されたことを特徴とする半導体集積回路装置。
【請求項２】
上記第１の回路領域がメモリセル群領域であり、上記第２の回路領域がメモリの周辺回路領域であり、上記第１トランジスタがメモリセルのスイッチ用トランジスタであり、上記キャパシタが上記メモリセルの電荷蓄積キャパシタであることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
上記スイッチ用トランジスタのゲートにメモリセルを選択するためのワード線が接続され、上記スイッチ用トランジスタのソース又はドレインに上記キャパシタに電荷を供給するためのデータ線が接続され、上記データ線を構成する配線層の少なくとも一部の上部の絶縁膜上に上記電荷蓄積キャパシタの上記第１電極が形成されたことを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
上記第１電極及び上記第１配線層がタングステン、チタンナイトライドのいずれかであることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
単一の半導体基板に第１の回路領域と第２の回路領域が形成され、上記第１の回路領域が第１トランジスタと上記第１トランジスタに接続された少なくとも１個のキャパシタをもち、上記キャパシタが上記第１トランジスタが形成された基板主面より上部の第１絶縁膜上に形成され、上記キャパシタは上記第１絶縁膜を貫通する第１プラグ導体を介して上記第１トランジスタに接続された所定の厚さをもつ第１電極、上記第１電極の表面上に誘電体を介して形成された第２電極とからなる立体状のキャパシタである半導体集積回路装置の製造方法において、
上記単一の半導体基板に第１の回路領域の第１のトランジスタ及び第２の回路領域の第２のトランジスタを形成する第１工程と、上記第１のトランジスタ及び第２のトランジスタの上に第１の絶縁層を形成する第２工程と、上記第１の絶縁層に上記第１のトランジスタのソース又はドレインと接続する第１コンタクトホールと上記第２のトランジスタのソース又はドレインに接続する第２コンタクトホールを形成し、第１プラグ導体を上記第１コンタクトホールに埋め込み形成する第３工程と、上記第１プラグ導体上及び上記第２コンタクトホール内にバリア導体膜を形成する第４工程と、上記第１プラグ導体上のバリア導体膜に接続された上記第１電極及び上記第２の回路領域の第２のトランジスタの上部に位置し、前記第２コンタクトホール内のバリア導体膜に接続された配線層を同一材料で同時に形成し、上記バリア導体膜と第１電極と配線層をパターニングする第５工程と、上記第１電極の表面上に誘電体及び上記第２電極を形成する第６工程と、上記第２電極及び配線層の上側に層間絶縁層を形成する第７工程を含むことを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置、特にダイナミック型ランダムアクセスメモリ装置のように、スイッチ用トランジスタと電荷蓄積キャパシタをもつメモリセルのアレイ領域等の第１の回路領域とメモリの周辺回路等の第２の領域が同一基板上に形成される半導体集積回路装置の構造及びその製造方法に関する。
【背景技術】
【０００２】
ダイナミック型ランダムアクセスメモリ（以下ＤＲＡＭと略す）は情報を記憶する電荷蓄積用のキャパシタに書き込み読み出し用のスイッチトランジスタを接続したもので、メモリセルの構成素子数が少ないことから高集積化が可能なコンピュータ機器の主記憶装置として広く一般に用いられている。
【０００３】
このようなＤＲＡＭの記憶容量を増やすためには、メモリセル面積を微細化しメモリセルの集積度を向上する必要がある。しかし、このような過程において、メモリセル面積の縮小によりメモリセルの電荷蓄積用のキャパシタの有効な面積が低下し、蓄積容量が低下することによってＳ／Ｎ比の低下やα線照射により生ずるメモリセルの情報が反転するといった所謂ソフトエラー現象が顕在化し、信頼性上の大きな問題になる。そのためにメモリセルの占有面積を大きくすることなく大きな蓄積容量が得られるいくつかのメモリセル構造がこれまでに考案されてきたが、その一つにキャパシタの電極の厚さを厚くし、電極の側面もキャパシタの電極として利用した立体的なキャパシタを構成したメモリセルがある。
【０００４】
図２２は立体的なキャパシタを用いた従来のＤＲＡＭの部分断面図である。この種のメモリセルについては、例えば日経マイクロデバイス、１９９３年１１月号、頁３１に記載されている。同図おいてメモリセルのスイッチ用トランジスタは、ｐ型シリコン基板１０１上のフィールド酸化膜１０２で分離された領域に形成されたｎチャネル型の絶縁ゲート電解効果トランジスタ（以下ＭＩＳＦＥＴと略す）であり、ゲート電極１０６は活性領域上でワード線となっている。配線電極１０９はデータ線であり、コンタクト孔を介してスイッチトランジスタのソース（又はドレイン）の高濃度ｎ型不純物領域１０３に接続されている。
【０００５】
さらに、このスイッチトランジスのドレイン（又はソース）領域の高濃度ｎ型不純物領域１０４にはシリコン酸化膜１０８、１１０に開口された接続孔を介して、ワード線とデータ線の上部に形成された立体状のキャパシタが接続されている。立体状のキャパシタの電極のうち、蓄積電極１１１は高濃度ｎ型不純物領域１０４に接続されている。また、蓄積電極１１１上には五酸化タンタル等のキャパシタ絶縁膜１１２が設けられ、その上には一定の電位に固定されたプレート電極１１３が設けられている。ここで、蓄積電極１１１は膜厚の厚い多結晶シリコンからなり、その平面の面積以外に垂直部分の外壁をも利用してキャパシタの有効面積を増加させている。また、データ線１０９の上部に蓄積電極１１１を設けることによって、キャパシタの有効な面積を最大限に大きくすることができ、垂直部分の長さを長くすることによって、即ち蓄積電極の高さを高くすることによって容易にキャパシタの蓄積容量を増加することができる。
【０００６】
このように立体状の蓄積電極をもつキャパシタの採用により蓄積容量が増加し、この結果微細なメモリセルでもメモリセル動作や信頼性の確保に充分な蓄積容量を確保することよって大容量のダイナミックＲＡＭの実現が可能になった。
【０００７】
しかし、立体構造のキャパシタの蓄積容量をさらに増加するためには蓄積電極の垂直部分の高さを高くする必要があり、その結果、図２２に示すように、平均的に標高が高いメモリセル群の領域と周辺回路のＭＩＳＦＥＴと配線からなる平均的に標高の低い周辺回路の領域では大きな標高差が生じる。このように立体状のキャパシタを形成後にメモリセル群の領域と周辺回路の領域との標高差が大きく異なると、メモリセル群の領域上部から周辺回路につながる金属配線１１５や、それぞれの領域内での金属配線等を形成するためのホトリソグラフィの工程が極めて困難になる。例えば、一般に半導体装置の製造に用いられている縮小投影露光装置においては、解像度と焦点深度とは反比例の関係にあり、微細な寸法を形成するために高解像度のステッパを用いると焦点深度が浅くなり、感光レジスト表面をより平坦にする必要が生じてくる。そのため、メモリセル群の領域と周辺回路の領域との標高差が増加することは微細パターンの解像がより困難にする。
【０００８】
つまり、感光の際にメモリセル群部と周辺回路部の解像度を同等にすることが困難になり、何れかの領域で解像不良を起こすようになる。また、このような段差上でホトレジストを塗布するとメモリセル群部と周辺回路部ではホトレジストの膜厚が異なり、定在波効果によってもパターン転写後のパターン寸法の制御が困難になる。これを解決するために多層レジスト等の技術を用いることができるが、この種の技術においても、メモリセル群の領域と周辺回路の領域の広い領域間で標高差が異なるような場合にはやはりこの問題を解決することは困難である。
【０００９】
このような問題を解決するために、製造工程の初期段階においてメモリセル群部のシリコン基板表面を低くする方法がある。この種の技術は特開昭６３-２６６８６６号公報に記載されているが、段差がより高くなるとこの技術の適用すら
困難になる。即ち、より一層の高段差に対応するためにはシリコン基板表面により一層の段差を形成しなければならず、このような高段差上のシリコン基板表面に形成する素子や配線の製造が上述した理由で困難になる。
【００１０】
さらに、公知のＣＭＰ（Cemical Mechanical Polishing）技術を用いれば上記のような標高差を解消することができるが、この場合には周辺回路部分のスルーホールもしくはコンタクトホールの深さが極めて深くなり、この部分で配線が断線するといった新たな問題が生じる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従って、本発明の目的は、ＤＲＡＭのように、半導体基板に第１の回路領域と第２の回路領域が形成され、上記第１の回路領域が第１トランジスタと上記第１トランジスタに接続された少なくとも１個のキャパシタをもち、上記キャパシタが上記第１トランジスタが形成された基板主面より上部に形成され、上記第１トランジスタに接続された所定の厚さをもつ第１電極、上記第１電極表面上に誘電体を介して形成された第２電極とからなる立体状のキャパシタである半導体集積回路装置において、第１の回路領域と第２の回路領域の標高差を簡易な方法で小さくすることができる半導体集積回路装置及びその製造方法を提供することである。
【００１２】
本発明の他の目的は、立体状のキャパシタをもつメモリセル群と周辺回路とをもち、高集積度で、微細配線ができる半導体集積記憶装置を提供することである。さらに詳しくは、必要な蓄積容量を確保するために立体状のキャパシタが設けられた高集積度のメモリ装置で、蓄積容量を増加するために立体状のキャパシタの高さを高くでき、キャパシタより上部の層に微細な配線を形成することができる半導体集積記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明の半導体集積回路装置では、単一の半導体基板にメモリセル群のような第１の回路領域と、上記メモリセル群の周辺回路のような第２の回路領域が形成され、上記第１の回路領域がトランジスタに接続された少なくとも１個のキャパシタをもち、そのキャパシタが上記トランジスタが形成された基板主面より上部に形成され、上記トランジスタに接続された所定の厚さをもつ第１電極と第１電極表面上に誘電体を介して形成された第２電極とからなる立体状のキャパシタである半導体集積回路装置において、上記第２の回路領域のトランジスタが形成された基板主面より上部に金属配線層が形成され、かつ、上記金属配線層が上記第１電極と同一厚さで、同一材料からなる導電膜で構成される。
【００１４】
また、本発明の半導体集積回路装置の製造方法においては、上記本発明の半導体集積回路装置の製造工程において、上記第１及び第２の回路領域のトランジスタを製造工程後、上記第１電極及び上記金属配線層を同一工程で形成する。
上記金属配線層は上記第２の回路領域のトランジスタと接続される場合に限定されず、電気的にフローティングであってもよい。
【発明の効果】
【００１５】
本発明によれば、立体状のキャパシタを構成する第１電極の厚さと上記第１電極と同時に形成した周辺回路部の配線の厚さとが実質的に等しくなるため、上記立体状のキャパシタより上部の絶縁膜に於ては第１の回路（例えばメモリアレー）領域と第２の回路（例えば、周辺回路）領域との間には大きな標高差が生じない。
従って、第１の回路領域のキャパシタ上並びに第２の回路領域上の共通の絶縁膜上に微細な配線を容易に形成することができる。特に、本発明は、高集積密度、高信頼が要求され、かつメモリセル群の領域及びその入出力回路等の周辺回路が同一半導体基板上に形成されるダイナミックＲＡＭを構成する場合に有効である。
【発明を実施するための最良の形態】
【００１６】
＜実施の形態１＞
図１ないし図１０を用いて本発明による半導体集積回路装置であるダイナミックＲＡＭの一実施例を説明する。図１及び図２は、それぞれ上記ダイナミックＲＡＭの部分断面図及び上記ダイナミックＲＡＭのメモリセル領域の平面図を示す。図１の部分断面図は、図２におけるＸ-Ｘ’線部の断面図及び周辺回路領域のＭＩＳＦＥＴ部の断面を示す。図２においてメモリセルのレイアウトは従来知られているメモリセルのレイアウトと同様で、ワード線２２（４）がＹ方向に、データ線２４（２０）がＸ方向に設けられており、ワード線２２はメモリセル内のＭＳＦＥＴの共通のゲート電極４（図１）であり、データ線２４となる配線１０（図１）は開口部２３を介して上記ＭＩＳＦＥＴの活性領域２１（図１の高濃度ｎ型不純物領域６）に接続されている。また、ワード線２２とデータ線２４の上部には立体的なキャパシタの第１の電極（以下、蓄積電極とも呼ぶ）１４が設けられている。
【００１７】
図１において、蓄積電極１４は周辺回路部の金属配線１５と同一層、同一材料の厚い金属電極からなり、ワード線２２とデータ線２４の隙間の開口部２５（図２）に形成されたプラグ電極１２を介してメモリセル内ＭＩＳＦＥＴの高濃度ｎ型不純物領域７上に接続されている。一方、蓄積電極１４上にはキャパシタ絶縁膜（キャパシタを構成する誘電体層）１６が形成されており、キャパシタ絶縁膜１６上にはキャパシタの第２の電極（以下、プレート電極とも呼ぶ）１７が設けられている。なお、図には示されていないがプレート電極１７はメモリセル外部で所定の電位に固定されている。また、上記周辺回路部の金属配線１５は周辺回路部のＭＩＳＦＥＴのソース（もしくはドレイン）の高濃度ｎ型不純物領域８に接続され、金属配線１５の上部にはメモリセル群領域に延在する金属配線２０が接続されている。
【００１８】
なお、本実施例では蓄積電極１４、金属配線１５、２０の下部にはチタンナイトライド等、下地材料との反応を防止するためのバリアメタル膜１３、１９がそれぞれ設けられている。また、シリコン基板１、フィールド酸化膜２、トランジスタを構成するゲート絶縁膜３、メモリセル内ゲート電極４、トランジスタ上のシリコン酸化膜９、１１の構成は従来知られているものと同様である。
【００１９】
図３ないし図１０は上記実施例の製造工程を説明するための断面図である。
まず、ｐ型のシリコン基板１上に公知の選択酸化法を用いてフィールド酸化膜２を形成した後（図３）、活性領域上に公知の方法によりｎチャネルのＭＩＳＦＥＴを形成する。ここで、メモリセル内のＭＩＳＦＥＴには高濃度ｎ型不純物領域６、７、ゲート絶縁膜３、ゲート電極４が、周辺回路のＭＩＳＦＥＴには高濃度ｎ型不純物領域８、ゲート絶縁膜３、ゲート電極５がそれぞれ設けられている（図４）。なお、本実施例では、ｎチャネルのＭＩＳＦＥＴについて説明したが、ｐチャネルのＭＩＳＦＥＴを用いることもできる。
【００２０】
次いでボロンとリンを含んだシリコン酸化膜９を公知の化学気相成長法（以下ＣＶＤ法と略す）により堆積し、８００℃程度の温度でアニールを施すことによりシリコン酸化膜９表面をなだらかにする。次いで、ホトリソグラフィとドライエッチングにより開口部２３（図２）をシリコン酸化膜９に形成し、厚さ１００ｎｍ程度の配線１０を堆積し、ホトリソグラフィとドライエッチングによりパターニングする。なお、配線１０の材料としては好ましくはタングステン等の高融点金属のシリサイド膜と多結晶シリコン膜の複合膜（所謂ポリサイド膜）、もしくはタングステン等の高融点金属を用いることができる。また、図には示されていないがタングステン等の高融点金属を用いる場合はシリコン基板との反応を防止する目的でチタンナイトライド等のバリヤメタル膜を下層に設けることが好ましい。また、シリコン酸化膜９の下層には不純物拡散防止のためのノンドープのシリコン酸化膜（図示せず）を形成しておくことが望ましい（図５）。
【００２１】
次いで、ＴＥＯＳ（テトラ・エトキシ・シラン）ガスを用いたＣＶＤ法により厚さ２００ｎｍ程度のシリコン酸化膜１１を４００℃程度の温度で堆積する。次いで、メモリセル内のＭＩＳＦＥＴのソース（又はドレイン）となる高濃度ｎ型不純物領域７上のシリコン酸化膜９及び１１に開口部２５（図２）をホトリソグラフィとドライエッチングにより形成し、ｎ型の不純物を高濃度に添加した２００ｎｍ程度の厚さの多結晶シリコン膜をＬＰＣＶＤ法によりに堆積し、異方性のドライエッチングでエッチバックすることによりプラグ電極１２を形成する（図
６）。なお、本実施例ではｎ型の高濃度不純物領域７上に直接プラグ電極１２を形成したが、公知の多結晶シリコン膜のパッドを用いれば、ゲート電極４とプラグ電極１２を自己整合で絶縁することもでき、メモリセル面積の縮小に効果的である。
【００２２】
次いで、周辺回路部の高濃度ｎ型不純物領域上のシリコン酸化膜９、１１にコンタクトホールを形成した後、厚さ１００ｎｍ程度のチタンナイトライド等のバリアメタル膜１３を堆積し、さらに続いて厚さ５００ｎｍ程度のタングステン等の高融点金属を公知のスパッタ法もしくはＣＶＤ法を用いて堆積し、ホトリソグラフィとドライエッチングにより周辺回路部の金属配線１５とメモリセル部の蓄積電極１４を同一工程で形成する（図７）。ここで、シリコン酸化膜１１の表面は公知のＣＭＰ法を用いて平坦化してもよい。この場合は周辺回路部とメモリセル部で同一のプラグ電極を用いるのが好ましい。また、本実施例では金属配線１５の材料にはタングステンを用いたが、チタンナイトライド等の他の高融点金属を用いることもできる。さらに、キャパシタの製造工程を低温化することによってアルミニウムや銅等の低抵抗金属を用いることもできる。
【００２３】
次いで、五酸化タンタル（Ｔａ２Ｏ５）膜等のシリコン酸化膜より比誘電率の大きなキャパシタ絶縁膜１６を堆積する。この際、堆積方法としては、段差被覆性の良いＣＶＤ法が好ましい。さらに、キャパシタ絶縁膜１６の酸化膜換算膜厚は１ギガビットクラスの大容量ＤＲＡＭでは３ｎｍ以下にすることが好ましい。また、キャパシタ絶縁膜１６の材料としては五酸化タンタル膜の他、シリコンナイトライドとシリコン酸化膜の複合膜のやＳｒＴｉＯ３膜、（Ｂａ、Ｓｒ）ＴｉＯ３膜（ＢＳＴ膜）等の高誘電体膜、さらにはＰＺＴ膜のような公知の強誘電体絶縁膜を用いることもできる。この場合は、蓄積電極１４としては、耐酸化性のある白金（Ｐｔ）やルテニウム（Ｒｕ）、もしくはルテニウムオキサイド（ＲｕＯ２）が好ましい。
【００２４】
次いで、５０ｎｍ程度の厚さのチタンナイトライド等の高融点金属膜を堆積し、ホトリソグラフィとエッチングによりプレート電極１７を形成する。この際、例えば過酸化水素水を用いたウェットエッチングを用いると周辺回路の金属配線の段差にあるチタンナイトライドを容易にエッチングすることができ、下地のキャパシタ絶縁膜１６をエッチングのストッパとして用いることができる。また、周辺回路部に残ったキャパシタ絶縁膜１６はプレート電極１７をマスクにしてフッ酸水溶液でエッチングする（図８）。なお、プレート電極１７の材料としては蓄積電極と同様にチタンナイトライド以外の低抵抗材料を用いることもできる。
【００２５】
最後に、厚さ４００ｎｍ程度のシリコン酸化膜１８を堆積し層間絶縁膜を形成した後、周辺回路部の金属配線１５上のシリコン酸化膜１８にスルーホールを形成し、約５００ｎｍの厚さに堆積した金属配線２０をホトリソグラフィとドライエッチングによりパターニングして図１に示した本発明の半導体集積回路装置が完成する（図９）。なお、金属配線２０はアルミニウム等の低抵抗金属が好ましく、図９のようにメモリセルアレー内配線として用いることもできるため、データ線に接続する信号線や、主ワード線として用いることができる。また、シリコン酸化膜１８はＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）のような回転塗布によって平坦化される絶縁膜を含んでいることが好ましい。また、図１０に示すように公知のＣＭＰ法を用いることによって、金属配線４１下に平坦なシリコン酸化膜３９を形成し、プラグ電極４０で金属配線４１と１５を接続してもよい。 本実施例では金属配線１５は周辺回路部のＭＩＳＦＥＴのソース（又はトレイ
ン）に接続された信号線であるが、一定の電位を供給するための電源線であってもよく、また、メモリセルアレー領域と周辺回路領域の標高差を緩和するためのダミーパターンとして、フローティングであってもよい。これらのことは以下に述べる実施例についても同じである。
＜実施例２＞
図１１ないし図１７は、いずれも本発明による半導体集積回路装置の第２の実施例の製造工程を示す断面図である。本実施例は、ソース（又はドレイン）の高濃度ｎ型不純物領域上にプラグ電極を形成する方法が実施例１と異なる。即ち、メモリセル群におけるプラグ電極と周辺回路におけるプラグ電極とを同じ材料、同一工程で形成している。
【００２６】
まず、ｐ型のシリコン基板１上にフィールド酸化膜２を形成し、ＭＩＳＦＥＴを形成するまでの工程（図１１、図１２）は、実施例１の図３から図４で説明した工程と同様である。次いで、８００ｎｍのシリコン酸化膜９を堆積した後、公知のＣＭＰ技術により約２００ｎｍの平坦な層間絶縁膜を形成する。次いで、ホトリソグラフィとドライエッチングにより、メモリセル部の高濃度ｎ型不純物領域６、７と周辺回路部の高濃度ｎ型不純物領域８上のシリコン酸化膜９にコンタクトホールを形成し、５０ｎｍの厚さのチタンナイトライドのバリヤメタル膜２６を堆積し、引き続いて３００ｎｍの厚さのタングステン膜２７を堆積する。なお、タングステン膜２７はＣＶＤ法により堆積し、シリコン酸化膜９に形成したコンタクトホール内にもタングステン膜２７が埋め込まれる（図１３）。
【００２７】
次いで、ホトリソグラフィと異方性のドライエッチングを用いて、バリアメタル膜２６とタングステン膜２７の複合膜をデータ線の電極パターンにパターニングする。この際、データー線のパターン以外のコンタクトホール内に埋め込まれたタングステンはエッチングが終了してもコンタクトホール内に残ったままになり、図１４に示すようにプラグ電極２９が形成される。次いで、厚さ約３００ｎｍのシリコン酸化膜３０を堆積する（図１４）。
【００２８】
次いで、プラグ電極２９の位置のシリコン酸化膜３０にホトリソグラフィとドライエッチングにより開口部を形成した後、例えば５００ｎｍのタングステン膜を堆積してホトリソグラフィとドライエッチングによりパターニングして蓄積電極３１と周辺回路部の金属配線３２を同時に形成する（図１５）。
以降、キャパシタ絶縁膜３３、プレート電極３４及び金属配線３６を形成する最終工程までの製造工程は実施例１の図８、図９で説明した工程と同様である
（図１６、１７）。
本実施例によれば、プラグ電極２９を形成する製造工程がデータ線を形成する工程と兼ねているので製造工程数を低減することができ、低価格なダイナミックＲＡＭの提供が可能になる。
＜実施例３＞
図１８は、本発明による半導体集積回路装置の第３の実施例であるダイナミックＲＡＭの部分断面図である。本実施例は実施例１で述べたダイナミックＲＡＭとプレート電極の給電部の構成が異なる。図１と同一構成部分については同じ番号で示し、その構成部分の説明を省略する。図１８においてプレート電極１７は蓄積電極１４と同一層の金属電極３７上にも延在しており、金属電極３７上のシリコン酸化膜１８に開口部が設けられ、層間絶縁層１８上の金属配線３８が接続されている。金属配線３８は周辺回路領域でキャパシタのプレート電極１７に給電する回路に接続され、プレート電極１７を所定の電位に固定している。本実施例によれば、プレート電極への開口部の形成を容易にすることができ、製造歩留まりを向上することができる。
＜実施例４＞
図１９は、本発明による半導体集積回路装置の第４の実施例であるダイナミックＲＡＭの部分断面図である。本実施例は第１の電極（蓄積電極）及び周辺回路部の配線電極の構成において実施例１で述べたダイナミックＲＡＭ構成が異なる。図１と同一構成部分については同じ番号で示し、その構成部分の説明を省略する。本実施例は、誘電体膜１６がＢＳＴやＰＺＴ等の誘電体であって、配線電極１４、１５の表面が金属膜３８で覆われている。金属膜３８は、耐酸化性のある白金（Ｐｔ）やルテニウム（Ｒｕ）、もしくはルテニウムオキサイド（ＲｕＯ２）が好ましい。配線電極１４、１５の材料は、段差被覆性のよい、ＣＶＤ法で形成したタングステンやチタンナイトライドを用いる。高誘電体の絶縁膜を用いるために、金属膜３８の膜厚は５０〜２００ｎｍとする。金属膜３８の形成方法は、配線電極１４、１５とＰｔの積層膜を加工した後、さらにＰｔを堆積しドライエッチングすることよってサイドウォールを形成する。また、メッキ法等で金属電極１４、１５に選択的にＰｔを形成してもよい。
【００２９】
本実施例はキャパシタの誘電体膜１６にＢＳＴやＰＺＴ等の高誘電体を用いた場合、誘電体膜１６の形成時に蓄積電極の表面が酸化され、高誘電体膜の剥がれや実効的な蓄積容量が減少することを防止する効果をもつ。
＜実施例５＞
図２０は、本発明による半導体集積回路装置の第５の実施例であるダイナミックＲＡＭの部分断面図である。本実施例は、周辺回路部の配線電極３９とトランジスタのソース（又はドレイン）８の接続部であるプラグ電極１２の構成をメモリセル群領域における蓄積電極１３、３９とスイッチ用トランジスタのソース（又はドレイン）８との接続用のプラグ電極１３と全く同一の構造にしている。
また、製造においても同じ製造工程で形成される。図１と同一構成部分については同じ番号で示し、その構成部分の説明を省略する。本実施例は、ＢＳＴやＰＺＴ等の高誘電体をキャパシタ絶縁膜１６に用いたときに必要な白金（Ｐｔ）やルテニウム（Ｒｕ）、ルテニウムオキサイド（ＲｕＯ２）等の膜を含む電極を配線電極として用いることができる。
＜実施例６＞
図２１は、本発明による半導体集積回路装置の第６の実施例であるダイナミックＲＡＭの部分断面図である。本実施例は、配線電極（タングステン）１４、１５上に白金膜４０を形成した積層膜をパターニングして、シリコン酸化膜１８で間隙を埋込み、蓄積電極１４のＰｔ電極４０が露出した部分に平面状に高誘電体絶縁膜１６、プレート電極１７を形成してキャパシタを構成している。プレート電極１７はＰｔやＲｕ、ＲｕＯ２、層間絶縁膜４１はシリコン酸化膜である。本実施例では、高誘電体絶縁膜１６は平坦な部分に形成できるため、スパッタ法のようなカバレッジ（段差被覆性）の悪い成膜法でも問題なく実現できる。
【００３０】
以上、ここではダイナミックＲＡＭを実施例に本発明を説明したが、本発明は同一チップ内にメモリ回路、論理回路等複数のＬＳＩが混在した所謂オンチップＬＳＩ（ロジック搭載型メモリ）にも適用することができ、これによってＬＳＩの高機能化、高性能化が図られる。
【図面の簡単な説明】
【００３１】
【図１】本発明による半導体集積回路装置の第１の実施例の断面図である。
【図２】本発明による半導体集積回路装置の第１の実施例の平面図である。
【図３】本発明による半導体集積回路装置の第１の実施例の製造工程を説明するための断面図である。
【図４】本発明による半導体集積回路装置の第１の実施例の製造工程を説明するための断面図である。
【図５】本発明による半導体集積回路装置の第１の実施例の製造工程を説明するための断面図である。
【図６】本発明による半導体集積回路装置の第１の実施例の製造工程を説明するための断面図である。
【図７】本発明による半導体集積回路装置の第１の実施例の製造工程を説明するための断面図である。
【図８】本発明による半導体集積回路装置の第１の実施例の製造工程を説明するための断面図である。
【図９】本発明による半導体集積回路装置の第１の実施例の製造工程を説明するための断面図である。
【図１０】本発明による半導体集積回路装置の第１の実施例の断面図である。
【図１１】本発明による半導体集積回路装置の第２の実施例の製造工程を説明するための断面図である。
【図１２】本発明による半導体集積回路装置の第２の実施例の製造工程を説明するための断面図である。
【図１３】本発明による半導体集積回路装置の第２の実施例の製造工程を説明するための断面図である。
【図１４】本発明による半導体集積回路装置の第２の実施例の製造工程を説明するための断面図である。
【図１５】本発明による半導体集積回路装置の第２の実施例の製造工程を説明するための断面図である。
【図１６】本発明による半導体集積回路装置の第２の実施例の製造工程を説明するための断面図である。
【図１７】本発明による半導体集積回路装置の第２の実施例の製造工程を説明するための断面図である。
【図１８】本発明の第３の実施例の半導体集積回路装置の断面図である。
【図１９】本発明の第４の実施例の半導体集積回路装置の断面図である。
【図２０】本発明の第５の実施例の半導体集積回路装置の断面図である。
【図２１】本発明の第６の実施例の半導体集積回路装置の断面図である。
【図２２】従来の半導体集積回路装置の断面図である。
【符号の説明】
【００３２】
１…ｐ型シリコン基板、２、１０２…フィールド酸化膜、３…ゲート絶縁膜、
４、１０６…メモリーセル内ゲート電極、５、１０５…周辺回路部のゲート電極、
６、７、８、１０３、１０４、１０５…高濃度ｎ型不純物領域、
９、１１、１８、３０、３５、３９…シリコン酸化膜、１０、１０９…配線、
１２、２９、４０…プラグ電極、１３、１９、２６…バリアメタル、
１４、３１、１１１…蓄積電極、１６、３３、１１２…キャパシタ絶縁膜、
１７、３４、１１３…プレート電極、２０、３８、４０、１１５…金属配線、
２１…活性領域、２２…ワード線、２３、２５…開口部、２４…データ線、
３７…金属電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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