(57)【要約】【課題】割込アドレスがプログラムカウンタの示すアドレス値と一致しない場合にも、一定時間経過後に割込動作することで動作を停止することが可能な割込制御装置を得る。【解決手段】演算処理を行う内部モジュール２と、割込信号ＩＳを入力し、割込信号ＩＳの入力後の一定時間以内に演算処理が行われている場所を示すアドレス値ＡＤが割込アドレス設定データＰＤと一致した場合、及び割込信号ＩＳを入力して一定時間経過した場合に、演算処理を停止させる停止信号ＳＳを出力する割込制御部１とを備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
演算処理を行う内部モジュールと、
割込信号を入力し、前記割込信号の入力後の一定時間以内に前記演算処理が行われている場所を示すアドレス値が割込アドレス設定データと一致した場合、及び前記割込信号を入力して前記一定時間経過した場合に、前記演算処理を停止させる停止信号を前記内部モジュールに出力する割込制御部
とを備えることを特徴とする割込制御装置。
【請求項２】
前記割込制御部は、
前記割込信号が入力されると割込検出信号を出力する割込検出回路と、
前記アドレス値と割込アドレス設定データが一致した場合にアドレス一致信号を出力するカウンタ比較器と、
前記一定時間が経過するとタイマ信号を出力するタイマ回路と、
前記割込検出信号が出力されている状態で、前記タイマ信号及び前記アドレス一致信号のいずれかが入力されると前記停止信号を出力する出力制御回路
とを備えることを特徴とする請求項１に記載の割込制御装置。
【請求項３】
前記タイマ回路は、
タイマ設定データを格納するタイマレジスタと、
前記割込検出信号が入力されるとカウントアップを開始するアップカウンタと、
前記アップカウンタのカウント値が前記タイマ設定データの値と一致すると前記タイマ信号を出力するタイマ比較器
とを備えることを特徴とする請求項２に記載の割込制御装置。
【請求項４】
前記カウンタ比較器は、
前記割込アドレス設定データを格納する割込アドレスレジスタと、
前記アドレス値と前記割込アドレス設定データとを比較し、一致した場合に前記アドレス一致信号を出力するアドレス比較器
とを備えることを特徴とする請求項２に記載の割込制御装置。
【請求項５】
前記出力制御回路は、前記タイマ信号と前記アドレス一致信号のいずれかが第１及び第２の入力端子に入力されると出力端子から制御信号を出力する論理和回路と、
前記制御信号と前記割込検出信号が第１及び第２の入力端子にそれぞれ入力されると出力端子から前記停止信号を出力する論理積回路
とを備えることを特徴とする請求項２に記載の割込制御装置。
【請求項６】
前記割込検出回路は、前記割込信号の立ち上がりエッジに基づいて前記割込検出信号を出力することを特徴とする請求項２に記載の割込制御装置。
【請求項７】
前記割込検出回路は、前記割込信号が一定電圧以上になると前記割込検出信号を出力することを特徴とする請求項２に記載の割込制御装置。
【請求項８】
前記内部モジュールは、
前記演算処理を行うプロセッサコアと、
前記アドレス値を格納するプログラムカウンタ
とを備えることを特徴とする請求項１に記載の割込制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、割込制御装置に係り、特に割込を行うアドレスを指定する割込制御装置に関する。
【０００２】
【従来の技術】
割込制御装置は、マイクロコントローラがプログラム処理等の演算処理を行う際に、強制的にその動作を停止させる装置である。また、マイクロコントローラを用いた制御システムの開発環境では、割込制御装置はプログラムがどこまで正常に動作しているかを確認するためのデバッグ装置等に用いられる。デバッグ装置等を用いる場合は指定したアドレスで割込を行う必要があった。
【０００３】
従来は、図７に示すように、割込制御部２０１と、割込制御部２０１の出力側に接続された内部モジュール２０２とにより構成される割込制御装置が知られている。割込制御部２０１は、入力端子２５０に接続された割込検出回路２１０と、割込検出回路２１０の出力側と内部モジュール２０２との間に接続されたカウンタ比較器２１４とにより構成される。内部モジュール２０２は、プロセッサコア２２０と、プロセッサコア２２０に接続されたプログラムカウンタとにより構成される。先ず、割込検出回路２１０は、入力端子２５０から入力された割込信号ＩＳに応じて割込検出信号ＤＳを出力する。カウンタ比較器２１４は、割込検出信号ＤＳが出力されている間、割込アドレス設定データＰＤとプログラムカウンタ２２１に格納されるプロセッサコア２２０のアドレス値ＡＤとが一致すると停止信号ＳＳを出力する。ただし、割込アドレス設定データＰＤは、カウンタ比較器２１４にあらかじめセットされたデータである。
【０００４】
【特許文献１】
特開２００１−３４４１１５号公報
【０００５】
【発明が解決しようとする課題】
図７に示す割込制御装置においては、任意のアドレスで割込みを発生させようとする場合、割込アドレス設定データＰＤとプログラムカウンタ２２１の示すアドレス値ＡＤが一致しない限り、カウンタ比較器２１４が割込動作を実行できなかった。また、割込動作の実行に遅延が発生すると、マイクロコントローラ等の制御装置によって制御されるシステムは、動作を停止することができず、故障または事故につながる危険性もあった。すなわち、割込アドレス設定データＰＤがプログラムカウンタ２２１の示すアドレス値ＡＤと一定時間が経過後においても一致しない場合には、システムが故障または破壊されてしまう問題があった。
【０００６】
本発明の目的は、割込動作に遅延が発生しても一定時間経過後に強制的に動作を停止することでシステムの故障及び破壊を防ぐことが可能な割込制御装置を提供することである。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明の特徴は、演算処理を行う内部モジュールと、割込信号を入力し、割込信号の入力後の一定時間以内に演算処理が行われている場所を示すアドレス値が割込アドレス設定データと一致した場合、及び割込信号入力して一定時間が経過した場合に演算処理を停止させる停止信号を出力する割込制御部とを備えることを要旨とする。
【０００８】
本発明の特徴によれば、割込動作に遅延が発生しても一定時間経過後に強制的に動作を停止することでシステムの故障及び破壊を防ぐことが可能な割込制御装置を提供できる。
【０００９】
【発明の実施の形態】
次に、図面を参照して本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。
【００１０】
本発明の実施の形態に係る割込制御装置は、図１に示すように、内部モジュール２と、内部モジュール２の出力側に接続された割込制御部１とを備える。内部モジュール２は、プロセッサコア２０と、プロセッサコア２０に接続されたプログラムカウンタ２１とを備える。内部モジュール２は、プロセッサコア２０に格納されるプログラムにより演算処理を行う。割込制御部１は、割込信号ＩＳの入力後の一定時間以内に演算処理が行われている場所を示すアドレス値ＡＤが割込アドレス設定データＰＤと一致した場合、及び割込信号ＩＳを入力して一定時間経過した場合に、内部モジュール２の演算処理を停止させる停止信号を出力する。
【００１１】
割込制御部１は、入力端子５０に入力側が接続された割込検出回路１０と、割込検出回路１０の出力側及びプロセッサコア２０のタイマ設定アドレス出力端子に接続されたタイマ回路１１と、プロセッサコア２０の割込設定アドレス出力端子及びプログラムカウンタ２１の割込アドレス出力端子に接続されたカウンタ比較器１２と、タイマ信号入力端子５１がタイマ回路１１の出力側、検出信号入力端子５２が割込検出回路１０の出力側、アドレス一致信号入力端子５３がカウンタ比較器１２の出力側、停止信号出力端子５４がプロセッサコア２０の停止信号入力端子５５にそれぞれ接続された出力制御回路１３とを備える。ただし、プロセッサコア２０は、バス配線７０ａによってタイマ回路１１に、バス配線７０ｂによってカウンタ比較器１２にそれぞれ接続される。また、プログラムカウンタ２１は、バス配線７０ｃによってカウンタ比較器１２に接続される。
【００１２】
タイマ回路１１は、図２に示すように、タイマレジスタ３０と、アップカウンタ３２と、タイマレジスタ３０とアップカウンタ３２のそれぞれに接続されたタイマ比較器３１とを備える。カウンタ比較器１２は、図３に示すように、割込アドレスレジスタ４０と、割込アドレスレジスタ４０に接続されたアドレス比較器４１とを備える。出力制御回路１３は、図４に示すように、第１の入力端子がタイマ信号入力端子５１に、第２の入力端子がアドレス一致信号入力端子５３にそれぞれ接続された論理和回路６０と、第１の入力端子が論理和回路６０の出力端子に、第２の入力端子が割込検出信号入力端子５２に、及び出力端子が停止信号出力端子５４にそれぞれ接続された論理積回路６１とを備える。
【００１３】
本発明の実施の形態に係る割込制御装置の動作を、図１乃至４を参照しながら、図５及び図７を用いて説明する。ただし、割込信号ＩＳの入力後の一定時間以内に演算処理が行われている場所を示すアドレス値ＡＤが割込アドレス設定データＰＤと一致した場合と、一致しない場合に分けて動作を説明する。
【００１４】
割込信号ＩＳの入力後の一定時間以内に、アドレス値ＡＤが割込アドレス設定データＰＤと一致した場合を、図５を用いて説明する。
【００１５】
（イ）先ず、時刻Ｔａ１において、図５（ａ）に示す割込信号ＩＳが割込検出回路１０に入力される。割込検出回路１０は、割込信号ＩＳの立ち上がりエッジを検出し、図５（ｃ）に示すように、プログラム等により定められる一定時間の経過後まで、ハイレベルとなる割込検出信号ＤＳを出力する。ただし、割込検出回路１０は、割込信号ＩＳの立ち上がりエッジでなく、図５（ｂ）に示す割込信号ＩＳが閾値電圧Ｖｔｈ以上である場合に、図５（ｃ）に示すように、ハイレベルとなる割込検出信号ＤＳを出力するとしてもよい。
【００１６】
（ロ）次に、時刻Ｔａ２において、プログラムカウンタ２１に格納されるアドレス値ＡＤが割込アドレス設定データＰＤの値と一致すると、カウンタ比較器１２は、図５（ｄ）に示すように、ハイレベルのアドレス一致信号ＣＳを出力する。アドレス一致信号ＣＳが出力されると、出力制御回路１３は、図５（ｅ）に示すように、ローレベルとなる停止信号ＳＳをプロセッサコア２０に出力する。
【００１７】
（ハ）次に、時刻Ｔａ３において、図５（ｃ）に示すように、割込検出回路１０の出力する割込検出信号ＤＳがローレベルとなる。割込検出回路１０が図５（ａ）に示す割込信号ＩＳの立ち上がりエッジを検出する場合は、図５（ｃ）に示すように、割込検出信号ＤＳは割込検出回路１０によって定められる時間経過後にローレベルとなる。また、割込検出回路１０がレベル検出によって動作する回路である場合は、図５（ｂ）に示す割込信号ＩＳが閾値電圧Ｖｔｈ以下になると、図５（ｃ）に示すように、割込検出信号ＤＳはローレベルとなる。
【００１８】
（ニ）次に、時刻Ｔａ４において、割込動作設定期間が終了すると、図５（ｅ）に示すように、出力制御回路１３の出力はハイレベルとなり、停止信号ＳＳの出力を停止する。ただし、割込動作設定期間は割込時間を制御する回路、またはプログラムによってあらかじめ定められるものとして説明する。
【００１９】
割込信号ＩＳの入力後の一定時間以内に、アドレス値ＡＤが割込アドレス設定データＰＤと一致しない場合の動作を、図６を用いて説明する。
【００２０】
（イ）先ず、時刻Ｔｂ１において、図６（ａ）に示す割込信号ＩＳが割込検出回路１０に入力される。割込検出回路１０は、割込信号ＩＳの立ち上がりエッジを検出し、図６（ｃ）に示すように、割込動作が完了するまでハイレベルとなる割込検出信号ＤＳを出力する。割込検出信号ＤＳが出力されると、アップカウンタ３２はカウント値を一定時間経過するごとにインクリメントし、カウントアップを行う。
【００２１】
（ロ）次に、時刻Ｔｂ２において、タイマレジスタ３０に格納されるタイマ設定データＴＤとアップカウンタ３２に格納されるカウント値が一致すると、タイマ比較器３１は、図６（ｆ）に示すように、ハイレベルとなるタイマ信号ＴＳを出力する。タイマ信号ＴＳが出力されると、出力制御回路１３は、図６（ｇ）に示すように、ローレベルとなる停止信号ＳＳをプロセッサコア２０に出力する。
【００２２】
（ハ）次に、時刻Ｔｂ３において、図６（ｃ）に示すように、割込検出回路１０が出力する割込検出信号ＤＳがローレベルとなる。
【００２３】
（ニ）次に、時刻Ｔｂ４において、割込動作設定期間が終了すると、出力制御回路１３の出力はハイレベルとなる。
【００２４】
本発明の実施の形態に係る割込制御装置によれば、割込アドレス設定データＰＤがプログラムカウンタ２１の示すアドレス値ＡＤと一致しない場合にも、一定時間経過後に割込動作することにより、内部モジュール２の動作を停止することができる。すなわち、割込動作に遅延が発生しても一定時間経過後に強制的に動作を停止することにより、システムの故障及び破壊を防ぐことが可能となる。
【００２５】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００２６】
既に述べた実施の形態の説明においては、割込動作設定期間は一定の期間であると説明しているが、割込により行う動作の種類によって割込動作設定期間が異なってもよい。
【００２７】
既に述べた実施の形態の説明においては、タイマ回路１１はアップカウンタ３２により一定時間ごとにカウントアップを行うとして説明しているが、抵抗成分と容量成分により設定される時定数によりタイマ時間を設定可能なアナログ回路を用いてもよい。
【００２８】
既に述べた実施の形態の説明においては、タイマ設定データＴＤはタイマレジスタ３０に、割込アドレス設定データＰＤは割込アドレスレジスタ４０に、ぞれぞれあらかじめ格納されたデータであるとして説明している。しかし、タイマ設定データＴＤと割込アドレス設定データＰＤは、内部モジュール２により設定値の書き換えが可能であるとしてもよい。また、タイマ設定データＴＤと割込アドレス設定データＰＤは外部に接続に接続される機器により設定値を変更できるとしてもよい。
【００２９】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００３０】
【発明の効果】
本発明によれば、割込動作に遅延が発生しても一定時間経過後に強制的に動作を停止することにより、システムの故障及び破壊を防ぐことが可能な割込制御装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る割込制御装置を説明する図である。
【図２】本発明の実施の形態に係る割込制御装置のタイマ回路を説明する図である。
【図３】本発明の実施の形態に係る割込制御装置のカウンタ比較器を説明する図である。
【図４】本発明の実施の形態に係る割込制御装置の出力制御回路を説明する図である。
【図５】本発明の実施の形態に係る割込制御装置のアドレス一致時の動作を説明するタイミングチャートである。
【図６】本発明の実施の形態に係る割込制御装置のタイマ動作時の動作を説明するタイミングチャートである。
【図７】従来の割込制御装置について説明する図である。
【符号の説明】
１…割込制御部
２…内部モジュール
１０…割込検出回路
１１…タイマ回路
１２…カウンタ比較器
１３…出力制御回路
２０…プロセッサコア
２１…プログラムカウンタ
３０…タイマレジスタ
３１…タイマ比較器
３２…アップカウンタ
４０…割込アドレスレジスタ
４１…アドレス比較器
５０…入力端子
５１…タイマ信号入力端子
５２…割込検出信号入力端子
５２…検出信号入力端子
５３…アドレス一致信号入力端子
５４…停止信号出力端子
５５…停止信号入力端子
６０…論理和回路
６１…論理積回路
７０ａ〜ｃ…バス配線
２０１…割込制御部
２０２…内部モジュール
２０３…カウンタ比較器
２１０…割込検出回路
２１４…カウンタ比較器
２２１…プログラムカウンタ
２５０…入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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