(57)【要約】【課題】半導体装置においてデカップル容量を効率的に配置する。【解決手段】半導体装置は、パッドの下層に、ゲート電極を電源電極とする半導体のデカップル容量を有する。そして、パッドの下層はゲート電極で覆われている。これによりパッドの下層には、デカップル容量の各電極との接続を確保するためのメタル配線、および、コンタクトホールが不要になる。よってテスト時におけるプロ−ビングのダメージを避けることができる。また別の半導体装置は、対向する２つの配線層を有し、各配線層は、回路要素が配置された第１の領域、および、第１の領域とは異なる第２の領域から構成されている。そして各配線層について、第２の領域の形状に基づいて得られる配線パターンを設け、一方の配線パターンを電源電極に接続し、他方の配線パターンを接地電極に接続している。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたワイヤが接続されるボンディングパッドと、前記半導体基板上に形成されたワイヤが接続されていないパッドと、前記パッドの下層に、重なるように形成され、トランジスタのゲート電極を一方の電源電極とし、前記半導体基板を他方の電極とするデカップル容量とを備える半導体装置。
【請求項２】
前記ゲート電極は前記パッドよりも広い、請求項１に記載の半導体装置。
【請求項３】
前記パッドと前記デカップル容量との間に、配線層をさらに備えた、請求項１に記載の半導体装置。
【請求項４】
前記配線層は、前記パッドおよび前記ゲート電極と絶縁されている、請求項３に記載の半導体装置。
【請求項５】
前記配線層は、前記パッドと電気的に接続されている、請求項３に記載の半導体装置。
【請求項６】
前記パッドの周辺部の下層が前記ゲート電極で覆われている、請求項１に記載の半導体装置。
【請求項７】
対向する２つの配線層を有し、各配線層が、回路要素が配置された第１の領域、および、前記第１の領域とは異なる第２の領域から構成されている半導体装置であって、
各配線層について、前記第２の領域の形状に基づいて得られる配線パターンを設け、一方の配線パターンを電源電極に接続し、他方の配線パターンを接地電極に接続したデカップル容量を形成した半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置におけるデカップル用容量の配置に関する。
【０００２】
【従来の技術】
半導体装置内に設けられたボンディングパッドは、保護回路等を経て内部回路に接続されている。従来、ボンディングパッドと基板との間には層間絶縁膜が設けられており、ボンディングパッドの下には、素子等が配置されていなかった。その理由は、ボンディングおよびテスト時のプロービングにより素子がダメージを受けることがあり、そのダメージを避ける必要があるからである（例えば、特許文献１または２参照）。
【０００３】
一方、素子と素子とを電気的に接続するため、半導体装置にはメタル配線層が設けられている。通常、半導体装置では、全ての領域が配線領域として使用されることはなく、配線が設けられていない領域が存在する。配線のない領域には、素子等も配置されていなかった。
【０００４】
外部電源等の変動を補償するため、半導体装置には、電源とＧＮＤとを電極とするデカップル容量を配置するのが通常である。デカップル容量を配置することにより、急激な外部電源の変動が生じた場合も容量に保持されていた電荷によって内部電圧が補償され、回路の誤動作を防止できるからである。半導体装置の高速化、高集積化に伴い、デカップル容量およびその設置位置を確保する必要性が高まっている。
【０００５】
【特許文献１】
特開平１０−７５１４６号公報（
【０００８】段落、図１、図２）
【特許文献２】
特開２０００−５８７６５号公報（
【０００６】段落）
【０００６】
【発明が解決しようとする課題】
従来は、ボンディングパッドの下や、配線領域以外の箇所に素子等を配置することがなかったため、デカップル容量も配置されることはなかった。よってボンディングパッド以外の箇所に容量を配置しなくてはならず、回路面積の増大は避けられなかった。
【０００７】
本発明の目的は、半導体装置においてデカップル容量を効率的に配置することである。
【０００８】
【課題を解決するための手段】
本発明の半導体装置は、パッドの下層に、ゲート電極を電源電極とする半導体のデカップル容量を有する。前記パッドの下層は前記ゲート電極で覆われている。これにより上記目的が達成される。
【０００９】
また本発明の別の半導体装置は、対向する２つの配線層を有し、各配線層は、回路要素が配置された第１の領域、および、前記第１の領域とは異なる第２の領域から構成されている。そして各配線層について、前記第２の領域の形状に基づいて得られる配線パターンを設け、一方の配線パターンを電源電極に接続し、他方の配線パターンを接地電極に接続している。これにより上記目的が達成される。
【００１０】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施の形態を説明する。図面では、同様の機能および構成の要素には、同じ参照符号を付している。なお本明細書において「半導体装置」とは、半導体チップ、半導体基板等の半導体を用いて構成された回路を含む。また「回路要素」とは、半導体装置を構成する回路上の素子、回路配線等の要素である。
【００１１】
（実施の形態１）
図１の（ａ）は、本発明による半導体装置１０（半導体集積回路）の構成を示す斜視断面図である。この図は、パッド３周辺の構成を明確にするためパッド３部分を拡大して示している。図１の（ｂ）は、パッド３周辺の上面図である。
【００１２】
以下図１の（ａ）を参照して、半導体装置１０のパッド３周辺の構成を説明する。半導体装置１０は、基板４上に形成されており、表面にパッド３を有する。パッド３は、例えばワイヤがボンディングされるボンディングパッド、テスト時に用いられる、いわゆるモニタパッドであり、使用するプロセスにおける最上層のメタルが利用される。パッド３は、図の矢印の方向に延び、保護回路等をへて内部回路に接続される。
【００１３】
パッド３の下層には、層間絶縁膜５が設けられ、さらに層間絶縁膜５の下に、ＭＯＳ容量が形成されている。ＭＯＳ容量は、ゲート電極１と、ソース電極２−１と、ドレイン電極２−２とにより構成され、外部電源等の変動を補償するためのデカップル容量として機能する。デカップル容量は電源に接続された電極（電源電極）と、ＧＮＤ端子に接続された電極（接地電極）とにより形成される。ゲート電極１は、ポリシリコン等で形成されて、メタル配線で外部電源（ＶＣＣ）（図示せず）へ接続される。またソース電極２−１およびドレイン電極２−２は拡散層２で形成され、メタル配線で半導体装置１０のＧＮＤ端子（図示せず）と接続され、接地される。デカップル容量を設けることにより、急激な外部電源の変動が生じた場合も容量に保持されていた電荷によって内部電圧が補償され、回路の誤動作を防止できる。
【００１４】
ゲート電極１の下層には、ゲート酸化膜６が設けられ、さらに下層には基板４が存在する。ゲート酸化膜６に隣接して、サイドウォール１１が設けられている。サイドウォール１１に隔てられた基板４上には、ソース電極２−１およびドレイン電極２−２をなす領域が形成されている。
【００１５】
実施の形態１による発明の主要な特徴は、パッド３の下層に、デカップル容量を構成するＭＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のゲート電極１を設けたことにある。このゲート電極１の領域は、パッド３の領域を完全にカバーしている。換言すれば、図１の（ｂ）に示すように上方からみたとき、パッド３よりもゲート電極１の方が広い。このように構成することにより、パッド３下層における、デカップル容量Ｃの各電極との接続を確保するためのメタル配線およびコンタクトホールが不要となり、テスト時におけるプロ−ビングのダメージを避けることができる。なおソース電極２−１の位置とドレイン電極２−２の位置は、入れ替えてもよい。
【００１６】
続いて図１の（ｂ）を参照すると、上述のように構成されたデカップル容量のゲート電極１は、コンタクトホール７を介して、パッド３に併設され半導体装置１０表面に設けられたメタル配線８に接続される。コンタクトホール７およびメタル配線８は、ゲート電極１と外部電源（ＶＣＣ）との電気的な接続を与える。一方、ソース電極２−１およびドレイン電極２−２も、コンタクトホール７を介して、パッド３に併設され半導体装置１０表面に設けられたメタル配線９−１および９−２にそれぞれ接続される。コンタクトホール７、メタル配線９−１および９−２は、ソース電極２−１およびドレイン電極２−２とＧＮＤ端子との接続を与える。
【００１７】
図２は、パッド３部分のより詳細な断面図である。図１と同じ参照符号が付された各部分の説明は、先の図１の（ａ）および（ｂ）と同じであるので省略する。本発明の構成によれば、パッド電極３からデカップル容量のゲート電極１までの断面方向の距離Ｌ（層間絶縁膜５の厚さ）は、デカップル容量がない場合におけるパッド電極から基板までの距離とほぼ等しくできる。よってパッド３へのプロ−ビングのダメージに対する信頼性を従来と同等にできる。これに加え、パッド３の下層にデカップル容量を設けているので、半導体装置１０の別の位置に改めて設ける必要がなくなり、回路全体の面積を縮小化できる。
【００１８】
パッド電極３からデカップル容量のゲート電極１までの断面方向の距離Ｌを増加することにより、さらに信頼性を高くすることができる。図３は、実施の形態１の第１の変形例による半導体装置３０の構成を示す断面図である。半導体装置３０が半導体装置１０（図１の（ａ））と相違する点は、パッド３とゲート電極１の間の層間絶縁膜内に、フローティングメタル配線層１２を設けたことにある。すなわち、メタル配線層１２とパッド３との間には層間絶縁膜５−１が存在し、メタル配線層１２とゲート電極１との間には層間絶縁膜５−２が存在する。配線層１２は、ゲート電極１およびパッド３と絶縁されている。図１の（ａ）および（ｂ）と同じ参照符号が付された各部分の説明は、先の図１と同じであるので省略する。
【００１９】
このようにパッド３の下層にメタル配線層１２を挿入することによって、パッド３からデカップル容量までの半導体装置３０の厚さ方向の距離はより長くなる。それによりパッド３へのプロ−ビングのダメージに対する信頼性をより高めることができる。さらに挿入したメタル配線層１２は、パッド３やゲート電極１等と絶縁されたフローティング状態であるため、プロービングのダメージでパッド３と下層のメタル配線層１２とがショートしてもデバイス不良にならない。よって半導体装置３０の信頼性をより高くすることができる。
【００２０】
なお、パッド３と下層のメタル配線層とを予めショートさせておいてもよい。この構成の例を図４に示す。図４は、実施の形態１の第２の変形例による半導体装置４０の構成を示す断面図である。半導体装置４０では、パッド３の下層にメタル層１４を設け、スルーホール１３−１、１３−２により、パッド３とメタル層１４とを電気的に接続している。このような構成によっても、パッド３からデカップル容量までの断面方向距離はより長くなるため、パッド３へのプロ−ビングのダメージに対する信頼性をより高めることができる。なお半導体装置４０の他の構成は、半導体装置１０（図１の（ａ））と同じであるので、その説明は省略する。
【００２１】
なお図３は、ゲート電極１とフローティングメタル配線層１２の２層メタルプロセスにおける構造を示すが、フローティングメタル配線層を３層以上設けることもできる。またデカップル容量のゲート電極１に接続される電源は、外部電源（ＶＣＣ）でなくてもよく、半導体装置１０の内部で発生される内部電源等であってもよい。
【００２２】
（実施の形態２）
実施の形態２では、パッド３との関係において、デカップル容量の配置位置を改善する。図５は、実施の形態２による半導体装置５０のパッド３周辺の上面図である。半導体装置５０では、デカップル容量は、パッド３中央の下層ではなく、パッド３周辺部の下層にデカップル容量を配置する。実施の形態１では、ゲート電極１は、パッド３の下層にパッド３よりも広く設けられていた。しかし実施の形態２では、ゲート電極１は、パッド３の周辺部の下層においてパッド３よりも小さい面積で形成されている。ゲート電極１の両側には、ソース電極２−１およびドレイン電極２−２が設けられている。図５に示す例では、パッド３のより周辺側の下層にソース電極２−１が設けられ、パッド３の中央よりの下層にドレイン電極２−２が設けられる。図１の（ａ）および（ｂ）と同じ参照符号が付された各部分の説明は、先の図１と同じであるので省略する。
【００２３】
パッド３は、テスト時に用いられるモニタパッドであると同時に、ボンディングの対象ともなることがあり、そのようなボンディング対象パッドは、テスト時のプロービング及びボンディング時の両方においてダメージを受ける。よって、図５に示すように、パッド３中央部の下層にデカップル容量を配置せず、パッド３の周辺部の下層のみにデカップル容量を配置することにより、ダメージに対する信頼性をより高めることができる。
【００２４】
なお、デカップル容量の配置位置以外の点については、半導体装置５０には、実施の形態１の半導体装置１０（図１）、半導体装置３０（図３）、半導体装置４０（図４）のいずか１つ以上の特徴を含むことができる。
【００２５】
（実施の形態３）
実施の形態３は、パッドの下層に限ることなく、半導体装置にデカップル容量を効率的に配置する。
【００２６】
図６は、実施の形態３によるデカップル容量６０の構成を示す図である。デカップル容量６０は、対向する２つの電極６１および６２と、電極６１および電極６２の間に挟まれた層間絶縁膜５とを備えている。電極６１および６２はいずれもメタル層である。例えば電極６１が外部電源（ＶＣＣ）に接続され、電極６２がＧＮＤに接続される。このような構成により、容量を得ることができる。なお、電極６２が外部電源（ＶＣＣ）に接続され、電極６１がＧＮＤに接続されてもよい。
【００２７】
通常、半導体装置では、全ての領域が配線領域として使用されることはなく、回路要素を含むメタル層が設けられていない領域（非配線領域）が存在する。そのような非配線領域の形状に適合する形状の電極を用いてデカップル容量６０を構成すれば、半導体装置内に効率が良くデカップル容量を確保できる。電極形状を調整は、個々の半導体装置設計時に、設計者が適宜判断して行うこともできるし、コンピュータを用いて自動的に行うことができる。
【００２８】
以下図７を参照して、デカップル容量６０のレイアウト（電極の形状）をコンピュータの処理により自動的に決定する手順を説明する。図７の（ａ）〜（ｄ）は、実施の形態３によるデカップル容量６０の電極形成手順を説明する図である。この手順は、デカップル容量を含まないレイアウトが終了した段階から適用される。なお、図７の（ａ）〜（ｄ）では具体的なパターンを示して説明しているが、コンピュータ上はこれらのパターンを表すパターンデータに対して処理を行うこととなる。
【００２９】
まずそれぞれのメタル層に対し、回路領域全体から配線領域のエリアを除去する。図７の（ａ）は、回路領域全体７０から、メタル層７１−１、７１−２を除去する操作を説明する概念図である。以下では、メタル層７１−２を電源配線とし、メタル層７１−２に注目して説明する。ただしこれは本発明の内容を特に限定するものではない。メタル層７１−１についても全く同様に考えることができる。
【００３０】
図７の（ｂ）は、メタル層パターン７４の除去により抽出された非配線領域７３を示す図である。非配線領域７３をすべて電極６１、６２（図６）として用いると、その電極が配線領域と接触してしまう。そのため、所定のマージンを設ける必要がある。マージン等の配置条件は、スペースルールとして予め規定されている。そこで、得られた非配線領域７３に対して、メタル層間のスペースルールを満たすようにメタル層パターン７４を拡大する（逆にいえば、非配線領域７３のパターンを縮小する）。その結果を図７の（ｃ）に示す。図７の（ｃ）は、メタル層間のスペースルールを適用して得られたパターン７５を示す図である。拡大したメタル層パターン７６の内部には、新たに領域７７が設けられている。領域７７は、非配線領域７３をデカップル容量の電極６１、６２（図６）として利用する際に、外部電源（ＶＣＣ）との接続を確保する部分であり、以下では電源配線領域７７と称する。
【００３１】
図７の（ｃ）のパターン７５では、電源配線領域７７はフローティング状態であり、電源配線との接続はされていない。そこで、非配線領域７３を電源配線と接続することが必要となる。そこでパターン７５において、隣接配線同士でデカップル容量の電極に接続できる電源配線が存在するか否かを判定する。ここでは電源配線領域７７がデカップル容量の電極に接続できる電源配線であるため、電源配線領域７７を非配線領域７３と接続する。図７の（ｄ）は、位置７９において電源配線領域７７と接続された非配線領域７３を示す図である。このようにして得られた図７の（ｄ）に示す非配線領域７３のパターンが、電極６１（図６）のパターンとなる。２層でデカップル容量を形成する場合には、電極６２（図６）に相当するパターンも必要となる。ここでは例えば、図７の（ｄ）に示す非配線領域７３のパターンを用いて、例えば、電源配線領域７７の部分でＧＮＤ端子に接続すればよい。
【００３２】
レイアウト設計において、以上の手順によりデカップル容量の電極パターンを形成することにより、人手を介して設計する必要がなくなり、設計工期を短縮できる。またデカップル容量の形成位置もパッド下に限られず、空いた配線領域を全てデカップル容量の電極として利用できるので、より多くの容量を確保できる。同時に、効率的に回路全体の面積を縮小化できる。
【００３３】
上述の図６および図７を参照して説明した例は、対向する２つの電極を用いる２層メタルプロセスによる構造であったが、フローティングメタル配線層を電極を構成するメタル層間に挿入して３層以上のメタル層を設けることもできる。またデカップル容量のゲート電極１（図６）に接続される電源は、外部電源（ＶＣＣ）でなくてもよく、半導体装置１０の内部で発生される内部電源等であってもよい。
【００３４】
【発明の効果】
本発明によれば、パッドの下層を、デカップル容量の電源電極であるゲート電極で覆うように構成した。これによりパッドの下層には、デカップル容量の各電極との接続を確保するためのメタル配線、および、コンタクトホールが不要になる。よってテスト時におけるプロ−ビングのダメージを避けることができる。
【００３５】
また、本発明によれば、回路要素が配置されていない領域の形状に基づいて得られる配線パターンを、デカップル容量の電極としたので、半導体装置内に効率が良くデカップル容量を確保できる。また、空いた配線領域を全てデカップル容量の電極として利用できるので、より多くのデカップル容量を確保できる。
【図面の簡単な説明】
【図１】（ａ）は、本発明による半導体装置の構成を示す斜視断面図である。（ｂ）は、パッド周辺の上面図である。
【図２】パッド部分のより詳細な断面図である。
【図３】実施の形態１の第１の変形例による半導体装置の構成を示す断面図である。
【図４】実施の形態１の第２の変形例による半導体装置の構成を示す断面図である。
【図５】実施の形態２による半導体装置のパッド周辺の上面図である。
【図６】実施の形態３によるデカップル容量の構成を示す図である。
【図７】（ａ）は、回路領域全体から、メタル層を除去する操作を説明する概念図である。（ｂ）は、メタル層パターンの除去により抽出された非配線領域を示す図である。（ｃ）は、メタル層間のスペースルールを適用して得られたパターンを示す図である。（ｄ）は、電源配線領域と接続された非配線領域を示す図である。
【符号の説明】
１  ゲート電極、  ２−１  ソース電極、  ２−２  ドレイン電極、  ３  パッド、  ４  基板、  ５  層間絶縁膜、  ６  ゲート酸化膜、  ７  コンタクトホール、  ８  メタル配線、  ９−１、９−２  メタル配線、  １０  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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