(57)【要約】【課題】ウエハ状態でのシステムＬＳＩにおいて、デジタル回路を搭載し、その中でも最もクリティカルパスとなるデジタル回路部の故障検証を容易に実施し、かつ検査時間の短縮化を図り、加えてダイサイズの縮小化を可能にする回路構成とその検査方法を提供すること。【解決手段】ウエハ１上に形成された複数のＬＳＩとして、ダイ領域上にはデジタル回路６を搭載し、またウエハ１上に形成されたスクライブライン上にはテスト回路５を備え、そのテスト回路５とダイ領域上のインターフェイス部となる入力及び出力パッド部４とを配線で接続し、入力及び出力パッド部４を用いて試験信号を供給する。【選択図】　　　図１
2004111539.tif 000002
【特許請求の範囲】
【請求項１】
ウエハ上に複数設けられたチップ形成領域上に形成された集積回路素子と、
上記ウエハ上の上記複数のチップ形成領域間を相互に分離するチップ分割領域上に設けられ、上記複数のチップ形成領域上に形成された集積回路素子を評価するためのテスト回路と、
上記各チップ形成領域上に設けられた、各々信号入出力インターフェイス部となる入出力パッド部と、上記チップ分割領域上に形成されたテスト回路とを、電気的に接続する配線と、
を備えたことを特徴とする半導体装置。
【請求項２】
集積回路素子が形成されたウエハ上の複数のチップ形成領域上に、各々設けられた信号入出力インターフェイス部となる入出力パッド部と、上記ウエハ上の上記複数のチップ形成領域間を相互に分離するチップ分割領域上に設けられた、上記集積回路素子を評価するためのテスト回路とを配線で電気的に接続し、
上記入出力パッド部に、上記集積回路素子を評価するための信号を印加する、
ことを特徴とする半導体装置の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、及び半導体装置の検査方法に関し、特に半導体ウエハ上に形成されるＬＳＩチップの検査において、クリティカルパスとなる回路の故障検証の実施を行うための半導体装置、及びその検査方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路として、今やシステムＬＳＩが主流であり、プロセス技術の微細化に伴い集積回路の大規模化、複雑化もますます進んできている。一方で、そのシステムＬＳＩに対し、如何にして大規模回路の故障検証を実施し、かつ低コスト化となるテスト手法を見出すか、というところが課題になってきている。回路が大規模となるシステムＬＳＩでは、クリティカルパスとなる回路部をテストする場合、クリティカルパスを活性化させる必要があり、その条件を求めるのは非常に困難である。また、その条件が求められたとしても、テスト条件の設定等が困難であり、かつ検査時間も増加する傾向があり、検査コストの増加にもつながってきている。以下、システムＬＳＩを一例にとり、図２に従来の半導体装置の回路構成、及び検査方法について説明する。
【０００３】
図２は、従来のシステムＬＳＩとして、ウエハ上に複数のＬＳＩチップが形成された状態を示したものであり、各ＬＳＩチップは、それぞれテスト回路をダイ領域上に含む構成になっている。
【０００４】
図２において、２０は略円形の半導体ウエハ、２１はウエハ２０上に設定されたデジタル回路等の形成領域となるダイ領域、２２はＬＳＩチップのインターフェイスとなる入力パッド部、２３は同ＬＳＩチップのインターフェイスとなる出力パッド部である。また、２４はテスト回路部となるセレクタ回路等の論理回路部、及び入力条件設定用レジスタ部である。２５は機能動作部分となる全デジタル回路部、２６は前記全デジタル回路部２５の中でも最もクリティカルパスとなるデジタル回路部、２７は前記最もクリティカルパスとなるデジタル回路部２６以外の前段デジタル回路部、２８は前記最もクリティカルパスとなるデジタル回路部２６以外の後段デジタル回路部である。
【０００５】
以上のように構成された従来のシステムＬＳＩの検査方法について、以下に説明する。ウエハ検査、もしくはパッケージ検査をする上で、クリティカルパスとなる回路部を活性化するため、静的、及び論理的シミュレーションを実施し、テスター装置で設定可能な条件を探し出す。システムＬＳＩが大規模になればなるほど故障検出率の向上が必要不可欠となってくる。
【０００６】
検査方法としてまず、ＬＳＩチップのインターフェイスとなる入力パッド部２２からクリティカルパスとなる回路部２６が活性化される条件を入力し、前段デジタル回路部２７を動作させ、テスト回路部となる入力条件設定用レジスタ部２４の設定を行う。次にその設定を入力条件とし、デジタル回路部２６を実動作、もしくはそれに近い条件（周波数等）で動作させ、その結果を後段デジタル回路部２８を介して、同ＬＳＩチップのインターフェイス部となる出力パッド部２３より出力する。その出力値とシミュレーションで得た期待値とをテスター装置（図示せず）を用いて比較し、回路の出来映えの良否判定を行う。
【０００７】
【特許文献１】
特開平１−２５１６３１号公報
【特許文献２】
特開平２−８２５４７号公報
【特許文献３】
特開平５−６９８３号公報
【０００８】
【発明が解決しようとする課題】
従来の半導体ウエハ、半導体装置、及びその検査方法は以上のように構成されており、最もクリティカルパスとなるデジタル回路部２６の故障検証を行うためには、前段デジタル回路部２７の動作を考慮した入力条件を探し、テスター装置を用いて可能なテスト条件を設定する必要があり、試験手順が非常に複雑、かつ困難なものとなるという問題点があった。また、前記条件設定のために、前段デジタル回路部２７の動作と後段デジタル回路部２８の動作とが必要となってくるため、検査時間の増加を招くという問題点もあった。なお、最もクリティカルパスとなるデジタル回路部２６のみを見ることのできるようなテスト回路をチップ上に付加するという方法もあるが、この方法によると、ダイサイズが増大するとともに、コストも高くなるという問題点があった。
【０００９】
本発明は、以上のような問題点を解消するためになされたものであり、最もクリティカルパスとなるデジタル回路部の故障検証を容易に実施し、かつ検査時間の短縮化を図り、加えてダイサイズの縮小化を可能とすることのできる半導体装置、及び半導体装置の検査方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１にかかる半導体装置は、ウエハ上に複数設けられたチップ形成領域上に形成された集積回路素子と、上記ウエハ上の上記複数のチップ形成領域間を相互に分離するチップ分割領域上に設けられ、上記複数のチップ形成領域上に形成された集積回路素子を評価するためのテスト回路と、上記各チップ形成領域上に設けられた、各々信号入出力インターフェイス部となる入出力パッド部と、上記チップ分割領域上に形成されたテスト回路とを、電気的に接続する配線と、を備えたものである。
【００１１】
また、本発明の請求項２にかかる半導体装置の検査方法は、集積回路素子が形成されたウエハ上の複数のチップ形成領域上に、各々設けられた信号入出力インターフェイス部となる入出力パッド部と、上記ウエハ上の上記複数のチップ形成領域間を相互に分離するチップ分割領域上に設けられた、上記集積回路素子を評価するためのテスト回路とを配線で電気的に接続し、上記入出力パッド部に、上記集積回路素子を評価するための信号を印加するものである。
【００１２】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１にかかる半導体装置、及びその検査方法について図面を参照しながら説明する。
図１は本実施の形態１における半導体ウエハ、及び半導体装置の構成を示す図である。図１においては、ウエハ上に形成された複数のＬＳＩとして、ダイ領域２上には集積回路素子を搭載し、またウエハ１上に形成されたチップ分割領域となるスクライブラインＳＬ上にはテスト回路部５を備え、そのテスト回路部５と、ダイ領域上のインターフェイス部となる入力、及び出力パッド部４とが接続されている。
【００１３】
即ち、図１に示す本実施の形態１における半導体ウエハ１には、ＣＭＯＳ半導体回路が構成されており、これはシステムの１チップＬＳＩ化を実現した一例である。図１において、１はシリコン基板であるウエハ、２はシステムＬＳＩとなるトランジスタ素子を用いたデジタル回路等の形成領域となるダイ領域、３は各ＬＳＩチップに対し外部からデジタル回路の入力信号部となる入力パッド部、４は各ＬＳＩチップのデジタル回路処理結果を外部へ出力する、もしくはテスト回路部５への信号の入出力用として用いられる入力、及び出力パッド部、５はスクライブラインＳＬ上に搭載されたテスト回路部、６は機能動作部分となる全デジタル回路部、７は前記全デジタル回路部６の中でも最もクリティカルパスとなるデジタル回路部、８は前記最もクリティカルパスとなる回路部７以外の前段デジタル回路部、９は前記最もクリティカルパスとなる回路部７以外の後段デジタル回路部である。さらに、１２は上記入力、及び出力パッド部４とテスト回路部５とを電気的に接続する配線である。図１に示すこの構成は、図２に示した従来技術と比較すると、図２のダイ領域（２１）上のテスト回路（２４）が削減され、またスクライブラインＳＬ上にテスト回路部５が搭載された点が異なっている。
【００１４】
本実施の形態１の特徴である上記テスト回路部５は、レジスタ間の出力遅延の大きさ等の信号特性が、最もクリティカルパスとなるデジタル回路部７のそれと同等となる遅延回路部１０と、該遅延回路部１０の動作を制御できる制御用レジスタ部１１とで構成されている。
【００１５】
次に、以上のように構成された本実施の形態１における半導体ウエハ、及び半導体装置の動作を、新規に追加された部分の動作を中心に、詳しく説明する。
各ＬＳＩチップに対し、デジタル回路処理結果を外部へ出力する条件か、もしくはテスト回路部５への信号の入出力用として用いられる入力、及び出力パッド部４より、スクライブラインＳＬ上にあるテスト回路部５の遅延回路部１０を活性化される条件が設定，入力される。次に、そのテスト回路５を構成する遅延回路部１０を実動作させ、もしくはそれに近い条件（周波数等）で動作させ、その結果を前記入力、及び出力パッド部４を介して外部へ出力する。そのとき、テスト回路５側に影響が起きないよう、各ＬＳＩの機能動作部分となる全デジタル回路部６が動作しないように制御する。
【００１６】
このように本実施の形態１においては、スクライブラインＳＬ上に、最もクリティカルパスとなる回路部７と信号特性が等価なチップ評価用のテスト回路部５を設け、該テスト回路部５に、ダイ領域２に形成される入力、及び出力パッド部４を用いて、最もクリティカルパスとなる回路部７の検査用の信号を印加して試験を行うようにしたので、プロセス評価用としての、クリティカルパス回路部７の動作検証を容易に行うことができ、プロセスの出来映え確認、及び最もクリティカルパスとなる回路部７の故障検証を、容易に実施することができる。
加えて、テスト回路部５をダイ領域２外に置くことにより、ダイサイズ、及びパッケージサイズの縮小、及びコスト削減を実現することができる。
【００１７】
（実施の形態２）
次に、本発明の実施の形態２による半導体装置の検査方法は、図１に示した前記実施の形態１における半導体ウエハ、及び半導体装置を用いて、プローブテストでの検査を行なうようにしたものである。プローブテストでは、テスター装置側の信号を、まず、各ＬＳＩチップに対して外部からデジタル回路の入力信号部となる入力パッド部３より入力し、各ＬＳＩの機能動作部分となる全デジタル回路部６を、スキャンテスト等を用い、論理回路検証を実施する。そして、その出力結果を、入力、及び出力パッド部４を介して、テスター装置側に出力し、期待値と比較し良否判定を行う。
【００１８】
次に各ＬＳＩチップに対し、外部からの入力を、デジタル回路の入力信号部となる入力パッド部３より入力し、最もクリティカルパスとなる回路部７を除いた前段デジタル回路部８と、後段デジタル回路部９とを、実動作、もしくはそれに近い条件（周波数等）で動作させ、その出力結果を入力、及び出力パッド部４を介して、テスター装置側に出力する。そして、その出力結果は、期待値と比較され、テスター装置により良否判定を行う。
【００１９】
次に、本発明の特徴である、最もクリティカルパスとなるデジタル回路部７の故障検証の方法では、テスター装置側から、各ＬＳＩチップに対しテスト回路５への入出力用として用いられる入力、及び出力パッド部４より信号を入力する。その信号の設定条件としては、レジスタ間の出力遅延の大きさ等の信号特性が、スクライブラインＳＬ上に搭載された、クリティカルパス回路７と等価となる遅延回路１０を含むテスト回路５を活性化させるものであり、上記テスター装置側からの信号の入力により、上記遅延回路１０を実動作、もしくはそれに近い条件（周波数等）で動作させ、その出力結果を、前記入力及び出力パッド部４を介しテスター装置側に出力する。その結果は、期待値と比較され、テスター装置により良否判定を行う。
【００２０】
前記の検査方法を用いることにより、これまで困難であった各ＬＳＩのクリティカルパスとなるデジタル回路部の故障検証を容易に実施することができ、検査設定条件も容易なものとすることができる。また不要な回路の動作も必要なく、検査コストの削減も実現することができる。
【００２１】
なお、上記各実施の形態においては、チップ分割領域をスクライブラインとしたが、ダイシングを用いる場合には、ダイシングラインにテスト回路を形成することになるものである。
【００２２】
【発明の効果】
以上のように、本発明の請求項１にかかる半導体装置によれば、ウエハ上に複数設けられたチップ形成領域上に形成された集積回路素子と、上記ウエハ上の上記複数のチップ形成領域間を相互に分離するチップ分割領域上に設けられ、上記複数のチップ形成領域上に形成された集積回路素子を評価するためのテスト回路と、上記各チップ形成領域上に設けられた、各々信号入出力インターフェイス部となる入出力パッド部と、上記チップ分割領域上に形成されたテスト回路とを、電気的に接続する配線とを備えたので、テスト回路部をダイ領域外に置くことにより、ダイサイズ、及びパッケージサイズの縮小、及びコスト削減を実現することができる効果が得られる。
【００２３】
また、本発明の請求項２にかかる半導体装置の検査方法によれば、集積回路素子が形成されたウエハ上の複数のチップ形成領域上に、各々設けられた信号入出力インターフェイス部となる入出力パッド部と、上記ウエハ上の上記複数のチップ形成領域間を相互に分離するチップ分割領域上に設けられた、上記集積回路素子を評価するためのテスト回路とを配線で電気的に接続し、上記入出力パッド部に、上記集積回路素子を評価するための信号を印加するものとしたので、各ＬＳＩのクリティカルパスとなるデジタル回路部の故障検証を容易に実施することができ、検査コストの削減を実現することができる効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体ウエハ、及び半導体装置の構成を示す図である。
【図２】従来の半導体ウエハ、及び半導体装置の構成を示す図である。
【符号の説明】
１　ウエハ
２　ダイ領域
３　入力パッド部
４　出力パッド部
５　テスト回路
６　全デジタル回路部
７　クリティカルパス回路
８　前段デジタル回路部
９　後段デジタル回路部
１０　遅延回路
１１　制御用レジスタ部
１２　配線
【図１】
2004111539.tif 000003
【図２】
2004111539.tif 000004