(57)【要約】【課題】良好な素子特性を有する半導体装置の製造方法を提供する。【解決手段】本発明の半導体装置の製造方法は、（ａ）ｐ型の半導体基板１０に、ゲート絶縁層１２およびゲート電極１４を順次形成し、（ｂ）前記ゲート電極１４をマスクとして、前記半導体基板１０にｎ型の不純物を導入して、その後熱処理を行ない、第１の不純物領域３２、４２を形成し、（ｃ）前記ゲート電極１４の側面にサイドウォール絶縁層１６を形成し、（ｄ）ｎ型の不純物を導入して、ソース／ドレイン領域３０、４０のための第２の不純物領域を形成すること、を含み、前記（ｂ）では、リンを０．２〜２ｋｅＶの加速エネルギーでイオン注入することにより、不純物を導入する。【選択図】　　　　図１
2004095766.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板内に設けられたｐ型の不純物領域の上方に、ゲート絶縁層およびゲート電極を順次形成する工程と、
（ｂ）前記ゲート電極をマスクとして、前記半導体基板内にリンを０．２〜２ｋｅＶの加速エネルギーで注入することにより、第１の不純物領域を形成する工程と、
（ｃ）前記ゲート電極の側面にサイドウォール絶縁層を形成する工程と、
（ｄ）前記ゲート電極および前記サイドウォール絶縁層をマスクとして、前記半導体基板内にｎ型の不純物を注入することにより、ソース／ドレイン領域のための第２の不純物領域を形成する工程と、
を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記ゲート電極の幅は、０．１μｍ以下である、半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法により形成された、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、良好な素子特性を有する半導体装置の製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
ＭＯＳトランジスタにおけるリーク電流の一つに、ＧＩＤＬ（Ｇａｔｅ　Ｉｎｄｕｃｅｄ　Ｄｒａｉｎ　Ｌｅａｋ　Ｃｕｒｒｅｎｔ）と呼ばれるものがある。ＧＩＤＬとは、ゲート電極とドレインとが重なる部分に電界が集中するために、この高電界により薄い空乏層が形成されて価電子帯から伝導帯へ電子がトンネリングすることにより起こる。近年の半導体装置の微細化および高集積化に伴い、ＭＯＳトランジスタにおいて短チャネル効果を抑制するためにゲート酸化膜が薄膜化されてゲート電界が強まるに従い、ＧＩＤＬの問題は顕著になってきている。
【０００３】
このようなＧＩＤＬを減少させるために、以下の２つの方法が試みられている。第１に、ゲート電極の側面と半導体基板との界面において、ゲート酸化膜の膜厚を厚くする方法。第２に、エクステンション領域の不純物濃度を適度に低くすることにより、電界の集中を緩和する方法。しかし、近年の半導体装置の微細化に伴い、ＧＩＤＬのさらなる低減が求められている。
【０００４】
本発明の目的は、微細化された半導体装置であって、ＧＩＤＬの低減を図ることができる半導体装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、
（ａ）半導体基板内に設けられたｐ型の不純物領域の上方に、ゲート絶縁層およびゲート電極を順次形成する工程と、
（ｂ）前記ゲート電極をマスクとして、前記半導体基板内にリンを０．２〜２ｋｅＶの加速エネルギーで注入することにより、第１の不純物領域を形成する工程と、
（ｃ）前記ゲート電極の側面にサイドウォール絶縁層を形成する工程と、
（ｄ）前記ゲート電極および前記サイドウォール絶縁層をマスクとして、前記半導体基板内にｎ型の不純物を注入することにより、ソース／ドレイン領域のための第２の不純物領域を形成する工程と、
を含む。
【０００６】
本発明の半導体装置の製造方法によれば、第１の不純物領域の形成の際に、不純物としてはリンを用いて、イオン注入の加速エネルギーは０．２〜２ｋｅＶで行なう。これにより、リンを浅く打ちこむことができる。その結果、微細な半導体装置に適した不純物領域を形成することができ、ＧＩＤＬを減少させることができる。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
１．半導体装置
まず、本実施の形態にかかる製造方法により形成される半導体装置１００について図１を参照しながら説明する。半導体装置１００は、トレンチ素子分離領域２０により素子領域が画定されたｐ型の半導体基板１０を有する。尚、本実施の形態においてはｐ型の半導体基板を用いて説明するが、特にｐ型半導体基板に限定されることは無く、半導体基板内に形成されたｐ型不純物領域であれば良い。また、本実施の形態においては、半導体基板はバルクのシリコン基板に限らず、ＳＯＩ基板であっても良い。半導体基板１０の上方には、ゲート絶縁層１２が形成されている。ゲート絶縁層１２の上方には、ゲート電極１４が形成されている。ゲート電極１４の幅（以下、「ゲート長」ということもある）は、０．１μｍ以下である。
【０００８】
ゲート絶縁層１２の下方の半導体基板１０内には、チャネル領域が形成される。チャネル領域を挟んで高濃度ｎ型不純物領域３０，４０が形成されている。ｎ＋型不純物領域３０，４０は、ソース領域あるいはドレイン領域となる（以下、ソース／ドレイン領域３０，４０と記載することもある）。ゲート絶縁層１２とｎ＋型不純物領域３０との間において、半導体基板１０内に低濃度ｎ型不純物領域３２が形成されている。また、ゲート絶縁層１２とｎ＋型不純物領域領域４０との間において、半導体基板１０内に低濃度ｎ型不純物領域４２が形成されている。ｎ−型不純物領域３２、４２は、不純物としてリンをイオン注入して形成されている。また、ｎ＋型不純物領域３０、４０も、不純物としてリンをイオン注入して形成されることが好ましい。
【０００９】
ｎ−型不純物領域３２、４２の上方には、ゲート電極１４の側壁に、サイドウォール絶縁層１６が形成されている。サイドウォール絶縁層１６に覆われていないｎ＋型不純物領域３０、４０の上面には、シリサイド層７２が形成されている。また、ゲート電極１４の上には、シリサイド層７４が形成されている。
２．半導体装置の製造方法
次に、半導体装置１００の製造方法について図面を参照しながら説明する。図２〜４は、図１に示す半導体装置の製造工程を模式的に示す断面図である。本実施の形態では、ゲート長が０．１μｍ以下のｎＭＯＳトランジスタの形成方法について説明する。
【００１０】
（１）まず、図２に示すように、ｐ型の半導体基板（以下「半導体基板」という）１０に、公知の方法により、ｐウエル（図示せず）を形成する。次に、公知の方法により、トレンチ素子分離領域２０を形成する。
【００１１】
次に、半導体基板１０に、しきい値の調整のためｐ型の不純物を導入し、不純物領域を形成する。たとえば、不純物としては、ボロンをイオン注入することができ、イオン注入のドーズ量は、たとえば１×１０１２〜１×１０１３ｃｍ−２とすることができる。この不純物領域のうち、ゲート絶縁層１２の下方にあるものは、チャネル領域として機能することができる。
【００１２】
（２）次に、半導体基板１０の上に、ゲート絶縁層１２を形成するのための絶縁層（図示せず）を形成する。次に、その絶縁層の上に、ゲート電極１４となる不純物がドープされたポリシリコン層（図示せず）を形成する。ポリシリコン層は、たとえばＣＶＤ法により形成される。
【００１３】
次に、リソグラフィおよびエッチングにより、ポリシリコン層および絶縁層をパターニングし、図２に示すように、ゲート絶縁層１２とゲート電極１４とを形成する。このパターニングでは、ゲート電極１４の幅は、０．１μｍ以下に設定されている。その後、必要に応じて、酸化雰囲気で熱処理を施し、イオン注入時のダメージを回復させる。
【００１４】
（３）次に、図３に示すように、半導体基板１０内にｎ型の不純物６０をイオン注入により導入し、ｎ−型不純物領域３２，４２を形成する。ｎ−型不純物領域３２，４２は、エクステンション領域となる。
【００１５】
このイオン注入では、リンをイオン注入する。リンのイオン注入の条件は、加速エネルギーが０．２ｋｅＶ〜２ｋｅＶである。加速エネルギーが０．２ｋｅＶより小さい場合、半導体基板１０内にリンを十分に注入することができない。また、加速エネルギーが２ｋｅＶを超える場合、所望の領域よりも深い領域にまでリンが注入されてしまい、ゲート電極１４のゲート長が０．１μｍのデバイスにおいて最適なエクステンション領域を形成することができない。
【００１６】
ついで、熱処理を行ない、ｎ−型不純物領域３２，４２の形成の際に生じた結晶欠陥を回復させる。熱処理としては、ＲＴＡ法（Ｒａｐｉｄ　ＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ）や、固相エピタキシー法（Ｓｏｌｉｄ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ：ＳＰＥ法）により行なうことができる。固相エピタキシー法は、４５０℃の低温で熱処理が行なわれる。そのため、イオン注入により形成された不純物領域をあまり拡散させることなく結晶化を行なうことができる。
【００１７】
（４）次に、図４に示すように、ゲート電極１４の両サイドにおいて、公知の方法により、サイドウォール絶縁層１６を形成する。たとえば、次のようにして、サイドウォール絶縁層１６を形成することができる。ＣＶＤ法などによって、酸化シリコン膜（図示せず）を全面に形成する。次いで、反応性イオンエッチングなどによって、酸化シリコン膜を異方性エッチングすることにより、サイドウォール絶縁層１６を形成することができる。サイドウォール絶縁層１６の材質としては、酸化シリコン膜の他に窒化シリコン膜で形成することができる。
【００１８】
（５）次に、図１に示すように、ゲート電極１４およびサイドウォール絶縁層１６をマスクとして、半導体基板１０内にｎ型の不純物をイオン注入する。この不純物のイオン注入において、ゲート電極１４およびサイドウォール絶縁層１６は、不純物をブロックする役割を果たす。その結果、このイオン注入工程においては、ゲート絶縁層１２およびサイドウォール絶縁層１６の下の半導体基板１０に不純物が注入されない。その後、必要に応じて熱処理を行ない、サイドウォール絶縁層１６の側方の半導体基板１０内にソース／ドレイン領域３０、４０が形成される。ｎ型の不純物としては、たとえば、リンやヒ素を用い、好ましくはリンである。リンでイオン注入する場合、加速エネルギーを調整することなどにより、所望のソース／ドレイン領域３０、４０を形成することができる。
【００１９】
（６）次に、図１に示すように、シリサイド形成用の金属（図示せず）を全面的に形成する。シリサイド形成用の金属として、コバルトを用いることができる。ついで、半導体基板１０およびゲート電極１４の上に形成された金属をシリサイド化反応させることにより、ソース／ドレイン領域３０、４０の上にシリサイド層７２を、ゲート電極１４の上にシリサイド層７４を形成することができる。シリサイド形成用の金属としては、コバルトの他に、チタンやニッケルなどを用いることができる。
【００２０】
以上の工程により、本実施の形態にかかる半導体装置１００が完成する。
【００２１】
本実施の形態の半導体装置の製造方法の利点は以下の通りである。
【００２２】
本実施の形態の製造方法では、ｎ−型不純物領域（エクステンション領域）３２、４２は、不純物としてリンを用い、０．２ｋｅＶ〜２ｋｅＶの加速エネルギーでイオン注入することにより形成される。リンは、原子量が小さいために打ちこみの時のダメージが少なく、所望のエクステンション領域を良好に形成することができる。
【００２３】
ｎＭＯＳトランジスタにおいては、近年の半導体装置の微細化に伴い、エクステンション領域やソース／ドレイン領域を浅く形成するために、不純物としてヒ素が用いられることが多い。これは、ヒ素は、リンなどの他のｎ型の不純物と比較すると、打ちこみエネルギーが同じであれば、浅く打ちこむことができ、また、拡散係数が小さいため、イオン注入した後の熱処理においての拡散を抑えることができるという利点があるためである。しかし、不純物層をヒ素で形成している場合、ＧＩＤＬが増加することがある。次に、不純物としてヒ素を用いた場合と、本実施の形態とを比較して本実施の形態の利点について説明する。
【００２４】
図５のグラフのＸ軸は電圧を示し、Ｙ軸はドレイン電流を示す。サブスレッショルド特性の傾きが減少することは、ＧＩＤＬが増加していると考えられ、ＭＯＳトランジスタのスイッチング特性が劣化することを意味する。
【００２５】
図５に示すグラフにおいて、破線は、エクステンション領域を形成する際の不純物としてヒ素を用いて、加速エネルギーを５ｋｅＶでイオン注入して得られた半導体装置のサブスレッショルド特性を示す。実線は、本実施の形態により得られる半導体装置のサブスレッショルド特性を示す。図５のグラフより明らかなように、実線で示される曲線は破線で示される曲線よりも傾きが大きい。すなわち、エクステンション領域をリンを用いて０．２ｋｅＶ〜２ｋｅＶの加速エネルギーでイオン注入により形成すると、ヒ素で形成した場合よりもＧＩＤＬを減少させることができる。
【００２６】
これは、ヒ素でエクステンション領域を形成する場合には、ヒ素は原子量が大きいため、イオン注入時のダメージが大きく結晶欠陥が増え、リーク電流が増えるが、リンを所定の加速エネルギーでイオン注入した場合には、浅い不純物層を良好に形成できるためにリーク電流を減らすことができると考えられる。
【００２７】
よって、本実施の形態の製造方法によれば、微細化された半導体装置においても、ＧＩＤＬが減少した半導体装置を形成することができる。
【００２８】
以上、本発明の実施の形態について述べたが、本発明は上述の実施の形態に制限されず本発明の要旨の範囲内で変更することができる。
【図面の簡単な説明】
【図１】本実施の形態にかかる半導体装置を模式的に示す断面図である。
【図２】本実施の形態による半導体装置の製造工程を模式的に示す断面図である。
【図３】本実施の形態による半導体装置の製造工程を模式的に示す断面図である。
【図４】本実施の形態による半導体装置の製造工程を模式的に示す断面図である。
【図５】本実施の形態にかかる半導体装置のサブスレッショルド特性を示す図である。
【符号の説明】
１０　半導体基板、　１２　ゲート絶縁層、　１４　ゲート電極、　１６　サイドウォール絶縁層、　２０　素子分離領域、　３０、４０　ソース／ドレイン領域、　３２、４２　低濃度不純物領域、　７２、７４　シリサイド層、
１００、　半導体装置
【図１】
2004095766.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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