(57)【要約】【課題】接続プレートを主電極に直接接続する際に、ショート不良を起こしにくい半導体装置を提供する。【解決手段】第１導電型の第１の半導体領域１０１、第２導電型のベース領域１０２、及び第１導電型の複数の第２の半導体領域１０８を含む半導体層と、前記半導体層上に第１の絶縁膜１０３を介して形成されたゲート配線１０４，１１０と、前記複数の第２の半導体領域１０８と電気的に接続されるとともに前記ゲート配線１０４，１１０と絶縁され、前記ゲート配線１０４，１１０がその間に配置されるように形成され、その上面が前記ゲート配線層１０４，１１０の最上層の上面よりも高く形成された複数の主電極部１１２，１１４と、前記主電極部１１２，１１４の最上層上に直接接続された接続プレート１１５とを具備した半導体装置である。【選択図】　図１
2004111885.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体領域、第２導電型のベース領域、及び第１導電型の複数の第２の半導体領域を含む半導体層と、
前記半導体層上に第１の絶縁膜を介して形成されたゲート配線と、
前記複数の第２の半導体領域と電気的に接続されるとともに前記ゲート配線と絶縁され、前記ゲート配線がその間に配置されるように形成され、その上面が前記ゲート配線層の最上層の上面よりも高く形成された複数の主電極部と、
前記主電極部の最上層上に直接接続された接続プレートと、
を具備した半導体装置。
【請求項２】
前記複数の主電極部の最上層は、前記複数の主電極部に共通の金属層であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート配線の最上層の表面に形成された第２の絶縁膜を更に具備することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記主電極部は複数の金属層で構成され、前記第２の絶縁膜は前記複数の金属層の間に延在していることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数の主電極部は前記ゲート配線に対して間隙をもって形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
第１導電型の第１の半導体領域、第２導電型のベース領域、及び第１導電型の複数の第２の半導体領域が形成されたセル形成領域を含む半導体層と、
前記セル形成領域に形成され、前記第１の半導体領域と前記第２の半導体領域との導通／非導通を制御する第１のゲート電極と、
前記複数の第２の半導体領域のそれぞれと電気的に接続され、前記半導体層上の前記セル形成領域に所定の間隔をもって形成された複数の主電極部と、
前記複数の主電極部間の前記半導体層上に第１の絶縁膜を介して形成され、前記第１のゲート電極を前記セル形成領域の外周領域へ引き出すゲート配線と、
前記複数の主電極部上に直接接続された第１の接続プレートと、
を具備し、
前記複数の主電極部の最上層の上面は前記ゲート配線の最上層の上面よりも高く形成されたことを特徴とする半導体装置。
【請求項７】
前記複数の主電極部の最上層は、前記複数の主電極部に共通の金属層であることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記ゲート配線の最上層の表面に形成された第２の絶縁膜を更に具備することを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記複数の主電極部はそれぞれ、少なくとも第１の主電極層と、前記第１の主電極層上に形成された第２の主電極層とを有し、
前記第２の主電極層は前記第２の絶縁膜上に延在していることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記ゲート配線は前記セル形成領域の外周領域に延在して形成され、前記セル形成領域の外周領域に延在した前記ゲート配線上に形成された第２のゲート電極をさらに具備することを特徴とする請求項７に記載の半導体装置。
【請求項１１】
前記第２のゲート電極は、前記セル形成領域に延在していることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記外周領域に延在した前記ゲート配線の表面に形成された第３の絶縁膜をさらに有し、前記第３の絶縁膜は前記セル形成領域に延在し、前記第２のゲート電極は前記セル形成領域では前記第３の絶縁膜上に延在していることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記主電極部は、少なくとも第１の主電極層と、前記第１の主電極層上に形成された第２の主電極層とを有し、
前記第３の絶縁膜は前記第１の主電極層上に延在することを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第２のゲート電極は、前記主電極部の最上層と同じ材質よりなることを特徴とする請求項１０に記載の半導体装置。
【請求項１５】
前記セル形成領域の外周領域は、半導体チップの外周部に形成されることを特徴とする請求項１０に記載の半導体装置。
【請求項１６】
前記第２のゲート電極は、前記半導体チップの外周部の隅部に形成されることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記複数の主電極部は前記ゲート配線に対して間隙をもって形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項１８】
前記第２のゲート電極の上面に直接接続された第２の接続プレートと、
前記第２の接続プレートに接続されたリードフレームと、
を更に具備することを特徴とする請求項１０に記載の半導体装置。
【請求項１９】
前記ゲート配線は、前記半導体層上に形成された第１の金属層と、前記第１の金属層上に形成された第２の金属層を有することを特徴とする請求項７に記載の半導体装置。
【請求項２０】
前記第２の金属層は、Ａｌを含むことを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記複数の主電極部の最上層及び前記第１の接続プレートは、Ａｌを含むことを特徴とする請求項７に記載の半導体装置。
【請求項２２】
前記第１の接続プレートはリードフレームに接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項２３】
前記第１の接続プレートは、超音波接合により前記複数の主電極部に接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項２４】
第１導電型の第１の半導体層と、
前記第１の半導体層上に形成された第２導電型の第２の半導体層と、
前記第２の半導体層内であって、第１のセル形成領域に形成された第１導電型の第１の半導体領域と、
前記第２の半導体層内であって、第２のセル形成領域に形成された第１導電型の第２の半導体領域と、
前記第１のセル形成領域に形成され、前記第１の半導体領域と前記第１の半導体層との導通／非導通を制御する第１のゲート電極と、
前記第２のセル形成領域に形成され、前記第２の半導体領域と前記第１の半導体層との導通／非導通を制御する第２のゲート電極と、
前記第１の半導体領域と電気的に接続され、前記第２の半導体層上の前記第１のセル形成領域に形成された第１の主電極部と、
前記第２の半導体領域と電気的に接続され、前記第２の半導体層上の前記第２のセル形成領域に形成された第２の主電極部と、
前記第１の主電極部と前記第２の主電極部との間の前記第２の半導体層上に第１の絶縁膜を介して形成され、前記第１及び第２のゲート電極を前記セル形成領域の外周領域へ引き出すゲート配線と、
前記第１の主電極部及び第２の主電極部上に直接接続された第１の接続プレートと、
を具備し、
前記第１の主電極部の最上層の上面及び前記第２の主電極部の最上層の上面は前記ゲート配線の最上層の上面よりも高く形成されたことを特徴とする半導体装置。
【請求項２５】
前記第１の主電極部の最上層及び前記第２の主電極部の最上層は共通の金属層であることを特徴とする請求項２４記載の半導体装置。
【請求項２６】
前記ゲート配線の最上層の表面に形成された第２の絶縁膜を更に具備することを特徴とする請求項２５に記載の半導体装置。
【請求項２７】
前記第１の主電極部は少なくとも第１の主電極層と、前記第１の主電極層上に形成された第２の主電極層とを有し、
前記第２の主電極層は前記第２の絶縁膜上に延在していることを特徴とする請求項２６記載の半導体装置。
【請求項２８】
前記ゲート配線は前記セル形成領域の外周領域に延在して形成され、前記セル形成領域の外周領域に延在した前記ゲート配線上に形成された第３のゲート電極をさらに具備することを特徴とする請求項２５に記載の半導体装置。
【請求項２９】
前記第３のゲート電極は、前記セル形成領域に延在していることを特徴とする請求項２８に記載の半導体装置。
【請求項３０】
前記外周領域に延在した前記ゲート配線の表面に形成された第３の絶縁膜をさらに有し、前記第３の絶縁膜は前記セル形成領域に延在し、前記第３のゲート電極は前記セル形成領域では前記第３の絶縁膜上に延在していることを特徴とする請求項２９に記載の半導体装置。
【請求項３１】
前記第１の主電極部は、少なくとも第１の主電極層と、前記第１の主電極層上に形成された第２の主電極層とを有し、
前記第３の絶縁膜は前記第１の主電極層上に延在することを特徴とする請求項３０に記載の半導体装置。
【請求項３２】
前記第３のゲート電極は、前記第１の主電極部の最上層と同じ材質よりなることを特徴とする請求項２８に記載の半導体装置。
【請求項３３】
前記セル形成領域の外周領域は、半導体チップの外周部に形成されることを特徴とする請求項２８に記載の半導体装置。
【請求項３４】
前記第３のゲート電極は、前記半導体チップの外周部の隅部に形成されることを特徴とする請求項３３に記載の半導体装置。
【請求項３５】
前記第１の主電極部及び前記第２の主電極部は前記ゲート配線に対して間隙をもって形成されていることを特徴とする請求項２５に記載の半導体装置。
【請求項３６】
前記第３のゲート電極の上面に直接接続された第２の接続プレートと、
前記第２の接続プレートに接続されたリードフレームと、
を更に具備することを特徴とする請求項２８に記載の半導体装置。
【請求項３７】
前記ゲート配線は、前記第２の半導体層上に形成された第１の金属層と、前記第１の金属上に形成された第２の金属層を有することを特徴とする請求項２５に記載の半導体装置。
【請求項３８】
前記第２の金属層は、Ａｌを含むことを特徴とする請求項３７に記載の半導体装置。
【請求項３９】
前記第１の主電極部の最上層、前記第２の主電極部の最上層、及び前記第１の接続プレートは、Ａｌを含むことを特徴とする請求項２５に記載の半導体装置。
【請求項４０】
前記第１の接続プレートはリードフレームに接続されていることを特徴とする請求項２５に記載の半導体装置。
【請求項４１】
前記第１の接続プレートは、超音波接合により前記第１の主電極部及び前記第２の主電極部に接続されていることを特徴とする請求項２５に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ型パワーデバイス等のセルを有する半導体チップを組み込んだ半導体装置に関する。
【０００２】
【従来の技術】
近年、縦型のＭＯＳＦＥＴ等のパワーデバイスでは、微細化が要求されるとともに、デバイスを含めた半導体装置全体の内部抵抗値（オン抵抗等）を低抵抗化することが強く求められている。図２０に、従来の半導体装置の１つの例を示す。ここで、２００１は半導体基板，２００２はソース電極，２００３はリードフレーム，２００４はソースワイヤ，２００５はゲートワイヤ，２００６はゲート配線を示している。
【０００３】
半導体チップ表面には、引き出し配線領域とセル形成領域があり、前記セル形成領域には例えばＭＯＳＦＥＴなどのセルが形成されている。前記ソース電極２００２と前記リードフレーム２００３は、複数本の前記ソースワイヤ２００４によって接続されている。ソース電極は、ゲート電極よりも多くの電流を流す必要があるが、ワイヤによって接続されているため、電流経路の断面積が小さく、抵抗値が高くなっている。この抵抗値を低減するため、ほぼ板状の導電性プレートを介してソース電極とリードフレームを接続した構造にすることにより、低オン抵抗化するという技術がある。以下、このほぼ板状の導電性プレートをストラップという。また、ストラップを介してソース電極とリードフレームを接続した構造をストラップ構造という。例えば、特許文献１には半導体チップ表面の電極上に、接着剤としてＡｇペーストを介してＣｕのストラップを接続する方法が記載されている。
【０００４】
この方法は、条件によって以下のような問題を内在している。すなわち、一般的な半導体装置の信頼性試験の１つである、温度差が激しく、かつ急激に温度変化する環境下に半導体装置を配置する温度サイクル試験を複数回行うと、電極部材、接着材、ストラップの熱膨張係数がそれぞれ異なるため、界面付近においてクラックなどの不良が発生し、半導体装置の寿命が短くなるという問題が生じる。
【０００５】
この問題を解決する技術として、新たに、ストラップを半導体チップ表面の電極に、直接、超音波接合によって接続する方法も提案されている。図２１は、従来の半導体装置の要部断面図であり、ゲート配線などの引き出し配線領域を示している。図２０のＡ−Ａ’に対応する領域であり、引き出し配線領域のうち、ソース電極にはさまれた第１の引き出し配線領域の断面図である。ＭＯＳＦＥＴなどのデバイスは、他のセル形成領域に形成されており、半導体基板２１０１上に形成されたＰ型ベース領域２１０２の表面に選択的にＮ型ソース領域が形成されている（図示しない）。前記Ｐ型ベース領域２１０２上に第１の絶縁膜２１０３が形成されている。前記第１の絶縁膜２１０３上の一部に、第１のゲート配線２１０４が形成され、前記第１のゲート配線２１０４は、他のセル形成領域に形成されたＭＯＳＦＥＴなどのゲート電極（図示しない）と接続されている。
【０００６】
また、前記第１のゲート配線２１０４の側面及び上面の一部は、前記ソース電極２１０５と絶縁するため、第１の層間絶縁膜２１０６が形成されている。前記第１の層間絶縁膜２１０６が形成されていない前記第１のゲート配線２１０４の上面には、Ａｌによって形成された第２のゲート配線２１０７が形成されている。前記Ｐ型ベース領域２１０２及び　前記Ｎ型ソース領域上にはソース電極２１０５が形成されている。前記第２のゲート配線２１０７の上端は、前記ソース電極２１０５の上端よりも高く形成されている。前記ソース電極２１０５上の一部及び前記第２のゲート配線２１０７上には、ポリイミドなどの保護膜２１０８が形成されている。前記保護膜２１０８は、前記第２のゲート配線２１０７と上部に形成するストラップの短絡や、前記第２のゲート配線２１０７と前記ソース電極２１０５の短絡、Ａｌの腐食等を防止するために、形成されている。前記ソース電極２１０５は超音波接合によって、ストラップ２１０９と接続される。
【０００７】
また、図２２は、従来の半導体装置の要部断面図であり、ゲート配線などの他の引き出し配線領域を示している。図２０のＢ−Ｂ’に対応する領域の断面図であり、引き出し配線領域のうち、セル形成領域の外周領域である。ゲートワイヤを介してゲート電極とリードフレームを接続する第２の引き出し配線領域の断面図である。
【０００８】
半導体基板２２０１上に第１の絶縁膜２２０２が形成されている。前記第１の絶縁膜２２０２上の一部に、第１のゲート配線２２０３が形成され、前記第１のゲート配線２２０３の側面及び上面の一部は、第１の層間絶縁膜２２０４が形成されている。前記第１の層間絶縁膜２２０４が形成されていない前記第１のゲート配線２２０３の上面には、Ａｌによって形成された第２のゲート配線２２０５が形成され、前記第２のゲート配線２２０５の端部は、前記第１の絶縁膜２２０２上に延在して形成されている。前記第１の絶縁膜２２０２上に延在して形成されている配線部分は、ゲート電極２２０７として、用いられる。前記ソース電極２２０６は、前記ゲート電極２２０７と離間して形成されており、前記ソース電極２２０６上の一部及び前記ゲート電極２２０７上の一部に、前記ゲート電極２２０７と前記ソース電極２２０６の短絡やＡｌの腐食を防止するために、ポリイミドなどの保護膜２２０８が形成されている。前記ソース電極２２０６は超音波接合によって、ストラップと接続され、前記ゲート電極２２０７は、ゲートワイヤと接続される（図示しない）。前記半導体基板２２０１の外周縁の表面領域には、ストッパ領域２２０９が形成されている。
【０００９】
図２３乃至図２５に、図２１及び図２２に示した第１及び第２の引き出し配線領域の半導体装置の製造方法を示す。セル形成領域については、省略する。
【００１０】
図２３に示すように、第１の引き出し配線領域の半導体基板２３０１上にＰ型ベース領域２３０２を形成する。続いて、第１及び第２の引き出し配線領域の、前記Ｐ型ベース領域２３０２上及び前記半導体基板２３０１上に、第１の絶縁膜２３０３ａ，２３０３ｂをそれぞれ形成する。前記第１の絶縁膜２３０３ａ，２３０３ｂ上にポリシリコンを堆積させて、エッチングし、第１及び第２の引き出し配線領域の前記第１の絶縁膜２３０３ａ，２３０３ｂの一部に、第１のゲート配線２３０４ａ，２３０４ｂをそれぞれ形成する。前記第１のゲート配線２３０４ａ，２３０４ｂの上面及び側面にシリコン窒化膜を形成し、前記シリコン窒化膜をエッチングして、前記第１のゲート配線２３０４ａ，２３０４ｂの上面の一部が露出するような溝部を有する第１の層間絶縁膜２３０５ａ，２３０５ｂをそれぞれ形成する。
【００１１】
続いて、Ａｌを堆積してエッチングし、第１の引き出し配線領域に第２のゲート配線２３０６ａを形成し、第２の引き出し配線領域に第２のゲート配線２３０６ｂと一体化したゲート電極２３０７を形成する。セル形成領域にはソース電極２３０８を形成する（ソース電極は一部のみを図示する）。前記第２の引き出し配線領域に形成されたゲート電極２３０７は、前記第１の絶縁膜２３０３ｂ上に形成されている。また、前記ソース電極２３０８は、前記第２のゲート配線２３０６ａ及び前記ゲート電極２３０７と離間して形成されている。前記第２の引き出し配線領域の外周縁の表面領域には、ストッパ領域２３０９が形成されている。
【００１２】
次に、図２４に示すように、第１及び第２の引き出し配線領域にポリイミド２３１０を堆積させる。
【００１３】
次に、レジスト膜を塗布し、レジストパターンを形成して、図２５に示すように、前記ゲート配線を覆うような保護膜と前記ゲート電極の上面の一部を露出させるような保護膜２３１１を形成する。続いて、前記セル形成領域上と第１の引き出し配線領域上にストラップを形成し（図示しない）、第２の引き出し配線領域に形成された前記ゲート電極２３０７上にゲートワイヤを形成し（図示しない）、リードフレームに接続する。
【００１４】
【特許文献１】
特開２０００−１１４４４５号公報
【００１５】
【発明が解決しようとする課題】
しかしながら、超音波接合においては、熱に対する信頼性は飛躍的に向上するが、ストラップの所定の領域に、選択的に超音波をあててストラップを接合するため、突出している第１の引き出し配線領域のゲート配線上の領域に超音波が印加されると、前記ゲート配線上の保護膜に衝撃が大きくかかる。そこで、突出したゲート配線がつぶれ、ゲート配線及びソース電極が変形し、ゲート配線とソース電極がショートしたり、ゲート配線上に形成されている保護膜が劣化し、ストラップとゲート配線がショートするという問題が生じることがある。上部に突出した低抵抗な上層のゲート配線を形成しなければ上記した問題は発生しないが、上層のゲート配線の存在は、内部抵抗に大きく影響し、例えば上層のゲート配線を形成しないと、１．５Ω程度の抵抗値が、約２倍の３Ωにまで上昇するという問題がある。近年の、特に同期整流用途で用いられるパワーＭＯＳＦＥＴでは、抵抗値の上昇は変換効率を低下させるため、前記用途には使用できなくなる。
【００１６】
本発明は上記した問題点を解決すべくなされたもので、ストラップを主電極に接続する際に、内部抵抗の上昇を招くことなく、ショート不良を低減することができる半導体装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記した目的を達成するための本発明の半導体装置の一形態は、
第１導電型の第１の半導体領域、第２導電型のベース領域、及び第１導電型の複数の第２の半導体領域を含む半導体層と、
前記半導体層上に第１の絶縁膜を介して形成されたゲート配線と、
前記複数の第２の半導体領域と電気的に接続されるとともに前記ゲート配線と絶縁され、前記ゲート配線がその間に配置されるように形成され、その上面が前記ゲート配線層の最上層の上面よりも高く形成された複数の主電極部と、
前記主電極部の最上層上に直接接続された接続プレートと、
を具備したことを特徴とする。
【００１８】
また、上記した目的を達成するための本発明の半導体装置の一形態は、　第１導電型の第１の半導体領域、第２導電型のベース領域、及び第１導電型の複数の第２の半導体領域が形成されたセル形成領域を含む半導体層と、
前記セル形成領域に形成され、前記第１の半導体領域と前記第２の半導体領域との導通／非導通を制御する第１のゲート電極と、
前記複数の第２の半導体領域のそれぞれと電気的に接続され、前記半導体層上の前記セル形成領域に所定の間隔をもって形成された複数の主電極部と、
前記複数の主電極部間の前記半導体層上に第１の絶縁膜を介して形成され、前記第１のゲート電極を前記セル形成領域の外周領域へ引き出すゲート配線と、
前記複数の主電極部上に直接接続された第１の接続プレートと、
を具備し、
前記複数の主電極部の最上層の上面は前記ゲート配線の最上層の上面よりも高く形成されたことを特徴とする。
【００１９】
上記した本発明の一形態によれば、接続プレートを主電極に直接接続する際のショート不良を低減することができる。
【００２０】
【発明の実施の形態】
以下に、本発明の実施の形態について詳細に説明する。
（第１の実施の形態）
まず、第１の実施の形態の半導体装置について、図１乃至図８を参照して説明する。
【００２１】
本実施の形態では、ＭＯＳＦＥＴ、ＩＧＢＴを例に説明する。図１は、図８のＡ−Ａ’における断面図である。図１に示したように、例えば、Ｎ−型の半導体基板１０１上に形成され、セル形成領域にはさまれている引き出し配線領域のＰ型ベース領域１０２上に、第１の絶縁膜１０３が形成されている。前記第１の絶縁膜１０３上には、第１のゲート配線１０４が形成されている。
【００２２】
セル形成領域の前記Ｐ型ベース領域１０２には、前記第１のゲート配線１０４と直角及び平行に溝１０５が形成されている。前記溝１０５は、オフセットメッシュトレンチ構造を有している。なお、図１は、前記溝１０５が前記第１のゲート配線１０４と平行に形成されている領域の要部断面図である。前記溝１０５には、ゲート絶縁膜１０６が形成され、前記ゲート絶縁膜１０６に接するようトレンチゲート電極１０７が前記溝１０５に埋め込み形成されている。前記溝１０５の周囲の前記Ｐ型ベース領域１０２の表面には、Ｎ型ソース領域１０８が形成されている。引き出し配線領域側の前記溝１０５の周囲には、前記Ｎ型ソース領域１０８は形成されていない。
【００２３】
前記セル形成領域に形成されるセルは、前記半導体基板１０１の下にＮ＋型のドレイン領域が形成され、前記Ｎ＋型のドレイン領域に接するようにドレイン電極が形成されていればＭＯＳＦＥＴであり、前記半導体基板１０１の下にＰ＋型のコレクタ領域が形成され、前記Ｐ＋型のコレクタ領域に接するようにコレクタ電極が形成されていればＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｓｉｓｔｏｒ）として機能する。前記セル形成領域に形成されるセルは、特にこれらに限定されるものではない。また、セルの構造は、トレンチ型に限定されず、プレーナ型でもよい。
【００２４】
前記第１のゲート配線１０４及び前記トレンチゲート電極１０７は、ポリシリコンなどの導電性材料によって形成されており、他の領域で相互に電気的に接続されている（図示しない）。
【００２５】
前記第１のゲート配線１０４の側面及び上面の一部は、ＵＤＯ（Ｕｎｄｏｐｅｄ　Ｏｘｉｄｅ），ＢＰＳＧなどの第１の層間絶縁膜１０９が形成されている。前記第１の層間絶縁膜１０９が形成されていない前記第１のゲート配線１０４の上部には、Ａｌなどの導電性材料によって形成された第２のゲート配線１１０が形成され、前記第１のゲート配線１０４及び前記トレンチゲート電極１０７の引き出し配線として用いられている。前記第１の絶縁膜１０３と前記第１の層間絶縁膜は、同じ材料の絶縁膜で一体化して形成されていてもかまわない。前記トレンチゲート電極１０７上には、第２の層間絶縁膜１１１が形成されている。前記第２の層間絶縁膜１１１は、前記溝１０５内に完全に埋め込まれていてもかまわない。
【００２６】
前記Ｐ型ベース領域１０２上及び前記Ｎ型ソース領域１０８上にはＡｌなどの第１のソース電極１１２が形成されている。前記第１のソース電極１１２は、面積が大きくなるよう形成され、低抵抗化をはかっている。また、前記第１のソース電極１１２は、前記第１の層間絶縁膜１０９によって前記第１のゲート配線１０４と絶縁されるように形成され、また、前記第２の層間絶縁膜１１１によって前記トレンチゲート電極１０７と絶縁されるよう形成されている。前記第１のソース電極１１２の上面の一部、前記第２のゲート配線１１０の側面及び上面には、ほぼ板状の接続プレート（ここでは、ストラップという）を超音波接合によって接続した際、前記第２のゲート配線１１０がストラップとショートしたり、前記第１のソース電極１１２が前記第２のゲート配線１１０とショートしたりするのを防ぐために、第２の絶縁膜１１３が形成されている。
【００２７】
ここで、前記第２の絶縁膜１１３は、前記第１のソース電極１１２の上面の一部にも形成されているが、形成されていなくてもかまわない。しかし、このように前記第１のソース電極１１２の上面の一部にも絶縁膜を延在して形成することによって、パターニングの際の合わせずれによるショート不良を防止することができ、歩留まりよく信頼性の高い素子を製造することができる。前記第２の絶縁膜１１３は、シリコン酸化膜、シリコン窒化膜、或いはその積層膜によって構成されている。前記第２の絶縁膜１１３は、上部に電極層を形成するため、ある程度、硬度のある絶縁膜が好ましい。また、厚さは、２μｍ〜４μｍが好ましい。
【００２８】
前記第１のソース電極１１２上、及び前記第１のソース電極１１２の上に形成されている第２の絶縁膜１１３上には、Ａｌなどの第２のソース電極１１４が形成されている。前記第２のゲート配線１１０と前記第２のソース電極１１４は間隙１１０ａを持って配置されている。前記第２のソース電極１１４は、前記Ｎ型ソース領域１０８上の第１のソース電極１１２の厚さよりも厚く形成されている。
【００２９】
また、第１のソース電極１１２及び第２のソース電極１１４を同じ導電性材料を用いて形成することによって、異種材料の界面における変形などの劣化や抵抗の増加を抑止することができる。
【００３０】
また、本実施の形態では、前記第２のソース電極１１４は、その上端が前記第２のゲート配線１１０の上端よりも高くなるように形成されている。前記第２のソース電極１１４は、その上端が前記第２のゲート配線１１０上の前記第２の絶縁膜１１３の上端とほぼ同じであってもかまわない。しかし、前記第２のソース電極１１４は、その上端が前記第２のゲート配線１１０上の前記第２の絶縁膜１１３の上端より高く形成されている方が好ましい。
【００３１】
前記第２のソース電極１１４上には、前記第２のソース電極１１４に接続するストラップ１１５が形成されている。前記ストラップ１１５は、例えばＡｌによって構成されている接続プレートである。前記ストラップ１１５は、例えば外部への接続を行うリードフレーム（図示しない）に接続される。
【００３２】
次に、図２乃至図４を用いて、本実施の形態に記載した半導体装置のゲート配線などの第１の引き出し配線領域の製造方法について説明する。
【００３３】
例えば、Ｎ−型の半導体基板２０１上に形成されたＰ型ベース領域２０２の表面にＮ型不純物を選択的にイオン注入して熱拡散を行い、セル形成領域の所定の領域にＮ型ソース領域を形成する（図示しない）。　次に、図２に示すように、前記Ｐ型ベース領域２０２上に、第１の絶縁膜２０３を形成する。前記第１の絶縁膜２０３上の一部に、ポリシリコンなどの導電性材料を用いて第１のゲート配線２０４を形成する。前記第１のゲート配線２０４は、トレンチＭＯＳＦＥＴなどのセル形成領域に形成されたトレンチゲート電極（図示しない）と接続されている。前記第１の絶縁膜２０３上の前記第１のゲート配線２０４の側面及び上面に、第１の層間絶縁膜２０５を形成する。
【００３４】
続いて、前記第１の層間絶縁膜２０５に、前記第１のゲート配線２０４の上面が露出するような溝部を形成する。次に、少なくとも前記溝部を埋めるよう形成し、前記第１のゲート配線２０４と電気的に接続される第２のゲート配線２０６を形成する。前記第２のゲート配線２０６は、Ａｌなどの導電性材料によって形成されており、引き出し配線として用いられている。次に、前記Ｐ型ベース領域２０２上及び前記Ｎ型ソース領域（図示しない）上に、第１のソース電極２０７を形成する。
【００３５】
次に、図３に示すように、前記第１のソース電極２０７の一部分上及び前記第２のゲート配線２０６上面及び側面を覆うように、シリコン酸化膜やシリコン窒化膜などの第２の絶縁膜２０８を形成する。
【００３６】
次に、図４に示すように、前記第２の絶縁膜２０８上にレジスト膜２０９を塗布し、パターニングを行い、前記第２のゲート配線２０６上及び前記第１の層間絶縁膜２０５上に第２の絶縁膜２０８のパターンを形成する。
【００３７】
次に、図５に示すように、前記レジスト膜２０９をアッシングし、一部が露出した前記第１のソース電極２０７上及び前記第２の絶縁膜２０８上に第２のソース電極２１０を形成する。
【００３８】
次に、図６に示すように、前記第２のソース電極２１０をエッチングし、前記第２のゲート配線２０６上の前記第２の絶縁膜２０８と、前記第１のソース電極２０７上の前記第２の絶縁膜２０８の一部とが露出するような間隙２０６ａを形成する。前記第２のソース電極２１０の上面は前記第２のゲート配線２０６の上面よりも高く形成されている。
【００３９】
次に、図７に示すように、第２のソース電極２１０の上にストラップ２１１を直接接続する。接続は超音波接合によって行われる。前記ストラップ２１１は例えばＡｌによって構成されている。
【００４０】
図８に本実施の形態の半導体装置の平面図を示す。ここで、８０１は半導体基板、８０２はリードフレーム、８０３はストラップ、８０４はゲートワイヤ、８０５はゲート配線を示している。８０６は、超音波の印加領域である。また、図９は、図８のＣ−Ｃ’断面における概略を示す要部断面図である。
【００４１】
このように、ゲート配線の上端よりもソース電極の上端の方が高くなるよう形成されているため、超音波接合によってストラップをソース電極に接続する際に、ゲート配線に形成された絶縁膜にかかる衝撃を低減することが可能となる。すなわち、ゲート配線がつぶれてソース電極側へ変形し、ゲート配線とソース電極がショートしたり、ゲート配線上に形成されている絶縁膜が劣化し、ストラップとゲート配線がショートすることを抑止することができ、内部抵抗の上昇を招くことなく、ショート不良をなくすことが可能となる。
【００４２】
前記第２のソース電極は、前記Ｎ型ソース領域上の第１のソース電極の厚さよりも厚く形成されているが、特にこれに限定しない。ストラップを第２のソース電極上に接続する際、その衝撃を吸収するクッション材として、厚く形成されている方の電極に、より力が加わる。第１のソース電極を厚く形成すると、ストラップを第２のソース電極上に接続する際、第１のソース電極がクッション材として働く。したがって、第１のソース電極上及びゲート配線の側壁の絶縁膜にも力が加わり、絶縁膜の劣化につながる。そこで、第２のソース電極を厚く形成した方が、第２のソース電極において衝撃をより多く吸収するため、ストラップを接続する際の衝撃による前記第２の絶縁膜の劣化が生じにくく、好ましい形態であるといえる。
【００４３】
さらに、第２のソース電極が前記ゲート配線に対して間隙をもって形成されているため、上部にストラップを接続する際に、第２のソース電極の端部に特に衝撃が加わって変形することによるショート不良を、抑止することができる。
【００４４】
また、前記第２の絶縁膜は前記ゲート配線を覆うように形成されていればよいが、前記第１のソース電極の上面の一部にも延在して形成し、前記第１のソース電極の端部を前記絶縁膜で覆うよう形成することによって、パターニングの際の合わせずれによる不良を防止することができるだけでなく、上部にストラップを接続する際、第１のソース電極の端部に衝撃が加わった場合の、変形によるショート不良を抑止することができる。
【００４５】
本実施の形態では、トレンチがメッシュ状に形成されたオフセットメッシュトレンチ構造の半導体装置について記載したが、特にこれに限定されず、トレンチがストライプ状に形成されたストライプトレンチ構造の半導体装置であってもよい。
（第２の実施の形態）
次に、第２の実施の形態の半導体装置について、図１０を参照して説明する。
【００４６】
本実施の形態では、ＭＯＳＦＥＴ、ＩＧＢＴを例に説明する。図１０は、半導体装置の要部断面図である。図１０に示したように、例えば、Ｎ−型の半導体基板１００１上に形成された引き出し配線領域のＰ型ベース領域１００２上に、第１の絶縁膜１００３が形成されている。前記第１の絶縁膜１００３上には、第１のゲート配線１００４が形成されている。
【００４７】
セル形成領域の前記Ｐ型ベース領域１００２には、前記第１のゲート配線１００４と直角にトレンチが形成されている（図示しない）。前記トレンチは、ストライプトレンチ構造を有している。前記溝の周囲の前記Ｐ型ベース領域１００２の表面には、選択的にＮ型ソース領域１００５が形成されている。なお、図１０は、前記Ｎ型ソース領域１００５上における要部断面図である。図示しないセル形成領域の構造については、前記した第１の実施の形態と同じであるため、説明を省略する。
【００４８】
前記第１のゲート配線１００４は、ポリシリコンなどの導電性材料によって形成されており、セル形成領域のトレンチゲート電極と他の領域でそれぞれ電気的に接続されている（図示しない）。　前記第１のゲート配線１００４の側面及び上面の一部には、ＵＤＯ，ＢＰＳＧなどの第１の層間絶縁膜１００６が形成されている。前記第１の層間絶縁膜１００６が形成されていない前記第１のゲート配線１００４の上部には、Ａｌなどの導電性材料によって形成された第２のゲート配線１００７が形成され、前記第１のゲート配線１００４の引き出し配線として用いられている。前記第１の層間絶縁膜は、同じ材料の絶縁膜で一体化して形成されていてもかまわない。
【００４９】
前記Ｎ型ソース領域１００５上にはＡｌなどの第１のソース電極１００８が形成されており、第１のソース電極１００８は、第１の層間絶縁膜１００６によって前記第１のゲート配線１００４と絶縁されるよう形成されている。
【００５０】
前記第１のソース電極１００８の上面の一部、前記第２のゲート配線１００７の側面及び上面には、超音波接合によってストラップを接続した際、前記第２のゲート配線１００７がストラップとショートしたり、前記第１のソース電極１００８が前記第２のゲート配線１００７とショートしたりするのを防ぐために、第２の絶縁膜１００９が形成されている。
【００５１】
ここで、前記第２の絶縁膜１００９は、前記第１のソース電極１００８の上面の一部にも形成されているが、形成されていなくてもかまわない。しかし、このように前記第１のソース電極１００８の上面の一部にも絶縁膜を延在して形成することによって、パターニングの際の合わせずれによるショート不良を防止することができ、歩留まりよく信頼性の高い素子を製造することができる。前記第２の絶縁膜１００９は、シリコン酸化膜、シリコン窒化膜、或いはその積層膜によって構成されている。前記第２の絶縁膜１００９は、上部に電極層を形成するため、ある程度、硬度のある絶縁膜が好ましい。また、厚さは２μｍ〜４μｍが好ましい。
【００５２】
前記第１のソース電極１００８上、及び前記第２の絶縁膜１００９上には、Ａｌなどの第２のソース電極１０１０が形成されている。前記第２のソース電極１０１０は、前記Ｎ型ソース領域１００５上の第１のソース電極１００８の厚さよりも厚く形成されている。
【００５３】
また、第１のソース電極１００８及び第２のソース電極１０１０を同じ導電性材料を用いて形成することによって、異種材料の界面における変形などの劣化や抵抗の増加を抑止することができる。
【００５４】
前記第２のソース電極１０１０は、前記ゲート配線１００７上に形成された前記第２の絶縁膜１００９上にも形成されている。前記第２のソース電極１０１０上には、前記第２のソース電極１０１０に接続するストラップ１０１１が形成されている。前記ストラップ１０１１は、例えばＡｌによって構成されている接続プレートである。前記ストラップ１０１１は、例えば外部への接続を行うリードフレーム（図示しない）に接続される。
【００５５】
このように、本実施の形態では、第２のソース電極に間隙を設けていない。したがって、工程の追加を抑えつつ、超音波接合によってストラップをソース電極に接続する際に、ゲート配線上に形成された絶縁膜にかかる衝撃を低減することが可能となる。すなわち、ゲート配線が変形し、ソース電極とショートすることを抑止することができ、内部抵抗の上昇を招くことなく、ショート不良をなくすことが可能となる。また、ソース電極とストラップの接触面積をより大きく形成することによって、さらに低抵抗化が可能となる。
【００５６】
また、前記第２のソース電極は、前記Ｎ型ソース領域上の第１のソース電極の厚さよりも厚く形成されているが、特にこれに限定しない。ストラップを第２のソース電極上に接続する際、その衝撃を吸収するクッション材として、厚く形成されている方の電極に、より力が加わる。第１のソース電極を厚く形成すると、ストラップを第２のソース電極上に接続する際、第１のソース電極がクッション材として働く。したがって、第１のソース電極上及びゲート配線の側壁の絶縁膜にも力が加わり、絶縁膜の劣化につながる。そこで、第２のソース電極を厚く形成した方が、第２のソース電極において衝撃をより多く吸収するため、ストラップを接続する際の衝撃による前記第２の絶縁膜の劣化が生じにくく、好ましい形態であるといえる。
【００５７】
また、前記第２の絶縁膜は、前記ゲート配線を覆うように形成されていればよいが、前記第１のソース電極の上面の一部にも延在して形成し、前記第１のソース電極の端部を前記第２の絶縁膜で覆うよう形成することによって、パターニングの際の合わせずれによる不良を防止することができるだけでなく、上部にストラップを接続する際、第１のソース電極の端部に衝撃が加わった場合の、変形によるショート不良を抑止することができる。
【００５８】
本実施の形態では、トレンチがストライプ状に形成されたストライプトレンチ構造の半導体装置について記載したが、特にこれに限定されず、トレンチがメッシュ状に形成されたオフセットメッシュトレンチ構造の半導体装置であってもよい。
（第３の実施の形態）
第３の実施の形態の半導体装置について、図１１乃至図１９を参照して説明する。
【００５９】
本実施の形態では、ＭＯＳＦＥＴ、ＩＧＢＴを例に説明する。図１１は、図１６のＡ−Ａ’−Ｂ−Ｂ’における断面図である。第１及び第２の引き出し配線領域とセル形成領域が示されている。第１の引き出し配線領域はセル形成領域にはさまれた引き出し配線領域であり、前記第２の引き出し配線領域は、セル形成領域の外周領域の少なくとも一部に形成された引き出し配線領域である。
【００６０】
図１１に示したように、第１の引き出し配線領域及びセル形成領域の、例えばＮ−型の半導体基板１１０１上にＰ型ベース領域１１０２が形成されている。前記第１及び第２の引き出し配線領域の前記Ｐ型ベース領域１１０２上及び前記半導体基板１１０１上に、第１の絶縁膜１１０３ａ，１１０３ｂが形成されている。前記第１の絶縁膜１１０３ａ，１１０３ｂ上には、それぞれ第１のゲート配線１１０４ａ，１１０４ｂが形成されている。
【００６１】
セル形成領域の前記Ｐ型ベース領域１１０２には、前記第１の引き出し配線領域の前記第１のゲート配線１１０４ａと、直角及び平行に溝１１０５が形成されている。前記溝１１０５は、オフセットメッシュトレンチ構造を有している。なお、図１１は、前記溝１１０５が前記第１の引き出し配線領域の前記第１のゲート配線１１０４ａと直角に形成されている領域の要部断面図である。前記溝１１０５には、ゲート絶縁膜１１０６が形成され、前記ゲート絶縁膜１１０６に接するようトレンチゲート電極１１０７が前記溝１１０５に埋め込み形成されている。前記溝１１０５の周囲の前記Ｐ型ベース領域１１０２の表面には、Ｎ型ソース領域１１０８が形成されている。前記第１の引き出し配線領域側の前記溝１１０５の周囲には、前記Ｎ型ソース領域１１０８は形成されていない。
【００６２】
前記セル形成領域に形成されるセルは、前記半導体基板１１０１の下にＮ＋型のドレイン領域が形成され、前記Ｎ＋型のドレイン領域に接するようにドレイン電極が形成されていればＭＯＳＦＥＴであり、前記半導体基板１１０１の下にＰ＋型のコレクタ領域が形成され、前記Ｐ＋型のコレクタ領域に接するようにコレクタ電極が形成されていればＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｓｉｓｔｏｒ）として機能する。前記セル形成領域に形成されるセルは、特にこれらに限定されるものではない。また、セルの構造は、トレンチ型に限定されず、プレーナ型でもよい。
【００６３】
前記第１のゲート配線１１０４ａ，１１０４ｂと前記トレンチゲート電極１１０７は、ポリシリコンなどの導電性材料によって形成されており、他の領域で相互に電気的に接続されている（図示しない）。
【００６４】
前記第１及び第２の引き出し配線領域の前記第１のゲート配線１１０４ａ，１１０４ｂの側面及び上面の一部は、ＵＤＯ（Ｕｎｄｏｐｅｄ　Ｏｘｉｄｅ），ＢＰＳＧなどの第１の層間絶縁膜１１０９ａ，１１０９ｂがそれぞれ形成されている。前記第１の絶縁膜と前記第１の層間絶縁膜は、同じ材料の絶縁膜で一体化して形成されていてもかまわない。前記第１の層間絶縁膜１１０９ａ，１１０９ｂが形成されていない前記第１のゲート配線１１０４ａ，１１０４ｂの上部には、Ａｌなどの導電性材料によって形成された第２のゲート配線１１１０ａ，１１１０ｂが形成され、引き出し配線として用いられている。前記トレンチゲート電極１１０７上には、第２の層間絶縁膜１１１１が形成されている。前記第２の層間絶縁膜１１１１は、前記溝１１０５に完全に埋め込まれていてもかまわない。
【００６５】
セル形成領域の前記Ｐ型ベース領域１１０２上及び前記Ｎ型ソース領域１１０８上にはＡｌなどの第１のソース電極１１１２が形成されている。前記第１のソース電極１１１２は、面積が大きくなるよう形成され、低抵抗化をはかっている。前記第１のソース電極１１１２は、第１の層間絶縁膜１１０９ａ，１００９ｂ及び第２の層間絶縁膜１１１１によって、前記第１のゲート配線１１０４ａ，１１０４ｂ及びトレンチゲート電極１１０７と絶縁されるよう形成されている。
【００６６】
前記第２のゲート配線１１１０ａ，１１１０ｂの側面及び上面には、それぞれ、端部が前記第１のソース電極１１１２の上面の一部に形成された第２の絶縁膜１１１３ａ，１１１３ｂが形成されている。前記第１の引き出し配線領域に形成された前記第２の絶縁膜１１１３ａは、ほぼ板状の接続プレート（ここでは、ストラップという）を超音波接合によって上部に接続した際、前記第２のゲート配線１１１０ａがストラップとショートしたり、前記第１のソース電極１１１２が前記第２のゲート配線１１１０ａとショートしたりするのを防ぐために形成されている。
【００６７】
ここで、前記第２の絶縁膜１１１３ａ，１１１３ｂは、前記第１のソース電極１１１２の上面の一部にも形成されているが、形成されていなくてもかまわない。しかし、このように前記第１のソース電極１１１２の上面の一部にも絶縁膜を延在して形成することによって、パターニングの際の合わせずれによるショート不良を防止することができ、歩留まりよく信頼性の高い素子を製造することができる。前記第２の絶縁膜１１１３ａ，１１１３ｂは、シリコン酸化膜、シリコン窒化膜、或いはその積層膜によって構成されている。前記第２の絶縁膜１１１３ａ，１１１３ｂは、上部に電極層を形成するため、ある程度、硬度のある絶縁膜が好ましい。また、厚さは、２μｍ〜４μｍが好ましい。
【００６８】
セル形成領域の前記第１のソース電極１１１２上、及び前記第１のソース電極１１１２の上に形成されている前記第２の絶縁膜１１１３ａ，１１１３ｂ上の一部には、Ａｌなどの第２のソース電極１１１４が形成されている。前記第２のソース電極１１１４は、その上端が前記第２のゲート配線膜１１１０ａ，１１１０ｂ上端よりも高くなるように形成されている。また、前記第１の引き出し配線領域の前記第２のゲート配線１１１０ａと前記第２のソース電極１１１４は間隙１１１０ｃを持って配置されている。前記第２のソース電極１１１４は、前記Ｎ型ソース領域１１０８上の第１のソース電極１１１２の厚さよりも厚く形成されている。さらに、第２の引き出し配線領域の第２のゲート配線１１１０ｂ上及び前記第１のソース電極１１１２の上に形成されている前記第２の絶縁膜１１１３ｂ上には、Ａｌなどのゲート電極１１１５が形成されている。前記第２のソース電極と前記ゲート電極１１１５とは離間して形成されている。
【００６９】
また、第１のソース電極１１１２及び第２のソース電極１１１４を同じ導電性材料を用いて形成することによって、異種材料の界面における変形などの劣化や抵抗の増加を抑止することができる。
【００７０】
前記第２のソース電極１１１４上には、前記第２のソース電極１１１４に接続するストラップ１１１６ａが形成されている。前記ストラップ１１１６ａは、例えばＡｌによって構成されている接続プレートである。前記ストラップ１１１６ａは、例えば外部への接続を行うリードフレーム（図示しない）に接続される。前記ゲート電極１１１５上には、前記ゲート電極１１１５に接続するストラップ１１１６ｂが形成されている。前記ストラップ１１１６ｂは、例えば外部への接続を行うリードフレーム（図示しない）に接続される。前記第２の引き出し配線領域の外周縁の表面領域には、逆バイアスを印加した時の空乏層の広がりを抑制するために、Ｎ型ストッパ領域１１１７が形成されている。
【００７１】
ここで、前記ゲート電極１１１５に接続プレートである前記ストラップ１１１６ｂが接続されている例を記載したが、これに限定されず、第１の実施の形態で示したように、ゲートワイヤで接続されていてもかまわない。
【００７２】
次に、図１２乃至図１５を用いて、本実施の形態に記載した図１１に示した半導体装置のゲート配線などの第１及び第２の引き出し配線領域の製造方法について説明する。セル形成領域については、一部省略して記載する。
【００７３】
図１２に示すように、第１の引き出し配線領域の半導体基板１２０１上にＰ型ベース領域１２０２を形成する。続いて、第１及び第２の引き出し配線領域の前記Ｐ型ベース領域１２０２上及び前記半導体基板１２０１上に第１の絶縁膜１２０３ａ，１２０３ｂを形成する。前記第１の絶縁膜１２０３ａ，１２０３ｂ上にポリシリコンを堆積させて、エッチングし、第１及び第２の引き出し配線領域の前記第１の絶縁膜１２０３ａ，１２０３ｂの一部に、第１のゲート配線１２０４ａ，１２０４ｂをそれぞれ形成する。第１のゲート配線１２０４ａ，１２０４ｂの上面及び側面にシリコン窒化膜を形成し、前記シリコン窒化膜をエッチングして、前記第１のゲート配線１２０４ａ，１２０４ｂの上面の一部が露出するような溝部を形成し、第１の層間絶縁膜１２０５ａ，１２０５ｂを形成する。
【００７４】
また、セル形成領域には、ゲート絶縁膜１２０６，トレンチゲート電極１２０７，Ｎ型ソース領域１２０８，第２の層間絶縁膜１２０９から少なくともなるセルを形成する。続いて、Ａｌを堆積してエッチングし、第１及び第２の引き出し配線領域に第２のゲート配線１２１０ａ，１２１０ｂをそれぞれ形成し、セル形成領域には第１のソース電極１２１１を形成する。前記第２の引き出し領域の外周縁の表面領域には、Ｎ型ストッパ領域１２１２が形成されている。
【００７５】
次に、図１３に示すように、第１及び第２の引き出し配線領域にシリコン酸化膜やシリコン窒化膜などの第２の絶縁膜１２１３を堆積させる。
【００７６】
次に、図１４に示すように、レジスト膜を塗布し、レジストパターンを形成して、前記第２のゲート配線１２１０ａを覆うような第２の絶縁膜１２１３ａと前記第２のゲート配線１２１０ｂの上面の一部を露出させるような第２の絶縁膜１２１３ｂを形成する。レジストパターンは、アッシングして除去する。前記第２の絶縁膜１２１３ａ，１２１２ｂの端部は、前記第１のソース電極１２１１上に延在して形成されている。
【００７７】
次に、図１５に示すように、Ａｌを堆積し、前記Ａｌ上にレジスト膜を塗布してレジストパターンを形成し、前記第１のソース電極１２１１上及び前記第１のソース電極１２１１上の絶縁膜膜１２１２ａ，１２１２ｂ上に第２のソース電極１２１３を形成する。前記第２の引き出し配線領域に形成された前記第２のゲート配線１２１０ｂ上及び前記第２の絶縁膜１２１３ｂ上にゲート電極１２１５を形成する。前記ゲート電極１２１５の端部は、前記第１のソース電極１２１０上に形成された前記第２の絶縁膜１２１３ｂ上に延在するように形成する。
【００７８】
前記第２の絶縁膜１２１３ｂは、前記第２のゲート配線１２１０ｂの上面の一部を露出させるよう、形成されているが、前記第２の絶縁膜１２１３ｂのうち、前記第１のソース電極上に延在して形成された前記第２の絶縁膜１２１３ｂと反対側の部分に形成された前記第２の絶縁膜１２１３ｂは、上部に電極を形成する必要がないため、シリコン窒化膜やシリコン酸化膜などよりも硬度の低い膜であってもよく、保護膜として用いられるポリイミドで形成されていてもよい。続いて、セル形成領域上と前記第１の引き出し配線領域上に超音波接合によって、ストラップ１２１６ａを形成し、一方、前記第２の引き出し配線領域に形成された前記ゲート電極上に超音波接合によってストラップ１２１６ｂを形成し、リードフレームに接続する（図示しない）。
【００７９】
図１６に本実施の形態の半導体装置の平面図を示す。ここで、１６０１は半導体基板、１６０２はリードフレーム、１６０３はストラップ、１６０４ａは第１の引き出し配線領域のゲート配線、１６０４ｂは第２の引き出し配線領域のゲート配線を示している。１６０５は、超音波の印加領域である。また、図１６のＣ−Ｃ’断面における概略を示す要部断面図は、第１の実施の形態で示した図９と同じである。
【００８０】
このように、ゲート配線上の絶縁膜の上端よりも第２のソース電極の上端の方が高く、若しくは、ほぼ同じとなるよう形成されているため、超音波接合によってストラップをソース電極に接続する際に、ゲート配線に形成された絶縁膜にかかる衝撃を低減することが可能となる。すなわち、ゲート配線がつぶれてソース電極側へ変形し、ゲート配線とソース電極がショートしたり、ゲート配線上に形成されている絶縁膜が劣化し、ストラップとゲート配線がショートすることを抑止することができ、内部抵抗の上昇を招くことなく、ショート不良をなくすことが可能となる。
【００８１】
前記第２のソース電極は、前記Ｎ型ソース領域上の第１のソース電極の厚さよりも厚く形成されているが、特にこれに限定しない。ストラップを第２のソース電極上に接続する際、その衝撃を吸収するクッション材として、厚く形成されている方の電極に、より力が加わる。第１のソース電極を厚く形成すると、ストラップを第２のソース電極上に接続する際、第１のソース電極がクッション材として働く。したがって、第１のソース電極上及びゲート配線の側壁の絶縁膜にも力が加わり、絶縁膜の劣化につながる。そこで、第２のソース電極を厚く形成した方が、第２のソース電極において衝撃をより多く吸収するため、ストラップを接続する際の衝撃による前記第２の絶縁膜の劣化が生じにくく、好ましい形態であるといえる。
【００８２】
さらに、第２のソース電極が前記ゲート配線に対して間隙をもって形成されているため、上部にストラップを接続する際に、第２のソース電極の端部に特に衝撃が加わって変形することによるショート不良を、抑止することができる。
【００８３】
また、前記第１の引き出し配線領域に形成された前記第２の絶縁膜は、前記第１のソース電極の上面の一部にも延在して形成しているが、前記第２のゲート配線を覆うように形成されていればよい。しかし、前記第１のソース電極の上面の一部にも延在し、前記第１のソース電極の端部を前記第２の絶縁膜で覆うよう形成することによって、パターニングの際の合わせずれによる不良を防止することができるだけでなく、上部にストラップを接続する際、第１のソース電極の端部に衝撃が加わった場合の、変形によるショート不良を抑止することができる。
【００８４】
また、従来の技術では、図２５に示すように、第１の引き出し配線領域と同じ工程で形成された第２の引き出し配線領域は、セル形成領域と並置して形成されており、第２の引き出し配線領域の下には、ＭＯＳＦＥＴなどのセルは形成されていない。図２６（ａ）及び図２６（ｂ）に示すように、対称的な構造のパッケージに対応した半導体チップでは、たとえ、同一寸法のパッケージであっても、半導体チップ２６０１上のゲート電極２６０２の位置が異なるため、搭載する半導体チップ２６０１を個々に設計する必要があるという問題があった。ここで、図２６において、２６０３はソース電極、２６０４はゲート配線である。
【００８５】
また、オン抵抗の低減をはかるために、半導体チップのセル形成領域の面積を広く形成して、セル数を増やし、ソース電極の面積を広く形成する場合、ゲート電極の面積、数、位置、形状などに制約があるという問題があった。また、リードフレームの位置によって、ゲート電極の面積、数、位置、形状などを選択して形成する必要があるという問題があった。
【００８６】
本実施の形態では、第２の引き出し配線領域において、前記ゲート電極と前記第１のソース電極の間には、前記第２の絶縁膜が形成されており、絶縁されている。したがって、第２の引き出し配線領域下の一部に、セル形成領域を設けることができる構成となっているため、ゲート電極の面積の広さにかかわらず、セル形成領域の面積を広く形成することができ、オン抵抗を低減することができる。また、セル形成領域の面積やリードフレームの位置にかかわらず、ゲート電極の面積、数、位置、形状などを選択することができる。すなわち、所望のゲート電極の面積、数、位置、形状などを選択するとともに、セル形成領域の面積を広く形成しオン抵抗を低減することができる。
【００８７】
また、セル形成領域の面積を広く形成しつつ、図１７に示すように、半導体チップの２つの隅部にゲート電極を形成することができ、パッケージに対応してゲート電極の位置が異なる半導体チップ（例えば、図２６（ａ）及び図２６（ｂ））であっても新たな設計を行う必要がない。１７０１は半導体チップ、１７０２はゲート電極、１７０３はソース電極、１７０４はゲート配線である。
【００８８】
また、図１８（ａ）及び図１８（ｂ）に示すように、半導体チップの長辺または短辺と平行な領域にゲート電極を形成し、セル形成領域の面積を広く形成しつつ、ゲート電極の面積を任意に広く形成することができる。このように形成することによって、より容易にストラップ構造で形成することができ、さらに低抵抗化が可能になる。また、ゲート電極とリードフレームとの接続を任意の場所で行うことができるため、位置、大きさなどの自由度が高い半導体装置を形成することができる。
【００８９】
また、第１の引き出し配線領域の第２の絶縁膜と第２の引き出し配線領域の第２の絶縁膜は、同じ工程中に形成することができる。また、セル形成領域の第２のソース電極及び第２の引き出し配線領域のゲート電極も、同じ工程中に形成することができる。
【００９０】
本実施の形態では、トレンチがメッシュ状に形成されたオフセットメッシュトレンチ構造の半導体装置について記載したが、特にこれに限定されず、トレンチがストライプ状に形成されたストライプトレンチ構造の半導体装置であってもよい。また、本実施の形態では、図１１に示すように、第１の引き出し配線領域の構造として、第２のゲート配線上にソース電極を形成していない第１の実施の形態（図１）を適用したが、図１９に示すように、第２のゲート配線上にソース電極を形成した第２の実施の形態（図１０）を適用することも可能である。
【００９１】
以上、第１乃至第３の実施の形態では、超音波接合によってストラップを接合する場合に生じる衝撃による不良について述べたが、それに限定されず、圧接接合などによる衝撃に対しても十分効果を有する。
【００９２】
また、ソース電極が２層の電極層で構成されている例を記載したが、１層の電極層で構成してあってもよいし、３層以上の電極層で構成してもかまわない。また、ソース領域上にソース電極を形成した場合について説明したが、セル形成領域に形成したセルの構造に応じて、ソース電極がドレイン電極，エミッタ電極，コレクタ電極等であってもかまわない。
【００９３】
【発明の効果】
以上、詳述したように、本発明によれば、接続プレートを主電極に直接接続する際に、内部抵抗の上昇を招くことなく、ショート不良を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る図８の半導体装置のＡ−Ａ’における要部断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造工程の一工程を示す要部断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造工程の一工程を示す要部断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造工程の一工程を示す要部断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程の一工程を示す要部断面図である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造工程の一工程を示す要部断面図である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造工程の一工程を示す要部断面図である。
【図８】本発明の第１の実施の形態に係る半導体装置の平面図である。
【図９】本発明の第１及び第３の実施の形態に係る、図８及び図１６の半導体装置のＣ−Ｃ’における要部断面図である。
【図１０】本発明の第２の実施の形態に係る半導体装置の要部断面図である。
【図１１】本発明の第３の実施の形態に係る図１６の半導体装置のＡ−Ａ’−Ｂ−Ｂ’における要部断面図である。
【図１２】本発明の第３の実施の形態に係る半導体装置の製造工程の一工程を示す要部断面図である。
【図１３】本発明の第３の実施の形態に係る半導体装置の製造工程の一工程を示す要部断面図である。
【図１４】本発明の第３の実施の形態に係る半導体装置の製造工程の一工程を示す要部断面図である。
【図１５】本発明の第３の実施の形態に係る半導体装置の製造工程の一工程を示す要部断面図である。
【図１６】本発明の第３の実施の形態に係る半導体装置の平面図である。
【図１７】本発明の第３の実施の形態に係る半導体装置のレイアウトを示す図である。
【図１８】本発明の第３の実施の形態に係る半導体装置の他のレイアウトを示す図である。
【図１９】本発明の第３の実施の形態に係る他の半導体装置の要部断面図である。
【図２０】従来の半導体装置の平面図である。
【図２１】従来の半導体装置の要部断面図である。
【図２２】従来の半導体装置の他の要部断面図である。
【図２３】従来の半導体装置の製造工程の一工程を示す要部断面図である。
【図２４】従来の半導体装置の製造工程の一工程を示す要部断面図である。
【図２５】従来の半導体装置の製造工程の一工程を示す要部断面図である。
【図２６】従来の半導体装置のレイアウトの一例を示す図である。
【符号の説明】
１０１，２０１，８０１，１００１，１１０１，１２０１，１６０１，２００１，２１０１，２２０１，２３０１…半導体基板
１０２，２０２，１００２，１１０２，１２０２，２１０２，２３０２…Ｐ型ベース領域
１０３，２０３，１００３，１１０３，１２０３，２１０３，２２０２，２３０３…第１の絶縁膜
１０４，２０４，１００４，１１０４，１２０４，２１０４，２２０３，２３０４…第１のゲート配線
１０５，１１０５…溝
１０６，１１０６，１２０６…ゲート絶縁膜
１０７，１１０７，１２０７…トレンチゲート電極
１０８，１００５，１１０８，１２０８…Ｎ型ソース領域
１０９，２０５，１００６，１１０９，１２０５，２１０６，２２０４，２３０５…第１の層間絶縁膜
１１０，２０６，１００７，１１１０，１２１０，２１０７，２２０６，２３０５…第２のゲート配線
１１０ａ，２０６ａ，１１１０ｃ…間隙
１１１，１１１１，１２０９…第２の層間絶縁膜
１１２，２０７，１００８，１１１２，１２１１…第１のソース電極
１１３，２０８，１００９，１１１３，１２１３…第２の絶縁膜
１１４，２１０，１０１０，１１１４，１２１４…第２のソース電極
１１５，２１１，８０３，１０１１，１１１６，１２１６，１６０３，２１０９…ストラップ
２０９…レジスト膜
８０２，１６０２，２００３…リードフレーム
８０４，２００５…ゲートワイヤ
８０５，１６０４，１７０４，２００６，２６０４…ゲート配線
８０６，１６０５…超音波の印加領域
１１１５，１２１５，１７０２，２２０７，２３０７，２６０２…ゲート電極
１１１７，１２１２…Ｎ型ストッパ領域
１７０１，２６０１…半導体チップ
１７０３，２００２，２１０５，２２０６，２３０８，２６０３…ソース電極
２００４…ソースワイヤ
２１０８，２２０８，２３１１…保護膜
２２０９，２３０９…ストッパ拡散領域
２３１０…ポリイミド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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