(57)【要約】【課題】ディスターブ電圧の影響に対して耐性の強い不揮発性記憶装置を提供すること。【解決手段】互いに平行に配設された複数のワード線５０と、前記ワード線５０と交差して互いに平行に配設された複数のビット線６０と、前記複数のワード線５０と前記複数のビット線６０との交点のそれぞれに配設された複数のメモリセル１０と、ワード線駆動部２０と、ビット線駆動部３０とを有する。前記複数のメモリセル１０のいずれかの選択メモリセルにデータを書き込むデータ書き込み動作期間内に、前記メモリセル１０に必要な書き込み電圧パルスが複数回印加される。【選択図】        図２
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【特許請求の範囲】
【請求項１】
互いに平行に配設された複数のワード線と、
前記複数のワード線と交差して互いに平行に配設された複数のビット線と、
前記複数のワード線と前記複数のビット線との交点のそれぞれに配設された複数のメモリセルと、
前記複数のワード線を駆動するワード線駆動部と、
前記複数のビット線を駆動するビット線駆動部と、
を有し、
前記複数のメモリセル中の少なくとも一つの選択メモリセルにデータを書き込むデータ書き込み動作期間内に、前記メモリセルに必要な書き込み電圧が複数回印加されることを特徴とする強誘電体記憶装置。
【請求項２】
請求項１において、
前記ワード線駆動部はワード線用印加電圧多重化回路を有し、
前記ワード線用印加電圧多重化回路は、前記選択メモリセルに第１のデータを書き込む際に、絶対値が抗電圧以上の複数の第１の電圧パルスを前記選択メモリセルに印加することを特徴とする強誘電体記憶装置。
【請求項３】
請求項２において、
前記ビット線駆動部はビット線用印加電圧多重化回路を有し、
前記ビット線用印加電圧多重化回路は、前記選択メモリセルに前記第１のデータとは異なる第２のデータを書き込む際に、絶対値が抗電圧以上であって前記第１のパルスとは逆極性の複数の第２の電圧パルスを前記選択メモリセルに印加することを特徴とする強誘電体記憶装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
データ読み出しの際、前記ワード線駆動部は前記選択メモリセルに読み出し用電圧を少なくとも１回印加することを特徴とする強誘電体記憶装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
データ再書き込みの際、前記ビット線駆動部は前記選択メモリセルに再書き込み用電圧を少なくとも１回印加することを特徴とする強誘電体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体記憶装置に関する。
【０００２】
【背景技術】
強誘電体記憶装置として、各メモリセルにトランジスタおよび強誘電体キャパシタ一つずつ配置した１Ｔ／１Ｃセル、あるいは、その各メモリセル毎にさらにリファレンスセルを配置した２Ｔ／２Ｃセルを有するアクティブ型強誘電体記憶装置が知られている。また、より大容量化に適した不揮発性記憶装置として、各メモリセルを１個の強誘電体キャパシタとした強誘電体記憶装置（特許文献１参照）がある。
【０００３】
【特許文献１】
特開平９−１１６１０７号公報
【０００４】
【発明が解決しようとする課題】
従来の強誘電体記憶装置では、非選択メモリセルに印加されるディスターブ電圧の影響により、各メモリセルの分極量が減少してしまうという現象が生じた。分極量の減少によって、読み出しマージンが小さくなってしまうため、各メモリセル内の強誘電体の特性のばらつきによる影響を受けやすいという問題があった。
【０００５】
本発明は、ディスターブ電圧による影響を少なくすることで、安定した動作を可能とする強誘電体記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の不揮発性記憶装置は、互いに平行に配設された複数のワード線と、前記複数のワード線と交差して互いに平行に配設された複数のビット線と、前記複数のワード線と前記複数のビット線との交点のそれぞれに配設された複数のメモリセルと、前記複数のワード線を駆動するワード線駆動部と、前記複数のビット線を駆動するビット線駆動部とを有する。前記複数のメモリセル中の少なくとも一つの選択メモリセルにデータを書き込むデータ書き込み動作期間内に、前記メモリセルに必要な書き込み電圧が複数回印加される。
【０００７】
前記ワード線駆動部はワード線用印加電圧多重化回路を有することができる。前記ワード線用印加電圧多重化回路は、前記選択メモリセルに第１のデータを書き込む際に、絶対値が抗電圧以上の複数の第１の電圧パルスを前記選択メモリセルに印加する動作を含むことができる。
【０００８】
前記ビット線駆動部はビット線用印加電圧多重化回路を有することができる。前記ビット線用印加電圧多重化回路は、前記選択メモリセルに前記第１のデータとは異なる第２のデータを書き込む際に、絶対値が抗電圧以上であって前記第１のパルスとは逆極性の複数の第２の電圧パルスを前記選択メモリセルに複数回印加するように動作することができる。
【０００９】
なお、データ読み出しの際には、前記ワード線駆動部は選択メモリセルに読み出し用電圧を少なくとも１回印加すればよい。また、データ再書き込みの際にも、前記ビット線駆動部は選択メモリセルに再書き込み用電圧を少なくとも１回印加すればよい。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して説明する。
【００１１】
＜一般動作＞
強誘電体記憶装置（以下、ＦｅＲＡＭとも言う。）は、強誘電体のヒステリシス現象を利用した不揮発性記憶装置である。ヒステリシス現象について、強誘電体に印加される電圧と強誘電体の分極値との相関図を図１に示した。図１の縦軸Ｐ（Ｑ）は、強誘電体の分極値（電荷量）を示し、横軸Ｖは、強誘電体に印加される電圧を表す。図１に示されるようなヒステリシスカーブを特徴とする強誘電体は、強誘電体に印加される電圧が０Ｖであっても、分極状態を保存する不揮発性の性質（自発分極とも言う）を有する。この自発分極には、強誘電体に印加される電圧が正の時と負の時とで、２つの分極状態がある。これら２つの分極状態の一方を“０”、他方を“１”にそれぞれ対応させることで、強誘電体を不揮発性記憶装置の記憶媒体として利用することができる。なお、“１”データ書き込み及び“０”データ書き込みを図１のように定義した。
【００１２】
“０”データ書き込みのときは、強誘電体キャパシタに書き込み電圧（例えば電圧Ｖｓ）を印加する。すると、強誘電体キャパシタの分極値は図１のＢ点（またはＤ点）からＡ点へ移動する。書き込み後、強誘電体キャパシタに印加される電圧は０Ｖに設定され、強誘電体キャパシタの分極値は図１のＢ点へ移動する。
【００１３】
“１”データ書き込みのときは、強誘電体キャパシタに書き込み電圧（例えば電圧−Ｖｓ）を印加する。すると、強誘電体キャパシタの分極値は図１のＢ点（またはＤ点）からＣ点へ移動する。書き込み後、強誘電体キャパシタに印加される電圧は０Ｖに設定され、強誘電体キャパシタの分極値は図１のＤ点へ移動する。以上が、強誘電体記憶装置の基本原理である。
【００１４】
＜構成説明＞
図２は、本実施形態における回路図である。メモリセルアレイ１００には、複数のワード線５０が行方向Ｘに沿って配設されている。さらにメモリセルアレイ１００には、複数のビット線６０が列方向Ｙに沿って配設されている。複数のワード線５０及び複数のビット線６０の各交点には、メモリセル１０がそれぞれ配設されている。各メモリセル１０は、１つの強誘電体キャパシタで構成されている。また、複数のワード線５０のそれぞれはワード線駆動部２０に接続され、複数のビット線６０のそれぞれはビット線駆動部３０に接続されている。ワード線駆動部２０には、ワード線用印加電圧多重化回路２００が設けられ、ビット線駆動部３０には、ビット線用印加電圧多重化回路３００が設けられている。
【００１５】
ワード線用印加電圧多重化回路２００は、第１データの書き込み時において、外部からの入力パルスに対し、複数の書き込み印加パルスを生成する。ビット線用印加電圧多重化回路３００も同様に、第２データの書き込み時において、外部からの入力パルスに対し、複数の書き込み印加パルスを生成する。
【００１６】
＜動作説明＞
以下に、本実施形態の動作説明を、“１”データ書き込みと、“０”データ書き込みとの２つのパターンに分けて説明する。
【００１７】
（“１”データ書き込み）
本実施形態では、第１データを例えば“０”データと定義し、第２データを“１”データと定義する。図２のワード線駆動部２０及び図２のビット線駆動部３０のそれぞれに“１”書き込み用信号が入力されると、図２のビット線用印加電圧多重化回路３００は、複数パルスを発生する。この複数パルスはビット線駆動部３０に入力され、ビット線駆動部３０は、選択メモリセルに接続されているビット線６０（以下、選択ビット線と呼ぶ）に“１”データ書き込み用ビット電圧パルス（例えば、Ｖｓ）を複数回、印加する。選択メモリセルに接続されていないビット線６０（以下、非選択ビット線と呼ぶ）は、非選択用ビット電圧（例えば、Ｖｓ／３）に設定される。また、ワード線駆動部２０は、選択メモリセルに接続されているワード線５０（以下、選択ワード線と呼ぶ）に、“１”データ書き込み用ワード電圧（０Ｖ）を印加し続ければよい。選択メモリセルに接続されていないワード線５０（以下、非選択ワード線と呼ぶ）は、非選択用ワード電圧（例えば、２Ｖｓ／３）に設定される。
【００１８】
上記のような電圧印加状態になると、図３に示されるように、選択メモリセルには、“１”データ書き込み電圧パルス（例えば−Ｖｓ）が複数回印加されることになる。なお、図３は、選択メモリに印加される電圧を縦軸として、時間を横軸として記載された“１”データ書き込み時の印加パルス図である。また、本実施形態では、選択ワード線に印加される電圧（０Ｖ）から、選択ビット線に印加される電圧パルス（−Ｖｓ）を引いた値を選択メモリセルに印加される電圧の値として定義した。
【００１９】
図４は、上述のような電圧印加が行われた後に一度、０Ｖ→Ｖｓ→０Ｖ→Ｖｓと電圧を印加した時に得られる強誘電体のヒステリシスカーブが記載された図である。図４の横軸及び縦軸については、図１と同様である。図４のＥ２点及びＦ２点は、抗電圧を示す。通常、Ｅ２点の電圧値とＦ２点の電圧値のそれぞれの絶対値はほぼ同じであるが、図４では、Ｅ２点が明らかに右側にシフトされている。これは、強誘電体の特性の一つであるインプリント現象によるものである。上述されたような、負電圧（−Ｖｓ）方向への複数回の電圧印加が行われると、インプリント現象により、ヒステリシスカーブが正電圧方向（図４の右側）にシフトするのである。このインプリント現象を意図的に起こすことによって、非選択メモリセルへ印加されるディスターブ電圧による影響を緩和することが可能である。この詳細については、後に述べる。
【００２０】
（“０”データ書き込み）
図２のワード線駆動部２０及び図２のビット線駆動部３０のそれぞれに“０”書き込み用信号が入力されると、図２のワード線用印加電圧多重化回路２００が、複数パルスを発生する。この複数パルスは、ワード線駆動部２０に入力され、ワード線駆動部２０は、選択メモリセルに接続されているワード線５０（選択ワード線）に、“０”データ書き込み用ワード電圧パルス（例えば、Ｖｓ）を複数回印加する。選択メモリセルに接続されていないワード線５０（非選択ワード）は、非選択用ワード電圧（例えば、Ｖｓ／３）に設定される。また、ビット線駆動部３０は、選択メモリセルに接続されているビット線６０（選択ビット線）に“０”データ書き込み用ビット電圧（０Ｖ）を印加する。選択メモリセルに接続されていないビット線６０（非選択ビット線）は、非選択用ビット電圧（例えば、２Ｖｓ／３）に設定される。
【００２１】
上記のような電圧印加状態になると、図５に示されるように、選択メモリセルには、“０”データ書き込み電圧パルス（例えばＶｓ）が複数回印加されることになる。なお、図５は、印加される電圧を縦軸として、時間を横軸として記載された“０”データ書き込み時の印加パルス図である。
【００２２】
図６は、上述のような電圧印加が行われた後に一度、０Ｖ→Ｖｓ→０Ｖ→Ｖｓと電圧を印加した時に得られる強誘電体のヒステリシスカーブが記載された図である。図６の横軸及び縦軸については、図１と同様である。図６のＥ３点及びＦ３点は、抗電圧を示す。通常、Ｅ３点の電圧値とＦ３点の電圧値のそれぞれの絶対値はほぼ同じであるが、図６では、Ｆ３点が明らかに左側にシフトされている。これも、上述したインプリント現象によるものである。上述されたような、正電圧（＋Ｖｓ）方向への複数回の電圧印加が行われると、インプリント現象により、ヒステリシスカーブが負電圧方向（図６の左側）にシフトするのである。
【００２３】
なお、ワード線用印加電圧多重化回路２００及びビット線用印加電圧多重化回路３００は、すべての動作（書き込み、読み出し、再書き込み）で動作させても良いが、データ書き込みの時のみ動作させるようにしても良い。
【００２４】
ここで、クロスポイント型記憶装置が破壊読み出し方式である場合、再書き込み動作を必要とする。再書込み動作とは、図１の“１”データ（Ｄ点）を読み出した後に必要である。なぜなら、図１のＤ点の“１”データを読み出すには、Ｄ点からＡ点に移行させる必要があり、“０”データ書き込みと同様の電圧を印加するからである。よって、Ａ点からＢ点，Ｃ点を経てＤ点に戻す再書き込みが必要となる。
【００２５】
ところが、“１”データを記憶している選択メモリセルに読み出し電圧（＋Ｖｓ）を印加する場合には、必ずそれ以前に“１”データ書き込み電圧（−Ｖｓ）が複数回印加されており、インプリント現象によって、図４のようにシフトされている。このため、再書き込み時の電圧の印加は１回としても、ディスターブの影響は少ない。“０”データを記憶している選択メモリに読み出し電圧（−Ｖｓ）を印加する場合も全く同様である。このことから、データ読み出し、再書き込みの動作においては、電圧の印加は１回でも良い。
【００２６】
（比較例との対比）
図７は、比較例における強誘電体のヒステリシスカーブを表した図である。クロスポイント型の記憶装置において問題となるディスターブ電圧は、非選択メモリセルに保存されているデータを破壊してしまう可能性がある。例えば、比較例において、選択ワード線に電圧Ｖｓ、選択ビット線に電圧０Ｖ、非選択ワード線に電圧Ｖｓ／３、非選択ビット線に電圧２Ｖｓ／３が、それぞれ印加されたと仮定する。この“０”データ書き込み時には、非選択ワード線及び非選択ビット線に接続されている非選択メモリセル（電圧−Ｖｓ／３が印加される非選択メモリセル）の中で、“０”データを記憶している非選択メモリセルの分極値は、図７のＡ２からＢ２点へ移動する。その後、非選択メモリセルに印加される電圧が０Ｖに戻されたとき、その分極値は通常、Ａ２点には戻らず、Ｃ２点である。この現象が繰り返されてしまうと、記憶素子（強誘電体）の保持分極量が減少し続け、記憶されているデータを読み出すことができなくなってしまう。なお、“１”データ書き込み時についても、同様の理由から、図７のＡ１点からＢ１点に移動した後、Ａ１点には戻らず、Ｃ１点に移動する。
【００２７】
ところが、本実施形態では、図４及び図６に示すように“０”  及び“１”データ書き込みのいずれの場合も意図的にインプリント現象を起こし、強誘電体のヒステリシスをシフトさせているのである。こうして、上記のようなディスターブ電圧による影響を緩和することが可能である。
【００２８】
図８は、本実施形態にて“１”データ書き込みが行われた強誘電体のヒステリシスカーブである。このとき、選択ワード線には“１”データ書き込み用ワード電圧（例えば、０Ｖ）、非選択ワード線には非選択用ワード電圧（例えば、２Ｖｓ／３）、選択ビット線には  “１”データ書き込み用ビット電圧（例えば、Ｖｓ）、非選択ビット線には非選択用ビット電圧（例えば、Ｖｓ／３）がそれぞれ印加される。ところが、ビット線用印加電圧多重化回路３００により、図３に示すように電圧−Ｖｓのパルスが複数回印加され、図８のヒステリシスカーブは右側にシフトされている。これにより、電圧（＋Ｖｓ／３）が印加される非選択メモリセルの中で、“１”データを記憶している非選択メモリセルの分極値は、図８のヒステリシスカーブのＡ３点からＢ３点へ移動し、書き込み終了後、Ｂ３点からＣ３点に戻る。比較例の図７と本実施形態の図８を比較すると、差分（Ａ２−Ｃ２）の絶対値は差分（Ａ３−Ｃ３）の絶対値より明らかに大きく、分極値の減少量が大幅に異なるのがわかる。
【００２９】
図９は、本実施形態にて“０”データ書き込みが行われているときのヒステリシスカーブである。このとき、選択ワード線には“０”データ書き込み用ワード電圧（例えば、Ｖｓ）、非選択ワード線には非選択用ワード電圧（例えば、Ｖｓ／３）、選択ビット線には  “０”データ書き込み用ビット電圧（例えば、０Ｖ）、非選択ビット線には非選択用ビット電圧（例えば、２Ｖｓ／３）がそれぞれ印加される。ところが、ワード線用印加電圧多重化回路２００により、図５に示す電圧（＋Ｖｓ）のパルスが複数回印加され、図９のヒステリシスカーブは左側にシフトされている。これにより、電圧（−Ｖｓ／３）が印加される非選択メモリセルの中で、“０”データを記憶している非選択メモリセルの分極値は、図９のヒステリシスカーブのＡ４点からＢ４点へ移動し、書き込み終了後、Ｂ４点からＣ４点に戻る。比較例の図７と本実施形態の図９を比較すると、（Ａ２−Ｃ２）の絶対値は（Ａ４−Ｃ４）の絶対値より明らかに大きく、分極値の減少量が大幅に異なるのがわかる。
【００３０】
以下の表１に、比較例と本実施形態のそれぞれについての非選択メモリセル容量とビット線電位マージンを測定した結果を示す。図７のＢ１点、Ｂ２点、図８のＢ３点、図９のＢ４点のそれぞれにおいて、非選択メモリセル容量（各点における勾配）とビット線電位マージンを測定した。
【００３１】
【表１】
2004288276.tif 000003
【００３２】
上記の表から、“１”書き込み、“０”書き込みのどちらの動作であっても、一実施形態の非選択メモリセル容量の値は、比較例の非選択メモリセル容量の値の半分以下になり、本実施形態のビット線電位マージンの値は、比較例のビット線電位マージンの値の倍以上となっていることがわかる。ビット線電位マージンが大きいということは、強誘電体の分極量の減少が少ないということになるので、本実施形態の効果が測定結果からわかる。
【００３３】
ここで、ビット線電位マージンが大きいということは、電荷検出量が大きいということであり、逆にこの値を規定すれば、よりクロスポイントの数を増やすことができるということである。すなわち、初期ヒステリシス特性が同じであっても、本発明の動作方法では従来よりも大容量化が図れることになる。
【００３４】
以上のことから、本実施形態は、ディスターブ電圧による影響に対して、非常に耐性のある不揮発性記憶装置を提供できる。
【００３５】
また、ワード線用印加電圧多重化回路２００及びビット線用印加電圧多重化回路３００を追加するだけで上記のような作用効果を得ることができるため、従来の装置に容易に組み込むことが可能である。これは、製造コスト削減にも貢献する。
【００３６】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００３７】
上述した実施形態は、「Ｖｓ／３動作」に関するものであったが、クロスポイント型ＦｅＲＡＭの動作方法として「Ｖｓ／２動作」等であっても良い。「Ｖｓ／２動作」の場合、ヒステリシス特性の角型性が担保されない限り、一般にディスターブによる劣化は「Ｖｓ／３動作」に比べ顕著となる。しかし、この場合にも本発明の動作方法を用いれば、ティスターブによる劣化を低減できる。
【図面の簡単な説明】
【図１】強誘電体のヒステリシス曲線を示した図である。
【図２】本発明の一実施形態に係る強誘電体記憶装置の回路図である。
【図３】本発明の一実施形態に係る第２データ書き込み時の印加波形図である。
【図４】本発明の一実施形態に係る第２データ書き込み時のヒステリシス曲線を示した図である。
【図５】本発明の一実施形態に係る第１データ書き込み時の印加波形図である。
【図６】本発明の一実施形態に係る第１データ書き込み時のヒステリシス曲線を示した図である。
【図７】比較例に係る強誘電体のヒステリシス曲線を示した図である。
【図８】本発明の一実施形態に係る第２データ書き込み時のディスターブの低減効果を説明するための図である。
【図９】本発明の一実施形態に係る第１データ書き込み時のディスターブの低減効果を説明するための図である。
【符号の説明】
１０  メモリセル、２０  ワード線駆動部、３０  ビット線駆動部、５０  ワード線、６０  ビット線、１００  メモリセルアレイ、２００  ワード線用印加電圧多重化回路、３００  ビット線用印加電圧多重化回路
【図１】
2004288276.tif 000004
【図２】
2004288276.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
2004288276.tif 000009
【図７】
2004288276.tif 000010
【図８】
2004288276.tif 000011
【図９】
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