(57)【要約】【課題】半導体基板の主面をメッシュパターンに区切り、前記メッシュパターンを構成する各セルに同じＭＯＳトランジスタが配置されてなる半導体装置において、各セルにＥＳＤサージ耐量と耐圧が最適化されたＭＯＳトランジスタが形成されてなる半導体装置を提供することにある。【解決手段】メッシュパターンの各セルに同じＭＯＳトランジスタ１０１が配置されてなる半導体装置２００において、セルの面積をＳｃ［ｃｍ２］、中間濃度領域６の第１導電型不純物のドーズ量をＤｄ［／ｃｍ２］、ドレイン領域５とドレイン電極１４のコンタクト４０の外周長さをＬｄ［ｃｍ］、電子の飽和速度をＶｓ［ｃｍ／ｓ］、電子の素電荷をＱｅ［Ｃ］とした時、（Ｌｄ／Ｓｃ）×Ｖｓ×Ｄｄ×Ｑｅ＞２×１０４［Ａ／ｃｍ２］を満足する半導体装置２００とする。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
半導体基板の主面をメッシュパターンに区切り、前記メッシュパターンを構成する各セルに同じＭＯＳトランジスタが配置されてなる半導体装置において、
前記ＭＯＳトランジスタは、第１導電型の半導体層を有した基板と、前記半導体層の表層部に形成された第２導電型のベース領域と、前記ベース領域の表層部に形成された第１導電型のソース領域と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第１導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極と、前記半導体層の表層部で前記ドレイン領域と前記ベース領域との間に配置され、前記半導体層よりも高濃度で前記ドレイン領域より低濃度である第１導電型の中間濃度領域とを備えてなり、
前記セルの面積をＳｃ［ｃｍ２］、前記中間濃度領域の第１導電型不純物のドーズ量をＤｄ［／ｃｍ２］、前記ドレイン領域と前記ドレイン電極のコンタクトの外周長さをＬｄ［ｃｍ］、電子の飽和速度をＶｓ［ｃｍ／ｓ］、電子の素電荷をＱｅ［Ｃ］とした時、
2004095761.tif 000003
であることを特徴とする半導体装置。
【請求項２】
前記セルは、前記ソース領域が形成されるソースセルと前記ドレイン領域が形成されるドレインセルが連結して構成され、
前記ソースセルと前記ドレインセルは同じ大きさの正方形からなり、
前記正方形の一辺をＷｃ［ｃｍ］とした時、
2004095761.tif 000004
であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドレイン領域と前記ドレイン電極のコンタクトが正方形であり、
前記正方形の一辺をＷｄ［ｃｍ］とした時、
2004095761.tif 000005
であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ソースセルとドレインセルの正方形の一辺Ｗｃ［ｃｍ］が、
2004095761.tif 000006
であることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記中間濃度領域の第１導電型不純物のドーズ量Ｄｄ［／ｃｍ２］が、
2004095761.tif 000007
であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の主面をメッシュパターンに区切り、前記メッシュパターンを構成する各セルに同じＭＯＳトランジスタが配置されてなる半導体装置に関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】特開２００１−３５２０７０号公報
半導体によるパワー素子の一つに、例えば、特開２００１−３５２０７０号公報に開示されている横型ＭＯＳＦＥＴ（ＬＤＭＯＳ）がある。
【０００４】
ＬＤＭＯＳによるパワー素子は、一般的に数万〜数十万の小さなＬＤＭＯＳが並列に接続された構成となっており、これらのＬＤＭＯＳを同時に動作させることで、パワー素子は出力を得ている。これら多数のＬＤＭＯＳを半導体基板上に構成する場合には、半導体基板の主面をメッシュパターンに区切り、メッシュパターンを構成している各セルに、同じ大きさのＬＤＭＯＳを配置するのが一般的である。従って、パワー素子を構成するＬＤＭＯＳはすべて同じ大きさであり、原則的にはすべてのＬＤＭＯＳで同じ大きさの電流が流れる。
【０００５】
しかしながら、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ、静電気放電）サージのように瞬間的に大電流が流れようとする場合には、配線長さ等の違いによりすべてのＬＤＭＯＳで同じ大きさの電流を流すことができず、一部のＬＤＭＯＳに局所的に大電流が流れて素子破壊が生じたり、ＬＤＭＯＳに接続された配線が溶断されたりするという問題が発生する。このため、ＬＤＭＯＳによるパワー素子はＥＳＤサージ耐量の向上が要望され、特に自動車用の応用分野では、１０ｋＶ／ｍｍ２程度という高いＥＳＤサージ耐量が要望されている。また、近年ではさらに高い１５ｋＶ／ｍｍ２程度のＥＳＤサージ耐量まで要望されるようになった。
【０００６】
図５に、ＥＳＤサージ耐量と単位面積当たりの最大電流の関係を示す。１０ｋＶ／ｍｍ２のＥＳＤサージ耐量では、１．３×１０４Ａ／ｃｍ２の電流を流せることが必要である。また、１５ｋＶ／ｍｍ２のＥＳＤサージ耐量では、１．８×１０４Ａ／ｃｍ２の電流を流せることが必要である。
【０００７】
このＬＤＭＯＳのＥＳＤサージ耐量を向上する方法として、図６に示すＬＤＭＯＳ１００の構造が、特開２００１−３５２０７０に開示されている。このＬＤＭＯＳ１００は、ｐ型シリコン基板２、絶縁層３、ｎ型層１からなるＳＯＩ基板に形成されている。このＬＤＭＯＳ１００においては、ｎ＋型ドレイン領域５を囲むように、ｎ型層１よりも高濃度に形成され、ｎ＋型ドレイン領域５に近づくほど高濃度となるｎ型領域６が配置されている。さらに、ｎ＋型ソース領域８に隣接配置されるｐ＋型コンタクト領域９が、ｎ＋型ソース領域８の下部まで入り込むように形成されている。尚、図６において、符号４はＬＯＣＯＳ酸化膜、符号１０はゲート絶縁膜、符号１１はゲート電極、符号１２は層間絶縁膜、符号１３はソース電極、符号１４はドレイン電極である。
【０００８】
【発明が解決しようとする課題】
図６に示すＬＤＭＯＳ１００を１セルとするパワー素子においては、ｎ＋型ドレイン領域５を取リ囲むｎ型領域６と、ｎ＋型ソース領域８の下部まで入り込むｐ＋型コンタクト領域９とを配置することで、ＬＤＭＯＳ１００のＥＳＤサージ耐量を向上している。
【０００９】
一方、ｎ型領域６の配置によって実質的にドレイン領域がソース領域に近づくために、ＬＤＭＯＳ１００の耐圧は低下する。そこで、ＬＤＭＯＳ１００の耐圧を確保するために、各拡散領域の他の条件は同じにして単純にセルピッチを広げてドレイン領域とソース領域を離すようにすると、ＥＳＤサージ耐量は再び低下し、一部のセルに電流集中が起こってドレインが破壊した。これは、セルピッチを広げてＬＤＭＯＳ１００を大きくしたことから、１個のＬＤＭＯＳ１００に印加される電流が増大したことによると考えられる。
【００１０】
このように、ＥＳＤサージ耐量と耐圧は相反する特性であることが判明したため、図６に示すＬＤＭＯＳ１００の適用にあたっては、ＥＳＤサージ耐量と耐圧を両立させ、最適化させる必要が生じた。
【００１１】
そこで本発明の目的は、半導体基板の主面をメッシュパターンに区切り、前記メッシュパターンを構成する各セルに同じＭＯＳトランジスタが配置されてなる半導体装置において、各セルにＥＳＤサージ耐量と耐圧が最適化されたＭＯＳトランジスタが形成されてなる半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
請求項１に記載の発明は、半導体基板の主面をメッシュパターンに区切り、前記メッシュパターンを構成する各セルに同じＭＯＳトランジスタが配置されてなる半導体装置において、前記ＭＯＳトランジスタは、第１導電型の半導体層を有した基板と、前記半導体層の表層部に形成された第２導電型のベース領域と、前記ベース領域の表層部に形成された第１導電型のソース領域と、前記半導体層の表層部において、前記ベース領域から離間するように配置された第１導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域に接続されたソース電極と、前記ドレイン領域に接続されたドレイン電極と、前記半導体層の表層部で前記ドレイン領域と前記ベース領域との間に配置され、前記半導体層よりも高濃度で前記ドレイン領域より低濃度である第１導電型の中間濃度領域とを備えてなり、前記セルの面積をＳｃ［ｃｍ２］、前記中間濃度領域の第１導電型不純物のドーズ量をＤｄ［／ｃｍ２］、前記ドレイン領域と前記ドレイン電極のコンタクトの外周長さをＬｄ［ｃｍ］、電子の飽和速度をＶｓ［ｃｍ／ｓ］、電子の素電荷をＱｅ［Ｃ］とした時、（Ｌｄ／Ｓｃ）×Ｖｓ×Ｄｄ×Ｑｅ＞２×１０４［Ａ／ｃｍ２］であることを特徴としている。
【００１３】
自動車用に用いられる半導体装置では、ＥＳＤサージ耐量試験において１５ｋＶ／ｍｍ２のＥＳＤサージ耐量が必要であり、このＥＳＤサージ耐量では最大２×１０４Ａ／ｃｍ２程度のサージ電流が流れる。
【００１４】
本発明によれば、耐圧を確保できるセルの面積Ｓｃ［ｃｍ２］と中間濃度領域のドーズ量Ｄｄ［／ｃｍ２］の組み合せにおいて、当該半導体装置に単位面積当たりのサージ電流２×１０４Ａ／ｃｍ２を印加しても、ＭＯＳトランジスタのドレイン近傍で電子の走行速度が飽和することがない。従って、本発明の半導体装置は、ＥＳＤサージ耐量と耐圧が最適化されたＭＯＳトランジスタが前記各セルに形成された半導体装置とすることができる。また、本発明の半導体装置は、自動車用に用いられても必要なＥＳＤサージ耐量が確保された半導体装置とすることができる。
【００１５】
請求項２に記載の発明は、前記セルが、ソース領域が形成されるソースセルとドレイン領域が形成されるドレインセルが連結して構成され、ソースセルとドレインセルは同じ大きさの正方形からなり、前記正方形の一辺をＷｃ［ｃｍ］とした時、｛Ｌｄ／２×（Ｗｃ×Ｗｃ）｝×Ｖｓ×Ｄｄ×Ｑｅ＞２×１０４［Ａ／ｃｍ２］であることを特徴としている。
【００１６】
これによれば、前記のように各セルに形成されるＭＯＳトランジスタのＥＳＤサージ耐量と耐圧が最適化されると共に、正方形で同じ大きさのソースセルとドレインセルを格子模様に配置して、無駄なスペースを無くすことができる。これによって、半導体装置を小型化することができる。
【００１７】
請求項３に記載の発明は、前記ドレイン領域と前記ドレイン電極のコンタクトが正方形であり、前記正方形の一辺をＷｄ［ｃｍ］とした時、｛２×Ｗｄ／（Ｗｃ×Ｗｃ）｝×Ｖｓ×Ｄｄ×Ｑｅ＞２×１０４［Ａ／ｃｍ２］であることを特徴としている。
【００１８】
これによれば、前記のように各セルに形成されるＭＯＳトランジスタのＥＳＤサージ耐量と耐圧が最適化されると共に、ドレイン領域とドレイン電極の正方形のコンタクトから、電流を正方形の各辺に垂直に均等に流すことができる。これによって、ドレインの正方形コンタクトの四方を均等に用いることができる。
【００１９】
請求項４に記載の発明は、前記ソースセルとドレインセルの正方形の一辺Ｗｃ［ｃｍ］が、９×１０−４≦Ｗｃ≦１４×１０−４であることを特徴としている。
【００２０】
この範囲において、正方形のソースセルとドレインセルからなり、自動車用に必要なＥＳＤサージ耐量と耐圧を有するＭＯＳトランジスタを選択することができ、これを各セルに配置して、必要なＥＳＤサージ耐量と耐圧を有する半導体装置とすることがでる。
【００２１】
請求項５に記載の発明は、前記中間濃度領域の第１導電型不純物のドーズ量Ｄｄ［／ｃｍ２］が、２×１０１３≦Ｄｄ≦１×１０１４であることを特徴としている。これにより、半導体層とドレイン領域の間において、中間濃度領域の第１導電型不純物の濃度を、適度に設定することができる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を、図に基づいて説明する。
【００２３】
図１（ａ）は、本発明の半導体装置２００の構造を示す平面模式図であり、図１（ｂ）は、図１（ａ）におけるＡ−Ａ’線に沿った断面模式図である。
【００２４】
図１（ａ）に示すように、半導体装置２００では、半導体基板１の主面がメッシュに区切られ、一辺の長さがＷｃ［ｃｍ］の正方形セルに分割されている。　分割された正方形セルは、ＭＯＳトランジスタのソース領域が形成されるソースセル２０，２１と、ドレイン領域が形成されるドレインセル３０，３１で構成され、これらが図のように格子模様に配置されている。また、格子模様に配置されたソースセル２０，２１とドレインセル３０，３１の隣り合ったセルを一組として、例えば、ソースセル２０とドレインセル３０からＭＯＳトランジスタ１０１が構成される。このように、正方形で同じ大きさのソースセル２０，２１とドレインセル３０，３１を格子模様に配置することで、無駄なスペースを無くすことができる。また、これによって、半導体装置２００を小型化することができる。
【００２５】
本実施形態の半導体装置２００に形成されているＭＯＳトランジスタ１０１は、図１（ｂ）に示すように、ＬＤＭＯＳである。図１（ｂ）のＬＤＭＯＳ１０１の構造は、図６に示したＬＤＭＯＳ１００と同じであり、図６のＬＤＭＯＳ１００と同様の部分については同一の符号を付け、その説明は省略する。尚、図１（ｂ）においては、簡単化のために、図６にあるゲート絶縁膜１０の図示は省略してある。また、図１（ａ），（ｂ）の符号９ａは、高濃度ｐ＋型領域である。ソース電極１３のコンタクト５０は正方形で、高濃度ｐ＋型領域９ａの面積より大きくして、高濃度ｐ＋型領域９ａおよびｎ＋型ソース領域８を共通に接続している。
【００２６】
本実施形態のＬＤＭＯＳ１０１では、ｎ＋型ドレイン領域５とドレイン電極１４のコンタクト４０は、一辺がＷｄ［ｃｍ］の正方形とした。これによって、コンタクト４０から、電流を正方形の各辺に垂直に均等に流すことができる。従って、正方形のコンタクト４０の四方を均等に用いることができる。
【００２７】
本実施形態の半導体装置２００においては、必要とするサージ許容電流２×１０４Ａ／ｃｍ２に対して、ＬＤＭＯＳ１０１の１個のセル面積をＳｃ［ｃｍ２］、中間濃度領域６のドーズ量Ｄｄ［／ｃｍ２］、ｎ＋型ドレイン領域５とドレイン電極１４のコンタクト４０の外周長さＬｄ［ｃｍ］が以下のように規定される。
【００２８】
【数６】（Ｌｄ／Ｓｃ）×Ｖｓ×Ｄｄ×Ｑｅ＞２×１０４　［Ａ／ｃｍ２］
ここで、Ｖｓ［ｃｍ／ｓ］は電子の飽和速度、Ｑｅ［Ｃ］は電子の素電荷である。
【００２９】
本実施形態のＬＤＭＯＳ１０１の場合には、一辺がＷｃ［ｃｍ］の正方形セルが２個連結して１個のＬＤＭＯＳ１０１が構成されているので、ＬＤＭＯＳ１０１の１個のセル面積は、Ｓｃ＝２×（Ｗｃ×Ｗｃ）［ｃｍ２］となる。従って、数式６は以下のようになる。
【００３０】
【数７】｛Ｌｄ／２×（Ｗｃ×Ｗｃ）｝×Ｖｓ×Ｄｄ×Ｑｅ＞２×１０４　［Ａ／ｃｍ２］
また、本実施形態のＬＤＭＯＳ１０１の場合には、ｎ＋型ドレイン領域５とドレイン電極１４のコンタクト４０は、一辺がＷｄ［ｃｍ］の正方形であるので、コンタクト４０の外周長さＬｄ＝４×Ｗｄ［ｃｍ］となる。従って、数式７は以下のようになる。
【００３１】
【数８】｛２×Ｗｄ／（Ｗｃ×Ｗｃ）｝×Ｖｓ×Ｄｄ×Ｑｅ＞２×１０４　［Ａ／ｃｍ２］
上記の数式６〜８は、半導体装置２００に印加される単位面積当たりのサージ電流Ｉｓによって、ドレインが破壊されないように考慮して導いたものである。
【００３２】
従来課題で説明した耐圧を確保するためにセルサイズを大きくした場合に起きるドレインでの電流集中は、中間濃度領域６の不純物電子が速度飽和を起こした結果であると推察する。サージ電流Ｉｓが大きくなると、一部のセルで中間濃度領域６の不純物電子の速度飽和が起きて、不純物電子がそれ以上の電流を運ぶことができなくなる。さらに大きな電流を流そうとすると、不純物が供給できる電子より多くの電子が発生して電荷バランスが崩れ、負の空間電荷が発生する。負の空間電荷が発生すると、ドレイン−ソース間の電圧は低下し、このセルでは負性抵抗を示すようになる。ＬＤＭＯＳが負性抵抗の領域に入ると、正帰還がかかって電流集中が起こり破壊にいたる。
【００３３】
そこで本発明では、最も電流の集中するドレインコンタクト端で電子速度飽和が起こらないように、数式６〜８の左辺で、中間濃度領域６の不純物から与えられる電子が速度飽和下で流すことのできる単位面積当たりの最大電子電流に相当する量を定義した。従って、数式６〜８の条件は、前記のように定義した最大電子電流が、単位面積当たりのサージ電流Ｉｓを超えないことを意味する。
【００３４】
これによって、数式６〜８が成り立つ範囲のサージ電流Ｉｓでは、中間濃度領域６において、電子電流の速度飽和は起きない。このため、中間濃度領域６の不純物電子がサージ電流Ｉｓを運びきれなくて電荷バランスを崩すことも無く、一部のセルに電流が集中してドレインが破壊されることもないと考察した。
【００３５】
次に、具体的な数値で、本実施形態を説明する。サージ許容電流２×１０４Ａ／ｃｍ２の半導体装置２００を実現する場合を考える。電子の素電荷Ｑｅは、１．６０×１０−１９Ｃであり、電子の飽和速度Ｖｓは、一般的に１．０７×１０７ｃｍ／ｓとすることができる。また、中間濃度領域６のドーズ量Ｄｄは、５×１０１３／ｃｍ２とする。
【００３６】
図１（ａ）において、ソースセル２０及びドレインセル３０の正方形の一辺Ｗｃが１１μｍで、ドレインコンタクト３１の正方形の一辺Ｗｄが２．４μｍの場合、数式８の左辺は３．３９×１０４Ａ／ｃｍ２となり、これらの組み合せにおいては数式８を満たす。
【００３７】
図１（ａ）において、ソースセル２０及びドレインセル３０の正方形の一辺Ｗｃが１３μｍで、ドレインコンタクト３１の正方形の一辺Ｗｄが３．４μｍの場合、数式８の左辺は３．４４×１０４Ａ／ｃｍ２となる。また、Ｗｄが２．４μｍの場合は、数式８の左辺は２．４３×１０４Ａ／ｃｍ２となる。従って、これらの組み合せにおいても数式８を満たす。一方、Ｗｃが１３μｍで、Ｗｄを１．４μｍと小さくした場合、数式８の左辺は１．４２×１０４Ａ／ｃｍ２となる。従って、この組み合せにおいては数式８を満たさない。
【００３８】
図２は、Ｗｃが１３μｍで、Ｗｄが１．４μｍ、２．４μｍ、３．４μｍの場合におけるＥＳＤサージ耐量の測定結果である。図のように、数式８を満たすＷｄが２．４μｍおよび３．４μｍの場合には、ＥＳＤサージ耐量が１５ｋＶ／ｍｍ２となり、自動車搭載用の半導体装置に必要な基準を満たす。
【００３９】
図３（ａ），（ｂ）は、Ｗｃが１３μｍで、Ｗｄが１．４μｍおよび３．４μｍの場合のドレイン領域における電流電圧特性Ｉｄ―Ｖｄのシミュレーション結果である。
【００４０】
ＬＤＭＯＳの破壊を防止するためには、負性抵抗領域になる電流Ｉｄができるだけ大きいことが望ましい。図３（ａ），（ｂ）では、耐圧は６０Ｖ程度でどちらもほぼ等しいにもかかわらず、Ｗｄが１．４μｍの場合にはＩｄが０．１８以上で負性抵抗が発生するのに対し、Ｗｄが３．４μｍの場合にはＩｄが０．５８以上で負性抵抗が発生する。従って、Ｗｄが３．４μｍの場合は、Ｗｄが１．４μｍの場合に較べて電流能力が３倍以上高くなっている。
【００４１】
図４は、Ｗｃが９、１１、１３、１４μｍの各々の場合において、ＷｄおよびＤｄが異なるＬＤＭＯＳで、数式８を満たすものについて、ＥＳＤサージ耐量と耐圧の関係を測定した結果である。いずれもＥＳＤサージ耐量が１５ｋＶ／ｍｍ２以上あり、９×１０−４≦Ｗｃ≦１４×１０−４［ｃｍ］のものについては、自動車搭載用の半導体装置に必要な基準を満たすことができる。
【００４２】
以上の実施形態では、中間濃度領域の第１導電型不純物のドーズ量Ｄｄが５×１０１３／ｃｍ２の場合について説明したが、言うまでもなく、Ｄｄはこの値に限らない。中間濃度領域６のＤｄは、半導体層１とドレイン領域５の間において第１導電型不純物の濃度を適度に設定できる、２×１０１３／ｃｍ２以上で１×１０１４／ｃｍ２以下の範囲が望ましい。
【００４３】
また本実施形態では、ソースセル２０とドレインセル３０は一辺の長さがＷｃの正方形で、ドレインコンタクト４０は一辺の長さがＷｄの正方形の場合について、具体的に説明した。しかしながら、これは例示である。本発明は、ＭＯＳトランジスタが形成されるセルの面積Ｓｃ［ｃｍ２］と、中間濃度領域の第１導電型不純物のドーズ量Ｄｄ［／ｃｍ２］と、ドレインコンタクトの外周長さＬｄ［ｃｍ］とを数式６のように規定することで、前記の説明と同様の効果を得ることができる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の半導体装置の構造を示す平面図であり、（ｂ）は（ａ）におけるＡ−Ａ’線に沿った断面図である。
【図２】Ｗｃが１３μｍの場合におけるＥＳＤサージ耐量の測定結果である。
【図３】Ｗｃが１３μｍの場合のドレイン領域における電流電圧特性のシミュレーション結果で、（ａ）はＷｄが１．４μｍの場合で、（ｂ）はＷｄが３．４μｍの場合である。
【図４】各Ｗｃについて、ＷｄおよびＤｄが異なるＬＤＭＯＳで数式８を満たすものについて、ＥＳＤサージ耐量と耐圧の関係を測定した結果である。
【図５】ＥＳＤサージ耐量と単位面積当たりの最大電流の関係を示す図である。
【図６】従来のＬＤＭＯＳ１００の構造を示す断面図である。
【符号の説明】
１００，１０１　ＭＯＳトランジスタ（ＬＤＭＯＳ）
２００　半導体装置
２０，２１　ドレインセル
３０，３１　ソースセル
１　半導体基板（ｎ型層）
４　ＬＯＣＯＳ酸化膜
５　ｎ＋型ドレイン領域
６　ｎ型領域
７　ｐ型ベース領域
８　ｎ＋型ソース領域
９　ｐ＋型コンタクト領域
９ａ　高濃度ｐ＋型領域
１０　ゲート絶縁膜
１１　ゲート電極
１２　層間絶縁膜
１３　ソース電極
１４　ドレイン電極
４０，５０　コンタクト
【図１】
2004095761.tif 000008
【図２】
2004095761.tif 000009
【図３】
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【図４】
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【図５】
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【図６】
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