(57)【要約】【課題】バーストモードでのリード時にデータ読み出し信号の遅れに対応してデータ出力パルスを生成し、出力データの信頼性を向上させる半導体記憶装置を提供する。【解決手段】データ出力パルス制御回路１０は、内部クロック生成回路８が出力する内部クロック信号ＮＣＬＫに応じて順次活性化される複数のデータ出力パルスＤＰ１〜ＤＰ４を別々に出力する際に、最初のデータ出力パルスＤＰ１のＨレベル開始を内部クロック信号ＮＣＬＫの立ち下りに応じて行い、最初のデータ出力パルスＤＰ１のＨレベル終了をデータ読み出し信号ＣＬのＨレベル終了タイミングに応じて行う。データ出力回路７は、データ読み出し回路５がメモリセルアレイ４から読み出した複数のデータ１Ｎ〜４Ｎを保持し、データ出力パルスＤＰ１〜ＤＰ４に応じて保持した複数のデータ１Ｎ〜４Ｎを順次選択して出力データ１Ｄ〜４Ｄとして出力する。【選択図】  図１
2004288261.tif 000002
【特許請求の範囲】
【請求項１】
バーストモード機能を備え、外部から入力される外部クロック信号に同期して動作する同期型の半導体記憶装置であって、
データを記憶するメモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイからデータを読み出す動作を指示するリードコマンド信号および前記メモリセルアレイからデータを読み出すタイミングを指示するデータ読み出し信号の活性化を行う制御信号生成手段と、
前記リードコマンド信号が活性化されて設定時間後に前記外部クロック信号に同期した内部クロック信号を生成する内部クロック生成手段と、
前記内部クロック信号に応じて順次活性化される複数のデータ出力パルスを別々に出力する際に、最初のデータ出力パルスの活性化開始を前記内部クロック信号の変化に応じて行い、最初のデータ出力パルスの活性化終了を前記データ読み出し信号の活性化タイミングに応じて行うデータ出力パルス制御手段と、
前記データ読み出し信号に応じて前記メモリセルアレイの中より外部から入力される外部アドレスで特定される前記メモリセルから１度に複数のデータを読み出すデータ読み出し手段と、
前記データ読み出し手段が前記メモリセルアレイから読み出した前記複数のデータを保持し、前記複数のデータ出力パルスに応じて保持した前記複数のデータを順次選択して出力するデータ出力手段と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記内部クロック信号の変化に応じて活性化を開始し、前記データ読み出し信号の活性化タイミングに応じて活性化を終了するパルス幅拡張信号を生成するパルス幅拡張手段を更に具備し、
前記データ出力パルス制御手段は、前記パルス幅拡張手段が出力する前記パルス幅拡張信号を基に、前記最初のデータ出力パルスの活性化開始を前記内部クロック信号の変化に応じて行い、最初のデータ出力パルスの活性化終了を前記データ読み出し信号の活性化タイミングに応じて行うことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記内部クロック手段が出力する前記内部クロック信号の変化に応じてカウントアップされる内部アドレス信号を生成するアドレスカウント手段を更に具備し、
前記データ出力パルス制御手段は、前記アドレスカウント手段が出力する前記内部アドレス信号のカウントアップに応じて活性化する前記データ出力パルスを順次切り換えること
を特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記アドレスカウント手段は、最初のカウントアップ動作のタイミングを前記データ読み出し信号の活性化タイミングに応じて調整することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記バーストモードにおいて連続して読み出すデータ数が設定できる場合に、前記データ出力パルス制御手段は、前記バーストモードの設定に応じた数のデータ出力パルスを出力し、
前記データ読み出し手段は、前記メモリセルアレイより前記バーストモードの設定に応じた数のデータを１度に読み出すことを特徴とする請求項１から請求項４のいずれか１項に記載の半導体記憶装置。
【請求項６】
バーストモードにおいて連続して読み出すデータ数が設定できる場合に、前記アドレスカウント手段は、前記バーストモードの設定に応じた数で内部アドレス信号のカウントアップを行うことを特徴とする請求項３または請求項４に記載の半導体記憶装置。
【請求項７】
前記設定時間が前記外部クロック信号のクロック数で設定される場合に、前記内部クロック生成手段は、前記リードコマンド信号が活性化されて前記設定されたクロック数後に前記外部クロックに同期した前記内部クロック信号を生成することを特徴とする請求項１から請求項６のいずれか１項に記載の半導体記憶装置。
【請求項８】
前記データ読み出し手段が１回の前記リードコマンド信号に応じて前記メモリセルアレイから２回データを読み出すために、前記制御信号生成手段が２回活性化されるデータ読み出し信号を出力する場合に、前記２回活性化されるデータ読み出し信号における１回目のデータ読み出し信号の活性化タイミングを抽出するデータ読み出し信号抽出手段を更に具備し、
前記データ出力パルス制御手段は、前記データ読み出し信号抽出手段が抽出した１回目のデータ読み出し信号の活性化タイミングに応じて最初のデータ出力パルスの活性化終了を行うこと
を特徴とする請求項１から請求項７のいずれか１項に記載の半導体記憶装置。
【請求項９】
前記内部クロック信号の変化に応じて活性化を開始し、前記データ読み出し信号の活性化タイミングに応じて活性化を終了するパルス幅拡張信号を生成するパルス幅拡張手段を更に具備し、
前記アドレスカウント手段は、最初のカウントアップ動作のタイミングを前記パルス幅拡張手段が生成するパルス幅拡張信号に応じて調整すること
を特徴とする請求項３または請求項４に記載の半導体記憶装置。
【請求項１０】
前記データ読み出し手段が１回の前記リードコマンド信号に応じて前記メモリセルアレイから２回データを読み出すために、前記制御信号生成手段が２回活性化されるデータ読み出し信号を出力する場合に、前記２回活性化されるデータ読み出し信号における１回目のデータ読み出し信号の活性化タイミングを抽出するデータ読み出し信号抽出手段を更に具備し、
前記アドレスカウント手段は、最初のカウントアップ動作のタイミングを前記データ読み出し信号抽出手段が抽出した１回目のデータ読み出し信号の活性化タイミングに応じて調整することを特徴とする請求項３または請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バーストモード機能を有する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来、バーストモード機能を有する半導体記憶装置として、例えば、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。このＳＤＲＡＭにおいて、バーストモードでのリード時には、設定されたレイテンシに応じた外部クロック信号数の入力後に内部クロック信号が生成される。この内部クロック信号に応じて変化するデータ出力パルスによりデータ出力を開始する。また、バーストモードなので、所定数のデータが連続してクロックに同期して出力端子ＤＱから出力される。
【０００３】
例えば、設定されたレイテンシ＝５だった場合は、外部クロック信号の５回目の立ち上がりから内部クロック信号を生成し、それをトリガにデータ出力パルス（立ち上がりパルス）を発生させる。そのデータ出力パルスがＨ（ハイ）レベルの期間までにメモリセルからデータが読み出されていれば、データが出力端子ＤＱから出力される。尚、メモリセルからデータを読み出すタイミングはデータ読み出し信号ＣＬ（立ち上がりパルス）によって定まる。すなわち、データ出力パルスがＨレベルの期間にデータ読み出し信号ＣＬがアクティブになる（立ち上がる）必要がある。
【０００４】
図１５は、従来の半導体記憶装置における外部クロック信号ＣＬＫおよび内部クロック信号ＮＣＬＫと、データ出力パルスおよびデータ読み出し信号ＣＬおよび出力データの変化タイミング例を示す図である。尚、図１５において、レイテンシ＝５に設定されているとする。図１５において、／ＣＥ１は、チップイネーブル信号であり、リード動作やライト動作を行う場合にＬ（ロウ）レベルとなる。また、ＡＤ１、ＡＤ２は、２ビットの内部アドレス信号であり、バーストモード時の４連続で出力されるデータの順番を定める。具体的には、初期値は内部アドレス信号［ＡＤ１、ＡＤ２］＝００で、内部クロックＮＣＬＫの立ち上がりに応じて内部アドレス信号［ＡＤ１、ＡＤ２］＝１０→０１→１１とカウントアップされる。また、図１５の外部クロックＣＬＫに付与された数字３、４、５、６、７（０、１、２は省略）は、／ＣＥの立ち下がりからのクロック数を示す数字である。
【０００５】
また、ＤＰ１〜ＤＰ４は、データ出力パルスであり、内部クロックＮＣＬＫの立ち下がりに同期して立ち上がるタイミング信号である。また、バーストモードによる４連続のデータを出力するよう内部アドレス信号ＡＤ１、ＡＤ２の変化に応じてＤＰ１〜ＤＰ４のいずれか１つが選択されて、内部クロックＮＣＬＫの立ち下がりに同期して立ち上がる。具体的には［ＡＤ１、ＡＤ２］＝００でＤＰ１、［ＡＤ１、ＡＤ２］＝１０でＤＰ２、［ＡＤ１、ＡＤ２］＝０１でＤＰ３、［ＡＤ１、ＡＤ２］＝１１でＤＰ４が内部クロックＮＣＬＫの立ち下がりに同期して立ち上がる。
【０００６】
また、１Ｎ〜４Ｎは、バーストモードにより４連続で出力データを出力するためメモリセルから読み出した４つのデータである。ＣＬＺＺは、読み出したデータ１Ｎ〜４Ｎをラッチするためのラッチタイミング信号である。尚、ラッチタイミング信号ＣＬＺＺは、データ読み出し信号ＣＬを少し遅延させた信号である。また、ラッチタイミング信号ＣＬＺＺでラッチされたデータ１Ｎ〜４Ｎが、各データ出力パルスＤＰ１〜ＤＰ４の立ち上がりに応じて順次出力データ１Ｄ〜４Ｄとして出力される。
【０００７】
図１５において、時刻ｔ８１で、データ読み出し信号ＣＬが立ち上がり、メモリセルアレイよりデータ１Ｎ〜４Ｎが読み出される。次に、読み出されたデータ１Ｎ〜４Ｎは、ラッチタイミング信号ＣＬＺＺでラッチされる。次に、時刻ｔ８２において、レイテンシ＝５に設定されているので、５番目の外部クロックＣＬＫ（付与された数字は４）の立ち上がりに応じて内部クロックＮＣＬＫが立ち下がる。このとき、内部アドレス信号［ＡＤ１、ＡＤ２］＝００なので、データ出力パルスＤＰ１が立ち上がる。これにより、出力端子ＤＱより出力データ１Ｄが出力される。
【０００８】
次に、時刻ｔ８３で、外部クロックＣＬＫが立ち上がると、内部クロックＮＣＬＫが立ち下がり、このとき内部アドレス信号［ＡＤ１、ＡＤ２］＝１０なので、データ出力パルスＤＰ２が立ち上がる。これにより、出力端子ＤＱより出力データ２Ｄが出力される。同様に、時刻ｔ８４で内部クロックＮＣＬＫが立ち下がると、データ出力パルスＤＰ３が立ち上がり、出力データ３Ｄが出力される。また、時刻８５で内部クロックＮＣＬＫが立ち下がると、データ出力パルスＤＰ４が立ち上がり、出力データ４Ｄが出力される。
【０００９】
【発明が解決しようとする課題】
しかし、レイテンシが短い設定だった場合（例えばレイテンシ＝２）は、データ読み出し信号ＣＬが立ち上がってメモリセルからデータ１Ｎ〜４Ｎが読み出されるタイミングと、データ出力パルスがＨレベルとなる期間とが重なる時間的余裕（図１５のＴ１）が短くなる。特にデータ読み出し信号ＣＬが何らかの理由により立ち上がるのが遅くなると、場合によってはデータ出力パルスＤＰ１の方が、データ読み出し信号ＣＬが立ち上がるより先にＨレベルとなる期間を終える場合もある。
【００１０】
その具体例について図を用いて説明する。図１６は、データ読み出し信号ＣＬが遅れた場合の半導体記憶装置内の動作を示す図である。尚、図１６において、レイテンシ＝２に設定されているとする。また、図１６に示す各信号の種類は、図１５に示す各信号と同様であり説明を省略する。図１６に示すように、時刻ｔ９１から時刻ｔ９２に示すデータ出力パルスＤＰ１のＨレベルとなる期間より遅れて、時刻ｔ９３でデータ読み出し信号ＣＬが立ち上がり、データ１Ｎ〜４Ｎがメモリセルから読み出されている。すなわち、データ出力パルスＤＰ１の立ち上がりで出力される出力データ１Ｄは、不明なデータ（不定値）である。
【００１１】
以上に示したように、バーストモードでのリード時にレイテンシの設定が短い場合に、データ読み出し信号ＣＬが遅れて立ち上がると、データ出力パルスのＨレベル期間に間に合わない可能性が有る。すなわち、出力端子ＤＱから出力されるデータが信頼性に欠けるという問題があった。
この発明は、上述した事情を考慮してなされたもので、バーストモードでのリード時にデータ読み出し信号の遅れに対応してデータ出力パルスを生成し、出力データの信頼性を向上させる半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明は、上述した課題を解決すべくなされたもので、バーストモード機能を備え、外部から入力される外部クロック信号に同期して動作する同期型の半導体記憶装置であって、データを記憶するメモリセルが配列されたメモリセルアレイと、メモリセルアレイからデータを読み出す動作を指示するリードコマンド信号およびメモリセルアレイからデータを読み出すタイミングを指示するデータ読み出し信号の活性化を行う制御信号生成手段と、リードコマンド信号が活性化されて設定時間後に外部クロック信号に同期した内部クロック信号を生成する内部クロック生成手段と、内部クロック信号に応じて順次活性化される複数のデータ出力パルスを別々に出力する際に、最初のデータ出力パルスの活性化開始を内部クロック信号の変化に応じて行い、最初のデータ出力パルスの活性化終了をデータ読み出し信号の活性化タイミングに応じて行うデータ出力パルス制御手段と、データ読み出し信号に応じてメモリセルアレイの中より外部から入力される外部アドレスで特定されるメモリセルから１度に複数のデータを読み出すデータ読み出し手段と、データ読み出し手段がメモリセルアレイから読み出した複数のデータを保持し、複数のデータ出力パルスに応じて保持した複数のデータを順次選択して出力するデータ出力手段とを具備することを特徴とする。
【００１３】
これにより、本発明による半導体記憶装置においては、内部クロック信号に応じて順次活性化される複数のデータ出力パルスを別々に出力する際に、最初のデータ出力パルスの活性化開始を内部クロック信号の変化に応じて行い、最初のデータ出力パルスの活性化終了をデータ読み出し信号の活性化タイミングに応じて行うので、データ読み出し信号の遅れに対応してデータ出力パルスを生成できるので、読み出されたデータを確実に出力することができ、出力データの信頼性を向上させることができる。
【００１４】
【発明の実施の形態】
以下、発明の実施の形態を説明する。
まず、本発明の一実施形態である半導体記憶装置の全体構成について図を用いて説明する。
図１は、本発明の一実施形態による半導体記憶装置の全体構成を示すブロック図である。図１において、１は、半導体記憶装置であり、同期型のバーストモード機能を有する例えばＳＤＲＡＭ等の半導体メモリである。尚、本実施形態における半導体記憶装置１の特徴的な処理は、バーストモードでリードコマンド処理を行う際の出力データ保持タイミングの制御であり、その特徴的な処理の説明に必要なもののみを図１に示し、他の部分は省略している。尚、他の部分としては、外部からのコントロール信号をデコードして動作モードやコマンドを特定する回路やデータを書き込むための制御を行う回路などがあり、それらの回路の構成は、バーストモードを有する同期型半導体記憶装置の一般的な回路構成を用いて好適である。
【００１５】
また、図２は、半導体記憶装置１がバーストモードでリードコマンド処理を行う際の、外部からの入力信号および内部信号および出力信号の変化を示す図である。尚、図２において、レイテンシ＝２に設定されているとする。また、図２において、／ＣＥ１は、チップイネーブル信号であり、リード動作やライト動作を行う場合にＬ（ロウ）レベルとなる。ＣＬＫは、外部クロック信号である。尚、外部クロック信号ＣＬＫに付与された数字０、１、２、３、４は、／ＣＥの立ち下がりからのクロック数を示す数字である。
【００１６】
また、ＤＰ１〜ＤＰ４は、データ出力パルスであり、内部クロックＮＣＬＫの立ち下がりに同期して立ち上がるタイミング信号である。また、１Ｎ〜４Ｎは、バーストモードにより４連続で出力データを出力するためメモリセルから読み出した４つのデータである。ＣＬＺＺは、読み出したデータ１Ｎ〜４Ｎをラッチするためのラッチタイミング信号である。尚、ラッチタイミング信号ＣＬＺＺは、データ読み出し信号ＣＬを少し遅延させた信号である。また、ラッチタイミング信号ＣＬＺＺでラッチされたデータ１Ｎ〜４Ｎが、各データ出力パルスＤＰ１〜ＤＰ４の立ち上がりに応じて順次出力データ１Ｄ〜４Ｄとして出力される。
【００１７】
以下、半導体記憶装置１の内部構成について図２を参照して説明する。
２は、制御信号生成回路であり、外部から入力されるチップイネーブル信号／ＣＥやその他のコントロール信号（ライトイネーブル信号やリードイネーブル信号など）を基に半導体記憶装置１内のデータの流れを制御するための種々の制御信号を生成する。本実施形態では、制御信号生成回路２は、外部から入力されるコントロール信号によりリードコマンド（読み出し動作の指示）が指定された場合に活性化されるリードコマンド信号ｂｉｎｉｔｘおよび、後述するメモリセルよりデータを読み出すタイミングで活性化される信号であるデータ読み出し信号ＣＬを出力する。尚、制御信号生成回路２は、上述した信号の他にも半導体記憶装置１内で必要な種々の制御信号を生成し、出力して好適である。また、制御信号生成回路２は、リードコマンド信号ｂｉｎｉｔｘを基にデータ読み出し信号ＣＬを生成する。
【００１８】
３は、ＣＬ遅延回路であり、データ読み出し信号ＣＬを所定の時間だけ遅延した信号ｓｂｅｚおよび信号ＣＬＺＺ（図２に示す）を出力する。尚、本実施形態においては、ＣＬ遅延回路３がデータ読み出し信号ＣＬを基に信号ｓｂｅｚおよび信号ＣＬＺＺを作成したが、別々のデータ読み出し信号ＣＬを所定の時間だけ遅延させる回路からそれぞれ信号ｓｂｅｚおよび信号ＣＬＺＺを出力する構成でもよい。
【００１９】
４は、メモリセルアレイであり、データの読み出しおよび書き込み可能なメモリセルが配列されている。５は、データ読み出し回路であり、外部アドレス信号をデコードして特定されるメモリセルから、データ読み出し信号ＣＬの立ち上がりのタイミングでデータを読み出す。具体的には、図２に示すように、データ読み出し回路５は、データ読み出し信号ＣＬの立ち上がりのタイミングでデータ１Ｎ〜４Ｎを出力する。尚、データ読み出し回路５は、外部アドレス信号をデコードして特定したメモリセルにデータを書き込む処理を更に行うことができる構成であってもよい。
【００２０】
６は、ＣＬ選択回路であり、２回立ち上がるデータ読み出し信号ＣＬの１回目の立ち上がりパルスのみを抽出した信号である第１のＣＬ信号ｘｃｌ１を出力する。尚、第１のＣＬ信号ｘｃｌ１は、図２に示したデータ読み出し信号ＣＬの１回目の立ち上がりパルスと同様の波形である（遅延はしている）。また、２回立ち上がるデータ読み出し信号ＣＬの１回目を選択するか２回目を選択するかは外部アドレス信号ａ０２ｘを用いて制御する。
【００２１】
７は、データ出力回路であり、データ読み出し回路５が読み出したデータ１Ｎ〜４Ｎを信号ＣＬＺＺの立ち上がりでラッチして、図２に示したデータ出力パルスＤＰ１〜ＤＰ４の立ち上がりタイミングで、ラッチしたデータ１Ｎ〜４Ｎを１ビットずつ出力データ１Ｄ、２Ｄ、３Ｄ、４Ｄの順でバースト出力する。尚、本実施形態では、説明を簡単にするため、１ビットのバースト出力を行う構成について説明しているが、一般的に半導体記憶装置は、複数ビットのデータ出力を有し、本実施形態を複数ビットのデータ出力を有する半導体記憶装置に適用することも可能である。
【００２２】
８は、内部クロック生成回路であり、リードコマンド信号ｂｉｎｉｔｘの立ち下がりから設定されたレイテンシに応じたクロック数後に、外部クロックＣＬＫに同期した内部クロックＮＣＬＫを生成する。具体的には、内部クロック生成回路８は、図２に示すようなアクティブハイのパルス（立ち上がりパルス）である外部クロック信号を基に、アクティブロウのパルス（立ち下がりパルス）である内部クロックＮＣＬＫを生成する。また、本実施形態におけるレイテンシ＝２であるので、内部クロック生成回路８は、外部クロック信号ＣＬＫの各パルスに付与された数字＝１の立ち上がりに応じて内部クロックＮＣＬＫを立ち上げる。
【００２３】
９は、パルス幅拡張回路であり、ＣＬ選択回路６が出力する第１のＣＬ信号ｘｃｌ１を用いて、内部クロックＮＣＬＫのパルス幅を拡張したパルス幅拡張信号ｆｓｔｒｄｘを出力する。具体的には、図２に示すように、パルス幅拡張回路９は、最初の内部クロック信号ＣＬＫのパルス幅を第１のＣＬ信号ｘｃｌ１（≒データ読み出し信号ＣＬの１回目のパルス）の立ち下がり時刻ｔ３まで広げたパルス拡張信号ｆｓｔｒｄｘを出力する。
【００２４】
１０は、データ出力パルス制御回路であり、内部クロックＮＣＬＫの立ち下がりに同期して立ち上がるデータ出力パルスＤＰ１〜ＤＰ４を出力する。このデータ出力パルスＤＰ１〜ＤＰ４は、内部アドレス信号ＡＤ１、ＡＤ２の変化に応じてＤＰ１〜ＤＰ４のいずれか１つが選択されて、内部クロックＮＣＬＫに同期して立ち上がる。具体的には、データ出力パルス制御回路１０は、［ＡＤ１、ＡＤ２］＝００でＤＰ１、［ＡＤ１、ＡＤ２］＝１０でＤＰ２、［ＡＤ１、ＡＤ２］＝０１でＤＰ３、［ＡＤ１、ＡＤ２］＝１１でＤＰ４が内部クロックＮＣＬＫの立ち下がりに同期して立ち上がるようデータ出力パルスＤＰ１〜ＤＰ４を出力する。更に、データ出力パルス制御回路１０は、図２に示すように、パルス幅拡張信号ｆｓｔｒｄｘのパルス幅の拡張に応じて、最初のデータ出力パルスＤＰ１のパルス幅を拡張して、Ｈ（ハイ）レベルの期間が長くなるように制御する。
【００２５】
１１は、アドレスカウントアップ回路であり、内部クロックＮＣＬＫの立ち下がりに応じて内部アドレス信号ＡＤ１、ＡＤ２のカウントアップを行う。具体的には、アドレスカウントアップ回路１１は、内部クロックＮＣＬＫの立ち下がりに応じて内部アドレス信号ＡＤ１、ＡＤ２の出力を００→１０→０１→１１とカウントアップする。また、アドレスカウントアップ回路１１は、パルス幅拡張信号ｆｓｔｒｄｘに応じて、内部アドレス信号ＡＤ１、ＡＤ２の出力を００→１０に変化させるタイミングを遅らせる。これにより、図２に示すように内部アドレス信号ＡＤ１、ＡＤ２が変化する。
【００２６】
以上の構成により、半導体記憶装置１は、外部クロックに同期してメモリセルアレイ４において外部アドレス信号で選択されたメモリセルよりデータ１Ｎ〜４Ｎを読み出し、バースト形式で出力データ１Ｄ〜４Ｄを順次出力する。また、半導体記憶装置１は、データ読み出し信号ＣＬの立ち上がりに応じてメモリセルよりデータを読み出すが、図２に示すようにデータ読み出し信号ＣＬが何らかの理由で遅れても、その遅れに対応したデータ出力パルスＤＰ１を生成して、信頼性のある出力データ１Ｄを出力することができる。
【００２７】
次に、図１に示した半導体記憶装置１を構成する各回路の詳細な回路構成例について説明する。
まず、図１に示したＣＬ選択回路６の回路構成例について説明する。
本実施形態のＣＬ選択回路６は、リードコマンド信号ｂｉｎｉｔｘおよび外部アドレス信号ａ０２ｘを基にＣＬ選択信号ｘｓｂｎｘを出力するＣＬ選択回路Ａと、ＣＬ選択回路Ａの出力するＣＬ選択信号ｘｓｂｎｘに応じて信号ｓｂｅｚの１回目の立ち上がりパルスを抽出するＣＬ選択回路Ｂとから構成される。
【００２８】
まず、ＣＬ選択回路Ａについて説明する。
図３は、図１に示したＣＬ選択回路６を構成するＣＬ選択回路Ａの回路構成例を示す図である。図３に示すように、ＣＬ選択回路Ａは、インバータ３１、３２、３３、３５、３８、３９、４０、４３と、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）スイッチ３４、４１，４２と、ｐチャネルＭＯＳトランジスタ３６と、ｎチャネルＭＯＳトランジスタ３７より構成されている。尚、本実施形態におけるＭＯＳスイッチとは、図３からも分かるように、ｎチャネルＭＯＳトランジスタのソース端子およびドレイン端子とｐチャネルＭＯＳトランジスタのソース端子およびドレイン端子がそれぞれ相互接続され、そのｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのゲート端子に極性の異なる制御信号を入力することで、上記の相互接続点間の導通をオン／オフする構成である。
【００２９】
リードコマンド信号ｂｉｎｉｔｘが入力される入力端子は、インバータ３１の入力端子に接続される。インバータ３１の出力端子は、ノードｎ０１を介してインバータ３２の入力端子と、ＭＯＳスイッチ３４のｎチャネルＭＯＳトランジスタのゲート端子と、ｐチャネルＭＯＳトランジスタ３６のゲート端子に接続されている。インバータ３２の出力端子は、ノードｎ０２を介してＭＯＳスイッチ３４のｐチャネルＭＯＳトランジスタのゲート端子と、ｎチャネルＭＯＳトランジスタ３７のゲート端子に接続されている。
【００３０】
また、外部アドレス信号ａ０２ｚが入力される入力端子は、インバータ３３およびノードｎ０３を介してＭＯＳスイッチ３４の入力端子に接続され、ＭＯＳスイッチ４１の入力端子に接続され、インバータ４１およびノードｎ０７を介してＭＯＳスイッチ４２の入力端子に接続されている。また、ＭＯＳスイッチ３４の出力端子は、インバータ３５の入力端子およびインバータ３８の出力端子に接続されている。また、インバータ３５の出力端子は、インバータ３８、３９の入力端子および、ＭＯＳスイッチ４１のｎチャネルＭＯＳトランジスタのゲート端子および、ＭＯＳスイッチ４２のｐチャネルＭＯＳトランジスタのゲート端子に接続されている。
【００３１】
また、インバータ３９の出力端子は、ノードｎ０６を介してＭＯＳスイッチ４１のｐチャネルＭＯＳトランジスタのゲート端子および、ＭＯＳスイッチ４２のｎチャネルＭＯＳトランジスタのゲート端子に接続されている。また、ＭＯＳスイッチ４１の出力端子およびＭＯＳスイッチ４２の出力端子は、ノードｎ０８を介してインバータ４３の入力端子に接続されている。また、インバータ４３の出力端子は、ＣＬ選択信号ｘｓｂｎｘを出力する信号線に接続されている。また、インバータ３８の電源端子と電源電圧Ｖｉｉは、ｐチャネルＭＯＳトランジスタ３６を介して接続されており、インバータ３８のグランド端子とグランドＶｓｓは、ｎチャネルＭＯＳトランジスタ３７を介して接続されている。
【００３２】
次に、図３に示したＣＬ選択回路Ａの動作について、外部アドレス信号ａ０２ｚがＬからＨに変化する場合と、外部アドレス信号ａ０２ｚがＨからＬに変化する場合の２つの場合について説明する。尚、この外部アドレス信号ａ０２ｚの変化は、データ読み出し信号ＣＬの１回目の立ち上がりと２回目の立ち上がりの間に行われるとする。
【００３３】
まず、外部アドレス信号ａ０２ｚがＬからＨに変化する場合の図３に示したＣＬ選択回路Ａの動作について説明する。
図５は、外部アドレス信号ａ０２ｚがＬからＨに変化する場合の図３に示したＣＬ選択回路Ａの動作を示す波形図である。尚、図５に示すように、初期値はリードコマンド信号ｂｉｎｉｔｘ＝Ｈで外部アドレス信号ａ０２ｚ＝Ｌで、出力されるＣＬ選択信号ｘｓｂｎｘ＝Ｈとする。
【００３４】
次に、時刻ｔ１１でリードコマンド信号ｂｉｎｉｔｘが立ち下がると、インバータ３１の出力信号であるノードｎ０１の信号は立ち上がり、インバータ３２の出力信号であるノードｎ０２の信号は立ち下がる。これにより、ＭＯＳスイッチ３４がオンするので、インバータ３３の出力信号であるノードｎ０３の信号Ｈが、ノードｎ０４に伝播して、ノードｎ０４の信号が立ち上がる。これにより、インバータ３５の出力信号であるノードｎ０５の信号が立ち下がり、ノードｎ０６は立ち上がる。これにより、ＭＯＳスイッチ４１はオフしてＭＯＳスイッチ４２はオンする。これにより、インバータ４０の出力信号であるノードｎ０７の信号Ｈがノードｎ０８に伝播してノードｎ０８が立ち上がる。これにより、インバータ４３の出力信号であるＣＬ選択信号ｘｓｂｎｘ＝Ｌとなる。
【００３５】
尚、リードコマンド信号ｂｉｎｉｔｘは一定時間後に立ち上がり、これに応じてノードｎ０１は立ち下がり、ノードｎ０２は立ち上がるので、ＭＯＳスイッチ３４はオフする。しかし、ｐチャネルＭＯＳトランジスタ３６およびｎチャネルＭＯＳトランジスタ３７がオンして、インバータ３５とインバータ３８でラッチ回路が構成されるので、ノードｎ０４＝Ｈおよびノードｎ０５＝Ｌの信号レベルは保持される。即ち、ＭＯＳスイッチ４１はオフしたままで、ＭＯＳスイッチ４２はオンしたままである。
【００３６】
次に、時刻ｔ１２で外部アドレス信号ａ０２ｚが立ち上がると、インバータ４０の出力信号であるノードｎ０７の信号が立ち下がる。これにより、ＭＯＳスイッチ４２がオンしているので、ノードｎ０８も立ち下がる。これにより、インバータ４３の出力信号であるＣＬ選択信号ｘｓｂｎｘは、Ｈに立ち上がる。
【００３７】
次に、時刻ｔ１３で外部アドレス信号ａ０２ｚが立ち下がると、インバータ４０の出力信号であるノードｎ０７の信号が立ち上がる。これにより、ＭＯＳスイッチ４２がオンしているので、ノードｎ０８も立ち上がる。これにより、インバータ４３の出力信号であるＣＬ選択信号ｘｓｂｎｘは、Ｌに立ち下がる。
【００３８】
次に、外部アドレス信号ａ０２ｚがＨからＬに変化する場合の図３に示したＣＬ選択回路Ａの動作について説明する。
図６は、外部アドレス信号ａ０２ｚがＨからＬに変化する場合の図３に示したＣＬ選択回路Ａの動作を示す波形図である。尚、図６に示すように、初期値はリードコマンド信号ｂｉｎｉｔｘ＝Ｈ、外部アドレス信号ａ０２ｚ＝Ｈで、出力されるＣＬ選択信号ｘｓｂｎｘ＝Ｌとする。
【００３９】
次に、時刻ｔ１５でリードコマンド信号ｂｉｎｉｔｘが立ち下がると、インバータ３１の出力信号であるノードｎ０１の信号は立ち上がり、インバータ３２の出力信号であるノードｎ０２の信号は立ち下がる。これにより、ＭＯＳスイッチ３４がオンするので、インバータ３３の出力信号であるノードｎ０３の信号Ｌが、ノードｎ０４に伝播するが、ノードｎ０４は初期値がＬなのでそのままである。すなわち、ノードｎ０５＝Ｈ、ノードｎ０６＝Ｌのままであり、ＭＯＳスイッチ４１はオン、ＭＯＳスイッチ４２はオフしたままである。これにより、外部アドレス信号ａ０２ｚ＝Ｈがノードｎ０８に伝播し続け、インバータ４３の出力信号であるＣＬ選択信号ｘｓｂｎｘは、Ｌのままである。
【００４０】
次に、時刻ｔ１６で外部アドレス信号ａ０２ｚが立ち下がると、ＭＯＳスイッチ４１がオンしているので、ノードｎ０８も立ち下がる。これにより、インバータ４３の出力信号であるＣＬ選択信号ｘｓｂｎｘは、Ｈに立ち上がる。
【００４１】
次に、時刻ｔ１７で外部アドレス信号ａ０２ｚが立ち上がると、ＭＯＳスイッチ４１がオンしているので、ノードｎ０８も立ち上がる。これにより、インバータ４３の出力信号であるＣＬ選択信号ｘｓｂｎｘは、Ｌに立ち下がる。
【００４２】
以上に示したように、ＣＬ選択回路Ａは、リードコマンド信号ｂｉｎｉｔｘが立ち下がると、ＣＬ選択信号ｘｓｂｎｘをＬレベルにして、外部アドレス信号ａ０２ｚが変化した時点で、ＣＬ選択信号ｘｓｂｎｘをＨレベルに立ち上げる。ここで、外部アドレス信号ａ０２ｚは、データ読み出し信号ＣＬの１回目と２回目の立ち上がりパルスの間に変化する信号である。すなわち、ＣＬ選択回路Ａは、バーストモードのリード動作の開始を示すリードコマンド信号ｂｉｎｉｔｘの立下りに応じて、データ読み出し信号ＣＬの１回目のパルスを選択するための信号（Ｌレベル）を出力して、外部アドレス信号ａ０２ｚの変化後に、データ読み出し信号ＣＬの２回目のパルスを選択するための信号（Ｈレベル）を出力する。尚、本実施形態においては、データ読み出し信号ＣＬの１回目と２回目の立ち上がりパルスの間に変化する信号として、外部アドレス信号ａ０２ｚを用いたがこの限りではない。
【００４３】
次に、ＣＬ選択回路Ｂについて説明する。
図４は、図１に示したＣＬ選択回路６を構成するＣＬ選択回路Ｂの回路構成例を示す図である。図４に示すように、ＣＬ選択回路Ｂは、インバータ４５、４９、５１、５２、５３、５６、５９、６０と、遅延論理回路４６、４８と、ＮＡＮＤ（否定論理積）４７、５７、５８と、ＭＯＳスイッチ５０と、ｐチャネルＭＯＳトランジスタ５４と、ｎチャネルＭＯＳトランジスタ５５より構成されている。
【００４４】
また、ＣＬ選択回路Ｂは、ＣＬ選択回路Ａが出力するＣＬ選択信号ｘｓｂｎｘ、ＣＬ遅延回路３が出力する信号ｓｂｅｚが入力される入力端子を有する。
尚、遅延論理回路とは、例えば複数の直列に接続されたバッファのみから構成される論理回路などの信号遅延を目的とする論理回路である。また、ＮＡＮＤ４７、５７、５８は、２つの入力端子１、２を備える。
【００４５】
図４に示すように、信号ｓｂｅｚが入力される入力端子は、インバータ４５の入力端子に接続される。インバータ４５の出力端子は、ノードｎ１１を介して、インバータ５１の入力端子と、ＮＡＮＤ４７の入力端子１と、遅延論理回路４６の入力端子とに接続される。また、遅延論理回路４６の出力端子はＮＡＮＤ４７の入力端子２に接続される。また、ＮＡＮＤ４７の出力端子は、ノード１２を介して、インバータ４９の入力端子と、ＭＯＳスイッチ５０のｐチャネルＭＯＳトランジスタのゲート端子と、ｎチャネルＭＯＳトランジスタ５５のゲート端子とに接続されている。また、インバータ４９の出力端子は、ノードｎ１３を介して、ＭＯＳスイッチ５０のｎチャネルＭＯＳトランジスタのゲート端子と、ｐチャネルＭＯＳトランジスタ５４のゲート端子に接続されている。また、インバータ５１の出力端子は、ＮＡＮＤ５７の入力端子２およびＮＡＮＤ５８の入力端子２に接続されている。
【００４６】
また、ＣＬ選択回路Ａが出力するＣＬ選択信号ｘｓｂｎｘが入力される入力端子は、遅延論理回路４８を介してＭＯＳスイッチ５０の入力端子に接続される。また、ＭＯＳスイッチ５０の出力端子は、ノードｎ１４を介して、インバータ５２の入力端子およびインバータ５６の出力端子と接続される。また、インバータ５２の出力端子は、ノードｎ１５を介して、インバータ５３の入力端子と、インバータ５６の入力端子と、ＮＡＮＤ５８の入力端子１に接続される。また、インバータ５３の出力端子は、ＮＡＮＤ５７の入力端子１に接続される。
【００４７】
また、ＮＡＮＤ５７の出力端子は、インバータ５９を介して第２のＣＬ信号ｘｃｌ２を出力する出力端子に接続される。また、ＮＡＮＤ５８の出力端子は、インバータ６０を介して第１のＣＬ信号ｘｃｌ１を出力する出力端子に接続される。また、インバータ５６の電源端子と電源電圧Ｖｉｉは、ｐチャネルＭＯＳトランジスタ５４を介して接続されており、インバータ５６のグランド端子とグランドＶｓｓは、ｎチャネルＭＯＳトランジスタ５５を介して接続されている。
【００４８】
次に、図４に示したＣＬ選択回路Ｂの動作について説明する。
図７は、図４に示したＣＬ選択回路Ｂの動作を示す波形図である。尚、図７に示すように、ＣＬ選択信号ｘｓｂｎｘの立ち上がるタイミングは、データ読み出し信号ＣＬを遅延させた信号ｓｂｅｚの１回目の立ち上がりパルスと２回目の立ち上がりパルスの間である。
【００４９】
図７に示すように、ＣＬ選択回路Ｂにおいて初期値としては、ＣＬ選択信号ｘｓｂｎｘ＝Ｌであり、信号ｓｂｅｚ＝Ｌなので、ノードｎ１１はＨレベル、ノードｎ１２はＬレベル、ノードｎ１３はＨレベル、ノードｎ１４はＬレベル、ノードｎ１５はＨレベルであり、インバータ５１の出力はＬレベルなので第１のＣＬ信号ｘｃｌ１および第２のＣＬ信号ｘｃｌ２ともにＬレベルである。また、ＭＯＳスイッチ５０は、信号ｓｂｅｚ＝Ｌの間はオンしており、信号ｓｂｅｚ＝Ｈの間はオフする。
【００５０】
次に、時刻ｔ２１において、信号ｓｂｅｚが立ち上がると、インバータ４５の出力信号であるノードｎ１１の信号は立ち下がり、インバータ５１の出力信号はＨに立ち上がる。これにより、ノードｎ１５は初期値であるＨレベルのままなので、ＮＡＮＤ５８の出力は立下り、インバータ６０の出力である第１のＣＬ信号ｘｃｌ１は、Ｈレベルに立ち上がる。
【００５１】
次に、時刻ｔ２２において、信号ｓｂｅｚが立ち下がると、インバータ４５の出力信号であるノードｎ１１の信号は立ち上がり、インバータ５１の出力信号はＬに立ち下がる。これにより、ＮＡＮＤ５８の出力は立ち上がり、インバータ６０の出力である第１のＣＬ信号ｘｃｌ１は、Ｌレベルに立ち下がる。
【００５２】
次に、時刻ｔ２３において、ＣＬ選択信号ｘｓｂｎｘがＨに立ち上がると、ＭＯＳスイッチ５０はオンしているので、ノードｎ１４の信号もＨに立ち上がり、ノードｎ１５の信号はＬに立ち下がる。これにより、インバータ５３の出力がＨに立ち上がる。
【００５３】
次に、時刻ｔ２４において、信号ｓｂｅｚの２回目の立ち上がりパルスが立ち上がると、インバータ５１の出力も立ち上がるので、ＮＡＮＤ５７の出力は立下り、インバータ５９の出力である第２のＣＬ信号ｘｃｌ２は、Ｈレベルに立ち上がる。次に、時刻ｔ２５において、信号ｓｂｅｚが立ち下がると、インバータ５１の出力信号はＬに立ち下がり、ＮＡＮＤ５７の出力は立ち上がり、インバータ５９の出力である第２のＣＬ信号ｘｃｌ２は、Ｌレベルに立ち下がる。
【００５４】
次に、時刻ｔ２６で、ＣＬ選択信号ｘｓｂｎｘがＬに立ち下がると、ＭＯＳスイッチ５０はオンしているので、ノードｎ１４の信号もＬに立ち下り、ノードｎ１５の信号はＨに立ち上がる。
【００５５】
以上に示すように、ＣＬ選択回路Ｂは、ＣＬ選択回路Ａが出力するＣＬ選択信号ｘｓｂｎｘを基に、信号ｓｂｅｚ（≒データ読み出し信号ＣＬ）の１回目の立ち上がりパルスを、第１のＣＬ信号ｘｃｌ１として出力する。言い換えると、ＣＬ選択回路Ｂは、ＣＬ選択回路Ａが出力するＣＬ選択信号ｘｓｂｎｘ＝Ｌの場合に、信号ｓｂｅｚの１回目の立ち上がりパルスを第１のＣＬ信号ｘｃｌ１として出力し、ＣＬ選択回路Ａが出力するＣＬ選択信号ｘｓｂｎｘ＝Ｈの場合に、信号ｓｂｅｚ（≒データ読み出し信号ＣＬ）の２回目の立ち上がりパルスを第２のＣＬ信号ｘｃｌ２として出力する。
【００５６】
次に、図１に示したパルス幅拡張回路９の回路構成例について説明する。
図８は、図１に示したパルス幅拡張回路９の回路構成例を示す図である。図８に示すように、パルス幅拡張回路９は、インバータ８１、８２、８５、９１、９２、９３と、フリップフロップ８３、８９と、ＮＡＮＤ８４、８８と、３入力ＮＡＮＤ９０と、遅延論理回路８６と、ＮＯＲ（否定論理和）８７とより構成されている。また、パルス幅拡張回路９は、内部クロック生成回路８が生成する内部クロック信号ＮＣＬＫ、ＣＬ選択回路６が出力する第１のＣＬ信号ｘｃｌ１、制御信号生成回路２が出力するリードコマンド信号ｂｉｎｉｔｘおよびリセット信号などが入力される入力端子を有する。
【００５７】
尚、フリップフロップ８３は、２入力のＮＡＮＤ８３ａおよび３入力のＮＡＮＤ８３ｂを具備するＲＳフリップフロップであり、入力端子／Ｓ、／Ｒ、ＣＬと出力端子Ｑを有する。同様に、フリップフロップ８９は、２入力のＮＡＮＤ８９ａおよび３入力のＮＡＮＤ８９ｂを具備するＲＳフリップフロップであり、入力端子／Ｓ、／Ｒ、ＣＬと出力端子／Ｑを有する。また、フリップフロップ８３、８９の詳細については後述する。また、ＮＡＮＤ８４、８８、８３ａ、８９ａおよびＮＯＲ８７は、２つの入力端子１、２を備える。また、３入力ＮＡＮＤ９０、８３ｂ、８９ｂは、３つの入力端子１、２、３を備える。また、フリップフロップ８３、８９は、入力端子／ＳにＬが入力されると出力端子Ｑ＝Ｈ（出力端子／Ｑ＝Ｌ）であり（以下、セット動作という）、入力端子／ＲにＬが入力されると出力端子Ｑ＝Ｌ（出力端子／Ｑ＝Ｈ）となる（以下、リセット動作という）。
【００５８】
図８に示すように、内部クロック信号ＮＣＬＫが入力される入力端子は、インバータ８１、８２を介してフリップフロップ８３の入力端子／Ｓに接続される。また、リセット信号が入力される入力端子は、フリップフロップ８３の入力端子／Ｒに接続される。また、リード動作時にはＬレベル固定の信号ｓｔｔが入力される入力端子は、インバータ９３を介してフリップフロップ８３、８９の入力端子ＣＬに入力される。即ち、フリップフロップ８３、８９の入力端子ＣＬには、リード動作時は常にＨレベルが入力される。
【００５９】
また、フリップフロップ８３の出力端子Ｑは、ノードＮ１を介して３入力のＮＡＮＤ９０の入力端子１に接続される。また、リード動作時にＨレベルに固定される信号ｍｒａが入力される入力端子は、ＮＡＮＤ８４の入力端子１に接続されている。また、リード動作時にＨレベルに固定される信号ｒｄｚが入力される入力端子は、ＮＡＮＤ８４の入力端子２およびＮＡＮＤ８８の入力端子１に接続されている。また、ＮＡＮＤ８４の出力端子は、インバータ８５を介して３入力ＮＡＮＤ９０の入力端子２に接続されている。すなわち、３入力ＮＡＮＤ９０の入力端子２には、リード動作時には常にＨレベルが供給される。
【００６０】
また、第１のＣＬ信号ｘｃｌ１が入力される入力端子は、ＮＯＲ８７の入力端子１および遅延論理回路８６を介してＮＯＲ８７の入力端子２に接続されている。また、ＮＯＲ８７の出力端子は、ＮＡＮＤ８８の入力端子２に接続されている。また、ＮＡＮＤ８８の出力端子は、ノードＮ３を介してフリップフロップ８９の入力端子／Ｓに接続されている。また、リードコマンド信号ｂｉｎｉｔｘが入力される入力端子は、フリップフロップ８９の入力端子／Ｒに接続されている。
【００６１】
また、フリップフロップ８９の出力端子／Ｑは、ノードＮ２を介して３入力ＮＡＮＤ９０の入力端子３に接続されている。また、３入力ＮＡＮＤ９０の出力端子は、インバータ９１、９２を介してパルス幅拡張信号ｆｓｔｒｄｘを出力する出力端子に接続されている。尚、遅延論理回路８６は、信号を遅延させるとともに極性を反転させる機能（インバータと同じ機能）を有する。
【００６２】
次に、フリップフロップ８３の内部構成について説明する。フリップフロップ８３の入力端子／Ｓは、ＮＡＮＤ８３ａの入力端子１に接続される。また、ＮＡＮＤ８３ａの出力端子は、出力端子Ｑおよび３入力ＮＡＮＤ８３ｂの入力端子１に接続される。また、入力端子／Ｒは、３入力ＮＡＮＤ８３ｂの入力端子２に接続される。また、入力端子ＣＬは、３入力ＮＡＮＤ８３ｂの入力端子３に接続される。また、３入力ＮＡＮＤ８３ｂの出力端子は、ＮＡＮＤ８３ａの入力端子２に接続される。
【００６３】
次に、フリップフロップ８９の内部構成について説明する。フリップフロップ８９の入力端子／Ｓは、ＮＡＮＤ８９ａの入力端子１に接続される。また、ＮＡＮＤ８９ａの出力端子は、３入力ＮＡＮＤ８９ｂの入力端子１に接続される。また、入力端子／Ｒは、３入力ＮＡＮＤ８９ｂの入力端子２に接続される。また、入力端子ＣＬは、３入力ＮＡＮＤ８９ｂの入力端子３に接続される。また、３入力ＮＡＮＤ８９ｂの出力端子は、出力端子／ＱおよびＮＡＮＤ８９ａの入力端子２に接続される。
【００６４】
次に、図８に示したパルス幅拡張回路９の動作について説明する。
図９は、図８に示したパルス幅拡張回路９の動作を示す波形図である。図９に示すように、初期値は内部クロック信号ＮＣＬＫ＝Ｈ、リードコマンド信号ｂｉｎｉｔｘ＝Ｈ、第１のＣＬ信号ｘｃｌ１＝Ｌであるので、ノードＮ３＝Ｈである。また、フリップフロップ８３は、リセット信号によりリセットされた後であるので、ノードＮ１＝Ｌである。また、リードコマンド信号ｂｉｎｉｔｘより必ず遅れてノードＮ３がＬとなるので、ノードＮ２＝Ｌである。以上により、パルス幅拡張回路９は、パルス幅拡張信号ｆｓｔｒｄｘ＝Ｈを初期値として出力する。
【００６５】
次に、時刻ｔ３１において、リードコマンド信号ｂｉｎｉｔｘがＬに立ち下がると、フリップフロップ８９がリセット動作を行い、出力端子／Ｑの出力先となるノードＮ２の信号はＨに立ち上がる。
【００６６】
次に、時刻ｔ３２において、内部クロック信号ＮＣＬＫが立ち下がると、インバータ８２の出力も立ち下がり、フリップフロップ８３がセット動作を行い、出力端子Ｑの出力先となるノードＮ１の信号はＨに立ち上がる。これにより、３入力ＮＡＮＤ９０の出力がＬに立ち下がると、パルス幅拡張信号ｆｓｔｒｄｘもＬに立ち下がる。
【００６７】
次に、時刻ｔ３３において、第１のＣＬ信号ｘｃｌ１が立ち上がると、遅延論理回路８６は、所定の時間遅延させて反転させた信号（以下、遅延信号とする）を出力する。次に、時刻ｔ３４において、時刻ｔ３３で立ち上がった第１のＣＬ信号ｘｃｌ１が立ち下がると、ＮＯＲ８７は、遅延論理回路８６が出力する遅延信号と第１のＣＬ信号ｘｃｌ１との否定論理和を出力する。すなわち、ＮＯＲ８７は、遅延論理回路８６で第１のＣＬ信号ｘｃｌ１が遅延した期間（または、第１のＣＬ信号ｘｃｌ１のパルス幅の期間）だけＨとなる立ち上がりパルスを出力する。これにより、ＮＡＮＤ８８が出力する信号であるノードＮ３の信号は、Ｌに立ち下がる。
【００６８】
また、ノードＮ３がＬに立ち下がることにより、フリップフロップ８９はセット動作を行い、出力端子／Ｑに接続されるノードＮ２の信号をＬに立ち下げる。これにより、３入力ＮＡＮＤ９０の出力信号は、Ｈに立ち上がり、パルス幅拡張信号ｆｓｔｒｄｘもＨに立ち上がる。
以上に示すように、パルス幅拡張回路９は、通常はＨレベルで、内部クロック信号に同期して立ち下がり、第１のＣＬ信号の立下り（≒データ読み出し信号ＣＬにおける一回目のパルスの立下り）に応じて立ち上がるパルス幅拡張信号ｆｓｔｒｄｘを出力する。
【００６９】
次に、図１に示したデータ出力パルス制御回路１０の回路構成例について説明する。
図１０は、図１に示したデータ出力パルス制御回路１０の回路構成例を示す図である。図１０に示すように、データ出力パルス制御回路１０は、インバータ１０１〜１０４、１０７、１０９、１１１、１１３、１１５、１１７、１１９、１２１と、ＮＡＮＤ１０５、１０６、１０８、１１０、１１２、１１４、１１６、１１８、１２０とより構成されている。また、データ出力パルス制御回路１０は、内部クロック生成回路８が生成する内部クロック信号ＮＣＬＫ、パルス幅拡張回路９が出力するパルス幅拡張信号ｆｓｔｒｄｘ、アドレスカウントアップ回路１１が出力する内部アドレス信号ＡＤ１、２が入力される入力端子を有する。尚、ＮＡＮＤ１０５、１０６、１０８、１１０、１１２、１１４、１１６、１１８、１２０は、２つの入力端子１、２を備える。
【００７０】
図１０に示すように、内部アドレス信号ＡＤ１が入力される入力端子は、インバータ１０１を介してノードＡＤ１ｂに接続されている。このノードＡＤ１ｂは、インバータ１０２の入力端子およびＮＡＮＤ１０６、１１０の入力端子１に接続されており、ＡＤ１＝Ｌの時にＨとなるノードである。また、内部アドレス信号ＡＤ２が入力される入力端子は、インバータ１０３を介してノードＡＤ２ｂに接続されている。このノードＡＤ２ｂは、インバータ１０４の入力端子およびＮＡＮＤ１０６、１０８の入力端子２に接続されており、ＡＤ２＝Ｌの時にＨとなるノードである。
【００７１】
また、インバータ１０２の出力端子は、ノードＡＤ１ａに接続されている。このノードＡＤ１ａは、ＮＡＮＤ１０８、１１２の入力端子１に接続されており、ＡＤ１＝Ｈの時にＨとなるノードである。また、インバータ１０４の出力端子は、ノードＡＤ２ａに接続されている。このノードＡＤ２ａは、ＮＡＮＤ１１０、１１２の入力端子２に接続されており、ＡＤ２＝Ｈの時にＨとなるノードである。また、ＮＡＮＤ１０６、１０８、１１０、１１２の各々は、インバータ１０７、１０９、１１１、１１３を介して、ＮＡＮＤ１１４、１１６、１１８、１２０の入力端子１に接続される。
【００７２】
また、内部クロック信号ＮＣＬＫが入力される入力端子は、ＮＡＮＤ１０５の入力端子１に接続される。また、パルス幅拡張信号ｆｓｔｒｄｘが入力される入力端子は、ＮＡＮＤ１０５の入力端子２に接続される。また、ＮＡＮＤ１０５の出力端子は、ＮＡＮＤ１１４、１１６、１１８、１２０の入力端子２に接続される。また、ＮＡＮＤ１１４、１１６、１１８、１２０の出力端子は、各々インバータ１１５、１１７、１１９、１２１を介して、データ出力パルスＤＰ１、ＤＰ２、ＤＰ３、ＤＰ４を出力する出力端子に接続される。
【００７３】
次に、図１０に示したデータ出力パルス制御回路１０の動作について図２を参照して説明する。
まず、初期値の状態では、内部アドレス信号ＡＤ１、ＡＤ２ともにＬであり、ノードＡＤ１ｂ、ＡＤ２ｂを介して、ＮＡＮＤ１０６の入力端子１、２にＨレベルが供給され、ＮＡＮＤ１１４の入力端子２にＨレベルが供給される。すなわち、データ出力パルスＤＰ１につながるＮＡＮＤ１１４が選択されている状態である。
【００７４】
次に、時刻ｔ２で内部クロック信号ＮＣＬＫが立ち下がると、パルス幅拡張信号ｆｓｔｒｄｘも立ち下がり、ＮＡＮＤ１０５はＨに立ち上がる。これにより、ＮＡＮＤ１１４の出力はＬに立ち下がり、データ出力パルスＤＰ１はＨに立ち上がる。尚、データ出力パルスＤＰ１が立ち上がりＨレベルを維持する時間は、パルス幅拡張信号ｆｓｔｒｄｘの立ち下り時間に等しい。
【００７５】
次に、時刻ｔ３において、データ読み出し信号ＣＬが立ち下がると、パルス幅拡張信号ｆｓｔｒｄｘも立ち上がり、この時点で内部クロック信号ＮＣＬＫはＨレベルに戻っているので、ＮＡＮＤ１０５はＬに立ち下がる。これにより、ＮＡＮＤ１１４の出力はＨに立ち上がり、データ出力パルスＤＰ１はＬに立ち下がる。また、この時、アドレスカウントアップ回路により内部アドレス信号ＡＤ１はＨに立ち上がる。これにより、ノードＡＤ１ａおよびノードＡＤ２ｂがＨレベルとなるので、ＮＡＮＤ１０８がＬに立ち下がり、ＮＡＮＤ１１６の入力端子２にＨレベルが供給される。
【００７６】
次に、時刻ｔ４で、内部クロック信号ＮＣＬＫが立ち下がると、内部アドレス信号ＡＤ１＝Ｈ、ＡＤ２＝Ｌなので、ＮＡＮＤ１０５はＨに立ち上がる。これにより、ＮＡＮＤ１１６の出力はＬに立ち下がり、データ出力パルスＤＰ２はＨに立ち上がる。続いて、時刻ｔ５で、内部クロック信号ＮＣＬＫが立ち下がると、内部アドレス信号ＡＤ１＝Ｌ、ＡＤ２＝Ｈなので、ＮＡＮＤ１１８の入力端子２にＨレベルが入力され、データ出力パルスＤＰ３はＨに立ち上がる。続いて、時刻ｔ６で、内部クロック信号ＮＣＬＫが立ち下がると、内部アドレス信号ＡＤ１＝Ｈ、ＡＤ２＝Ｈなので、ＮＡＮＤ１２０の入力端子２にＨレベルが入力され、データ出力パルスＤＰ４はＨに立ち上がる。
【００７７】
以上に示すように、データ出力パルス制御回路１０は、内部アドレス信号Ａ１、Ａ２の変化に応じた順序で、内部クロック信号に同期してデータ出力パルスＤＰ１〜ＤＰ４を出力する。また、最初のパルスであるデータ出力パルスＤＰ１に対しては、パルス幅拡張信号ｆｓｔｒｄｘに応じて、そのパルス幅を拡張することができる。このパルス幅拡張信号ｆｓｔｒｄｘは、上述したように内部クロック信号ＮＣＬＫの立下りに応じて立ち下がり、データ読み出し信号ＣＬの立ち下がりに応じて立ち上がる。すなわち、データ出力パルス制御回路１０は、内部クロック信号ＮＣＬＫに応じて順次活性化される複数のデータ出力パルスＤＰ１〜ＤＰ４を別々に出力する際に、最初のデータ出力パルスＤＰ１の立ち上がり開始を内部クロック信号ＮＣＬＫの立ち下がりに応じて行い、最初のデータ出力パルスＤＰ１の立ち下がりをデータ読み出し信号ＣＬの立ち下がりに応じて行う。
【００７８】
次に、図１に示したアドレスカウントアップ回路１１の回路構成例について説明する。
本実施形態のアドレスカウントアップ回路１１は、内部クロック信号ＮＣＬＫの立ち下がりに応じてカウントアップする内部アドレス信号ＡＤ１を出力するアドレスカウントアップ回路Ａと、アドレスカウントアップ回路Ａの出力する内部アドレス信号ＡＤ１の立ち上がりに応じてカウントアップする内部アドレス信号ＡＤ２を出力するアドレスカウントアップ回路Ｂとから構成される。
【００７９】
まず、図１に示したアドレスカウントアップ回路１１を構成するアドレスカウントアップ回路Ａの回路構成例について説明する。
図１１は、図１に示したアドレスカウントアップ回路１１を構成するアドレスカウントアップ回路Ａの回路構成例を示す図である。図１１に示すように、アドレスカウントアップ回路Ａは、インバータ１５０、１５２、１５３、１５８、１６５、１６６、１６８、１７０、１７１と、ＮＯＲ１５１、１５９と、ＮＡＮＤ１５４、１５５、１５７、１６１、１６４と、３入力ＮＡＮＤ１５６と、ＭＯＳスイッチ１６０、１６２、１６３と、ｐチャネルＭＯＳトランジスタ１６７と、ｎチャネルＭＯＳトランジスタ１６９より構成されている。尚、ＮＯＲ１５１、１５９と、ＮＡＮＤ１５４、１５５、１５７、１６１、１６４は、２つの入力端子１、２を備える。また、３入力ＮＡＮＤ１５６は、入力端子１、２、３を備える。
【００８０】
また、アドレスカウントアップ回路Ａは、内部クロック生成回路８が生成する内部クロック信号ＮＣＬＫ、パルス幅拡張回路９が出力するパルス幅拡張信号ｆｓｔｒｄｘ、制御信号生成回路２が出力するリードコマンド信号ｂｉｎｉｔｘおよび内部用アドレスｃａ００ｚが入力される入力端子を有する。尚、本実施形態においては、内部用アドレスｃａ００ｚはＬ固定の信号である。
【００８１】
図１１において、リードコマンド信号ｂｉｎｉｔｘが入力される入力端子は、ＮＯＲ１５１の入力端子１に接続される。また、Ｈレベルに固定された入力端子は、インバータ１５０を介してＮＯＲ１５１の入力端子２に接続される。また、ＮＯＲ１５１の出力端子は、ノードｎ２１を介して、ＮＯＲ１５９の入力端子１と接続される。更に、ＮＯＲ１５１の出力端子は、ノードｎ２１およびインバータ１５２、１５３を介してＮＡＮＤ１５５の入力端子１および３入力ＮＡＮＤ１５６の入力端子１に接続される。
【００８２】
また、内部用アドレス信号ｃａ００ｚが入力される入力端子は、ＮＡＮＤ１５４の入力端子１および３入力ＮＡＮＤ１５６の入力端子２に接続される。また、Ｈ固定の信号が入力される入力端子は、ＮＡＮＤ１５４の入力端子２および３入力ＮＡＮＤ１５６の入力端子３に接続される。また、３入力ＮＡＮＤ１５６の出力端子は、ＮＡＮＤ１６４の入力端子２に接続される。また、ＮＡＮＤ１５４の出力端子は、ＮＡＮＤ１５５の入力端子２に接続される。また、ＮＡＮＤ１５５の出力端子は、ノードｎ２５を介してＮＡＮＤ１６１の入力端子１に接続される。
【００８３】
また、内部クロック信号ＮＣＬＫが入力される入力端子は、ＮＡＮＤ１５７の入力端子１に接続される。また、パルス幅拡張回路９が出力するパルス幅拡張信号ｆｓｔｒｄｘが入力される入力端子は、ＮＡＮＤ１５７の入力端子２に接続される。また、ＮＡＮＤ１５７の出力端子は、ノードｎ２２およびインバータ１５８の入力端子に接続される。また、インバータ１５８の出力端子は、ノードｎ２３を介してＮＯＲ１５９の入力端子２に接続される。
【００８４】
また、ＮＯＲ１５９の出力端子は、ノードｎ２４を介して、ＭＯＳスイッチ１６０のｎチャネルＭＯＳトランジスタのゲート端子と、ＭＯＳスイッチ１６２、１６３のｐチャネルＭＯＳトランジスタのゲート端子と、ｎチャネルＭＯＳトランジスタ１６９のゲート端子と、インバータ１６５の入力端子に接続されている。また、インバータ１６５の出力端子は、ノードｎ２６を介して、ＭＯＳスイッチ１６０のｐチャネルＭＯＳトランジスタのゲート端子と、ＭＯＳスイッチ１６２、１６３のｎチャネルＭＯＳトランジスタのゲート端子と、ｐチャネルＭＯＳトランジスタ１６７のゲート端子とに接続されている。
【００８５】
また、ＭＯＳスイッチ１６０の出力端子は、ノードｎ２７を介して、ＮＡＮＤ１６１の入力端子２に接続されている。また、ＮＡＮＤ１６１の出力端子は、ノードｎ２８を介して、ＭＯＳスイッチ１６２の入力端子およびＮＡＮＤ１６４の入力端子１に接続されている。また、ＮＡＮＤ１６４の出力端子は、ＭＯＳスイッチ１６３の入力端子に接続されている。また、ＭＯＳスイッチ１６３の出力端子は、ＭＯＳスイッチ１６０の出力端子とＮＡＮＤ１６１の入力端子２の相互接続点に接続される。
【００８６】
また、ＭＯＳスイッチ１６２の出力端子は、ノードｎ２９を介してインバータ１６６の入力端子に接続されている。また、インバータ１６６の出力端子は、インバータ１７０、１７１を介して、内部アドレス信号ＡＤ１として出力される。また、インバータ１６６の出力端子は、インバータ１６８を介してインバータ１６６の入力端子に接続される。また、インバータ１７０の出力端子は、ＭＯＳスイッチ１６０の入力端子に接続される。また、インバータ１６８の電源端子と電源電圧Ｖｉｉは、ｐチャネルＭＯＳトランジスタ１６７を介して接続されており、インバータ１６８のグランド端子とグランドＶｓｓは、ｎチャネルＭＯＳトランジスタ１６９を介して接続されている。
【００８７】
次に、図１に示したアドレスカウントアップ回路１１を構成するアドレスカウントアップ回路Ｂの回路構成例について説明する。
図１２は、図１に示したアドレスカウントアップ回路１１を構成するアドレスカウントアップ回路Ｂの回路構成例を示す図である。図１２に示すように、アドレスカウントアップ回路Ｂは、図１１に示したアドレスカウントアップ回路Ａとほぼ同じ構成であるので、アドレスカウントアップ回路Ａと構成の異なる部分のみを説明し、アドレスカウントアップ回路Ａと同様の構成部分は説明を省略する。
【００８８】
図１２に示したアドレスカウントアップ回路Ｂがアドレスカウントアップ回路Ａと異なるのは、以下の３点である。まず、ＮＡＮＤ１５７の入力端子１にインバータ１７２を介してアドレスカウントアップ回路Ａの出力する内部アドレス信号ＡＤ１が入力されている点である。また、ＮＡＮＤ１５７の入力端子２には、Ｈレベルに固定された信号が入力されている点である。また、インバータ１７０の出力端子が出力する信号が、内部アドレス信号ＡＤ２である点である。すなわち、アドレスカウントアップ回路Ｂは、アドレスカウントアップ回路Ａの出力する内部アドレス信号ＡＤ１の立ち上がりに応じてカウントアップする内部アドレス信号ＡＤ２を出力する構成である。
【００８９】
次に、図１１に示したアドレスカウントアップ回路Ａの動作について説明する。
図１３は、図１１に示したアドレスカウントアップ回路Ａの動作を示す波形図である。図１３に示すように、初期値は内部クロック信号ＮＣＬＫ＝Ｈ、リードコマンド信号ｂｉｎｉｔｘ＝Ｈ、パルス幅拡張信号ｆｓｔｒｄｘ＝Ｈであり、ノードｎ２８＝Ｈならば、ノードｎ２９＝Ｌであり、内部アドレス信号ＡＤ１＝Ｌとなる。また、内部用アドレス信号ｃａ００ｚはＬ固定なので、ＮＡＮＤ１５４および３入力ＮＡＮＤ１５６の出力はＨ固定である。これにより、ノードｎ２５は、リードコマンド信号ｂｉｎｉｔｘ＝ＨならばＨとなる。また、ノードｎ２５＝Ｈ、３入力ＮＡＮＤ１５６の出力＝Ｈの時は、ＮＡＮＤ１６１、１６４によりラッチ回路が構成されている。
【００９０】
次に、時刻ｔ４１において、リードコマンド信号ｂｉｎｉｔｘが一定時間立ち下がると、ＮＯＲ１５１の出力信号であるノードｎ２１の信号は、一定時間立ち上がり、ＮＡＮＤ１５５の出力信号であるノードｎ２５の信号は一定時間立ち下がる。この時、ＮＡＮＤ１６１の出力は、初期値と同じＨのままである。仮に、ＮＡＮＤ１６１の出力がＬであればＨに立ち上がる。すなわち、リードコマンド信号ｂｉｎｉｔｘが一定時間立ち下がることで、ＮＡＮＤ１６１、１６４で構成するラッチ回路の初期化を行う。
【００９１】
次に、時刻ｔ４２において、内部クロック信号ＮＣＬＫおよびパルス幅拡張信号ｆｓｔｒｄｘがＬに立ち下がると、ＮＡＮＤ１５７の出力信号であるノードｎ２２の信号が立ち上がり、インバータ１５８の出力信号であるノードｎ２３の信号は立ち下がる。これにより、ＮＯＲ１５９の出力信号であるノードｎ２４の信号は立ち上がり、インバータ１６５の出力信号であるノードｎ２６の信号は立ち下がる。これにより、ＭＯＳスイッチ１６０がオンしてＭＯＳスイッチ１６３、１６２がオフする。これにより、ＭＯＳスイッチ１６０の出力信号であるノードｎ２７の信号は、インバータ１７０の出力信号Ｈの伝播により立ち上がる。これにより、ＮＡＮＤ１６１の出力信号であるノードｎ２８の信号は、立ち下がる。
【００９２】
次に、時刻ｔ４３において、パルス幅拡張信号ｆｓｔｒｄｘが立ち上がると、ＮＡＮＤ１５７の出力信号であるノードｎ２２の信号が立ち下がり、インバータ１５８の出力信号であるノードｎ２３の信号は立ち上がる。これにより、ＮＯＲ１５９の出力信号であるノードｎ２４の信号は立ち下がり、インバータ１６５の出力信号であるノードｎ２６の信号は立ち上がる。これにより、ＭＯＳスイッチ１６０がオフしてＭＯＳスイッチ１６３、１６２がオンする。これにより、ＮＡＮＤ１６１、１６４でラッチ回路が構成され、ノードｎ２７の信号＝Ｈおよびノードｎ２８の信号＝Ｌはラッチされる。また、ノードｎ２８の信号＝ＬがＭＯＳスイッチ１６２を介してノードｎ２９に伝播し、ノードｎ２９がＬに立ち下がる。これにより、内部アドレス信号ＡＤ１は、Ｈに立ち上がる。
【００９３】
次に、時刻ｔ４４において、内部クロック信号ＮＣＬＫがＬに立ち下がると、ＮＡＮＤ１５７の出力信号であるノードｎ２２の信号が立ち上がり、インバータ１５８の出力信号であるノードｎ２３の信号は立ち下がる。これにより、ＮＯＲ１５９の出力信号であるノードｎ２４の信号は立ち上がり、インバータ１６５の出力信号であるノードｎ２６の信号は立ち下がる。これにより、ＭＯＳスイッチ１６０がオンしてＭＯＳスイッチ１６３、１６２がオフする。これにより、ＭＯＳスイッチ１６０の出力信号であるノードｎ２７の信号は、インバータ１７０の出力信号Ｌの伝播により立ち下がる。これにより、ＮＡＮＤ１６１の出力信号であるノードｎ２８の信号は、立ち上がる。
【００９４】
次に、時刻ｔ４５において、内部クロック信号ＮＣＬＫが立ち上がると、時刻ｔ４３の時と同様の動作により、ＭＯＳスイッチ１６０がオフしてＭＯＳスイッチ１６３、１６２がオンする。これにより、ＮＡＮＤ１６１、１６４でラッチ回路が構成され、ノードｎ２７の信号＝Ｌおよびノードｎ２８の信号＝Ｈはラッチされる。また、ノードｎ２８の信号＝ＨがＭＯＳスイッチ１６２を介してノードｎ２９に伝播し、ノードｎ２９がＨに立ち上がる。これにより、内部アドレス信号ＡＤ１はＬに立ち下がる。また、これにより、アドレスカウントアップ回路Ｂにおいては、内部アドレス信号ＡＤ２が立ち上がる。
【００９５】
次に、時刻ｔ４６において、内部クロック信号ＮＣＬＫがＬに立ち下がると、時刻ｔ４２の場合と同様に、ＭＯＳスイッチ１６０がオンしてＭＯＳスイッチ１６３、１６２がオフする。これにより、ＭＯＳスイッチ１６０の出力信号であるノードｎ２７の信号は、インバータ１７０の出力信号＝Ｈの伝播により立ち上がる。これにより、ＮＡＮＤ１６１の出力信号であるノードｎ２８の信号は、Ｌに立ち下がる。
【００９６】
次に、時刻ｔ４７において、内部クロック信号ＮＣＬＫが立ち上がると、時刻ｔ４３の時と同様の動作により、ＭＯＳスイッチ１６０がオフしてＭＯＳスイッチ１６３、１６２がオンする。これにより、ＮＡＮＤ１６１、１６４でラッチ回路が構成され、ノードｎ２７の信号＝Ｈおよびノードｎ２８の信号＝Ｌはラッチされる。また、ノードｎ２８の信号＝ＬがＭＯＳスイッチ１６２を介してノードｎ２９に伝播し、ノードｎ２９がＬに立ち下がる。これにより、内部アドレス信号ＡＤ１は、Ｈに立ち上がる。
【００９７】
次に、時刻ｔ４８において、内部クロック信号ＮＣＬＫがＬに立ち下がると、時刻ｔ４４の時と同様の動作により、ＭＯＳスイッチ１６０がオンしてＭＯＳスイッチ１６３、１６２がオフする。これにより、ＭＯＳスイッチ１６０の出力信号であるノードｎ２７の信号は、インバータ１７０の出力信号Ｌの伝播により立ち下がる。これにより、ＮＡＮＤ１６１の出力信号であるノードｎ２８の信号は、立ち上がる。
【００９８】
次に、時刻ｔ４９において、内部クロック信号ＮＣＬＫが立ち上がると、時刻ｔ４５の時と同様の動作により、ＭＯＳスイッチ１６０がオフしてＭＯＳスイッチ１６３、１６２がオンする。これにより、ＮＡＮＤ１６１、１６４でラッチ回路が構成され、ノードｎ２７の信号＝Ｌおよびノードｎ２８の信号＝Ｈはラッチされる。また、ノードｎ２８の信号＝ＨがＭＯＳスイッチ１６２を介してノードｎ２９に伝播し、ノードｎ２９がＨに立ち上がる。これにより、内部アドレス信号ＡＤ１はＬに立ち下がる。また、これにより、アドレスカウントアップ回路Ｂにおいては、内部アドレス信号ＡＤ２が立ち下がる。
【００９９】
以上に示すように、アドレスカウントアップ回路Ａは、内部クロック信号ＮＣＬＫの１回目の立ち上がりにおいては、パルス幅拡張信号ｆｓｔｒｄｘの立ち上がりに応じて遅れてカウントアップし、内部クロック信号ＮＣＬＫの２回目以降の立ち上がりにおいては、内部クロック信号ＮＣＬＫの立ち上がりに応じてカウントアップすることができる。尚、図１２に示したアドレスカウントアップ回路Ｂの動作は、カウントアップするタイミングとアドレスカウントアップ回路Ａの動作と同様であるので、説明を省略する。
【０１００】
次に、図１に示したデータ出力回路７の回路構成例について説明する。
図１４は、図１に示したデータ出力回路７の回路構成例を示す図である。図１４に示すように、データ出力回路７は、インバータ１８０〜１８３、１９２〜１９５と、ＭＯＳスイッチ１８４〜１８７、１９６〜１９９と、ラッチ１８８〜１９１、２００とより構成されている。また、データ出力回路７は、データ出力パルス制御回路１０が出力するデータ出力パルスＤＰ１〜ＤＰ４、データ読み出し回路５が出力する読み出しデータ１Ｎ〜４Ｎ、ＣＬ遅延回路３が出力する信号ＣＬＺＺが入力される入力端子を有する。
【０１０１】
尚、ラッチ１８８〜１９１、２００は、各々が２つのインバータ（インバータ１８８ａ〜１９１ａ、２００ａとインバータ１８８ｂ〜１９１ｂ、２００ｂ）より構成されるラッチである。また、ＭＯＳスイッチ１８４〜１８７は、上述したＭＯＳスイッチと同様にｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタから構成されている。
【０１０２】
図１４に示すように、読み出しデータ１Ｎが入力される入力端子は、ＭＯＳスイッチ１８４を介してラッチ１８８の入力端子に接続されている。同様に、読み出しデータ２〜３Ｎが入力される入力端子は、各々ＭＯＳスイッチ１８５〜１８７を介してラッチ１８９〜１９１の入力端子に接続されている。また、ＣＬ遅延回路３が出力する信号ＣＬＺＺが入力される入力端子は、ＭＯＳスイッチ１８４〜１８７のｎチャネルＭＯＳトランジスタのゲート端子と接続されている。また、更に、ＣＬ遅延回路３が出力する信号ＣＬＺＺが入力される入力端子は、インバータ１８０〜１８３を介してＭＯＳスイッチ１８４〜１８７のｐチャネルＭＯＳトランジスタのゲート端子と接続されている。すなわち、信号ＣＬＺＺ＝ＬのときにＭＯＳスイッチ１８４〜１８７はオンして、信号ＣＬＺＺ＝ＨのときにＭＯＳスイッチ１８４〜１８７はオフする。
【０１０３】
また、ラッチ１８８〜１９１の出力端子は、各々ＭＯＳスイッチ１９６〜１９９の入力端子に接続される。また、データ出力パルス制御回路１０が出力するデータ出力パルスＤＰ１が入力される入力端子は、ＭＯＳスイッチ１９６のｎチャネルＭＯＳトランジスタのゲート端子と、インバータ１９２を介してＭＯＳスイッチ１９６のｐチャネルＭＯＳトランジスタのゲート端子とに接続されている。同様に、データ出力パルス制御回路１０が出力するデータ出力パルスＤＰ２〜ＤＰ４が入力される入力端子は、各々ＭＯＳスイッチ１９７〜１９９のｎチャネルＭＯＳトランジスタのゲート端子と、インバータ１９３〜１９５を介してＭＯＳスイッチ１９７〜１９９のｐチャネルＭＯＳトランジスタのゲート端子とに接続されている。
【０１０４】
また、ＭＯＳスイッチ１９６〜１９９の出力端子は、ラッチ２００の入力端子に接続されている。また、ラッチ２００の出力端子は、出力データ１Ｄ〜４Ｄを順次出力するための出力端子に接続される。
【０１０５】
次に、図１４に示したデータ出力回路７の動作について図２を参照して説明する。
まず、初期値の状態では、信号ＣＬＺＺ＝Ｌであり、ＭＯＳスイッチ１８４〜１８７はオフしている。また、データ出力パルスＤＰ１〜ＤＰ４＝ＬなのでＭＯＳスイッチ１９６〜１９９もオフしている状態である。
【０１０６】
次に、時刻ｔ２で内部クロック信号ＮＣＬＫが立ち下がると、パルス幅拡張信号ｆｓｔｒｄｘも立ち下がり、データ出力パルスＤＰ１はＨに立ち上がる。これにより、ＭＯＳスイッチ１９６がオンする。次に、時刻ｔ３の前にデータ読み出し信号ＣＬが立ち上がると、データ読み出し回路５がメモリセルアレイ４よりデータ１Ｎ〜４Ｎを読み出し、データ出力回路７の入力端子１Ｎ〜４Ｎへ入力する。次に、信号ＣＬＺＺも立ち上がり、入力端子１Ｎ〜４Ｎに入力されたデータ１Ｎ〜４Ｎは、それぞれＭＯＳスイッチ１８４〜１８７を介してラッチ１８８〜１９１にラッチされる。これにより、ラッチ１８８は、ラッチしたデータ１Ｎを反転させたデータ信号を出力する。このデータ信号は、オンしているＭＯＳスイッチ１９６を介してラッチ２００にラッチされ、ラッチ２００は、データ信号を更に反転させた出力データ１Ｄ（＝データ１Ｎ）を出力する。
【０１０７】
次に、時刻ｔ３において、データ読み出し信号ＣＬが立ち下がると、パルス幅拡張信号ｆｓｔｒｄｘも立ち上がり、データ出力パルスＤＰ１はＬに立ち下がる。これにより、ＭＯＳスイッチ１９６はオフする。
【０１０８】
次に、時刻ｔ４において、内部クロック信号ＮＣＬＫが立ち下がると、データ出力パルスＤＰ２はＨに立ち上がる。これにより、ＭＯＳスイッチ１９７がオンして、ラッチ１８９にラッチされている反転したデータ２Ｎがラッチ２００にラッチされて更に反転した出力データ２Ｄとして出力される。また、データ出力パルスＤＰ２がＬに立ち下がると、ＭＯＳスイッチ１９７がオフする。
【０１０９】
次に、時刻ｔ５において、内部クロック信号ＮＣＬＫが立ち下がると、データ出力パルスＤＰ３はＨに立ち上がる。これにより、ＭＯＳスイッチ１９８がオンして、ラッチ１９０にラッチされている反転したデータ３Ｎがラッチ２００にラッチされて更に反転した出力データ３Ｄとして出力される。また、データ出力パルスＤＰ３がＬに立ち下がると、ＭＯＳスイッチ１９８がオフする。
【０１１０】
次に、時刻ｔ６において、内部クロック信号ＮＣＬＫが立ち下がると、データ出力パルスＤＰ４はＨに立ち上がる。これにより、ＭＯＳスイッチ１９９がオンして、ラッチ１９１にラッチされている反転したデータ４Ｎがラッチ２００にラッチされて更に反転した出力データ４Ｄとして出力される。また、データ出力パルスＤＰ４がＬに立ち下がると、ＭＯＳスイッチ１９９がオフする。
【０１１１】
以上に示すように、データ出力回路７は、信号ＣＬＺＺに応じてラッチしたデータ１Ｎ〜４Ｎをデータ出力パルスＤＰ１〜ＤＰ４の立ち上がりに応じて順次出力データ１Ｄ〜４Ｄとして出力する。
【０１１２】
尚、上述した実施形態においては、内部アドレス信号は２ビット（ＡＤ１、ＡＤ２）であったが、バースト出力数に応じて更に増やしてもよい。但し、データ出力パルスの数や、データ出力回路にメモリセルより読み出して入力するデータ数も増える。
【０１１３】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
本発明の実施形態は、例えば以下に示すような種々の適用が可能である。
【０１１４】
（付記１）  バーストモード機能を備え、外部から入力される外部クロック信号に同期して動作する同期型の半導体記憶装置であって、
データを記憶するメモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイからデータを読み出す動作を指示するリードコマンド信号および前記メモリセルアレイからデータを読み出すタイミングを指示するデータ読み出し信号の活性化を行う制御信号生成手段と、
前記リードコマンド信号が活性化されて設定時間後に前記外部クロック信号に同期した内部クロック信号を生成する内部クロック生成手段と、
前記内部クロック信号に応じて順次活性化される複数のデータ出力パルスを別々に出力する際に、最初のデータ出力パルスの活性化開始を前記内部クロック信号の変化に応じて行い、最初のデータ出力パルスの活性化終了を前記データ読み出し信号の活性化タイミングに応じて行うデータ出力パルス制御手段と、
前記データ読み出し信号に応じて前記メモリセルアレイの中より外部から入力される外部アドレスで特定される前記メモリセルから１度に複数のデータを読み出すデータ読み出し手段と、
前記データ読み出し手段が前記メモリセルアレイから読み出した前記複数のデータを保持し、前記複数のデータ出力パルスに応じて保持した前記複数のデータを順次選択して出力するデータ出力手段と
を具備することを特徴とする半導体記憶装置。
【０１１５】
（付記２）  前記内部クロック信号の変化に応じて活性化を開始し、前記データ読み出し信号の活性化タイミングに応じて活性化を終了するパルス幅拡張信号を生成するパルス幅拡張手段を更に具備し、
前記データ出力パルス制御手段は、前記パルス幅拡張手段が出力する前記パルス幅拡張信号を基に、前記最初のデータ出力パルスの活性化開始を前記内部クロック信号の変化に応じて行い、最初のデータ出力パルスの活性化終了を前記データ読み出し信号の活性化タイミングに応じて行うことを特徴とする付記１に記載の半導体記憶装置。
【０１１６】
（付記３）  前記内部クロック手段が出力する前記内部クロック信号の変化に応じてカウントアップされる内部アドレス信号を生成するアドレスカウント手段を更に具備し、
前記データ出力パルス制御手段は、前記アドレスカウント手段が出力する前記内部アドレス信号のカウントアップに応じて活性化する前記データ出力パルスを順次切り換えることを特徴とする付記１に記載の半導体記憶装置。
【０１１７】
（付記４）  前記アドレスカウント手段は、最初のカウントアップ動作のタイミングを前記データ読み出し信号の活性化タイミングに応じて調整することを特徴とする付記３に記載の半導体記憶装置。
【０１１８】
（付記５）  前記バーストモードにおいて連続して読み出すデータ数が設定できる場合に、前記データ出力パルス制御手段は、前記バーストモードの設定に応じた数のデータ出力パルスを出力し、
前記データ読み出し手段は、前記メモリセルアレイより前記バーストモードの設定に応じた数のデータを１度に読み出すことを特徴とする付記１に記載の半導体記憶装置。
【０１１９】
（付記６）  バーストモードにおいて連続して読み出すデータ数が設定できる場合に、前記アドレスカウント手段は、前記バーストモードの設定に応じた数で内部アドレス信号のカウントアップを行うことを特徴とする付記３に記載の半導体記憶装置。
【０１２０】
（付記７）  前記設定時間が前記外部クロック信号のクロック数で設定される場合に、前記内部クロック生成手段は、前記リードコマンド信号が活性化されて前記設定されたクロック数後に前記外部クロックに同期した前記内部クロック信号を生成することを特徴とする付記１に記載の半導体記憶装置。
【０１２１】
（付記８）  前記データ読み出し手段が１回の前記リードコマンド信号に応じて前記メモリセルアレイから２回データを読み出すために、前記制御信号生成手段が２回活性化されるデータ読み出し信号を出力する場合に、前記２回活性化されるデータ読み出し信号における１回目のデータ読み出し信号の活性化タイミングを抽出するデータ読み出し信号抽出手段を更に具備し、
前記データ出力パルス制御手段は、前記データ読み出し信号抽出手段が抽出した１回目のデータ読み出し信号の活性化タイミングに応じて最初のデータ出力パルスの活性化終了を行うこと
を特徴とする付記１に記載の半導体記憶装置。
【０１２２】
（付記９）  前記内部クロック信号の変化に応じて活性化を開始し、前記データ読み出し信号の活性化タイミングに応じて活性化を終了するパルス幅拡張信号を生成するパルス幅拡張手段を更に具備し、
前記アドレスカウント手段は、最初のカウントアップ動作のタイミングを前記パルス幅拡張手段が生成するパルス幅拡張信号に応じて調整することを特徴とする付記３に記載の半導体記憶装置。
【０１２３】
（付記１０）  前記データ読み出し手段が１回の前記リードコマンド信号に応じて前記メモリセルアレイから２回データを読み出すために、前記制御信号生成手段が２回活性化されるデータ読み出し信号を出力する場合に、前記２回活性化されるデータ読み出し信号における１回目のデータ読み出し信号の活性化タイミングを抽出するデータ読み出し信号抽出手段を更に具備し、
前記パルス幅拡張手段は、前記内部クロック信号の変化に応じて活性化を開始し、前記データ読み出し信号抽出手段が抽出した１回目のデータ読み出し信号の活性化タイミングに応じて活性化を終了するパルス幅拡張信号を生成すること
を特徴とする付記２に記載の半導体記憶装置。
【０１２４】
（付記１１）  前記データ読み出し手段が１回の前記リードコマンド信号に応じて前記メモリセルアレイから２回データを読み出すために、前記制御信号生成手段が２回活性化されるデータ読み出し信号を出力する場合に、前記２回活性化されるデータ読み出し信号における１回目のデータ読み出し信号の活性化タイミングを抽出するデータ読み出し信号抽出手段を更に具備し、
前記アドレスカウント手段は、最初のカウントアップ動作のタイミングを前記データ読み出し信号抽出手段が抽出した１回目のデータ読み出し信号の活性化タイミングに応じて調整することを特徴とする付記３に記載の半導体記憶装置。
【０１２５】
（付記１２）  前記制御信号生成手段は、外部から入力されるコントロール信号を基に、前記リードコマンド信号および前記データ読み出し信号の活性化を行うことを特徴とする付記１に記載の半導体記憶装置。
【０１２６】
（付記１３）  データの読み出しおよび書き込み可能なメモリセルが配列されたメモリセルアレイを備え、バーストモード機能を有し、外部から入力される外部クロック信号に同期して動作する同期型の半導体記憶装置の制御方法であって、
前記メモリセルアレイからデータを読み出す動作を指示するリードコマンド信号および前記メモリセルアレイからデータを読み出すタイミングを指示するデータ読み出し信号の活性化を行う第１のステップと、
前記リードコマンド信号が活性化されて設定時間後に前記外部クロック信号に同期した内部クロック信号を生成する第２のステップと、
前記第１のステップで活性化した前記データ読み出し信号に応じて前記メモリセルアレイの中より外部から入力される外部アドレスで特定される前記メモリセルから１度に複数のデータを読み出す第３のステップと、
前記内部クロック信号に応じて順次活性化される複数のデータ出力パルスを別々に出力する際に、最初のデータ出力パルスの活性化開始を前記内部クロック信号の変化に応じて行い、最初のデータ出力パルスの活性化終了を前記データ読み出し信号の活性化タイミングに応じて行う第４のステップと、
前記第３のステップで前記メモリセルアレイから読み出した前記複数のデータを保持し、前記第４のステップで出力する前記複数のデータ出力パルスに応じて保持した前記複数のデータを順次選択して出力する第５のステップと
を有することを特徴とする半導体記憶装置の制御方法。
【０１２７】
（付記１４）  前記内部クロック信号の変化に応じて活性化を開始し、前記データ読み出し信号の活性化タイミングに応じて活性化を終了するパルス幅拡張信号を生成する拡張信号生成ステップを更に有し、
前記第４のステップは、前記拡張信号生成ステップで出力する前記パルス幅拡張信号を基に、前記最初のデータ出力パルスの活性化開始を前記内部クロック信号の変化に応じて行い、最初のデータ出力パルスの活性化終了を前記データ読み出し信号の活性化タイミングに応じて行うことを特徴とする付記１３に記載の半導体記憶装置の制御方法。
【０１２８】
（付記１５）  前記内部クロック手段が出力する前記内部クロック信号の変化に応じてカウントアップされる内部アドレス信号を生成するアドレス生成ステップを更に有し、
前記第４のステップは、前記アドレス生成ステップで出力する前記内部アドレス信号のカウントアップに応じて活性化する前記データ出力パルスを順次切り換えることを特徴とする付記１３に記載の半導体記憶装置の制御方法。
【０１２９】
（付記１６）  前記アドレス生成ステップは、最初のカウントアップ動作のタイミングを前記第１のステップにおける前記データ読み出し信号の活性化タイミングに応じて調整することを特徴とする付記１５に記載の半導体記憶装置の制御方法。
【０１３０】
（付記１７）  前記バーストモードにおいて連続して読み出すデータ数が設定できる場合に、前記第４のステップは、前記バーストモードの設定に応じた数のデータ出力パルスを出力し、
前記第３のステップは、前記メモリセルアレイより前記バーストモードの設定に応じた数のデータを１度に読み出すことを特徴とする付記１３に記載の半導体記憶装置の制御方法。
【０１３１】
（付記１８）  バーストモードにおいて連続して読み出すデータ数が設定できる場合に、前記アドレス生成ステップは、前記バーストモードの設定に応じた数で内部アドレス信号のカウントアップを行うことを特徴とする付記１５に記載の半導体記憶装置の制御方法。
【０１３２】
（付記１９）  前記設定時間が前記外部クロック信号のクロック数で設定される場合に、前記第２のステップは、前記リードコマンド信号が活性化されて前記設定されたクロック数後に前記外部クロックに同期した前記内部クロック信号を生成することを特徴とする付記１３に記載の半導体記憶装置の制御方法。
【０１３３】
（付記２０）  前記データ読み出し手段が１回の前記リードコマンド信号に応じて前記メモリセルアレイから２回データを読み出すために、前記制御信号生成手段が２回活性化されるデータ読み出し信号を出力する場合に、前記２回活性化されるデータ読み出し信号における１回目のデータ読み出し信号の活性化タイミングを抽出するデータ読み出し信号抽出ステップを更に具備し、
前記第４のステップは、前記データ読み出し信号抽出ステップで抽出した１回目のデータ読み出し信号の活性化タイミングに応じて最初のデータ出力パルスの活性化終了を行うこと
を特徴とする付記１３に記載の半導体記憶装置の制御方法。
【０１３４】
【発明の効果】
以上に説明したように本発明による半導体記憶装置においては、内部クロック信号に応じて順次活性化される複数のデータ出力パルスを別々に出力する際に、最初のデータ出力パルスの活性化開始を内部クロック信号の変化に応じて行い、最初のデータ出力パルスの活性化終了をデータ読み出し信号の活性化タイミングに応じて行うので、データ読み出し信号の遅れに対応してデータ出力パルスを生成できるので、読み出されたデータを確実に出力することができ、出力データの信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態による半導体記憶装置の全体構成を示すブロック図である。
【図２】半導体記憶装置１がバーストモードでリードコマンド処理を行う際の、外部からの入力信号および内部信号および出力信号の変化を示す図である。
【図３】図１に示したＣＬ選択回路６を構成するＣＬ選択回路Ａの回路構成例を示す図である。
【図４】図１に示したＣＬ選択回路６を構成するＣＬ選択回路Ｂの回路構成例を示す図である。
【図５】外部アドレス信号ａ０２ｚがＬからＨに変化する場合の図３に示したＣＬ選択回路Ａの動作を示す波形図である。
【図６】外部アドレス信号ａ０２ｚがＨからＬに変化する場合の図３に示したＣＬ選択回路Ａの動作を示す波形図である。
【図７】図４に示したＣＬ選択回路Ｂの動作を示す波形図である。
【図８】図１に示したパルス幅拡張回路９の回路構成例を示す図である。
【図９】図８に示したパルス幅拡張回路９の動作を示す波形図である。
【図１０】図１に示したデータ出力パルス制御回路１０の回路構成例を示す図である。
【図１１】図１に示したアドレスカウントアップ回路１１を構成するアドレスカウントアップ回路Ａの回路構成例を示す図である。
【図１２】図１に示したアドレスカウントアップ回路１１を構成するアドレスカウントアップ回路Ｂの回路構成例を示す図である。
【図１３】図１１に示したアドレスカウントアップ回路Ａの動作を示す波形図である。
【図１４】図１に示したデータ出力回路７の回路構成例を示す図である。
【図１５】従来の半導体記憶装置における外部からの信号および内部信号および出力データの変化タイミング例を示す図である。
【図１６】データ読み出し信号ＣＬが遅れた場合の半導体記憶装置内の動作を示す図である。
【符号の説明】
１        半導体記憶装置
２        制御信号生成回路
３        ＣＬ遅延回路
４        メモリセルアレイ
５        データ読み出し回路
６        ＣＬ選択回路（データ読み出し信号抽出手段）
７        データ出力回路
８        内部クロック生成回路
９        パルス幅拡張回路
１０      データ出力パルス制御回路
１１      アドレスカウントアップ回路（アドレスカウント手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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