(57)【要約】【課題】強誘電体の劣化が少ない強誘電体キャパシタおよびその製造方法を提供する。【解決手段】強誘電体キャパシタ１００は、基体１０と、前記基体１０上に配置される下部電極２０と、少なくとも前記基体１０上に配置される絶縁膜３０と、前記絶縁膜３０上に配置されるバリア膜４０と、少なくとも前記下部電極２０上に配置される強誘電体膜６０と、少なくとも前記強誘電体膜６０の上に形成された上部電極７０と、を含み、前記強誘電体膜６０は、少なくとも前記絶縁膜３０及び前記バリア膜４０を前記下部電極２０に至るまで貫通した穴５０の内部に形成される。【選択図】        図１
2004296688.tif 000002
【特許請求の範囲】
【請求項１】
基体と、
前記基体上に配置される下部電極と、
少なくとも前記基体上に配置される絶縁膜と、
前記絶縁膜上に配置されるバリア膜と、
少なくとも前記下部電極上に配置される強誘電体膜と、
少なくとも前記強誘電体膜の上に形成された上部電極と、
を含み、
前記強誘電体膜は、少なくとも前記絶縁膜及び前記バリア膜を前記下部電極に至るまで貫通した穴の内部に形成される、強誘電体キャパシタ。
【請求項２】
請求項１において、
前記強誘電体膜は、前記穴の内部に形成された部分に加えて、前記バリア膜上に形成された部分を含む、強誘電体キャパシタ。
【請求項３】
請求項１または２において、
前記下部電極と前記上部電極とは、互いに交差するストライプ形状を有し、
前記穴は、少なくとも前記下部電極と前記上部電極とが交差している領域に形成されている、強誘電体キャパシタ。
【請求項４】
請求項１〜３のいずれかにおいて、
前記上部電極上に、他のバリア膜が配置されている、強誘電体キャパシタ。
【請求項５】
請求項１〜４のいずれかにおいて、
前記バリア膜は、少なくともアルミニウム酸化膜、アルミニウム窒化膜、及びチタン酸化膜のいずれかひとつを含む、強誘電体キャパシタ。
【請求項６】
請求項１〜５のいずれかに記載された強誘電体キャパシタを含む、半導体装置。
【請求項７】
基体上に下部電極を形成すること、
少なくとも前記下部電極を被覆する絶縁膜を形成すること、
前記絶縁膜上にバリア膜を形成すること、
前記絶縁膜及び前記バリア膜を貫通して前記下部電極を露出させる穴を形成すること、
少なくとも前記穴に複合酸化物の液体原料を充填すること、
前記液体原料を熱処理により結晶化して強誘電体膜を形成すること、
少なくとも前記強誘電体膜の上に上部電極を形成すること、
を含む、強誘電体キャパシタの製造方法。
【請求項８】
請求項７において、
前記液体原料をスピンコート法およびＬＳＭＣＤ法の少なくとも一方を用いて塗布することにより前記穴に当該液体原料を充填する、強誘電体キャパシタの製造方法。
【請求項９】
請求項７または８において、
少なくとも前記液体原料を前記穴に充填する前に、前記水素バリア膜の表面を親水化処理することを含む、強誘電体キャパシタの製造方法。
【請求項１０】
請求項９において、
前記穴の内部を親水化処理することを含む、強誘電体キャパシタの製造方法。
【請求項１１】
請求項７または８において
前記液体原料に親水性を有する材料が添加されている、強誘電体キャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタ、半導体装置、および強誘電体キャパシタの製造方法に関する。
【０００２】
【背景技術】
一般に、強誘電体キャパシタの製造過程においては、プロセスダメージにより強誘電体特性に望ましからぬ影響を与えるおそれがあり、かかる影響は、セルサイズの微細化に伴いますます深刻化する。
【０００３】
例えば、強誘電体キャパシタにおける強誘電体部分をエッチングした後は、組成ずれや酸素欠損が生じ、強誘電体キャパシタの抗電圧増加やリーク電流の増加などの特性劣化が生じる。
【０００４】
また例えば、強誘電体キャパシタは、還元（水素）雰囲気中にさらされると、強誘電体の結晶構造に劣化が生じる。これを防ぐために強誘電体キャパシタをバリア膜で覆うことが提案されている。この方法では、層間絶縁膜や保護膜の形成工程における還元雰囲気による特性劣化を防ぐことができる。しかし、バリア膜をスパッタ法で成膜する際に、プラズマやスパッタ粒子のために強誘電体の組成ずれや酸素欠損が生じるおそれがある。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、強誘電体の劣化が少ない強誘電体キャパシタおよびその製造方法を提供することにある。
【０００６】
また、本発明の他の目的は、本発明の強誘電体キャパシタを適用した半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
１．強誘電体キャパシタ
本発明に係る強誘電体キャパシタは、基体と、前記基体上に配置される下部電極と、少なくとも前記基体上に配置される絶縁膜と、前記絶縁膜上に配置されるバリア膜と、少なくとも前記下部電極上に配置される強誘電体膜と、少なくとも前記強誘電体膜の上に形成された上部電極と、を含み、前記強誘電体膜は、少なくとも前記絶縁膜及び前記バリア膜を前記下部電極に至るまで貫通した穴の内部に形成される。
【０００８】
本発明によれば、強誘電体膜が絶縁膜及びバリア膜を前記下部電極に至るまで貫通した穴の内部に形成されているため、この強誘電体膜は、穴の形状を任意に設定することでパターニングが不要になる。このため、本発明の構成では、強誘電体膜がそのパターニングのために従来行われていたエッチングなどの影響を受けない。また、本発明の構成では、絶縁膜およびバリア膜が強誘電体膜に先立って形成されているために、強誘電体膜が絶縁膜やバリア膜の形成時におけるプロセスダメージも受けにくい。従って、本発明によれば、強誘電体膜の劣化を低減させることができ、良好な強誘電体特性を得ることができる。
【０００９】
本発明の強誘電体キャパシタは、以下の態様を採り得る。
【００１０】
（１）前記強誘電体膜は、前記穴の内部に形成された部分に加えて、前記バリア膜上に形成された部分を含むことができる。
【００１１】
かかる態様によれば、強誘電体膜のうちバリア膜の上に形成された部分を水素などの還元雰囲気による影響から守るために用いることができ、プロセスダメージのバリア効果を一段と高めることができる。
【００１２】
（２）前記下部電極と前記上部電極とは、互いに交差するストライプ形状を有し、前記穴を、少なくとも前記下部電極と前記上部電極とが交差している領域に形成することができる。
【００１３】
かかる態様によれば、下部電極と上部電極とが交差している領域において劣化の少ない強誘電体キャパシタからなるメモリセルが配置されたメモリセルアレイを高い集積度で実現することができる。
【００１４】
（３）前記上部電極上に、他のバリア膜を配置することができる。
【００１５】
かかる構成によれば、他のバリア膜により上部電極と強誘電体膜の界面近傍における強誘電体膜へのプロセスダメージを防止することができ、より一層のバリア効果を得ることができる。
【００１６】
（４）前記バリア膜は、少なくともアルミニウム酸化膜、アルミニウム窒化膜、及びチタン酸化膜のいずれかひとつを含むことができる。
【００１７】
すなわち、かかる態様においては、バリア膜を単層膜としてもよいし、複数の膜を積層した多層膜としてもよい。
【００１８】
（５）本発明は、上記強誘電体キャパシタを含む半導体装置に適用することができる。このような半導体装置としては、例えば、強誘電体メモリなどが挙げられる。
【００１９】
２．強誘電体キャパシタの製造方法
本発明に係る強誘電体キャパシタの製造方法は、基体上に下部電極を形成すること、少なくとも前記下部電極を被覆する絶縁膜を形成すること、前記絶縁膜上にバリア膜を形成すること、前記絶縁膜及び前記バリア膜を貫通して前記下部電極を露出させる穴を形成すること、少なくとも前記穴に複合酸化物の液体原料を充填すること、前記複合酸化物原料を熱処理により結晶化して強誘電体膜を形成すること、少なくとも前記強誘電体膜の上に上部電極を形成すること、を含む。
【００２０】
本発明によれば、強誘電体膜を形成する前に、絶縁膜及びバリア膜が形成されることにより、強誘電体膜は、かかる絶縁膜やバリア膜の形成時におけるプロセスダメージを受けない。そのため、本発明の製造方法によれば、劣化の少ない強誘電体膜を形成することができる。
【００２１】
また、本発明の製造方法では、絶縁膜及びバリア膜を貫通する穴に液体原料を充填することによって強誘電体膜を形成する。このため、強誘電体膜のパターニングが不要になり、製造工程を簡素化することができる。そして、このような手法を用いることによって、絶縁膜及びバリア膜に形成される穴を所望の形状とすることで、エッチング等のダメージを与えることなく所望の形状の強誘電体膜を得ることができる。
【００２２】
本発明の強誘電体キャパシタの製造方法は、以下の態様を採り得る。
【００２３】
（１）前記液体原料をスピンコート法及びＬＳＭＣＤ法の少なくとも一方を用いて塗布することにより前記穴に当該液体原料を充填することができる。
【００２４】
（２）少なくとも前記液体原料を穴に充填する前に、前記バリア膜の表面を親水化処理することを含むことができる。
【００２５】
かかる態様によれば、液体原料を穴に充填したときに、余剰原料をバリア膜の表面に均一に分布させることができ、製造途中のデバイス表面に不自然な凹凸ができるのを防ぐことができる。
【００２６】
なお、かかる態様においては、前記穴の内部を親水化処理することもできる。このようにすれば、穴の内部に確実に液体原料を充填することができる。
【００２７】
（３）前記液体原料に親水性を有する材料を添加したものを用いることができる。
【００２８】
かかる態様によっても、液体原料を穴に充填したときに、余剰原料をバリア膜の表面に均一に分布させることにより、製造途中のデバイス表面に不自然な凹凸ができるのを防ぐことができるとともに、液体原料を確実に穴の内部に充填することができる。
【００２９】
【発明の実施の形態】
以下、本発明に好適な実施の形態について、図面を参照しながら説明する。
【００３０】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る強誘電体キャパシタ１００を模式的に示す断面図である。
【００３１】
本実施の形態に係る強誘電体キャパシタ１００は、基体１０上に下部電極２０が配置されており、また基体１０上には、絶縁膜３０及びバリア膜４０が順次積層されて配置されている。絶縁膜３０及びバリア膜４０に対しては、下部電極２０に至るまで貫通する穴５０が形成されており、この穴５０の内部に複合酸化物からなる強誘電体膜６０が形成されている。また、強誘電体膜６０の上には、上部電極７０が配置されている。
【００３２】
基体１０は、公知の基板材料から選択したものを採用することができ、特に半導体基板を用いた場合には、その内部にトランジスタ等の半導体素子を含むことができる。これにより、強誘電体キャパシタ１００を、例えば、強誘電体メモリなどに適用することができる。
【００３３】
下部電極２０及び上部電極６０は、公知の導電性材料から選択して用いることができ、例えば、強誘電体膜６０との格子整合の観点から好適なものを採用することができる。下部電極２０及び上部電極６０としては、例えば、Ｐｔ、Ｉｒ、Ｉｒ酸化物（ＩｒＯｘ）、Ｒｕ、Ｒｕ酸化物（ＲｕＯｘ）、ＳｒＲｕ複合酸化物（ＳｒＲｕＯｘ）などが挙げられる。なお、下部電極２０及び上部電極６０は、上記において例示した材料などの単層膜及び複数の層からなる多層膜から構成することができる。
【００３４】
絶縁膜３０は、例えば、ＳｉＯ２などの酸化膜や例えば、ＳｉＮなどの窒化膜から形成することができる。絶縁膜３０の材料は、例えば、強誘電体膜６０の材料との反応性の観点から好適なものを選択することができる。
【００３５】
バリア膜４０は、キャパシタ上部に例えば、保護膜などを設ける場合に、水素などの還元雰囲気中で行うプロセスが必要となるために設けられる。すなわち、キャパシタ上部が水素などの還元雰囲気にさらされるのを防止して、かかる水素のキャパシタ内部への侵入による強誘電体膜６０の劣化を防止することができる。このようなバリア効果を有する材料としては、例えば、Ａｌ酸化物、Ａｌ窒化物、Ｔｉ酸化物などを挙げることができる。なお、バリア膜４０は、上記において例示した材料などの単層膜及び複数の層からなる多層膜から構成することができる。
【００３６】
強誘電体膜６０は、例えば、ＳＢＴ（Ｓｔｒｏｎｔｉｕｍ  Ｂｉｓｍｕｔｈ  Ｔａｎｔａｌａｔｅｓ）、ＰＺＴ（Ｌｅａｄ  Ｚｉｒｃｏｎａｔｅ  Ｔｉｔａｎａｔｅ）、ＢＩＴ（Ｂｉｓｍｕｔｈ  Ｔｉｔａｎａｔｅ）、ＢＬＴ（Ｂｉｓｍｕｔｈ  Ｌａｎｔｈａｎｕｍ）などの複合酸化物から形成される。かかる強誘電体膜６０は、主に液体原料を用いた成膜法により形成され、例えば、スピンコート法、ＬＳＭＣＤ法、ゾルゲル法、ＭＯＤ法などを用いて形成することができる。
【００３７】
ここで、本実施の形態に係る強誘電体キャパシタ１００の製造工程について説明する。図２（Ａ）〜図２（Ｅ）は、本実施の形態に係る強誘電体キャパシタ１００の製造工程の一例を模式的に示す断面図である。
【００３８】
（１）まず、図２（Ａ）に示すように、所与の基体１０の上に下部電極２０を例えば、スパッタ法などを用いて形成する。具体的に例示すると、スパッタ法でＴｉ膜を２０ｎｍの厚さで形成し、その後Ｔｉ膜を酸素雰囲気中で約６５０℃の温度で３０分程度の熱処理を行うことにより酸化させ、Ｔｉ酸化膜を形成する。次に、Ｔｉ酸化膜の上にスパッタ法を用いて２００ｎｍのＰｔ膜を形成して下部電極２０を得ることができる。
【００３９】
（２）次に、図２（Ｂ）に示すように、下部電極２０をフォトリソグラフィー技術を用いてエッチングすることで所望の形状にパターニングした後に、例えば、酸化膜や窒化膜などからなる絶縁膜３０をＣＶＤ法などを用いて形成する。具体的に例示すると、ＩＣＰ（Ｉｏｎ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチャーなどを用いて下部電極２０をエッチングし、その後ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４、Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）−ＣＶＤ法を用いて、ＳｉＯ２膜を例えば、２００ｎｍの膜厚で形成することにより絶縁膜３０を得ることができる。
【００４０】
（３）次に、図２（Ｃ）に示すように、絶縁膜３０の上にバリア膜４０を例えば、スパッタ法などを用いて形成する。具体的に例示すると、絶縁膜３０の上に例えば、Ａｌ酸化物（Ａｌ２Ｏ３）を５０ｎｍの膜厚でスパッタ法により成膜することで、還元作用を有する水素雰囲気に対して、バリア効果を奏するバリア膜４０を得ることができる。かかる工程に関して、従来は、強誘電体膜６０をパターニングした後に、絶縁膜３０の形成工程を行っていたため、バリア膜４０が強誘電体膜６０の側面部分にも必要であった。しかし、例えば、スパッタ法など成膜粒子の直線性が強い手法を用いる場合には、側面部分に成膜することは容易ではない。しかし、上記のように、本実施の形態の手法では、バリア膜４０が絶縁膜３０上に設けられるため、様々な手法を用いることができ、例えば、スパッタ法などでも容易に成膜することが可能になる。
【００４１】
（４）次に、図２（Ｄ）に示すように、絶縁膜３０及びバリア膜４０を例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などを用いてエッチングすることにより穴５０を形成する。この穴５０の形状は、特に限定されない。本実施の形態に係る製造方法では、この穴５０の中に強誘電体膜６０を形成する。このため、絶縁膜３０及びバリア膜４に形成される穴５０を所望の形状とすることで、エッチング等のダメージを与えることなく所望の形状の強誘電体膜６０を得ることができる。
【００４２】
（５）最後に、図２（Ｅ）に示すように、穴５０の中に複合酸化物の液体原料を充填して、これを熱処理により結晶化して強誘電体膜６０を形成する。ここで、複合酸化物の液体原料としては、例えば、ゾルゲル溶液やＭＯＤ溶液などを用いることができる。また、かかる液体原料を穴５０の中に充填する前に、穴５０の内部表面を親水化処理しておくことで、確実に穴５０の内部に液体原料を充填することができる。親水化処理の手法としては、形成中のデバイスを例えば、ヘキサメチルジシラザン（ＨＭＤＳ）やメタノールの蒸気中にさらす方法が挙げられる。また、液体原料に親水性を有する材料、例えば、上記したヘキサメチルジシラザンやメタノールを添加して用いてもよい。また、穴５０に液体原料を充填するための方法としては、例えば、スピンコート法やＬＳＭＣＤ法などが挙げられる。
【００４３】
なお、かかる工程を具体的に例示すると、まず例えば、ＳＢＴを含む液体原料をスピンコート法を用いて塗布することにより絶縁膜３０及びバリア膜４０に形成された穴５０の内部に充填し、その後１６０℃で１分間、２６０℃で４分間の熱処理を行って液体原料を乾燥させる。そして、この乾燥した原料を７００℃で３０秒間のランプを用いたアニールによって仮焼成し、その後ファーネスで７００℃、１時間の熱処理を行うことにより、強誘電体膜６０を得る。
【００４４】
続いて、その上部に上部電極７０を形成して、所望の形状にパターニングすることにより強誘電体キャパシタ１００を得ることができる。
【００４５】
なお、かかる工程を具体的に例示すると、上部電極７０は、例えば、スパッタ法を用いてＰｔ膜を２００ｎｍの膜厚で成膜し、その後ＩＣＰ（Ｉｏｎ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチャーなどを用いて所望の形状にパターニングすることにより得ることができる。
【００４６】
以上に述べたように、本実施の形態に係る強誘電体キャパシタ１００では、強誘電体膜６０を絶縁膜３０及びバリア膜４０を貫通する穴５０の内部に液体原料を充填することにより形成することができる。このため、強誘電体膜６０がそのパターニングのために従来行われていたエッチングなどの影響を受けない。そして、本実施の形態の手法を用いれば、強誘電体膜６０のパターニングのためのエッチング工程を省略することができるため、製造工程を簡素化することができる。また、強誘電体キャパシタ１００では、絶縁膜３０およびバリア膜４０が強誘電体膜６０に先立って形成されているために、強誘電体膜６０が絶縁膜３０やバリア膜４０の形成時におけるプロセスダメージも受けにくい。従って、本実施の形態に係る強誘電体キャパシタ１００によれば、強誘電体膜６０の劣化を低減させることができ、良好な強誘電体特性を得ることができる。
【００４７】
（変形例１）
図３は、本実施の形態の変形例１に係る強誘電体キャパシタ１１０を模式的に示す図である。
【００４８】
まず、図３に示す強誘電体キャパシタ１１０は、基本的構成において強誘電体キャパシタ１００と同様であるが、強誘電体膜６０が、穴５０の内部に形成される部分６１の他にバリア膜４０の上に形成された部分６２を含んで構成されている。この強誘電体キャパシタ１１０においては、強誘電体膜６０のうちバリア膜４０の上に形成された部分６１をバリア膜として機能させることにより、保護膜などの上部膜形成時におけるプロセスダメージからのバリア効果をより一層高めることができる。
【００４９】
本変形例に係る強誘電体キャパシタ１１０は、以下に示す製造工程により形成することができる。図４（Ａ）〜図４（Ｃ）は、本変形例に係る強誘電体キャパシタ１１０の製造工程の一例を模式的に示す断面図である。なお、上記実施の形態と重複する部分については詳細な説明を省略する。
【００５０】
まず、上記第１の実施形態で説明した（１）〜（４）の工程に従って、絶縁膜３０及びバリア膜４０に穴５０を形成する。そのときの工程中のデバイスの状態は、図４（Ａ）に示される。
【００５１】
次に、図４（Ｂ）に示すように、デバイス表面全体に複合酸化物の液体原料を塗布して、熱処理により複合酸化物を結晶化して穴５０の内部に形成された部分６１とバリア膜４０の上に形成された部分６２とを含む強誘電体膜６０を形成する。かかる工程では、液体原料を塗布するのに先立って、デバイスの表面、すなわち穴５０の内部とバリア膜４０の表面を親水化処理することにより、確実に穴５０の内部に液体原料を充填することができるとともに、バリア膜４０の上に凹凸の少ない均一な液体原料の膜を成膜することができる。また、かかる親水化処理をする代わりに、液体原料に親水性を有する材料を添加しておいてもよい。このような材料としては、例えば、ヘキサメチルジシラザン（ＨＭＤＳ）やメタノールなどが挙げられる。
【００５２】
最終的には、上記第１の実施の形態で説明した（５）の工程に従って、上部電極７０を形成することにより、図４（Ｃ）に示されるような、本変形例に係る強誘電体キャパシタ１１０を得ることができる。
【００５３】
（変形例２）
図５（Ａ）及び図５（Ｂ）は、本実施の形態の変形例２に係る強誘電体キャパシタ１２０、１３０を模式的に示す断面図である。
【００５４】
本変形例においては、上部電極７０の上部に、さらにバリア膜４２が形成されている。これは、例えば、強誘電体膜６０の平面形状が上部電極７０の平面形状より大きい場合には、上部電極７０に覆われていない部分がその後のプロセスによりダメージを受けるおそれがある。そこで、図５（Ａ）に示すように、露出した強誘電体膜６０を少なくとも被覆するようにバリア膜８０を形成することにより、プロセスダメージに対する耐性が高い強誘電体キャパシタ１２０を得ることができる。また、上記変形例２に示す構造では、強誘電体膜６０においてバリア膜４０の上に形成された部分をもバリア膜として機能させることができるが、さらにバリア効果を高めるために、少なくとも露出した強誘電体膜６０を被覆するようにバリア膜８０を形成することで、図５（Ｂ）に示すような、プロセスダメージに対する耐性が高い強誘電体キャパシタ１３０を得ることができる。
【００５５】
［第２の実施形態］
本実施の形態では、第１の実施形態に係る強誘電体キャパシタ１００を半導体装置としての各種の強誘電体メモリに適用した場合を例にとり説明する。
【００５６】
図６（Ａ）は、本発明の第２の実施形態に係る強誘電体メモリ１０００を模式的に示す断面図である。
【００５７】
強誘電体メモリ１０００は、基体１０上に第１の実施形態で説明した強誘電体キャパシタが形成された構成を採用する。
【００５８】
基体１０は、半導体基板１０上にトランジスタ１６が形成された領域を含んでいる。トランジスタ１６は、ソース／ドレイン１３、ゲート絶縁膜１４、及びゲート電極１５を含んで構成される。トランジスタ１６は、公知の半導体形成技術を用いて形成することができる。また、基体１０には、上記の他に素子分離領域１７および層間絶縁膜１８を含むことができる。
【００５９】
基体１０に形成されたトランジスタ１６は、ソース／ドレイン１３の一方は、金属配線９１により強誘電体キャパシタの上部電極７０と接続され、他方は、金属配線９２により外部との電気的接続が可能に構成されている。
【００６０】
また、強誘電体メモリ１０００において、強誘電体キャパシタの上部には、他の層間絶縁膜８０が形成されている。この層間絶縁膜８０の形成工程においては、水素ガスが発生する場合がある。この水素ガスは、強誘電体膜６０を構成する複合酸化物に対して還元作用を有する。しかし、本実施の形態に係る強誘電体メモリ１０００では、強誘電体キャパシタの上部からのプロセスダメージを防止する効果を有するバリア層４０が一面に形成されているので、この層間絶縁膜８０の形成工程において水素ガスが発生するプロセスを採用しても、水素ガスが強誘電体膜６０に望ましからぬ影響を与えるおそれがない。従って、本実施の形態に係る強誘電体メモリ１０００は、強誘電体キャパシタの製造工程においてプロセスダメージが少なく、さらにその後の層間絶縁膜８０の形成工程などにおいても強誘電体膜６０の劣化が少ないため、良好な特性を得ることができる。
【００６１】
なお、強誘電体キャパシタとトランジスタ１６の電気的接続は、図６（Ｂ）に示すように、強誘電体キャパシタの下部電極２０とトランジスタ１６のソース／ドレイン１３とをプラグ配線１９により接続する態様を採用することもできる。かかる態様では、図６（Ａ）の場合に比べて、素子の占有面積の縮小化を図ることができる。
【００６２】
［第３の実施形態］
図７は、本発明の第３の実施形態に係る強誘電体メモリ２０００を模式的に示す図である。
【００６３】
本実施の形態の強誘電体メモリ２０００は、メモリセルアレイ２００と、周辺回路部３００とを有する。メモリセルアレイ２００と周辺回路部３００とは、第２の実施形態でも述べたように、半導体基板上の異なる領域に形成することができる。
【００６４】
メモリセルアレイ２００は、図７に示すように、行選択のための下部電極２０（ワード線）と、列選択のための上部電極７０（ビット線）とが交差するように配列されている。また、下部電極２０及び上部電極７０は、それぞれ複数のライン状の信号電極からなるストライプ形状を有する。なお、信号電極は、下部電極２０がビット線、上部電極７０がワード線となるように形成することもできる。
【００６５】
また、メモリセルアレイ２００においては、下部電極２０と上部電極７０とが交差する領域内に穴５０が形成されている。そして、少なくとも穴５０には、強誘電体が充填されていて、この強誘電体と下部電極２０と上部電極７０とにより強誘電体キャパシタを構成している。
【００６６】
周辺回路３００は、図７に示すように、メモリセルアレイ２００に対して選択的に情報の書き込み若しくは読出しを行うための各種回路を含み、例えば、上部電極７０を選択的に制御するための第１の駆動回路３１０と、下部電極２０を選択的に制御するための第２の駆動回路３２０と、その他にセンスアンプなどの信号検出回路（図示省略）とを含んで構成することができる。
【００６７】
ここで、メモリセルアレイ２００についてより詳細に断面図を参照しながら説明する。図８（Ａ）は、メモリセルアレイ２００の断面構造の一例を模式的に示す図である。
【００６８】
メモリセルアレイ２００は、基体１０上に、下部電極２０がストライプ形状で配置されており、また基体１０上には絶縁膜３０及びバリア膜４０が形成されている。この絶縁膜３０及びバリア膜４０を下部電極２０と上部電極７０とが交差する領域に穴５０が形成され、強誘電体膜６０は、その穴５０の内部に複合酸化物原料が充填されて結晶化されることにより形成される。なお、強誘電体膜６０は、図８（Ａ）に示すように、バリア膜４０の上に形成されている場合に限られず、穴５０の内部のみに形成されていてもよい。強誘電体膜６０の上には、ストライプ形状の上部電極７０が形成される。
【００６９】
ここで、本実施の形態では、図８（Ｂ）に示すメモリセルアレイ２１０のように、上部電極７０の上にさらにバリア膜４２を形成した構成を採用することもできる。このようにすれば、保護膜や、層間絶縁膜などをキャパシタの上部に形成する際のプロセスダメージをより効果的に防ぐことができる。
【００７０】
なお、図８（Ａ）及び図８（Ｂ）に示すメモリセルアレイ２００、２１０は、第１の実施形態で説明したものと同様の手法を用いて形成することができる。すなわち、本実施の形態に係る強誘電体メモリ２０００では、メモリセルアレイ２００において強誘電体膜６０が製造工程中に受ける劣化を低減させることができるため、第１の実施形態の場合と同様に強誘電体キャパシタが良好な特性を有する。
【００７１】
以上、本発明に好適な実施の形態について述べたが、本発明は、上記実施の形態に限られず、発明の要旨範囲内で各種の変形態様を採り得る。
【図面の簡単な説明】
【図１】第１の実施形態の強誘電体キャパシタを示す断面図である。
【図２】第１の実施形態の強誘電体キャパシタの製造工程を示す図である。
【図３】第１の実施形態の変形例１を示す図である。
【図４】第１の実施形態の製造工程の変形例１を示す図である。
【図５】第１の実施形態の変形例２を示す図である。
【図６】第２の実施形態に係る強誘電体メモリを示す断面図である。
【図７】第３の実施形態に係る強誘電体メモリを示す図である。
【図８】第３の実施形態に係るメモリセルアレイを示す断面図である。
【符号の説明】
１０  基体、２０  下部電極、３０  絶縁膜、４０  バリア膜、５０  穴、６０強誘電体膜、７０  上部電極、１００  強誘電体キャパシタ
【図１】
2004296688.tif 000003
【図２】
2004296688.tif 000004
【図３】
2004296688.tif 000005
【図４】
2004296688.tif 000006
【図５】
2004296688.tif 000007
【図６】
2004296688.tif 000008
【図７】
2004296688.tif 000009
【図８】
2004296688.tif 000010