(57)【要約】【課題】  不揮発性メモリのメモリセルが形成される素子形成領域内の欠陥を低減させ、リーク電流の低減を図る。【解決手段】  不揮発性メモリセルが形成される素子形成領域Ａｃの端部を、ダミー導電性膜ＤＳＧの下の領域を利用して長さＤだけ伸長することにより、かかる伸長した領域に、素子形成領域Ａｃを囲む絶縁膜６から加わる応力を集中させる。その結果、メモリセルが形成される領域までは、欠陥が延びず、メモリセルのリーク電流を低減することができる。【選択図】  図１
2004336065.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板表面に形成され、絶縁膜によって区画された素子形成領域であって、第１方向に延在する素子形成部を、前記第１方向と垂直な第２方向に２以上有し、前記２以上の素子形成部の端部を接続し、前記第２方向に延在する接続部とを有する素子形成領域と、
（ｂ）前記素子形成領域の主表面に形成された複数のメモリセルと、
を有することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記半導体集積回路装置は、さらに、
（ｃ）前記複数のメモリセルを囲むように形成された導電性膜を有し、
前記接続部は、前記導電性膜の下に形成されていることを特徴とする半導体集積回路装置。
【請求項３】
（ａ）半導体基板表面に形成された素子形成領域であって、絶縁膜によって区画され、第１方向に延在する素子形成領域を、前記第１方向と垂直な第２方向に３以上有し、
（ｂ）前記３以上の素子形成領域の主表面に形成された複数のメモリセルと、
を有する半導体集積回路装置であって、
前記３以上の素子形成領域のうち、最外の素子形成領域の前記第２方向の幅は、他の素子形成領域の幅より広いことを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記半導体集積回路装置は、さらに、
（ｃ）前記複数のメモリセルを囲むように形成された導電性膜を有し、
前記素子形成領域は、前記第２方向に延在する前記導電性膜の下まで延在していることを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、
前記半導体集積回路装置は、前記素子形成部を、前記第１方向と垂直な第２方向に３以上有し、
前記３以上の素子形成部のうち、最外の素子形成領域の前記第２方向の幅は、他の素子形成部の幅より広いことを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記半導体集積回路装置は、さらに、
（ｃ）前記複数のメモリセルを囲むように形成された導電性膜を有し、
前記接続部は、前記導電性膜の下に形成されていることを特徴とする半導体集積回路装置。
【請求項７】
（ａ）半導体基板表面に形成された素子形成領域であって、絶縁膜によって区画され、第１方向に延在する素子形成領域を、前記第１方向と垂直な第２方向に３以上有し、
（ｂ）前記３以上の素子形成領域のうち、最外の素子形成領域以外の素子形成領域の主表面に形成された複数のメモリセルと、を有し、
前記最外の素子形成領域上にはメモリセルとして機能するメモリセルを形成しないことを特徴とする半導体集積回路装置。
【請求項８】
（ａ）半導体基板表面に形成された素子形成領域であって、絶縁膜によって区画され、第１方向に延在する素子形成領域を、前記第１方向と垂直な第２方向に３以上有し、
（ｂ）前記素子形成領域上に形成されたメモリセルであって、
（ｂ1）第１絶縁膜を介して形成された第１導電性膜よりなる第１電極と、
（ｂ2）前記第１電極上に、第２絶縁膜を介して形成された第２導電性膜よりなる第２電極であって、前記第２方向に延在する第２電極と、
（ｂ3）前記第２電極の両側の前記素子形成領域に形成された半導体領域と、
を含むメモリセルを複数有し、
前記３以上の素子形成領域のうち、最外の素子形成領域上のメモリセルは、メモリセルとして機能しないことを特徴とする半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、
前記半導体集積回路装置は、さらに、
（ｃ）前記メモリセルの上部に形成された配線と、
（ｄ）前記配線とメモリセルを電気的に接続するために、前記メモリセルの半導体領域上に形成された導電性部と、
を有し、
前記最外の素子形成領域上には、前記導電性部が形成されていないことを特徴とする半導体集積回路装置。
【請求項１０】
請求項８記載の半導体集積回路装置において、
前記複数のメモリセルの第２電極は、前記最外の素子形成領域を越えて延在していないことを特徴とする半導体集積回路装置。
【請求項１１】
請求項８記載の半導体集積回路装置において、
前記複数のメモリセルの第２電極は、前記最外の素子形成領域を越えて延在するものと、しないものとが交互に配置されていることを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１記載の半導体集積回路装置において、
前記最外の素子形成領域を越えて延在しない第２電極の端部には、隣の第２電極の引き出し部が配置されることを特徴とする半導体集積回路装置。
【請求項１３】
請求項７もしくは請求項８記載の半導体集積回路装置において、
前記半導体集積回路装置は、さらに、
（ｃ）前記複数のメモリセルを囲むように形成された導電性膜を有し、
前記素子形成領域は、前記第２方向に延在する前記導電性膜の下まで延在していることを特徴とする半導体集積回路装置。
【請求項１４】
（ａ）半導体基板表面に形成され、絶縁膜によって区画された素子形成領域であって、第１方向に延在する素子形成部を、前記第１方向と垂直な第２方向に３以上有し、前記３以上の素子形成部の端部を接続し、前記第２方向に延在する接続部とを有する素子形成領域と、
（ｂ）前記素子形成領域上に形成されたメモリセルであって、
（ｂ1）第１絶縁膜を介して形成された第１導電性膜よりなる第１電極と、
（ｂ2）前記第１電極上に、第２絶縁膜を介して形成された第２導電性膜よりなる第２電極であって、前記第２方向に延在する第２電極と、
（ｂ3）前記第２電極の両側の前記素子形成領域に形成された半導体領域と、
を含むメモリセルを複数有し、
前記３以上の素子形成部のうち、最外の素子形成部のメモリセルは、メモリセルとして機能しないことを特徴とする半導体集積回路装置。
【請求項１５】
請求項１４記載の半導体集積回路装置において、
前記半導体集積回路装置は、さらに、
（ｃ）前記メモリセルの上部に形成された配線と、
（ｄ）前記配線とメモリセルを電気的に接続するために、前記メモリセルの半導体領域上に形成された導電性部と、
を有し、
前記最外の素子形成部上には、前記導電性部が形成されていないことを特徴とする半導体集積回路装置。
【請求項１６】
請求項１４記載の半導体集積回路装置において、
前記複数のメモリセルの第２電極は、前記最外の素子形成部を越えて延在するものと、しないものとが交互に配置され、
前記最外の素子形成部を越えて延在しない第２電極の端部には、隣の第２電極の引き出し部が配置されることを特徴とする半導体集積回路装置。
【請求項１７】
請求項１４記載の半導体集積回路装置において、
前記半導体集積回路装置は、さらに、
（ｃ）前記複数のメモリセルを囲むように形成された導電性膜を有し、
前記接続部は、前記導電性膜の下に形成されていることを特徴とする半導体集積回路装置。
【請求項１８】
請求項２、４、６、１３および１７のいずれか一項に記載の半導体集積回路装置において、
前記導電性膜は、フローティング状態であることを特徴とする半導体集積回路装置。
【請求項１９】
請求項１〜１８のいずれか一項に記載の半導体集積回路装置において、
前記半導体集積回路装置は、
前記メモリセルが形成される素子形成領域の周囲に、周辺回路が形成される他の素子形成領域を有し、
前記素子形成領域と他の素子形成領域との間には、前記絶縁膜が存在することを特徴とする半導体集積回路装置。
【請求項２０】
半導体集積回路装置の製造方法であって、
半導体素子が形成された半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に接続孔と配線溝とを形成する工程と、
前記接続孔及び配線溝の側壁に前洗浄保護膜を形成する工程と、
前記半導体基板に前洗浄を行った後に、前記接続孔および配線溝に導電膜を埋め込む工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、細長い素子形成領域が並行に形成された半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体集積回路装置は、絶縁膜で区画された素子形成領域（アクティブ）の主表面に形成された素子や配線からなる。この素子形成領域は、例えば、素子分離領域により他の素子形成領域と分離され、この素子分離領域は、例えば、素子分離絶縁膜で形成される。素子分離絶縁膜は、例えば、ＳＴＩ(Shallow Trench Isolation)技術を用いて形成される。このＳＴＩとは、半導体基板に形成した溝の上部に酸化シリコン膜などの絶縁膜を堆積し、溝外部の酸化シリコン膜を化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法等により除去することにより溝の内部に酸化シリコン膜を埋め込み、これを素子間の分離に用いるというものである。
【０００３】
例えば、電気的書き込みおよび消去が可能な不揮発性メモリ（ＥＥＰＲＯＭ：Electrically Erasable Programmable Read Only Memory）等のメモリＬＳＩ（Large Scale Integrated Circuit）は、一定の間隔（ピッチ）で並行に配置された、細長い素子形成領域上に形成される。
【０００４】
このような素子形成領域は、メモリセルの微細化および高集積化に伴い、その幅がより小さくなり、また、狭ピッチで配置される傾向にある。
【０００５】
なお、メモリセルの微細化に対応するため、いわゆるＳＡＣ（Self-Aligned Contact）技術を用いてドレインコンタクトを形成したＮＯＲ型のフラッシュメモリについては、例えば、ＩＥＤＭ（International Electron Devices Meeting），１９９８，ｐｐ９７９−９８２，“A Novel 4.6F2NOR Cell Technology With Lightly Doped Source(LDS) Junction For High Density Flash Memories”（非特許文献１）に、記載されている。
【非特許文献１】ＩＥＤＭ（International Electron Devices Meeting），１９９８，ｐｐ９７９−９８２，“A Novel 4.6F2NOR Cell Technology With Lightly Doped Source(LDS) Junction For High Density Flash Memories”
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者らは、半導体記憶装置、特に、前述のような不揮発性メモリについて検討した結果、下記の公知でない課題を見いだした。
【０００７】
即ち、素子の微細化が進むにつれ、メモリセルの不良が増加する。この原因について検討した結果、素子形成領域の端部に生じる結晶欠陥が原因ではないかと考えている。
【０００８】
即ち、半導体集積回路装置内のメモリセル形成領域の外周部には、メモリセルを駆動するために必要な論理回路等（以下、周辺回路という）が形成される周辺回路形成領域が存在する。従って、メモリセルが形成される細長い素子形成領域が、狭いピッチで配置されたその周辺には、周辺回路が形成される他の素子形成領域が配置され、これらの素子形成領域間は、幅の広い絶縁膜で分離される。
【０００９】
従って、後述する実施の形態で詳細に説明するように、メモリセルが形成される細長い素子形成領域の端部に、応力が集中し結晶欠陥が生じやすい。
【００１０】
このような欠陥が生じると、メモリセルのドレイン領域と半導体基板との間や、ソース領域とドレイン領域との間の、リーク電流が増加してしまう。さらに、このリーク電流が、センスアンプの動作電流以上になった場合には、不良となってしまう。
【００１１】
また、前述したように、細長い素子形成領域上には、複数のメモリセルが形成されているため、一つのメモリセル内に欠陥が生じたとしても、かかるメモリセルと同一のデータ線に接続されているメモリセルが、すべて不良となってしまう。
【００１２】
本発明の目的は、素子形成領域内の半導体基板の欠陥を低減させることにある。
【００１３】
また、本発明の他の目的は、素子形成領域内の半導体基板の欠陥を低減させることによりリーク電流の低減を図ることにある。
【００１４】
また、本発明の他の目的は、リーク電流の低減を図ることにより、製品の歩留まり向上や信頼性の向上を図ることにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
（１）本発明の半導体集積回路装置は、メモリセルが形成される素子形成領域であって、絶縁膜によって区画され、第１方向に延在する素子形成領域が、第１の方向と垂直な第２の方向に２以上配置された素子形成領域の端部を、メモリセルを囲むように形成された導電性膜の下まで伸長したものである。
【００１８】
（２）本発明の半導体集積回路装置は、絶縁膜によって区画され、第１方向に延在する素子形成部を、第１の方向と垂直な第２の方向に２以上配置し、この素子形成部の端部を第２方向に延在する接続部で接続したものである。
【００１９】
（３）本発明の半導体集積回路装置は、メモリセルが形成される素子形成領域であって、絶縁膜によって区画され、第１方向に延在する素子形成領域が、第１の方向と垂直な第２の方向に複数配置された素子形成領域のうち、最外の素子形成領域の第２方向の幅を、他の素子形成領域の幅より広くするものである。
【００２０】
（４）本発明の半導体集積回路装置は、メモリセルが形成される素子形成領域であって、絶縁膜によって区画され、第１方向に延在する素子形成領域が、第１の方向と垂直な第２の方向に複数配置された素子形成領域のうち、最外の素子形成領域上にはメモリセルとして機能するメモリセルを形成しないものである。
【発明の効果】
【００２１】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００２２】
メモリセルが形成される素子形成領域であって、絶縁膜によって区画され、第１方向に延在する素子形成領域が、前記第１の方向と垂直な第２の方向に２以上配置された素子形成領域の端部を、メモリセルを囲むように形成された導電性膜の下まで伸長したので、この伸長した領域に応力を集中させることができ、モリセルが形成される領域まで欠陥が延びず、メモリセルのリーク電流を低減することができる。
【００２３】
また、絶縁膜によって区画され、第１方向に延在する素子形成部を、第１の方向と垂直な第２の方向に２以上配置し、この素子形成部の端部を第２方向に延在する接続部で接続したので、応力の加わる方向を変化させることができ、メモリセルのリーク電流を低減することができる。
【００２４】
また、メモリセルが形成される素子形成領域であって、絶縁膜によって区画され、第１方向に延在する素子形成領域が、前記第１の方向と垂直な第２の方向に複数配置された素子形成領域のうち、最外の素子形成領域の前記第２方向の幅を、他の素子形成領域の幅より広くしたので、応力の影響を緩和することができ、メモリセルのリーク電流を低減することができる。
【００２５】
また、メモリセルが形成される素子形成領域であって、絶縁膜によって区画され、第１方向に延在する素子形成領域が、前記第１の方向と垂直な第２の方向に複数配置された素子形成領域のうち、最外の素子形成領域上にはメモリセルとして機能するメモリセルを形成していないので、この最外の素子形成領域に応力を集中させることができ、メモリセルのリーク電流を低減することができる。
【００２６】
その結果、製品の歩留まり向上や信頼性の向上を図ることができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
（実施の形態１）
図１に本実施の形態の半導体集積回路装置の要部平面図を示す。図１の右部は、メモリセル形成領域ＭＣＦＲを示し、左部は、周辺回路形成領域ＰＣＦＲを示す。メモリセル形成領域ＭＣＦＲには、ＮＯＲ型の不揮発性メモリセルがアレイ状ＭＣＡＲに配置され、周辺回路形成領域には、周辺回路の一例として選択用ＭＩＳＦＥＴ Ｓが形成されている。図２は、図１のＡ−Ａ断面の概略図であり、図３は、図１のＢ−Ｂ断面の概略図である。
【００２９】
図１に示すように、メモリセル形成領域には、Ｘ方向に延在した素子形成領域（アクティブ）Ａｃが、Ｙ方向に一定の間隔毎に配置されている。この素子形成領域Ａｃは、例えば、酸化シリコン膜６等よりなる絶縁膜６で区画（規定）されている。即ち、素子形成領域Ａｃ間は、素子分離絶縁膜である絶縁膜６で分離されている。この絶縁膜６は、図２および図３に示すように、例えば、半導体基板中の溝の内部に埋め込まれたＳＴＩ構造で形成されている。また、素子形成領域Ａｃは、ｐ型ウエル８が半導体基板１表面に露出した領域である。
【００３０】
この素子形成領域ＡｃのＹ方向の幅Ｗは、例えば、約０．３μｍであり、素子形成領域Ａｃ間の間隔ＳＷは、例えば、約０．４μｍである。また、素子形成領域Ａｃの長さ（Ｘ方向の幅）は、Ｘ方向に形成される例えば、１２８ビットのメモリセルＭＣに対応し、約８０μｍである。即ち、素子形成領域Ａｃには、Ｘ方向に複数のメモリセルＭＣが形成されている。
【００３１】
この素子形成領域Ａｃの上部には、Ｙ方向に延在する制御電極（第２電極）ＣＧが、一定の間隔毎に配置されている。この制御電極ＣＧのＸ方向の幅Ｌは、例えば、約０．３μｍであり、制御電極ＣＧ間の間隔ＬＳは、例えば、約０．３５μｍである。また、この制御電極ＣＧは、Ｙ方向に配置されるメモリセルＭＣの制御電極ＣＧと一体に形成されるとともに、Ｙ方向に延在するワード線ＷＬとなる。
【００３２】
この制御電極ＣＧと素子形成領域Ａｃとの間には、図２および図３に示すように、例えば、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜が順次積層された積層膜（以下、ＯＮＯ膜という）２１等よりなる絶縁膜、浮遊電極（第１電極）ＦＧおよび熱酸化膜等よりなるゲート絶縁膜９が形成されている。この浮遊電極ＦＧは、メモリセル毎に独立して形成されている（図３参照）。
【００３３】
この制御電極ＣＧの両端の素子形成領域Ａｃ中には、ｎ+型半導体領域１７（ソース、ドレイン領域）が形成されており、ドレイン領域１７上には、プラグ（ドレインコンタクト）ＤＣ（Ｐ１）が、ソース領域１７上には、プラグ（ソースコンタクト）ＳＣ（Ｐ１）が形成されている。このプラグＤＣ（Ｐ１）は、メモリセル毎に独立して形成されているが、プラグＳＣ（Ｐ１）は、同一のワード線ＷＬに接続されるメモリセルＭＣのソース領域１７の各々に電気的に接続されるとともに、Ｙ方向に延在するソース線ＳＬを構成する。即ち、プラグ（ソースコンタクト）ＳＣ（Ｐ１）は、Ｙ方向に延在する配線であり、ソース線ＳＬを構成する。後述するように、プラグＤＣ（Ｐ１）とプラグＳＣ（Ｐ１）とは、同じ製造工程で形成される。
【００３４】
また、ドレイン領域１７上は、プラグＤＣ（Ｐ１）およびプラグＤＣ（Ｐ２）による２層構造となっており、このプラグＤＣ（Ｐ２）上には、副ビット線ＳＢＬが形成されている。この副ビット線ＳＢＬは、Ｘ方向に延在している。
【００３５】
また、プラグＳＣ（Ｐ１）は、図１に示すように、このプラグＳＣ（Ｐ２）を介して共通のソース線ＣＳＬに接続されている。この共通ソース線ＣＳＬもＸ方向に延在しており、副ビット線ＳＢＬと同層の配線層で形成される。後述するように、プラグＤＣ（Ｐ２）とプラグＳＣ（Ｐ２）とは、同じ製造工程で形成される。
【００３６】
このように、メモリセルＭＣは、主に、ソース、ドレイン領域である一対のｎ+型半導体領域１７と、それらの間に形成されたチャネル形成領域（ｐ型ウエル）８（Ａｃ）と、チャネル形成領域上に形成されたゲート絶縁膜９と、ゲート絶縁膜９上に形成された浮遊電極（フローティングゲート）ＦＧと、浮遊電極ＦＧ上に形成された絶縁膜２１と、絶縁膜２１上に形成された制御電極（コントロールゲート）ＣＧとで構成される。Ｙ方向に隣接するメモリセルＭＣのソース、ドレイン領域１７間は、絶縁膜６により分離され、Ｙ方向に配置されるメモリセルＭＣの制御電極ＣＧは、ワード線ＷＬと一体に形成される。Ｙ方向に配置されるメモリセルＭＣのドレイン領域１７は、プラグＤＣ（Ｐ１）、ＤＣ（Ｐ２）を介して、それぞれ異なる副ビット線ＳＢＬに電気的に接続され、Ｙ方向に配置されるメモリセルＭＣのソース領域１７のそれぞれは、ソース線ＳＬにより電気的に接続される。また、Ｘ方向に隣接するメモリセルＭＣのドレイン領域は共通に構成され、副ビット線ＳＢＬに電気的に接続される。Ｘ方向に隣接するメモリセルＭＣのソース領域１７は共通に構成されソース線ＳＬに電気的に接続される。
【００３７】
ここで、メモリセルの書き込み、読み出しおよび消去動作について説明する。
【００３８】
まず、書き込み動作について説明する。メモリセルにデータを書き込むには、メモリセルの制御電極ＣＧ（ワード線ＷＬ）に例えば９Ｖの電圧を印加し、メモリセルのドレイン領域（副ビット線ＳＢＬ）に例えば４Ｖの電圧を印加し、素子形成領域Ａｃ（ｐ型ウエル８）に例えば３Ｖの電圧を印加し、メモリセルのソース領域（ソース線ＳＬ）を例えば０Ｖ（接地電位）に維持する。その結果、メモリセルのチャネル領域（ソース、ドレイン領域間）にホットエレクトロンが発生し、これが浮遊電極ＦＧに注入される。
【００３９】
次に、読み出し動作について説明する。メモリセルのデータを読み出すには、メモリセルの制御電極ＣＧ（ワード線ＷＬ）に例えば２．７Ｖの電圧を印加し、メモリセルのドレイン領域（副ビット線ＳＢＬ）に例えば０．８Ｖの電圧を印加し、素子形成領域Ａｃ（ｐ型ウエル８）およびメモリセルのソース領域（ソース線ＳＬ）を例えば０Ｖに維持する。この際メモリセルのソース、ドレイン領域間に電流が流れるか否かで、メモリセルのデータ（“１”もしくは“０”）を読み出す。電流が流れる場合は、メモリセルの浮遊電極ＦＧには電子が注入されておらず（閾値電圧以下であり）、例えば、“０”のデータが記憶されていたことがわかる。また、電流が流れない場合は、メモリセルの浮遊電極ＦＧには電子が注入されており（閾値電圧以上であり）、例えば、“１”のデータが記憶されていたことがわかる。
【００４０】
次いで、消去動作について説明する。メモリセルに書き込まれたデータを消去するには、メモリセルの制御電極ＣＧ（ワード線ＷＬ）に例えば１０．５Ｖの電圧を印加し、素子形成領域Ａｃ（ｐ型ウエル８）およびメモリセルのドレイン領域（副ビット線ＳＢＬ）に例えば１０．５Ｖの電圧を印加し、メモリセルのソース領域（ソース線ＳＬ）をフローティング状態（開放状態、ｏｐｅｎ状態）に維持する。その結果、ＦＮ（Fowler-Nordheim）トンネル現象により、制御電極ＣＧからメモリセルのチャネル領域（ソース、ドレイン領域間）に、電子の放出が行われる。
【００４１】
また、メモリセルアレイの外周部には、制御電極ＣＧと同じ層で形成されたダミー導電性膜ＤＳＧが形成されている。このダミー導電性膜ＤＳＧは、メモリセル形成時に生じる異物の影響を低減し、また、メモリセル形成領域と周辺回路形成領域との段差を少なくする等のために形成される。
【００４２】
このダミー導電性膜ＤＳＧも素子形成領域（ｐ型ウエル８）上に形成され、これと素子形成領域Ａｃとの間にも、例えば、ＯＮＯ膜２１等よりなる絶縁膜、浮遊電極（第１電極）ＦＧおよび熱酸化膜等よりなるゲート絶縁膜９が形成されている（図２および図３参照）。
【００４３】
一方、周辺回路形成領域にも、周辺回路用の素子形成領域ＬＡｃが形成され、この素子形成領域ＬＡｃ上には、選択用ＭＩＳＦＥＴ Ｓのゲート電極Ｇを構成する導電性膜が形成されている。図２に示すように、このゲート電極Ｇは、制御電極ＣＧと同じ層で形成され、その下には、ゲート絶縁膜９ｂが形成されている。このゲート電極Ｇの両端の素子形成領域ＬＡｃ中には、ｎ+型半導体領域２７（ソース、ドレイン領域）が形成されている。
【００４４】
ここで、図１に示すように、メモリセル形成領域の素子形成領域Ａｃは、最端のメモリセルのドレイン領域端部からＸ方向に長さＤだけ延びている。この長さＤのうち、距離ｄ１は、素子形成領域Ａｃを形成する最に用いられるマスクのずれ等を考慮した距離であり、距離ｄ２は、結晶欠陥が生じる領域を考慮した距離である。本実施の形態においては、ｄ１は、約０．２μｍであり、ｄ２は、約０．３μｍである。このｄ２の大きさは、前述したルールでメモリセル形成した場合に素子形成領域Ａｃに生じた結晶欠陥の長さが０．３μｍ程度であったことから、設定した。
【００４５】
このように、本実施の形態においては、素子形成領域Ａｃの端部を伸長したので、素子形成領域Ａｃに生じる結晶欠陥の影響を回避することができる。その結果、リーク電流の発生を低減でき、メモリセルの不良の発生率を低減することができる。
【００４６】
即ち、図４に示すように、素子形成領域Ａｃ間には、絶縁膜６が存在し、素子形成領域Ａｃには、その外周部の絶縁膜６による応力（stress）が加わる。特に、メモリセル形成領域の外周部には、周辺回路との分離を図る等のために、広範囲に渡って絶縁膜６が形成されているため、素子形成領域Ａｃの端部には、応力が集中する。このように大きな応力が加わると、素子形成領域Ａｃを構成する結晶中に転位等の欠陥（Ｄｅ１、Ｄｅ２）が生じる。この欠陥を介してリーク電流が発生し、前述したように、このリーク電流が、センスアンプの動作電流以上になった場合には、不良となってしまう。
【００４７】
しかしながら、本実施の形態においては、素子形成領域Ａｃの端部を伸長したので、図５に示すように、実質的なメモリセルが形成される領域（メモリセルアレイＭＣＡＲ）までは、欠陥Ｄｅ１が延びず、メモリセルのリーク電流を低減することができる。
【００４８】
なお、素子形成領域Ａｃの伸長部分上には、ダミー導電性膜ＤＳＧが形成され、さらに、その下部には、ＯＮＯ膜２１等よりなる絶縁膜、浮遊電極（第１電極）ＦＧおよび熱酸化膜等よりなるゲート絶縁膜９が形成されている。従って、その構成は、疑似メモリセル構造となっている（但し、ソース領域は存在しない）が、かかるダミー導電性膜ＤＳＧには、電位が印加されることなく、フローティング状態となっているため、チャネルが形成されず、リーク電流は発生しない。
【００４９】
また、本実施の形態においては、ダミー導電性膜ＤＳＧの下を利用し、素子形成領域Ａｃを伸長したので、メモリセル形成領域を大きくすることなく、欠陥対策を行うことができる。
【００５０】
次に、本実施の形態の半導体集積回路装置の製造方法の一例について説明する。図６〜図１２は、本実施の半導体集積回路装置の製造方法を示す基板の要部断面図であり、図６〜図８は、図１のＣ−Ｃ断面部と対応し、図９〜図１２は、図１のＤ−Ｄ断面部と対応する。
【００５１】
まず、図６に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１を例えば、熱酸化することにより半導体基板１の表面に、パッド酸化膜（図示せず）を形成する。次いで、パッド酸化膜上に、例えば、窒化シリコン膜（図示せず）のような絶縁膜を堆積し、図示しないフォトレジスト膜（以下、単に「レジスト膜」という）をマスクに、素子分離領域上の窒化シリコン膜を除去する。
【００５２】
次いで、レジスト膜を除去し、窒化シリコン膜をマスクとして、半導体基板１をエッチングすることにより深さ２５０ｎｍ程度の素子分離溝４を形成する。
【００５３】
その後、半導体基板１を約１１５０℃でドライ酸化することによって、溝の内壁に、例えば、膜厚３０ｎｍ程度の酸化シリコン膜５のような熱酸化膜を形成する。この酸化シリコン膜５は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれる酸化シリコン膜６と半導体基板１との界面に生じるストレスを緩和するために形成する。
【００５４】
次に、素子分離溝４の内部を含む半導体基板１上にＣＶＤ法で、例えば、膜厚６００ｎｍ程度の酸化シリコン膜６よりなる絶縁膜を堆積し、次いで、１１５０℃で６０分の熱処理（アニール）を施し、酸化シリコン膜６の緻密化を図る。次いで、ＣＭＰ法で溝の上部の酸化シリコン膜６を研磨し、その表面を平坦化した後、窒化シリコン膜を除去する。なお、この際、窒化シリコン膜の膜厚分だけ酸化シリコン膜６の表面が半導体基板１の表面から突出しているが、以降の半導体基板１の洗浄工程や、表面酸化および酸化膜除去工程により酸化シリコン膜６の表面は、徐々に後退する。
【００５５】
以上の工程により、素子分離溝４内に、酸化シリコン膜６が埋め込まれた素子分離が形成される。
【００５６】
次に、図７に示すように、半導体基板１の表面をウェット洗浄した後、半導体基板１を例えば、熱酸化することにより半導体基板１の表面に、スルー酸化膜（図示せず）のような絶縁膜を形成する。次いで、半導体基板１にｐ型不純物（例えば、ホウ素）をイオン打ち込みした後、熱処理を施し、前記不純物を拡散させることによって、メモリセル形成領域にｐ型ウエル８を形成する。このｐ型ウエル８が、半導体基板１の表面に露出した領域が、素子形成領域Ａｃとなる。ここで、周辺回路形成領域においても、素子形成領域ＬＡｃを同様に形成する。
【００５７】
次に、熱酸化によりｐ型ウエル８の表面に、例えば、膜厚８ｎｍ程度の熱酸化膜を形成した後（プレ酸化）、この熱酸化膜を除去し、半導体基板１（ｐ型ウエル８）の表面を清浄化する。次いで、熱処理を施し、例えば、膜厚１０．５ｎｍ程度の熱酸化膜を形成する。この熱酸化膜は、不揮発性メモリセルのゲート絶縁膜９を構成する。
【００５８】
次に、ゲート絶縁膜９の上部に、例えば、膜厚１００ｎｍ程度のリンをドープした多結晶シリコン膜１０のような導電性膜をＣＶＤ法で堆積する。次に、レジスト膜（図示せず）をマスクにして多結晶シリコン膜１０をドライエッチングすることにより、メモリセル形成領域に、Ｘ方向に長手方向が延在するストライプ状のパターンＦＧ’（１０）を形成する。
【００５９】
次いで、図８に示すように、半導体基板１上に、パターンＦＧ’（１０）と、後述する制御電極ＣＧとを分離するため、例えば、ＯＮＯ膜２１のような絶縁膜を形成する。このＯＮＯ膜２１は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜であり、例えば、ＣＶＤ法により膜厚５ｎｍ程度の酸化シリコン膜、膜厚７ｎｍ程度の窒化シリコン膜および膜厚４ｎｍ程度の酸化シリコン膜を順次堆積することにより形成する。なお、最上層の酸化シリコン膜上に、さらに、１０ｎｍ程度の窒化シリコン膜を堆積してもよい。
【００６０】
ここで、周辺回路形成領域においては、周辺回路形成領域上のＯＮＯ膜２１、多結晶シリコン膜１０およびゲート絶縁膜９を除去する。次いで、周辺回路形成領域の半導体基板１の表面をウェット洗浄した後、周辺回路形成領域のｐ型ウエル８の表面に、例えば、熱酸化により膜厚８ｎｍ程度のゲート絶縁膜９ｂを形成する。このゲート絶縁膜９ｂは、周辺回路形成領域に形成される選択用ＭＩＳＦＥＴ Ｓのゲート絶縁膜９ｂとなる（図２参照）。
【００６１】
次いで、半導体基板１上に、導電性膜として、例えば、リンが４．７５×１０20／ｃｍ3程度ドープされた多結晶シリコン膜２２をＣＶＤ法により２００ｎｍ程度で堆積することで形成する。続いて、その上部に例えば、３００ｎｍ程度の窒化シリコン膜２４のような絶縁膜をＣＶＤ法で堆積する。この多結晶シリコン膜２２は、周辺回路形成領域に形成される選択用ＭＩＳＦＥＴ Ｓのゲート電極Ｇとなり、また、メモリセル形成領域に形成される不揮発性メモリセルの制御電極ＣＧとなる。
【００６２】
次に、図９に示すように、メモリセル形成領域のレジスト膜（図示せず）をマスクにして窒化シリコン膜２４、多結晶シリコン膜２２、ＯＮＯ膜２１およびパターンＦＧ’（多結晶シリコン膜１０）をドライエッチングする。
【００６３】
このドライエッチングにより、多結晶シリコン２２からなる制御電極ＣＧ（２２）および多結晶シリコン膜１０からなる浮遊電極ＦＧ（１０）が形成される。浮遊電極ＦＧ（１０）は、Ｘ方向に配置されるメモリセル毎に分割され、制御電極ＣＧは、Ｙ方向に延在するように形成され、ワード線ＷＬを構成する。なお、制御電極ＣＧは、多結晶シリコン膜２２に限らず、高融点金属、シリサイド膜の単層膜または、積層膜、あるいは多結晶シリコン膜と高融点金属膜またはシリサイド膜との積層膜で構成してもよい。図９は、図８のＥ−Ｅ断面に対応し、また、図１のＤ−Ｄ断面と対応する。
【００６４】
ここで、周辺回路形成領域においては、レジスト膜（図示せず）をマスクにして窒化シリコン膜２４および多結晶シリコン膜２２をドライエッチングすることにより、選択用ＭＩＳＦＥＴ Ｓ用のゲート電極Ｇを形成する（図２参照）。
【００６５】
次に、メモリセル形成領域のｐ型ウエル８にｎ型不純物（例えば、ヒ素）をイオン打ち込みした後、熱処理を施し、前記不純物を拡散させることによって、ｎ+型半導体領域１７（ソース、ドレイン領域）を形成する。また、この際、ｐ型不純物（例えば、ホウ素）を斜めイオン打ち込みすることによりゲート絶縁膜９の下にチャネルインプラ領域（図示せず）を形成してもよい。
【００６６】
ここで、周辺回路形成領域においては、ｐ型ウエル８にｎ型不純物（例えば、ヒ素）をイオン打ち込みした後、熱処理を施し前記不純物を拡散させることによって、ゲート電極Ｇの両側に、ｎ-型半導体領域（図示せず）を形成する。
【００６７】
次いで、例えば、８５０℃の熱処理（ライト酸化）を施すことにより多結晶シリコン膜１０および２２の側壁にライト酸化膜（熱酸化膜）２６を形成する。このライト酸化膜２６は、シリコン基板の表面にその膜厚が１０ｎｍ程度の酸化シリコン膜が形成される条件と同様の条件で形成される。また、この膜は、前述の浮遊電極ＦＧ（多結晶シリコン膜１０）や制御電極（多結晶シリコン膜２２）のエッチングの際に、ゲート絶縁膜９の端部に生じたダメージを回復するために形成する。
【００６８】
次いで、半導体基板１上に、例えば、ＣＶＤ法で窒化シリコン膜２８のような絶縁膜を堆積する。
【００６９】
ここで、周辺回路形成領域においては、窒化シリコン膜２８を異方的にエッチングすることによって、周辺回路形成領域のゲート電極Ｇの側壁にサイドウォールスペーサ（図示せず）を形成する。次に、周辺回路形成領域のｐ型ウエル８にｎ型不純物（リンＰまたはヒ素Ａｓ）をイオン打ち込みした後、９５０℃で１０秒の熱処理を施し、前記不純物を拡散させることによって、選択用ＭＩＳＦＥＴ Ｓ用のｎ+型半導体領域２７（ソース、ドレイン領域）を形成する。
【００７０】
以上の工程により、メモリセル形成領域に、制御電極ＣＧ（多結晶シリコン膜２２）、ＯＮＯ膜２１、浮遊電極ＦＧ（多結晶シリコン膜１０）およびゲート絶縁膜９を有するＮＯＲ型不揮発性メモリセルが形成され、周辺回路形成領域に選択用ＭＩＳＦＥＴ Ｓが形成される。
【００７１】
次いで、図１０に示すように、窒化シリコン膜２８の上部に、例えば、ＣＶＤ法で２００ｎｍ程度の酸化シリコン膜３０のような絶縁膜を形成した後、酸化シリコン膜３０に図１に示すプラグＤＣ（Ｐ１）およびプラグＳＣ（Ｐ１）のパターンを形成するため、レジスト膜（図示せず）をマスクにしたドライエッチングで酸化シリコン膜３０をドライエッチングし、続いて窒化シリコン膜２８をドライエッチングすることによって、ｎ+型半導体領域１７（ソース、ドレイン領域）上部にコンタクトホールＣ１および配線溝ＨＭ１を形成する。即ち、ドレイン領域（１７）上には、コンタクトホールＣ１を形成し、ソース領域上（１７）には、配線溝ＨＭ１を形成する。
【００７２】
上記酸化シリコン膜３０のエッチングは、窒化シリコンに対する酸化シリコンのエッチングレートが大きくなるような条件で行い、窒化シリコン膜２８が完全に除去されないようにする。
【００７３】
また、窒化シリコン膜２８のエッチングは、シリコンや酸化シリコンに対する窒化シリコンのエッチングレートが大きくなるような条件で行い、基板１や酸化シリコン膜が深く削れないようにする。さらに、このエッチングは、窒化シリコン膜２８が異方的にエッチングされるような条件で行い、制御電極ＣＧや浮遊電極ＦＧの側壁に窒化シリコン膜２８を残すようにする。これにより、フォトリソグラフィの解像限界で決まる最小寸法よりも微細な径を有するコンタクトホールＣ１や微細な幅の配線溝ＨＭ１が制御電極ＣＧや浮遊電極ＦＧに対して自己整合（セルフアライン）で形成される。
【００７４】
次に、コンタクトホールＣ１および配線溝ＨＭ１の内部を通じて、ｎ型不純物（例えば、ヒ素）をイオン打ち込みした後、熱処理を施し、前記不純物を拡散させることによって、ｎ+型半導体領域１９を形成する。このｎ+型半導体領域１９は、このコンタクトホールＣ１内に形成されるプラグとの接触抵抗を低減するために形成される。
【００７５】
次いで、図１１に示すように、コンタクトホールＣ１および配線溝ＨＭ１の内部を含む酸化シリコン膜３０の上部に、例えば、薄い窒化シリコン膜３２のような絶縁膜を形成する。次いで、エッチバックすることによって酸化シリコン膜３０上およびコンタクトホールＣ１および配線溝ＨＭ１底部の窒化シリコン膜３２を除去する。この窒化シリコン膜３２は、後述する半導体基板１の洗浄の際、制御電極ＣＧの上部の酸化シリコン膜３０がエッチングされ、プラグ等の間がショートするのを防ぐために形成される。
【００７６】
次いで、半導体基板１を例えばフッ酸系の洗浄液を用いて洗浄した後、コンタクトホールＣ１および配線溝ＨＭ１内を含む酸化シリコン膜３０上に、導電性膜を堆積する。例えば、１０ｎｍ程度のＴｉ（チタン）および８０ｎｍ程度のＴｉＮ（窒化チタン）を順次スパッタ法により堆積（図示せず）し、さらに、３５０ｎｍ程度のＷ（タングステン）膜をＣＶＤ法により堆積する。
【００７７】
次いで、コンタクトホールＣ１および配線溝ＨＭ１外部のＷ膜、ＴｉＮ膜およびＴｉ膜からなる導電性膜をＣＭＰ法により除去することにより、プラグＰ１を形成する。即ち、ドレイン領域（１７）上のコンタクトホールＣ１内に、プラグＤＣ（Ｐ１）を形成し、ソース領域（１７）上の配線溝ＨＭ１内にプラグＳＣ（Ｐ１）を形成する。なお、前述したように、このプラグＳＣ（Ｐ１）は、Ｙ方向に延在する配線であり、ソース線ＳＬを構成する。
【００７８】
次いで、プラグＰ１上を含む酸化シリコン膜３０上に、例えば、ＣＶＤ法により３００ｎｍ程度の酸化シリコン膜３５のような絶縁膜を堆積する。
【００７９】
次いで、プラグＰ１上の酸化シリコン膜３５を除去することによりコンタクトホールＣ２を形成する。なお、図１２中には、ドレイン領域上のプラグＤＣ（Ｐ１）上のコンタクトホールＣ２のみが表れており、ソース領域上のプラグＳＣ（Ｐ１）上のコンタクトホールＣ２は、図１２とは異なる断面に表れる。
【００８０】
次いで、コンタクトホールＣ２内を含む酸化シリコン膜３５上に、導電性膜を堆積する。例えば、１００ｎｍ程度のＷ膜（図示せず）をスパッタ法により堆積し、さらに、２５０ｎｍ程度のＷ膜４０をＣＶＤ法により堆積する。
【００８１】
次いで、Ｗ膜４０等からなる導電性膜を図示しないレジスト膜をマスクにドライエッチングすることによって第１層配線Ｍ１および第１層配線Ｍ１とプラグＰ１との接続部（プラグＰ２）とを形成する。即ち、プラグＤＣ（Ｐ２）およびプラグＳＣ（Ｐ２）を形成する。図中の第１層配線Ｍ１は、図１における副ビット線ＳＢＬとなり、図１２に示す断面には表れないプラグＳＣ（Ｐ２）上の第１層配線Ｍ１は、共通ソース線ＣＳＬとなる。
【００８２】
この後、第１層配線Ｍ１上を含む酸化シリコン膜３５上に、例えば、ＣＶＤ法により酸化シリコン膜のような絶縁膜を堆積し、さらに、その上に、Ｗ膜等からなる導電性膜を堆積することによって、第２層配線が形成されるが、これらの図示については、省略する。
【００８３】
以上、詳細に説明した半導体集積回路装置の製造方法においては、例えば、１）酸化シリコン膜６の緻密化のための熱処理、２）スルー酸化膜の形成の際の熱処理、３）半導体基板１（ｐ型ウエル８）の表面の清浄化のための酸化（プレ酸化）、４）ゲート絶縁膜９の形成の際の熱処理、および５）ライト酸化膜２６の形成の際の熱処理等、種々の熱処理工程を有する。
【００８４】
このような熱処理工程において、半導体基板に形成した溝の内部に埋め込まれた酸化シリコン膜６、特に、溝の内壁に生じたドライエッチングのダメージを回復するために形成される薄い熱酸化膜（酸化シリコン膜５）の酸化が進行し、素子形成領域に加わる応力が大きくなる。
【００８５】
また、ｎ+型半導体領域１７（ソース、ドレイン領域）やｎ+型半導体領域１９を形成する際のイオン打ち込みによっても、素子形成領域に応力が加わる。
【００８６】
さらに、窒化シリコン膜は、膜応力の大きい膜であるため、例えば、コンタクトホールＣ１や配線溝ＨＭ１を自己整合的に形成するために用いられる窒化シリコン膜２８の堆積時にも、素子形成領域に応力が加わる。
【００８７】
しかしながら、本実施の形態によれば、前述した通り、素子形成領域Ａｃの端部を伸長したので、前記応力が加わっても、メモリセルが形成される領域までは、欠陥が延びず、メモリセルのリーク電流を低減する等の効果を得ることができる。
【００８８】
（実施の形態２）
図１３に本実施の形態の半導体集積回路装置の要部平面図を示す。図１３の右部は、メモリセル形成領域ＭＣＦＲを示し、左部は、周辺回路形成領域ＰＣＦＲを示す。メモリセル形成領域には、ＮＯＲ型の不揮発性メモリセルがアレイ状に配置され、周辺回路形成領域には、周辺回路の一例として選択用ＭＩＳＦＥＴ Ｓが形成されている。本実施の形態の半導体集積回路装置は、図１と対比して明らかなように、素子形成部Ａｃ１の端部が接続部Ａｃ２で接続されている以外は、その構成が実施の形態１と同様であるため、詳細な説明は省略し、特徴的な部分のみ説明する。
【００８９】
即ち、図１３に示すように、メモリセル形成領域には、Ｘ方向に延在した素子形成部Ａｃ１が、Ｙ方向に一定の間隔毎に配置されており、この素子形成部Ａｃ１の端部は、Ｙ方向に延在する接続部Ａｃ２によって接続されている。
【００９０】
このように、本実施の形態においては、素子形成部Ａｃ１の端部を、接続部Ａｃ２によって接続したので、図１４に示すように、応力の加わる方向を変化させることができる。従って、実施の形態１の効果に加え、さらに、応力が素子形成部Ａｃ１に集中することを緩和することができる。その結果、実質的なメモリセルが形成される領域（メモリセルアレイＭＣＦＲ）までは、欠陥Ｄｅ１が延びず、メモリセルのリーク電流を低減することができる。
【００９１】
なお、図１３においては、素子形成部Ａｃ１のすべてを接続部Ａｃ２で接続したが、図１５に示すように、いくつかの素子形成部Ａｃ１毎に（図１５の場合は、２つの素子形成部Ａｃ１毎に）、接続部Ａｃ２を設けてもよい。
【００９２】
（実施の形態３）
図１６に本実施の形態の半導体集積回路装置の要部平面図を示す。図１６の右部は、メモリセル形成領域ＭＣＦＲを示し、左部は、周辺回路形成領域ＰＣＦＲを示す。メモリセル形成領域には、ＮＯＲ型の不揮発性メモリセルがアレイ状に配置され、周辺回路形成領域には、周辺回路の一例として選択用ＭＩＳＦＥＴ Ｓが形成されている。本実施の形態の半導体集積回路装置は、図１と対比して明らかなように、メモリセル形成領域に、配置された複数の素子形成領域Ａｃ、ＡｃＷのうち、最外の素子形成領域ＡｃＷの幅が、他の素子形成領域Ａｃの幅より広くなっている以外は、その構成が実施の形態１と同様であるため、詳細な説明は省略し、特徴的な部分のみ説明する。
【００９３】
即ち、図１６に示すように、メモリセル形成領域には、Ｘ方向に延在した素子形成領域Ａｃ、ＡｃＷが、Ｙ方向に一定の間隔毎に配置されており、この素子形成領域Ａｃ、ＡｃＷのうち、Ｙ方向について最端に位置する素子形成領域ＡｃＷのＹ方向の幅が、他の素子形成領域Ａｃのそれより広くなっている。
【００９４】
このように、本実施の形態においては、最外の素子形成領域ＡｃＷの幅を他の素子形成領域Ａｃより広く形成したので、図１７に示すように、応力の影響を緩和することができ、最外の素子形成領域ＡｃＷの欠陥（Ｄｅ２）の発生率を低減することができる。その結果、メモリセルのリーク電流を低減することができる。
【００９５】
また、実施の形態１で説明したように、素子形成領域Ａｃ、ＡｃＷの端部を伸長すれば、メモリセルが形成される領域まで欠陥（Ｄｅ１）が延びることを防止することができ、実施の形態１で説明した効果を得ることができる。
【００９６】
（実施の形態４）
図１８に本実施の形態の半導体集積回路装置の要部平面図を示す。図１８の右部は、メモリセル形成領域ＭＣＦＲを示し、左部は、周辺回路形成領域ＰＣＦＲを示す。メモリセル形成領域には、ＮＯＲ型の不揮発性メモリセルがアレイ状に配置され、周辺回路形成領域には、周辺回路の一例として選択用ＭＩＳＦＥＴ Ｓが形成されている。図１９は、図１８のＡ−Ａ断面の概略図であり、図２０は、図１８のＢ−Ｂ断面の概略図である。
【００９７】
本実施の形態の半導体集積回路装置は、図１３と対比して明らかなように、メモリセル形成領域に、配置された複数の素子形成部Ａｃ１の最外に、素子形成領域ＤＡｃを設けたこと以外は、その構成が実施の形態２と同様であるため、詳細な説明は省略し、特徴的な部分のみ説明する。
【００９８】
即ち、図１８に示すように、メモリセル形成領域には、Ｘ方向に延在した素子形成部Ａｃ１が、Ｙ方向に一定の間隔毎に配置されており、この素子形成部Ａｃのうち最外に位置する素子形成部Ａｃ１のさらに外側に素子形成領域ＤＡｃが配置されている。
【００９９】
この素子形成領域ＤＡｃ上には、メモリセルとして機能するメモリセルが形成されていない。即ち、素子形成領域ＤＡｃ上には、Ｙ方向に制御電極ＣＧが延在しているが、この制御電極ＣＧの両端には、プラグＤＣやプラグＳＣが形成されていない。
【０１００】
また、制御電極ＣＧのＹ方向の端部には、この制御電極ＣＧの引き出し部（制御電極ＣＧとさらに上層の配線との接続部）ＣＡが交互に形成されている。図１８においてかかる領域（ＣＡ）が形成されていない制御電極ＣＧについては、図１８には現れていない他の端部に前記引き出し部を有する。
【０１０１】
このように、本実施の形態においては、複数の素子形成部Ａｃ１の最外に素子形成領域ＤＡｃを設けたので、この領域に応力を集中させることができ、モリセルが形成される領域、つまり、図２１に示す素子形成部Ａｃ１に、欠陥（Ｄｅ２）が延びず、メモリセルのリーク電流を低減することができる。
【０１０２】
また、引き出し部ＣＡの下を利用し、素子形成領域ＤＡｃを形成したので、メモリセル形成領域を大きくすることなく、欠陥対策を行うことができる。
【０１０３】
また、実施の形態２で説明したように、これらの素子形成部（Ａｃ１、ＤＡｃ）の端部を、接続部Ａｃ２によって接続すれば、実施の形態２で説明した効果（欠陥Ｄｅ１の影響の低減）を得ることができる。
【０１０４】
図２２に、本実施の形態の半導体集積回路装置に対応する回路図を示す。図示するように、メモリセルＭＣがアレイ状に配置されている。但し、ＤＡｃ（素子形成領域）上のメモリセルは、メモリセルとしての動作を行わない。また、ＤＳＧ（ダミー導電性膜）上には、実施の形態１で説明した疑似メモリセルが形成される。なお、ＭＢＬは、主ビット線を表す。また、Ｓは、前述した選択用ＭＩＳＦＥＴを表す。また、これらのメモリセルは、あるブロック（Ｂｌｏｃｋ）を一つの単位としており、例えば、このブロック毎に、データを一括消去することができる。１つのウエル（ＷＥＬＬ）を１ブロックとすることができる。なお、実施の形態１〜３で説明した半導体集積回路装置に対応する回路図は、図２２のＤＡｃ（素子形成領域）上のメモリセルがないことを除き、同様である。
【０１０５】
以上、実施の形態１〜４を具体的に説明したが、本発明はかかる実施の形態に限定されるものではなく、例えば、実施の形態３の素子形成領域ＡｃやＡｃＷの端部を実施の形態２のように、接続部Ａｃ２によって接続してもよい。また、実施の形態４の素子形成領域Ａｃ１、ＤＡｃの端部を、接続部Ａｃ２によって接続せず、実施の形態１のように、これらの素子形成領域の端部を伸長するだけでもよい。このように、これらの実施の形態中で説明した構成を適宜組み合わせてもよい。
【０１０６】
（実施の形態５）
実施の形態１〜４で説明した半導体集積回路装置は、以下に説明するコンピュータシステムに利用することができる。
【０１０７】
図２３は、実施の形態１〜４で説明した半導体集積回路装置（不揮発性メモリ）が取り込まれたコンピュータシステムを示し、このシステムはシステムバスＳＢを介して相互に接続されたホストＣＰＵ（Central Processing Unit）２３１と、入出力装置２３２、ＲＡＭ(Random Access Memory）２３３、メモリカード２３４とから構成されている。
【０１０８】
メモリカード２３４は例えばハードデイスク記憶装置の置換用途として数十ギガバイトの大容量記憶の不揮発性メモリ(ＥＥＰＲＯＭチップ１〜チップ４)を含み、実施の形態１〜４で説明した不揮発性メモリの利点、例えば、装置内の欠陥の低減、リーク電流の低減、もしくは装置の歩留まり向上や信頼性の向上といった利点を享受するので、最終製品である記憶装置としても十分な産業的利点を有するものである。
【０１０９】
尚、本発明は厚さの比較的薄いメモリカード２３４に限定されるものでは無く、厚さが比較的厚い場合であっても、ホストバスシステムとのインターフェイスとホストシステムのコマンドを解析して不揮発性メモリを制御することが可能なインテリジェントなコントローラとを含むどのような不揮発性記憶装置にも適用可能なことは言うまでもない。
【０１１０】
長期間に記憶されるデータはこの不揮発性の記憶装置に記憶される一方、ホストCPU２３１によって処理されて頻繁に変更されるデータは揮発性メモリのＲＡＭ２３３に格納される。
【０１１１】
カード２３４はシステムバスＳＢと接続されるシステムバスインターフェイスＳＢＩを持ち、例えばＡＴＡシステムバスなどの標準バスインターフェイスを可能とする。システムバスインターフェイスＳＢＩに接続されたコントローラＣＲは、システムバスＳＢに接続されたホストＣＰＵ２３１や入出力装置２３２のホストシステムからのコマンドとデータとを受け付ける。
【０１１２】
コマンドがリード命令の場合は、コントローラＣＲは実施の形態１〜４で説明した不揮発性メモリを有する複数のチップ１〜４（ＣＨ１〜４）の必要なひとつまたは複数をアクセスして読み出しデータをホストシステムへ転送する。
【０１１３】
コマンドがライト命令の場合は、コントローラＣＲは複数のチップ１〜４（ＣＨ１〜４）の必要なひとつまたは複数をアクセスしてホストシステムからの書き込みデータをその内部に格納する。この格納動作は、不揮発性メモリの必要なブロックやセクターやメモリセルへのプログラム動作とベリファイ動作とを含んでいる。
【０１１４】
コマンドが消去命令の場合は、コントローラは複数のチップ１〜４（ＣＨ１〜４）の必要なひとつまたは複数をアクセスして、その内部に記憶されるデータを消去する。この消去動作は、不揮発性メモリの必要なブロック、セクターまたはメモリセルへの消去動作とベリファイ動作とを含んでいる。
【０１１５】
本発明の実施例による不揮発性メモリは、１つのメモリセルにデジタルデータの１ビットを記憶させるためメモリセルに２値の閾値電圧を持たせる技術ばかりでなく、１つのメモリセルにデジタルデータの多ビットを記憶させるためメモリセルに４値あるいはそれ以上の多値の閾値電圧を持たせる技術にも適用可能であることは言うまでもない。
【０１１６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１７】
特に、本実施の形態においては、ＮＯＲ型の不揮発性メモリを例に説明したが、ＡＮＤ型、ＮＡＮＤ型等の不揮発性メモリを始め、細長い素子形成領域を有する半導体集積回路装置に広く適用可能である。
【産業上の利用可能性】
【０１１８】
本発明は、半導体集積回路装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１１９】
【図１】本発明の実施の形態１である半導体集積回路装置を示す基板の要部平面図である。
【図２】本発明の実施の形態１である半導体集積回路装置を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置を示す基板の要部断面図である。
【図４】本発明の実施の形態１の効果を説明するための半導体集積回路装置を示す基板の要部平面図である。
【図５】本発明の実施の形態１である半導体集積回路装置を示す基板の要部平面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態２である半導体集積回路装置を示す基板の要部平面図である。
【図１４】本発明の実施の形態２である半導体集積回路装置を示す基板の要部平面図である。
【図１５】本発明の実施の形態２である半導体集積回路装置を示す基板の要部平面図である。
【図１６】本発明の実施の形態３である半導体集積回路装置を示す基板の要部平面図である。
【図１７】本発明の実施の形態３である半導体集積回路装置を示す基板の要部平面図である。
【図１８】本発明の実施の形態４である半導体集積回路装置を示す基板の要部平面図である。
【図１９】本発明の実施の形態４である半導体集積回路装置を示す基板の要部断面図である。
【図２０】本発明の実施の形態４である半導体集積回路装置を示す基板の要部断面図である。
【図２１】本発明の実施の形態４である半導体集積回路装置を示す基板の要部平面図である。
【図２２】本発明の実施の形態４である半導体集積回路装置に対応する回路図である。
【図２３】本発明の半導体集積回路装置を用いたコンピュータシステムを示す図である。
【符号の説明】
【０１２０】
１  半導体基板
４  素子分離溝
５  酸化シリコン膜（熱酸化膜）
６  酸化シリコン膜（絶縁膜）
８  ｐ型ウエル
９  ゲート絶縁膜
９ｂ  ゲート絶縁膜
１０  多結晶シリコン膜
１７  ｎ+型半導体領域
１９  ｎ+型半導体領域
２１  ＯＮＯ膜（絶縁膜）
２２  多結晶シリコン膜
２４  窒化シリコン膜
２６  ライト酸化膜
２７  ｎ+型半導体領域
２８  窒化シリコン膜
３０  酸化シリコン膜
３２  窒化シリコン膜
３５  酸化シリコン膜
４０  Ｗ膜
Ａｃ  素子形成領域
Ａｃ１  素子形成部
Ａｃ２  接続部
ＡｃＷ  素子形成領域
ＤＡｃ  素子形成領域
ＬＡｃ  素子形成領域
Ｃ１  コンタクトホール
Ｃ２  コンタクトホール
ＣＡ  引き出し部
ＳＣ  プラグ
ＤＣ  プラグ
Ｐ１  プラグ
Ｐ２  プラグ
ＣＧ  制御電極
ＦＧ  浮遊電極
ＦＧ’  パターン
Ｇ  ゲート電極
ＤＳＧ  ダミー導電性膜
Ｄｅ１、Ｄｅ２  欠陥
ＭＢＩ  主ビット線
ＳＢＬ  副ビット線
ＳＬ  ソース線
ＷＬ  ワード線
Ｍ１  第１層配線
Ｄ、ｄ１、ｄ２  距離
ＭＣ  メモリセル
Ｓ  選択用ＭＩＳＦＥＴ
２３２  入出力装置
２３３  ＲＡＭ
２３４  メモリカード
ＳＢ  システムバス
ＳＢＩ  システムバスインターフェイス
ＣＲ  コントローラ
ＣＨ１〜ＣＨ４  チップ
ＭＣＦＲ  メモリセル形成領域
ＰＣＦＲ  周辺回路形成領域
ＭＣＡＲ  メモリセルアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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