(57)【要約】【課題】半導体装置のゲート電極には荷電効果と呼ばれる現象による不測の電荷が蓄積してしまい、しきい値電圧が変動するなどの電気特性が悪化していた。特に半導体装置が半導体不揮発性記憶装置の場合は、しきい値の変動が不良品と誤認してしまうなどの問題があった。【解決手段】半導体装置のゲートに第１のダイオードと第２のダイオードとを接続する。第１のダイオードのアノードをゲートに接続し、カソードを第１の電源に接続し、第２のダイオードのアノードを第２の電源に接続し、カソードをゲートに接続する。これにより金属配線形成後の荷電効果を抑制する。さらに、半導体装置の製造方法において、コンタクトホールの開口後に７００℃のアニールを行う。これにより金属配線形成前の荷電効果を抑制する。【選択図】    図１
2004296768.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴのゲートに保護用半導体回路を備える半導体装置であって、
前記保護用半導体回路は、ダイオードを有し、
前記ダイオードは、アノードを前記ゲートに接続し、カソードを電源に接続することを特徴とする半導体装置。
【請求項２】
ＭＯＳＦＥＴのゲートに保護用半導体回路を備える半導体装置であって、
前記保護用半導体回路は、第１のダイオードと第２のダイオードとを有し、
前記第１のダイオードは、アノードを前記ゲートに接続し、カソードを第１の電源に接続し、
前記第２のダイオードは、アノードを第２の電源に接続し、カソードを前記ゲートに接続することを特徴とする半導体装置。
【請求項３】
前記ＭＯＳＦＥＴは第１のＰウェル領域に設け、
前記第１のダイオードは、Ｎウェル領域をカソードとし、前記Ｎウェル領域と反対導電型の拡散領域を前記Ｎウェル領域に設けてアノードとし、
前記第２のダイオードは、第２のＰウェル領域をアノードとし、前記第２のＰウェル領域と反対導電型の拡散領域を前記第２のＰウェル領域設けてカソードとし、
前記第１のＰウェル領域と前記第２のＰウェル領域とは離間して設けることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ＭＯＳＦＥＴは半導体不揮発性記憶素子であることを特徴とする請求項１から請求項３のいずれか一つに記載の半導体装置。
【請求項５】
ＭＯＳＦＥＴのゲートに保護用半導体回路を備える半導体装置の製造方法において、
前記保護用半導体回路のコンタクトホールを形成する工程と金属配線を形成する工程との間に熱処理工程を行うことを特徴とする半導体装置の製造方法。
【請求項６】
前記熱処理工程は、窒素雰囲気であり、７００℃以下であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記熱処理工程は、熱拡散炉を用いることを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。
【請求項８】
前記熱処理工程は、赤外線照射による熱処理を行うことを特徴とする請求項５から請求項７のいずれかひとつに記載の半導体装置の製造方法。
【請求項９】
前記ＭＯＳＦＥＴは半導体不揮発性記憶素子であることを特徴とする請求項５から請求項８のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に低電圧で駆動する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
半導体装置を製造する工程において、半導体装置を構成するＭＯＳトランジスタのしきい値電圧の変動やゲートリーク電流の増加などによる特性劣化が発生することが知られている。
この特性劣化は、半導体装置を製造する過程において、不測の電荷がゲート絶縁膜に捕獲されるという荷電効果と呼ばれる現象によることが知られている。
【０００３】
荷電効果とは、半導体装置を製造する工程中の例えば半導体装置のゲート電極を加工する時に、ゲート電極と半導体基板との間に大きい電界が印加され、半導体基板とゲート電極との間に設けたゲート絶縁膜に強制的に電荷が蓄積される現象である。
【０００４】
近年、半導体装置は高集積化する傾向にあり、半導体装置を構成する半導体素子は微細化が進んでいる。半導体素子の微細化は、ゲート絶縁膜の薄膜化を伴うため、半導体装置を製造する途中の半導体基板とゲート電極との間に加わる電界は大きくなる一方であり、この荷電効果は無視できない。
【０００５】
上記、半導体装置に対する荷電効果を抑える方法としては多くの提案を見るところである。（例えば、特許文献１参照）
【０００６】
［従来例の説明：図１０］
一例として図１０に従来の技術を示す。図１０は特許文献１に示す従来の技術を説明しやすいように書き直した図である。
以下従来の技術を図１０を用いて説明する。半導体素子５１のゲート電極に、保護用半導体回路５２を金属配線１８により接続する構成となっている。
荷電効果を抑える理由は、アンテナ５３が帯電すると保護用半導体回路５２とアンテナ５３が金属配線１８で接続されているため、保護用半導体回路５２が動作する。半導体装置５１のゲート電極と接地されている半導体基板との間に金属配線１８を介して電流経路ができ、半導体素子５１のゲート電極と半導体基板との間に大きな電界が印加されないからである。
【０００７】
【特許文献１】
特開２００１−５７３８９号公報（第９−１０項  第７図）
【０００８】
【発明が解決しようとする課題】
しかし、この方法では半導体素子と保護用半導体回路とを金属配線で接続することで荷電効果を抑えるため、金属配線形成後の荷電効果にしか効果を発揮しない。よって、金属配線形成前の例えばゲート電極上にコンタクトホールを形成する工程における荷電効果を抑えることはできないという問題があった。
【０００９】
ところで、荷電効果を積極的に利用する半導体装置の一例として半導体不揮発性記憶装置が知られている。この半導体不揮発性記憶装置は、完成後に電気的にゲート絶縁膜に電荷を捕獲させ、データの蓄積は、しきい値電圧の変動として知ることができる。製造工程中の荷電効果により半導体不揮発性記憶装置のしきい値電圧が所望の値から変動し、しきい値電圧が半導体不揮発性記憶装置の電源電圧よりも高くなると、完成時の初期の電気的書込みを行っていない半導体不揮発性記憶装置はデータを蓄積していることとなる。このような不測のしきい値電圧の変動、すなわちデータの蓄積は、特に消費電力を低くするために電源電圧を低くした半導体不揮発性記憶装置の場合において、不良品と認識されることがあり、非常に大きな問題となる。
【００１０】
【課題を解決するための手段】
上記課題を解決するために本発明の半導体装置は、次のような構成を採用する。ＭＯＳＦＥＴのゲートに保護用半導体回路を備える半導体装置であって、保護用半導体回路は、ダイオードを有し、ダイオードは、アノードをゲートに接続し、カソードを電源に接続することを特徴とする。
【００１１】
また、保護用半導体回路は、第１のダイオードと第２のダイオードとを有し、第１のダイオードは、アノードをゲートに接続し、カソードを第１の電源に接続し、第２のダイオードは、アノードを第２の電源に接続し、カソードをゲートに接続することを特徴とする半導体装置。
【００１２】
さらに、ＭＯＳＦＥＴのゲートに保護用半導体回路を備える半導体装置の製造方法において、保護用半導体回路のコンタクトホールを形成する工程と金属配線を形成する工程との間に熱処理工程を行うことを特徴とする。
【００１３】
【発明の実施の形態】
以下、図面を用いて本発明の最適な実施の形態における半導体装置を説明する。
【００１４】
［第１の実施の形態の説明：図１］
図１を用いて、本発明の第１の実施の形態を説明する。本発明の実施の形態の説明においては、半導体装置を半導体不揮発性記憶装置として説明する。
【００１５】
図１に本発明の半導体装置の構造を示す。Ｐ型半導体である第１のＰウェル領域２１とＮ型半導体であるＮウエル領域２２との表面に素子分離領域１５により分離された素子領域を設ける。ゲート電極１１と素子領域との間にメモリ絶縁膜１２を設け、ゲート電極１１の両側の素子領域表面にＮ型半導体であるライトドープ層２０を設け、ゲート電極１１の両脇にサイドウォール絶縁膜１９を設ける。
【００１６】
サイドウォール絶縁膜１９と素子分離領域１５との間の素子領域表面に、Ｎ型半導体である第１の拡散領域１３とＮ型半導体である第２の拡散領域１４とを設ける。
Ｐ型半導体である第３の拡散領域３１をＮウェル領域２２の素子領域の表面に設け、Ｎ型半導体である第４の拡散領域３２を素子領域の表面に設ける。
【００１７】
半導体装置の全面に設けた層間絶縁膜２３のゲート電極１１と第４の拡散領域３２を露出するようにコンタクトホール１６を設け、コンタクトホール１６を埋め込みむように金属配線１８を設け、金属配線１８によりゲート電極１１と第３の拡散領域３１とを接続する構造である。
【００１８】
図１に示した本発明の第１の実施の形態の半導体装置は、Ｐ型半導体である第３の拡散領域３１をアノードとし、Ｎ型半導体であるＮウェル領域２２をカソードとして構成する第１のダイオード４２がゲート電極１１に接続する構造である。第４の拡散領域３２はＮウェル領域２２に第１の電源の電位を供給するためのものである。
【００１９】
［第１の実施の形態の動作：図１、図２］
次に、本発明の第１の実施の形態の半導体装置の動作を説明する。金属配線１８を設けた後にゲート電極１１が正に帯電し、ゲート電極１１と第１のＰウェル領域２１との間が高電界になった場合は、第３の拡散領域３１とＮウェル領域２２とにより構成される第１のダイオード４２のＰＮ接合が順方向バイアス状態となるため、金属配線１８を通して電流がＮウェル領域２２に通電することとなる。よって、ゲート電極１１と第１のＰウェル領域２１との間の高電界が解消され、メモリ絶縁膜中に電荷は捕獲されない。
金属配線１８を設けた後にゲート電極１１が負に帯電した場合は、第１のダイオード４２のＰＮ接合が逆方向バイアスされるが、ＰＮ接合の逆方向降伏電圧により、ゲート電極１１はこの降伏電圧値の電圧にクランプされる。したがって荷電効果によりメモリ絶縁膜に電荷が蓄積されないようにこの逆方向降伏電圧を制御すればメモリ絶縁膜中に電荷は捕獲されない。
【００２０】
すなわち、半導体装置のしきい値電圧の変動、あるいはゲートリーク電流の増大などを招く荷電効果を抑制し、半導体装置は特性が劣化することはない。
【００２１】
さらに、図２を用いて説明する。図２は図１に示す半導体装置を示す回路図である。半導体記憶素子４１のゲート電極１１には第１のダイオード４２のアノードが接続されている。また、第１のダイオード４２のカソードは第１の電源４４に接続している。
半導体記憶素子４１の第１のＰウェル領域２１は第２の電源４５に接続している。
【００２２】
さらに、半導体装置に対する荷電効果を抑制するためには、製造工程中において予期せぬ荷電効果に対する配慮が必要である。
半導体装置の製造工程は、さまざまな装置や方法を用いて構成されており、充分な注意を払って半導体装置を完成させても、荷電効果によるしきい値電圧の変動、あるいはゲートリーク電流の増加による特性の劣化が発生してしまう。
【００２３】
特にゲート電極上にコンタクトホールをエッチングにより加工する場合には、荷電粒子を含んだプラズマ照射によりゲート電極は帯電し、半導体装置はしきい値電圧の変動あるいはゲートリーク電流の増加といった特性が劣化する。
この荷電効果を抑制するために、本発明の第１の実施の形態の半導体装置の構造において、コンタクトホールを設けた後に７００℃のアニール処理を行っている。この熱エネルギーによりメモリメモリ絶縁膜に蓄積した電荷が放出され、半導体装置の特性は劣化しないため、特性の安定した半導体装置を作製することができる。
【００２４】
以上、本発明の最適な第１の実施の形態における半導体装置の構造を説明したが、コンタクトホール形成後のアニール工程を詳細に説明するため、図３から図５を用いて半導体装置の製造方法を示す。
【００２５】
［製造方法説明：図１、図３〜図５］
まず、図３に示すように、図示しないレジストパターンをマスクとし、ボロンイオン注入エネルギー６０ｋｅＶ、ドーズ量３×１０１３  ａｔｏｍｓ／ｃｍ２  の条件でイオン注入しＰ型半導体の第１のＰウェル領域２１を形成する。つぎに、図示しないレジストパターンをマスクとしてリンをイオン注入エネルギー１００ｋｅＶ、ドーズ量２×１０１３  ａｔｏｍｓ／ｃｍ２  の条件でイオン注入しＮ型半導体のＮウェル領域２２を形成する。さらにイオン注入工程につづいて、温度が約１１４０℃における窒素雰囲気中の熱工程を行い、第１のＰウェル領域２１とＮウェル領域２２とを拡散させる。
【００２６】
つぎに、図示しない膜厚が１５０ｎｍのシリコン窒化膜を反応ガスにジクロルシランとアンモニアを用いた減圧ＣＶＤ法により堆積し、図示しないレジストパターンを、エッチングガスに主として六フッ化イオウを用いた反応性イオンエッチングにより素子領域のみにシリコン窒化膜が残るようにエッチングする。つぎに、温度が約１０００℃における水蒸気雰囲気の酸化により素子分離領域１５を形成し、素子領域上を覆っているシリコン窒化膜を、温度が約１６０℃の熱リン酸を用いたウェットエッチングに除去することで第１のＰウェル領域２１とＮウェル領域２２との表面が素子領域２４となる
【００２７】
つぎに、図４に示すように、温度が約９００℃の酸素を窒素により希釈した雰囲気の分圧酸化法により、膜厚が３ｎｍのトンネル酸化膜を形成し、トンネル酸化膜上に温度が約７００℃の反応ガスにジクロルシランとアンモニアを用いた減圧ＣＶＤ法により、膜厚が約１０ｎｍのシリコン窒化膜を形成し、シリコン窒化膜上に、温度が約９５０℃の水蒸気雰囲気の酸化法によりシリコン窒化膜を酸化し、膜厚が約４ｎｍのトップ酸化膜を形成す。つぎに、図示しないレジストパターンを用いて主なエッチングガスとして四フッ化炭素を用いた反応性イオンエッチングにより素子領域の所定の位置にトンネル酸化膜とシリコン窒化膜とトップ酸化膜とを有する積層構造のメモリ絶縁膜１２を形成する。
【００２８】
トンネル酸化膜は、メモリ絶縁膜に高電界を印加してトンネル電流を発生して電荷の出し入れを行う機能を有し、上記シリコン窒化膜はトンネル酸化膜中を通り抜けた電荷を蓄積する機能を有し、上記トップ酸化膜はゲート電極からシリコン窒化膜に対する電荷の出し入れを防止する機能を有する。
【００２９】
さらに、上記のメモリ絶縁膜１２の膜厚は、半導体装置のしきい値電圧をを決定する重要な役割を担うため、その膜厚管理は非常に重要である。
【００３０】
つぎに、温度が約６５０℃の反応ガスにモノシランを用いた減圧ＣＶＤ法により膜厚が約３５０ｎｍのゲート電極の材料となる多結晶シリコンを全面に堆積し、多結晶シリコンがＮ型半導体となるように、リンをイオン注入エネルギー４０ｋｅＶ、ドーズ量１×１０１６  ａｔｏｍｓ／ｃｍ２  の条件でイオン注入を行い、図示しないレジストパターンを用いて主なエッチングガスに塩素を用いた反応性イオンエッチングにより、メモリ絶縁膜１２上の所定の位置に多結晶シリコンが残るようにゲート電極１１を形成する。
【００３１】
上記ゲート電極１１は、レジストパターンを用いてメモリ絶縁膜を素子領域の所定の位置に形成した後に、別のレジストパターンを用いてメモリ絶縁膜上の所定の位置に形成したが、レジストパターンを用いてゲート電極１１を形成した後に別のレジストパターンを用いてメモリ絶縁膜１２を形成しても構わない。
【００３２】
さらに、図示しないレジストパターンを用いて、ゲート電極１１を形成した素子領域２４にリンをイオン注入エネルギー５０ｋｅＶ、ドーズ量３×１０１３  ａｔｏｍｓ／ｃｍ２  の条件でイオン注入を行う。このとき、ゲート電極１１と素子分離領域１５とがイオン注入のマスクとなり、ゲート電極１１下部の素子領域２４と素子分離領域１５とにはイオン注入されないため、自己整合的に不純物濃度の薄いＮ型の拡散領域であるライトドープ層２０が形成される。
【００３３】
つぎに、リンを含んだシリコン酸化膜からなる膜厚が３００ｎｍの絶縁膜を堆積温度が約４５０℃の常圧ＣＶＤ法により全面に堆積し、主なエッチングガスとして四フッ化炭素を用いた反応性イオンエッチングによりゲート電極の両脇にサイドウォール絶縁膜１９を形成する。
【００３４】
つぎに、図示しないレジストパターンをマスクとして第１のＰウェル領域２１中の素子領域２４がＮ型半導体となるように、砒素をイオン注入エネルギー７０ｋｅＶ、ドーズ量３×１０１５  ａｔｏｍｓ／ｃｍ２  の条件でイオン注入を行い、
第１の拡散領域１３と第２の拡散領域１４と第４の拡散領域３２とを形成する。第１の拡散領域１３と第２の拡散領域１４とは、ゲート電極１１とサイドウォール絶縁膜１９と素子分離領域１５とがイオン注入のマスクとなり、ゲート電極下部の素子領域と素子分離領域にはイオン注入されないため、自己整合的に高濃度拡散領域が形成される。
【００３５】
さらに、図示しないレジストパターンをマスクとしてＮウェル領域２２中の素子領域２４がＰ型半導体となるように、二フッ化ボロンをイオン注入エネルギー３０ｋｅＶ、ドーズ量３×１０１５  ａｔｏｍｓ／ｃｍ２  の条件でイオン注入を行い、第３の拡散領域３１を形成する。第４の拡散領域３２は、素子分離領域がイオン注入のマスクとなり、素子分離領域下部のＮウェル領域２２にはイオン注入されないため、自己整合的に高濃度拡散領域が形成される。
【００３６】
つぎに、図５に示すように、リンとボロンを含んだシリコン酸化膜からなる膜厚が約５５０ｎｍの層間絶縁膜２３を堆積温度が約４５０℃の常圧ＣＶＤ法により全面に堆積し、温度が役９００℃の窒素雰囲気中でリフローを行う。このリフロー工程により、層間絶縁膜２３は流動し平坦度が増加する。さらにリフロー工程により高濃度拡散領域が電気的に活性化される効果がある。
【００３７】
さらに、図示しないレジストパターンを用いて第３の拡散領域３１上の層間絶縁膜２３と、第４の拡散領域３２上の層間絶縁膜２３と、ゲート電極１１上の層間絶縁膜２３とにコンタクトホール１６を主なエッチングガスに四フッ化炭素を用いた反応性イオンエッチングにより形成し、その後、温度が約７００℃の窒素雰囲気中で電気加熱によるアニール処理を行う。
【００３８】
このアニール処理は、本発明の製造方法においての特徴的な工程であって、コンタクトホール１６を形成するエッチングにおいて、荷電効果によりメモリ絶縁膜中に蓄積された電荷を熱エネルギーにより引き抜く効果を有し、半導体装置のしきい値電圧は所望の値から変動しない。
【００３９】
このアニール処理の温度を決定する理由は他にもある。アニール温度が８００℃を超えると、層間絶縁膜２３中のボロンが拡散することにより後に形成する金属配線１８とドレイン領域とのコンタクト抵抗が増大する。
コンタクト抵抗の増大は、半導体装置およびその回路の応答速度を低下するため、非常に大きな問題となる。さらに、６００℃よりも低い温度では、半導体装置のしきい値電圧の回復が充分なされないため、上記の７００℃というのは安全な温度である。
【００４０】
つぎに、図１に示すように、シリコンを含んだアルミニウムからなる膜厚が約８００ｎｍの金属膜をスパッタリングにより全面に形成し、図示しないレジストパターンを用いて主なエッチングガスとして塩素を用いた反応性イオンエッチングにより金属配線１８形成し、金属配線１８によりコンタクトホール１６を介してゲート電極１１と第３の拡散領域３１とを接続し、半導体装置が完成する。
【００４１】
このような製造方法とすることにより、図１に示しす半導体装置は、Ｐ型半導体である第３の拡散領域３１とＮ型半導体であるＮウェル領域２２とにより構成される第１のダイオード４２のＰＮ接合がゲート電極１１に接続された構造となる。
【００４２】
［本発明の安定動作の説明：図６、図７］
本発明の第１の実施の形態で示す半導体装置の安定した動作を図６に示す。横軸は半導体装置のゲート電圧、縦軸にはドレイン電流をとる。コンタクトホール形成後のアニール処理によりドレイン電流が流れ始めるしきい値電圧が低い値になっている。これは、半導体装置のメモリ絶縁膜に電荷の蓄積がない状態を表しており、しきい値電圧は所望の値から変動することなく安定したばらつきのない半導体装置が完成したことを示している。
一方ではアニール処理を行っていない半導体装置は、しきい値電圧が高くなっており、金属配線形成よりも前の工程内において半導体装置のメモリ絶縁膜に電荷が蓄積された状態であることを良く表している。
【００４３】
このアニール工程によりしきい値電圧を安定的に低下することは、低電圧で駆動する半導体装置に非常に有利である。例えば、半導体装置の読み出し電圧を１．０Ｖとした場合には、完成後の初期状態の半導体装置のしきい値電圧は１．０Ｖ以下の値に制御しなくてはならない。よって、特に低い電源電圧で駆動する半導体装置に対するアニールは極めて重要である。
【００４４】
図７にアニール温度を決定するもう一つの根拠を示す。横軸にアニール温度、縦軸にＮ型ドレイン領域と金属配線とのコンタクト抵抗をとる。アニール温度が８００℃の条件では、層間絶縁膜中のボロンが拡散することにより後に形成する金属配線とＮ型ドレイン領域とのコンタクト抵抗が増大する。コンタクト抵抗の増大は、半導体装置の動作速度を低下させるのは容易に推測できるが、回路を構成する全ての半導体装置の動作速度が低下し、結果的にその応答速度までも低下するため、非常に大きな問題となる。
上記の半導体装置しきい値電圧とコンタクト抵抗とを総合的に判断すると、７００℃以下というアニール温度は極めて妥当な温度である。
【００４５】
さらに、コンタクトホール形成後に７００℃のアニールを行う理由は他にもある。金属配線形成後においてのアニールでは、金属配線の融点以下の温度、例えば４００℃以下の温度でなければならず、十分な半導体装置のしきい値電圧の安定化に寄与しないからである。
【００４６】
ところで、第３の拡散領域３１とＮウェル領域２２の逆方向降伏電圧は、第３の拡散領域３１の表面の不純物濃度を濃くするようにイオン注入法により低下させることでき、またＮウェル領域２２の表面の不純物濃度を濃くすることよっても実現できる。
【００４７】
以上、本発明の第１の実施の形態の半導体装置を説明した。本発明の第１の実施の形態の半導体装置は、半導体装置のゲート電極１１に第１のダイオード４２を接続しており、半導体装置の製造において金属配線を設けた後に発生する荷電効果には有効であるが、さらに荷電効果を抑制することができる。
次に、本発明の第２の実施の形態を図９と図１０を用いて説明する。
【００４８】
［第２の実施の形態：図８、図９］
図８に本発明の第２の実施の形態における半導体装置の構造を示す。
Ｐ型半導体である第１のＰウェル領域２１と第２のＰウェル領域１２１とを離間して設け、さらにこの第２のＰウェル領域１２１はＮウェル領域２２とも離間して設ける。
Ｐ型半導体である第１のＰウェル領域２１と第２のＰウェル領域１２１とＮ型半導体であるＮウエル領域２２との表面に素子分離領域１５により分離された素子領域を設け、ゲート電極１１と素子領域との間にメモリ絶縁膜１２を設け、ゲート電極１１の両側の素子領域表面にＮ型半導体であるライトドープ層２０を設け、ゲート電極１１の両脇にサイドウォール絶縁膜１９を設ける。
【００４９】
サイドウォール絶縁膜１９と素子分離領域１５との間の素子領域表面にＮ型半導体である第１の拡散領域１３とＮ型半導体である第２の拡散領域１４とを設ける。
【００５０】
Ｐ型半導体である第３の拡散領域３１をＮウェル領域２２の素子領域の表面に設け、Ｎ型半導体である第５の高濃度拡散領域３３を第２のＰウェル領域１２１の素子領域の表面に設ける。
【００５１】
半導体装置の全面に設けた層間絶縁膜２３のゲート電極１１と第３の拡散領域３１および第５の高濃度拡散領域３３とを露出するようにコンタクトホール１６を設け、コンタクトホール１６を埋め込みむように金属配線１８を設け、金属配線１８によりゲート電極１１と第３の拡散領域３１および第５の拡散領域３３とを接続する構造である。
なお、図８では第１のＰウェル領域２１と第２のＰウェル領域１２１とＮウェル領域２２とを電源に接続するための高濃度拡散領域は図示していない。
【００５２】
図８に示す本発明の第２の実施の形態の半導体装置は、Ｎ型半導体である第５の高濃度拡散領域３３とＰ型半導体である第２のＰウェル領域１２１とにより構成される第２のダイオード４３のＰＮ接合と、Ｐ型半導体である第３の拡散領域３１とＮ型半導体であるＮウェル領域２２とにより構成される第１のダイオード４２のＰＮ接合とがゲート電極１１に接続された構造である。
【００５３】
金属配線１８を設けた後にゲート電極１１が正に帯電し、ゲート電極１１と第１のＰウェル領域２１との間が高電界になった場合は、第３の拡散領域３１とＮウェル領域２２とにより構成される第１のダイオード４２のＰＮ接合が順方向バイアス状態となるため、金属配線１８を通して電流がＮウェル領域２２に通電することとなる。よって、ゲート電極１１と第１のＰウェル領域２１との間の高電界が解消され、メモリ絶縁膜中に電荷は捕獲されない。
金属配線１８を設けた後にゲート電極１１が負に帯電した場合は、第５の高濃度拡散領域３３と第２のＰウェル領域１２１により構成させる第２のダイオード４３のＰＮ接合が順方向バイアスされるため、メモリ絶縁膜中に電荷は捕獲されない。したがって、半導体装置のしきい値電圧の変動、あるいはゲートリーク電流の増大などを招く荷電効果を抑制し、半導体装置は特性が劣化することはない。
【００５４】
さらに、図８に示したゲート電極１１に接続したＰＮ接合によるの荷電効果の抑制を図９を用いて説明する。図９は図８に示す半導体装置を示す回路図である。半導体記憶素子４１ゲート電極１１にはＰ型半導体である第３の拡散領域３１とＮウェル領域２２とのＰＮ接合を有する第１のダイオード４２と、Ｎ型半導体である第５の拡散領域３３と第２のＰウェル領域１２１とのＰＮ接合を有する第２のダイオード４３とが接続されている。
また、第１のダイオード４２のＮウェル領域２２は第１の電源４４に接続され、第２のダイオード４３の第２のＰウェル領域１２１は第２の電源４５に接続されている。
【００５５】
本発明の第２の実施の形態の半導体装置の特徴は、第１のダイオード４２と第２のダイオード４３とを用いたことであり、これによって、半導体素子４１のゲート電極１１が正と負とのどの極性に帯電しても、第１のダイオード４２と第２のダイオード４３とは双方とも順方向バイアスとなることである。
順方向バイアス時のクランプ電圧は逆方向バイアス時に対してより低い。すなわち、図１に示す本発明の第１の実施の形態に対して、ゲート電極１１が負に帯電した場合において、ゲート電極１１をより低い電圧にクランプすることができるという効果がある。
また、ＰＮ接合に逆方向降伏電圧以上の電圧を複数回印加し、ＰＮ接合の降伏を繰り返すと、ＰＮ接合が劣化する場合があることが知られている。本発明の第２の実施の形態の半導体装置は、ゲート電極１１の帯電極性に関わらず、第１のダイオード４２と第２のダイオード４３とはともに順方向動作しかしない。したがって、ＰＮ接合の劣化はない。
【００５６】
以上、説明した第２の実施の形態においては、配線金属１８を形成した後のゲート電極１１に対する正または負の電界による荷電効果の抑制に寄与できるが、第１の実施の形態で説明したように、配線金属１８を形成する以前の荷電効果を抑制するには、コンタクトホール形成後に７００℃以下のアニール処理行うことは不可欠である。
【００５７】
さらに、説明した第１の実施の形態と第２の実施の形態とでは、半導体不揮発性記憶装置を例に説明したが、メモリ絶縁膜がシリコン酸化膜からなる半導体装置であっても、同様の効果が得られる。
【００５８】
さらに、以上説明した第１の実施の形態と第２の実施の形態とではアニールを電気加熱により行うことを特徴としているが、赤外線照射によるアニールでも構わない。
【００５９】
【発明の効果】
以上の説明で明らかなように、本発明による半導体装置は、製造工程中においてメモリ絶縁膜に電荷の蓄積をなくすことが可能である。本発明の半導体装置を、半導体不揮発性記憶装置として用いた場合、完成後の初期状態において半導体不揮発性記憶装置が電気的に書込まれた状態となることを抑制するだけではなく、半導体不揮発性記憶装置のしきい値電圧を安定的に低下することが可能となるため、低い電源電圧で駆動することができる。
低い電源電圧で駆動することは、半導体装置全体の消費電力をも低減できるため、この半導体装置を搭載した製品の電池寿命を延ばすことが可能となる。この効果は非常に大きい。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置の構造を示す断面図である。
【図２】本発明の第１の実施の形態における半導体憶装置を示す回路図である。
【図３】本発明の第１の実施の形態における半導体装置の製造方法を示す断面図である。
【図４】本発明の第１の実施の形態における半導体装置の製造方法を示す断面図である。
【図５】本発明の第１の実施の形態における半導体装置の製造方法を示す断面図である。
【図６】本発明の第１の実施の形態における半導体装置の特性を示すグラフである。
【図７】本発明の第１の実施の形態における半導体装置の特性を示すグラフである。
【図８】本発明の第２の実施の形態における半導体装置の構造を示す断面図である。
【図９】本発明の第２の実施の形態における半導体装置を示す回路図である。
【図１０】従来の技術における半導体不揮発性記憶装置を示す構成図である。
【符号の説明】
１１  ゲート電極
１２  メモリ絶縁膜
１３  第１の拡散領域
１４  第２の拡散領域
１５  素子分離領域
１６  コンタクトホール
１８  金属配線
１９  サイドウォール絶縁膜
２０  ライトドープ層
２１  第１のＰウェル領域
２２  Ｎウェル領域
２３  層間絶縁膜
２４  素子領域
３１  第３の拡散領域
３２  第４の拡散領域
３３  第５の拡散領域
４１  半導体記憶素子
４２  第１のダイオード
４３  第２のダイオード
４４  第１の電源
４５  第２の電源
５１  半導体素子
５２  保護用半導体回路
５３  アンテナ
１２１  第２のＰウェル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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