(57)【要約】【課題】半導体基板上の接続パッドに接続された配線及びバンプ電極を有する半導体装置において、特定のバンプ電極への電流集中を防止しつつ、バンプ電極に対して大電流を流すこと。【解決手段】本発明では、ソースパッド２ａとソースバンプ電極６ａ及びドレインパッド２ｂとドレインバンプ電極６ｂを接続する再配線５を、ソースバンプ電極６ａ及びドレインバンプ電極６ｂとソースパッド２ａ及びドレインパッド２ｂとを囲むパターン（所謂、ベタ配線）を有して設けたことを特徴としている。その結果、特定のソースバンプ電極６ａ、ドレインバンプ電極６ｂへの電流集中を防止することができるため、電流集中によるソースバンプ電極６ａ、ドレインバンプ電極６ｂの破損を防止することができる。【選択図】　　　　図４
2004022650.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の接続パッドに接続された配線及びバンプ電極を有する半導体装置において、
前記配線は、前記バンプ電極及び前記接続パッドを囲むパターンを有して設けられていることを特徴とする半導体装置。
【請求項２】
前記配線の角部には面取りが施されていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上の接続パッドに接続されるように、配線及びバンプ電極を配置した半導体装置に関するものである。
【０００２】
【従来技術】
この種の半導体装置として、チップとパッケージのサイズがほぼ等しくなるＣＳＰ（Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ）構造の半導体装置が知られている。このＣＳＰ構造を、例えば電力素子のような比較的大電流を流す半導体装置に適用した場合を図７及び図８に示す。
【０００３】
図７及び図８に示されるように、半導体装置２０は、半導体基板１の表面側に、例えば、ソース電位あるいはドレイン電位を扱うソース・アルミ電極あるいはドレイン・アルミ電極及びこれらソース・アルミ電極、ドレイン・アルミ電極の上面側に設けられた酸化シリコンあるいは窒化シリコン等からなるパッシベーション膜３を有しており、その開口部を介してソース・アルミ電極、ドレインアルミ電極の一部を露出させることで、ソースパッド２ａ及びドレインパッド２ｂ（接続パッド）が設定されている。
【０００４】
そして、ＣＳＰ構造を構成するように、このパッシベーション膜３の上面側には、ソースパッド２ａ及びドレインパッド２ｂの中央部分が開口するようにポリイミド系樹脂よりなる絶縁膜４が形成されている。
【０００５】
また、絶縁膜４上には、ソースパッド２ａ及びドレインパッド２ｂと後述する電極６とを電気的に接続する再配線５が各々形成され、各再配線５上の所定箇所には電極６が設定されている。そして、半導体基板１の表面全体には、エポキシ樹脂、アクリル樹脂、ポリイミド樹脂等からなる保護膜としての封止膜７が電極６を覆うように形成されている。
【０００６】
さらに、封止膜７の上端面は切削研磨されて電極６の端面が露出され、この露出された電極６上には、外部接続端子であるソースバンプ電極６ａ及びドレインバンプ電極６ｂ（バンプ電極）が設けられている。
【０００７】
【発明が解決しようとする課題】
ここで、半導体基板１の表面に、パワートランジスタなどのパワー素子（領域８で示す）を形成した場合を検討する。このパワー素子８は、ソースパッド２ａ及びドレインパッド２ｂ、再配線５及び電極６を介してソースバンプ電極６ａ及びドレインバンプ電極６ｂと電気的に接続され、外部と接続されることとなる。そして、このパワー素子８は、通常１００ｍＡ以上の大電流で駆動するものが多く、そのため、パワー素子８が接続されるソースパッド２ａ及びドレインパッド２ｂには大きな電流を流す必要がある。
【０００８】
しかしながら、図８に示されるように、１つのソースパッド２ａ、ドレインパッド２ｂに対して各々１つのソースバンプ電極６ａ、ドレインバンプ電極６ｂが再配線５を介してそれぞれ相互に接続される構成では、パワー素子８を駆動させるためにパワー素子８が接続されたソースバンプ電極６ａ、ドレインバンプ電極６ｂに対して大電流を流すと、ソースバンプ電極６ａ、ドレインバンプ電極６ｂに流れる電流が許容電流量を超えてしまい、過電流によりソースバンプ電極６ａ、ドレインバンプ電極６ｂが破損してしまうという課題があった。
【０００９】
そこで、この課題を解決するために、図９に示されるように、１つのソースパッド２ａ、ドレインパッド２ｂに対してソースバンプ電極６ａ、ドレインバンプ電極６ｂを各々複数設定し、再配線５を介してそれぞれ相互に接続することで、ソースバンプ電極６ａ、ドレインバンプ電極６ｂ１つ当たりに対して流す電流量を小さくし、過電流によるソースバンプ電極６ａ、ドレインバンプ電極６ｂの破損を防止する方法が考えられる。
【００１０】
しかしながら、このように、１つのソースパッド２ａ、ドレインパッド２ｂに対してソースバンプ電極６ａ、ドレインバンプ電極６ｂを各々複数設定し再配線５を介してそれぞれ相互に接続した場合、再配線５の配線長がそれぞれ異なると、再配線５の配線抵抗にばらつきが生じてしまう。その結果、配線抵抗の最も小さい再配線５に接続されたソースバンプ電極６ａ、ドレインバンプ電極６ｂに電流が集中してしまい、ソースバンプ電極６ａ、ドレインバンプ電極６ｂが破損してしまうという問題がある。
【００１１】
そこで、本発明の目的は、上記問題点に鑑み、半導体基板上の接続パッドに接続された配線及びバンプ電極を有する半導体装置において、特定のバンプ電極への電流集中を防止しつつ、バンプ電極に対して大電流を流すことにある。
【００１２】
【課題を解決するための手段】
請求項１に記載の半導体装置は、半導体基板上の接続パッドに接続された配線及びバンプ電極を有する半導体装置において、配線はバンプ電極及び接続パッドを囲むパターンを有して設けられていることを特徴としている。
【００１３】
請求項１に記載の発明によれば、配線をバンプ電極及び接続パッドを囲むパターンを有して設けているため、接続パッド１つに対してバンプ電極を複数設定し配線を介してそれぞれ相互に接続した場合に発生していた配線抵抗のばらつきを防止することができるため、特定のバンプ電極への電流集中を防止することができる。また、半導体装置から発生する熱を配線により放熱させることができるため、半導体装置の放熱性を向上させることができる。
【００１４】
さらに、請求項２に記載のように、配線の角部には面取りを施したことにより、配線の角部における電流集中や応力集中を抑制することができるため、電流集中による配線の劣化や応力集中によるクラックの発生を抑制することができる。
【００１５】
【発明の実施の形態】
以下、本発明の半導体装置をＣＳＰ（Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ）構造の半導体装置に適用した一実施形態を、図面に従って説明する。尚、本実施形態では、このＣＳＰ構造を、例えば電力素子のような比較的大電流を流す半導体装置に適用している。
【００１６】
図１には、本発明の一実施形態における半導体装置２０の平面構造を示し、図２には、本発明の一実施形態における半導体装置２０の断面構造を示す。また、図３には図２に続く半導体装置２０の断面構造を示し、図４には図３におけるＡ矢視図を示す。尚、図３では後述するパッシベーション膜３と半導体基板１との間に介在するゲート電極１０等を省略して図示しており、図４では樹脂膜７を省略して図示している。
【００１７】
まず、本実施形態の半導体装置２０は、図１に示されるように、半導体基板１の表面には、ソースセルＳ及びドレインセルＤが市松模様状に交互に配置されており、これらソースセルＳ及びドレインセルＤ上には、アルミ電極等からなるソース配線層１１ａ及びドレイン配線層１１ｂが形成されている。尚、これらソースセルＳ及びドレインセルＤを短絡することなく相互に接続するために、ソース配線層１１ａ及びドレイン配線層１１ｂは櫛歯状に形成されている。
【００１８】
また、ソースセルＳ及びドレインセルＤ上には絶縁膜が形成されており、この絶縁膜には、図示しないが、ソースコンタクト及びドレインコンタクトが各々形成されている。
【００１９】
そして、これらソースコンタクト及びドレインコンタクトを介して、櫛歯状に形成されたソース配線層１１ａ及びドレイン配線層１１ｂが形成されており、これらソース配線層１１ａ及びドレイン配線層１１ｂには、同一の電位（例えば、ソース電位あるいはドレイン電位）を扱うソースパッド２ａ及びドレインパッド２ｂ（本発明で言う、接続パッド）が各々複数形成されている。
【００２０】
従って、ソースセルＳ及びドレインセルＤは、ソースコンタクト及びドレインコンタクトを介してソース配線層１１ａ及びドレイン配線層１１ｂに接続され、ソースパッド２ａ及びドレインパッド２ｂにそれぞれ接続されている。
【００２１】
また、図２に示されるように、本実施形態の半導体装置２０は、Ｎ＋シリコン基板１ａの表面にＮ−エピタキシャル層１ｂが形成された半導体基板１を用いており、この半導体基板１の表面に、上述の如く複数のソースセルＳ及びドレインセルＤが交互に形成されている。
【００２２】
また、半導体基板１の表面上には、シリコン酸化膜などからなるゲート絶縁膜９を介して、ドープドシリコンなどからなるゲート電極１０が、ソースセルＳ及びドレインセルＤの各々を囲むように格子状に形成されている。
【００２３】
そして、ゲート電極１０と絶縁された状態で、上述のソース配線層１１ａ及びドレイン配線層１１ｂが配置され、酸化シリコンあるいは窒化シリコン等からなるパッシベーション膜３の所定領域より、ソース配線層１１ａ及びドレイン配線層１１ｂを局所的に露出されるように開口部を形成することにより、ソースパッド２ａ及びドレインパッド２ｂが形成されている。
【００２４】
そして、図３及び図４に示されるように、ＣＳＰ構造を構成するように、このパッシベーション膜３の上面側には、ソースパッド２ａ及びドレインパッド２ｂの中央部分が開口するとともに、後述する電極６の下方に位置するようにポリイミド樹脂等からなる絶縁膜４が形成されている。
【００２５】
また、絶縁膜４上には、ソースパッド２ａ及びドレインパッド２ｂと後述する電極６とを電気的に接続する再配線５（本発明で言う、配線）が各々形成され、各再配線５上の所定箇所には複数の電極６が設定されている。そして、半導体基板１の表面全体には、例えばエポキシ樹脂、アクリル樹脂、ポリイミド樹脂等からなる封止膜７が電極６を覆うように設けられている。
【００２６】
また、封止膜７の上端面は切削研磨されて電極６の端面が露出され、この露出された電極６上には、外部接続端子であるソースバンプ電極６ａ及びドレインバンプ電極６ｂ（本発明で言う、バンプ電極）が設けられている。
【００２７】
尚、図３において、領域８は、半導体基板１に形成された上述のパワー素子を示す。
【００２８】
ここで、図５を参照して、本実施形態の半導体装置２０の製造工程について説明する。尚、この図５では、パッシベーション膜３と半導体基板１との間に介在するゲート電極１０等を省略して図示している。
【００２９】
まず、図５（ａ）に示されるように、半導体基板１の表面にパワートランジスタなどのパワー素子８を形成する。次に、半導体基板１の表面側にアルミ電極等からなるソースパッド２ａ及びドレインパッド２ｂを設けて、これらソースパッド２ａ及びドレインパッド２ｂの上面側に、ソースパッド２ａ及びドレインパッド２ｂの中央部が露出するように、酸化シリコンあるいは窒化シリコン等からなる絶縁膜をパッシベーション膜３として形成する。次に、このパッシベーション膜３の上面側に、ソースパッド２ａ及びドレインパッド２ｂの中央部分が開口するとともに、後述する電極６の下方に位置するようにポリイミド樹脂等からなる絶縁膜４を形成する。尚、この絶縁膜４は、例えば半導体基板１の表面側全面にポリイミド系樹脂を塗布硬化させた後に、所定のレジストパターンを用いて絶縁パターニングを施すことで形成される。
【００３０】
続いて、レジスト剥離後、図５（ｂ）に示されるように、絶縁膜４上に、ソースパッド２ａ及びドレインパッド２ｂ上に接続するように、再配線形成用に銅あるいはアルミ等からなる再配線５を各々形成する。各再配線５は、フォトレジストを塗布硬化させ、フォトリソグラフィ技術により所定形状の開口を有するパターニングを施した後、このレジストによって開口された部分に電解メッキを施すことで形成される。
【００３１】
続いて、図５（ｃ）に示されるように、再配線５上の所定箇所に、良好な導電特性を備える銅あるいははんだ等からなる電極６を設ける。この電極６は、電極形成用にフォトレジストを塗布硬化させた後、再配線５の所定箇所を露出する開口部を形成し、この開口部内に電解メッキを施すことで形成される。
【００３２】
続いて、図５（ｄ）に示されるように、半導体基板１の表面全体に、例えばエポキシ樹脂を塗布した後に硬化させて、電極６を覆うように封止膜７を形成する。
【００３３】
続いて、封止膜７の上端面を切削研磨して電極６の端面を露出させ、図５（ｅ）に示されるように、この露出した領域にはんだ等などからなるソースバンプ電極６ａ及びドレインバンプ電極６ｂを形成し、各チップ単位にダイシングすることにより、図３に示すような半導体装置２０が完成する。
【００３４】
ここで、半導体基板１の表面にパワートランジスタなどのパワー素子８が形成される場合、このパワー素子８は、上述のように、通常１００ｍＡ以上の大電流で駆動するものが多く、そのため、パワー素子８が接続されるソースパッド２ａ、ドレインパッド２ｂには大きな電流を流す必要がある。
【００３５】
しかしながら、１つのソースパッド２ａ、ドレインパッド２ｂに対してソースバンプ電極６ａ、ドレインバンプ電極６ｂを各々複数設定し、再配線５を介してそれぞれ相互に接続される構成では、再配線５の配線長がそれぞれ異なると、再配線５の配線抵抗にばらつきが生じてしまう。その結果、配線抵抗の最も小さい再配線５に接続されたソースバンプ電極６ａ、ドレインバンプ電極６ｂに電流が集中してしまい、ソースバンプ電極６ａ、ドレインバンプ電極６ｂが破損してしまうという問題があった。
【００３６】
そこで、本実施形態では、図４に示されるように、ソースパッド２ａとソースバンプ電極６ａ及びドレインパッド２ｂとドレインバンプ電極６ｂを接続する再配線５を、ソースバンプ電極６ａ及びドレインバンプ電極６ｂとソースパッド２ａ及びドレインパッド２ｂとを囲むパターン（所謂、ベタ配線）を有して設けたことを特徴としている。
【００３７】
尚、この場合、効率よく電流を流すために、ソースバンプ電極６ａ及びドレインバンプ電極６ｂとソースパッド２ａ及びドレインパッド２ｂとの間には、その他のソースバンプ電極６ａ、ドレインバンプ電極６ｂが配されないように、ソースバンプ電極６ａ及びドレインバンプ電極６ｂとソースパッド２ａ及びドレインパッド２ｂを配置する必要がある。
【００３８】
それによって、１つのソースパッド２ａ、ドレインパッド２ｂに対してソースバンプ電極６ａ、ドレインバンプ電極６ｂを各々複数設定し、再配線５を介してそれぞれ相互に接続した場合に発生していた再配線５の配線抵抗のばらつきを防止することができる。その結果、特定のソースバンプ電極６ａ、ドレインバンプ電極６ｂへの電流集中を防止することができるため、電流集中によるソースバンプ電極６ａ、ドレインバンプ電極６ｂの破損を防止することができる。さらに、本実施形態によれば、半導体装置２０から発生する熱を再配線５により放熱させることができるため、半導体装置２０の放熱性を向上させることができる。
【００３９】
また、本実施形態のように、再配線５をソースバンプ電極６ａとソースパッド２ａ及びドレインバンプ電極６ｂとドレインパッド２ｂを囲むパターンを有して設けた場合、図４に示されるように、再配線５の角部に面取りを施すと、再配線５の角部における電流集中や応力集中を抑制することができるため、電流集中による再配線５の劣化や配線集中によるクラックの発生を抑制することができる。
【００４０】
さらに、図６に示されるように、ソースバンプ電極６ａとソースパッド２ａ及びドレインバンプ電極６ｂとドレインパッド２ｂを囲むパターンを有して設けられた再配線５の形状を櫛歯型にすると、ソース側においては、ソースパッド２ａからソースバンプ電極６ａに対して流れる電流を分散させることができ、ドレイン側においては、ドレインバンプ電極６ｂからドレインパッド２ｂに対して流れる電流を分散させることができる。
【００４１】
その結果、ソースパッド２ａ、ドレインパッド２ｂに流れる電流量のばらつきを抑制することができ、特定のソースパッド２ａ、ドレインパッド２ｂへの電流集中を抑制することができる。また、この場合、再配線５の角部に面取りを施すと、上述と同様の効果を得ることができる。
【００４２】
尚、本発明は、上記実施形態に限られるものではなく、様々な態様に適用可能である。
【００４３】
例えば、上記実施形態では、パッシベーション膜３の上面側にソースパッド２ａ及びドレインパッド２ｂの中央部分が開口するように絶縁膜４を形成したが、この絶縁膜４は必ず必要なものではなく、絶縁膜４をパッシベーション膜３で代用させるようにしてもよい。この場合、再配線５や封止膜７はパッシベーション膜３上に形成されることになる。
【００４４】
また、ソースバンプ電極６ａ及びドレインバンプ電極６ｂとソースパッド２ａ及びドレインパッド２ｂの数は上記実施形態に限定されるものではない。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の平面構造を示す図である。
【図２】本発明の一実施形態に係る半導体装置の断面構造を示す図である。
【図３】図２に続く、半導体装置の断面構造を示す図である。
【図４】図３におけるＡ矢視図である。
【図５】（ａ）から（ｅ）は、本実施形態の半導体装置の製造方法を示す図である。
【図６】その他の実施形態を示す図である。
【図７】従来技術の半導体装置の断面構造を示す図である。
【図８】図７におけるＢ矢視図である。
【図９】１つのソースパッド及びドレインパッドの対して複数のバンプ電極を接続した比較例を示す図である。
【符号の説明】
１…半導体基板、
１ａ…Ｎ＋シリコン基板、
１ｂ…Ｎ−エピタキシャル層、
２ａ…ソースパッド、
２ｂ…ドレインパッド、
３…パッシベーション膜、
４…絶縁膜、
５…再配線、
６…電極、
６ａ…ソースバンプ電極、
６ｂ…ドレインバンプ電極、
７…封止膜、
８…パワー素子、
９…ゲート酸化膜、
１０…ゲート電極、
１１ａ…ソース配線層、
１１ｂ…ドレイン配線層、
２０…半導体装置、
Ｓ…ソースセル、
Ｄ…ドレインセル。
【図１】
2004022650.tif 000003
【図２】
2004022650.tif 000004
【図３】
2004022650.tif 000005
【図４】
2004022650.tif 000006
【図５】
2004022650.tif 000007
【図６】
2004022650.tif 000008
【図７】
2004022650.tif 000009
【図８】
2004022650.tif 000010
【図９】
2004022650.tif 000011