(57)【要約】　　　（修正有）【課題】単一の基板上に更なるメモリアレイを配置することを可能にする低消費電力のメモリ構造を提供すること。【解決手段】複数のデータストレージアレイ８１〜８９の行及び列からなるマトリクスを単一の基板９０上に有する電気的にアドレス指定可能なデータストレージユニット８０。各アレイ１４は、データの記録、アドレス指定、読み出しのための行ライン１８及び列ライン２０により接続された複数のコプレーナ・データストレージダイオードセル１６のマトリクスである。複数のアレイ８１−８９のアドレスライン９１，９２，９７，９８及び電源ライン１０４−１０６，１２０−１２２は、アレイ８１，８４，８７，８７，８８，８９にそれぞれ接続され、選択されたデータストレージセル１５０のアレイ８７中のデータストレージセルのみが使用可能となり、データストレージユニットの他の全てのアレイにおける望ましくない電力消費が排除される。【選択図】　図４Ａ
2004095141.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータストレージアレイ（８１〜８９）を基板（９０）上に有する電気的にアドレス指定可能なデータストレージユニット（８０）であって、各アレイ（８７）が、データを記録し、アドレス指定し、及び読み出すための複数のコプレーナ・データストレージセルを有しており、該データストレージユニット（８０）が、複数の行アドレスライン（９１，９２）及び列アドレスライン（９７，９８）を有しており、各行アドレスライン（９１，９２）が前記基板（９０）上の選択された複数のアレイ（８１，８４，８７）と共通に形成され、各列アドレスライン（９７，９８）が前記基板（９０）上の選択された複数のアレイ（８７，８８，８９）と共通に形成される、電気的にアドレス指定可能なデータストレージユニット（８０）。
【請求項２】
複数の行アドレスライン（９１，９２）であって、その各々が、前記基板上の選択された複数のアレイ（８１，８４，８７）の行と電気的に連絡可能な状態にある、複数の行アドレスライン（９１，９２）と、
複数の列アドレスライン（９７，９８）であって、その各々が、前記基板上の選択された複数のアレイ（８７，８８，８９）の列と電気的に連絡可能な状態にある、複数の列アドレスライン（９７，９８）と、
複数の電源ライン（１０４〜１０６，１２０〜１２２）であって、その各々が、前記複数のアレイ（８１，８４，８７〜８９）のうちの１つに別々に接続されている、複数の電源ライン（１０４〜１０６，１２０〜１２２）と、
前記複数の行アドレスライン（９１，９２）、前記複数の列アドレスライン（９７，９８）、及び前記複数の電源ライン（１０４〜１０６，１２０〜１２２）に接続され、前記複数のアレイ（８１〜８９）のうちの選択されたアレイ（８７）に電力を選択的に供給し、前記選択されたアレイ（８７）内の一行のデータストレージセルを選択的にアドレス指定し、及び前記選択されたアレイ（８７）内の一列のデータストレージセルを選択的にアドレス指定して、前記複数のアレイ（８１〜８９）のうちの前記選択されたアレイ（８７）内のデータストレージセル（１５０）を選択する、コントローラと
を備えている、請求項１に記載の電気的にアドレス指定可能なデータストレージユニット（８０）。
【請求項３】
各行アドレスライン（９１，９２）が、一列のアレイ中の全てのアレイ（８１，８４，８７）の行と電気的に連絡可能な状態にあり、各列アドレスライン（９７，９８）が、一行のアレイ中の全てのアレイ（８７，８８，８９）の列と電気的に連絡可能な状態にある、請求項２に記載のデータストレージユニット。
【請求項４】
各列のアレイ（８１，８４，８７）が、該アレイ（８１，８４，８７）の行ライン及び行アドレスライン（９１，９２）と接触する行デコーダ（８１ａ，８４ａ，８７ａ）を含み、各行のアレイ（８７，８８，８９）が、該アレイ（８７，８８，８９）の列ライン及び列アドレスライン（９７，９８）と接触する列デコーダ（８７ｂ，８８ｂ，８９ｂ）を含む、請求項２に記載のデータストレージユニット。
【請求項５】
前記コントローラが、選択されていないアレイ（８１〜８６，８８，８９）の行上及び列上の電圧を一致させるように、前記選択されたアレイ（８７）以外の全てのアレイ（８１〜８６，８８，８９）の行電源ライン（１０４〜１０６）及び列電源ライン（１２０〜１２２）の値を選択して、前記データストレージセルに逆バイアスをかけることなく前記選択されていないアレイ中の全てのデータストレージセルをオフにする、請求項２に記載のデータストレージユニット。
【請求項６】
複数のデータストレージアレイ（８１〜８９）を有し、その各アレイ（８７）が複数のコプレーナ・データストレージセルを有する、電気的にアドレス指定可能なデータストレージユニット（８０）において、データを記録し、アドレス指定し、及び読み出すための方法であって、複数の行アドレスライン（９１，９２）と複数の列アドレスライン（９７，９８）とを接続し、各行アドレスライン（９１，９２）が、基板（９０）上の特定の複数のアレイ（８１，８４，８７）と共通に形成され、各列アドレスライン（９７，９８）が、前記基板（９０）上の特定の複数のアレイ（８７，８８，８９）と共通に形成されるようにする、というステップを含む方法。
【請求項７】
請求項６に記載の電気的にアドレス指定可能なデータストレージユニットにおいて、データを記録し、アドレス指定し、及び読み出すための方法であって、
複数のアレイ内の特定の複数のアレイ（８１，８４，８７）と電気的に連絡可能な状態となるよう複数の行アドレスライン（９１，９２）を接続して、その各行アドレスライン（９１，９２）が、前記特定の複数のアレイ（８１，８４，８７）の選択された行と電気的に連絡可能な状態となって、前記特定の複数のアレイの選択されたアレイ（８７）内の一行のデータストレージセルを選択的にアドレス指定するようにし、
複数のアレイ内の特定の複数のアレイ（８７，８８，８９）と電気的に連絡可能な状態となるよう複数の列アドレスライン（９７，９８）を接続して、その各列アドレスライン（９７，９８）が、前記特定の複数のアレイ（８７，８８，８９）の選択された列と電気的に連絡可能な状態となって、前記特定の複数のアレイの選択されたアレイ（８７）内の一列のデータストレージセルを選択的にアドレス指定するようにし、
複数の電源ライン（１０４〜１０６，１２０〜１２２）を複数のアレイ（８１，８４，８７〜８９）に接続して、各電源ラインが前記複数のアレイ（８１，８４，８７〜８９）のうちの１つに別々に接続されて、前記選択されたアレイの前記データストレージセルに電力を選択的に供給するようにし、
前記複数の電源ライン（１０４〜１０６，１２０〜１２２）、前記複数の行アドレスライン（９１，９２）、及び前記複数の列アドレスライン（９７，９８）に接続されたコントローラを介して、前記１つのアレイ（８７）内のデータストレージセル（１５０）を選択的にアドレス指定する、
という各ステップを含む方法。
【請求項８】
前記複数のデータストレージアレイ（８１〜８９）を行及び列からなるマトリクスとして構成し、各行アドレスライン（９１，９２）を、前記アレイのマトリクスの一列中の各アレイ（８１，８４，８７）の行と電気的に連絡可能な状態となるよう配置し、及び各列アドレスライン（９７，９８）を、前記アレイのマトリクスの一行中の各アレイ（８７，８８，８９）の列と電気的に連絡可能な状態となるよう配置する、という各ステップを含む、請求項７に記載の方法。
【請求項９】
前記選択されたアレイ（８７）の行電源ライン及び列電源ラインに電力値を与えることにより該選択されたアレイ（８７）に電力を供給して、該選択されたアレイ（８７）内の前記選択されたデータストレージセル（１５０）を使用可能にする、というステップを更に含む、請求項７に記載の方法。
【請求項１０】
行電圧が列電圧と一致するよう前記選択されていないアレイ（８１〜８６，８８，８９）の各々の行及び列に電力を供給して、該選択されていないアレイ（８１〜８６，８８，８９）内の全てのデータストレージセルをオフにし、該データストレージセルに逆バイアスをかけることなく該データストレージセルを使用不能にする、というステップを更に含む、請求項９記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル記憶回路の分野に関し、特に、単一基板上の複数のデータストレージアレイのマトリクス内の１つのデータストレージアレイ中の１つのデータメモリストレージセルを選択するためのアドレス構造及び方法に関する。
【０００２】
【従来の技術】
現在、多くのコンシューマ装置（又は消費者向け装置）は、益々大量になりつつあるディジタルデータを生成し及び／又は利用するよう構成されている。例えば、静止画及び／又は動画用の携帯型ディジタルカメラは、画像を表現する大量のディジタルデータを生成する。各ディジタル画像は、最大で数メガバイト（ＭＢ）のデータストレージを必要とすることがあり、かかるストレージがディジタルカメラにおいて利用できなければならない。この種のデータストレージ用途に備えるために、ストレージメモリは、約１０ＭＢから数百ギガバイト（ＧＢ）までの充分な記憶容量について比較的低コストであるべきである。ストレージメモリはまた、低消費電力（１Ｗより遙かに小さい）であるべきであり、またポータブルバッテリーにより給電される動作環境に対処するために、比較的堅牢な物理的特性を有しているべきである。アーカイブ用（すなわち保管用）ストレージの場合には、データはメモリに一度だけ書き込まれる必要がある。好適には、メモリは、短いアクセスタイム（ミリ秒程度）と妥当な転送速度（例えば２０Ｍｂ／ｓｅｃ）とを有しているべきである。また、好適には、ストレージメモリは、ＰＣＭＣＩＡカード又はコンパクトフラッシュカードといった工業規格によるインタフェイスモジュール内にパッケージ化できるべきである
【０００３】
ライトワンス（又は追記型）コンパクト情報ストレージの一形態が特許文献１に示されている。この場合には、個々にアドレス指定可能な複数のセルのマトリクスが、互いに直交する方向に配列された導体間で複数の層内に配設される。該セルは、クロスポイントダイオード、ＯＬＥＤ、双安定液晶要素、又は、熱及び／又は光を導くことにより状態を変化させるその他の素子から構成することが可能である。
【０００４】
高密度アーカイブ用ストレージを提供するためのポータブルデバイスにおける他の応用例が特許文献２に開示されている。特許文献２に開示のメモリシステムは、携帯型の低価格で堅牢なメモリ（ＰＩＲＭ）と呼ばれ、アーカイブ用ストレージのための大容量のライトワンスメモリを安価に提供することを目的としたものである。これは、部分的には、シリコン基板を回避し、プロセスの複雑さを最小限に抑え、及び面密度を低くすることにより、達成される。該メモリシステムは、複数のプラスチック基板上に構築された複数の集積回路層を積層してなる積層体から形成されるメモリモジュールを含む。その各層は、クロスポイントダイオードメモリアレイを含み、該メモリアレイ内に格納されたデータの検知は、そのメモリモジュールとは別に配設された集積回路から行われる。
【０００５】
図１Ａ及び図１Ｂは、基板層上に配設された典型的なＰＩＲＭメモリ構造を示している。該メモリ構造は、行ラインと列ラインとの交点に位置する複数のストレージセルダイオードのマトリクスからなるデータストレージアレイから構成される。行デコーダ回路及び列デコーダ回路は、行ライン及び列ラインの各々に接続されて、選択されたストレージセルダイオードをアドレス指定する。行ライン及び列ラインは、データストレージアレイに電力を供給する。
【０００６】
データを一層コンパクトにするために、複数のアレイを単一基板上に配置する。図３は、１つの基板上における４つのメモリアレイの２×２マトリクスを示している。各アレイは、それ自体の複数のストレージセルのマトリクスを該セルに対応する行ライン及び列ラインと共に有している。行アドレスライン及び列アドレスラインが適当なデコーダ回路を介して各アレイの行及び列に接続される。
【０００７】
本書で用いる「コプレーナ（ｃｏｐｌａｎａｒ）」とは、同一平面内にあることを意味している。また「コプレーナ導体層」なる用語は、１つの導体層内の全ての導体が同一平面内に配列されるクロスポイントメモリセルといったデータ記憶装置内の導体層を意味している。また、「コプレーナ・メモリアレイ」、「コプレーナ・メモリデバイス」、「コプレーナ・メモリマトリクス」、若しくは「コプレーナ・データストレージセル」なる用語は、同様の複数の要素の複数の平面又は層（例えば、同一平面内にある行導体層、同一平面内にある列導体層、同一平面内にあるダイオード層等）を有するメモリアレイ、メモリデバイス、メモリマトリクス、又はデータストレージセルを意味している。コプレーナメモリデバイス及びコプレーナ・メモリアレイでは、全ての行導体ラインは、１つの平面又は層内で交差せずに延び、及び全ての列導体ラインは、前記平面又は層とは別の平面又は層内で交差せずに延びている。
【０００８】
コプレーナ・メモリアレイは、２つの導体層、上部層、及び下部層を含むことが可能である。メモリセルダイオードは、上部層と下部層との間に挟まれた第３の平面内に配置することが可能である。随意選択的に、例えば、図中で水平方向に走っている全ての行導体及びその他の導体を該アレイの下部層上に配置し、図中で垂直方向に走っている全ての列導体及びその他の導体を該アレイの上部層上に配置することが可能である。各層において、これら導体は互いに交差することが不可能となっている。なぜなら、かかる交差は更なる困難なプロセスステップ（バイアの臨界的な整列等）を必要するものであるからである。本書で用いる「交差」なる用語は、上述のように上部層又は下部層内での交差を意味している。
【０００９】
【特許文献１】
米国特許第６，０５５，１８０号（Ｇｕｄｅｓｅｎ等、２０００年４月２５日）
【００１０】
【特許文献２】
米国特許出願第０９／８７５，３５６号（Ｈｕｒｓｔ氏等、２００１年６月５日）
「非揮発性メモリ」（同時係属中）
【００１１】
【発明が解決しようとする課題】
図３に示す複数のアレイのマトリクスは、従来のコプレーナ・メモリ設計の限界を示しており、この場合、４つのメモリアレイの各々は、該メモリアレイの２×２マトリクスにおける４つのコーナーのうちの１つのコーナーに列ライン及び行ラインを有している。図示のメモリアレイ構造を使用して、更に多くのアレイを何らかの態様で追加することにより一層複雑なアレイのマトリクスを構築するためには、交差ラインが必要となり、このためコプレーナ・リソグラフィが利用不能となり、また一層複雑なメモリ設計が必要となる。
【００１２】
図１及び図３に示すメモリマトリクスに関する他の問題は、その望ましくない電力消費にある。図示のアレイ設計では、動作中に全てのデコーダ抵抗に電流が流れ、このため望ましい電力よりも遙かに大きな電力が消費される。更に、選択された行又は列上にない全てのデータセルダイオードは、アドレスライン電圧によって強い逆バイアス電圧が加えられる。この逆バイアス電圧は、選択されていないデータダイオード中に望ましくない漏れ電流を生じさせるものとなる。最大１０００万個のダイオードからなるアレイでは、セル１つ当たりの漏れ電流が極めて小さい場合であっても大量の電力消費が生じることとなり得る。かかる電力損失の問題に加えて、漏れ電流は、選択されたデータセルの値を示すセンス電流に干渉し又はそれを曖昧にする大きさを有するものとなる可能性がある。
【００１３】
したがって、コプレーナ設計において単一の基板上に更なるメモリアレイを配置することを可能にするためには、異なるメモリマトリクス設計が必要である。更に、デコーダ抵抗を流れる電流及び逆バイアスされたセルからの漏れ電流に起因する選択されていないセルによる電力消費を最小限にし又は排除するアドレス構造が必要である。
【００１４】
【課題を解決するための手段】
本発明は、交差するラインを有さないコプレーナ設計を維持しつつ、単一基板上に複数のメモリアレイを配置する、新規の構造及び方法を提供する。本発明は更に、選択されていないデコーダ抵抗を流れる望ましくない電流又は選択されていないデータセルを流れる漏れ電流による電力消費を最小限にするコプレーナ型の複数のメモリマトリクスを含む。
【００１５】
一実施形態では、電気的にアドレス指定可能なデータストレージユニットは、複数のデータストレージアレイを有し、該複数のデータストレージアレイの各々は、データの記録、アドレス指定、及び読み出しを行うために行ライン及び列ラインにより接続された複数のデータストレージセルのマトリクスを有している。該データストレージユニットは、複数の行アドレスラインを有しており、該複数の行アドレスラインの各々は、複数のデータストレージアレイの所定の複数のアレイの複数の行と電気的に連絡可能な状態にある。該データストレージユニットは更に、複数の列アドレスラインを有しており、該複数の列ドレスラインの各々は、複数のデータストレージアレイの所定の複数のアレイの複数の列と電気的に連絡可能な状態にある。該複数の行アドレスライン及び複数の列アドレスラインにコントローラが接続され、該コントローラが、前記複数のアレイのうちの１つのアレイ中の一行のデータストレージセルを選択的にアドレス指定し、及び前記複数のアレイのうちの１つのアレイ中の一列のデータストレージセルを選択的にアドレス指定し、これにより、前記複数のアレイのうちの前記１つのアレイ中の１つのデータストレージセルを選択する。
【００１６】
本発明の別の実施形態では、複数のデータストレージアレイであってその各アレイが行ライン及び列ラインにより接続されたデータストレージセルのマトリクスを有する複数のデータストレージアレイを有する電気的にアドレス指定可能なデータストレージユニットにおいて、データの記録、アドレス指定、及び読み出しを行うための方法が提供される。複数のデータストレージアレイに対し、複数の行アドレスライン及び列アドレスラインが提供される。各行アドレスラインは、複数のアレイのうちの１つのアレイ中の一行のデータストレージセルを選択的にアドレス指定するために、該複数のアレイの選択された行と電気的に連絡可能な状態にある。各列アドレスラインは、複数のアレイのうちの１つのアレイ中の一列のデータストレージセルを選択的にアドレス指定するために、該複数のアレイの選択された列と電気的に連絡可能な状態にある。前記複数の行アドレスライン及び複数の列アドレスラインに接続されたコントローラを介して、前記１つのアレイ中の１つのデータストレージセルが選択的にアドレス指定される。
【００１７】
本発明の他の特徴及び利点は、本発明の原理を例示する図面に関連して行う以下の詳細な説明から明らかとなろう。
【００１８】
【発明の実施の形態】
本書では、追記式又は書き換え可能なのメモリ回路、ストレージシステム、アドレス指定回路、検知回路、及び、かかる回路及びシステムを作成し、実施し、及び使用するための方法を開示する。以下の記述では、説明の便宜上、特定の専門用語及び特定の実施形態について説明して、本発明を充分に理解できるようにする。しかし、かかる特定の細部は本発明を実施するのに必ずしも必要であるとは限らないことが当業者には明らかとなろう。
【００１９】
以下の説明において、「データ」と称した場合、かかる「データ」は、文脈に応じて様々な態様で表現され得ることが理解されよう。その一例として、メモリセル内の「データ」は、電圧レベル、磁気状態、又は物理的な特性（例えば電圧若しくは電流レベル又は変化といった測定可能な作用を検知回路に与える電気抵抗など）により表すことが可能である。一方、バス上で、又は伝送中には、かかる「データ」は、電流又は電圧信号という形をとることが可能である。更に、本書では、「データ」は、殆どの場合、主に二値であり、便宜上「０」及び「１」の状態により表されるものであると称するが、かかる二値状態は実際には、相対的に異なる電圧、電流、抵抗、若しくはその類で表される可能性があり、また実際上の明示が「０」を表わすか「１」を表わすかは一般に重要ではない、ということが理解されよう。
【００２０】
本発明は、単一基板上のコプレーナメモリセルの複数のアレイのための構造及び方法を含む。本発明の一実施形態については、上記の同時係属中の米国特許出願において述べられたメモリシステムで利用されるタイプのＰＩＲＭダイオードメモリアレイに関して論じることにする。本発明の充分な理解を提供するために、以下の詳細な説明は、かかるメモリシステムに関するものとするが、本発明の用途がかかる構造に限定されるものでないことが当業者には理解されよう。
ＰＩＲＭのメモリ構造
本発明の特徴を理解するために、まず最初に、図１Ａに示すように、基板１２上の典型的なＰＩＲＭダイオードメモリ構造１０を参照する。該メモリ構造１０は、行ライン１８と列ライン２０との交点に位置するストレージセルダイオード１６を含むデータストレージアレイ１４から構成される。行アドレス指定（デコーダ）ダイオード２３及び行プルアップ（デコーダ）抵抗２４を含む行デコーダユニット２２は、メモリ構造１０の行ライン１８の各々に接続される。同様に、列アドレス指定（デコーダ）ダイオード２７及び列プルダウン（デコーダ）抵抗２８を含む列デコーダユニット２６は、列ライン２０の各々に接続される。行アドレスライン３０，３１は、行アドレス指定ダイオード２３を介して各行ライン１８に接続される。列アドレスライン３２，３３は、列アドレス指定ダイオード２７を介して各列ライン２０に接続される。センスライン３４は、読み出しサイクル中に出力検知信号を供給する。行電源ライン３６及び列電源ライン３７はそれぞれデータストレージアレイ１４に電圧を供給する。行インヒビットライン３８及び列インヒビットライン３９は書き込みサイクル中に使用される。
【００２１】
行アドレスライン３０，３１及び列アドレスライン３２，３３は、考え得るあらゆるアドレスの組み合わせをメモリアレイセルに与えるのに必要なアドレスラインを表わし、それゆえ、各セルを一意にアドレス指定できるものとする。図示のように、６×６のセルのマトリクスに対して必要な行アドレスラインと列アドレスラインの実際の数は、回路設計理論によって容易に決定される。本明細書には、２本の行アドレスラインと２本の列アドレスラインだけが示されており、これらのアドレスラインは、セル４０をアドレス指定するように行デコーダダイオード及び列デコーダダイオードが配列されたものである。
【００２２】
例えば、図示のタイプの回路を設計するときに、よく知れているように、３アドレスビットダイオードデコーダ回路は、全ての出力の組み合わせをアドレス指定するために、３対の正負行アドレスラインを必要とする。各アドレスラインは、８つの出力線上に異なる組み合わせで配置された４つのデコーダダイオードを有し、デコーダの８つ全ての出力状態を選択できるようにし、これにより、考え得る８つの出力線の１つが選択される。
【００２３】
ＰＩＲＭでは、行デコーダを使用して、デコーダ出力線として行ラインを選択し、また列デコーダを使用して、デコーダ出力線として列ラインを選択する。よって、行アドレス電圧と列アドレス電圧の異なる組み合わせにより、選択された行ラインと選択された列ラインの交点のメモリセルにアクセスすることができる。
【００２４】
本明細書に示す例は、行１が正となり、また列２が負となり、これにより、セル４０にアクセスすると仮定している。所与のアレイ内の全てのセルに選択的にアクセスするのに必要なアドレスラインとデコーダダイオードの配列の全ては、当業者にとって簡単な設計上の問題であるから、本明細書には示されてない。
【００２５】
同様に、電源ライン３６，３７は、メモリアレイセルへの全ての電源ラインを表わしている。電源ラインの実際の数は、回路設計の必要性及び規模によって決まる。同様に、行ライン１８及び列ライン２０は、メモリアレイ内のラインの数を表わすにすぎない。行ライン及び列ラインは、メモリアレイの設計に応じて何本でも含むことができる。
【００２６】
図１Ｂは、メモリセル４０にアクセスしている状態に関して、図１Ａの回路構造内の線間電圧を示している。行電源ライン３６は＋１Ｖにあり、また列電源ライン３７は−１Ｖにあり、これにより、最初に、メモリセルの全てに順方向バイアスをかける。関連する行アドレスライン３０，３１を、それぞれ−２Ｖと＋１Ｖにセットする。関連する列アドレスライン３２，３３を、それぞれ＋２Ｖと−１Ｖにセットする。
【００２７】
図示のデコーダダイオードの配置では、行アドレスライン３０は、−２Ｖを行電源ラインの＋１Ｖで相殺した電圧を印加し、それゆえ、アクセスされたメモリセル４０の行ラインを除く全ての行ラインが−１Ｖの線間電圧を有する。同様に、列アドレスライン３２は、列ライン上の＋２Ｖを−１Ｖの列電源ラインの供給電圧で相殺した電圧を印加し、その結果、アクセスされたメモリセル４０の列ラインを除く各列ラインに＋１Ｖが発生する。かかる配列は、アクセスされたメモリセル４０を除くメモリセルの全てに逆バイアスをかける。
【００２８】
メモリセル４０の行ライン及び列ラインはそれぞれ＋１Ｖの行電源電圧及び−１Ｖの列電源電圧を有し、したがって、メモリセル４０は、ダイオードに順方向バイアスをかける方向に電圧が印加される唯一のメモリセルとなる。抵抗Ｒ３，Ｒ３６にはそれぞれ０．５Ｖの電圧降下があり、したがって、アクセスされたメモリセルは、その行ライン４２に＋０．５Ｖ、また、その列ライン４４に−０．５Ｖが印加されている。アクセスされたメモリセル４０の両端の電圧は、ダイオードのおおよその電圧降下である１Ｖ（＋０．５Ｖから−０．５Ｖ）である。
【００２９】
図１Ｂにおいて印加される電圧及び図１Ａ中の符号を参照して要約すると、メモリセル４０が選択される読み出しサイクル中には以下の動作が行われる。すなわち、行電源ライン３６は、正の電圧を行プルアップ抵抗２４に供給する。行アドレスライン３０は、電圧を供給して、行電源ライン３６から、行プルアップ抵抗２４、行アドレス指定ダイオード２３を介して、低電圧にある行アドレスライン３０へと電流を流すことにより、負電圧にプルされるべき行ラインを選択する。したがって、行電源ライン３６により正電圧が供給される行ライン４２を除く全ての行ライン１８上に負電圧が設定される。
【００３０】
同様に、列電源ライン３７は、負の電圧を列プルダウン抵抗２８に供給する。列アドレスライン３２は、電圧を供給して、列アドレスライン３２から、列アドレス指定ダイオード２７、プルダウン抵抗２８を介して、列電源ライン３７へと電流を流すことにより、正電圧にプルされるべき列ライン２０を選択する。したがって、列電源ライン３７により負電圧が供給される１本の列ライン４４を除く全ての列ライン２０上に正電圧が設定される。
【００３１】
選択されたメモリセル４０は行ライン４２及び列ライン４４の交点にある。この電圧方向により、この選択されたメモリセルダイオードに順方向の電流が流れる。このダイオードが導通している（１の状態）場合には、電流は、行電源ライン３６から、行ライン４２上の行プルアップ抵抗Ｒ３を介し、選択されたメモリセルダイオード４０を介し、及び列ライン４４中のプルダウン抵抗Ｒ３６を介して、列電源ライン３７に流れる。このダイオードが切れて導通していない（０の状態）場合には、電流は、選択された行ライン４２上の行プルアップ抵抗Ｒ３を介してセンスライン３４に流れる。センスライン３４上の電流の有無を外部で検知して、アクセスされたメモリセルダイオード４０が１の状態か又は０の状態かを判定する。
【００３２】
書き込みサイクル中に、選択されたメモリセル４０の状態が、１の状態から０の状態に変えられる場合には、行電源ライン３６及び列電源ライン３７上の電圧、及び、行アドレスライン３０及び列アドレスライン３２上の電圧は、アドレス指定されたメモリセル４０が、このダイオードの状態を変えるのに充分な電圧ストレスを受けるところまで上昇する。メモリユニット１４の多数の層を複数の基板上に積み重ねることが可能であるため、多数の層の各々で同一のセルを選択することにより、複数のビットを同時に書き込むことが可能となる。
【００３３】
データを書き込むために、行インヒビットライン３８及び列インヒビットライン３９の電圧をそれぞれ接地電位に近い電圧にセットして、選択されたセルダイオードが電圧ストレスを受けて書き込みを禁止しないようにする。幾つかの設計の実施形態では、列回路に第２のセンスラインを追加することもある。かかる単純なアレイでは、センスラインがインヒビットラインの役割も果たすことが可能である。以下の図では、インヒビットラインはセンスラインとは別個のものとすることが可能である。
【００３４】
上述のメモリアレイの利点の１つは、メモリアレイ構造が全て同一平面にある点である。すなわち、これらの導体要素は、行導体層が一方の平面内に、列導体層が他方の平面内にあるようにレイアウトされ、各導体層内で導体を交差させることを必要とせずにその全てがメモリセルと直接接触する。行ラインが上部導体層内に配置され、列ラインが下部導体層内に配置されるため、何れの導体層内でも導体を交差させる必要はない。
パワーストライピング（ｐｏｗｅｒ　ｓｔｒｉｐｉｎｇ）を有するＰＩＲＭメモリ構造
上述のメモリセル構造には、２つの電力消費の問題が発生する。第１に、動作中に、プルアップ抵抗２４とプルダウン抵抗２８（図１Ａ）の双方に電流が流れ、これにより、不都合にも電力を消費する。第２に、選択された行ライン及び列ライン上にない全てのデータダイオード１６に対して、行アドレスライン３０及び列アドレスライン３２上の電圧により、行デコーダダイオード２３と列デコーダダイオード２７を介して強力に逆バイアスがかけられる。この逆バイアス電圧により、望ましくない漏れ電流がデータダイオード１６を流れる。それぞれの漏れ電流が小さいとはいえ、１０００万個のダイオードから成る１アレイにわたる総電流は、大きな電力消費を生じさせ、またセンスライン上の出力データを妨げ若しくは不明瞭にするものとなり得る。
【００３５】
図２では、第１の電力消費の問題を低減させるように、パワーストライピングと呼ばれる改変を行う。行電源ライン３６を、行デコーダユニット２２の異なるセグメントをそれぞれ対象とする３つの行電源ライン５０，５２，５４に置換する。行電源ライン５０は、行デコーダ抵抗Ｒ３，Ｒ４に接続される。行電源ライン５２は、行デコーダ抵抗Ｒ１７，Ｒ１８に接続され、また行電源ライン５４は、行デコーダ抵抗Ｒ３７，Ｒ３８に接続される。
【００３６】
同様に、列電源ライン３７を、列デコーダユニット２６の異なるセグメントをそれぞれ対象とする３つの列電源ライン６０，６２，６４に置換する。列電源ライン６０は、列デコーダ抵抗Ｒ３５，Ｒ３６に接続される。列電源ライン６２は、列デコーダ抵抗Ｒ３１，Ｒ３２に接続され、また列電源ライン６４は、列デコーダ抵抗Ｒ２７，Ｒ２８に接続される。
【００３７】
かかる構造により、行電源ライン５０と列電源ライン６０でのみ電力を供給して、メモリアレイ１４のうち、選択されたメモリセル４０が位置するセグメント６６内の４つのメモリダイオードだけに電力を供給することができる。この手法は、行デコーダ及び列デコーダのうちメモリマトリクスの比較的小さいセグメントをアドレス指定するために必要となる部分のみに電流を流すことにより、第１の電力消費の問題を大幅に軽減させるものとなる。残念ながら、この構造は、メモリセルに逆バイアスに起因する大きな電力損失という第２の電力消費の問題に対処するものではない。
２×２メモリマトリクスにおけるＰＩＲＭメモリ構造
次に図３を参照する。同図には、図１に示すメモリ構造を複製して２×２のマトリクスで単一基板７１上に４つのメモリアレイ７２，７４，７６，７８を提供するメモリ構造７０が示されている。図１に示す構造が幾何学的な反転及び回転により反復されて、全ての制御ライン及びセンスラインが、メモリ構造７０の異なるコーナに配置され、途切れずかつ交差せずに延びて、メモリ構造７０の外側で入出力ピンと接するようになっている。各メモリアレイは、他のメモリアレイから電気的に独立している。これらのメモリアレイは、同時に動作することができ、この場合には、デコーダ抵抗に電流が流れ、メモリセルダイオードが逆の漏れ電流を同時に供給する。代替的には、選択されたセルを有さないアレイへの電力供給を停止すれば、抵抗及びメモリセルの電力消費を減らすことができる。
【００３８】
図３に示すマトリクス構造は、上述のように、レイアウト規則の大部分を保持し、かつコプレーナ型のものとなる。しかし、更なるメモリアレイを該マトリクスに追加することはできず、これは、該メモリアレイが導体層内での導体の交差を伴うことなく同一平面に保持される場合であっても不可能である。２×２マトリクスの４つコーナーの全ては、電源ライン、アドレスライン、及び制御ラインに使用され、このため、アレイを追加する場合には、該アレイは、その電源ライン、制御ライン、アドレスラインが外部のコントローラ及び電源に接続できるようにするために、交差し又は区分化されたレイアウトを必ず必要とすることになる。したがって、上記のコプレーナレイアウトは、基板上の４つのメモリアレイに限定されるものである。
メモリストレージアレイのコプレーナマトリクス−概要
上記の説明は、本発明の背景を与えるものである。以下では、本発明の幾つかの実施形態について解説することとする。本発明の他の実施形態について言及することがあるが、かかる実施形態は特許請求の範囲の範囲に属するものである。
【００３９】
まず最初に、図４（すなわち図４Ａ及び図４Ｂ）を参照すると、本発明による３×３メモリアレイマトリクス８０が示されている。この構造では、９つのメモリアレイ８１〜８９の１つのマトリクスが単一の基板９０上に配列される。電源ライン、制御ライン、及びアドレスラインは、コプレーナマトリクス設計が可能となるように、新規かつ進歩性を有する態様で配列される。本発明の構造を用いて、更に多くのメモリアレイを有する更に複雑なマトリクスを単一基板上に配列することが可能である。このため、本発明は、コプレーナメモリ技術の飛躍的な進歩を表すものであり、これにより大幅にコンパクトなコプレーナメモリレイアウトが実施可能となる。
【００４０】
この新規の構造の秘訣は、マトリクスの長さ又は幅の全体に沿って複数のアレイにわたって延びる連続したアドレスラインを実施することにある。このため、行アドレスライン９１，９２は、アレイ８７，８４，８１の行デコーダ回路に接続され、それらを介して延びる。同様に、行アドレスライン９３，９４は、アレイ８８，８５，８２の行デコーダ回路に接続され、それらを介して延びる。行アドレスライン９５，９６は、アレイ８９，８６，８３の行デコーダ回路に接続され、それらを介して延びる。各行アドレスラインは、図１〜図３に示すものと同様にして、各アレイの行デコーダ回路に接続される。
【００４１】
同様に、列アドレスライン９７，９８は、アレイ８７，８８，８９の列デコーダ回路に接続され、それらを介して延びる。列アドレスライン９９，１００は、アレイ８４，８５，８６の列デコーダ回路に接続され、それらを介して延びる。列アドレスライン１０１，１０２は、アレイ８１，８２，８３の列デコーダ回路に接続され、それらの回路を介して延びる。各列アドレスラインは、図１〜図３に示すものと同様にして、各アレイの列デコーダ回路に接続される。
【００４２】
各アレイ毎に別々の電源ラインがあり、アレイが選択されたか否かに応じて、各アレイを個々にオン又はオフに切替えるようになっている。したがって、行電源ライン１０４，１０５，１０６は、それぞれ行デコーダ抵抗８１ａ，８４ａ，８７ａに別々に接続される。同様に、行電源ライン１０７，１０８，１０９は、それぞれ行デコーダ抵抗８２ａ，８５ａ，８８ａに別々に接続される。行電源ライン１１０，１１１，１１２は、それぞれ行デコーダ抵抗８３ａ，８６ａ，８９ａに別々に接続される。各行電源ラインは、図１〜図３に示すものと同様にして、その対応する行デコーダ抵抗に接続される。
【００４３】
同様に、列電源ライン１１４，１１５，１１６は、それぞれ列デコーダ抵抗８１ｂ，８２ｂ，８３ｂに別々に接続される。同様に、列電源ライン１１７，１１８，１１９は、それぞれ列デコーダ抵抗８４ｂ，８５ｂ，８６ｂに別々に接続される。列電源ライン１２０，１２１，１２２は、それぞれ列デコーダ抵抗８７ｂ，８８ｂ，８９ｂに別々に接続される。
【００４４】
各アレイ毎に別々のセンスラインがあり、これにより、アレイが選択されたか否かに応じて各アレイを個々に検知することが可能となる。このため、センスライン１２４，１２５，１２６は、それぞれアレイ８７，８４，８１に別々に接続される。センスライン１２７，１２８，１２９は、それぞれアレイ８８，８５，８２に別々に接続される。センスライン１３０，１３１，１３２は、それぞれアレイ８９，８６，８３に別々に接続される。代替的に、センスラインは、アレイの動作に干渉することなく各列ラインに沿って互いに接続することが可能である。但し、１本のセンスラインだけは線間電圧が一致せず、幾らかの漏れ電流が生じることになる。
【００４５】
単一の行インヒビットラインは、所与の列において全てのアレイの行デコーダ回路に接続され、それらを介して延びる。このため、行インヒビットライン１３４は、アレイ８７，８４，８１の行デコーダ回路に接続され、それらを介して延びる。行インヒビットライン１３５は、アレイ８８，８５，８２の行デコーダ回路に接続され、それらを介して延びる。行インヒビットライン１３６は、アレイ８９，８６，８３の行デコーダ回路に接続され、それらを介して延びる。
【００４６】
これとは対照的に、別々の列インヒビットラインは、各アレイの列デコーダ回路に別々に接続される。したがって、列インヒビットライン１３８，１３９，１４０は、それぞれアレイ８１，８２，８３の列デコーダ回路に別々に接続される。列インヒビットライン１４１，１４２，１４３は、それぞれアレイ８４，８５，８６の列デコーダ回路に別々に接続される。列インヒビットライン１４４，１４５，１４６は、それぞれアレイ８７，８８，８９の列デコーダ回路に別々に接続される。かかる構成は、別々のインヒビットラインを一行中の各アレイに接続して各インヒビットライン上の電圧が異なるようにすることを単に示したものである。かかる構造により、選択されていないアレイ上の電圧により近いものを探し出すことが可能となり、これにより、一列又は一行につき一本のインヒビットラインしか存在しない構成からの漏れ電流が低減する。
【００４７】
３×３メモリアレイのマトリクスの上記の構造及び接続により、同一の印加アドレス電圧及び印加電源電圧にそれぞれ応答する別々の基板上の複数のメモリ層のスタックから１ワードのデータを同時に読み出すことが可能となる。かかる構造を用いる場合には、特定の設計上の必要性に従って、所望の数のアレイを１つの層上に配置することができる。アドレス電圧及びセンスライン及びインヒビットラインと一致するよう電源ライン上の電圧レベルを選択することにより、選択されていないアレイの行ライン及びアドレスライン上に等しい電圧が提供され、これにより、選択されていないアレイがオフにされる。このため、選択されていないアレイのデータダイオードにおける望ましくない漏れ電流が排除される。
メモリストレージアレイのコプレーナマトリクス−読み出しサイクル
次に、図５を参照すると、左下のアレイ８７内で、メモリセル１５０が読み出される読み出しサイクルのための線間電圧が与えられる。図５では、アレイ８７及びそのすぐ隣りのアレイ８４，８５，８８だけが示されており、このため線間電圧を一層明確に理解することができる。アレイ８１は、アレイ８７の列中の選択されていないアレイであり、このため、アレイ８１はアレイ８４と同じ線間電圧を有する。アレイ８９は、アレイ８７の行中の選択されていないアレイであり、それゆえ、アレイ８９は、アレイ８８と同じ線間電圧を有する。アレイ８５は、アレイ８７の行中又は列中にはなく、アレイ８２，８３，８６（図示せず）のように完全にオフにされている。
【００４８】
アレイ８７内のセルは、行電源ライン１上に＋１Ｖ、また列電源ライン１上に−１Ｖが供給される。選択されたセル１５０は、行アドレスライン９２上に＋１Ｖ、また列アドレスライン９８上に−１Ｖの順方向バイアスがかけられる。アレイ８７内の他の全てのダイオードセルは、行アドレスライン９１上に−２Ｖ、また列アドレスライン９７上に＋２Ｖの逆バイアスがかけられる。
【００４９】
セル１５０の状態は、デコーダ行ラインに接続されたセンスライン１２４における電流の有無を検知することにより観測される。センスライン１は、電流を流すことができるよう０Ｖにセットされる。これは、所望のセル１５０の行が正であるからである。他のセンスライン２，３は、アレイ８７と同じ列中の他のアレイ８１，８４の行上の電圧と一致するよう−２Ｖにセットされ、該電圧に一致させることにより、選択されていないセンスラインを流れる漏れ電流が最小限になる。
【００５０】
行インヒビットライン１３４を＋１Ｖにセットして該ラインを休止状態にする。これは、その電圧がアレイ８７中の行電圧のどれよりも高いからである。同様に、列インヒビットライン１を−１Ｖにセットして、該ラインを読み出しサイクル中に休止させる。他の列インヒビットライン２，３は、アレイ８７と同じ行中の他のアレイ８８，８９に至る。これらの列インヒビットラインは、アレイ８８，８９内の列電圧と一致するよう＋２Ｖにセットされ、これにより、これら２本のインヒビットラインを流れるあらゆる漏れ電流が排除される。
【００５１】
行アドレスライン９１，９２に印加された行アドレス電圧は、同一列中の他の全てのアレイすなわちアレイ８１，８４に伝えられる。同様に、列アドレスライン９７，９８に印加された列アドレス電圧は、同一行中の他の全てのアレイすなわちアレイ８８，８９に伝えられる。これらの選択されていないアレイを遮断するために、電源ライン上の電圧を調整する。このため、選択されていないアレイ８８，８９の行電源ライン、行アドレスライン、及び行インヒビットラインを全て＋２Ｖにセットする。同様に、選択されていないアレイ８１，８４の列電源ライン、列アドレスライン、及び列インヒビットラインを全て−２Ｖにセットする。このようにして、行電圧及び列電圧が、各アレイに供給されるアドレス電圧に応じて一致する。この行電圧及び列電圧の一致により、選択されていないアレイ８１，８４，８８，８９内のメモリセルが遮断される。
【００５２】
選択されたセル１５０を有するアレイ８７の行又は列中にないアレイすなわちアレイ８２，８３，８５，８６内のセルは、単に行電源ライン及び列電源ラインをゼロにセットするだけでオフになる。この手法を用いる場合には、選択されていないアレイ全ての中にあるデータダイオードはゼロの印加電圧を有し、これにより漏れ電流が排除される。この構造は、２つの側からしか電力が供給されないことに留意されたい。この構造は、外部的な接続及び他の設計要件のために必要である場合には、既述のように、複製し、鏡像的に配置し、及び／又は反転させることが可能である。
【００５３】
図５は、メモリセル１５０が読み出されている状態で、図４の回路構造の一部の線間電圧を示している。まず最初にアレイ８７を見ると、行電源ライン１は＋１Ｖにあり、また列電源ライン１は−１Ｖにあり、これにより、最初に、メモリセルの全てに順方向バイアスをかける。関連する行アドレスライン９１，９２はそれぞれ−２Ｖと＋１Ｖにある。関連する列アドレスライン９７，９８は、それぞれ＋２Ｖと−１Ｖにある。
【００５４】
アレイ８７の場合の線間電圧と図１Ｂのアレイ１０の場合の線間電圧は同じである。図示のデコーダダイオードの構成では、アクセスされたメモリセル４０の行ラインを除いた全ての行ラインは−１Ｖの線間電圧を有する。同様に、全ての列ラインは、アクセスされたメモリセル１５０の列を除いた各列に＋１Ｖの電圧を有する。この構成は、アクセスされたメモリセル１５０を除いたメモリセルの全てに逆バイアスをかける。
【００５５】
セル１５０の行及び列はそれぞれ＋０．５Ｖ及び−０．５Ｖを有し、このため、セル１５０は、ダイオードに順方向バイアスをかける方向に電圧が印加された唯一のセルとなる。抵抗Ｒ３，Ｒ３６はそれぞれ０．５Ｖの電圧降下を有し、このため、アクセスされたメモリセルは、セル１５０のための行ラインに＋０．５Ｖ、セル１５０のための列ラインに−０．５Ｖを有する。アクセスされたセル１５０の両端の電圧は、ダイオードのおおよその電圧降下である１Ｖ（＋０．５Ｖから−０．５Ｖ）である。
【００５６】
次に図５中のアレイ８４を参照すると、行電源ライン２が−２Ｖにセットされている。アレイ８４のための列電源ライン１もまた−２Ｖにあり、このため、アレイ８４内のメモリセルの両側の電圧が一致し、逆バイアスをかけることなく、それらのメモリセルがオフとなる。図示のように、アレイ８４のための列ライン及び行ラインの電圧は全て−２Ｖである。図示しないアレイ８１も同じ電圧構成を有する。
【００５７】
同様に、アレイ８８は、その行電源ライン１が＋２Ｖにセットされ、その列電源ライン２が＋２Ｖにセットされる。したがって、アレイ８８の行ライン及び列ラインは全て＋２Ｖにセットされ、そのセルの全ては、逆バイアスをかけることなく、オフにされる。図示しないアレイ８９も同じ電圧構成を有する。
メモリストレージアレイのコプレーナマトリクス−書き込みサイクル
次に、図６を参照すると、左下のアレイ８７内で、メモリセル１５０が書き込まれる書き込みサイクルのための線間電圧が与えられている。図５と同様に、図６では、アレイ８７，８４，８５，８８だけが示されており、このため、線間電圧を一層明確に理解することができる。アレイ８１は、アレイ８７の列中の選択されていないアレイであり、このため、アレイ８１はアレイ８４と同じ線間電圧を有する。アレイ８９は、アレイ８７の行中の選択されていないアレイであり、このため、アレイ８９はアレイ８８と同じ線間電圧を有する。アレイ８５は、アレイ８７の行又は列中にはなく、アレイ８２，８３，８６（図示せず）のように完全にオフにされている。
【００５８】
書き込み動作では、全ての電圧を上げて、アクセスされるセル１５０の両端の電圧ストレスを一層大きくする。このため、アレイ８７内のセルは、行電源ライン１０６上に＋２Ｖ、列電源ライン１２０上に−２Ｖが供給される。問い合されたセル１５０は、行アドレスライン９２上に＋２Ｖ、列アドレスライン９８上に−２Ｖの順方向バイアスがかけられる。アレイ８７内の他の全てのダイオードセルは、行アドレスライン９３上に−３Ｖ、列アドレスライン９７上に＋３Ｖの逆バイアスがかけられる。アレイ８７の行インヒビットライン１３４は＋２Ｖにセットされる。アレイ８７のための列インヒビットライン１２２は−２Ｖにある。セル１５０の状態は、デコーダ行ラインに接続されたセンスライン１２４の電流の有無を検知することで観測される。
【００５９】
アレイ８７の行及び列中の他のアレイ、すなわちアレイ８１，８４，８８，８９を遮断するために、選択されていないアレイ８８，８９の行電源ライン、行アドレスライン、及び行インヒビットラインを全て＋３Ｖにセットする。同様に、選択されていないアレイ８１，８４の列電源ライン、列アドレスライン、及び列インヒビットラインを全て−３Ｖにセットする。読み出しサイクルの場合のように、選択されたセル１５０を有するアレイ８７の行又は列中にないアレイ、すなわちアレイ８２，８３，８５，８６内のセルは、単に行電源ライン及び列電源ラインをゼロにセットすることによりオフにされる。
メモリストレージアレイのコプレーナマトリクス−書き込み禁止サイクル
再び図６を参照する。メモリセル１５０への書き込みを禁止することが望まれる場合には、行インヒビットライン１３４上の電圧を＋２Ｖから−１Ｖに変え、列インヒビットライン上の電圧を−２Ｖから＋１Ｖに変える。これにより、行デコーダ及び列デコーダが、アクセスされるセル１５０にゼロバイアスをかけて、電圧ストレスが加えられるのを防止する。かかる禁止機能により、互いに同じアドレス電圧及び電源電圧を有する複数のメモリ層であって一意の禁止信号をそれぞれ有する複数のメモリ層にデータを書き込むことが可能となる。
【００６０】
上記の説明から、本発明は、従来のメモリアレイに勝る利点を幾つか提供することがわかる。この構造は、一層多数のメモリアレイをコプレーナ設計で単一の基板上に配置することを可能にするメモリマトリクス設計を提供する。交差するラインと伴うことなくコプレーナ設計を維持しつつ単一の基板上に複数のメモリアレイをほぼ任意数だけ配置することが可能となる。本発明は更に、選択されていないアレイの行電圧及び列電圧が等しく、選択されていないアレイ内のダイオードに逆バイアスも順方向バイアスもかけない、コプレーナメモリマトリクスを提供する。この手法により、選択されていないデコーダ抵抗を流れる望ましくない電流又は選択されていないデータセルを流れる漏れ電流に起因する電力消費が最小限となる。
【００６１】
行アドレスライン及び列アドレスラインの数は、所与のアレイ内のメモリセルの数に応じて変更可能であることが理解されよう。更に、行電源ライン及び列電源ラインの数は、アレイのマトリクスの個々の行又は列中のアレイの数に関連して変更することが可能である。既述のように、センスライン又はインヒビットラインは、各アレイ毎の専用のものとし、又は所与の列又は行中の複数のアレイのためのものとして配設することが可能である。後者の場合には、選択されていないセルの全てで電圧が一致しない可能性があり、このため逆バイアスが発生し、その結果として漏れ電流が幾らか発生することになる。更に、アレイの一部又は全てにパワーストライピングを含め、これによりデコーダ抵抗を流れる不必要な電流の量が最小限にすることが可能である。
【００６２】
当業者には明らかとなるように、本発明の原理は、特許請求の範囲で規定する本発明の範囲から逸脱することなく、本書に記載する回路、構造、配列、及びプロセスに他の多くの変更を加えることが可能である。
【図面の簡単な説明】
【図１Ａ】従来の典型的なメモリセルデータストレージアレイを示す回路図である。
【図１Ｂ】従来の典型的なメモリセルデータストレージアレイを示す回路図である。
【図２】従来の典型的なメモリセルデータストレージアレイの別の一例を示す回路図である。
【図３】メモリセルデータストレージアレイのマトリクスを示す別の従来技術を示す回路図である。
【図４】本発明の一実施形態によるメモリセルデータストレージアレイのマトリクスを示す回路図である。
【図５】図４のメモリセルデータストレージアレイのマトリクスの一部を拡大して示す回路図であり、本発明の一実施形態による読み出しサイクルに関する線間電圧を示している。
【図６】図４のメモリセルデータストレージアレイのマトリクスの一部を拡大して示す回路図であり、本発明の一実施形態による書き込みサイクルに関する線間電圧を示している。
【符号の説明】
８０　　　　　　　　　　データストレージユニット
８１〜８９　　　　　　　データストレージアレイ
８１ａ，８４ａ，８７ａ　行デコーダ
８７ｂ，８８ｂ，８９ｂ　列デコーダ
９０　　　　　　　　　　基板
９１，９２　　　　　　　行アドレスライン
９７，９８　　　　　　　列アドレスライン
１０４〜１０６　　　　　行電源ライン
１２０〜１２２　　　　　列電源ライン
１５０　　　　　　　　　データストレージセル
【図１Ａ】
2004095141.tif 000003
【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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