(57)【要約】【課題】ゲート電極とソース・ドレイン電極との間の寄生容量が小さいダブルゲート構造のトランジスタを有する半導体装置及びその製造方法を提供する。【解決手段】    支持半導体基板１０上に形成された下部ゲート電極４０と、下部ゲート電極４０上にゲート絶縁膜３０を介して形成された単結晶半導体よりなるチャネル層３８と、チャネル層３８上にゲート絶縁膜３０を介して形成され、下部ゲート電極４０に対して位置及びゲート長が揃った上部ゲート電極４２と、下部ゲート電極４０及び上部ゲート電極４２の少なくとも側面部に堆積されたスペーサ絶縁膜５２，５４と、チャネル層３８の側面部に突出して形成され、スペーサ絶縁膜５２，５４により下部ゲート電極４０及び上部ゲート電極４２から絶縁された引き出し電極６０とを有する。【選択図】図２
2004221108.tif 000002
【特許請求の範囲】
【請求項１】
支持半導体基板上に形成された下部ゲート電極と、
前記下部ゲート電極上に第１のゲート絶縁膜を介して形成された単結晶半導体よりなるチャネル層と、
前記チャネル層上に第２のゲート絶縁膜を介して形成され、前記下部ゲート電極に対して位置及びゲート長が揃った上部ゲート電極と、
前記下部ゲート電極及び前記上部ゲート電極の少なくとも側面部に堆積された第１の絶縁膜を含むスペーサ絶縁膜と、
前記チャネル層の側面部に突出して形成され、前記スペーサ絶縁膜により前記下部ゲート電極及び前記上部ゲート電極から絶縁された引き出し電極とを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記チャネル層のゲート長方向の位置及び幅は、前記下部ゲート電極及び前記上部ゲート電極の位置及び前記ゲート長と揃っていることを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記引き出し電極は、前記チャネル層の側面部に選択的に堆積した導電膜により形成されていることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記下部ゲート電極は、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜と実質的に膜厚が等しい絶縁膜を介して前記支持半導体基板上に形成されている
ことを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置において、
前記支持半導体基板上に形成され、前記下部ゲート電極よりも高く前記上部ゲート電極よりも低い素子分離膜を更に有することを特徴とする半導体装置。
【請求項６】
絶縁層と単結晶半導体層とが順次形成された支持半導体基板の所定の領域に、前記単結晶半導体層を貫き少なくとも前記絶縁層に達する開口部を形成する工程と、
前記開口部を介して絶縁層をエッチングし、前記支持半導体基板と前記単結晶半導体層との間に空洞を形成する工程と、
前記単結晶半導体層の上面上及び前記空洞を形成することにより露出した前記単結晶半導体層の下面上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が形成された前記単結晶半導体層の前記上面上及び前記空洞内に、前記空洞を埋め込むように第１の導電膜を形成する工程と、
前記第１の導電膜、前記ゲート絶縁膜及び前記単結晶半導体層をパターニングし、前記単結晶半導体層の下方に形成された前記第１の導電膜よりなる下部ゲート電極と、前記単結晶半導体層よりなるチャネル層と、前記単結晶半導体層の上方に形成された前記第１の導電膜よりなる上部ゲート電極とを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記チャネル層の側面部を覆う第１の絶縁膜を形成する工程と、
前記下部ゲート電極の側面部及び前記上部電極の側面部に第２の絶縁膜を選択的に堆積し、前記第２の絶縁膜よりなる第１のスペーサ絶縁膜を形成する工程と
を更に有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項６又は７記載の半導体装置の製造方法において、
前記第１のスペーサ絶縁膜を形成する工程の後に、前記チャネル層の前記側面部に形成された前記第１の絶縁膜を除去する工程と、前記チャネル層の側面部に選択的に第２の導電膜を堆積し、前記第２の導電膜よりなる引き出し電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項６乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記単結晶半導体層及び前記絶縁層を貫き、前記支持半導体基板に達する溝を形成する工程と、
前記溝内に埋め込まれた素子分離膜を形成する工程とを更に有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記空洞を形成する工程では、前記素子分離膜をストッパとして前記絶縁層をエッチングすることにより前記空洞を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、ダブルゲート構造のトランジスタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、トランジスタの微細化が進み、ゲート長が１０ｎｍを切るようなトランジスタも開発されるようになっている。しかしながら、このようにゲート長が短くなると、ソース電極とドレイン電極との間のカップリングが強まり、閾値電圧が変動して従来のシングルゲートではオン／オフのスイッチング制御が困難になるという、いわゆる短チャネル効果が顕著に現れるようになる。
【０００３】
短チャネル効果を抑制する有効な手段の一つとして、トランジスタをダブルゲート構造にする手法が知られている。これは、チャネル層を挟んで従来のゲート電極の向かい側に新たにゲート電極を設け、これらゲート電極によって閾値電圧を制御するというものである。
【０００４】
ダブルゲート構造を有する半導体装置の一つの製造方法として、２つのゲート電極を別々に形成する方法が、例えば特許文献１乃至４に記載されている。この方法では、一方のゲート電極を形成した後、それに位置合わせして他方のゲート電極を形成する。しかしながら、リソグラフィーによる位置合わせによって２つのゲート電極の位置を正確に合わせることは極めて困難である。２つのゲート電極の位置が少しでもずれてしまうと、ゲート電極とソース・ドレイン電極の重なり合いが生じて寄生容量が発生し、トランジスタの高速動作が阻害されてしまう。
【０００５】
これに対し、例えば特許文献５乃至７及び非特許文献１には、ゲート電極を構成するための導電膜を積層した後、これら導電膜を同時にパターニングすることにより、２つのゲート電極を同時に形成する方法が記載されている。この方法は、厳密な位置合わせを行うことなく、実質的に２つのゲート電極を完全に位置合わせすることができる。したがって、ゲート電極間の位置合わせ精度の観点から、前者の方法と比較して極めて優れている。
【０００６】
【特許文献１】
特開平０５−２１８４１９号公報
【特許文献２】
特開平０７−２２１３２１号公報
【特許文献３】
特開平１０−１７８１８０号公報
【特許文献４】
特開２０００−１９６０９０号公報
【特許文献５】
特開平０５−０４８０９８号公報
【特許文献６】
特開２０００−０６８５１７号公報
【特許文献７】
特開２０００−３４０７９３号公報
【特許文献８】
特開２０００−１６４５８６号公報
【特許文献９】
特開平０５−１４４９３４号公報
【特許文献１０】
特開平１０−１３５１３５号公報
【特許文献１１】
特開平１１−０４０５１８号公報
【非特許文献１】
ＩＥＤＭ  １９９９  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，  ｐｐ．  ７１−７４
【非特許文献２】
“Ｑｕｉｃｋ  Ｒｅｆｅｒｅｎｃｅ  Ｍａｎｕａｌ  ｆｏｒ  Ｓｉｌｉｃｏｎ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｔｅｃｈｎｏｌｏｇｙ”，  ｅｄｉｔｅｄ  ｂｙ  Ｗ．  Ｅ．  Ｂｅａｄｌｅ，  Ｊ．  Ｃ．  Ｃ．  Ｔｓａｉ，  ａｎｄ  Ｒ．  Ｄ．  Ｐｌｕｍｍｅｒ  （Ｊｏｈｎ  Ｗｉｌｅｙ  ＆  Ｓｏｎｓ，  Ｉｎｃ．，  Ｃａｎａｄａ，  １９８５），  ｐｐ．５−８
【０００７】
【発明が解決しようとする課題】
しかしながら、後者の方法の場合、ゲート電極とソース・ドレイン電極との間にスペーサを形成することが困難であった。例えば、特許文献６や非特許文献１では、ゲート電極のポリシリコンを熱酸化することによりゲート電極側壁にシリコン酸化膜よりなるスペーサを形成している。しかしながら、この場合、スペーサであるシリコン酸化膜を厚くしようとすると、せっかくパターニングにより位置整合がとれた２つのゲート電極の形状が熱酸化の影響で歪められ、位置がずれてしまう虞がある。かといって、スペーサである熱酸化シリコン酸化膜を薄くすると、ゲート電極とソース・ドレイン電極とのカップリングが強くなり、寄生容量が増大してしまう。
【０００８】
さらに、前者の方法も含め、これまで提案されてきた製造方法では、積層膜は基板の貼り合わせによって形成される場合が多く、このような基板を用いると、ダブルゲートトランジスタと従来のプロセスで製造されるシングルゲートトランジスタとを同じウェーハ上に共存させることができなくなる。また、貼り合わせのための費用及び時間もかかるため、ＬＳＩ製造のコストパフォーマンス及びスループットが低下してしまう。
【０００９】
本発明の目的は、ゲート電極とソース・ドレイン電極との間の寄生容量が小さいダブルゲート構造のトランジスタを有する半導体装置を提供することにある。
【００１０】
また、本発明の他の目的は、上記半導体装置を、従来のプロセスとの整合性に優れ且つ簡便な工程で製造しうる半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的は、支持半導体基板上に形成された下部ゲート電極と、前記下部ゲート電極上に第１のゲート絶縁膜を介して形成された単結晶半導体よりなるチャネル層と、前記チャネル層上に第２のゲート絶縁膜を介して形成され、前記下部ゲート電極に対して位置及びゲート長が揃った上部ゲート電極と、前記下部ゲート電極及び前記上部ゲート電極の少なくとも側面部に堆積された第１の絶縁膜を含むスペーサ絶縁膜と、前記チャネル層の側面部に突出して形成され、前記スペーサ絶縁膜により前記下部ゲート電極及び前記上部ゲート電極から絶縁された引き出し電極とを有することを特徴とする半導体装置によっても達成される。
【００１２】
また、上記目的は、絶縁層と単結晶半導体層とが順次形成された支持半導体基板の所定の領域に、前記単結晶半導体層を貫き少なくとも前記絶縁層に達する開口部を形成する工程と、前記開口部を介して絶縁層をエッチングし、前記支持半導体基板と前記単結晶半導体層との間に空洞を形成する工程と、前記単結晶半導体層の上面上及び前記空洞を形成することにより露出した前記単結晶半導体層の下面上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜が形成された前記単結晶半導体層の前記上面上及び前記空洞内に、前記空洞を埋め込むように第１の導電膜を形成する工程と、前記第１の導電膜、前記ゲート絶縁膜及び前記単結晶半導体層をパターニングし、前記単結晶半導体層の下方に形成された前記第１の導電膜よりなる下部ゲート電極と、前記単結晶半導体層よりなるチャネル層と、前記単結晶半導体層の上方に形成された前記第１の導電膜よりなる上部ゲート電極とを形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００１３】
【発明の実施の形態】
本発明の一実施形態による半導体装置及びその製造方法について図１乃至図２８を用いて説明する。
【００１４】
図１は本実施形態による半導体装置の構造を示す平面図、図２は本実施形態による半導体装置の構造を示す概略断面図、図３，図５，図７，図９，図１１，図１３，図１５，図１７，図１９，図２１，図２３，図２５，図２７は本実施形態による半導体装置の製造方法を示す平面図、図４，図６，図８，図１０，図１２，図１４，図１６，図１８，図２０，図２２，図２４，図２６，図２８は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１５】
はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。なお、図２（ａ）は図１のＡ−Ａ′線に沿った概略断面図であり、図２（ｂ）は図１のＢ−Ｂ′線に沿った概略断面図である。
【００１６】
図２（ａ）に示すように、支持半導体基板１０上には、素子分離膜２２が形成されている。素子分離膜２２により画定された素子領域内の支持半導体基板１０上には、下部ゲート電極４０と、チャネル層３８と、上部ゲート電極４２とが、ゲート絶縁膜３０を介して積層されてなるゲート構造体が形成されている。下部ゲート電極４０の側面部、上部ゲート電極の側面部及び上面部には、スペーサ絶縁膜５２，５４がそれぞれ形成されている。チャネル層３８の両側面部には、水平方向に突出するように引き出し電極６０がそれぞれ形成されている。スペーサ絶縁膜５２，５４及び引き出し電極６０が形成されたゲート構造体の側面部分には、スペーサ絶縁膜６２が形成されている。スペーサ絶縁膜６２の表面には、引き出し電極６０の一部が露出している。スペーサ絶縁膜６２の両側面部分には、引き出し電極６０に電気的に接続されたソース・ドレイン電極６４がそれぞれ形成されている。
【００１７】
図１及び図２（ｂ）に示すように、上部ゲート電極４２は、一方の端部が素子分離膜２２上に延在し、素子分離膜２２上にコンタクト領域を有している。下部ゲート電極４０は、上部ゲート電極４２の他方の端部側にコンタクト領域を有している。下部ゲート電極４０上のチャネル層３８及び上部ゲート電極４２は除去されており、下部ゲート電極４０へのコンタクトを確保できるようになっている。
【００１８】
本実施形態による半導体装置は、図２（ａ）に示すように、下部ゲート電極４０と、チャネル層３８と、上部ゲート電極４２とが、実質的に同一の幅を有することを一つの特徴としている。本実施形態では、下部ゲート電極４０、チャネル層３８及び上部ゲート電極４２を、同時にパターニングすることにより形成している。また、下部ゲート電極４０及び上部ゲート電極４２の表面を覆うスペーサ絶縁膜５２，５４は、熱酸化により形成した絶縁膜ではなく、下部ゲート電極４０及び上部ゲート電極４２の表面上に選択的に堆積した絶縁膜である。
【００１９】
したがって、下部ゲート電極４０、チャネル層３８及び上部ゲート電極４２を、位置合わせずれが生じることなく形成することができる。また、熱酸化によりスペーサ絶縁膜５２，５４を形成しないため、スペーサ絶縁膜５２，５４を形成する過程で下部ゲート電極４０と上部ゲート電極４２との位置関係がずれる虞はない。なお、熱酸化によりスペーサ絶縁膜５２，５４を形成した場合、下部ゲート電極４０及び上部ゲート電極４２の一部が消費されるため、下部ゲート電極４０及び上部ゲート電極４２の幅よりもチャネル層の幅の方が広くなる。かかる観点から、スペーサ絶縁膜を熱酸化により形成したのか選択的な堆積により形成したのかを推察することが可能である。
【００２０】
選択的に堆積した絶縁膜によりスペーサ絶縁膜５２，５４を構成することにより、ゲート電極の形状に影響を与えることなく、スペーサ絶縁膜５２，５４の膜厚を容易に増加することができる。したがって、トランジスタ特性に影響を与えることなく、下部ゲート電極４０及び上部ゲート電極４２とソース・ドレイン電極６４との間のカップリングを低減することができる。
【００２１】
また、チャネル層３８に接続される電極を、チャネル層の側面部に選択的に堆積した導電膜により構成することにより、チャネル層３８の両側面部に水平方向に突出する引き出し電極６０を形成することができる。このような引き出し電極６０を設けることにより、チャネル層３８及びスペーサ絶縁膜５２，５４の側面部に非選択的に電極を形成した場合と比較して、下部ゲート電極４０及び上部ゲート電極４２と引き出し電極６０との間の物理的な距離を増加することができる。したがって、これによっても、下部ゲート電極４０及び上部ゲート電極４２とソース・ドレイン電極６４との間のカップリングを低減することができる。なお、引き出し電極６０をチャネル層３８の側面部に選択的に形成する場合、導電膜の成長はチャネル層３８の側面部を核として等方的に進行するため、形成した引き出し電極６０の断面形状は、図２（ａ）に示されるように、略扇形状となる。
【００２２】
また、スペーサ絶縁膜５２，５４の側面部を覆うように更にスペーサ絶縁膜６２を設けることにより、下部ゲート電極４０及び上部ゲート電極４２とソース・ドレイン電極６４との間の物理的な距離を更に増加することができる。したがって、これによっても、下部ゲート電極４０及び上部ゲート電極４２とソース・ドレイン電極６４との間のカップリングを低減することができる。
【００２３】
後述するように、本実施形態による半導体装置は、ウェーハの貼り合わせ技術を用いることなく、ＳＯＩ基板上に通常のプレーナ技術を用いて製造することができる。このような製造プロセスを用いたことによる本実施形態による半導体装置の構造的な特徴として、支持半導体基板１０と下部ゲート電極４０との間に形成される絶縁膜（シリコン酸化膜２８）が、ゲート絶縁膜３０と実質的に等しい膜厚を有することが挙げられる。実質的に等しい膜厚を有するとは、ゲート絶縁膜３０と、支持半導体基板１０と下部ゲート電極４０との間に形成される絶縁膜とが、熱酸化により同時に形成されていることを意味している。貼り合わせ技術を用いた場合、通常、支持半導体基板と下部ゲート電極との間に貼り合わせ面が位置するため、支持半導体基板と下部ゲート電極との間に形成される絶縁膜の膜厚は、本実施形態の場合と比較して極めて厚くなる。
【００２４】
また、素子分離膜２２の高さが、下部ゲート電極４０の高さよりも高く、上部ゲート電極４２の高さよりも低い点も挙げられる。これは、ＳＯＩ基板のＳＯＩ層をチャネル層３８として用いたことによるものである。上部ゲート電極４２は、素子分離膜２２上に延在して形成することができ、この領域をコンタクト領域として用いることもできる（図２参照）。
【００２５】
次に、本実施形態による半導体装置の製造方法について図３乃至図２８を用いて説明する。なお、図４，図６，図８，図１０，図１２，図１４，図１６，図１８，図２０，図２２，図２４，図２６，図２８において、（ａ）図は図１のＡ−Ａ′線に沿った工程断面図であり、（ｂ）図は図１のＢ−Ｂ′線に沿った工程断面図である。
【００２６】
本実施形態による半導体装置に用いる基板は、単結晶シリコンである支持半導体基板１０上に、例えば膜厚２００ｎｍの埋め込みシリコン酸化膜（ＢＯＸ）層１２と、例えば膜厚４０ｎｍの単結晶シリコンよりなるＳＯＩ層１４とが形成されたＳＯＩ基板である。なお、本実施形態では、Ｎ型トランジスタを製造する場合を例にして説明する。この場合、ＳＯＩ層１４はｐ型単結晶シリコンとする。
【００２７】
まず、フォトリソグラフィー及びドライエッチングにより、ＳＯＩ層１４及びＢＯＸ層１２に、支持半導体基板１０に達する溝１６を形成する（図４（ａ）、図４（ｂ）。なお、溝１６の形成領域は素子分離領域に相当する。本実施形態では、矩形の活性領域を取り囲むように素子分離領域が形成される（図３）。
【００２８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜１８と、例えば膜厚３００ｎｍのシリコン酸化膜２０とを形成する。ここで、シリコン酸化膜２０は、溝１６が完全に埋め込まれる厚さとする。
【００２９】
次いで、例えばＣＭＰ法により、シリコン窒化膜１８をストッパとしてシリコン酸化膜２０を平坦に除去し、溝１６内に埋め込まれ、シリコン窒化膜１８及びシリコン酸化膜２０よりなる素子分離膜２２を形成する（図５、図６（ａ）、図６（ｂ））。
【００３０】
次いで、フォトリソグラフィーにより、フォトレジスト膜２４を形成する。本実施形態では、素子領域上若しくは素子分離領域に囲まれた部分上に開口部を有するフォトレジスト膜を形成するものとする（図７）。
【００３１】
次いで、フォトレジスト膜２４をマスクとして、例えばドライエッチングにより、シリコン窒化膜１８、ＳＯＩ層１４及びＢＯＸ層１２を順次エッチングする。なお、ＢＯＸ層１２は、必ずしもエッチングする必要はない。
【００３２】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜２４の開口部を介してＢＯＸ層１２をエッチングする。これにより、ＳＯＩ層１４下には空洞２６が形成される。なお、素子分離膜２２のシリコン酸化膜２０は、シリコン窒化膜１８及びフォトレジスト膜２４により覆われているため、エッチングされることはない（図８（ａ）、図８（ｂ））。
【００３３】
次いで、フォトレジスト膜２４をアッシングにより除去した後、例えばドライエッチングにより、ＳＯＩ層１４上のシリコン窒化膜１８を除去する。この際、素子分離膜２２を構成するシリコン窒化膜１８は残存させる。
【００３４】
次いで、熱酸化又はＣＶＤ法により、支持半導体基板１０及びＳＯＩ層１４の表面にシリコン酸化膜２８を形成する。熱酸化又はＣＶＤ法によりシリコン酸化膜２８を形成することにより、シリコン酸化膜２８は、ＳＯＩ層１４の表面上のみならず、空洞２６側の裏面上にも形成される。なお、ＳＯＩ層１４の表面上及び裏面上に形成されたシリコン酸化膜２８は、ゲート絶縁膜３０となる。なお、ゲート絶縁膜３０は、ＣＶＤ法により形成したＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴａＯ２などのいわゆるＨｉｇｈ−ｋ膜や、Ｈｉｇｈ−ｋ膜を含む膜であってもよい。
【００３５】
次いで、例えばＣＶＤ法により、例えば膜厚１５０ｎｍの、ｎ型不純物、例えばリン（Ｐ）を高濃度に含んだドープトポリシリコン膜３２を堆積する。ドープトポリシリコン膜３２の成膜にＣＶＤ法を用いることにより、膜形成は空洞２６の内部においても進行する。ドープトポリシリコン膜３２の膜厚を適宜制御することにより、ＳＯＩ層１４下の空洞２６をドープトポリシリコン膜３２により完全に埋め込むことができる（図９、図１０（ａ）、図１０（ｂ））。
【００３６】
次いで、ドープトポリシリコン膜３２上に、例えばＣＶＤ法により、例えば膜厚３０ｎｍのシリコン窒化膜３４と、例えば膜厚２０ｎｍのシリコン酸化膜３６とを形成する。
【００３７】
次いで、フォトリソグラフィーにより、ゲート電極の形成予定領域を選択的に覆うフォトレジスト膜（図示せず）を形成する。フォトレジスト膜のパターンは、例えば図１１に示すように、本質的にゲート電極として機能する領域であるゲート領域と、ゲート領域の両端にそれぞれ形成されたコンタクト領域とを有する略Ｈ字形のパターンとする。
【００３８】
次いで、このフォトレジスト膜をマスクとして、ドライエッチングにより、シリコン酸化膜３６、シリコン窒化膜３４、ドープトポリシリコン膜３２、シリコン酸化膜２８、ＳＯＩ層１４をパターニングする。これにより、ＳＯＩ層１４よりなるチャネル層３８と、チャネル層３８の裏面側にゲート絶縁膜３０を介して形成されたドープトポリシリコン膜３２よりなる下部ゲート電極４０と、チャネル層３８の表面側にゲート絶縁膜３０を介して形成されたドープトポリシリコン膜３２よりなる上部ゲート電極４２とを形成する。下部ゲート電極４０は、ゲート絶縁膜３０と同時に形成されたシリコン酸化膜２８を介して支持半導体基板１０上に形成されることとなる。なお、以下の説明において、下部ゲート電極４０、ゲート絶縁膜３０、チャネル層３８、ゲート絶縁膜３０、上部ゲート電極４２、シリコン窒化膜３４及びシリコン酸化膜３６が積層されてなる積層構造体を、ゲート構造体と表現することもある。
【００３９】
なお、本実施形態による半導体装置の製造方法では、ウェーハの貼り合わせ技術を用いないため、ダブルゲートトランジスタの形成領域外には、従来のＳＯＩシングルゲートトランジスタを形成することができる。この場合、シリコン酸化膜２８及びドープトポリシリコン膜３２を、シングルゲートトランジスタのゲート絶縁膜及びゲート電極として、それぞれ利用することができる。
【００４０】
次いで、フォトレジスト膜をアッシングにより除去する（図１２（ａ）、図１２（ｂ））。
【００４１】
次いで、例えばＣＶＤ法により例えば膜厚５０ｎｍのシリコン窒化膜を堆積した後、このシリコン窒化膜をエッチバックし、ゲート構造体の側壁部分に、シリコン窒化膜よりなる側壁絶縁膜４４を形成する。
【００４２】
次いで、例えば熱酸化法により、支持半導体基板１０を熱酸化し、素子分離膜２２に囲まれた素子領域に露出する支持半導体基板１０の表面に、シリコン酸化膜４５を形成する（図１３、図１４（ａ）、図１４（ｂ））。このとき、シリコン窒化膜３４、側壁絶縁膜４４は、酸化防止マスクとして機能する。
【００４３】
次いで、例えばホット燐酸を用いたウェットエッチングにより、シリコン窒化膜１８，３４、側壁絶縁膜４４を除去する。これにより、シリコン窒化膜３４上のシリコン酸化膜３６は、シリコン窒化膜３４とともにリフトオフされる。
【００４４】
次いで、例えば熱酸化法により、下部ゲート電極４０、チャネル層３８及び上部ゲート電極４２の露出面に、膜厚数ｎｍ、例えば２ｎｍのシリコン酸化膜４６，４８，５０をそれぞれ形成する（図１５、図１６（ａ）、図１６（ｂ））。
【００４５】
ここで、シリコン酸化膜４６，４８，５０は数ｎｍオーダーの膜厚であるため、熱酸化に伴う下部ゲート電極４０と上部ゲート電極４２との間の位置合わせずれはほとんど生じない。また、下部ゲート電極４０と上部ゲート電極４２は、ドープトポリシリコン膜３２により形成されているため、下部ゲート電極４０及び上部ゲート電極４２の表面に形成されるシリコン酸化膜４６，５０には、チャネル層３８の表面に形成されるシリコン酸化膜４８よりも多くの不純物が含まれている。
【００４６】
次いで、弗酸系水溶液を用いたウェットエッチングにより、シリコン酸化膜４６，５０を、シリコン酸化膜４８に対して選択的に除去する（図１７、図１８（ａ）、図１８（ｂ））。
【００４７】
弗酸系水溶液を用いたシリコン酸化膜のウェットエッチングでは、膜中に含まれる不純物濃度が高いほどにエッチングレートが速い。例えば、Ｈ２Ｏ：ＨＦ＝１５：１のエッチング液を用いた場合、リンガラス（ＰＳＧ）のエッチングレートを、不純物を含まない熱酸化膜のエッチングレートの約１０倍以上にすることができる（例えば、非特許文献２を参照）。本実施形態の場合、シリコン酸化膜４６，５０は、燐を含むドープトポリシリコン膜３２を熱酸化することにより形成した燐ドープトシリコン酸化膜（リンガラス）となる。一方、シリコン酸化膜４８は、ドープトポリシリコン膜３２よりも数桁以上不純物濃度が低いＳＯＩ層１４を熱酸化することにより形成したシリコン酸化膜であり、膜中に含まれる不純物濃度は無視できるほど低い。したがって、シリコン酸化膜４８に対して十分に高い選択比を確保しつつ、シリコン酸化膜４６，５０をエッチングすることができる。
【００４８】
なお、ドープトポリシリコン膜３２がボロンを含むＰ型シリコンである場合にも、これを熱酸化することにより形成したボロンガラス（ＢＳＧ）のエッチングレートを、不純物を含まない熱酸化膜のエッチングレートの約１０倍以上にすることができる（例えば、特許文献８を参照）。
【００４９】
次いで、下部ゲート電極４０及び上部ゲート電極４２の露出面上に、例えば膜厚６０ｎｍのシリコン酸化膜を選択的に形成し、シリコン酸化膜よりなるスペーサ絶縁膜５２，５４をそれぞれ形成する（図１９、図２０（ａ）、図２０（ｂ））。反応ガスとしてオゾン（Ｏ３）と有機シリコン化合物とを用いてＣＶＤ法によりシリコン酸化膜を形成する場合、膜成長は下地の材料に極めて強く依存する。すなわち、オゾン濃度が高い場合には、シリコン酸化膜はシリコン酸化膜上には成長せず、シリコン上には良く成長する（例えば、特許文献９を参照）。この性質を利用することにより、下部ゲート電極４０及び上部ゲート電極４２の露出面上に、シリコン酸化膜を選択的に形成することができる。例えば、原料ガスとしてオゾンとメチルシクロテトラシロキサン（ＭＣＴＳ：Ｃ４Ｈ１２Ｓｉ４Ｏ４）を用い、成膜温度を３５０℃、成長圧力を大気圧とすることにより、シリコン酸化膜を選択成長することができる。
【００５０】
次いで、例えば弗酸系水溶液を用いたウェットエッチングにより、シリコン酸化膜４８を除去する。この際、スペーサ絶縁膜５２，５４も若干エッチングされるが、シリコン酸化膜４８に対して十分に厚い膜厚を有するため、下部ゲート電極４０及び上部ゲート電極４２が露出することはない。
【００５１】
次いで、シリコン酸化膜４８を除去することにより露出したチャネル層３８上に、チタン膜５６及び窒化チタン膜５８を選択的に形成する。これにより、チャネル層３８の側面部に、チタン膜５６及び窒化チタン膜５８よりなる引き出し電極６０を形成する（図２１、図２２（ａ）、図２２（ｂ））。なお、窒化チタン膜５８は、引き出し電極６０に接続されるソース・ドレイン電極との間の相互拡散を防止するためのバリアメタルである。
【００５２】
本明細書では、ソース・ドレイン電極６４と区別する関係上、チタン膜５６及び窒化チタン膜５８により構成される電極を引き出し電極６０と称しているが、実質的には引き出し電極６０はソース・ドレイン電極の一部である。
【００５３】
チタン膜及び窒化チタン膜をＣＶＤ法により形成する場合、反応ガスの比率、成膜温度、ガス圧等を変化させることにより、シリコン上と絶縁膜上とで成膜速度の選択比を変えることができる（例えば、特許文献１０及び特許文献１１を参照）。この性質を利用して、チタン膜及び窒化チタン膜が絶縁膜上よりもシリコン上に高選択比をもって堆積できるように成膜条件を適宜制御することにより、チャネル層３８上に選択的にチタン膜５６及び窒化チタン膜５８を形成することができる。
【００５４】
次いで、例えばＣＶＤ法により例えば膜厚１００ｎｍのシリコン窒化膜を堆積した後、このシリコン窒化膜をエッチバックし、引き出し電極６０が形成されたゲート構造体の側壁部分に、シリコン窒化膜よりなるスペーサ絶縁膜６２を形成する（図２３、図２４（ａ）、図２４（ｂ））。このとき、スペーサ絶縁膜６２の側面に引き出し電極６０の表面が露出するまでシリコン窒化膜のエッチングを行う。なお、エッチバックの後、引き出し電極６０の表面が露出するまでスペーサ絶縁膜６２をウェットエッチングするようにしてもよい。
【００５５】
次いで、全面に、例えばＣＶＤ法により、高濃度にリンを含むドープトポリシリコン膜を堆積する。
【００５６】
次いで、フォトリソグラフィー及びドライエッチングによりこのドープトポリシリコン膜をパターニングし、ソース・ドレイン電極の形成領域に選択的にドープトポリシリコン膜を残存させる。ドープトポリシリコン膜の残存領域は、例えば図２５に点線で示す領域とすることができる。
【００５７】
次いで、ドープトポリシリコン膜をエッチバックし、引き出し電極６０及びスペーサ絶縁膜６２が形成されたゲート構造体の両側壁部分に、ドープトポリシリコン膜よりなるソース・ドレイン電極６４をそれぞれ形成する（図２５、図２６（ａ）、図２６（ｂ））。なお、ドープトポリシリコン膜をエッチバックする代わりに、スペーサ絶縁膜５４の上面が露出するまでドープトポリシリコン膜を例えばＣＭＰ法により研磨するようにしてもよい。また、ドープトポリシリコン膜に代えて金属膜を用いてもよい。
【００５８】
次いで、フォトリソグラフィーにより、一方のコンタクト領域を露出するフォトレジスト膜（図示せず）を形成する。このフォトレジスト膜は、例えば図２７に点線で示すパターンとすることができる。
【００５９】
次いで、このフォトレジスト膜をマスクとして、ドライエッチングにより、コンタクト領域のスペーサ絶縁膜５４、上部ゲート電極４２、ソース・ドレイン電極６４、スペーサ絶縁膜６２、ゲート絶縁膜３０、チャネル層３８及び引き出し電極６０を順次エッチングし、コンタクト領域に下部ゲート電極４０を露出する（図２７、図２８（ａ）、図２８（ｂ））。
【００６０】
この後、必要に応じて、ドープトポリシリコン膜３２により構成される下部ゲート電極４０及び上部ゲート電極４２を、アルミ等の金属材料に置換するようにしてもよい。
【００６１】
こうして、図１及び図２に示す半導体装置を製造することができる。
【００６２】
このように、本実施形態によれば、ウェーハの貼り合わせ技術を用いることなく、下部ゲート電極及び上部ゲート電極が精度良く位置合わせされたダブルゲート構造のトランジスタを有する半導体装置を形成できるので、製造コストを低減できるとともに、スループットを向上することができる。また、従来のＳＯＩシングルゲートトランジスタとダブルゲートトランジスタとを同一ウェーハ上に共存させることができる。
【００６３】
また、下部ゲート電極及び上部ゲート電極の側面部を覆うスペーサ絶縁膜を、これら電極上に選択的に堆積した絶縁膜により構成するので、熱酸化に伴う下部ゲート電極及び上部ゲート電極との間の位置ずれが発生することなく、絶縁性に優れた厚いスペーサ絶縁膜を容易に形成することができる。
【００６４】
また、ソース・ドレイン電極を、チャネル層の側面部に選択的に堆積した導電膜よりなる突起状の引き出し電極を介してチャネル層に接続するので、ゲート電極とソース・ドレイン電極との間の物理的な距離を離すことができる。これにより、ゲート電極とソース・ドレイン電極との間の寄生容量を低減することができる。
【００６５】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００６６】
例えば、上記実施形態ではＮ型トランジスタを例にして説明したが、Ｐ型トランジスタの場合にも同様に適用することができる。この場合、上述した各半導体層の導電型を単に逆導電型とすればよい。
【００６７】
また、本実施形態による半導体装置の製造方法は、ウェーハの貼り合わせ技術を用いることなくＳＯＩ基板上にダブルゲートトランジスタを形成するものであるため、通常のシングルゲートトランジスタとのプロセス整合性に優れている。
したがって、ダブルゲートトランジスタの形成領域外のＳＯＩ層に、シングルゲートトランジスタを形成するようにしてもよい。
【００６８】
以上詳述した通り、本発明の特徴をまとめると以下の通りとなる。
【００６９】
（付記１）  支持半導体基板上に形成された下部ゲート電極と、
前記下部ゲート電極上に第１のゲート絶縁膜を介して形成された単結晶半導体よりなるチャネル層と、
前記チャネル層上に第２のゲート絶縁膜を介して形成され、前記下部ゲート電極に対して位置及びゲート長が揃った上部ゲート電極と、
前記下部ゲート電極及び前記上部ゲート電極の少なくとも側面部に堆積された第１の絶縁膜を含むスペーサ絶縁膜と、
前記チャネル層の側面部に突出して形成され、前記スペーサ絶縁膜により前記下部ゲート電極及び前記上部ゲート電極から絶縁された引き出し電極とを有することを特徴とする半導体装置。
【００７０】
（付記２）  付記１記載の半導体装置において、
前記チャネル層のゲート長方向の位置及び幅は、前記下部ゲート電極及び前記上部ゲート電極の位置及び前記ゲート長と揃っていることを特徴とする半導体装置。
【００７１】
（付記３）  付記１又は２記載の半導体装置において、
前記スペーサ絶縁膜は、前記第１の絶縁膜と、前記第１の絶縁膜の側面部に形成され、前記引き出し電極の少なくとも一部を覆う第２の絶縁膜とを有することを特徴とする半導体装置。
【００７２】
（付記４）  付記１乃至３のいずれか１項に記載の半導体装置において、
前記スペーサ絶縁膜の側面部に形成され、前記引き出し電極に電気的に接続されたソース・ドレイン電極を更に有することを特徴とする半導体装置。
【００７３】
（付記５）  付記１乃至４のいずれか１項に記載の半導体装置において、
前記引き出し電極は、前記チャネル層の側面部に選択的に堆積した導電膜により形成されていることを特徴とする半導体装置。
【００７４】
（付記６）  付記４記載の半導体装置において、
前記引き出し電極は、略扇型の断面形状を有することを特徴とする半導体装置。
【００７５】
（付記７）  付記１乃至６のいずれか１項に記載の半導体装置において、
前記下部ゲート電極は、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜と実質的に膜厚が等しい絶縁膜を介して前記支持半導体基板上に形成されていることを特徴とする半導体装置。
【００７６】
（付記８）  付記１乃至７のいずれか１項に記載の半導体層において、
前記支持半導体基板上に形成され、前記下部ゲート電極よりも高く前記上部ゲート電極よりも低い素子分離膜を更に有することを特徴とする半導体装置。
【００７７】
（付記９）  付記８記載の半導体装置において、
前記上部ゲート電極は、少なくとも一部の領域が前記素子分離膜上に延在していることを特徴とする半導体装置。
【００７８】
（付記１０）  付記１乃至９のいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、Ｈｉｇｈ−ｋ膜を含むことを特徴とする半導体装置。
【００７９】
（付記１１）  絶縁層と単結晶半導体層とが順次形成された支持半導体基板の所定の領域に、前記単結晶半導体層を貫き少なくとも前記絶縁層に達する開口部を形成する工程と、
前記開口部を介して絶縁層をエッチングし、前記支持半導体基板と前記単結晶半導体層との間に空洞を形成する工程と、
前記単結晶半導体層の上面上及び前記空洞を形成することにより露出した前記単結晶半導体層の下面上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が形成された前記単結晶半導体層の前記上面上及び前記空洞内に、前記空洞を埋め込むように第１の導電膜を形成する工程と、
前記第１の導電膜、前記ゲート絶縁膜及び前記単結晶半導体層をパターニングし、前記単結晶半導体層の下方に形成された前記第１の導電膜よりなる下部ゲート電極と、前記単結晶半導体層よりなるチャネル層と、前記単結晶半導体層の上方に形成された前記第１の導電膜よりなる上部ゲート電極とを形成する工程とを有することを特徴とする半導体装置の製造方法。
【００８０】
（付記１２）  付記１１記載の半導体装置の製造方法において、
前記チャネル層の側面部を覆う第１の絶縁膜を形成する工程と、
前記下部ゲート電極の側面部及び前記上部電極の側面部に第２の絶縁膜を選択的に堆積し、前記第２の絶縁膜よりなる第１のスペーサ絶縁膜を形成する工程とを更に有することを特徴とする半導体装置の製造方法。
【００８１】
（付記１３）  付記１２記載の半導体装置の製造方法において、
前記第１の絶縁膜を形成する工程は、前記チャネル層の前記側面部、前記下部ゲート電極の前記側面部及び前記上部電極の前記側面部に前記第１の絶縁膜を形成する工程と、前記下部ゲート電極の前記側面部及び前記上部電極の前記側面部に形成された前記第１の絶縁膜を選択的に除去する工程とを有することを特徴とする半導体装置の製造方法。
【００８２】
（付記１４）  付記１３記載の半導体装置の製造方法において、
前記第１の絶縁膜を選択的に除去する工程では、前記チャネル層の前記側面部に形成された前記第１の絶縁膜と、前記下部ゲート電極の前記側面部及び前記上部電極の前記側面部に形成された前記第１の絶縁膜とにおける不純物濃度の違いを利用して、前記チャネル層の前記側面部に形成された前記第１の絶縁膜を選択的に除去することを特徴とする半導体装置の製造方法。
【００８３】
（付記１５）  付記１１乃至１４のいずれか１項に記載の半導体装置の製造方法において、
前記第１のスペーサ絶縁膜を形成する工程の後に、前記チャネル層の前記側面部に形成された前記第１の絶縁膜を除去する工程と、前記チャネル層の側面部に選択的に第２の導電膜を堆積し、前記第２の導電膜よりなる引き出し電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【００８４】
（付記１６）  付記１５記載の半導体装置の製造方法において、
前記引き出し電極を形成する工程の後に、前記第１のスペーサ絶縁膜上に第２のスペーサ絶縁膜を形成する工程を更に有することを特徴とする半導体装置の製造方法。
【００８５】
（付記１７）  付記１５又は１６記載の半導体装置の製造方法において、
前記引き出し電極に電気的に接続されたソース・ドレイン電極を形成する工程を更に有することを特徴とする半導体装置の製造方法。
【００８６】
（付記１８）  付記１１乃至１７のいずれか１項に記載の半導体装置の製造方法において、
前記単結晶半導体層及び前記絶縁層を貫き、前記支持半導体基板に達する溝を形成する工程と、
前記溝内に埋め込まれた素子分離膜を形成する工程とを更に有することを特徴とする半導体装置の製造方法。
【００８７】
（付記１９）  付記１８記載の半導体装置の製造方法において、
前記空洞を形成する工程では、前記素子分離膜をストッパとして前記絶縁層をエッチングすることにより前記空洞を形成することを特徴とする半導体装置の製造方法。
【００８８】
【発明の効果】
以上の通り、本発明によれば、ウェーハの貼り合わせ技術を用いることなく、下部ゲート電極及び上部ゲート電極が精度良く位置合わせされたダブルゲート構造のトランジスタを有する半導体装置を形成できるので、製造コストを低減できるとともに、スループットを向上することができる。
【００８９】
また、下部ゲート電極及び上部ゲート電極の側面部を覆うスペーサ絶縁膜を、これら電極上に選択的に堆積した絶縁膜により構成するので、熱酸化に伴う下部ゲート電極及び上部ゲート電極との間の位置ずれが発生することなく、絶縁性に優れた厚いスペーサ絶縁膜を容易に形成することができる。
【００９０】
また、ソース・ドレイン電極を、チャネル層の側面部に選択的に堆積した導電膜よりなる突起状の引き出し電極を介してチャネル層に接続するので、ゲート電極とソース・ドレイン電極との間の物理的な距離を離すことができる。これにより、ゲート電極とソース・ドレイン電極との間の寄生容量を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態による半導体装置の構造を示す平面図である。
【図２】本発明の一実施形態による半導体装置の構造を示す概略断面図である。
【図３】本発明の一実施形態による半導体装置の製造方法を示す平面図（その１）である。
【図４】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図５】本発明の一実施形態による半導体装置の製造方法を示す平面図（その２）である。
【図６】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】本発明の一実施形態による半導体装置の製造方法を示す平面図（その３）である。
【図８】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図９】本発明の一実施形態による半導体装置の製造方法を示す平面図（その４）である。
【図１０】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１１】本発明の一実施形態による半導体装置の製造方法を示す平面図（その５）である。
【図１２】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１３】本発明の一実施形態による半導体装置の製造方法を示す平面図（その６）である。
【図１４】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１５】本発明の一実施形態による半導体装置の製造方法を示す平面図（その７）である。
【図１６】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１７】本発明の一実施形態による半導体装置の製造方法を示す平面図（その８）である。
【図１８】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１９】本発明の一実施形態による半導体装置の製造方法を示す平面図（その９）である。
【図２０】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図２１】本発明の一実施形態による半導体装置の製造方法を示す平面図（その１０）である。
【図２２】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図２３】本発明の一実施形態による半導体装置の製造方法を示す平面図（その１１）である。
【図２４】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図２５】本発明の一実施形態による半導体装置の製造方法を示す平面図（その１２）である。
【図２６】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図２７】本発明の一実施形態による半導体装置の製造方法を示す平面図（その１３）である。
【図２８】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【符号の説明】
１０…支持半導体基板
１２…ＢＯＸ層
１４…ＳＯＩ層
１６…溝
１８…シリコン窒化膜
２０…シリコン酸化膜
２２…素子分離膜
２４…フォトレジスト膜
２６…空洞
２８…シリコン酸化膜
３０…ゲート絶縁膜
３２…ドープトポリシリコン膜
３４…シリコン窒化膜
３６，４５，４６、４８，５０，５２，５４…シリコン酸化膜
３８…チャネル層
４０…下部ゲート電極
４２…上部ゲート電極
４４，６２…スペーサ絶縁膜
５６…チタン膜
５８…窒化チタン膜
６０…引き出し電極
６４…ソース・ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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