(57)【要約】【課題】メモリセルへの書き込み後、１回の読み出し動作でビット線電圧の測定を可能とし、これにより劣化後のメモリセル特性をも正確にかつ短時間に測定可能な半導体記憶装置を提供する。【解決手段】モニター回路３において、第１の選択制御信号ＳＳ１ＴまたはＳＳ１Ｂを活性化して、測定対象のビット線を選択し、第１の外部パッドに信号ＭＯＵＴを印加した際の第１の外部パッドを介して流れる電流ＩＭＯＵＴを測定することにより、リファレンス回路を用いて得られた、第２の外部パッドに印加する信号電圧に対する第１の外部パッドを介して流れる電流ＩＭＯＵＴ特性に基づいて、ビット線ＢＬ１または／ＢＬ１に印加される電圧が測定される。【選択図】  図２
2004288248.tif 000002
【特許請求の範囲】
【請求項１】
ビット線電圧の測定回路を有する半導体記憶装置であって、
前記ビット線電圧の測定回路は、
ゲートがビット線に接続された第１のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに第１の選択制御信号が印加され、ドレインが第１の外部パッドに接続された第２のＭＯＳトランジスタとを有する、前記ビット線電圧を測定するためのモニター回路と、
ゲートが第２の外部パッドに接続された第３のＭＯＳトランジスタと、ソースが前記第３のＭＯＳトランジスタのドレインに接続され、ゲートに第２の選択制御信号が印加され、ドレインが前記第１の外部パッドに接続された第４のＭＯＳトランジスタとを有する、前記ビット線電圧を校正するためのリファレンス回路とを備え、
前記モニター回路を用いて前記ビット線に印加される電圧に応じて前記第１の外部パッドを介して流れる電流を測定することにより、前記リファレンス回路を用いて得られた、前記第２の外部パッドに印加する電圧に対する前記第１の外部パッドを介して流れる電流特性に基づいて、前記ビット線に印加される電圧が測定されることを特徴とする半導体記憶装置。
【請求項２】
前記第１のＭＯＳトランジスタは並列接続された複数個のＭＯＳトランジスタからなり、前記ビット線は前記並列接続された複数個のＭＯＳトランジスタのそれぞれのゲートに共通に接続され、前記並列接続された複数個のＭＯＳトランジスタのそれぞれのドレインが共通に前記第２のＭＯＳトランジスタのソースに接続される請求項１記載の半導体記憶装置。
【請求項３】
前記第１および第３のＭＯＳトランジスタがＰチャネル型ＭＯＳトランジスタである請求項１または２記載の半導体記憶装置。
【請求項４】
前記第１および第３のＭＯＳトランジスタのそれぞれのソースおよびウェルに電源電圧以上の電圧が印加される請求項３記載の半導体記憶装置。
【請求項５】
前記第１および第３のＭＯＳトランジスタがＮチャネル型ＭＯＳトランジスタである請求項１または２記載の半導体記憶装置。
【請求項６】
ビット線電圧の測定回路を有する半導体記憶装置であって、前記ビット線電圧の測定回路は、ビット線電圧を測定するためのモニター回路と、ビット線電圧を校正するためのリファレンス回路とを備え、
前記モニター回路は、
ゲートがビット線に接続された第１のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに第１の選択制御信号が印加され、ドレインが第１の外部パッドに接続された第２のＭＯＳトランジスタとを有する第１のモニター回路と、
ゲートが前記ビット線に接続された第３のＭＯＳトランジスタと、ソースが前記第３のＭＯＳトランジスタのドレインに接続され、ゲートに第２の選択制御信号が印加され、ドレインが前記第１の外部パッドに接続された第４のＭＯＳトランジスタとを有する第２のモニター回路とを備え、
前記リファレンス回路は、
ゲートが第２の外部パッドに接続された第５のＭＯＳトランジスタと、ソースが前記第５のＭＯＳトランジスタのドレインに接続され、ゲートに第３の選択制御信号が印加され、ドレインが前記第１の外部パッドに接続された第６のＭＯＳトランジスタとを有する第１のリファレンス回路と、
ゲートが前記第２の外部パッドに接続された第７のＭＯＳトランジスタと、ソースが前記第７のＭＯＳトランジスタのドレインに接続され、ゲートに第４の選択制御信号が印加され、ドレインが前記第１の外部パッドに接続された第８のＭＯＳトランジスタとを有する第２のリファレンス回路とを備え、
前記第１および第５のＭＯＳトランジスタはＮチャネル型ＭＯＳトランジスタであり、前記第３および第７のＭＯＳトランジスタはＰチャネル型ＭＯＳトランジスタであり、
前記モニター回路を用いて前記ビット線に印加される電圧に応じて前記第１の外部パッドを介して流れる電流を測定することにより、前記リファレンス回路を用いて得られた、前記第２の外部パッドに印加する電圧に対する前記第１の外部パッドを介して流れる電流特性に基づいて、前記ビット線に印加される電圧が測定されることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、ビット線電圧の測定回路を有する半導体記憶装置において、ビット線電圧を測定してメモリセルの特性分布を評価するテスト技術に関する。
【０００２】
【従来の技術】
図１１は、従来の半導体記憶装置におけるビット線電圧の測定回路を示す回路図である（例えば、特許文献１参照）。以下では、図１１を用いて、テストモードにおいて強誘電体メモリセルＭＣのキャパシタＣ０に記憶されたデータを読み出し、ビット線ＢＬ０の電圧を測定する場合を例に挙げて説明する。
【０００３】
まず、信号ＴＥＳＴ１をトランジスタＱ１１がＯＮする閾値電圧以上の電圧にすると同時に、端子Ｔｖｒｅｆには、半導体記憶装置の論理“Ｈ”レベルと論理“Ｌ”レベルの間の任意の電圧を外部より印加して、ビット線ＢＬ１を半導体記憶装置の論理“Ｈ”レベルと論理“Ｌ”レベルの間の電圧とする。
【０００４】
次に、トランジスタＱ０のゲートに印加するワード線信号ＷＬを論理“Ｌ”レベルから論理“Ｈ”レベルにし、キャパシタＣ０の一方の電極に印加するプレート線信号ＰＬを論理“Ｌ”レベルから論理“Ｈ”レベルにする。これにより、あらかじめ論理“Ｌ”レベルにプリチャージされていたビット線ＢＬ０の電圧はキャパシタＣ０とトランジスタＱ０の記憶データおよび特性によって決定される電圧レベルに上昇する。この際、ビット線ＢＬ１にもキャパシタＣ１からの電荷が充電されるが、外部より強制的に電圧印加されているので、電圧レベルの変動はない。
【０００５】
この後、センスアンプ起動信号ＳＡＥＮを論理“Ｌ”レベルから論理“Ｈ”レベルにすることで、ビット線ＢＬ０とビット線ＢＬ１の電圧レベルが比較増幅され、ビット線選択回路１１を経由してデータが出力される。
【０００６】
メモリセルへの書き込み動作およびこの一連の読み出し動作を、端子Ｔｖｒｅｆの電圧レベルがビット線ＢＬ０の電圧レベルに次第に近似するよう変化させながら繰り返し、出力されるデータをモニターすることで、キャパシタＣ０に記憶されたデータを読み出した場合のビット線ＢＬ０の電圧を測定することができ、メモリセルの特性を間接的に評価することができる。
【０００７】
【特許文献１】
特開２００２−２１６４９８号公報
【０００８】
【特許文献２】
特開平１１−１８５５００号公報
【０００９】
【特許文献３】
特開２００１−２９１３８５号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、従来のビット線電圧の測定回路によりメモリセルの特性を評価する場合、相補型の他方のビット線に外部より比較電圧を入力し、センスアンプによって両ビット線の電圧レベル比較を行うため、１回の読み出し動作でメモリセルの特性を正確に評価することは不可能であり、正確に評価するためには、メモリセルへの書き込み動作および読み出し動作を複数回繰り返す必要がある。
【００１１】
一方、半導体メモリを搭載する製品においては、メモリへの基本的な書き込み、読み出し動作の保証以上に、特に強誘電体メモリなどの不揮発性メモリにおいては、そのデータ保持特性の信頼性が重要である。記録方式としてセルキャパシタへの電荷充電を使ったＤＲＡＭ（ダイナミック・ランダムアクセスメモリ）や絶縁膜の内部分極を使ったＦｅＲＡＭ（強誘電体メモリ）の場合、そのデータ保持特性は一般的に、データ書き込み直後に比較して、長時間放置や高温雰囲気中での保温等を行った後では電荷量や分極量が減少する。このいわゆる劣化した状態での読み出し時ビット線電圧を測定し、メモリセル特性およびそのばらつきを正確に把握することは、信頼性上重要かつ有効な手段である。
【００１２】
従来のビット線電圧の測定回路の場合は、メモリセルへの書き込み動作および読み出し動作を複数回繰り返す必要があるため、前述のような特性劣化後の評価は不可能である。
【００１３】
本発明は、かかる問題点に鑑みてなされたものであり、その目的は、メモリセルへの書き込み後、１回の読み出し動作でビット線電圧の測定を可能とし、これにより劣化後のメモリセル特性をも正確にかつ短時間に測定可能な半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】
前記の目的を達成するため、本発明では、メモリセルへの書き込み後、１回の読み出し動作でビット線電圧の測定を可能とする手段として、各ビット線がゲートに接続されたトランジスタと、デコード信号により測定対象ビット線を選択する選択用トランジスタとを含むモニター回路および校正用のリファレンス回路を有している。
【００１５】
具体的に、本発明に係る第１の半導体記憶装置は、ビット線電圧の測定回路を有する半導体記憶装置であって、ビット線電圧の測定回路は、ゲートがビット線に接続された第１のＭＯＳトランジスタと、ソースが第１のＭＯＳトランジスタのドレインに接続され、ゲートに第１の選択制御信号（ＳＳ１ＴまたはＳＳ１Ｂ）が印加され、ドレインが第１の外部パッドに接続された第２のＭＯＳトランジスタとを有する、ビット線電圧を測定するためのモニター回路と、ゲートが第２の外部パッドに接続された第３のＭＯＳトランジスタと、ソースが第３のＭＯＳトランジスタのドレインに接続され、ゲートに第２の選択制御信号（ＳＳＲＦ）が印加され、ドレインが第１の外部パッドに接続された第４のＭＯＳトランジスタとを有する、ビット線電圧を校正するためのリファレンス回路とを備え、モニター回路を用いてビット線に印加される電圧に応じて第１の外部パッドを介して流れる電流（ＩＭＯＵＴ）を測定することにより、リファレンス回路を用いて得られた、第２の外部パッドに印加する電圧（ＶＲＥＦ）に対する第１の外部パッドを介して流れる電流（ＩＭＯＵＴ）特性に基づいて、ビット線に印加される電圧が測定されることを特徴とする。
【００１６】
本発明に係る第１の半導体記憶装置において、第１のＭＯＳトランジスタは並列接続された複数個のＭＯＳトランジスタからなり、ビット線は並列接続された複数個のＭＯＳトランジスタのそれぞれのゲートに共通に接続され、並列接続された複数個のＭＯＳトランジスタのそれぞれのドレインが共通に第２のＭＯＳトランジスタのソースに接続されることが好ましい。
【００１７】
また、本発明に係る第１の半導体記憶装置において、第１および第３のＭＯＳトランジスタがＰチャネル型ＭＯＳトランジスタである。
【００１８】
この場合、第１および第３のＭＯＳトランジスタのそれぞれのソースおよびウェルに電源電圧以上の電圧が印加されることが好ましい。
【００１９】
または、本発明に係る第１の半導体記憶装置において、第１および第３のＭＯＳトランジスタがＮチャネル型ＭＯＳトランジスタである。
【００２０】
また、本発明に係る第２の半導体記憶装置は、ビット線電圧の測定回路を有する半導体記憶装置であって、ビット線電圧の測定回路は、ビット線電圧を測定するためのモニター回路と、ビット線電圧を校正するためのリファレンス回路とを備え、モニター回路は、ゲートがビット線に接続された第１のＭＯＳトランジスタと、ソースが第１のＭＯＳトランジスタのドレインに接続され、ゲートに第１の選択制御信号（ＳＳ１ＴＮまたはＳＳ１ＢＮ）が印加され、ドレインが第１の外部パッドに接続された第２のＭＯＳトランジスタとを有する第１のモニター回路と、ゲートがビット線に接続された第３のＭＯＳトランジスタと、ソースが第３のＭＯＳトランジスタのドレインに接続され、ゲートに第２の選択制御信号（ＳＳ１ＴＰまたはＳＳ１ＢＰ）が印加され、ドレインが第１の外部パッドに接続された第４のＭＯＳトランジスタとを有する第２のモニター回路とを備え、リファレンス回路は、ゲートが第２の外部パッドに接続された第５のＭＯＳトランジスタと、ソースが第５のＭＯＳトランジスタのドレインに接続され、ゲートに第３の選択制御信号（ＳＳＲＦＮ）が印加され、ドレインが第１の外部パッドに接続された第６のＭＯＳトランジスタとを有する第１のリファレンス回路と、ゲートが第２の外部パッドに接続された第７のＭＯＳトランジスタと、ソースが第７のＭＯＳトランジスタのドレインに接続され、ゲートに第４の選択制御信号（ＳＳＲＦＰ）が印加され、ドレインが第１の外部パッドに接続された第８のＭＯＳトランジスタとを有する第２のリファレンス回路とを備え、第１および第５のＭＯＳトランジスタはＮチャネル型ＭＯＳトランジスタであり、第３および第７のＭＯＳトランジスタはＰチャネル型ＭＯＳトランジスタであり、モニター回路を用いてビット線に印加される電圧に応じて第１の外部パッドを介して流れる電流（ＩＭＯＵＴ）を測定することにより、リファレンス回路を用いて得られた、第２の外部パッドに印加する電圧（ＶＲＥＦ）に対する第１の外部パッドを介して流れる電流（ＩＭＯＵＴ）特性に基づいて、ビット線に印加される電圧が測定されることを特徴とする。
【００２１】
上記の構成によれば、メモリセルへの書き込み後、１回の読み出し動作でビット線電圧の測定が可能となり、したがって、劣化後のメモリセル特性や広い電圧範囲のビット線電圧を正確にかつ短時間に測定することができる。
【００２２】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００２３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置におけるビット線電圧測定回路を含むメモリコアのブロック図である。図１において、本実施形態の半導体記憶装置は、通常のメモリセルアレイ１を構成するビット線対ＢＬ０および／ＢＬ０、ＢＬ１および／ＢＬ１、ＢＬ２および／ＢＬ２にそれぞれ接続されたモニター回路２、３、４と、これらモニター回路２、３、４を選択的に活性化させるためのデコーダ５と、ビット線電圧を校正するためのリファレンス回路６とを有する。
【００２４】
次に、ビット線電圧の測定方法について、図２を用いて説明する。図２は、図１におけるモニター回路３の内部構成を示す詳細回路図である。なお、他のモニター回路２、４の内部構成も図２と同じである。
【００２５】
図２において、Ｑｎ１はＮチャネル型ＭＯＳトランジスタ、Ｑｐ１、Ｑｐ２はＰチャネル型ＭＯＳトランジスタである。本実施形態では、ビット線対のＢＬ１および／ＢＬ１がそれぞれＰチャネル型ＭＯＳトランジスタＱｐ２のゲートに接続されていることを特徴とする。
【００２６】
ワード線等の活性化により、ビット線対のＢＬ１および／ＢＬ１に接続されるメモリセルからデータが読み出された場合、セルキャパシタからの電荷の移動により、ビット線対のＢＬ１および／ＢＬ１の電圧はそれぞれ初期のプリチャージ電圧から上昇および下降する。相補のビット線ＢＬ１および／ＢＬ１の初期電圧は同一電圧レベルであるが、上記読み出し動作により電圧差が発生する。
【００２７】
ビット線電圧を測定するには、読み出し動作に先立って、ビット線対のＢＬ１または／ＢＬ１を測定対象として選択するための選択制御信号ＳＳ１ＴまたはＳＳ１Ｂを論理“Ｈ”レベルにし、ＭＯＳトランジスタＱｎ１およびＱｐ１をＯＮする。
【００２８】
また、信号ＭＯＵＴは第１の外部パッドから供給され、この第１の外部パッドは、電源電圧ＶＤＤとは異なる電圧、ここでは０Ｖの電圧が印加されると共に外部の電流測定器と接続されている。この状態で、読み出し動作が実行されると、ビット線対のＢＬ１または／ＢＬ１の電圧レベルに応じてそれぞれＭＯＳトランジスタＱｐ２のオン抵抗が異なるため、どちらのビット線を選択するかでこれに応じた電流ＩＭＯＵＴが流れ、外部の電流測定器により測定される。
【００２９】
図３は、図１におけるリファレンス回路６の内部構成を示す詳細回路図である。図３において、同様にＱｎ１はＮチャネル型ＭＯＳトランジスタ、Ｑｐ１、Ｑｐ２はＰチャネル型ＭＯＳトランジスタである。回路構成は、図２に示すモニター回路３と同様であるが、ＭＯＳトランジスタＱｐ２のゲート信号ＲＥＦは第２の外部パッドから供給される。
【００３０】
このリファレンス回路６を用いて、ビット線電圧校正用のＶＲＥＦ−ＩＭＯＵＴ特性を測定する場合、選択制御信号ＳＳＲＦを論理“Ｈ”レベルにし、ＭＯＳトランジスタＱｎ１およびＱｐ１をＯＮする。また、信号ＭＯＵＴは第１の外部パッドから供給され、この第１の外部パッドは、電源電圧ＶＤＤとは異なる電圧、ここでは０Ｖの電圧が印加されると共に外部の電流測定器と接続されている。この状態で、第２の外部パッドよりゲート信号ＲＥＦの電圧ＶＲＥＦを任意に設定、変化させることで、ＭＯＳトランジスタＱｐ２のオン抵抗に応じたゲートＶＲＥＦ−ＩＭＯＵＴ特性を測定することができる。
【００３１】
図４Ａは、上述のようにして測定した、リファレンス回路６のＶＲＥＦ−ＩＭＯＵＴ特性図である。これを利用すれば、モニター回路３により測定した個々の電流値、例えばＩｂ１に対応するビット線の電圧Ｖｂ１を容易に求めることができる。
【００３２】
図４Ｂは、同様にして、各ビット線に接続する複数のメモリセルに記憶されたデータを読み出し、ビット線電圧をモニターした電圧分布のグラフである。図４Ｂにおいて、記憶データのそれぞれ“０”、“１”に対応したメモリセル特性のばらつきが、正確に測定されている。メモリセル特性としては、データを書き込んだ後すぐに読み出し動作を行う、いわゆる拡散完了後の初期特性を評価できるのはもちろん、モニター回路３において、ビット線がゲートにされたＭＯＳトランジスタを設け、同時に電圧校正用のリファレンス回路６を設けたことで、メモリセルにデータを書き込んだ後、長時間放置や高温保存した後の劣化した状態でのメモリセル特性およびそのばらつきを効率良く短時間かつ正確に測定することが可能である。
【００３３】
なお、ビット線がゲートに接続されたＭＯＳトランジスタおよび測定対象選択用のＭＯＳトランジスタはそれぞれＮ型、Ｐ型単独または両方採用したいかなる場合でも、同様の効果的な測定が可能である。
【００３４】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る半導体記憶装置におけるビット線電圧のモニター回路１３の内部構成を示す詳細回路図である。図５において、Ｑｎ１、Ｑｎ２はＮチャネル型ＭＯＳトランジスタ、Ｑｐ１、Ｑｐ２はＰチャネル型ＭＯＳトランジスタである。本実施形態では、ビット線ＢＬ１、／ＢＬ１がそれぞれＰチャネル型ＭＯＳトランジスタＱｐ２およびＮチャネル型ＭＯＳトランジスタＱｎ２の両ゲートに接続されていることを特徴とする。
【００３５】
ワード線等の活性化により、ビット線対のＢＬ１および／ＢＬ１に接続されたメモリセルからデータが読み出された場合、セルキャパシタからの電荷の移動により、ビット線対のＢＬ１および／ＢＬ１の電圧はそれぞれ初期のプリチャージ電圧から上昇および下降する。相補のビット線対のＢＬ１および／ＢＬ１の初期電圧は同一電圧レベルであるが、上記読み出し動作により電圧差が発生する。
【００３６】
ビット線電圧を測定するには、読み出し動作に先立って、ビット線対のＢＬ１または／ＢＬ１を測定対象として選択するための選択制御信号を活性化するが、例えば電源電圧ＶＤＤが１．８Ｖの場合、ビット線電圧が約（電源電圧ＶＤＤ−１Ｖ）＝０．８Ｖ以下の場合は、Ｐチャネル型ＭＯＳトランジスタＱｐ２を使ってビット線電圧を測定するよう、信号ＳＳ１ＴＰまたは信号ＳＳ１ＢＰを論理“Ｌ”レベルから論理“Ｈ”レベルにし、ビット線電圧が約１Ｖ以上の場合は、Ｎチャネル型ＭＯＳトランジスタＱｎ２を使ってビット線電圧を測定するよう、信号ＳＳ１ＴＮまたは信号ＳＳ１ＢＮを論理“Ｌ”レベルから論理“Ｈ”レベルにして、ＭＯＳトランジスタＱｎ１およびＱｐ１をＯＮする。
【００３７】
また、信号ＭＯＵＴは第１の外部パッドから供給され、この第１の外部パッドは、電源電圧ＶＤＤとは異なる電圧、ここでは０Ｖの電圧が印加されると共に外部の電流測定器と接続されている。この状態で、読み出し動作が実行されると、ビット線対のＢＬ１または／ＢＬ１の電圧レベルに応じてそれぞれＭＯＳトランジスタＱｐ２またはＱｎ２のオン抵抗が異なるため、どちらのビット線を選択するかで、これに応じた電流ＩＭＯＵＴが流れ、外部の電流測定器により測定される。
【００３８】
図６は、本実施形態におけるリファレンス回路１６の内部構成を示す詳細回路図である。図６において、同様にＱｎ１、Ｑｎ２はＮチャネル型ＭＯＳトランジスタ、Ｑｐ１、Ｑｐ２はＰチャネル型ＭＯＳトランジスタである。回路構成は、図５に示すモニター回路１３と同様であるが、ＭＯＳトランジスタＱｐ２およびＱｎ２のゲート信号ＲＥＦは第２の外部パッドから供給される。
【００３９】
このリファレンス回路１６を用いてビット線電圧校正用のＶＲＥＦ−ＩＭＯＵＴ特性を測定する場合、Ｐチャネル型ＭＯＳトランジスタＱｐ２を使う場合は選択制御信号ＳＳＲＦＰを論理“Ｌ”レベルから論理“Ｈ”レベルにし、Ｎチャネル型ＭＯＳトランジスタＱｎ２を使う場合は選択制御信号ＳＳＲＦＮを論理“Ｌ”レベルから論理“Ｈ”レベルにして、ＭＯＳトランジスタＱｎ１およびＱｐ１をＯＮする。
【００４０】
また、信号ＭＯＵＴは第１の外部パッドから供給され、この第１の外部パッドは、電源電圧ＶＤＤとは異なる電圧、ここでは０Ｖの電圧が印加されると共に外部の電流測定器と接続されている。この状態で、外部よりゲート電圧を任意に設定、変化させることで、ＭＯＳトランジスタＱｐ２またはＱｎ２のオン抵抗に応じたゲートＶＲＥＦ−ＩＭＯＵＴ特性を測定することができる。
【００４１】
図７は、上述のようにして測定した、リファレンス回路１６のＶＲＥＦ−ＩＭＯＵＴ特性図である。ＭＯＳトランジスタＱｐ２およびＱｎ２を使った場合のＶＲＥＦ−ＩＭＯＵＴ特性はそれぞれゲート電圧ＶＲＥＦに対して逆の特性であり、Ｐチャネル型ＭＯＳトランジスタＱｐ２のＯＦＦする電圧範囲でＮチャネル型ＭＯＳトランジスタＱｎ２はＯＮし、Ｎチャネル型ＭＯＳトランジスタＱｎ２のＯＦＦする電圧範囲でＰチャネル型ＭＯＳトランジスタＱＰ２はＯＮする。したがって、ビット線電圧が０Ｖから電源電圧１．８Ｖまでの範囲でそれぞれのＶＲＥＦ−ＩＭＯＵＴ特性の直線的部分を使った電圧の校正が可能となる。これにより、全ての電圧範囲でビット線電圧の正確な測定が可能となる。なお、測定対象選択用のＭＯＳトランジスタはそれぞれＮ型、Ｐ型単独または両方採用したいかなる場合でも、同様の効果的な測定が可能である。
【００４２】
（第３の実施形態）
図８は、本発明の第３の実施形態に係る半導体記憶装置におけるビット線電圧のモニター回路２３の内部構成を示す詳細回路図である。図８において、Ｑｎ１はＮチャネル型ＭＯＳトランジスタ、Ｑｐ１、Ｑｐ２はＰチャネル型ＭＯＳトランジスタである。本実施形態では、ビット線対のＢＬ１および／ＢＬ１が、ソースおよびウェルに約（電源電圧ＶＤＤ＋１Ｖ）に昇圧されたＶＰＰ電圧が印加されるＰチャネル型ＭＯＳトランジスタＱｐ２のゲートに接続されていることを特徴とする。
【００４３】
ワード線等の活性化により、ビット線対のＢＬ１および／ＢＬ１に接続されたメモリセルからデータが読み出された場合、セルキャパシタからの電荷の移動により、ビット線対のＢＬ１および／ＢＬ１の電圧はそれぞれ初期のプリチャージ電圧から上昇および下降する。相補のビット線対のＢＬ１および／ＢＬ１の初期電圧は同一電圧レベルであるが、上記読み出し動作により電圧差が発生する。
【００４４】
ビット線電圧を測定するには、読み出し動作に先立って、ビット線対のＢＬ１または／ＢＬ１を測定対象として選択するための選択制御信号ＳＳ１Ｔまたは信号ＳＳ１Ｂを論理“Ｌ”レベルから論理“Ｈ”  レベルにし、ＭＯＳトランジスタＱｎ１およびＱｐ１をＯＮする。
【００４５】
また、信号ＭＯＵＴは第１の外部パッドから供給され、この第１の外部パッドは、電源電圧ＶＤＤとは異なる電圧、ここでは０Ｖの電圧が印加されると共に外部の電流測定器と接続されている。この状態で、読み出し動作が実行されると、ビット線対のＢＬ１または／ＢＬ１の電圧レベルに応じてそれぞれＭＯＳトランジスタＱｐ２のオン抵抗が異なるため、どちらのビット線を選択するかで、これに応じた電流ＩＭＯＵＴが流れ、外部の電流測定器により測定される。
【００４６】
図９は、図８のモニター回路２３と同様に、ソースおよびウェルに約（電源電圧ＶＤＤ＋１Ｖ）に昇圧されたＶＰＰ電圧が印加されるＰチャネル型ＭＯＳトランジスタＱｐ２を使ったリファレンス回路で測定したゲートＶＲＥＦ−ＩＭＯＵＴ特性図である。
【００４７】
ソースおよびウェルに電源電圧ＶＤＤが印加されるＰチャネル型ＭＯＳトランジスタを使った場合（図４Ａ）に比べて、Ｐチャネル型ＭＯＳトランジスタのＯＮするゲート電圧範囲が広がるため、例えば電源電圧ＶＤＤが１．８Ｖの場合、ビット線電圧が０Ｖから電源電圧１．８Ｖまでの範囲で、ＶＲＥＦ−ＩＭＯＵＴ特性の直線的部分を使った電圧の校正が可能となる。これにより、回路規模を大きくすることなく、全ての電圧範囲でビット線電圧の正確な測定が可能となる。なお、測定対象選択用のＭＯＳトランジスタはそれぞれＮ型、Ｐ型単独または両方採用したいかなる場合でも、同様の効果的な測定が可能である。
【００４８】
（第４の実施形態）
図１０は、本発明の第３の実施形態に係る半導体記憶装置におけるビット線電圧のモニター回路３３の内部構成を示す詳細回路図である。図１０において、Ｑｎ１はＮチャネル型ＭＯＳトランジスタ、Ｑｐ１、Ｑｐ２はＰチャネル型ＭＯＳトランジスタである。本実施形態では、ビット線対のＢＬ１および／ＢＬ１が、それぞれ並列に接続された複数個のＰチャネル型ＭＯＳトランジスタＱｐ２のゲートに接続されていることを特徴とする。
【００４９】
ワード線等の活性化により、ビット線対のＢＬ１および／ＢＬ１に接続されたメモリセルからデータが読み出された場合、セルキャパシタからの電荷の移動により、ビット線対のＢＬ１および／ＢＬ１の電圧はそれぞれ初期のプリチャージ電圧から上昇および下降する。相補のビット線対のＢＬ１および／ＢＬ１の初期電圧は同一電圧レベルであるが、上記読み出し動作により電圧差が発生する。
【００５０】
ビット線電圧を測定するには、読み出し動作に先立って、ビット線対のＢＬ１または／ＢＬ１を測定対象として選択するための選択制御信号ＳＳ１Ｔまたは信号ＳＳ１Ｂを論理“Ｌ”レベルから論理“Ｈ”レベルにし、ＭＯＳトランジスタＱｎ１およびＱｐ１をＯＮする。
【００５１】
また、信号ＭＯＵＴは第１の外部パッドから供給され、この第１の外部パッドは、電源電圧ＶＤＤとは異なる電圧、ここでは０Ｖの電圧が印加されると共に外部の電流測定器と接続されている。この状態で、読み出し動作が実行されると、ビット線対のＢＬ１または／ＢＬ１の電圧レベルに応じてそれぞれＭＯＳトランジスタＱｐ２のオン抵抗が異なるため、どちらのビット線を選択するかで、これに応じた電流ＩＭＯＵＴが流れ、外部の電流測定器により測定される。
【００５２】
この様に、トランジスタを介してビット線電圧を測定する場合、その測定精度はＭＯＳトランジスタＱｐ２の電流特性ばらつきに大きく依存する。１つのトランジスタ特性のばらつきを可能な限り小さくすることが理想であるが、実際の拡散終了後のトランジスタ特性は、閾値電圧でいえば数十ｍＶ程度のばらつきをもつ。
【００５３】
本実施形態では、このトランジスタ特性のばらつきの影響を小さくするために、ビット線がゲートに接続された複数個のＭＯＳトランジスタを並列接続する構成とした。これにより、ＭＯＳトランジスタの特性ばらつきがある程度存在してもその影響が小さく、メモリセル特性を正確に測定することが可能である。
【００５４】
なお、ビット線がゲートに接続されたＭＯＳトランジスタおよび測定対象選択用のＭＯＳトランジスタはそれぞれＮ型、Ｐ型単独または両方採用したいかなる場合でも、同様の効果的な測定が可能である。
【００５５】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、メモリセルへの書き込み後、１回の読み出し動作でビット線電圧の測定が可能となり、したがって、劣化後のメモリセル特性や広い電圧範囲のビット線電圧を正確にかつ短時間に測定することができ、しいてはメモリセル特性のばらつきを精度よく把握でき、拡散工程や回路設計よる特性改善への多大な貢献および製品の信頼性を向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置におけるビット線電圧測定回路を含むメモリコアのブロック図
【図２】図１に示すモニター回路３の内部構成を示す詳細回路図
【図３】図１に示すリファレンス回路６の内部構成を示す詳細回路図
【図４Ａ】図３に示すリファレンス回路６におけるＶＲＥＦ−ＩＭＯＵＴ特性図
【図４Ｂ】本発明の第１の実施形態においてビット線電圧をモニターした電圧分布のグラフ
【図５】本発明の第２の実施形態に係る半導体記憶装置におけるモニター回路の内部構成を示す詳細回路図
【図６】本発明の第２の実施形態に係る半導体記憶装置におけるリファレンス回路の内部構成を示す詳細回路図
【図７】図６に示すリファレンス回路おけるＶＲＥＦ−ＩＭＯＵＴ特性図
【図８】本発明の第３の実施形態に係る半導体記憶装置におけるモニター回路の内部構成を示す詳細回路図
【図９】図８に示すリファレンス回路おけるＶＲＥＦ−ＩＭＯＵＴ特性図
【図１０】本発明の第４の実施形態に係る半導体記憶装置におけるモニター回路の内部構成を示す詳細回路図
【図１１】従来の半導体記憶装置におけるビット線電圧の測定回路を示す回路図
【符号の説明】
１  メモリセルアレイ
２、３、４、１３、２３、３３  モニター回路
５  デコーダ
６、１６  リファレンス回路
Ｑｎ１  Ｎチャネル型ＭＯＳトランジスタ
Ｑｐ１、Ｑｐ２  Ｐチャネル型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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