(57)【要約】【課題】積層コンデンサの実効インダクタンスを大幅に低減してＣＰＵ用の電源の電圧変動を小さくする。【解決手段】誘電体素体内に内部導体１４が配置され、セラミック層１２Ａを隔てた内部導体１４の奥側に内部導体１６が配置される。セラミック層１２Ａの積層方向に沿った誘電体素体の辺の長さは、一対の端子電極間を繋ぐ方向に沿った誘電体素体の辺の長さよりも、長くされている。各内部導体１４、１６がコンデンサの電極となるように、一方の端子電極が例えばＣＰＵの電極に接続されると共に、他方の端子電極が例えば接地側に接続される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
誘電体層を積層して直方体形状に形成された誘電体素体と、誘電体層で隔てられつつそれぞれ誘電体素体内に配置される二種類の内部導体と、
誘電体素体の相互に対向する二つの側面に設けられ且つ、二種類の内部導体の何れかにそれぞれ接続される一対の端子電極と、
を有した積層コンデンサであって、
誘電体層の積層方向に沿った誘電体素体の辺の長さが、この積層方向に沿った辺と交差する一対の端子電極間を繋ぐ方向に沿った誘電体素体の辺の長さよりも長くされたことを特徴とする積層コンデンサ。
【請求項２】
誘電体素体の相互に対向する二つの側面に向かって引き出される引出部を二種類の内部導体がそれぞれ有し、
これらの引出部を介して、二種類の内部導体の一方と端子電極のいずれかが接続されると共に二種類の内部導体の他方と端子電極の他のいずれかが接続されることを特徴とする請求項１記載の積層コンデンサ。
【請求項３】
二種類の内部導体が、誘電体素体内に複数ずつ配置されたことを特徴とする請求項１或いは請求項２に記載の積層コンデンサ。
【請求項４】
誘電体層の積層方向に沿った誘電体素体の辺の長さをＷとし、一対の端子電極間を繋ぐ方向に沿った誘電体素体の辺の長さをＬとした時に、Ｌ／Ｗ比が０．５〜０．８の範囲とされ且つ、回路基板の面に対して内部導体の面が垂直に配置されることを特徴とする請求項１から請求項３の何れかに記載の積層コンデンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、実効インダクタンスを大幅に低減した積層コンデンサに係り、特にＣＰＵ用の電源の電圧変動を小さくし得る積層セラミックコンデンサに好適なものである。
【０００２】
【従来の技術】
近年、情報処理装置に用いられるＣＰＵ（主演算処理装置）は、処理スピードの向上及び高集積化によって、動作周波数が高くなる共に消費電流が著しく増加している。そしてこれに伴い、消費電力の低減化によって動作電圧が減少する傾向にあった。従って、ＣＰＵに電力を供給する為の電源では、より高速で大きな電流変動が生じるようになり、この電流変動に伴う電圧変動をこの電源の許容値内に抑えることが非常に困難になった。
【０００３】
この為、図７に示すように、デカップリングコンデンサと呼ばれる積層コンデンサ１００が電源１０２に接続される形で、電源の安定化対策に頻繁に使用されるようになった。そして、電流の高速で過渡的な変動時に素早い充放電によって、この積層コンデンサ１００からＣＰＵ１０４に電流を供給して、電源１０２の電圧変動を抑えるようにしている。
【０００４】
【特許文献１】
特開平１０−２６１５４４号公報
【特許文献２】
特開平１１−２８８８３９号公報
【特許文献３】
特開平０９−１４８１７４号公報
【特許文献４】
特開平０８−０９７０７０号公報
【０００５】
【発明が解決しようとする課題】
しかし、今日のＣＰＵの動作周波数の一層の高周波数化に伴って、電流変動はより高速且つ大きなものとなっていた。この為、図７に示す積層コンデンサ１００自身が有している等価直列インダクタンス（ＥＳＬ）が相対的に大きくなるのに伴い、実効インダクタンスが大きくなる結果として、この等価直列インダクタンスが電源の電圧変動に大きく影響するようになった。
【０００６】
つまり、図７に示すＣＰＵ１０４の電源回路に用いられる従来の積層コンデンサ１００では、この図７における等価回路に示された寄生成分であるＥＳＬが高いことから、図８に示す電流Ｉの変動に伴って、このＥＳＬが積層コンデンサ１００の充放電を阻害するようになる。この為、上記と同様に電源の電圧Ｖの変動が図８のように大きくなり易く、今後のＣＰＵの高速化には適応できなくなりつつあった。
【０００７】
この理由は、電流の過渡時である充放電時における電圧変動が下記の式１で近似され、ＥＳＬの高低が電源の電圧変動の大きさと関係するからである。
ｄＶ＝ＥＳＬ・ｄｉ／ｄｔ…式１
ここで、ｄＶは過渡時の電圧変動（Ｖ）であり、ｉは電流変動量（Ａ）であり、ｔは変動時間（秒）である。
【０００８】
ここで、ＥＳＬを低減する既存の方策を採用した従来のコンデンサの外観を図９に示すと共に内部構造を図１０に示し、これらの図を基にして以下に従来の積層コンデンサ１００を説明する。つまり、静電容量が得られるように、図９に示す従来の積層コンデンサ１００は、図１０に示す二種類の内部導体１１４、１１６をそれぞれ設置した一対のセラミック層１１２Ａが交互に積層されて、誘電体素体１１２が形成される構造となっている。
【０００９】
また、これら二種類の内部導体１１４、１１６は、誘電体素体１１２の相互に対向する二つの側面１１２Ｂ、１１２Ｃにそれぞれ引き出されていて、内部導体１１４に接続される端子電極１１８及び、内部導体１１６に接続される端子電極１２０が、図９に示す積層コンデンサ１００の相互に対向する側面１１２Ｂ、１１２Ｃにそれぞれ設置されている。
【００１０】
つまり、ＥＳＬを低減する既存の方策として、図９に示すように、一対の端子電極１１８、１２０間を繋ぐ方向に沿った誘電体素体１１２の辺の長さ寸法Ｌよりも、端子電極１１８、１２０の幅方向に沿った誘電体素体１１２の辺の長さ寸法Ｗを長くした構造を採用することが考えられた。
【００１１】
これは、積層コンデンサのＥＳＬの大きさが内部導体１１４、１１６の自己インダクタンスに基づくという理由による為である。具体的には、図１０に示すように、内部導体１１４、１１６をそれぞれ広くし且つ短く形成して、端子電極１１８、１２０からの距離を短くすることによって、内部導体１１４、１１６のインダクタンスを小さくしてＥＳＬを低減していた。
【００１２】
しかし、この図９及び図１０に示す積層コンデンサ１００は、図１１に示すように、多層基板１２２の面に対し垂直方向（Ｚ軸方向）に沿ってセラミック層１１２Ａが積層される形で実装されるので、内部導体１１４、１１６の面はこの多層基板１２２の面と水平になる。この為、多層基板１２２の導体部分であるランドパターン１２４から誘電体素体１１２内の内部導体１１４、１１６までの距離が長くなり、  電流ループＥが占める面積が大きくなる結果として、従来の構造では、ループインダクタンスが増加し、これに伴って実効インダクタンスも増加してしまう欠点があった。
【００１３】
以上より、電源の電圧変動を増大させる要因として、コンデンサ自体のＥＳＬだけでなくループインダクタンスがあり、これらＥＳＬとループインダクタンスとの和が実効インダクタンスとして電源の電圧変動に大きく影響する為、  この実効インダクタンスを低減する必要もあることになる。
【００１４】
一方、ループインダクタンスの増加を回避する実装構造として、  図１２に示すものが考えられた。この図に示す実装構造は、積層方向を図１１に示す構造と９０度異ならせて、多層基板１２２の面に沿ったＹ軸方向にセラミック層１１２Ａを積層した構造となるように実装したものである。
【００１５】
つまり、  この積層コンデンサ１００が実装される多層基板１２２の面に対して、内部導体１１４、１１６の面が垂直となる実装構造となり、これに伴って電流ループＥが短くなる結果として、ループインダクタンスを低減するものである。しかし、このような実装構造を用いても、ループインダクタンスを十分に低減することができず、実効インダクタンスが大きいという欠点を取り除くことができなかった。さらに、このような実装構造では、不安定な姿勢で積層コンデンサ１００が実装されることになるので、確実な実装が困難であった。
本発明は上記事実を考慮し、実効インダクタンスを大幅に低減してＣＰＵ用の電源の電圧変動を小さくできる積層コンデンサを提供することを目的とする。
【００１６】
【課題を解決するための手段】
請求項１による積層コンデンサは、誘電体層を積層して直方体形状に形成された誘電体素体と、
誘電体層で隔てられつつそれぞれ誘電体素体内に配置される二種類の内部導体と、
誘電体素体の相互に対向する二つの側面に設けられ且つ、二種類の内部導体の何れかにそれぞれ接続される一対の端子電極と、
を有した積層コンデンサであって、
誘電体層の積層方向に沿った誘電体素体の辺の長さが、この積層方向に沿った辺と交差する一対の端子電極間を繋ぐ方向に沿った誘電体素体の辺の長さよりも長くされたことを特徴とする。
【００１７】
請求項１に係る積層コンデンサによれば、誘電体層を積層して直方体形状に形成された誘電体素体内に、誘電体層を介して隔てられつつ二種類の内部導体がそれぞれ配置され、誘電体素体の相互に対向する二つの側面に設けられた一対の端子電極が、二種類の内部導体の何れかにそれぞれ接続されている。この為、それぞれ端子電極と繋がるこれら二種類の内部導体が、相互に対向しつつ並列に配置されるコンデンサの電極とされている。さらに、誘電体層の積層方向に沿った誘電体素体の辺の長さが、この積層方向に沿った辺と交差する一対の端子電極間を繋ぐ方向に沿った誘電体素体の辺の長さよりも長くされている。
【００１８】
従って、誘電体層の積層方向に沿った誘電体素体の辺の長さが、一対の端子電極間を繋ぐ方向に沿った誘電体素体の辺の長さよりも長くされているので、本請求項の積層コンデンサを基板に実装する際に、基板の面に沿って誘電体層を積層した形で積層コンデンサを実装し易くなる。つまり、  積層コンデンサが実装される基板の面に対して、内部導体の面が垂直となるような構造にし易くなる。そしてこれに伴って、電流ループが短くなる結果として、ループインダクタンスが低減されるようになる。
【００１９】
以上より、本請求項に係る積層コンデンサは、ループインダクタンスが低減されて、実効インダクタンスが大幅に低減されるようになる。この結果、本請求項によれば電源の電圧の振動を確実に抑制できて、ＣＰＵの電源用として最適な積層コンデンサが得られる。
【００２０】
請求項２に係る積層コンデンサによれば、請求項１の積層コンデンサと同様の構成の他に、誘電体素体の相互に対向する二つの側面に向かって引き出される引出部を二種類の内部導体がそれぞれ有し、これらの引出部を介して、二種類の内部導体の一方と端子電極のいずれかが接続されると共に二種類の内部導体の他方と端子電極の他のいずれかが接続されるという構成を有している。
【００２１】
従って、二種類の内部導体が、誘電体素体の相互に対向する二つの側面に向かって引き出される引出部をそれぞれ有したことで、一対の端子電極にそれぞれこの引出部を介して内部導体が接続されるようになる。つまり、本請求項によれば、一対の端子電極が誘電体素体の相互に対向する二つの側面に設けられるという請求項１の構成を確実に達成可能となる。
【００２２】
請求項３に係る積層コンデンサによれば、請求項１及び請求項２の積層コンデンサと同様の構成の他に、二種類の内部導体が、誘電体素体内に複数ずつ配置されたという構成を有している。従って、これら二種類の内部導体をそれぞれ誘電体素体内に複数ずつ配置することで、本請求項に係る積層コンデンサの静電容量が高まるようになる。
【００２３】
請求項４に係る積層コンデンサによれば、請求項１から請求項３の積層コンデンサと同様の構成の他に、誘電体層の積層方向に沿った誘電体素体の辺の長さをＷとし、一対の端子電極間を繋ぐ方向に沿った誘電体素体の辺の長さをＬとした時に、Ｌ／Ｗ比が０．５〜０．８の範囲とされ且つ、回路基板の面に対して内部導体の面が垂直に配置されるという構成を有している。つまり、実測値から、内部導体を基板に対して垂直に配置し、Ｌ／Ｗ比を０．５〜０．８の範囲とすることで、ＥＳＬの値が低くなった。
【００２４】
【発明の実施の形態】
以下、本発明に係る積層コンデンサの一実施の形態を図面に基づき説明する。本実施の形態に係る積層コンデンサである積層セラミックコンデンサ（以下単に、積層コンデンサと言う）１０を図１から図４に示す。これらの図に示すように、誘電体シートであるセラミックグリーンシートを複数枚積層した積層体を焼成することで得られた直方体形状の焼結体である誘電体素体１２を主要部として、この積層コンデンサ１０が構成されている。
【００２５】
この誘電体素体１２内の所定の位置には、図１に示すように、面状の内部導体１４が配置されており、誘電体素体１２内において誘電体層とされるセラミック層１２Ａを隔てた内部導体１４の奥側には、同じく面状の内部導体１６が配置されている。この為、これら内部導体１４及び内部導体１６が誘電体素体１２内においてセラミック層１２Ａで隔てられつつ相互に対向して配置されることになる。
【００２６】
つまり、本実施の形態では、焼成後の誘電体シートであるセラミック層１２Ａがそれぞれの間に挟まれつつ、内部導体１４及び内部導体１６が順に誘電体素体１２内に配置されており、さらに内部導体１６の奥側には、図１及び図３に示すように、上記と同じ順序でこれら２層の電極が繰返されてこれらの組が、例えば計１００組程度配置されている。
【００２７】
そして、これら内部導体１４及び内部導体１６の中心は、誘電体素体１２の中心とほぼ同位置に配置されており、また、内部導体１４及び内部導体１６の縦横寸法は、対応する誘電体素体１２の辺の長さより小さくされている。尚、これらそれぞれ略長方形に形成された内部導体１４、１６の材質としては、卑金属材料であるニッケル、ニッケル合金、銅或いは、銅合金が考えられるだけでなく、これらの金属を主成分とする材料が考えられる。
【００２８】
さらに、図１及び図３に示すように、内部導体１４の左面部分から誘電体素体１２の左側の側面１２Ｃに向けて、セラミック層１２Ａの全幅で引出部１４Ｂが引き出されており、また、内部導体１６の右面部分から誘電体素体１２の右側の側面１２Ｃに向けて、セラミック層１２Ａの全幅で引出部１６Ｂが引き出されている。
【００２９】
つまり、誘電体素体１２の相互に対向する二つの側面１２Ｃに向かって引き出される引出部１４Ｂ、１６Ｂを二種類の内部導体１４、１６が、それぞれ有していることになる。図２に示すように、これら相互に対向する二つの側面１２Ｃの内の左側の側面１２Ｃには、引出部１４Ｂを介して内部導体１４に接続される端子電極２４が配置されており、また、右側の側面１２Ｃには、引出部１６Ｂを介して内部導体１６に接続される端子電極２６が配置されている。
以上より、本実施の形態の積層コンデンサ１０では、直方体である六面体形状とされる誘電体素体１２の４つの側面１２Ｂ、１２Ｃの内の左右の二つ側面１２Ｃに端子電極２４、２６がそれぞれ配置されることになる。
【００３０】
一方、図２に示すように、セラミック層１２Ａの積層方向（Ｙ軸方向）に沿った誘電体素体１２の辺の長さＷは、この積層方向に沿った辺と交差する一対の端子電極２４、２６間を繋ぐ方向（Ｘ軸方向）に沿った誘電体素体１２の辺の長さＬよりも、長くされている。例えば本実施の形態では、長さＬが１．２５ｍｍであり、また長さＷが２．０ｍｍとなっている。
【００３１】
そして、各内部導体１４、１６がコンデンサの電極となるように、端子電極２４が例えばＣＰＵの電極に接続されると共に、端子電極２６が例えば接地側に接続されるようになっていて、これら隣り合う端子電極同士が相互に逆の極性で使用される形となっている。具体的には、図４に示す多層基板１２２に対して内部導体１４、１６を垂直に配置しつつ積層コンデンサ１０が半田付けされて、多層基板１２２のランドパターン１２４とこれら端子電極２４、２６が接続されている。
【００３２】
次に、本実施の形態に係る積層コンデンサ１０の作用を説明する。
本実施の形態に係る積層コンデンサ１０によれば、それぞれセラミック層１２Ａとなる複数の誘電体シートが積層されて直方体形状に形成される誘電体素体１２内に、これらセラミック層１２Ａ間に挟まれる形で二種類の内部導体１４、１６がそれぞれ配置される構成を有している。この為、これら二種類の内部導体１４、１６が、相互に対向しつつ並列に配置されるコンデンサの電極とされている。
【００３３】
また、誘電体素体１２の相互に対向する二つの側面１２Ｃに向かってそれぞれ引き出される引出部１４Ａ、１６Ａを二種類の内部導体１４、１６がそれぞれ有し、これらの引出部１４Ａ、１６Ａを介して二種類の内部導体１４、１６の何れかにそれぞれ接続される一対の端子電極２４、２６が、誘電体素体１２の相互に対向する二つの側面１２Ｃに設けられている。
【００３４】
さらに、セラミック層１２Ａの積層方向（図２のＹ軸方向）に沿った誘電体素体１２の辺の長さＷが、この積層方向に沿った辺と交差する方向に沿った一対の端子電極２４、２６間を繋ぐ方向（図２のＸ軸方向）に沿った誘電体素体１２の辺の長さＬよりも長くされている。
【００３５】
従って、セラミック層１２Ａの積層方向に沿った辺の長さＷが、一対の端子電極２４、２６間を繋ぐ方向に沿った辺の長さＬよりも長くされているので、本実施の形態の積層コンデンサ１０を図４に示す多層基板１２２に実装する際に、多層基板１２２の面に沿ってセラミック層１２Ａを積層した形で積層コンデンサ１０を実装し易くなる。つまり、  本実施の形態では、積層コンデンサ１０が実装される多層基板１２２の面に対して、内部導体１４、１６の面が垂直となるような構造となる。そしてこれに伴って、電流ループが短くなる結果として、ループインダクタンスが低減されるようになる。
【００３６】
以上より、本実施の形態に係る積層コンデンサ１０は、ループインダクタンスが低減されて、実効インダクタンスが大幅に低減されるようになる。この結果、本実施の形態によれば、電源の電圧の振動を確実に抑制できて、ＣＰＵの電源用として最適な積層コンデンサ１０となる。さらに、本実施の形態では、二種類の内部導体１４、１６が、誘電体素体１２内に複数ずつ配置されているので、積層コンデンサ１０の静電容量が高まるようにもなる。
【００３７】
次に、ネットワークアナライザを用いて、以下の各試料のＳパラメータのＳ２１特性を測定し、各試料の減衰特性をそれぞれ求めた。まず、各試料となるサンプルの内容を説明する。つまり、図９に示す積層コンデンサを従来例とし、図２に示す一実施の形態に係る積層コンデンサを実施例とした。
【００３８】
ここで、減衰特性の実測値と図７に示す積層コンデンサ１００内の等価回路の減衰量とが合致するように、等価回路の定数を算出した。そして、Ｓ２１のパラメータからインピーダンスパラメータに変換したグラフを図５に示す。この結果、各試料のインピーダンス特性のデータから、約５ＭＨｚ以上の高周波数の帯域における実施例のインピーダンスが、従来例に比べて少なくなっていることが分かる。この為、このデータによって高周波特性の改善が実施例に見られることが理解できる。他方、算出したＥＳＬに関しても、従来例の４７４ｐＨに比べて実施例は２１５ｐＨと大幅に低減されており、本発明の効果がこれらの値によっても実証されることが確認できた。
【００３９】
ここで用いた各試料の寸法に関し、図９及び図２に示す長さＷ及び長さＬは、従来例及び実施例共にＬ＝１．２５ｍｍ、Ｗ＝２．０ｍｍであった。また、試験に用いた各試料の静電容量は、従来例が９．２Ｆであり、実施例が９．６Ｆであった。
【００４０】
次に、実施例の長さＬと長さＷとの寸法比であるＬ／Ｗ比の値を変化させた各試料を作製し、これら各試料のＥＳＬの値を求め、Ｌ／Ｗ比の値とＥＳＬの値との関係を図６のグラフに示した。この図のグラフより、内部導体１４、１６を基板に対して垂直に配置し且つ、ＥＳＬの値が低い寸法比Ｌ／Ｗの値を０．５〜０．８の範囲とすることが考えられる。
【００４１】
尚、上記実施の形態に係る積層コンデンサ１０では、二種類の内部導体を有する構造とされているが、層数は実施の形態に示された数に限定されずさらに多数としても良い。
【００４２】
【発明の効果】
本発明によれば、実効インダクタンスを大幅に低減してＣＰＵ用の電源の電圧変動を小さくできる積層コンデンサを提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る積層コンデンサの分解斜視図である。
【図２】本発明の一実施の形態に係る積層コンデンサを示す斜視図である。
【図３】図２の３−３矢視線断面図である。
【図４】本発明の一実施の形態に係る積層コンデンサの実装構造を示す断面図である。
【図５】各試料のインピーダンス特性を表すグラフを示した図である。
【図６】Ｌ／Ｗの値とＥＳＬの値との関係を示したグラフを表す図である。
【図７】従来例の積層コンデンサを採用した回路図である。
【図８】従来例の積層コンデンサを採用した回路における電流変動と電圧変動との関係を表すグラフを示した図である。
【図９】従来例に係る積層コンデンサを示す斜視図である。
【図１０】従来例に係る積層コンデンサの内部導体の部分を示す分解斜視図である。
【図１１】従来例に係る積層コンデンサの第１の実装構造を示す断面図である。
【図１２】従来例に係る積層コンデンサの第２の実装構造を示す断面図である。
【符号の説明】
１０          積層コンデンサ
１２          誘電体素体
１２Ｂ        側面
１２Ｃ        側面
１４          内部導体
１６          内部導体
２４          端子電極
２６          端子電極
【図１】
2004296940.tif 000003
【図２】
2004296940.tif 000004
【図３】
2004296940.tif 000005
【図４】
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【図５】
2004296940.tif 000007
【図６】
2004296940.tif 000008
【図７】
2004296940.tif 000009
【図８】
2004296940.tif 000010
【図９】
2004296940.tif 000011
【図１０】
2004296940.tif 000012
【図１１】
2004296940.tif 000013
【図１２】
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