(57)【要約】      （修正有）【課題】金属や金属シリサイドに置換した配線層を有する半導体装置の製造方法に関し、ゲート電極形成過程及びその後の熱処理工程において、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極との間における構成材料の相互拡散を効果的に防止しうる半導体装置の製造方法を提供する。【解決手段】ダミー電極２２ｎ及びダミー電極２２ｐを形成する工程と、ダミー電極２２ｐ上に金属膜３２を選択的に形成する工程と、第１の温度の温度で熱処理を行い、前記ダミー電極２２ｐを構成する被置換材料が金属膜３２の構成材料を含む材料に置換してなる電極３４ｂを形成する工程と、ダミー電極２２ｎ上に金属膜を形成する工程と、第１の温度よりも低く電極３４ｂと金属膜との間で構成材料の相互拡散が生じない第２の温度で熱処理を行い、ダミー電極２２ｎを構成する被置換材料が金属膜の構成材料を含む材料に置換してなる電極を形成する工程とを有する。【選択図】図５
2004221226.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、金属を含む材料による置換が可能な被置換材料よりなる第１のダミー電極及び第２のダミー電極を形成する工程と、
前記第１のダミー電極上に、第１の金属材料よりなる第１の金属膜を選択的に形成する工程と、
第１の温度において熱処理を行うことにより、前記第１のダミー電極を構成する前記被置換材料が前記第１の金属材料又は前記第１の金属材料の化合物に置換してなる第１の電極を形成する工程と、
前記第２のダミー電極上に、第２の金属材料よりなる第２の金属膜を形成する工程と、
前記第１の温度よりも低く前記第１の電極と前記第２の金属膜との間で構成材料の相互拡散が生じない第２の温度において熱処理を行うことにより、前記第２のダミー電極を構成する前記被置換材料が前記第２の金属材料又は前記第２の金属材料の化合物に置換してなる第２の電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に、金属を含む材料による置換が可能な被置換材料よりなる第１のダミー電極及び第２のダミー電極を形成する工程と、
前記第２のダミー電極上に、保護膜を選択的に形成する工程と、
前記第１のダミー電極上及び前記保護膜上に、第１の金属材料よりなる第１の金属膜を形成する工程と、
第１の温度において熱処理を行うことにより、前記第１のダミー電極を構成する前記被置換材料が前記第１の金属材料又は前記第１の金属材料の化合物に置換してなる第１の電極を形成する工程と、
前記保護膜を除去する工程と、
前記第２のダミー電極上に、第２の金属材料よりなる第２の金属膜を形成する工程と、
前記第１の温度よりも低く前記第１の電極と前記第２の金属膜との間で構成材料の相互拡散が生じない第２の温度において熱処理を行うことにより、前記第２のダミー電極を構成する前記被置換材料が前記第２の金属材料又は前記第２の金属材料の化合物に置換してなる第２の電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上に、金属を含む材料による置換が可能な被置換材料よりなる第１のダミー電極及び第２のダミー電極を形成する工程と、
前記第１のダミー電極を選択的に除去する工程と、
前記第１のダミー電極が形成された領域に、第１の金属材料又は前記第１の金属材料の化合物よりなる導電膜を選択的に形成し、前記導電膜よりなる第１の電極を形成する工程と、
前記第２のダミー電極上に、前記第１の電極との間で構成材料の相互拡散が生じない第２の金属材料よりなる第２の金属膜を形成する工程と、
熱処理を行うことにより、前記第２のダミー電極を構成する前記被置換材料が前記第２の金属材料又は前記第２の金属材料の化合物に置換してなる第２の電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第２の金属膜を形成する工程では、前記第２の電極上に選択的に前記第２の金属膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第２の金属膜を形成する工程では、前記第１の電極上に延在して前記第２の金属膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上に、金属を含む材料による置換が可能な被置換材料よりなる第１のダミー電極及び第２のダミー電極を形成する工程と、
前記第１のダミー電極及び前記第２のダミー電極が形成された領域に、第１の金属材料よりなる第１の金属膜を形成する工程と、
前記第１のダミー電極が形成された領域に、第２の金属材料よりなる第２の金属膜を選択的に形成する工程と、
熱処理を行うことにより、前記第１のダミー電極を構成する前記被置換材料が前記第１の金属材料又は前記第１の金属材料の化合物に置換してなる第１の電極と、前記第２のダミー電極を構成する前記被置換材料が前記第１の金属材料と前記第２の金属材料との合金又は前記合金と前記被置換材料との化合物に置換してなる第２の電極とを同時に形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記第２の電極を形成する工程の後に、前記第２の金属膜をパターニングして配線層を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上に、第１の不純物を含むシリコンよりなる第１のダミー電極と、前記第１の不純物とは異なる第２の不純物を含むシリコンよりなる第２のダミー電極とを形成する工程と、
前記第１のダミー電極上及び前記第２のダミー電極上に、金属膜を形成する工程と、
前記第１のダミー電極及び前記第２のダミー電極を前記金属膜と反応させることにより、前記第１のダミー電極が金属シリサイドに置換してなり、前記第１の不純物が添加された第１のゲート電極と、前記第２のダミー電極が金属シリサイドに置換してなり、前記第２の不純物が添加された第２のゲート電極とを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項１乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記第１のダミー電極及び前記第２のダミー電極を形成する工程では、前記第１のダミー電極及び前記第２のダミー電極を連続する１つのパターンにより形成する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記第１のダミー電極及び前記第２のダミー電極を形成する工程の後に、絶縁膜を形成する工程と、前記第１のダミー電極及び前記第２のダミー電極の上面が露出するまで前記絶縁膜を平坦に除去する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、金属や金属シリサイドに置換した配線層を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来より、ＭＯＳＦＥＴのゲート電極材料には、多結晶シリコンとタングステン（Ｗ）やコバルト（Ｃｏ）のシリコン化合物（金属シリサイド）との積層構造（ポリサイド構造）が広く用いられてきた。ポリサイド構造は、下層の多結晶シリコンにより良好なＭＯＳ特性を得ることができるとともに、上層の金属シリサイドによりゲート抵抗を低抵抗化することができるというメリットを有する。また、ソース／ドレイン拡散層を形成するための活性化熱処理に耐えうる高融点材料でもあるため、ソース／ドレイン拡散層をゲート電極に自己整合的に形成することもできる。
【０００３】
しかしながら、近年の集積回路の高集積化は著しく、これに伴ってゲート電極の寸法も縮小化されている。このため、ポリサイド構造のゲート電極ではこれ以上の高速化の要求に応えることは困難となっており、より低抵抗の材料によりゲート電極を形成することが望まれている。
【０００４】
このような背景において、ソース／ドレイン拡散層を自己整合的に形成しうるとともにゲート電極を金属材料により形成する技術が、例えば特許文献１乃至４に記載されている。特許文献１乃至４には、多結晶シリコンからなるダミーゲート電極に自己整合でソース／ドレイン拡散層を形成した後、ダミーゲート電極を構成する多結晶シリコンを熱処理によってアルミに置換することにより、アルミよりなるゲート電極を形成する技術、並びに、ダミーゲート電極に自己整合でソース／ドレイン拡散層を形成した後、ダミーゲート電極を除去し、ダミーゲート電極が形成されていた領域に金属材料を埋め込むことにより、金属よりなるゲート電極を形成する技術が開示されている。
【０００５】
アルミ、タングステン、モリブデン、チタン、タンタル等の各種金属材料は、金属シリサイドと比較してその比抵抗が１／１０〜１／１００程度であり、０．１μｍ以降の微細なＭＯＳＦＥＴのゲート電極材料として有用である。ポリサイド構造ではなく単層の金属シリサイドを用いることによっても、ゲート電極の抵抗値の低減に対しては効果的である。また、金属や金属シリサイドによりゲート電極を形成する場合、多結晶シリコンによりゲート電極を形成した場合に見られるようなゲート電極の空乏化は生じないため、ゲート容量の低減、すなわち信号遅延時間の短縮を図ることができるというメリットもある。
【０００６】
上記特許文献１では、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴに対し、各々の動作特性（仕事関数）に合致した金属をゲート電極に適用する方法が提案されている。
【０００７】
【特許文献１】
特開平１１−２５１５９５号公報
【特許文献２】
特開平１１−２６１０６３号公報
【特許文献３】
特開２００１−０２４１８７号公報
【特許文献４】
特開２００１−２７４３７９号公報
【特許文献５】
特開平１０−１２５６７７号公報
【非特許文献１】
Ｓ．Ｐ．Ｍｕｒａｒｋａ，  Ｓｉｌｉｃｉｄｅｓ  ｆｏｒ  ＶＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎｓ，  Ａｃａｄｅｍｉｃ  Ｐｒｅｓｓ，  ＩＮＣ．，  ｐｐ．  ８８−９５
【非特許文献２】
Ｍｉｎｇ  Ｑｕｉｎ  ｅｔ  ａｌ．，  Ｊｏｕｒｎａｌ  ｏｆ  Ｔｈｅ  Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ  Ｓｏｃｉｅｔｙ，  １４８  （５），  ｐｐ．  Ｇ２７１−Ｇ２７４  （２００１）
【０００８】
【発明が解決しようとする課題】
消費電力及び高速理論回路に用いられる代表的なトランジスタに、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを結合させた相補型金属酸化物半導体（ＣＭＯＳ）トランジスタがある。ＣＭＯＳトランジスタでは、高集積化の効率を図るため、１本のゲート電極を両ＭＯＳＦＥＴのゲート電極で共用している。ＳＲＡＭに代表されるような高集積を必要とする論理回路では、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとが極めて近い距離に隣接する。例えば、０．１μｍのデザインルールで作成されるＣＭＯＳトランジスタでは、０．２μｍ以下の距離で近接するＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを異種金属からなる１本のゲート電極で結線することになる。
【０００９】
しかしながら、ゲート電極形成後の多層配線工程では４００℃を越える熱処理が幾度も加わるため、異種金属を結合してなる１本のゲート電極を形成した場合、ゲート電極形成後の熱処理によってＮ型ＭＯＳＦＥＴのゲート電極を構成する金属材料とＰ型ＭＯＳＦＥＴのゲート電極を構成する金属材料とが相互拡散する虞がある。このような相互拡散が生じると、ゲート電極を構成する金属材料の組成が変化して所望の仕事関数からずれてしまい、動作特性の制御が困難であった。
【００１０】
本発明の目的は、ゲート電極形成過程及びその後の熱処理工程において、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極との間における構成材料の相互拡散を効果的に防止しうる半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的は、半導体基板上に、金属を含む材料による置換が可能な被置換材料よりなる第１のダミー電極及び第２のダミー電極を形成する工程と、前記第１のダミー電極上に、第１の金属材料よりなる第１の金属膜を選択的に形成する工程と、第１の温度において熱処理を行うことにより、前記第１のダミー電極を構成する前記被置換材料が前記第１の金属材料又は前記第１の金属材料の化合物に置換してなる第１の電極を形成する工程と、前記第２のダミー電極上に、第２の金属材料よりなる第２の金属膜を形成する工程と、前記第１の温度よりも低く前記第１の電極と前記第２の金属膜との間で構成材料の相互拡散が生じない第２の温度において熱処理を行うことにより、前記第２のダミー電極を構成する前記被置換材料が前記第２の金属材料又は前記第２の金属材料の化合物に置換してなる第２の電極を形成する工程とを有することを特徴とする半導体装置の製造方法によって達成される。
【００１２】
また、上記目的は、半導体基板上に、金属を含む材料による置換が可能な被置換材料よりなる第１のダミー電極及び第２のダミー電極を形成する工程と、前記第２のダミー電極上に、保護膜を選択的に形成する工程と、前記第１のダミー電極上及び前記保護膜上に、第１の金属材料よりなる第１の金属膜を形成する工程と、第１の温度において熱処理を行うことにより、前記第１のダミー電極を構成する前記被置換材料が前記第１の金属材料又は前記第１の金属材料の化合物に置換してなる第１の電極を形成する工程と、前記保護膜を除去する工程と、前記第２のダミー電極上に、第２の金属材料よりなる第２の金属膜を形成する工程と、前記第１の温度よりも低く前記第１の電極と前記第２の金属膜との間で構成材料の相互拡散が生じない第２の温度において熱処理を行うことにより、前記第２のダミー電極を構成する前記被置換材料が前記第２の金属材料又は前記第２の金属材料の化合物に置換してなる第２の電極を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００１３】
また、上記目的は、半導体基板上に、金属を含む材料による置換が可能な被置換材料よりなる第１のダミー電極及び第２のダミー電極を形成する工程と、前記第１のダミー電極を選択的に除去する工程と、前記第１のダミー電極が形成された領域に、第１の金属材料又は前記第１の金属材料の化合物よりなる導電膜を選択的に形成し、前記導電膜よりなる第１の電極を形成する工程と、前記第２のダミー電極上に、前記第１の電極との間で構成材料の相互拡散が生じない第２の金属材料よりなる第２の金属膜を形成する工程と、熱処理を行うことにより、前記第２のダミー電極を構成する前記被置換材料が前記第２の金属材料又は前記第２の金属材料の化合物に置換してなる第２の電極を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００１４】
また、上記目的は、半導体基板上に、金属を含む材料による置換が可能な被置換材料よりなる第１のダミー電極及び第２のダミー電極を形成する工程と、前記第１のダミー電極及び前記第２のダミー電極が形成された領域に、第１の金属材料よりなる第１の金属膜を形成する工程と、前記第１のダミー電極が形成された領域に、第２の金属材料よりなる第２の金属膜を選択的に形成する工程と、熱処理を行うことにより、前記第１のダミー電極を構成する前記被置換材料が前記第１の金属材料又は前記第１の金属材料の化合物に置換してなる第１の電極と、前記第２のダミー電極を構成する前記被置換材料が前記第１の金属材料と前記第２の金属材料との合金又は前記合金と前記被置換材料との化合物に置換してなる第２の電極とを同時に形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００１５】
また、上記目的は、半導体基板上に、シリコンよりなり第１の不純物を含む第１のダミー電極と、シリコンよりなり前記第１の不純物とは異なる第２の不純物を含む第２のダミー電極とを形成する工程と、前記第１のダミー電極上及び前記第２のダミー電極上に、金属膜を形成する工程と、前記第１のダミー電極及び前記第２のダミー電極を前記金属膜と反応させることにより、前記第１のダミー電極が金属シリサイドに置換してなり、前記第１の不純物が添加された第１のゲート電極と、前記第２のダミー電極が金属シリサイドに置換してなり、前記第２の不純物が添加された第２のゲート電極とを形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【００１６】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図６を用いて説明する。
【００１７】
図１は本実施形態による半導体装置の構造を示す平面図、図２は本実施形態による半導体装置の構造を示す概略断面図、図３乃至図６は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１８】
はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。なお、図２は、図１のＡ−Ａ′線及びＢ−Ｂ′線に沿った断面図である。図２では、便宜上、中央の素子分離膜１２により画定された図面左側の素子領域にＮ型トランジスタ形成領域（Ａ−Ａ′線断面図）を表し、図面右側の素子領域にＰ型トランジスタ形成領域（Ｂ−Ｂ′線断面）を表すものとする。
【００１９】
シリコン基板１０上には、素子領域を画定する素子分離膜１２が形成されている。Ｎ型トランジスタ形成領域のシリコン基板１０内には、Ｐウェル１４が形成されている。Ｎ型トランジスタ形成領域のシリコン基板１０上には、ゲート絶縁膜１８を介して、アルミよりなるゲート電極３４ａが形成されている。ゲート電極３４ａの両側のシリコン基板１０内には、ソース／ドレイン拡散層２８ｎが形成されている。こうして、Ｎ型トランジスタ形成領域には、ゲート電極３４ａ及びソース／ドレイン拡散層２８ｎを有するＮ型トランジスタが形成されている。
【００２０】
Ｐ型トランジスタ形成領域のシリコン基板１０上には、Ｎウェル１６が形成されている。Ｐ型トランジスタ形成領域のシリコン基板１０上には、ゲート絶縁膜１８を介して、モリブデンシリサイドよりなるゲート電極３４ｂが形成されている。ゲート電極３４ｂの両側のシリコン基板１０内には、ソース／ドレイン拡散層２８ｐが形成されている。こうして、Ｐ型トランジスタ形成領域には、ゲート電極３４ｂ及びソース／ドレイン拡散層２８ｐを有するＰ型トランジスタが形成されている。
【００２１】
なお、Ｎ型トランジスタのゲート電極３４ａと、Ｐ型トランジスタのゲート電極３４ｂとは、図１に示すように、１つのパターンにより形成されている。
【００２２】
このように、本実施形態による半導体装置は、Ｎ型トランジスタのゲート電極３４ａがアルミにより構成され、Ｐ型トランジスタのゲート電極３４ｂがモリブデンシリサイドにより構成され、ゲート電極３４ａとゲート電極３４ｂとが１つのパターンにより形成されていることに主たる特徴がある。
【００２３】
Ｎ型トランジスタのゲート電極３４ａをアルミにより構成することにより、ゲート配線を低抵抗化することができ、Ｎ型トランジスタの高速化を図ることができる。アルミの仕事関数は、Ｎ型トランジスタのゲート電極として好適でもある。また、Ｐ型トランジスタのゲート電極３４ｂをモリブデンシリサイドにより構成することにより、ゲート配線を低抵抗化することができ、Ｐ型トランジスタの高速化を図ることができる。モリブデンシリサイドの仕事関数は、Ｐ型トランジスタのゲート電極として好適でもある。
【００２４】
モリブデンシリサイド中におけるアルミ原子の拡散速度は極めて遅い。また、モリブデンシリサイドは熱的に安定な化合物であるため、モリブデンシリサイド中のシリコン原子やモリブデン原子がアルミ中に拡散することもない。したがって、ゲート電極３４ａ，３４ｂ間における構成材料の相互拡散は極めて小さく、ＣＭＯＳトランジスタの形成のためにゲート電極３４ａ，３４ｂを１つのパターンにより形成した場合であっても、多層配線形成工程等における熱処理によりゲート電極３４ａ，３４ｂの仕事関数が変化することを防止することができる。
【００２５】
次に、本実施形態による半導体装置の製造方法について図３乃至図６を用いて説明する。
【００２６】
まず、ｐ型シリコン基板１０に、例えばＳＴＩ法により、素子領域を画定する素子分離膜１２を形成する。なお、図３乃至図６は、図２の断面に相当する工程断面図であり、中央の素子分離膜１２により画定された図面右側の素子領域にＮ型トランジスタ形成領域を、図面左側の素子領域にＰ型トランジスタ形成領域を記載している。
【００２７】
次いで、イオン注入により、Ｎ型トランジスタ形成領域にＰウェル１４を形成し、Ｐ型トランジスタ形成領域にＮウェル１６を形成する（図３（ａ））。なお、ウェルの形成とともに、閾値制御のためのイオン注入やパンチスルー防止のための不純物領域を形成するためのイオン注入を行ってもよい。
【００２８】
次いで、熱酸化法によりシリコン基板１０の表面を熱酸化し、素子領域上に例えばシリコン酸化膜よりなるゲート絶縁膜１８を形成する（図３（ｂ））。なお、ゲート絶縁膜１８は、シリコン窒化酸化膜、シリコン窒化膜、アルミナ膜、Ｔａ２Ｏ５，Ｌａ２Ｏ３，ＨｆＯ２，ＺｒＯ２，シリケートＺｒＡｌｘＯｙ，アルミネートＨｆＡｌｘＯｙ等の高誘電率膜、その他の絶縁膜により形成してもよい。
【００２９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０ｎｍの多結晶シリコン膜２０を堆積する（図３（ｃ））。シリコンは、アルミ等の金属材料による置換が可能な被置換材料である。なお、多結晶シリコン膜の代わりに、アルミ置換が可能な他の材料、例えばゲルマニウム（Ｇｅ）膜、ＳｉＧｅ膜等を形成してもよい。
【００３０】
次いで、フォトリソグラフィー及びドライエッチングにより、多結晶シリコン膜２０をパターニングし、Ｎ型トランジスタ形成領域に多結晶シリコン膜２０よりなるダミーゲート電極２２ｎを形成し、Ｐ型トランジスタ形成領域に多結晶シリコン膜２０よりなるダミーゲート電極２２ｐを形成する。なお、ダミーゲート電極２２ｎ，２２ｐは、例えば高さを５０ｎｍ、幅（ゲート長）を４０ｎｍとする。
【００３１】
次いで、ダミーゲート電極２２ｎをマスクとして、Ｎ型トランジスタ形成領域に例えば砒素（Ａｓ）イオンをイオン注入し、ダミーゲート電極２２ｎの両側のシリコン基板１０内に、ＬＤＤ構造の低濃度不純物領域或いはエクステンションソース／ドレイン構造のエクステンション領域となる不純物拡散領域２４ｎを形成する。
【００３２】
同様にして、ダミーゲート電極２２ｐをマスクとして、Ｐ型トランジスタ形成領域に例えばボロンイオンをイオン注入し、ダミーゲート電極２２ｐの両側のシリコン基板１０内に、ＬＤＤ構造の低濃度不純物領域或いはエクステンションソース／ドレイン構造のエクステンション領域となる不純物拡散領域２４ｐを形成する（図４（ａ））。
【００３３】
次いで、例えばＣＶＤ法により例えば膜厚１００ｎｍのシリコン窒化膜を堆積した後、このシリコン酸化膜をエッチバックし、ダミーゲート電極２２ｎ，２２ｐの側壁部分に、シリコン窒化膜よりなる側壁絶縁膜２６を形成する。
【００３４】
次いで、ダミーゲート電極２２ｎ及び側壁絶縁膜２６をマスクとして、Ｎ型トランジスタ形成領域に例えば砒素（Ａｓ）イオンをイオン注入し、ダミーゲート電極２０ｎ及び側壁絶縁膜２６の両側のシリコン基板１０内に、高濃度のソース／ドレイン不純物領域を形成する。
【００３５】
同様にして、ダミーゲート電極２２ｐ及び側壁絶縁膜２６をマスクとして、Ｐ型トランジスタ形成領域に例えば弗化ボロン（ＢＦ２）イオンをイオン注入し、ダミーゲート電極２２ｐ及び側壁絶縁膜２６の両側のシリコン基板１０内に、高濃度のソース／ドレイン不純物領域を形成する。
【００３６】
次いで、所定の熱処理を行い注入した不純物を活性化し、ダミーゲート電極２２ｎの両側のシリコン基板１０内にＬＤＤ構造或いはエクステンションＳ／Ｄ構造を有するＮ型のソース／ドレイン拡散層２８ｎを形成し、ダミーゲート電極２２ｐの両側のシリコン基板１０内にＬＤＤ構造或いはエクステンションＳ／Ｄ構造を有するＰ型のソース／ドレイン拡散層２８ｐを形成する（図４（ｂ））。
【００３７】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚３００ｎｍのシリコン酸化膜を形成する。
【００３８】
次いで、例えばＣＭＰ法により、ダミーゲート電極２２ｎ，２２ｐの上面が露出するまでシリコン酸化膜を平坦に除去し、シリコン酸化膜よりなる層間絶縁膜３０を形成する（図４（ｃ））。なお、ダミーゲート電極２２ｎ，２２ｐの単位面積あたりの占有率が場所によって大きく異なる場合、研磨分布が悪化してダミーゲート電極の高さばらつきが大きくなる。したがって、ダミーゲート電極２２ｎ，２２ｐの占有率をできるだけ等しくし、チップ内のパターン依存を少なくすることが望ましい。
【００３９】
次いで、層間絶縁膜３０上に、例えばスパッタ法により、例えば膜厚２００ｎｍのモリブデン（Ｍｏ）膜３２を堆積する。
【００４０】
次いで、フォトリソグラフィー及びドライエッチングにより、モリブデン膜３２をパターニングし、モリブデン膜３２をダミーゲート電極２２ｐ上に選択的に残存させる（図５（ａ））。この際、パターニングしたモリブデン膜３２が、Ｎ型トランジスタ形成領域の素子領域上に延在しないようにする。
【００４１】
なお、モリブデン膜３２をパターニングする代わりに、例えば後述の第５及び第６実施形態に示すように、ダミーゲート電極２２ｎ上を覆う保護膜（シリコン酸化膜３８，５４）を形成するようにしてもよい。
【００４２】
次いで、窒素雰囲気中で、５００〜７００℃の温度範囲、例えば５５０℃において１０分間の熱処理を行う。この熱処理により、ダミーゲート電極２２ｐとモリブデン膜３２との界面からシリサイド化反応が進行し、多結晶シリコンよりなるダミーゲート電極２２ｐは、モリブデンシリサイド（ＭｏＳｉｘ）よりなるゲート電極３４ｂに置換される（図５（ｂ））。
【００４３】
次いで、例えばＣＭＰ法により、層間絶縁膜３０の上面が露出するまでモリブデン膜３２を研磨し、層間絶縁膜３０上のモリブデン膜３２を除去する（図５（ｃ））。なお、ＣＭＰ法を用いる代わりに、ドライエッチングやウェットエッチングによりモリブデン膜３２を除去するようにしてもよい。
【００４４】
次いで、例えばスパッタ法により、層間絶縁膜３０上に、例えば膜厚４００ｎｍのアルミ膜３６を形成する。
【００４５】
次いで、フォトリソグラフィー及びドライエッチングにより、アルミ膜３６をパターニングし、アルミ膜３６をダミーゲート電極２２ｎ上に選択的に残存させる（図６（ａ））。
【００４６】
次いで、窒素雰囲気中で、３５０〜５００℃の温度範囲、例えば４００℃において、３０分間の熱処理を行う。この熱処理により、ダミーゲート電極２２ｎとアルミ膜３６との界面から反応が進行し、多結晶シリコンよりなるダミーゲート電極２２ｎは、アルミよりなるゲート電極３４ａに置換される（図６（ｂ））。
【００４７】
この際、モリブデンシリサイド中におけるアルミ原子の拡散速度は非常に遅いため、ダミーゲート電極２２ｎをアルミに置換する際の熱処理においてゲート電極３４ｂ中にアルミ原子が拡散し、ゲート電極３４ｂの仕事関数に影響を及ぼすことはない。また、後の多層配線工程で加わる熱処理においても、アルミ原子がモリブデンシリサイド中に拡散することはない。また、モリブデンシリサイドは熱的に安定な化合物であり、モリブデン原子やシリコン原子がアルミ中に拡散することもない。したがって、Ｎ型トランジスタ及びＰ型トランジスタは、それぞれが所望の仕事関数を有する材料によりゲート電極３４ａ，３４ｂが形成されるため、ＣＭＯＳトランジスタの動作を高精度に制御することが可能となる。
【００４８】
次いで、例えばＣＭＰ法により、層間絶縁膜３０の上面が露出するまでアルミ膜３６を研磨し、層間絶縁膜３０上のアルミ膜３６を除去する（図６（ｃ））。なお、ＣＭＰ法を用いる代わりに、ドライエッチングやウェットエッチングによりアルミ膜３６を除去するようにしてもよい。
【００４９】
なお、ダミーゲート電極２２ｐをモリブデンシリサイドに置換するための一連のプロセスは、ダミーゲート電極２２ｎをアルミに置換するための一連のプロセスよりも先に行うことが望ましい。熱処理温度が高いプロセスを先に行うことにより、両金属材料間の相互拡散を効果的に抑制できるからである。
【００５０】
このように、本実施形態によれば、Ｎ型トランジスタのゲート電極をアルミにより構成し、Ｐ型トランジスタのゲート電極をモリブデンシリサイドにより構成するので、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極との間で構成材料の相互拡散を防止することができる。したがって、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極とを１つのパターンで形成する場合においても、ゲート電極形成後の熱処理によってゲート電極を構成する材料の仕事関数が変化することを防止することができる。
【００５１】
なお、上記実施形態では、アルミ膜３６をパターニングした後にアルミ置換のための熱処理を行ったが、アルミ置換のための熱処理温度においてアルミ原子がモリブデンシリサイド中に拡散することはない。したがって、アルミ膜３６をパターニングせずに熱処理を行うようにしてもよい。
【００５２】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図７乃至図１０を用いて説明する。なお、図１乃至図６に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００５３】
図７は本実施形態による半導体装置の構造を示す概略断面図、図８乃至図１０は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００５４】
はじめに、本実施形態による半導体装置の構造について図７を用いて説明する。
【００５５】
本実施形態による半導体装置は、基本的な構造は図１及び図２に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、Ｐ型トランジスタのゲート電極が、窒化チタン（ＴｉＮ）よりなるゲート電極３４ｃにより構成されていることにある。なお、Ｎ型トランジスタのゲート電極は、第１実施形態の場合と同様、アルミよりなるゲート電極３４ａである。
【００５６】
窒化チタンは、バリアメタルとしても知られるように、アルミの拡散バリアとして機能する。したがって、窒化チタンをＰ型トランジスタのゲート電極３４ｃに用い、アルミをＮ型トランジスタのゲート電極３４ａに用いた場合、ゲート電極３４ａ，３４ｃ間における構成材料の相互拡散は極めて小さく、ＣＭＯＳトランジスタの形成のためにゲート電極３４ａ，３４ｃを１つのパターンにより形成した場合であっても、多層配線形成工程等における熱処理によりゲート電極３４ａ，３４ｃの仕事関数が変化することを防止することができる。Ｐ型トランジスタのゲート電極に窒化チタンを用いることによりゲート配線を低抵抗化することができ、Ｐ型トランジスタの高速化を図ることができる。窒化チタンの仕事関数は、Ｐ型トランジスタのゲート電極としても好適である。
【００５７】
次に、本実施形態による半導体装置の製造方法について図８乃至図１０を用いて説明する。
【００５８】
まず、例えば図３（ａ）乃至図４（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、ダミーゲート電極２２ｎ，２２ｐ、層間絶縁膜３０等を形成する（図８（ａ））。
【００５９】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚２００ｎｍのシリコン酸化膜３８を形成する。なお、シリコン酸化膜の代わりに、多結晶シリコン膜に対してエッチング選択性が得られる他の材料、例えばシリコン窒化膜やフォトレジスト膜を形成してもよい。
【００６０】
次いで、リソグラフィー及びドライエッチングにより、シリコン酸化膜３８をパターニングし、シリコン酸化膜３８をダミーゲート電極２２ｎ上に選択的に残存させる（図８（ｂ））。この際、ダミーゲート電極２２ｎの上面上が完全に覆われるようにする。
【００６１】
次いで、ドライエッチングにより、シリコン酸化膜３８をマスクとして、ダミーゲート電極２２ｐを選択的に除去する。この際、ダミーゲート電極２２ｐ下に形成されているゲート絶縁膜１８へのダメージが懸念される場合には、ゲート絶縁膜１８をも除去するようにしてもよい（図８（ｃ））。なお、ゲート絶縁膜１８は必ずしも除去する必要はない。
【００６２】
次いで、熱酸化法により、ゲート絶縁膜１８を除去することにより露出したシリコン基板１０上に、シリコン酸化膜よりなるゲート絶縁膜４０を形成する（図９（ａ））。
【００６３】
次いで、シリコン酸化膜３８を除去した後、例えば熱ＣＶＤ法により、例えば膜厚２００ｎｍの窒化チタン膜４２を形成する（図９（ｂ））。
【００６４】
次いで、例えばＣＭＰ法により、層間絶縁膜３０の上面が露出するまで窒化チタン膜４２を研磨し、層間絶縁膜３０上の窒化チタン膜４２を除去する。こうして、ゲート絶縁膜４０上に、窒化チタンよりなるゲート電極３４ｃを形成する（図９（ｃ））。なお、ＣＭＰ法を用いる代わりに、ドライエッチングやウェットエッチングにより窒化チタン膜４２を除去するようにしてもよい。
【００６５】
次いで、例えばスパッタ法により、層間絶縁膜３０上に、例えば膜厚４００ｎｍのアルミ膜３６を形成する（図１０（ａ））。なお、後工程の熱処理においてゲート電極３４ｃを構成する窒化チタンはアルミと反応しないため、本実施形態による半導体装置の製造方法では、アルミ膜３６を予めパターニングしておく必要はない。
【００６６】
次いで、窒素雰囲気中で、３５０〜５００℃の温度範囲、例えば４００℃において、３０分間の熱処理を行う。この熱処理により、ダミーゲート電極２２ｎとアルミ膜３６との界面から反応が進行し、多結晶シリコンよりなるダミーゲート電極２２ｎは、アルミよりなるゲート電極３４ａに置換される（図１０（ｂ））。
【００６７】
この際、窒化チタンとアルミとが反応することはない。したがって、Ｎ型トランジスタ及びＰ型トランジスタは、それぞれが所望の仕事関数を有する材料によりゲート電極３４ａ，３４ｃが形成されるため、ＣＭＯＳトランジスタの動作を高精度に制御することが可能となる。
【００６８】
次いで、例えばＣＭＰ法により、層間絶縁膜３０の上面が露出するまでアルミ膜３６を研磨し、層間絶縁膜３０上のアルミ膜３６を除去する（図１０（ｃ））。なお、ＣＭＰ法を用いる代わりに、ドライエッチングやウェットエッチングによりアルミ膜３６を除去するようにしてもよい。
【００６９】
このように、本実施形態によれば、Ｎ型トランジスタのゲート電極をアルミにより構成し、Ｐ型トランジスタのゲート電極を窒化チタンにより構成するので、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極との間で構成材料の相互拡散を防止することができる。したがって、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極とを１つのパターンで形成する場合においても、ゲート電極形成後の熱処理によってゲート電極を構成する材料の仕事関数が変化することを防止することができる。
【００７０】
なお、上記実施形態では、Ｐ型トランジスタのゲート電極の材料として窒化チタンを用いたが、バリアメタルとして機能する他の材料、例えば窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、ＴｉＡｌＳｉ、ＴｉＳｉＮ、ＴａＳｉＮ、ＷＳｉＮ等を用いてもよい。
【００７１】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図１１乃至図１３を用いて説明する。なお、図１乃至図１０に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００７２】
図１１は本実施形態による半導体装置の構造を示す概略断面図、図１２及び図１３は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００７３】
はじめに、本実施形態による半導体装置の構造について図１１を用いて説明する。
【００７４】
本実施形態による半導体装置は、基本的な構造は図１及び図２に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、Ｐ型トランジスタのゲート電極が、チタンとアルミとの合金（ＴｉＡｌ合金）からなるゲート電極３４ｄにより構成されていることにある。なお、Ｎ型トランジスタのゲート電極は、第１実施形態の場合と同様、アルミよりなるゲート電極３４ａである。
【００７５】
ＴｉＡｌ合金は、熱的に安定な合金化合物であり、ゲート電極形成後の各種熱処理工程において、ＴｉＡｌ合金からアルミに対してのチタンやアルミの拡散は生じない。また、ＴｉＡｌ合金へのアルミの拡散が生じることもない。したがって、ＴｉＡｌ合金をＰ型トランジスタのゲート電極３４ｄに用い、アルミをＮ型トランジスタのゲート電極３４ａに用いた場合、ゲート電極３４ａ，３４ｄ間における構成材料の相互拡散は極めて小さく、ＣＭＯＳトランジスタの形成のためにゲート電極３４ａ，３４ｄを１つのパターンにより形成した場合であっても、多層配線形成工程等における熱処理によりゲート電極３４ａ，３４ｄの仕事関数が変化することを防止することができる。また、Ｐ型トランジスタのゲート電極をＴｉＡｌ合金により構成することによりゲート配線を低抵抗化することができ、Ｐ型トランジスタの高速化を図ることができる。また、ＴｉＡｌ合金の仕事関数は、Ｐ型トランジスタのゲート電極としても好適である。
【００７６】
次に、本実施形態による半導体装置の製造方法について図８乃至図１０を用いて説明する。
【００７７】
まず、例えば図３（ａ）乃至図４（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、ダミーゲート電極２２ｎ，２２ｐ、層間絶縁膜３０等を形成する（図１２（ａ））。
【００７８】
次いで、全面に、例えばスパッタ法により、例えば膜厚４００ｎｍのアルミ膜３６と、例えば膜厚２００ｎｍのチタン（Ｔｉ）膜４４とを形成する（図１２（ｂ））。アルミ膜３６とチタン膜４４の膜厚は、ゲート電極３４ｄとして用いるに好ましいＴｉＡｌ合金の組成に応じて適宜設定する。
【００７９】
次いで、リソグラフィー及びドライエッチングにより、チタン膜４４をパターニングし、チタン膜４４をＰ型トランジスタ形成領域に選択的に残存させる（図１２（ｃ））。
【００８０】
次いで、窒素雰囲気中で、４００〜５００℃の温度範囲、例えば４００℃において、３０分間の熱処理を行う。
【００８１】
この熱処理により、Ｎ型トランジスタ形成領域では、ダミーゲート電極２２ｎとアルミ膜３６との界面から反応が進行し、多結晶シリコンよりなるダミーゲート電極２２ｎがアルミよりなるゲート電極３４ａに置換される。同時に、Ｐ型トランジスタ形成領域では、アルミ膜３６とチタン膜４４とが反応してＴｉＡｌ合金膜４６が形成されるとともに、多結晶シリコンよりなるダミーゲート電極２２ｐがＴｉＡｌ合金よりなるゲート電極３４ｄに置換される（図１３（ａ））。
【００８２】
このように、本実施形態ではダミーゲート電極２２ｎ，２２ｐを同時に置換するので、一方の置換の際に他方の領域まで置換されるような不具合が生じることはない。また、置換後は、熱的に安定なアルミとＴｉＡｌ合金とが接するので、その後の熱処理による構成原子の相互拡散を抑制することができる。
【００８３】
次いで、例えばＣＭＰ法により、層間絶縁膜３０の上面が露出するまでアルミ膜３６及びＴｉＡｌ合金膜４６を研磨し、層間絶縁膜３０上のアルミ膜３６及びＴｉＡｌ合金膜４６を除去する（図１３（ｂ））。なお、ＣＭＰ法を用いる代わりに、ドライエッチングやウェットエッチングによりアルミ膜３６及びＴｉＡｌ合金膜４６を除去するようにしてもよい。
【００８４】
このように、本実施形態によれば、Ｎ型トランジスタのゲート電極をアルミにより構成し、Ｐ型トランジスタのゲート電極をＴｉＡｌ合金により構成するので、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極との間で構成材料の相互拡散を防止することができる。したがって、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極とを１つのパターンで形成する場合においても、ゲート電極形成後の熱処理によってゲート電極を構成する材料の仕事関数が変化することを防止することができる。
【００８５】
なお、上記実施形態では、アルミ膜３６上にパターニングしたチタン膜４４を形成したが、パターニングしたチタン膜４４上にアルミ膜３６を形成するようにしてもよい。
【００８６】
また、上記実施形態では、Ｐ型トランジスタのゲート電極の材料としてＴｉＡｌ合金を用いたが、好適な仕事関数を有し熱的に安定な他の合金、例えばＴｉＮｉ、ＲｕＴａ、ＴａＡｌ、ＭｏＴａ等も用いてもよい。これら合金からなるゲート電極は、本実施形態の場合のように合金反応と置換とを併用することにより形成してもよいし、第２実施形態のようにダマシン法を用いて形成してもよい。
【００８７】
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図１４乃至図１７を用いて説明する。なお、図１乃至図１３に示す第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００８８】
図１４は本実施形態による半導体装置の構造を示す概略断面図、図１５乃至図１７は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００８９】
はじめに、本実施形態による半導体装置の構造について図１４を用いて説明する。
【００９０】
本実施形態による半導体装置は、基本的な構造は図１及び図２に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、Ｎ型トランジスタのゲート電極がチタンシリサイド（ＴｉＳｉｘ）よりなるゲート電極３４ｅにより構成されており、Ｐ型トランジスタのゲート電極がタングステンシリサイド（ＷＳｉｘ）よりなるゲート電極３４ｆにより構成されていることにある。ゲート電極をシリサイドにより構成することによりゲート配線を低抵抗化することができ、トランジスタの高速化を図ることができる。なお、チタンシリサイドの仕事関数はＮ型トランジスタのゲート電極として好適であり、タングステンシリサイドの仕事関数はＰ型トランジスタのゲート電極として好適である。
【００９１】
タングステンシリサイドやチタンシリサイドなどの高融点金属シリサイドは、熱的に極めて安定な化合物であり、ゲート電極形成後の各種熱処理工程において、両シリサイドから各々の金属元素が相互に拡散することはない。したがって、チタンシリサイドをＮ型トランジスタのゲート電極３４ｅに用い、タングステンシリサイドをＰ型トランジスタのゲート電極３４ｆに用いた場合、ゲート電極３４ｅ，３４ｆ間における構成材料の相互拡散は極めて小さく、ＣＭＯＳトランジスタの形成のためにゲート電極３４ｅ，３４ｆを１つのパターンにより形成した場合であっても、多層配線形成工程等における熱処理によりゲート電極３４ｅ，３４ｆの仕事関数が変化することを防止することができる。
【００９２】
次に、本実施形態による半導体装置の製造方法について図１５乃至図１７を用いて説明する。
【００９３】
まず、例えば図３（ａ）乃至図４（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、ダミーゲート電極２２ｎ，２２ｐ、層間絶縁膜３０等を形成する（図１５（ａ））。
【００９４】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜３８を形成する。
【００９５】
次いで、リソグラフィー及びドライエッチングにより、シリコン酸化膜３８をパターニングし、シリコン酸化膜３８をダミーゲート電極２２ｎ上に選択的に残存させる（図１５（ｂ））。この際、ダミーゲート電極２２ｎの上面上が完全に覆われるようにする。
【００９６】
なお、シリコン酸化膜３８を形成する代わりに、後述の第６実施形態に記載のように、ダミーゲート電極２２ｎの表面を選択的に酸化するようにしてもよい。
【００９７】
次いで、例えばスパッタ法により、シリコン酸化膜３８が形成された層間絶縁膜３０上に、例えば膜厚２００ｎｍのタングステン膜４８を形成する（図１５（ｃ））。
【００９８】
次いで、窒素雰囲気中で、例えば１１００℃、３０秒の熱処理を行う。この熱処理により、ダミーゲート電極２２ｐとタングステン膜４８との界面からシリサイド化反応が進行し、多結晶シリコンよりなるダミーゲート電極２２ｐは、タングステンシリサイド（ＷＳｉｘ）よりなるゲート電極３４ｆに置換される（図１６（ａ））。なお、ダミーゲート電極２２ｎ上にはシリコン酸化膜３８が形成されているため、シリサイド化反応は生じない。
【００９９】
次いで、例えばＣＭＰ法により、層間絶縁膜３０の上面が露出するまでタングステン膜４８及びシリコン酸化膜３８を研磨し、層間絶縁膜３０上のタングステン膜４８及びシリコン酸化膜３８を除去する（図１６（ｂ））。なお、ＣＭＰ法を用いる代わりに、ドライエッチングやウェットエッチングによりタングステン膜４８及びシリコン酸化膜３８を除去するようにしてもよい。
【０１００】
次いで、例えばスパッタ法により、層間絶縁膜３０上に、例えば膜厚２００ｎｍのチタン膜４４を形成する（図１６（ｃ））。
【０１０１】
次いで、窒素雰囲気中で、例えば１０００℃、３０秒の熱処理を行う。この熱処理により、ダミーゲート電極２２ｎとチタン膜４４との界面からシリサイド化反応が進行し、多結晶シリコンよりなるダミーゲート電極２２ｎは、チタンシリサイド（ＴｉＳｉｘ）よりなるゲート電極３４ｅに置換される（図１７（ａ））。
【０１０２】
この際、タングステンシリサイドは熱的に極めて安定であるため、チタン膜４４或いはゲート電極３４ｅを構成するチタンシリサイドと反応することはない。したがって、Ｎ型トランジスタ及びＰ型トランジスタは、それぞれが所望の仕事関数を有する材料によりゲート電極３４ｅ，３４ｆが形成されるため、ＣＭＯＳトランジスタの動作を高精度に制御することが可能となる。
【０１０３】
なお、チタンはシリコン酸化膜に対して還元作用を有する材料であり、シリコン酸化膜３８が十分に薄い場合には、シリコン酸化膜３８を除去せずともダミーゲート電極２２をチタンシリサイドよりなるゲート電極３４ｅに置換することが可能である。
【０１０４】
次いで、例えばＣＭＰ法により、層間絶縁膜３０の上面が露出するまでチタン膜４４を研磨し、層間絶縁膜３０上のチタン膜４４を除去する（図１７（ｂ））。なお、ＣＭＰ法を用いる代わりに、ドライエッチングやウェットエッチングによりチタン膜４４を除去するようにしてもよい。
【０１０５】
このように、本実施形態によれば、Ｎ型トランジスタのゲート電極をチタンシリサイドにより構成し、Ｐ型トランジスタのゲート電極をタングステンシリサイドにより構成するので、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極との間で構成材料の相互拡散を防止することができる。したがって、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極とを１つのパターンで形成する場合においても、ゲート電極形成後の熱処理によってゲート電極を構成する材料の仕事関数が変化することを防止することができる。
【０１０６】
なお、上記実施形態では、Ｎ型トランジスタのゲート電極の材料としてチタンシリサイドを用い、Ｐ型トランジスタのゲート電極の材料としてタングステンシリサイドを用いたが、好適な仕事関数を有し熱的に安定な他のシリサイド、例えばＺｒＳｉ、ＨｆＳｉ、ＶＳｉ、ＮｂＳｉ、ＴａＳｉ、ＣｒＳｉ、ＭｏＳｉ、ＦｅＳｉ、ＣｏＳｉ、ＮｉＳｉ、ＲｕＳｉ、ＲｈＳｉ、ＰｄＳｉ、ＲｅＳｉ、ＯｓＳｉ、ＩｒＳｉ、ＰｔＳｉ等を用いてもよい。これらシリサイドからなるゲート電極は、本実施形態の場合のようにシリサイド化反応を用いて形成してもよいし、第２実施形態のようにダマシン法を用いて形成してもよい。
【０１０７】
［第５実施形態］
本発明の第５実施形態による半導体装置及びその製造方法について図１８乃至図２１を用いて説明する。なお、図１乃至図１７に示す第１乃至第４実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１０８】
図１８は本実施形態による半導体装置の構造を示す概略断面図、図１９乃至図２１は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１０９】
はじめに、本実施形態による半導体装置の構造について図１８を用いて説明する。
【０１１０】
本実施形態による半導体装置は、基本的な構造は図１及び図２に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、Ｐ型トランジスタのゲート電極がタングステンシリサイド（ＷＳｉｘ）よりなるゲート電極３４ｆにより構成されていることにある。Ｎ型トランジスタのゲート電極は、第１実施形態の場合と同様、アルミよりなるゲート電極３４ａである。
【０１１１】
タングステンシリサイドは、熱的に極めて安定な化合物であり、ゲート電極形成後の各種熱処理工程において、アルミと反応することはない。したがって、アルミをＮ型トランジスタのゲート電極３４ａに用い、タングステンシリサイドをＰ型トランジスタのゲート電極３４ｆに用いた場合、ゲート電極３４ａ，３４ｆ間における構成材料の相互拡散は極めて小さく、ＣＭＯＳトランジスタの形成のためにゲート電極３４ａ，３４ｆを１つのパターンにより形成した場合であっても、多層配線形成工程等における熱処理によりゲート電極３４ａ，３４ｆの仕事関数が変化することを防止することができる。
【０１１２】
次に、本実施形態による半導体装置の製造方法について図１９乃至図２１を用いて説明する。
【０１１３】
まず、例えば図３（ａ）乃至図４（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、ダミーゲート電極２２ｎ，２２ｐ、層間絶縁膜３０等を形成する（図１９（ａ））。
【０１１４】
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜３８を形成する。
【０１１５】
次いで、リソグラフィー及びドライエッチングにより、シリコン酸化膜３８をパターニングし、シリコン酸化膜３８をダミーゲート電極２２ｎ上に選択的に残存させる（図１９（ｂ））。この際、ダミーゲート電極２２ｎの上面上が完全に覆われるようにする。
【０１１６】
次いで、例えばスパッタ法により、シリコン酸化膜３８が形成された層間絶縁膜３０上に、例えば膜厚５ｎｍのタンタル膜５０を形成する（図１９（ｃ））。
【０１１７】
次いで、例えばスパッタ法により、タンタル膜５０上に、例えば膜厚２００ｎｍのタングステン膜４８を形成する（図２０（ａ））。
【０１１８】
なお、タンタル膜５０は、層間絶縁膜３０及びシリコン酸化膜３８に対するタングステン膜４８の密着性を向上するための膜である。タングステン膜とシリコン酸化膜との密着性は、シリコンと酸素の元素組成比に依存する。シリコンに対して酸素の比率が大きくなると密着力が低下する傾向にある。密着力が十分に得られない場合には、本実施形態のようにタングステン膜４８の下地にタンタル膜５０を形成することが望ましい。
【０１１９】
次いで、窒素雰囲気中で、例えば１１００℃、３０秒の熱処理を行う。この熱処理により、ダミーゲート電極２２ｐとタンタル膜５０との界面からシリサイド化反応が進行し、多結晶シリコンよりなるダミーゲート電極２２ｐは、タングステンシリサイド（ＷＳｉｘ）よりなるゲート電極３４ｆに置換される。また、タンタル膜５０は、タングステン膜４８中に拡散して取り込まれる（図２０（ｂ））。
【０１２０】
なお、タンタル膜を介在させる場合、上記熱処理過程においてタンタル膜５０もシリコンと置換し或いはシリサイド化反応を生じる。したがって、ゲート電極３４ｆの仕事関数が所望の値から変化しないように、タンタル膜の膜厚等を適宜調整することが望ましい。
【０１２１】
次いで、例えばＣＭＰ法により、層間絶縁膜３０の上面が露出するまでタングステン膜４８及びシリコン酸化膜３８を研磨し、層間絶縁膜３０上のタングステン膜４８及びシリコン酸化膜３８を除去する（図２０（ｃ））。なお、ＣＭＰ法を用いる代わりに、ドライエッチングやウェットエッチングによりタングステン膜４８及びシリコン酸化膜３８を除去するようにしてもよい。
【０１２２】
次いで、例えばスパッタ法により、層間絶縁膜３０上に、例えば膜厚４００ｎｍのアルミ膜３６を形成する（図２１（ａ））。
【０１２３】
次いで、窒素雰囲気中で、３５０〜５００℃の温度範囲、例えば４００℃において、３０分間の熱処理を行う。この熱処理により、ダミーゲート電極２２ｎとアルミ膜３６との界面から反応が進行し、多結晶シリコンよりなるダミーゲート電極２２ｎは、アルミよりなるゲート電極３４ａに置換される（図２１（ｂ））。
【０１２４】
この際、タングステンシリサイドは熱的に極めて安定であるため、ゲート電極３４ｆとアルミ膜３６或いはゲート電極３４ａとが反応することはない。したがって、Ｎ型トランジスタ及びＰ型トランジスタは、それぞれが所望の仕事関数を有する材料によりゲート電極３４ａ，３４ｆが形成されるため、ＣＭＯＳトランジスタの動作を高精度に制御することが可能となる。
【０１２５】
次いで、例えばＣＭＰ法により、層間絶縁膜３０の上面が露出するまでアルミ膜３６を研磨し、層間絶縁膜３０上のアルミ膜３６を除去する（図２１（ｃ））。なお、ＣＭＰ法を用いる代わりに、ドライエッチングやウェットエッチングによりアルミ膜３６を除去するようにしてもよい。
【０１２６】
このように、本実施形態によれば、Ｎ型トランジスタのゲート電極をアルミにより構成し、Ｐ型トランジスタのゲート電極をタングステンシリサイドにより構成するので、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極との間で構成材料の相互拡散を防止することができる。したがって、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極とを１つのパターンで形成する場合においても、ゲート電極形成後の熱処理によってゲート電極を構成する材料の仕事関数が変化することを防止することができる。
【０１２７】
［第６実施形態］
本発明の第６実施形態による半導体装置及びその製造方法について図２２乃至図２５を用いて説明する。なお、図１乃至図２１に示す第１乃至第５実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１２８】
図２２は本実施形態による半導体装置の構造を示す概略断面図、図２３乃至図２５は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１２９】
はじめに、本実施形態による半導体装置の構造について図２２を用いて説明する。
【０１３０】
本実施形態による半導体装置は、基本的な構造は図１及び図２に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、Ｐ型トランジスタのゲート電極が、モリブデン（Ｍｏ）からなるゲート電極３４ｇにより構成されていることにある。なお、Ｎ型トランジスタのゲート電極は、第１実施形態の場合と同様、アルミよりなるゲート電極３４ａである。
【０１３１】
Ｐ型トランジスタのゲート電極３４ｇをモリブデンにより構成することにより、ゲート配線を低抵抗化することができ、Ｐ型トランジスタの高速化を図ることができる。モリブデンの仕事関数は、Ｐ型トランジスタのゲート電極として好適でもある。
【０１３２】
また、モリブデン中におけるアルミ原子の拡散速度及びアルミ中におけるモリブデン原子の拡散速度は極めて遅いため、ゲート電極３４ａ，３４ｂ間における構成材料の相互拡散は極めて小さい。したがって、ＣＭＯＳトランジスタの形成のためにゲート電極３４ａ，３４ｇを１つのパターンにより形成した場合であっても、多層配線形成工程等における熱処理によりゲート電極３４ａ，３４ｇの仕事関数が変化することを防止することができる。
【０１３３】
次に、本実施形態による半導体装置の製造方法について図２３乃至図２５を用いて説明する。
【０１３４】
まず、例えば図３（ａ）乃至図４（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、ダミーゲート電極２２ｎ，２２ｐ、層間絶縁膜３０等を形成する（図２３（ａ））。
【０１３５】
次いで、層間絶縁膜３０上に、リソグラフィーにより、ダミーゲート電極２２ｐ上を選択的に覆うフォトレジスト５２を形成する。
【０１３６】
次いで、フォトレジスト５２をマスクとして酸素プラズマ処理を行い、ダミーゲート電極２２ｎの上面上に選択的にシリコン酸化膜５４を形成する（図２３（ｂ））。これにより、ゲート電極２２ｎの上面上はシリコン酸化膜５４により完全に覆われる。
【０１３７】
次いで、例えばプラズマアッシングにより、フォトレジスト５２を除去する。なお、フォトレジスト膜５２はシリコン酸化膜５４を形成する際の酸素プラズマ処理において同時に除去するようにしてもよい。
【０１３８】
次いで、例えばスパッタ法により、層間絶縁膜３０上に、例えば膜厚５００ｎｍのモリブデン膜３２を堆積する。
【０１３９】
次いで、窒素雰囲気中で、７００〜９００℃の温度範囲、例えば７００℃において３０分間の熱処理を行う。この熱処理により、ダミーゲート電極２２ｐとモリブデン膜３２との界面から反応が進行し、多結晶シリコンよりなるダミーゲート電極２２ｐがモリブデンよりなるゲート電極３４ｇに置換される。なお、この熱処理の際、ダミープラグ２２ｎはシリコン酸化膜５４により覆われているため、モリブデンにより置換されることはない。
【０１４０】
金属とシリコンとの間のシリサイド化反応では、反応温度によって拡散種が決定される。例えばモリブデンの場合、第１実施形態に示すように約５５０℃以下の低温の熱処理では、拡散種はモリブデンであり、ダミープラグ２２ｐ中にモリブデン原子が拡散してモリブデンシリサイドが形成される。一方、本実施形態に示すように７００℃以上の高温の熱処理では、拡散種はシリコンであり、ダミープラグ２２ｐ中のシリコン原子がモリブデン膜３２中に拡散し、ダミープラグ２２ｐがモリブデンに置換される。モリブデン膜３２中に拡散したシリコン原子は、モリブデン膜３２の表面にモリブデンシリサイドを形成する。したがって、熱処理温度を適宜設定することにより、ダミープラグ２２ｐをシリサイドにより置換するか金属により置換するかを制御することができる。なお、金属とシリコンとの間の拡散現象については、例えば、非特許文献１に記載されている。
【０１４１】
次いで、例えばＣＭＰ法により、層間絶縁膜３０の上面が露出するまでモリブデン膜３２を研磨し、層間絶縁膜３０上のモリブデン膜３２を除去する（図２４（ｂ））。なお、ＣＭＰ法を用いる代わりに、ドライエッチングやウェットエッチングによりモリブデン膜３２を除去するようにしてもよい。
【０１４２】
次いで、ドライエッチング或いはウェットエッチングにより、シリコン酸化膜５４を選択的に除去し、ダミーゲート電極２２ｎの上面を露出する（図２４（ｃ））。
【０１４３】
次いで、例えばスパッタ法により、層間絶縁膜３０上に、例えば膜厚４００ｎｍのアルミ膜３６を形成する（図２５（ａ））。
【０１４４】
次いで、窒素雰囲気中で、３５０〜５００℃の温度範囲、例えば４００℃において、３０分間の熱処理を行う。この熱処理により、ダミーゲート電極２２ｎとアルミ膜３６との界面から反応が進行し、多結晶シリコンよりなるダミーゲート電極２２ｎは、アルミよりなるゲート電極３４ａに置換される（図６（ｂ））。
【０１４５】
この際、モリブデン中におけるアルミ原子の拡散速度は非常に遅いため、ゲート電極３４ｇ中にアルミ原子が拡散し、ゲート電極３４ｇの仕事関数に影響を及ぼすことはない。また、後の多層配線工程で加わる熱処理においても、アルミ原子がモリブデン中に拡散することはない。また、モリブデンは熱的に安定な高融点金属であり、モリブデン原子がアルミ中に拡散することもない。したがって、Ｎ型トランジスタ及びＰ型トランジスタは、それぞれが所望の仕事関数を有する材料によりゲート電極３４ａ，３４ｇが形成されるため、ＣＭＯＳトランジスタの動作を高精度に制御することが可能となる。
【０１４６】
次いで、例えばＣＭＰ法により、層間絶縁膜３０の上面が露出するまでアルミ膜３６を研磨し、層間絶縁膜３０上のアルミ膜３６を除去する（図２５（ｃ））。なお、ＣＭＰ法を用いる代わりに、ドライエッチングやウェットエッチングによりアルミ膜３６を除去するようにしてもよい。
【０１４７】
なお、ダミーゲート電極２２ｐをモリブデンに置換するための一連のプロセスは、ダミーゲート電極２２ｎをアルミに置換するための一連のプロセスよりも先に行うことが望ましい。アルミは融点が低く、モリブデンに置換する際の熱処理工程に耐えられないからである。
【０１４８】
このように、本実施形態によれば、Ｎ型トランジスタのゲート電極をアルミにより構成し、Ｐ型トランジスタのゲート電極をモリブデンにより構成するので、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極との間で構成材料の相互拡散を防止することができる。したがって、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極とを１つのパターンで形成する場合においても、ゲート電極形成後の熱処理によってゲート電極を構成する材料の仕事関数が変化することを防止することができる。
【０１４９】
なお、上記実施形態では、Ｐ型トランジスタのゲート電極の材料としてモリブデンを用い、Ｎ型トランジスタのゲート電極の材料としてアルミを用いたが、好適な仕事関数を有し熱的に安定な他の金属、例えばチタン、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル、クロム（Ｃｒ）、タングステン、鉄（Ｆｅ）、コバルト、ニッケル（Ｎｉ）、プラチナ、パラジウム（Ｐｄ）等も用いてもよい。チタンなど、シリコン酸化膜の還元作用を有する材料を用いる場合、ダミーゲート電極２２ｎ上を覆う保護膜（シリコン酸化膜５４）の膜厚は厚くしておくことが望ましい。
【０１５０】
また、上記実施形態では、ダミーゲート電極２２ｎ上を覆うシリコン酸化膜５４を酸素プラズマ処理により形成したが、通常のシリコン酸化膜の形成と同様に酸素雰囲気中での熱処理によりシリコン酸化膜５４を形成するようにしてもよい。この場合、フォトレジスト膜５４の代わりに、酸化マスクとなる他の膜、例えばシリコン窒化膜を形成しておけばよい。また、シリコン酸化膜５４を形成する代わりに、ダミーゲート電極２２ｐ上の自然酸化膜を選択的に除去するようにしてもよい。多結晶シリコンのモリブデンによる置換は、自然酸化膜のようなごく薄い保護膜によっても防止することが可能である。
【０１５１】
また、上記実施形態では、ダミーゲート電極２２ｎ上を覆う保護膜としてシリコン酸化膜５４を用いたが、多結晶シリコンとモリブデンとの間の反応を抑止する膜であれば、シリコン酸化膜に限定されるものではない。例えば、シリコン窒化膜を用いることも可能である。
【０１５２】
［第７実施形態］
本発明の第７実施形態による半導体装置及びその製造方法について図２６及び図２７を用いて説明する。なお、図１乃至図２５に示す第１乃至第６実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１５３】
図２６は本実施形態による半導体装置の構造を示す概略断面図、図２７は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１５４】
はじめに、本実施形態による半導体装置の構造について図２６を用いて説明する。
【０１５５】
本実施形態による半導体装置は、基本的な構造は図１及び図２に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置の主たる特徴は、Ｎ型トランジスタのゲート電極が砒素（Ａｓ）を含むニッケルシリサイド（ＮｉＳｉｘ）よりなるゲート電極３４ｈにより構成されており、Ｐ型トランジスタのゲート電極がボロンを含むニッケルシリサイドよりなるゲート電極３４ｉにより構成されていることにある。ゲート電極を同一のシリサイドにより構成する場合であっても、これに含まれる不純物の違いにより、仕事関数は変化する。したがって、シリサイドに添加する不純物を適宜選択することにより、シリサイドの仕事関数をＮ型トランジスタ及びＰ型トランジスタに好適な仕事関数に制御することができる。ニッケルシリサイドの場合、砒素を添加することによりＮ型トランジスタに好適な仕事関数となり、ボロンを添加することによりＰ型トランジスタに好適な仕事関数となる。なお、不純物添加によるニッケルシリサイドの仕事関数の変化については、例えば非特許文献２に記載されている。
【０１５６】
ゲート電極をニッケルシリサイドにより構成することは、ゲート配線を低抵抗化するうえでも効果がある。
【０１５７】
次に、本実施形態による半導体装置の製造方法について図２７を用いて説明する。
【０１５８】
まず、例えば図３（ａ）乃至図４（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、ダミーゲート電極２２ｎ，２２ｐ、層間絶縁膜３０等を形成する（図２７（ａ））。
【０１５９】
なお、ダミーゲート電極２２ｎには、ソース／ドレイン拡散層２８ｎを形成する際に添加した砒素が同時に添加されている。同様に、ダミーゲート電極２２ｐには、ソース／ドレイン拡散層２８ｐを形成する際に添加したボロンが同時に添加されている。
【０１６０】
次いで、全面に、例えばスパッタ法により、例えば膜厚３０ｎｍのニッケル膜５６を形成する（図２７（ｂ））。
【０１６１】
次いで、窒素雰囲気中で、例えば４００℃３分間の熱処理を行い、ダミーゲート電極２２ｎ，２２ｐを構成する多結晶シリコン２０とニッケル膜５６とを反応させる。このとき、ダミーゲート電極２２ｎ，２２ｐ中に存在していた不純物は、その場に留まっている。これにより、ダミーゲート電極２２ｎは砒素を含むゲート電極３４ｈに置換され、ダミーゲート電極２２ｐはボロンを含むゲート電極３４ｉに置換される（図２７（ｃ））。
【０１６２】
次いで、ウェットエッチングにより、未反応のニッケル膜５６を除去する。これにより、図２６に示す半導体装置が製造される。
【０１６３】
ゲート電極３４ｈ，３４ｉ中に添加された不純物は、その後の多層配線工程の熱処理によって相互拡散することはなく、それぞれの仕事関数を一定に保つことができる。
【０１６４】
このように、本実施形態によれば、Ｎ型トランジスタのゲート電極を砒素が添加されたニッケルシリサイドにより構成し、Ｐ型トランジスタのゲート電極をボロンが添加されたニッケルシリサイドにより構成するので、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極との間における構成材料の相互拡散を防止することができる。したがって、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極とを１つのパターンで形成する場合においても、ゲート電極形成後の熱処理によってゲート電極を構成する材料の仕事関数が変化することを防止することができる。
【０１６５】
なお、上記実施形態では、ゲート電極の材料としてニッケルシリサイドを用いたが、コバルトシリサイドを用いてもよい。コバルトシリサイドの場合にも、不純物添加により仕事関数の制御を行うことができる。
【０１６６】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１６７】
例えば、上記実施形態では、Ｐ型トランジスタのダミーゲート電極２２ｐを先に置換し、Ｎ型トランジスタのダミーゲート電極２２ｎをその後に置換しているが、いずれのダミーゲート電極を先に置換するかは、形成しようとするゲート電極の構成材料等に応じて適宜選択することができる。構成材料間の相互拡散を効果的に防止するには、構成材料を置換するに必要な温度が高い方のダミーゲート電極について先に置換を行い、その後、構成材料を置換するに必要な温度が低い方のダミー電極について置換を行うことが望ましい。一方のダミーゲート電極の構成材料を置換するに必要な温度が構成材料間の相互拡散を引き起こす虞がある場合でも、構成材料を置換するに必要な温度が高い方の材料の置換を先に行うことにより、構成材料間の相互拡散を効果的に防止することができる。
【０１６８】
また、上記実施形態では、ダミーゲート電極２２ｎをアルミに置換する際、アルミ膜３６のみを堆積して熱処理を行ったが、アルミ膜３６上にチタン膜、タングステン膜、モリブデン膜、コバルト膜、タンタル膜、銅膜等の遷移金属の膜を形成するようにしてもよい。これら金属はダミーゲート電極２２ｎを構成するシリコンを取り込むように作用するため、アルミ膜３６上にこれら金属膜を形成することによりダミーゲート電極２２ｎの置換速度を増加することができる。なお、上記手法は、例えば特許文献５に記載されている。
【０１６９】
また、上記実施形態では、ダミーゲート電極２２ｎを置換する際に用いた金属膜（アルミ膜３６、チタン膜４４）をＣＭＰにより除去しているが、リソグラフィー及びドライエッチングによりパターニングし、これを配線層として用いるようにしてもよい。
【０１７０】
また、上記実施形態では、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極を１つのパターンにより形成する場合について示したが、それぞれ個別のパターンにより形成する場合においても本発明を適用することができる。
【０１７１】
以上詳述した通り、本発明の特徴をまとめると以下の通りとなる。
【０１７２】
（付記１）  半導体基板上に、金属を含む材料による置換が可能な被置換材料よりなる第１のダミー電極及び第２のダミー電極を形成する工程と、
前記第１のダミー電極上に、第１の金属材料よりなる第１の金属膜を選択的に形成する工程と、
第１の温度において熱処理を行うことにより、前記第１のダミー電極を構成する前記被置換材料が前記第１の金属材料又は前記第１の金属材料の化合物に置換してなる第１の電極を形成する工程と、
前記第２のダミー電極上に、第２の金属材料よりなる第２の金属膜を形成する工程と、
前記第１の温度よりも低く前記第１の電極と前記第２の金属膜との間で構成材料の相互拡散が生じない第２の温度において熱処理を行うことにより、前記第２のダミー電極を構成する前記被置換材料が前記第２の金属材料又は前記第２の金属材料の化合物に置換してなる第２の電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１７３】
（付記２）  半導体基板上に、金属を含む材料による置換が可能な被置換材料よりなる第１のダミー電極及び第２のダミー電極を形成する工程と、
前記第２のダミー電極上に、保護膜を選択的に形成する工程と、
前記第１のダミー電極上及び前記保護膜上に、第１の金属材料よりなる第１の金属膜を形成する工程と、
第１の温度において熱処理を行うことにより、前記第１のダミー電極を構成する前記被置換材料が前記第１の金属材料又は前記第１の金属材料の化合物に置換してなる第１の電極を形成する工程と、
前記保護膜を除去する工程と、
前記第２のダミー電極上に、第２の金属材料よりなる第２の金属膜を形成する工程と、
前記第１の温度よりも低く前記第１の電極と前記第２の金属膜との間で構成材料の相互拡散が生じない第２の温度において熱処理を行うことにより、前記第２のダミー電極を構成する前記被置換材料が前記第２の金属材料又は前記第２の金属材料の化合物に置換してなる第２の電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１７４】
（付記３）  付記２記載の半導体装置の製造方法において、
前記保護膜を形成する工程では、前記第２のダミー電極上に前記保護膜を堆積する
ことを特徴とする半導体装置の製造方法。
【０１７５】
（付記４）  付記２記載の半導体装置の製造方法において、
前記保護膜を形成する工程では、前記第２のダミー電極の表面領域を化学反応させることにより、前記保護膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１７６】
（付記５）  付記４記載の半導体装置の製造方法において、
前記保護膜を形成する工程では、前記第２のダミー電極を酸素雰囲気中に暴露することにより、前記被置換材料の酸化物よりなる前記保護膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１７７】
（付記６）  付記２乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第１の金属膜を形成する工程の前に、前記保護膜と前記第１の金属膜との密着性を向上する第３の金属膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１７８】
（付記７）  半導体基板上に、金属を含む材料による置換が可能な被置換材料よりなる第１のダミー電極及び第２のダミー電極を形成する工程と、
前記第１のダミー電極を選択的に除去する工程と、
前記第１のダミー電極が形成された領域に、第１の金属材料又は前記第１の金属材料の化合物よりなる導電膜を選択的に形成し、前記導電膜よりなる第１の電極を形成する工程と、
前記第２のダミー電極上に、前記第１の電極との間で構成材料の相互拡散が生じない第２の金属材料よりなる第２の金属膜を形成する工程と、
熱処理を行うことにより、前記第２のダミー電極を構成する前記被置換材料が前記第２の金属材料又は前記第２の金属材料の化合物に置換してなる第２の電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１７９】
（付記８）  付記１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記第２の金属膜を形成する工程では、前記第２の電極上に選択的に前記第２の金属膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１８０】
（付記９）  付記１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記第２の金属膜を形成する工程では、前記第１の電極上に延在して前記第２の金属膜を形成する
ことを特徴とする半導体装置の製造方法。
【０１８１】
（付記１０）  半導体基板上に、金属を含む材料による置換が可能な被置換材料よりなる第１のダミー電極及び第２のダミー電極を形成する工程と、
前記第１のダミー電極及び前記第２のダミー電極が形成された領域に、第１の金属材料よりなる第１の金属膜を形成する工程と、
前記第１のダミー電極が形成された領域に、第２の金属材料よりなる第２の金属膜を選択的に形成する工程と、
熱処理を行うことにより、前記第１のダミー電極を構成する前記被置換材料が前記第１の金属材料又は前記第１の金属材料の化合物に置換してなる第１の電極と、前記第２のダミー電極を構成する前記被置換材料が前記第１の金属材料と前記第２の金属材料との合金又は前記合金と前記被置換材料との化合物に置換してなる第２の電極とを同時に形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１８２】
（付記１１）  付記１乃至１０のいずれか１項に記載の半導体装置の製造方法において、
前記第２の金属膜を形成する工程の後に、前記第２の金属膜上に、前記被置換材料と反応することにより前記被置換材料を吸収する第４の金属膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１８３】
（付記１２）  付記１乃至１１のいずれか１項に記載の半導体装置の製造方法において、
前記第２の電極を形成する工程の後に、前記第２の金属膜をパターニングして配線層を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１８４】
（付記１３）  付記１乃至１２のいずれか１項に記載の半導体装置の製造方法において、
前記被置換材料は、シリコンであり、
前記第１の金属材料の前記化合物又は前記第２の金属材料の前記化合物は、金属シリサイドである
ことを特徴とする半導体装置の製造方法。
【０１８５】
（付記１４）  半導体基板上に、シリコンよりなり第１の不純物を含む第１のダミー電極と、シリコンよりなり前記第１の不純物とは異なる第２の不純物を含む第２のダミー電極とを形成する工程と、
前記第１のダミー電極上及び前記第２のダミー電極上に、金属膜を形成する工程と、
前記第１のダミー電極及び前記第２のダミー電極を前記金属膜と反応させることにより、前記第１のダミー電極が金属シリサイドに置換してなり、前記第１の不純物が添加された第１のゲート電極と、前記第２のダミー電極が金属シリサイドに置換してなり、前記第２の不純物が添加された第２のゲート電極とを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１８６】
（付記１５）  付記１乃至１４のいずれか１項に記載の半導体装置の製造方法において、
前記第１のダミー電極及び前記第２のダミー電極を形成する工程では、前記第１のダミー電極及び前記第２のダミー電極を連続する１つのパターンにより形成する
ことを特徴とする半導体装置の製造方法。
【０１８７】
（付記１６）  付記１乃至１５のいずれか１項に記載の半導体装置の製造方法において、
前記第１のダミー電極及び前記第２のダミー電極を形成する工程の後に、絶縁膜を形成する工程と、前記第１のダミー電極及び前記第２のダミー電極の上面が露出するまで前記絶縁膜を平坦に除去する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【０１８８】
（付記１７）  付記１乃至１６のいずれか１項に記載の半導体装置の製造方法において、
前記第１のダミー電極及び前記第２のダミー電極を形成する工程の後に、前記半導体基板中に、前記第１のダミー電極及び前記第２のダミー電極に対して自己整合で不純物拡散領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１８９】
（付記１８）  アルミよりなる第１のゲート電極を有する第１導電型の第１のトランジスタと、
高融点金属、高融点金属シリサイド又は高融点金属窒化物よりなる第２のゲート電極を有する第２導電型の第２のトランジスタと
を有することを特徴とする半導体装置。
【０１９０】
（付記１９）  第１の金属シリサイドよりなる第１のゲート電極を有する第１導電型の第１のトランジスタと、
前記第１の金属シリサイドよりも反応温度の高い第２の金属シリサイドよりなる第２のゲート電極を有する第２導電型の第２のトランジスタと
を有することを特徴とする半導体装置。
【０１９１】
（付記２０）  第１の不純物を含む金属シリサイドよりなる第１のゲート電極を有する第１導電型の第１のトランジスタと、
前記第１の不純物とは異なる第２の不純物を含む前記金属シリサイドよりなる第２のゲート電極を有する第２導電型の第２のトランジスタと
を有することを特徴とする半導体装置。
【０１９２】
（付記２１）  付記１８乃至２０のいずれか１項に記載の半導体装置において、
前記第１のゲート電極及び前記第２のゲート電極は、連続する１つのパターンにより形成されている
ことを特徴とする半導体装置。
【０１９３】
（付記２２）  付記１８乃至２１のいずれか１項に記載の半導体装置において、
前記第１導電型はＮ型であり、前記第２導電型はＰ型である
ことを特徴とする半導体装置。
【０１９４】
【発明の効果】
以上の通り、本発明によれば、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極とを、構成材料の相互拡散が少ない金属材料又はその化合物により構成するので、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極とを１つのパターンで形成する場合であっても、ゲート電極形成過程の熱処理及びゲート電極形成後の熱処理によってゲート電極を構成する材料の仕事関数が変化することを防止することができる。これにより、ＣＭＯＳトランジスタの動作特性の制御を容易に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す平面図である。
【図２】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１１】本発明の第３実施形態による半導体装置の構造を示す概略断面図である。
【図１２】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１３】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１４】本発明の第４実施形態による半導体装置の構造を示す概略断面図である。
【図１５】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１６】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１７】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１８】本発明の第５実施形態による半導体装置の構造を示す概略断面図である。
【図１９】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２０】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２１】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２２】本発明の第６実施形態による半導体装置の構造を示す概略断面図である。
【図２３】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２４】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２５】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２６】本発明の第７実施形態による半導体装置の構造を示す概略断面図である。
【図２７】本発明の第７実施形態による半導体装置の製造方法を示す工程断面図である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…Ｐウェル
１６…Ｎウェル
１８…ゲート絶縁膜
２０…多結晶シリコン膜
２２ｎ，２２ｐ…ダミーゲート電極
２４ｎ，２４ｐ…不純物拡散領域
２６…側壁絶縁膜
２８…ソース／ドレイン拡散層
３０…層間絶縁膜
３２…モリブデン膜
３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ，３４ｆ，３４ｇ，３４ｈ，３４ｉ…ゲート電極
３６…アルミ膜
３８…シリコン酸化膜
４０…ゲート絶縁膜
４２…窒化チタン膜
４４…チタン膜
４６…ＴｉＡｌ合金膜
４８…タングステン膜
５０…タンタル膜
５２…フォトレジスト
５４…シリコン酸化膜
５６…ニッケル膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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