(57)【要約】【課題】マスクＲＯＭのメモリセル構成を追加することなく、リーク経路となるトランジスタの個数を減少させることで、リーク電流の削減を実現する。【解決手段】ビット線ごとにメモリセルトランジスタのソースをまとめて接続するソース電源線１１，１２を配置するとともに、ソース電源線１１，１２に接続される電位を接地電位ＶＳＳあるいは電源電位ＶＤＤに設定できる構成とし、さらにビット線ごとにプリチャージ電位を電源電位ＶＤＤあるいは接地電位ＶＳＳのいずれかに設定できるプリチャージ回路１３，１４を設ける。プリチャージ電位を接地電位ＶＳＳとするビット線ＢＬｎに対応するメモリセルトランジスタと同ビット線との接続の有無が、プリチャージ電位を電源電位ＶＤＤとするビット線ＢＬｍに対応するメモリセルトランジスタと同ビット線との接続の有無とは逆の関係で同一のデータを記憶できる。【選択図】        図１
2004296035.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、前記ビット線と交差する複数のワード線と、前記複数のビット線と前記複数のワード線との各交差点に位置する複数のメモリセルトランジスタとを備え、それぞれの前記メモリセルトランジスタはゲートを前記ワード線に接続し、ドレインを前記ビット線との間を電気的に接続するコンタクトの有無によって前記ビット線と接続または非接続した半導体記憶装置であって、
前記複数のビット線のうちの一部の第１のビット線に対応する前記メモリセルトランジスタのソースを接地電位の第１の電源線に接続し、残りの第２のビット線に対応する前記メモリセルトランジスタのソースを電源電位の第２の電源線に接続し、
それぞれの前記ビット線の終端に、プリチャージ動作時にオン状態になる、ソースを電源電位に接続したＰチャネルトランジスタとソースを接地電位に接続したＮチャネルトランジスタとを有するプリチャージ回路を設け、かつ、前記第１のビット線の終端に設けた前記プリチャージ回路のＰチャネルトランジスタのドレインを前記第１のビット線に接続するとともにＮチャネルトランジスタのドレインを前記第１のビット線に非接続とし、前記第２のビット線の終端に設けた前記プリチャージ回路のＰチャネルトランジスタのドレインを前記第２のビット線に非接続とするとともにＮチャネルトランジスタのドレインを前記第２のビット線に接続したことを特徴とする半導体記憶装置。
【請求項２】
プリチャージ動作時に電源電位が印加される複数のビット線と、前記ビット線と交差する複数のワード線と、前記複数のビット線と前記複数のワード線との各交差点に位置する複数のメモリセルトランジスタとを備え、それぞれの前記メモリセルトランジスタはゲートを前記ワード線に接続し、ソースを接地電位に接続し、ドレインを前記ビット線との間を電気的に接続するコンタクトの有無によって前記ビット線と接続または非接続した半導体記憶装置であって、
前記複数のビット線のうちの一部の第１のビット線に接続された第１のセンスアンプと、
前記第１のセンスアンプと接続されない残りの第２のビット線に接続された第２のセンスアンプと、
前記第２のセンスアンプの出力を入力し反転させて出力する反転回路と、
前記第１のセンスアンプの出力と前記反転回路の出力とを入力し、読み出し動作において前記第１のビット線が選択されたときは前記第１のセンスアンプの出力を出力データとして出力し、前記第２のビット線が選択されたときは前記反転回路の出力を出力データとして出力する選択回路とを設けたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関するものである。
【０００２】
【従来の技術】
読み出し専用メモリであるマスクＲＯＭは、コンタクトの有無でプログラムを施すことにより記憶素子を実現しており、マイクロプロセッサの命令セット格納、あるいはプログラムデータの格納など、半導体集積回路においてデータを記憶する手段としてメモリの集積度が高く、また大量生産を行うにあたり特別な工程を必要としないため、システムＬＳＩなどの半導体集積回路を実現する時に、記憶素子を実装する手段として広く用いられている。
【０００３】
従来用いられているマスクＲＯＭにおける、メモリセル部分の回路の概略図を、図３に示す。ここでは簡単のため、２本のビット線ＢＬｍ、ＢＬｎと、２本のワード線ＷＬｍ、ＷＬｎの交差点に位置する４個のメモリセルのみ示している。それぞれのメモリセルトランジスタは、ドレインをビット線ＢＬｍあるいはＢＬｎのいずれかに、ゲートをワード線ＷＬｍあるいはＷＬｎのいずれかに接続したものであって、さらに、各メモリセルトランジスタのソースが接地電位ＶＳＳに接続されている。
【０００４】
ここでマスクＲＯＭの動作を簡単に記述しておくと、読み出し動作の直前の段階では、ビット線ＢＬｍ、ＢＬｎのいずれかを選択し、ビット線の電位を接地電位ＶＳＳから電源電位ＶＤＤまであらかじめ昇圧させておく。ここで、ワード線ＷＬｍあるいはＷＬｎのいずれかに電源電位ＶＤＤを与えることによって、ビット線にあらかじめ印加された電源電位ＶＤＤは、メモリセルトランジスタを介して、メモリセルトランジスタと、ビット線との間に設けられたコンタクトの有無によって、コンタクトが存在すればビット線の電位はメモリセルトランジスタを介し接地電位へと下がり、コンタクトが存在しなければビット線の電位は電源電位を保持した状態となる。複数のビット線は、選択トランジスタＳＴｍ、ＳＴｎを介しセンスアンプＳＡ３１に接続されており、ビット線の電位変化を増幅しＨレベルあるいはＬレベルの信号を出力することで、行列状に配置されたメモリセルのデータを外部に出力し、記憶情報の出力を行う。
【０００５】
ところで、メモリセルトランジスタとビット線との接続状態によりデータを記憶したマスクＲＯＭの容量が大きくなってくると、Ｌレベルの記憶データすなわちビット線からメモリセルトランジスタを介して接地電位に抜ける、コンタクトを有したメモリセルの数も増加する可能性が高くなり、ワード線に電位を与えない、オフ状態でのリーク電流が容量が増加するにつれて大きくなってくる、という問題点を有している。
【０００６】
この対策として、記憶データの出力論理を反転させ、Ｌレベルのデータを減らす手法が存在する。その構成例を図４に示す（例えば特許文献１参照）。図４の構成は、通常のｎビット幅の出力データＤＯ（０）〜ＤＯ（ｎ−１）を得るためのデータを記憶したメモリブロックＭＢ（０）〜ＭＢ（ｎ−１）に加え、判定データを記憶させたメモリブロックＭＢＣを追加したマスクＲＯＭである。それぞれのメモリブロックは共通のトランジスタ数、すなわち容量を同一としたものであって、ｎビットのデータＤＡＴＡ（０）〜ＤＡＴＡ（ｎ−１）に加え、判定データＣＨＫＢＩＴが出力される。ここで、判定データＣＨＫＢＩＴがＬの場合、ＤＡＴＡ（０）〜ＤＡＴＡ（ｎ―１）は排他的論理和回路ブロック４１を通じ、そのままの形でＤＯ（０）〜ＤＯ（ｎ−１）に出力される。判定データＣＨＫＢＩＴがＨの場合、排他的論理和回路ブロック４１によりＤＡＴＡ（０）〜ＤＡＴＡ（ｎ−１）は反転されて出力され、ＤＯ（０）〜ＤＯ（ｎ−１）の出力は論理が逆転したものとなる。この手法によれば、ビット線から接地電位に抜ける経路を有するトランジスタの個数を減少させることができ、アクセスされないメモリからのリーク電流の減少を実現することができる。
【０００７】
【特許文献１】
特開平１１−６６８７０号公報（第３−６頁、図１）
【０００８】
【発明が解決しようとする課題】
前述の図４の構成では、リーク電流の削減、すなわちビット線に接続されるメモリセルトランジスタの個数の減少を実現するために、判定データを記憶するためのメモリ領域（メモリブロックＭＢＣ）が必要とされ、さらに、出力データの反転を論理回路によって判定することで、データの引き回しが必要となり、判定データと実際の記憶データを比較するための回路（排他的論理和回路ブロック４１）が必要であり、回路構成が複雑化する。
【０００９】
また、前述の図４の構成では、データ反転の自由度が低く、自由度を上げるためには判定領域の回路要素、記憶領域などがデータ反転の自由度の向上にしたがって必要となり、メモリの面積効率を落とす結果となる。
【００１０】
本発明は、容易な回路構成により、オフ状態のメモリセルトランジスタを介して流れるリーク電流を削減でき、さらにはデータ反転の自由度の高い半導体記憶装置を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明の請求項１記載の半導体記憶装置は、複数のビット線と、ビット線と交差する複数のワード線と、複数のビット線と複数のワード線との各交差点に位置する複数のメモリセルトランジスタとを備え、それぞれのメモリセルトランジスタはゲートをワード線に接続し、ドレインをビット線との間を電気的に接続するコンタクトの有無によってビット線と接続または非接続した半導体記憶装置であって、複数のビット線のうちの一部の第１のビット線に対応するメモリセルトランジスタのソースを接地電位の第１の電源線に接続し、残りの第２のビット線に対応するメモリセルトランジスタのソースを電源電位の第２の電源線に接続し、それぞれのビット線の終端に、プリチャージ動作時にオン状態になる、ソースを電源電位に接続したＰチャネルトランジスタとソースを接地電位に接続したＮチャネルトランジスタとを有するプリチャージ回路を設け、かつ、第１のビット線の終端に設けたプリチャージ回路のＰチャネルトランジスタのドレインを第１のビット線に接続するとともにＮチャネルトランジスタのドレインを第１のビット線に非接続とし、第２のビット線の終端に設けたプリチャージ回路のＰチャネルトランジスタのドレインを第２のビット線に非接続とするとともにＮチャネルトランジスタのドレインを第２のビット線に接続したことを特徴とする。
【００１２】
この構成によれば、第１のビット線のプリチャージ電位を電源電位にするとともに第１のビット線に対応するメモリセルトランジスタのソースを接地電位に接続している（これを「第１の回路構成」という）のに対し、第２のビット線のプリチャージ電位を接地電位にするとともに第２のビット線に対応するメモリセルトランジスタのソースを電源電位に接続している（これを「第２の回路構成」という）。これにより、同一のデータを記憶した場合、第１のビット線とメモリセルトランジスタとを接続するコンタクトの有無と、第２のビット線とメモリセルトランジスタとを接続するコンタクトの有無との関係は逆になる。したがって、第１の回路構成とした場合に、コンタクトが無いメモリセル数よりもコンタクトの有るメモリセル数の方が多いビット線に対し、第２の回路構成を適用することで、コンタクトの有るメモリセル数を少なくし、すなわちビット線と接続されリーク経路を持つメモリセルトランジスタの個数を減少させ、リーク電流を削減することができる。また、この構成においてはセンスアンプなどの出力回路は図３のような従来の構成のものと同じものを用いることができ、図４の構成に比べ回路構成が簡略化される。また、この構成においてはビット線単位で記憶データの出力論理を反転することができ、図４の構成に比べデータ反転の自由度が高い。
【００１３】
本発明の請求項２記載の半導体記憶装置は、プリチャージ動作時に電源電位が印加される複数のビット線と、ビット線と交差する複数のワード線と、複数のビット線と複数のワード線との各交差点に位置する複数のメモリセルトランジスタとを備え、それぞれのメモリセルトランジスタはゲートをワード線に接続し、ソースを接地電位に接続し、ドレインをビット線との間を電気的に接続するコンタクトの有無によってビット線と接続または非接続した半導体記憶装置であって、複数のビット線のうちの一部の第１のビット線に接続された第１のセンスアンプと、第１のセンスアンプと接続されない残りの第２のビット線に接続された第２のセンスアンプと、第２のセンスアンプの出力を入力し反転させて出力する反転回路と、第１のセンスアンプの出力と反転回路の出力とを入力し、読み出し動作において第１のビット線が選択されたときは第１のセンスアンプの出力を出力データとして出力し、第２のビット線が選択されたときは反転回路の出力を出力データとして出力する選択回路とを設けたことを特徴とする。ここに記載した構成は、１ビット出力に対応する構成であり、ｎビット（ｎは複数）出力の場合には、上記と同様の構成がｎ個存在することになる。
【００１４】
この構成によれば、第１のビット線に対応するメモリセルのデータは第１のセンスアンプを介してそのまま選択回路から出力され（これを「第１のデータ経路構成」という）、第２のビット線に対応するメモリセルのデータは第２のセンスアンプを介しさらに反転回路で論理反転されて選択回路から出力される（これを「第２のデータ経路構成」という）。これにより、同一のデータを記憶した場合、第１のビット線とメモリセルトランジスタとを接続するコンタクトの有無と、第２のビット線とメモリセルトランジスタとを接続するコンタクトの有無との関係は逆になる。したがって、第１のデータ経路構成とした場合に、コンタクトが無いメモリセル数よりもコンタクトの有るメモリセル数の方が多いビット線に対し、第２のデータ経路構成を適用することで、コンタクトの有るメモリセル数を少なくし、すなわちビット線と接続されリーク経路を持つメモリセルトランジスタの個数を減少させ、リーク電流を削減することができる。また、この構成においてはデータ反転の設定はセンスアンプとの接続箇所だけであり、出力の判定に論理回路が必要となるが、メモリセル構造自体は通常のマスクＲＯＭとまったく同じであり、追加されたメモリブロックの判定データを用いてデータの反転を行う図４の回路に比べ回路構成が簡略化される。また、この構成においてはビット線単位で記憶データの出力論理を反転することができ、図４の構成に比べデータ反転の自由度が高い。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明を行う。
【００１６】
（第１の実施の形態）
図１は、本発明の第１の実施の形態の半導体記憶装置である、マスクＲＯＭのメモリセル部分の回路における概略を示したものである。ここでは出力１ビット分の構成を示し、また簡単のため、２本のビット線ＢＬｍ、ＢＬｎと、２本のワード線ＷＬｍ、ＷＬｎと、それらの交差点に位置する４個のメモリセルに関連する部分のみ示している。
【００１７】
４個のメモリセルトランジスタのうちトランジスタＱｍｍ、Ｑｍｎはゲートがワード線ＷＬｍに接続され、トランジスタＱｎｍ、Ｑｎｎはゲートがワード線ＷＬｎに接続されている。また、メモリセルトランジスタＱｍｍ、Ｑｎｍのドレインはコンタクトの有・無によってビット線ＢＬｍと接続・非接続される。ここではトランジスタＱｍｍのドレインはコンタクトによってビット線ＢＬｍと接続され、トランジスタＱｎｍのドレインについてはコンタクトが無くビット線ＢＬｍと接続されていない。メモリセルトランジスタＱｍｎ、Ｑｎｎのドレインもコンタクトの有・無によってビット線ＢＬｎと接続・非接続される。ここではトランジスタＱｍｎ、Ｑｎｎのどちらもドレインはコンタクトが無くビット線ＢＬｎと接続されていない。
【００１８】
また、ビット線に並行してそれぞれのメモリセルトランジスタのソースをまとめて接続するソース電源線１１，１２を設け、ビット線ＢＬｍに並行して設けたソース電源線１１は接地電位ＶＳＳに、ビット線ＢＬｎに並行して設けたソース電源線１２は電源電位ＶＤＤに接続されている。ここで、ソース電源線１１，１２は、マスクプログラムの手段によって、接地電位あるいは電源電位につなぎ換えることができるものである。
【００１９】
さらに、この構成では、ビット線ごとに読み出し動作に先立って電位を与えるプリチャージ回路１３，１４を配置した構成としており、ビット線ＢＬｍについてはトランジスタＱＰｍ、ＱＮｍが、ビット線ＢＬｎについてはトランジスタＱＰｎ、ＱＮｎが設けられ、マスクプログラムによってＰチャネル型トランジスタとＮチャネル型トランジスタのいずれかを選択して接続する構成とする。すなわち、メモリセルトランジスタのドレインとビット線との接続・非接続の場合と同様、Ｐチャネル型トランジスタ、Ｎチャネル型トランジスタのドレインとビット線とをコンタクトの有・無によって接続・非接続する。ここでは、ビット線ＢＬｍに接続されるプリチャージトランジスタはＰチャネル型のトランジスタＱＰｍが選択され、ビット線ＢＬｎに接続されるプリチャージトランジスタはＮチャネル型のトランジスタＱＮｎが選択されている。これにより、読み出し動作に先立つ電位（プリチャージ電位）はビット線ＢＬｍが電源電位ＶＤＤとなり、ビット線ＢＬｎは接地電位ＶＳＳとなる。このプリチャージ動作のとき、選択されるビット線に対応するプリチャージ回路１３、１４は、Ｐチャネル型トランジスタとＮチャネル型トランジスタのいずれにもオン状態となるゲート電位が印加される。例えばプリチャージ回路１３では、トランジスタＱＮｍのゲートにＨレベルのプリチャージ信号が印加されるとき、このプリチャージ信号はインバータ（図示せず）を介して反転されトランジスタＱＰｍのゲートにＬレベルが印加されるように構成されている。なお、本実施の形態では、プリチャージ動作は、複数のビット線ＢＬｍ、ＢＬｎに対し同時に行われるようにしているが、読み出し動作で選択されるビット線のみ（ここではＢＬｍとＢＬｎのどちらか一方のみ）がプリチャージされるようにしても構わない。
【００２０】
複数のビット線ＢＬｍ、ＢＬｎは、選択トランジスタＳＴｍ、ＳＴｎを介しセンスアンプＳＡ１１に接続されており、読み出し動作時にはカラム選択信号ＣＯＬｍあるいはＣＯＬｎがＨレベルとなることによって選択トランジスタＳＴｍがオン（ビット線ＢＬｍが選択）あるいは選択トランジスタＳＴｎがオン（ビット線ＢＬｎが選択）となり、センスアンプＳＡ１１がビット線の電位変化を増幅し、ＨレベルあるいはＬレベルの信号を出力する。このようにして行列状に配置されたメモリセルの記憶データを外部に出力する。
【００２１】
ここで、メモリの読み出し動作について詳しく説明する。ビット線ＢＬｍが選択された場合、プリチャージ動作で設定されたビット線ＢＬｍの電位は電源電位ＶＤＤであり、ワード線ＷＬｍを活性化させた場合にはメモリセルトランジスタＱｍｍがオンしビット線ＢＬｍの電位は接地電位ＶＳＳに近づき、出力されるデータはＬ（ロー）レベルである。ワード線ＷＬｎを活性化させた場合はビット線ＢＬｍとメモリセルトランジスタＱｎｍが接続されていないので、ビット線ＢＬｍの電位は電源電位ＶＤＤが保持され、出力されるデータはＨ（ハイ）レベルである。
【００２２】
他方、ビット線ＢＬｎが選択された場合、プリチャージ動作で設定されたビット線ＢＬｎの電位は接地電位ＶＳＳであり、メモリセルトランジスタとビット線が接続されている場合、メモリセルトランジスタを介してビット線の電位が電源電位ＶＤＤに近づく動作となる。図１ではいずれのメモリセルトランジスタＱｍｎ、Ｑｎｎもビット線ＢＬｎに接続されていないので、この場合（ＢＬｎ、ＷＬｍ）の位置にあるトランジスタＱｍｎ、（ＢＬｎ、ＷＬｎ）の位置にあるトランジスタＱｎｎのどちらをアクセスしても、ビット線ＢＬｍの電位は接地電位ＶＳＳが保持され、出力されるデータはいずれもＬレベルとなる。これは従来例の図３で示したものと同じデータを記憶しており、ビット線から接地電位あるいはビット線から電源電位へのリーク経路を持つトランジスタの個数を減少させることを実現している。すなわち、図３では、メモリセルトランジスタＱｍｎ、Ｑｎｎがビット線ＢＬｎと接続されているのに対し、同じデータを記憶した図１では接続されていない。
【００２３】
以上のように本実施の形態によれば、ビット線ＢＬｎのようなあるビット線に対応するメモリセルトランジスタのソース印加電位を電源電位ＶＤＤにするとともに、そのビット線のプリチャージ電位を接地電位ＶＳＳとする（これを「第２の回路構成」という）ことで、メモリセルトランジスタとビット線とを接続するコンタクトの有無を従来構成（図３）とは逆にして同一のデータを記憶することができるため、従来構成において、コンタクトが無いメモリセル数よりもコンタクトの有るメモリセル数の方が多いビット線に対し、前述の第２の回路構成を適用することで、コンタクトの有るメモリセル数を少なくし、すなわちリーク経路を持つメモリセルトランジスタの個数を減少させ、リーク電流を削減することができる。
【００２４】
また、ビット線に接続されるトランジスタの個数を減少させることにより、ビット線につながる拡散容量を減少でき、負荷が減少するためにメモリの高速動作、ひいては消費電力の低減が実現できる。
【００２５】
また、センスアンプＳＡ１１の出力の先に図４のような論理回路の追加が必要ではなく、さらに図４のように判定データ用のメモリセルの追加の必要もなく、回路構成の簡略化を図ることができる。
【００２６】
また、本実施の形態ではビット線単位で第２の回路構成を適用して記憶データの反転を実現することができ、図４の構成に比べデータ反転の自由度が高い。図４の構成では、同時にアクセスされるｎ本のビット線について、すべて同じ判定データを用いることになるので、そのｎ本のビット線に関する反転、非反転を個別に変えることができないのに対して、第１の実施の形態では、ビット線毎に個別に、反転、非反転を設定できるようになっている。すなわち、リーク電流削減のためビット線単位で、反転、非反転を設定するという目的の実現のためには、第１の実施の形態の方が自由度が高いものとなっている。
【００２７】
（第２の実施の形態）
図２に、本発明の第２の実施の形態の半導体記憶装置である、マスクＲＯＭのメモリセル回路概略を示す。ここでは出力１ビット分の構成を示し、また簡単のため、２本のビット線ＢＬｍ、ＢＬｎと、２本のワード線ＷＬｍ、ＷＬｎと、それらの交差点に位置する４個のメモリセルに関連する部分のみ示している。
【００２８】
従来のマスクＲＯＭのメモリセルと同様に、各メモリセルトランジスタのソース電位は接地電位ＶＳＳに接続されるものとする。本実施の形態では、出力１ビットにつき、２つのセンスアンプＳＡ２１、ＳＡ２２を有しており、第１のセンスアンプＳＡ２１の出力信号Ａと、第２のセンスアンプＳＡ２２の出力を論理否定回路ＩＮＶ２３で反転した信号Ｂとを、論理積回路ＡＮＤ２４によって論理合成し、表１に示す論理の出力Ｙを得る。
【００２９】
【表１】
2004296035.tif 000003
【００３０】
ビット線ＢＬｍは、ビット線をまとめた束をなすセンスアンプ入力線ＧＲＰＡ２５に、ビット線ＢＬｎはセンスアンプ入力線ＧＲＰＢ２６に接続するようプログラムが施されている。
【００３１】
ビット線ＢＬｍに接続されたトランジスタがアクセスされた場合、従来のものと同じくプリチャージ電位は電源電位ＶＤＤとなっているが、ビット線ＢＬｍは第１のセンスアンプＳＡ２１に接続されており、センスアンプＳＡ２１の出力Ａによって出力データＹが決定する。また、ビット線ＢＬｎに接続されたトランジスタがアクセスされた場合、センスアンプＳＡ２２の出力の反転データＢが出力データＹとなる。
【００３２】
ここで、センスアンプＳＡ２２の入力線ＧＲＰＢ２６は、以下に記述する回路を実装することにより、ビット線ＢＬｎを非選択状態の時の電位がＬレベルとなるように設定される。
【００３３】
負論理をなすカラム選択信号ＮＣＯＬｍ、ＮＣＯＬｎをそれぞれゲート入力とし、さらにソース電位を電源端子に接続し、ドレインを共通の配線２０に接続あるいは非接続の状態にプログラムを施せるような設定を行った選択トランジスタＱＰＳｍ、ＱＰＳｎを備える。さらにこの共通配線２０には、電流能力の小さいプルダウントランジスタＱＮ２６が備えられており、カラム選択信号ＣＯＬｍあるいはＣＯＬｎが選択状態（Ｈレベル）すなわちＮＣＯＬｍあるいはＮＣＯＬｎのいずれかがＬレベルとなるときには、選択トランジスタＱＰＳｍ、ＱＰＳｎと共通配線２０との接続状態に応じて共通配線２０の電位がＬレベルあるいはＨレベルに変化する。この例では、選択トランジスタＱＰＳｍのドレインは共通配線２０に非接続で、選択トランジスタＱＰＳｎのドレインは共通配線２０に接続されており、ＮＣＯＬｍがＬレベルとなった時にはこの配線２０の電位はＬレベル、ＮＣＯＬｎがＬレベルとなった時にはこの配線２０の電位はＨレベルとなる。この配線２０の電位は、論理否定回路ＩＮＶ２５を介しトランジスタＱＰ２７、ＱＮ２８のゲートに印加されるが、このときの配線２０の電位状態によってトランジスタＱＰ２７とＱＮ２８のいずれか一方がオン状態となる。このトランジスタＱＰ２７とＱＮ２８のドレインとセンスアンプＳＡ２２の入力線ＧＲＰＢ２６とが接続されている。
【００３４】
センスアンプＳＡ２１に接続されたビット線ＢＬｍが選択された場合（ビット線ＢＬｎは非選択状態）、ＮＣＯＬｍがＬレベル（ＣＯＬｍがＨレベル）、ＮＣＯＬｎがＨレベル（ＣＯＬｎがＬレベル）で、配線２０の電位はＬレベルとなる。このときトランジスタＱＮ２８がオン（ＱＰ２７はオフ）となり、センスアンプＳＡ２２の入力線ＧＲＰＢ２６はＬレベルとなる。すなわち、センスアンプＳＡ２２の入力線ＧＲＰＢ２６に接続されているビット線ＢＬｎが非選択状態のとき、センスアンプＳＡ２２の入力がＬレベルとなり、論理積回路ＡＮＤ２４に入力される論理否定回路ＩＮＶ２３の出力ＢはＨレベルとなる。したがってこの場合、ワード線ＷＬｍ、ＷＬｎのいずれかによって選択されたメモリセルのデータがセンスアンプＳＡ２１で増幅され、その出力データＡがそのまま論理積回路ＡＮＤ２４から出力データＹとして出力される。
【００３５】
また、センスアンプＳＡ２２に接続されたビット線ＢＬｎが選択されるとともにワード線ＷＬｍ、ＷＬｎのいずれかが選択された場合（ビット線ＢＬｍは非選択状態）、メモリセルトランジスタＱｍｎ、Ｑｎｎはいずれもビット線ＢＬｎに接続されていない（コンタクトが無い）ので、ビット線ＢＬｎはプリチャージ動作による電源電位ＶＤＤを保持した状態となる。このとき、ＮＣＯＬｎがＬレベル（ＣＯＬｎがＨレベル）、ＮＣＯＬｍがＨレベル（ＣＯＬｍがＬレベル）で、トランジスタＱＰＳｎがオンして配線２０の電位はＨレベルとなり、トランジスタＱＰ２７はオン状態で、トランジスタＱＮ２８がオフ状態となる。この場合、センスアンプＳＡ２２にはＨレベルが入力され、論理積回路ＡＮＤ２４に入力される論理否定回路ＩＮＶ２３の出力ＢはＬレベルとなり、その出力データＹもＬレベルとなる。これは従来例の図３で示したものと同じデータを記憶しており、ビット線から接地電位あるいはビット線から電源電位へのリーク経路を持つトランジスタの個数を減少させることを実現している。すなわち、図３では、メモリセルトランジスタＱｍｎ、Ｑｎｎがビット線ＢＬｎと接続されているのに対し、同じデータを記憶した図２では接続されていない。
【００３６】
また、図２において、メモリセルトランジスタＱｎｎのドレインとビット線ＢＬｎとがコンタクトを介して接続されているものとした場合、このデータ読み出し時には、ビット線ＢＬｎの電位がプリチャージ動作による電源電位ＶＤＤから接地電位ＶＳＳに下がる。センスアンプＳＡ２２にはＬレベルが入力され、論理積回路ＡＮＤ２４に入力される論理否定回路ＩＮＶ２３の出力ＢはＨレベルとなり、その出力データＹもＨレベルとなる。この場合、センスアンプＳＡ２１の出力Ａは、非選択時には、プリチャージ状態に従ったＨレベルを維持している。
【００３７】
以上のように本実施の形態によれば、メモリセルの構造を従来のマスクＲＯＭと同じくしながら、記憶データの反転がビット線単位で実現できる。すなわち、メモリセルトランジスタとビット線とを接続するコンタクトの有無を従来構成（図３）とは逆にして同一のデータを記憶することができるため、従来構成において、コンタクトが無いメモリセル数よりもコンタクトの有るメモリセル数の方が多いビット線を第２のセンスアンプＳＡ２２に接続するようにし、かつそのビット線とメモリセルトランジスタとの接続・非接続（コンタクトの有・無）を逆にすることで、コンタクトの有るメモリセル数を少なくし、すなわちリーク経路を持つメモリセルトランジスタの個数を減少させ、リーク電流を削減することができる。
【００３８】
また、ビット線に接続されるトランジスタの個数を減少させることにより、ビット線につながる拡散容量を減少でき、負荷が減少するためにメモリの高速動作、ひいては消費電力の低減が実現できる。
【００３９】
また、本実施の形態では、出力の判定に論理回路が必要となるが、メモリセル構造自体は通常のマスクＲＯＭとまったく同じであり、図４のように判定データ用のメモリブロックＭＢＣを追加し判定データを用いてデータの反転を行う回路に比べ回路構成が簡略化される。
【００４０】
また、本実施の形態ではビット線単位で記憶データの反転を実現することができるため、第１の実施の形態同様、図４の構成に比べデータ反転の自由度が高い。
【００４１】
【発明の効果】
以上のように本発明によれば、記憶データ以外のメモリセル領域を追加することなく、マスクＲＯＭにおける非活性メモリセル領域からのリーク経路を減少させることで、リーク電流を抑えるという効果があることはもちろんであるが、ビット線に接続されるトランジスタの個数を減少させることにより、ビット線につながる拡散容量を減少でき、負荷が減少するためにメモリの高速動作、ひいては消費電力の低減を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体記憶装置の要部構成を示す概略回路図
【図２】本発明の第２の実施の形態の半導体記憶装置の要部構成を示す概略回路図
【図３】従来のマスクＲＯＭの要部構成を示す概略回路図
【図４】記憶データの反転回路を備えた従来のマスクＲＯＭの概略回路図
【符号の説明】
ＢＬｍ，ＢＬｎ  ビット線
ＷＬｍ，ＷＬｎ  ワード線
Ｑｍｍ，Ｑｍｎ，Ｑｎｍ，Ｑｎｎ  メモリセルトランジスタ
１１，１２  ソース電源線
１３，１４  プリチャージ回路
ＱＰｍ，ＱＮｍ，ＱＰｎ，ＱＮｎ  プリチャージトランジスタ
ＳＡ１１，ＳＡ２１，ＳＡ２２  センスアンプ
ＩＮＶ２３  論理否定回路
ＡＮＤ２４  論理積回路
【図１】
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【図２】
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【図３】
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【図４】
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