(57)【要約】【課題】キャパシタにつながるビアのオープン不良を防止し、高信頼性のビア接続を有する半導体装置及びその製造方法を提供する。【解決手段】キャパシタ素子Ｃ１を覆う層間絶縁膜１６上には少なくとも第１層アルミニウム配線１７１が形成されている。第１層アルミニウム配線１７１は、層間絶縁膜１６に形成されたビアホール１８１〜１８４を介してそれぞれポリシリコン層１５１、ポリシリコン層１５２各両端部、Ｎ型拡散層１３２に接続されている。ポリシリコン層１５２はヒューズＦ１を構成している。Ｎ型拡散層１３２は基板１１とダイオード接続され、ダイオード領域Ｄ１を構成している。層間絶縁膜１９上には少なくともビアホール２０１を介して第１層アルミニウム配線１７１に接続される第２層アルミニウム配線１７２が形成されている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたキャパシタ素子と、
前記キャパシタ素子上における層間の第１絶縁膜と、
少なくとも前記キャパシタ素子の一方電極と接続孔を介して接続される前記第１絶縁膜上の第１の金属配線と、
前記第１の金属配線上における層間の第２絶縁膜と、
少なくとも前記第１の金属配線と接続孔を介して接続される前記第２絶縁膜上の第２の金属配線と、
前記第１の金属配線間の所定部における切断に必要なヒューズ素子と、
前記ヒューズ素子が前記第１の金属配線を介して接続される前記半導体基板のダイオード領域と、
を具備したことを特徴とする半導体装置。
【請求項２】
前記キャパシタ素子は前記半導体基板上に形成されたＭＯＳ型キャパシタを含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記キャパシタ素子への前記接続孔は複数設けられていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１金属配線への前記接続孔は複数設けられていることを特徴とする請求項１〜３いずれか一つに記載の半導体装置。
【請求項５】
前記ダイオード領域は前記半導体基板に形成される第１導電型と第２導電型の構造を有することを特徴とする請求項１〜４いずれか一つに記載の半導体装置。
【請求項６】
半導体基板上にキャパシタ素子を形成する工程と、
前記半導体基板上にダイオード領域を形成する工程と、
前記キャパシタ素子上に層間の第１絶縁膜を形成する工程と、
少なくとも前記第１絶縁膜上で前記キャパシタ素子の一方電極と接続孔を介して接続されると共に電気的に前記ダイオード領域と接続関係を有する第１の金属配線を形成する工程と、
前記第１の金属配線上に層間の第２絶縁膜を形成する工程と、
少なくとも前記第２絶縁膜上で前記第１の金属配線と接続するための接続孔を形成する工程と、
を含む半導体装置の製造方法。
【請求項７】
前記ダイオード領域は第１導電型と第２導電型の両方を形成し、それぞれ前記第１の金属配線と接続させることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１の金属配線への前記接続孔と電気的に関係する第２金属配線を形成する工程をさらに含む請求項５〜７いずれか一つに記載の半導体装置の製造方法。
【請求項９】
前記第１の金属配線は前記第２絶縁膜を介する前記接続孔の形成後、任意の工程において前記ダイオード領域との接続関係を切るようにすることを特徴とする請求項６〜８いずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特にキャパシタ素子を含む半導体集積回路におけるビアホール、コンタクトホール等の接続孔を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路において、通常、キャパシタ素子に接続するビアは他のビアに比べて開口が難しい。他のビアに比べてオープン不良になる可能性が高いのである。原因はキャパシタに溜まった電荷により、ビア形成時に実施するドライエッチングが不完全になることにある。例えば、アルミニウム配線へのビア形成なら接続孔底部に酸化膜やポリマー（プラズマにより生成されたフルオロカーボン系重合物）が多く残り、オープン不良になる懸念がある。
【０００３】
例えば、時計用ＩＣはキャパシタ素子を含み、キャパシタ素子に関係する配線ビアがオープン不良になることにより、歩度不良が発生する。キャパシタ素子の電極への直接の接続孔はキャパシタ素子の電極の直上であり、大きな電極面積を有するので大径開孔及び複数開孔を問題なく達成できる。しかし、その後につながるキャパシタ素子に電気的につながる配線層のビア接続が問題である。だいたい、キャパシタ素子に関係する配線ビア１個あたり１４ｐＦ以上の容量を持つものがビアのオープン不良を起こす。
【０００４】
そこで従来の対策では、キャパシタ素子に電気的につながるビアは、キャパシタ素子の持つ容量に応じて算出して決められた個数を設けるよう制約をしていた。あるいは、ビア形成後に現像液（アルカリ系溶液）による現ウェットエッチング工程を導入し、ビア底部の酸化膜やポリマーを除去していた。
【０００５】
【発明が解決しようとする課題】
しかしながら、キャパシタにつながるビアを複数個設ける場合、エッチング装置のコンディションが常に一定でないこともあって、キャパシタの容量に対するビアの最低必要個数を明確に算出するのは困難である。実質的には、なるべくビアを複数個設けることにより、その中で不良にならないビア接続を活かす形態となっている。
【０００６】
また、ビア形成後のウェットエッチングには上述のように現像液（アルカリ系溶液）が使用され、配線自体もエッチングされ易い。よって、配線の信頼性が低下する問題があり、このウェットエッチング工程を導入しないか、導入するとしても極めて短時間で済ませたい。
【０００７】
本発明は上記のような事情を考慮してなされたもので、キャパシタにつながるビアのオープン不良を防止し、高信頼性のビア接続を有する半導体装置及びその製造方法を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板上に形成されたキャパシタ素子と、
前記キャパシタ素子上における層間の第１絶縁膜と、少なくとも前記キャパシタ素子の一方電極と接続孔を介して接続される前記第１絶縁膜上の第１の金属配線と、前記第１の金属配線上における層間の第２絶縁膜と、少なくとも前記第１の金属配線と接続孔を介して接続される前記第２絶縁膜上の第２の金属配線と、前記第１の金属配線間の所定部における切断に必要なヒューズ素子と、前記ヒューズ素子が前記第１の金属配線を介して接続される前記半導体基板のダイオード領域と、を具備したことを特徴とする。
【０００９】
上記本発明に係る半導体装置によれば、キャパシタ素子に関係する第１の金属配線はヒューズ素子を介してダイオード領域に接続される。第１の金属配線と第２の金属配線を接続するための、キャパシタ素子に電気的に関係する接続孔のエッチング時、キャパシタにチャージが溜まることなく、エッチングレートが変動することはない。
【００１０】
また、上記本発明に係る半導体装置は実施態様として次のような特徴を有することが好ましい。
前記キャパシタ素子は前記半導体基板上に形成されたＭＯＳ型キャパシタを含むことを特徴とする。
前記キャパシタ素子への前記接続孔は複数設けられていることを特徴とする。
前記第１金属配線への前記接続孔は複数設けられていることを特徴とする。
前記ダイオード領域は前記半導体基板に形成される第１導電型と第２導電型の構造を有することを特徴とする。
【００１１】
本発明の半導体装置の製造方法は、半導体基板上にキャパシタ素子を形成する工程と、前記半導体基板上にダイオード領域を形成する工程と、前記前記キャパシタ素子上に層間の第１絶縁膜を形成する工程と、少なくとも前記第１絶縁膜上で前記キャパシタ素子の一方電極と接続孔を介して接続されると共に電気的に前記ダイオード領域と接続関係を有する第１の金属配線を形成する工程と、前記第１の金属配線上に層間の第２絶縁膜を形成する工程と、少なくとも前記第２絶縁膜上で前記第１の金属配線と接続するための接続孔を形成する工程と、を含む。
【００１２】
上記本発明に係る半導体装置の製造方法によれば、キャパシタ素子に関係する第１の金属配線はダイオード領域に接続される。第１の金属配線と接続するための接続孔を形成するエッチング時にキャパシタ素子にチャージが溜まることなく、エッチングレートが変動することはない。
【００１３】
なお、上記本発明に係る半導体装置の製造方法において、前記ダイオード領域は第１導電型と第２導電型の両方形成し、それぞれ前記第１の金属配線と接続させることを特徴とする。これにより、正、負のチャージに対応可能とする。
また、前記第１の金属配線への前記接続孔と電気的に関係する第２金属配線を形成する工程と、をさらに含む。
また、前記第１の金属配線は前記第２絶縁膜を介する前記接続孔の形成後、任意の工程において前記ダイオード領域との接続関係を切るようにすることを特徴とする。
【００１４】
【発明の実施の形態】
図１（ａ），（ｂ）は、本発明の一実施形態に係る半導体装置を示す要部の断面図である。Ｐ型（またはＰ型の領域）を有するシリコン半導体基板１０上にＬＯＣＯＳ（選択酸化分離）法による選択酸化膜１１が形成されている。半導体基板１１の所定領域にＮ型拡散層１３１，１３２が形成されている。少なくともＮ型拡散層１３１上には酸化膜１２が形成されている。少なくとも所定の酸化膜１２上及び選択酸化膜１１上にポリシリコン層１５１，１５２がパターニング形成されている。Ｎ型拡散層１３１、酸化膜１２、ポリシリコン層１５１は、キャパシタ素子Ｃ１の下部電極、キャパシタ絶縁膜、上部電極を構成している。
【００１５】
層間絶縁膜１６上には少なくとも第１層アルミニウム配線１７１が形成されている。第１層アルミニウム配線１７１は図示しない下地のバリアメタルや上部の反射防止膜を含む。第１層アルミニウム配線１７１は、層間絶縁膜１６に形成されたビアホール１８１〜１８４を介してそれぞれポリシリコン層１５１、ポリシリコン層１５２各両端部、Ｎ型拡散層１３２に接続されている。因みにビアホール１８１は上部電極（ポリシリコン層１５１）の広さに応じて複数設けられる。また、ポリシリコン層１５２はヒューズＦ１を構成している。Ｎ型拡散層１３２は基板１１とダイオード接続され、ダイオード領域Ｄ１を構成している。（図１（ａ））。
【００１６】
層間絶縁膜１９上には少なくとも第２層アルミニウム配線１７２が形成されている。第２層アルミニウム配線１７２は図示しない下地のバリアメタルや上部の反射防止膜を含む。第２層アルミニウム配線１７２は、層間絶縁膜１９に形成されたビアホール２０１を介して第１層アルミニウム配線１７１に接続されている。ビアホール２０１は複数設けられていてもよい。
【００１７】
また、図１（ｂ）に示すように、本発明の一実施形態に係る半導体装置を示す要部の別の断面図では、キャパシタ素子Ｃ１に対する次のような接続構成を有する。第１層アルミニウム配線１７２は別のビアホール１８１，１８５〜１８７を介してそれぞれポリシリコン層１５１、ポリシリコン層１５３各両端部、Ｐ型拡散層１４１に接続されている。Ｐ型拡散層１４１はＮ型拡散層１３３に囲まれている。ポリシリコン層１５３はヒューズＦ２を構成している。Ｎ型拡散層１３２は基板１１とダイオード接続されされ、ダイオード領域Ｄ２を構成している。（図１（ｂ））。
【００１８】
図２は、本発明の一実施形態に係る半導体装置を示す要部の平面図である。図１と同様の箇所には同一の符号を付している。すなわち、ビアホール２０１は、従来のように、その容量に応じて形成する個数を算出したり、できるだけ多く形成して不良にならないビアを取得するといった不確実な形態はなくなる。一つでもよいし、２，３個と、ある程度複数設けられればよい。
【００１９】
図１、図２を参照して上記構成の製造方法を説明する。半導体基板１０上に選択酸化膜１１等素子分離領域形成後、キャパシタ素子Ｃ１、及びダイオード領域Ｄ１，Ｄ２の拡散層を形成する。キャパシタ素子Ｃ１のＮ型拡散層１３１はキャパシタの下部電電極としての機能を有する濃度で形成される。ダイオード領域Ｄ１，Ｄ２のＮ型拡散層１３２とＰ型拡散層１４１は別の素子、例えばＭＯＳ型素子形成時のソース・ドレイン領域と同時に形成してもよい。酸化膜１２はゲート酸化膜の形成及び単独の工程を含め形成する。ポリシリコン層１５１，１５２はＭＯＳ型素子のゲート電極と同一工程で形成する。
【００２０】
その他、層間絶縁膜、第１層、第２層のアルミニウム配線やビアホール等は周知の多層配線形成技術を用いて形成される。特に、第２層のアルミニウム配線のビアホール２０１を形成する際、正または負のプラズマチャージがヒューズＦ１，Ｆ２を介してダイオード領域Ｄ１，Ｄ２から基板１０へ抜ける放電路が形成される。これにより、キャパシタ素子Ｃ１にチャージが溜まることはなく、エッチングレートの変動が避けられ、安定したビアホール開孔が達成される。
【００２１】
なお、ヒューズＦ１，Ｆ２はポリシリコンヒューズの構成を示した。図示しないが、上部のパッド部が開口されポリシリコン層１５２や１５３上を覆う層間絶縁膜１６の途中まで削除されたヒューズ開口が形成される。また、ポリシリコンヒューズに限らず、２，３層の多層配線構造なら第２層（最上層）アルミニウム配線の所定領域によるアルミニウムヒューズ（図示せず）で構成することもできる。
【００２２】
図３（ａ），（ｂ），（ｃ）は、それぞれヒューズ素子の構成図である。図３（ａ），（ｂ）はポリシリコンヒューズの平面図及び断面図であり、溶断の際には例えばポリシリコンヒューズに溶断用の大電流を流す、もしくはレーザー照射する。パッド開口としてヒューズ素子上方における層間絶縁膜は大部分除去され、ヒューズ上の層間絶縁膜が薄く残存している形態となっている。また、図３（ｃ）はメタルヒューズであり、アルミニウム配線のヒューズである。溶断の際には例えばレーザー照射する。ヒューズ素子上方の層間絶縁膜は他の領域より薄く、パッシベーション膜は除去されている。
【００２３】
上記実施形態の構成及び方法によれば、キャパシタ素子Ｃ１に電気的につながるビアホール２０１の形成に関し、底部に第１層アルミニウム配線１７１を露出させる工程が不十分になるような不具合は避けられる。すなわち、キャパシタ素子Ｃ１に関係する第１層アルミニウム配線１７１はヒューズ素子Ｆ１またはＦ２を介してダイオード領域Ｄ１またはＤ２に接続される。キャパシタ素子Ｃ１に電気的に関係するビアホール２０１のエッチング時においてキャパシタ素子Ｃ１にチャージが溜まることなく、エッチングレートが安定する。これにより、ビア数を多くする等の制約なく、オープン不良を防止することができる。さらに、ビア形成後のウェットエッチング工程を省く工程短縮も期待できる。また、ヒューズＦ１，Ｆ２を設けておけば、製造工程終了後、特性検査時等で適宜溶断することができる。
【００２４】
以上説明したように本発明によれば、キャパシタ素子に関係する第１の金属配線はヒューズ素子を介してダイオード領域に接続される。第１の金属配線と第２の金属配線を接続するための、キャパシタ素子に電気的に関係する接続孔のエッチング時、キャパシタにチャージが溜まることなく、エッチングレートが変動することはない。この結果、キャパシタにつながるビアのオープン不良を防止し、高信頼性のビア接続を有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】一実施形態に係る半導体装置を示す要部の断面図。
【図２】一実施形態に係る半導体装置を示す要部の平面図。
【図３】ヒューズ素子の例を示す各構成図。
【符号の説明】
１０…シリコン半導体基板、１１…選択酸化膜、１２…酸化膜、１３１，１３２…Ｎ型拡散層、１４１…Ｐ型拡散層、１５１，１５２…ポリシリコン層、１６，１９…層間絶縁膜、１７１…第１層アルミニウム配線、１７２…第２層アルミニウム配線、１８１〜１８４，２０１…ビアホール、Ｃ１…キャパシタ素子、Ｄ１，Ｄ２…ダイオード領域、Ｆ１，Ｆ２…ヒューズ素子。
【図１】
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【図２】
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【図３】
2004296462.tif 000005