(57)【要約】【課題】読み出しの高速化を図ることができ、しかも、ワード線に昇圧電圧を供給する必要がなく、昇圧回路を設ける場合のような回路規模の増大を避けることができるようにした強誘電体メモリを提供する。【解決手段】読み出し時に、ビット線ＢＬ、ＸＢＬを予め接地電圧ＶＳＳにプリチャージしておき、メモリ・セルＭＣからのデータの読み出しの初めに、直流バイアス電流供給回路ＢＡによってビット線ＢＬ、ＸＢＬに等しい量の直流バイアス電流を一定時間供給した後、センス・アンプＳＡを活性化する。【選択図】　　図１
2004013951.tif 000002
【特許請求の範囲】
【請求項１】
メモリ・セルと、該メモリ・セルに対応した第１、第２のビット線と、該第１、第２のビット線に対応したセンス・アンプを有する強誘電体メモリであって、
前記メモリ・セルからのデータの読み出し時、前記第１、第２のビット線に所定量の直流バイアス電流を所定時間供給する直流バイアス電流供給回路を有することを特徴とする強誘電体メモリ。
【請求項２】
前記メモリ・セルからのデータの読み出し時、予め、前記第１、第２のビット線を接地電圧にプリチャージしておき、前記メモリ・セルからのデータの読み出しの初めに、前記直流バイアス電流供給回路によって前記第１、第２のビット線に所定量の直流バイアス電流を所定時間供給した後、前記センス・アンプを活性化することを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
前記直流バイアス電流供給回路は、ソースを電源線に接続し、ドレインを前記第１のビット線に接続し、ゲート電圧を直流バイアス電流供給制御回路により制御される第１のトランジスタと、ソースを電源線に接続し、ドレインを前記第２のビット線に接続し、ゲート電圧を前記直流バイアス電流供給制御回路により制御される第２のトランジスタを有することを特徴とする請求項２記載の強誘電体メモリ。
【請求項４】
前記直流バイアス電流供給制御回路は、ソースを電源線に接続し、ゲートをドレイン及び前記第１、第２のトランジスタのゲートに接続した第３のトランジスタと、一端を前記第３のトランジスタのドレインに接続し、他端を接地線に接続した負荷回路と、一端を前記電源線に接続し、他端を前記第３のトランジスタのゲートに接続し、制御信号によってオン、オフが制御されるスイッチ手段を備えていることを特徴とする請求項３記載の強誘電体メモリ。
【請求項５】
外部から書換え可能な記憶回路を有し、かつ、前記負荷回路は、負荷抵抗値を可変とされ、前記記憶回路の記憶データに基づいて前記負荷抵抗値を設定できるように構成されていることを特徴とする請求項４記載の強誘電体メモリ。
【請求項６】
第１、第２、第３、第４の強誘電体キャパシタと、
前記メモリ・セルに対するデータの書き戻し時、前記第１、第２の強誘電体キャパシタに“１”データを書き込み、前記第３、第４の強誘電体キャパシタに“０”データを書き込み、前記メモリ・セルからのデータの読み出し時、前記第１、第３の強誘電体キャパシタを並列接続すると共に、前記第２、第４の強誘電体キャパシタを並列接続し、かつ、前記第１、第３の強誘電体キャパシタからなる第１の並列回路と、前記第２、第４の強誘電体キャパシタからなる第２の並列回路を直列接続する手段を備えたリファレンス・セル回路を有していることを特徴とする請求項１記載の強誘電体メモリ。
【請求項７】
第１、第２、第３、第４の強誘電体キャパシタと、
前記メモリ・セルに対するデータの書き戻し時、前記第１、第２の強誘電体キャパシタに“１”データを書き込み、前記第３、第４の強誘電体キャパシタに“０”データを書き込み、前記メモリ・セルからのデータの読み出し時、前記第１、第２の強誘電体キャパシタを直列接続すると共に、前記第３、第４の強誘電体キャパシタを直列接続し、かつ、前記第１、第２の強誘電体キャパシタからなる第１の直列回路と、前記第３、第４の強誘電体キャパシタからなる第２の直列回路を並列接続する手段を備えたリファレンス・セル回路を有していることを特徴とする請求項１記載の強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体材料を使用してなる強誘電体キャパシタを記憶媒体とする強誘電体メモリに関する。
【０００２】
【従来の技術】
従来、強誘電体メモリとして、例えば、１個のトランジスタと１個の強誘電体キャパシタを使用した１Ｔ１Ｃ型のメモリ・セルを備える強誘電体メモリと、２個のトランジスタと２個の強誘電体キャパシタを使用した２Ｔ２Ｃ型のメモリ・セルを備える強誘電体メモリが提案されている。前者は高密度・大容量用途に、後者は高信頼性用途に、それぞれ棲み分かれた市場を持っている。
【０００３】
図９は２Ｔ２Ｃ型のメモリ・セルを備える従来の強誘電体メモリの一例の要部を示す回路図である。図９中、ＷＬはワード線、ＢＬ、ＸＢＬはビット線、ＰＬはプレート線、ＭＣは２Ｔ２Ｃ型のメモリ・セルであり、ＦＣ１、ＦＣ２は記憶媒体をなす強誘電体キャパシタ、Ｍ１、Ｍ２はアクセス・トランジスタをなすｎＭＯＳトランジスタである。
【０００４】
また、ＳＡＰ、ＳＡＮはセンス・アンプ駆動電圧線、ＳＡは差動型のセンス・アンプであり、Ｍ３、Ｍ４はプルアップ素子をなすｐＭＯＳトランジスタ、Ｍ５、Ｍ６はプルダウン素子をなすｎＭＯＳトランジスタである。
【０００５】
なお、図９では、強誘電体キャパシタが上向きの分極を持つ場合を“０”、下向きの分極を持つ場合を“１”と表しているが、図１０に示すように、強誘電体キャパシタのヒステリシス・ループでは、“０”、“１”は、それぞれ、位置Ａ、Ｂで表される。ビット線ＢＬ、ＸＢＬが接地電圧ＶＳＳに保持され、プレート線ＰＬが接地電圧ＶＳＳから電源電圧ＶＤＤに駆動される時、“０”、“１”の状態は、それぞれ、強誘電体キャパシタの実効容量が小さい場合と大きい場合に区別できる。
【０００６】
図１１は図９に示す従来の強誘電体メモリがプレート線駆動型読み出し方式を採用している場合の読み出し動作を示す波形図であり、強誘電体キャパシタＦＣ１に“０”データ、強誘電体キャパシタＦＣ２に“１”データが記憶されている場合において、メモリ・セルＭＣが選択される場合を例にしている。
【０００７】
この読み出し方式の場合、読み出し（Ｒｅａｄ）期間前においては、ワード線ＷＬの電位＝ＶＳＳとされ、ｎＭＯＳトランジスタＭ１、Ｍ２＝ＯＦＦとされている。また、センス・アンプ駆動電圧線ＳＡＰの電位＝ＶＳＳ、センス・アンプ駆動電圧線ＳＡＮの電位＝ＶＤＤとされ、センス・アンプＳＡは非活性状態とされている。また、プレート線ＰＬの電位＝ＶＳＳとされ、ビット線ＢＬ、ＸＢＬはＶＳＳにプリチャージされている。
【０００８】
読み出し期間になると、ワード線ＷＬの電位＝ＶＤＤとされ、ｎＭＯＳトランジスタＭ１、Ｍ２＝ＯＮとされた後に、プレート線ＰＬの電位＝ＶＤＤとされる。この結果、ビット線ＢＬ、ＸＢＬの電位が僅かに立ち上がり、ビット線ＢＬ、ＸＢＬ間に差電圧が生じる。
【０００９】
本例の場合、強誘電体キャパシタＦＣ１は“０”データを記憶しているので、プレート線ＰＬの電位をＶＳＳからＶＤＤに引き上げても、分極反転が起こらないため、強誘電体キャパシタＦＣ１の実効的な容量は小さくなる。これに対し、強誘電体キャパシタＦＣ２は、プレート線ＰＬの電位をＶＳＳからＶＤＤに引き上げると、分極反転を起こすので、強誘電体キャパシタＦＣ２の実効的な容量は大きくなる。この結果、ビット線ＢＬの電位＜ビット線ＸＢＬの電位となる。
【００１０】
そして、センス・アンプ駆動電圧線ＳＡＰの電位＝ＶＤＤ、センス・アンプ駆動電圧線ＳＡＮの電位＝ＶＳＳとされ、センス・アンプＳＡが活性化される。この場合、ビット線ＢＬの電位＜ビット線ＸＢＬの電位となっているので、差動動作によって、ｐＭＯＳトランジスタＭ３＝ＯＦＦ、ｐＭＯＳトランジスタＭ４＝ＯＮ、ｎＭＯＳトランジスタＭ５＝ＯＮ、ｎＭＯＳトランジスタＭ６＝ＯＦＦとなる。即ち、ビット線ＢＬはＶＳＳに引き下げられ、ビット線ＸＢＬはＶＤＤに引き上げられる。
【００１１】
そして、そのまま、書き戻し（Ｗｒｉｔｅ−Ｂａｃｋ）期間とされ、プレート線ＰＬの電位はＶＳＳに引き下げられ、強誘電体キャパシタＦＣ１、ＦＣ２に対する書き戻しが行われる。書き戻し期間が終了すると、ワード線ＷＬの電位＝ＶＳＳとされ、ｎＭＯＳトランジスタＭ１、Ｍ２＝ＯＦＦとされる。また、センス・アンプ駆動電圧線ＳＡＰの電位＝ＶＳＳ、センスアンプ駆動電圧線ＳＡＮの電位＝ＶＤＤとされ、センス・アンプＳＡ＝非活性状態とされる。また、ビット線ＢＬ、ＸＢＬはＶＳＳにプリチャージされる。
【００１２】
このように、図１１に示すプレート線駆動型読み出し方式は、読み出し時に、プレート線ＰＬを駆動し、異なるデータを持つ強誘電体キャパシタＦＣ１、ＦＣ２の実効的な容量差をもとに、ビット線ＢＬ、ＸＢＬ間に差電圧を発生させて、読み出しを行うというものである。
【００１３】
図１２は図９に示す従来の強誘電体メモリがプレート線非駆動型読み出し方式（Ｈ．Ｋｏｉｋｅ　ｅｔ　ａｌ．，　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，　ｖｏｌ．３１，　ｎｏ．１１，　ｐｐ．１６２５−１６３４，　　　１９９７）を採用している場合の読み出し動作を示す波形図であり、強誘電体キャパシタＦＣ１に“０”データ、強誘電体キャパシタＦＣ２に“１”データが記憶されている場合を例にしている。
【００１４】
この読み出し方式の場合、プレート線ＰＬの電位はＶＤＤ／２に固定され、読み出し期間前においては、ワード線ＷＬの電位＝ＶＳＳとされ、ｎＭＯＳトランジスタＭ１、Ｍ２＝ＯＦＦとされている。また、センス・アンプ駆動電圧線ＳＡＮ、ＳＡＰの電位＝ＶＤＤ／２、ビット線ＢＬ、ＸＢＬの電位＝ＶＤＤ／２とされている。
【００１５】
読み出し期間になると、センス・アンプ駆動電圧線ＳＡＰの電位＝ＶＳＳ、センス・アンプ駆動電圧線ＳＡＮの電位＝ＶＤＤとされ、センス・アンプＳＡ＝非活性状態とされると共に、ビット線ＢＬ、ＸＢＬの電位＝ＶＳＳとされる。その後、ワード線ＷＬの電位＝ＶＤＤとされ、ｎＭＯＳトランジスタＭ１、Ｍ２＝ＯＮとされる。この結果、ビット線ＢＬ、ＸＢＬの電位が僅かに立ち上がり、ビット線ＢＬ、ＸＢＬ間に差電圧（ビット線ＢＬの電位＜ビット線ＸＢＬの電位）が生じる。
【００１６】
そして、センス・アンプ駆動電圧線ＳＡＰ＝ＶＤＤ、ＳＡＮ＝ＶＳＳとされ、センス・アンプＳＡが活性化される。この結果、ビット線ＢＬの電位はＶＳＳに引き下げられ、ビット線ＸＢＬの電位はＶＤＤに引き上げられる。そのまま、書き戻し期間とされ、書き戻し期間が終了近くなると、センスアンプ駆動電圧線ＳＡＰ、ＳＡＮの電位＝ＶＤＤ／２とされ、続いて、ビット線ＢＬ、ＸＢＬの電位＝ＶＤＤ／２とされ、書き戻し期間が終了すると、ワード線ＷＬの電位＝ＶＳＳとされる。
【００１７】
このように、図１２に示すプレート線非駆動型読み出し方式は、読み出し時にプレート線ＰＬを駆動せず、プレート線ＰＬをＶＤＤ／２に固定し、ＶＳＳにプリチャージされたビット線ＢＬ、ＸＢＬと、ＶＤＤ／２に設定されたストレージ・ノードＳ１、Ｓ２間のチャージ・シェアリングを基に読み出しを行うことにより、読み出しアクセス時間の短縮を図るとするものである。
【００１８】
図１３は図９に示す従来の強誘電体メモリがビット線駆動型読み出し方式（Ｈ．Ｈｉｒａｎｏ　ｅｔ　ａｌ．，　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，　ｖｏｌ．３２，　ｎｏ．５，　ｐｐ．６４９−６５４，　１９９７）を採用している場合の読み出し動作を示す波形図であり、強誘電体キャパシタＦＣ１に“０”データ、強誘電体キャパシタＦＣ２に“１”データが記憶されている場合を例にしている。
【００１９】
この読み出し方式の場合、読み出し期間前においては、ワード線ＷＬの電位＝ＶＳＳとされ、ｎＭＯＳトランジスタＭ１、Ｍ２＝ＯＦＦとされている。また、センス・アンプ駆動電圧線ＳＡＰの電位＝ＶＳＳ、センスアンプ駆動電圧線ＳＡＮの電位＝ＶＤＤとされ、センス・アンプＳＡ＝非活性状態とされている。また、プレート線ＰＬの電位＝ＶＳＳ、ビット線ＢＬ、ＸＢＬの電位＝ＶＳＳとされており、読み出し期間直前に、ビット線ＢＬ、ＸＢＬはＶＤＤにプリチャージされる。
【００２０】
そして、読み出し期間になると、ワード線ＷＬの電位＝ＶＰＰ（ＶＤＤを昇圧した電圧）とされ、ｎＭＯＳトランジスタＭ１、Ｍ２＝ＯＮとされる。この結果、ビット線ＢＬ、ＸＢＬの電位が僅かに立ち上がり、ビット線ＢＬ、ＸＢＬ間に差電圧（ビット線ＢＬの電位＜ビット線ＸＢＬの電位）が生じる。
【００２１】
その後、センス・アンプ駆動電圧線ＳＡＰの電位＝ＶＤＤ、センス・アンプ駆動電圧線ＳＡＮの電位＝ＶＳＳとされ、センスアンプＳＡが活性化される。この結果、ビット線ＢＬの電位はＶＳＳに引き下げられ、ビット線ＸＢＬの電位はＶＤＤに引き上げられる。
【００２２】
そして、そのまま、書き戻し期間になり、プレート線ＰＬの電位は、ＶＳＳ→ＶＤＤ→ＶＳＳとされ、強誘電体キャパシタＦＣ１、ＦＣ２に対する書き戻しが行われる。書き戻し期間が終了すると、ワード線ＷＬの電位＝ＶＳＳ、ｎＭＯＳトランジスタＭ１、Ｍ２＝ＯＦＦとされる。また、センス・アンプ駆動電圧線ＳＡＰの電位＝ＶＳＳ、センス・アンプ駆動電圧線ＳＡＮの電位＝ＶＤＤとされ、センス・アンプＳＡ＝非活性状態とされる。また、ビット線ＢＬ、ＸＢＬの電位＝ＶＳＳとされる。
【００２３】
このように、図１３に示すビット線駆動型読み出し方式では、読み出し時にはプレート線ＰＬを駆動せず、ビット線ＢＬ、ＸＢＬをＶＤＤにプリチャージし、強誘電体キャパシタＦＣ１、ＦＣ２の等価的な容量差に起因したビット線ＢＬ、ＸＢＬのディスチャージ量の差により読み出しを行うとしているので、読み出し後のデータの書き戻し時にはプレート線ＰＬの駆動が必要であるが、読み出しのアクセス時間は、図１２に示すプレート線非駆動型読み出し方式と比較して短縮される。
【００２４】
【発明が解決しようとする課題】
図１１に示すプレート線駆動型読み出し方式は、読み出し時に、大きなＣＲ遅延を伴うプレート線ＰＬの駆動を行うとしているので、読み出しアクセス時間が長くなるという問題点を有している。
【００２５】
図１２に示すプレート線非駆動型読み出し方式は、強誘電体キャパシタＦＣ１、ＦＣ２にＶＤＤ／２しか印加しないため、書き込みをフルの電源電圧ＶＤＤで実施できず、低電圧化への対応が困難であると共に、ストレージ・ノードＳ１、Ｓ２は、書き込みが実行された後、ｎＭＯＳトランジスタＭ１、Ｍ２に寄生するダイオードのリーク電流によって接地電圧ＶＳＳにディスチャージされてしまうために、定期的にリフレッシュを行う必要がある。これらの問題は、メモリの実動作としては大きな障害であり、この方式の実用化を阻んでいる。
【００２６】
図１３に示すビット線駆動型読み出し方式は、読み出し前に、ビット線ＢＬ、ＸＢＬをＶＤＤにプリチャージするために、ワード線ＷＬに昇圧電圧ＶＰＰを印加する必要があり、このため、ＶＤＤをＶＰＰに昇圧するための回路を必要とし、回路面積が大きくなるという問題点を有している。
【００２７】
本発明は、かかる点に鑑み、メモリ・セルからのデータの読み出しの高速化を図ることができ、しかも、ワード線に昇圧電圧を供給する必要がなく、昇圧回路を設ける場合のような回路規模の増大を避けることができるようにした強誘電体メモリを提供することを目的とする。
【００２８】
【課題を解決するための手段】
本発明の強誘電体メモリは、メモリ・セルと、該メモリ・セルに対応した第１、第２のビット線と、該第１、第２のビット線に対応したセンス・アンプを有する強誘電体メモリであって、前記メモリ・セルからのデータの読み出し時、前記第１、第２のビット線に所定量の直流バイアス電流を所定時間供給する直流バイアス電流供給回路を有するというものである。
【００２９】
本発明によれば、読み出し時、予め、第１、第２のビット線を接地電圧にプリチャージしておき、メモリ・セルからのデータの読み出しの初めに、直流バイアス電流供給回路によって第１、第２のビット線に所定量の直流バイアス電流を所定時間供給した後、センス・アンプを活性化することにより、メモリ・セルからのデータの読み出しを行うことができる。
【００３０】
【発明の実施の形態】
以下、図１〜図８を参照して、本発明の第１実施形態及び第２実施形態について説明する。なお、図１において、図９に対応する部分には、同一符号を付し、その重複説明は省略する。
【００３１】
（第１実施形態・・図１〜図４）
図１は本発明の第１実施形態の要部を示す回路図である。本発明の第１実施形態は、本発明を２Ｔ２Ｃ型のメモリ・セルを備える強誘電体キャパシタに適用したものであり、直流バイアス電流供給回路ＢＡと直流バイアス電流供給制御回路ＢＡＣ１と直流バイアス電流量制御回路ＢＡＣ２を設け、その他の要部については、図９に示す従来の強誘電体メモリと同様に構成したものである。
【００３２】
直流バイアス電流供給回路ＢＡは、メモリ・セルＭＣからのデータの読み出し時に、ワード線ＷＬの電位＝ＶＤＤとし、ｎＭＯＳトランジスタＭ１、Ｍ２＝ＯＮとした後、センス・アンプＳＡを活性化にする前に、ビット線ＢＬ、ＸＢＬに等しい量の直流バイアス電流を供給するための回路であり、Ｍ７、Ｍ８は電流源をなすｐＭＯＳトランジスタ、ＣＳＣはｐＭＯＳトランジスタＭ７、Ｍ８のゲート電圧を制御するためのカレント・ソース制御線である。
【００３３】
ｐＭＯＳトランジスタＭ７は、ソースをＶＤＤ電源線に接続され、ドレインをビット線ＢＬに接続され、ゲートをカレント・ソース制御線ＣＳＣに接続されている。ｐＭＯＳトランジスタＭ８は、ソースをＶＤＤ電源線に接続され、ドレインをビット線ＸＢＬに接続され、ゲートをカレント・ソース制御線ＣＳＣに接続されている。
【００３４】
直流バイアス電流供給制御回路ＢＡＣ１は、ｐＭＯＳトランジスタＭ７、Ｍ８のゲート電圧を制御して、ビット線ＢＬ、ＸＢＬに対する直流バイアス電流の供給を制御する回路である。Ｍ９はｐＭＯＳトランジスタＭ７、Ｍ８とでカレント・ミラー回路を構成するｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタＭ９は、ソースをＶＤＤ電源線に接続され、ゲートをドレイン及びｐＭＯＳトランジスタＭ７、Ｍ８のゲートに接続されている。なお、これらｐＭＯＳトランジスタＭ７〜Ｍ９は、サイズを同一とするのが一般的である。
【００３５】
また、Ｍ１０は制御信号ＣＮＴによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタＭ１０は、ソースをＶＤＤ電源線に接続され、ドレインをカレント・ソース制御線ＣＳＣに接続され、制御信号ＣＮＴが印加されるように構成されている。
【００３６】
また、ＬＲはｐＭＯＳトランジスタＭ９の負荷回路であり、制御信号ＣＩＮ１〜ＣＩＮ３により抵抗値を可変とされたものである。Ｒ１は抵抗値をｒ［Ω］とする抵抗、Ｒ２は抵抗値を２ｒ［Ω］とする抵抗、Ｒ３は抵抗値を４ｒ［Ω］とする抵抗である。
【００３７】
Ｍ１１は制御信号ＣＩＮ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、Ｍ１２は制御信号ＣＩＮ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、Ｍ１３は制御信号ＣＩＮ３によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００３８】
抵抗Ｒ１は、一端をｐＭＯＳトランジスタＭ９のドレインに接続され、他端をｎＭＯＳトランジスタＭ１１を介してＶＳＳ接地線に接続されている。抵抗Ｒ２は、一端をｐＭＯＳトランジスタＭ９のドレインに接続され、他端をｎＭＯＳトランジスタＭ１２を介してＶＳＳ接地線に接続されている。抵抗Ｒ３は、一端をｐＭＯＳトランジスタＭ９のドレインに接続され、他端をｎＭＯＳトランジスタＭ１３を介してＶＳＳ接地線に接続されている。
【００３９】
ここで、例えば、制御信号ＣＮＴ＝ＶＳＳとされると、ｐＭＯＳトランジスタＭ１０＝ＯＮとなる。この結果、カレント・ソース制御線ＣＳＣの電位＝ＶＤＤとなり、ｐＭＯＳトランジスタＭ７、Ｍ８＝ＯＦＦとなる。これに対して、制御信号ＣＮＴ＝ＶＤＤとされると、ｐＭＯＳトランジスタＭ１０＝ＯＦＦとなり、ｐＭＯＳトランジスタＭ７〜Ｍ９はカレント・ミラー回路として動作することになる。
【００４０】
この場合、例えば、制御信号ＣＩＮ１、ＣＩＮ２＝ＶＤＤ、制御信号ＣＩＮ３＝ＶＳＳとされていると、ｎＭＯＳトランジスタＭ１１、Ｍ１２＝ＯＮ、ｎＭＯＳトランジスタＭ１３＝ＯＦＦとなり、ｐＭＯＳトランジスタＭ９に流れる電流は、（ＶＤＤ−｜Ｖｔｈ−ｐ｜）（１／ｒ＋１／２ｒ）となる。但し、Ｖｔｈ−ｐはｐＭＯＳトランジスタＭ９のスレッショルド電圧である。この結果、ｐＭＯＳトランジスタＭ７、Ｍ８を介してビット線ＢＬ、ＸＢＬに流れる電流も、それぞれ、（ＶＤＤ−｜Ｖｔｈ−ｐ｜）（１／ｒ＋１／２ｒ）となる。
【００４１】
また、直流バイアス電流量制御回路ＢＡＣ２は、制御信号ＣＩＮ１〜ＣＩＮ３を直流バイアス電流供給制御回路ＢＡＣ１に供給し、ｐＭＯＳトランジスタＭ８、Ｍ９を介してビット線ＢＬ、ＸＢＬに供給する直流バイアス電流の電流量を制御する回路であり、Ｐ１は制御信号ＣＩＮ１を発生するＣＩＮ１発生回路、Ｐ２は制御信号ＣＩＮ２を発生するＣＩＮ２発生回路、Ｐ３は制御信号ＣＩＮ３を発生するＣＩＮ３発生回路である。
【００４２】
ＣＩＮ１発生回路Ｐ１は、例えば、図２に示すような不揮発性ラッチ回路で構成することができる。ＣＩＮ２発生回路Ｐ２及びＣＩＮ３発生回路Ｐ３についても同様である。図２中、ＩＮは入力端子、ＬＡＴはラッチ回路であり、ＴＧ１、ＴＧ２はクロックＣＫ、ＸＣＫによりＯＮ、ＯＦＦが制御される伝送ゲート回路、ＩＮＢ１、ＩＮＢはインバータである。
【００４３】
入力端子ＩＮは伝送ゲート回路ＴＧ１を介してインバータＩＮＢ１の入力端子に接続され、インバータＩＮＢ１の出力端子はインバータＩＮＢ２の入力端子に接続され、インバータＩＮＢ２の出力端子は伝送ゲート回路ＴＧ２を介してインバータＩＮＢ１の入力端子に接続され、ノードＮＸに制御信号ＣＩＮ１を得るようにされている。
【００４４】
Ｍ１４は反転イネーブル信号ＥＮＸによりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタであり、ソースをＶＤＤ電源線に接続され、ドレインをインバータＩＮＢ１、ＩＮＢ２のＶＤＤ電源端子に接続され、ゲートに反転イネーブル信号ＥＮＸが印加されるように構成されている。
【００４５】
Ｍ１５はイネーブル信号ＥＮによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであり、ソースをＶＳＳ接地線に接続され、ドレインをインバータＩＮＢ１、ＩＮＢ２のＶＳＳ接地端子に接続され、ゲートにイネーブル信号ＥＮが印加されるように構成されている。
【００４６】
ＦＣ３〜ＦＣ６は記憶媒体をなす強誘電体キャパシタ、Ｍ１６、Ｍ１７はストア信号ＳＴＯ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、Ｍ１８、Ｍ１９はストア信号ＳＴＯ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。なお、ｎＭＯＳトランジスタＭ１６、Ｍ１７、Ｍ１８、Ｍ１９の代わりに、ｎＭＯＳトランジスタとｐＭＯＳトランジスタからなる伝送ゲート回路を使用しても良い。
【００４７】
強誘電体キャパシタＦＣ３は、一方の電極をプレート線ＰＬ１に接続され、他方の電極をｎＭＯＳトランジスタＭ１６を介してノードＮに接続されている。強誘電体キャパシタＦＣ４は、一方の電極をプレート線ＰＬ１に接続され、他方の電極をｎＭＯＳトランジスタＭ１７を介してノードＮＸに接続されている。
【００４８】
強誘電体キャパシタＦＣ５は、一方の電極をプレート線ＰＬ２に接続され、他方の電極をｎＭＯＳトランジスタＭ１８を介してノードＮに接続されている。強誘電体キャパシタＦＣ６は、一方の電極をプレート線ＰＬ２に接続され、他方の電極をｎＭＯＳトランジスタＭ１９を介してノードＮＸに接続されている。
【００４９】
Ｍ２０はリセット信号ＲＥＳ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであり、ソースをＶＳＳ接地線に接続され、ドレインを強誘電体キャパシタＦＣ３の他方の電極に接続され、ゲートにリセット信号ＲＥＳ１を印加されるように構成されている。
【００５０】
Ｍ２１はリセット信号ＲＥＳ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであり、ソースをＶＳＳ接地線に接続され、ドレインを強誘電体キャパシタＦＣ４の他方の電極に接続され、ゲートにリセット信号ＲＥＳ１を印加されるように構成されている。
【００５１】
Ｍ２２はリセット信号ＲＥＳ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであり、ソースをＶＳＳ接地線に接続され、ドレインを強誘電体キャパシタＦＣ５の他方の電極に接続され、ゲートにリセット信号ＲＥＳ２を印加されるように構成されている。
【００５２】
Ｍ２３はリセット信号ＲＥＳ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであり、ソースをＶＳＳ接地線に接続され、ドレインを強誘電体キャパシタＦＣ６の他方の電極に接続され、ゲートにリセット信号ＲＥＳ２を印加されるように構成されている。
【００５３】
図３は図２に示すＣＩＮ１発生回路Ｐ１のストア動作（Ｓｔｏｒｅ）及びリコール（Ｒｅｃａｌｌ）動作を示す波形図であり、本明細書では、電源遮断前にノードＮ、ＮＸの電位を強誘電体キャパシタに記憶させることをストア、電源投入後にノードＮ、ＮＸの電位を電源遮断前の電位に復帰することをリコールと呼んでいる。
【００５４】
ストア時には、反転イネーブル信号ＥＮＸ＝ＶＳＳ、イネーブル信号ＥＮ＝ＶＤＤで、ラッチ回路ＬＡＴが活性状態とされた状態で、リセット信号ＲＥＳ１、ＲＥＳ２＝ＶＳＳとされ、ｎＭＯＳトランジスタＭ２０〜Ｍ２３＝ＯＦＦとされる。また、ストア信号ＳＴＯ１、ＳＴＯ２＝ＶＤＤとされ、ｎＭＯＳトランジスタＭ１６〜Ｍ１９＝ＯＮとされる。
【００５５】
この状態で、プレート線ＰＬ１、ＰＬ２の電位がＶＳＳ→ＶＤＤ→ＶＳＳとされる。この結果、強誘電体キャパシタＦＣ３、ＦＣ５は、ノードＮの電位に対応したデータを記憶し、強誘電体キャパシタＦＣ４、ＦＣ６は、ノードＮＸの電位に対応したデータを記憶する。
【００５６】
リコール時には、反転イネーブル信号ＥＮＸ＝ＶＤＤ、イネーブル信号ＥＮ＝ＶＳＳとされ、ラッチ回路ＬＡＴが非活性状態とされる。また、リセット信号ＲＥＳ１、ＲＥＳ２＝ＶＳＳとされ、ｎＭＯＳトランジスタＭ２０〜Ｍ２３＝ＯＦＦとされる。また、リセット信号ＲＥＳ１、ＲＥＳ２＝ＶＳＳとされる前に、ストア信号ＳＴＯ１、ＳＴＯ２＝ＶＤＤ、ｎＭＯＳトランジスタＭ１６〜Ｍ１９＝ＯＮとされ、ノードＮ、ＮＸは予め接地電圧ＶＳＳにプリチャージされる。
【００５７】
この状態で、プレート線ＰＬ２の電位がＶＳＳに維持されたまま、プレート線ＰＬ１の電位がＶＳＳ→ＶＤＤ→ＶＳＳとされる。この結果、ノードＮ、ＮＸの電位は上昇し、ノードＮ、ＮＸ間に差電圧が生じる。
【００５８】
そして、反転イネーブル信号ＥＮＸ＝ＶＳＳ、イネーブル信号ＥＮ＝ＶＤＤとされ、ｐＭＯＳトランジスタＭ１４＝ＯＮ、ｎＭＯＳトランジスタＭ１５＝ＯＮとされる。この結果、ラッチ回路ＬＡＴは活性化され、ノードＮ、ＮＸ間の差電圧は増幅され、ノードＮ、ＮＸの電位は、ストア時に強誘電体キャパシタＦＣ３〜ＦＣ６が記憶したデータに対応する電位（電源遮断前の電位）となる。
【００５９】
ここに、電源を投入した後、ｎＭＯＳトランジスタＭ１６〜Ｍ１９＝ＯＦＦ、ｎＭＯＳトランジスタＭ２０〜Ｍ２３＝ＯＮの状態で、例えば、入力端子ＩＮから“０”データを入力すると、ノードＮの電位＝ＶＳＳ、ノードＮＸの電位＝ＶＤＤとなり、制御信号ＣＩＮ１＝ＶＤＤとなる。
【００６０】
この状態から電源遮断工程に移行すると、ストア動作により、強誘電体キャパシタＦＣ３、ＦＣ５には“０”データが記憶され、強誘電体キャパシタＦＣ４、ＦＣ６には“１”データが記憶される。その後、電源を投入すると、リコール動作により、ノードＮの電位は電源遮断前の電位であるＶＳＳ、ノードＮＸの電位は電源遮断前の電位であるＶＤＤとされる。
【００６１】
したがって、本発明の第１実施形態によれば、製造プロセスの変動によって、ビット線ＢＬ、ＸＢＬに供給すべき直流バイアス電流の電流量を変更する必要がある場合においても、外部から所定のデータを直流バイアス電流量制御回路ＢＡＣ２に供給して制御信号ＣＩＮ１〜ＣＩＮ３の論理値を変更することにより、これを行うことができる。
【００６２】
なお、直流バイアス電流量制御回路ＢＡＣ２は、図２に示す強誘電体キャパシタを用いた不揮発性ラッチ回路を利用するほか、強誘電体キャパシタを用いた不揮発性フリップフロップ回路や、強誘電体キャパシタを用いた不揮発性ＳＲＡＭ回路や、強誘電体キャパシタを用いた不揮発性ラッチ回路又は不揮発性フリップフロップ回路からなる不揮発性シフトレジスタを利用することができる。これらの素子は、図２に示す不揮発性ラッチ回路を応用することで実現できる。
【００６３】
図４は本発明の第１実施形態が採用するプレート線非駆動・容量差検知型読み出し方式を示す波形図であり、強誘電体キャパシタＦＣ１に“０”データ、強誘電体キャパシタＦＣ２に“１”データが記憶されている場合において、メモリ・セルＭＣが選択される場合を例にしている。
【００６４】
この読み出し方式の場合、読み出し期間前においては、ワード線ＷＬの電位＝ＶＳＳとされ、ｎＭＯＳトランジスタＭ１、Ｍ２＝ＯＦＦとされている。また、センス・アンプ駆動電圧線ＳＡＰの電位＝ＶＳＳ、センス・アンプ駆動電圧線ＳＡＮの電位＝ＶＤＤとされ、センス・アンプＳＡ＝非活性状態とされている。
【００６５】
また、制御信号ＣＮＴ＝ＶＳＳとされ、ｐＭＯＳトランジスタＭ１０＝ＯＮ、カレント・ソース制御線ＣＳＣの電位＝ＶＤＤ、ｐＭＯＳトランジスタＭ７、Ｍ８＝ＯＦＦとされている。また、プレート線ＰＬの電位＝ＶＳＳとされ、ビット線ＢＬ、ＸＢＬはＶＳＳにプリチャージされている。
【００６６】
読み出し期間になると、ワード線ＷＬの電位＝ＶＤＤとされ、ｎＭＯＳトランジスタＭ１、Ｍ２＝ＯＮとされる。その後、制御信号ＣＮＴ＝ＶＤＤとされ、ｐＭＯＳトランジスタＭ１０＝ＯＦＦとされる。この結果、ｐＭＯＳトランジスタＭ７〜Ｍ９はカレント・ミラー回路を構成することになる。
【００６７】
したがって、ビット線ＢＬ、ＸＢＬには、ｐＭＯＳトランジスタＭ７、Ｍ８を介して、それぞれ、ｐＭＯＳトランジスタＭ９に流れる電流量と同一電流量の直流バイアス電流が供給され、ビット線ＢＬ、ＸＢＬの電位が僅かに立ち上がる。本例の場合、強誘電体キャパシタＦＣ１には“０”データが記憶され、強誘電体キャパシタＦＣ２には“１”データが記憶されているので、これら強誘電体キャパシタＦＣ１、ＦＣ２の実効的容量値の差により、ビット線ＢＬの電位＜ビット線ＸＢＬの電位となる。
【００６８】
そして、センス・アンプ駆動電圧線ＳＡＰの電位＝ＶＤＤ、センス・アンプ駆動電圧線ＳＡＮの電位＝ＶＳＳとされ、センス・アンプＳＡが活性化される。この結果、ビット線ＢＬの電位はＶＳＳに引き下げられ、ビット線ＸＢＬの電位はＶＤＤに引き上げられる。そのまま、書き戻し期間とされ、プレート線ＰＬの電位は、ＶＳＳ→ＶＤＤ→ＶＳＳとされ、強誘電体キャパシタＦＣ１、ＦＣ２に対する書き戻しが行われる。
【００６９】
書き戻し期間が終了すると、ワード線ＷＬの電位＝ＶＳＳとされ、ｎＭＯＳトランジスタＭ１、Ｍ２＝ＯＦＦとされる。また、センス・アンプ駆動電圧線ＳＡＰの電位＝ＶＳＳ、センス・アンプ駆動電圧線ＳＡＮの電位＝ＶＤＤとされ、センス・アンプＳＡ＝非活性状態とされる。また、ビット線ＢＬ、ＸＢＬはＶＳＳにプリチャージされる。
【００７０】
以上のように、本発明の第１実施形態によれば、読み出し時に、ビット線ＢＬ、ＸＢＬを予め接地電圧ＶＳＳにプリチャージしておき、メモリ・セルＭＣからのデータの読み出しの初めに、直流バイアス電流供給回路ＢＡによってビット線ＢＬ、ＸＢＬに等しい量の直流バイアス電流を一定時間供給した後、センス・アンプＳＡを活性化することにより、メモリ・セルＭＣからのデータの読み出しを行うことができるようにしている。
【００７１】
したがって、メモリ・セルＭＣからのデータの読み出し時に、プレート線ＰＬを駆動する必要がないので、２Ｔ２Ｃ型のメモリ・セルＭＣを備える強誘電体メモリについて、読み出しの高速化を図ることができる。しかも、ワード線ＷＬに電源電圧ＶＤＤを昇圧してなる昇圧電圧ＶＰＰを供給する必要がないので、昇圧回路を設ける必要がなく、昇圧回路を設ける場合のような回路規模の増大を避けることができる。
【００７２】
（第２実施形態・・図５〜図８）
図５は本発明の第２実施形態の要部を示す回路図である。本発明の第２実施形態は、本発明を１Ｔ１Ｃ型のメモリ・セルを備える強誘電体メモリに適用したものであり、本発明の第２実施形態においても、本発明の第１実施形態と同様に、ビット線ＢＬ、ＸＢＬに対応して、センス・アンプＳＡ、直流バイアス電流供給制御回路ＢＡＣ１及び直流バイアス電流量制御回路ＢＡＣ２を設けている。
【００７３】
なお、ＷＬＥ、ＷＬＯはワード線、ＰＬはプレート線、ＭＣ１、ＭＣ２は１Ｔ１Ｃ型のメモリ・セルであり、ＦＣ７、ＦＣ８はサイズを同一とする強誘電体キャパシタ、Ｍ２０、Ｍ２１はアクセス・トランジスタをなすｎＭＯＳトランジスタである。また、ＲＷＬＥ、ＲＷＬＯはリファレンス・ワード線、ＲＣはリファレンス・セル、ＦＣＲは強誘電体キャパシタ回路、Ｍ２２、Ｍ２３はアクセス・トランジスタをなすｎＭＯＳトランジスタである。
【００７４】
図６は強誘電体キャパシタ回路ＦＣＲの構成を示す回路図である。図６中、ＦＣ９〜ＦＣ１２は強誘電体キャパシタＦＣ７、ＦＣ８と同一サイズの強誘電体キャパシタ、Ｍ２４〜Ｍ２８は制御信号ＷＢによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、Ｍ２９〜Ｍ３１は制御信号ＷＣによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００７５】
ここで、制御信号ＷＢ＝ＶＤＤ、制御信号ＷＣ＝ＶＳＳとすると、ｎＭＯＳトランジスタＭ２４〜Ｍ２８＝ＯＮ、ｎＭＯＳトランジスタＭ２９〜Ｍ３１＝ＯＦＦとなり、強誘電体キャパシタＦＣ９、ＦＣ１０には“０”データが記憶され、強誘電体キャパシタＦＣ１１、ＦＣ１２には“１”データが記憶される。
【００７６】
その後、制御信号ＷＢ＝ＶＳＳ、制御信号ＷＣ＝ＶＤＤとすると、ｎＭＯＳトランジスタＭ２４〜Ｍ２８＝ＯＦＦ、ｎＭＯＳトランジスタＭ２９〜Ｍ３１＝ＯＮとなり、図６に強誘電体キャパシタ回路ＦＣＲは、等価的には、図７に示すように、強誘電体キャパシタＦＣ９〜ＦＣ１２のみからなる回路となる。
【００７７】
図７に示す回路において、“１”データを記憶する強誘電体キャパシタＦＣ９、ＦＣ１０の容量値をＣ１、“０”データを記憶する強誘電体キャパシタＦＣ１１、ＦＣ１２の容量値をＣ０とすると、強誘電体キャパシタＦＣ９〜ＦＣ１２の合成容量値は（Ｃ１＋Ｃ０）／２となる。すなわち、強誘電体キャパシタ回路ＦＣＲは、等価的には、“１”データと“０”データの中間の値を持った強誘電体キャパシタとなる。
【００７８】
本発明の第２実施形態においては、ワード線ＷＬＥ及びリファレンス・ワード線ＲＷＬＥが選択されるか、又は、ワード線ＷＬＯ及びリファレンス・ワード線ＲＷＬＯが選択された場合において、プレート線ＰＬの電位がＶＳＳとされている場合には、制御信号ＷＢ＝ＶＳＳ、制御信号ＷＣ＝ＶＤＤとされる。
【００７９】
これに対して、ワード線ＷＬＥ及びリファレンス・ワード線ＲＷＬＥが選択されるか、又は、ワード線ＷＬＯ及びリファレンス・ワード線ＲＷＬＯが選択された場合において、プレート線ＰＬの電位がＶＤＤにされると、制御信号ＷＢ＝ＶＤＤ、制御信号ＷＣ＝ＶＳＳとされる。
【００８０】
図８は本発明の第２実施形態が採用するプレート線非駆動・容量差検知型読み出し方式を示す波形図であり、強誘電体キャパシタＦＣ７に“０”データ、強誘電体キャパシタＦＣ８に“１”データが記憶されている場合を例にしている。
【００８１】
この読み出し方式の場合、読み出し期間前においては、ワード線ＷＬＥ、ＷＬＯの電位＝ＶＳＳとされ、ｎＭＯＳトランジスタＭ２０、Ｍ２１＝ＯＦＦとされている。また、リファレンス・ワード線ＲＷＬＥ、ＲＷＬＯ＝ＶＳＳとされ、ｎＭＯＳトランジスタＭ２２、Ｍ２３＝ＯＦＦとされている。また、センス・アンプ駆動電圧線ＳＡＰの電位＝ＶＳＳ、センス・アンプ駆動電圧線ＳＡＮの電位＝ＶＤＤとされ、センス・アンプＳＡ＝非活性状態とされている。
【００８２】
また、制御信号ＣＮＴ＝ＶＳＳとされ、ｐＭＯＳトランジスタＭ１０＝ＯＮ、カレント・ソース制御線ＣＳＣの電位＝ＶＤＤ、ｐＭＯＳトランジスタＭ７、Ｍ８＝ＯＦＦとされている。また、プレート線ＰＬの電位＝ＶＳＳとされ、ビット線ＢＬ、ＸＢＬはＶＳＳにプリチャージされている。
【００８３】
読み出し期間になると、例えば、メモリ・セルＭＣ１が選択される場合には、ワード線ＷＬＥの電位＝ＶＤＤとされ、ｎＭＯＳトランジスタＭ２０＝ＯＮとされる。また、リファレンス・ワード線ＲＷＬＥの電位＝ＶＤＤ、ｎＭＯＳトランジスタＭ２３＝ＯＮとされる。
【００８４】
その後、制御信号ＣＮＴ＝ＶＤＤとされ、ｐＭＯＳトランジスタＭ１０＝ＯＦＦとされる。この結果、ｐＭＯＳトランジスタＭ７〜Ｍ９はカレント・ミラー回路を構成する。この結果、ビット線ＢＬ、ＸＢＬには、ｐＭＯＳトランジスタＭ７、Ｍ８を介して、それぞれ、ｐＭＯＳトランジスタＭ９に流れる電流量と同一電流量の直流バイアス電流が供給され、ビット線ＢＬ、ＸＢＬの電位が僅かに立ち上がる。
【００８５】
本例の場合、強誘電体キャパシタＦＣ７には“０”データが記憶され、強誘電体キャパシタ回路ＦＣＲは、等価的には、“１”データと“０”データの中間の値を持った強誘電体キャパシタとなっているので、これら強誘電体キャパシタＦＣ７と強誘電体キャパシタ回路ＦＣＲの等価的な強誘電体キャパシタとの実効容量値の差により、ビット線ＢＬの電位＜ビット線ＸＢＬの電位となる。
【００８６】
そして、センス・アンプ駆動電圧線ＳＡＰの電位＝ＶＤＤ、センス・アンプ駆動電圧線ＳＡＮの電位＝ＮＳＳとされ、センス・アンプＳＡが活性化される。この結果、ビット線ＢＬの電位はＶＳＳに引き下げられ、ビット線ＸＢＬの電位はＶＤＤに引き上げられる。そのまま、書き戻し期間とされ、プレート線ＰＬの電位は、ＶＳＳ→ＶＤＤ→ＶＳＳとされ、強誘電体キャパシタＦＣ７に対する書き戻しと、強誘電体キャパシタＦＣ９〜ＦＣ１２に対する書き込みが行われる。
【００８７】
書き戻し期間が終了すると、ワード線ＷＬＥの電位＝ＶＳＳとされ、ｎＭＯＳトランジスタＭ２０＝ＯＦＦとされる。また、リファレンス・ワード線ＲＷＬＥの電位＝ＶＳＳとされ、ｎＭＯＳトランジスタＭ２３＝ＯＦＦとされる。また、センス・アンプ駆動電圧線ＳＡＰの電位＝ＶＳＳ、センス・アンプ駆動電圧線ＳＡＮの電位＝ＶＤＤとされ、センス・アンプＳＡ＝非活性状態とされる。また、ビット線ＢＬ、ＸＢＬはＶＳＳにプリチャージされる。なお、メモリ・セルＭＣ２からのデータの読み出しも、ワード線ＷＬＯ及びリファレンス・ワード線ＲＷＬＯを駆動することによって同様に行われる。
【００８８】
以上のように、本発明の第２実施形態によれば、読み出し時に、ビット線ＢＬ、ＸＢＬを予め接地電圧ＶＳＳにプリチャージしておき、メモリ・セルＭＣ１又はＭＣ２からのデータの読み出しの初めに、直流バイアス電流供給回路ＢＡによってビット線ＢＬ、ＸＢＬに等しい量の直流バイアス電流を一定時間供給した後、センス・アンプＳＡを活性化することにより、メモリ・セルＭＣ１又はＭＣ２からのデータの読み出しを行うことができるようにしている。
【００８９】
したがって、メモリ・セルＭＣ１又はＭＣ２からのデータの読み出し時に、プレート線ＰＬを駆動する必要がないので、１Ｔ１Ｃ型のメモリ・セルＭＣ１、ＭＣ２を備える強誘電体メモリについて、読み出しの高速化を図ることができる。しかも、ワード線ＷＬＥ、ＷＬＯ及びリファレンス・ワード線ＲＷＬＥ、ＲＷＬＯに電源電圧ＶＤＤを昇圧してなる昇圧電圧ＶＰＰを供給する必要がないので、昇圧回路を設ける必要がなく、昇圧回路を設ける場合のような回路規模の増大を避けることができる。
【００９０】
また、本発明の第２実施形態によれば、読み出し時、強誘電体キャパシタ回路ＦＣＲは、等価的に、“１”データと“０”データの中間の値を持った強誘電体キャパシタとなるので、動作マージンを大きくすることができる。
【００９１】
なお、強誘電体キャパシタＦＣ９〜ＦＣ１２と、メモリ・セルＭＣ１又はＭＣ２に対するデータの書き戻し時、強誘電体キャパシタＦＣ９、ＦＣ１０に“１”データを、強誘電体キャパシタＦＣ１１、ＦＣ１２に“０”データを書き込み、メモリ・セルＭＣ１又はＭＣ２からのデータの読み出し時、強誘電体キャパシタＦＣ９、ＦＣ１０を直列接続すると共に、強誘電体キャパシタＦＣ１１、ＦＣ１２を直列接続し、かつ、強誘電体キャパシタＦＣ９、ＦＣ１０からなる第１の直列回路と、強誘電体キャパシタＦＣ１１、ＦＣ１２からなる第２の直列回路を並列接続する手段を備える強誘電体キャパシタ回路を設けるようにしても、同様の効果を得ることができる。
【００９２】
【発明の効果】
以上のように、本発明によれば、メモリ・セルからのデータの読み出し時に、プレート線を駆動する必要がないので、読み出しの高速化を図ることができる。しかも、ワード線に昇圧電圧を供給する必要がないので、昇圧回路を設ける必要がなく、昇圧回路を設ける場合のような回路規模の増大を避けることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の要部を示す回路図である。
【図２】本発明の第１実施形態が備える直流バイアス電流量制御回路を構成するＣＩＮ１発生回路の構成例を示す回路図である。
【図３】図２に示すＣＩＮ１発生回路のストア動作及びリコール動作を示す波形図である。
【図４】本発明の第１実施形態が採用するプレート線非駆動・容量差検知型読み出し方式を示す波形図である。
【図５】本発明の第２実施形態の要部を示す回路図である。
【図６】本発明の第２実施形態が備える強誘電体キャパシタ回路の構成を示す回路図である。
【図７】本発明の第２実施形態が備える強誘電体キャパシタ回路の強誘電体キャパシタを使用する場合の強誘電体キャパシタ回路の等価回路図である。
【図８】本発明の第２実施形態が採用するプレート線非駆動・容量差検知型読み出し方式を示す波形図である。
【図９】２Ｔ２Ｃ型のメモリ・セルを備える従来の強誘電体メモリの一例の要部を示す回路図である。
【図１０】強誘電体キャパシタのヒステリシス・ループを示す図である。
【図１１】図９に示す従来の強誘電体メモリがプレート線駆動型読み出し方式を採用している場合の読み出し動作を示す波形図である。
【図１２】図９に示す従来の強誘電体メモリがプレート線非駆動型読み出し方式を採用している場合の読み出し動作を示す波形図である。
【図１３】図９示す従来の強誘電体メモリがビット線駆動型読み出し方式を採用している場合の読み出し動作を示す波形図である。
【符号の説明】
ＭＣ…２Ｔ２Ｃ型のメモリ・セル
ＳＡ…差動型のセンス・アンプ
ＢＡ…直流バイアス電流供給回路
ＢＡＣ１…直流バイアス電流供給制御回路
ＢＡＣ２…直流バイアス電流量制御回路
【図１】
2004013951.tif 000003
【図２】
2004013951.tif 000004
【図３】
2004013951.tif 000005
【図４】
2004013951.tif 000006
【図５】
2004013951.tif 000007
【図６】
2004013951.tif 000008
【図７】
2004013951.tif 000009
【図８】
2004013951.tif 000010
【図９】
2004013951.tif 000011
【図１０】
2004013951.tif 000012
【図１１】
2004013951.tif 000013
【図１２】
2004013951.tif 000014
【図１３】
2004013951.tif 000015