(57)【要約】【課題】完全にプログラム可能なゲートアレイ（ＦＰＧＡ）のような、大規模集積回路（ＬＳＩ）または超大規模集積回路（ＶＬＳＩ）論理回路が複数のポリシリコン薄膜トランジスタＴＦＴを備える。【解決手段】遅延回路を備えるものであってもよい回路が、非同期であり、クロックを備えていない。したがって、ＴＦＴにより実行される動作は単一のクロック周期内に実行する必要がなく、逆に、回路内のＴＦＴの各段の動作は入力から回路へか、あるいは、回路内の先行段からかのいずれかの信号の受信に依存する。したがってＴＦＴ間の閾値電圧の変動に関わる問題が回避される。【選択図】        図４
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【特許請求の範囲】
【請求項１】
多結晶半導体薄膜トランジスタ非同期論理回路であって、論理演算を実行し、第２の論理ブロックへ論理出力信号を出力する第１の論理ブロックを含む論理ブロックのアレイを備えた多結晶半導体薄膜トランジスタ非同期論理回路において、上記第１の論理ブロックがその論理演算を完了するまで、上記第２の論理ブロックがその論理演算を開始しないように構成されることを特徴とする論理回路。
【請求項２】
請求項１に記載の非同期論理回路において、上記第１の論理ブロックがその論理演算を完了したことを示すさらなる信号を受信するように上記第２の論理ブロックが構成され、さらに、上記第２の論理ブロックが、上記さらなる信号の受信までその論理演算を開始しないようにさらに構成されることを特徴とする非同期論理回路。
【請求項３】
請求項２に記載の非同期論理回路において、上記第１及び第２の論理ブロックと結合されるインターフェース回路であって、上記第１の論理ブロックからの上記論理出力信号を受信するように構成され、さらに、上記第１の論理ブロックからの上記論理出力信号のすべては、上記第１の論理ブロックがその論理演算を完了したことが示されるまで、上記さらなる信号を出力しないように構成されるインターフェース回路を備えることを特徴とする非同期論理回路。
【請求項４】
請求項３に記載の非同期論理回路において、上記インターフェース回路が、上記アレイのさらなる論理ブロックから論理出力信号を受信するようにさらに構成され、上記さらなる論理ブロックからの上記論理出力信号の受信まで上記さらなる信号を出力しないように構成されることを特徴とする非同期論理回路。
【請求項５】
請求項３または４に記載の非同期論理回路において、上記インターフェース回路が、遅延回路と直列に結合された論理ゲートのアレイを備えることを特徴とする非同期論理回路。
【請求項６】
上記請求項のいずれか１項に記載の非同期論理回路において、少なくとも２ビットから構成される２進形式で論理出力信号を出力するように上記論理ブロックを構成し、上記論理出力信号を用いて、各論理ブロックについて論理１、論理ゼロ、未準備状態及び非許容状態を意味することができるようにすることを特徴とする非同期論理回路。
【請求項７】
請求項６に記載の非同期論理回路において、上記論理出力信号用として使用する上記ビット数に対応して複数の導電パスを含む相互接続部を用いて上記アレイの論理ブロックを相互に接続することを特徴とする非同期論理回路。
【請求項８】
請求項７に記載の、または、請求項５に従属する請求項６に記載の非同期論理回路において、上記アレイが、上記少なくとも２ビットの論理出力信号を受信するように構成されたＯＲゲートを有する論理ゲートを備えることを特徴とする非同期論理回路。
【請求項９】
上記請求項のいずれか１項に記載の非同期論理回路において、多結晶半導体薄膜トランジスタ以外のトランジスタを含まないことを特徴とする非同期論理回路が前記回路。
【請求項１０】
上記請求項のいずれか１項に記載の非同期論理回路において、大規模集積または超大規模集積デジタル論理回路であることを特徴とする非同期論理回路。
【請求項１１】
上記請求項のいずれか１項に記載の非同期論理回路において、前記半導体が活性層としてポリシリコンを含むことを特徴とする非同期論理回路。
【請求項１２】
上記請求項のいずれか１項に記載の非同期論理回路において、完全にプログラム可能なゲートアレイ（ＦＰＧＡ）を設けるように構成された上記論理ブロックのアレイを備えることを特徴とする非同期論理回路。
【請求項１３】
請求項４に従属する請求項１２に記載の非同期論理回路において、上記さらなる論理信号が上記アレイのさらなる論理ブロックからの論理出力信号を含むことを特徴とする非同期論理回路。
【請求項１４】
請求項１２に記載の非同期論理回路において、上記さらなる論理信号が上記ＦＰＧＡの入力／出力ブロックからの論理信号を含むことを特徴とする非同期論理回路。
【請求項１５】
請求項１２乃至１４のうちのいずれか１項に記載の非同期論理回路において、前記ＦＰＧＡが複数の相互に接続された論理ブロックを有し、さらに、前記各論理ブロックが論理関数を有し、複数の多結晶半導体薄膜トランジスタを含むことを特徴とする非同期論理回路。
【請求項１６】
上記請求項のいずれか１項に記載の非同期論理回路において、任意の論理ブロックの論理関数がプログラム可能であることを特徴とする非同期論理回路。
【請求項１７】
請求項１６に記載の非同期論理回路において、前記論理ブロックの各々の間の接続部と、前記各論理ブロックの前記論理関数とがＳＲＡＭを用いてプログラム可能であることを特徴とする非同期論理回路。
【請求項１８】
請求項１７に記載の非同期論理回路において、上記ＦＰＧＡの論理ブロック間で結合を行うための、水平及び垂直ルーティングチャネルの交差部における水平及び垂直接続部として上記接続部を構成し、上記水平コネクタは、１つの水平コネクタにおいて、各水平ルーティングチャネルをそれぞれの垂直ルーティングチャネルと選択的に前記水平コネクタにおいて結合できるけれども、前記コネクタにおいてはその他の垂直ルーティングチャネルとは結合できないように構成され、さらに、１つの垂直コネクタにおいて、各垂直のルーティングチャネルをそれぞれの水平ルーティングチャネルと選択的に前記垂直コネクタにおいて結合できるけれども、前記垂直コネクタにおいてはその他の水平ルーティングチャネルとは結合できないように構成されたトランスミッションゲートを備えることを特徴とする非同期論理回路。
【請求項１９】
請求項１８に記載の非同期論理回路において、前記水平コネクタが、上記水平ルーティングチャネルからの上記水平コネクタの選択的減結合を行うトランスミッションゲートを備え、さらに、前記垂直コネクタが、前記垂直ルーティングチャネルから前記垂直コネクタの選択的デカプリングを行うためのトランスミッションゲートを備えることを特徴とする非同期論理回路。
【請求項２０】
請求項１８または１９に記載の非同期論理回路において、ＦＰＧＡの前記ルーティングチャネルの水平及び垂直方向に垂直コネクタに関して交互に水平コネクタを配置し、それにより、少なくとも１つの垂直コネクタを貫通して前記水平コネクタ間に接続部を設け、少なくとも１つの水平コネクタを貫通して２つの垂直コネクタ間に接続部を設けるように上記水平及び垂直コネクタを構成することを特徴とする非同期論理回路。
【請求項２１】
請求項１８乃至２０のうちのいずれか１項に記載の非同期論理回路において、プログラム可能な３状態コネクタを用いて前記各接続を形成することを特徴とする非同期論理回路。
【請求項２２】
請求項１２乃至２１のうちのいずれか１項に記載の非同期論理回路において、前記複数の論理ブロックのうちのいくつかのブロックを互いに密接に近接して配置し、単一多結晶半導体フィルムで該ブロックを形成し、それによって１つのグループを形成するようになすことを特徴とする非同期論理回路。
【請求項２３】
請求項２２に記載の非同期論理回路において、前記ＦＰＧＡが複数の前記グループを備えることを特徴とする非同期論理回路。
【請求項２４】
非同期論理回路を実行する方法において、論理演算を実行する第１の論理ブロックを備えた論理ブロックのアレイとして構成される多結晶半導体薄膜トランジスタの非同期論理回路を設け、さらに、第２の論理ブロックに論理出力信号を出力して、第１の論理ブロックがその論理演算を完了してしまうまで、上記第２の論理ブロックの論理演算を開始しないように上記第２の論理ブロックを構成するステップを有することを特徴とする方法。
【請求項２５】
請求項２４に記載の方法において、上記第１の論理ブロックがその論理演算を完了したことを示すさらなる信号を上記第２の論理ブロックに出力し、上記さらなる信号の受信まで上記第２の論理ブロックの論理演算を開始しないように上記第２の論理ブロックを構成するステップを有することを特徴とする方法。
【請求項２６】
請求項２５に記載の方法において、上記第１及び第２の論理ブロック間でインターフェース回路を構成し、上記インターフェース回路は、上記第１の論理ブロックから上記論理出力信号を受信するけれども、上記第１の論理ブロックがその論理演算を完了したことが上記第１の論理ブロックからの上記論理出力信号のすべてにより示されるまで、上記さらなる信号を出力しないようにするステップを有することを特徴とする方法。
【請求項２７】
請求項２６に記載の方法において、上記アレイのさらなる論理ブロックから論理出力信号を受信するように上記インターフェース回路を構成し、上記さらなる論理ブロックからの上記論理出力信号の受信まで、上記さらなる信号を出力しないように構成することを特徴とする方法。
【請求項２８】
請求項２６または２７に記載の方法において、遅延回路と直列に結合された上記インターフェース回路を論理ゲートのアレイの形で設けることを特徴とする方法。
【請求項２９】
請求項２４乃至２８のうちのいずれか１項に記載の方法において、上記論理出力信号を用いて、論理ブロックについて論理１、論理ゼロ、未準備状態、及び非許容状態を意味するように、少なくとも２ビットを持つ２進形式で上記論理出力信号を出力するステップを有することを特徴とする方法。
【請求項３０】
請求項２９に記載の方法において、上記論理出力信号の上記ビット数と同数の複数の導電パスを備えた上記論理ブロック間で相互接続を行うステップを有することを特徴とする方法。
【請求項３１】
請求項３０に記載の方法において、または、請求項２８に従属する請求項２９に記載の方法において、上記少なくとも２ビット論理出力信号を受信するように構成されるＯＲゲートとして上記論理ゲートを設けることを特徴とする方法。
【請求項３２】
請求項２４乃至３１のうちのいずれか１項に記載の方法において、多結晶半導体薄膜トランジスタ以外のトランジスタを含まないように上記非同期論理回路を設けるステップを有することを特徴とする方法。
【請求項３３】
請求項２４乃至３２のうちのいずれか１項に記載の方法において、大規模集積または超大規模集積デジタル論理回路として上記非同期論理回路を設けることを特徴とする方法。
【請求項３４】
請求項２４乃至３３のうちのいずれか１項に記載の方法において、活性層としてポリシリコンを含むように前記半導体を選択することを特徴とする方法。
【請求項３５】
請求項２４乃至３４のうちのいずれか１項に記載の方法において、完全にプログラム可能なゲートアレイ（ＦＰＧＡ）として上記論理ブロックのアレイを設けるステップを有することを特徴とする方法。
【請求項３６】
請求項２６に従属する請求項３５に記載の方法において、上記ＦＰＧＡの入力／出力ブロックから上記さらなる論理信号を出力するステップを有することを特徴とする方法。
【請求項３７】
請求項２４乃至３６のうちのいずれか１項に記載の方法において、論理関数を備えた、かつ、複数の多結晶半導体薄膜トランジスタの形の前記論理ブロックの各々を設けるステップを有することを特徴とする方法。
【請求項３８】
請求項３７に記載の方法において、プログラム可能な論理関数として任意の論理ブロックの上記論理関数を設けるステップを有することを特徴とする方法。
【請求項３９】
請求項３８に記載の方法において、ＳＲＡＭを用いて、プログラム可能な接続部として上記論理ブロック間に接続部を設けるステップを有することを特徴とする方法。
【請求項４０】
請求項３９に記載の方法において、上記ＦＰＧＡの論理ブロック間で結合を行うための、水平及び垂直ルーティングチャネルの交差部における水平及び垂直コネクタとして上記接続部を構成し、さらに、１つの水平コネクタにおいて、各水平ルーティングチャネルをそれぞれの垂直ルーティングチャネルと選択的に前記水平コネクタにおいて結合できるけれども、前記コネクタにおいてはその他のルーティングチャネルとは結合できないように構成され、さらに、１つの垂直コネクタにおいて、各垂直のルーティングチャネルをそれぞれの水平ルーティングチャネルと選択的に前記垂直コネクタにおいて結合できるけれども、前記垂直コネクタにおいてはその他の水平ルーティングチャネルとは結合できないように構成されたトランスミッションゲートを上記水平コネクタに設けるステップを有することを特徴とする方法。
【請求項４１】
請求項４０に記載の方法において、上記水平ルーティングチャネルから上記水平コネクタを選択的に減結合するための水平トランスミッションゲートを備えるように上記水平コネクタを構成し、さらに、上記垂直ルーティングチャネルから上記垂直コネクタを選択的に減結合するための垂直トランスミッションゲートを上記垂直コネクタが備えるように構成するステップを有することを特徴とする方法。
【請求項４２】
請求項４１に記載の方法において、上記水平および／または垂直ルーティングチャネルを上記ＦＰＧＡの選択論理ブロック間でそれぞれ細分化するために、上記水平トランスミッションゲートおよび／または上記垂直トランスミッションゲートを選択的に動作させるステップを有することを特徴とする方法。
【請求項４３】
請求項４０乃至４２のうちのいずれか１項に記載の方法において、ＦＰＧＡのルーティングチャネルの水平及び垂直方向に、垂直コネクタに関して水平コネクタを交互に配置し、これにより、２つの水平コネクタ間での接続部が少なくとも１つの垂直コネクタを貫通してつくられ、さらに、２つの垂直コネクタ間の接続部が少なくとも１つの水平コネクタを貫通してつくられるように水平及び垂直コネクタを構成するステップを有することを特徴とする方法。
【請求項４４】
請求項４０乃至４３のうちのいずれか１項に記載の方法において、プログラム可能な３状態コネクタとして各接続部を設けるステップを有することを特徴とする方法。
【請求項４５】
請求項３５乃至４４のうちのいずれか１項に記載の方法において、前記複数の論理ブロックのうちのいくつかのブロックを互いに密接に近接して配置し、単一多結晶半導体フィルムを用いて該ブロック形成し、それによって１つのグループを形成するようにするステップを有することを特徴とする方法。
【請求項４６】
請求項４３に記載の方法において、複数の前記グループとして上記ＦＰＧＡを設けるステップを有することを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ（ＴＦＴ）を用いるデジタル論理回路に関し、該ＴＴＦはフィルムが多結晶シリコンであるポリシリコンＴＦＴなどの多結晶半導体フィルムを用いて形成される。
【０００２】
【従来の技術】
ポリシリコンＴＦＴは公知のものであり、図１を参照しながら従来のＮ型ＴＦＴ１０の構造について説明する。
【０００３】
図１に例示されているように、シリコン酸化膜から形成されたベッディング（ｂｅｄｄｉｎｇ）保護膜５１が基板５０の表面に形成される。このベッディング保護膜５１の表面に、島の形にパターン化された多結晶半導体フィルム１００が形成される。半導体フィルム１００の表面にゲート絶縁膜１２が形成され、さらに、このゲート絶縁膜１２の表面にゲート電極１４が形成される。半導体フィルム１００において、チャネル領域１５は、ゲート絶縁膜１２を中に挟んでゲート電極１４に面する領域に形成される。このチャネル領域１５の側部に、高濃度のドーピングソース領域１６と高濃度のドープドレイン領域１７が、ゲート電極１４に対して相対的に自己整合した状態で形成される。ソース電極４１とドレイン電極４２とが層間絶縁膜５２内の接続孔を貫通して高濃度のドープソース領域１６及び高濃度のドープドレイン領域１７とそれぞれ電気的に接続される。
【０００４】
このようなポリシリコンＴＦＴには、ＭＯＳ型トランジスタのような単結晶半導体を用いて形成される電界効果トランジスタ（ＦＥＴ）よりも優れた利点がある。それは、良好な単結晶シリコン基板を生成しなければならないという制約がないため、安価にポリシリコンＴＦＴの製造が可能であるという点である。ガラス板のような任意の好適な絶縁基板上にこのトランジスタを製造することが可能である。その当然の結果として単結晶の製造に必要なサイズ制約条件が回避され、それによって安価な単一絶縁基板上に製造される単一ポリシリコン膜を用いて多数のＴＦＴの形成が可能となる。
【０００５】
しかし、ポリシリコンＴＦＴは、同じバッチで、かつ、共通のポリシリコン膜を用いて製造される場合でさえ、閾値電圧が大幅に変動するという重大な問題を抱えている。この閾値電圧はゲート電極１４に実際に印加され、この閾値電圧で電流がＴＦＴのチャネル領域１５の中を流れることが可能となり、この閾値電圧によりＴＦＴのオン状態が決定される。この閾値電圧は半導体フィルム材料により決定される。
【０００６】
単結晶シリコンＦＥＴから成る集積回路では、単結晶構造はＦＥＴのすべてについてほぼ同じであり、したがって同じ構造のＦＥＴはほぼ同じ閾値電圧を持つ。このほぼ同じ閾値電圧を持つという効果は、集積回路上で単結晶ＦＥＴを互いに密接に近接させることにより必要に応じてさらに高めることができる。
【０００７】
これと対照的に、ポリシリコンＴＦＴでは、ポリシリコン膜内の個々の結晶サイズの連続性を保証することは困難である。さらに基板純度の変動も生じる。したがって、同じポリシリコン膜を用いてＴＦＴを形成する場合でさえ、ポリシリコン膜材料はＴＦＴの間で変化する。基板純度の上記変動、さらに詳細には、ポリシリコン膜内の結晶の結晶粒界の数の変動は、集積回路上のポリシリコンＴＦＴの相互の近接がどのように密接したものになろうとも、閾値電圧に影響を与える。したがって、共通基板上の隣接するトランジスタを用いる場合でさえ、閾値電圧はポリシリコンＴＦＴ間で著しく変動する。また、同様の理由で、ポリシリコンＴＦＴは飽和電流変動のような別のパラメータ変動も示す。上記パラメータ変動の結果、デジタル論理回路、特に、ポリシリコンＴＦＴを用いる、ＦＰＧＡのような大規模集積（ＬＳＩ）や超大規模集積（ＶＬＳＩ）デジタル回路の実現の際に著しい問題が生じている。そしてこのことは、多くのデジタル回路アプリケーション用としてこのようなトランジスタが採用される妨げになっている。したがってＦＰＧＡ用としてＴＦＴを使用することは今まで提案されたことはなかった。
【０００８】
フィールドプログラム可能なゲートアレイ（ＦＰＧＡ）はＬＳＩデジタル回路の１つのタイプである。ＦＰＧＡは当業では公知であり、複雑な論理回路の実現構成を形成するために一体にリンクすることが可能な論理ブロックのアレイを含むものである。指定された論理関数またはプログラムされた論理関数を持つマクロセルとして知られている複数のゲートまたはトランジスタから各論理ブロックを構成することができる。個々のマクロセルは一体に接続され、ＦＰＧＡの論理関数が実行される。
【０００９】
さらに、ＬＳＩデジタル回路はＦＰＧＡを含み、同期論理回路を備えるように通常設計される。このような同期論理回路では、回路トランジスタにより行われるすべてのスイッチング動作のタイミングはマスタークロックにより生成されるクロックパルスにより制御される。したがって、同期論理回路は一定のサイクル動作で動作し、実行される各動作に対して一定の時間が予め割り当てられる。トランジスタのすべてがマスタークロックにより計時されるので、回路のトランジスタにより実行されるすべての動作を１クロックの周期内で実行しなければならない。しかし、ポリシリコンＴＦＴ間での、閾値電圧と別のパラメータの変動はこのようなポリシリコンＴＦＴ回路の論理遅延の変動を引き起こすものとなる。その結果、従来の同期デジタル論理回路でポリシリコンＴＦＴを用いる場合、ポリシリコンＴＦＴが実行する各動作を１クロック周期の間に実行することを保証することは困難であり、したがって回路が設計要件に従って機能することを保証するのは困難である。この問題はポリシリコンＴＦＴを含むＬＳＩデジタル回路においてさらに悪化する。なぜなら必然的に必要となる多数のポリシリコンＴＦＴが、回路の論理遅延のさらに大きな変動を引き起こすことになるからである。この問題はＦＰＧＡでは特に優勢な問題となり、必要となる多数のポリシリコンＴＦＴによりＴＦＴ間での論理遅延のさらに大きな変動が引き起こされることになる。
【００１０】
これとは対照的に、基板として単結晶を用いて単結晶ＦＥＴを形成することに起因して、単結晶ＦＥＴ間における、閾値電圧と他のパラメータとの変動がＴＦＴと比較して著しく小さくなるため、これに対応して論理遅延の変動が小さくなる。したがって、単結晶ＦＥＴから成るＩＣを用いることにより、機能デジタル回路の実施構成が大幅に簡略化される。しかし、上述のように、所望の大きさに合わせて単結晶を用いてＬＳＩ回路を製造することは現時点では不可能であるという点で問題が課せられている。この結果、単結晶問題の解決策は製造可能な回路サイズを限定するということになる。また単結晶ＦＥＴはポリシリコンＴＦＴより製造コストも高い。なぜなら、単結晶の成長には様々な製造条件及びさらに高い精度が必要となるからである。この製造コストの高さは、回路機能の実現のために数百万個のトランジスタ素子が必要となる場合もあるＶＬＳＩ回路では大きな重要性をもつものとなる。さらに、半導体基板上にではなく絶縁基板上にＴＦＴを製造できるということに起因して、ＭＯＳ型トランジスタと比較して、トランジスタ素子のバルクキャパシタンスが低下し、トランジスタ素子の動作速度の上昇が可能となる。再言するが、回路をより高速に動作させて、処理時間の短縮を図ることができるので、これはＶＬＳＩ論理回路、特に、ＦＰＧＡの望ましい特性である。
【００１１】
計時されない非同期論理回路は公知のものである。しかし、非同期技術を利用するように設計されたＬＳＩ回路の数は非常に少ない。これは、同期論理回路を実現するためには、数が少なく、構造が単純な回路が必要であるという一般的利点を同期論理回路が持つためであるが、これは単結晶基板の限られたサイズにより課せられるサイズ制約条件といくぶん矛盾する。このため、同期論理技術の方が論理回路用として一般に採用されるに至っている。さらに、同期論理回路は、数が少なく構造が単純な回路を必要とするため、単結晶ＦＥＴを用いて精密な論理回路の実現が可能であった。しかし、デジタル論理回路によるますます複雑なタスクの実行に対する要望が高まっている。これは回路が複雑なものになることを意味し、論理演算の完了のために、さらに多数のトランジスタが必要となることを意味する。したがって、ＴＦＴを使用して提供できるような単結晶ＭＯＳ回路の利用により示されるサイズ制約条件を解決する或る方法論が特に好適なものとして理解される。しかし、以上略述した理由のため、同期論理ＬＳＩデジタル回路におけるポリシリコンＴＦＴの使用は機能不能と考えられてきた。したがって、ポリシリコンＴＦＴの使用及びＦＰＧＡのようなＬＳＩデジタル回路のための非同期方法論の採用は従来未知とされている。
【００１２】
【発明が解決しようとする課題】
本発明の第１の態様によれば、論理演算を実行し、第２の論理ブロックへ論理出力信号を出力するための第１の論理ブロックを含む論理ブロックのアレイを備えた多結晶半導体薄膜トランジスタ非同期論理回路が提供され、その場合、上記第１の論理ブロックがその論理演算を完了するまで、上記第２の論理ブロックはその論理演算を開始しないように構成される。
【００１３】
好適には、完全にプログラム可能なゲートアレイを提供するように上記論理ブロックのアレイを構成することが望ましい。
【００１４】
好ましい実施態様では、上記非同期論理回路には、上記ＦＰＧＡの論理ブロック間で結合を行うための、水平及び垂直ルーティングチャネルの交差部における水平及び垂直接続部として上記接続部を構成し、上記水平コネクタは、１つの水平コネクタにおいて、各水平ルーティングチャネルをそれぞれの垂直ルーティングチャネルと選択的に前記水平コネクタにおいて結合できるけれども、前記コネクタにおいてはその他の垂直ルーティングチャネルとは結合できないように構成され、さらに、１つの垂直コネクタにおいて、各垂直のルーティングチャネルをそれぞれの水平ルーティングチャネルと選択的に前記垂直コネクタにおいて結合できるけれども、前記垂直コネクタにおいてはその他の水平ルーティングチャネルとは結合できないように構成されたトランスミッションゲートを備える。
【００１５】
【課題を解決するための手段】
最も好適には、ＦＰＧＡのルーティングチャネルの水平及び垂直方向に垂直コネクタに関して交互に水平コネクタが配置され、それにより、水平コネクタ間の接続部が少なくとも１つの垂直コネクタを貫通してつくられ、２つの垂直コネクタ間での接続部が少なくとも１つの水平コネクタを貫通してつくられるように水平及び垂直コネクタが構成される。
【００１６】
本発明の第２の態様によれば、非同期論理回路を実行する方法が提供され、該方法は、論理演算を実行する第１の論理ブロックを備え、第２の論理ブロックに論理出力信号を出力する論理ブロックのアレイとして構成される多結晶半導体薄膜トランジスタの非同期論理回路であって、第１の論理ブロックがその論理演算を完了してしまうまで、第２の論理ブロックの論理演算を開始しないように上記第２の論理ブロックを構成する多結晶半導体薄膜トランジスタの非同期論理回路を設けるステップを有する。
【００１７】
好ましい実施態様では、上記方法は完全にプログラム可能なゲートアレイ（ＦＰＧＡ）として論理ブロックのアレイを提供するステップを有する。
【００１８】
好適には、上記方法は、上記ＦＰＧＡの論理ブロック間で結合を行うための、水平及び垂直ルーティングチャネルの交差部における水平及び垂直コネクタとして上記接続部を構成し、さらに、１つの水平コネクタにおいて、各水平ルーティングチャネルをそれぞれの垂直ルーティングチャネルと選択的に前記水平コネクタにおいて結合できるけれども、前記コネクタにおいてはその他のルーティングチャネルとは結合できないように構成され、さらに、１つの垂直コネクタにおいて、各垂直のルーティングチャネルをそれぞれの水平ルーティングチャネルと選択的に前記垂直コネクタにおいて結合できるけれども、前記垂直コネクタにおいてはその他の水平ルーティングチャネルとは結合できないように構成されたトランスミッションゲートを上記水平コネクタに設けるステップを有する。
【００１９】
最も好適には、上記方法は、ＦＰＧＡのルーティングチャネルの水平及び垂直方向に、垂直コネクタに関して水平コネクタを交互に配置し、これにより、２つの水平コネクタ間での接続部が少なくとも１つの垂直コネクタを貫通してつくられ、さらに、２つの垂直コネクタ間の接続部が少なくとも１つの水平コネクタを貫通してつくられるように水平及び垂直コネクタを構成するステップを有する。
【００２０】
添付図面を参照しながら、さらなる実施例を用いて以下本発明の実施態様について説明する。
【００２１】
【発明の実施の形態】
図２は、同期方法を用いて動作する代表的ＬＳＩデジタル回路２０を概略的に例示する。このような回路は一般にＦＰＧＡの中へ組み込むことができる。上記デジタル回路は２つのＤ型フリップフロップ回路２４と２６との間で直列に結合された論理回路２２を備える。単結晶トランジスタ使用時の適正な精度で、回路機能に必要なクロック周期の決定が可能となる。なぜなら、単結晶基板上につくられるため、各トランジスタと関連する切り換え遅延は相対的に一定であり、したがって定量化が可能となるからである。クロック周期Ｔは、回路２４のフリップフロップの遅延２８、フリップフロップ２６の設定タイム３０、論理回路の遅延３２プラススペアタイム３４の相対的に短い期間と等しくなるように通常割り当てられる。上記スペアタイムが割り当てられ、例えば、集積回路全体の対向する両端に物理的に配置できる双方のＤ型回路に着信する共通のクロックパルスの時間差が処理される。これは当業で一般にクロック・スキューと呼ばれている。このようなクロック周期が図３に示されている。
【００２２】
回路を設ける場合、ＴＦＴトランジスタを利用すると、各種回路素子の遅延の変動は非常に大きなものになり、回路の動作を保証するクロック周期の割り当てが困難になる。決定的に重要なパス回路遅延を確信をもって調整するために、予測される長いクロック周期を割り当てれば、回路動作全体があまりにも低速になり実際に使用できなくなる可能性が大きい。
【００２３】
本発明を用いて、非同期による方法を採用した場合、及び、先行段の動作の完了により回路の各段をトリガーした場合、各種回路素子の可変動作を考慮に入れながら回路がその要求される機能を完了できることが理解された。さらに、上記回路機能が完了する速度は、回路素子の決定的に重要なパス遅延により決定され、この速度が、外部で決定された恣意的なクロック周期によって決められることはない。なぜなら上記クロック周期は不必要に長い継続時間になる可能性があるからである。これによって、ＴＦＴを利用するＬＳＩデジタル回路の実現、したがって、単結晶シリコン基板の使用から生じるサイズ制約条件の解決が可能となる。
【００２４】
図４は、本発明に基づく非同期論理回路の利用に好適なインターフェース回路６４と共に、２つの論理ブロック６０と６２とを概略的に示すものである。
【００２５】
図示の実施態様では、各論理ブロック６０と６２にはそれぞれのイネーブル入力端子６６、６８が設けられる。各論理ブロック６０、６２は、論理回路全体における段を表し、当業者であれば理解できるように、それぞれの論理関数を実行する論理ゲートのアレイとして構成されている。論理ブロック６０、６２の各々には、例示として、３つの入力端子と３つの出力端子とが設けられ、１つの論理ブロックのそれぞれの出力端子は２つの平行な導電パスにより次の論理ブロックのそれぞれの入力端子と結合される。これは、２ビット論理技術が、本発明の本実施態様に基づく論理回路の論理ブロック間で通信を行うために利用されるという理由によるものである。
【００２６】
２ビット論理回路の使用により、以下の例示による符号化を用いて、回路の様々な部分間での情報の送信も可能となる。２進数の組み合わせ００を用いて回路の一部が未準備状態であることを示すことが可能となる。２進数の組み合わせ０１と１０を用いてそれぞれ論理０と論理１とを表すことが可能となる。あるいはこの逆もまた同様である。さらに２進数の組み合わせ１１を用いて、例えば回路内に障害が生じたことを示すなどのような‘不許可’条件を示すことが可能となる。
【００２７】
図４に図示のインターフェース回路６４はＯＲゲート７０、７２、７４を備え、これらのゲートは、論理ブロック６０の出力端子ＯＵＴ１、ＯＵＴ２、ＯＵＴ３とそれぞれ結合されたその入力端子を備えている。したがって、ＯＲゲート７０、７２、７４により、論理ブロック６０から論理ブロック６２へ出力された２進出力信号が受信されることになる。
【００２８】
また、インターフェース回路６４にはＯＲゲート７６も含まれる。このＯＲゲート７６は論理回路の先行段（図示せず）の論理ブロックから２進出力信号を受信するように構成される。ＯＲゲート７０、７２、７４の出力信号は遅延エレメントＡへ出力され、遅延エレメントＡは、ＯＲゲート７０、７２、７４からの出力信号がすべて論理ゼロのとき、遅延エレメントＡからの出力信号も論理ゼロとなるように、また、ＯＲゲート７０、７２、７４からの出力信号がすべて論理１であるとき、遅延エレメントＡからの出力信号も論理１となるように設計されている。しかし、遅延エレメントＡは、ＯＲゲート７０、７２、７４からの出力信号がすべて論理ゼロへ戻ったときにのみ、その出力が論理ゼロへ戻るように構成されている。ＯＲゲート７０、７２及び７４のうちのいずれか１つの信号が論理１の状態のままである場合、遅延エレメントＡの出力信号は論理１の状態のままとなる。インターフェース回路６４がＯＲゲート７６を介して先行段からも出力信号を受信することを図４からも理解することができる。先行段からの２進出力信号のこの受信は、例として示されるものであり、論理回路内の任意の論理ブロック（本例では論理ブロック６２）が回路全体の直前の段からだけでなく回路の別の先行段からも論理信号の受信を必要とする場合があることを上記受信は示す意図を持つものである。しかし、回路の任意の論理ブロックが、直前の段のみからの出力論理信号を必要とする場合もあることを理解することが望ましい。その場合、ＯＲゲート７６と遅延エレメントＢとは設けられない。
【００２９】
ＯＲゲート７６の出力信号が遅延エレメントＢの１つの入力信号と結合されることが図４から理解できる。遅延エレメントＢは、遅延エレメントＡからの出力信号を別の入力端子でも受信するように構成される。
【００３０】
遅延エレメントＡとＯＲゲート７６からの双方の出力信号が論理１となるまで遅延エレメントＢからの出力信号が論理ゼロの状態のままとなり、かつ、遅延エレメントＡとＯＲゲート７６の双方からの出力信号が論理ゼロへ戻るまで、遅延エレメントＢからの出力信号が論理１の状態のままであるという点で、遅延エレメントＡと同様に動作するように遅延エレメントＢは構成される。
【００３１】
インターフェース・ユニット６４は以下のように機能する。
【００３２】
論理ブロック６０は入力端子ＩＮ１〜ＩＮ３と出力端子ＯＵＴ１〜ＯＵＴ３との間の３つのそれぞれの回路パス（ＣＰ１、ＣＰ２、ＣＰ３）から構成されると仮定されている。各パスはＴＦＴを用いて製造された一連の論理ゲートのみにより構成される。端子ＩＮ１とＯＵＴ１との間の回路パスＣＰ１の方が、端子ＩＮ２とＯＵＴ２間の回路パスＣＰ２よりも短時間でそのスイッチング動作を完了できることも仮定されている。一方、上記回路パスＣＰ２は端子ＩＮ３とＯＵＴ３間の回路パスＣＰ３よりも短い時間でそのスイッチング動作を完了できる。
【００３３】
したがって、回路パスＣＰ１がその論理演算を第１に完了することになり、次いで、コード１０により表される要求される論理出力信号（例えば論理１）がＯＲゲート７０へ通ることになる。したがって、ＯＲゲート７０の出力は論理１へ切り替わり、遅延エレメントＡの１つの入力端子へ渡される。しかし、遅延エレメントＡからの出力信号は論理ゼロの状態のままである。なぜなら、出力端子ＯＵＴ２とＯＵＴ３の双方からの出力信号が、コード００を出力することにより、回路パスＣＰ２とＣＰ３がその動作を完了していないことを示し、したがって、ＯＲゲート７２と７４からの出力信号は遅延エレメントＡへ入力されるが、この出力信号が論理ゼロの状態のままであることを示しているからである。
【００３４】
回路パスＣＰ１とＣＰ２もその論理演算を完了したとき、出力端子ＯＵＴ２とＯＵＴ３の出力信号がコード００からコード０１などへ変わり、端子ＯＵＴ２とＯＵＴ３からの出力信号が双方とも論理ゼロであることが論理回路により示され、ＯＲゲート７２と７４の出力信号も論理１へ切り替わり、次いで、遅延エレメントＡからの出力信号が論理ゼロから論理１へ切り替わる。ＯＲゲート７６からの出力信号がすでに論理１であると仮定されている場合、遅延エレメントＢの双方の入力端子の信号は論理１になり、遅延エレメントＢからの出力信号は論理ゼロから論理１へ切り替わる。
【００３５】
遅延エレメントＢは、その出力端子で論理ゼロから論理１へ切り替わる際に、直前の段の論理演算（すなわち論理ブロック６０）、及び、ＯＲゲート７６と結合された先行段（図示せず）が完了していることを示す。この場合、遅延エレメントＢの論理演算を開始するために論理ブロック６２に対するトリガーとして遅延エレメントＢからの出力信号を利用することが可能となる。
【００３６】
したがって、非同期論理回路を用いることにより、論理回路の全体としての論理演算は可能なかぎり短時間で完了し、しかも、ＴＦＴ特性の変動を補償するものであることが理解できる。なぜなら、各段が依拠する先行段がそのそれぞれの動作を各々完了した旨を知らされた場合にのみ、各段はその動作を開始するからである。
【００３７】
図５、６、７はすべて、ポリシリコンＴＦＴから製造された図４の遅延エレメントＡとＢとしての使用に適した遅延回路の実施態様を示すものである。単結晶ＦＥＴは使用しない。
【００３８】
したがって、本発明に基づく非同期論理回路では、先行段がその動作を完了したことを示す、先行段からの信号の受信により各段の動作が決められるため、閾値電圧の変動、及び、ポリシリコンＴＦＴの使用と関連する他のパラメータについての問題点が解決される。したがって、ポリシリコンＴＦＴの最も魅力的な特性を十全に利用することが可能となる。これらの特性の中には製造コストの低減と、製造工程における歩留まりの増加と、ＬＳＩ回路とＶＬＳＩ回路とに対して現在課せられているサイズ制約条件の緩和と、このような回路に対してさらに大きなサイズの集積回路を使用できる能力とが含まれる。さらに、ＴＦＴの使用によりこのような回路へのさらに大きな信頼性が与えられる。１クロック周期で各動作を実行し、次のクロック周期まで後続動作のパフォーマンスを遅延させる必要がないため、本発明に基づく非同期論理回路は従来の論理回路よりも高速な処理速度が得られるという利点を持つことができる。さらに、回路部は必要な場合にのみ機能し、クロックパルスが計時を行っているときには回路部は機能しない。したがって、本発明に基づく非同期ＴＦＴ論理回路は消費電力の低減も示すことになる。これは、ラップトップ型コンピュータや移動電話のような補助電源から電力を得て動作する携帯用のハンドヘルド装置の一部として論理回路を使用する場合特に有利である。
【００３９】
さらに、ポリシリコンＴＦＴの利用をＬＳＩ論理回路自体の範囲に制限する必要はなく、図５、６、７から明らかなように、このような回路と組み合わせて使用する遅延エレメントの実現に利用することも可能である。逆に、大幅に異なる機能を備え、ポリシリコンＴＦＴのみを用いる多数の回路を非同期回路設計法を用いて実現することも可能である。
【００４０】
非同期回路設計法を用いて好適に実現可能な回路の一例としてＦＰＧＡがある。図８は本発明に基づくＦＰＧＡ３００の集積回路（ＩＣ）の単純化した図面を示す。ＦＰＧＡ３００はスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）３５０と、いくつかの入力／出力（Ｉ／Ｏ）ブロック３１０と、複数の論理ブロック３２０とを備える。各論理ブロック３２０は複数のポリシリコンＴＦＴ２００を備える。ＴＦＴ２００の構成と相互接続とは論理ブロック３２０の各々について同じものとしてもよいし、ＴＦＴ２００の異なる構成を備えるようにしてもよい。ＦＰＧＡ３００内の論理ブロック３２０の各々は反復可能であり、複数の入力端子と複数の出力端子とを備える。ＦＰＧＡ３００には、複数のルーティングチャネルと、論理ブロック３２０との相互接続を可能にする接続ライン３３０と、複数のプログラム可能な相互接続部３４０とがさらに含まれる。プログラム可能な相互接続部３４０は、論理ブロック３２０間のＦＰＧＡ３００を介して信号のルーティングを実行するプログラム可能な切り替えポイントを有する。
【００４１】
ＦＰＧＡ３００のルーティング情報は、各論理ブロック３２０により保持されている論理回路と共に、ＳＲＡＭ３５０の中に保持されている。したがって、ＳＲＡＭ３５０を介してＦＰＧＡ３００をプログラムする場合、Ｉ／Ｏブロック３１０からの入力を選択し、選択論理ブロック３２０の適当な入力端子へルーティングを行う。選択論理ブロック３２０用として選択された入力に応じて、各論理ブロック３２０は該ブロックに入力された１または複数の信号に対して予め決められた論理関数を実行する。この論理関数は、ＡＮＤ関数やＯＲ関数、遅延関数のような単純な関数であってもよいし、あるいは多数の変数を持つさらに複雑な関数であってもよい。例えば、論理関数が９以上の変数を持つことも稀ではない。その場合、論理ブロック３２０により出力される１または複数の信号は、さらなる処理のために１以上のさらなる論理ブロック３２０のルーティングを行うことも可能である。最終的に、ＦＰＧＡ３００から出力を行うためにＩ／Ｏブロック３１０への、信号の再ルーティングが行われる。したがって、論理ブロック３２０への適当な入力端子の選択と、プログラム可能な相互接続部３４０による論理ブロック３２０間の適当なルーティングとにより、各論理ブロック３２０の論理関数したがってＦＰＧＡ３００全体の論理関数をＳＲＡＭ３５０を用いてプログラムすることが可能となる。言い換えれば、ＦＰＧＡ３００の論理関数は、各種論理ブロック３２０間でデータのルーティングを行うことにより組み立てることが可能となる。言うまでもなく、ＳＲＡＭ３５０したがってＦＰＧＡ３００により実行される論理関数の再プログラムも可能である。
【００４２】
本発明はＳＲＡＭ３５０の利用や、ＦＰＧＡ３００をプログラムするための他のいずれかの形式のメモリの利用に限定されるものではない。上記とは別に、１回のみＦＰＧＡ３００をプログラムするためのプログラム可能リードオンリーメモリ（ＰＲＯＭ）；消去可能なＰＲＯＭ（ＥＰＲＯＭ）；またはＳＲＡＭの代わりに電気的に消去可能なＰＲＯＭ（ＥＥＰＲＯＭ）の利用が可能となる。しかし、ＦＰＧＡメモリは一般に回路以外でもプログラムされず、ＰＲＯＭの場合には、ＦＰＧＡメモリの再プログラムを行うことはできない。
【００４３】
さらに別の方法として、本発明のＦＰＧＡ３００をヒューズベースのＦＰＧＡとして実現する方法がある。該方法では、接地した可溶性リンクが各メモリセルに設けられ、開回路が要求される位置でヒューズを溶断できるほど強い電気パルスパターンをアレイに印加することにより情報がメモリの中に入力される。これは、ＦＰＧＡのその後の再プログラムが不可能であることを意味する。しかし、メモリの再プログラムが不可能である結果生じる不利益は、小型化と低コスト化とにより、これらの回路のある種の利用時に補償することが可能である。
【００４４】
さらに、複数の方法で論理ブロック３２０間の接続を実現してもよい。これらの接続ライン３３０は、ルーティングを実現するためのプログラム可能なスイッチング・ポイント３４０を備えた複数の金属部であってもよい。上記接続は、各論理ブロック３２０間で交換マトリックスにおいて交差する水平及び垂直ラインからなるグリッドを持つ単一長ラインタイプの接続であってもよい。或いは、上記接続は、水平及び垂直ラインからなるグリッドが２つの論理ブロック３２０間で交換マトリックスにおいて交差する倍長ラインタイプの接続であってもよい。さらに、これらの接続は、グリッドがアレイの長さ全体に伸びる金属相互接続セグメントから形成される長いラインタイプの接続であってもよい。
【００４５】
図９は相互接続手段の１例を示し、この例では金属接続ライン３３０は各論理ブロック３２０間で水平及び垂直の両方向に互いに平行に伸びる。各論理ブロック３２０用の３状態（ｔｒｉ−ｓｔａｔｅ）プログラム可能なコネクタ３４０も設けられる。この３状態コネクタ３４０は水平コネクタ３４２または垂直コネクタ３４４のいずれであってもよい。水平及び垂直３状態コネクタ３４２と３４４が通常同数で設けられ、さらに、一体に機能として、水平接続ラインと別の水平接続ラインとの接続部と；垂直接続ラインと別の垂直接続ラインとの接続部と；水平接続ラインと垂直接続ラインとの接続部；あるいはライン間の無接続部とが可能となる。コネクタの状態、したがって、ＦＰＧＡ３００のルーティングはプログラムされたＳＲＡＭ３５０によって決定される。
【００４６】
論理ブロック３２０の各ブロックでは、ポリシリコンＴＦＴのスイッチング動作のすべてが自走信号によりトリガーされ、論理ブロック３２０内の連続する段が先行段の動作の完了によりトリガーされる。各段では、当該段に対する全ての入力がハイとなる場合にのみ出力信号はハイになる。同様に、各論理ブロック３２０は、Ｉ／Ｏブロック３１０から、または、ＦＰＧＡ３００のプログラムされたルーティングにおける先行する論理ブロック３２０のいずれかのブロックからの信号から生じるその動作により決められる。言い換えれば、ＦＰＧＡ３００は、基本的に、各々直列に接続された論理回路からなる別個のブロックを含むものである。このような場合、ＦＰＧＡ３００はクロックまたはクロック信号を含む必要はなく、たとえ各ポリシリコンＴＦＴの論理遅延がどんなものであろうと、ＦＰＧＡ３００は良好に動作することになる。
【００４７】
単一論理ブロック３２０のＴＦＴ２００の各々は同じポリシリコン膜１００を用いて構成される。これにはポリシリコン膜１００の結晶粒界がＴＦＴ２００のすべてに対して同様であるという利点があり、したがって閾値電圧及び他のＴＦＴパラメータの変動が論理ブロック３２０内で最少化される。好適には論理ブロック３２０のすべてを同じポリシリコン膜１００を用いて形成することが望ましい。
【００４８】
さらに好適には、本発明の非同期ＦＰＧＡ３００では、複数の論理ブロック３２０を形成して、これら複数の論理ブロックが同じポリシリコン膜１００を用いて互いに密接に近接して存在するようになることが望ましい。このような構造が図６に示され、論理ブロックグループ４００を形成するために、８個の論理ブロック３２０が同じポリシリコン膜１００を用いて互いに密接に近接して配置される。論理ブロック３２０の各々の密接な近接性には、ポリシリコン膜における結晶粒界の変動（したがって閾値電圧などのようなＴＦＴ２００のパラメータの変動）がグループ４００内の８個の論理ブロック３２０の各々の間で最少化されるという利点がある。本発明のＦＰＧＡ３００には論理ブロック３２０のこのような複数のグループ４００が含まれる。好適にはグループ４００のすべてを同じポリシリコン膜１００を用いて形成することが望ましい。
【００４９】
接続ライン３３０とプログラム可能なコネクタ３４０とをＦＰＧＡ３００に適宜構成することができ、それによってグループ４００内で各種論理ブロック３２０との接続が可能となる。言うまでもなく、ＦＰＧＡ３００内の各グループ４００は８個未満または８個以上の個々の論理ブロック３２０を含むものであってもよい。
【００５０】
各論理ブロック３２０の動作、及び、各論理ブロック３２０内の各段の動作は、Ｉ／Ｏブロック３１０または先行する論理ブロック３２０のいずれかまたは双方からの信号の受信により決められる。このことは、先行する論理ブロックがその動作を完了していること、または、上記Ｉ／Ｏブロックが関係する論理ブロックへの別の入力のルーティングを行う準備ができていることを示すものである。閾値電圧の変動及びポリシリコンＴＦＴと予め関連づけられた他のパラメータの変動という問題は本発明により解決された。したがってポリシリコンＴＦＴの最も魅力的な特性の十全の利用が可能となる。これらの特性の中には、製造コストの低減と、製造工程における歩留まりの増加と、公知のＦＰＧＡに対して現在課せられているサイズ制約条件の緩和と、ＦＥＴよりも少ない消費電力と、ＦＰＧＡ内にさらに多数のトランジスタを含むことができる能力とが含まれる。
【００５１】
したがって、非同期論理技術を利用することにより、各論理ブロックの論理演算したがって全体としてのＦＰＧＡが可能な最短時間で完了し、しかも、ＴＦＴ特性の変動が補償されることが理解できる。なぜなら、ＦＰＧＡの各段が受信を要求する情報のソースである１または複数の先行段が各々そのそれぞれの動作を完了したことがＦＰＧＡの各段に知らされた場合にのみＦＰＧＡの各段はその動作を開始するからである。これは、論理ブロックがＩ／Ｏブロックからの情報の受信を要求する場合も同じであり、Ｉ／Ｏブロックが論理ブロックへ情報を提供する準備ができるまで論理ブロックはその動作を開始しない。
【００５２】
本発明に基づくＦＰＧＡ３００は、業界において多種多様の利用例を有し、多量の情報の論理処理が求められるいずれの分野での、あるいは、データに対して多量の論理操作を行う必要があるいずれの分野での実施構成にも適している。このような利用例の一例として、電子ブックで使用されるようなデータ入力を伴う表示装置、特に液晶表示装置とのリンクがある。別の例として、高度のセキュリティを必要とし、したがって符号化や復号化を行うために大量のデータ処理を必要とする利用例がある。さらに、回路部分は、必要な場合にのみ機能し、クロックパルスが計時を行っているときには機能しない。したがって、本発明に基づく非同期ＴＦＴ  ＦＰＧＡは消費電力の低減も示すものとなる。したがって、ハンドヘルドの携帯用装置も本発明のＦＰＧＡを使用する実施構成には特に好適である。
【００５３】
論理ブロック３２０は、図１１に図示のようなレジスタと同等のレジスタを形成するように構成されるＣエレメント５００を備える。論理ブロック内の論理回路は図１１に論理回路５０２として概略的示されているが、この論理回路は、入力５０４で受信された、図８に図示のＳＲＡＭ３５０からの命令によって制御される。この論理回路は、やはりＳＲＡＭ３５０の制御下にある入力ライン５０６に沿ったルーティングチャネルからのさらなる入力を受信するように構成される。前述したように、命令のルーティングは、やはりＳＲＡＭ３５０の制御下にある、図８に図示のプログラム可能な入結合３４０を介して達成される。
【００５４】
各ルーティングチャネルすなわち図８に図示の接続ライン３３０は好適には、ＦＰＧＡの各種エレメント間の交信に利用される２ビット論理プロトコルの利用を可能にする一対の２本の線路を含むことが望ましい。図９に図示のように、上記ルーティングチャネルは通常、水平及び垂直の両方向に互いに平行に構成され、ＶＬＳＩ素子の製造を容易にする。したがってプログラム可能なコネクタ３４０は、図９に図示のような水平コネクタ３４２または垂直コネクタ３４４として構成される。
【００５５】
水平及び垂直ルーティングチャネルの交差部において、各ルーティングチャネルを１つおきのルーティングチャネルと接続できるように構成し、このような接続構成がデバイスのレイアウトの大幅な複雑さの増加を構成するようになる必要がなくなる。水平及び垂直ルーティングチャネルへのアクセス、並びに、図１２に図示のような、水平コネクタ３４２によりつくられる、水平から垂直へのルーティングチャネル接続部、及び、その逆の接続部、あるいは、図１３に図示のような、垂直コネクタ３４４により行われる、垂直から水平へのルーティングチャネル接続部、及び、その逆の接続部は、トランスミッションゲート５２０によりつくられる。したがって、本発明に基づくＦＰＧＡでは、水平及び垂直コネクタは図５に図示のようなデバイスの水平及び垂直の両方向に交番するように構成される。
【００５６】
図１２に図示のように、水平ルーティングチャネルＨ１〜Ｈ４がそれぞれのトランスミッションゲートを介して垂直ルーティングチャネルＶ１〜Ｖ４とそれぞれ結合されるように水平コネクタ３４２は構成される。しかし、水平ルーティングチャネルＨ１が垂直ルーティングチャネルＶ２、Ｖ３、Ｖ４とは結合されないこと、チャネルＨ２がチャネルＶ１、Ｖ３、Ｖ４とは結合されないこと、チャネルＨ３がチャネルＶ１、Ｖ２、Ｖ４とは結合されないこと、及び、チャネルＨ４がチャネルＶ１、Ｖ２、Ｖ３とは結合されないことが図１２からわかる。
【００５７】
同様に、図１３に図示のように、垂直ルーティングチャネルＶ１〜Ｖがそれぞれのトランスミッションゲート５２０を介して水平ルーティングチャネルＨ８〜Ｈ５とそれぞれ結合されるように垂直コネクタ３４４は構成される。
【００５８】
アレイの水平トランスミッションゲート５２０により、水平ルーティングチャネルから水平コネクタ３４２を各々隔てることができ、一方、アレイの垂直トランスミッションゲート５２０により、垂直ルーティングチャネルから垂直コネクタ３４４を各々隔てることができることが図１２及び図１３からわかる。トランスミッションゲートの上記構成によって、水平及び垂直ルーティングチャネルの双方の細分化、したがって、ＦＰＧＡの任意の部分における選択的制御が実際に可能となる。
【００５９】
図１４はＦＰＧＡの一部を概略的に示すものであり、この部分には４つの論理ブロックＡ、Ｂ、Ｃ、Ｄが含まれる。論理演算を実行するために、この図では、論理ブロックＡが論理ブロックＢと結合されること、及び、論理ブロックＣが論理ブロックＤと結合されること、しかし、論理ブロックＡとＢとは論理ブロックＣとＤとから論理的に隔てられた状態のままであることが仮定されている。
【００６０】
それぞれ水平及び垂直コネクタ用の水平及び垂直トランスミッションゲートが図１４に示されている。上記方法で論理ブロックを接続するために、トランスミッションゲート５２２〜５２６が開かれる。水平及び垂直ルーティングチャネル間の接続部が水平及び垂直コネクタ３４２と３４４の各々に存在するため、論理ブロックＡは論理ブロックＢと接続され、論理ブロックＣは論理ブロックＤと接続される。しかし、論理ブロックＡとＢを論理ブロックＣとＤから隔てた状態に保つことが必要となる。これはトランスミッションゲート５２２〜５２６の選択的オープンにより達成される。このようにして論理ブロックＡは、図１４に太い線により示されたルーティングチャネルパス５３０により論理ブロックＢと結合される。同様に、論理ブロックＣは、図１４に太い点線により示されるルーティングチャネル・パス５３２により論理ブロックＤと接続される。しかし、トランスミッションゲート５２６のオープンによりセクション５３４ａと５３４ｂとして図１４に示す水平ルーティングチャネル５３４が２つのセクションに分割される。セクション５３４ａは、開いたトランスミッションゲート５２６の方へ延伸し、論理ブロックＡと接続するが、論理ブロックＣとは接続されない。セクション５３４ｂは論理ブロックＣと接続するが論理ブロックＡとは接続しない。同様にトランスミッションゲート５２４のオープンにより水平ルーティングチャネル５３６はセクション５３６ａと５３６ｂとに実際に分割される。
【００６１】
理解を助けるために、図１２〜１４に図示のルーティングチャネルの各々は単一の導体ラインとして示されていることを理解されたい。しかし、実際にはルーティングチャネルの各々は、上述の２ビット論理回路の使用を可能とする２本の導体ラインを含むものである。
【００６２】
したがって、トランスミッションゲートの選択操作により、単一のルーティングチャネルを利用して、関係するルーティングチャネルと結合されたそれぞれの入力ポートを備えた複数の論理ブロックとのコネクタを設けることが可能となる一方で、論理ブロックを相互に隔てることも可能となる。したがって、単一のルーティングチャネルを用いて、ルーティングチャネルの個々のセクションに沿って、それぞれの論理ブロックへ論理回路コマンドを同時に送出することが可能となる。図１２と１３にそれぞれ図示のように構成された水平及び垂直コネクタを備えたこの構成により、水平及び垂直方向にＦＰＧＡの論理ブロック３２０の内部接続の入結合が可能となり、ルーティングチャネルの交差部における複雑さが極めて大幅に減少する。またこの構成によって、高い効率で水平及び垂直ルーティングチャネルの使用も可能となり、それによって回路レイアウト全体の複雑さの極めて大幅な減少が達成される。
【００６３】
専ら例示として上記説明を行ったが、当業者には、本発明の範囲から逸脱することなく変形が可能であることは理解されるであろう。例えば、先行段からの出力信号が、ハイレベルからローレベルのように（あるいは逆もまた同様に）、第１のレベルから第２のレベルへ変化したことを検知することにより、先行段の動作の完了を後続段は検知することができる。
【００６４】
さらに、上述の実施態様では、２つの有線システム及び２ビット論理回路を用いてデータの伝送及びデータ完了の伝送を行った。しかし、上記目的のために、１：４または３：７の符号化のような別の符号化システムの利用も可能である。
【００６５】
さらに、インターフェース回路６４の論理ゲートはＯＲゲートとして示されている。しかし、当業者には明らかなことであるが、論理ゲートの別の構成を利用することも可能である。
【図面の簡単な説明】
【図１】従来のポリシリコン薄膜トランジスタの概略断面図である。
【図２】論理回路の機能概略図である。
【図３】図２に例示の回路用として使用されるクロック周期を示すタイミング図である。
【図４】本発明で利用するための論理ブロックを概略的に例示する。
【図５】本発明に基づくＴＦＴ論理回路で使用する遅延エレメントの回路図である。
【図６】本発明に基づくＴＦＴ論理回路で使用する遅延エレメントの別の実施態様の回路図である。
【図７】本発明に基づくＴＦＴ論理回路で使用する遅延エレメントの第３の実施態様の回路図である。
【図８】本発明に基づくＦＰＧＡの概略平面図である。
【図９】本発明に基づくＦＰＧＡにおける接続を示す概略平面図である。
【図１０】本発明に基づくＦＰＧＡに含まれる１グループの論理ブロックの平面図である。
【図１１】本発明で利用する論理ブロックのブロック概略図である。
【図１２】本発明に基づくＦＰＧＡで使用する水平コネクタのブロック概略図である。
【図１３】本発明に基づくＦＰＧＡで使用する垂直コネクタのブロック概略図である。
【図１４】ＦＰＧＡにおいて選択的に結合された論理ブロックの一例を示すブロック概略図である。
【符号の説明】
２２              論理回路
２４              Ｄ型フリップフロップ回路
２６              Ｄ型フリップフロップ回路
Ｄ−ｔｙｐｅ            Ｄ型フリップフロップ回路
Ｌｏｇｉｃ              論理回路
Ｓｐａｒｅ              スペア
Ｔｉｍｅ  Ｔ              時間Ｔ
Ｄｅｌａｙ  Ｅｌｅｍｅｎｔ      遅延回路
Ｆｒｏｍ  Ｐｒｅｃｅｄｉｎｇ  Ｓｔａｇｅ  前段から
５０２              論理回路
Ｌｏｇｉｃ  ｓｅｌｅｃｔ  ｕｎｄｅｒ  ＳＲＡＭ  ｃｏｎｔｒｏｌ  ＳＲＡＭにより制御される論理回路
【図１】
2004336253.tif 000003
【図２】
2004336253.tif 000004
【図３】
2004336253.tif 000005
【図４】
2004336253.tif 000006
【図５】
2004336253.tif 000007
【図６】
2004336253.tif 000008
【図７】
2004336253.tif 000009
【図８】
2004336253.tif 000010
【図９】
2004336253.tif 000011
【図１０】
2004336253.tif 000012
【図１１】
2004336253.tif 000013
【図１２】
2004336253.tif 000014
【図１３】
2004336253.tif 000015
【図１４】
2004336253.tif 000016