(57)【要約】【課題】強誘電体メモリのキャパシタ構造上に形成される絶縁体の膜厚が均一であるよう制御される強誘電体メモリを提供すること。【解決手段】本発明による強誘電体メモリは、上部電極層、下部電極層及びこれらの間に設けられた強誘電体層を有し、半導体基板上に形成されたキャパシタと、前記キャパシタを包囲するよう形成された絶縁性材料より成る保護層と、前記保護層上に堆積された第１層間絶縁膜と、前記上部電極層の周辺に設けられ、前記上部電極層上の前記第１層間絶縁膜の少なくとも一部を囲むように設けられたエッチストッパと、前記第１層間絶縁膜及び前記エッチストッパ上に堆積され、エッチングにより平坦化された第２層間絶縁膜と、前記第２層間絶縁膜上に堆積された第３層間絶縁膜を有する。前記第２層間絶縁膜が平坦化される際に、前記エッチストッパが存在することで、前記上部電極層上の前記第１層間絶縁膜の厚さが所定値以上に維持される。【選択図】  図３
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【特許請求の範囲】
【請求項１】
上部電極層、下部電極層及びこれらの間に設けられた強誘電体層を有し、半導体基板上に形成されたキャパシタと、
前記キャパシタを包囲するよう形成された絶縁性材料より成る保護層と、
前記保護層上に堆積された第１層間絶縁膜と、
前記上部電極層の周辺に設けられ、前記上部電極層上の前記第１層間絶縁膜の少なくとも一部を囲むように設けられたエッチストッパと、
前記第１層間絶縁膜及び前記エッチストッパ上に堆積され、エッチングにより平坦化された第２層間絶縁膜と、
前記第２層間絶縁膜上に堆積された第３層間絶縁膜
を有し、前記第２層間絶縁膜が平坦化される際に、前記エッチストッパが存在することで、前記上部電極層上の前記第１層間絶縁膜の厚さが所定値以上に維持されることを特徴とする強誘電体メモリ。
【請求項２】
前記エッチストッパが、前記キャパシタの前記上部電極層上に形成されることを特徴とする請求項１記載の強誘電体メモリ。
【請求項３】
前記エッチストッパが、前記キャパシタ周囲に環状に形成されることを特徴とする請求項１記載の強誘電体メモリ。
【請求項４】
前記エッチストッパが、導電性材料より成ることを特徴とする請求項１乃至３の何れか１項に記載の強誘電体メモリ。
【請求項５】
上部電極層、下部電極層及びこれらの間に設けられた強誘電体層を有し、半導体基板上に形成されたキャパシタと、
前記キャパシタを包囲するよう形成された絶縁性材料より成る保護層と、
前記保護層上に堆積された、シリコン窒化物より成るエッチストッパと、
前記エッチストッパ上に堆積され、エッチングにより平坦化されたシリコン酸化物より成る第１層間絶縁膜と、
前記第１層間絶縁膜上に堆積された第２層間絶縁膜
を有し、前記第１層間絶縁膜が平坦化される際に、前記エッチストッパが存在することで、前記上部電極層上の絶縁体の厚さが所定値以上に維持されることを特徴とする強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体メモリの技術分野に関連し、特に強誘電体メモリに関連する。
【０００２】
【従来の技術】
この種の技術分野で有望視されている強誘電体メモリは、メモリに対するアクセスの高速性、ハイレベルの書き替え耐性、低消費電力性等の観点から優れた特性を有する。概して、強誘電体メモリは、所定のトランジスタ構造を有する半導体基板上に形成されたキャパシタ構造を有する。キャパシタ構造は、トランジスタ構造に電気的に接続される下部電極層と、上部電極層と、これら電極層の間に設けられた強誘電体層を有する。キャパシタ構造は、アルミナ膜のような保護層により被覆される。キャパシタ構造及び保護層を被覆する平坦な層間絶縁膜が形成され、この層間絶縁膜を貫通して上部電極に至るコンタクトを通じて、所定の電気配線が施される。
【０００３】
キャパシタ構造及び保護膜上に形成される層間絶縁膜は、必要以上に厚く形成されると、コンタクトホールの形成及び以後の製造工程が困難になるという問題が生じる。そこで、層間絶縁膜を平坦化する際に上部電極層を露出させ、その上に金属配線層を堆積する技術がある（これについては、特許文献１参照。）。しかしながら、層間絶縁膜を除去してしまうと、キャパシタ構造（特に強誘電体層）を保護する機能が弱くなり、製造工程途中において生じる水分、水素原子、プラズマ等に起因してキャパシタの特性が劣化してしまうという問題が生じ得る。このことは、層間絶縁膜を除去してしまう場合だけでなく、層間絶縁膜が平坦化される際に、必要以上に薄くなってしまった場合にも当てはまる。
【０００４】
【特許文献１】
特開２０００−１５０８１０号公報
【０００５】
【発明が解決しようとする課題】
本願課題は、強誘電体メモリのキャパシタ構造上に形成される絶縁体の膜厚が均一であるよう制御される強誘電体メモリ及びその製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明によれば、
上部電極層、下部電極層及びこれらの間に設けられた強誘電体層を有し、半導体基板上に形成されたキャパシタと、
前記キャパシタを包囲するよう形成された絶縁性材料より成る保護層と、
前記保護層上に堆積された第１層間絶縁膜と、
前記上部電極層の周辺に設けられ、前記上部電極層上の前記第１層間絶縁膜の少なくとも一部を囲むように設けられたエッチストッパと、
前記第１層間絶縁膜及び前記エッチストッパ上に堆積され、エッチングにより平坦化された第２層間絶縁膜と、
前記第２層間絶縁膜上に堆積された第３層間絶縁膜
を有し、前記第２層間絶縁膜が平坦化される際に、前記エッチストッパが存在することで、前記上部電極層上の前記第１層間絶縁膜の厚さが所定値以上に維持されることを特徴とする強誘電体メモリ
が、提供される。
【０００７】
【発明の実施の形態】
（第１の実施の形態）
図１ないし図３は、本願第１実施例による強誘電体メモリの製造方法における主要な工程を示す。図１（Ａ）は、強誘電体メモリの一部を示し、２つのＭＯＳトランジスタ２０と２つのキャパシタ２１が半導体基板１０に形成されている様子を示す。各キャパシタ２１は、例えばプラチナ（Ｐｔ）より成る下部電極層４０と、例えば酸化イリジウム（ＩｒＯ２）より成る上部電極層６０と、これらの電極の間に挟まれた強誘電体層５０を有する。強誘電体層５０は、例えばＰＺＴ（Ｐｂ（ＺｒＴｉ）Ｏ３）より成る。下部電極層４０は、例えば酸化シリコン（ＳｉＯ２）より成る層間絶縁膜２２を貫通する例えばタングステン（Ｗ）より成る導電性プラグ３０を通じて、ＭＯＳトランジスタ２０のソース又はドレインに、それぞれ結合される。層間絶縁膜２２上に形成されたキャパシタ２１を保護するために、これらのキャパシタ２１を包囲するように、例えば５０ｎｍの膜厚のアルミナ（Ａｌ２Ｏ３）より成る保護層２４が、全面に成膜される。
【０００８】
本実施例では、プラズマＣＶＤを利用して、保護層２４上に例えば２００ｎｍのような所定の膜厚の酸化シリコン（ＳｉＯ２）を堆積することにより、第１層間絶縁膜２６が形成される。所定の膜厚をどの程度にするかは、上部電極層６０上に最低限確保する必要のある絶縁体の膜厚に依存して定められる。
【０００９】
図１（Ｂ）に示す工程では、酸化イリジウム（ＩｒＯ２）より成るエッチストッパ層３２が、例えば２０ｎｍの膜厚で第１層間絶縁膜２６上の全面に成膜される。エッチストッパ層３２は、酸化イリジウム以外に、例えばイリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ２）のような導電性材料で形成することが可能であり、また、後述するように窒化シリコン（ＳｉＮ）のような絶縁性材料で形成することも可能である。いずれにせよ、化学的機械研磨（ＣＭＰ）のようなエッチング又は平坦化に関して、層間絶縁膜を構成する材料（ここではＳｉＯ２であるが、これに限定されない。）のよりも、エッチングレートの遅い材料を選択すればよい。
【００１０】
図２（Ｃ）に示す工程では、フォトリソグラフィによるレジストマスクのパターニングが行われ、キャパシタ２１の周辺におけるエッチストッパ層３２を被覆し、それ以外の領域におけるエッチストッパ層３２を露出させるレジストマスク３４が設けられる。そして、異方性のドライエッチングを行うことにより、露出しているエッチストッパ層３２を除去する。
【００１１】
図２（Ｄ）に示す工程では、余分なエッチストッパ層３２が除去された後に、レジストマスク３４も除去される。全面に連続的に形成されていたエッチストッパ層３２は、キャパシタ２１毎に分離される。
【００１２】
図３（Ｅ）に示す工程では、例えばプラズマＣＶＤを利用して、例えばＳｉＯ２より成る第２層間絶縁膜３６を、第１層間絶縁膜２６上で例えば１５００ｎｍの膜厚で全面に堆積する。
【００１３】
図３（Ｆ）に示す工程では、先の工程で堆積された第２層間絶縁膜３６を、例えば化学的機械研磨（ＣＭＰ）により平坦化する。この平坦化は、エッチストッパ層３２が現れるまで行われる。上述したように、エッチストッパ層３２は、層間絶縁膜３６の材料よりもエッチングレートの遅い材料から形成されているので、層間絶縁膜３６のエッチング（平坦化）が進行してエッチストッパ層３２が現れると、エッチングレートが遅くなり、その時点で平坦化を終了する。これにより、キャパシタ２１の上部電極層６０上に、一定の膜厚（本実施例では２０ｎｍ）の第１層間絶縁膜２６を確実に残しつつ（確保しつつ）平坦化を実行することが可能になる。
【００１４】
図３（Ｇ）に示す工程では、例えばプラズマＣＶＤを利用して、平坦化された面全体にＳｉＯ２より成る第３層間絶縁膜４６が堆積される。第３層間絶縁膜４６には、キャパシタ２１の上部電極層６０に至るコンタクトホールが形成され、例えばタングステン（Ｗ）のような導電性材料を充填することにより、導電性プラグ４２が形成される。また、第１，２，３層間絶縁膜２６，３６，４６及びエッチストッパ層３２を貫通して導電性プラグ３１に至るコンタクトホールも形成され、そこに導電性材料を充填することにより、ＭＯＳトランジスタ２０のソース又はドレインに通じる導電性プラグ４４も形成される。導電性プラグ４４はビットラインに接続され、導電性プラグ４２は例えば接地電位のような基準電位に接続され、ＭＯＳトランジスタのゲート電極はワードラインに接続され、強誘電体メモリの主要な構造が完成する。
【００１５】
（第２の実施の形態）
図４は、本願第２実施例による強誘電体メモリの主要な製造工程における構造断面図を示す。簡単のため、図１に示されていたようなトランジスタ２０、導電性プラグ３０、基板側の様子は省略されているが、図４（Ａ）は図１（Ａ）と同様な構造を想定している。各キャパシタ２１は、下部電極層４０と、上部電極層６０と、これらの電極の間に挟まれた強誘電体層５０を有する。強誘電体層５０は、例えばＰＺＴ（Ｐｂ（ＺｒＴｉ）Ｏ３）より成る。キャパシタ２１の下部電極層４０は、層間絶縁膜２２を貫通する導電性プラグ３０を通じて、ＭＯＳトランジスタ（ここでは図示せず）に結合される。層間絶縁膜２２上に形成されたキャパシタ２１を保護するために、これらのキャパシタ２１を包囲するように、例えば５０ｎｍの膜厚のアルミナ（Ａｌ２Ｏ３）より成る保護層２４が、全面に成膜される。
【００１６】
更に、プラズマＣＶＤを利用して、保護層２４上に例えば２００ｎｍのような所定の膜厚の酸化シリコン（ＳｉＯ２）を堆積することにより、第１層間絶縁膜２６が形成される。
【００１７】
図４（Ｂ）に示す工程では、酸化イリジウム（ＩｒＯ２）より成るエッチストッパ層３２が、例えば２０ｎｍの膜厚で第１層間絶縁膜２６上の全面に成膜される。ここまでは、上記の第１実施例と同様である。
【００１８】
図４（Ｃ）に示す工程では、垂直方向のエッチングレートは大きいが、水平方向のエッチングレートは小さいところの異方性エッチングを行うことで、キャパシタ２１の周囲のエッチストッパ層３２を残し、他の領域におけるエッチストッパ層３２を除去する。キャパシタ２１の周囲では、エッチストッパ層３２の垂直方向の厚さは、見かけ上厚くなるが、他の部分のエッチストッパ層３２の垂直方向の厚さは薄いので（２０ｎｍ程度）、キャパシタ２１の周囲（キャパシタ２１の側壁に相当する部分）のエッチストッパ層３２が残る。この異方性エッチングは、例えば、平行平板型のエッチング装置にて塩素（Ｃｌ）及びアルゴン（Ａｒ）ガスを利用して行うことが可能である。このようにしてエッチングされたエッチストッパ層３２は、個々のキャパシタ２１の周囲を環状に包囲することとなる。すなわち、エッチストッパ層３２は、キャパシタ２１の上部電極層６０上に残すべき第１層間絶縁膜２６を、上部電極層６０の周囲にて環状に取り囲むように形成される。
【００１９】
図４（Ｄ）に示す工程では、第２層間絶縁膜３６が、例えば第１層間絶縁膜２６上で１５００ｎｍの膜厚で堆積される。
【００２０】
図４（Ｅ）に示す工程では、第２層間絶縁膜３６が、例えば化学的機械研磨（ＣＭＰ）により平坦化される。この平坦化は、研磨される面内で環状の形状３３をなすエッチストッパ層３２が現れるまで続けられる。上述したように、エッチストッパ層３２は、層間絶縁膜３６の材料よりもエッチングレートの遅い材料から形成されているので、層間絶縁膜３６をエッチング（平坦化）が進行してエッチストッパ層３２が現れると、エッチングレートが遅くなり、その時点で平坦化を終了する。これにより、キャパシタ２１の上部電極層６０上に、一定の膜厚の第１層間絶縁膜２６を確実に残しつつ（確保しつつ）平坦化を実行することが可能になる。
【００２１】
図４（Ｆ）に示す工程では、平坦化された第２層間絶縁膜３６上に第３の層間絶縁膜４６が成膜される。以後は、第１実施例の場合と同様に（特に、図３（Ｇ））、必要な配線が施され、強誘電体メモリの主要な構造が完成する。
【００２２】
（第３の実施の形態）
図５は、本願第３実施例による強誘電体メモリの主要な製造工程における構造断面図を示す。簡単のため、図１に示されていたようなトランジスタ２０、導電性プラグ３０、基板側の様子は省略されているが、図５（Ａ）も図１（Ａ）と同様な構造を想定している。各キャパシタ２１は、下部電極層４０と、上部電極層６０と、これらの電極の間に挟まれた強誘電体層５０を有する。強誘電体層５０は、例えばＰＺＴ（Ｐｂ（ＺｒＴｉ）Ｏ３）より成る。キャパシタ２１の下部電極層４０は、層間絶縁膜２２を貫通する導電性プラグ３０を通じて、ＭＯＳトランジスタ（ここでは図示せず）に結合される。層間絶縁膜２２上に形成されたキャパシタ２１を保護するために、これらのキャパシタ２１を包囲するように、例えば５０ｎｍの膜厚のアルミナ（Ａｌ２Ｏ３）より成る保護層２４が、全面に成膜される。
【００２３】
本実施例では、プラズマＣＶＤを利用して、保護層２４上に例えば１００ｎｍのような所定の膜厚の窒化シリコン（ＳｉＮ）を全面に堆積することにより、エッチストッパ層５６が形成される。なお、このエッチストッパ層５６は、絶縁体であるので、キャパシタ２１の上部電極層６０上の層間絶縁膜としての役割も兼ねることになる。
【００２４】
図５（Ｂ）に示す工程では、エッチストッパ層５６上に、酸化シリコン（ＳｉＯ２）より成る層間絶縁膜３６が、例えば１５００ｎｍの膜厚で堆積される。
【００２５】
図５（Ｃ）に示す工程では、層間絶縁膜３６が、例えば化学的機械研磨（ＣＭＰ）により平坦化される。この平坦化は、窒化シリコンより成るエッチストッパ層５６が現れるまで行われる。ＳｉＮより成るエッチストッパ層５６は、ＳｉＯ２より成る層間絶縁膜３６よりもエッチングレートが遅いので、層間絶縁膜３６のエッチング（平坦化）が進行してエッチストッパ層５６が現れると、エッチングレートが遅くなり、その時点で平坦化を終了する。これにより、キャパシタ２１の上部電極層６０上に、一定の膜厚の絶縁体（エッチストッパ層５６）確実に残しつつ（確保しつつ）平坦化を実行することが可能になる。
【００２６】
図５（Ｄ）に示す工程では、平坦化された層間絶縁膜３６上に更なる層間絶縁膜４６が成膜される。以後は、第１実施例の場合と同様に（特に、図３（Ｇ））、必要な配線が施され、強誘電体メモリの主要な構造が完成する。
【００２７】
以上のように、本願実施例によれば、エッチストッパが、上部電極層の周辺に位置するよう設けられ、上部電極層上の層間絶縁膜の少なくとも一部を囲む。エッチストッパが設けられることで、エッチストッパ上の層間絶縁膜が、ＣＭＰ等により平坦化される際に、上部電極層上の層間絶縁膜の厚さが所定値以上に維持される。
【００２８】
エッチストッパは、第１及び３実施例では層間絶縁膜を被覆するように、第２実施例では層間絶縁膜を環状に囲むように、形成される。いずれにせよ、層間絶縁膜が平坦化される際に、エッチストッパが存在することで、上部電極層上の層間絶縁膜のエッチングを抑制することができればよいからである。残し膜厚を正確に維持する観点からは、第１及び第３実施例のようにエッチストッパが上部電極層上を被覆することが好ましい。簡易に実現する観点からは、第２実施例のように、フォトリソグラフィのような位置合わせを要しない異方性エッチングを利用して、エッチストッパをキャパシタ周囲に設けることが有利である。
【００２９】
エッチストッパは、第１及び第２実施例のように導電性材料を用いて形成することが可能である。これは、エッチストッパを比較的薄く形成できる点で有利である。また、第３実施例のように、絶縁性材料を用いてエッチストッパを形成することも可能である。この場合は、層間絶縁膜とエッチストッパが共に絶縁体なので、両者の間で充分なエッチングの選択比を確保するように特に配慮が必要がある。例えば、層間絶縁膜をシリコン酸化物で形成し、エッチストッパをシリコン窒化物で形成することにより、選択比を確保することができる。エッチストッパを絶縁性材料で形成すると、エッチストッパ同士の間で互いに分離させることは必須でなく、製造工程を簡略化できる点で有利である（エッチストッパを導電性材料で形成すると、それらを電気的に分離して絶縁することが必須になる。）。
【００３０】
本願第１及び第２実施例の場合は、エッチストッパがキャパシタ毎に分離されるので、エッチストッパの材料は導電性材料であっても絶縁性材料であってもよい。しかし、第３実施例の場合は、エッチストッパを分離する工程を行っていないので、絶縁性材料を利用してエッチストッパを形成する必要がある。
【００３１】
以下、本発明により教示される手段を列挙する。
（付記１）  上部電極層、下部電極層及びこれらの間に設けられた強誘電体層を有し、半導体基板上に形成されたキャパシタと、
前記キャパシタを包囲するよう形成された絶縁性材料より成る保護層と、
前記保護層上に堆積された第１層間絶縁膜と、
前記上部電極層の周辺に設けられ、前記上部電極層上の前記第１層間絶縁膜の少なくとも一部を囲むように設けられたエッチストッパと、
前記第１層間絶縁膜及び前記エッチストッパ上に堆積され、エッチングにより平坦化された第２層間絶縁膜と、
前記第２層間絶縁膜上に堆積された第３層間絶縁膜
を有し、前記第２層間絶縁膜が平坦化される際に、前記エッチストッパが存在することで、前記上部電極層上の前記第１層間絶縁膜の厚さが所定値以上に維持されることを特徴とする強誘電体メモリ。
（付記２）  前記エッチストッパが、前記キャパシタの前記上部電極層上に形成されることを特徴とする付記１記載の強誘電体メモリ。
（付記３）  前記エッチストッパが、前記キャパシタ周囲に環状に形成されることを特徴とする付記１記載の強誘電体メモリ。
（付記４）  前記エッチストッパが、導電性材料より成ることを特徴とする付記１乃至３の何れか１項に記載の強誘電体メモリ。
（付記５）  化学的機械研磨を利用して前記エッチングを行うことにより、平坦化された層間絶縁膜が形成されることを特徴とする付記１記載の強誘電体メモリ。
（付記６）  上部電極層、下部電極層及びこれらの間に設けられた強誘電体層を有し、半導体基板上に形成されたキャパシタと、
前記キャパシタを包囲するよう形成された絶縁性材料より成る保護層と、
前記保護層上に堆積された、シリコン窒化物より成るエッチストッパと、
前記エッチストッパ上に堆積され、エッチングにより平坦化されたシリコン酸化物より成る第１層間絶縁膜と、
前記第１層間絶縁膜上に堆積された第２層間絶縁膜
を有し、前記第１層間絶縁膜が平坦化される際に、前記エッチストッパが存在することで、前記上部電極層上の絶縁体の厚さが所定値以上に維持されることを特徴とする強誘電体メモリ。
（付記７）  上部電極層、下部電極層及びこれらの間に設けられた強誘電体層を有するキャパシタより成る強誘電体メモリの製造方法であって、
半導体基板上に形成された前記キャパシタ周辺に絶縁性材料より成る保護層を形成するステップと、
前記保護層上に所定の厚さの第１層間絶縁膜を形成するステップと、
前記第１層間絶縁膜にエッチストッパ層を形成するステップと、
前記エッチストッパ層上に所定の厚さの第２層間絶縁膜を形成するステップと、
前記第２層間絶縁膜をエッチングして平坦化するステップと、
平坦化された前記第２層間絶縁膜上に第３層間絶縁膜を堆積するステップ
より成り、前記第２層間絶縁膜が平坦化される際に、前記エッチストッパ層が存在することで、前記上部電極層上の前記第１層間絶縁膜の厚さが所定値以上に維持されることを特徴とする強誘電体メモリの製造方法。
（付記８）  上部電極層、下部電極層及びこれらの間に設けられた強誘電体層を有するキャパシタより成る強誘電体メモリの製造方法であって、
半導体基板上に形成された前記キャパシタ周辺に絶縁性材料より成る保護層を形成するステップと、
前記保護層上に所定の厚さの第１層間絶縁膜を形成するステップと、
前記第１層間絶縁膜にエッチストッパ層を形成するステップと、
少なくとも前記上部電極周囲の前記エッチストッパ層が残るように、前記エッチストッパ層に異方性エッチングを行うステップと、
前記キャパシタを包囲するように第２層間絶縁膜を形成するステップと、
前記第２層間絶縁膜をエッチングして平坦化するステップと、
平坦化された前記第２層間絶縁膜上に第３層間絶縁膜を形成するステップ
より成り、前記第２層間絶縁膜が平坦化される際に、前記エッチストッパ層が存在することで、前記上部電極層上の前記第１層間絶縁膜の厚さが所定値以上に維持されることを特徴とする強誘電体メモリの製造方法。
（付記９）  上部電極層、下部電極層及びこれらの間に設けられた強誘電体層を有するキャパシタより成る強誘電体メモリの製造方法であって、
半導体基板上に形成された前記キャパシタ周辺に絶縁性材料より成る保護層を形成するステップと、
前記保護層上にシリコン窒化物より成るエッチストッパ層を形成するステップと、
前記エッチストッパ層上に、シリコン酸化物より成る所定の厚さの第１層間絶縁膜を形成するステップと、
前記第１層間絶縁膜をエッチングして平坦化するステップと、
平坦化された前記第１層間絶縁膜上に、第２層間絶縁膜を形成するステップ
より成り、前記第１層間絶縁膜が平坦化される際に、前記エッチストッパ層が存在することで、前記上部電極層上の絶縁体の厚さが所定値以上に維持されることを特徴とする強誘電体メモリの製造方法。
【００３２】
【発明の効果】
以上のように本発明によれば、強誘電体メモリのキャパシタ構造上に形成される絶縁体の膜厚が均一であるよう制御することが可能になる。
【００３３】
【図面の簡単な説明】
【図１】図１は、本願第１実施例による強誘電体メモリの主要な製造工程における構造断面図（その１）を示す。
【図２】図２は、本願第１実施例による強誘電体メモリの主要な製造工程における構造断面図（その２）を示す。
【図３】図３は、本願第１実施例による強誘電体メモリの主要な製造工程における構造断面図（その３）を示す。
【図４】図４は、本願第２実施例による強誘電体メモリの主要な製造工程における構造断面図を示す。
【図５】図５は、本願第３実施例による強誘電体メモリの主要な製造工程における構造断面図を示す。
【符号の説明】
１０  半導体基板
２０  ＭＯＳトランジスタ
２１  キャパシタ
２２  層間絶縁膜
２４  保護膜
２６  層間絶縁膜
３０，３１  導電性プラグ
３２，３３  エッチストッパ層
３４  レジスト
３６  層間絶縁膜
４０  下部電極層
４２，４４  導電性プラグ
４６  層間絶縁膜
５０  強誘電体層
５６  層間絶縁膜及びエッチストッパ層
６０  上部電極層
【図１】
2004228154.tif 000003
【図２】
2004228154.tif 000004
【図３】
2004228154.tif 000005
【図４】
2004228154.tif 000006
【図５】
2004228154.tif 000007