(57)【要約】【課題】光半導体素子を隙間なくジャンクションダウン方式で実装することができる基板を備えた光素子実装体および光素子実装体を備え、光半導体素子と光部品との光学的な結合効率が高くかつ温度特性が良好な光モジュールを提供する。【解決手段】光出射部又は受光部と、主面に形成された所定の構造とを有する光半導体素子と、実装面を有する基板とを備える光素子実装体であって、基板は、前記実装面に第１の凹部を有し、光半導体素子の構造と基板の第１の凹部とが対向するように光半導体素子が基板にジャンクションダウンで実装されていることを特徴とする光素子実装体。【選択図】図１
2004111918.tif 000002
【特許請求の範囲】
【請求項１】
光出射部又は受光部と、主面に形成された所定の構造とを有する光半導体素子と、
実装面を有する基板とを備える光素子実装体であって、
前記基板は、前記実装面に第１の凹部を有し、
前記光半導体素子の前記構造と前記基板の前記第１の凹部とが対向するように前記光半導体素子が前記基板にジャンクションダウンで実装されていることを特徴とする光素子実装体。
【請求項２】
前記構造は、前記光出射部又は受光部に対して所定の位置関係で形成されていることを特徴とする、請求項１に記載の光素子実装体。
【請求項３】
前記構造は、前記光出射部又は受光部を前記基板上で位置決めする際に位置決め用マーカとして用いられることを特徴とする、請求項２に記載の光素子実装体。
【請求項４】
前記光半導体素子は、前記構造の近傍に製造工程で生じた凸部を有することを特徴とする、請求項１に記載の光素子実装体。
【請求項５】
前記第１の凹部は、前記凸部を受容することを特徴とする、請求項４に記載の光素子実装体。
【請求項６】
前記構造は前記光出射部又は受光部の光の出射／入射方向と平行に延びている第２の凹部であることを特徴とする、請求項１に記載の光素子実装体。
【請求項７】
前記第２の凹部はＶ溝であるであることを特徴とする、請求項６に記載の光素子実装体。
【請求項８】
クレーム６に記載の光素子実装体において、
前記第１の凹部が前記光出射部又は受光部の光の出射／入射方向と平行に延びていることを特徴とする、請求項６に記載の光素子実装体。
【請求項９】
前記基板は、シリコンにより形成されていることを特徴とする、請求項１に記載の光素子実装体。
【請求項１０】
前記第１の凹部は、前記基板の一部をエッチングすることにより形成されていることを特徴とする、請求項９に記載の光素子実装体。
【請求項１１】
前記第１の凹部は、幅が１０μｍ以上，深さが５μｍ以上であることを特徴とする、請求項９に記載の光素子実装体。
【請求項１２】
前記凸部は半導体からなることを特徴とする、請求項４に記載の光素子実装体。
【請求項１３】
前記凸部は結晶成長時に堆積されることを特徴とする、請求項１に記載の光素子実装体。
【請求項１４】
光出射部又は受光部と、主面に形成された所定の構造とを有する光半導体素子と、
実装面を有する基板と、
前記光半導体素子と光結合された光部品と、
前記光半導体素子と前記基板とを収容するパッケージとを有する光モジュールであって、
前記基板は、前記実装面に第１の凹部を有し、
前記光半導体素子の前記構造と前記基板の前記第１の凹部とが対向するように前記光半導体素子が前記基板にジャンクションダウンで実装されていることを特徴とする光モジュール。
【請求項１５】
前記構造は、前記光出射部又は受光部に対して所定の位置的関係で形成されていることを特徴とする、請求項１４に記載の光モジュール。
【請求項１６】
前記光半導体素子は、前記構造の近傍に製造工程で生じた凸部を有することを特徴とする、請求項１４に記載の光モジュール。
【請求項１７】
前記第１の凹部は、前記凸部を受容することを特徴とする、請求項１６に記載の光モジュール。
【請求項１８】
前記基板は、シリコンにより形成され、
前記第１の凹部は、前記基板の一部をエッチングすることにより形成されていることを特徴とする、請求項１４に記載の光モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、光素子実装体と、それを用いた光モジュールに関する。
【０００２】
【従来の技術】
各種の光半導体素子は、光の入射端面または出射端面に、光ファイバまたは光導波路等の光部品が光学的に結合され、モジュール化して使用される。その場合、光半導体素子と光部品との光軸を一致させることが必要である。
【０００３】
特に、半導体レーザ素子（ＬＤ）や導波路型ホトダイオード（ＷＧ−ＰＤ）のような光半導体素子に光ファイバなどを光学的に結合する場合には、軸心調整は±１μｍ程度以下の精度に制御することが必要である。
関連技術では、上述した軸心調整は次のようにして行われている。即ち、例えばＬＤの出射端面に光ファイバの端面を対向させた状態で当該ＬＤを駆動し、光ファイバからの出力光をモニタリングしながら、その光出力が最大となった位置で両者を固定する。
【０００４】
しかしながら、この方法による軸心調整は、作業がきわめて煩雑であり、モジュールの低コスト化および大量生産化を図るという点では適していない。
そのため、最近では、パッシブアライメント方式と呼ばれる方法の開発・実用化が進められている。即ち、光半導体素子と、それを実装するための実装基板（以下「実装基板」という）との間の相対位置を高精度で決定し、また、実装基板と光ファイバ導波路など光部品との間の相対位置も高精度で決定する。そのことにより、光半導体素子を駆動しなくても、光半導体素子と光部品とは、実装基板を媒介にして相互に位置合わせされ光学的に結合される。
【０００５】
この方法では具体的には、光半導体素子を実装基板に実装する際に、光半導体素子と実装基板の双方に位置決め用マーカを精密に形成しておき、一方の位置決め用マーカが他方の位置決め用マーカに対し所定の位置になるように、光半導体素子と実装基板との間の相対位置を決定するために用いる。
【０００６】
位置合わせ用マーカを有する光半導体素子は、例えば特開平７−０５０４４９号公報号において知られている。この半導体レーザ素子５においては、図７に示すように、２つのお互いに平行なメサストライプストライプが幅方向に所定の間隔をおいて基板５ｅ上に形成されており、一方のメサストライプはレーザ光を出射する活性層５ｃを含み、他方のメサストライプの上部にはＶ字溝マーカ５ｂが形成されている。そして、この半導体レーザ素子５を製造する過程で、２つのメサストライプは１つのエッチング工程で同時に形成されるので、これらの間の相対的な位置は高精度に決定される。従って、Ｖ字溝マーカ５ｂと活性層５ｃとの間の間隔も高精度に決定される。なお、Ｖ字溝マーカ５ｂは、一方のメサストライプを半導体材料で埋め込むときに、他方のメサストライプ上面にのみ誘電体層を残しておいて、そのメサストライプ直上部における半導体層の結晶成長を抑制することにより形成される。
【０００７】
一般に、光半導体素子は、その表面（結晶成長によって形成された面、即ち、図７における上面５ａ）を実装基板に対向させるジャンクションダウン方式で実装基板に実装される。
その理由は、光半導体素子の裏面は、たとえ研磨処理が施されているとはいえ、その表面粗さが±１０μｍ程度であるのに対し、気相エピタキシャル成長法で半導体の積層構造として形成されている表面は、各半導体層の厚み精度が±０．１μｍ程度に制御されているので、光半導体素子における受・発光部である活性層の高さに対する基準面としては適しており、実装基板の実装面に垂直な方向における位置決め精度を確保しやすいからである。
【０００８】
一方、位置合わせマーカを有する実装基板は、特開平１０−２０６６９８号公報に開示されている。図９は、特開平１０−２０６６９８号公報に開示された光モジュールの断面図を示したものであるが、ここにおける実装基板４’は例えばシリコン基板で形成され、半導体レーザ素子５が載置される表面には、所定の配線パターンとともに、光ファイバ３を介して光信号が入力又は出力される方向と平行にＶ字溝が形成されている。そして、該Ｖ字溝は、上記した位置合わせマーカを有する半導体レーザ素子５を実装するに際し、実装基板４’側の位置合わせマーカとして使用される。
【０００９】
このようなＶ字溝４’を用いて、光ファイバ３と実装基板４’に対する位置は、実装基板４’の上記Ｖ溝と、パッケージ２側に光ファイバ３を保持する縦孔２ａ１と所定の位置関係で精密に形成された凸条２ａ３とを係合させることにより、決定される。
かくして、パッケージ２の縦孔２ａ１に固定された光ファイバ３と、実装基板４’に位置決めマーカを用いて位置決めされた半導体レーザ素子５とが、高精度に調芯され、光学的に結合されている。
【００１０】
【特許文献１】
特開平７−０５０４４９号公報
【特許文献２】
特開平１０−２０６６９８号公報
【００１１】
【発明が解決しようとする課題】
ところで、図７に示した半導体レーザ素子５では、半導体レーザ素子５の製法において半導体の異常成長などにより図８に示したように、Ｖ字溝マーカ５ｂの近傍（図７の領域ＩＶ）に、Ｖ字溝マーカ５ｂに沿って高さが不均一な凸部５ｄが
発生することがある。
【００１２】
また、図７に示した半導体レーザ素子５の電極形成工程においては、図１０のように、表面の電極の縁部（図７の領域Ｖ）にも、高さが不均一な凸部５ｄが生じる場合がある。
そして、このような半導体レーザ素子５をジャンクションダウンで実装基板に固定する場合、その凸部５ｄが存在するために、半導体レーザ素子の表面と実装基板の実装面との間に隙間が生じることがある。
【００１３】
さらに、半導体レーザ素子５と実装基板との位置決めに際し、図７に示したＶ字溝マーカ５ｂに代え、図１１（Ａ）のように、半導体レーザ素子５’表面の電極の縁部を位置決め用マーカとして利用する場合がある。この場合においても、電極の縁部（図１１の領域ＶＩ）に、長手方向に沿って高さが不均一な凸部５ｄが生じると（図１１（Ｂ））、半導体レーザ素子５’の表面と実装基板の実装面との間に隙間が生じることがある。
【００１４】
そして、この隙間により、ある場合には、半導体レーザ素子で発生した熱が実装基板へと逃散しにくくなり、半導体レーザ素子の温度特性が悪化する。
また、別の場合には、半導体レーザ素子と実装基板との間の相対位置が素子ごとに異なるために、半導体レーザ素子と光ファイバとの間の相互の軸心位置も異なることになる。このため、半導体レーザ素子と光ファイバとの間の光学的な結合効率が素子ごとに大きく異なることもある。
また、別の場合には、半導体レーザ素子の固定強度が確保されず、半導体レーザ素子を外部回路にワイヤボンディング接続するときに半導体レーザ素子が実装基板から外れることもある。
【００１５】
この発明の目的は、光半導体素子を隙間なくジャンクションダウン方式で実装することができる基板を備えた光素子実装体および光素子実装体を備え、光半導体素子と光部品との光学的な結合効率が高くかつ温度特性が良好な光モジュールを提供することにある。
【００１６】
【課題を解決するための手段】
この発明の光素子実装体の１つの態様は、光出射部又は受光部と、主面に形成された所定の構造とを有する光半導体素子と、実装面を有する基板とを備える光素子実装体であって、
前記基板は、前記実装面に第１の凹部を有し、前記光半導体素子の前記構造と前記基板の前記第１の凹部とが対向するように前記光半導体素子が前記基板にジャンクションダウンで実装されていることを特徴とする光素子実装体である。
【００１７】
この発明の光モジュールの１つの態様は、光出射部又は受光部と、主面に形成された所定の構造とを有する光半導体素子と、
実装面を有する基板と、
前記光半導体素子と光結合された光導波路と、
前記半導体素子と前記基板とを収容するパッケージとを有する光モジュールであって、
前記基板は、前記実装面に第１の凹部を有し、
前記光半導体素子の前記構造と前記基板の前記第１の凹部とが対向するように前記光半導体素子が前記基板にジャンクションダウンで実装されていることを特徴とする光モジュールである。
【００１８】
【発明の実施の形態】
以下、この発明の光素子実装体を、図面を参照して説明する。
図１は、この発明の光素子実装体の１つの態様において用いられる実装基板の斜視図である。なお、実装基板４に実装される光半導体素子としての半導体レーザ（ＬＤ）５は、図７に示した構造を有し、位置合わせ用マーカとして、活性層５ｃから幅方向に所定距離で離隔しているＶ字溝マーカ５ｂが表面（主面）５ａに形成されている。Ｖ字溝５ｂの近傍には、図８に示すように、Ｖ字溝５ｂに沿って幅と高さが不均一な凸部５ｄが存在している。この凸部５ｄは、ＬＤ５の製造工程において半導体の異常結晶成長により発生したものである。
【００１９】
実装基板４の実装面４ｂには、図１に示すように、光軸方向に沿って、互いに平行な二つのＶ字溝４ｃが形成されている。実装面４ｂ上における、二つのＶ字溝４ｃ間の領域には、実装されるＬＤ５とホトダイオード（ＰＤ）に電力を供給するための所定形状の配線パターン４ａが形成されている。
【００２０】
図２は、図１の領域Ｉの近傍における、この発明の光素子実装体の部分分解斜視図である。図１および図２に示すように、実装基板４の実装面４ｂには、ＬＤ５を実装面４ｂに載置したときに、ＬＤ５のＶ字溝５ｂと対向する位置に凹部４ｄが形成されている。この凹部４ｄは、ＬＤ５の凸部５ｄを実装面４ｂと非接触状態で収容することができる。従って、Ｖ字溝４ｃの近傍に半導体の異常結晶成長等によって凸部５ｄが形成されている場合でも、ＬＤ５をジャンクションダウンで実装面に固定する際に、凸部５ｄが実装基板４の実装面４ｂと接触して実装を妨げることがない。また、凸部５ｄが高い場合であっても、凹部４ｄの中に非接触状態で収容される。このため、ＬＤ５は、実装基板４の実装面４ｂに隙間なく固定される。その結果、ＬＤ５の固定強度が確保されることはもとよりのこと、実装面４ｂを基準面として所定の高さにＬＤ５の活性層５ｃを位置付けることができる。また同時に、ＬＤ５で発生した熱を実装基板４へと確実に逃散させることができるので、ＬＤ５の特性をすることができる。
【００２１】
そして、ＬＤ５を実装基板４へ実装する際には、実装基板４の一方のＶ字溝４ｃとＬＤ５のＶ字溝マーカ５ｂとが、実装基板４の幅方向に所定距離だけ離隔して位置するように、ＬＤ５が固定される。その結果、ＬＤ５の活性層５ｃは、実装基板４の一方のＶ字溝４ｃの中央を基準線から幅方向に所定距離だけ離隔した箇所に位置することになる。このようにして、ＬＤ５の活性層５ｃは、実装基板４に対して高さ方向および幅方向において高精度に位置決めされる。
【００２２】
なお、本発明では、半導体レーザ素子５の位置決めのためのＶ字溝５ｂの近傍に半導体の異常結晶成長による凸部５ｄが存在する場合に限らず、図７の電極５ｋの縁部に凸部５ｄ（図１０参照）が存在する場合にも、これによる実装基板４との間の隙間の発生を防止するために、適用可能である。
【００２３】
さらに、本発明では、図７のように実装基板４との位置決めのためのＶ字溝５ｂを有する半導体レーザ素子５のみならず、図１１（Ａ）に示したＶ字溝のない半導体レーザ素子５’にあっても、活性層５ｃを含むメサストライプに対し精密な位置に形成された電極５ｋの縁部を実装基板４との位置決めのために使用する場合に、適用可能である。すなわち、半導体レーザ素子５’では、その製造工程において、位置決めのための電極縁部（図１１（Ａ）の領域ＶＩ）に、凸部５ｄが形成される場合があり、この凸部５ｄによって実装基板４との間に隙間が生じうるからである。
【００２４】
次に、上述した実装基板４は、以下のようにして製造される。
まず、シリコンの（００１）基板の表面に熱酸化膜を形成する。次に、この熱酸化膜を、凹部４ｄおよびＶ字溝４ｃとを形成すべき箇所を除いてフォトレジストでマスクした後に、反応ガスとしてＣ２Ｆ６を用いた反応性インオンエッチング（ＲＩＥ）等のドライエッチング或いはフッ酸によるウェットエッチングにより、マスクされていない熱酸化膜をシリコン基板表面から除去する。その後、シリコン基板を水酸化カリウム（ＫＯＨ）水溶液に浸漬する。熱酸化膜に覆われていない部分ではシリコンの異方牲エッチングが起こり、シリコンの（１１１）面に相当する斜面を両側面とする凹部４ｄとＶ字溝４ｃがシリコン基板表面に形成される。
【００２５】
半導体の異常結晶成長によってＶ字溝５ｂの近傍に生じる凸部５ｄの寸法は、典型的なもので幅は５μｍ、高さは２μｍ程度であり、長さは光半導体素子の全長以下であるので、Ｖ字溝に対向する凹部４ｄの寸法は、上記凸部５ｄを非接触状態で収容可能とするために、例えば幅は１０μｍ以上　深さは５μｍ以上．長さは光半導体素子の長さによるが３００μｍ以上の溝であることが好ましい。
【００２６】
そして、凹部４ｄおよびＶ字溝４ｃ作製用のマスクをウェットエッチングにより剥離したシリコン基板の表面に、スバッタにより金属膜を成膜する。この金属膜の表面のうち配線パターン４ａに相当する箇所をフォトレジストでマスクした後に、表出する金属膜をエッチングして配線パターン４ａを作製し、マスクを剥離して目的とする実装基板４が製造される。
【００２７】
なお、実装基板の素材としては、加工性に優れ、放熱性が高く、かつ安価であることからシリコンが好ましい。また、Ｖ字溝４ｃおよび凹部４ｄは、異方性エッチング、等方性エッチング、または切削加工等の技術により形成することができるが、特に素材としてシリコンを選択したときには、加工精度が高く、かつ寸法形状の再現性も良いことから、例えば水酸化カリウム水溶液を用いた異方性のウェットエッチングにより形成するのが好ましい。ただし、実装基板の素材はシリコンに限定されることはなく、例えば、酸化珪素あるいは窒化アルミニウムを用いることも可能であり、これらの素材を使用するときには、凹部およびＶ字溝は切削加工、あるいは焼成時に形成する。
【００２８】
次にこの発明の光モジュールを図面を参照しながら説明する。
図３は、この発明の光モジュールの１つの態様の平面図である。
光モジュール１は樹脂からなるパッケージ２を備えている。図４に示すように、パッケージ２は第ｌパッケージ２ａと第２パッケージ２ｂとが組み合わされたものであって、第１パッケージ２ａには縦孔２ａ１と開口２ａ２が形成され、縦孔２ａｌを通して光ファイバ３の端部がパッケージ２内に突出している。
【００２９】
第２パッケージ２ｂの底面上には、上述した実装基板４が固定されている。実装基板４の配線パターン４ａには、レーザ光を出射するＬＤ５と、ＬＤ５のレーザ光の強度をモニタするためのＰＤ６がそれぞれ図示しない半田層を介して固定されている（図５参照）。ＬＤ５はこの実装面４ｂにジャンクションダウン方式で実装されている。そして、ＬＤ５とＰＤ６のそれぞれの上面は、配線パターン４ａにＡｕワイヤ７により電気的に接続されている。
【００３０】
なお、図４に示すように、配線パターン４ａは第２パッケージ２ｂのリード２ｂ１にもＡｕワイヤ７により電気的に接続されており、もってリード２ｂ１とＬＤ５は電気的に接続されている。
【００３１】
実装基板４の二つのＶ字溝４ｃには、図６に示すように、第１パッケージ２ａに形成された二つの凸条２ａ３が係合している。ここで、凸条２ａ３と光ファイバを導入する縦孔２ａ１とは、第ｌパッケージの金型成形の際に同時に形成されるので、これらの間の相対位置は金型の精度に基づき高精度に決定されている。よって、第１パッケージ２ａの凸条２ａ３と実装基板４のＶ字溝４ｃとが係合することにより、実装基板４と、縦孔２ａ１に固定されている光ファイバ３との間の相対位置が高精度に決定される。
【００３２】
本発明の光モジュールでは、実装基板４に対して活性層５ｃが高さ方向および幅方向において高精度に位置決めされ、かつ、光ファイバ３が実装基板４に対して高精度に位置決めされることにより、光ファイバ３とＬＤ５の活性層５ｃとの相対位置は実装基板４を媒介にして高精度に決定される。このため、光モジュール１における光ファイバ３とＬＤ５との間の光学的な結合効率が高くなる。
【００３３】
上述した光モジュール１は、以下のようにして製造することができる。　先ず、既述した方法で実装基板４の実装面４ｂに、ＬＤ５を半田固定する。これにより、ＬＤ５と実装基板４との間の相対位置が高精度に決められる。
【００３４】
次に、第２パッケージに実装基板４を載置した後、配線パターン４ａとリード２ｂｌとの間をＡｕワイヤ７で接続する。その後に、第１パッケージ２ａをその凸条２ａ３が実装基板４の対応するＶ字溝４ｃと係合するように第２パッケージ２ｂの上方から被せ、図４、図６に示したように、両パッケージ２ａ，２ｂ間に、実装基板４を保持する。そして、第１パッケージ２ａと第２パッケージ２ｂは、予め所定箇所に塗布しておいた、熱硬化系エポキシ等の接着剤で互いに固定される。
【００３５】
そして、第１パッケージ２ａの外側から端面を研磨した光ファイバ３を縦孔２ａ１に挿入し、実装基板４の前面に当接させる。かくして、第１パッケージ２ａにより光ファイバ３と実装基板４との間の相対位置が高精度に決められる。そしてその結果として、光ファイバ３とＬＤ５の活性層５ｃとの間の相対位置は高精度に位置決めされる。
【００３６】
しかる後、光ファイバ３を熱硬化系エポキシ等の接着剤で縦孔２ａ１に固定し、ＬＤを保護するため第１パッケージ２ａの開口２ａ２から充填剤としてシリカが入っているエポキシ等の合成樹脂を充填する。合成樹脂はその表面が第１パッケージ２ａの上面と面一になるまで充填される。これにより光半導体モジュールｌの組み立てが完了する。この光モジュールは、光ファイバ３が第１パッケージ２ａから延出したいわゆるピグテールタイプのものである。
【００３７】
なお、光モジュール１において、実装基板４と第１パッケージ２ａの位置決めのために、凸条２ａ３とＶ字溝４ｃを２組形成したが、実装基板４と第１パッケージ２ａとを位置決めするうえで少なくとも１組あれば良い。また、第１パッケージ２ａの凸条に代えて実装基板４のＶ字溝に対向されたＶ字溝を形成し、両Ｖ字溝間に１本の円柱部材、例えば光ファイバを配置して第１パッケージ２ａと実装基板４の動きを規制することにより、第１パッケージ２ａと実装基板４との間の相対位置を決定することもできる。
【００３８】
また、光モジュール１においては、光ファイバ３は縦孔２ａ１により位置決めされていたが、実装基板４の実装面４ｂに更に光ファイバ３固定用の別のＶ字構を形成して、この別のＶ字溝により光ファイバ３と実装基板４との相対位置を決めてもよい。
【００３９】
実施例（Ｅｘａｍｐｌｅ）
１．実装基板の作製
シリコンの（００１）基板の表面に厚み約０．８μｍの熱酸化膜を形成し、この熱酸化膜上にフォトレジストをスピンコートした後、このフォトレジストを露光・現像することにより、二つのＶ字溝４ｃとなる箇所に幅１４５μｍ、長さ１５００μｍの開口と、凹部４ｄとなる箇所に幅２０μｍ、長さ３５０μｍの開口を有するマスクを形成した。このとき、二つのＶ字溝４ｃ用の開口の中心間距離は１．５ｍｍとし、一方のＶ字溝４ｃ用の開口と凹部４ｄ用の開口の中心間距離は４２５μｍとなるようにした。
【００４０】
次に、上記マスクが形成されたシリコン基板に対し、反応ガスとしてＣ２Ｆ６を用いたＲＩＥを行ない、開口から表出している熱酸化膜を除去した。　そして、マスクを剥がした後、シリコン基板の熱酸化膜が除去された箇所をエッチングし、凹部４ｄとＶ字溝４ｃを形成した。このとき、凹部４ｄは幅２０μｍ、深さ１４μｍ、長さ３５０μｍの溝となった。またＶ字溝４ｃの深さは１５０μｍであった。
【００４１】
このようなＶ字溝４ｃと凹部４ｄが形成されたシリコン基板の表面に、厚み０．８μｍのＴｉ／Ｐｔ／Ａｕからなる金属膜をスバッタにより基板全上面に形成し、この金属膜上の所定の配線パターン４ａとなる箇所にマスクを形成し、マスクから表出している金属膜をエッチングして取り除いた後、マスクを剥がし、配線パターン４ａを形成した。最後に、基板を縦１．５ｍｍ、横３．５ｍｍとなるよう切断して実装基板４の作製を完了した。
【００４２】
２．パッケージの作製
成形したときの寸法精度に優れるポリフェニレンサルファイド樹脂１００質量部に、充填剤としてシリカ１００質量部を配合した樹脂組成物を金型成形して第１パッケージ２ａを作製した。また、第１パッケージと同じ樹脂組成物と、例えば、Ｆｅ−４２ｗｔ％Ｎｉからなるリード２ｂ１とを一体にモールド成形することにより第２パッケージ２ｂを作製した。
【００４３】
３．組立て
結晶成長面に長さ３００μｍ、幅１０μｍのＶ字溝マーカ５ｂが形成され、かつ、ｎ型電極５ｋの個所には厚み約２μｍのＡｕ−Ｓｎ半田層が形成されている図７に示すＬＤ５を用意した。このＬＤ５をその表面５ａを下側にして、実装基板４の実装面４ｂの所定位置に載置した。このとき、ＬＤ５のＶ字溝マーカ５ｂと実装基板４の一方のＶ字溝４ｃの中心間距離は４２５μｍとなるようにした。そして、ＬＤ５を載置した実装基板を３２０℃の温度で３０秒間加熱することにより、実装面４ｂにＬＤ５を固定した。
【００４４】
その後、ＰＤ６をＬＤ５の光軸方向に隣接した配線パターン４ａ上の所定位置に載置し、ＬＤ５の場合と同様にしてＰＤ６を実装面４ｂに固定した。
ここで、ＬＤ５の積層構造はｐ−ＩｎＰ基板５ｅ上に順次形成されたｌｎＧａＡｓＰ活性層５ｃとｎ−ＩｎＰクラッド層５ｆからなるメサストライプと、このメサストライプを埋め込んでいる、ｐ−ＩｎＰ層５ｇおよびｎ−ＩｎＰ層５ｈとこれらのメサストライプと埋め込み層の上に順次積層されｎ−ＩｎＰクラツド層５ｉ、ｎ−ＩｎＧａＡｓＰキャップ層５ｊ、ｎ型電極５ｋと、基板５ｅの裏面に形成されたｐ型電極５ｌを含んで構成されている。
【００４５】
次に、この実装基板４を第２パッケージ２ｂに載置し、Ａｕワイヤ７にて、配線パターン４ａとＬＤ５のｐ型電極５ｌとの間、および配線パターン４ａとＰＤ５の電極との間をそれぞれ接続し、更に配線パターン４ａとリード２ｂ１との間も接続した。
【００４６】
その後、第１パッケージ２ａの凸条２ａ３が実装基板４のＶ字溝４ｃと係合するように第２パッケージ２ｂに第１パッケージ２ａを被せ、光ファイバ３を縦孔２ａ１から挿入し、所定箇所に熱硬化性エポキシ接着剤を塗布した。しかる後にパッケージ全体を加熱することにより、第１パッケージと第２パッケージとの間、および光ファイバ３と縦孔２ａ１との間を固定した。
そして最後に、充填剤としてシリカが配合されたエポキシ樹脂を開口２ａ２に充填してＬＤ５とＰＤ６を封止した。
以上、本発明を限られた数の実施態様に基いて説明したが、当業者は、本発明の開示の利益を享受して、本発明の範囲を超えない範囲で他の実施態様を考案することが可能である。
【００４７】
【発明の効果】
本発明は、以下に挙げる効果を有する。
本発明によれば、光半導体素子の主面に形成されたＶ字溝や、電極縁部などの所定構造に、製造工程において凸部が発生していても、光半導体素子を実装基板上にジャンクションダウンで実装するに際し、隙間なく固定することが可能である。
【００４８】
更に、本発明によれば、光半導体素子と実装基板との間の熱抵抗が異常に高くなることがなく、良好な温度特性を維持することができる。
更に、本発明によれば、実装基板の実装面から光半導体素子の活性層中心までの距離を設計値どおりに保つことができるため、光半導体素子と光部品との光結合に際し、軸ずれに起因する光学的な結合損失及びそのバラツキを低減することができる。
【００４９】
更に、本発明によれば、光半導体素子の実装基板への固定強度が確保され、光半導体素子を外部回路にワイヤボンディング接続する際に、光半導体素子が実装基板から外れるという事故が減少する。
【図面の簡単な説明】
【図１】図１は、この発明の光素子実装体の１つの態様において用いられる実装基板の斜視図である。
【図２】図２は、図１の領域Ｉの近傍における、この発明の光素子実装体の部分分解斜視図である。
【図３】図３は、この発明の光モジュールの１つの態様の平面図である。
【図４】図４は、図３におけるＩＩ−ＩＩ線に沿う断面図である。
【図５】図５は、図３の光モジュールを構成している、ＬＤとＰＤとが実装された実装基板の斜視図である。
【図６】図６は、図３におけるＩＩＩ−ＩＩＩ線に沿う断面図である。
【図７】図７は、特開平７−０５０４４９号公報が開示する半導体レーザ素子の断面図である。
【図８】図８は、図７における領域ＩＶの拡大図であり、異常成長によって生じる可能性がある凸部を示したものである。
【図９】図９は、特開平１０−２０６６９８号公報が開示する光半導体モジュールの断面図である。
【図１０】図１０は、図７における領域Ｖの拡大図であり、電極縁部に生じる可能性がある凸部を示したものである。
【図１１】（Ａ）は、半導体レーザ素子の他の例を示す断面図である。（Ｂ）は、図１１Ａの領域ＶＩの拡大図であり電極縁部に生じる可能性がある凸部を示したものである。
【符号の説明】
１．光モジュール
２．パッケージ
２ａ．第ｌパッケージ
２ａ１．縦孔
２ａ２．開口
２ａ３．凸条
２ｂ．第２パッケージ
２ｂ１．リード
３．光ファイバ
４．実装基板
４ａ．配線パターン
４ｂ．実装面
４ｃ．Ｖ字溝
４ｄ．凹部
５．半導体レーザ（ＬＤ）
５ａ．主面
５ｂ．Ｖ字溝
５ｃ．活性層
５ｄ．凸部
６．ＰＤ
７．Ａｕワイヤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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