(57)【要約】【課題】効率的に組み立てることにより製造コストを低減できる半導体装置及びその製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、半導体ウエハ１２のチップ領域に第１の電極取り出し用パッド７を形成し、このパッド７上に第１の金属ポスト８を形成して半導体ウエハ１２を作製し、半導体ウエハ４１のチップ領域に第２の電極取り出し用パッド７を形成し、このパッド７上に第２の金属ポスト８を形成し、半導体ウエハ４１の裏面に、第２の金属ポスト８に対向する位置のホール６ａを形成して第２の電極取り出し用パッドを露出させた半導体ウエハ４１を作製し、半導体ウエハ１２上に半導体ウエハ４１を配置し、第１の金属ポスト８をホール６ａ内に挿入し、第１の金属ポスト８を第２の電極取り出し用パッドに接続し、半導体ウエハ１２，４１をスクライブラインで切断するものである。【選択図】        図１
2004296812.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体ウエハの各々のチップ領域に第１の電極取り出し用パッドを形成し、前記第１の電極取り出し用パッド上に、前記第１半導体ウエハの表面から露出する第１の導電ポストを形成することにより第１半導体ウエハを作製する工程と、
第２半導体ウエハの各々のチップ領域に第２の電極取り出し用パッドを形成し、前記第２の電極取り出し用パッド上に、前記第２半導体ウエハの表面から露出する第２の導電ポストを形成し、前記第２半導体ウエハの裏面に、前記第２の導電ポストに対向する位置のホールをエッチング加工又はレーザ加工により形成することにより前記第２の電極取り出し用パッドを露出させた第２半導体ウエハを作製する工程と、
前記第１半導体ウエハ上にフェイスアップで前記第２半導体ウエハを配置し、前記第１の導電ポストを前記ホール内に挿入し、前記第１の導電ポストを前記第２の電極取り出し用パッドに接続する工程と、
前記第２半導体ウエハ及び前記第１半導体ウエハをスクライブラインで切断する工程と、
を具備する半導体装置の製造方法。
【請求項２】
第１半導体ウエハの各々のチップ領域に第１の電極取り出し用パッドを形成し、前記第１の電極取り出し用パッド上に、前記第１半導体ウエハの表面から露出する第１の導電ポストを形成することにより第１半導体ウエハを作製する工程と、
第２半導体ウエハの各々のチップ領域に第２の電極取り出し用パッドを形成し、前記第２の電極取り出し用パッド上に、前記第２半導体ウエハの表面から露出する第２の導電ポストを形成し、前記第２半導体ウエハの裏面に、前記第２の導電ポストに対向する位置のホールをエッチング加工又はレーザ加工により形成することにより前記第２の電極取り出し用パッドを露出させた第２半導体ウエハを作製する工程と、
前記第１半導体ウエハをフェイスアップで補強板上に貼り付け、前記第１半導体ウエハ上にフェイスアップで前記第２半導体ウエハを配置し、前記第１の導電ポストを前記ホール内に挿入し、前記第１の導電ポストを前記第２の電極取り出し用パッドに接続する工程と、
前記第２半導体ウエハ及び前記第１半導体ウエハをスクライブラインで切断する工程と、
を具備する半導体装置の製造方法。
【請求項３】
第１半導体ウエハの各々のチップ領域に第１の電極取り出し用パッドを形成し、前記第１の電極取り出し用パッド上に、前記第１半導体ウエハの表面から露出する第１の導電ポストを形成し、前記第１半導体ウエハの裏面に、前記第１の導電ポストに対向する位置の第１ホールをエッチング加工又はレーザ加工により形成することにより前記第１の電極取り出し用パッドを露出させた第１半導体ウエハを作製する工程と、
第２半導体ウエハの各々のチップ領域に第２の電極取り出し用パッドを形成し、前記第２の電極取り出し用パッド上に、前記第２半導体ウエハの表面から露出する第２の導電ポストを形成し、前記第２半導体ウエハの裏面に、前記第２の導電ポストに対向する位置の第２ホールをエッチング加工又はレーザ加工により形成することにより前記第２の電極取り出し用パッドを露出させた第２半導体ウエハを作製する工程と、
前記第１半導体ウエハをフェイスアップで補強板上に貼り付け、前記第１半導体ウエハ上にフェイスアップで前記第２半導体ウエハを配置し、前記第１の導電ポストを前記第２ホール内に挿入し、前記第１の導電ポストを前記第２の電極取り出し用パッドに接続する工程と、
前記第２半導体ウエハ及び前記第１半導体ウエハをスクライブラインで切断する工程と、
を具備する半導体装置の製造方法。
【請求項４】
第１半導体ウエハの各々のチップ領域に第１の電極取り出し用パッドを形成し、前記第１の電極取り出し用パッド上に、前記第１半導体ウエハの表面から露出する第１の導電ポストを形成し、前記第１の導電ポスト上に第１の外部端子を形成することにより作製した第１半導体ウエハを準備する工程と、
第２半導体ウエハの各々のチップ領域に第２の電極取り出し用パッドを形成し、前記第２の電極取り出し用パッド上に、前記第２半導体ウエハの表面から露出する第２の導電ポストを形成し、前記第２半導体ウエハの裏面に、前記第２の導電ポストに対向する位置のホールをエッチング加工又はレーザ加工により形成することにより前記第２の電極取り出し用パッドを露出させ、前記第２の導電ポスト上に第２の外部端子を形成し、第２半導体ウエハをスクライブラインで切断することにより第２の半導体チップを作製する工程と、
前記第１半導体ウエハ上にフェイスアップで前記第２の半導体チップを配置し、前記第１の外部端子を前記ホール内に挿入し、前記第１の外部端子を前記第２の電極取り出し用パッドに接続する工程と、
前記第１半導体ウエハをスクライブラインで切断する工程と、
を具備する半導体装置の製造方法。
【請求項５】
前記第２の電極取り出し用パッドに接続する工程と前記切断する工程との間に、前記第１半導体ウエハ及び前記第２半導体ウエハを一括して電気特性試験を行う工程を具備する請求項１〜４のうちのいずれか一項に記載の半導体装置の製造方法。
【請求項６】
第１半導体ウエハの各々のチップ領域に形成された第１の電極取り出し用パッドと、
前記第１の電極取り出し用パッド上に形成され、前記第１半導体ウエハの表面から露出する第１の導電ポストと、
前記第１半導体ウエハ上にフェイスアップで配置された第２半導体ウエハと、
前記第２半導体ウエハの裏面にエッチング加工又はレーザ加工により形成され、前記第１の導電ポストが挿入されたホールと、
前記第２半導体ウエハの各々のチップ領域に形成され、前記ホールにより露出され、前記第１の導電ポストに接続された第２の電極取り出し用パッドと、
前記第２の電極取り出し用パッド上に形成され、前記第２半導体ウエハの表面から露出する第２の導電ポストと、
を具備する半導体装置。
【請求項７】
前記第１半導体ウエハは補強板上にフェイスアップで配置されている請求項６に記載の半導体装置。
【請求項８】
補強板上にフェイスアップで配置された第１半導体ウエハと、
前記第１半導体ウエハの各々のチップ領域に形成された第１の電極取り出し用パッドと、
前記第１の電極取り出し用パッド上に形成され、前記第１半導体ウエハの表面から露出する第１の導電ポストと、
前記第１半導体ウエハの裏面に形成され、前記第１の導電ポストに対向する位置に形成された第１ホールと、
前記第１半導体ウエハ上にフェイスアップで配置された第２半導体ウエハと、
前記第２半導体ウエハの裏面にエッチング加工又はレーザ加工により形成され、前記第１の導電ポストが挿入された第２ホールと、
前記第２半導体ウエハの各々のチップ領域に形成され、前記第２ホールにより露出され、前記第１の導電ポストに接続された第２の電極取り出し用パッドと、
前記第２の電極取り出し用パッド上に形成され、前記第２半導体ウエハの表面から露出する第２の導電ポストと、
を具備する半導体装置。
【請求項９】
第１半導体ウエハの各々のチップ領域に形成された第１の電極取り出し用パッドと、
前記第１の電極取り出し用パッド上に形成された第１の導電ポストと、
前記第１の導電ポスト上に形成された第１の外部端子と、
前記第１半導体ウエハ上にフェイスアップで配置された第２の半導体チップと、
前記第２の半導体チップの裏面にエッチング加工又はレーザ加工により形成され、前記第１の外部端子が挿入されたホールと、
前記第２の半導体チップに形成され、前記ホールにより露出され、前記第１の外部端子に接続された第２の電極取り出し用パッドと、
前記第２の電極取り出し用パッド上に形成された第２の導電ポストと、
前記第２の導電ポスト上に形成された第２の外部端子と、
を具備する半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特に、効率的に組み立てることにより製造コストを低減できる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、携帯電話や情報端末機器類の小型化に伴い、プリント回路基板等への搭載部品の小型、軽量化が要求され、ＬＳＩ等の半導体装置も、チップ積層構造でＣＳＰレベルの高密度実装が要求される。従来、例えば、特開平１１−２０４７２０号公報には、図６に示すような実装用外部端子５３を有する絶縁基板５５上に、ダイシングされた第１及び第２の半導体チップ５１，５２の素子形成面を上側にして絶縁性接着層５７，５９で重ね合わせ、各々の電極パッドからＡｕ，Ａｌ等のワイヤー５４を用いて前記絶縁基板５５上の配線部５８に接続させた後、樹脂５６で封止するスタックドレベルのＣＳＰ型半導体装置が開示されている。
【０００３】
【発明が解決しようとする課題】
しかし、上述した半導体装置では、電気特性試験で選別した良品チップのみを用いて絶縁基板５５上に第１及び第２の半導体チップ５１，５２を重ね合わせる際、チップ毎のアライメントが容易ではなく、半導体チップの扱いも難しいため生産性が悪いという問題がある。
【０００４】
また、組み立てた時点でＣＰＳ型半導体装置毎に再び電気特性試験を行う必要があるため、ＣＰＳ型半導体装置用のテスタとウエハ用のテスタが必要となり、製造コストが増大する原因の一つともいえる。
そこで、電気特性試験の回数を減らし、電気特性試験の工程を低減し、少ないテスタを有効に活用して製造コストや製造にかかるトータルな時間の短縮が求められている。
【０００５】
本発明は上記のような事情を考慮してなされたものであり、その目的は、効率的に組み立てることにより製造コストを低減できる半導体装置及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、第１半導体ウエハの各々のチップ領域に第１の電極取り出し用パッドを形成し、前記第１の電極取り出し用パッド上に、前記第１半導体ウエハの表面から露出する第１の導電ポストを形成することにより第１半導体ウエハを作製する工程と、
第２半導体ウエハの各々のチップ領域に第２の電極取り出し用パッドを形成し、前記第２の電極取り出し用パッド上に、前記第２半導体ウエハの表面から露出する第２の導電ポストを形成し、前記第２半導体ウエハの裏面に、前記第２の導電ポストに対向する位置のホールをエッチング加工又はレーザ加工により形成することにより前記第２の電極取り出し用パッドを露出させた第２半導体ウエハを作製する工程と、
前記第１半導体ウエハ上にフェイスアップで前記第２半導体ウエハを配置し、前記第１の導電ポストを前記ホール内に挿入し、前記第１の導電ポストを前記第２の電極取り出し用パッドに接続する工程と、
前記第２半導体ウエハ及び前記第１半導体ウエハをスクライブラインで切断する工程と、
を具備する。
【０００７】
上記半導体装置の製造方法によれば、第１及び第２半導体ウエハそれぞれの各チップ領域に第１及び第２の電極取り出し用パッドを形成し、第１及び第２の電極取り出し用パッドそれぞれの上に第１及び第２の導電ポストを形成し、第２半導体ウエハの裏面に第２の電極取り出し用パッドまで到達するホールを形成し、ウエハレベル状態で第１及び第２半導体ウエハを積層し、一括で分割してチップ化している。これにより効率的な組み立てが可能となる。その結果、製造コストを低減できる。
【０００８】
本発明に係る半導体装置の製造方法は、第１半導体ウエハの各々のチップ領域に第１の電極取り出し用パッドを形成し、前記第１の電極取り出し用パッド上に、前記第１半導体ウエハの表面から露出する第１の導電ポストを形成することにより第１半導体ウエハを作製する工程と、
第２半導体ウエハの各々のチップ領域に第２の電極取り出し用パッドを形成し、前記第２の電極取り出し用パッド上に、前記第２半導体ウエハの表面から露出する第２の導電ポストを形成し、前記第２半導体ウエハの裏面に、前記第２の導電ポストに対向する位置のホールをエッチング加工又はレーザ加工により形成することにより前記第２の電極取り出し用パッドを露出させた第２半導体ウエハを作製する工程と、
前記第１半導体ウエハをフェイスアップで補強板上に貼り付け、前記第１半導体ウエハ上にフェイスアップで前記第２半導体ウエハを配置し、前記第１の導電ポストを前記ホール内に挿入し、前記第１の導電ポストを前記第２の電極取り出し用パッドに接続する工程と、
前記第２半導体ウエハ及び前記第１半導体ウエハをスクライブラインで切断する工程と、
を具備する。
【０００９】
本発明に係る半導体装置の製造方法は、第１半導体ウエハの各々のチップ領域に第１の電極取り出し用パッドを形成し、前記第１の電極取り出し用パッド上に、前記第１半導体ウエハの表面から露出する第１の導電ポストを形成し、前記第１半導体ウエハの裏面に、前記第１の導電ポストに対向する位置の第１ホールをエッチング加工又はレーザ加工により形成することにより前記第１の電極取り出し用パッドを露出させた第１半導体ウエハを作製する工程と、
第２半導体ウエハの各々のチップ領域に第２の電極取り出し用パッドを形成し、前記第２の電極取り出し用パッド上に、前記第２半導体ウエハの表面から露出する第２の導電ポストを形成し、前記第２半導体ウエハの裏面に、前記第２の導電ポストに対向する位置の第２ホールをエッチング加工又はレーザ加工により形成することにより前記第２の電極取り出し用パッドを露出させた第２半導体ウエハを作製する工程と、
前記第１半導体ウエハをフェイスアップで補強板上に貼り付け、前記第１半導体ウエハ上にフェイスアップで前記第２半導体ウエハを配置し、前記第１の導電ポストを前記第２ホール内に挿入し、前記第１の導電ポストを前記第２の電極取り出し用パッドに接続する工程と、
前記第２半導体ウエハ及び前記第１半導体ウエハをスクライブラインで切断する工程と、
を具備する。
【００１０】
本発明に係る半導体装置の製造方法は、第１半導体ウエハの各々のチップ領域に第１の電極取り出し用パッドを形成し、前記第１の電極取り出し用パッド上に、前記第１半導体ウエハの表面から露出する第１の導電ポストを形成し、前記第１の導電ポスト上に第１の外部端子を形成することにより作製した第１半導体ウエハを準備する工程と、
第２半導体ウエハの各々のチップ領域に第２の電極取り出し用パッドを形成し、前記第２の電極取り出し用パッド上に、前記第２半導体ウエハの表面から露出する第２の導電ポストを形成し、前記第２半導体ウエハの裏面に、前記第２の導電ポストに対向する位置のホールをエッチング加工又はレーザ加工により形成することにより前記第２の電極取り出し用パッドを露出させ、前記第２の導電ポスト上に第２の外部端子を形成し、第２半導体ウエハをスクライブラインで切断することにより第２の半導体チップを作製する工程と、
前記第１半導体ウエハ上にフェイスアップで前記第２の半導体チップを配置し、前記第１の外部端子を前記ホール内に挿入し、前記第１の外部端子を前記第２の電極取り出し用パッドに接続する工程と、
前記第１半導体ウエハをスクライブラインで切断する工程と、
を具備する。
【００１１】
また、本発明に係る半導体装置の製造方法においては、前記第２の電極取り出し用パッドに接続する工程と前記切断する工程との間に、前記第１半導体ウエハ及び前記第２半導体ウエハを一括して電気特性試験を行う工程を具備することが好ましい。
【００１２】
本発明に係る半導体装置は、第１半導体ウエハの各々のチップ領域に形成された第１の電極取り出し用パッドと、
前記第１の電極取り出し用パッド上に形成され、前記第１半導体ウエハの表面から露出する第１の導電ポストと、
前記第１半導体ウエハ上にフェイスアップで配置された第２半導体ウエハと、
前記第２半導体ウエハの裏面にエッチング加工又はレーザ加工により形成され、前記第１の導電ポストが挿入されたホールと、
前記第２半導体ウエハの各々のチップ領域に形成され、前記ホールにより露出され、前記第１の導電ポストに接続された第２の電極取り出し用パッドと、
前記第２の電極取り出し用パッド上に形成され、前記第２半導体ウエハの表面から露出する第２の導電ポストと、
を具備する。
【００１３】
また、本発明に係る半導体装置においては、前記第１半導体ウエハは補強板上にフェイスアップで配置されていることも可能である。
【００１４】
本発明に係る半導体装置は、補強板上にフェイスアップで配置された第１半導体ウエハと、
前記第１半導体ウエハの各々のチップ領域に形成された第１の電極取り出し用パッドと、
前記第１の電極取り出し用パッド上に形成され、前記第１半導体ウエハの表面から露出する第１の導電ポストと、
前記第１半導体ウエハの裏面に形成され、前記第１の導電ポストに対向する位置に形成された第１ホールと、
前記第１半導体ウエハ上にフェイスアップで配置された第２半導体ウエハと、
前記第２半導体ウエハの裏面にエッチング加工又はレーザ加工により形成され、前記第１の導電ポストが挿入された第２ホールと、
前記第２半導体ウエハの各々のチップ領域に形成され、前記第２ホールにより露出され、前記第１の導電ポストに接続された第２の電極取り出し用パッドと、
前記第２の電極取り出し用パッド上に形成され、前記第２半導体ウエハの表面から露出する第２の導電ポストと、
を具備する。
【００１５】
本発明に係る半導体装置は、第１半導体ウエハの各々のチップ領域に形成された第１の電極取り出し用パッドと、
前記第１の電極取り出し用パッド上に形成された第１の導電ポストと、
前記第１の導電ポスト上に形成された第１の外部端子と、
前記第１半導体ウエハ上にフェイスアップで配置された第２の半導体チップと、
前記第２の半導体チップの裏面にエッチング加工又はレーザ加工により形成され、前記第１の外部端子が挿入されたホールと、
前記第２の半導体チップに形成され、前記ホールにより露出され、前記第１の外部端子に接続された第２の電極取り出し用パッドと、
前記第２の電極取り出し用パッド上に形成された第２の導電ポストと、
前記第２の導電ポスト上に形成された第２の外部端子と、
を具備する。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本発明に係る第１の実施の形態による半導体装置の製造方法を説明するための断面図である。図２は、図１に示す半導体装置の金属ポスト及び電極取り出し用パッドの付近を部分的に拡大した断面図である。
【００１７】
まず、図２に示す半導体基板（第１半導体ウエハ）１２を準備する。この半導体基板１２の内部には、ＭＯＳトランジスタ等の半導体素子、これと電気的に接続された各種金属配線、層間絶縁膜などが形成されている。
次いで、前記半導体基板１２の上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により例えばシリコン窒化膜からなる第１のエッチングストッパー膜１３を形成する。
【００１８】
次いで、第１のエッチングストッパー膜１３上にＣＶＤ法によりシリコン酸化膜からなる第１の層間絶縁膜１４を堆積し、第１の層間絶縁膜１４上にＣＶＤ法によりシリコン窒化膜からなる第２のエッチングストッパー膜１５を形成する。この後、第２のエッチングストッパー膜１５の上にシリコン酸化膜からなる第２の層間絶縁膜１６を堆積する。次に、第２の層間絶縁膜１６上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、第２の層間絶縁膜１６上には接続孔用の開孔部を有するレジストパターンが形成される。
【００１９】
次に、前記レジストパターンをマスクとして第２の層間絶縁膜１６、第２のエッチングストッパー膜１５及び第１の層間絶縁膜１４をエッチングする。これにより、第１、第２の層間絶縁膜１４，１６及びエッチングストッパー膜１５にはビアホール（接続孔）１４ａが形成される。
【００２０】
この後、前記レジストパターンを剥離した後、第２の層間絶縁膜１６上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像する。これにより、第２の層間絶縁膜１６上には配線用溝を形成するための開孔部を有するレジストパターンが設けられる。次に、このレジストパターンをマスクとし且つ第１及び第２のエッチングストッパー膜１３，１５をストッパーとして第２の層間絶縁膜１６をエッチングする。これにより、第２の層間絶縁膜１６には配線用溝１６ａが形成され、配線用溝１６ａはビアホール１４ａに繋げられる。
【００２１】
次に、前記レジストパターンをマスクとして第１及び第２のエッチングストッパー膜１３，１５をエッチングした後、前記レジストパターンを剥離する。
この後、ビアホール１４ａ内、配線用溝１６ａ内及び第２の層間絶縁膜１６上にＴａＮ、ＴｉＷ又はＴｉＮ等からなる密着層（バリア層）１７をスパッタリングにより形成する。次いで、この密着層１７上に電解メッキ用のＣｕシード層（図示せず）をスパッタリングにより形成する。次いで、このＣｕシード層上、配線用溝１６ａ内及び接続孔１４ａ内に電解メッキ法によりＣｕ層を形成する。
【００２２】
この後、第２の層間絶縁膜１６上に存在するＣｕ層、Ｃｕシード層及び密着層１７をＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）法により研磨除去する。これにより、第１の層間絶縁膜１４のビアホール１４ａ内及び第２の層間絶縁膜１６の配線用溝１６ａ内にＣｕ層が埋め込まれ、配線用溝１６ａ内にはＣｕ配線１８が形成される。Ｃｕ配線１８は、ビアホール１４ａ内に埋め込まれたＣｕ層を介して図示せぬ下層配線に電気的に接続される。
【００２３】
次に、Ｃｕ配線１８を含む全面上にシリコン窒化膜からなる第３の層間絶縁膜１９をプラズマＣＶＤ法により形成する。次いで、第３の層間絶縁膜１９の上にシリコン酸化膜からなる第４の層間絶縁膜２０をＣＶＤ法により形成する。次いで、第４の層間絶縁膜２０の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、第４の層間絶縁膜２０上にはレジストパターンが形成される。
【００２４】
この後、このレジストパターンをマスクとして第４の層間絶縁膜２０及び第３の層間絶縁膜１９をエッチングすることにより、第３の層間絶縁膜１９にはビアホール（接続孔）１９ａが形成される。次に、前記レジストパターンを剥離した後、第４の層間絶縁膜２０上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像する。これにより、第４の層間絶縁膜２０上にはパッド用溝を形成するための開孔部を有するレジストパターンが設けられる。次に、このレジストパターンをマスクとし且つ第３の層間絶縁膜１９をエッチングストッパーとして第４の層間絶縁膜２０をエッチングする。これにより、第４の層間絶縁膜２０にはパッド用溝２０ａが形成され、パッド用溝２０ａはビアホール１９ａに繋げられる。
【００２５】
次いで、前記レジストパターンを剥離した後、ビアホール１９ａ内、パッド用溝２０ａ内及び第４の層間絶縁膜２０上に高融点金属からなる密着層２１をスパッタリングにより形成する。次いで、この密着層２１の上にＣｕシード層（図示せず）をスパッタリングにより形成する。次いで、Ｃｕシード層の上にＣｕ層をメッキ法により成膜する。次いで、第４の層間絶縁膜２０上に存在するＣｕ層及び密着層２１をＣＭＰで研磨除去することにより、パッド用溝２０ａ内には電極取り出し用パッド７が埋め込まれ、この電極取り出し用パッド７はビアホール１９ａ内に埋め込まれたＣｕ層によりＣｕ配線１８に電気的に接続される。
【００２６】
次に、電極取り出し用パッド７を含む全面上にシリコン窒化膜からなるパッシベーション膜２２をＣＶＤ法により形成する。次いで、パッシベーション膜２２の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、パッシベーション膜２２上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてパッシベーション膜２２をエッチングすることにより、パッシベーション膜２２には電極取り出し用パッド７上に位置する開孔部が形成される。
【００２７】
次いで、開孔部内及びパッシベーション膜２２上にＴｉ、Ｔａ、Ｗ等の高融点金属、その合金もしくはその窒化膜からなる密着層２３をスパッタリングにより形成する。次いで、この密着層２３の上に続けてＣｕシード層２４をスパッタリングする。
【００２８】
この後、Ｃｕシード層２４及び密着層２３の上にフォトレジスト膜（図示せず）を塗布、もしくはフォトフィルム（図示せず）を貼り、これらを露光、現像することにより、Ｃｕシード層２４上にはポスト領域が開孔されたレジストパターンが形成される。次いで、このレジストパターンをマスクとして開孔内のＣｕシード層２４上にＣｕ層を選択メッキ法により形成する。これにより、Ｃｕシード層上にはＣｕ層からなる金属ポスト（導電ポスト）８が形成される。尚、Ｃｕメッキ膜からなる金属ポストは厚みや寸法の制御が比較的に容易である。次いで、金属ポスト８上にメッキ法によりＮｉ又はＡｕなどからなる異種金属キャップ２５を形成する。次に、レジストパターンを剥離した後、金属ポスト８及びＣｕシード層２４をマスクとして密着層２３をエッチングする。
【００２９】
次に、金属ポスト８を含む全表面を保護テープ（図示せず）で覆い、第１半導体ウエハ１２の裏面を研削して該ウエハを所定の厚みにする。次いで、第１半導体ウエハ１２の裏面上に感光性のポリイミド膜２６を塗布し、このポリイミド膜２６を露光、現像することにより、第１半導体ウエハ１２の裏面側の金属ポスト８に対向する位置に開孔部を有するポリイミドパターン２６が形成される。
【００３０】
次いで、このポリイミドパターン２６をマスクとして単結晶Ｓｉ部分をアルカリ系水溶液（例えばＫＯＨ）によりウエットエッチング又はＣｌ２ガス、ＨＢｒガス、ＳＦ６ガス又はこれらの混合ガスを用いてドライエッチングし、層間絶縁膜の部分をＣＦ４ガス、ＣＨＦ３ガス、ＳＦ６ガスによりドライエッチングする。これにより、第１半導体ウエハ１２の裏面には深い孔６ａが形成され、この深い孔６ａによって電極取り出し用パッド７下の密着層２１が露出される。このようにしてウエハレベルでチップ表面に金属ポスト８を形成し、チップ裏面に深い孔６ａを形成する。次いで、ポリイミドパターン２６と保護テープを除去する。
【００３１】
上述したように単結晶Ｓｉ部分をウエットエッチングするとテーパー状のホールが形成されるので、金属ポストの配置マージンを増やすことができ、Ｓｉと金属ポストのショートを防ぐことができる。また、層間絶縁膜の部分をドライエッチングするとサイドエッチングや凹凸の発生を抑制でき、電極取り出し用パッドの金属の腐食も抑制できる。従って、歩留まりを向上させることができる。
【００３２】
尚、本実施の形態では、深い孔６ａを形成する際、エッチングマスクとしてポリイミド膜２６を用いているが、これに限定されるものではなく、他のエッチングマスク、例えば両面アライナーを用いた厚いフォトシートをマスクとして用いても良いし、酸化膜などのハードマスクを用いても良いし、他の加工方法、例えばレーザを用いて深い孔を形成しても良い。但し、酸化膜などのハードマスクを用いる場合、このハードマスクをパターニングするためのフォトリソグラフィ工程及びエッチング工程の分だけ工程数が多くなる。また、レーザを用いて深い孔を形成する場合はマスクレスで加工することが可能である。
【００３３】
そして、上記第１半導体ウエハ１２と同様の方法で第２半導体ウエハ４１、第３半導体ウエハ４２及び第４半導体ウエハ４３を製造する。
次いで、図１に示すように、補強板４０を準備する。この補強板４０は例えば樹脂もしくは金属あるいは半導体（Ｓｉ等）製の厚さ０．２〜１ｍｍ程度の板である。
【００３４】
次に、補強板４０の上に第１半導体ウエハ１２をフェイスアップで貼り付ける。次いで、第１半導体ウエハ１２の上に第２半導体ウエハ４１をフェイスアップで配置し、第２半導体ウエハ４１の上に第３半導体ウエハ４２をフェイスアップで配置し、第３半導体ウエハ４２の上に第４半導体ウエハ４３をフェイスアップで配置する。このように第１〜第４半導体ウエハを重ねて積み上げる。つまり、図１に示すように、第１〜第４半導体ウエハ１２，４１〜４３を重ね、第２半導体ウエハ４１のホール６ａ内に第１半導体ウエハ１２の金属ポスト８を挿入し、この金属ポスト８を第２半導体ウエハ４１の電極取り出し用パッド７に接続し、第３半導体ウエハ４２のホール６ａ内に第２半導体ウエハ４１の金属ポスト８を挿入し、この金属ポスト８を第３半導体ウエハ４２の電極取り出し用パッド７に接続し、第４半導体ウエハ４３のホール６ａ内に第３半導体ウエハ４２の金属ポスト８を挿入し、この金属ポスト８を第４半導体ウエハ４３の電極取り出し用パッド７に接続する。
【００３５】
この後、補強板４０を第１〜第４半導体ウエハから外し、半導体ウエハに接着熱処理を行う。次いで、第１〜第４半導体ウエハの積層された各々のチップに対して電気特性試験を行う。次いで、第１〜第４半導体ウエハの表面もしくは裏面を保護テープで覆い、スクライブライン４４に沿ってダイシングソー又はレーザを用いて第１〜第４半導体ウエハに対して一括でダイシングする。これにより、４つの半導体チップが積層された状態でチップ化される。
【００３６】
次いで、必要に応じ、４つの積層された半導体チップをインターポーザ基板に装着する。次いで、必要に応じ、４つの積層された半導体チップ及びインターポーザ基板の上面を封止樹脂によりモールド成形する。このようにして高密度３次元実装対応の半導体装置を製造することができる。尚、ウエハレベルでモールドしておいても良いが、その場合はインターポーザ基板に装着した後のモールドが不要となる。
【００３７】
また、本実施の形態では、第１半導体ウエハ１２の裏面にホール６ａを形成しているが、第１半導体ウエハ１２の裏面にホール６ａを形成しないことも可能である。その理由は、第１半導体ウエハ１２の下には半導体ウエハを重ねないので必ずしもホールは必要ないからである。但し、第１半導体ウエハ１２の裏面にホールを形成した場合は、ダイシングソーやレーザにより第１〜第４半導体ウエハを分割する際の位置合わせのマークとして用いることもできる。
【００３８】
上記第１の実施の形態によれば、第１〜第４半導体ウエハ１２，４１〜４３それぞれの各チップ領域表面に電極取り出し用の金属ポスト８を形成し、裏面に電極取り出し用パッド７まで到達するホール６ａを形成し、ウエハレベル状態で第１〜第４半導体ウエハを積層し、一括で分割してチップ化している。これにより効率的な組み立てが可能となる。つまり、従来技術のようにチップ毎に分割してからチップを積層することがないため、比較的困難なチップ毎のアライメントやチップのハンドリングを行う必要が無くなり、生産性を向上させることができる。また、第１〜第４半導体ウエハを重ね合わせたウエハレベル状態で各々のチップ領域を接続しているため、ウエハレベル状態で電気特性試験を行うことができる。言い換えると、従来技術のようにチップ化した時点でＣＳＰ型半導体装置毎に再び電気特性試験を行う必要が無くなるので、製造時にＣＰＳ型半導体装置用のテスタが不要となり、その点においても製造コストを低減できる。
【００３９】
尚、上記第１の実施の形態では、第１〜第４半導体ウエハに金属ポストをメッキ膜により形成しているが、これに限定されるものではなく、第１〜第４半導体ウエハに金属ポストをハンダボールにより形成することも可能である。
また、本実施の形態では、補強板４０上に４つの半導体ウエハを積層しているが、補強板上に２つ、３つ又は５つ以上の半導体ウエハを積層することも可能である。また、第１〜第４半導体ウエハの間に絶縁接着剤や接着シート（図示せず）を配置すれば、ウエハ間のストレス緩衝、補強もしくは水分の侵入を防ぎ信頼性の向上も図る事が出来る。
【００４０】
また、本実施の形態では、４つの積層された半導体チップをインターポーザ基板に装着しているが、インターポーザ基板に装着することなく直接回路基板等に４つの積層された半導体チップを搭載することも可能である。
【００４１】
図３は、本発明に係る第２の実施の形態による半導体装置の製造方法を説明するための断面図であり、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
第１の実施の形態と同様の方法で第１〜第４半導体ウエハ１２，４１〜４３を製造する。次いで、図３に示すように、第５半導体ウエハ４５を準備する。第５半導体ウエハ４５には第１半導体ウエハ１２と同様に電極取り出し用パッド７が形成されており、この電極取り出し用パッド７上には金属ポスト８が形成されている。この金属ポスト８は第５半導体ウエハの表面から露出している。但し、第５半導体ウエハは裏面研削がされていないので、第１半導体ウエハより厚くなっている。また、第５半導体ウエハ４５の裏面にはホールが形成されていない。
【００４２】
次いで、第５半導体ウエハ４５の表面上に第１半導体ウエハ１２をフェイスアップで配置し、第１半導体ウエハ１２の上に第２半導体ウエハ４１をフェイスアップで配置し、第２半導体ウエハ４１の上に第３半導体ウエハ４２をフェイスアップで配置し、第３半導体ウエハ４２の上に第４半導体ウエハ４３をフェイスアップで配置する。このように第１〜第４半導体ウエハを重ねて積み上げる。つまり、図３に示すように、第１〜第４半導体ウエハ１２，４１〜４３を重ね、第１半導体ウエハ１２のホール６ａ内に第５半導体ウエハ４５の金属ポスト８を挿入し、この金属ポスト８を第１半導体ウエハ１２の電極取り出し用パッド７に接続し、第２半導体ウエハ４１のホール６ａ内に第１半導体ウエハ１２の金属ポスト８を挿入し、この金属ポスト８を第２半導体ウエハ４１の電極取り出し用パッド７に接続し、第３半導体ウエハ４２のホール６ａ内に第２半導体ウエハ４１の金属ポスト８を挿入し、この金属ポスト８を第３半導体ウエハ４２の電極取り出し用パッド７に接続し、第４半導体ウエハ４３のホール６ａ内に第３半導体ウエハ４２の金属ポスト８を挿入し、この金属ポスト８を第４半導体ウエハ４３の電極取り出し用パッド７に接続する。
【００４３】
この後、第１〜第５半導体ウエハの積層された各々のチップに対して電気特性試験を行う。次いで、第１〜第５半導体ウエハの最表面もしくは最裏面を保護テープで覆い、スクライブライン４４に沿ってダイシングソー又はレーザを用いて第１〜第５半導体ウエハに対して一括でダイシングする。これにより、５つの半導体チップが積層された状態でチップ化される。
【００４４】
上記第２の実施の形態においても第１の実施の形態と同様の効果を得ることができる。すなわち、ウエハレベル状態で第１〜第５半導体ウエハを積層し、一括で分割してチップ化している。これにより効率的な組み立てが可能となる。また、第１〜第５半導体ウエハの間に絶縁接着剤や接着シート（図示せず）を配置すれば、ウエハ間のストレス緩衝、補強もしくは水分の侵入を防ぎ信頼性の向上も図る事が出来る。
尚、本実施の形態では、第５半導体ウエハ４５上に４つの半導体ウエハを積層しているが、第５半導体ウエハ４５上に２つ、３つ又は５つ以上の半導体ウエハを積層することも可能である。
【００４５】
図４は、本発明に係る第３の実施の形態による半導体装置の製造方法を説明するための断面図である。図５は、図４に示す半導体装置の金属ポスト及び電極取り出し用パッドの付近を部分的に拡大した断面図である。図４及び図５は、図３及び図２と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００４６】
図５に示す半導体基板（第１半導体ウエハ）１２の上に金属ポスト８を形成し、この金属ポスト８上に異種金属キャップ２５を形成する工程までは、図２に示す第１の実施の形態と同様であるので、説明を省略する。
【００４７】
次いで、パッシベーション膜２２及び金属ポスト８を覆うようにモールド装置によりエポキシ等の封止樹脂２９をモールドする。次いで、この封止樹脂２９をグラインダー（図示せず）で所望量研削する。ここで、所望量とは、金属ポストの頭部（上部）が露出する程度の研削量である。
【００４８】
次に、金属ポスト８を含む全表面を保護テープ（図示せず）で覆い、半導体ウエハ１２の裏面を研削して該ウエハを所定の厚みにする。次いで、第１の実施の形態と同様の方法で、ウエハ１２の裏面に深い孔６ａを形成し、この深い孔６ａによって電極取り出し用パッド７下の密着層２１が露出される。このようにしてウエハレベルでチップ表面に金属ポスト８を形成し、チップ裏面に深い孔６ａを形成した後、電気特性をチェックする。
【００４９】
この後、金属ポスト８の露出部分にフラックス（図示せず）を塗布した後、自動搭載機で外部端子としてのハンダボール３０を必要な金属ポスト上に搭載する。次いで、金属ポスト及びハンダボール３０に１７０〜２００℃程度の熱処理を行う。これにより、図５に示すような金属ポスト８上にはハンダボール３０が融着される。
【００５０】
尚、ハンダボール３０は、径１５０〜３００μｍでＰｂ／Ｓｎ６０〜７０ｗｔ％の材料からなるＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）用のものを使用することが好ましい。また、ハンダボールの大きさは用途に応じて適宜選択可能である。ハンダ組成はＡｇ／Ｓｎ系やＣｕやＢｉを含むＰｂレス材料を用いることも可能である。
【００５１】
この後、スクライブラインに沿ってダイシングソーやレーザを用いて樹脂２９及び半導体ウエハを切断することにより、第１の半導体チップを作製することができる。
次いで、図４に示すように、第５半導体ウエハ４６を準備する。第５半導体ウエハ４６において図３に示す第５半導体ウエハ４５と異なる点は、金属ポスト８の側面及び第５半導体ウエハ４６の表面が封止樹脂２９により覆われており、金属ポスト８上には外部端子としてのハンダボール３０が形成されている点である。
【００５２】
次に、第５半導体ウエハ４６のチップ領域上に分割された良品チップである第１〜第３の半導体チップ２８，３１，３２を重ねて積み上げる。つまり、図４に示すように、第１〜第３の半導体チップ２８，３１，３２を重ね、第１の半導体チップ２８のホール６ａ内に第５半導体ウエハ４６のハンダボール３０を挿入し、このハンダボール３０を第１の半導体チップの電極取り出し用パッド７に接続し、第２の半導体チップ３１のホール６ａ内に第１の半導体チップ２８のハンダボール３０を挿入し、このハンダボール３０を第２の半導体チップの電極取り出し用パッド７に接続し、第３の半導体チップ３２のホール６ａ内に第２の半導体チップ３１のハンダボール３０を挿入し、このハンダボール３０を第３の半導体チップの電極取り出し用パッド７に接続する。このように第５半導体ウエハ４６の各々のチップ領域上に第１〜第３の半導体チップを積層する。
【００５３】
この後、接着熱処理を行い、積層された第１〜第３の半導体チップ２８，３１，３２に対して一括で電気特性試験を行う。次いで、第５半導体ウエハ４６の裏面もしくは第３の半導体チップ３２の表面を保護テープで覆い、スクライブライン４４に沿ってダイシングソー又はレーザを用いて第１〜第３の半導体チップに対して一括でダイシングする。これにより、４つの半導体チップが積層された状態でチップ化される。
【００５４】
次いで、必要に応じ、４つの積層された半導体チップをインターポーザ基板に装着する。次いで、必要に応じ、４つの積層された半導体チップ及びインターポーザ基板の上面を封止樹脂によりモールド成形する。このようにして高密度３次元実装対応の半導体装置を製造することができる。尚、ウエハレベルでモールドしておいても良いが、その場合はインターポーザ基板に装着した後のモールドが不要となる。
【００５５】
上記第３の実施の形態においても第１の実施の形態と同様の効果を得ることができる。すなわち、第５半導体ウエハ４６上に第１〜第３の半導体チップを積層し、一括で分割してチップ化している。これにより効率的な組み立てが可能となる。また、半導体ウエハと半導体チップ、もしくは半導体チップ間に絶縁接着剤や接着シート（図示せず）を配置すれば、ウエハ間のストレス緩衝、補強もしくは水分の侵入を防ぎ信頼性の向上も図る事が出来る。
【００５６】
尚、本実施の形態では、第５半導体ウエハ４６上に３つの半導体チップを積層しているが、第５半導体ウエハ４６上に２つ又は４つ以上の半導体チップを積層することも可能である。
また、本発明は上記の実施の形態に限定されず、種々変更して実施することが可能である。例えば、上述した半導体装置はメモリーやロジックなどの種々のＬＳＩに適用することが可能である。また、前記半導体装置を搭載する一例として電子機器のプリント基板が挙げられ、このプリント基板には半導体装置の回路に応じて配線がパターニングされており、この半導体装置は実装工程でプリント基板の必要位置に搭載される。
【図面の簡単な説明】
【図１】第１の実施の形態による半導体装置の製造方法を説明する断面図。
【図２】図１に示す半導体装置の一部を拡大した断面図。
【図３】第２の実施の形態による半導体装置の製造方法を説明する断面図。
【図４】第３の実施の形態による半導体装置の製造方法を説明する断面図。
【図５】図４に示す半導体装置の一部を拡大した断面図。
【図６】従来の半導体装置の一例を概略的に示す断面図。
【符号の説明】
６ａ…深い孔（ホール）、７…電極取り出し用パッド、８…金属ポスト、１２…半導体基板（第１半導体ウエハ）、１３…第１のエッチングストッパー膜、１４…第１の層間絶縁膜、１４ａ…接続孔、１５…第２のエッチングストッパー膜、１６…第２の層間絶縁膜、１６ａ…配線用溝、１７…密着層（バリア層）、１８…Ｃｕ配線、１９…第３の層間絶縁膜、１９ａ…ビアホール（接続孔）、２０…第４の層間絶縁膜、２０ａ…パッド用溝、２１…密着層（バリア層）、２２…パッシベーション膜、２３…密着層、２４…Ｃｕシード層、２５…異種金属キャップ、２６…ポリイミドパターン（ポリイミド膜）、２８…第１の半導体チップ、２９…封止樹脂、３０…外部端子（ハンダボール）、３１…第２の半導体チップ、３２…第３の半導体チップ、４０…補強板、４１…第２半導体ウエハ、４２…第３半導体ウエハ、４３…第４半導体ウエハ、４４…スクライブライン、４５，４６…第５半導体ウエハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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