(57)【要約】【課題】　隣接するキャパシタ電極間の短絡の発生を防止できるキャパシタ電極の製造方法、並びに半導体装置およびその製造方法を得る。【解決手段】　層間膜３０３に開口３０４を開け、この開口された層間膜３０３上に非晶質シリコン膜３０５を形成し、非晶質シリコン膜３０５上にシリコン成長核３０６を形成し、これを加熱処理してシリコン成長核形成面の裏面側の表面粗さが大きくなるように粗面化した多結晶化シリコン膜３０７を形成し、層間膜３０３の上面の多結晶化シリコン膜３０７を除去して凹型粗面化円筒３０８を形成し、層間膜３０３を除去して円筒型粗面化電極３０９を形成する。【選択図】　　　　図３
2004111943.tif 000002
【特許請求の範囲】
【請求項１】
　底部の平板部分とこの平板部から連続して立ち上がり一側が開いた円筒部分とから形成された電極を備え、前記電極の表面が粗面化処理されかつその外側表面の粗面粒径が内側表面の粗面粒径より大きく形成されたことを特徴とする半導体装置。
【請求項２】
　前記電極の内側表面に沿って導電体膜が形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
　前記円筒部分の内側を導電膜で埋めたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
　前記電極の底部の平板部分が除去され、前記円筒部分の内側を導電膜で埋めたことを特徴とする請求項１に記載の半導体装置。
【請求項５】
　基板上に形成された層間絶縁膜に開口を形成する工程と、前記開口の内面に沿って凹型に非晶質シリコン膜を形成する工程と、前記非晶質シリコン膜の表面にシリコン成長核を形成する工程と、前記非晶質シリコン膜を加熱処理してシリコンをマイグレーションさせ多結晶化させる工程と、前記層間絶縁膜上の多結晶化シリコンを除去する工程と、前記層間絶縁膜を除去して円筒型粗面化電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項６】
　前記マイグレーション工程に続いて、前記多結晶化シリコン膜の内側表面に沿って凹型に導電体膜を形成する工程をさらに含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
　前記マイグレーション工程に続いて、前記多結晶化シリコン膜の内面に沿って凹型に第二の非晶質シリコン膜を形成する工程と、前記第二の非晶質シリコン膜を加熱処理してシリコンをマイグレーションさせ多結晶化させる工程とをさらに含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
　前記マイグレーション工程に続いて、前記多結晶化シリコン膜の内側に導電体を埋め込む工程をさらに含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項９】
　前記非晶質シリコン膜の形成工程に続いて、前記非晶質シリコン膜の底部を除去する工程をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
　前記マイグレーション工程の後で、前記多結晶化シリコン膜をシリコンエッチング薬液で処理することを特徴とする請求項５〜１０のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　この発明は、キャパシタ構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
　図８は、従来の半導体装置としてＤＲＡＭ等のメモリデバイスにおける円筒型キャパシタ電極構造の要部を示す断面図である。
　図８において、１０１は下部のメモリセルトランジスタ等と接続するための導電性プラグ、１０２はエッチングストッパー膜、１０３は粗面化技術により表面積が拡大されたキャパシタ電極である。
【０００３】
　図９（ａ）〜（ｈ）は、図８に示した半導体装置の製造方法を示す断面図であって、図８ではキャパシタ電極１０３が２個配列された状態を示しているが、ここでは代表的にその内の１個のキャパシタ電極を形成する場合について説明する。
　まず、図９（ａ）において、プラグ１０１の上のストッパー膜１０２上に層間膜１０４を堆積し、図９（ｂ）において、層間膜１０４にドライエッチング法により開口１０６を形成する。次に、図９（ｃ）において、開口１０６の内面を覆うように層間膜１０４の上に非晶質シリコン膜１０７を堆積する。そして、図９（ｄ）において、層間膜１０４の上面に形成された非晶質シリコン膜１０７を除去して凹型非晶質シリコン膜１０８となし、さらに、図９（ｅ）において、層間膜１０４を除去して円筒型非晶質シリコン膜１０９を得る。
【０００４】
　次に、図９（ｆ）において、円筒型非晶質シリコン膜１０９の上にシリコンをマイグレーションさせる際のシリコン成長核１１０を形成する。この際に、同図（ｆ）のストッパー膜１０２の右側部分に示すように、シリコン成長核１１０の密度が高い部位が発生することがある。この状態で、図９（ｇ）において、非晶質シリコン膜をマイグレーションさせると、円筒型粗面化電極１１１が形成されると同時に、ストッパー膜１０２の上に粗面粒１１２が成長する。次に、図９（ｈ）において、ドライエッチバック等でストッパー膜１０２上の粗面粒１１２を除去して最終的にキャパシタ電極１１３を得る。
【０００５】
　なお、従来技術の参考文献としては次のものがある（例えば、特許文献１参照）。
【０００６】
【特許文献１】特開平５−１７５４５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
　ところで、上述従来の半導体装置の製造においては、図９（ｇ）に示したように、ストッパー膜１０２に粗面粒１１２が成長したことによって、隣接するキャパシタ電極１１３の間で短絡が発生してしまうということがあった。そこで、キャパシタ電極１１３間のストッパー膜１０２上にシリコン成長核１１０が形成されるのを避けるために、高い選択成長性のある条件や環境でシリコン成長核１１０の形成を行うが、完全な選択性を得ることは困難であった。
【０００８】
　また、ストッパー膜１０２上の粗面粒１１２を除去するために、ドライエッチバックを行うと、キャパシタの容量を拡大させるために粗面にした粗面化電極１１１の表面がなだらかになり、キャパシタ下部電極としての面積拡大が図れないということがあった。
　また、円筒型キャパシタ電極１１３の円筒内側への誘電体膜および対向電極のカバレッジが悪くなるのを避けるため、粗面粒の粒径を大きくできないということがあった。
　また、キャパシタ電極の強度を確保するために、ピラー型キャパシタ構造をつくる場合において、従来技術では、ピラー型電極の形成後に粗面化を行うため、ピラー型電極間に粗面粒が成長して、ピラー型電極の間に短絡が発生してしまうという場合があった。
　また、キャパシタ電極にメタル系の材料を用いる場合には、効果的な粗面化処理の方法を適用することが困難であった。
【０００９】
　この発明は、このような従来の課題を解決するためになされたものであり、キャパシタ電極間の短絡の発生を防止することができる半導体装置およびその製造方法を提供することを目的とする。
　また、円筒型キャパシタ電極において、円筒電極の内側への誘電体膜あるいは対向電極のカバレッジを確保することができる半導体装置およびその製造方法を提供することを目的とする。
　また、円筒型（コンケイブ型）あるいは円柱型（ピラー型）のキャパシタ電極の物理的強度を向上させた半導体装置およびその製造方法を提供することを目的とする。
　さらには、キャパシタ電極と接続プラグとの界面抵抗の低抵抗化を図り、あるいは、キャパシタ電極そのものの低抵抗化を図ることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
　この発明の請求項１にかかる半導体装置は、底部の平板部分とこの平板部から連続して立ち上がり一側が開いた円筒部分とから形成された電極を備え、前記電極の表面が粗面化処理されかつその外側表面の粗面粒径が内側表面の粗面粒径より大きく形成されたものである。
【００１１】
　また、この発明による半導体装置は、請求項１にかかる半導体装置において、前記電極の内側表面に沿って導電体膜が形成されたものである。
【００１２】
　また、この発明による半導体装置は、請求項１にかかる半導体装置において、前記円筒部分の内側を導電膜で埋めたものである。
【００１３】
　また、この発明による半導体装置は、請求項１にかかる半導体装置において、前記電極の底部の平板部分が除去され、前記円筒部分の内側を導電膜で埋めたものである。
【００１４】
　また、この発明の請求項５にかかる半導体装置の製造方法は、基板上に形成された層間絶縁膜に開口を形成する工程と、前記開口の内面に沿って凹型に非晶質シリコン膜を形成する工程と、前記非晶質シリコン膜の表面にシリコン成長核を形成する工程と、前記非晶質シリコン膜を加熱処理してシリコンをマイグレーションさせ多結晶化させる工程と、前記層間絶縁膜上の多結晶化シリコンを除去する工程と、前記層間絶縁膜を除去して円筒型粗面化電極を形成する工程とを含むものである。
【００１５】
　また、この発明による半導体装置の製造方法は、請求項５にかかる半導体装置の製造方法において、前記マイグレーション工程に続いて、前記多結晶化シリコン膜の内側表面に沿って凹型に導電体膜を形成する工程をさらに含むものである。
【００１６】
　また、この発明による半導体装置の製造方法は、請求項５にかかる半導体装置の製造方法において、前記マイグレーション工程に続いて、前記多結晶化シリコン膜の内面に沿って凹型に第二の非晶質シリコン膜を形成する工程と、前記第二の非晶質シリコン膜を加熱処理してシリコンをマイグレーションさせ多結晶化させる工程とをさらに含むものである。
【００１７】
　また、この発明による半導体装置の製造方法は、請求項５にかかる半導体装置の製造方法において、前記マイグレーション工程に続いて、前記多結晶化シリコン膜の内側に導電体を埋め込む工程をさらに含むものである。
【００１８】
　また、この発明による半導体装置の製造方法は、前項の半導体装置の製造方法において、前記非晶質シリコン膜の形成工程に続いて、前記非晶質シリコン膜の底部を除去する工程をさらに含むものである。
【００１９】
　また、この発明による半導体装置の製造方法は、前記それぞれの半導体装置の製造方法において、前記マイグレーション工程の後で、前記多結晶化シリコン膜をシリコンエッチング薬液で処理するものである。
【発明の効果】
【００２０】
　この発明に係る半導体装置およびその製造方法では、凹型ないし円筒型キャパシタ電極の場合、粗面成長核をもとにした電極材料の粗面化処理を、層間絶縁膜を残したまま行い、その後に層間絶縁膜を除去するようにしたので、キャパシタ電極間に粗面粒が残らず、従ってキャパシタ電極間の短絡を発生させないようにすることができる。
【００２１】
　この発明に係る半導体装置およびその製造方法では、凹型ないし円筒型キャパシタ電極の場合、円筒型の電極材料の内壁に核付けを行うが、粗面化処理の加熱温度を適宜に選択することにより、粗面粒は円筒外側の表面積が大きくなるように粗面成長させることで、円筒内側の凹凸に比べ、円筒外側の凹凸を大きくすることができる。これにより、円筒内側への誘電体膜あるいは対向電極のカバレッジを確保することができるとともに、円筒外側の表面粗さによりキャパシタ容量の確保をすることができる。
【００２２】
　この発明に係る半導体装置およびその製造方法では、凹型ないし円筒型キャパシタ電極の場合、電極材料の粗面化処理により粗面を円筒外側に形成した後に円筒内側を導電体でコーティングすれば、筒型キャパシタの機械的強度を向上させることができる。
【００２３】
　この発明に係る半導体装置およびその製造方法では、円柱型ないしピラー型キャパシタ電極の場合、円筒型の電極材料の粗面化処理を層間絶縁膜の除去前に行い、その後に円筒の内部を導電体で充填した後に層間絶縁膜を除去するので、キャパシタ電極間に粗面粒が残らず、従ってキャパシタ電極間の短絡を発生させないようにすることができる。
【００２４】
　この発明に係る半導体装置およびその製造方法では、円柱型ないしピラー型キャパシタ電極の場合、円筒型の電極材料を粗面化処理した後に、円筒の内側を導電体で充填するので、円柱型キャパシタの機械的強度を向上させることができる。
【００２５】
　また、この発明に係る半導体装置およびその製造方法では、円柱型ないしピラー型キャパシタ電極の場合、底面が開放した円筒型の電極材料に対して高温処理を要する粗面形成プロセスを行った後に、円筒の内側に金属系の導電体を充填するものでは、キャパシタ電極の低抵抗化が図れる。さらに、充填した導電体が接続用プラグに接するようにしたものでは、キャパシタ電極と接続用プラグとの界面抵抗の低抵抗化が図れる。
【００２６】
　なお、以上では、キャパシタ電極を円筒型あるいは円柱型として説明したが、これは便宜上のことである。キャパシタ電極の水平断面は、普通は円形であるとしても、円形に限定されるものではなく、変形されていてもよい。従って、一般的には、筒形あるいは柱型として理解されるべきである。
　また、以上に説明した本発明は、典型的にはキャパシタを有するＤＲＡＭなどのメモリデバイスに適用されるものであるが、これに限られるものではない。
【発明を実施するための最良の形態】
【００２７】
　まず、図１（ａ）〜（ｄ）を参照して、この発明の粗面化処理について説明する。
　図１（ａ）において、２０１は下地膜としてのシリコン膜、２０２はシリコン膜２０１上に形成した非晶質シリコン膜であり、図１（ｂ）において、２０３は非晶質シリコン膜２０２の上面に形成したシリコン成長核であり、図１（ｃ）において、２０４は、高温処理することにより、粗面成長させるとともに多結晶化した粗面化シリコン膜である。この粗面化シリコン膜２０４では、非晶質シリコン膜２０２内でシリコン成長核２０３をもとにシリコンのマイグレーションを発生させるとき、好適には７５０℃〜８００℃で、さらに好適には７７０℃〜８００℃で高温処理することにより、成長核２０３の形成をした上面と反対側の裏面側の粗面の表面積を拡大させている。言い換えれば、粗面化シリコン膜２０４の下面の粗面粒径が上面の粗面粒径より大きくなっている。以上のように、この発明によれば、非晶質シリコン膜にマイグレーションを発生させるときに、好適には７５０℃〜８００℃で、さらに好適には７７０℃〜８００℃で高温処理することにより、マイグレーション核を形成した面の裏側の表面積を拡大することができる。図１（ｄ）は比較のために示した従来例で、従来の粗面化処理では、粗面化シリコン膜２０５の核付けした上面が主として粗面化されている。
【００２８】
　図２は、この発明を適用した粗面化円筒キャパシタ電極構造を有する半導体装置の一例を示す要部断面図である。
　図２において、１０は半導体基板、１１はソース／ドレイン拡散層、１２はゲート絶縁膜、１３はゲート電極、１４は素子分離絶縁膜、１５はサイドウオール、１６はマスク絶縁膜、１７は層間絶縁膜、１８はビットラインコンタクト、１９はストレージノードコンタクト（導電性プラグ）であって、下部トランジスタとキャパシタ電極をつなぐ導電性プラグである。２０はストッパー膜、２１は第一の電極としてのキャパシタ電極（ストレージノード電極）であって、この発明により形成した粗面化された円筒型シリコン電極等である。２２はキャパシタ誘電体膜、２３は第二の電極としてのセルプレート電極である。
　以下、この発明の実施の形態について、粗面化キャパシタ電極構造の半導体装置を例にとり、図に基づいて説明する。ここでは、半導体装置およびその製造方法として説明するが、粗面化電極（キャパシタ電極）の製造方法あるいはキャパシタ素子の製造方法として把握することもできる。
【００２９】
実施の形態１．
　図３（ａ）〜（ｆ）は、この発明の実施の形態１による半導体装置の製造方法を示す図であり、キャパシタ電極とその周辺部分のみを示す要部断面図である。
　図３（ａ）〜（ｆ）を参照してこの実施の形態１による半導体装置の製造方法、特に粗面化円筒型電極およびこれを用いたキャパシタの構造と製造方法を説明する。
　まず、図３（ａ）において、基板（図示せず）上で、下地の層間膜３１７中に下方のトランジスタ等の導電部（図示せず）とつながるプラグ状の導電体３０１を形成し、この導電体プラグ３０１の上にエッチングストッパー膜としてのシリコン窒化膜３０２を形成する。さらにその上にシリコン酸化膜からなる層間絶縁膜３０３（略して層間膜という）をＣＶＤ法等により形成する。その後に、ホトリソグラフィ技術およびドライエッチング技術を用いて、層間膜３０３を選択的に除去して開口３０４を形成する。さらに、開口３０４底部のエッチングストッパー膜３０２を除去して開口３０４が導電性プラグ３０１に達するようにする。
【００３０】
　次に、図３（ｂ）に示すように、ＣＶＤ法により層間膜３０３の上に非晶質シリコン膜３０５を形成し、開口３０４の内面に沿って凹型に非晶質シリコン膜３０５が形成されるようにする。
　次いで、図３（ｃ）に示すように、例えばＳｉ２Ｈ６等のＳｉを含むガスにより、非晶質シリコン膜３０５の表面にシリコン成長核３０６を形成する。引き続き例えば７５０℃から８００℃で熱処理を加えてシリコンをマイグレーションさせる。
　このとき、７５０〜８００℃の高温で処理することで、図３（ｄ）に模式的に示すように、核付けした面の裏側までマイグレーションを発生させて、多結晶化させ、多結晶シリコン膜３０７を形成する。つまり、成長核３０６をもとに非晶質シリコンを、成長核を形成した面とは裏面側に当たる面のモホロジーが変化するまでマイグレーションさせる。これにより多結晶シリコン膜３０７は、上側ないし内側表面の表面粗さが小さく、下側ないし外側表面の表面粗さが大きく形成されることになる。
【００３１】
　次に、図３（ｅ）に示すように、開口部３０４以外の、層間膜３０３上の多結晶シリコン膜３０７をＣＭＰ法もしくはドライエッチング法により除去し、凹型あるいはコンケイブ型の多結晶シリコンの粗面化円筒３０８を形成する。
　次に、図３（ｆ）に示したように、層間膜３０３を気相もしくは液相のフッ酸を含む薬品で除去することにより、円筒型粗面化電極３０９を形成する。この円筒型粗面化電極３０９は、底部の平板部分３０９ａとこの平板部分３０９ａから連続して立ち上がり一側が開いた円筒部分３０９ｂとから形成されている。また、この円筒型粗面化電極３０９は、外側および内側の表面が粗面化処理され、かつその外側表面の粗面粒径が内側表面の粗面粒径より大きく形成されている。このように内側の表面粗さを小さめにすることで、円筒内側に対して誘電体膜あるいは対抗電極を形成する場合のカバレッジの劣化を防ぐことができる。
【００３２】
　以上のように、本実施の形態では、電極材表面の粗面化処理時に層間膜３０３を残したままにしておくことで、従来のように選択的にシリコン成長核を形成するという対策を必要とすることなく、隣接するキャパシタ電極間での短絡を防止できる。また、円筒型粗面化電極３０９の内側と外側においてその表面荒さを変えることができるため、円筒内側の表面荒さを小さくすることにより円筒内側の誘電体あるいは対向電極のカバレッジを確保しつつ、円筒外側の表面荒さを大きくすることによりキャパシタ容量の確保を図ることができる。
【００３３】
　なお、半導体製造工程としては、図３（ｆ）に示した第一電極としての円筒型粗面化電極３０９の表面に誘電体膜を形成し、さらにその上に第二電極としての対向電極を形成して、これらにより容量素子を形成する。この構造と製法は、図２に示したとおりであり、従来の方法でよいので、詳細な説明は省略する。
【００３４】
　以上のように、この実施の形態では、円筒型の粗面化電極の形成において、電極材の円筒の内側から核付けするが、高温で粗面成長させることによって、円筒外側が凹凸になって、内側はつぶれて凹凸が少なくなり、外側粗面となっている円筒キャパシタ構造を形成することができる。
　また、この実施の形態では、円筒型キャパシタ電極は、粗面成長核の形成を層間膜の除去前に行うことにより、円筒型キャパシタ電極の間に粗面粒が成長しないようにすることで、円筒型キャパシタ電極の間の短絡が発生しないようにすることができる。
【００３５】
　次に、この実施の形態の構造を要約して述べると以下のとおりである。
　この実施の形態による粗面化電極は、図３（ｅ），（ｆ）に示すように、底部の平板部分３０９ａとこの平板部分３０９ａから連続して立ち上がり一側が開いた円筒部分３０９ｂとから形成された粗面化電極（第一の電極）３０９であり、その電極の表面が粗面化処理され、かつその外側表面の粗面粒径が内側表面の粗面粒径より大きく形成されたものである。　
　また、この実施の形態による容量素子は、上記のように形成された第一の電極３０９と、この第一の電極の内側表面からその円筒部分の外側表面に連続して形成された誘電体膜と、この誘電体膜を挟んで第一の電極と対向して形成された第二の電極とからなるものである。
　また、この実施の形態による半導体装置の例としては、上記のような容量素子が、半導体基板上で下地の層間絶縁膜の上に形成され、この容量素子の第一の電極と、下地の層間絶縁膜の中に形成された導電性プラグとが接続されたものである。
【００３６】
　また、この実施の形態１の製造方法を要約して述べると以下のとおりである。
　この実施の形態１による粗面化電極の製造方法は、まず、前段階として、基板の上で、下地の層間絶縁膜３１７中に導電性プラグ３０１を形成し、下地の層間絶縁膜３１７および導電性プラグ３０１の上にエッチングストッパー膜３０２を形成し、エッチングストッパー膜３０２の上に層間絶縁膜３０３を形成する。次に、層間絶縁膜３０３とエッチングストッパー膜３０２とを選択的に除去して導電性プラグ３０１に達する開口３０４を形成し（図３（ａ），（ｂ））、開口３０４の内面に沿って凹型に非晶質シリコン膜３０５を形成し（図３（ｂ））、非晶質シリコン膜３０５の表面にシリコン成長核３０６を形成し（図３（ｃ））、非晶質シリコン膜を加熱処理してシリコンをマイグレーションさせ多結晶化させて多結晶シリコン膜３０７を形成し（図３（ｄ））、層間絶縁膜３０３上の多結晶化シリコン膜３０７を除去し（図３（ｅ））、層間絶縁膜３０３を除去して円筒型粗面化電極３０９を形成する（図３（ｆ））ものである。
【００３７】
実施の形態２．
　図４（ａ）〜（ｇ）は、この発明の実施の形態２による半導体装置の製造方法を示す図であり、キャパシタ電極とその周辺部分のみを示す要部断面図である。
　図４（ａ）〜（ｇ）を参照してこの実施の形態２による半導体装置の製造方法、特に粗面化円筒型電極およびこれを用いたキャパシタの構造と製造方法を説明する。
　まず、図４（ａ）において、下地の層間膜４１７中に下部の導電部（図示せず）とつながるプラグ状の導電体４０１を形成し、この導電体プラグ４０１の上にシリコン窒化膜（ストッパー膜）４０２を形成し、さらにその上にシリコン酸化膜からなる層間膜４０３をＣＶＤ法等により形成する。その後に、ホトリソグラフィ技術およびドライエッチング技術を用いて層間膜４０３に開口４０４を形成する。さらに、開口４０４底部のエッチングストッパー膜４０２を除去して開口４０４が導電性プラグ４０１に達するようにする。
【００３８】
　次に、図４（ｂ）に示すように、ＣＶＤ法により層間膜４０３の上に非晶質シリコン膜４０５を形成し、開口４０４の内面に沿って凹型に非晶質シリコン膜４０５が形成されるようにする。
　次に、図４（ｃ）に示すように、例えばＳｉ２Ｈ６等のＳｉを含むガスにより、シリコン成長核４０６を非晶質シリコン膜４０５上に形成する。引き続き、好適には７５０℃から８００℃で、さらに好適には７７０℃〜８００℃で熱処理を加えてシリコンをマイグレーションさせる。
　このとき、好適には７５０〜８００℃、さらに好適には７７０℃〜８００℃の高温で処理することで、図４（ｄ）に模式的に示すように、核付けした面の裏側までマイグレーションを発生させて、多結晶化させ、多結晶シリコン膜４０７を形成する。つまり、成長核４０６をもとに非晶質シリコンを、成長核を形成した面とは裏面側に当たる面のモホロジーが変化するまでマイグレーションさせる。これにより多結晶シリコン膜４０７は、上側ないし内側の表面粗さが小さく、下側ないし外側の表面粗さが大きく形成されることになる。
【００３９】
　次に、図４（ｅ）に示すように、シリコン膜４０７上にその凹型形状に沿って導電体膜４０８を形成する。導電体膜４０８としてはシリコン、窒化チタン／チタン積層膜、ルテニウム／窒化チタン／チタン積層膜、窒化タングステンもしく窒化タングステン／窒化チタン／チタン積層膜などを用いる。多結晶シリコン膜４０７に導電体膜４０８を被膜することで、後に円筒化した時の強度を確保する。また、シリコン以外の材料を用いる場合には、誘電体膜形成プロセス時の電極酸化もしくは窒化による円筒内壁側誘電体膜の膜厚増加を抑制することができる。
【００４０】
　次に、図４（ｆ）に示すように、開口部４０４以外の、層間膜４０３上のシリコン膜４０７および導電体膜４０８をＣＭＰ法もしくはドライエッチング法により除去し、凹型粗面化円筒４０９を形成する。
　次に、図４（ｇ）に示したように、層間膜４０３を気相もしくは液相のフッ酸を含む薬品で除去することにより、円筒型粗面化電極４１０を形成する。この円筒型粗面化電極４１０は、底部の平板部分４０９ａとこの平板部分４０９ａから連続して立ち上がり一側が開いた円筒部分４０９ｂとから形成された粗面化円筒４０９と、その内側表面に沿って形成された導電体膜４０８を含んでいる。また、この円筒型粗面化電極４１０は、外側表面が粗面化処理され、かつその粗面粒径が大きく形成されている。
【００４１】
　このようにして、本実施の形態では、電極材表面の粗面化処理時に層間膜４０３を残したままにしておくことで、従来のように選択的にシリコン成長核を形成するという対策を必要とすることなく、隣接するキャパシタ電極間での短絡を防止できる。また、本実施の形態では、円筒型粗面化電極４１０の円筒内面に導電膜を被膜しているので、その機械的強度を増すことができる。さらに、円筒型粗面化電極４１０の外側の表面荒さを大きくすることによりキャパシタ容量の確保をすることができる。
【００４２】
　次に、この実施の形態の構造を要約して述べると以下のとおりである。
　この実施の形態による粗面化電極は、図３（ｆ）で示した粗面化電極（第一の電極）において、その内側表面に沿って導電体膜が形成されたものとして把握することができる。
　また、この実施の形態による粗面化電極は、図４（ｆ），（ｇ）に示すように、底部の平板部分４０９ａとこの平板部分４０９ａから連続して立ち上がり一側が開いた円筒部分４０９ｂとから形成された粗面化円筒４０９と、その内側表面に沿って被覆された導電体膜４０８とから形成された粗面化電極（第一の電極）４１０であり、その粗面化円筒４０９の底部平板部分４０９ａと円筒部分４０９ｂの表面が粗面化処理され、かつその外側表面の粗面粒径が内側表面の粗面粒径より大きく形成されたものである。　
【００４３】
　また、この実施の形態２の製造方法は、次のように把握することもできる。
　この実施の形態２による粗面化電極の製造方法は、実施の形態１の製造方法において、前記マイグレーション工程に続き、前記多結晶化シリコン膜の除去工程に先立って、前記多結晶化シリコン膜の内側表面に沿って凹型に導電体膜を形成する工程をさらに含むものとして把握することができる。
【００４４】
実施の形態３．
　図５（ａ）〜（ｉ）は、この発明の実施の形態３による半導体装置の製造方法を示す図であり、キャパシタ電極とその周辺部分のみを示す要部断面図である。
　図５（ａ）〜（ｉ）を参照してこの実施の形態３による半導体装置の製造方法、特に粗面化円筒型電極およびこれを用いたキャパシタの構造と製造方法を説明する。
　まず、図５（ａ）において、下地の層間膜５１７中に下部の導電部（図示せず）とつながるプラグ状の導電体５０１を形成し、この導電体プラグ５０１の上にストッパー膜（シリコン窒化膜）５０２を形成し、さらにその上にシリコン酸化膜からなる層間膜５０３をＣＶＤ法等により形成する。その後に、ホトリソグラフィ技術およびドライエッチング技術を用いて層間膜５０３に開口５０４を形成する。さらに、開口５０４底部のエッチングストッパー膜５０２を除去して開口５０４が導電性プラグ５０１に達するようにする。
【００４５】
　次に、図５（ｂ）に示すように、ＣＶＤ法により層間膜５０３の上に非晶質シリコン膜５０５を形成し、開口５０４の内面に沿って凹型に非晶質シリコン膜５０５が形成されるようにする。
　次に、図５（ｃ）に示すように、例えばＳｉ２Ｈ６等のＳｉを含むガスにより、シリコン成長核５０６を非晶質シリコン膜５０５上に形成する。引き続き、好適には７５０℃から８００℃で、さらに好適には７７０℃〜８００℃で熱処理を加えてシリコンをマイグレーションさせる。
　このとき、好適には７５０〜８００℃、さらに好適には７７０℃〜８００℃の高温で処理することで、図５（ｄ）に示すように、核付けした面の裏側までマイグレーションを発生させて、多結晶化させ、多結晶シリコン膜５０７を形成する。つまり、成長核をもとに非晶質シリコンを、成長核を形成した面とは裏面側に当たる面のモホロジーが変化するまでマイグレーションさせる。これにより多結晶シリコン膜５０７は、上側ないし内側の表面の表面粗さが小さく、下側ないし外側の表面粗さが大きく形成されることになる。
【００４６】
　次に、図５（ｅ）に示すように、ＣＶＤ法により多結晶シリコン膜５０７の上にもういちど非晶質シリコン膜（第二の非晶質シリコン膜）５０８を形成する。この非晶質シリコン膜５０８は、多結晶シリコン膜５０７の形状に沿って凹型に形成されるようにする。
　次いで、図５（ｆ）に示すように、例えばＳｉ２Ｈ６等のＳｉを含むガスにより、非晶質シリコン膜５０８の表面に改めてシリコン成長核５０９を形成する。
　引き続き図５（ｇ）に示すように、７００℃から７９０℃で熱処理を加えて非晶質シリコン膜５０８をマイグレーションさせて粗面化された膜５１０を形成する。但し、２回目の非晶質シリコン膜５０８の粗面化温度は、核付けした面側の表面積が大きくなるよう、最初の非晶質シリコン膜５０５の粗面化温度より、粗面化温度を低めにする。
【００４７】
　次に、図５（ｈ）に示すように、開口部５０４以外の、層間膜５０３上の多結晶シリコン５１０をＣＭＰ法もしくはドライエッチング法により除去し、凹型粗面化円筒５１１を形成する。
　次に、図５（ｉ）に示したように、層間膜５０３を気相もしくは液相のフッ酸を含む薬品で除去することにより、円筒型粗面化電極５１２を形成する。この円筒型粗面化電極５１２は、底部の平板部分５１２ａとこの平板部分５１２ａから連続して立ち上がり一側が開いた円筒部分５１２ｂとから形成されている。また、この円筒型粗面化電極５１２は、外側および内側の表面が粗面化処理され、かつその外側表面の粗面粒径が内側表面の粗面粒径より大きく形成されている。このように内側の表面粗さを小さめにすることで、円筒内側に対して誘電体膜あるいは対抗電極を形成する場合のカバレッジの劣化を防ぐことができる。
【００４８】
　以上のように、本実施の形態では、電極材表面の粗面化処理時に層間膜５０３を残したままにしておくことで、従来のように選択的にシリコン成長核を形成するという対策を必要とすることなく、隣接するキャパシタ電極間での短絡を防止できる。
　また、本実施の形態では、非晶質シリコンの粗面化を２層に行うことにより、円筒型粗面化電極５１２の内側と外側において、その表面荒さを変えることができるため、円筒内側の表面荒さを小さくすることにより円筒内側の誘電体あるいは対向電極のカバレッジを確保しつつ、円筒外側の表面荒さを大きくすることによりキャパシタ容量の確保をすることができる。
【００４９】
　次に、この実施の形態３の製造方法は、次のように把握することもできる。
　この実施の形態３による粗面化電極の製造方法は、実施の形態１の製造方法において、前記マイグレーション工程に続き、前記多結晶化シリコン膜の除去工程に先立って、前記多結晶化シリコン膜の内面に沿って凹型に第二の非晶質シリコン膜を形成する工程と、前記第二の非晶質シリコン膜を加熱処理してシリコンをマイグレーションさせ多結晶化させる工程とをさらに含むものとして把握することができる。
【００５０】
実施の形態４．
　図６（ａ）〜（ｇ）は、この発明の実施の形態４による半導体装置の製造方法を示す図であり、キャパシタ電極とその周辺部分のみを示す要部断面図である。
　図６（ａ）〜（ｇ）を参照してこの発明の実施の形態４による半導体装置の製造方法、特に粗面化円柱型電極およびこれを用いたキャパシタの構造と製造方法を説明する。
　まず、図６（ａ）において、下地の層間膜６１７中に下部の導電部（図示せず）とつながるプラグ状の導電体６０１を形成し、この導電体プラグ６０１の上にストッパー膜（シリコン窒化膜）６０２を形成し、さらにその上にシリコン酸化膜からなる層間膜６０３をＣＶＤ法等により形成する。その後に、ホトリソグラフイ技術およびドライエッチング技術を用いて層間膜６０３に開口６０４を形成する。さらに、開口６０４底部のエッチングストッパー膜６０２を除去して開口６０４が導電性プラグ６０１に達するようにする。
【００５１】
　次に、図６（ｂ）に示すように、ＣＶＤ法により層間膜６０３の上に非晶質シリコン膜６０５を形成し、開口６０４の内面に沿って凹型に非晶質シリコン膜６０５が形成されるようにする。
　次に、図６（ｃ）に示すように、例えばＳｉ２Ｈ６等のＳｉを含むガスにより、シリコン成長核６０６を非晶質シリコン膜６０５上に形成する。引き続き、好適には７５０℃から８００℃で、さらに好適には７７０℃〜８００℃で熱処理を加えてシリコンをマイグレーションさせる。
　このとき、好適には７５０〜８００℃、さらに好適には７７０℃〜８００℃の高温で処理することで、図６（ｄ）に模式的に示すように、核付けした面の裏側までマイグレーションを発生させて、多結晶化させ、多結晶シリコン膜６０７を形成する。つまり、成長核をもとに非晶質シリコンを、成長核を形成した面とは裏面側に当たる面のモホロジーが変化するまでマイグレーションさせる。これにより多結晶シリコン膜６０７は、上側ないし内側の表面粗さが小さく、下側ないし外側の表面粗さが大きく形成されることになる。このように内側の表面粗さを小さめにすることで、円筒内側に導電体を埋める場合のカバレッジをよくすることができる。
【００５２】
　次に、図６（ｅ）に示すように、多結晶シリコン膜６０７の上に、その開口６０４を埋めるように、導電体膜６０８を形成する。
　次に、図６（ｆ）に示すように、層間膜６０３上のシリコン膜６０７および導電体膜６０８をＣＭＰ法もしくはドライエッチング法により除去する。このことにより、多結晶シリコン膜の凹型粗面化円筒６１０に導電体６０９を埋め込んだ、柱型あるいはピラー型の電極が形成される。
　次に、図６（ｇ）に示したように、層間膜６０３を気相もしくは液相のフッ酸を含む薬品で除去することにより、ピラー型粗面化電極６１１を形成する。このように、凹型粗面化円筒６１０の円筒内側に導電体膜６０９を埋め込むことで物理的強度を高めることができる。また、シリコン以外の例えば金属系の導電体を導電体膜６０８として埋め込む場合には、ピラー型粗面化電極６１１の低抵抗化を図ることができる。
【００５３】
　以上のように、本実施の形態では、電極材表面の粗面化処理時に層間膜６０３を残したままにしておくことで、従来のように選択的にシリコン成長核を形成するという対策を必要とすることなく、隣接するキャパシタ電極間での短絡を防止できる。また、ピラー型粗面化電極６１１の外側の表面荒さを大きくすることによりキャパシタ容量の確保をすることができる。また、本実施の形態では、凹型粗面化円筒６１０の内部に導電体６０９を充填することで、キャパシタ電極の物理的強度の向上、および電極の低抵抗化を図ることができる。
【００５４】
　次に、この実施の形態の構造を要約して述べると以下のとおりである。
　この実施の形態による粗面化電極は、図３（ｆ）で示した粗面化電極（第一の電極）において、その円筒部分の内側を導電体膜で埋めたものとして把握することができる。
　また、この実施の形態による粗面化電極は、図６（ｆ），（ｇ）に示すように、底部の平板部分６１０ａとこの平板部分６１０ａから連続して立ち上がり一側が開いた円筒部分６１０ｂとを有する粗面化円筒６１０と、円筒部分６１０ｂの内側を埋めた導電膜部分６０９とから形成された粗面化電極（第一の電極）６１１であり、その粗面化円筒６１０の底部平板部分６１０ａと円筒部分６１０ｂの表面が粗面化処理され、かつその外側表面の粗面粒径が内側表面の粗面粒径より大きく形成されたものである。
　また、この実施の形態による容量素子は、上記のように形成された第一の電極６１１と、この第一の電極の外側表面に形成された誘電体膜と、この誘電体膜を挟んで第一の電極と対向して形成された第二の電極とからなるものである。
　また、この実施の形態による半導体装置の例としては、上記のような容量素子が、半導体基板上で下地の層間絶縁膜の上に形成され、この容量素子の第一の電極と、下地の層間絶縁膜の中に形成された導電性プラグとが接続されたものである。
【００５５】
　また、この実施の形態４の製造方法は、次のように把握することもできる。
　この実施の形態４による粗面化電極の製造方法は、実施の形態１の製造方法において、前記マイグレーション工程に続き、前記多結晶化シリコン膜の除去工程に先立って、前記多結晶化シリコン膜の内側に導電体を埋め込む工程をさらに含むものとして把握することができる。
【００５６】
実施の形態５．
　図７（ａ）〜（ｈ）は、この発明の実施の形態５による半導体装置の製造方法を示す図であり、キャパシタ電極とその周辺部分のみを示す要部断面図である。
　図７（ａ）〜（ｈ）を参照してこの実施の形態５による半導体装置の製造方法、特に粗面化円柱型電極およびこれを用いたキャパシタの構造と製造方法を説明する。
　まず、図７（ａ）において、下地の層間膜７１７中に下部の導電部（図示せず）とつながるプラグ状の導電体７０１を形成し、この導電体プラグ７０１の上にストッパー膜（シリコン窒化膜）７０２を形成し、さらにその上にシリコン酸化膜からなる層間膜７０３をＣＶＤ法等により形成する。その後に、ホトリソグラフイ技術およびドライエッチング技術を用いて層間膜７０３に開口７０４を形成する。さらに、開口７０４底部のエッチングストッパー膜７０２を除去して開口７０４が導電性プラグ７０１に達するようにする。
【００５７】
　次に、図７（ｂ）に示すように、ＣＶＤ法により層間膜７０３の上に非晶質シリコン膜７０５を形成し、開口７０４の内面に沿って凹型に非晶質シリコン膜７０５が形成されるようにする。
　次に、図７（ｃ）に示すように、非晶質シリコン膜７０５に対して異方性エッチングを行い、開口７０４の底部の非晶質シリコン膜７０５を除去し、開口７０４の側壁部の非晶質シリコン膜７０５が残るようにして、非晶質シリコン円筒７０６を形成する。
　次に、図７（ｄ）に示すように、例えばＳｉ２Ｈ６等のＳｉを含むガスにより、シリコン成長核７０７を非晶質シリコン円筒７０６上に形成する。引き続き、好適には７５０℃から８００℃で、さらに好適には７７０℃〜８００℃で熱処理を加えてシリコンをマイグレーションさせる。
　このとき、好適には７５０〜８００℃、さらに好適には７７０℃〜８００℃の高温で処理することで、図７（ｅ）に模式的に示すように、核付けした面の裏側までマイグレーションを発生させて、多結晶化させ、多結晶シリコン円筒７０８を形成する。つまり、成長核をもとに非晶質シリコンを、成長核を形成した面とは裏面側に当たる面のモホロジーが変化するまでマイグレーションさせる。これにより多結晶シリコン円筒７０８は、内側表面の表面粗さが小さく、外側表面の表面粗さが大きく形成されることになる。このように内側の表面粗さを小さめにすることで、円筒内側に導電体を埋める場合のカバレッジをよくすることができる。
【００５８】
　次に、図７（ｆ）に示すように、層間膜７０３と多結晶シリコン円筒７０８の上に、多結晶シリコン円筒７０８の内側を埋めるように、導電体膜７０９を形成する。
　次に、図７（ｇ）に示すように、層間膜７０３上の導電体膜７０９をＣＭＰ法もしくはドライエッチング法により除去する。このことにより、多結晶シリコンの粗面化円筒７１１に導電体７１０を埋め込んだ構造の電極が形成される。
【００５９】
　次に、図７（ｈ）に示したように、層間膜７０３を気相もしくは液相のフッ酸を含む薬品で除去することにより、ピラー型粗面化電極７１２を形成する。このように、粗面化円筒７１１の円筒内側に導電体７１０を埋め込むことで物理的強度を高めることができる。また、シリコン以外の例えば金属系の導電体を導電体膜７０９として埋め込むことで、埋め込まれた導電体７１０と導電体プラグ７０１とが直接に接触させられるため、プラグ／電極間抵抗および電極そのものの低抵抗化を図ることができる。
【００６０】
　このようにして、本実施の形態では、電極材表面の粗面化処理時に層間膜７０３を残したままにしておくことで、従来のように選択的にシリコン成長核を形成するという対策を必要とすることなく、隣接するキャパシタ電極間での短絡を防止できる。また、ピラー型粗面化電極７１２の外側の表面荒さを大きくすることによりキャパシタ容量の確保をすることができる。また、本実施の形態では、粗面化円筒７１１の内部に導電体７１０を充填することで、キャパシタ電極の物理的強度の向上、電極の低抵抗化および下部プラグとキャパシタ電極間の抵抗の低下を図ることができる。
【００６１】
　次に、この実施の形態の構造を要約して述べると以下のとおりである。
　この実施の形態による粗面化電極は、図３（ｆ）で示した粗面化電極（第一の電極）において、その底部の平板部分が除去され、その円筒部分の内側を導電膜で埋めたものとして把握することができる。
　また、この実施の形態による粗面化電極は、図７（ｇ），（ｈ）に示すように、両側が開いた円筒部分７１１と、円筒部分７１１の内側を埋めた導電膜部分７１０とから形成された粗面化電極（第一の電極）７１２であり、その電極の円筒部分７１０の表面が粗面化処理され、かつその外側表面の粗面粒径が内側表面の粗面粒径より大きく形成されたものである。
　また、この実施の形態による容量素子は、上記のように形成された第一の電極７１２と、この第一の電極の外側表面に形成された誘電体膜と、この誘電体膜を挟んで第一の電極と対向して形成された第二の電極とからなるものである。
　また、この実施の形態による半導体装置の例としては、上記のような容量素子が、半導体基板上で下地の層間絶縁膜の上に形成され、この容量素子の第一の電極と、下地の層間絶縁膜の中に形成された導電性プラグとが接続されたものである。
【００６２】
　また、この実施の形態５の製造方法は、次のように把握することもできる。
　この実施の形態５による粗面化電極の製造方法は、実施の形態４の製造方法において、前記非晶質シリコン膜の形成工程に続き、前記シリコン成長核の形成工程に先立って、前記非晶質シリコン膜の凹形状の底部を除去する工程をさらに含むものとして把握することができる。
【００６３】
　次に、本発明による粗面化電極の製造方法としては、上記実施の形態１〜５において、非晶質シリコン膜をマイグレーションさせた後に、例えばＮＨ４ＯＨ水溶液等のシリコンをエッチングする作用のある薬液で処理するようにしてもよい。このように、シリコン膜表面をわずかにエッチングし、隣接粗面粒間の接触部を減らすことで、露出部を増し、更に粗面化された表面積を大きくすることができる。　
【００６４】
　また、上記の実施の形態１〜５においては、ＤＲＡＭなどキャパシタ素子を有する半導体装置の構造と製法を例として説明した。しかし、この発明は、粗面化電極の構造と製造方法として把握することができる。また、粗面化電極を有する容量素子の構造と製造方法として把握することもできる。その場合、半導体装置と称されるものを超えて広く電子デバイスに適用できるものである。
【図面の簡単な説明】
【００６５】
【図１】この発明の粗面化処理について説明するための断面図である。
【図２】この発明による粗面化円筒キャパシタ電極構造を有する半導体装置の一例を示す要部断面図である。
【図３】この発明の実施の形態１による半導体装置の製造方法を示す図であり、キャパシタ電極とその周辺部分を示す要部断面図である。
【図４】この発明の実施の形態２による半導体装置の製造方法を示す要部断面図である。
【図５】この発明の実施の形態３による半導体装置の製造方法を示す要部断面図である。
【図６】この発明の実施の形態４による半導体装置の製造方法を示す要部断面図である。
【図７】この発明の実施の形態５による半導体装置の製造方法を示す要部断面図である。
【図８】従来の半導体装置における円筒型キャパシタ電極構造の要部断面図である。
【図９】従来の半導体装置における円筒型キャパシタ電極構造の製造方法を示す要部断面図である。
【符号の説明】
【００６６】
　３０１，４０１，５０１，６０１，７０１　導電体プラグ、　３０２，４０２，５０２，６０２，７０２　ストッパー膜、　３０３，４０３，５０３，６０３，７０３　層間膜、　３０４，４０４，５０４，６０４，７０４　開口、　３０５，４０５，５０５，５０８，６０５，７０５　非晶質シリコン膜、　３０６，４０６，５０６，５０９，６０６，７０７　シリコン成長核、　３０７，４０７，５０７，６０７，７０８　多結晶シリコン膜、　３０８，４０９，５１１，６１０，７１１　凹型粗面化円筒、　３０９，４１０，５１２　円筒型粗面化電極、　４０８，６０８，７０９　導電体膜、５１０　非晶質シリコン膜をマイグレーションさせて粗面化された膜、　６０９，７１０　埋め込まれた導電体膜、　６１１，７１２　ピラー型粗面化電極、　７０６　非晶質シリコン円筒。
【図１】
2004111943.tif 000003
【図２】
2004111943.tif 000004
【図３】
2004111943.tif 000005
【図４】
2004111943.tif 000006
【図５】
2004111943.tif 000007
【図６】
2004111943.tif 000008
【図７】
2004111943.tif 000009
【図８】
2004111943.tif 000010
【図９】
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