(57)【要約】【課題】低電源電圧化が進んでいるＬＳＩ  にＳＣＲ  を用いたＥＳＤ  保護回路を適用する場合に、低電圧トリガで良好な保護特性を実現し、信頼性を高める。【解決手段】ＶＤＤ１端子２１１  ・ＧＮＤ１端子２２１  間に接続された第１のＥＳＤ  保護回路３１１  と、ＶＤＤ２端子２１２  ・ＧＮＤ２端子２２２  間に接続され、第１の保護ＥＳＤ  回路と同様の構成を有する第２のＥＳＤ  保護回路３１２  と、複数のＥＳＤ  保護回路の各サージ検出出力ノードを相互に接続し、任意のＥＳＤ  保護回路のサージ検出出力を残りのＥＳＤ  保護回路にトリガ信号として伝達させるトリガ信号線４０と、ＧＮＤ１端子には直接に接続され、ＧＮＤ２端子に対して順方向の向きの寄生ダイオード素子３４および逆方向の向きの寄生ダイオード素子３５を並列に介して接続され、複数のＥＳＤ  保護回路で共通に使用される共通放電線３３とを具備する。【選択図】    図１
2004228138.tif 000002
【特許請求の範囲】
【請求項１】
通常動作時に第１の電源電圧が供給される第１の外部端子と第１の接地端子の間に接続された第１の静電気保護回路と、
通常動作時に第２の電源電圧が供給される第２の外部端子と第２の接地端子の間に接続され、前記第１の静電気保護回路と同様の構成を有する第２の静電気保護回路と、
前記複数の静電気保護回路の各サージ検出出力ノードを相互に接続し、前記複数の静電気保護回路のうちの任意の静電気保護回路のサージ検出出力を残りの静電気保護回路にトリガ信号として伝達させるトリガ信号線と、
前記第１の接地端子には直接に接続され、前記第２の接地端子に対して順方向の向きの寄生ダイオード素子および逆方向の向きの寄生ダイオード素子を並列に介して接続され、前記複数の静電気保護回路で共通に使用される共通放電線
とを具備することを特徴とする静電気放電保護回路装置。
【請求項２】
前記第１の静電気放電保護回路および第２の静電気放電保護回路は、それぞれ電圧クランプ素子およびトリガ回路およびサージ検出回路を有することを特徴とする請求項１記載の静電気放電保護回路装置。
【請求項３】
前記電圧クランプ素子は、対応する前記外部端子と接地端子の間にアノード・カソード間が接続され、ＰＮＰ  トランジスタおよびＮＰＮ  トランジスタからなるＥＳＤ  保護用のＳＣＲ  が用いられてなり、
前記トリガ回路は、対応する前記外部端子と前記ＮＰＮ  トランジスタのベースとの間にソース・ドレイン間が接続され、ソース・基板領域同士が接続され、ゲートが前記トリガバイアス線に接続されたＳＣＲ  トリガ用の第１のＰＭＯＳトランジスタと、前記ＰＮＰ  トランジスタのベースと対応する前記接地端子の間にドレイン・ソース間が接続され、ソース・基板領域同士が接続され、ゲートが前記トリガ信号線に電気的に接続されたＳＣＲ  トリガ用のＮＭＯＳトランジスタとからなり、
前記サージ検出回路は、対応する前記外部端子と前記トリガ信号線との間に挿入され、ソース・基板領域同士が接続されたサージ検出用の第２のＰＭＯＳトランジスタおよびこれに直列に順方向の向きに接続されたダイオード
とからなることを特徴とする請求項２記載の静電気放電保護回路装置。
【請求項４】
前記第１の外部端子から電気的に分離された信号入出力用の第３の外部端子と前記複数の第２の接地端子のうちのいずれかの接地端子との間に接続された電圧クランプ兼トリガ素子および第２のサージ検出回路を有し、前記サージ検出回路の出力ノードが前記トリガ信号線に接続された第３の静電気保護回路をさらに具備することを特徴とする請求項１乃至３のいずれか１項に記載の静電気放電保護回路装置。
【請求項５】
前記電圧クランプ兼トリガ素子は、前記第３の外部端子と前記第２の接地端子の間にドレイン・ソース間が接続され、ソース・基板領域同士が接続され、ゲートが前記トリガ信号線に電気的に接続されたＮＭＯＳトランジスタからなり、
前記サージ検出回路は、前記第３の外部端子と前記トリガ信号線との間に挿入され、ソース・基板領域同士が接続されたサージ検出用の第２のＰＭＯＳトランジスタおよびこれに直列に順方向の向きに接続されたダイオード
からなることを特徴とする請求項４記載の静電気放電保護回路装置。
【請求項６】
前記第１の外部端子および第２の外部端子のうちで最高電位が印加される外部端子と対応する接地端子との間に接続された積分回路と、
前記積分回路の出力ノードと前記静電気保護回路のサージ検出素子の各ゲートおよびトリガ素子の各ゲートに共通に接続された共通トリガバイアス線
とをさらに具備することを特徴とする請求項３乃至５のいずれか１項に記載の静電気放電保護回路装置。
【請求項７】
前記トリガ信号線に接続され、装置電源投入時における前記トリガ信号線の電位を一定に保持する電位保持回路をさらに具備することを特徴とする請求項６記載の静電気放電保護回路装置。
【請求項８】
前記電位保持回路は、
前記トリガ信号線に接続された電荷保持用の容量素子と、
前記トリガ信号線に接続され、装置電源投入時に前記トリガ信号が発生することを防止する時定数を前記容量素子とともに有し、前記容量素子の保持電荷を放電する抵抗素子と、
前記トリガ信号線に接続された電圧リミッタ素子
とを具備することを特徴とする請求項７記載の静電気放電保護回路装置。
【請求項９】
前記静電気保護回路は、それを内蔵する半導体集積回路装置の外部から供給される外部信号あるいは前記半導体集積回路装置の内部の設定により予め保護動作状態に設定可能な構成を有することを特徴とする請求項１記載の静電気放電保護回路装置。
【請求項１０】
前記半導体集積回路装置の内部で前記共通トリガバイアス線と接地端子との間に接続されたフューズ素子をさらに具備し、
前記半導体集積回路装置が応用製品の基板に実装された後に前記フューズ素子が半導体集積回路装置の外部から溶断されることを特徴とする請求項６または９記載の静電気放電保護回路装置。
【請求項１１】
前記半導体集積回路装置の内部で前記共通トリガバイアス線と接地端子との間に接続されたスイッチ素子をさらに具備し、
前記半導体集積回路装置が応用製品の基板に実装されるまでは前記スイッチ素子がオン状態に制御され、前記半導体集積回路装置が応用製品の基板に実装された後は前記スイッチ素子がオフ状態に制御されることを特徴とする請求項６または９記載の静電気放電保護回路装置。
【請求項１２】
前記共通トリガバイアス線に接続された外部設定端子と、
前記外部設定端子と前記半導体集積回路装置の内部の任意の接地線との間に接続されたプルダウン用抵抗素子とをさらに具備し、
前記半導体集積回路装置が応用製品の基板に実装される際に前記外部設定端子が前記基板の電源配線パターンに接続されることを特徴とする請求項６または９記載の静電気放電保護回路装置。
【請求項１３】
前記複数の静電気保護回路は、同一の半導体集積回路装置内に形成されており、前記複数の静電気保護回路のうちで最初に静電気が印加されたことを検出した静電気保護回路のサージ検出回路の出力が前記トリガ信号線を介して残りの静電気保護回路のトリガ入力として供給されることを特徴とする請求項１乃至１２のいずれか１項に記載の静電気放電保護回路装置。
【請求項１４】
前記第１の静電気放電保護回路および第２の静電気放電保護回路の各トリガ用ＮＭＯＳトランジスタに対応して並列に接続された複数の直流トリガ用ＮＭＯＳトランジスタと、
前記第１の静電気放電保護回路および第２の静電気保護回路のうちの任意の静電気保護回路におけるＳＣＲ  のＮＰＮ  トランジスタのベース電位を残りの静電気保護回路における前記直流トリガ用ＮＭＯＳトランジスタのゲートに伝達させる直流トリガ線
をさらに具備することを特徴とする請求項３乃至１３のいずれか１項に記載の静電気放電保護回路装置。
【請求項１５】
前記第１の静電気放電保護回路および第２の静電気放電保護回路の各トリガ用ＮＭＯＳトランジスタに対応して並列に接続され、前記第３の静電気放電保護回路の電圧クランプ兼トリガ素子用ＮＭＯＳトランジスタに並列に接続された複数の直流トリガ用ＮＭＯＳトランジスタと、
前記第１の静電気放電保護回路および第２の静電気保護回路のうちの任意の静電気保護回路におけるＳＣＲ  のＮＰＮ  トランジスタのベース電位を残りの静電気保護回路における前記直流トリガ用ＮＭＯＳトランジスタのゲートに伝達させる直流トリガ線ゲート
をさらに具備することを特徴とする請求項５乃至１３のいずれか１項に記載の静電気放電保護回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に静電気放電（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ；  ＥＳＤ  ）から回路を保護するために内蔵される静電気放電保護回路装置に関するもので、例えば低電源電圧タイプのＣＭＯＳ  ＬＳＩにおいてＥＳＤ  保護用の電圧クランプ素子としてシリコン制御整流素子（Ｓｉｌｉｃｏｎ  ｃｏｎｔｒｏｌｌｅｄ  ｒｅｃｔｉｆｉｅｒ；  ＳＣＲ  ）を用いるＥＳＤ  保護回路に適用されるものである。
【０００２】
【従来の技術】
例えばＣＭＯＳ  ＬＳＩの入力回路や出力回路をＥＳＤ  破壊から保護するために接続されているＥＳＤ  保護回路は、保護素子として、ダイオードあるいはトランジスタあるいはＳＣＲ  を用いたものがある。
【０００３】
ＳＣＲ  を用いたＥＳＤ  保護回路は、一般にＳＣＲ  の動作電圧が高いので、動作電源が低電圧化されている微細化されたＣＭＯＳ  ＬＳＩに適用した場合に、ゲート耐圧が低いＭＯＳ  トランジスタを保護するために低電圧トリガを可能にする必要がある。
【０００４】
このような背景から、低電源電圧タイプのＣＭＯＳ  ＬＳＩにＳＣＲ  を用いたＥＳＤ  保護回路を適用した例が非特許文献１に開示されている。
【０００５】
図９は、上記非特許文献１に開示されているＣＭＯＳ  ＬＳＩの入力回路に接続されたＥＳＤ  保護回路の主要部を示す等価回路図である。ここでは、ＥＳＤ  保護回路のＳＣＲ  としてＬＶＴＳＣＲ（Ｌｏｗ−Ｖｏｌｔａｇｅ  Ｔｒｉｇｇｅｒｅｄ  ｌａｔｅｒａｌ  ＳＣＲ  、低電圧トリガ可能な横型ＳＣＲ  ）を用いた例（従来例１）を示している。
【０００６】
図９において、内部回路（Ｉｎｔｅｒｎａｌ  ｃｉｒｃｕｉｔｓ）  に接続されている入力パッドＰＡＤ  と電源電位ＶＤＤ  が印加されるＶＤＤ  ノードとの間に第１のＥＳＤ  保護回路１２１  が接続されており、入力パッドＰＡＤ  と接地電位ＶＳＳ（ＧＮＤ）との間に第２のＥＳＤ  保護回路１２２  が接続されている。
【０００７】
上記第１のＥＳＤ  保護回路１２１  は、ＶＤＤ  ノードと入力パッドＰＡＤ  との間に第１のＳＣＲ  であるＬＶＴＳＣＲ１  のアノード・カソード間が接続されている。このＬＶＴＳＣＲ１  は、ＰＮＰ  トランジスタＱ１のベース・コレクタ間に並列にＮＰＮ  トランジスタＱ２のコレクタ・ベース間が接続されてなり、上記ＰＮＰ  トランジスタＱ１のエミッタがアノードとなり、上記ＮＰＮ  トランジスタＱ２のエミッタがカソードとなっている。
【０００８】
そして、ＶＤＤ  ノードとＮＰＮ  トランジスタＱ２のベースとの間に、ゲート酸化膜が薄く形成されたＰＭＯＳトランジスタＭｐ１  のソースＳ  ・ドレインＤ  間が接続され、そのゲートＧ  はＶＤＤ  ノードに接続されている。
【０００９】
また、ＰＮＰ  トランジスタＱ１のベースおよびＮＰＮ  トランジスタＱ２のコレクタ（Ｎ−Ｗｅｌｌ）とＶＤＤ  ノードとの間にはウエル抵抗Ｒｗ１  が存在し、ＮＰＮ  トランジスタＱ２のエミッタと入力パッドＰＡＤ  との間にはウエル抵抗Ｒｗ２  が存在し、ＰＮＰ  トランジスタＱ１のコレクタおよびＮＰＮ  トランジスタＱ２のベース（ｐ−ｓｕｂ  ）とＧＮＤ  との間には基板抵抗Ｒｓｕｂ１  が存在する。
【００１０】
第２のＥＳＤ  保護回路１２２  は、入力パッドＰＡＤ  とＧＮＤ  との間に第２のＳＣＲ  であるＬＶＴＳＣＲ２  のアノード・カソード間が接続されている。このＬＶＴＳＣＲ２  は、ＰＮＰ  トランジスタＱ３のベース・コレクタ間に並列にＮＰＮ  トランジスタＱ４のコレクタ・ベース間が接続されてなり、上記ＰＮＰ  トランジスタＱ３のエミッタがアノードとなり、上記ＮＰＮ  トランジスタＱ４のエミッタがカソードとなっている。
【００１１】
そして、ＰＮＰ  トランジスタＱ３のベースとＮＰＮ  トランジスタＱ４のエミッタとの間に、ゲート酸化膜が薄く形成されたＮＭＯＳトランジスタＭｎ１  のドレインＤ  ・ソースＳ  間が接続され、そのゲートＧ  はＧＮＤ  に接続されている。
【００１２】
また、ＰＮＰ  トランジスタＱ３のベースおよびＮＰＮ  トランジスタＱ４のコレクタ（Ｎ−Ｗｅｌｌ）とＶＤＤ  ノードとの間にはウエル抵抗Ｒｗ３  が存在し、ＮＰＮ  トランジスタＱ４のベース（ＮＭＯＳトランジスタＴＮの基板領域）とＧＮＤ  との間には基板抵抗Ｒｓｕｂ２  が存在する。
【００１３】
図９中に示した第２のＥＳＤ  保護回路１２２  は、入力パッドＰＡＤ  に正極性のサージ電圧が入力した時に、ＬＶＴＳＣＲ２  にスナップバック耐圧以上の電圧が印加されると、スナップバック電流をベース電流としてＬＶＴＳＣＲ２  がオンになってサージ電流をＧＮＤ  に放電することにより、入力回路の入力ゲートを保護するように動作する。
【００１４】
しかし、ＬＶＴＳＣＲ２  に印加されたスナップバック耐圧以上の電圧がＮＭＯＳトランジスタＭｎ１  のゲート耐圧よりも高い場合には、サージ電圧入力により内部回路にダメージを与えるという問題があった。
【００１５】
図１０は、前記非特許文献１に開示されている別のＥＳＤ  保護回路の主要部を示す回路図である。ここでは、ＥＳＤ  保護回路のＳＣＲ  として、ゲート結合テクニックを用いた一層低電圧トリガ可能な横型ＳＣＲ  を用いた例（従来例２）を示している。
【００１６】
図１０において、第１のＥＳＤ  保護回路１５１  は、図９中に示した第１のＥＳＤ  保護回路１２１  と比べて、次の点（１）〜（４）が異なり、その他は同じである。
【００１７】
（１）図９中のＬＶＴＳＣＲ１  に代えて１個のＰＴＬＳＣＲ（ＰＭＯＳ−Ｔｒｉｇｇｅｒｅｄ  ｌａｔｅｒａｌ  ＳＣＲ、ＰＭＯＳトランジスタによるトリガ可能な横型ＳＣＲ  ）が用いられている。
（２）ＶＤＤ  ノードとＰＴＬＳＣＲのゲートノード（ＮＰＮ  トランジスタＱ２）のベースとの間に並列にＰＭＯＳトランジスタＭｐ１  のソース・ドレイン間が接続されている。
（３）ＶＤＤ  ノードとＰＭＯＳトランジスタＭｐ１  のゲートとの間に抵抗素子Ｒｐが接続されている。
（４）ＰＭＯＳトランジスタＭｐ１  のゲートと入力パッドＰＡＤ  との間に容量素子Ｃｐが接続されている。
また、第２のＥＳＤ  保護回路１５２  は、図９中に示した第２のＥＳＤ  保護回路１２２  と比べて、次の点（１）〜（４）が異なり、その他は同じである。
【００１８】
（１）図９中のＬＶＴＳＣＲ２  に代えて１個のＮＴＬＳＣＲ（ＮＭＯＳ−Ｔｒｉｇｇｅｒｅｄ  ｌａｔｅｒａｌ  ＳＣＲ、ＮＭＯＳトランジスタによるトリガ可能な横型ＳＣＲ  ）が用いられている。
（２）ＮＴＬＳＣＲのゲートノード（ＰＮＰ  トランジスタＱ３のベース）とカソード（ＮＰＮ  トランジスタＱ４のエミッタ）の間に並列にＮＭＯＳトランジスタＭｎ１  のドレイン・ソース間が接続されている。
（３）入力パッドＰＡＤ  とＮＭＯＳトランジスタＭｎ１  のゲートとの間に容量素子Ｃｎが接続されている。
（４）ＮＭＯＳトランジスタＭｎ１  のゲートとＧＮＤ  との間に抵抗素子Ｒｎが接続されている。
上記構成において、ＰＴＬＳＣＲを用いた第１のＥＳＤ  保護回路１５１  は、入力パッドＰＡＤ  に負極性のサージ電圧が入力した時に、ＰＭＯＳトランジスタＭｐ１  が過渡的にオンになってＰＴＬＳＣＲにトリガをかける。これにより、サージ電流をＶＤＤ  ノードに吸収し、入力回路の入力ゲートを保護する。この場合、ＰＭＯＳトランジスタＭｐ１  は、抵抗素子Ｒｐと容量素子Ｃｐによる所定時間の遅延後にオフ状態に戻る。
【００１９】
また、ＮＴＬＳＣＲを用いた第２のＥＳＤ  保護回路１５２  は、入力パッドＰＡＤ  に正極性のサージ電圧が入力した時に、ＮＭＯＳトランジスタＭｎ１  が過渡的にオンになってＮＴＬＳＣＲにトリガをかける。これにより、サージ電流をＧＮＤ  に吸収し、入力回路の入力ゲートを保護する。この場合、ＮＭＯＳトランジスタＭｎ１  は、容量素子Ｃｎと抵抗素子Ｒｎによる所定時間の遅延後にオフ状態に戻る。
【００２０】
なお、特許文献１には、多電源ＬＳＩ  において共通放電線に保護素子を取り付ける技術が開示されているが、共通放電線は電源線／接地線とは別に用意する必要があり、サイズ的に不利である。
【００２１】
また、特許文献２には、最大面積を有する回路の接地線と信号線、電源線との間に電流経路を持つように保護素子を配置する技術が開示されている。
【００２２】
【非特許文献１】
”Ａ  Ｇａｔｅ−Ｃｏｕｐｌｅｄ  ＰＴＬＳＣＲ／ＮＴＬＳＣＲ  ＥＳＤ  Ｐｒｏｔｅｃｔｉｏｎ  Ｃｉｒｃｕｉｔ  ｆｏｒ  Ｄｅｅｐ−Ｓｕｂｍｉｃｒｏｎ  Ｌｏｗ−Ｖｏｌｔａｇｅ  ＣＭＯＳ  ＩＣ’ｓ  １”，ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．３２，ＮＯ．１，ＪＡＮＵＡＲＹ  １９９７
【００２３】
【特許文献１】
特開平８−３２１５８６号公報
【００２４】
【特許文献２】
特公平６−５７０５公報
【００２５】
【発明が解決しようとする課題】
上記したように従来のＳＣＲ  を用いたＥＳＤ  保護回路は、ＳＣＲ  が接続されている入力パッドのサージ電圧入力時の過渡的な電位変化を利用してトリガをかけており、必ずしも良好な保護特性が得られないという問題があった。
【００２６】
この問題点を解決するために、本願出願人は、特願２００２−１１８２５３号の「半導体装置」により、低電源電圧化が進んでいるＬＳＩ  にＳＣＲ  を用いたＥＳＤ  保護回路を適用する場合に、低電圧トリガで良好な保護特性を実現し、信頼性を高めることが可能になる半導体装置を提案した。
【００２７】
図１１は、上記提案に係る半導体装置の一例に係るＣＭＯＳ  ＬＳＩにおいてＳＣＲ  を用いたＥＳＤ  保護回路の適用例を示す回路図である。
【００２８】
この半導体装置は、通常動作時に第１の電源電圧が供給される第１の外部端子と、この第１の外部端子から電気的に分離された第２の外部端子および第３の外部端子と、これらの第２の外部端子と第３の外部端子の間にアノード・カソード間が接続され、ＰＮＰ  トランジスタおよびＮＰＮ  トランジスタからなるＥＳＤ  保護用のＳＣＲ  と、第２の外部端子とＮＰＮ  トランジスタのベースとの間にソース・ドレイン間が接続され、ソース・基板領域同士が接続され、ゲートが第１の外部端子に電気的に接続されたＳＣＲ  トリガ用のＰＭＯＳトランジスタとを具備することを特徴とする。
【００２９】
図１２は、図１１中の第１のＥＳＤ  保護回路１０１  を取り出して示す等価回路図である。このＥＳＤ  保護回路１０１  は、ＣＭＯＳ  ＬＳＩの例えば入力回路１０に接続されている入力パッド１５とＧＮＤ  パッド１４との間に接続されており、入力パッド１５とＧＮＤ  との間にアノード・カソード間が接続されたＥＳＤ  保護用のＳＣＲ  を有する。このＳＣＲ  は、ＰＮＰ  トランジスタＱ５のベース・コレクタ間に並列にＮＰＮ  トランジスタＱ６のコレクタ・ベース間が接続されてなり、上記ＰＮＰ  トランジスタＱ５のエミッタがアノードとなり、上記ＮＰＮ  トランジスタＱ６のエミッタがカソードとなっている。上記ＮＰＮトランジスタＱ６のベースとＧＮＤ  との間には基板抵抗Ｒｓｕｂが存在する。
【００３０】
そして、入力パッド１５とＮＰＮ  トランジスタＱ６のベースとの間には、トリガ入力用のＰＭＯＳトランジスタＱＰのソースＳ  ・ドレインＤ  間が接続され、そのゲートＧ  はＶＤＤ１パッド１１に接続されている。このＰＭＯＳトランジスタＱＰの基板領域はソースＳに接続されている。なお、上記ＳＣＲ  の逆電圧印加時に順方向バイアスとなる逆方向電流吸収用のダイオード（図１１中のＤ  ）がＳＣＲ  に並列に接続されている。
【００３１】
上記構成において、サージ電圧の入力が問題となる時、ＶＤＤ１パッド１１は、未だ正規の電源電位ＶＤＤ１が印加されておらず、トリガ入力用のＰＭＯＳトランジスタＱＰのゲートはＧＮＤ  になっている。
【００３２】
したがって、この状態で入力パッド１５に正極性のサージ電圧が入力した時、ＰＭＯＳトランジスタＱＰゲート・ソース間にそのゲート閾値電圧Ｖｔｈｐの絶対値より大きな順方向のバイアスが印加されるとオンになる。
【００３３】
これにより、ＳＣＲ  にトリガがかかり、ＳＣＲ  がオンになってサージ電流をＧＮＤ  に放電し、入力回路１０の入力ゲートを保護する。この場合、ＰＭＯＳトランジスタＱＰのゲート閾値電圧Ｖｔｈｐの絶対値は小さいので、低電圧トリガによるＳＣＲ  の起動が可能になる。
【００３４】
図１３は、図１１中のＳＣＲ  の電圧・電流特性を概略的に示す特性図である。
【００３５】
この特性は、ＳＣＲ  のホールド電圧以上の領域で、ＳＣＲ  の耐圧以下の低いトリガ電圧が入力することにより、ＥＳＤ  電流が流れる様子を示している。
【００３６】
ところで、上記したようなＥＳＤ  保護用のＳＣＲ  とＳＣＲ  トリガ用のＰＭＯＳトランジスタとを有するＥＳＤ  保護回路を、例えば多電源を用いる半導体装置における各電源パッド間・各信号パッド間にそれぞれ内蔵させると、チップ上における多数のＥＳＤ  保護回路によるパターン占有面積が著しく増大し、チップサイズの増大をまねくおそれがある。
【００３７】
本発明は上記の問題点を解決すべくなされたもので、半導体装置に複数のＥＳＤ  保護回路を内蔵する場合でも、チップサイズの増大を抑制しつつ良好な保護特性を実現し、信頼性を高めることが可能になる静電気放電保護回路装置を提供することを目的とする。
【００３８】
【課題を解決するための手段】
本発明の静電気放電保護回路装置は、通常動作時に第１の電源電圧が供給される第１の外部端子と第１の接地端子の間に接続された第１の静電気保護回路と、通常動作時に第２の電源電圧が供給される第２の外部端子と第２の接地端子の間に接続され、第１の静電気保護回路と同様の構成を有する第２の静電気保護回路と、複数の静電気保護回路の各サージ検出出力ノードを相互に接続し、複数の静電気保護回路のうちの任意の静電気保護回路のサージ検出出力を残りの静電気保護回路にトリガ信号として伝達させるトリガ信号線と、第１の接地端子には直接に接続され、第２の接地端子に対しては順方向の向きの寄生ダイオード素子および逆方向の向きの寄生ダイオード素子を並列に介して接続され、複数の静電気保護回路で共通に使用される共通放電線とを具備することを特徴とする。
【００３９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４０】
なお、以下の各実施形態において、複数のパッドは、同一半導体チップ（ＬＳＩ  チップ）上に形成されており、このチップがパッケージングされた場合にはそれぞれ半導体装置の外部接続端子（ピン、バンプ電極など）に接続されるものである。
【００４１】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＳＣＲ  を用いたＥＳＤ  保護回路装置を内蔵したＣＭＯＳ  ＬＳＩの一部を示す回路図である。
【００４２】
図１において、２１１  は通常動作時に第１の電源電位ＶＤＤ１が印加されるＶＤＤ１パッド、２２１  は第１の接地電位ＧＮＤ１が与えられるＧＮＤ１パッドである。２１２  は通常動作時に第２の電源電位ＶＤＤ２（例えば１．５Ｖ  ）が印加されるＶＤＤ２パッド、２２２  は第２の接地電位ＧＮＤ２が与えられるＧＮＤ２パッドである。２１３  は通常動作時に第３の電源電位ＶＤＤ３が印加されるＶＤＤ３パッド、２２３  は第３の接地電位ＧＮＤ３が与えられるＧＮＤ３パッドである。
【００４３】
本例では、ＶＤＤ１として外部電源入力が降圧されたＬＳ用電源電圧（例えば１．５Ｖ  ）が印加され、ＶＤＤ２として外部電源入力が降圧された例えば２．５Ｖが印加され、ＶＤＤ３として外部電源入力である例えば３．３Ｖ（最高電位）が印加される。
【００４４】
ＶＤＤ１パッド２１１  とＧＮＤ１パッド２２１  の間には、メイン内部回路２３および第１のＥＳＤ  保護回路（ＥＳＤ１）３１１  が接続されており、ＶＤＤ２パッド２１２  とＧＮＤ２パッド２２２  の間には、内部回路２４および第２のＥＳＤ  保護回路（ＥＳＤ２）３１２  が接続されており、ＶＤＤ３パッド２１３  とＧＮＤ３パッド２２３  の間には、入出力（Ｉ／Ｏ）  回路２５と通常の出力バッファ回路２６と第３のＥＳＤ  保護回路（ＥＳＤ３）３１３  が接続されている。
【００４５】
そして、ＶＤＤ１パッド２１１  〜ＶＤＤ３パッド２１３  から電気的に分離された信号入出力用のＩ／Ｏ  パッド２７はＩ／Ｏ  回路２５の入出力端に接続されており、上記Ｉ／Ｏ  パッド２７とＧＮＤ３パッド２２３  との間には第４のＥＳＤ  保護回路（ＥＳＤ４）３１４  が接続されている。
【００４６】
また、ＶＤＤ１パッド〜ＶＤＤ３パッドから電気的に分離された出力（ＯＵＴ）  パッド２８は出力バッファ回路２６の出力端に接続されており、出力パッド２８とＧＮＤ３パッド２２３との間には第５のＥＳＤ  保護回路（ＥＳＤ５）３１５  が接続されている。
【００４７】
さらに、最高電位が印加されるＶＤＤ３パッド２１３  と対応するＧＮＤ３パッド２２３  との間に抵抗素子Ｒ  および容量素子Ｃ  の直列接続からなる積分回路２９が接続されている。そして、この積分回路２９の出力ノード（Ｒ  およびＣ  の直列接続ノード）と、第１のＥＳＤ  保護回路３１１  〜第４のＥＳＤ  保護回路３１４  の各トリガ素子のゲートと、第１のＥＳＤ  保護回路３１１  〜第５のＥＳＤ  保護回路３１５  の各サージ検出素子のゲートは、共通トリガバイアス線３０により共通に接続されている。
【００４８】
また、第１のＥＳＤ  保護回路３１１  〜第５のＥＳＤ  保護回路３１５  の各サージ検出出力ノードを相互に接続し、これらの第１のＥＳＤ  保護回路３１１  〜第５のＥＳＤ  保護回路３１５  のうちの任意のサージ検出出力を残りのＥＳＤ  保護回路のトリガ信号として伝達させるトリガ信号線４０が形成されている。
【００４９】
第１のＥＳＤ  保護回路３１１  〜第４のＥＳＤ  保護回路３１４  は、それぞれ電圧クランプ素子とトリガ回路部およびサージ検出回路部を有し、第５のＥＳＤ  保護回路３１５  は、電圧クランプ兼トリガ素子およびサージ検出回路部を有する。
【００５０】
次に、第１のＥＳＤ  保護回路３１１  〜第４のＥＳＤ  保護回路３１４  の構成を詳細に説明する。
【００５１】
電圧クランプ素子として、対応するＶＤＤ１パッド２１１  〜ＶＤＤ３パッド２１３  あるいはＩ／Ｏ  パッド２７とＧＮＤ１パッド２２１  〜ＧＮＤ３パッド２２３  との間にアノード・カソード間が接続され、ＰＮＰ  トランジスタＱＰおよびＮＰＮ  トランジスタＱＮからなるサイリスタＳＣＲ  が用いられている。
【００５２】
トリガ回路部は、ＳＣＲ  トリガ用のＰＭＯＳトランジスタＴＰ１  とＳＣＲ  トリガ用のＮＭＯＳトランジスタＴＮとからなる。上記ＰＭＯＳトランジスタＴＰ１  は、対応するＶＤＤ１パッド２１１  〜ＶＤＤ３パッド２１３  あるいはＩ／Ｏ  パッド２７とＮＰＮ  トランジスタＱＮのベースとの間にソース・ドレイン間が接続され、ソース・基板領域同士が接続され、ゲートが共通トリガバイアス線３０に接続されている。ＳＣＲ  トリガ用のＮＭＯＳトランジスタＴＮは、ＰＮＰ  トランジスタＱＰのベースと対応するＧＮＤ１パッド２２１  〜ＧＮＤ３パッド２２３の間にドレイン・ソース間が接続され、ソース・基板領域同士が接続され、ゲートがトリガ信号線４０に接続されている。
【００５３】
サージ検出回路部は、ソース・基板領域同士が接続されたサージ検出用のＰＭＯＳトランジスタＴＰ２  およびこのＰＭＯＳトランジスタのソース・ドレイン間に対して直列に順方向の向きに接続されたダイオードＤ  とからなる。上記サージ検出用のＰＭＯＳトランジスタＴＰ２  は、対応するＶＤＤ１パッド２１１  〜ＶＤＤ３パッド２１３  あるいはＩ／Ｏパッド２７にソースが接続され、共通トリガバイアス線３０にゲートが続されてており、ダイオードＣ  のカソードはトリガ信号線４０に接続されている。
【００５４】
そして、上記各ＥＳＤ  保護回路３１１  〜３１４  には、それぞれ対応してＳＣＲ  の逆電圧印加時に順方向バイアスとなってＳＣＲ  とは逆向きの電流を流すための逆方向電流吸収用のダイオード３２が、ＳＣＲ  に対して並列に接続されている。
【００５５】
次に、第５のＥＳＤ  保護回路３１５  の構成を説明する。
【００５６】
第５のＥＳＤ  保護回路３１５  においては、電圧クランプ兼トリガ素子は、出力パッド２８とＧＮＤ３パッド２２３  との間にドレイン・ソース間が接続され、ソース・基板領域同士が接続され、ゲートがトリガ信号線４０に接続されたＮＭＯＳトランジスタＴＮからなり、そのゲートはトリガ信号線４０に接続されている。
【００５７】
サージ検出回路部は、対応するＶＤＤ２パッドとトリガ信号線４０との間に挿入され、ソース・基板領域同士が接続されたサージ検出用のＰＭＯＳトランジスタＴＰ２  およびこのＰＭＯＳトランジスタＴＰ２  のソース・ドレイン間に対して直列に順方向の向きに接続されたダイオードＤ  とからなる。上記サージ検出用のＰＭＯＳトランジスタＴＰ２のゲートは共通トリガバイアス線３０に接続されており、上記ダイオードＤ  のカソードはトリガ信号線４０に接続されている。
【００５８】
即ち、第１のＥＳＤ  保護回路ＥＳＤ１〜第５のＥＳＤ  保護回路ＥＳＤ５の各サージ検出用のＰＭＯＳトランジスタＴＰ２  のゲートは共通トリガバイアス線３０に共通に接続されており、各サージ検出回路部のダイオードＤ  のカソード同士がトリガ信号線４０に共通に接続されている。
【００５９】
そして、ＧＮＤ１パッド２２１  には、直接に共通放電線３３が接続されている。この共通放電線３３は、ＧＮＤ２パッド２２２  およびＧＮＤ３パッド２２３  の間にそれぞれ順方向の向きの寄生ダイオード素子３４と逆方向の向きの寄生ダイオード素子３５を並列に介して接続されており、各ＥＳＤ  保護回路ＥＳＤ１〜ＥＳＤ３で共通に使用される。
【００６０】
さらに、装置電源投入時におけるトリガ信号線４０の電位を一定に保持する電位保持回路４１が、トリガ信号線４０とＧＮＤ１パッド２２１  との間に接続されている。この電位保持回路４１は、トリガ信号線４０と共通放電線３３との間に接続された電荷保持用の容量素子４２と、トリガ信号線４０と共通放電線３３との間に接続され、容量素子４２の保持電荷を放電する抵抗素子４３と、トリガ信号線４０と共通放電線３３との間に接続された電圧リミッタ素子とを有する。この電圧リミッタ素子は、それぞれドレイン・ゲート同士が接続（ダイオード接続）され、互いに直列に接続された複数個（本例では２個）のＮＭＯＳトランジスタ４５からなる。なお、上記抵抗素子４３は、装置電源投入時にトリガ信号線４０にトリガ信号が発生することを防止する役割を果たすように、容量素子４２とともに所要の時定数を有する。
【００６１】
次に、図１の回路の動作を説明する。
【００６２】
図１の回路において、各ＥＳＤ  保護回路３１１  〜３１４  におけるＳＣＲ  トリガ用のＰＭＯＳトランジスタＴＰ１  とサージ検出用のＰＭＯＳトランジスタＴＰ２  の各ゲートが接続されるノード（共通トリガバイアス線３０を介して接続されている積分回路２９の出力ノード）は、ＣＭＯＳ  ＬＳＩの通常動作時には最高電位ＶＤＤ３になるが、サージ電圧の入力が問題となる時（例えばＣＭＯＳ  ＬＳＩの使用前）には接地電位になっている。
【００６３】
サージ電圧の入力が問題となる状態において、通常、ＶＤＤ１パッド２１１  〜ＶＤＤ３パッド２１３  、共通トリガバイアス線３０およびトリガ信号線４０は未だ正規の電源電位が印加されておらず、接地電位になっている。
【００６４】
したがって、例えばＩ／Ｏ  パッド２７に正極性のサージ電圧が入力した時には、ＥＳＤ  保護回路３１４  のサージ検出用のＰＭＯＳトランジスタＴＰ２  のゲート・ソース間に、そのゲート閾値電圧Ｖｔｈｐの絶対値より大きな順方向のバイアスが印加されると、ＰＭＯＳトランジスタＴＰ２  がオンになる。これにより、電圧クランプ素子であるサイリスタＳＣＲ  にトリガがかかってオンになり、Ｉ／Ｏ  パッド２７・ＧＮＤ３パッド２２３  間にサージ電流を放電させ、対応して接続されているＩ／Ｏ  回路２５を保護する。
【００６５】
これと同時に、ＥＳＤ  保護回路３１４  によるサージ検出出力がトリガ信号線４０を介して他のＥＳＤ  保護回路３１１  〜３１３  、３１５  のトリガ素子であるＮＭＯＳトランジスタＴＮをオンさせるので、それらの電圧クランプ素子（サイリスタＳＣＲ  ）がオンになって対応する電源系のＶＤＤ３パッド２１３  ・ＧＮＤ３パッド２２３  間および出力パッド２８・ＧＮＤ３パッド２２３  間をそれぞれクランプし、サージ電流が流れる前に低抵抗電流経路を形成し、それぞれの電源系の電源端子・接地端子間に接続されている内部回路を保護する。
【００６６】
また、サージ電圧の入力が問題となる状態において、出力パッド２８に正極性のサージ電圧が入力した時には、ＥＳＤ  保護回路３１５  の電圧クランプ兼トリガ素子であるＮＭＯＳトランジスタＴＮにトリガがかかる。これにより、ＮＭＯＳトランジスタがオンになり、出力パッド２８・ＧＮＤ３パッド２２３  間にサージ電流を放電させ、対応する出力バッファ回路２６を保護する。
【００６７】
これと同時に、ＥＳＤ  保護回路３１５  によるサージ検出出力がトリガ信号線４０を介して他のＥＳＤ  保護回路３１１  〜３１４  のトリガ素子であるＮＭＯＳトランジスタＴＮをオンさ、それらの電圧クランプ素子であるサイリスタＳＣＲ  がオンせるので、対応する電源系の電源端子・接地端子間およびＩ／Ｏ  パッド２７・ＧＮＤ３間をそれぞれクランプし、サージ電流が流れる前に低抵抗電流経路を形成し、それぞれの電源系に対応する電源端子・接地端子間に接続されている内部回路を保護する。
【００６８】
したがって、第１の実施形態の静電気放電保護回路装置によれば、多電源を用いる半導体装置における各電源パッド間・各信号パッド間にそれぞれＥＳＤ  保護回路を内蔵させなくても支障がなく、つまり、原理的に内部電源間や信号間の保護が不要になるので、チップ上における多数のＥＳＤ  保護回路によるパターン占有面積を大幅に削減し、チップサイズを削減することが可能になる。
【００６９】
また、上記したような動作に際して、トリガされたサイリスタＳＣＲ  は、それ自体の正帰還作用によってオン動作が維持されるので、トリガ入力用のＰＭＯＳトランジスタＴＰ１  はサージ入力の印加直後からサイリスタＳＣＲ  がトリガされるまでの短時間だけオンすればよい。しかも、トリガ入力用のＰＭＯＳトランジスタＴＰ１  のゲート閾値電圧Ｖｔｈｐの絶対値は小さいので、低電圧トリガによるサイリスタＳＣＲ  の起動が可能になる。
【００７０】
ところで、サージ入力源として代表的な複数のモデルとサージ入力波形について簡単に説明する。
【００７１】
図２（ａ）に示す人体モデル（ＨＢＭ）の場合には、サージ入力波形は小電流の単発波形である。
【００７２】
図２（ｂ）に示すマシンモデル（ＭＭ）の場合には、サージ入力波形は中電流の両極性の（サージ入力の極性が交互に反転する）振動波形である。
【００７３】
図２（ｃ）に示すパッケージ帯電モデル（ＣＤＭ）の場合には、サージ入力波形は高速大電流の両極性の振動波形である。
【００７４】
図３および図４は、図１の回路のマシンモデル（ＭＭ）での動作を説明するために、一部の回路を取り出してマシンモデル（ＭＭ）での動作波形の一例を示す回路図および波形図である。
【００７５】
図３に示す回路において、ＶＤＤ１パッド２１１  ・ＶＤＤ２パッド２１２  間にマシンモデル（ＭＭ）のサージ電圧入力が印加された場合、正極性のサージ電圧が入力した時にＥＳＤ  保護回路３１１  がオン動作になって正のサージ電流（プラス電流）を図中に示す経路に流し、サージ電圧をクランプするので、それに対応する内部回路２３を保護する。この後、逆極性のサージ電圧がＶＤＤ２パッド、ＶＤＤ３パッド、Ｉ／Ｏ  パッド２７、出力パッド２８のいずれかに入力した時、負のサージ電流（マイナス電流）を図中に示す経路に放電させてサージ電圧をクランプするので、それぞれ対応する内部回路（本例ではＶＤＤ２パッド２１２  ・ＧＮＤ２パッド２２２  間に接続されている内部回路２４を図示している）を保護する。
【００７６】
即ち、第１の実施形態の静電気放電保護回路装置によれば、サージ入力源が人体モデル（ＨＢＭ）の場合に限らず、マシンモデル（ＭＭ）やパッケージ帯電モデル（ＣＤＭ）の場合にも良好な保護特性を実現し、信頼性を高めることが可能になり、極めて効果的である。
【００７７】
なお、第１の実施形態の静電気放電保護回路装置を実際のＬＳＩ  （例えばＡＳＩＣ）に適用する場合には、使用トランジスタの閾値などの調整が必要になるが、トランジスタの閾値やチャネル幅Ｗ／チャネル長Ｌにより任意に変更可能であるので、設計の自由度が高く、有利である。
【００７８】
＜第１の実施形態の変形例＞
第１の実施形態で示した各ＥＳＤ  保護回路は、それを内蔵するＬＳＩ  が応用製品の基板に実装されるまでの間は予め保護動作状態に設定しておくことが望ましい。そこで、上記ＬＳＩ  に外部から供給される外部信号とか、ＬＳＩ  内部の設定等により保護動作状態に設定可能なように構成することが望ましい。このような構成の３つの実施例について以下に説明する。
【００７９】
（実施例１）
図５は、図１に示したＣＭＯＳ  ＬＳＩに対して、外部信号によりＥＳＤ  保護回路を保護動作状態に設定可能にする構成を付加したＣＭＯＳ  ＬＳＩの一部を示す。
【００８０】
図５中、３１ｉ  は複数個設けられたＥＳＤ  保護回路（ＥＳＤ）  のうちの１つを代表的に示している。このＥＳＤ  保護回路３１ｉ  に接続されている共通トリガバイアス線３０（積分回路２９のＲ  の一端）に外部端子５１が接続されており、この外部端子５１および接地線ＧＮＤ  に両端が電気的に接続されたフューズ素子５２がＬＳＩ  内に形成されている。
【００８１】
上記フューズ素子５２がオン状態（初期状態）の場合は、共通トリガバイアス線３０が接地電位であり、ＥＳＤ  保護回路３１ｉ  はオン状態（保護動作状態）に設定される。そして、このＬＳＩ  が応用製品の基板に実装された後、ＬＳＩ  外部から外部端子５１と接地線ＧＮＤ  との間にフューズ溶断電流が供給されてフューズ素子５２がオフ状態にされた状態では、前記した第１の実施形態と同様の動作が可能になる。
【００８２】
（実施例２）
図６は、図１に示したＣＭＯＳ  ＬＳＩに対して、ＬＳＩ  内部の設定によりＥＳＤ  保護回路を保護動作状態に設定可能にする構成を付加したＣＭＯＳ  ＬＳＩの一部を示す。
【００８３】
図６中、３１ｉ  は複数個設けられたＥＳＤ  保護回路（ＥＳＤ）  のうちの１つを代表的に示している。このＥＳＤ  保護回路３１ｉ  に接続されている共通トリガバイアス線３０と任意の接地線ＧＮＤ  との間に電気的に接続されたスイッチ素子（例えばＮＭＯＳＦＥＴ  ）５４がＬＳＩ  内に形成されている。このスイッチ素子５４は、ＬＳＩ  外部あるいはＬＳＩ  内部から供給されるスイッチ制御信号によってオン／オフ状態が制御される。
【００８４】
上記スイッチ素子５４がオン状態に制御されている場合は、共通トリガバイアス線３０が接地電位であり、ＥＳＤ  保護回路３１ｉ  はオン状態（保護動作状態）に設定される。このＬＳＩ  が応用製品の基板に実装された後、スイッチ素子５４がオフ状態に制御された状態では、前記した第１の実施形態と同様の動作が可能になる。
【００８５】
なお、ＬＳＩ  内部の電気的消去／再書き込みが可能な不揮発性メモリセル（ＥＥＰＲＯＭ）等の手段を用いてスイッチ素子５４をスイッチ制御するように構成することも可能である。
【００８６】
（実施例３）
図７は、図１に示したＣＭＯＳ  ＬＳＩに対して、ＬＳＩ  実装時に内蔵のＥＳＤ  保護回路を保護動作状態に設定可能にする構成を付加したＣＭＯＳ  ＬＳＩの一部を示す。
【００８７】
図７中、３１ｉ  は複数個設けられたＥＳＤ  保護回路（ＥＳＤ）  のうちの１つを代表的に示している。このＥＳＤ  保護回路３１ｉ  に接続されている共通トリガバイアス線３０に外部設定端子５５が接続されており、この外部設定端子５５と任意の接地線との間に電気的に接続されたプルダウン用の高抵抗素子５６がＬＳＩ  内に形成されている。
【００８８】
初期状態では、共通トリガバイアス線３０が接地電位であり、ＥＳＤ  保護回路３１ｉはオン状態（保護動作状態）に設定される。このＬＳＩ  が応用製品の基板に実装される時、外部設定端子５５が基板上の電源配線パターンに接続された状態では、共通トリガバイアス線３０が電源電位になるので、前記した第１の実施形態と同様の動作が可能になる。
【００８９】
＜第２の実施形態＞
第１の実施形態では、交流（ＡＣ）的なサージ入力をあるＥＳＤ  保護回路で検出した結果を保持回路で保持した電圧により残りのＥＳＤ  保護回路にトリガをかけるＡＣ的なトリガ方式を用いたが、これに限らず、ＡＣ的なサージ入力をあるＥＳＤ  保護回路で検出した場合の保護回路内部ノードの直流（ＤＣ）電圧により残りのＥＳＤ  保護回路にトリガをかけるＤＣ的なトリガ方式を併用することも可能であり、その一例について以下に説明する。
【００９０】
図８は、本発明の第２の実施形態に係るＣＭＯＳ  ＬＳＩであって、図１に示した第１の実施形態に係るＣＭＯＳ  ＬＳＩに対して、ＤＣ的なトリガ方式を併用する構成を付加したＣＭＯＳ  ＬＳＩの一部を示す。
【００９１】
図８において、６１１  は複数個設けられたＥＳＤ  保護回路（ＥＳＤ）  のうちで電圧クランプ素子としてＳＣＲ  を用いるＥＳＤ  保護回路の１つを代表的に示している。このＥＳＤ  保護回路６１１  は、第１の実施形態における各ＥＳＤ  保護回路３１１  〜３１４  と比べて、ＳＣＲ  トリガ用のＮＭＯＳトランジスタＴＮに対応して並列に接続された別の直流トリガ用のＮＭＯＳトランジスタＴＮ２  が付加されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００９２】
６１５  は複数個設けられたＥＳＤ  保護回路（ＥＳＤ）  のうちで電圧クランプ兼トリガ素子ＴＮを用いるＥＳＤ  保護回路の１つを代表的に示している。このＥＳＤ  保護回路６１５は、第１の実施形態における各ＥＳＤ  保護回路３１５  と比べて、トリガ素子ＴＮに並列に接続された別の直流トリガ用のＮＭＯＳトランジスタＴＮ２  が付加されている点が異なり、その他は同じであるので図１中と同一符号を付している。
【００９３】
電圧クランプ素子としてＳＣＲ  を用いるＥＳＤ  保護回路６１１  は、サージ検出時にＳＣＲ  のＮＰＮ  トランジスタＱＮのベース電位が上昇する点に着目し、上記ＳＣＲ  のＮＰＮ  トランジスタＱＮのベースと全てのＥＳＤ  保護回路６１１，６１５  の直流トリガ用ＮＭＯＳトランジスタＴＮ２  のゲートとを相互に接続するように直流トリガ線６０を設けている。
【００９４】
上記構成によれば、電圧クランプ素子としてＳＣＲ  を用いる複数のＥＳＤ  保護回路６１１  のうちの任意のＥＳＤ  保護回路によるサージ検出時にそのＳＣＲ  のＮＰＮ  トランジスタＱＮのベース電位（直流電位）が上昇し、この直流電位が直流トリガ線６０を経て残りのＥＳＤ  保護回路６１１，６１５  にトリガ信号として伝達される。
【００９５】
したがって、第１の実施形態におけるトリガ信号線４０を用いたＡＣ的なトリガ動作と上記直流トリガ線６０を用いたＤＣ的なトリガ動作の併用により、ＳＣＲ  に対するトリガ動作が確実に行われるようになり、ＥＳＤ  保護動作が確実に行われる。
【００９６】
【発明の効果】
上述したように本発明の半導体装置によれば、低電源電圧化が進んでいるＬＳＩにＳＣＲ  を用いたＥＳＤ  保護回路を適用する場合に、低電圧トリガで良好な保護特性を実現し、信頼性を高めることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＳＣＲ  を用いたＥＳＤ  保護回路装置を内蔵したＣＭＯＳ  ＬＳＩの一部を示す回路図。
【図２】サージ入力源が人体モデル（ＨＢＭ）、マシンモデル（ＭＭ）、パッケージ帯電モデル（ＣＤＭ）の場合のそれぞれのサージ入力波形の一例を示す図。
【図３】図１の回路のマシンモデル（ＭＭ）での動作を説明するために一部の回路を取り出して示す回路図。
【図４】図３の回路のマシンモデル（ＭＭ）での動作波形の一例を示す波形図。
【図５】図１のＣＭＯＳ  ＬＳＩに対して、外部信号によりＥＳＤ  保護回路を保護動作状態に設定可能にする構成を付加したＣＭＯＳ  ＬＳＩの一部を示す回路図。
【図６】図１のＣＭＯＳ  ＬＳＩに対して、ＬＳＩ  内部の設定によりＥＳＤ  保護回路を保護動作状態に設定可能にする構成を付加したＣＭＯＳ  ＬＳＩの一部を示す回路図。
【図７】図１のＣＭＯＳ  ＬＳＩに対して、ＬＳＩ  実装時にＥＳＤ  保護回路を保護動作状態に設定可能にする構成を付加したＣＭＯＳ  ＬＳＩの一部を示す回路図。
【図８】本発明の第２の実施形態に係るＣＭＯＳ  ＬＳＩとして、第１の実施形態に係るＣＭＯＳ  ＬＳＩに対して、ＤＣ的なトリガ方式を併用する構成を付加したＣＭＯＳ  ＬＳＩの一部を示す回路図。
【図９】ＣＭＯＳ  ＬＳＩの入力回路に接続されたＳＣＲ  を用いたＥＳＤ  保護回路の従来例１を示す等価回路図。
【図１０】ＣＭＯＳ  ＬＳＩの入力回路に接続されたＳＣＲ  を用いたＥＳＤ  保護回路の従来例２を示す等価回路図。
【図１１】現在提案中の半導体装置の一例に係るＣＭＯＳ  ＬＳＩにおいてＳＣＲ  を用いたＥＳＤ  保護回路の適用例を示す回路図。
【図１２】図１１中の第１のＥＳＤ  保護回路を示す等価回路図。
【図１３】図１１中のＳＣＲ  の電圧・電流特性を概略的に示す特性図。
【符号の説明】
２１１  〜２１３  …ＶＤＤ１パッド〜ＶＤＤ３パッド、２２１  〜２２３  …ＧＮＤ１パッド〜ＧＮＤ３パッド、２３…メイン内部回路、２４…内部回路、２５…Ｉ／Ｏ  回路、２６…出力バッファ回路、２７…Ｉ／Ｏ  パッド、２８…ＯＵＴ  パッド、２９…積分回路、３０…共通トリガバイアス線、３１１  〜３１５  …第１のＥＳＤ  保護回路（ＥＳＤ１）〜第５のＥＳＤ  保護回路（ＥＳＤ５）、３２…逆方向電流吸収用のダイオード、３３…共通放電線、３４，３５…寄生ダイオード素子、４０…トリガ信号線、４１…電位保持回路、ＳＣＲ  …サイリスタ（電圧クランプ素子）、ＱＰ…ＳＣＲ  のＰＮＰ  トランジスタ、ＱＮ…ＳＣＲ  のＮＰＮ  トランジスタ、ＴＰ１  …ＳＣＲ  トリガ用のＰＭＯＳトランジスタ、ＴＮ…ＳＣＲ  トリガ用のＮＭＯＳトランジスタ、ＴＰ２  …サージ検出用のＰＭＯＳトランジスタ、Ｄ  …サージ検出用のダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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