(57)【要約】【課題】レイアウト面積を小さくすると共に、位相マージンを向上させたレギュレータ回路を備える半導体装置を提供すること。【解決手段】半導体基板１０上にレギュレータ回路が設けられた半導体装置において、位相補償コンデンサＣ１を分圧抵抗素子ＲＡ、ＲＢ上に平面的に重ねて設けると共に、半導体基板１０に近い方のポリシリコン層１２をノードＮ５と接続し、ノード５と分圧抵抗素子ＲＡ、ＲＢとの間に容量を寄生させる。また、位相補償コンデンサＣ１を分圧抵抗素子ＲＡ上のみに平面的に重ねて設けて、ノードＮ５と分圧抵抗素子ＲＡとの間のみに容量を寄生させる。また、位相補償コンデンサＣ１を構成するポリシリコン層１２、１４のうち、半導体基板１０に近い方のポリシリコン層１２を分圧抵抗素子ＲＡ、ＲＢとして機能させる。【選択図】　　図３
2004111469.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、
ソース及びドレインのいずれか一方が電源端子に接続され、他方が出力端子に接続され、前記電源端子から入力される入力電圧から特定の出力電圧を前記出力端子に出力するトランジスタと、
接地端子、及び前記トランジスタの出力端子の間に直列接続される第１分圧抵抗素子及び第２分圧抵抗素子からなる分圧抵抗素子と、
基準電圧及び前記分圧抵抗素子により分圧された電圧がそれぞれ反転入力端子及び非反転入力端子から入力され、差動増幅して差動出力端子から前記トランジスタのゲートに出力し、前記トランジスタの出力電圧を制御する差動演算増幅素子と、
電極層間の層間膜で構成され、応答の遅延で生じる位相の遅れを補償する位相補償コンデンサと、
を含んで構成されるレギュレータ回路を備える半導体装置であって、
前記位相補償コンデンサは、前記分圧抵抗素子上に平面的に重ねて設けられると共に、前記半導体基板に近い方の電極層が前記トランジスタの出力端子と接続され、
前記トランジスタの出力端子と、前記分圧抵抗素子と、の間に容量を寄生させる、
ことを特徴とする半導体装置。
【請求項２】
前記位相補償コンデンサは、前記半導体基板に近い方の電極層が前記トランジスタの出力端子と接続されると共に、前記半導体基板に遠い方の電極層が前記差動演算増幅素子の差動出力端子と接続され、前記トランジスタの出力端子及び差動演算増幅素子の出力端子間に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記位相補償コンデンサは、前記半導体基板に近い方の電極層が前記トランジスタの出力端子と接続されると共に、前記半導体基板に遠い方の電極層が前記差動演算増幅素子の非反転入力端子と接続され、前記前記トランジスタの出力端子及び前記差動演算増幅素子の非反転入力端子間に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記位相補償コンデンサは、前記分圧抵抗素子のうち前記トランジスタの出力端子側に接続される第１分圧抵抗素子上のみに平面的に重ねて設けられ、
前記トランジスタの出力端子と、前記第１分圧抵抗素子と、の間のみに容量を寄生させる、
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板上に、
ソース及びドレインのいずれか一方が電源端子に接続され、他方が出力端子に接続され、前記電源端子から入力される入力電圧から特定の出力電圧を前記出力端子に出力するトランジスタと、
接地端子、及び前記トランジスタの出力端子の間に直列接続される第１分圧抵抗素子及び第２分圧抵抗素子からなる分圧抵抗素子と、
基準電圧、及び前記分圧抵抗素子により分圧された電圧がそれぞれ反転入力端子及び非反転入力端子から入力され、差動増幅して差動出力端子から前記トランジスタのゲートに出力し、前記トランジスタの出力電圧を制御する差動演算増幅素子と、
電極層間の層間膜で構成され、応答の遅延で生じる位相の遅れを補償する位相補償コンデンサと、
を含んで構成されるレギュレータ回路を備える半導体装置であって、
前記分圧抵抗素子は、前記位相補償コンデンサの半導体基板に近い方の電極層で構成され、
前記トランジスタの出力端子と、前記分圧抵抗素子と、の間に容量を寄生させる、
ことを特徴とする半導体装置。
【請求項６】
前記分圧抵抗素子は、前記位相補償コンデンサの半導体基板に近い方の電極層で構成され、且つ前記位相補償コンデンサの前記半導体基板に遠い方の電極層が前記分圧抵抗素子うち前記トランジスタの出力端子側に接続される第１分圧抵抗素子上のみに平面的に重ねて設けられ、
前記トランジスタの出力端子と、前記第１分圧抵抗素子と、の間のみに容量を寄生させる、
ことを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に、位相補償を要するレギュレータ回路を備える半導体装置に関する。
【０００２】
【従来の技術】
一般にレギュレータ回路は例えば図１８に示すような回路で構成される。図１８に示すレギュレータ回路は、トランジスタＭＰ０と、２つの分圧抵抗素子ＲＡ（第１分圧抵抗素子）、ＲＢ（第２分圧抵抗素子）と、差動アンプＩ１（差動演算増幅素子）と、位相補償コンデンサと、でレギュレータ回路が構成されている。
【０００３】
トランジスタＭＰ０は、そのソース及びバックバイアスがソース電源ノードＮ１（電源端子）に、ゲートはノードＮ４（差動演算増幅素子の差動出力端子）に、ドレインはレギュレート電圧出力ノードＮ５（トランジスタの出力端子）にそれぞれ接続され、ノードＮ１から入力される入力電圧から特定の出力電圧をノードＮ５に出力する。
【０００４】
分圧抵抗素子ＲＡは、一端がノードＮ３（差動演算増幅素子の非反転入力端子）と接続され、他端がノードＮ５（出力端子）と接続されている。分圧抵抗素子ＲＢは、一端がノードＮ３と接続されており、他端が接地（ＧＲＯＵＮＤ）ノード（接地端子）と接続されている。これら分圧抵抗素子ＲＡ、ＲＢは、ノードＮ５と接地ノードの間に直列接続されている。
【０００５】
差動アンプＩ１は、差動入力がリファレンス電圧入力ノードＮ２（反転入力端子）とノードＮ３（非反転入力端子）に、出力がノードＮ４（差動演算増幅素子の差動出力端子）に接続される。また、差動アンプＩ１の電源はソース電源ノードＮ１（電源端子）に、電流源はソース電流ノードＮ６に接続される。差動アンプＩ１は、基準電圧、及び前記分圧抵抗素子により分圧された電圧がそれぞれノードＮ２及びノードＮ３から入力され、差動増幅してノードＮ４からトランジスタＭＰ０のゲートに出力し、トランジスタＭＰ０の出力電圧を制御する。
【０００６】
位相補償コンデンサＣ１は、ノードＮ４とレギュレート電圧出力ノードＮ５との間に接続されている。
【０００７】
本回路は、ノードＮ１とノードＮ２に電圧が、ノードＮ６に電流が供給されると、動作を開始する。差動アンプＩ１はノードＮ３の電位がノードＮ２よりも低い時はＭＰ０のしきい電圧よりも低い電圧を、ノードＮ３の電位がノードＮ２よりも高い時はＭＰ０のしきい電圧よりも高い電圧を出力し、ＭＰ０のゲートを制御する。差動アンプＩ１、トランジスタＭＰ０、分圧抵抗素子ＲＡはフィードバックループを構成しているので、これにより、やがてノードＮ３はノードＮ２と同じ電位に収束し、ノードＮ５はＲＡとＲＢの抵抗比で決定される一定の電圧が出力されることになる。
【０００８】
位相補償コンデンサＣ１は、本回路の差動アンプＩ１、トランジスタＭＰ０、分圧抵抗素子ＲＡで構成されるフィードバックループでの、各素子における応答の遅延で生じる位相の遅れをまかなうもので、ノードＮ４とノードＮ５の間に設けることにより、ノードＮ４の応答をＮ５にいち早く伝える役割を果たしている。これにより、ＭＰ０での応答の遅れを解消し、発振防止をしている。
【０００９】
しかしながら、図１９に示すように、半導体装置では、分圧抵抗素子ＲＡ，分圧抵抗素子ＲＢ，差動増幅素子Ｉ１，トランジスタＭＰ０，位相補償コンデンサＣ１がそれぞれ独立したレイアウト領域に配置されており、位相補償コンデンサＣ１のレイアウト領域が別途設けられているため、レイアウト面積が大きくなるという問題がある。
【００１０】
このように半導体装置における各素子のレイアウト面積増大を改善する目的として、抵抗素子上に、容量素子（コンデンサ）を平面的に重ねて形成した半導体装置が提案されている（例えば特開平０５−０９０５０２号公報など）。この提案は、ＲＣフィルタ回路を構成する抵抗素子上に、容量素子（コンデンサ）を平面的に重ねて形成し、レイアウト面積の増大を改善し、半導体装置の小チップ化を目的としたものである。
【００１１】
【特許文献１】
特開平０５−０９０５０２号公報
【００１２】
【発明が解決しようとする課題】
一方、半導体装置におけるレキュレータ回路でも、上記と同様の手法で、レイアウト面積の増大を改善させることが考えられるが、このレギュレータ回路の場合、抵抗素子上に平面的に重ねて形成される位相補償コンデンサ（容量素子）の位相マージンの確保が問題になってくる。位相補償コンデンサ（容量素子）の位相マージンが低下してしまうと、レギュレータ回路の位相補償が十分に行なわれず、回路の発振が生じてしまうといった問題が生じてくる。
【００１３】
従って、本発明は、前記従来における諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明の目的は、レイアウト面積を小さくすると共に、位相マージンを向上させたレギュレータ回路を備える半導体装置を提供することである。
【００１４】
【課題を解決するための手段】
上記課題は、以下の手段により解決される。即ち、本発明は、
（１）　半導体基板上に、
ソース及びドレインのいずれか一方が電源端子に接続され、他方が出力端子に接続され、前記電源端子から入力される入力電圧から特定の出力電圧を前記出力端子に出力するトランジスタと、
接地端子、及び前記トランジスタの出力端子の間に直列接続される第１分圧抵抗素子及び第２分圧抵抗素子からなる分圧抵抗素子と、
基準電圧、及び前記分圧抵抗素子により分圧された電圧がそれぞれ反転入力端子及び非反転入力端子から入力され、差動増幅して差動出力端子から前記トランジスタのゲートに出力し、前記トランジスタの出力電圧を制御する差動演算増幅素子と、
電極層を含んで構成され、応答の遅延で生じる位相の遅れを補償する位相補償コンデンサと、
を含んで構成されるレギュレータ回路を備える半導体装置であって、
前記位相補償コンデンサは、前記分圧抵抗素子上に平面的に重ねて設けられると共に、前記半導体基板に近い方の電極層が前記トランジスタの出力端子と接続され、
前記トランジスタの出力端子と、前記分圧抵抗素子と、の間に容量を寄生させる、
ことを特徴とする半導体装置。
【００１５】
（１）に記載の半導体装置によれば、レギュレータ回路において、位相補償コンデンサを分圧抵抗素子上に平面的に重ねて設けると共に、位相補償コンデンサにおける前記半導体基板に近い方の電極層を前記トランジスタの出力端子と接続し、トランジスタの出力端子と、前記分圧抵抗素子と、の間に容量を寄生させることで、位相補償コンデンサとは別途に（若しくは位相補償コンデンサと共に）、この容量がトランジスタの出力端子と、差動演算増幅素子の非反転入力端子とを接続するバイパスコンデンサの役目を果たし、回路の位相を効果的に進ませる。このため、レイアウト面積を小さくできると共に、位相マージンの向上が図れる。
【００１６】
（２）　前記位相補償コンデンサは、前記半導体基板に近い方の電極層が前記トランジスタの出力端子と接続されると共に、前記半導体基板に遠い方の電極層が前記差動演算増幅素子の差動出力端子と接続され、前記トランジスタの出力端子及び差動演算増幅素子の差動出力端子間に設けられていることを特徴とする前記（１）に記載の半導体装置。
【００１７】
（２）に記載の半導体装置によれば、位相補償コンデンサをトランジスタの出力端子及び差動演算増幅素子の差動出力端子間に設けると、当該位相補償コンデンサが差動演算増幅素子の出力応答の遅延で生じる位相の遅れを補償しつつ、別途、トランジスタの出力端子と分圧抵抗素子との間に寄生した容量が、差動演算増幅素子の非反転入力端子とを接続するバイパスコンデンサとして機能し、位相を効果的に進ませる。
【００１８】
（３）前記位相補償コンデンサは、前記半導体基板に近い方の電極層が前記トランジスタの出力端子と接続されると共に、前記半導体基板に遠い方の電極層が前記差動演算増幅素子の非反転入力端子と接続され、前記トランジスタの出力端子及び前記差動演算増幅素子の非反転入力端子間に設けられていることを特徴とする前記（１）に記載の半導体装置。
【００１９】
（３）に記載の半導体装置によれば、位相補償コンデンサをトランジスタの出力端子及び差動演算増幅素子の非反転入力端子間に設けると、当該位相補償コンデンサが分圧抵抗素子に寄生する接合容量よる位相の遅れの影響を低減すると共に、トランジスタの出力端子と分圧抵抗素子との間に寄生した容量も、差動演算増幅素子の非反転入力端子とを接続するバイパスコンデンサとして機能して、分圧抵抗素子に寄生する接合容量よる位相の遅れの影響を低減し、より位相を効果的に進ませる。
【００２０】
（４）前記位相補償コンデンサは、前記分圧抵抗素子のうち前記トランジスタの出力端子側に接続される第１分圧抵抗素子上のみに平面的に重ねて設けられ、前記トランジスタの出力端子と、前記第１分圧抵抗素子と、の間のみに容量を寄生させる、
ことを特徴とする前記（１）に記載の半導体装置。
【００２１】
（４）に記載の半導体装置によれば、位相補償コンデンサを分圧抵抗素子のうちトランジスタの出力端子側に接続される第１分圧抵抗素子上のみに平面的に重ねて設けることで、位相を遅らせる原因となる接地端子側に接続される第２分圧抵抗素子との間に容量を寄生させず、位相を進ませるトランジスタの出力端子とトランジスタの出力端子側に接続される第１分圧抵抗素子との間のみに容量を寄生させ、回路の位相をより効果的に進ませる。
【００２２】
（５）半導体基板上に、
ソース及びドレインのいずれか一方が電源端子に接続され、他方が出力端子に接続され、前記電源端子から入力される入力電圧から特定の出力電圧を前記出力端子に出力するトランジスタと、
接地端子、及び前記トランジスタの出力端子の間に直列接続される第１分圧抵抗素子及び第２分圧抵抗素子からなる分圧抵抗素子と、
基準電圧、及び前記分圧抵抗素子により分圧された電圧がそれぞれ反転入力端子及び非反転入力端子から入力され、差動増幅して差動出力端子から前記トランジスタのゲートに出力し、前記トランジスタの出力電圧を制御する差動演算増幅素子と、
電極層間の層間膜で構成され、応答の遅延で生じる位相の遅れを補償する位相補償コンデンサと、
を含んで構成されるレギュレータ回路を備える半導体装置であって、
前記分圧抵抗素子は、前記位相補償コンデンサの半導体基板に近い方の電極層で構成され、
前記トランジスタの出力端子と、前記分圧抵抗素子と、の間に容量を寄生させる、
ことを特徴とする半導体装置。
【００２３】
（５）に記載の半導体装置によれば、位相補償コンデンサの構成電極層のうち、半導体基板に近い方の電極層を分圧抵抗素子として機能させると、コンデンサ構成電極層間の層間膜が薄いので、トランジスタの出力端子と分圧抵抗素子との間に寄生する容量は非常に大きくなり、位相マージンをより向上できると共に、位相補償コンデンサ（分圧抵抗素子）のレイアウト面積が大幅に縮小され、回路のレイアウト面積がより効果的に小さくできる。
【００２４】
（６）　前記分圧抵抗素子は、前記位相補償コンデンサの半導体基板に近い方の電極層で構成され、且つ前記位相補償コンデンサの前記半導体基板に遠い方の電極層が前記分圧抵抗素子うち前記トランジスタの出力端子側に接続される第１分圧抵抗素子上のみに平面的に重ねて設けられ、
前記トランジスタの出力端子と、前記第１分圧抵抗素子と、の間のみに容量を寄生させる、
ことを特徴とする前記（５）に記載の半導体装置。
【００２５】
（６）に記載の半導体装置によれば、位相補償コンデンサの構成電極層のうち、半導体基板に近い方の電極層を分圧抵抗素子として機能させると共に、半導体基板に遠い方の電極層を分圧抵抗素子うちトランジスタの出力端子側に接続される第１分圧抵抗素子上のみに平面的に重ねて設けることで、位相を遅らせる原因となるトランジスタの出力端子と接地端子側に接続される第２分圧抵抗素子との間に容量を寄生させず、位相を進ませるトランジスタの出力端子とトランジスタの出力端子側に接続される第１分圧抵抗素子との間のみに容量を寄生させ、回路の位相をより効果的に進ませる。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。なお、実質的に同様の機能を有するものには、全図面通して同じ符号を付して説明し、場合によってはその説明を省略することがある。
【００２７】
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体装置におけるレギュレータ回路の回路図である。図２は、第１の実施の形態に係る半導体装置におけるレギュレータ回路のレイアウトイメージ図である。図３は、第１の実施の形態に係る半導体装置におけるレギュレータ回路の部分断面図である。図４は、第１の実施の形態に係る半導体装置におけるレギュレータ回路の部分平面図である。
【００２８】
本実施形態の半導体装置は、図１〜４に示すように、トランジスタＭＰ０と、２つの分圧抵抗素子ＲＡ（第１分圧抵抗素子）、ＲＢ（第２分圧抵抗素子）と、差動アンプＩ１（差動演算増幅素子）と、位相補償コンデンサと、で構成されたレギュレータ回路を備える。
【００２９】
トランジスタＭＰ０は、そのソース及びバックバイアスがソース電源ノードＮ１（電源端子）に、ゲートはノードＮ４（差動演算増幅素子の差動出力端子）に、ドレインはレギュレート電圧出力ノードＮ５（トランジスタの出力端子）にそれぞれ接続され、ノードＮ１から入力される入力電圧から特定の出力電圧をノードＮ５に出力する。
【００３０】
分圧抵抗素子ＲＡは、一端がノードＮ３（差動演算増幅素子の非反転入力端子）と接続され、他端がノードＮ５（トランジスタの出力端子）と接続されている。分圧抵抗素子ＲＢは、一端がノードＮ３と接続されており、他端が接地ノード（接地端子：ＧＮＤ）と接続されている。これら分圧抵抗素子ＲＡ、ＲＢは、ノードＮ５と接地ノードの間に直列接続されている。
【００３１】
差動アンプＩ１は、差動入力がリファレンス電圧入力ノードＮ２（反転入力端子）とノードＮ３（非反転入力端子）に、出力がノードＮ４（差動演算増幅素子の差動出力端子）に接続される。また、差動アンプＩ１の電源はソース電源ノードＮ１（電源端子）に、電流源はソース電流ノードＮ６に接続される。差動アンプＩ１は、基準電圧、及び前記分圧抵抗素子により分圧された電圧がそれぞれノードＮ２及びノードＮ３から入力され、差動増幅してノードＮ４からトランジスタＭＰ０のゲートに出力し、トランジスタＭＰ０の出力電圧を制御する。
【００３２】
位相補償コンデンサＣ１は、ノードＮ４とレギュレート電圧出力ノードＮ５との間に接続されている。
【００３３】
また、図２に示すように、トランジスタＭＰ０及び差動アンプＩ１（差動演算増幅素子）が、それぞれ独立したレイアウト領域に形成される一方で、位相補償コンデンサＣ１は、２つの分圧抵抗素子ＲＡ、ＲＢのレイアウト領域に形成される。このように位相補償コンデンサＣ１は、２つの分圧抵抗素子ＲＡ、ＲＢ上全面にに平面的に重ねて形成されている。
【００３４】
また、図３〜４に示すように、分圧抵抗素子ＲＡ、ＲＢは、半導体基板１０に、比較的にドーパント濃度が薄く高抵抗なＮウェル或いはＰウェルなどの拡散層で屈曲させて構成（パルス波形状に形成）されており、位相補償コンデンサＣ１は、分圧抵抗素子ＲＡ、ＲＢ上全面に平面的に重ねて形成された一対の電極層としてのポリシリコン層１２（１ｐｏｌｙ）、１４（２ｐｏｌｙ）間の層間膜（例えばＮＯ２、ＳｉＯ２等）により構成されている。位相補償コンデンサＣ１は、半導体基板１０に近いポリシリコン層１２がメタル層１６からコンタクト層１８を介してノードＮ５に接続され、半導体基板１０に遠い方のポリシリコン層１４はメタル層１６からコンタクト層１８を介してノードＮ４と接続されている。
【００３５】
なお、これら分圧抵抗素子ＲＡ、ＲＢとしての拡散層上に形成されるポリサイド層は、フィールド酸化膜（例えばＮＯ２、ＳｉＯ２等）を介して形成され、このフィールド酸化膜を厚く形成すれば、トランジスタなどの他の素子が形成されることもなく、分圧抵抗素子及び位相補償コンデンサを独立して機能させることができる。
【００３６】
本実施形態では、位相補償コンデンサＣ１を分圧抵抗素子ＲＡ、ＲＢに平面的に重ねて設けると共に、位相補償コンデンサＣ１における半導体基板１０に近い方のポリシリコン層１２をノードＮ５と接続させ、半導体基板１０に遠い方のポリシリコン層１４をノードＮ４と接続させることで、ノードＮ５と分圧抵抗素子ＲＡ、ＲＢとの間に容量を寄生させる。仮に、位相補償コンデンサＣ１における半導体基板１０に近いポリシリコン層１２をノードＮ４と接続させ、半導体基板１０に遠い方のポリシリコン層１４をノードＮ５と接続させると、ノードＮ４と分圧抵抗素子ＲＡ、ＲＢとの間に容量が寄生するが、この寄生容量は、位相補償コンデンサＣ１の効果を低減させてしまう寄生容量である。このため、本実施形態では、位相補償コンデンサＣ１を分圧抵抗素子ＲＡ、ＲＢに平面的に重ねて設けると共に、ノードＮ５と分圧抵抗素子ＲＡ、ＲＢとの間に容量を寄生させることで、位相補償コンデンサＣ１が差動アンプＩ１の出力応答の遅延で生じる位相の遅れを補償しつつ、別途、ノードＮ５と分圧抵抗素子ＲＡ、ＲＢとの間に寄生する容量がノードＮ５とノードＮ３とを接続するバイパスコンデンサの役目を果たし、回路の位相を進ませる。
【００３７】
このように、本実施形態では、レイアウト面積を小さくできると共に、位相マージンの向上が図れる。しかも、位相マージンの向上がするので、位相補償コンデンサＣ１を従来必要とされた大きさよりも小さく構成することができるので、よりレイアウト面積を小さくすることもできる。
【００３８】
（第２の実施の形態）
図５は、第２の実施の形態に係る半導体装置におけるレギュレータ回路の回路図である。図６は、第２の実施の形態に係る半導体装置におけるレギュレータ回路のレイアウトイメージ図である。図７は、第２の実施の形態に係る半導体装置におけるレギュレータ回路の部分断面図である。図８は、第２の実施の形態に係る半導体装置におけるレギュレータ回路の部分断面図である。
【００３９】
本実施形態の半導体装置は、図５〜８に示すように、第１の実施の形態に係る半導体装置に対し、各素子を、それぞれ独立したレイアウト領域に形成され、新たに位相補償コンデンサＣ２が２つの分圧抵抗素子ＲＡ、ＲＢのレイアウト領域に、分圧抵抗素子ＲＡ、ＲＢと平面的に重ねて形成されている構成である。
【００４０】
また、図７〜８に示すように、位相補償コンデンサＣ２は、分圧抵抗素子ＲＡ、ＲＢ上全面に平面的に重ねて形成された一対の電極層としてのポリシリコン層１２（１ｐｏｌｙ）、１４（２ｐｏｌｙ）間の層間膜（例えばＮＯ２、ＳｉＯ２等）により構成されている。位相補償コンデンサＣ２は、半導体基板１０に近いポリシリコン層１２がメタル層１６からコンタクト層１８を介してノードＮ５に接続され、半導体基板１０に遠い方のポリシリコン層１４はメタル層１６からコンタクト層１８を介してノードＮ３と接続されている。
【００４１】
本実施形態では、位相が遅れる大きな原因の１つである分圧抵抗素子ＲＡ、ＲＢに寄生する接合容量による影響を最小限に抑えるため、位相補償コンデンサＣ２を、ノードＮ５及びノードＮ３間を接続して、分圧抵抗素子ＲＡ、ＲＢ上全面に平面的に重ねて設ける。これにより、当該位相補償コンデンサＣ２が分圧抵抗素子に寄生する接合容量よる位相の遅れの影響を低減すると共に、ノードＮ５と分圧抵抗素子ＲＡ、ＲＢとの間に寄生した容量も、ノードＮ５とノードＮ３とを接続するバイパスコンデンサとして機能し、分圧抵抗素子に寄生する接合容量よる位相の遅れの影響をより低減させ、より位相を効果的に進ませる。
【００４２】
また、本実施形態では、位相補償コンデンサＣ２の容量値によっては、位相補償コンデンサＣ２のみで位相マージンを向上させることが可能となり、当初必要な位相補償コンデンサＣ１の容量値を大幅に減らす、或いは位相補償コンデンサＣ１自体が不要となる場合もある。その結果、位相補償コンデンサＣ１を小さく構成する或いは無くすことができ、レイアウトサイズを減らすことができる効果が得られる。
【００４３】
（第３の実施の形態）
図９は、第３の実施の形態に係る半導体装置におけるレギュレータ回路の部分断面図である。図１０は、第３の実施の形態に係る半導体装置におけるレギュレータ回路の部分平面図である。
【００４４】
本実施形態の半導体装置は、図９〜１０に示すように、第２の実施の形態に係る半導体装置において、位相補償コンデンサＣ２を、分圧抵抗素子ＲＡ、ＲＢのうちノードＮ５側に接続される分圧抵抗素子ＲＡ上のみに平面的に重ねて形成し、ノードＮ５と分圧抵抗素子ＲＡとの間のみに容量を寄生させる構成である。即ち、位相補償コンデンサＣ２を、分圧抵抗素子ＲＢのレイアウト領域に上に形成させず、ノードＮ５と分圧抵抗素子ＲＢとの間には容量を寄生させない構成である。
【００４５】
第２の実施の形態に係る半導体装置では、位相補償コンデンサＣ２を分圧抵抗素子ＲＡ、ＲＢ上全面に平面的に重ねて形成して、ノードＮ５と分圧抵抗素子ＲＡ、ＲＢとの間に容量を寄生させていたが、ノードＮ５と分圧抵抗素子ＲＢとの間に寄生する容量は、ＧＲＯＵＮＤノード（接地ノード）に近くなるに従って、位相を遅らせる原因にもなっている。
【００４６】
そこで、本実施形態では、位相補償コンデンサＣ２を分圧抵抗素子ＲＡ、ＲＢのうちノードＮ５側に接続される分圧抵抗素子ＲＡ上のみに平面的に重ねて設け、位相を遅らせる原因となるＧＲＯＵＮＤノード（接地ノード）側に接続される分圧抵抗素子ＲＢとの間に容量を寄生させず、即ちＧＲＯＵＮＤノードに近い容量を除外し、位相を進ませるノードＮ５と分圧抵抗素子ＲＡとの間のみに容量を寄生させ、回路の位相をより効果的に進ませる。
【００４７】
（第４の実施の形態）
図１１は、第４の実施の形態に係る半導体装置におけるレギュレータ回路の部分断面図である。図１２は、第４の実施の形態に係る半導体装置におけるレギュレータ回路の部分平面図である。図１３は、第４の実施の形態に係る半導体装置におけるレギュレータ回路の部分回路図である。
【００４８】
本実施形態の半導体装置は、図１０〜１２に示すように、第２の実施の形態に係る半導体装置において、位相補償コンデンサＣ２の半導体基板１０に近い方のポリサイド層１２を屈曲させて形成して、分圧抵抗素子ＲＡ、ＲＢを当該ポリシリコン層１２で構成し、ノードＮ５と分圧抵抗ＲＡ、ＲＢの間に容量を寄生させている。このような構成にすると、位相補償コンデンサＣ２（ノードＮ５と分圧抵抗ＲＡ、ＲＢの間に寄生する容量も含む）は、図１３に示すように、分圧抵抗素子ＲＡ、ＲＢがｎ個に分割され、それぞれの分圧抵抗素子ＲＡ、ＲＢ（ＲＡ−１〜ＲＡ−ｎ、ＲＢ−１〜ＲＢ−ｎ）間に対して並列に、毎々設けられる構成となる。
【００４９】
本実施形態では、位相補償コンデンサＣ２を構成するポリシリコン層１２、１４のうち、半導体基板１０に近い方のポリシリコン層１２を分圧抵抗素子ＲＡ、ＲＡとして機能させると、コンデンサを構成するポリシリコン層１２、１４の層間膜が薄いので、ノードＮ５と分圧抵抗素子ＲＡ、ＲＢとの間に寄生する容量は非常に大きくなり、位相マージンをより向上できると共に、位相補償コンデンサＣ２（分圧抵抗素子ＲＡ、ＲＢ）のレイアウト面積が大幅に縮小され、回路のレイアウト面積がより効果的に小さくできる。
【００５０】
また、上記第１〜３の実施の形態に係る半導体装置では、分圧抵抗素子ＲＡ、ＲＢをウェル（Ｗｅｌｌ）で構成していたが、この層は拡散層であり、仕上がり時の広がりの影響から抵抗図形幅及び間隔を広くする必要がある。そのため、分圧抵抗ＲＡ，ＲＢの面積が多くなってしまう。
【００５１】
これに対して本実施形態では、分圧抵抗素子ＲＡ、ＲＢをポリシリコン層で構成したことにより、拡散による仕上がり時の広がりを考慮しなくてもよく、各抵抗図形幅及び間隔が、拡散層で構成させる抵抗間隔よりも狭くすることができ、その結果、分圧抵抗素子ＲＡ、ＲＢの面積をより縮小することができる。
【００５２】
また、本実施形態では、ノードＮ５と分圧抵抗ＲＡ、ＲＢの間に寄生する容量（位相補償コンデンサＣ２）は、２つのポリシリコン層１２、１４で構成させていることから、容量値は第２の実施の形態に係る半導体装置において寄生させた容量よりも大きく、位相マージン向上効果の影響も大きくなり、その結果、位相補償コンデンサＣ１のレイアウトサイズを大幅に縮小、或いは無くすことができる。
【００５３】
（第５の実施の形態）
図１４は、第５の実施の形態に係る半導体装置におけるレギュレータ回路の部分断面図である。図１５は、第５の実施の形態に係る半導体装置におけるレギュレータ回路の部分平面図である。図１６は、第５の実施の形態に係る半導体装置におけるレギュレータ回路の部分回路図である。
【００５４】
本実施形態の半導体装置は、図１４〜１５に示すように、第４の実施の形態に係る半導体装置において、位相補償コンデンサＣ２における半導体基板１０に遠い方のポリシリコン層１４を、分圧抵抗素子ＲＡ、ＲＢのうちノードＮ５側に接続される分圧抵抗素子ＲＡ上のみに平面的に重ねて形成し、ノードＮ５と分圧抵抗ＲＡとの間のみに容量を寄生させている構成である。このような構成にすると、位相補償コンデンサＣ２（ノードＮ５と分圧抵抗ＲＡの間に寄生する容量も含む）は、図１６に示すように、分圧抵抗素子ＲＡがｎ個に分割され、それぞれの分圧抵抗素子ＲＡ（ＲＡ−１〜ＲＡ−ｎ）間に対して並列に、毎々設けられる構成となる。
【００５５】
本実施形態では、位相補償コンデンサＣ２を構成するポリシリコン層１２、１４のうち、半導体基板１０に近い方のポリシリコン層１２を分圧抵抗素子ＲＡ、ＲＢとして機能させると共に、半導体基板１０に遠い方の電極層１４を分圧抵抗素子ＲＡ、ＲＢうちノードＮ５側に接続される分圧抵抗素子ＲＡ上のみに平面的に重ねて設けることで、第３の実施の形態同様に、位相を遅らせる原因となるノードＮ５と接地端子側に接続される分圧抵抗素子ＲＢとの間に容量を寄生させず、位相を進ませるノードＮ５とノードＮ５側に接続される分圧抵抗素子ＲＡとの間のみに容量を寄生させ、回路の位相をより効果的に進ませる。
【００５６】
上記第１〜５の実施の形態に係る半導体装置では、レギュレータ回路の１つの例を使って説明したが、これに限定されず、他のレギュレータ回路でも適用可能である。
【００５７】
上記第１〜５の実施の形態に係る半導体装置では、２つのポリシリコン層間の層間膜によるコンデンサを例に説明したが、多層メタルのメタル層間膜によるコンデンサや、図１７に示すような平面的に近接して形成された２つのメタル層２０間で構成するメタルフリンジング容量にも適用可能である。
【００５８】
上記第３の実施の形態に係る半導体装置では、ポリシリコン層間の層間膜よる位相補償コンデンサＣ２を分圧抵抗素子ＲＡ（分圧抵抗素子ＲＡのレイアウト領域）上のみに構成した例を説明したが、分圧抵抗素子ＲＡと分圧抵抗素子ＲＢのノードＮ３側の一部のレイアウト領域上にも構成可能である。
【００５９】
上記第５の実施の形態に係る半導体装置では、位相補償コンデンサＣ２を構成する半導体基板に遠い方のポリシリコン層（ノードＮ５と接続されたポリシリコン層）を分圧抵抗素子ＲＡ（分圧抵抗素子のレイアウト領域）上のみに構成した例を説明したが、分圧抵抗素子ＲＡと分圧抵抗素子ＲＢのノードＮ３側の一部のレイアウト領域上にも構成可能である。
【００６０】
上記第２の実施の形態に係る半導体装置では、位相補償コンデンサＣ２を構成する半導体基板に遠い方のポリシリコン層をノードＮ５に接続した例を説明したが、ノードＮ３に接続しても適用可能である。
【００６１】
なお、上記何れの実施の形態に係る本発明の半導体装置、及びその製造方法においても、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
【００６２】
【発明の効果】
以上、本発明によれば、レイアウト面積を小さくすると共に、位相マージンを向上させたレギュレータ回路を備える半導体装置を提供することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る半導体装置におけるレギュレータ回路の回路図である
【図２】第１の実施の形態に係る半導体装置におけるレギュレータ回路のレイアウトイメージ図である。
【図３】第１の実施の形態に係る半導体装置におけるレギュレータ回路の部分断面図である。
【図４】第１の実施の形態に係る半導体装置におけるレギュレータ回路の部分平面図である。
【図５】図　第２の実施の形態に係る半導体装置におけるレギュレータ回路の回路図である。
【図６】第２の実施の形態に係る半導体装置におけるレギュレータ回路のレイアウトイメージ図である。
【図７】第２の実施の形態に係る半導体装置におけるレギュレータ回路の部分断面図である。
【図８】第２の実施の形態に係る半導体装置におけるレギュレータ回路の部分断面図である。
【図９】第３の実施の形態に係る半導体装置におけるレギュレータ回路の部分断面図である。
【図１０】第３の実施の形態に係る半導体装置におけるレギュレータ回路の部分平面図である。
【図１１】第４の実施の形態に係る半導体装置におけるレギュレータ回路の部分断面図である。
【図１２】第４の実施の形態に係る半導体装置におけるレギュレータ回路の部分平面図である。
【図１３】第４の実施の形態に係る半導体装置におけるレギュレータ回路の部分回路図である。
【図１４】第５の実施の形態に係る半導体装置におけるレギュレータ回路の部分断面図である。
【図１５】第５の実施の形態に係る半導体装置におけるレギュレータ回路の部分平面図である。
【図１６】第５の実施の形態に係る半導体装置におけるレギュレータ回路の部分回路図である。
【図１７】メタル層間で構成するメタルフリンジング容量の一例を示す平面図である。
【図１８】レギュレーター回路の一例を示す回路図である。
【図１９】従来の半導体装置におけるレギュレータ回路のレイアウトイメージ図である。
【符号の説明】
１０　　半導体基板
１２　　ポリシリコン層
１４　　ポリシリコン層
Ｃ１　　位相補償コンデンサ
Ｃ２　　位相補償コンデンサ
Ｉ１　　差動アンプ
ＭＰ０　　　　　　トランジスタ
ＲＡ　　分圧抵抗素子
ＲＢ　　分圧抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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