(57)【要約】【課題】それぞれの厚みが異なり、かつ、それぞれの表面が同じ高さにある単結晶のシリコン層を、通常のＣＭＯＳプロセスを用いて同一の絶縁体上に形成できるようにした半導体装置の製造方法を提供する。【解決手段】ＢＯＸ層１３上に設けられたＳＯＩ層１５のうち、完全空乏領域の当該ＳＯＩ層１５をエッチングして除去し開口部２５を形成し、次に、この開口部２５内のＢＯＸ層１３上にＳｉＯ２層１９を所定の厚みだけ形成し、さらに、このＳｉＯ２層１９が形成された開口部２５を埋め込むように当該ＳｉＯ２層１９上及びＳＯＩ層１５上にアモルファスシリコン層２１を形成し、その後、このアモルファスシリコン層２１をＭＩＬＣ法またはＬＳＰＥ法により単結晶化する。【選択図】  図４
2004296744.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体上に設けられた単結晶のシリコン層のうち、特定領域の当該シリコン層をエッチングして除去し開口部を形成する工程と、
前記開口部内の前記絶縁体上に絶縁層を所定の厚みだけ形成する工程と、
前記絶縁層が形成された開口部を埋め込むように当該絶縁層上及び前記単結晶のシリコン層上に非晶質のシリコン層を形成する工程と、
前記非晶質のシリコン層をＭＩＬＣ法により単結晶化する工程とを、含むことを特徴とする半導体装置の製造方法。
【請求項２】
絶縁体上に設けられた単結晶のシリコン層のうち、特定領域の当該シリコン層をエッチングして除去し開口部を形成する工程と、
前記開口部内の前記絶縁体上に絶縁層を所定の厚みだけ形成する工程と、
前記絶縁層が形成された開口部を埋め込むように当該絶縁層上及び前記単結晶のシリコン層上に非晶質のシリコン層を形成する工程と、
前記非晶質のシリコン層をＬＳＰＥ法により単結晶化する工程とを、含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記非晶質のシリコン層を単結晶化した後で、前記特定領域のシリコン層に完全空乏型のＭＩＳトランジスタを形成すると共に、前記特定領域以外のシリコン層に部分空乏型のＭＩＳトランジスタを形成する工程を、含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、完全空乏型（Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅｄ）のトランジスタと、部分空乏型（Ｐａｒｔｉａｌｌｙ  Ｄｅｐｌｅｔｅｄ）のトランジスタとを同一ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板上に形成する半導体ＩＣの製造方法に適用して好適な半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、デバイスの低消費電力化や高速化を目的に、バルクシリコンウエーハに代わってＳＯＩウエーハが用いられるようになってきた。ＳＯＩウエーハ（ＳＯＩ基板）とは、半導体ウエーハ（半導体基板）上に絶縁層が設けられ、この絶縁層上に半導体層が設けられた３層構造を有するウエーハ（基板）である。この半導体層、例えば単結晶のシリコン層にＭＯＳトランジスタ等の素子を形成すると、素子間を完全に分離することができる。また、ＭＯＳトランジスタにおけるソース拡散層及びドレイン拡散層（以下で、ソース／ドレイン拡散層という）の容量を低減することができるので、その動作速度を向上させることができる。
【０００３】
このＳＯＩウエーハに形成されるＭＯＳトランジスタには、完全空乏型と部分空乏型とがある。完全空乏型のＭＯＳトランジスタでは、ＳＯＩウエーハ上層のシリコン層が５０［ｎｍ］程度以下と薄く、ソース／ドレイン拡散層に挟まれたボディが全て空乏化されている。完全空乏型のＭＯＳトランジスタは、急峻なサブスレショルド特性が得られ、オフリーク電流を抑制しつつ閥値電圧を低くできるので、低電圧で高速動作できる。
【０００４】
また、部分空乏型のＭＯＳトランジスタでは、ＳＯＩウエーハ上層のシリコン層が１００［ｎｍ］程度以上と厚く、ボディの底部が空乏化されていない。この部分空乏型のＭＯＳトランジスタは、サブスレショルド特性がバルクシリコンウエーハ上に形成されるＭＯＳトランジスタと同程度となり、完全空乏型ほど低消費電力に効果はない。その一方で、この部分空乏型のＭＯＳトランジスタは、完全空乏型と比べて、閾値電圧を高く設定できるため、ＭＯＳトランジスタのスタンバイリーク電流を低く抑えることができる。
【０００５】
そこで、これらの２種類のＭＯＳトランジスタを同一のＳＯＩ基板上に形成し、回路上で組み合わせることによって、スタンバイリーク電流が低く、しかも低電圧で高速動作するＬＳＩを得ることができる。このようなＬＳＩは、携帯用電子機器に使用して極めて好適である。
同一ＳＯＩ基板上に部分空乏型と完全空乏型のＭＯＳトランジスタとを作り分ける方法として、これまでに幾つかの方法が提案されている。以下の▲１▼〜▲３▼は、従来例に係る半導体装置の製造方法である。
【０００６】
▲１▼  特許文献１に記載の［実施の形態１］では、チャネルへのイオン打ち込み条件を２種類に打ち分けて、部分空乏型と完全空乏型のＭＯＳトランジスタを実現している。すなわち、部分空乏型のＭＯＳトランジスタを形成する領域（以下で、部分空乏領域という）には、チャネルのドーバント濃度を高くして、ボディを部分空乏化する。一方、完全空乏型のＭＯＳトランジスタを形成する領域（以下で、完全空乏領域）には、チャネルのドーパント濃度を低くして、ボディを完全空乏化する。
【０００７】
▲２▼  特許文献１の［実施の形態２］では、ＬＯＣＯＳ形成プロセスを応用して、ＳＯＩウエーハ上層のシリコン層に厚い部位と、薄い部位とを作り、シリコン層の厚い部位を部分空乏領域とし、シリコン層の薄い部位を完全空乏領域としている。すなわち、まず始めに、完全空乏領域となるシリコン層上にシリコン窒化膜を形成する。次に、このＳＯＩウエーハを熱酸化して、シリコン窒化膜下から露出したシリコン層に熱酸化膜を形成する。そして、この熱酸膜とシリコン窒化膜とを除去して、完全空乏領域となるシリコン層を薄層化する。
【０００８】
その後、部分空乏領域と完全空乏領域とでそれぞれの表面高さが異なるシリコン層に、部分空乏型のＭＯＳトランジスタと、完全空乏型のＭＯＳトランジスタとを形成する。
▲３▼  特許文献２の［第１の実施形態］では、部分空乏領域のシリコン層と、完全空乏領域のシリコン層の厚みが異なり、かつ、それぞれの表面高さが同じＳＯＩ基板を製造している。
【０００９】
このＳＯＩ基板の製造方法によれば、まず始めに、第１のシリコン基板上に多孔質シリコン層を形成し、この多孔質シリコン層上に単結晶のシリコン層をエピタキシャル成長させて、３層構造の基板を形成する。次に、第１のＬＯＣＯＳ形成プロセスによって、部分空乏領域と完全空乏領域とを隔てるような素子分離層をシリコン層に形成する。さらに、第２のＬＯＣＯＳ形成プロセスによって、部分空乏領域のシリコン層上をシリコン窒化膜で覆い、完全空乏領域のシリコン層に熱酸化膜を厚く形成する。
【００１０】
次に、シリコン窒化膜を除去した後、この３層構造の基板を再度熱酸化してシリコン層の全面に熱酸化膜を形成する。そして、このシリコン層上の熱酸化膜をＣＭＰ等により研磨し、研磨したシリコン層に別途用意した第２のシリコン基板を貼り合わせる。その後、第１のシリコン基板と多孔質シリコン層とをエッチングして除去し、上述のＳＯＩ基板を完成させる。
【００１１】
【特許文献１】
特開平９−１３５０３０号公報
【特許文献２】
特開２００１−１０２４４２号公報
【非特許文献１】
１９９９  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａ１  ＳＯＩ  Ｃｏｎｆｅｒｅｎｃｅ，  ＯＣＴ．１９９９  Ｐ．１１２−Ｐ．１１３
【非特許文献２】
２００２  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａ１  ＳＯＩ  Ｃｏｎｆｅｒｅｎｃｅ，  ２．ＯＣＴ．２００２  Ｐ．２８−Ｐ．２９
【００１２】
【発明が解決しようとする課題】
ところで、従来例に係る半導体装置の製造方法▲１▼によれば、チャネルへのイオン打ち込み条件を２種類に打ち分けて、部分空乏型と完全空乏型のＭＯＳトランジスタを実現していた。このため、部分空乏型と完全空乏型のＭＯＳトランジスタにおいて、チャネルの不純物濃度はそれぞれ一定の範囲内で決まってしまい、ＭＯＳトランジスタの閾値電圧を任意に設定することができないという問題があった。
【００１３】
また、従来例に係る半導体装置の製造方法▲２▼によれば、部分空乏領域のシリコン層と、完全空乏領域のシリコン層とでそれぞれの表面の高さが異なっていた。このため、部分空乏領域と、完全空乏領域のそれぞれのシリコン層上にゲート電極部を形成する際に、両領域のシリコン層上でレジストを同じ厚みに形成することができず、部分空乏型と完全空乏型のＭＯＳトランジスタのそれぞれのゲート長寸法を合わせることが困難であった。
【００１４】
これに対して、従来例に係る半導体装置の製造方法▲３▼によれば、シリコン層の厚みを異ならせて、このシリコン層に部分空乏領域と完全空乏領域とを作り分けていた。また、部分空乏領域と完全空乏領域のそれぞれのシリコン層の表面を、同じ高さに形成していた。従って、この半導体装置の製造方法▲３▼によれば、上述の製造方法▲１▼及び▲２▼と比べて、ＭＯＳトランジスタの閾値電圧を任意に設定することができ、かつ、両方のＭＯＳトランジスタのゲート長寸法を容易に合わせることができた。
【００１５】
しかしながら、この半導体装置の製造方法▲３▼では、多孔質シリコン層の形成や、研磨したシリコン層と第２のシリコン基板との貼り合わせなど、通常のＣＭＯＳプロセスにない特殊な工程が必要であった。このため、この半導体装置の製造方法▲３▼をＣＭＯＳの量産ラインで行うためには、多孔質シリコン層の形成装置や、貼り合わせ装置など、特殊な製造装置を新たに導入する必要があった。
【００１６】
そこで、この発明はこのような問題を解決したものであって、それぞれの厚みが異なり、かつ、それぞれの表面が同じ高さにある単結晶のシリコン層を、通常のＣＭＯＳプロセスを用いて同一の絶縁体上に形成できるようにした半導体装置の製造方法の提供を目的とする。
【００１７】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第１の半導体装置の製造方法は、絶縁体上に設けられた単結晶のシリコン層のうち、特定領域の当該シリコン層をエッチングして除去し開口部を形成する工程と、この開口部内の絶縁体上に絶縁層を所定の厚みだけ形成する工程と、この絶縁層が形成された開口部を埋め込むように当該絶縁層上及び単結晶のシリコン層上に非晶質のシリコン層を形成する工程と、この非晶質のシリコン層をＭＩＬＣ法により単結晶化する工程とを、含むことを特徴とするものである。
【００１８】
また、本発明に係る第２の半導体装置の製造方法は、絶縁体上に設けられた単結晶のシリコン層のうち、特定領域の当該シリコン層をエッチングして除去し開口部を形成する工程と、この開口部内の絶縁体上に絶縁層を所定の厚みだけ形成する工程と、この絶縁層が形成された開口部を埋め込むように当該絶縁層上及び単結晶のシリコン層上に非晶質のシリコン層を形成する工程と、この非晶質のシリコン層をＬＳＰＥ法により単結晶化する工程とを、含むことを特徴とするものである。
【００１９】
ここで、ＭＩＬＣ（Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｌａｔｅｒａｌ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法とは、絶縁膜上に形成した非晶質のシリコン層を、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、フォトリソグラフィ、エッチング、スパッタ、アニール等のプロセスで単結晶化する技術である。また、ＬＳＰＥ（Ｌａｔｅｒａ１  Ｓｏ１１ｄ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）法とは、絶縁膜上に形成した非晶質のシリコン層を、イオン注入とアニール等のプロセスで単結晶化する技術である。
【００２０】
さらに、本発明に係る第３の半導体装置の製造方法は、上記した第１または第２の半導体装置の製造方法において、非晶質のシリコン層を単結晶化した後で、特定領域のシリコン層に完全空乏型のＭＩＳトランジスタを形成すると共に、特定領域以外のシリコン層に部分空乏型のＭＩＳトランジスタを形成する工程を、含むことを特徴とするものである。
【００２１】
本発明に係る第１〜第３の半導体装置の製造方法によれば、特定領域の絶縁体を絶縁層で底上げした状態で非晶質のシリコン層を形成し、この非晶質のシリコン層をＭＩＬＣ法、またはＬＳＰＥ法を応用して単結晶化する。
従って、それぞれの厚みが異なり、かつ、それぞれの表面が同じ高さにある単結晶のシリコン層を、通常のＣＭＯＳプロセスを用いて同一の絶縁体上に形成することができる。
【００２２】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置の製造方法について説明する。
（１）第１実施形態
図１は、本発明の第１実施形態に係る半導体装置１００の構成例を示す断面図である。図１に示すように、この半導体装置１００は、一つの基板１０に部分空乏型のｎＭＯＳトランジスタ３０と、完全空乏型のｎＭＯＳトランジスタ５０を備えている。これらの２種類のｎＭＯＳトランジスタ３０及び５０は、それぞれのソース／ドレイン拡散層や、ゲート電極部を層間絶縁膜７１上に引き出すメタル配線７３等を介して回路上で組み合わされている。この組み合わせにより、半導体装置１００は、スタンバイリーク電流が低く、かつ、低電圧で高速動作が可能となっている。この半導体装置１００は、例えば携帯用電子機器に搭載される。
【００２３】
図２は、基板１０の構成例を示す断面図である。この基板１０は、シリコン基板１１と、このシリコン基板１１上に積層されたシリコン酸化膜からなるＢＯＸ層１３とを有し、このＢＯＸ層１３の上には膜厚の異なる２種類の単結晶シリコン層（以下で、ＳＯＩ層という）１５ａ及び１５ｂが形成されている。また、これらのＳＯＩ層１５ａ及び１５ｂの間には、シリコン酸化膜等からなる素子分離層１７が形成されている。
【００２４】
図２において、ＳＯＩ層１５ａは部分空乏領域であり、その厚みは例えば１００［ｎｍ］程度である。また、ＳＯＩ層１５ｂは完全空乏領域であり、その厚みは例えば５０［ｎｍ］程度である。さらに、これらのＳＯＩ層１５ａ及び１５ｂの表面は、同じ高さになっている。
図３（Ａ）〜図６（Ｃ）は、図１に示した半導体装置１００の製造方法を示す工程図である。次に、この半導体装置１００の製造方法について説明する。
【００２５】
まず始めに、図３（Ａ）に示すように、３層構造のＳＯＩ基板１０´を用意する。このＳＯＩ基板１０´は、シリコン基板１１と、ＢＯＸ層１３と、当該ＢＯＸ層１３上に形成されたＳＯＩ層１５とから構成されている。ここで、ＳＯＩ層１５の厚みは、例えば１００〜２００［ｎｍ］程度である。このようなＳＯＩ基板１０´はＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔ  ＯＸｙｇｅｎ）法、或いは貼り合わせ法などにより作成される。
【００２６】
次に、図３（Ｂ）に示すように、完全空乏領域をＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法等によってシリコン酸化（ＳｉＯ２）層１９で埋める。即ち、まず始めに、ＳＯＩ層１５上に第１のＳｉＯ２膜とシリコン窒化（Ｓｉ３Ｎ４）膜とを順次形成する。次に、完全空乏領域を開口し、他の領域を覆うようなレジストパターンをシリコン窒化膜上に形成する。そして、このレジストパターンをマスクにして、完全空乏領域のＳｉ３Ｎ４膜と、第１のＳｉＯ２膜と、ＳＯＩ層１５を順次エッチングして除去し、溝部を形成する。
【００２７】
次に、レジストパターンをアッシングして除去する。そして、この溝部を埋め込むようにＳｉ３Ｎ４膜上にＳｉＯ２層１９を堆積させる。そして、このＳｉＯ２層１９をＣＭＰで研磨して、完全空乏領域以外のＳＯＩ層１５上に形成したＳｉＯ２層１９と、Ｓｉ３Ｎ４膜と、第１のＳｉＯ２膜を順次除去する。これにより、完全空乏領域の溝部にだけＳｉＯ２層１９を残す。
【００２８】
次に、図３（Ｃ）に示すように、完全空乏領域の溝部に形成したＳｉＯ２層１９をエッチングして薄膜化する。エッチング後のＳｉＯ２層１９の厚みは、例えば５０〜１００［ｎｍ］程度である。このＳｉＯ２層１９のエッチング後の厚みが、部分空乏領域のＳＯＩ層１５ａ（図２参照）と完全空乏領域のＳＯＩ層１５ｂ（図２参照）の厚みの差となる。このＳｉＯ２層１９のエッチングは、例えばフッ酸（ＨＦ）溶液を用いたウエットエッチングで行う。
【００２９】
次に、図４（Ａ）に示すように、ＳｉＯ２層１９上とＳＯＩ層１５上の全面にアモルファスシリコン層２１を、例えば５０〜１００［ｎｍ］程度堆積させる。そして、公知の方法であるＭＩＬＣ法により、このアモルファスシリコン層２１を単結晶化する。このＭＩＬＣ法によるアモルファスシリコン層２１の単結晶化は、以下のようにして行う。
【００３０】
図４（Ｂ）において、まず始めに、アモルファスシリコン層２１上にＬＴＯ（ｌｏｗ  ｔｅｍｐｅｒａｔｕｒｅ  ｏｘｉｄｅ：低温熱酸化）膜２３を、例えば３００〜４００［ｎｍ］程度堆積させる。このＬＴＯ膜２３の堆積はＣＶＤで行う。また、その成膜温度は、例えば４００〜５００［℃］程度である。
次に、アモルファスシリコン層２１のうち単結晶化を行いたい領域の近傍において、アモルファスシリコン層２１上のＬＴＯ膜２３をエッチングして除去する。ここでは、完全空乏領域にあるアモルファスシリコン層２１を単結晶化したいので、完全空乏領域近傍のＬＴＯ膜２３をエッチングして除去し、開口部２５を形成する。この開口部２５の形成は、フォトリソグラフィ工程とエッチング工程で行う。
【００３１】
次に、このＬＴＯ膜２３上と、開口部２５から露出したアモルファスシリコン層２１上にＮｉ膜２７を、例えば３〜５［ｎｍ］程度堆積させる。このＮｉ膜２７の堆積は、例えば真空蒸着法で行う。そして、このＮｉ膜２７を堆積したＳＯＩ基板をＮ２ガス雰囲気の加熱炉内に置き、約５５０［℃］で２０〜３０時間程度加熱処理（アニール）する。これにより、図４（Ｂ）の矢印で示すように、開口部２５の横方向へアモルファスシリコン層２１の単結晶化が進む。
【００３２】
次に、Ｎｉ膜２７とＬＴＯ膜２３をエッチングして除去する。Ｎｉ膜２７の除去は、例えばＨ２ＳＯ４とＨ２Ｏ２の混合液を用いたウエットエッチングで行う。また、ＬＴＯ膜２３の除去は、例えばＨＦ溶液を用いたウエットエッチングで行う。
Ｎｉ膜２７とＬＴＯ膜２３を除去した後、このＳＯＩ基板をＮ２ガス雰囲気の加熱炉内に再び置き、約９００〜１０００［℃］で１〜２時間加熱処理する。これにより、図４（Ｃ）に示すように、完全空乏領域におけるアモルファスシリコン層２１の単結晶化が完結する。
【００３３】
次に、図５（Ａ）に示すように、単結晶化されたシリコンを含むＳＯＩ層１５を熱酸化して犠牲酸化膜２９を形成する。そして、この犠牲酸化膜２９を例えばＨＦ溶液を用いたウエットエッチングで除去する。図５（Ｂ）に示すように、この犠牲酸化により、ＳＯＩ層１５を所望の厚み、例えば１００［ｎｍ］程度の厚みにする。ここで、ＳｉＯ２層１９の厚みが、部分空乏領域と完全空乏領域におけるＳＯＩ層１５の厚みの差となる。従って、ＳｉＯ２層１９の厚みが例えば５０［ｎｍ］程度の場合には、完全空乏領域のＳＯＩ層１５の厚みは、５０［ｎｍ］程度となる。
【００３４】
その後、ＳＴＩ法等によって、部分空乏領域と完全空乏領域との間に、ＳｉＯ２膜等からなる素子分離層１７を形成し、部分空乏領域にＳＯＩ層１５ａを、完全空乏領域にＳＯＩ層１５ｂをそれぞれ作り分ける。これにより、図２に示した基板１０を完成させる。
上述した図３（Ａ）から図５（Ｂ）の工程を順に行って基板１０を完成させた後に、この基板１０に部分空乏型と完全空乏型の２種類のｎＭＯＳトランジスタ３０及び５０を形成する。すなわち、まず始めに、図６（Ａ）において、これらのｎＭ０Ｓトランジスタ３０及び５０の閾値電圧を制御するために、ＳＯＩ層１５ａ及び１５ｂにそれぞれボロン等のｐ型不純物をイオン注入する。このｐ型不純物のイオン注入工程では、ｎＭＯＳトランジスタ３０及び５０のそれぞれに設計された閾値に合わせて、ＳＯＩ層１５ａ及び１５ｂに注入するｐ型不純物のドーズ量や、注入エネルギー等を調整する。
【００３５】
次に、基板１０を熱酸化して、ＳＯＩ層１５ａ及び１５ｂにゲート酸化膜６５を形成する。さらに、このゲート酸化膜６５を形成した基板１０上に、リン等の不純物を含むポリシリコン膜６７を堆積する。そして、このポリシリコン膜６７上にフォトリソグラフィ工程でレジストパターンを形成する。そして、このレジストパターンをマスクに、ポリシリコン膜６７をエッチング工程でパターニングして、図６（Ｂ）に示すゲート電極部３２及び５２を形成する。
【００３６】
上述したように、この半導体装置１００の製造方法では、ＳＯＩ層１５ａ及び１５ｂのそれぞれの表面を同じ高さに揃えているので、ＳＯＩ層１５ａ及び１５ｂ上でレジストを同じ厚みに形成することができる。従って、ゲート電極部３２及び５２を同じ高さに形成することができ、両方のＭＯＳトランジスタ３０及び５０のゲート長寸法を容易に合わせることができる。
【００３７】
次に、このゲート電極部をマスクにして、ＳＯＩ層１５ａ及び１５ｂにリン等のｎ型不純物をイオン注入する。そして、これらのゲート電極部３２及び５２を覆うように基板１０上にＳｉＯ２膜を堆積する。さらに、このＳｉＯ２膜をエッチバックして、図６（Ｃ）に示すように、ゲート電極部３２及び５２の側壁にサイドウォール６９を形成する。続いて、このサイドウォール６９を形成したゲート電極部３２及び５２をマスクにして、ＳＯＩ層１５ａ及び１５ｂにヒ素等のｎ型不純物をイオン注入する。そして、ＳＯＩ層１５ａ及び１５ｂに注入したリンやヒ素等のｎ型不純物を熱拡散する。このようにして、図６（Ｃ）に示すように、ＳＯＩ層１５ａ及び１５ｂに、ＬＤＤ構造のソース／ドレイン拡散層３４及び５４をそれぞれ形成する。
【００３８】
次に、このソース／ドレイン拡散層３４及び５４を形成した基板１０上に、ＳｉＯ２膜等からなる層間絶縁膜をＣＶＤで堆積する。この層間絶縁膜の堆積はＣＶＤで行う。そして、ソース／ドレイン拡散層３４及び５４上と、ゲート電極部３２及び５２上の層間絶縁膜にコンタクトホールを形成する。その後、このコンタクトホールを埋め込むようにメタル配線７３を形成して、半導体装置１００を完成させる。
【００３９】
このように、本発明に係る半導体装置１００の製造方法によれば、完全空乏領域のＢＯＸ層１３をＳｉＯ２層で底上げした状態でアモルファスシリコン層２１を形成し、このアモルファスシリコン層２１をＭＩＬＣ法で単結晶化している。従って、それぞれの厚みが異なり、かつ、それぞれの表面が同じ高さにある単結晶のＳＯＩ層１５ａ及び１５ｂを、通常のＣＭＯＳプロセス用いて同一のＳＯＩ基板１０´に形成することができる。
【００４０】
なお、図５（Ａ）〜（Ｃ）では、ＳＯＩ層１５ａ及び１５ｂにそれぞれｎＭ０Ｓトランジスタ３０及び５０を形成する場合について説明したが、これらのトランジスタはｎＭＯＳに限られることはなく、ｐＭＯＳでも良い。この場合には、ソース／ドレイン拡散層に注入する導電型不純物をｎ型からｐ型に変えれば良い。
（２）第２実施形態
上述の第１実施形態では、図３（Ｂ）に示したように、ＳｉＯ２層１９上とＳＯＩ層１５上の全面に形成したアモルファスシリコン層２１を、ＭＩＬＣ法により単結晶化することで、膜厚の異なる２種類のＳＯＩ層１５ａ及び１５ｂを同一基板１０に形成する場合について説明した。
【００４１】
しかしながら、このアモルファスシリコン層２１を単結晶化する方法は、ＭＩＬＣに限られることはない。アモルファスシリコン層２１の単結晶化は、例えば、公知の方法であるＬＳＰＥ法で行ってもよい。このＬＳＰＥは、ダブルゲート型ＭＯＳトランジスタのゲート電極部を形成する方法として知られたものである。
【００４２】
図７（Ａ）〜（Ｃ）は本発明の第２実施形態に係る半導体装置１００の製造方法を示す工程図である。ここでは、アモルファスシリコン層２１の単結晶化をＬＳＰＥ法で行う場合について説明する。なお、図７（Ａ）において、アモルファスシリコン層２１を形成する工程までは、第１実施形態と同様である。従って、図７（Ａ）〜（Ｃ）において、図１（Ａ）〜図６（Ｃ）と対応する部分には同一符号を付し、その詳細説明を省略する。
【００４３】
図７（Ａ）に示すように、ＳｉＯ２層１９上とＳＯＩ層１５上の全面にアモルファスシリコン層２１を堆積した後、このアモルファスシリコン層２１にシリコン（Ｓｉ）をイオン注入する。このＳｉのドーズ量は、例えば５Ｅ１５［ｃｍ−２］程度である。次に、図７（Ｂ）に示すように、このアモルファスシリコン層２１にゲルマニウム（Ｇｅ）をイオン注入する。このＧｅのドーズ量は、例えば５Ｅ１５［ｃｍ−２］程度である。
【００４４】
その後、このＳｉとＧｅをイオン注入したＳＯＩ基板を例えばＮ２ガス雰囲気の加熱炉内に置き、５００〜６００［℃］で約１０時間加熱処理する。これにより、図７（Ｃ）の矢印で示すように、アモルファスシリコン層２１の単結晶化が横方向に進む。アモルファスシリコン層２１を単結晶化した後の工程は、第１実施形態と同様である。すなわち、図４（Ａ）に示したように、犠牲酸化によりＳＯＩ層１５を所望の厚さにし、その後、素子分離層を形成して基板１０を完成させる。
【００４５】
この第２実施形態に係る半導体装置１００の製造方法によれば、Ｓｉ及びＧｅのイオン注入工程と、５００〜６００［℃］の加熱処理工程により、絶縁層１９上のアモルファスシリコン層２１を単結晶化することができるので、第１実施形態と比べて、半導体装置１００を工程数少なく製造することができる。
この第１、第２実施形態では、ＢＯＸ層１３が本発明の絶縁体に対応し、ＳＯＩ層１５が本発明の単結晶のシリコン層に対応している。また、完全空乏領域が本発明の特定領域に対応し、ＳｉＯ２層１９が本発明の絶縁層に対応している。さらに、アモルファスシリコン層２１が本発明の非晶質のシリコン層に対応している。また、ＭＯＳトランジスタ３０が本発明の部分空乏型のＭＩＳトランジスタに対応し、ＭＯＳトランジスタ５０が本発明の完全空乏型のＭＩＳトランジスタに対応している。
【図面の簡単な説明】
【図１】半導体装置１００の構成例を示す断面図。
【図２】基板１０の構成例を示す断面図。
【図３】第１実施形態に係る半導体装置１００の製造方法（１）を示す図。
【図４】第１実施形態に係る半導体装置１００の製造方法（２）を示す図。
【図５】第１実施形態に係る半導体装置１００の製造方法（３）を示す図。
【図６】第１実施形態に係る半導体装置１００の製造方法（４）を示す図。
【図７】第２実施形態に係る半導体装置１００の製造方法を示す図。
【符号の説明】
１０  基板、１０´  ＳＯＩ基板、１１  シリコン基板、１３  ＢＯＸ層  １５、１５ａ、１５ｂ  ＳＯＩ層、１７  素子分離層、１９  ＳｉＯ２層、２１  アモルファスシリコン層、２３  ＬＴＯ膜、２５  開口部、２７  Ｎｉ膜、２９犠牲酸化膜、３０  ＭＯＳトランジスタ（部分空乏型）、３２、５２  ゲート電極部、３４、５４  ソース／ドレイン拡散層、５０  ＭＯＳトランジスタ（完全空乏型）、６５  ゲート酸化膜、６７  ポリシリコン膜  ６９  サイドウォール、７１  層間絶縁膜、７３  メタル配線、１００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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