(57)【要約】【課題】半導体チップとこの半導体チップから電気的導線を引出すための部材とを有する半導体装置、このような半導体装置に用いられる半導体パッケージ用部材、およびこのような半導体装置の製造方法において、一層の高周波・高速用化を図ること。【解決手段】配線基板と、配線基板上に設けられ、配線基板上の配線と電気的に導通するパッドを有する半導体チップと、配線基板上であって半導体チップの辺に対向する位置に設けられ、受動素子を集積し、かつ受動素子の両端それぞれが外部接続用パッドに接続する構造を有し、かつ外部接続用パッドの少なくとも一方は半導体チップの前記パッドに電気的に導通する配線基板上の配線に電気的に導通している第２の半導体チップとを具備する。【選択図】　　　図６
2004111676.tif 000002
【特許請求の範囲】
【請求項１】
配線基板と、
前記配線基板上に設けられ、前記配線基板上の配線と電気的に導通するパッドを有する半導体チップと、
前記配線基板上であって前記半導体チップの辺に対向する位置に設けられ、受動素子を集積し、かつ前記受動素子の両端それぞれが外部接続用パッドに接続する構造を有し、かつ前記外部接続用パッドの少なくとも一方は前記半導体チップの前記パッドに電気的に導通する前記配線基板上の前記配線に電気的に導通している第２の半導体チップと
を具備することを特徴とする半導体装置。
【請求項２】
前記第２の半導体チップが集積する前記受動素子は、コンデンサ、抵抗器、およびインダクタからなる群より選択された１種または２種以上の素子であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体チップは、前記パッドが前記配線基板上の前記配線と電気的に導通するため、前記配線基板にフリップチップ接続されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記半導体チップは、前記パッドが前記配線基板上の前記配線と電気的に導通するため、前記配線基板の前記配線とのボンディングワイヤでの接続を有することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第２の半導体チップは、前記外部接続用パッドが前記配線基板上の前記配線に電気的に導通するため、前記配線基板にフリップチップ接続されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第２の半導体チップは、前記外部接続用パッドが前記配線基板上の前記配線に電気的に導通するため、前記配線基板の前記配線とのボンディングワイヤでの接続を有することを特徴とする請求項１記載の半導体装置。
【請求項７】
前記半導体チップおよび前記第２の半導体チップは、その厚さがそれぞれ６０μｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第２の半導体チップは、前記配線基板にフリップチップ接続されるため用いられる前記外部接続用パッドのほかに、前記配線基板へのフリップチップ接続に寄与しない外部接続用パッドを有することを特徴とする請求項５記載の半導体装置。
【請求項９】
配線基板と、前記配線基板上に設けられ、前記配線基板上の配線と電気的に導通するパッドを有する半導体チップと、前記配線基板上であって前記半導体チップの辺に対向する位置に設けられ、受動素子を集積し、かつ前記受動素子の両端それぞれが外部接続用パッドに接続する構造を有し、かつ前記外部接続用パッドの少なくとも一方は前記半導体チップの前記パッドに電気的に導通する前記配線基板上の前記配線に電気的に導通している第２の半導体チップとをそれぞれ備え、積層方向に配置された複数の半導体装置部分ユニットと、
前記複数の半導体装置部分ユニットの前記配線基板を貫通しかつ前記配線基板同士を電気的に接続する縦方向配線部と
を具備することを特徴とする半導体装置。
【請求項１０】
前記複数の半導体装置部分ユニットそれぞれの前記第２の半導体チップが集積する前記受動素子は、コンデンサ、抵抗器、およびインダクタからなる群より選択された１種または２種以上の素子であることを特徴とする請求項９記載の半導体装置。
【請求項１１】
半導体チップを実装可能な配線基板と、
前記配線基板上であって前記実装されるべき半導体チップの辺に対向する位置に設けられ、受動素子を集積し、かつ前記受動素子の両端それぞれが外部接続用パッドに接続する構造を有し、かつ前記外部接続用パッドが前記配線基板上の配線に電気的に導通している補助半導体チップと
を具備することを特徴とする半導体パッケージ用部材。
【請求項１２】
前記補助半導体チップが集積する前記受動素子は、コンデンサ、抵抗器、およびインダクタからなる群より選択された１種または２種以上の素子であることを特徴とする請求項１１記載の半導体パッケージ用部材。
【請求項１３】
パッドと配線基板上の配線との電気的導通がされるように前記パッドを有する半導体チップを前記配線基板上に実装する工程と、
前記配線基板上であって前記半導体チップの辺に対向する位置に、受動素子を集積しかつ前記受動素子の両端それぞれが外部接続用パッドに接続する構造を有する第２の半導体チップを、前記外部接続用パッドの少なくとも一方が前記半導体チップの前記パッドに電気的に導通する前記配線基板上の前記配線に電気的に導通するように、実装する工程と
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップとこの半導体チップから電気的導線を引出すための部材とを有する半導体装置、このような半導体装置に用いられる半導体パッケージ用部材、およびこのような半導体装置の製造方法に係り、特に、高周波（高速）回路用として好適な半導体装置、半導体パッケージ用部材、および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
電子機器や通信機器などでは、近年、数ＧＨｚ帯以上というようなさらなる高周波・高速の動作が求められている。電子機器、通信機器で用いられる半導体装置（半導体デバイス）についてこのような周波数帯での動作性能を保証するには、半導体チップ自体の高周波・高速動作性を確保することがもちろん必要であるが、半導体チップに接続されて用いられる受動部品やこれらの接続手法の改善も必要である。
【０００３】
まず、受動部品としてバイパスコンデンサを実装・接続した半導体装置を例に挙げて説明する。図２１は、このような従来の半導体装置の構成例を示す図である。図２１において（ａ）は横方向から見た図であり、（ｂ）は上方向から見た図である。図２１に示すように、この半導体装置は、配線基板３０１上に半導体チップ３０２がフリップチップ実装されたものである。このフリップチップ実装のため、半導体チップ３０２のパッド（図示省略）上には例えば金の突起電極３０３があらかじめ形設される。突起電極３０３は例えばボンディング技術により配線基板３０１上に設けられた実装用のランドに接合される。
【０００４】
なお、符号３０４は、接合部などを大気から遮断し保護する封止樹脂であり、符号３０６は、この半導体装置を他の配線基板などに実装するための半田ボールである。半田ボール３０６は、配線基板３０１上に配された配線（図示省略）およびこれを貫通する配線（図示省略）により半導体チップ３０２の突起電極３０３に電気的に導通している。
【０００５】
また、受動部品としてインダクタ（表面実装用インダクタ）を接続・実装した従来の配線基板の構成例を図２２に示す。図２２に示すように、この例では、配線基板３１１上に、表面実装用の半導体装置３１２（パッケージ品）と、表面実装用のインダクタ３１４とが互いに近接して実装されている。これらの実装は、例えば半田をリフローしてなされる。そして半導体装置３１２とインダクタ３１４とは、配線基板３１１上の配線３１３により電気的に接続されている。
【０００６】
【発明が解決しようとする課題】
図２１に示す半導体装置において、半導体チップ３０２が特に論理集積回路やメモリである場合、入出力や内部でのスイッチングにより電源供給ライン（図示省略）に過渡的な電流が流れる。特に、多数本の入出力が同時にスイッチングする場合や動作速度が高速（高周波）であるときには、過渡的な電流のエネルギは相当に大きくなる。過渡的な電流を生じると、通常、電源供給ラインやグラウンド（図示省略）のパターンが有するインピーダンスにより半導体チップ３０２の近辺で供給電圧の変動が発生し、さらに、これにより半導体チップ３０２自体が誤動作するなど悪影響をもたらす。
【０００７】
そこで、このような悪影響除去のため、図２１に示すように、バイパスコンデンサ３０５が半導体チップ３０２の近傍の電源供給ライン、グラウンド間に設けられ、過渡的な電流の供給源となって上流側の電源供給ライン、グラウンドでの電流変動を抑制している。
【０００８】
バイパスコンデンサ３０５は、電圧変動の上記抑圧理由から明らかなように半導体チップ３０２の電源端子（パッド）、グラウンド端子（パッド）の近くに設けられるほど好ましい（さらに言うと、高周波・高速用の回路では配線パターンなどが単なる導線ではなくインピーダンスをもつので、なおこのようにするのが好ましい。）が、実際には、実装スペースの関係でそのような理想に近くなることはほとんどない。例えば、図２１に示す場合では、バイパスコンデンサ３０５として表面実装タイプのものを用い、これを半導体装置の側の配線基板３０１上に設けてはいるが、その角（四隅）に配置している。
【０００９】
このような配置になるのは、一つの理由として、半導体チップ３０２の入出力部（パッド）の配置ピッチが例えば８０μｍ程度とされ得、これに対応して配線基板３０１上の配線パターンも形成されるところ、バイパスコンデンサ３０５の両端子間隔はせいぜい１ｍｍオーダーであり、このためのバイパスコンデンサ３０５用の配線パターンを形成するにはそれ相当の実装スペースを要するからである。
【００１０】
そこで、バイパスコンデンサ３０５のこのような制限された実装位置で、上記のような悪影響を発生させないためには、電源供給ラインおよびグラウンドのインピーダンスをできる限り小さくするしか実際上方策がない。電源供給ラインおよびグラウンドのインピーダンスを小さくするには、例えば、半導体チップ３０２の電源端子（パッド）、グラウンド端子（パッド）をそれぞれ多数個設け、この多数個に対応する配線パターンを配線基板３０１に形成することを採用し得る。
【００１１】
この場合の不都合として、端子を多数個設けることによる半導体チップ３０２の大型化や、同じ面積により多くの端子を設けることによる、より一層のパッドの狭ピッチ化と配線基板３０１との接続の狭ピッチ化などの必要性の発生がある。したがって、さらなる高周波・高速用として図２１に示すような半導体装置を用いるには限界がある。
【００１２】
また、図２２に示したような基板実装は、例えば、高周波のＶＣＯ（ｖｏｌｔａｇｅ　ｃｏｎｔｒｏｌｌｅｄ　ｏｓｃｉｌｌａｔｏｒ）用回路として用いられるものであるが、次のようなことが言える。なお、ここで半導体装置３１２は例えばＮＭＯＳタイプの集積チップであり、内部で一対のＭＯＳトランジスタを互いにフィードバック結合して非安定マルチバイブレータを構成し、このＭＯＳトランジスタへのソース・ドレイン間電流が、インダクタ３１４を介して外部より供給されているものとする。
【００１３】
このように構成されるＶＣＯをＧＨｚオーダーの高周波帯で用いようとすると、配線パターン３１３やインダクタ３１４における寄生素子の関与が顕著になり、発振出力の品質（位相変調ノイズのレベル）に影響が生じる。これは例えば寄生素子により電磁的な結合や誘導が生じるからである。したがって、やはりさらなる高周波・高速用として図２２に示すような実装基板を用いるのは限界がある。
【００１４】
以上のように、半導体装置と受動部品とを組み合わせて実装し用いる場合には、現状では一層の高周波化を図ろうとするとき問題がある。本発明は、上記した事情を考慮してなされたもので、半導体チップとこの半導体チップから電気的導線を引出すための部材とを有する半導体装置、このような半導体装置に用いられる半導体パッケージ用部材、およびこのような半導体装置の製造方法において、一層の高周波・高速で用いることが可能な半導体装置、半導体パッケージ用部材、および半導体装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係る半導体装置は、配線基板と、前記配線基板上に設けられ、前記配線基板上の配線と電気的に導通するパッドを有する半導体チップと、前記配線基板上であって前記半導体チップの辺に対向する位置に設けられ、受動素子を集積し、かつ前記受動素子の両端それぞれが外部接続用パッドに接続する構造を有し、かつ前記外部接続用パッドの少なくとも一方は前記半導体チップの前記パッドに電気的に導通する前記配線基板上の前記配線に電気的に導通している第２の半導体チップとを具備することを特徴とする。
【００１６】
すなわち、第２の半導体チップには受動素子が集積され、この受動素子の両端それぞれは、外部接続用パッドに接続されている。半導体チップと第２の半導体チップとは、半導体チップであることにおいて共通であり、それらに設けられるパッド（外部接続用パッド）の配置ピッチは、少なくとも同程度のオーダーに揃えることができる。
【００１７】
よって、半導体チップの辺に対向する位置に第２の半導体チップを近接して設けることができる。この結果、第２の半導体チップに集積された受動素子が半導体チップの極めて近傍に位置するので、高周波化に対する阻害要因を除去することが可能である。なお、ここで、上記配線基板には、例えば、ガラスエポキシ樹脂のような樹脂基板やアルミナなどのセラミックス基板を用いることができる。
【００１８】
また、本発明に係る別の半導体装置は、配線基板と、前記配線基板上に設けられ、前記配線基板上の配線と電気的に導通するパッドを有する半導体チップと、前記配線基板上であって前記半導体チップの辺に対向する位置に設けられ、受動素子を集積し、かつ前記受動素子の両端それぞれが外部接続用パッドに接続する構造を有し、かつ前記外部接続用パッドの少なくとも一方は前記半導体チップの前記パッドに電気的に導通する前記配線基板上の前記配線に電気的に導通している第２の半導体チップとをそれぞれ備え、積層方向に配置された複数の半導体装置部分ユニットと、前記複数の半導体装置部分ユニットの前記配線基板を貫通しかつ前記配線基板同士を電気的に接続する縦方向配線部とを具備することを特徴とする。
【００１９】
この半導体装置は、上記の半導体装置を複数積層方向に配置し、それらの半導体装置間の配線を縦方向配線部により行なうものである。なお、このように積層しても以前に増して十分に高さの低い３次元の半導体装置を得ることができる。これは、旧来の表面実装型の受動部品が必要なくなり高さ方向にも縮小されるからである。
【００２０】
また、本発明に係る半導体パッケージ用部材は、半導体チップを実装可能な配線基板と、前記配線基板上であって前記実装されるべき半導体チップの辺に対向する位置に設けられ、受動素子を集積し、かつ前記受動素子の両端それぞれが外部接続用パッドに接続する構造を有し、かつ前記外部接続用パッドが前記配線基板上の配線に電気的に導通している補助半導体チップとを具備することを特徴とする。
【００２１】
この半導体パッケージ用部材は、半導体チップが実装されておらず、受動素子が集積された補助半導体チップだけがあらかじめ配線基板に実装されたものである。半導体チップを実装することにより、パッケージ化された半導体チップとして組立てることが可能である。この場合も、高周波化に対する阻害要因が除去されている。
【００２２】
また、本発明に係る半導体装置の製造方法は、パッドと配線基板上の配線との電気的導通がされるように前記パッドを有する半導体チップを前記配線基板上に実装する工程と、前記配線基板上であって前記半導体チップの辺に対向する位置に、受動素子を集積しかつ前記受動素子の両端それぞれが外部接続用パッドに接続する構造を有する第２の半導体チップを、前記外部接続用パッドの少なくとも一方が前記半導体チップの前記パッドに電気的に導通する前記配線基板上の前記配線に電気的に導通するように、実装する工程とを具備することを特徴とする。
【００２３】
この製造方法は、上記の各半導体装置を製造し得る方法である。なお、半導体チップを実装する工程と第２の半導体チップを実装する工程とは、いずれが先であってもよい。
【００２４】
【発明の実施の形態】
本発明の実施態様として、前記第２の半導体チップが集積する前記受動素子は、コンデンサ、抵抗器、およびインダクタからなる群より選択された１種または２種以上の素子である。コンデンサであれば例えばバイパスコンデンサ、抵抗器であれば例えば反射防止素子、インダクタであれば例えばＶＣＯの負荷素子として利用可能である。これらの受動素子は、半導体チップのパッド間に並列に、または半導体チップのパッドから直列に接続することができる。
【００２５】
なお、バイパスコンデンサは、例えば、タンタルオキサイドを誘電体として用いた縦に積層構造のものを用いることができる。このようなタイプのコンデンサでは、例えば１ｍｍ２当たり１μｍ程度の静電容量を確保することができ、良好な周波数特性を伴って、例えば高速・多ピンの論理素子やメモリとしての半導体チップのバイパスコンデンサとして機能させ得る。これらの態様は、半導体装置部分ユニットを積層した構造の半導体装置、補助半導体チップが実装された半導体パッケージ用部材でもそれぞれ同様である。
【００２６】
また、本発明の実施態様として、前記半導体チップは、前記パッドが前記配線基板上の前記配線と電気的に導通するため、前記配線基板にフリップチップ接続されている。
【００２７】
また、実施態様として、前記半導体チップは、前記パッドが前記配線基板上の前記配線と電気的に導通するため、前記配線基板の前記配線とのボンディングワイヤでの接続を有する。
【００２８】
半導体チップは、配線基板に対してフリップチップ接続でもボンディングワイヤを用いる接続であってもいずれでもよい。半導体チップと第２の半導体チップの配置位置の近接性に影響はない。
【００２９】
また、実施態様として、前記第２の半導体チップは、前記外部接続用パッドが前記配線基板上の前記配線に電気的に導通するため、前記配線基板にフリップチップ接続されている。
【００３０】
また、実施態様として、前記第２の半導体チップは、前記外部接続用パッドが前記配線基板上の前記配線に電気的に導通するため、前記配線基板の前記配線とのボンディングワイヤでの接続を有する。
【００３１】
第２の半導体チップも、配線基板に対してフリップチップ接続でもボンディングワイヤを用いる接続であってもいずれでもよい。半導体チップと第２の半導体チップの配置位置の近接性に影響はない。
【００３２】
また、実施態様として、前記半導体チップおよび前記第２の半導体チップは、その厚さがそれぞれ６０μｍ以下である。半導体チップおよび第２の半導体チップは、通常、数百μｍ程度の厚さがあるが、機械的強度を保ってできるだけ薄くすると６０μｍ以下にすることができる。このような薄さであると、半導体装置としての高さ方向の寸法が小さくなる。特に、３次元に積層するタイプの半導体装置に応用する場合に、全体として薄型の高機能な半導体装置を得ることができる。
【００３３】
また、実施態様として、前記第２の半導体チップは、前記配線基板にフリップチップ接続されるため用いられる前記外部接続用パッドのほかに、前記配線基板へのフリップチップ接続に寄与しない外部接続用パッドを有する。このような第２の半導体チップは汎用品として製造することができる。すなわち、複数の例えばコンデンサを集積しておけば、そのうち必要なもの（コンデンサなどの端子として使用される端子（パッド））だけがフリップチップ接続に用いられる。
【００３４】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１ないし図６は、本発明の一実施形態に係る半導体装置を製造するプロセスを示す図である。各（ａ）は平面図、各（ｂ）および図６は正面図である。これらの図において同一相当の部位には同一番号を付している。
【００３５】
まず、図１に示すように、配線基板１１上に必要な配線パターン１２を形成する。配線パターン１２は、半導体チップをフリップチップ実装するためのランド１２ａと、補助半導体チップ（以下では、コンデンサが集積されたチップであるとして説明する。）をフリップチップ実装するためのランド１２ｂとを含むものとする。なお、配線パターン１２は、この他に、配線基板１１の貫通方向に電気的導通を行なう配線層間接続体（図示省略）にも接続されている。
【００３６】
半導体チップをフリップチップ実装するためのランド１２ａは、半導体チップに形設された突起電極の位置に対応して、この場合には多数が全体として四角形状に配置される。例えばその全体の数は、２００個ないし１０００個程度である。配置ピッチは例えば６０μｍないし１００μｍである。また、配線基板１１の大きさは、例えば１０ｍｍ角ないし２５ｍｍ角である。配線パターン１２の太さは、例えば３０μｍないし５０μｍである。配線基板１１の材質には、すでに述べたようなものを用いることができる。
【００３７】
コンデンサチップをフリップチップ実装するためのランド１２ｂは、半導体チップをフリップチップ実装するためのランド１２ａのごく近く（これらのチップが実装されたときに互いに干渉しないようなごく近い位置に）に配置される。なお、この実施形態では、半導体チップの各辺の少なくとも両端側の２つの端子（パッド）が電源端子とグラウンド端子とである場合を示すが、これ以外の電源端子およびグラウンド端子の配置であってもよい。
【００３８】
次に、図２に示すように、半導体チップ１３を配線基板１１にフリップチップ実装する。半導体チップ１３の大きさは、例えば５ｍｍ角ないし２０ｍｍ角である。半導体チップ１３のフリップチップ実装のため、半導体チップ１３上の端子（パッド）には金の突起電極１４があらかじめ形設されている。突起電極１４の形設は、例えば、ワイヤボンディングツールを用いてパッド上に金線をボンディング接続し、接続の根元近くで金線を切断することにより行なうことができる。
【００３９】
突起電極１４が形設された半導体チップ１３は、配線基板１１上のランド１２ａに位置合わせの上、接合される。例えば、この接合には、半導体チップ１３の背面を加圧・加熱可能なフリップチップボンディングツールを用いて行なうことができる。加圧に際しては超音波を利用してもよい。
【００４０】
次に、図３に示すように、接合部分を大気から遮断し保護するため、配線基板１１と半導体チップ１３との間隙をアンダーフィル樹脂１５により充填する。間隙への充填には、液状のアンダーフィル樹脂１５を用いて毛管現象を利用することができる。充填後、例えば加熱してアンダーフィル樹脂１５を硬化させる。
【００４１】
次に、図４に示すように、半導体チップ１３の各辺に近接してコンデンサチップ１６をフリップチップ実装する。コンデンサチップ１６のフリップチップ実装のため、コンデンサチップ１６上の端子（パッド）には金の突起電極１７があらかじめ形設されている。突起電極１７の形設は、半導体チップ１３への突起電極１４の形設と同様に行なうことができる。
【００４２】
コンデンサチップ１６上への突起電極１７の形設は、すべてのパッドに対して形設しなくてもよい場合も考えられる。すなわち、コンデンサチップ１６としては、多数の２端子コンデンサを集積・形成しておき、それらそれぞれの端子としてパッドを用意しておく。このうち、半導体チップ１３の電源端子、グラウンド端子の配置に対応して、実際にコンデンサとして用いるもののみ突起電極１７を形設するものである。このようにすれば、コンデンサチップ１６は、汎用品として供給・利用することができる。
【００４３】
なお、当然ながら特定の半導体チップ１３に合わせてパッドが用意された専用のコンデンサチップ１６を用いてもよい。また、コンデンサチップ１６は、単一の２端子コンデンサを形成したものでもよいが、この場合そのチップの大きさが、フリップチップ接続に適さないほどに小さくなり過ぎることもあり得る。このような場合は、上記で説明したように単一のコンデンサチップ１６に複数の２端子コンデンサが集積されている形態が、取り扱いの面で有利である。
【００４４】
また、コンデンサチップ１６の高さは、この実施形態では、半導体チップ１３の高さより高いとしている。すなわち、このような条件の下では、半導体チップ１３を先にフリップチップ実装し、後からコンデンサチップ１６のフリップチップ実装を行なうと好都合である。これは、コンデンサチップ１６のフリップチップボンディングツールとして半導体チップ１３用のものを兼用でき、生産設備を廉価に済ませ得るからである。この場合、兼用しても、コンデンサチップ１６をフリップチップ接続する場合に、フリップチップボンディングツールが半導体チップ１３に干渉されることがない。
【００４５】
突起電極１７が形設されたコンデンサチップ１６は、配線基板１１上のランド１２ｂに位置合わせの上、接合される。この接合は、半導体チップ１３のフリップチップ接続と同様の方法で行なうことができる。
【００４６】
次に、図５に示すように、接合部分を大気から遮断し保護するため、配線基板１１とコンデンサチップ１６との間隙をアンダーフィル樹脂１８により充填する。間隙への充填には、液状のアンダーフィル樹脂１８を用いて毛管現象を利用することができる。充填後、例えば加熱してアンダーフィル樹脂１８を硬化させる。
【００４７】
次に、図６に示すように、半導体チップ１３およびコンデンサチップ１６の保護のためこれらを覆うように樹脂モールド１９を例えばトランスファーモールドで形成し、かつ配線基板１１の裏面側に外部接続用の半田ボール２０を取りつける。以上により、本実施形態の半導体装置を得ることができる。
【００４８】
このように、本実施形態の半導体装置では、コンデンサチップ１６にはコンデンサが集積され、このコンデンサの両端それぞれは、外部接続用パッドに接続されている。半導体チップ１３とコンデンサチップ１６とは、半導体チップであることにおいて共通であり、それらに設けられるパッド（外部接続用パッド）の配置ピッチは、少なくとも同程度のオーダーに揃えることができる。よって、半導体チップ１３の辺に対向する位置にコンデンサチップ１６を近接して設けることができる。この結果、コンデンサチップ１６に集積されたコンデンサが半導体チップ１３の極めて近傍でバイパスコンデンサとして機能され得る。
【００４９】
以上より、旧来の表面実装型のコンデンサは必要なくなり、また端子当たりの電流を減らすのみの目的のため半導体チップ１３に多数個の電源端子（パッド）、グラウンド端子（パッド）を設ける必要もない。よって弊害なく高周波用の半導体装置とすることができる。さらに、半導体チップ１３が先にフリップチップ接続されるので、その接続後の状態を確認しやすいなどの効果があり、特に半導体チップ１３が多端子で接続により困難性がある場合に向いている。
【００５０】
なお、上記の説明では、半導体チップ１３下のアンダーフィル樹脂１５の充填を、そのフリップチップ接続後にすぐに行なうようにしているが、コンデンサチップ１６がフリップチップ接続されたあとにまとめてアンダーフィル樹脂１５と同１８の充填を行ない硬化させるようにしてもよい。または、半導体チップ１３下のアンダーフィル樹脂１５の充填のみそのフリップチップ接続後にすぐに行ない、コンデンサチップ１６がフリップチップ接続されたあとにまとめてアンダーフィル樹脂１５と同１８の硬化を行なうようにしてもよい。これらの場合硬化時間の節約になる。
【００５１】
次に、本発明の別の実施形態について図７を参照して説明する。図７は、本発明の別の実施形態に係る半導体装置を説明する平面図である。
【００５２】
図７に示すように、この半導体装置は、配線基板３１に配線パターン３２が設けられ、配線パターン３２が、半導体チップ３３のフリップチップ接続用のランド３２ａと、補助半導体チップ３６のフリップチップ接続用のランド３２ｂとを有する点について上記で述べた実施形態とほぼ同様である。また、配線パターン３２が、この他に、配線基板３１の貫通方向に電気的導通を行なう配線層間接続体（図示省略）にも接続されていることも同様である。
【００５３】
この実施形態では、さらに、配線パターン３２に、半導体チップ３３の端子（パッド）への（からの）配線に素子を直列に挿入させるためのランド４１ａ、４１ｂが存在する。このため、補助半導体チップ３６ａはコンデンサの他に抵抗器を集積しており、補助半導体チップ３６ａが配線基板３１にフリップチップ実装されることにより、この抵抗器がランド４１ａとランド４１ｂとの間に接続される。このような抵抗器は、信号ラインに挿入されて信号を減衰させ反射を防止することができる。半導体チップ３３が論理素子やメモリの場合には有用な構成である。
【００５４】
このように、この実施形態では、補助半導体チップ３６ａに単にコンデンサを集積するだけでなく、他の素子を集積して高機能化したものである。このような高機能化は、半導体チップ３３の種類に応じていろいろと考えられる。例えば、半導体チップ３３がＡ／Ｄ変換機やＤ／Ａ変換器を含んでいるような場合には、入出力される信号にはアナログ信号もあり得る。その場合には、例えばフィルタなどのアナログ信号処理に必要な素子を集積するようにしてもよい。
【００５５】
次に、本発明のさらに別の実施形態について図８を参照して説明する。図８は、本発明のさらに別の実施形態に係る半導体装置を説明する平面図である。この実施形態では、補助半導体チップにインダクタをも集積した場合を説明する。
【００５６】
図８に示すように、この半導体装置は、配線基板３１ａに配線パターン３２が設けられ、配線パターン３２が、半導体チップ３３ａのフリップチップ接続用のランド３２ａと、補助半導体チップ３６のフリップチップ接続用のランド３２ｂとを有する点について上記各実施形態と同様である。また、配線パターン３２が、この他に、配線基板３１ａの貫通方向に電気的導通を行なう配線層間接続体（図示省略）にも接続されていることも同様である。
【００５７】
この実施形態では、さらに、配線パターン３２に、半導体チップ３３ａの端子（パッド）への（からの）配線に受動素子（インダクタ）を直列に挿入させるためのランド４２、４３、４４が存在する。ランド４２、４４間にインダクタが接続され、ランド４３、４４間にもインダクタが接続されるように、補助半導体チップ３６ｂにはコンデンサの他にインダクタが集積されている。補助半導体チップ３６ｂが配線基板３１ａにフリップチップ実装されることによりこの接続状態となるが、ここで、インダクタ側のランド４３と半導体チップ３３ａ側のランド４３ａとの間のパターン配線が極めて短距離で済み（ランド４２についても同）、回路動作上の特長を得ることができる。
【００５８】
これを、以下、図９を参照して説明する。図９は、半導体チップ３３ａと補助半導体チップ３６ｂとの接続関係を回路図として示した一例（図９（ａ））、およびその一部を等価回路として示すもの（図９（ｂ））である。図９（ａ）に示すように、半導体チップ３３ａと補助半導体チップ３６ｂとの接続によりＶＣＯが構成される。
【００５９】
回路としての接続を説明すると、半導体チップ３３ａ内部は、ソース接地のＮＭＯＳトランジスタＱ１、Ｑ２が互いにフィードバック接続され、それらのドレイン側には、カソードコモン接続のダイオードＤ１、Ｄ２の両アノード側が接続されている。さらに、両ドレイン側は、半導体チップ３３ａから外部にも延長され、パターン配線により、補助半導体チップ３６ｂに接続される。
【００６０】
補助半導体チップ３６ｂ内部には、インダクタＬ１、Ｌ２が集積されており、これらの各一端が上記両ドレイン側とそれぞれ接続される。インダクタＬ１、Ｌ２の他端はコモンとされて補助半導体チップ３６ｂの外部に延長され電流源（電圧制御電流源）の一端に接続される。電流源の他端は電源電圧に接続され、かつ電流源は電圧Ｖｉにより制御される。なお、図９（ａ）内に示したＰ４２、Ｐ４３、Ｐ４３ａ、Ｐ４４は、それぞれ図８内の符号４２、４３、４３ａ、４４に対応する。
【００６１】
以上のような接続のＶＣＯでは、動作周波数が高くなるほどインダクタＬ１、Ｌ２が理想的なインダクタクタンスとして機能することが求められる。これを図９（ｂ）を用いて説明する。
【００６２】
図９（ｂ）は、図９（ａ）内に示すインダクタＬ２およびこれに接続されるパターン配線（Ｐ４３側）を等価回路で示すものである（Ｐ４４、Ｐ４３、Ｐ４３ａについては図９（ａ）と同じ。）。図９（ｂ）に示すように、インダクタＬ２には、一般的に寄生素子として直列抵抗Ｒ０および並列容量Ｃ０が存在する。また、Ｐ４３とＰ４３ａとの間のパターン配線には、一般的に直列のインダクタンスＬｐ、直列抵抗Ｒｐ、および並列容量Ｃｐが存在する。これらの寄生素子の影響は、高周波になるほどわずかな値でも問題となる。例えば、電磁的な結合や誘導が生じＶＣＯの発振出力として位相変調ノイズが増大するからである。
【００６３】
図１０は、図９に示した構成のＶＣＯの発振品質を測定した例を示す図である。図１０において、符号５８は、上記実施形態における発振波形のスペクトラム分析結果であり、中心周波数（５ＧＨｚ）付近での位相変調ノイズレベルが相当に小さくなっている。これに対して、符号５９は、インダクタＬ１、Ｌ２として従来の表面実装型インダクタを用いた場合の発振品質を測定した例であり、中心周波数付近での位相変調ノイズレベルが大きいことがわかる。これは、上記説明の寄生素子としての値が相当に大きく電磁的な結合や誘導が生じている結果と考えられる。
【００６４】
以上より、本実施形態では、旧来の表面実装型のインダクタを用いることを排し、代わりに補助半導体チップ３６、３６ｂを用いることにより弊害なく高周波用として好適な半導体装置とすることができる。
【００６５】
図１１は、上記の各実施形態で述べたコンデンサチップ１６、３６、および補助半導体チップ３６ａ、３６ｂの断面構造例を拡大して模式的に示す図である。図１１（ａ）はコンデンサの構造、図１１（ｂ）は抵抗器の構造、図１１（ｃ１）、図１１（ｃ２）は、インダクタの構造である。
【００６６】
図１１（ａ）に示すように、コンデンサは、半導体基板（例えばシリコン基板）１０１上に形成された絶縁層１０２上に存在する。絶縁層１０２上には、下部電極層１０３と上部電極層１０５とに挟まれた高誘電体層１０４のコンデンサ構造が形成される。下部電極層１０３は、高誘電体層１０４を貫通する導電体に接続され、この導電体は表面に存するパッドに電気的に導通する。上部電極層１０５も一部がパッドとして表面に現れる。これらのパッド以外の露出面は絶縁層１０６により覆われ保護されている。
【００６７】
高誘電体層１０４には、例えばタンタルオキサイドを用いることができる。また、下電極層１０３および上部電極層１０５には例えばアルミニウムを、絶縁層１０２には、シリコンオキサイドをそれぞれ用いることができる。このような材料構成により、例えば１ｍｍ２当たり１μＦの静電容量を得ることができる。この容量はバイパスコンデンサとして十分なものである。
【００６８】
また、図１１（ｂ）に示すように、抵抗器も、半導体基板１０１上に形成された絶縁層１０２上に存在する。絶縁層１０２上には抵抗層２０５が形成され、抵抗層２０５の両端は、絶縁層２０４を貫通する導電体に接続され、この導電体は、表面に存する両端電極２０３（パッド）にそれぞれ導通する。このような抵抗器の構成は周知なものである。
【００６９】
また、図１１（ｃ１）、（ｃ２）に示すように、インダクタも半導体基板１０１上に形成された絶縁層１０２上に存在する。絶縁層１０２上には、渦巻き状の導電体２５５が形成され、導電体２５５の両端は、絶縁層２０４を貫通する導電体に接続され、この導電体が表面に存する両端電極２５３（パッド）にそれぞれ導通する。
【００７０】
なお、図１１（ａ）、（ｂ）、（ｃ１）で、符号１７はすでに述べた突起電極であり、補助半導体チップとして上記の各構造が形成され完成した後に、配線基板１１、３１、または３１ａへのフリップチップ接続の際にあらかじめパッド上に形設されるものである。その形設の方法についてはすでに述べた通りである。
【００７１】
次に、本発明のさらに別の実施形態について図１２を参照して説明する。図１２は、本発明のさらに別の実施形態に係る半導体装置を説明する平面図である。
【００７２】
図１２に示すように、この半導体装置は、配線基板１３１に配線パターン１３２が設けられ、配線パターン１３２が、半導体チップ１３３のフリップチップ接続用のランド１３２ａと、コンデンサチップ１３６のフリップチップ接続用のランド１３２ｂとを有する点について上記各実施形態とほぼ同様である。また、配線パターン１３２が、この他に、配線基板３１の貫通方向に電気的導通を行なう配線層間接続体（図示省略）にも接続されていることも同様である。
【００７３】
この実施形態は、さらに、半導体チップ１３３の端子（パッド）の形成パターンがグリッド状のなっている場合に対応するものである。このため、配線基板１３１上の配線パターン１３２は、半導体チップ１３３上の端子（パッド）の形成パターンに対応して設けられている。端子（パッド）がグリッド状に形成された半導体チップ１３３では、パッドの配置効率を向上し半導体チップとして小面積化し得る。なお、グリッドのピッチは、例えば１００μｍないし１５０μｍである。
【００７４】
このような場合でも、配線基板１３１への半導体チップ１３３のフリップチップ接続は、すでに説明した方法と同様に行なうことができる。そして、グリッドを構成する端子（パッド）のうち最外周のものの一部を電源端子、グラウンド端子とすることで、図示するように半導体チップ１３３の辺に対向する位置にコンデンサチップ１３６を設け、コンデンサチップ１３６に集積されたコンデンサを半導体チップ１３３の極めて近傍でバイパスコンデンサとして機能させ得る。グリッドを構成する端子（パッド）のうち最外周でないものが電源端子やグラウンド端子である場合でも、配線パターン１３２を回り込ませるため多少パターンが長くなるがなお良好なバイパスコンデンサとなり得る。
【００７５】
同様に、補助半導体チップ１３６は、コンデンサ、抵抗器、インダクタなどのうちから選択された１種または２種以上の受動素子を集積するものとして、高周波用として好適な半導体装置とすることができる。
【００７６】
次に、本発明のさらに別の実施形態について図１３ないし図１７を参照して説明する。図１３ないし図１７は、本発明のさらに別の実施形態に係る半導体装置を製造するプロセスを示す図である。各（ａ）は平面図、各（ｂ）および図１７は正面図である。これらの図において同一相当の部位には同一番号を付してあり、またすでに説明した部位と同一相当のものにも同一番号を付してある。以下、重複を避けて説明する。
【００７７】
この実施形態は、半導体チップとコンデンサチップとのフリップチップ接続手順を反対にしたものであり、コンデンサチップが先に配線基板に接続される。まず、図１３に示すように、半導体チップが実装されるべき位置の各辺に対向してコンデンサチップ１６ａをフリップチップ実装する。コンデンサチップ１６ａのフリップチップ実装のため、コンデンサチップ１６ａ上の端子（パッド）には金の突起電極１７があらかじめ形設されている。
【００７８】
次に、図１４に示すように、接合部分を大気から遮断し保護するため、配線基板１１とコンデンサチップ１６ａとの間隙をアンダーフィル樹脂１８により充填する。間隙への充填には、液状のアンダーフィル樹脂１８を用いて毛管現象を利用することができる。充填後、例えば加熱してアンダーフィル樹脂１８を硬化させる。
【００７９】
なお、ここで、図１４に示された形態は、半導体パッケージ用部材として用いることができるものである。すなわち、実装（搭載）されるべき半導体チップの品種を交換可能であり、半導体チップの電源端子とグラウンド端子だけその位置を決めておけば、それらの半導体チップに対応して汎用的に使えるからである。
【００８０】
コンデンサチップ１６ａが配線基板１１上にフリップチップ接続されたら、次に、図１５に示すように、半導体チップ１３ａを配線基板１１にフリップチップ実装する。半導体チップ１３ａのフリップチップ実装のため、半導体チップ１３ａ上の端子（パッド）には金の突起電極があらかじめ形設されている。突起電極が形設された半導体チップ１３ａは、配線基板１１上のランドに位置合わせの上、接合される。
【００８１】
次に、図１６に示すように、接合部分を大気から遮断し保護するため、配線基板１１と半導体チップ１３ａとの間隙をアンダーフィル樹脂１５により充填する。間隙への充填には、液状のアンダーフィル樹脂１５を用いて毛管現象を利用することができる。充填後、例えば加熱してアンダーフィル樹脂１５を硬化させる。
【００８２】
この実施形態では、半導体チップ１３ａの高さは、コンデンサチップ１６ａの高さより高いとしている。すなわち、このような条件の下では、コンデンサチップ１６ａを先にフリップチップ実装し、後から半導体チップ１３ａのフリップチップ実装を行なうと好都合である。これは、コンデンサチップ１６ａのフリップチップボンディングツールとして半導体チップ１３ａ用のものを兼用でき、生産設備を廉価に済ませ得るからである。この場合、兼用しても、半導体チップ１３ａをフリップチップ接続する場合に、フリップチップボンディングツールがコンデンサチップ１６ａに干渉されることがない。
【００８３】
なお、半導体チップ１３ａの高さとコンデンサチップ１６ａの高さがほとんど同じ場合には、それぞれ専用のフリップチップボンディングツールを用いれば、いずれを先にフリップチップ接続しても、一方のチップが他方のチップのフリップチップ接続時に干渉しないことは言うまでもない。また専用であればこれらのチップの高さ関係によらず、フリップチップ接続する順序を決めることができる。
【００８４】
アンダーフィル樹脂１５が硬化されたら、次に、図１７に示すように、半導体チップ１３ａおよびコンデンサチップ１６ａの保護のためこれらを覆うように樹脂モールド１９を例えばトランスファーモールドで形成し、かつ配線基板１１の裏面側に外部接続用の半田ボール２０を取りつける。以上により、本実施形態の半導体装置を得ることができる。
【００８５】
この実施形態においても、旧来の表面実装型のコンデンサは必要なくなり、また端子当たりの電流を減らすのみの目的のため半導体チップ１３ａに多数個の電源端子（パッド）、グラウンド端子（パッド）を設ける必要もないので、半導体装置として小型化することが可能になる。また、コンデンサチップ１６ａは、コンデンサのみの集積ではなく、抵抗器やインダクタ（のみ）を集積することもでき、それらの場合にはすでに述べた実施形態と同様にそれぞれ高周波用の半導体装置として好適なものになる。
【００８６】
次に、本発明のさらに別の実施形態について図１８、図１９を参照して説明する。図１８、図１９は、本発明のさらに別の実施形態に係る半導体装置を製造するプロセスを示す図である。図１８（ａ）は平面図、同（ｂ）は正面図、図１９は、図１８の続図であって、正面図である。これらの図において同一相当の部位には同一番号を付してあり、またすでに説明した部位と同一相当のものにも同一番号を付してある。以下、重複を避けて説明する。
【００８７】
この実施形態では、半導体チップ１３ｂおよびコンデンサチップ１６ｂとをそれぞれ、フリップチップ接続ではなくボンディングワイヤにより配線基板５１に電気的に接続する。
【００８８】
すなわち、まず、図１８に示すように、配線基板５１上の所定の位置に半導体チップ１３ｂとコンデンサチップ１６ｂとを機能面を上にして配置・固定する。固定するには、例えば周知の接着樹脂を接着層として用いることができる。
【００８９】
配線基板５１上には、配線パターン５２が形成されており、配線パターン５２は、半導体チップ１３ｂとボンディングワイヤ接続するためのランド５２ａと、補助半導体チップ（コンデンサチップ）１６ｂとボンディングワイヤ接続するためのランド５２ｂとを含む。なお、配線パターン５２は、この他に、配線基板５１の貫通方向に電気的導通を行なう配線層間接続体（図示省略）にも接続されている。
【００９０】
半導体チップ１３ｂ上には、端子（パッド）１３０がその周縁に沿って形成されている。また、コンデンサチップ１６ｂ上には、端子（パッド）１６０が複数形成されている。
【００９１】
次に、図１９（ａ）に示すように、半導体チップ１３ｂ上のパッド１３０と配線基板５１上のランド５２ａとをボンディングワイヤ６３で接続する。また、同様にコンデンサチップ１６ｂ上のパッド１６０と配線基板上のランド５２ｂとをボンディングワイヤ６３で接続する。このようなボンディング接続は、ボンディングツールを用いて周知の方法により行なうことができる。
【００９２】
次に、図１９（ｂ）に示すように、半導体チップ１３ｂおよびコンデンサチップ１６ｂの保護のためこれらを覆うように樹脂モールド５９を例えばトランスファーモールドで形成し、かつ配線基板５１の裏面側に外部接続用の半田ボール２０を取りつける。以上により、本実施形態の半導体装置を得ることができる。
【００９３】
この実施形態の半導体装置でも、コンデンサチップ１６ｂにはコンデンサが集積され、このコンデンサの両端それぞれは、外部接続用パッドに接続されている。半導体チップ１３ｂとコンデンサチップ１６ｂとは、半導体チップであることにおいて共通であり、それらに設けられるパッド（外部接続用パッド）の配置ピッチは、少なくとも同程度のオーダーに揃えることができる。よって、半導体チップ１３ｂの辺に対向する位置にコンデンサチップ１６ｂを近接して設けることができる。この結果、コンデンサチップ１６ｂに集積されたコンデンサが半導体チップ１３ｂの極めて近傍でバイパスコンデンサとして機能され得ることには変わりがない。
【００９４】
したがって、旧来の表面実装型のコンデンサは必要なくなり、また端子当たりの電流を減らすのみの目的のため半導体チップ１３ｂに多数個の電源端子（パッド）、グラウンド端子（パッド）を設ける必要もないので、半導体装置として小型化することが可能になる。また、フリップチップ接続より簡単なワイヤボンディング技術に基づいておりコスト低減が見込める。また、コンデンサチップ１６ｂは、コンデンサのみの集積ではなく、抵抗器やインダクタ（のみ）を集積することもでき、それらの場合にはすでに述べた実施形態と同様にそれぞれ高周波用の半導体装置として好適なものになる。
【００９５】
次に、本発明のさらに別の実施形態について図２０を参照して説明する。図２０は、本発明のさらに別の実施形態に係る半導体装置の構造を示す図であり、図２０（ａ）は分解図、図２０（ｂ）は完成図である。この実施形態では、先に述べた実施形態に係る半導体装置を基礎として３次元に組立て、より高機能・高集積な半導体装置を得るものである。
【００９６】
図２０（ａ）において、符号７１、７１ａの部品は、経た製造工程として図５または図１６に示したものとほぼ同様である。ここでは、３次元に組立てるのに空間利用効率がよいように、半導体チップ１３（１３ａ）とコンデンサチップ１６（１６ａ）の高さをほぼ同じにしている。また、半導体チップ１３（１３ａ）とコンデンサチップ１６（１６ａ）の高さ自体もできるだけ低くするようにしている。
【００９７】
一般には半導体チップの厚さ（高さ）は数百μｍ程度であるが、機械的強度を保ってできるだけ薄くすると、６０μｍ以下（例えば５０μｍ）程度にすることができる。このような薄化は、半導体製造プロセスを終えた半導体ウエハにおいて例えばその裏面を研削することにより行なうことができる。この研削に先立ち機能面のダイシング線に沿って溝を掘っておくと、上記研削によりダイシングも同時に行なえる。
【００９８】
符号７２、７２ａの部品は、スペーサとして機能する基板であり、形状として枠状である。符号７３の部品は、組立てられた半導体基板を別の基板に実装するときにこれに直接対向する基板である。符号７４は、基板７２、７２ａ、７３、および部品７１ａを貫通して設けられた配線層間接続体である。これらの配線層間接続体は、図示するように、それら両面の配線層に電気的に導通されている。
【００９９】
図２０（ａ）に示すように配置された各部品は、図２０（ｂ）に示すように組立てられる。ここで、上記配線層間接続体は、配線層同士の接続により互いに導通を確立する（全体として縦方向配線部となる。）。このような配線層同士の接続は、例えばクリーム半田をあらかじめ配線層の必要な部位に塗布しておきこれをリフローさせることにより行なうことができる。
【０１００】
そして、半田ボール２０を基板７３に取り付け、基板７２、７２ａにより確保された間隙を充填樹脂７５で充填する。これにより、本実施形態に係る半導体装置を得ることができる。ここで、部品７１、７１ａに用いられている配線基板の厚さは例えば５０μｍ程度にすることができる。よって、３次元に組立てられているが全体として極めて薄い半導体装置が得られる。
【０１０１】
なお、ここでは、用いる半導体チップが２層のものを例に挙げて説明したが、数チップ（例えば４層、５層）の積層・組立てが可能である。例えば５層であっても全体で２ｍｍ以下（半田ボール２０を含まず）に組立て得る。この実施形態では、このように３次元の構造を持つ半導体チップにおいて小型化（薄型化）を実現できる。
【０１０２】
【発明の効果】
以上詳述したように、本発明によれば、第２の半導体チップには受動素子が集積され、この受動素子の両端それぞれは、外部接続用パッドに接続されている。半導体チップと第２の半導体チップとは、半導体チップであることにおいて共通であり、それらに設けられるパッド（外部接続用パッド）の配置ピッチは、少なくとも同程度のオーダーに揃えることができる。よって、半導体チップの辺に対向する位置に第２の半導体チップを近接して設けることができ、この結果、第２の半導体チップに集積された受動素子が半導体チップの極めて近傍に位置するので、高周波化に対する阻害要因を除去することが可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置を製造するプロセスを示す図。
【図２】図１の続図であって、本発明の一実施形態に係る半導体装置を製造するプロセスを示す図。
【図３】図２の続図であって、本発明の一実施形態に係る半導体装置を製造するプロセスを示す図。
【図４】図３の続図であって、本発明の一実施形態に係る半導体装置を製造するプロセスを示す図。
【図５】図４の続図であって、本発明の一実施形態に係る半導体装置を製造するプロセスを示す図。
【図６】図５の続図であって、本発明の一実施形態に係る半導体装置を製造するプロセスを示す図。
【図７】本発明の別の実施形態に係る半導体装置を説明する平面図。
【図８】本発明のさらに別の実施形態に係る半導体装置を説明する平面図。
【図９】図８内に示した半導体チップ３３ａと補助半導体チップ３６ｂとの接続関係を回路図として示した一例（ａ）、およびその一部を等価回路として示す回路図（ｂ）。
【図１０】図９に示した構成のＶＣＯの発振品質を測定した例を示す図。
【図１１】上記の各実施形態で述べたコンデンサチップ１６、３６、および補助半導体チップ３６ａ、３６ｂの断面構造を拡大して模式的に示す図。
【図１２】本発明のさらに別の実施形態に係る半導体装置を説明する平面図。
【図１３】本発明のさらに別の実施形態に係る半導体装置を製造するプロセスを示す図。
【図１４】図１０の続図であって、本発明のさらに別の実施形態に係る半導体装置を製造するプロセスを示す図。
【図１５】図１１の続図であって、本発明のさらに別の実施形態に係る半導体装置を製造するプロセスを示す図。
【図１６】図１５の続図であって、本発明のさらに別の実施形態に係る半導体装置を製造するプロセスを示す図。
【図１７】図１６の続図であって、本発明のさらに別の実施形態に係る半導体装置を製造するプロセスを示す図。
【図１８】本発明のさらに別の実施形態に係る半導体装置を製造するプロセスを示す図。
【図１９】図１８の続図であって、本発明のさらに別の実施形態に係る半導体装置を製造するプロセスを示す図。
【図２０】本発明のさらに別の実施形態に係る半導体装置の構造を示す図。
【図２１】従来の半導体装置の構成例を示す図。
【図２２】従来の別の半導体装置の構成例を示す図。
【符号の説明】
１１、３１、３１ａ、１３１、５１…配線基板　１２、３２、１３２、５２…配線パターン　１２ａ、１２ｂ、３２ａ、３２ｂ、４１ａ、４１ｂ、４２、４３、４３ａ、４４、５２ａ、５２ｂ、１３２ａ、１３２ｂ…ランド　１３、１３ａ、１３ｂ、３３、３３ａ、１３３…半導体チップ　１４…突起電極　１５…アンダーフィル樹脂　１６、１６ａ、１６ｂ、３６、３６ａ、３６ｂ、１３６…補助半導体チップ（コンデンサチップ）　１７…突起電極　１８…アンダーフィル樹脂　１９、５９…モールド樹脂　２０…半田ボール　３６ａ…補助半導体チップ
６３…ボンディングワイヤ　７１、７１ａ…半導体装置部品　７２、７２ａ…スペーサ基板　７３…基板　７４…配線層間接続体　７５…充填樹脂　１０１…半導体基板　１０２…絶縁層　１０３…下部電極層　１０４…高誘電体層　１０５…上部電極層　１０６…絶縁層　１３０…端子（パッド）　１６０…端子（パッド）　２０３、２５３…両端電極　２０４…絶縁層　２０５…抵抗層　２５５…導電体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
2004111676.tif 000023
【図２２】
2004111676.tif 000024
【手続補正書】
【提出日】平成15年12月10日(2003.12.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
配線基板と、
前記配線基板上に設けられ、前記配線基板上の配線と電気的に導通するパッドを有する半導体チップと、
前記配線基板上であって前記半導体チップの辺に対向する位置に設けられ、受動素子を集積し、かつ前記受動素子の両端それぞれが外部接続用パッドに接続する構造を有し、かつ前記外部接続用パッドの少なくとも一方は前記半導体チップの前記パッドに電気的に導通する前記配線基板上の前記配線に電気的に導通している第２の半導体チップと
を具備することを特徴とする半導体装置。
【請求項２】
前記第２の半導体チップが集積する前記受動素子は、コンデンサ、抵抗器、およびインダクタからなる群より選択された１種または２種以上の素子であることを特徴とする請求項１記載の半導体装置。
【請求項３】配線基板と、前記配線基板上に設けられ、前記配線基板上の配線と電気的に導通するパッドを有する半導体チップと、前記配線基板上であって前記半導体チップの辺に対向する位置に設けられ、受動素子を集積し、かつ前記受動素子の両端それぞれが外部接続用パッドに接続する構造を有し、かつ前記外部接続用パッドの少なくとも一方は前記半導体チップの前記パッドに電気的に導通する前記配線基板上の前記配線に電気的に導通している第２の半導体チップとをそれぞれ備え、積層方向に配置された複数の半導体装置部分ユニットと、
前記複数の半導体装置部分ユニットの前記配線基板を貫通しかつ前記配線基板同士を電気的に接続する縦方向配線部と
を具備することを特徴とする半導体装置。
【請求項４】半導体チップを実装可能な配線基板と、
前記配線基板上であって前記実装されるべき半導体チップの辺に対向する位置に設けられ、受動素子を集積し、かつ前記受動素子の両端それぞれが外部接続用パッドに接続する構造を有し、かつ前記外部接続用パッドが前記配線基板上の配線に電気的に導通している補助半導体チップと
を具備することを特徴とする半導体パッケージ用部材。
【請求項５】パッドと配線基板上の配線との電気的導通がされるように前記パッドを有する半導体チップを前記配線基板上に実装する工程と、
前記配線基板上であって前記半導体チップの辺に対向する位置に、受動素子を集積しかつ前記受動素子の両端それぞれが外部接続用パッドに接続する構造を有する第２の半導体チップを、前記外部接続用パッドの少なくとも一方が前記半導体チップの前記パッドに電気的に導通する前記配線基板上の前記配線に電気的に導通するように、実装する工程と
を具備することを特徴とする半導体装置の製造方法。