(57)【要約】【課題】従来の構成では、１ページ分の全ラッチ回路に書込みデータがセット完了するまで書き込み動作を開始しないため、すでに書込みデータがセットされているエリアについては書き込みのための準備が整っているにも関わらず、他のエリアのデータセット完了を待たねばならず、トータルの書き込み時間に無駄が生じる。【解決手段】メインワード線１２０とサブワード線ＳＷＬ０，ＳＷＬ１とからなる階層型ワード線構成として、データラッチが完了したエリア１００についてはワード線用スイッチング素子１０９をオンにしてメインワード線１２０の電位をサブワード線ＳＷＬ０に伝達し、他のエリア１１０のデータラッチ完了を待たずに書き込み動作を開始する。【選択図】　図１
2004022027.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイにおける各ビット線にデータ書込み用のラッチ回路が接続され、これらのラッチ回路群および前記メモリセルアレイにおける各行のメモリセル群が列方向で複数のエリアに区画され、各エリアの複数のラッチ回路どうしが個別のデータ線に共通接続されている半導体記憶装置において、前記各エリアの複数のメモリセルどうしが個別のサブワード線に共通接続されているとともに、前記各区画のサブワード線がワード線用スイッチング素子を介してメインワード線に接続されていることを特徴とする半導体記憶装置。
【請求項２】
さらに、前記各ビット線と前記各ラッチ回路との間にそれぞれラッチ回路用スイッチング素子が介挿されており、これらラッチ回路用スイッチング素子群が前記エリアごとに区画され、前記各エリアの複数のラッチ回路用スイッチング素子どうしが個別のアドレス信号線に共通接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
さらに、前記各ビット線にそれぞれ書込み速度順位記憶用メモリセルが接続されている請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
メモリセルアレイを列方向で複数のエリアに区画した状態で各エリアごとに順次に書込みデータのラッチセットを行う半導体記憶装置の書き込み方法において、ラッチセット完了のエリアでは、他のエリアでのラッチセット完了を待たずに、前記ラッチセット完了のデータをそのエリアのメモリセルに転送して書き込むことを特徴とする半導体記憶装置の書き込み方法。
【請求項５】
前記他のエリアでのラッチセット中の前記ラッチセット完了エリアでの前記データ書き込みを、通常の書き込み動作時よりワード線の電位レベルを低くして前記メモリセルが所定のしきい値レベルに達しない程度の弱い書き込みとすることを特徴とする請求項４に記載の半導体記憶装置の書き込み方法。
【請求項６】
前記他のエリアでのラッチセット中の前記ラッチセット完了エリアでの前記データ書き込みを、通常の書き込み動作時より書き込みパルス幅を短くして前記メモリセルが所定のしきい値レベルに達しない程度の弱い書き込みとすることを特徴とする請求項４に記載の半導体記憶装置の書き込み方法。
【請求項７】
前記データ書き込み完了のエリアでは、各ラッチ回路と各メモリセルとの電気的接続を切断した上で、他のエリアでのデータ書き込み中に、次の書込みデータのラッチセットを行うことを特徴とする請求項４から請求項６までのいずれかに記載の半導体記憶装置の書き込み方法。
【請求項８】
前記メモリセルに対するデータ書き込み時に各エリアごとの書込み速度の順位の情報を記憶しておき、すべてのエリアでのデータ書き込み完了後の２回目以降の書き込み動作時には前記記憶しておいた書込み速度順位の情報に基づいて、順位の低いエリアを優先してデータ書き込みを行うことを特徴とする請求項４から請求項７までのいずれかに記載の半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイにおける各ビット線にデータ書込み用のラッチ回路が接続され、これらのラッチ回路群およびメモリセルアレイにおける各行のメモリセル群が列方向で複数に区画され、各区間の複数のラッチ回路どうしが個別のデータ線に共通接続されている半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置においては、ビット線にデータ書込み用のラッチ回路を設け、（（総ラッチ回路数）÷（データ線数））回のラッチ動作を行い、全てのラッチ回路にデータがセットされた後に一斉に書き込み動作を実施するように構成されている。ここで、同時に書き込み動作を実施する総ラッチ回路数を“１ページ”と呼ぶ。
【０００３】
従来の技術に関して、図面を参照しながらさらに詳細に説明する。図６（ａ）は従来の技術の半導体記憶装置の回路図、図６（ｂ）はその動作を説明するフロー図である。
【０００４】
図６（ａ）において、６００はデータ線が４本である場合の分割されたエリア０、６１０はエリア１、６０１〜６０４はエリア０（６００）内のメモリセル、６０５〜６０８はエリア０（６００）内のデータ書込み用のラッチ回路、６１１〜６１４はエリア１（６１０）内のメモリセル、６１５〜６１８はエリア１（６１０）内のデータ書込み用のラッチ回路、６２０はワード線、６２１はエリア０（６００）内のラッチ回路６０５〜６０８にデータをセットするためのデータ線、６２２はエリア１（６１０）内のラッチ回路６１５〜６１８にデータをセットするためのデータ線である。図６（ｂ）のフロー図は各エリア毎の動作を互いに時間対応させて示している。
【０００５】
以上のように構成された従来技術の半導体記憶装置について、以下、その動作を図６（ｂ）のフロー図に従って説明する。
【０００６】
まず、エリア０（６００）の書込みデータをラッチ回路６０５〜６０８に記憶させる（ＳＴＥＰ０）。
【０００７】
次に、エリア１（６１０）の書込みデータをラッチ回路６１５〜６１８に記憶させる（ＳＴＥＰ１）。
【０００８】
ここまでで１ページ分のラッチセットが完了する。
【０００９】
次いで、ワード線６２０を所定の書き込み電圧レベルにセットし、以降、該当のメモリセル６０１〜６０４，６１１〜６１４すべてが所定のしきい値レベルに達するまで、ベリファイ動作と書き込み動作を繰り返す（ＳＴＥＰ２〜ＳＴＥＰ５）。
【００１０】
上記の構成によれば、書き込み回数の並列度が大きいことから、書き込み動作を比較的高速に行える。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、１ページ分の全ラッチ回路に対して書込みデータのラッチセットが完了するまでは書き込み動作を開始しない。そのため、すでに書込みデータがセットされているエリアにおいては、書き込みのための準備が整っているにも関わらず、他のエリアでの書込みデータのラッチセット完了を待たねばならず、トータルの書き込み時間に無駄が生じるという問題があった。
【００１２】
また、１ページ分の書き込み動作が完了するまで次のページのデータラッチ動作を開始しない。そのため、すでに書き込みの完了したエリアにおいては、次のデータのラッチ準備が整っているにも関わらず、他のエリアの書き込み動作完了を待たねばならず、チップ全体の書き込み時間に無駄が生じるという問題があった。
【００１３】
さらに、１ページ分の書き込み動作はどのエリアも常に同時に書き込み動作が開始されるため、書き込み時間は常に一定で、１ページ内の一番遅いメモリセルの書込み速度に律速されるという問題があった。
【００１４】
本発明は上記従来の問題を解決するもので、データ書き込み処理をより高速に行うことができる半導体記憶装置および半導体記憶装置の書き込み方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明は、上記の課題を解決するために次のような手段を講じる。
【００１６】
第１の解決手段として、本発明は、メモリセルアレイにおける各ビット線にデータ書込み用のラッチ回路が接続され、これらのラッチ回路群および前記メモリセルアレイにおける各行のメモリセル群が列方向で複数のエリアに区画され、各エリアの複数のラッチ回路どうしが個別のデータ線に共通接続されている半導体記憶装置を前提としている。そして、このような半導体記憶装置において、前記各エリアの複数のメモリセルどうしが個別のサブワード線に共通接続されているとともに、前記各エリアのサブワード線がワード線用スイッチング素子を介してメインワード線に接続されていることを特徴としている。
【００１７】
この構成による作用は次のとおりである。列方向に区画されたエリア群のうちのあるエリアにおけるラッチ回路群に書込みデータをラッチさせる。このデータラッチが完了すると、別のエリアのラッチ回路群に対するデータラッチへ移るが、これと同期して、前記の既にデータラッチが完了したエリアではワード線用スイッチング素子をオンにしてサブワード線をメインワード線に接続し、メインワード線の印加電位をスイッチング素子およびサブワード線を介して、そのエリアのメモリセル群に伝達し、前記のデータラッチ完了のラッチ回路群からそのエリアのメモリセル群へデータを転送して書き込みを行う。すなわち、１つのエリアで書込みデータのラッチを行っているのと並行して、他のエリアではラッチデータのメモリセルに対する書き込みを行う。換言すれば、データラッチ完了のエリアでは、他のエリアでのデータラッチが完了するのを待つことはない。データラッチ完了に引き続いて、実質的にウェイトなしにデータ書き込みへ進んでいる。したがって、データの高速な書き込み処理を効率的に遂行することができる。
【００１８】
第２の解決手段として、本発明による半導体記憶装置は、上記第１の解決手段において、さらに、前記各ビット線と前記各ラッチ回路との間にそれぞれラッチ回路用スイッチング素子が介挿されており、これらラッチ回路用スイッチング素子群が前記エリアごとに区画され、前記各エリアの複数のラッチ回路用スイッチング素子どうしが個別のアドレス信号線に共通接続された構成とされている。
【００１９】
この構成による作用は次のとおりである。１ページ分の書き込み動作が未完了の時点において、書き込みが完了したエリアでは、ラッチ回路用スイッチング素子をオフにして、そのエリアでのメモリセルとラッチ回路との電気的接続を切断する。そして、そのエリアにおけるラッチ回路に対して次のデータをラッチさせる。その結果、書き込み完了のエリアについては、他のエリアでのデータ書き込みの完了を待つことなく、次のデータのラッチが可能となり、２ページ目以降のデータラッチ時間を短縮して、トータルの書き込み時間を短縮することができる。
【００２０】
第３の解決手段として、本発明による半導体記憶装置は、上記第１または第２の解決手段において、さらに、前記各ビット線にそれぞれ書込み速度順位記憶用メモリセルが接続された構成とされている。
【００２１】
この構成による作用は次のとおりである。１回目の書き込み動作時に各エリアごとの書込み速度の順位の情報を書込み速度順位記憶用メモリセルに記憶させる。そして、２回目以降の書き込み動作時には書込み速度順位記憶用メモリセルに記憶している書込み速度順位の情報に基づいてデータ書き込みの優先度を制御する。例えば、書込み速度の遅かったエリアを優先して書き込みを行う。その結果、２回目以降の書き込み動作を高速に行うことができる。
【００２２】
半導体記憶装置の書き込み方法についての本発明は、次のような手段を講じることにより、上記の課題を解決する。
【００２３】
本発明による半導体記憶装置の書き込み方法についての第１の解決手段は、メモリセルアレイを列方向で複数のエリアに区画した状態で各エリアごとに順次に書込みデータのラッチセットを行う半導体記憶装置の書き込み方法において、ラッチセット完了のエリアでは、他のエリアでのラッチセット完了を待たずに、前記ラッチセット完了のデータをそのエリアのメモリセルに転送して書き込むことを特徴とする。
【００２４】
この書き込み方法による作用は次のとおりである。ラッチ回路への書込みデータのラッチセットをエリアごとに行うとき、一方でラッチセット完了のエリアがあり、他方でラッチセット未完了でラッチセット開始のエリアもある。従来技術のようにすべてのエリアでのラッチセット完了を待ってメモリセルへのデータ書き込みを行うのであれば、ラッチセット完了のエリアではウェイト時間が発生する。これに対して、本発明の書き込み方法では、他のエリアでのラッチセット完了を待つことなく、ラッチセット完了に引き続いて、ラッチセット完了のラッチ回路のラッチデータをメモリセルに転送して書き込むので、データの高速な書き込み処理を効率的に遂行することができる。すなわち、トータルの書き込み時間を短縮することができる。
【００２５】
上記第１の解決手段において好ましい態様は、前記他のエリアでのラッチセット中の前記ラッチセット完了エリアでの前記データ書き込みを、通常の書き込み動作時よりワード線の電位レベルを低くして前記メモリセルが所定のしきい値レベルに達しない程度の弱い書き込みとすることである。
【００２６】
この書き込み方法による作用は次のとおりである。メモリセルへのデータ書き込みにおいて、通常の書き込みでは所定のしきい値レベル以上とすることから、必然的にベリファイ動作へ移行し、このベリファイ動作に時間を要する。これに対して、本発明の書き込み方法によれば、他のエリアでのラッチセット中でのデータ書き込みに際しては、通常よりもワード線電位レベルを抑えることで所定のしきい値レベルに達しない状態での弱い書き込みとすることから、ベリファイ動作を省略することができる。このベリファイ動作の省略は、すべてのエリアでのラッチセットが完了するまで継続される。このようにベリファイ動作を省略できるため、トータルの書き込み時間をさらに短縮することができる。
【００２７】
また、上記第１の解決手段において別の好ましい態様は、前記他のエリアでのラッチセット中の前記ラッチセット完了エリアでの前記データ書き込みを、通常の書き込み動作時より書き込みパルス幅を短くして前記メモリセルが所定のしきい値レベルに達しない程度の弱い書き込みとすることである。
【００２８】
この書き込み方法による作用は次のとおりである。メモリセルへのデータ書き込みにおいて、通常の書き込みでは所定のしきい値レベル以上とすることから、必然的ベリファイ動作へ移行し、このベリファイ動作に時間を要する。これに対して、本発明の書き込み方法によれば、他のエリアでのラッチセット中でのデータ書き込みに際しては、通常よりも書き込みパルス幅を短くすることで所定のしきい値レベルに達しない状態での弱い書き込みとすることから、ベリファイ動作を省略することができる。このベリファイ動作の省略は、すべてのエリアでのラッチセットが完了するまで継続される。このようにベリファイ動作を省略できるため、トータルの書き込み時間をさらに短縮することができる。
【００２９】
本発明による半導体記憶装置の書き込み方法についての第２の解決手段は、上記第１の解決手段において、前記データ書き込み完了のエリアでは、各ラッチ回路と各メモリセルとの電気的接続を切断した上で、他のエリアでのデータ書き込み中に、次の書込みデータのラッチセットを行うことを特徴とする。
【００３０】
この書き込み方法による作用は次のとおりである。１ページ分の書き込み動作が未完了の時点において、書き込みが完了したエリアでは、各ラッチ回路と各メモリセルとの電気的接続を切断する。そして、他のエリアではデータの書き込みが行われるが、この間に、前記の書き込み完了のエリアにおけるラッチ回路に対して次のデータをラッチさせる。その結果、書き込み完了のエリアについては、他のエリアでのデータ書き込みの完了を待つことなく、次のデータのラッチが可能となり、２ページ目以降のデータラッチ時間を短縮して、トータルの書き込み時間を短縮することができる。
【００３１】
本発明による半導体記憶装置の書き込み方法についての第３の解決手段は、上記第１または第２の解決手段において、前記メモリセルに対するデータ書き込み時に各エリアごとの書込み速度の順位の情報を記憶しておき、すべてのエリアでのデータ書き込み完了後の２回目以降の書き込み動作時には前記記憶しておいた書込み速度順位の情報に基づいて、順位の低いエリアを優先してデータ書き込みを行うことを特徴とする。
【００３２】
この書き込み方法による作用は次のとおりである。１回目の書き込み動作時に各エリアごとの書込み速度の順位の情報を記憶しておく。そして、２回目以降の書き込み動作時には前記の記憶しておいた書込み速度順位の情報に基づいて、順位の低いエリアを優先してデータ書き込みを行う。その結果、２回目以降の書き込み動作を高速に行うことができる。
【００３３】
【発明の実施の形態】
以下、本発明にかかわる半導体記憶装置の実施の形態について図面を参照しながら説明する。
【００３４】
（実施の形態１）
以下、本発明の実施の形態１について、図１を参照しながら説明する。
【００３５】
図１（ａ）は本発明の実施の形態１における半導体記憶装置の回路図、図１（ｂ）はその動作を説明するフロー図である。
【００３６】
図１（ａ）において、１００と１１０はメモリセルアレイを列方向で複数に（ここでは２つに）区画したエリア０とエリア１である。エリア０（１００）とエリア１（１１０）からなるメモリセルアレイは多数のメモリセルが縦横格子状（マトリックス状）に配列されてなるものであるが、ここでは代表的に、エリア０（１００）、エリア１（１１０）とも１行分のみのメモリセルを図示している。そして、簡略のため、１行分のメモリセル群を８個のメモリセルで代表させている。各ビット線ＢＬ０〜ＢＬ７にデータ書込み用のラッチ回路１０５〜１０８，１１５〜１１８が接続されている。エリア０（１００）におけるラッチ回路１０５〜１０８に対して相当ビット幅のデータ線１２３を介して書込みデータが供給されるように構成され、エリア１（１１０）におけるラッチ回路１１５〜１１８に対して相当ビット幅のデータ線１２４を介して書込みデータが供給されるように構成されている。エリア０（１００）における複数のメモリセル１０１〜１０４のゲートどうしがサブワード線ＳＷＬ０に共通接続され、サブワード線ＳＷＬ０がメインワード線１２０に対してワード線用スイッチング素子としてのトランジスタ１０９を介して接続されている。また、エリア１（１１０）における複数のメモリセル１１１〜１１４のゲートどうしがサブワード線ＳＷＬ１に共通接続され、サブワード線ＳＷＬ１が前記と同じメインワード線１２０に対してワード線用スイッチング素子としてのトランジスタ１１９を介して接続されている。サブワード線ＳＷＬ０とサブワード線ＳＷＬ１とは互いに独立した配線となっている。ワード線用トランジスタ１０９のゲートはアドレス信号線１２１に接続され、ワード線用トランジスタ１１９のゲートはアドレス信号線１２２に接続されている。
【００３７】
上記のメモリセル１０１〜１０４，１１１〜１１４、サブワード線ＳＷＬ０，ＳＷＬ１、ワード線用トランジスタ１０９，１１９およびメインワード線１２０が１行分を代表的に示しているが、このような構成の行が縦方向に複数行配列されて、メモリセルアレイを構成している。
【００３８】
図１（ｂ）のフロー図は各エリア毎の動作を互いに時間対応させて示している。
【００３９】
以上のように構成された本実施の形態の半導体記憶装置について、以下、その動作を図１（ｂ）のフロー図に従って説明する。
【００４０】
まず、メインワード線１２０を所定の書込み電圧レベルにセットする。このとき、各エリアのワード線用トランジスタ１０９，１１９はオフにしておく。
【００４１】
次に、エリア０（１００）の書込みデータをラッチ回路１０５〜１０８にラッチさせる（ＳＴＥＰ０）。
【００４２】
次に、エリア１（１１０）の書込みデータをラッチ回路１１５〜１１８にラッチさせると同時に、既にラッチセットが完了しているエリア０（１００）のワード線用トランジスタ１０９をオンにして、サブワード線ＳＷＬ０をメインワード線１２０に接続し、メインワード線１２０の印加電圧（書込み電圧レベル）をメモリセル１０１〜１０４のゲートに印加し、メモリセル１０１〜１０４に対してラッチ回路１０５〜１０８にラッチされているデータを転送して書き込みを行う（ＳＴＥＰ１）。
【００４３】
そして、書き込みが完了したか否かを判定するためのベリファイ動作を実行（ＳＴＥＰ２）する。ベリファイ動作はエリア０（１００）とエリア１（１１０）とに対して同時に行われる。
【００４４】
ここまでで１ページ分のラッチセットが完了するので、以降、該当のメモリセル１０１〜１０４，１１１〜１１４のすべてが所定のしきい値レベルに達するまで、ベリファイ動作と書き込み動作を繰り返す（ＳＴＥＰ３〜ＳＴＥＰ４）。
【００４５】
以上のように、本実施の形態１によれば、１つのエリア１（１１０）で書込みデータのラッチを行っているのと並行して、他のエリア０（１００）ではラッチデータのメモリセル１０１〜１０４に対する書き込みを行う。換言すれば、データラッチ完了のエリア０（１００）では、他のエリア１（１１０）でのデータラッチが完了するのを待つことはない。データラッチ完了に引き続いて、実質的にウェイトなしにデータ書き込みへ進んでいる。したがって、データの高速な書き込み処理を効率的に遂行することができる。すなわち、トータルの書き込み時間を短縮することができる。
【００４６】
（実施の形態２）
以下、本発明の実施の形態２について、図２を参照しながら説明する。
【００４７】
図２（ａ）は本発明の実施の形態２における半導体記憶装置の回路図、図２（ｂ）はその動作を説明するフロー図である。図２における回路図の構成要件２００〜２２５は、図１の回路図の構成要件１００〜１２５と同様である。すなわち、図２において、図１における符号に１００を加えた数値に相当する符号（例えば図１の符号１００に対する図２の符号２００）は同一構成要素を指している。回路構成としては図１と同様になっている。制御の方式が相違している。
【００４８】
本実施の形態の半導体記憶装置について、以下、その動作を図２（ｂ）のフロー図に従って説明する。
【００４９】
本実施の形態における動作は基本的に実施の形態１と同様である。実施の形態１と異なる点は、データラッチ動作が未完了時点での書き込み動作は通常の書き込み動作時よりワード線の電位レベルを低くして該当メモリセルが所定のしきい値レベルに達しない程度の弱い書き込みとしてベリファイ動作を行わないという点である（ＳＴＥＰ０〜ＳＴＥＰ１）。
【００５０】
以上のように実施の形態２によれば、データラッチが完了したエリアについては他のエリアのデータラッチ完了を待たずに書き込み動作を開始でき、なおかつ、データラッチ動作が未完了時点での書き込み動作時はベリファイ動作を省略できるため、トータルの書き込み時間を短縮することができる。
【００５１】
（実施の形態３）
以下、本発明の実施の形態３について、図３を参照しながら説明する。
【００５２】
図３（ａ）は本発明の実施の形態３における半導体記憶装置の回路図、図３（ｂ）はその動作を説明するフロー図である。図３における回路図の構成要件３００〜３２５は、図２の回路図の構成要件２００〜２２５と同様である。すなわち、図３において、図２における符号に１００を加えた数値に相当する符号（例えば図２の符号２００に対する図３の符号３００）は同一構成要素を指している。回路構成としては図２と同様になっている。制御の方式が相違している。
【００５３】
本実施の形態の半導体記憶装置について、以下、その動作を図３（ｂ）のフロー図に従って説明する。
【００５４】
本実施の形態における動作は基本的に実施の形態２と同様である。実施の形態２と異なる点は、データラッチ動作が未完了時点での書き込み動作が、実施の形態２では通常の書き込み動作時よりワード線の電位レベルを低くして弱い書き込みを行うのに対して、本実施の形態ではワード線の電位レベルは通常の書き込み動作と同一レベルとし、その代わりに書き込みのパルス幅を短くして弱い書き込みを行う点である（ＳＴＥＰ０〜ＳＴＥＰ１）。本実施の形態においても実施の形態２と同様にベリファイ動作を省略できる。
【００５５】
以上のように実施の形態３によれば、データラッチが完了したエリアについては他のエリアのデータラッチ完了を待たずに書き込み動作を開始でき、なおかつ、データラッチ動作が未完了時点での書き込み動作時はベリファイ動作を省略できるため、トータルの書き込み時間を短縮することができる。
【００５６】
（実施の形態４）
以下、本発明の実施の形態４について、図４を参照しながら説明する。
【００５７】
図４（ａ）は本発明の実施の形態４における半導体記憶装置の回路図、図４（ｂ）はその動作を説明するフロー図である。
【００５８】
図４（ａ）において、４００はデータ線が４本である場合の分割されたエリア０、４２０はエリア１、４０１〜４０４はエリア０（４００）内のメモリセル、４０９〜４１２はエリア０（４００）内のデータ書込み用のラッチ回路、４１３はエリア０（４００）内のワード線用スイッチング素子としてのトランジスタ、４２１〜４２４はエリア１（４２０）内のメモリセル、４２９〜４３２はエリア１（４２０）内のデータ書込み用のラッチ回路、４３３はエリア１（４２０）内のワード線用スイッチング素子としてのトランジスタ、４４０はメインワード線、ＳＷＬ０，ＳＷＬ１はサブワード線、４４１はエリア０（４００）のワード線用トランジスタ４１３を制御するアドレス信号、４４２はエリア１（４２０）のワード線用トランジスタ４３３を制御するアドレス信号、４４５はエリア０（４００）内のラッチ回路４０９〜４１２にデータをセットするためのデータ線、４４６はエリア１（４２０）内のラッチ回路４２９〜４３２にデータをセットするためのデータ線である。以上の構成要素は実施の形態１の場合の図１と同様である。図１と異なる新たな構成要素として、ビット線ＢＬ０〜ＢＬ７とラッチ回路４０９〜４１２，４２９〜４３２の間にラッチ回路用スイッチング素子としてのトランジスタ４０５〜４０８，４２５〜４２８が挿入され、そのラッチ回路用トランジスタ４０５〜４０８を制御するアドレス信号４４３と、ラッチ回路用トランジスタ４２５〜４２８を制御するアドレス信号４４４が付加されている。
【００５９】
以上のように構成された本実施の形態の半導体記憶装置について、以下、その動作を図４（ｂ）のフロー図に従って説明する。
【００６０】
本実施の形態における動作は基本的に実施の形態１と同様である。実施の形態１と異なる点は、１ページ分の書き込み動作が未完了時点での書き込み終了エリアに対してビット線とラッチ回路とを切断して次のデータをラッチする点である（ＳＴＥＰ４）。
【００６１】
以上のように実施の形態４によれば、データラッチが完了したエリアについては他のエリアのデータラッチ完了を待たずに書き込み動作を開始でき、なおかつ、１ページ分の書き込み動作が未完了時点での書き込み終了エリアに対して次のデータをラッチすることができるため、２ページ目以降のデータラッチ時間が短縮され、トータルの書き込み時間を短縮することができる。
【００６２】
なお、本実施の形態に実施の形態２または実施の形態３におけるベリファイ動作の省略の技術を組み合わせれば、さらに時間短縮が可能である。
【００６３】
（実施の形態５）
以下、本発明の実施の形態５について、図５を参照しながら説明する。
【００６４】
図５（ａ）は本発明の実施の形態５における半導体記憶装置の回路図、図５（ｂ）〜（ｄ）はその動作を説明するフロー図である。
【００６５】
図５（ａ）において、５００はデータ線が４本である場合の分割されたエリア０、５１０はエリア１、５０１〜５０４はエリア０（５００）内のメモリセル、５０５〜５０８はエリア０（５００）内のデータ書込み用のラッチ回路、５０９はエリア０（５００）内のワード線用スイッチング素子としてのトランジスタ、５１１〜５１４はエリア１（５１０）内のメモリセル、５１５〜５１８はエリア１（５１０）内のデータ書込み用のラッチ回路、５１９はエリア１（５１０）内のワード線用スイッチング素子としてのトランジスタ、５２０はオプションエリア、５２１〜５２８はオプションエリア５２０の書込み速度順位記憶用メモリセル、５３０はメインワード線、５３１はオプションエリアのワード線、５３２はエリア０（５００）のワード線用トランジスタ５０９を制御するアドレス信号、５３３はエリア１（５１０）のワード線用トランジスタ５１９を制御するアドレス信号、５３４はエリア０（５００）内のラッチ回路５０５〜５０８にデータをセットするためのデータ線、５３５はエリア１（５１０）内のラッチ回路５１５〜５１８にデータをセットするためのデータ線である。図５（ｂ）は各エリア毎の１回目の書き込み動作フロー図、図５（ｃ）は１回目の書き込み結果説明図、図５（ｄ）は各エリア毎の２回目以降の書き込み動作フロー図である。
【００６６】
以上のように構成された本実施の形態の半導体記憶装置について、以下、その動作を図５（ｂ）〜（ｄ）のフロー図に従って説明する。
【００６７】
まず、メインワード線５３０を所定の書き込み電圧レベルにセットする。このとき、各エリアのワード線用トランジスタ５０９，５１９はオフにしておく。次に、エリア０（５００）の書込みデータをラッチ回路５０５〜５０８に記憶させる（図５（ｂ）のＳＴＥＰ０）。次に、エリア１（５１０）の書込みデータをラッチ回路５１５〜５１８に記憶させると同時にワード線用トランジスタ５０９をオンにして、メモリセル５０１〜５０４に対して書き込み動作を行う（図５（ｂ）のＳＴＥＰ１）。書き込みが完了したか否かを判定するためのベリファイ動作を実行する（図５（ｂ）のＳＴＥＰ２）。
【００６８】
ここまでで１ページ分のラッチセットが完了するので、以降、該当のメモリセル５０１〜５０４，５１１〜５１４すべてが所定のしきい値レベルに達するまで、ベリファイ動作と書き込み動作を繰り返す（図５（ｂ）のＳＴＥＰ３〜ＳＴＥＰ８）。
【００６９】
ここまでで１回目の書き込み動作が完了する。次に、エリア毎の１回目の書込み速度の順位をオプションエリアの書込み速度順位記憶用メモリセル５２１〜５２８に記憶させる（図５（ｃ））。書込み速度順位の情報は複数ビットで表され、これに対応して、複数ビットの書込み速度順位記憶用メモリセル５２１〜５２８が配列されている。
【００７０】
２回目以降の書き込み動作に関しては、オプションエリア５２０の情報を参照し、１回目の書き込み動作の遅かったエリアから順に書き込み動作を行う（図５（ｃ）のＳＴＥＰ０〜ＳＴＥＰ６）。
【００７１】
以上のように実施の形態５によれば、書込み速度の遅いエリアから優先して順番に書き込み動作を行うので、２回目以降の書き込み動作を高速に行うことができる。
【００７２】
なお、本実施の形態に実施の形態２または実施の形態３におけるベリファイ動作の省略の技術や、実施の形態４における書き込み動作中の次データラッチの技術を組み合わせれば、さらに時間短縮が可能である。
【００７３】
オプションエリアのメモリセル情報の読み出しに関しては、外部の書き換え装置（テスター、ライター等）を使用する場合と、内部回路で自動的に読み出す場合とが可能である。
【００７４】
なお、本発明の実施の形態においてはワード線を階層型にすることにより高速書き込みを実現しているが、同様の効果を得るためのエリア分割の手段がワード線に限定されるものではないということは言うまでもない。
【００７５】
【発明の効果】
以上のように、本発明は既にデータラッチが完了したエリアや書き込み動作が完了したエリアの待ち時間を有効に活用し、また、エリアごとの書込み速度と書き込み順位に相関を持たせることで、従来の書き込み方法に比べて、より効率的でより高速な書き込み動作を行うことができる優れた半導体記憶装置および半導体記憶装置の書き込み方法を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体記憶装置の回路図とフロー図である。
【図２】本発明の実施の形態２における半導体記憶装置の回路図とフロー図である。
【図３】本発明の実施の形態３における半導体記憶装置の回路図とフロー図である。
【図４】本発明の実施の形態４における半導体記憶装置の回路図とフロー図である。
【図５】本発明の実施の形態５における半導体記憶装置の回路図とフロー図である。
【図６】従来の技術における半導体記憶装置の回路図とフロー図である。
【符号の説明】
１００，２００，３００，４００，５００，６００　エリア０
１０１〜１０４，２０１〜２０４，３０１〜３０４，４０１〜４０４，５０１〜５０４　エリア０内のメモリセル
１０５〜１０８，２０５〜２０８，３０５〜３０８，４０９〜４１２，５０５〜５０８　エリア０内のデータ書込み用のラッチ回路
１０９，２０９，３０９，４１３，５０９　エリア０内のワード線用スイッチング素子
１１０，２１０，３１０，４２０，５１０　エリア１
１１１〜１１４，２１１〜２１４，３１１〜３１４，４２１〜４２４，５１１〜５１４　エリア１内のメモリセル
１１５〜１１８，２１５〜２１８，３１５〜３１８，４２９〜４３２，５１５〜５１８　エリア１内のデータ書込み用のラッチ回路
１１９，２１９，３１９，４３３，５１９　エリア１内のワード線用スイッチング素子
１２０，２２０，３２０，４４０，５３０　メインワード線
４０５〜４０８　エリア０内のラッチ回路用スイッチング素子
４２５〜４２８　エリア１内のラッチ回路用スイッチング素子
５２０　オプションエリア
５２１〜５２８　書込み速度順位記憶用メモリセル
５３１　オプションエリアワード線
ＳＷＬ０，ＳＷＬ１　サブワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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