(57)【要約】【課題】本発明は、プロセス接続のためのインタフェース回路に関する。【解決手段】汎用のプログラム可能なインタフェース回路は、複数の制御可能なスイッチ１７、４０、３８、４３、３９、複数の制御可能なマルチプレクサ１２、２２、１１、２１、少なくとも１つのアナログ／デジタル・コンバータ１３、１４、２３、２４、及び少なくとも１つのデジタル／アナログ・コンバータ１９、２９を備える。これらの構成要素は、起動、停止するか、又は制御信号Ｋ１乃至Ｋ１１によってそれらの動作又は切換状態において変わる。ここで、異なる機能が各々の双方向性の入力接続ピンＡ乃至ピンＤに割り当てられ得る。従って、各々の入力接続ピンＡ乃至ピンＤは、コンピュータ及び技術的なプロセス機器間においてデータ、測定値、制御信号等の双方向交換のための複数のデジタル又はアナログ機能を有することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
コンピュータへのプロセス接続のためのインタフェース回路１であって、
少なくとも１つの双方向性の入力接続ピンＡ‐Ｄと、
論理回路３に接続される、少なくとも１つの双方向性の出力接続ＩＮ、ＯＵＴと、
信号Ｋ１‐Ｋ４によって制御され得、その入力が直接又は間接的に少なくとも１つの入力接続ピンＡ‐Ｄに接続される、複数のスイッチ１７、４０、３８、４３、３９と、
信号Ｋ３‐Ｋ７によって制御され得るいくつかの構成要素、即ちマルチプレクサ１１、１２、２１、２２と、
少なくとも１つのアナログ・コンパレータ１３、１４、２３、２４と、
少なくとも１つのデジタル／アナログ・コンバータ１９、２９とを備え、
信号Ｋ１‐Ｋ１１の状態に従って、構成要素は起動、停止、又は異なるアナログ又はデジタル機能が１つ以上の双方向性の入力接続ピンＡ‐Ｄに割り当てられるように、他の動作又は切換状態に変更され得るインタフェース回路。
【請求項２】
前記１つ以上の双方向性の出力接続ＩＮ、ＯＵＴは、ディカップリング・デバイス５を通じて論理回路３に接続されることを特徴とする請求項１に記載のインタフェース回路。
【請求項３】
前記マルチプレクサ１２、２２は、両方向性、即ちマルチプレクサ及びデマルチプレクサとして動作され得ることを特徴とする請求項１又は２に記載のインタフェース回路。
【請求項４】
１つ以上のアナログ・コンパレータ１３、１４、２３、２４は、その入力が少なくとも１つの入力接続ピンＡ‐Ｄに接続されるサンプル‐保持回路１７、１８、４０、４１に関連されることを特徴とする請求項１に記載のインタフェース回路。
【請求項５】
１つ以上のアナログ／デジタル・コンバータは、連続近似の原理によって動作することを特徴とする請求項４に記載のインタフェース回路。
【請求項６】
前記１つ以上の入力接続ピンＡ‐Ｄ、１つ以上のアナログ・コンパレータ１３、１４、２３、２４、及び電流／電圧コンバータ３１、３２は、マルチプレクサ１２、２２によって切り替え可能な接続をもって接続されることを特徴とする請求項１に記載のインタフェース回路。
【請求項７】
１つ以上のアナログ・コンパレータ１３、１４、２３、２４は、制御可能なヒステリシス回路１５、２５の後に接続されることを特徴とする請求項１に記載のインタフェース回路。
【請求項８】
デジタル／アナログ・コンバータ１９、２９は、マルチプレクサ１２、２２によって制御される方式で切り替え可能な接続をもって、出力接続ＩＮから１つ以上の入力接続ピンＡ‐Ｄへ信号の方向に接続されることを特徴とする請求項１に記載のインタフェース回路。
【請求項９】
少なくとも２つの入力接続ピンＡ及びＢ、ピンＣ及びＤは、測定レジスタ３７及び制御可能なスイッチ３８を通じて相互間に接続され、前記測定レジスタ３７の両方の接続は、差動アンプ（４４）に接続され、その出力は、１つ以上のアナログ／デジタル・コンバータ２３、２４に接続されることを特徴とする請求項１に記載のインタフェース回路。
【請求項１０】
いくつかのインタフェース回路は、カスケードの配置方式で接続されて、論理回路３に接続されることを特徴とする請求項１乃至９のいずれかに記載のインタフェース回路。
【請求項１１】
ディカップリング・デバイス２、好ましくは、オプトカプラは、インタフェース回路１及び論理回路３の間に接続されることを特徴とする請求項１乃至１０のいずれかに記載のインタフェース回路。
【請求項１２】
高度な機能、特にシステム機能は、論理回路において実現され、下位の機能は、インタフェース回路１において実現されることを特徴とする請求項１乃至１１のいずれかに記載のインタフェース回路。
【請求項１３】
論理回路３及びインタフェース回路１は、双方向性のシリアル通信がこれらの回路間で発生するように構成されることを特徴とする請求項１２に記載のインタフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プロセス接続のためのインタフェース回路に関する。
【背景技術】
【０００２】
産業への適用において、データ、測定値、制御信号等は、コンピュータへ又はコンピュータから機械及び機器へ伝達されなければならない。より複雑な応用においては、数千に至り得る多数のインタフェース回路が必要である。産業環境と通信するインタフェース回路との接続は、一般的な及び次の説明のようなＩ／Ｏピンによって行われる。
【０００３】
基本的に、Ｉ／Ｏピンの機能は、ａ） その物理的な特性、ｂ）アップストリーム又はダウンストリームの高度なシステム機能、及びｃ） 補助機能によって決定される。
【０００４】
物理的な特性は、通常、Ｉ／Ｏピンを利用可能にする集積回路によって、及び必要に応じてその外部回路によって決定される。例えば、アナログ入力は、その特性によって電圧又は電流、即ちアナログ信号用の入力として定義される。入力インピーダンス、入力範囲、過渡応答、過電圧抵抗等のような追加的な特性が加えられる。
【０００５】
そのシステム機能は、アナログ／デジタル・コンバータ、必要に応じてアナログ又はデジタル・フィルタ、シーケンス・コントローラ、プロセッサ等によって決定される。これらの機能及び既存のシステム構成に対するこれらの配置のために、多様な種類の実現方法が選択され得る。
【０００６】
補助機能は、電力供給、プロセスへのＩ／Ｏピンの接続、例えばフィールドバスによる上位システムへの接続、及び機械的な特性を含む。
【０００７】
これまでの典型的な解決策は、異なる種類のＩ／Ｏピンを実現するための交換可能な構成要素を使用した。これらの構成要素が、Ｉ／Ｏピンの物理的な特性を決定した。補助機能と共に、これらの構成要素は、いわゆるフロント・エンドに統合される。ほとんどの場合、高度なシステム機能は、ここでは存在しない。
【０００８】
これまで、要求される特性及び特に物理的な特性を実現する異なる構成要素は、各々の特定のタイプのＩ／Ｏピンに対して製造された。これは、異なるインタフェース回路の莫大な配列が製造されて組み立てられ、要求されない場合には倉庫に保管しなければならないことを意味する。一般に、インタフェース回路は、同一の配置の接続脚を備えるプラグ可能なモジュールとして形成される。その結果、組み立ての際に混同が起こりやすく、それは誤用の原因となり得る。
【０００９】
１つの実施例は、シーメンス社のＳ７のようなＳＰＳシステムである。フロント・エンドは、「分散型周辺機器」として指定され、機械的及び電気的に分離された２つの構成要素から成る。２つの構成要素において、その１つが別の構成要素の上に設置される。ここで、補助機能は、汎用の基本構成要素に位置する。Ｉ／Ｏピンのタイプ及び数は、２次構成要素によって設定され得る。２次構成要素は、基本構成要素上に設置され得、多くの異なるタイプにおいて利用可能である。Ｉ／Ｏピンの現在の状態は、基本構成要素を通じて、その後、フィールドバス接続を経て中央計算機システムに伝達される。ここで、高度なシステム機能は、ソフトウェアで実現されることもできる。
【００１０】
他の実施例には、ワゴ社のネジ式端子がある。ここで、小さいユニットが真珠を１列に並べた時の様に相互に配置される。各々の要素は、プロセスへのネジ式端子を備える１個のみ又は２、３個のＩ／Ｏピンを含む。電力供給、及び上位のフィールドバスシステムへの接続は、別々の要素に配置される。ここで、システム機能もまた実現される。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の課題は、その特性が全ての普遍的な必要条件についてプログラムされ得る汎用のインタフェース回路が製作されるように、プロセス接続のための従来のインタフェース回路を改良することである。
【課題を解決するための手段】
【００１２】
この課題は、請求項１において与えられる特徴によって解決される。本発明の有利な構成及び改良は、従属項より導出され得る。
【００１３】
本発明の基本的な原理は、汎用のプログラム可能なインタフェース回路に存在する。インタフェース回路は、複数のプログラム制御可能なスイッチと、物理的な特性の実現に必要な複数の構成要素とを備え、スイッチの切換状態に従って選択される。一般に、各Ｉ／Ｏピンの物理的な特性は、プログラム可能であり、よって各Ｉ／Ｏピンは、デジタル又はアナログの入力又は出力のような広範囲の機能を有することに考え得る。
【００１４】
インタフェース回路の制御は、論理回路、例えば、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）又はＡＳＩＣ（特定用途向け集積回路）を通じて実行され、これらの回路は、相互間に接続され、望ましくは、例えば、オプトカプラによって分断される。
【００１５】
絶対に必須の論理素子のみが、分断された側のＩ／Ｏピンに直接接するインタフェース回路チップに位置し、他の全ての機能、特にシステム機能即ち「高度な機能」は、ディカップリング・デバイスのもう一方の側（ここで制御は、ＦＰＧＡ ＝フィールド・プログラマブル・ゲート・アレイによって実行されるので、以下ＦＰＧＡ側と称する）において実現される。このような方法で、実際に全ての必須のプロセス機能は、同じハードウェア電子機器で実現され得る。単純及び高度なシステム機能間の境界線は、むしろ流動的である。しかし、単純なシステム機能は、通常論理演算を必要としなく、例えば、デジタル入力として接続したＩ／Ｏピンに対する、割り込みの開始、又はポジティブエッジのようなイベントの計数であり得る。対照的に、高度なシステム機能は、より複雑な論理機能を必要とし、例えば、パルスの幅又は周期の測定、Ｉ／Ｏピンにおける１つのポジティブエッジ及び次のネガティブエッジ間又は２つの連続的なポジティブエッジ間の基準周波数のパルスの計数であり得る。回転数／分の測定も、高度な機能に属する。測定の精度を増加させるために、測定方法は、また、単位時間当たりのパルスの計数（高い回転数／分の値に適している）及びパルスの幅又は周期の測定（低い回転数／分の値に適している）間の動作の際に動的に切替えられ得る。回転数／分= ０の検出は、Ｉ／Ｏピンにおける他のエッジの欠乏から正確に導き出され、プログラム可能な制限時間を越えることによって識別され得る。多くの場合にソフトウェアでも実現されるこれらの高度なシステム機能は、インタフェース回路チップに単純かつ汎用の構造を与えるためにＦＰＧＡ側に常に配置される。
【００１６】
２、３個の機能は、最初にインタフェース回路及びＦＰＧＡ側間の意味のある相互作用によって発生する。インタフェース回路チップの制御は、たとえば、１方向につき１つのデータ・ラインを通じて直列に同期して行われる。従って、インタフェース回路チップと制御回路との間には、時間的に固定された結合が存在する。これは、一連の機能に使われ、以下の説明において言及される２、３個の利点を与える。
【００１７】
新規なインタフェース回路の他の利点は、同じハードウェアが全てのタイプのＩ／Ｏピン及び全ての機能に使われ得るということである。これは、制御系及び切換キャビネットの構造、同様に交換部品の保管及び保守費を相当に単純化する。最も単純なケースにおいて、追加的なインタフェース回路がシステムに提供される。追加の回路は、必要時にのみ、例えば、他のピンに欠陥がある場合に動作される。単純に再プログラムすることで充分である。したがって、冗長なシステムが非常に簡単に同様に実現されることができる。
【００１８】
インタフェース回路チップの電力供給は、例えば、トランスのような電力変換装置を備えるＤＣ／ＤＣコンバータを経て実現される。トランスの２次側は、インタフェース回路チップに直接接続される。整流及びフィルタリングを含む全ての必須の供給電圧の生成は、インタフェース回路チップにおいて統合されることができる。
【００１９】
上述した（オプトカプラ又はマグネトカプラを通じて）インタフェース回路チップのディカップリングに必要な２つの分断されたデータ・ラインは、ディカップリングが、例えば、ＤＣ／ＤＣ変換に使用される電力変換装置によって行われる場合には同様に除去されることができる。
【００２０】
Ｉ／Ｏピンの物理的な特性である。Ｉ／Ｏピンの以下の物理的な特性、即ち１）入力又は出力、２）デジタル又はアナログ、３）電圧又は電流、及び４）可変の抵抗値（バス接続、二重安定装置）がプログラムされ得る。
【００２１】
従って、各機能に対して１、２個のＩ／Ｏピンを用いて以下の基本的な機能が可能である。例えば、図２を参照する。基本的な機能は、１）例えば、論理レベルＲＳ−２３２等に対する、プログラム可能な切換閾値及びヒステリシス反応を有するデジタル入力、２）例えば、ＲＳ−４２２又はＲＳ−４８５に対するデジタル差入力、３）低レベル＜０．４ボルト、高レベルのプログラム可能なデジタル出力タイプＰＰ（プッシュプル型）、４）低及び高レベルのプログラム可能であり、例えば、ＲＳ−２３２に対してスルーレートでプログラム可能なデジタル出力タイプＬＨ、５）デジタル出力タイプＯＤ（オープンドレイン）、６）例えば、ＲＳ−４８５に対するデジタル差出力、７）アナログ接地−基準電圧入力、プログラム可能な入力範囲（選択可能）、８）電圧に対するアナログ差入力、９）０−２０ｍＡ又は４−２０ｍＡに対するアナログ差入力、１０）例えば、+／−１０Ｖのアナログ電圧出力、及び１１）０−２０ｍＡ又は４−２０ｍＡに対するアナログ定電流出力である。
【００２２】
以下に詳細に記載されているインタフェース回路チップの実施例において、２つのＩ／Ｏピンは、上述した基本的な機能の多数の同じ特性を受け入れる。デジタル入力としての構成において、例えば、２つのＩ／Ｏピンは、２つの関連したＤＡＣ（ＤＡＣ =デジタル／アナログ・コンバータ）の同じ設定を使用する。その理由は、１つのＤＡＣのみが各々のＩ／Ｏピンに提供されるからである。１つのＤＡＣは、上側の切換閾値（低＞＞高）をセットし、他のＤＡＣは、ヒステリシス反応又は下側の切換閾値をセットする。デジタル出力において、対応するＩ／Ｏピンに属しているＤＡＣは、高レベルを設定するのに使われ、必要に応じて他のＤＡＣは、低レベルの設定に使われる。オープンコレクタ又はオープンドレインを備えるデジタル出力において、対応するＩ／Ｏピンに属しているＤＡＣは使われない。出力レベル＝低において過剰な電流を検出するために閾値を設定することが考えられる。
【００２３】
２つのＩ／Ｏピンが、例えば、差入力、即ち１）電圧に対するアナログ差入力、２）例えば、ＲＳ−４２２又はＲＳ−４８５に対するデジタル差入力、及び３）アナログ電流入力（０−２０ｍＡ）として接続されることもできる。
【００２４】
システム機能について説明する。Ｉ／Ｏピンの出力に接続したシステム機能において、ＤＣ結合側、例えばＡＳＩＣ（特定用途向け集積回路）又はＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）において有効に実現され得るデジタル機能のみが必要である。現在のシステムにおいてその一部のみが再プログラムされ得、残りの部分は完全に機能的なＦＰＧＡも利用できる。したがって、システム・コストは、特定の数のゲートのみが各Ｉ／ＯピンのためのＦＰＧＡに提供されなければならないので、大幅に減少され得る。Ｉ／Ｏピンの機能は、現地のアセンブリ後、全システムの構成時にのみ決定されることができる。
【００２５】
デジタル入力において、例えば、システム機能、即ち１）割り込み開始、２）非常時のシャットダウン、３）非同期又は同期式シリアル・インタフェース、４）モデム制御線、５）ロータリセンサ・カウンタの接続のための同期式シリアル・インタフェース（= ＳＳＩ）、６）周波数測定値、７）パルス幅測定値、８）周期測定値、及び９）追加のセンサ・インタフェース（多様なモード）が可能である。
【００２６】
各々の入力は、インタフェース回路チップによって伝達されたコンパレータの結果がデジタルである場合にも基本的にアナログ入力である。ＦＰＧＡの更なる処理の種類によって、アナログ／デジタル・コンバータは、各Ｉ／Ｏピンに対して非常に簡単に実現され得る（下記参照）。Ａ／Ｄ変換の結果は、例えば、次のような更なるシステム機能を可能にする。更なるシステム機能は、１）閾値を上回る及び／又は下回る割り込み、２）いくつかのアナログ入力の同時サンプリング、及び３）センサ信号処理（Ｐｔ１００、熱電対、ＤＭＳ等）である。ブリッジ電源装置において、例えば、定電流出力として構成される他のインタフェース回路ピンが使われ得る（２−、３−、又は、４−導線構成可能）。
【００２７】
デジタル出力において、例えば、システム機能、即ち１）周波数出力、２）例えば、ＤＣモータに対するパルス幅変調出力（ＰＷＭ）、３）ステッパモータ制御、４）非同期又は同期式シリアル・インタフェース、５）モデム制御線、及び６）ロータリセンサのエミュレーションのための同期式シリアル・インタフェース（ ＳＳＩ）が可能である。
【００２８】
アナログの出力において、例えば、完全なアナログ信号形状（例えば、シヌソイド、自由関数等）の出力のようなシステム機能が可能である。
【００２９】
実現について説明する。大部分のシステム（試験台、品質管理等のためのＳＰＳ又は切換キャビネット）において多くのＩ／Ｏピン、時々数百又は数千のＩ／Ｏピンが必要である。ほとんどの場合、ディカップリングも、望ましくて必要である。しばしば、２、３個のＩ／Ｏピンは、同じ特性を有し、かつ相互間に分断されてはならない。
【００３０】
ＤＣ／ＤＣコンバータ（インタフェース回路チップを提供するための）及び２つのデジタル通信チャネル（各方向に対して１つずつ）のためのトランスは、各々のインタフェース回路チップに提供される。コストを低くするために、インタフェース回路チップにつきＩ／Ｏピンの数は４個に設定される。これは、インタフェース回路チップの基本機能に影響を及ぼさない。加えて、インタフェース回路チップのカスケード配置の可能性が、また、提供された。
【００３１】
以下の表１は、インタフェース回路チップにつきＩ／Ｏピンの数の利点及び欠点である。更なる議論において、４つのＩ／Ｏピン+ ＧＮＤを備えるタイプのみが単純であるから参照される。
【表１】
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【００３２】
注：いくつかのインタフェース回路チップを備えるシステムにおいて、それらの制御は、通常単一のＦＰＧＡによって実行される。システム機能は、また、このＦＰＧＡにおいて又はソフトウェアで実現される。全てのインタフェース回路チップは、入力のサンプリング及び出力の設定がまた同時に実行され得るように同期して通常制御される。したがって、いくつかのＩ／Ｏピンを必要とするインタフェースのＩ／Ｏピンの配置は、例えば、様々なインタフェース回路チップ上の追加のセンサ・インタフェースにおける機能面に重要性を有しない。
【発明を実施するための最良の形態】
【００３３】
先ず、図１を参照して説明する。インタフェース回路の必須の構成要素は、ピンＡ乃至ピンＤによって示されるいくつかのＩ／Ｏピンを備えるインタフェース回路チップ１、及びＧＮＤによって示される接地接続である。これらは、プロセス接続を実現する接続であり、よって、例えば、データ、測定値、制御命令等は、外部機器又は機械と交換される。以下からは単にチップ１と呼ばれるインタフェース回路チップ１は、例えば、ＦＰＧＡ又はＡＳＩＣとして形成される論理回路３と通信するための２つの更なる接続ＩＮ、ＯＵＴを備える。ここで、通信は、例えば、オプトカプラ、マグネトカプラ、トランス又はディカップリングのための他の公知の装置であり得るディカップリング・デバイス２を通じて実現される。通信は、両方向に、即ちチップ１から接続ＯＵＴを経て論理回路３へ、又は逆に論理回路３から接続ＩＮを経てチップ１へ実現される。
【００３４】
分断された電力供給のために、トランス５を経てチップ１の接続Ｗ０、Ｗ１及びＷ２に接続されるＤＣ／ＤＣドライバ４が提供される。最後に、チップ１は、例えば、コンデンサ６によって実現される、外部回路用の多くの接続（Ｃ５、ＣＰ、ＣＭ、Ｕｒｅｆ、ＶＰ、ＶＭ、Ｖ５、ＧＮＤ）を備える。
【００３５】
図２及び図３と関連して、４本のＩ／Ｏピン、即ちピンＡ、ピンＢ、ピンＣ及びピンＤを備えるインタフェース回路アーキテクチャが記載されている。回路が常に一組のピンに対して同一であるので、一組のピンＡ及びＢに対する回路のみが示される。一組のピンＣ及びＤに対する回路は、同じく構成される。
【００３６】
ピンＡは、第１のマルチプレクサ１１（ＭＵＸ・１Ａ）及び第２のマルチプレクサ１２（ＭＵＸ・２Ａ）に配線を経て接続される。マルチプレクサ１１の出力は、アナログ／デジタルの転換機能に使われる、２つのコンパレータ１３及び１４（ＫＯＭＰ・１Ａ及びＫＯＭＰ・２Ａ）の比較入力に接続している。コンパレータ１３及び１４の出力は、ヒステリシス回路１５に接続し、その出力１６（Ｄｉｎ・Ａ）は、論理回路５０に接続している（図３）。
【００３７】
ピンＡは、更に制御可能な切り換えスイッチ１７（Ｓ１Ａ）の接続に接続し、その他の接続は、マルチプレクサ１１及びコンデンサ１８（Ｃ１Ａ）に接続している。スイッチは、制御入力（Ｋ１Ａ）によって変化され得る。コンデンサ１８を備える切り換えスイッチ１７は、後述されるアナログ／デジタル転換用のサンプル及び保持回路として使われる。
【００３８】
ピンＡは、更に配線を経てマルチプレクサ２１（ＭＵＸ１・Ｂ）に接続され、その出力には２つのコンパレータ２３（ＫＯＭＰ１・Ｂ）及び２４（ＫＯＭＰ２・Ｂ）が接続される。対応する方法で、コンパレータ２３及び２４の出力は、ヒステリシス回路２５に接続し、回路２５は、論理回路５０にその出力２６（Ｄｉｎ・Ｂ）を経て順に接続される。
【００３９】
デジタル／アナログ変換用の２つのレジスタ１８及び２８（ＤＡＣ・Ａレジスタ及びＤＡＣ・Ｂレジスタ）が存在し、これらは、各々デジタル／アナログ・コンバータ１９（ＤＡＣ・Ａ）及び２９（ＤＡＣ・Ｂ）に接続される。デジタル／アナログ・コンバータ１９の出力は、コンパレータ１３（ＫＯＭＰ１・Ａ）及び２４（ＫＯＭＰ２・Ｂ）の基準入力に接続している。デジタル／アナログ・コンバータ２９（ＤＡＣ・Ｂ）の出力は、コンパレータ２３（ＫＯＭＰ１・Ｂ）及び１４（ＫＯＭＰ２・Ａ）の基準入力に、更に、マルチプレクサ１１の第３の入力に接続している。
【００４０】
デジタル／アナログ・コンバータ１９の出力は、マルチプレクサ１２の接続に接続し、更にピンＢに接続されるマルチプレクサ２２（ＭＵＸ２・Ｂ）の接続に接続している。デジタル／アナログ・コンバータ２９（ＤＡＣ・Ｂ）の出力は、また、マルチプレクサ１２及び２２の接続に接続している。電圧／電流変換器３１は、マルチプレクサ１２に、電圧／電流変換器３２は、マルチプレクサ２２に割り当てられる。これらの変換器は、各々デジタル／アナログ・コンバータ１９及びデジタル／アナログ・コンバータ２９に接続し、各々関連されたマルチプレクサ１２及び２２に接続する測定レジスタ３３（Ｒ１Ａ）及び３４（Ｒ１Ｂ）をそれぞれ備える。最後に、マルチプレクサ１２及び２２は、各々その機能が後述される接地接続３５及び３６を備える。
【００４１】
ピンＡとＢとの間には、レジスタ３７（Ｒ２）及び制御可能なスイッチ３８（Ｓ２）から成る直列回路がある。該回路は、制御接続（Ｋ８）によって制御されることができる。
【００４２】
ピンＢは、更に切り換えスイッチ３９（Ｓ４）に接続し、その出力は、マルチプレクサ２１、及び切り換えスイッチ４０（Ｓ１Ｂ）及びコンデンサ４１（Ｃ１Ｂ）からなる他のサンプル及び保持回路に接続している。ここで、切り換えスイッチは、制御入力Ｋ１Ｂによって転換され得る。切り換えスイッチ４０の他の接続は、マルチプレクサ２１に接続される。
【００４３】
制御入力Ｋ１１によって制御され得る切り換えスイッチ３９の第２の接続に対して、２つの異型が可能である。第１の異型において、この接続は、レジスタ３７及びスイッチ３８の共通ノードに配線４２を経て連結される。第２の異型においては、配線４２の代わりに、切り換えスイッチ４３、差動アンプ４４及び利得調整器４５からなる直列回路を経る。切り換えスイッチ４３（Ｓ３）の接続は、レジスタ３７及びスイッチ３８間の共通ノードに接続している。他の入力接続は、ピンＢに接続している。スイッチ４３の出力は、差動アンプ４４の入力に接続し、その他の接続は、ピンＡに接続している。差動アンプ４４の出力は、利得調整器４５の入力に接続し、その出力は、切り換えスイッチ３９（Ｓ４）の他の接続に接続している。利得調整器は、制御接続Ｋ１０を経て制御されることができる。
【００４４】
マルチプレクサ１１、２１、１２及び２２は、制御入力Ｋ４Ａ、Ｋ３Ａ、又はＫ４Ｂ、Ｋ３Ｂ、又はＫ７Ａ、Ｋ６Ａ、Ｋ５Ａ、又はＫ７Ｂ、Ｋ６Ｂ、Ｋ５Ｂによって各々制御されることができる。
【００４５】
ピンＣ及びＤ用の回路は、ブロック４６によって示されるように同じく構成される。
【００４６】
チップ１も、上述した接地接続ＧＮＤを備える。
【００４７】
接続１６（ＤＩＮ・Ａ）、２６（ＤＩＮ・Ｂ）、４７（Ｄ・ＯＵＴ・Ａ）、及び４８（Ｄ・ＯＵＴ・Ｂ）は、図２及び３間の連結を示す論理回路５０の接続を単に表すのみである。ＤＡＣレジスタ１８及び２８、並びに上述した制御接続Ｋの全ては、制御回路５０に接続している。制御回路５０は、図３において更に詳細に例示し、各々接続ＩＮ及びＯＵＴを経て図１の論理回路３との双方向接続を生じる。
【００４８】
例示として図２に示されるインタフェース回路アーキテクチャにおいて、ディカップリングは、Ｉ／Ｏピン、即ちアナログ機能のはるかに先において実現され、デジタル／アナログ・コンバータ及びコンパレータ１３、１４、２３、２４のみが、インタフェース回路側に集積される。
【００４９】
アナログの／デジタル変換（ＡＤＣ）は、論理回路３（ＦＰＧＡ）と関連して連続近似の原理によって実行される。
【００５０】
測定の初期において、ピンＡ及びピンＢにおける入力電圧は、サンプル／保持ステージ１７、１８又は４０、４１においてバッファされる。これは、デジタル・アナログコンバータ１９又は２９の出力と比較される。この出力は、最初にフルエンド・スケール偏差の半分（１２ビットにおいて２０４８= ８００ｈ）に設定される、その結果（コンパレータ１３、１４又は２３、２４の出力）は、シリアルデータストリームの１つのビットとして論理回路３（ＦＰＧＡ）に伝達される。従って、結果の１つのビットのみが検出され、デジタル・アナログ・コンバータ１９又は２９（ＤＡＣ・Ａ又はＤＡＣ・Ｂ）の値は、リセットされる。このために、完全に新規なデジタル・アナログコンバータの値がチップ１へ伝達される必要はなく、その代わりに、デジタル・アナログ・コンバータ・レジスタ１９又は２８のみが前のコンパレータ結果の関数として変更される（現在のビットは、結果と同じに設定され、次の最も低いビットは、１に設定される）。これは、変換を完了するように十分に繰り返される。
【００５１】
以下において、図２の回路の動作モードは、以下の表２、３ａ及び３ｂと関連して記載されている。
【００５２】
Ｉ／Ｏピンにおける過電圧の保護の説明は、動作方法の原理に影響を及ぼさないことで省略された。
【００５３】
以下の説明は、Ｉ／ＯピンＡについて１つのＩ／Ｏピンのみ（いわゆる、１−ピン動作モード）を使用する動作モードに関する。この説明は、また、Ｉ／ＯピンＢ、Ｉ／ＯピンＣ及びＩ／ＯピンＤに対しても妥当である。２−ピン動作モードにおいては、２つのＩ／Ｏピンが使われる。その説明は、Ｉ／ＯピンＡ及びＩ／ＯピンＢに関する。この説明は、同様にＩ／ＯピンＣ及びＩ／ＯピンＤにも適用される。全ての動作モードは、以下の表２、３ａ及び３ｂから取り出され得る制御入力Ｋ１−Ｋ１１への信号によって設定される。
【００５４】
表２は、１−ピン動作モードに対する構成Ｋ１−Ｋ１１の概要（図２参照）である。
【表２】
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【００５５】
略語の説明である。ｎＢ =必要に応じて（初期化）、ＯＤ =オープンドレイン、ＰＰ =ヌルハイ、ＬＨ =ロウハイ、Ｄ = Ｄｏｕｔ、／Ｄ＝反転したＤ、ＳＨ =サンプル／保持（０=保持）、Ｕ =電圧、Ｉ=電流、−＝適用されないか存在しない、ｘ＝無関条件である。
【００５６】
テスト及び逆読み出しに対する注意事項は、両モードが完全性のためにリストされるのみであり、かつ、これらのモード用の回路は、明瞭であって図３において省略された。これは、動作方法の原理に影響を及ぼさない。
【００５７】
デジタル・イン（接地参照型）について説明する。この動作モードは、１本のＩ／Ｏピンのみを使用するが、２つのＩ／ＯピンＡ及びＢ、又は、Ｃ及びＤが同じ特性を有するように、閾値及びヒステリシス特性をセットする２つのデジタル・アナログコンバータ１９及び２９を使用する。デジタル・アナログ・コンバータ１９（ＤＡＣ・Ａ）は、閾値を提供し、デジタル・アナログ・コンバータ２９（ＤＡＣ・Ｂ）は、デジタル・アナログコンバータ１９（ＤＡＣ・Ａ）の下方にヒステリシス特性によって設定される。マルチプレクサ１１（Ｍｕｘ１Ａ）（Ｋ４Ａ、Ｋ３Ａ = ００ｂを有する）によって、Ｉ／ＯピンＡの入力電圧は、この電圧をデジタル・アナログコンバータ１９（ＤＡＣ・Ａ）の電圧と比較するコンパレータ１３（Ｋｏｍｐ・１Ａ）の＋入力に印加される。これに対して、コンパレータ１２（Ｋｏｍｐ・２Ａ）は、その電圧をデジタル・アナログコンバータ２９（ＤＡＣ・Ｂ）の電圧と比較する。ヒステリシス回路１５と関連する評価は、ヒステリシス回路１５がＫ２Ａによってオン及びオフされることによりデジタル的に実行される。
【００５８】
これは、同様にＩ／ＯピンＢに適用され、ここでは、コンパレータ２３（Ｋｏｍｐ・１Ｂ）及びコンパレータ２４（Ｋｏｍｐ・２Ｂ）の機能が交換されるのみである。
【００５９】
デジタル・アウト（ＰＰ型、ロウ＜０．４Ｖ、ハイ＝デジタル・アナログコンバータ１９（ＤＡＣ・Ａ）について説明する。この動作モードは、１つのＩ／Ｏピンのみを使用する。毎２つのＩ／Ｏピンが同じ特性を有するように、低レベルは、＝ＧＮＤであり、高レベルは、Ｉ／ＯピンＡ及びＢに使われるデジタル／アナログ・コンバータ１９（ＤＡＣ・Ａ）によって与えられる。マルチプレクサ１２（Ｍｕｘ・２Ａ）は、これらの２つの状態間を切り換える。Ｄｏｕｔ・Ａ＝０である場合、ＧＮＤ（＝低レベル）がマルチプレクサ１２（Ｍｕｘ・２Ａ）（Ｋ７Ａ、Ｋ６Ａ、Ｋ５Ａ＝１００ｂを有する）を経てＩ／ＯピンＡに適用される。Ｄｏｕｔ・Ａ＝１である場合、デジタル・アナログ・コンバータ１９（ＤＡＣ・Ａ）の出力電圧は、高レベルとしてＩ／ＯピンＡ（Ｋ７Ａ、Ｋ６Ａ、Ｋ５Ａ＝１０１ｂを有する）に適用される。転換は、マルチプレクサ１２（Ｍｕｘ・２Ａ）（＝Ｋ５Ａ）において１つのビットのみを変更することによって出力におけるスパイク・パルスを避けるために実行される。相応する状況が、Ｉ／ＯピンＢに適用される。
【００６０】
デジタル・アナログ・コンバータ２９（ＤＡＣ・Ｂ）及び他の回路部品は、例えば、両Ｉ／Ｏピン上の現在の電圧を測るために開路して使われることができる。
【００６１】
デジタル・アウト（ＬＨ型、ロウ＝ＤＡＣ・Ｂ、ハイ＝ＤＡＣ・Ａ）について説明する。この動作モードは、１つのＩ／Ｏピンのみを使用する。低レベルは、デジタル・アナログ・コンバータ２９（ＤＡＣ・Ｂ）によって、高レベルは、デジタル・アナログ・コンバータ１９（ＤＡＣ・Ａ）によって与えられる。毎２つのＩ／Ｏピンが同じ特性を有するように、両方ともＩ／ＯピンＡ及びＢに使われる。マルチプレクサ１２（Ｍｕｘ・２Ａ）は、これらの２つの状態間を切り換える。Ｄｏｕｔ・Ａ＝０である場合、デジタル・アナログ・コンバータ２９（ＤＡＣ・Ｂ）の出力電圧が低レベルとしてＩ／ＯピンＡ（Ｋ７Ａ、Ｋ６Ａ、Ｋ５Ａ＝１１１ｂ）に適用される。Ｄｏｕｔ・Ａ＝１である場合、デジタル・アナログ・コンバータ１９（ＤＡＣ・Ａ）の出力電圧が、高レベルとしてＩ／ＯピンＡ（Ｋ７Ａ、Ｋ６Ａ、Ｋ５Ａ＝１０１ｂ）に適用される。転換は、マルチプレクサ１２（Ｍｕｘ・２Ａ）（＝反転されたＫ６Ａ）において１つのビットのみを変更することによって出力におけるスパイク・パルスを避けるために実行される。相応する状況が、Ｉ／ＯピンＢに適用される。
【００６２】
デジタル・アウト（ＯＤ型、低= ＧＮＤ、高＝オープンドレイン）について説明する。この動作モードは、１つのＩ／Ｏピンのみを使用する。低レベルは、＝ＧＮＤであり、高レベルは、オープンドレインである。マルチプレクサ１２（Ｍｕｘ・２Ａ）は、これらの２つの状態間を切り換える。Ｄｏｕｔ・Ａ＝０である場合、ＧＮＤ（＝低レベル）がマルチプレクサ１２（Ｍｕｘ・２Ａ）（Ｋ７Ａ、Ｋ６Ａ、Ｋ５Ａ＝１００ｂ）を経てＩ／ＯピンＡに適用される。Ｄｏｕｔ・Ａ＝１である場合、Ｉ／ＯピンＡは、接続されない（Ｋ７Ａ、Ｋ６Ａ、Ｋ５Ａ＝０００ｂ）。転換は、マルチプレクサ１２（Ｍｕｘ・２Ａ）（＝反転されたＫ７Ａ）において１つのビットのみを変更することによって出力におけるスパイク・パルスを避けるために実行される。相応する状況が、Ｉ／ＯピンＢに適用される。
【００６３】
デジタル・アナログ・コンバータ１９（ＤＡＣ・Ａ）、デジタル・アナログ・コンバータ２９（ＤＡＣ・Ｂ）及び他の回路部品は、例えば、２つのＩ／Ｏピンにおける現在の電圧を測るために開路して使われることができる。
【００６４】
アナログ・イン（電圧型、接地参照）について説明する。この動作モードは、１つのＩ／Ｏピンのみを使用する。反転の初期において、Ｉ／ＯピンＡにおける入力電圧は、反転の全持続期間の間、スイッチ１７（Ｓ１Ａ）を通じてコンデンサ１８（Ｃ１Ａ）に格納される。コンパレータ１Ａは、この電圧をデジタル・アナログコンバータ１９（ＤＡＣ・Ａ）の電圧と比較し、上記のように、Ａ／Ｄ変換を実行する。その後、スイッチ１７（Ｓ１Ａ）を以前に変えることによって、Ｉ／ＯピンＡにおける電流値は、コンデンサ１８（Ｃ１Ａ）に格納される。相応する状況が、Ｉ／ＯピンＢに適用される。
【００６５】
電力消費を減少させるために、Ａ／Ｄ変換を含む全ての動作モードが連続又はトリガモード間に切り換えることができる。
【００６６】
アナログ・アウト（電圧型）について説明する。この動作モードは、１つのＩ／Ｏピンのみを使用する。デジタル・アナログ・コンバータ１９（ＤＡＣ・Ａ）の出力電圧は、マルチプレクサ１２（Ｍｕｘ・２Ａ）を経てＩ／ＯピンＡ（Ｋ７Ａ、Ｋ６Ａ、Ｋ５Ａ＝１０１ｂ）に適用される。相応する状況が、Ｋ７Ｂ、Ｋ６Ｂ、Ｋ５Ｂ＝１１１ｂをもってＩ／ＯピンＢに適用される。
【００６７】
アナログ・アウト（電流型）について説明する。この動作モードは、１つのＩ／Ｏピンのみを使用する。デジタル・アナログ・コンバータ１９（ＤＡＣ・Ａ）の出力電圧は、電流／電圧コンバータ３１（Ｕ／ＩＡ）において定電流へ変換され、マルチプレクサ１２（Ｍｕｘ・２Ａ）を経てＩ／ＯピンＡ（Ｋ７Ａ、Ｋ６Ａ、Ｋ５Ａ＝１１０ｂ）に提供される。相応する状況が、電流／電圧コンバータ３２（Ｕ／ＩＢ）を通じてＩ／ＯピンＢに適用される。
【００６８】
真理差形成による２ピン動作モード（図２及び表３ａ参照）について説明する。表３ａは、真理差利得を有する２ピン動作モードに対する構成Ｋ１−Ｋ１１である。
【表３ａ】
2004288173.tif 000005
【００６９】
略語の説明である。ｎＢ =必要に応じて（初期化）、ＳＨ =サンプル／保持（０=保持）、Ｕ =電圧、Ｉ=電流、−＝適用されないか存在しない、ｘ＝無関条件である。
【００７０】
ここで、図２において破線及び陰線によって示される回路部品４３、４４及び４５が、また、必要である。破線による接続４２は除去される。
【００７１】
アナログイン（電圧型、差）について説明する。この動作モードのために、２つのＩ／Ｏピンが使われる。差動アンプ４４は、Ｉ／ＯピンＡ（差動アンプ４４の+入力に直接連結される）上の電圧及びＩ／ＯピンＢ（Ｋ９＝１において、Ｉ／ＯピンＢは、差動アンプ４４の−入力にスイッチ３８（Ｓ３）を通じて連結される）上の電圧間の差を形成し、その結果は、必要に応じて、アンプ４５によって増幅された後、スイッチ３９（Ｓ４）（Ｋ１１＝１）を経てサンプル‐保持回路４０、４１（Ｓ１Ｂ）に適用され、マルチプレクサ２１（Ｍｕｘ１Ｂ）及びコンパレータ２３（Ｋｏｍｐ・１Ｂ）、並びにデジタル・アナログコンバータ２９（ＤＡＣ・Ｂ）を通じて変換される。
【００７２】
アナログイン（電流型、差）について説明する。この動作モードは、２つのＩ／Ｏピンを使用する。Ｋ８ = １を備えるスイッチ３８（Ｓ２）を経て、電流の測定のためのレジスタ３７（Ｒ２）がＩ／ＯピンＡ及びＩ／ＯピンＢの間で接続される。差動アンプ４４をもって、レジスタ３７（Ｒ２）の両接続間の電圧差が形成される。上側の接続（＝Ｉ／ＯピンＡ）は、差動アンプ４４の+入力上に直接位置する。下側の接続は、Ｋ９＝０を備えるスイッチ４３（Ｓ３）を通じて差動アンプ４４の−入力上に位置する。差は、必要に応じて、アンプ４５によって増幅された後、スイッチ３９（Ｓ４）（Ｋ１１=１）を経てサンプル‐保持回路４０、４１（Ｓ１Ｂ）に印加され、マルチプレクサ２１（Ｍｕｘ・１Ｂ）及びコンパレータ２３（Ｋｏｍｐ・１Ｂ）、並びにデジタル・アナログコンバータ２９（ＤＡＣ・Ｂ）によって変換される。
【００７３】
マルチプレクサ１Ｂの入力０における信号が、また、マルチプレクサ１Ａの他の入力３に適用されると、デジタル・アナログ・コンバータ１９（ＤＡＣ・Ａ）は、過電圧保護回路を実現するためにコンパレータ１４（Ｋｏｍｐ・２Ａ）と共に使われ得る。デジタル・アナログコンバータ１９（ＤＡＣ・Ａ）によって、閾値がセットされ得、それを上回る場合、スイッチ３８（Ｓ２）は、過負荷からレジスタ３７（Ｒ２）を保護するために自動的に切られる。この回路は、ＦＰＧＡ側に対する副次的な効果なく、チップ１内において非常に急速に反応する。エラーは、ＦＰＧＡに報告される。
【００７４】
疑似差構造を有する２ピン動作モード（図２及び表３ｂ参照）について説明する。表３ｂは、疑似差利得を有する２ピン動作モードのための構成Ｋ１‐Ｋ１１である。
【表３ｂ】
2004288173.tif 000006
【００７５】
略語の説明である。ｎＢ ＝必要に応じて（初期化）、ＳＨ ＝サンプル／保持（０＝保持）、Ｕ ＝電圧、Ｉ＝電流、−＝適用されないか存在しない、ｘ＝無関条件である。
【００７６】
ここで、図２において破線及び陰線によって示される回路部品４３、４４及び４５が除去され、破線による接続４２によって交替され得る。
【００７７】
アナログイン（電圧型、差）について説明する。この動作モードのために、２つのＩ／Ｏピンが使われる。Ｉ／ＯピンＡ及びＩ／ＯピンＢ上の電圧は、動作モード・アナログイン（電圧型、接地参照）に対して記載したように、サンプルされて、互いに独立に同時にコンデンサ１８及び４１（各々Ｃ１Ａ及びＣ１Ｂ）において変換される。該差は、最初にＦＰＧＡのデジタル側上において形成される。
【００７８】
アナログイン（電流型、差）について説明する。この動作モードは、２つのＩ／Ｏピンを使用する。Ｋ８ = １を備えるスイッチ３８（Ｓ２）を経て、電流の測定のためのレジスタ３７（Ｒ２）がＩ／ＯピンＡ及びＩ／ＯピンＢの間で接続される。Ｒ２の両接続間の電圧は、互いに独立に測定される。レジスタ３７（Ｒ２）の上側接続における電圧は、破線接続及びスイッチ３９（Ｓ４）（Ｋ１１=１）を通じた下側接続を経てサンプル‐保持回路４０、４１（Ｓ１Ｂ）に連結されるＩ／ＯピンＡ上の電圧に対応する。両電圧は、動作モード・アナログイン（電圧型、接地参照）において説明したように、コンデンサ１８及び４１（Ｃ１Ａ及びＣ１Ｂ）において同時にサンプルされて変換される。該差は、最初にＦＰＧＡ３のデジタル側上において形成される。
【００７９】
図３は、ディカップリング・デバイス２によって論理回路３（図１）との通信を行う接続ＩＮ及びＯＵＴを備える論理回路５０のブロック回路図を示す。一般に、各々の方向にデータの流れが存在する。先ず論理回路３からチップ１への方向に、チップ１のプログラミングのために、データが送信される。このデータは、スイッチ、マルチプレクサ及び図２の他の構成要素をプログラムするために、制御入力のＫ１Ａ乃至Ｋ１０Ｄ、Ｋ１１Ａ、Ｋ１Ｂ乃至Ｋ１０Ｂ、Ｋ１Ｃ乃至Ｋ１１Ｃ、Ｋ１Ｄ乃至Ｋ１０Ｄを伝送する。
【００８０】
先ず、回路が説明される。接続ＩＮから、配線はクロック信号とデータを分離する論理回路５１につながり、この回路から信号及びデータを別々に入力シフト・レジスタ５２並びにリセット及び制御論理５３に送信する。入力シフト・レジスタ５２並びにリセット及び制御論理５３は、制御ラッチ５４に接続し、その出力（Ａ、Ｂ、Ｃ、Ｄ）は、ブロック４７（ＤＯＵＴ・Ａ）及び４８（ＤＯＵＴ・Ｂ）、及び図２のピンＣ及びＤのための接続に対応する。更なる出力「データ」及び「ｓｙｎｃ」は、「ハイパ・シリアル」シフト・レジスタ５６（用語「ハイパ・シリアル」は、下で説明する）に接続している。順番に、これは、より良い理解のために再び示されるＤＡＣレジスタ１８、並びに動作モード及び構成のためのレジスタ５８に接続している。レジスタ５８の出力は、論理回路５９に接続し、その出力は、構成接続Ｋ１Ａ乃至Ｋ１１Ａに接続される。上述した構成要素５６、１８、５８及び５９は、ピンＡに対するブロック５５Ａとして組み立てられる。同様に、同一の構成要素５５Ｂ、５５Ｃ及び５５ＤがピンＢ、Ｃ及びＤに対して提供される。
【００８１】
チップ１から論理回路３（図１）への方向に、ＤｉｎＡ、ＤｉｎＢに対する接続１６、２６が、更に、同様にＤｉｎＣ及びＤｉｎＤに対しても提供される。これらは、出力シフト・レジスタ６３を経て状況ラッチ６２及び接続ＯＵＴに接続している。加えて、情報又はエラー報告のためのデータ・チャネルを表す論理回路６０及び６１が提供されて、同様に状況ラッチ６２に接続している。「ハイパ・シリアル」伝送によって、論理回路６０は、そのチップ上の情報、その現在の構成等を伝達する。この情報は、製造業者の識別のようにチップ内の永久にプログラムされたメモリ・セルから、又は、チップの構成情報、例えば、スイッチＫ１Ａ‐Ｋ１１Ａ、Ｋ２Ｂ−Ｋ１０Ｂ等の現在の状態をフェッチすることによって参照される。
【００８２】
原則として、論理回路６１は、構成において又は動作の間に現れ得るエラー情報に対して同じ方式で動作する。論理回路６１は、配線「エラーＡ」乃至「エラーＤ」を経てこの情報を得る。これらの配線の各々は、複数のこのような個々の情報を表し得る。例えば、過剰な電流及び／又は過電圧の検出は、各々のピンに対して導入されることができる。
【００８３】
以下において、図３の回路の動作原則は、更に詳細に説明される。先ず、インタフェース回路チップから／へのデータストリームについて説明する。シリアル１ビットのデータストリームは、各々の方向に提供される。最も単純なケースにおいて、連続のクロックが別々のクォーツ発振器なしにインタフェース回路側においても再構成され得るので、このデータストリームは、非同期データストリームであり得る。チップ１へのデータストリームは、ビットの固定定義によって連続的に流れる。インタフェース回路側において、クロックは、このデータストリーム（５１）からフィルタリングされて、チップ１において様々な目的で、例えば、チップ１からＦＰＧＡ３へデータを送るのに使用される。同様に、チップ１からのデータの伝送は、ビットの固定定義によって発生する。全体で、各々の方向に対して、８ビットで充分であり、これはデータストリームによって繰り返す。
【００８４】
チップ１の可能な使用法を増加させるために、通信（同期、非同期、ＳＰＩ）の種類が、また、チップ１において構成されることができる。
【００８５】
各々の方向において、パリティ・ビットは、送信された７ビット・ワードによって形成され、最後のデータ・ビットとして送信される。これは、両側において試験される。ＦＰＧＡ３からチップ１への伝送エラーのために、これは、エラーを検出した後、次の送信されたワードにおいてエラー・ビットを戻って送信し得る。エラーの種類は、下記のように、符号化され、ワードによって送信されることができる。
【００８６】
「ハイパ・シリアル」伝送について説明する。先ず、用語の「ハイパ・シリアル」について説明する。チップ１とＦＰＧＡ３との間において、連続データストリームは、ＦＰＧＡ３において発生し、データストリームに含まれるクロックと同期して両方向に流れる。実際の情報は、例えば、８ビットのワードによって両方向に直列に送信される。そのような８ビットワードの伝送の後、次の８ビットワードの伝送は、直ちに始まる。個々のビットの意味は、自由に選ばれ得、実施例の下で更に説明される。従って、４つのピンＡ、Ｂ、Ｃ及びＤの各々に対して、例えば、ピンが出力として構成された場合に出力の状態を固定する１つのビットが提供される。そこで、各々伝送された８ビットワードによって、１つ以上のピンの状態を変更し得る。出力ピンの状態を変更するために、８ビットワードが再び送信されるまで待たなければならない。その後は、出力ピンに対する効果的な変更のみである。これは、最大変化率を制限する。図１のブロック１及び３間の１００ＭＨｚの伝送速度において、４つの全てのピンに対して同時に８０ｎｓにつき１の最大変化率を成し遂げる。他の動作モードが１つのピン（出力ピンとは異なる）に対して構成されると、８ビットワードにおいて対応するビットを異なって定め得る。次のセクション「インタフェース回路チップへのデータストリーム」において、ビット４及び６の意味が、また、説明される。これらは、いわゆるハイパ・シリアル伝送に使われる。ここで、各８ビットワードにおいて、特定の情報の１ビットのみが送信される。したがって、該情報が完全に送信されるまで、それはかなり長く続く。新規な伝送の開始は、８ビットワードにおいてビット４によって示す。このビットが０に等しい場合、情報の第１のビットは、ビット６（＝データ）において伝達される。次の８ビットワードにおいて、情報の次のビットが続く。完全な情報の伝送は、従って、遅い。情報の種類及びその長さも同様に、異なる情報が異なる長さの時間を必要とし得るように、ワードによって送信される。同じ原則が、また、ブロック１からブロック３へのハイパ・シリアル伝送に使用される。ここで、例えば、チップの製造者が識別され得るコードが検索されることができる。
【００８７】
加えて、双方向の通信のために、各Ｉ／Ｏピンに対して、一般の情報及びエラー報告のための、いわゆるハイパ・シリアルデータ・チャネルが提供される（例えば、チップ１からＦＰＧＡ３まで、図３のブロック６０及び６１）。これらのチャネルは、１つのビットより長い情報に対するワード‐シリアル伝送を行い、すなわち、各々の８ビットワードにおいて送信される情報用の１つのビットのみが供給される。ワード‐シリアル伝送の初期において、例えば、チップ１への新規なデジタル・アナログ・コンバータ値の伝送のために、８ビットワードにおいていわゆるＳＹＮＣビットがセットされる。このような方法で、チップ１は、ハイパ・シリアル伝送メッセージの第一のビット、この場合には新規なデジタル・アナログ・コンバータ値が伝送されることを認識する。各８ビットワードにおいて、４つのデジタル・アナログ・コンバータ値の各々に対して１つのビットが伝送される。メッセージのビットの数は、固定されるか、各々のメッセージの最初においてメッセージとともに伝送され得るか、又は同期の周期によって決定される。マグネトカプラの伝送率が現在最高１００Ｍｂｐｓに達し得るので、Ｉ／Ｏピンにつき約１０Ｍｂｐｓの伝送率が達成されることができる。
【００８８】
インタフェース回路チップに対するデータストリームについて表４を参照して説明する。
【表４】
2004288173.tif 000007
【００８９】
インタフェース回路チップ用のハイパ・シリアル命令セットについて説明する。電源をオンし、全てのＩ／Ｏピンに対する全てのビットが０にセットされた後、Ｉ／Ｏピンは、高抵抗入力である。Ｉ／Ｏピンの構成は、次のようにハイパ・シリアル方式で行われる。
【００９０】
初期化用に送信した最初の８ビットワードは、電源‐オン‐リセットの後（又はＲＥＳビットが１に戻った後）、シリアルデータ伝送の動作モードを決定する。動作モードの初期化が４つのピンに対して行われ、各ワードのビット３‐０は、ハイパ・シリアル方法でＩ／Ｏピン３‐０に対する動作モード含み、最初に伝送された８ビットワードにおいて初期化の最高値のビットにて始まる。初期化値の始めにおいて、ＳＹＮＣビットが、また、セットされる。その後、４つのアナログ／デジタル・コンバータに対する初期化値のシリアル伝送が続く。
【００９１】
しかし、これらの設定は、ビット５が１（=ＲＥＳ）に設定されるときにのみ作動する。後のワードにおいてビット５が０に設定されると、全てのＩ／Ｏピンがモード０にリセットされ、モードの初期化が繰り返されなければならない。
【００９２】
インタフェース回路チップのデータストリームについて表５を参照して説明する。
【表５】
2004288173.tif 000008
【００９３】
ビット５及び６は、各々ハイパ・シリアルデータストリームを伝達する。ビット５は、エラー報告又は０を供給し、ビット６は、多様な情報、例えば、チップバージョン、リビジョン、製造業者、構成モード等からなる。伝送の始めは、ＳＹＮＣ＝１によって行われ、対応するチップ１により、データが最高値のビットにて所定のフォーマットに始まる。
【００９４】
エラーがチップ１において検出される場合、対応するビットがハイパ・シリアル方法で送信されるビット５のエラー情報に設定される。エラー報告は、エラーがもはや検出されないまで繰り返される。
【００９５】
ハイパ・シリアルエラー報告の構造（実施例）について表６を参照して説明する。
【表６】
2004288173.tif 000009
【００９６】
スタート条件、電源オンについて説明する。電源オフモードにおいて、ＤＣ／ＤＣコンバータ４のスイッチが切られ、よってチップ１には電源が供給されない。チップ１からＦＰＧＡ ３への通信ピンＯＵＴは、これを低レベルにて示す。ＤＣ／ＤＣコンバータ４のスイッチを入れた、即ちチップ１に対する電力供給を開始した後、チップ１は、電力‐良好‐状況（＝所望の範囲における全ての供給電圧）を検出し、電力‐オン‐リセットを実行し、ＦＰＧＡ３に通信ピンＯＵＴにおける高レベルによって通信準備の完了を指示する。通信ピンＩＮ及びＯＵＴを経た第１の活動は、タイミング情報を交換し、シリアル・インタフェース（通信のタイプ、ボー・レート等）を初期化するのに使用される。ここまで、Ｉ／Ｏピンは、高抵抗入力を維持する。
【００９７】
今、ＦＰＧＡ３は、通信から始まって、多様な初期化データを送り得る。Ｉ／Ｏピンは、直ちに構成されて、出力のための初期化値にセットされる。
【００９８】
ここで、この装置の他の利点が見られ得、その理由は、別々のＥＥＰＲＯＭによる別々のローカル初期化が各チップ１に対して必要でなく、その代わりに、これは、全ての初期化値向けのＥＥＰＲＯＭを備えるＦＰＧＡ４から全てのチップ１に対して実行され得るからである。
【００９９】
データ伝送が止まる場合、同様に、ＤＣ／ＤＣコンバータ４の故障、又は供給電圧のうちの１つの失敗の場合、チップ１は、特定の時間の後、リセット・モードに復帰する。
【表７】
2004288173.tif 000010
【０１００】
位相Ｉ／Ｏ初期化において、最初に伝送された４つの８ビットワードは、４つのＩ／Ｏピンの動作モード及びデジタル出力の初期化状態を設定する。その後、ＳＹＮＣ=１により、ハイパ・シリアル伝送されたＤＡ値の開始が行われる。次の８ビットワードをもって、ＲＥＳ=１によって、モードに対して既に設定された値、アナログ／デジタル・コンバータ及びデジタル出力が、チップ１の活性とともに活性化する。ＲＥＳビットは、リセットが必要であるまで、常にセットされているままである。
【０１０１】
Ｉ／Ｏ初期化の実施例について説明する。モードによれば、各バイトに対して１のビットのみが伝送されるか、又はＳＹＮＣ=１により、次のアナログ／デジタル・コンバータの１つの値又は複数の値が伝送される。
【表８】
2004288173.tif 000011
【０１０２】
Ｉ／Ｏピンについて説明する。必要条件に対応して、ピンは、過電圧及び短絡状況に抵抗する。チップ１の製造プロセスによれば、典型的なプロセスＩ／Ｏの標準が、特別な外部回路なしにできる限り維持される。
【０１０３】
Ｉ／ＯピンＣＬＫ１は、通常必要でない。上記したように、クロックが伝送されたデータに含まれていて、公知の標準の方法及び標準の符号化、例えば、いわゆる受信側、ここではブロックにおけるマンチェスター符号化によって引き出され得るからである。
【０１０４】
従って、Ｉ／ＯピンＣＬＫ１は、外部クロックを必要とする動作モード、例えば、データストリームからクロック引き出し得ない非同期動作モードに提供される。好ましい同期動作モードにおいては、クロックが必要でなく、よって構成（ＧＮＤ、Ｖ５、又は非接続）を設定するのに使われる。
【０１０５】
Ｉ／ＯピンＵｒｅｆは、コンデンサを経てＧＮＤに適用されなければならない。それは、また、外部基準によってボード上の基準電圧を交替するのに使用されることもできる。
【表９】
2004288173.tif 000012
【０１０６】
インタフェース回路チップのカスケード配置（図４参照）について説明する。いくつかのチップ１、１’が同じディカップリング・デバイス２及び同じ通信チャネルを経て動作され得る。ここで、第１のチップ１のデータ‐ＯＵＴのみが、次のチップ１’のデータ‐ＩＮに接続しなければならない。チップ１のシーケンスの識別は、電源‐オン‐リセットの後、最初の８ビットワードを経て行われる。ＣＡＳＣ=１である場合、プロセスは、第１のチップ１を処理する。第２のチップ１’の場合には、ＣＡＳＣ=０である。シリアルデータは、チップ１のシーケンスに伝送され、よって最初にチップ１の方向に、第１のチップ１に対する８ビットワード、そして次のチップに対するワード等が伝送される。
【０１０７】
シリアル・インタフェースの動作モードの設定について説明する。チップ１を他の用途に使用し得るようにするために、シリアルデータ伝送の方法が、例えば、同期、非同期、又はＳＰＩに調整され得る。
【０１０８】
従って、チップ１を、典型的なシリアル・インタフェース、及び多くのマイクロコントローラ及びＤＳＰ（=デジタル信号プロセッサ）に提供されるＳＰＩインタフェースに接続する可能性が存在する。制御は、ソフトウェアによって非同期的に実行されることもできる。
【０１０９】
ディカップリングのない動作（図５参照）について説明する。チップ１は、コストの削減のためにディカップリングなしに（個々に又はカスケード式に）動作されることもできる。図５は、非常に単純なシステム構造を示す。ここで、通信インタフェースは、非同期的に又はＳＰＩとして構成される。特に、現代のマイクロコントローラは、しばしばこのようなシリアル・インタフェースを既に提供している。
【０１１０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【０１１１】
【図１】ディカップリングを有するインタフェース回路のブロック回路図である。
【図２】インタフェース回路チップのより詳細なブロック回路図である。
【図３】図２のインタフェース回路チップのための制御論理のより詳細なブロック回路図である。
【図４】カスケード配置を説明するためのブロック回路図である。
【図５】ディカップリングを有しない、図１と同様のブロック回路図である。
【符号の説明】
【０１１２】
１：インタフェース回路チップ
２：ディカップリング・デバイス
３，５０，６０，６１：論理回路
４：ＤＣ／ＤＣドライバ
５：トランス
１１，１２，２１：マルチプレクサ
１３，１４，２３，２４：コンパレータ
１５，２５：ヒステリシス回路
１７：スイッチ
１９，２９：デジタル／アナログ・コンバータ
３３，３４：測定レジスタ
４４：差動アンプ
４５：利得調整器
５２：入力シフト・レジスタ
５６：ハイパ・シリアル・シフト・レジスタ
６２：状況ラッチ
６３：出力シフト・レジスタ
【図１】
2004288173.tif 000013
【図２】
2004288173.tif 000014
【図３】
2004288173.tif 000015
【図４】
2004288173.tif 000016
【図５】
2004288173.tif 000017
【外国語明細書】
2004288173.tif 000018
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2004288173.tif 000022
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2004288173.tif 000048
2004288173.tif 000049
2004288173.tif 000050