(57)【要約】【課題】短チャネル効果の抑制及びドレイン領域近傍での電界緩和が図れ、且つ、飽和電流の向上が図れる半導体装置及びその製造方法を提供する。【解決手段】ｐ型半導体基板１の全面に、しきい値制御用領域２を形成した後、半導体基板１上に、ゲート絶縁膜３及びゲート電極４を形成する。その後、ゲート電極４をマスクにして半導体基板１に、砒素をドーズ量８×１０１２／ｃｍ２、注入エネルギー４０ｋｅＶ、注入角度２５°の条件で４回転イオン注入を行い、ｎ型ＬＤＤ領域５を形成する。その後、ゲート電極４をマスクにして半導体基板１に、砒素をドーズ量５×１０１１／ｃｍ２、注入エネルギー５ｋｅＶ、注入角度０°の条件でイオン注入を行い、ｎ型表面ＬＤＤ領域６を形成する。その後、ｐ型ポケット領域７を形成した後、ゲート電極４の側面上に絶縁性サイドウォール８を形成し、高濃度ソース・ドレイン領域９を形成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体領域と、
前記半導体領域上に形成されたゲート電極と、
前記ゲート電極の側面上に形成された絶縁性サイドウォールと、
前記絶縁性サイドウォール下の前記半導体領域に形成された第２導電型の第１不純物からなる低濃度ソース・ドレイン領域と、
前記低濃度ソース・ドレイン領域の表面領域に形成された第２導電型の前記第１不純物からなる表面低濃度領域とを備え、
前記表面低濃度領域は、前記低濃度ソース・ドレイン領域よりも不純物濃度が低濃度であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１不純物が砒素であることを特徴とする半導体装置。
【請求項３】
第１導電型の半導体領域上にゲート電極を形成する工程（ａ）と、
前記ゲート電極をマスクにして、前記半導体領域に第２導電型の第１不純物を第１の注入エネルギーでイオン注入を行い、第２導電型の低濃度ソース・ドレイン領域を形成する工程（ｂ）と、
前記ゲート電極をマスクにして、前記半導体領域に第２導電型の前記第１不純物を、前記第１の注入エネルギーよりも低い第２の注入エネルギーでイオン注入を行い、前記低濃度ソース・ドレイン領域の表面領域に第２導電型の表面低濃度領域を形成する工程（ｃ）と、
前記工程（ｂ）及び前記工程（ｃ）の後に、前記ゲート電極の側面上に絶縁性サイドウォールを形成する工程（ｄ）とを有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記工程（ａ）の後で前記工程（ｂ）の前に、前記半導体領域の全面上に保護膜を形成する工程を備え、
前記工程（ｂ）では、前記保護膜の形成された前記半導体領域にイオン注入を行って前記低濃度ソース・ドレイン領域を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項３又は４記載の半導体装置の製造方法において、
前記第１不純物が砒素であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有するＭＩＳ型半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩ開発においては、高速化、低消費電力化、低価格化を達成するために、ＭＩＳＦＥＴの微細化が進められている。ＭＩＳＦＥＴの微細化に伴い、チャネル長も短くなるため、電源電圧を下げても飽和電流値を増大させることが可能となる。これにより、ＬＳＩの低消費電力化と高速化が図られ、かつ、より一層の大量生産が可能となりコスト低減が図られている。
【０００３】
しかしながら、ＭＩＳＦＥＴの微細化によって、短チャネル効果の劣化とともに、ホットキャリア耐圧の劣化が問題となってきている。この短チャネル効果の劣化は、ゲート絶縁膜を薄膜化することによって抑制することができるが、ゲート絶縁膜を薄膜化するとホットキャリア耐圧の劣化が促進することになる。
【０００４】
従って、ＭＩＳＦＥＴの微細化において、飽和電流値の増大、ホットキャリア耐圧の向上、及び、短チャネル効果の抑制を図ることが重要な課題であり、これまで様々な提案がなされてきた。その１つの構成として、ソース・ドレイン領域にＬＤＤ構造を有するＭＩＳＦＥＴがある。
【０００５】
例えば、ｎＭＩＳＦＥＴにおいて、高濃度ソース・ドレイン領域には不純物分布の広がりが狭く拡散速度が遅い砒素のみを不純物として使用し、一方、ＬＤＤ領域には砒素と共に不純物分布の広がりが広く拡散速度が速いリンを不純物として使用して、砒素でＬＤＤ領域の浅い領域を形成し、且つ、リンでＬＤＤ領域の深い領域を形成することにより基板とドレイン側のＬＤＤ領域との間の電界緩和を図るという方法がある（例えば、特許文献１参照）。
【０００６】
図１０（ａ）〜図１０（ｄ）は、従来のＬＤＤ構造を有する半導体装置の製造工程を示す断面図である。
【０００７】
まず、図１０（ａ）に示す工程で、Ｐ型半導体基板１０１上にゲート酸化膜１０２、多結晶シリコン膜１０３を順次形成する。
【０００８】
次に、図１０（ｂ）に示す工程で、Ａｓを９０ｋｅＶ、１×１０１４／ｃｍ２の条件でイオン注入しＮ型拡散層１０４を形成する。
【０００９】
次に、図１０（ｃ）に示す工程で、Ｐを５０ｋｅＶ、５×１０１３／ｃｍ２の条件でイオン注入しＮ型拡散層１０５を形成する。
【００１０】
次に、図１０（ｄ）に示す工程で、多結晶シリコン膜１０３の側壁にシリコン酸化膜１０６を形成した後、Ａｓを８０ｋｅＶ、５×１０１５／ｃｍ２の条件でイオン注入し、Ｎ型拡散層１０７を形成する。
【００１１】
この構成によれば、ＬＤＤ部が低抵抗であるため、大きな駆動電流を実現でき、かつ、基板とドレインとの緩やかな濃度プロファイルにより耐圧と信頼性も向上することができる。
【００１２】
また、Ａｓ注入で形成された低濃度の第１ＬＤＤ層と、第１ＬＤＤ層内に形成された第１ＬＤＤ層よりも高濃度のリン注入で形成された第２ＬＤＤ層からなる２重ＬＤＤ構造を有するＭＩＳ型半導体装置が提案されている（例えば、特許文献２参照）。この構成によれば、ドレイン電界を緩和することが可能となり、ＭＩＳＦＥＴの耐圧及びホットキャリア耐性を改善することができる。
【００１３】
【特許文献１】
特開平７−２９７３９３号公報（第２頁、図２）
【特許文献２】
特開２０００−３０７１１３号公報（第６−７頁、図１）
【００１４】
【発明が解決しようとする課題】
しかしながら、従来のように不純物分布の広がりや拡散速度の異なる２種以上のイオン種を用いて２重ＬＤＤ層を形成する場合、例えば砒素とリンの２種類のイオン種を用いると、リンは砒素に比べて極端に拡散速度が速いため、砒素とリンの各不純物濃度分布の形状を制御するが非常に困難であった。
【００１５】
さらに、微細なＭＩＳＦＥＴにおいては、短チャネル効果抑制のためにポケット領域や高濃度なレトログレード形状のしきい値制御用領域を形成するため、ドレイン領域近傍の基板濃度が向上する。そのため、従来のように、砒素を浅くイオン注入し、テール部にリンを注入して形成する２重ＬＤＤ構造や、リンを浅くイオン注入しテール部に低濃度の砒素を注入して形成する２重ＬＤＤ構造では、ドレイン領域近傍の電界緩和によるホットキャリア耐圧の向上を図ることが困難となってきている。
【００１６】
例えば、ポケット領域などにより表面基板濃度が１×１０１８／ｃｍ３に近いＭＩＳＦＥＴにおいては、ＬＤＤ領域も当然ながら１×１０１８／ｃｍ３以上の濃度が必要となる。従って、ＬＤＤ領域のテール濃度は高くなるため、基板とＬＤＤ領域との間の電界緩和を図れるほど十分低濃度なＬＤＤ領域を形成するのが難しい。
【００１７】
また、基板とＬＤＤ領域との間の電界緩和を図るために、ＬＤＤ領域のテール部をリン注入で形成する場合、基板表面から０．１μｍ以上深い領域に１×１０１８／ｃｍ３以上の不純物濃度で形成すると、リンの不純物濃度分布の広がりが大きくなるため、短チャネル効果の劣化が生じるという課題がある。
【００１８】
そこで、本発明者らは、ポケット領域やしきい値制御用領域などが形成された高濃度不純物領域を有する基板にＭＩＳＦＥＴを形成する場合、基板とＬＤＤ領域との電界緩和を図る方法として、ＬＤＤ領域の不純物として砒素のみを用いて、高エネルギー注入で形成する方法が有効であると考え、検討を行った。
【００１９】
以下、砒素の高エネルギー注入でＬＤＤ領域を形成した検討結果について説明する。
【００２０】
図６（ａ）〜図６（ｃ）は、従来の半導体装置の製造工程において、砒素を高エネルギーで１回注入してＬＤＤ領域を形成した場合に生じる不具合を説明するための断面図である。
【００２１】
まず、図６（ａ）に示す工程で、Ｐ型半導体基板２０１に、ボロンをドーズ量７×１０１２／ｃｍ２、注入エネルギー４０ｋｅＶの条件でイオン注入を行い、しきい値制御用領域２０２を形成する。その後、半導体基板２０１上にゲート絶縁膜２０３及びゲート電極２０４を形成した後、ゲート電極２０４をマスクにして砒素をドーズ量８×１０１２〜５×１０１３／ｃｍ２、注入エネルギー２０〜６０ｋｅＶ、注入角度２５°の条件で４回転イオン注入を行い、ＬＤＤ領域（低濃度ソース・ドレイン領域）２０５を形成する。その後、ゲート電極２０４をマスクにしてボロンをドーズ量４×１０１２／ｃｍ２、注入エネルギー１５ｋｅＶ、注入角度２５°の条件で４回転イオン注入を行い、ポケット領域２０６を形成する。
【００２２】
次に、図６（ｂ）に示す工程で、基板上の全面にシリコン酸化膜を形成した後、シリコン酸化膜の異方性エッチングを行い、ゲート電極２０３の側面上に絶縁性サイドウォール２０７を形成する。
【００２３】
次に、図６（ｃ）に示す工程で、ゲート電極２０４及び絶縁性サイドウォール２０７をマスクにして砒素をドーズ量３×１０１５／ｃｍ２、注入エネルギー４０ｋｅＶの条件でイオン注入を行い、高濃度ソース・ドレイン領域２０８を形成する。
【００２４】
図７（ａ）は、図６の製造方法においてＬＤＤ領域２０５を形成するための砒素のドーズ量を２×１０１３／ｃｍ２に固定し、注入エネルギー条件を変えた場合のチャネル方向位置における不純物濃度分布を示す図であり、図７（ｂ）は図７（ａ）の不純物濃度分布におけるＶｇ＝１／２Ｖｄｄ時の電界分布を示す図である。この図７に示すように、砒素の注入エネルギーを上げると、砒素不純物がチャネル方向（ゲート電極下の中央側）に広がり、基板とＬＤＤ領域との間の電界緩和が図られることがわかる。
【００２５】
図８（ａ）は、図６の製造方法においてＬＤＤ領域を形成するための砒素の注入エネルギーを４０ｋｅＶに固定し、ドーズ量を変えた場合のチャネル方向位置における不純物濃度分布を示す図であり、図８（ｂ）は図８（ａ）の不純物濃度分布におけるＶｇ＝１／２Ｖｄｄ時の電界分布を示す図である。この図８に示すように、砒素のドーズ量を下げると砒素濃度が下がり、基板とＬＤＤ領域との間の電界緩和が図られることがわかる。
【００２６】
この構成であれば、ＬＤＤ領域２０５は、砒素のみで形成するため、不純物濃度分布の制御が容易であり、かつ、砒素を高エネルギー注入で且つ低濃度に注入することにより、砒素の不純物濃度分布はチャネル側になだらかに大きく広がるので電界緩和が図れる。
【００２７】
しかしながら、砒素を高エネルギー注入で、且つ、低濃度のＬＤＤ領域２０５を形成した場合、下記のような課題があることを本発明者らは見出した。
【００２８】
すなわち、図６（ａ）に示す工程において、砒素を高エネルギーで注入してＬＤＤ領域２０５を形成した後、ボロンを注入してポケット領域２０６を形成した場合、ＬＤＤ領域２０５の表面領域にｐ層２０６ａが形成される。図９は、図６（ａ）におけるＡ−Ａ箇所の基板表面から深さ方向の不純物濃度分布を示す図である。図９に示すように、砒素は注入による不純物の広がりが小さく、注入エネルギーを上げると基板表面の砒素濃度が極端に下がるため、ポケット領域２０６を形成するためのボロンが表面に現れｐ層２０６ａが形成される。
【００２９】
そして、図６（ｃ）に示す工程において、高濃度ソース・ドレイン領域２０８を形成した領域のｐ層２０６ａはなくなるが、絶縁性サイドウォール２０７下のＬＤＤ領域２０５の表面にはｐ層２０６ａが残存する。このように、ＬＤＤ領域２０５の表面領域にｐ層２０６ａが形成されていると、飽和電流の低下を招くという課題がある。
【００３０】
本発明の目的は、短チャネル効果の抑制及びドレイン領域近傍での電界緩和が図れ、且つ、飽和電流の向上が図れる半導体装置及びその製造方法を提供することである。
【００３１】
【課題を解決するための手段】
本発明の半導体装置は、第１導電型の半導体領域と、半導体領域上に形成されたゲート電極と、ゲート電極の側面上に形成された絶縁性サイドウォールと、絶縁性サイドウォール下の前記半導体領域に形成された第２導電型の第１不純物からなる低濃度ソース・ドレイン領域と、低濃度ソース・ドレイン領域の表面領域に形成された第２導電型の第１不純物からなる表面低濃度領域とを備え、表面低濃度領域は、低濃度ソース・ドレイン領域よりも不純物濃度が低濃度である。
【００３２】
上記半導体装置において、第１不純物が砒素である。
【００３３】
本発明の半導体装置の製造方法は、第１導電型の半導体領域上にゲート電極を形成する工程（ａ）と、ゲート電極をマスクにして、半導体領域に第２導電型の第１不純物を第１の注入エネルギーでイオン注入を行い、第２導電型の低濃度ソース・ドレイン領域を形成する工程（ｂ）と、ゲート電極をマスクにして、半導体領域に第２導電型の第１不純物を、第１の注入エネルギーよりも低い第２の注入エネルギーでイオン注入を行い、低濃度ソース・ドレイン領域の表面領域に第２導電型の表面低濃度領域を形成する工程（ｃ）と、工程（ｂ）及び工程（ｃ）の後に、ゲート電極の側面上に絶縁性サイドウォールを形成する工程（ｄ）とを有する。
【００３４】
上記半導体装置の製造方法において、工程（ａ）の後で工程（ｂ）の前に、半導体領域の全面上に保護膜を形成する工程を備え、工程（ｂ）では、保護膜の形成された半導体領域にイオン注入を行って低濃度ソース・ドレイン領域を形成する。
【００３５】
上記半導体装置の製造方法において、第１不純物が砒素である。
【００３６】
【発明の実施の形態】
（第１の実施形態）
図１（ａ）〜図１（ｄ）及び図２（ａ）〜図２（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００３７】
まず、図１（ａ）に示す工程で、シリコンからなるｐ型半導体基板１の全面に、ボロンをドーズ量７×１０１２／ｃｍ２、注入エネルギー４０ｋｅＶの条件でイオン注入を行い、しきい値制御用領域２を形成する。
【００３８】
次に、図１（ｂ）に示す工程で、半導体基板１上に、厚さ５ｎｍのシリコン酸化膜および厚さ２００ｎｍのポリシリコン膜を順次形成した後、シリコン酸化膜及びポリシリコン膜をパターニングしてゲート絶縁膜３及びゲート電極４を形成する。
【００３９】
次に、図１（ｃ）に示す工程で、ゲート電極４をマスクにして半導体基板１に、砒素をドーズ量８×１０１２／ｃｍ２、注入エネルギー４０ｋｅＶ、注入角度２５°の条件で４回転イオン注入を行い、ｎ型ＬＤＤ領域（ｎ型低濃度ソース・ドレイン領域）５を形成する。このときの注入エネルギーは、３０〜８０ｋｅＶが好ましい。
【００４０】
次に、図１（ｄ）に示す工程で、ゲート電極４をマスクにして半導体基板１に、砒素をドーズ量５×１０１１／ｃｍ２、注入エネルギー５ｋｅＶ、注入角度０°の条件でイオン注入を行い、ｎ型表面ＬＤＤ領域（ｎ型表面低濃度領域）６を形成する。このときの注入エネルギーは、３〜２０ｋｅＶが好ましい。
【００４１】
次に、図２（ａ）に示す工程で、ゲート電極４をマスクにして半導体基板１に、ボロンをドーズ量４×１０１２／ｃｍ２、注入エネルギー１５ｋｅＶ、注入角度２５°の条件で４回転イオン注入を行い、短チャネル効果を抑制するためのｐ型ポケット領域７を形成する。
【００４２】
次に、図２（ｂ）に示す工程で、基板上の全面に、厚さ７０ｎｍのシリコン酸化膜を形成した後、シリコン酸化膜の異方性エッチングを行い、ゲート電極４の側面上に絶縁性サイドウォール８を形成する。
【００４３】
次に、図２（ｃ）に示す工程で、ゲート電極４及び絶縁性サイドウォール８をマスクにして半導体基板１に、砒素をドーズ量３×１０１５／ｃｍ２、注入エネルギー４０ｋｅＶの条件でイオン注入を行い、高濃度ソース・ドレイン領域９を形成する。
【００４４】
その後、高濃度ソース・ドレイン領域９の不純物を活性化するために、１０００℃１０秒の短時間熱処理を行い、さらに層間絶縁膜、コンタクト、配線の形成を行ってＭＩＳ型半導体装置を形成する。
【００４５】
図３は、図２（ｃ）のＬＤＤ領域のＢ−Ｂ箇所における基板表面から深さ方向位置の不純物濃度分布を示す図である。
【００４６】
図３に示すように、図６のような１回の砒素注入で表面ＬＤＤ領域が無い場合、表面付近で急激に砒素の不純物濃度が低下しているのに対して、本実施形態のように２回の砒素注入で表面ＬＤＤ領域を形成した場合、表面付近の砒素の不純物濃度が高くなる。
【００４７】
図４（ａ）は、図２（ｃ）におけるゲート電極直下のチャネル領域から高濃度ソース・ドレイン領域に至るチャネル方向位置における不純物濃度分布を示す図であり、図４（ｂ）は図４（ａ）の不純物濃度分布におけるＶｇ＝１／２Ｖｄｄ時の電界分布を示す図である。
【００４８】
図６のように砒素を高エネルギーで１回注入してＬＤＤ領域を形成した場合、絶縁性サイドウォール下のＬＤＤ領域には、図８（ａ）におけるドーズ量８×１０１２／ｃｍ２に示すように、砒素に比べてボロンの濃度が高くなりｐ層が形成される。これに対して、本実施形態によれば、図４（ａ）に示すように、絶縁性サイドウォール下のＬＤＤ領域は、砒素をドーズ量８×１０１２／ｃｍ２、注入エネルギー４０ｋｅＶで注入した後、さらに砒素をドーズ量５×１０１１／ｃｍ２、注入エネルギー５ｋｅＶで注入しているため、ボロンに比べて砒素の濃度が高く、ｐ層が形成されないことがわかる。
【００４９】
さらに、図４（ｂ）に示すように、ＬＤＤ領域と基板との電界緩和が図られていることがわかる。
【００５０】
従って、本実施形態の製造方法によれば、高エネルギーの砒素注入で形成されたｎ型ＬＤＤ領域５の表面領域に、低エネルギーの砒素注入でｎ型表面ＬＤＤ領域６を形成するため、ｐ型ポケット領域７形成によるｎ型ＬＤＤ領域５表面へのｐ層形成を防止することができ、飽和電流の向上を図ることができる。しかも、ｎ型ＬＤＤ領域５及び表面ＬＤＤ領域６は、同じ砒素を用いて形成するため不純物濃度の制御が容易であり、低濃度で、且つ、拡散広がりの小さいＬＤＤ領域を形成できるため、短チャネル効果の抑制及び電界緩和を図ることができる。
【００５１】
なお、本実施形態では、ＬＤＤ領域の表面の導電型を反転させる不純物領域としてポケット領域を用いて説明したが、ポケット領域に限らず、しきい値制御用領域の不純物濃度が高くても同様に反対導電型層が形成される。従って、ポケット領域が無くても、しきい値制御用領域のような高濃度拡散領域を有する半導体基板にＭＩＳ型半導体基板を形成する場合には、短チャネル効果を抑制し、ドレイン近傍の電界緩和を図り、飽和電流を減少させないために、反対導電型層を打ち消すための表面ＬＤＤ領域を形成することは効果的である。
【００５２】
また、本実施形態では、ＬＤＤ領域５、表面ＬＤＤ領域６及びポケット領域７の順に形成したが、この順番に限られるものではなく、これらの形成工程を入れ替えて形成しても良い。
【００５３】
（第２の実施形態）
図５（ａ）〜図５（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００５４】
まず、図５（ａ）に示す工程で、第１の実施形態の図１（ａ）及び図１（ｂ）と同様な方法によって、シリコンからなるｐ型半導体基板１の全面に、ボロンをドーズ量７×１０１２／ｃｍ２、注入エネルギー４０ｋｅＶの条件でイオン注入を行い、しきい値制御用領域２を形成する。その後、半導体基板１上に、厚さ５ｎｍのシリコン酸化膜および厚さ２００ｎｍのポリシリコン膜を順次形成した後、シリコン酸化膜及びポリシリコン膜をパターニングしてゲート絶縁膜３及びゲート電極４を形成する。
【００５５】
次に、図５（ｂ）に示す工程で、基板上の全面に、プラズマ酸化膜からなる厚さ７ｎｍの保護膜１１を形成する。
【００５６】
次に、図５（ｃ）に示す工程で、ゲート電極４をマスクにして保護膜１１の形成された半導体基板１に、砒素をドーズ量８×１０１２／ｃｍ２、注入エネルギー４０ｋｅＶ、注入角度２５°の条件で４回転イオン注入を行い、ｎ型ＬＤＤ領域（ｎ型低濃度ソース・ドレイン領域）５を形成する。
【００５７】
その後、保護膜１１を選択的に除去した後、第１の実施形態の図１（ｄ）及び図２（ａ）〜図２（ｃ）と同様な方法によって、表面ＬＤＤ領域６、ポケット領域７、絶縁性サイドウォール８及び高濃度ソース・ドレイン領域９を形成する。
【００５８】
本実施形態によれば、第１の実施形態と同様な効果を得ることができる。さらに、ＬＤＤ領域５を形成する際に、半導体基板１上に保護膜１１が形成されているため、ＬＤＤ領域５全体の拡散深さを浅くすることができるので、さらに短チャネル効果を抑制することができる。しかも、高エネルギーで砒素を注入することにより、砒素の不純物濃度分布におけるテール部分は、なだらかに大きく広がるので電界緩和が図れる。
【００５９】
【発明の効果】
以上のように本発明によれば、ＬＤＤ領域の表面領域に同じ不純物からなる表面ＬＤＤ領域を形成するため、ＬＤＤ領域表面における反対導電型層の形成を防止することができ、かつ、ＬＤＤ領域の不純物濃度分布の制御が容易になる。従って、短チャネル効果を抑制し、且つ、飽和電流値を劣化させずにドレイン近傍の電界緩和が図れるＭＩＳ型半導体装置を形成することができる。従って、ＬＳＩの高速化、低消費電力化、低価格化を図ることができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程のうちの前半部分を示す断面図
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程のうちの後半部分を示す断面図
【図３】図２（ｃ）のＬＤＤ領域のＢ−Ｂ箇所における基板表面から深さ方向位置の不純物濃度分布を示す図
【図４】（ａ）は、図２（ｃ）におけるゲート電極直下のチャネル領域から高濃度ソース・ドレイン領域に至るチャネル方向位置における不純物濃度分布を示す図
（ｂ）は、図４（ａ）の不純物濃度分布におけるＶｇ＝１／２Ｖｄｄ時の電界分布を示す図
【図５】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図６】（ａ）〜（ｃ）は、従来の半導体装置の製造工程において、砒素を高エネルギーで１回注入してＬＤＤ領域を形成した場合に生じる不具合を説明するための断面図
【図７】（ａ）は、図６の製造方法においてＬＤＤ領域を形成するための砒素のドーズ量を固定し、注入エネルギー条件を変えた場合のチャネル方向位置における不純物濃度分布を示す図
（ｂ）は、図７（ａ）の不純物濃度分布におけるＶｇ＝１／２Ｖｄｄ時の電界分布を示す図
【図８】（ａ）は、図６の製造方法においてＬＤＤ領域を形成するための砒素の注入エネルギーを固定し、ドーズ量を変えた場合のチャネル方向位置における不純物濃度分布を示す図
（ｂ）は、図８（ａ）の不純物濃度分布におけるＶｇ＝１／２Ｖｄｄ時の電界分布を示す図
【図９】図６（ａ）のＡ−Ａ箇所の基板表面から深さ方向位置における不純物濃度分布を示す図
【図１０】（ａ）〜（ｄ）は、従来のＬＤＤ構造を有する半導体装置の製造工程を示す断面図
【符号の説明】
１  半導体基板
２  しきい値制御用領域
３  ゲート絶縁膜
４  ゲート電極
５  ｎ型ＬＤＤ領域
６  ｎ型表面ＬＤＤ領域
７  ｐ型ポケット領域
８  絶縁性サイドウォール
９  高濃度ソース・ドレイン領域
１１  保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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