(57)【要約】【課題】高周波、高出力用半導体装置において、最大利得の低下を起させることなく高出力化を図った半導体装置を提供する。【解決手段】複数のゲート電極を備えた高出力用半導体装置において、半導体基板に形成された略矩形の活性領域と、活性領域上に設けられたドレイン電極と、ドレイン電極の両側に、ゲート電極を挟んで対向配置された第１及び第２のソース電極とを含み、第１及び第２のソース電極を流れる電流の方向を、互いに逆向きとする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
複数のゲート電極を備えた高出力用半導体装置であって、
半導体基板に形成された略矩形の活性領域と、
該活性領域上に設けられたドレイン電極と、
該ドレイン電極の両側に、ゲート電極を挟んで対向配置された第１及び第２のソース電極とを含み、
該第１及び第２のソース電極を流れる電流の方向を、互いに逆向きとしたことを特徴とする半導体装置。
【請求項２】
上記第１のソース電極に接続された第１のソースビアホールと、上記第２のソース電極に接続された第２のソースビアホールとが、上記活性領域を挟んで対向する領域にそれぞれ配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記第１及び第２のソースビアホールに接続されるすべての上記ソース配線が、該ソース配線の電極幅方向に延びるエアブリッジにより該ソースビアホールに接続されたことを特徴とする請求項２に記載の半導体装置。
【請求項４】
上記第１のソースビアホールが、上記活性領域を挟んで上記第２のソースビアホールと対向する位置からずれて配置されたことを特徴とする請求項２又は３のいずれかに記載の半導体装置。
【請求項５】
上記第１のソースビアホールに隣接して配置されたゲートパッドと、上記第２のソースビアホールに隣接して配置されたドレインパッドとを含み、該第１のソースビアホールに接続された上記ソース電極が、上記第２のソースビアホールに接続された該ソース電極より多いことを特徴とする請求項２に記載の半導体装置。
【請求項６】
複数のソース電極を備えた高出力用半導体装置であって、
半導体基板に形成された略矩形の活性領域と、
該活性領域上に設けられた複数のソース電極と、
該ソース電極と、ゲート電極を挟んで対向配置されたドレイン電極と、
該ソース電極の上方に設けられ、該ソース電極間を接続するブリッジ配線とを含み、
該ソース電極を流れる電流の方向が交互に逆方向となるように、該ソース電極間を該ブリッジ配線で接続したことを特徴とする半導体装置。
【請求項７】
上記ブリッジ配線が、第１および第２のブリッジ配線からなり、該第１のブリッジ配線に接続された上記ソース電極と、該第２のブリッジ配線に接続された該ソース電極とが、交互に配置されたことを特徴とする請求項６に記載の半導体装置。
【請求項８】
上記ブリッジ配線が、複数の上記ソース電極が直列接続となるように、隣合った該ソース電極間を接続する複数のブリッジ配線からなることを特徴とする請求項６に記載の半導体装置。
【請求項９】
複数の上記ゲート電極のいずれかが接続された、複数のゲート配線を含み、該ゲート配線が、抵抗配線を介して、接地された容量に接続されたことを特徴とする請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
上記抵抗配線に接続された外部接続パッドを含み、該外部接続パッドと上記容量とがワイヤで接続されたことを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波、高出力用半導体装置に関し、特に、８００ＭＨｚ以上の高周波帯域で用いられる半導体装置に関する。
【０００２】
【従来の技術】
一般に大電力用のＦＥＴは、１組のゲート電極、ドレイン電極、ソース電極を単位として構成されるＦＥＴセルが並列に配置された構造となる。そして、電極幅Ｗｇｕを長くすること、ＦＥＴセルの数を増やして全体のゲート幅Ｗｇｔを長くすることにより、大電力の出力が得られる。
【０００３】
【特許文献１】
特開平１０−２３３４０４号公報
特開２００１−４４４４８号公報
【０００４】
【発明が解決しようとする課題】
しかし、電極幅Ｗｇｕを長くした場合、ソースインダクタンスＬｓが増加し、この結果、ＦＥＴの最大利得が小さくなるという問題があった。これに対して、ＦＥＴに含まれるＦＥＴセルを増やさず、外部の合成回路により複数のＦＥＴを接続することにより、ＦＥＴの最大利得の低下を防止しながら大電力の出力を得ることもできるが、外部に合成回路を設けることにはコストの増大をもたらすという問題があった。
また、大電力用のＦＥＴでは、全てのゲート電極が１のゲート配線に接続されているため、セル単位、またはセルの集まりであるセルブロック単位で、回路を安定化することができず、ＦＥＴが内部のループで発振するという問題もあった。
【０００５】
そこで、本発明は、ＦＥＴの最大利得の低下を起させることなく、電極幅Ｗｇｕを長くし、及び／又はＦＥＴに含まれるＦＥＴセルを増やした、大電力用のＦＥＴの提供を目的とする。
【０００６】
【課題を解決するための手段】
本発明は、複数のゲート電極を備えた高出力用半導体装置であって、半導体基板に形成された略矩形の活性領域と、該活性領域上に設けられたドレイン電極と、該ドレイン電極の両側に、ゲート電極を挟んで対向配置された第１及び第２のソース電極とを含み、該第１及び第２のソース電極を流れる電流の方向を、互いに逆向きとしたことを特徴とする半導体装置である。
【０００７】
本発明は、また、複数のソース電極を備えた高出力用半導体装置であって、半導体基板に形成された略矩形の活性領域と、該活性領域上に設けられた複数のソース電極と、該ソース電極と、ゲート電極を挟んで対向配置されたドレイン電極と、該ソース電極の上方に設けられ、該ソース電極間を接続するブリッジ配線とを含み、該ソース電極を流れる電流の方向が交互に逆方向となるように、該ソース電極間を該ブリッジ配線で接続したことを特徴とする半導体装置でもある
【０００８】
【発明の実施の形態】
実施の形態１．
図１は、全体が１００で表される、本実施の形態１にかかる半導体装置の上面図である。半導体装置１００は、例えば、移動体通信用に使用される大電力用ＦＥＴであり、主に０．８ＧＨｚ〜２．４ＧＨｚの周波数帯域で使用される。
【０００９】
半導体装置１００は、シリコン等の半導体基板２０を含む。半導体基板２０には、活性領域２１が設けられている。活性領域２１を挟んで、一方にはゲートパッド１とソースバイアホール２が、他方にはドレインパッド３とソースバイアホール２が、それぞれ設けられている。
活性領域２１上には、ゲート電極５を挟んで、ソース電極４とドレイン電極６が対向配置された複数のセル２２が、略平行となるように配置されている。ここで、１つのセル２２は、１組のソース電極４、ゲート電極５及びドレイン電極６からなる。隣接するセル２２の間では、ソース電極４又はドレイン電極６が共有となっている。
【００１０】
ソース電極４は、ソースエアブリッジ１１を介してソースバイアホール２に接続されている。ソースバイアホール２は、基板２０を貫通して裏面に設けられたソース電極（図示せず）に接続される。通常、ソース電極は接地されている。
また、ゲート電極５はゲート配線１３に接続され、更に、外部接続パッド１０に接続されている。外部接続パッド１０は、ワイヤボンディングにより他のチップのゲート電極等に接続する場合や、発振を防止するために外部のＲＣ直列回路に接続して安定化する場合に使用される。
【００１１】
半導体装置１００において、ソースパッド１やドレインパッド３を外部の回路にボンディングワイヤで接続することにより、例えば、半導体装置１００を増幅器として使用できる。
【００１２】
ソース電極４、ゲート電極５、ドレイン電極６の電極幅Ｗｇｕ（図１では、縦方向の長さ）は、約０．５ｍｍ〜約１．２ｍｍであり、ソース電極４、ドレイン電極３の電極長（図１では横方向の長さ）は１０μｍ、ゲート電極５の電極長は約０．１μｍ〜約１μｍである。また、ソース電極４、ゲート電極５、ドレイン電極６からなるセル２２の横幅（短辺の幅）は、約４０μｍである。
【００１３】
半導体装置１００では、活性領域２１の両側にソースバイアホール２が設けられ、活性領域２１に並置されたソース電極４は、活性領域２１を挟んで反対側にあるソースバイアホール２に、交互に接続されている。
これにより、活性領域２１に設けられたソース電極４からソースバイアホール２に流れる電流の向きが、交互に逆方向となる。これは、ソース電極４の相互インダクタンスＬｓの符号を、交互に逆にすることに相当する。
【００１４】
ここで、図２は、Ｗｇｕ＝１．２ｍｍの、従来の半導体装置に含まれるセル数と、１セル当たりのソースインダクタンスＬｓとの関係の計算結果である。計算にはワイヤモデルを用い、各ワイヤ間の相互インダクタンスを考慮して計算を行った。
即ち、隣接する２つのセルｉとセルｊとの間の距離をｄ、ワイヤの長さをＬとすると、セルｉにおけるセルｊからの相互インダクタンスＬｉｊは、下記式１で表される。
Ｌｉｊ＝（１／２π）・μ０・［Ｌ・ｌｎ（Ｌ＋√｛（Ｌ２＋ｄ２）／ｄ｝）−√（Ｌ２＋ｄ２）＋ｄ］                        （式１）
【００１５】
複数のセルを合成したときの、セルｊを構成するＦＥＴの電圧Ｖｊは、電流をＩｊとすると、下記式２で表される。
Ｖｊ＝Ｌｊｊ・Ｉｊ＋ΣＬｊｉ・Ｉｉ                    （式２）
【００１６】
第１次近似として、Ｉｊが全てのセルにおいて同じとすると、各セルのインダクタンスＬ（ｊ）は以下の式３で表される。
Ｌ（ｊ）＝Ｌｊｊ＋ΣＬｊｉ                            （式３）
【００１７】
図２から、セル数の増加に伴い、これらのセルを含む半導体装置のソースインダクタンスＬｓも大幅に増加することがわかる。ソースインダクタンスＬｓの増大は最大利得の減少をもたらし、結果的に半導体装置の特性を劣化させる。
【００１８】
一方、図３は、半導体装置の、ソースインダクタンスＬｓのＷｇｕに対する依存性の計算結果である。横軸には電極幅Ｗｇｕを、縦軸にはソースインダクタンスＬｓを示す。図３から、電極幅Ｗｇｕを大きくすると。ソースインダクタンスＬｓが大幅に増大することがわかる。上述のように、ソースインダクタンスＬｓの増加は、最大利得の減少をもたらし、半導体装置の特性を劣化させる。
【００１９】
このように、大電力の出力を得るためには、第１に、セル数を増加させる手段、第２に、電極幅Ｗｇｕを大きくする手段があるが、いずれの手段をとっても最大利得が低下する。
【００２０】
次に、図４は、ソース電極４からソースバイアホール２に流れる電流の向きが交互に異なる、実施の形態１にかかる半導体装置１００を用いた場合の、半導体装置に含まれるセル数と最大利得との関係である。一方、図５は、ソース電極からソースバイアホールに流れる電流の向きが一定方向の、従来の半導体装置を用いた場合の、半導体装置に含まれるセル数と最大利得との関係である。図４、５において、横軸は半導体装置１００の周波数、縦軸は最大利得（ＭＡＧ／ＭＳＧ）である。
【００２１】
図４では、半導体装置に含まれるセル数が、１、４、８と増えるに従って、最大利得は大きくなっている。これに対して、図５に示す従来の半導体装置では、セル数が、１、４、８と増えるに従って、逆に最大利得は小さくなっている。
このように、本実施の形態１にかかる半導体装置１００では、ソース電極４に流れる電流の向きを交互に逆向きにすることにより、ソース電極４で発生する相互インダクタンスを相殺できる。従って、セル数を増やした場合であっても、半導体装置１００全体のソースインダクタンスＬｓが減少するため、最大利得を低下させることなく、半導体装置１００の電力出力を大きくすることができる。
【００２２】
また、半導体装置１００では、上述のようにソース電極４で発生する相互インダクタンスＬｓを互いに相殺できるため、電極幅Ｗｇｕを大きくしても半導体装置１００の最大利得は低下しない。このため、最大利得を低下させることなく、半導体装置１００の電力出力を大きくすることができる。
【００２３】
以上のように、本実施の形態１にかかる半導体装置１００では、半導体装置１００に含まれるセル数を増加することにより、又は電極幅Ｗｇｕを大きくすることにより、最大利得を低下させることなく半導体装置１００の電力出力を大きくできる。半導体装置１００の外部に合成回路を設けることなく大電力出力を得ることができるため、コストの削減が可能となる。
【００２４】
なお、本実施の形態１ではＦＥＴについて説明したが、ＦＥＴに替えてＨＢＴ等の他のトランジスタを用いてもよい。また、各パッドに接続される電極の数も、本実施の形態１にしばられるものではない。
【００２５】
図６は、全体が１１０で表される、本実施の形態１にかかる他の半導体装置の上面図である。図６中、図１と同一符号は、同一又は相当箇所を示す。
半導体装置１１０では、活性領域２１上に形成された複数のソース電極４が、活性領域２１の上方に形成されたソースバイアホール２と、活性領域２１の下方に形成されたソースバイアホール２とに、２本ずつ交互に接続されている。このため、ソース電極４からソースバイアホール２に流れる電流の向きも、２本ずつ交互に逆方向となる。かかる構造においても、ソース電極４の相互インダクタンスを相殺して、半導体装置１１０のソースインダクタンスＬｓを低減できる。
【００２６】
なお、ソース電極４は、相互インダクタンスを相殺できる限り、３本又はそれ以上の本数毎に電流の向きを変えてもよい。また、各ソースバイアホール２に接続されるソース電極４の数を変えてもかまわない。
【００２７】
特に、半導体装置１１０では、一のソースバイアホール２に接続されるソース電極の横方向の広がり（横幅）が、ソースバイアホール２の横幅以下となっている。このため、特開平１０−２３３４０４号公報に記載の半導体装置に比べて、電流の方向が互いに反対となるソース電極間の距離を小さくでき、これらのソース電極間の相互インダクタンスの相殺効果を大きくできる。従って、半導体装置１１０のソースインダクタンスＬｓがより低減でき、最大利得をより大きくできる。
【００２８】
実施の形態２．
図７は、全体が２００で表される、本実施の形態２にかかる半導体装置の上面図である。図７中、図１と同一符号は、同一又は相当箇所を示す。
上述の半導体装置１００では、活性領域２１を挟んで対向するように、活性領域２１の両側にソースバイアホール２を設けていた。これに対して、本実施の形態２にかかる半導体装置２００では、ソースバイアホール２は、ゲートパッド１又はドレインパッド３と対向するように配置され、ソースバイアホール２同士は対向しないように配置されている。
【００２９】
かかる構造を用いることにより、ソースバイアホール２とソース電極４とを接続するソースエアブリッジ１１の長さを短くでき、ソースインダクタンスＬｓをより小さくし、最大利得を大きくできる。
【００３０】
特に、一のソースバイアホール２に接続されるソース電極間の横幅を、ソースバイアホール２の横幅以下とすることにより、ソースエアブリッジ１１をソース電極４の長手方向（ソース電極幅方向）に形成することができ、半導体装置２００のソースインダクタンスＬｓを低減し、最大利得を大きくできる。
【００３１】
また、半導体装置２００では、ゲートパッド１に隣接するソースバイアホール２に接続されたソース電極４の方が、ドレインパッド３に隣接するソースバイアホール２に接続されたソース電極４より多くなっている。具体的には、ゲートパッド１に隣接するソースバイアホール２には３本のソース電極４が接続され、一方、ドレインパッド３に隣接するソースバイアホール２には２本のソース電極４が接続されている。ここで、ドレイン配線１２は、ゲート配線１３より流れる電流が大きく、幅が広くなっているため、これを跨ぐソースエアブリッジ１１が長くなり、寄生インダクタンスも大きくなる。半導体装置２００では、幅の広いドレイン配線１２を跨ぐソースエアブリッジ１１が少なくなるため、ソースインダクタンスＬｓを下げ、最大利得を大きくすることができる。
なお、図７では、上側のソースバイアホール２には３個のソース電極４を、下側のソースバイアホール２には２個のソース電極４をそれぞれ接続したが、ソースバイアホール２に接続するソース電極４の数は、これ意外でもかまわない。
【００３２】
実施の形態３．
図８は、全体が３００で表される、本実施の形態３にかかる半導体装置の上面図である。図８中、図１と同一符号は、同一又は相当箇所を示す。
半導体装置３００では、活性領域２１を挟んで対向するように、ゲートパッド１とドレインパッド３とが設けられている。また、活性領域２１の他の辺には、活性領域２１を挟んでソースバイアホール２、２’が設けられている。活性領域２１の上には、ソースバイアホール２に接続されたソース電極４と、ソースバイアホール２’に接続されたソース電極４’とが、ドレイン電極６を挟んで交互に並置されている。ソース電極４の上にはエアブリッジ電極１６が設けられ、エアブリッジ橋脚１５によりソース電極４に接続されている。同様に、ソース電極４’の上にはエアブリッジ電極１６’が設けられ、エアブリッジ橋脚１５’によりソース電極４’に接続されている。図８に示すように、エアブリッジ電極１６はゲートパッド１側に寄せて、エアブリッジ電極１６’はドレインパッド３側に寄せて、それぞれ配置される。
【００３３】
半導体装置３００では、かかる構造を用いることにより、電流の流れる方向が、ソース電極４とソース電極４’とで逆方向となる。従って、かかるソース電極４とソース電極４’とを交互に並置することにより、互いに相互インダクタンスを相殺できる。この結果、半導体装置３００のソースインダクタンスＬｓが小さくなり、最大利得を高くできる。
【００３４】
また、左側のソースバイアホール２を、エアブリッジ橋脚１５に近くなるように上方に配置し、右側のソースバイアホール２’を、エアブリッジ橋脚１５’に近くなるように下方に配置したため、ソースバイアホール２とエアブリッジ橋脚１５、ソースバイアホール２’とエアブリッジ橋脚１５’の距離が小さくなっている。この結果、ソースインダクタンスＬｓが更に小さくなり、最大利得をより大きくできる。
【００３５】
実施の形態４．
図９は、全体が４００で表される、本実施の形態４にかかる半導体装置の上面図である。図９中、図１と同一符号は、同一又は相当箇所を示す。
半導体装置４００では、ソース電極４間を接続するエアブリッジ電極１７の構造を除いて、上述の半導体装置３００と同様の構造である。
【００３６】
半導体装置４００では、すべてのソース電極４が、エアブリッジ電極１７で、直列に接続されている。エアブリッジ電極１７とソース電極４との間は、エアブリッジ橋脚１５により接続されている。
図９に示すように、エアブリッジ電極１７は、ゲートパッド１側と、ドレインパッド３側に交互に配置されている。この結果、隣合ったソース電極４の間で電流の方向が逆方向となる。
【００３７】
半導体装置４００では、かかる構造を用いることにより、隣接するソース電極４の間で相互インダクタンスを相殺できる。この結果、半導体装置３００のソースインダクタンスＬｓが小さくなり、最大利得を高くできる。
【００３８】
なお、本実施の形態３、４では、活性領域２１の両側にソースバイアホール２、２’を配置した半導体装置３００、４００であるが、更に、複数の半導体装置３００、４００を、上下方向、左右方向に繰り返して配置しても構わない。
【００３９】
実施の形態５．
図１０は、全体が５００で表される、本実施の形態５にかかる半導体装置の上面図である。図１０中、図１と同一符号は、同一又は相当箇所を示す。
半導体装置５００は、すべてのゲート電極４を一のゲート配線１３に接続する代わりに、いくつかのグループに分割し、それぞれゲートパッド１に接続し、これらのゲートパッド１をゲート配線１４に接続している。また、ゲートパッド１とゲート配線１４とは、抵抗配線９で接続する。更に、ゲート配線１４には外部接続パッド１０が接続され、外部接続パッド１０は、金等のワイヤ７により、外部に設けられた容量８と接続されている。他の構造は、上述の実施の形態２にかかる半導体装置２００と同様である。
かかる構造では、それぞれのゲートパッド１がゲート配線１４に接続され、抵抗（Ｒｇｓ）、容量（Ｃ）により図１１に示すような回路構成となるため、回路が安定化される。
【００４０】
図１２は、抵抗（Ｒｇｓ）の値を２０、３０、４０、５０、及び６０（Ω）とした場合の、使用周波数と、最大利得、安定係数（ｋ）の関係である。
図１２より、Ｒｇｓを３０〜４０Ωとすれば、２ＧＨｚの最大利得を保ったままで、１ＧＨｚ以下の安定係数ｋを１以上にできる。即ち、１ＧＨｚ以下の低周波数帯域で、最大利得を小さくでき、回路を安定化できる。
また、半導体装置５００では、それぞれのゲートパッド１毎に安定化ができるため、ゲートパッド１間やセル間の、内部ループに起因する発振を抑制できる。
【００４１】
なお、本実施の形態５にかかる半導体装置５００では、例えば、特開２００１−４４４４８号公報に記載の半導体装置とは異なり、各セル毎に容量を設けていない。高価なＧａＡｓ等の半導体基板上に、各セル毎に容量を設けると、コスト上の制約から容量の面積を小さくする必要があり、各セルに設けられるコンデンサの容量は、約１０ｐＦ以下と小さくせざるをえない。これに対して、半導体装置５００では、抵抗配線９を介してゲート配線１４に接続した上で、まとめて容量８に接続している。このため、容量値は１００ｐＦ以上の容量により接続できる。これにより、低周波帯域においても回路の安定化が実現でき、利得の高い低周波数帯域における寄生発振を防止できる。
【００４２】
なお、半導体装置５００では、ゲートパッド１毎に抵抗配線９を接続したが、その他の単位であっても良い。また、外部接続パッド１０を両側に設けたが、片側のみや中央に１個所のみの配置としても良い。
また、半導体装置５００では、外部の容量８を介して外部接続パッド１０を接地したが、半導体基板２０上に設けたＭＩＭキャパシタを介して接地してもよい。
【００４３】
【発明の効果】
以上の説明から明らかなように、本発明にかかる半導体装置では、最大利得を低下させることなく、大電力の出力を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置の上面図である。
【図２】半導体装置に含まれるセル数と、１セル当たりのソースインダクタンスＬｓとの関係の計算結果である。
【図３】半導体装置のＷｇｕと、１セル当たりのソースインダクタンスＬｓとの関係の計算結果である。
【図４】本発明の実施の形態１にかかる半導体装置に含まれるセル数と最大利得との関係である。
【図５】従来の半導体装置に含まれるセル数と最大利得との関係である。
【図６】本発明の実施の形態１にかかる他の半導体装置の上面図である。
【図７】本発明の実施の形態２にかかる半導体装置の上面図である。
【図８】本発明の実施の形態３にかかる半導体装置の上面図である。
【図９】本発明の実施の形態４にかかる半導体装置の上面図である。
【図１０】本発明の実施の形態５にかかる半導体装置の上面図である。
【図１１】本発明の実施の形態５にかかる半導体装置の安定化回路である。
【図１２】本発明の実施の形態５にかかる半導体装置の使用周波数と、最大利得、安定係数との関係である。
【符号の説明】
１  ゲートパッド、２  ソースバイアホール、３  ドレインパッド、４  ソース電極、５  ゲート電極、６  ドレイン電極、７  ワイヤ、８  容量、９  抵抗配線、１０  外部接続パッド、１１  ソースエアブリッジ、１２  ドレイン配線、１３、１４  ゲート配線、２０  半導体基板、２１  活性領域、２２  セル、１００  半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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