(57)【要約】【課題】ゲート絶縁膜を備えた電界効果トランジスタを有する半導体装置およびその製造方法において、トランジスタの一層の微細化が可能な半導体装置およびその製造方法を提供すること。【解決手段】複数の素子領域と素子領域同士を電気的に分離するＳＴＩ（ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ　ｉｓｏｌａｔｉｏｎ）による素子分離領域とを含む半導体装置において、素子領域それぞれが、チャネル領域と、チャネル領域を水平方向に挟んで形成されたソース・ドレイン領域と、チャネル領域上に形成され、かつソース・ドレイン領域がチャネル領域を挟む方向とほぼ垂直の水平方向における、チャネル領域と対向する面とは反対側の面に素子分離領域側から形成されたバーズビークが角度１度以下である、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極層とを具備する。【選択図】　　　図８
2004111547.tif 000002
【特許請求の範囲】
【請求項１】
複数の素子領域と前記素子領域同士を電気的に分離するＳＴＩによる素子分離領域とを含む半導体装置において、
前記素子領域それぞれが、
チャネル領域と、
前記チャネル領域を水平方向に挟んで形成されたソース・ドレイン領域と、
前記チャネル領域上に形成され、かつ前記ソース・ドレイン領域が前記チャネル領域を挟む前記方向とほぼ垂直の水平方向における、前記チャネル領域と対向する面とは反対側の面に前記素子分離領域側から形成されたバーズビークが角度１度以下である、ゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極層とを具備する
ことを特徴とする半導体装置。
【請求項２】
前記ゲート電極層は、電気的に浮遊状態であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート電極層は、多結晶シリコン膜であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ゲート絶縁膜は、前記ソース・ドレイン領域が前記チャネル領域を挟む前記方向とほぼ垂直の前記水平方向の長さが２００ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ゲート絶縁膜は、前記バーズビークの前記素子分離領域側からの深さが、前記ソース・ドレイン領域が前記チャネル領域を挟む前記方向とほぼ垂直の前記水平方向にみた前記ゲート絶縁膜の長さに対して１０％以下であることを特徴とする請求項１記載の半導体装置。
【請求項６】
複数の素子領域と前記素子領域同士を電気的に分離するＳＴＩによる素子分離領域とを含む半導体装置において、
前記素子領域それぞれが、
チャネル領域と、
前記チャネル領域を水平方向に挟んで形成されたソース・ドレイン領域と、
側面を有し、この側面が前記チャネル領域の前記素子分離領域側の側面と連続するように前記チャネル領域上に形成されたゲート絶縁膜と、
側面を有し、この側面が前記ゲート絶縁膜の前記素子分離領域側の前記側面と連続するように前記ゲート絶縁膜上に形成されたゲート電極層とを具備する
ことを特徴とする半導体装置。
【請求項７】
前記ゲート電極層は、電気的に浮遊状態であることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記ゲート電極層は、多結晶シリコン膜であることを特徴とする請求項６記載の半導体装置。
【請求項９】
前記ゲート絶縁膜は、前記ソース・ドレイン領域が前記チャネル領域を挟む前記方向とほぼ垂直の前記水平方向の長さが２００ｎｍ以下であることを特徴とする請求項６記載の半導体装置。
【請求項１０】
基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極層を形成する工程と、
前記ゲート電極層および前記ゲート絶縁膜を貫通しかつ前記基板を掘り下げた構造の溝を形成する工程と、
前記溝内の前記ゲート電極層の側面および前記溝内の前記基板の側面に直接接触するように前記溝内に絶縁膜を埋め込む工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項１１】
前記ゲート絶縁膜上にゲート電極層を形成する前記工程は、前記ゲート電極層として多結晶シリコン層を形成することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記ゲート電極層および前記ゲート絶縁膜を貫通しかつ前記基板を掘り下げた構造の溝を形成する前記工程は、ほぼ平行する溝を複数形成し、かつ前記ほぼ平行する溝であって隣り合うものの内のり寸法が２００ｎｍ以下になるように前記溝を形成することを特徴とする請求項１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲート絶縁膜を備えた電界効果トランジスタを有する半導体装置およびその製造方法に係り、特に、トランジスタサイズの一層の微細化に好適な半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ゲート絶縁膜を備えた電界効果トランジスタを集積する半導体装置に用いられる構造であって、これらのトランジスタが配置される領域同士を電気的に分離する（素子分離する）構造には、例えば特開平９−１８１１６６号公報記載のものがある。同公報には、選択酸化に代えて溝を基板に形成しその溝内に酸化物を埋め込んで素子分離を行なう構造が記載されている。
【０００３】
【特許文献１】
特開平９−１８１１６６号公報
【０００４】
【発明が解決しようとする課題】
素子分離構造として、溝内に埋め込まれた絶縁物を用いる構造は、素子の微細化に伴い主流となっているものである。溝を形成する方法やその工程がなされる順序は、形成すべき素子の種類などに応じて種々の場合がある。
【０００５】
そのような半導体装置の中でも、基板上にゲート絶縁膜などを形成してから、ゲート絶縁膜を貫通して基板に素子分離領域とすべき溝を形成するするものは、ゲート絶縁膜端部の電界集中を避ける構造を容易に作り得るなど、工程が簡素に済む。ここで、溝の形成には、例えばＲＩＥ（ｒｅａｃｔｉｖｅ　ｉｏｎ　ｅｔｃｈｉｎｇ）法のような異方性エッチング処理を適用することができる。
【０００６】
ＲＩＥ法では、一般的に、形成された溝の側壁に、必要のない生成物（副生成物）が生じる。そこで、ゲート絶縁膜を備えた電界効果トランジスタを集積する半導体装置の製造においては、これを除去する処理を後処理として行なう方が好ましい。しかしながら、この場合には、形成された溝の側壁にはゲート絶縁膜の側面なども含まれるので、ゲート絶縁膜に対して悪影響が生じないように考慮する必要がある。ゲート絶縁膜に対する影響は、ゲート絶縁膜面積が小さいほど（すなわち素子が微細化されるほど）同じ作用であっても相対的に大きくなる。
【０００７】
本発明は、上記した事情を考慮してなされたもので、ゲート絶縁膜を備えた電界効果トランジスタを有する半導体装置およびその製造方法において、トランジスタの一層の微細化が可能な半導体装置およびその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の課題を解決するため、本発明の一態様に係る半導体装置は、複数の素子領域と前記素子領域同士を電気的に分離するＳＴＩ（ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ　ｉｓｏｌａｔｉｏｎ）による素子分離領域とを含む半導体装置において、前記素子領域それぞれが、チャネル領域と、前記チャネル領域を水平方向に挟んで形成されたソース・ドレイン領域と、前記チャネル領域上に形成され、かつ前記ソース・ドレイン領域が前記チャネル領域を挟む前記方向とほぼ垂直の水平方向における、前記チャネル領域と対向する面とは反対側の面に前記素子分離領域側から形成されたバーズビークが角度１度以下である、ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極層とを具備することを特徴とする。
【０００９】
また、本発明の別の一態様に係る半導体装置は、複数の素子領域と前記素子領域同士を電気的に分離するＳＴＩによる素子分離領域とを含む半導体装置において、前記素子領域それぞれが、チャネル領域と、前記チャネル領域を水平方向に挟んで形成されたソース・ドレイン領域と、側面を有し、この側面が前記チャネル領域の前記素子分離領域側の側面と連続するように前記チャネル領域上に形成されたゲート絶縁膜と、側面を有し、この側面が前記ゲート絶縁膜の前記素子分離領域側の前記側面と連続するように前記ゲート絶縁膜上に形成されたゲート電極層とを具備することを特徴とする。
【００１０】
また、本発明の一態様に係る半導体装置の製造方法は、基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極層を形成する工程と、前記ゲート電極層および前記ゲート絶縁膜を貫通しかつ前記基板を掘り下げた構造の溝を形成する工程と、前記溝内の前記ゲート電極層の側面および前記溝内の前記基板の側面に直接接触するように前記溝内に絶縁膜を埋め込む工程とを具備することを特徴とする。
【００１１】
【発明の実施の形態】
本発明の一態様に係る半導体装置では、ゲート絶縁膜において、そのゲート電極層側であって素子分離領域側に形成されているバーズビークの角度が１度以下と極めて小さい。このためバーズビークの深さも非常に浅く、より一様な形状（厚さ）のゲート絶縁膜になっている。したがって、ゲート絶縁膜の面積が小さくてもその一様さが保たれており、トランジスタの一層の微細化が達成される。
【００１２】
実施態様として、前記ゲート電極層は、電気的に浮遊状態である。すなわち、ゲート絶縁膜をトンネル絶縁膜にして、不揮発の記憶状態を生成するものである。このような素子として応用も可能である。
【００１３】
また、実施態様として、前記ゲート電極層は、多結晶シリコン膜である。多結晶シリコン膜は、酸化によりゲート絶縁膜側に取り込まれるとゲート絶縁膜のバーズビーク形成の原因になる。本発明の上記一態様は、このような場合においてもバーズビークを小さく抑制するものである。
【００１４】
また、実施態様として、前記ゲート絶縁膜は、前記ソース・ドレイン領域が前記チャネル領域を挟む前記方向とほぼ垂直の前記水平方向の長さが２００ｎｍ以下である。本発明の上記一態様は、このような小さなゲート絶縁膜にも向いているものである。
【００１５】
また、実施態様として、前記ゲート絶縁膜は、前記バーズビークの前記素子分離領域側からの深さが、前記ソース・ドレイン領域が前記チャネル領域を挟む前記方向とほぼ垂直の前記水平方向にみた前記ゲート絶縁膜の長さに対して１０％以下である。本発明の上記一態様は、バーズビークの形成深さをこのような小さなものにし得る。
【００１６】
また、本発明の別の一態様に係る半導体装置では、基板の側面たる素子分離領域用の溝の側壁と、ゲート絶縁膜の素子分離領域側の側面と、ゲート電極層の素子分離領域側の側面とがほぼ連続的な面を構成している。すなわち、このような連続的な面を構成するために、溝を形成したあとの処理ができるだけ簡素化されている。この簡素化により、より一様な形状（厚さ）のゲート絶縁膜が維持され得るので、ゲート絶縁膜の面積が小さくてもその一様さが保たれる。よって、トランジスタの一層の微細化が達成される。
【００１７】
この別の一態様についても、実施態様として、前記ゲート電極層が電気的に浮遊状態である場合や、前記ゲート電極層が多結晶シリコン膜である場合、あるいは前記ゲート絶縁膜の、前記ソース・ドレイン領域が前記チャネル領域を挟む前記方向とほぼ垂直の前記水平方向の長さが２００ｎｍ以下である場合が、同様に適用可能である。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法は、ゲート電極層およびゲート絶縁膜を貫通しかつ基板を掘り下げた構造の溝を形成し、この溝内のゲート電極層の側面および溝内の基板の側面に直接接触するように溝内に絶縁膜を埋め込む。すなわち、溝内のゲート電極層の側面および溝内の基板の側面に直接接触するように絶縁膜を埋め込むために、溝を形成したあとの処理ができるだけ簡素化されている。この簡素化により、より一様な形状（厚さ）のゲート絶縁膜が維持され得るので、ゲート絶縁膜の面積が小さくてもその一様さが保たれる。よって、トランジスタの一層の微細化が達成される。
【００１９】
実施態様として、前記ゲート絶縁膜上にゲート電極層を形成する前記工程は、前記ゲート電極層として多結晶シリコン層を形成する。また、実施態様として、前記ゲート電極層および前記ゲート絶縁膜を貫通しかつ前記基板を掘り下げた構造の溝を形成する前記工程は、ほぼ平行する溝を複数形成し、かつ前記ほぼ平行する溝であって隣り合うものの内のり寸法が２００ｎｍ以下になるように前記溝を形成する。半導体装置の上記実施態様を製造するものである。
【００２０】
以上を踏まえ、以下では本発明の実施形態として不揮発性半導体記憶装置を例に図面を参照しながら説明する。図１は、本発明の一実施形態たる不揮発性半導体記憶装置の構成を模式的に示す平面図である。同図に示すように、この不揮発性半導体記憶装置には、記憶素子としてのセル（浮遊ゲート電極のあるＭＯＳトランジスタ）がアレー状に並ぶ。
【００２１】
すなわち、素子領域１０１とこれらの素子領域１０１を分離する素子分離領域１０２とが交互にストライプ状に配置され、一本の素子領域１０１は、図で左右方向にセルを複数有する。素子領域１０１の延びる方向と垂直の方向には、制御ゲート電極同士を接続するゲート接続線１０３がやはりストライプ状に形成されている。
【００２２】
ゲート接続線１０３と素子領域１０１との交わりのそれぞれには、浮遊ゲート電極（図示せず）が埋設され、浮遊ゲート電極のさらに下に位置する基板領域がチャネルとなる。ゲート接続線１０３同士の間と素子領域１０１との交わり位置それぞれがソースまたはドレインの領域（以下、ソース／ドレイン領域という。）となる。
【００２３】
以下、このような不揮発性半導体記憶装置の製造工程を図２ないし図８を用いて説明する。図２ないし図８は、本発明の一実施形態としての不揮発性半導体記憶装置の製造工程を模式的な断面で示すプロセス図である。図２から図８各図の（ａ）は、図１内に示すＡ−Ａａ断面に相当する断面を示し、同じく（ｂ）は、図１内に示すＢ−Ｂａ断面に相当する断面を示す。図２から図８各図において同一相当の部位には同一符号を与えてある。
【００２４】
まず、図２に示す状態を得るための工程を行なう。すなわち、半導体基板（以下では単に基板という場合がある。）１を８００℃のＯ２雰囲気で加熱し、基板１上に例えば１０ｎｍの第１のゲート絶縁膜２を形成する。続けて、第１のゲート絶縁膜２の上に減圧ＣＶＤ法により例えば６０ｎｍの多結晶シリコン膜３（浮遊ゲート電極の一部になる。）を堆積し、さらに、多結晶シリコン膜３の上に減圧ＣＶＤ法により例えば１００ｎｍのシリコンナイトライド膜４と、シリコンナイトライド膜４の上に例えば１５０ｎｍのシリコン酸化膜５とを堆積する。次に、シリコン酸化膜５の上にフォトレジスト１５を形成し、これを光蝕刻技術を用いてＢ−Ｂａ方向ストライプパターンに加工する（図２）。
【００２５】
次に、図３に示す状態を得るための工程を行なう。すなわち、加工されたフォトレジスト１５をマスクとしてＲＩＥ法で、シリコン酸化膜５、シリコンナイトライド膜４を加工する。さらに、Ｏ２プラズマ中に基板１ごとさらしてレジスト１５を除去した後、加工されたシリコン酸化膜５をマスクに多結晶シリコン膜３をＲＩＥで法で加工し、続けて、同マスクにより第１のゲート絶縁膜２と半導体基板１とをＲＩＥ法で加工する。これにより半導体基板１にシリコンの溝を形成する（図３）。この溝がＳＴＩによる素子分離の溝となる。なお、第１のゲート絶縁膜２を挟んで多結晶シリコン３と対向する基板１の領域がチャネルとなる領域である。
【００２６】
シリコン酸化膜５をマスクとするＲＩＥ法によって得られた上記溝にはその壁面および底面に生成物（副生成物）が生じるので、これを例えばフッ酸を薬液とする８０℃のＶＰＣ（ｖａｐｏｒ　ｐｈａｓｅ　ｃｌｅａｎｉｎｇ）により除去する。この副生成物除去のため、さらに、基板１ごと例えば１０００℃のＯ２雰囲気中で加熱し、溝の側壁・底面にごく薄い（数ｎｍ厚の）シリコン酸化膜を形成することもなされ得るが、この実施形態では、このような加熱によるシリコン酸化膜の形成を行なわない。この理由については後述する。シリコン酸化膜を形成しない分、ＶＰＣの適用温度を下げる（例えば６０℃）などしてフッ酸を液体の状態に近づけ、そのエッチング効果を向上するようにしてもよい。
【００２７】
または、上記副生成物を除去するのに、ダイリュート（ｄｉｌｕｔｅ）フッ酸処理を行ない、さらに、酸処理を行なって、溝の側壁・底面に、高温酸化時より厚さオーダーの小さい（例えば０．数ｎｍ厚）酸化膜を形成するようにしてもよい。ダイリュートフッ酸処理だけだと不要な水ガラスが発生し得るが、酸処理によりこれを除去することができる。
【００２８】
次に、図４に示す状態を得るための工程を行なう。すなわち、ＨＤＰ（ｈｉｇｈ　ｄｅｎｓｉｔｙ　ｐｌａｓｍａ）法により例えば６００ｎｍのシリコン酸化膜６（絶縁膜）を全面堆積する。このとき、シリコン酸化膜６は、多結晶シリコン膜３の側面および基板１の側面に直接接触するように堆積される。これは、上記のように、溝の側壁・底面に熱処理によるシリコン酸化膜があらかじめ形成されておらず、言い換えると、多結晶シリコン膜３、第１のゲート絶縁膜２、基板１のそれぞれ溝内側面が、連続性のある側面形状を有しているからである。
【００２９】
次に、図５に示す状態を得るための工程を行なう。すなわち、ＣＭＰ（ｃｈｅｍｉｃａｌ　ｍｅｃｈａｎｉｃａｌ　ｐｏｌｉｓｈｉｎｇ）法によりシリコン酸化膜６をシリコンナイトライド膜４が露出するまで削り平坦化し、９００℃の窒素雰囲気中で加熱する。さらに、バッファード（ｂｕｆｆｅｒｅｄ）フッ酸処理を例えば１０秒行ないシリコン酸化膜６の上面を多少エッチングし、かつ例えば１５０℃のリン酸処理によりシリコンナイトライド膜４を除去する。さらにまたシリコン酸化膜６をダイリュートフッ酸処理で例えば２０ｎｍエッチングする。ここまでの工程で、素子分離領域として、シリコン酸化膜６を有するＳＴＩ構造が形成されたことになる（図５）。
【００３０】
次に、図６に示す状態を得るための工程を行なう。すなわち、減圧ＣＶＤ法にてリン添加の例えば１００ｎｍの多結晶シリコン膜７（浮遊ゲート電極の他の一部となる。）を全面堆積する。そして、多結晶シリコン膜７上に形成されたフォトレジスト（図示せず）を光蝕刻技術を用いて所望のストライプパターン（Ｂ−Ｂａ方向）に加工する。さらに、それをマスクとしてＲＩＥ法でこの多結晶シリコン膜７を加工し、その加工溝に少なくともシリコン酸化膜６が露出するようにする。これにより、浮遊ゲート電極の一部である多結晶シリコン膜７は各ＭＯＳトランジスタに対応してＡ−Ａａ方向に分離される。
【００３１】
次に、上記フォトレジストを除去した後、減圧ＣＶＤ法により例えば総厚１５ｎｍのＯＮＯ（Ｏｘｉｄｅ：５ｎｍ、ＳｉＮ：５ｎｍ、Ｏｘｉｄｅ：５ｎｍ）構造の第２のゲート絶縁膜８を多結晶シリコン膜７上に堆積する。そして、その上に減圧ＣＶＤ法によりリン添加の例えば１００ｎｍの多結晶シリコン膜９（制御ゲート電極の一部になる。）を堆積し、さらにその上にＰＶＤ法により例えば１００ｎｍのタングステンシリサイド（ＷＳｉ）膜１０（制御ゲート電極の他の一部になる。）を堆積し、その後、ゲート電極（制御ゲート電極が含まれる。）加工用のマスク材となるシリコン酸化膜１１を減圧ＣＶＤ法で例えば２３０ｎｍ堆積する。
【００３２】
次に、シリコン酸化膜１１の上にフォトレジスト（図示せず）を形成し、これを通常の光蝕刻技術を用いてを所望のストライプパターン（Ａ−Ａａ方向）に加工する。そして、加工されたフォトレジストをマスクとしてＲＩＥ法にてシリコン酸化膜１１を加工する。その後、フォトレジストは、Ｏ２プラズマ処理、および硫酸、過酸化水素水の混合液処理で除去される。
【００３３】
次に、上記のように加工されたシリコン酸化膜１１をマスクにＲＩＥ法で、タングステンシリサイド膜１０、多結晶シリコン膜９、第２のゲート絶縁膜８、多結晶シリコン膜７、および多結晶シリコン膜３を加工し、ゲート構造を分離形成する。この状態では、第１のゲート絶縁膜２上に形成された各ゲート構造が、各ＭＯＳトランジスタに対応してＢ−Ｂａ方向に（Ａ−Ａａ方向の溝により）分離されている。
【００３４】
次に、例えば８００℃、１２０秒の窒素性雰囲気で加熱し、さらに１０００°の酸化性雰囲気で加熱することで例えば１０ｎｍのシリコン酸化膜１２を上記ゲート構造の側面にわたって形成する。さらに、イオン注入法により上記加工形成されたＡ−Ａａ方向の溝から基板１上にドーパントを注入し、ソース／ドレイン領域２９を形成する。以上により、図６に示す状態が得られる。
【００３５】
次に、図７に示す状態を得るための工程を行なう。すなわち、減圧ＣＶＤ法により例えば４０ｎｍのシリコンナイトライド膜１３を露出面に重ねて堆積する。そして、常圧ＣＶＤ法により例えば４００ｎｍの第１の絶縁膜（ＢＰＳＧ膜：ｂｏｒｏ−ｐｈｏｓｐｈｏ　ｓｉｌｉｃａｔｅ　ｇｌａｓｓ　膜）１４ａを全面に堆積し、その後、例えば８５０℃、３０分の窒素性雰囲気で加熱してこれをリフローさせる。続いて、例えば３００ｎｍの第２の絶縁膜（ＢＰＳＧ膜）１４ｂを積み増し、その後、例えば８５０℃、３０分の窒素性雰囲気で加熱してこれをリフローさせる。これらの熱処理においては、同時に、基板１に注入されたドーパントが拡散して多結晶シリコン膜３の下への重なりが作られる（図７）。（なお以下では、第１の絶縁膜１４ａと第２の絶縁膜１４ｂをまとめて絶縁膜１４という。）
【００３６】
次に、図８に示す状態を得るための工程を行なう。すなわち、ＣＭＰ法により、絶縁膜１４をゲート電極構造の上のシリコンナイトライド膜１３が露出するまで平坦化する。そして、この上にプラズマＣＶＤ法により例えば３００ｎｍのシリコン酸化膜１８を全面堆積する（図８）。この後は図示省略するが、ソース／ドレイン領域や制御ゲート電極のうち必要なものへのコンタクトの形成、およびこれらのコンタクトに接続する配線パターンの形成などが、絶縁膜１４やシリコン酸化膜１８の加工によってなされる。これにより、本実施形態の不揮発性半導体記憶装置を得ることができる。
【００３７】
図９は、上記で説明した図３に示す状態（ＳＴＩの溝が形成された状態）での考慮すべき事項を説明するための断面図である。図９において、すでに説明した部位と同一相当の部位には同一符号を付してある。（ａ）、（ｂ）の意味も図２ないし図８と同様である。
【００３８】
ＳＴＩの溝を形成するＲＩＥ法の適用では、溝内の側壁・底面に副生成物が発生する。この除去のため、仮に、周知のように、例えば、基板１ごと１０００℃のＯ２雰囲気中で加熱すると、図９に示すように、溝の側壁・底面にごく薄い（数ｎｍ厚の）シリコン酸化膜５１、５３が形成される。シリコン酸化膜５１は、基板１の露出面に形成されたものであり、シリコン酸化膜５３は、多結晶シリコン膜３の側面に形成されたものである。両者とも、もともとのシリコン（基板１、多結晶シリコン膜３）の組成変化によって形成される。
【００３９】
このようなシリコンの組成変化を伴って基板１が高温にさらされることにより、基板１では、表面形状が変化する部位１ａや部位１ｂで応力集中が発生する。すると、この部位から基板１内部に向かって結晶歪が生じ、過度の場合、後工程で注入される不純物が結晶歪部位において偏析しリークパスを生じさせてしまう。
【００４０】
図１０は、このような結晶欠陥の広がりを平面図で示すものである。すなわち、素子領域１０１の素子分離領域１０２側から広がる結晶欠陥１ｃは、ゲート接続線１０３の下（つまりチャネル領域またはその下）を通過してソース／ドレイン領域を短絡するものになり得る。このような短絡は、記憶素子としての基本的な動作・機能を害するものであり、歩留まりを低下させる。特に、記憶素子としてのサイズが微細になるほど問題とされる距離が短くなるので、応力集中による短絡状態は起こりやすい。上記説明の実施形態では、ＳＴＩの溝の形成後に高温で加熱することを回避して、このような結晶欠陥の発生を低下させている。
【００４１】
また、ＳＴＩの溝の形成後に高温処理することは、上記のような基板１側からの応力の発生とあいまって第１のゲート絶縁膜２を劣化させている可能性も考えられる。第１のゲート絶縁膜２は、所定の場合に電荷をトンネリングさせるための絶縁膜であり、膜質劣化により電子やホールのトラップ特性が変化すると、リーク電流が発生しやすくなるなどして特性を劣化させてしまう。このような現象を考慮すると、なお上記高温処理は避けるべきである。
【００４２】
上記実施形態では、これらの歩留まり劣化要因を抑制したので、第１のゲート絶縁膜２の幅が、例えば、２００ｎｍ、１６０ｎｍ、あるいはそれ以上狭い場合について特に好適である。
【００４３】
図１１は、図９（ａ）に示した状態をさらに一部拡大して示す断面図である。図１１において図９（ａ）と同一の部位には同一符号を付してある。図１１を用いて説明すべき事項は、第１のゲート絶縁膜２に形成されるバーズビーク２ａについてである。バーズビーク２ａとは、第１のゲート絶縁膜２の側面（かつＳＴＩの溝側）近くに形成されるその膜厚の増大部分のことである。すなわち、図１１は、すでに述べた図９の場合と同様に、ＳＴＩの溝形成後、仮に、Ｏ２雰囲気での高温熱処理を行なってシリコン酸化膜５１、５３を形成した状態を示すものであって、特にバーズビーク２ａについて説明する図である。
【００４４】
シリコン酸化膜５１、５３の形成がされるように熱処理を行なうと、微小ではあるが第１のゲート絶縁膜２には、上記バーズビーク２ａが形成される。これは、多結晶シリコン膜３の側面（かつＳＴＩの溝側）に供給され多結晶シリコン膜３を酸化する酸素原子が、第１のゲート絶縁膜２に面する近辺では、第１のゲート絶縁膜２からも供給を受けるためである。第１のゲート絶縁膜２は、例えば酸化シリコンであり組成として酸素を有するので、多結晶シリコン膜３にこれが移動する。このように形成された多結晶シリコン膜３の酸化部分は、第１のゲート絶縁膜２と同様の組成となりそのバーズビーク２ａとしてとり込まれる。
【００４５】
なお、同様の態様により基板１側の酸化部分も第１のゲート酸化膜２のバーズビークになり得るが、基板１は単結晶であり、多結晶より酸化されにくいのでバーズビーク２ａは、多結晶シリコン３側に主に形成される。
【００４６】
図１２は、多結晶シリコン膜３の、第１のゲート絶縁膜２側の酸化部分がどのように成長するかを拡大して模式的に示す図である。図１２に示すように、バーズビークとなる酸化部分は、酸化が進むとともに、バーズビーク角度θが増大するようにかつＳＴＩの溝からの深さが深くなるように成長する。
【００４７】
ＳＴＩの溝形成後、Ｏ２雰囲気で高温熱処理を行なって数ｎｍ厚のシリコン酸化膜５１、５３を形成した状態のときのバーズビーク角度θは、実験によると約４度である。このような角度は、第１のゲート絶縁膜２の面積が大きいほど（すなわち素子として高集積でないほど）問題となることはない。ＳＴＩの溝からの深さもさほどにはならず、相対的に第１のゲート絶縁膜２の厚さの均一性が保たれるからである。（なお、ここでバーズビーク角度θの観察には、ＴＥＭ（透過型電子顕微鏡）を用いることができる。）
【００４８】
しかしながら、個々の素子が微細化されるほど、４度ほどのバーズビーク角度であっても相対的に第１のゲート絶縁膜２の厚さの均一性を劣化させることになる。これは、ＳＴＩの溝からのバーズビーク２ａの深さが第１のゲート絶縁膜２の寸法に対して無視できるほどではなくなるからである。しかも無視できるほどでないバーズビーク２ａの形成寸法がばらつくと、不揮発性半導体記憶装置として各トランジスタのカップリング比がばらつく。カップリング比とは、ＯＮＯ構造の第２のゲート絶縁膜８の静電容量をＣＯＮＯとし、第１のゲート絶縁膜２の静電容量をＣＯＸとしたとき、ＣＯＮＯ／（ＣＯＮＯ＋ＣＯＸ）で与えられる量である。
【００４９】
カップリング比は、その定義から分かるように、書き込みのとき第１のゲート絶縁膜２に印加される電圧を決める指標であり、これがばらつくと書き込み特性がばらつき、すなわち、やはり歩留まりの悪化になる。上記の実施形態では、ＳＴＩの溝の形成後に高温で加熱処理することを回避して、バーズビーク２ａの形成が根本的にされないようにしているので、カップリング比のばらつきも非常に小さい。したがって、第１のゲート絶縁膜２の幅が、例えば、２００ｎｍ、１６０ｎｍ、あるいはそれ以上狭いというように、微細な素子を形成する場合について特に好適である。実験によると、これらの場合でも、バーズビーク２ａの形成深さは、せいぜい第１のゲート絶縁膜２の幅の１０％である。
【００５０】
図１３は、ＳＴＩの溝の形成後に高温でシリコン酸化膜５１、５３を形成する工程の条件（温度、時間）を変化させて、形成されるバーズビーク２ａの角度θを振ったときの総合的な不良率を示すデータである。総合的な不良率は、上記で説明した、基板１に発生する結晶欠陥、第１のゲート絶縁膜２の膜質劣化、カップリング比のばらつき増大などの原因をすべて込みにした不良率である。図１３から明らかなように、バーズビーク角度θが小さいほど（すなわち、熱処理の程度が少ないほど）不良率は低下する。
【００５１】
上記の実施形態では、ＳＴＩの溝の形成後に、高温でシリコン酸化膜５１、５３を形成する熱処理を行なわないので、ほぼバーズビーク角度θ＝０のときの不良率を実現できる。「ほぼ」というのは、高温でシリコン酸化膜５１、５３を形成する熱処理を行なわないものの、溝を形成した後には、種々の工程（これはすでに説明した）があり、例えば、シリコン酸化膜６を介して酸素原子が多結晶シリコン膜３に供給され、ごく微小のバーズビーク２ａが発生し得るからである。それでも、図１３に示すように熱処理の程度を制御してバーズビーク角度θをほぼ１度とすることができることから、シリコン酸化膜５１、５３を形成する熱処理を行なわないの場合のバーズビーク角度θは大きくとも１度以下にはなる。
【００５２】
また、上記の実施形態での説明（図１ないし図８）では述べなかったが、図４に示すようにＨＤＰ法によりシリコン酸化膜６を堆積するときには、形成条件を経時的に変化させるとさらに好ましい。これは、例えば、最初はプラズマ密度を小さくしておいてＳＴＩの溝内にシリコン酸化膜６を堆積させると、基板１側での形状変化速度が小さく発生する応力もより小さくなるからである。応力が小さくなることによる効果はすでに述べた通りである。
【００５３】
以上、不揮発性半導体記憶装置を例に挙げて実施形態を説明したが、本発明は、第１のゲート絶縁膜の上に形成されたゲート電極層が浮遊ゲートである場合に限らず（すなわち、例えば通常の電界効果トランジスタの場合でも）適用することができる。また、第１のゲート絶縁膜に接するゲート電極層は、第１のゲート絶縁膜の材質により多結晶シリコン膜でない場合でも適用することができる。
【００５４】
【発明の効果】
以上詳述したように、本発明によれば、ゲート絶縁膜において、そのゲート電極層側であって素子分離領域側に形成されているバーズビークの角度が１度以下と極めて小さい。このためバーズビークの深さも非常に浅く、より一様な形状（厚さ）のゲート絶縁膜になっている。したがって、ゲート絶縁膜の面積が小さくてもその一様さが保たれており、トランジスタの一層の微細化が達成される。
【図面の簡単な説明】
【図１】本発明の一実施形態たる不揮発性半導体記憶装置の構成を模式的に示す平面図。
【図２】本発明の一実施形態としての不揮発性半導体記憶装置の製造工程を模式的な断面で示すプロセス図。
【図３】図２の続図であって、本発明の一実施形態としての不揮発性半導体記憶装置の製造工程を模式的な断面で示すプロセス図。
【図４】図３の続図であって、本発明の一実施形態としての不揮発性半導体記憶装置の製造工程を模式的な断面で示すプロセス図。
【図５】図４の続図であって、本発明の一実施形態としての不揮発性半導体記憶装置の製造工程を模式的な断面で示すプロセス図。
【図６】図５の続図であって、本発明の一実施形態としての不揮発性半導体記憶装置の製造工程を模式的な断面で示すプロセス図。
【図７】図６の続図であって、本発明の一実施形態としての不揮発性半導体記憶装置の製造工程を模式的な断面で示すプロセス図。
【図８】図７の続図であって、本発明の一実施形態としての不揮発性半導体記憶装置の製造工程を模式的な断面で示すプロセス図。
【図９】図３に示す状態（ＳＴＩの溝が形成された状態）での考慮すべき事項を説明するための断面図。
【図１０】結晶欠陥の広がり示すを平面図。
【図１１】図９（ａ）に示した状態をさらに一部拡大して示す断面図。
【図１２】図１１における、多結晶シリコン膜３の、第１のゲート絶縁膜２側の酸化部分がどのように成長するかを拡大して模式的に示す図。
【図１３】ＳＴＩの溝の形成後に高温でシリコン酸化膜５１、５３を形成する工程の条件（温度、時間）を変化させて、形成されるバーズビーク２ａの角度θを振ったときの総合的な不良率を示すデータを示す図。
【符号の説明】
１…基板（チャネル領域を含む）　１ａ、１ｂ…応力集中部位　１ｃ…結晶欠陥　２…第１のゲート絶縁膜　２ａ…バーズビーク　３…多結晶シリコン膜　４…シリコンナイトライド膜　５…シリコン酸化膜　６…シリコン酸化膜　７…多結晶シリコン膜　８…第２のゲート絶縁膜　９…多結晶シリコン膜　１０…タングステンシリサイド膜　１１…シリコン酸化膜　１２…シリコン酸化膜　１３…シリコンナイトライド膜　１４…絶縁膜　１４ａ…第１の絶縁膜　１４ｂ…第２の絶縁膜　１５…フォトレジスト　１８…シリコン酸化膜　２９…ソース／ドレイン領域　５１、５３…シリコン酸化膜　１０１…素子領域　１０２…素子分離領域　１０３…ゲート接続線
【図１】
2004111547.tif 000003
【図２】
2004111547.tif 000004
【図３】
2004111547.tif 000005
【図４】
2004111547.tif 000006
【図５】
2004111547.tif 000007
【図６】
2004111547.tif 000008
【図７】
2004111547.tif 000009
【図８】
2004111547.tif 000010
【図９】
2004111547.tif 000011
【図１０】
2004111547.tif 000012
【図１１】
2004111547.tif 000013
【図１２】
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【図１３】
2004111547.tif 000015
【手続補正書】
【提出日】平成15年12月10日(2003.12.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の素子領域と前記素子領域同士を電気的に分離するＳＴＩによる素子分離領域とを含む半導体装置において、
前記素子領域それぞれが、
チャネル領域と、
前記チャネル領域を水平方向に挟んで形成されたソース・ドレイン領域と、
前記チャネル領域上に形成され、かつ前記ソース・ドレイン領域が前記チャネル領域を挟む前記方向とほぼ垂直の水平方向における、前記チャネル領域と対向する面とは反対側の面に前記素子分離領域側から形成されたバーズビークが角度１度以下である、ゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極層とを具備する
ことを特徴とする半導体装置。
【請求項２】
前記ゲート電極層は、電気的に浮遊状態であることを特徴とする請求項１記載の半導体装置。
【請求項３】複数の素子領域と前記素子領域同士を電気的に分離するＳＴＩによる素子分離領域とを含む半導体装置において、
前記素子領域それぞれが、
チャネル領域と、
前記チャネル領域を水平方向に挟んで形成されたソース・ドレイン領域と、
側面を有し、この側面が前記チャネル領域の前記素子分離領域側の側面と連続するように前記チャネル領域上に形成されたゲート絶縁膜と、
側面を有し、この側面が前記ゲート絶縁膜の前記素子分離領域側の前記側面と連続するように前記ゲート絶縁膜上に形成されたゲート電極層とを具備する
ことを特徴とする半導体装置。
【請求項４】前記ゲート電極層は、電気的に浮遊状態であることを特徴とする請求項３記載の半導体装置。
【請求項５】基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極層を形成する工程と、
前記ゲート電極層および前記ゲート絶縁膜を貫通しかつ前記基板を掘り下げた構造の溝を形成する工程と、
前記溝内の前記ゲート電極層の側面および前記溝内の前記基板の側面に直接接触するように前記溝内に絶縁膜を埋め込む工程と
を具備することを特徴とする半導体装置の製造方法。