(57)【要約】【課題】新規な画素信号読出し動作を行なう固体撮像装置を提供する。【解決手段】固体撮像装置は、ｎ型領域を有する半導体基板と、前記半導体基板のｎ型領域の上に形成されたｐ型領域と、前記ｐ型領域の中に形成され、ｐ型領域と共にホトダイオードを構成する第１ｎ型領域と、前記第１ｎ型領域の一部に隣接して、半導体基板表面上に形成され、電荷蓄積領域と、コントロールゲートとを含む第１ゲート構造と、前記第１ゲート構造の、前記ｎ型領域と逆側に隣接して形成され、前記第１ｎ型領域、前記第１ゲート構造と共に、不揮発性メモリ素子を構成する第２ｎ型領域と、前記第１ゲート構造のコントロールゲートに、前記第１ｎ型領域に蓄積された電荷が前記電荷蓄積領域にトンネルする電圧を印加する制御回路と、を含む。【選択図】　図１
2004111817.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型領域を有する半導体基板と、
前記半導体基板の第１導電型領域の上に形成された第１導電型と逆の第２導電型を有する第２導電型領域と、
前記第２導電型領域の中に形成され、第２導電型領域と共にホトダイオードを構成する第１の第１導電型領域と、
前記第１の第１導電型領域の一部に隣接して、半導体基板表面上に形成され、電荷蓄積領域と、コントロールゲートとを含む第１ゲート構造と、
前記第１ゲート構造の、前記第１の第１導電型領域と逆側に隣接して形成され、前記第１の第１導電型領域、前記第１ゲート構造と共に、不揮発性メモリ素子を構成する第２の第１導電型領域と、
前記第１ゲート構造のコントロールゲートに、前記第１の第１導電型領域に蓄積された電荷が前記電荷蓄積領域にトンネルする書きこみ電圧を印加する、第１の書きこみ電圧印加を行う制御回路と、
を含む固体撮像装置。
【請求項２】
前記制御回路が、
前記第１の書きこみ電圧印加に続いて、前記第１ゲート構造のコントロールゲートおよび前記第２の第１導電型領域に、前記第１の第１導電型領域に蓄積された電荷が前記電荷蓄積領域にホットエレクトロンとして注入される書きこみ電圧を印加する、第２の書きこみ電圧印加を行う制御回路である請求項１記載の固体撮像装置。
【請求項３】
さらに、
前記第１の第１導電型領域の他の一部に隣接して形成された絶縁ゲート型の第２ゲート構造と、
前記第２ゲート構造の、前記第１の第１導電型領域と逆側に隣接して形成され、前記第１の第１導電型領域、第２ゲート構造と共に絶縁ゲート型トランジスタを構成する第３の第１導電型領域と、
を含む請求項１または２記載の固体撮像装置。
【請求項４】
前記半導体基板の第１導電型領域の上面から前記第２導電型領域の中に突出する第３の第１導電型領域を含む請求項１または２記載の固体撮像装置。
【請求項５】
前記不揮発性メモリ素子が有する前記電荷蓄積領域が、フローティングゲートを有する請求項１〜４のいずれか１項記載の固体撮像装置。
【請求項６】
前記不揮発性メモリ素子が有する前記電荷蓄積領域が、窒化シリコン膜と酸化シリコン膜との界面を有する請求項１〜４のいずれか１項記載の固体撮像装置。
【請求項７】
第１導電型領域を有する半導体基板と、
前記半導体基板の第１導電型領域の上に形成された第１導電型と逆の第２導電型を有する第２導電型領域と、
前記第２導電型領域の中に形成され、第２導電型領域と共にホトダイオードを構成する第１の第１導電型領域と、
前記第１の第１導電型領域の一部に隣接して、半導体基板表面上に形成され、電荷蓄積領域と、コントロールゲートとを含む第１ゲート構造と、
前記第１ゲート構造の、前記第１の第１導電型領域と逆側に隣接して形成され、前記第１の第１導電型領域、前記第１ゲート構造と共に、不揮発性メモリ素子を構成する第２の第１導電型領域と、
前記第１の第１導電型領域の他の一部に隣接して形成された絶縁ゲート型の第２ゲート構造と、
前記第２ゲート構造の、前記第１の第１導電型領域と逆側に隣接して形成され、前記第１の第１導電型領域、第２ゲート構造と共に絶縁ゲート型トランジスタを構成する第３の第１導電型領域と、
を含む固体撮像装置。
【請求項８】
さらに、
前記第２ゲート構造にバイアス電圧を印加し、前記絶縁ゲート型トランジスタをオンにして、前記不揮発性メモリ素子に電流を供給する制御回路を含む請求項７記載の固体撮像装置。
【請求項９】
前記不揮発性メモリ素子が有する前記電荷蓄積領域が、フローティングゲートを有する請求項７または８記載の固体撮像装置。
【請求項１０】
前記不揮発性メモリ素子が有する前記電荷蓄積領域が、窒化シリコン膜と酸化シリコン膜との界面を有する請求項７または８記載の固体撮像装置。
【請求項１１】
第１導電型領域を有する半導体基板と、
前記半導体基板の第１導電型領域の上に形成された第１導電型と逆の第２導電型を有する第２導電型領域と、
前記第２導電型領域の中に形成され、第２導電型領域と共にホトダイオードを構成する第１の第１導電型領域と、
前記第１の第１導電型領域の一部に隣接して、半導体基板表面上に形成され、電荷蓄積領域と、コントロールゲートとを含む第１ゲート構造と、
前記第１ゲート構造の、前記第１の第１導電型領域と逆側に隣接して形成され、前記第１の第１導電型領域、前記第１ゲート構造と共に、不揮発性メモリ素子を構成する第２の第１導電型領域と、
前記半導体基板の第１導電型領域に順バイアス電圧を印加し、前記不揮発性メモリ素子に電流を供給する制御回路と
を含む固体撮像装置。
【請求項１２】
さらに、
前記半導体基板の第１導電型領域の上面から前記第２導電型領域の中に突出する第３の第１導電型領域を含む請求項１１記載の固体撮像装置。
【請求項１３】
前記不揮発性メモリ素子が有する前記電荷蓄積領域が、フローティングゲートを有する請求項１１または１２記載の固体撮像装置。
【請求項１４】
前記不揮発性メモリ素子が有する前記電荷蓄積領域が、窒化シリコン膜と酸化シリコン膜との界面を有する請求項１１または１２記載の固体撮像装置。
【請求項１５】
（ａ）半導体基板の第１導電型領域の上に形成された第１導電型と逆の第２導電型を有する第２導電型領域中に形成され、行列状に分布したホトダイオードに、光を入射し、画像情報を表わす電荷を蓄積する工程と、
（ｂ）各ホトダイオードの一部に隣接して形成され、電荷蓄積領域と、コントロールゲートと、ドレイン領域と、を有する不揮発性メモリ素子のコントロールゲートに、第１の書きこみ制御電圧を印加し、前記画像情報を表わす電荷の少なくとも一部を信号電荷として前記電荷蓄積領域へトンネルさせて注入する第１の書きこみ工程と、
（ｃ）前記不揮発性メモリ素子に読み取り制御電圧を印加し、前記工程（ｂ）において前記電荷蓄積領域へ注入された信号電荷の量に対応する閾値電圧を検出する工程と、
を含む固体撮像装置の駆動方法
【請求項１６】
さらに、前記工程（ｃ）の前に、
（ｄ）前記不揮発性メモリ素子のコントロールゲートおよびドレイン領域に、第２の書きこみ制御電圧を印加し、前記画像情報を表わす電荷の少なくとも一部を信号電荷として前記電荷蓄積領域へホットエレクトロンとして注入する第２の書きこみ工程
を含む請求項１５記載の固体撮像装置の駆動方法。
【請求項１７】
前記工程（ｃ）が、
（ｅ）前記ホトダイオードの他の一部に隣接して形成された絶縁ゲート型トランジスタにバイアス電圧を印加してオンにし、前記不揮発性メモリ素子にチャネル電流を供給する工程を含む請求項１５または１６記載の固体撮像装置の駆動方法。
【請求項１８】
前記工程（ｃ）が、
（ｆ）前記半導体基板の第１導電型領域に順バイアス電圧を印加し、前記不揮発性メモリ素子にチャネル電流を供給する工程を含む請求項１５または１６記載の固体撮像装置の駆動方法。
【請求項１９】
前記工程（ｃ）が、
（ｇ）前記半導体基板の第１導電型領域の上面から前記第２導電型領域の中に突出するように形成された第１の第１導電型領域に順バイアス電圧を印加し、前記不揮発性メモリ素子にチャネル電流を供給する工程を含む請求項１５または１６記載の固体撮像装置の駆動方法。
【請求項２０】
前記工程（ａ）の前に、
（ｈ）前記半導体基板の第１導電型領域に逆バイアス電圧を印加し、前記ホトダイオードに予め蓄積されていた電荷を基板側に引き抜く工程を含む請求項１５〜１９のいずれか１項記載の固体撮像装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置とその駆動方法に関し、特に新規な画素構造を有する固体撮像装置と新規な画素信号読出し動作を行う固体撮像装置の駆動方法に関する。
【０００２】
【従来の技術】
従来、固体撮像装置として、ＭＯＳ型固体撮像装置、ＣＣＤ型固体撮像装置、ＣＭＯＳ型固体撮像装置等が知られている。
【０００３】
図６に従来のＭＯＳ型固体撮像装置の構造を示す。
半導体基板表面上に、多数の画素ＰＸが行列状に配置されている。各画素ＰＸは、感光素子である１つのホトダイオードＰＤと、ホトダイオードＰＤに蓄積された電荷を読み出すための１つのＭＯＳ電界効果トランジスタＭＯＳＦＥＴとを含む。図の構成においては、ホトダイオードＰＤのカソードが電荷蓄積領域を構成し、ＭＯＳＦＥＴのソース領域に接続されている。ＭＯＳＦＥＴのゲートには、行選択信号線１０３が接続されており、ＭＯＳＦＥＴのドレインは、読み出し信号線１０５に接続されている。
【０００４】
行選択信号線１０３は、垂直シフトレジスタＶＳＲに接続され、行選択用信号を順次受け取る。読み出し信号線１０５は、列選択トランジスタ１０７を介して出力アンプＡＭＰに接続されている。列選択トランジスタ１０７の制御電極は、水平シフトレジスタＨＳＲに接続され、列選択信号を順次受け取る。タイミングジェネレータ１０９は、水平シフトレジスタＨＳＲ、垂直シフトレジスタＶＳＲにタイミング信号を供給する。
【０００５】
垂直シフトレジスタＶＳＲにより、１画素行が選択されている間に水平シフトレジスタＨＳＲは各列を順次選択し、１行分の電荷を出力アンプＡＭＰに供給させる。
【０００６】
この構成は、ＭＯＳＦＥＴ１個とキャパシタ１個でメモリセルが構成されるＤＲＡＭの構成に類似している。ＭＯＳＦＥＴを用いているが、増幅機能は持たないため、パッシブ型センサとも呼ばれる。通常、ｎＭＯＳプロセスを用いて図６に示す構造が製造されて来た。
【０００７】
スイッチングを行なうＭＯＳＦＥＴの電気的特性にバラツキがあると、同一の光量を受けた画素の出力に不均一が生じ、固定パターン雑音を生じる。
全画素の撮像動作を一時に行なうことが不可能であり、動く被写体を撮像すると画像が流れる。又、全画素の蓄積電荷を電子的に一度にクリアすることが困難である。
【０００８】
図７に、固体撮像装置の中で最も多く使われているインターライン型ＣＣＤ（ＩＴ−ＣＣＤ）撮像装置の構造を示す。
ホトダイオードＰＤとＭＯＳＦＥＴで構成される画素ＰＸが行列状に配置される点は図６の構成と同様であるＩＴ−ＣＣＤにおいては、画素列の間に、読み出し信号線に代え、垂直電荷結合素子ＶＣＣＤが配置されている。ＶＣＣＤは、その一端において水平電荷結合素子ＨＣＣＤに接続される。ＨＣＣＤの出力端はフローテイングディフュージョンアンプＦＤＡに接続されている。
【０００９】
ＩＴ−ＣＣＤにおいては、ホトダイオードＰＤのカソード領域に蓄積された信号電荷は、ＭＯＳＦＥＴ，ＶＣＣＤ、ＨＣＣＤ、ＦＤＡへと、半導体中のみで転送される。ＶＣＣＤは、多数の転送段を有し、電荷を保持することができる。このため、多数の画素から同時に電荷をＶＣＣＤに読み出すことが可能である。流れない静止画を出力することができる。
【００１０】
ＶＣＣＤ、ＨＣＣＤの電荷転送路の上方には、遮光膜が配置され、電荷転送路に光が入射することを防止している。ノイズの影響を受けにくく、高感度の固体撮像装置が実現している。また、完全空乏型フォトダイオード構造を取り入れ、画質の改善が進められている。画素で発生した電荷は、転送ゲートを介して同時にＶＣＣＤに移動させることができるので、いわゆる完全電子シャッターが実現できる。
【００１１】
ＩＴＣＣＤの駆動には、高電圧を必要とし、消費電力が大きく、単一電源駆動は困難である。ＩＴ−ＣＣＤの製造は、汎用ＣＭＯＳプロセスとは異なる専用プロセスによって行なわれる。ホトダイオードＰＤから読み出した電荷は、ＶＣＣＤ、ＨＣＣＤを介して出力されるため、ランダムアクセスを行なうことは困難である。
【００１２】
図８に、ＣＭＯＳ型固体撮像装置を示す。図には一画素分の構成のみを示すが、画素ＰＸは、図６、図７の構成と同様行列状に配置される。
各画素ＰＸは、ホトダイオードＰＤと、ホトダイオードＰＤに蓄積された電荷を増幅して読み出すためのソースフォロアアンプＳＦＡと、リセットトランジスタＲＴを含む。ソースフォロアアンプＳＦＡは、ゲートに信号電圧を受ける増幅トランジスタ１２１と、トランスファトランジスタ１２３を含む。
【００１３】
トランスファトランジスタ１２３とリセットトランジスタＲＴの１電流端子は、電源線１１７に接続される。増幅トランジスタ１２１の他端は、読み出し信号線１１３に接続される。トランスファトランジスタ１２３のゲート電極は、行選択信号線１１１を介して垂直シフトレジスタＶＳＲに接続される。リセットトランジスタＲＴのゲート電極は、リセット信号線１１５に接続される。
【００１４】
読み出し信号線１１３は、ノイズキャンセラ１３１を介し、列選択トランジスタ１３３に接続されている。列選択トランジスタ１３３の他端は、出力アンプＡＭＰを介して出力信号を供給する。列選択トランジスタ１３３のゲート電極は、水平シフトレジスタＨＳＲに接続されている。
【００１５】
携帯情報端末、パーソナルコンピュータ（ＰＣ）入力カメラ、小型デジタルスチル（ＤＳ）カメラが普及するにつれ、低消費電力の小型固体撮像装置に関心が集まっている。そのため、ＣＣＤ型に比べ、単一電源で低消費電力駆動が可能な、ＣＭＯＳプロセスをベースにしたＣＭＯＳ固体撮像装置が開発されている。ＣＭＯＳ構成とすることにより、周辺回路のオンチップ化が容易になり低消費電力を実現できる。
【００１６】
これらのメリットを生かしつつ、ＣＭＯＳ型固体撮像装置の特性改善と実用化が進んでいる。ＣＭＯＳ型固体撮像装置は、画素毎に増幅回路を設けることにより、低ノイズ化している。画素が能動素子を含むのでアクティブ型センサーとも呼ばれる。但し、一画素あたり、ホトダイオードに加え、３個以上のトランジスタ（ＭＯＳＦＥＴ）を必要とする。
【００１７】
単位画素あたりのＭＯＳＦＥＴの数が増すと、ホトダイオード部の動作マージンが厳しくなり、高感度化、高（多）画素化が難しくなる。ホトダイオードタイプのＣＭＯＳ型固体撮像装置では、読み出し回路とホトトダイオードとの間でオーミックコンタクトをとるために、電荷蓄積領域全体を低濃度化することが困難であり、完全空乏型ホトダイオードを実現することは難しい。そのため、ホトダイオードを一定電位にリセットする際にホトダイオードの空乏層容量のバラツキに伴う固有の固定パターン雑音（ＦＰＮ）やリセットトランジスタＲＴのチャネル抵抗の熱的揺らぎによるリセット雑音が発生する。ＸＹ順次アドレッシングタイプのため、動く被写体を撮像すると画像が流れ、完全電子シャッター機能を実現することが困難である。
【００１８】
なお、本出願人は、特願平１３−０８３３７４において、本出願と関連する技術を開示している。その他、本出願に関連する技術文献については存知しない。
【００１９】
【発明が解決しようとする課題】
従来の固体撮像装置は、それぞれメリットとデメリットとを有する。
本発明の目的は、新規な動作原理に基づく固体撮像装置を提供することである。
【００２０】
本発明の他の目的は、固体撮像装置の新規な動作方法を提供することである。本発明のさらに他の目的は、全画素について同時刻の画像信号を得ることができる新規な構成の固体撮像装置を提供することである。
【００２１】
本発明の他の目的は、小型化に適した固体撮像装置を提供することである。
【００２２】
【課題を解決するための手段】
本発明の１観点によれば、第１導電型領域を有する半導体基板と、前記半導体基板の第１導電型領域の上に形成された第１導電型と逆の第２導電型を有する第２導電型領域と、前記第２導電型領域の中に形成され、第２導電型領域と共にホトダイオードを構成する第１の第１導電型領域と、前記第１の第１導電型領域の一部に隣接して、半導体基板表面上に形成され、電荷蓄積領域と、コントロールゲートとを含む第１ゲート構造と、前記第１ゲート構造の、前記第１の第１導電型領域と逆側に隣接して形成され、前記第１の第１導電型領域、前記第１ゲート構造と共に、不揮発性メモリ素子を構成する第２の第１導電型領域と、前記第１ゲート構造のコントロールゲートに、前記第１の第１導電型領域に蓄積された電荷が前記電荷蓄積領域にトンネルする書きこみ電圧を印加する、第１の書きこみ電圧印加を行う制御回路とを含む固体撮像装置が提供される。
【００２３】
本発明の他の観点によれば、第１導電型領域を有する半導体基板と、前記半導体基板の第１導電型領域の上に形成された第１導電型と逆の第２導電型を有する第２導電型領域と、前記第２導電型領域の中に形成され、第２導電型領域と共にホトダイオードを構成する第１の第１導電型領域と、前記第１の第１導電型領域の一部に隣接して、半導体基板表面上に形成され、電荷蓄積領域と、コントロールゲートとを含む第１ゲート構造と、前記第１ゲート構造の、前記第１の第１導電型領域と逆側に隣接して形成され、前記第１の第１導電型領域、前記第１ゲート構造と共に、不揮発性メモリ素子を構成する第２の第１導電型領域と、前記第１の第１導電型領域の他の一部に隣接して形成された絶縁ゲート型の第２ゲート構造と、前記第２ゲート構造の、前記第１の第１導電型領域と逆側に隣接して形成され、前記第１の第１導電型領域、第２ゲート構造と共に絶縁ゲート型トランジスタを構成する第３の第１導電型領域とを含む固体撮像装置が提供される。
【００２４】
本発明のさらに他の観点によれば、（ａ）半導体基板の第１導電型領域の上に形成された第１導電型と逆の第２導電型を有する第２導電型領域中に形成され、行列状に分布したホトダイオードに、光を入射し、画像情報を表わす電荷を蓄積する工程と、（ｂ）各ホトダイオードの一部に隣接して形成され、電荷蓄積領域と、コントロールゲートと、ドレイン領域と、を有する不揮発性メモリ素子のコントロールゲートに、第１の書きこみ制御電圧を印加し、前記画像情報を表わす電荷の少なくとも一部を信号電荷として前記電荷蓄積領域へトンネルさせて注入する第１の書きこみ工程と、（ｃ）前記不揮発性メモリ素子に読み取り制御電圧を印加し、前記工程（ｂ）において前記電荷蓄積領域へ注入された信号電荷の量に対応する閾値電圧を検出する工程とを含む固体撮像装置の駆動方法が提供される。
【００２５】
【発明の実施の形態】
図１（Ａ）は、半導体基板１０上に画素ＰＸを二次元アレイ状に配列した固体撮像装置の構成を示す。ホトダイオードＰＤは、２次元行列状に配置され、感光面を構成する。各画素ＰＸは、感光素子である１つのホトダイオードＰＤと、１つの不揮発性メモリ素子Ｍとを含む。簡略化した図を示すが、実際の装置においては、数百行、数百乃至千数百列の画素行列である。
【００２６】
メモリ素子Ｍは、ホトダイオードＰＤに接続されたソースＭＳと、電荷蓄積領域ＣＳと、コントロールゲートＣＧと、ドレインＭＤとを有するトランジスタ構造で構成される。
【００２７】
補助トランジスタＴＲは、読み出し時にメモリ素子Ｍに流すチャネル電流の電荷供給源として用いられる。補助トランジスタＴＲは、メモリ素子のソースＭＳに接続されたドレインＴＤと、ゲートＴＧと、ソースＴＳとを有するＭＯＳトランジスタ構造で構成される。ゲートＴＧはゲートコントローラＴＧＣにより、ソースＴＳはソースコントローラＴＳＣにより制御される。
【００２８】
メモリ素子ＭのコントロールゲートＣＧは、垂直シフトレジスタＶＳにより制御される。垂直シフトレジスタＶＳは、書きこみ、読み出し時にそれぞれ所定の電圧をコントロールゲートＣＧに供給する。書きこみ時には、ホトダイオードＰＤに蓄積された電荷を電荷蓄積領域ＣＳに書きこむための電圧が印加される。読み出し時には、メモリ素子Ｍの閾値電圧Ｖｔｈを検出するための、例えば３角波的に単調に増加する電圧が供給される。
【００２９】
メモリ素子ＭのドレインＭＤは、書きこみ時には、水平（Ｈ）ドレイン制御回路ＨＤＣによって制御される。読み出し時には、センスアンプＳＡが、ドレインＭＤにドレイン電圧を供給し、コントロールゲートＣＧの電位に対するドレインＭＤの電流値からメモリ素子Ｍの閾値電圧Ｖｔｈを検出する。
【００３０】
図１（Ｂ）は、センスアンプＳＡの閾値検出回路の等価回路を示す。比較器ＣＯＭＰの反転入力端子に参照電位Ｖｒｅｆが供給され、非反転入力端子にメモリ素子ＭのドレインＭＤの電圧が供給されている。メモリ素子Ｍには電流源Ｉから電流が供給される。比較器ＣＯＭＰの出力電圧がコントロールゲートＣＧに供給される。コントロールゲートＣＧは、垂直シフトレジスタＶＳにより制御される。
【００３１】
参照電位Ｖｒｅｆを変えながら、メモリ素子Ｍのチャネル電流を検出することにより、メモリの閾値電圧Ｖｔｈを出力する。チャネル電流が一定値に上昇したときのコントロールゲートＣＧの電圧が、閾値電圧Ｖｔｈとして検出される。
【００３２】
図１（Ａ）に示すように、閾値電圧Ｖｔｈをデジタル化するためのサンプルホールド回路Ｓ／Ｈ、ＡＤコンバータＡ／Ｄ等も半導体基板１０上にオンチップ化されている。ＡＤ変換後のデータは、ラッチ回路ＬＴに記録され、水平シフトレジスタＳＲによって水平方向に順次読み出され、出力バッファアンプＡＭＰを通して、撮像装置の外部にデジタルデータとして出力される。
【００３３】
本実施例に係る画素構造についてさらに詳しく説明する。
図２（Ａ）は、単位画素の断面図を示す。不純物濃度５×１０１４ｃｍ３のｎ型シリコン基板１０の表面領域に、不純物濃度１×１０１５ｃｍ３のｐ型ウェル２０が形成されている。ｐ型ウェル２０の表面領域に、不純物濃度２×１０１７ｃｍ３のｎ型領域２１が形成され、ホトダイオードＰＤを構成する。ｎ型領域２１の表面を覆うように不純物濃度１×１０１８ｃｍ３のｐ型領域２３が形成され、ホトダイオードを埋め込み型ホトダイオード構造としている。ｎ型シリコン基板１０には、電圧源１００が接続されている。
【００３４】
ｎ型領域２１とつながるように、ｎ＋型領域５０が形成されている。ｎ＋型領域５０の近傍のｐ型ウェル２０中に、ｎ＋型領域５１が形成されている。ｎ＋型領域５０、５１はそれぞれ、補助トランジスタのドレイン領域、ソース領域を構成する。これらの間のｐ型ウェル領域２０が、補助トランジスタのチャネル領域を構成する。ｎ＋型領域５０、５１は、閾値電圧読み出し時にメモリ素子のチャネル領域に流すチャネル電流の電荷供給源として機能する。
【００３５】
補助トランジスタのチャネル領域上に、酸化シリコン膜からなるゲート絶縁膜５２、多結晶シリコン膜からなるゲート電極５３が形成されている。ｎ＋型領域５０、５１、ゲート絶縁膜５２、ゲート電極５３を含んで、ＭＯＳ型構造を有する補助トランジスタＴＲが構成される。素子分離領域２５は、ＬＯＣＯＳ（ＬＯＣａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法、シャロートレンチアイソレーション（ＳＴＩ）法等により形成された酸化シリコン膜により形成されている。
【００３６】
ホトダイオートのカソード領域であると共に、メモリ素子のソース領域を兼ねるｎ型領域２１の近傍に、ｎ型領域２２が形成され、メモリ素子のドレイン領域を構成する。ｎ型領域２１、２２の間の領域が、メモリ素子のチャネル領域となる。メモリ素子のチャネル領域上に、ゲート構造３０が形成されている。
【００３７】
不揮発性メモリ素子として、酸化シリコン膜に挟まれた窒化シリコン膜を有するＭＯＮＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型、または、窒化シリコン膜、酸化シリコン膜の積層を有するＭＮＯＳ（Ｍｅｔａｌ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型、または、多結晶シリコンからなるフローティングゲート（Ｆｌｏａｔｉｎｇ　Ｇａｔｅ）を有するＦＧ型の素子を用いることができる。
【００３８】
図２（Ｂ）に、ＭＯＮＯＳ型メモリのゲート構造３０を示す。酸化シリコン膜３１、窒化シリコン膜３２、酸化シリコン膜３３の３層が積層され、ＯＮＯ膜と呼ばれる構造を成している。ＯＮＯ膜上に、例えば多結晶シリコンからなるコントロールゲート３４が形成される。窒化シリコン膜と酸化シリコン膜の界面に、電荷を保持することができる。電荷を局所的にトラップすることができる。
【００３９】
酸化シリコン膜３１は、基板温度８００〜９００℃で下地基板表面を熱酸化することにより形成される。酸化シリコン膜３１の厚さは、例えば２ｎｍである。窒化シリコン膜３２は、成長温度６００〜８００℃としたＬＰＣＶＤ（減圧化学気相成長）法により形成される。窒化シリコン膜３２の厚さは、例えば５ｎｍである。また酸化シリコン膜３３は、下地窒化膜を温度８００〜９００℃で熱酸化することで形成される。酸化シリコン膜３３の厚さは例えば４ｎｍである。
【００４０】
図２（Ｃ）に示すように、図２（Ｂ）から酸化シリコン膜３３を省略するとＭＮＯＳ型構造となる。
図２（Ｄ）に、ＦＧ型メモリのゲート構造３０を示す。酸化シリコン膜３１’、多結晶シリコンからなるフローティングゲート３２’、酸化シリコン膜３３’が積層されている。その上に、例えば多結晶シリコンからなるコントロールゲート３４が形成される。電荷が保持されるフローティングゲート３２’は導電体であるため、注入された電荷はフローティングゲート３２’に広く分布する。
【００４１】
ＭＯＮＯＳ型のメモリ素子は、ｎ型領域２１、２２、酸化シリコン膜３１、３３、窒化シリコン膜３２、ゲート電極３４を含んで構成される。ＭＯＮＯＳ型から酸化シリコン膜３３を省略するとＭＮＯＳ型構造となる。ＦＧ型のメモリ素子は、ｎ型領域２１、２２、酸化シリコン膜３１’、３３’、フローティングゲート３２’、ゲート電極３４を含んで構成される。不揮発性メモリ素子には、ＭＯＮＯＳ型、ＭＮＯＳ型、ＦＧ型、いずれの構成を用いてもよい。
【００４２】
ゲート電極３４の上には、樹脂、酸化シリコン等の絶縁層４１が形成され、その表面は平坦化されている。絶縁層４１の上に、Ｗ等の金属等で形成された遮光膜４２が形成されている。遮光膜４２は、ホトダイオードのｎ型領域２１上方で開口を形成し、光の通過を許容するが、トランジスタ構造や配線領域の上方等ホトダイオード以外の領域は覆い、入射光を遮断する。遮光膜を覆うように、カラーフィルタ４３が形成され、カラーフィルタ４３の上には、マイクロレンズ４４が形成されている。画素の上方にメカシャッタ４５が形成されている。
【００４３】
メカシャッタ４５が開くと、入射光４６がマイクロレンズ４４に入射し、集光される。入射光４６はカラーフィルタ４３を通過した後、遮光膜４２の開口部を通ってホトダイオード２１に入射する。
【００４４】
ｎ型領域２１は、受光状態で全領域が空乏化するようにその形状、不純物濃度が設定されている。従って、ｎ型領域２１内のエレクトロンは、光の入射によって発生したものが支配的になる。完全空乏型ホトダイオートを用いることにより、固定パターン雑音を低減することができる。又、ホトダイオートの表面側にｐ型領域２３が形成され、埋め込みホトダイオート構造となっている。このため、分光感度が改善され、暗電流や白傷を低減することができる。
【００４５】
受光部に光が入射すると、ｎ型領域２１でエレクトロンの蓄積は開始するが、メカシャッタ４５開放後所定の時点で、ホトダイオードの電荷を一旦掃き出してリセットし、その時点を露光開始時刻とする。露光開始時刻を電子的に決定すると、精度を高く制御しやすい。
【００４６】
リセットには、基板抜きシャッタ作用を用いる。図でｎ型領域２１、ｐ型ウエル２０、ｎ型基板１０は縦型バイポーラ接合トランジスタ構造を構成している。コレクタ（ｎ型基板）に電圧源１００より正電位を印加することで、ベースのポテンシャルバリアを消滅させることができる。すなわち、トランジスタがオンとなり、エミッタの電荷はコレクタに流れる。ホトダイオードがリセットできる。
【００４７】
ホトダイオードのリセット後、メカシャッタ４５が閉じられるまでが露光時間に相当する。露光時間中にホトダイオード２１へ蓄積された電荷の少なくとも一部を、メモリの電荷蓄積領域に注入する。
【００４８】
ところで従来、不揮発性メモリ構造には、ＯＮＯ膜等からなる電荷蓄積領域に、チャンネルホットエレクトロン（ＣＨＥ）を用いてエレクトロンを注入するものがある。ＣＨＥによる注入効率は１％以下と低く、大部分のエレクトロンは、メモリ外部に流れて、電荷蓄積領域に注入されない。しかし、注入効率の低さを大きな電流を流すことで補えば、短時間で書きこみ（電荷注入）処理が完了できる利点がある。
【００４９】
また、ファウラ−ノルドハイム（Ｆ−Ｎ）トンネリングによって電荷注入を行うものもある。Ｆ−Ｎトンネリングによる電荷注入では、流失する電荷量は著しく少なくなる。ただし、ホットエレクトロンを利用した場合に比べると、書きこみに長時間を要する。
【００５０】
固体撮像素子においては、デジタルメモリ程の高速の書きこみ速度は要しない。シャッタスピードで決まる時間内に電荷注入（書きこみ）処理が終了すればよい。例えばシャッタスピード１／１００ｓｅｃの場合、１０ｍｓｅｃの間に書きこみが終了すればよい。
【００５１】
本実施例では、Ｆ−Ｎトンネリング、チャネルホットエレクトロンによる方法をバランス良く組み合わせて、電荷注入を行う。
露光開始とともに、まず、コントロールゲート３４のみに正の電圧を印加する。ドレイン２２には電圧を印加しない。ホトダイオードに蓄積された電荷がチャネル領域に集まり、Ｆ−Ｎトンネル電流により、メモリの電荷蓄積領域に注入される。電荷がドレイン電流として流失することを抑制し、注入効率を高められる。
【００５２】
電荷注入工程の最後に、コントロールゲート３４に加えドレイン２２にも正電圧を印加し、ホットエレクトロンによる注入も用いる。このドレインへの電圧印加は短時間（例えば１０μｓｅｃ）でよい。ソース領域２１に残っていたエレクトロンがチャネル領域に引き出され、加速されてホットエレクトロンとなる。ホットエレクトロンの一部はメモリの電荷蓄積領域へ注入される。またこのチャネル電流により、ホトダイオードの残余電荷は、メモリ素子のドレイン２２を通して外部に掃き出される。
【００５３】
ホットエレクトロン注入を用いることで、撮像のダイナミックレンジを拡大することができる。ダイナミックレンジ拡大の効果は、例えば以下のように理解できる。
【００５４】
入射光量が少ない場合（低照度時）であれば、ホトダイオード中に生成される電荷量は少ない。したがって、露光開始とともに流れるＦ−Ｎトンネル電流のみでも、メモリへ注入することが可能であろう。
【００５５】
一方、入射光量が過大な場合（高照度時）では、ホトダイオード中に生成される電荷量は多い。Ｆ−Ｎトンネル電流のみでは注入しきれない電荷が、ホトダイオードに多く残留してしまうであろう。注入工程の最後にドレイン電圧も印加することで、この残留電荷がチャネル電流として掃き出され、ホットエレクトロンとなりその一部はメモリに注入される。このように、照度が高くなるほど、ホットエレクトロン注入の寄与が大きくなると考えられる。
【００５６】
上述したように、注入効率は、Ｆ−Ｎトンネリングでは高く、ホットエレクトロン注入では低い。これを撮像の感度として捉えると、Ｆ−Ｎトンネル電流による注入は比較的「高感度」、ホットエレクトロンによる注入は比較的「低感度」であるといえる。
【００５７】
低照度時には、注入効率の高いＦ−Ｎトンネル電流の寄与が大きく、感度良く撮像することができる。高照度時には、「低感度」であるホットエレクトロン注入の寄与が大きくなり、すなわち、高照度側のダイナミックレンジを広く撮像することができる。暗部（低照度部）からハイライト部（高照度部）に至るまで、忠実な被写体撮像が可能になる。
【００５８】
メモリ素子のソース領域は、ホトダイオードとして形成されており、通常の不揮発性メモリのソース領域とは不純物分布が異なり、接合深さが深い。またドレイン領域と比して、ｎ型不純物濃度が低い。これは、可視光に対する感度バランスを改善するためであるが、ＭＯＳトランジスタとしては、ショートチャネル効果あるいはホットエレクトロン注入が起こりやすい構造である。
【００５９】
メモリ素子に蓄積された信号電荷量を、閾値電圧Ｖｔｈの変化として読み出す。読み出しのためには、メモリ素子にチャネル電流を流す必要がある。しかし書きこみ終了時に、ソース領域２１から残余電荷は掃き出されている。
【００６０】
そこで、補助トランジスタに正のゲート電圧を印加してオンにし、ｎ＋型領域５０、５１とメモリのソース領域２１とを接続することにより、電荷の供給を行う。読み出し時のチャネル電流を大きくすることができ、読み出し速度を高速化することができる。
【００６１】
補助トランジスタのオンと同時に、メモリ素子のコントロールゲート３４とドレイン２２に、読み出しのための電圧を印加する。コントロールゲート電圧を徐々に増加させる。ドレイン電流が流れ始める読み出しコントロールゲート電圧がそのセルの閾値である。この閾値電圧Ｖｔｈを出力信号として読み出す。
【００６２】
光書きこみに必要な電圧をコントロールゲート３４に印加しない状態では、光が照射されていても「光書きこみ」即ちメモリの電荷蓄積領域への電荷注入は阻止される。また、「光書きこみ」した情報（信号電荷）はメモリの電荷蓄積領域中に留まるので、コントロールゲート３４、ドレイン２２の電圧を除去しても電荷蓄積状態が保持される（不揮発状態）。従って、任意のあるいは低速の信号読み出しが可能である。その結果、従来のような高速動作に伴うスイッチングノイズの影響を受けにくく、低速読み出しによる低消費電力駆動が可能になる。
【００６３】
次の撮影（光書きこみ）前に、前画像に対応するメモリ中の残留信号電荷を除去する。一般に、不揮発メモリセルではソース、ドレイン、基板（ウエル）または別に設けた消去専用ゲートに所定電圧を印加して、Ｆ―Ｎトンネル電流により電荷を引き抜くことによって、データ消去を行う。
【００６４】
本実施例においても、いくつかのデータ消去方法が考えられる。ここではコントロールゲートＣＧと基板（あるいはｐウエル）に電圧を印加し、基板に電荷を引き抜く方式を例に説明する。コントロールゲートＣＧに負の電圧を加え、基板（ｐウェル）に正の電圧を印加する。これにより、メモリの電荷蓄積領域中の電荷が基板（ｐウエル）に引き抜かれる。
【００６５】
なお、従来の不揮発性メモリと異なり、データを長期間保持する必要はない。固体撮像装置では、次の光信号の検出（撮像）に備えて、信号（Ｖｔｈ値変化）読み出し後はメモリの電荷蓄積領域中の電荷を空に（消去）しておく方が高速駆動を行うためには都合がよい。これにより、連続的あるいは高速の撮像が可能になる。
【００６６】
撮影時、全てのホトダイオードを同時にリセットし、また全てのメモリ素子のコントロールゲートＣＧ（必要に応じてドレインＭＤ）に同時に書きこみ電圧を印加しての電荷注入が可能である。したがって、全画素について同時刻の画像信号を得ることができる。
【００６７】
読み出した閾値Ｖｔｈは、信号量に対応した電圧であり、アナログ値である。二次元平面状に配列された画素の各列の端部には、このＶｔｈ値を読み出す読み出し回路が設けられ、変化する参照電圧（Ｖｒｅｆ）と比較される。比較器の出力は、要求される検出精度により、Ｎビット（Ｎは２以上の整数）に量子化されたデータに変換して水平読み出し回路に出力される。固体撮像装置から直接デジタル信号が得られる。
【００６８】
以上説明した実施例では、メモリの読み出し時に流すチャネル電流の電荷供給のために、補助トランジスタを用いた。以下に説明する第２、第３の実施例においては、補助トランジスタを用いない構成を示す。
【００６９】
図３（Ａ）は、本発明の第２の実施例による単位画素の断面図である。なお固体撮像装置の構成は、図１（Ａ）において補助トランジスタＴＲが省略された構成となる（図示せず）。
【００７０】
図３（Ａ）では、ｐ型領域２３がｎ型領域２１を取り囲むように伸び、チャネルストップ領域を形成している。チャネル領域に近いｎ型領域２１の下部のｐ型ウェル２０中に、ｎ型シリコン基板１０から突き出すように、ｎ＋型領域６０が形成されている。ｎ＋型領域６０が、読み出し時に流すチャネル電流の電荷供給源として機能する。
【００７１】
露光時間開始前にホトダイオードに蓄積された電荷の掃き出しには、第１の実施例と同様、基板抜きシャッタ作用を用いる。露光後、ホトダイオードに蓄積された電荷を、第１の実施例と同様にメモリの電荷蓄積領域に注入する。注入工程終了時点で、ソース領域２１からは電荷が掃き出されている。
【００７２】
メモリの読み出し時には、ｎ型シリコン基板１０に負電圧を印加する。ｎ型基板１０とｐウェル間には順バイアスが印加される。ｎ＋型領域６０から電荷がメモリ素子のソース２１へ供給される。このためｎ＋型領域６０のｎ型不純物濃度は高く、またソース２１との距離は短く形成することが好ましい。読み出し時のチャネル電流を大きくすることができ、読み出し速度を高速化することができる。
【００７３】
ｎ型シリコン基板１０に負電圧を印加するのと同時に、コントロールゲート３４とドレイン２２に、読み出しのための電圧を印加する。ドレイン電流が流れ始める読み出しコントロールゲート電圧（閾値電圧）Ｖｔｈを出力信号として読み出す。
【００７４】
図３（Ｂ）は、第３の実施例による単位画素の断面図を示す。第３の実施例は、第２の実施例で図３（Ａ）に示したｎ＋型領域６０が省略された構成であり、またメカシャッタを有しない構成である。なお固体撮像装置の構成は、図１（Ａ）において補助トランジスタＴＲが省略された構成となる（図示せず）。
【００７５】
メカシャッタを有しない構成のため、待機状態においても受光部には外光が入射している。そのため、光信号の検出直前において、ホトダイオードの不要な電荷を掃き出す必要がある。ホトダイオードのリセットには、第１、第２の実施例と同様、基板抜きシャッタ作用を用いる。
【００７６】
基板抜きシャッタによりホトダイオードをリセットするのと同時に、コントロールゲート３４に所定の正電圧を印加し、ホトダイオードに発生した電荷をＦ−Ｎトンネル電流を用いてメモリの電荷蓄積領域に注入する。注入工程の最後には、ドレイン２２へも電圧を印加し、ホットエレクトロンによる注入も行う。
【００７７】
所定時間経過の後、コントロールゲート３４、ドレイン２２への正電圧の印加（書きこみ）を終了する。ホトダイオードのリセットから、書きこみ終了までが露光時間に相当する。メカシャッタを有さず、常時外光が入射しているため、書きこみ終了をもって露光（撮像）時間の終了となる。
【００７８】
読み出し時には、ドレイン２２に所定の正電圧を印加した状態で、コントロールゲート３４へ徐々に大きくなる正電圧を印加する。ドレイン電流が流れ始める読み出しコントロールゲート電圧（閾値電圧）Ｖｔｈを出力信号として読み出す。
【００７９】
露光時間終了後もホトダイオード（メモリのソース領域）には光が入射し、キャリアが生成されている。読み出し時のチャネル電流には、このキャリアが供給される。
【００８０】
なお、第３の実施例においては、メカシャッタ４５を有する構成とすることもできる。ホトダイオードのリセットからメカシャッタを閉じるまでが１回の露光時間となる。第１、第２の実施例と同様にメモリ素子への電荷注入を行う。読み出し時のチャネル電流は、基板等から自発的にソース２１へ流入する電荷を用いて流すこととなる。
【００８１】
次に、図４（Ａ）〜（Ｃ）を参照して、第１〜第３の実施例による固体撮像装置の動作シーケンス（電荷の記録、読み出し、消去動作タイミング）を説明する。
【００８２】
図４（Ａ）に第１の実施例におけるタイミングチャートを示す。時刻ｔ１においてメカシャッタが開き、外光の入射が開始する。時刻ｔ２においてｎ型基板に正電圧Ｖｐｐを印加し、ホトダイオードに蓄積された不要な電荷を基板に掃き出し、リセットする。
【００８３】
掃き出し終了後、時刻ｔ３において、コントロールゲートＣＧに高い書きこみ電圧Ｖｐｐを印加し、Ｆ−Ｎトンネリングを利用して書き込みを開始する。なお、露光時間中に書き込みを行う代わりに、露光時間初期は電荷を蓄積するだけとし、露光時間の途中から電圧を印加しても良い。
【００８４】
時刻ｔ４においてメカシャッタを閉じ、露光を終了する。時間（ｔ４−ｔ３）が露光時間即ちシャッタスピードに対応する。時刻ｔ３からｔ４の間に光によって発生した電荷が、メモリの電荷蓄積領域に注入される。
【００８５】
時刻ｔ５までコントロールゲートＣＧへ書きこみ電圧の印加を続ける。時刻ｔ４からｔ５までは、ドレインＭＤにも正電圧Ｖｐｐを印加する。チャネル電流を流すことで、メモリのソース領域の残余電荷が掃き出される。
【００８６】
光信号のメモリへの蓄積（記録）を終了後、時刻ｔ６から記録信号の読み出しを行う。時刻ｔ６において、ドレイン電圧をＶｒとし、コントロールゲートＣＧに単調増大する電圧Ｖｄを印加してコントロールゲートＣＧの電圧変化に対するドレイン電流を検出する。また、補助トランジスタＴＲのゲートに正電圧Ｖｒを印加し、オンにすることで、チャネル電流（ドレイン電流）となる電荷の供給を行う。
【００８７】
時刻ｔ７にて読み出しを終了した後は、次の撮像に備えて、メモリの電荷蓄積領域に貯まった電荷を消去する。
時刻ｔ８からｔ９の間においてコントロールゲートＣＧ、ｎ型基板（ｐウェル）にそれぞれ消去電圧−Ｖｐｐ、Ｖｐｐを印加して、メモリの電荷蓄積領域中の電荷を基板、ｐウエル側に引き抜く。
【００８８】
図４（Ｂ）に第２の実施例におけるタイミングチャートを示す。メカシャッタ、メモリ素子のドレイン、コントロールゲートの動作タイミングは第１の実施例と同様である。
【００８９】
時刻ｔ１のメカシャッタ開放後、時刻ｔ２において、ｎ型基板１０に正電位Ｖｐｐを印加し、基板抜きシャッタ作用によりホトダイオードＰＤをリセットする。
【００９０】
第１の実施例と同様の露光、メモリ素子Ｍへの電荷注入の後、時刻ｔ６より読み出しを実施する。ドレインＭＤ、コントロールゲートＣＧの動作は第１の実施例と同様である。
【００９１】
時刻ｔ６においてはまた、ｎ型基板１０に負電位―Ｖｒを印加する。ｎ型基板１０とｐウェル間には順バイアスが印加される。メモリ素子Ｍのソース領域Ｓ（ホトダイオードＰＤ）下部に形成されたｎ＋型領域６０から、該ソース領域に電荷が供給され、チャネル電流が流れる。メモリの消去動作は第１の実施例と同様である。
【００９２】
図４（Ｃ）に第３の実施例におけるタイミングチャートを示す。メカシャッタを有しない構成のため、シャッタの動作は省略される。
時刻ｔ１においてｎ型基板に正電位Ｖｐｐを印加し、ホトダイオードをリセットする。掃き出し終了後、時刻ｔ２からｔ４まで、コントロールゲートＣＧに高い書きこみ電圧Ｖｐｐを印加する。時刻ｔ３からｔ４までは、ドレインＭＤにも正電圧Ｖｐｐを印加する。
【００９３】
時刻ｔ２からｔ４の間に光によって発生した電荷がメモリの電荷蓄積領域に注入される。時間（ｔ４−ｔ２）が露光時間即ちシャッタスピードに対応する。露光時間中書き込みを行う代わりに、露光時間初期は電荷を蓄積するだけとし、露光時間の途中から電圧を印加しても良い。
【００９４】
光信号のメモリへの蓄積（記録）を終了後、時刻ｔ５から記録信号の読み出しを行う。時刻ｔ５において、ドレインＭＤの電圧をＶｒとし、コントロールゲートＣＧに単調増大する電圧Ｖｄを印加してコントロールゲートＣＧの電圧変化に対するドレイン電流を検出する。
【００９５】
なお、メカシャッタにより外光の入射が遮られることがないので、受光部には常にキャリアが発生している。そのため、第１、第２の実施例で読み出し時に実施したメモリのソース領域への電荷供給工程は、第３の実施例では特に必要としない。
【００９６】
時刻ｔ６にて読み出しを終了した後は、次の撮像に備えて、時刻ｔ７において、第１、第２の実施例と同様にメモリの消去を行う。
次に、図５を参照して、固体撮像装置の信号変換特性について説明する。
【００９７】
図５の横軸はログスケールで表した露光時間を示し、露光エネルギーに対応している。縦軸は読み出し時の閾値電圧Ｖｔｈの変化量（メモリに電荷が注入されていない場合に対する変化量）を示し、メモリへの注入電荷量に対応している。
【００９８】
書きこみ時に印加するコントロールゲートＣＧ電圧が９ｖｏｌｔの場合の特性曲線ｃ９を示す。この特性曲線から、閾値電圧Ｖｔｈに対して、露光量を決めることができる。
【００９９】
閾値電圧Ｖｔｈの変化量が小さい領域では、露光時間に対するＶｔｈの変化はほぼリニアである。閾値電圧Ｖｔｈの変化量が大きくなるにつれ、特性はリニアから外れ、飽和する形状となる。
【０１００】
直線ｃ９’は、特性曲線ｃ９のリニアな部分にフィットさせた直線である。書きこみゲート電圧が９ｖｏｌｔの時に、Ｖｔｈが大きい領域までリニアであるとすると、特性は直線ｃ９’に示す形となる。
【０１０１】
メモリに蓄積できる電荷量には上限値が存在するため、読み出し時の閾値電圧Ｖｔｈの変化量にも上限値Ｖｍａｘが存在する。特性ｃ９の下では露光時間（露光量）Ｅｍａｘ、特性ｃ９’の下では露光時間（露光量）Ｅｍａｘ’に達すると、それ以上の露光に対しては閾値電圧Ｖｔｈは変化しない。すなわち、露光量Ｅｍａｘ’、　Ｅｍａｘはそれぞれ、特性Ｃ９’、Ｃ９の下での、ダイナミックレンジの上限値となる。
【０１０２】
特性Ｃ９の下でのダイナミックレンジの上限Ｅｍａｘは、リニアな特性Ｃ９の下での上限Ｅｍａｘ’に比べて大きくなっている。つまり、特性曲線が、図に示すような露光時間増加に伴って飽和する形状となることで、ダイナミックレンジが拡大されたということができる。
【０１０３】
メモリの電荷蓄積領域に注入されるエレクトロンは、既に注入されたエレクトロンからクーロン反発力を受けると考えられる。露光時間（露光量）の増加に伴い、メモリに蓄積されるエレクトロンの量は増加し、新たに注入されるエレクトロンに対するクーロン反発も強くなると考えられる。したがって、さらなる電荷注入は難しくなっていくであろう。つまり、露光時間の増加に対して、閾値電圧Ｖｔｈ（注入電荷量）の増加が抑制され、図に示したような、飽和する形状の特性となると考えられる。
【０１０４】
以上実施例によって本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【０１０５】
【発明の効果】
発生電荷を直ちにメモリの電荷蓄積領域に注入することにより、電荷量（電流）を電圧値に変換し、一時的に保持できる。
【０１０６】
同一半導体チップにおいて、光信号の検出と記録が同時に行える。
全画素について同時刻の画像信号を得ることができる。
高速動作に伴うスイッチングノイズの影響を受けにくく、低速読み出しによる低消費電力駆動が可能となる。
【０１０７】
低消費電力駆動を実現し、完全電子シャッタ動作を行うことができる。また、電圧検出型素子であることから、出力信号のダイナミックレンジが広く、微細化（スケーリング）や多画素化による信号量の減少に対応できる。
【０１０８】
一時記憶機能があるので、周辺回路が簡略化され、システム全体のコストが低減する。
Ｆ−Ｎトンネリング、ホットエレクトロンによる電荷注入（書きこみ）をバランス良く組み合わせ、ダイナミックレンジを拡大することができる。
【０１０９】
低ノイズ化とダイナミックレンジの拡大により、高照度におけるいわゆる「白トビ」が改善され、暗部（低照度部）からハイライト部（高照度部）に至るまで、忠実な被写体撮像が可能になる。
【図面の簡単な説明】
【図１】本発明の実施例による固体撮像装置の等価回路図である。
【図２】第１の実施例による画素構造を示す断面図、および、ゲート構造を示す断面図である。
【図３】第２、第３の実施例による画素構造を示す断面図である。
【図４】固体撮像装置の動作を制御する信号のタイミングチャートである。
【図５】固体撮像装置の信号変換特性を示すグラフである。
【図６】従来技術によるＭＯＳ型固体撮像装置の等価回路図である。
【図７】従来技術によるＩＴ−ＣＣＤ型固体撮像装置の等価回路図である。
【図８】従来技術によるＣＭＯＳ型固体撮像装置の等価回路図である。
【符号の説明】
ＰＸ　　画素
ＰＤ　　ホトダイオード
Ｍ　　　メモリ素子
ＣＧ　　コントロールゲート
ＣＳ　　メモリ素子の電荷蓄積領域
ＭＤ　　メモリ素子のドレイン
ＭＳ　　メモリ素子のソース
ＴＲ　　補助トランジスタ
ＴＧ　　補助トランジスタのゲート
ＴＤ　　補助トランジスタのドレイン
ＴＳ　　補助トランジスタのソース
ＣＯＭＰ比較器
ＳＡ　　センスアンプ
Ｉ　　　電流源
１０　　　シリコン基板
２０　　　ｐ型ウェル
２１、２２　　　ｎ型領域
２３　　　ｐ型領域
３０　　　ゲート構造
３１、３３、３１’、３３’　　酸化シリコン膜
３２　　　窒化シリコン膜
３２’　　　　　　フローティングゲート
３４　　　コントロールゲート
【図１】
2004111817.tif 000003
【図２】
2004111817.tif 000004
【図３】
2004111817.tif 000005
【図４】
2004111817.tif 000006
【図５】
2004111817.tif 000007
【図６】
2004111817.tif 000008
【図７】
2004111817.tif 000009
【図８】
2004111817.tif 000010