(57)【要約】【課題】既存設備および既存材料を用いてキャパシタセルサイズを縮小することなく高集積化することが可能な半導体装置の製造方法の提供。【解決手段】シリコン基板１上に第１の層間絶縁膜５を形成する工程と、第１の層間絶縁膜５に第１のコンタクトホール６および第２のコンタクトホール９を形成する工程と、第１の層間絶縁膜５上に第２のコンタクトホール９を介してシリコン基板１と接続した蓄積電極１６を有する第１のキャパシタセル１９を形成する工程と、第１の層間絶縁膜５上に第２の層間絶縁膜２０を形成する工程と、第２の層間絶縁膜２０に第１のコンタクトホール６と接続する第３のコンタクトホール２２を形成する工程と、第２の層間絶縁膜２０上に第１のコンタクトホール６および第３のコンタクトホール２２を介してシリコン基板１と接続した蓄積電極２９を有する第２のキャパシタセル３２を形成する工程とを含む。【選択図】        図１３
2004288731.tif 000002
【特許請求の範囲】
【請求項１】
基板上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に第１のコンタクトホールおよび第２のコンタクトホールを形成する工程と、
前記第１の層間絶縁膜上に前記第２のコンタクトホールを介して前記基板と接続した蓄積電極を有する第１のキャパシタセルを形成する工程と、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜に前記第１のコンタクトホールと接続する第３のコンタクトホールを形成する工程と、
前記第２の層間絶縁膜上に前記第１のコンタクトホールおよび第３のコンタクトホールを介して前記基板と接続した蓄積電極を有する第２のキャパシタセルを形成する工程と
を含む半導体装置の製造方法。
【請求項２】
前記第２のキャパシタセルを、前記第１のキャパシタセルにオーバーラップさせて形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２のキャパシタセルは、前記第２の層間絶縁膜の上面を平坦化した後に形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第３のコンタクトホールの壁面に絶縁膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第１および第２のキャパシタセルのプレート電極同士を、導電配線を用いて接続することを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、キャパシタセルサイズを縮小することなく高集積化を実現することが可能な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ダイナミックＲＡＭ（ＤＲＡＭ：Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の高集積化に伴い、セルサイズは縮小する必要がある。一方で、データ保持特性を保つためには、キャパシタ容量を確保しなければならない。キャパシタ容量を確保するためには、キャパシタセルの表面積の増加、絶縁膜の誘電率の増加あるいは絶縁膜の薄膜化のいずれかを行う必要がある。
【０００３】
近年では、粗面化ポリシリコン（ＨＳＧ：Ｈｅｍｉｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎｅｄ  Ｓｉ）による表面積の増加や高誘電率膜の採用等により容量の確保を行っている。しかし、今後さらにセルサイズを縮小するには、さらなる新材料および新技術が必要となり、場合によっては専用設備が必要になる。専用設備を導入する場合、設備自体の費用の他、設備立ち上げのためのプロセス検討やデバイス検討などにそれなりの人材と時間を投入する必要があるため、チップコストに跳ね返ってくる。コスト競争の激しいＤＲＡＭ業界においては、できる限り既存の設備でキャパシタ容量を確保できることが望まれている。
【０００４】
現在、キャパシタの種類としては、半導体基板上に積み上げる形態のスタック型キャパシタセル（例えば、特許文献１を参照。）や、半導体基板に形成した溝の中にキャパシタを形成するトレンチ型キャパシタセル等の三次元構造セルを採用している。スタック型キャパシタセルには、さらに、単純型、シリンダ型やフィン型など種々のタイプのものが使用されている。
【０００５】
一般的なシリンダ型キャパシタセルの形成方法について図２０から図２５を参照しながら説明する。
【０００６】
（１）図２０に示すように、シリコン基板１上に拡散層領域２、素子分離用フィールド酸化膜３、ビット線４および層間絶縁膜５を形成した後、シリンダコア抜きの際のストッパとなるエッチストップ膜８を形成する。エッチストップ膜８には、シリコン窒化膜が用いられることが多い。
【０００７】
（２）図２１に示すように、層間絶縁膜５に、拡散層領域２に達するコンタクトホール９を形成する。その後、ポリシリコン膜１０を形成し、全面エッチバックすることにより、コンタクトホール９にポリシリコン膜１０を埋め込む。そして、その上にポリシリコン膜１１および酸化膜１２を形成する。
【０００８】
（３）図２２に示すように、１ビットずつシリンダを形成するために、フォトレジスト膜１３をマスクとして酸化膜１２およびポリシリコン膜１１のパターニングを行い、蓄積電極形成領域にポリシリコン膜１１および酸化膜１２を残す。
【０００９】
（４）図２３に示すように、フォトレジスト膜１３を除去し、全面に再度ポリシリコン膜１５を形成した後、エッチバックを行うことにより、スタック１４の側壁にのみポリシリコン膜１５を残す。
【００１０】
（５）図２４に示すように、希フッ酸を用いたウェットエッチングによりスタック１４の酸化膜１２のみを除去する。これにより、シリンダ型の蓄積電極１６が完成する。なお、酸化膜１２の除去には、エッチバックを用いる場合もある。
【００１１】
（６）図２５に示すように、容量絶縁膜１７およびプレート電極１８を順次形成することにより、シリンダ型のキャパシタセル１９を得る。
【００１２】
【特許文献１】
特開平１１−１８６５１８号公報
【００１３】
【発明が解決しようとする課題】
このようなシリンダ型のキャパシタセル構造において、既存設備および既存材料を用いてセルサイズを縮小し、かつ容量を確保しようとすると、シリンダを高くしてキャパシタの表面積を確保するか、あるいは絶縁膜厚を薄くするしか方法がない。ところが、絶縁膜の薄膜化は、絶縁膜のリーク電流によって制限されるため、現実的にはシリンダを高くするしか方法がない。
【００１４】
しかしながら、シリンダを高くするにもプロセス加工上での限界がある。シリンダを高くする場合、図２２の酸化膜１２およびポリシリコン膜１１を既存装置でのリソグラフィ技術およびドライエッチング技術により安定にパターニングすることが困難となる。その結果、パターンが細る確率が増え、後工程にてシリンダが下地から剥がれて倒れる等の問題が生じる。
【００１５】
そこで、本発明においては、既存設備および既存材料を用いてキャパシタセルサイズを縮小することなく高集積化することが可能な半導体装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、基板上に第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜に第１のコンタクトホールおよび第２のコンタクトホールを形成する工程と、第１の層間絶縁膜上に第２のコンタクトホールを介して基板と接続した蓄積電極を有する第１のキャパシタセルを形成する工程と、第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜に第１のコンタクトホールと接続する第３のコンタクトホールを形成する工程と、第２の層間絶縁膜上に第１のコンタクトホールおよび第３のコンタクトホールを介して基板と接続した蓄積電極を有する第２のキャパシタセルを形成する工程とを含む。
【００１７】
本発明の半導体装置の製造方法によれば、基板上に第１の層間絶縁膜を介して、第２のコンタクトホールにより基板と接続した第１のキャパシタセルを形成し、さらに、この第１のキャパシタセルの上に第２の層間絶縁膜を介して、第１のコンタクトホールおよび第３のコンタクトホールにより基板と接続した第２のキャパシタセルを形成して、積層構造のキャパシタセルを有する半導体装置が得られる。
【００１８】
ここで、第２のキャパシタセルを、第１のキャパシタセルにオーバーラップさせて形成するのが望ましい。第１のキャパシタセルと第２のキャパシタセルとが積層構造であるため、第２のキャパシタセルを第１のキャパシタセルにオーバーラップさせて形成することができる。これにより、第１および第２のキャパシタセルのサイズを変えることなく、半導体装置全体のサイズを縮小することができる。
【００１９】
また、第２のキャパシタセルは、第２の層間絶縁膜の上面を平坦化した後に形成するのが望ましい。第２の層間絶縁膜は、第１のキャパシタセル上に形成するため、第１のキャパシタセルの存在する部分と存在しない部分とで段差が生じる。第２の層間絶縁膜の上面を平坦化することでこの段差をなくすことができるため、第２のキャパシタセルを高精度に形成することが可能となる。
【００２０】
また、第３のコンタクトホールの壁面には、絶縁膜を形成するのが望ましい。これにより、第３のコンタクトホールによって基板に接続される第２のキャパシタセルと、その下層の第１のキャパシタセルとの絶縁耐性が確保される。
【００２１】
また、第１および第２のキャパシタセルのプレート電極同士を、導電配線を用いて接続するのが望ましい。これにより、積層された第１のキャパシタセルのプレート電極と第２のキャパシタセルのプレート電極とを同電位にすることができる。
【００２２】
【発明の実施の形態】
（第１実施形態）
図１から図１４を参照して、本発明の第１実施形態における半導体装置としてのＤＲＡＭの製造方法について説明する。図１から図１４は、本発明の第１実施形態におけるＤＲＡＭの製造工程を示す縦断面図である。なお、以下に説明する工程は、ＤＲＡＭのキャパシタセルを形成する工程についてのみであり、その他の工程については公知技術であるため説明を省略している。
【００２３】
（１）図１に示すように、シリコン基板１上に拡散層領域２、素子分離用フィールド酸化膜３、ビット線４および第１の層間絶縁膜５を形成する。
【００２４】
（２）図２に示すように、層間絶縁膜５に、拡散層領域２に達する第１のコンタクトホール６を形成する。その後、ポリシリコン膜７を形成し、全面エッチバックしてコンタクトホール６にポリシリコン膜７を埋め込む。このとき、ポリシリコン膜７には、不純物として、例えばリンを２．０×１０２０（ａｔｏｍ／ｃｍ３）程度導入しておく。
【００２５】
（３）図３に示すように、シリンダコア抜きの際のストッパとなるエッチストップ膜８として、例えばシリコン窒化膜を５０ｎｍ厚に形成する。そして、（２）の工程で形成した第１のコンタクトホール６の両脇に、それぞれエッチストップ膜８および層間絶縁膜５を貫通して拡散層領域２に達する第２のコンタクトホール９を形成する。その後、ポリシリコン膜１０を形成し、エッチバックして第２のコンタクトホール９にポリシリコン膜１０を埋め込む。そして、ポリシリコン膜１１を例えば１００ｎｍ厚に、さらに酸化膜１２を例えば５００ｎｍ厚に形成する。このとき、ポリシリコン膜１０，１１には、不純物として、例えばリンを２．０×１０２０（ａｔｏｍ／ｃｍ３）程度導入しておく。
【００２６】
（４）図４に示すように、１ビットずつシリンダを形成するために、フォトレジスト膜１３をマスクとして酸化膜１２およびポリシリコン膜１１のパターニングを行い、蓄積電極形成領域にのみポリシリコン膜１１および酸化膜１２を残す。
【００２７】
（５）図５に示すように、フォトレジスト膜１３を除去し、全面に再度ポリシリコン膜１５を例えば１００ｎｍ厚形成した後に、エッチバックを行うことにより、スタック１４の側壁にのみポリシリコン膜１５を残す。この際、ポリシリコン膜１５には、不純物として、例えばリンを２．０×１０２０（ａｔｏｍ／ｃｍ３）程度導入しておく。
【００２８】
（６）図６に示すように、希フッ酸を用いたウェットエッチングによりスタック１４の酸化膜１２のみを除去する。これにより、シリンダ型の蓄積電極１６が完成する。なお、酸化膜１２の除去には、エッチバックを用いる場合もある。
【００２９】
（７）図７に示すように、容量絶縁膜１７として例えばシリコン窒化膜を１０ｎｍ厚に、プレート電極１８として例えばポリシリコン膜を３００ｎｍ厚に順次形成する。これにより、第１層目のキャパシタセル１９を得ることができる。この際、プレート電極１８としてのポリシリコン膜１８には、不純物として例えばリンを２．０×１０２０（ａｔｏｍ／ｃｍ３）程度導入しておく。
【００３０】
（８）図８に示すように、第２の層間絶縁膜２０を例えば１５００ｎｍ厚に形成し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学機械的研磨）装置を用いて、例えば１０００ｎｍ研磨し、層間絶縁膜２０の上面の平坦化を行う。そして、第２層目のシリンダコア抜きの際のストッパとなるエッチストップ膜２１として、例えばシリコン窒化膜を１００ｎｍ厚に形成する。その後、エッチストップ膜２１、層間絶縁膜２０、プレート電極１８、容量絶縁膜１７およびエッチストップ膜８を貫通して、（２）の工程で形成した第１のコンタクトホール６に接続する第３のコンタクトホール２２を形成する。そして、この第３のコンタクトホール２２と第１層目のキャパシタセル１９のプレート電極１８との絶縁を確保するために、第３のコンタクトホール２２の壁面に絶縁膜２３として、例えばシリコン窒化膜を３０ｎｍ厚に形成する。
【００３１】
（９）図９に示すように、絶縁膜２３をエッチバックして第３のコンタクトホール２２の側壁にのみ残す。そして、ポリシリコン膜を例えば３００ｎｍ厚形成し、エッチバックして、コンタクトホール２２にポリシリコン膜２４を埋め込む。このとき、ポリシリコン膜２４には、不純物として例えばリンを２．０×１０２０（ａｔｏｍ／ｃｍ３）程度導入しておく。
【００３２】
（１０）図１０に示すように、ポリシリコン膜２５を例えば１００ｎｍ厚、酸化膜２７を例えば５００ｎｍ厚に形成し、第２層目のシリンダを１ビットずつ形成するために、フォトレジスト膜２８をマスクとして、酸化膜２７およびポリシリコン膜２５のパターニングを行い、蓄積電極形成領域にのみポリシリコン膜２５および酸化膜２７を残す。このとき、ポリシリコン膜２５には、不純物として例えばリンを２．０×１０２０（ａｔｏｍ／ｃｍ３）程度導入しておく。
【００３３】
（１１）図１１に示すように、フォトレジスト膜２８を除去し、全面に再度ポリシリコン膜２６を形成した後に、エッチバックを行うことにより、スタック２９の側壁にのみポリシリコン膜２６を残す。
【００３４】
（１２）図１２に示すように、希フッ酸を用いたウェットエッチングによりスタック２９の酸化膜２７のみを除去する。これにより、シリンダ型の蓄積電極３０が完成する。なお、酸化膜２７の除去には、エッチバックを用いる場合もある。
【００３５】
（１３）図１３に示すように、容量絶縁膜３１として例えばシリコン窒化膜を１０ｎｍ厚に、プレート電極３２として例えばポリシリコン膜を３００ｎｍ厚に順次形成する。これにより、第２層目のキャパシタセル３３を得ることができる。この際、プレート電極３２としてのポリシリコン膜には、不純物として例えばリンを２．０×１０２０（ａｔｏｍ／ｃｍ３）程度導入しておく。
【００３６】
（１４）図１４に示すように、第１層目のキャパシタセル１９と第２層目のキャパシタセル３３のそれぞれのプレート電極１８，３２は、例えば導電配線としてのメタルコンタクト３４とメタル３５により接続する。これにより、プレート電極１８，３２を同電位とすることができる。なお、プレート電極１８，３２を接続する導電配線は、例えばポリシリコン膜などの導電膜や、銅としてもよい。
【００３７】
以上のように本実施形態における製造方法によれば、シリコン基板１上に第１の層間絶縁膜５を介して、第２のコンタクトホール９によりシリコン基板１と接続した第１層目のキャパシタセル１９を形成し、さらに、この第１のキャパシタセル１９の上に第２の層間絶縁膜２０を介して、第１のコンタクトホール６および第３のコンタクトホール２２によりシリコン基板１と接続した第２層目のキャパシタセル３３を形成している。これにより、第１層目と第２層目にそれぞれシリンダ型のキャパシタセル１９，３３を積層した構造のＤＲＡＭが得られる。
【００３８】
このような構造のＤＲＡＭでは、図１５に示すように、第２層目のキャパシタセル３３を第１層目のキャパシタセル１９に平面的にオーバーラップさせて形成することができるため、このオーバーラップさせた部分の面積分だけＤＲＡＭ全体のサイズを縮小することができる。このときの縮小率は、第１層目のキャパシタセル１９と第３のコンタクトホール２２との関係、すなわち、第１層目のキャパシタセル１９のプレート電極１８の膜厚と第３のコンタクトホール２２の径との関係から自由に設定可能である。
【００３９】
また、本実施形態における製造方法では、第１のコンタクトホール６に埋めたポリシリコン膜７と第１層目のキャパシタセル１９のプレート電極１８との絶縁耐圧を確保するために、シリンダコア抜きの際のストッパとなるエッチストップ膜８を併用している。
【００４０】
また、第３のコンタクトホール２２と第１層目のキャパシタセル１９のプレート電極１８との絶縁耐圧を確保するために、シリコン窒化膜を用いて第２のコンタクトホール２２の壁面に絶縁膜２３を形成している。なお、絶縁膜２３は、本実施形態におけるシリコン窒化膜に代えて酸化膜を用いることも可能である。
【００４１】
また、ＣＭＰを用いて第２の層間絶縁膜２０の上面を平坦化し、その上に第２層目のキャパシタセル３３を形成して積層構造のＤＲＡＭを構成していることから、第２層目のキャパシタセル３３形成の際のパターン加工が容易となる。
【００４２】
また、第１のキャパシタセル１９および第２のキャパシタセル３３のそれぞれのプレート電極１８，３２同士を、メタルコンタクト３４およびメタル３５などの導電配線を用いて接続し、同電位を与えられるようにしている。
【００４３】
なお、本実施形態においては、第１層および第２層の２段にキャパシタセル１９，３３を積層した場合について説明したが、コンタクトホールの形成が可能な限り、第３層、第４層、第５層…と積層することにより、さらにＤＲＡＭ全体のサイズを縮小することができる。
【００４４】
また、本実施形態においては、シリンダ型のキャパシタセル１９，３３の場合について説明したが、本発明は単純型やフィン型などの種々のタイプのキャパシタセルにも適用可能である。また、現在主流となっている、ＨＳＧや高誘電膜を用いても、本発明の製造方法によって積層キャパシタセル構造にすることにより同じ効果を得ることができる。
【００４５】
（第２実施形態）
第１実施形態において図１４に示した第３のコンタクトホール２２と第１のコンタクトホール６との合わせマージンを向上させるため、以下に示す構造を併用することができる。図１６から図１８は、本発明の第２実施形態におけるＤＲＡＭの製造工程を示す縦断面図である。
【００４６】
第１実施形態において図１に示す状態から図２に示す第１のコンタクトホール６を形成する前に、図１６に示すように、この第１のコンタクトホール６よりも浅く広めのコンタクトホール３５を形成し、ポリシリコン膜３６を例えば３００ｎｍ厚に形成する。このとき、ポリシリコン膜３６には、不純物として例えばリンを２．０×１０２０（ａｔｏｍ／ｃｍ３）程度導入しておく。
【００４７】
次に、図１７に示すように、エッチバックによりポリシリコン膜３６をコンタクトホール３５の側壁にのみ残し、側壁に残ったポリシリコン膜３６をマスクにして、第１のコンタクトホール６を形成する。
【００４８】
そして、図１８に示すように、ポリシリコン膜を形成し、エッチバックを行うことで、第１のコンタクトホール６をポリシリコン膜７で埋め込む。このとき、ポリシリコン膜７には、不純物として例えばリンを２．０×１０２０（ａｔｏｍ／ｃｍ３）程度導入しておく。
【００４９】
これにより、第１の層間絶縁膜５の上面に第１のコンタクトホール６よりも広めのコンタクトホール３５が形成され、ポリシリコン膜７，３５が埋め込まれるため、第１実施形態において図８に示した第３のコンタクトホール２２を形成するときの、この第１のコンタクトホール６との合わせマージンを大きくすることができる。
【００５０】
（第３実施形態）
第３実施形態では、キャパシタセル容量の増加策として、さらに次の構造を提案する。図１９は、本発明の第３実施形態におけるスタック形成工程を示し、（ａ）はスタック形状を示す平面図、（ｂ）はフォトレジスト膜形状を示す平面図である。
【００５１】
第１実施形態において図４および図５に示すように、フォトレジスト膜１３をマスクとしてスタック１４を形成する際、キャパシタセルの表面積を増やすために図１９（ａ）に示す平面形状に、パターニングする。この形状は、図１９（ｂ）に示すような平面形状のフォトレジスト膜１３をマスクとすることにより得られる。
【００５２】
後のキャパシタセル形成工程は、第１実施形態における図６から図９に従い、図１０および図１１に示すように第２層目のキャパシタセル３３のスタック２９を形成する際も、図１９に示す形状にパターニングする。
【００５３】
これにより、キャパシタセル１９，３３の表面積が増え、データ保持特性が向上する。または、キャパシタセル１９，３３の表面積が増えることでその分の高さを低減することができるため、コンタクトホール６の形成時のプロセスマージンが向上する。
【００５４】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、各膜の膜厚等については適宜変更が可能であるし、製造条件についても任意に設定することが可能である。また、本実施形態においては、半導体装置としてＤＲＡＭを例にとって説明したが、容量素子を備えたその他の半導体装置にも適用可能である。
【００５５】
【発明の効果】
本発明により、以下の効果を奏することができる。
【００５６】
（１）基板上に第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜に第１のコンタクトホールおよび第２のコンタクトホールを形成する工程と、第１の層間絶縁膜上に第２のコンタクトホールを介して基板と接続した蓄積電極を有する第１のキャパシタセルを形成する工程と、第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜に第１のコンタクトホールと接続する第３のコンタクトホールを形成する工程と、第２の層間絶縁膜上に第１のコンタクトホールおよび第３のコンタクトホールを介して基板と接続した蓄積電極を有する第２のキャパシタセルを形成する工程とを含む半導体装置の製造方法とすることにより、第１のキャパシタセルおよび第２のキャパシタセルを積層した構造のキャパシタセルを有する半導体装置が得られる。これにより、キャパシタ自体の表面積を増やすことなく、キャパシタセル容量を増やすことができ、半導体装置全全体の高集積化が可能となる。また、ＤＲＡＭの場合、データ保持特性の向上が図れ、歩留を向上させることができる。また、キャパシタセルのシリンダを高くする必要がないため、既存設備および既存材料を用いることができ、新規設備投資も不要となる。
【００５７】
（２）第２のキャパシタセルを、前記第１のキャパシタセルにオーバーラップさせて形成することにより、第１および第２のキャパシタセルのサイズを変えることなく、半導体装置全体のサイズを縮小することができる。
【００５８】
（３）第２のキャパシタセルを、第２の層間絶縁膜の上面を平坦化した後に形成することにより、第１のキャパシタセル上に形成する第２の層間絶縁膜の段差をなくすことができるため、第２のキャパシタセルを高精度に形成することが可能となる。これにより、均一な容量を有するキャパシタセルが形成できる。
【００５９】
（４）第３のコンタクトホールの壁面に絶縁膜を形成することにより、第３のコンタクトホールによって基板に接続される第２のキャパシタセルと、その下層の第１のキャパシタセルとの絶縁耐性が確保され、リーク電流の小さいキャパシタセルが形成できる。
【００６０】
（５）第１および第２のキャパシタセルのプレート電極同士を、導電配線を用いて接続することにより、積層された第１のキャパシタセルのプレート電極と第２のキャパシタセルのプレート電極とを同電位にすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＤＲＡＭの製造工程を示す縦断面図である。
【図２】本発明の第１実施形態におけるＤＲＡＭの製造工程を示す縦断面図である。
【図３】本発明の第１実施形態におけるＤＲＡＭの製造工程を示す縦断面図である。
【図４】本発明の第１実施形態におけるＤＲＡＭの製造工程を示す縦断面図である。
【図５】本発明の第１実施形態におけるＤＲＡＭの製造工程を示す縦断面図である。
【図６】本発明の第１実施形態におけるＤＲＡＭの製造工程を示す縦断面図である。
【図７】本発明の第１実施形態におけるＤＲＡＭの製造工程を示す縦断面図である。
【図８】本発明の第１実施形態におけるＤＲＡＭの製造工程を示す縦断面図である。
【図９】本発明の第１実施形態におけるＤＲＡＭの製造工程を示す縦断面図である。
【図１０】本発明の第１実施形態におけるＤＲＡＭの製造工程を示す縦断面図である。
【図１１】本発明の第１実施形態におけるＤＲＡＭの製造工程を示す縦断面図である。
【図１２】本発明の第１実施形態におけるＤＲＡＭの製造工程を示す縦断面図である。
【図１３】本発明の第１実施形態におけるＤＲＡＭの製造工程を示す縦断面図である。
【図１４】本発明の第１実施形態におけるＤＲＡＭの製造工程を示す縦断面図である。
【図１５】第１層目のキャパシタセルと第２層目のキャパシタセルの重なり具合を示す平面透視図である。
【図１６】本発明の第２実施形態におけるＤＲＡＭの製造工程を示す縦断面図である。
【図１７】本発明の第２実施形態におけるＤＲＡＭの製造工程を示す縦断面図である。
【図１８】本発明の第２実施形態におけるＤＲＡＭの製造工程を示す縦断面図である。
【図１９】本発明の第３実施形態におけるスタック形成工程を示し、（ａ）はスタック形状を示す平面図、（ｂ）はフォトレジスト膜形状を示す平面図である。
【図２０】一般的なシリンダ型キャパシタセルの形成工程を示す縦断面図である。
【図２１】一般的なシリンダ型キャパシタセルの形成工程を示す縦断面図である。
【図２２】一般的なシリンダ型キャパシタセルの形成工程を示す縦断面図である。
【図２３】一般的なシリンダ型キャパシタセルの形成工程を示す縦断面図である。
【図２４】一般的なシリンダ型キャパシタセルの形成工程を示す縦断面図である。
【図２５】一般的なシリンダ型キャパシタセルの形成工程を示す縦断面図である。
【符号の説明】
１  シリコン基板
２  拡散層領域
３  素子分離用フィールド酸化膜
４  ビット線
５，２０  層間絶縁膜
６，９，２２，３５  コンタクトホール
７，１０，１１，１５，２４，２５，２６，３６  ポリシリコン膜
８，２１  エッチストップ膜
１２，２７  酸化膜
１３，２８  フォトレジスト膜
１４，２９  スタック
１６，３０  蓄積電極
１７，３１  容量絶縁膜
１８，３２  プレート電極
１９，３３  キャパシタセル
２３  絶縁膜
３４  メタルコンタクト
３５  メタル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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