(57)【要約】【課題】チップサイズを増加させることなく高速動作を維持しながら半導体メモリの動作時の消費電力を低減する。【解決手段】パルス生成回路は、読み出しコマンドに応答してコラムパルスを複数回生成する。アドレスカウンタは、読み出しコマンドに対応して供給される外部アドレスに連続するアドレスを内部アドレスとして順次出力する。コラムデコーダは、コラム選択線をコラムパルスに同期して順次選択する。１回の読み出しコマンドに応答してメモリセルから読み出させる複数ビットのデータは、コラムスイッチを介して順次共通のデータバス線に伝達される。この結果、データバス線の本数を最小限にできチップサイズが増加することを防止できる。１本のデータバス線で複数ビットのデータを伝達できるため、読み出しコマンドに応答して活性化するメモリ領域を最小限にできる。この結果、消費電力を削減できる。【選択図】　　図１
2004095002.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルにそれぞれ接続された複数のビット線と、
前記ビット線にそれぞれ接続された複数のコラムスイッチと、
前記コラムスイッチを介して前記ビット線に接続され、これ等ビット線に共通のデータバス線と、
前記コラムスイッチにそれぞれ接続されるコラム選択線と、
外部から供給される読み出しコマンドに応答して、コラムパルスを複数回生成するパルス生成回路と、
前記読み出しコマンドに対応して供給される外部アドレスを受け、この外部アドレスおよび外部アドレスに連続するアドレスを内部アドレスとして順次出力するアドレスカウンタと、
前記コラムスイッチを順次オンするために、前記内部アドレスにそれぞれ対応する前記コラム選択線を、前記コラムパルスに同期して順次選択するコラムデコーダとを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記パルス生成回路が生成する前記コラムパルスの回数を設定する第１モード設定回路を備えていることを特徴とする半導体メモリ。
【請求項３】
請求項２記載の半導体メモリにおいて、
前記コラムパルスの生成周期を設定する第２モード設定回路を備えていることを特徴とする半導体メモリ。
【請求項４】
請求項３記載の半導体メモリにおいて、
前記第２モード設定回路から出力される前記生成周期を示す周期設定信号に応じて前記生成周期を調整する周期調整回路を備えていることを特徴とする半導体メモリ。
【請求項５】
請求項４記載の半導体メモリにおいて、
前記周期調整回路は、前記コラムパルスのパルス幅を調整する幅調整回路を備えていることを特徴とする半導体メモリ。
【請求項６】
請求項４記載の半導体メモリにおいて、
前記周期調整回路は、前記コラムパルスのパルス間隔を調整する間隔調整回路を備えていることを特徴とする半導体メモリ。
【請求項７】
請求項１記載の半導体メモリにおいて、
前記コラムスイッチは、ゲートが前記ビット線にそれぞれ接続され、ドレインおよびソースの一方が前記データバス線に接続されたトランジスタを備えていることを特徴とする半導体メモリ。
【請求項８】
請求項１記載の半導体メモリにおいて、
前記メモリセルに接続され、前記メモリセルのアクセス時に選択されるワード線と、
前記読み出しコマンドに応答して生成される前記コラムパルスのうち、最後のコラムパルスに応答して前記ワード線を非選択にするワード制御回路とを備えていることを特徴とする半導体メモリ。
【請求項９】
請求項１記載の半導体メモリにおいて、
前記パルス生成回路は、前記読み出しコマンドに応答して生成される前記コラムパルスのうち２番目以降のコラムパルスのパルス幅を、最初のコラムパルスのパルス幅より短く設定することを特徴とする半導体メモリ。
【請求項１０】
請求項１記載の半導体メモリにおいて、
前記ビット線、前記コラムスイッチ、前記データバス線、および前記コラム選択線を有する複数のメモリブロックと、
低電力モードまたは高速モードを設定する第３モード設定回路と、
前記内部アドレスを、前記第３モード設定回路の設定値に応じて第２内部アドレスに変換するアドレス変換回路とを備え、
前記低電力モード中に前記アドレス変換回路が出力する前記第２内部アドレスにより選択される前記メモリブロックの数は、前記高速モード中に選択される前記メモリブロックの数に比べ少ないことを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに関し、特に、高速動作を維持しつつ消費電力を低減する技術に関する。
【０００２】
【従来の技術】
一般に、半導体メモリは、ワード線に接続された複数のメモリセルから同時に読み出されたデータを、連続して出力するページ動作機能を有している。ページ動作機能により、メモリブロックを活性化した後の動作を高速にできるため、データ転送レートが向上する。
近時、データ転送レートをさらに向上するため、１回の読み出しコマンドに応答して複数ビットのデータを同時に読み出してレジスタ等に保持し、高速ページ動作機能を有する半導体メモリが開発されている。
【０００３】
図２６は、この種の高速ページ動作機能を有する半導体メモリの概要を示している。
半導体メモリは、４つのメモリブロックＢＬＫ１−ＢＬＫ４を有している。メモリブロックＢＬＫ１−ＢＬＫ４は、コラムアドレスに応じてコラム選択線ＣＬ１−ＣＬ４を選択するコラムデコーダＣＤＥＣ１−ＣＤＥＣ４、ビット線ＢＬ、／ＢＬのプリチャージ回路を有するプリチャージ部ＰＲＥ１−ＰＲＥ４、センスアンプＳＡを有するセンスアンプ部ＳＡ１−ＳＡ４、メモリセルＭＣを有するメモリセルアレイＡＲＹ１−ＡＲＹ４、リードアンプおよびライトアンプを有するアンプ部ＡＭＰ１−ＡＭＰ４、およびラッチ回路を有するラッチ部ＬＴＣＨ１−ＬＴＣＨ４を有している。ワード線ＷＬは、４つのメモリブロックＢＬＫ１−ＢＬＫ４に共通に配線されている。
【０００４】
この半導体メモリでは、読み出しコマンドに応じて、全てのメモリブロックＢＬＫ１−ＢＬＫ４が活性化され、読み出しコマンドとともに供給されるロウアドレスに応じて、所定のワード線ＷＬが選択される。次に、センスアンプ部ＳＡ１−ＳＡ４のセンスアンプＳＡが活性化され、メモリセルＭＣからビット線ＢＬ、／ＢＬに読み出されたデータは増幅される。すなわち、読み出しコマンドに応答して４つのメモリブロックＢＬＫ１−ＢＬＫ４が全て活性化される。
【０００５】
この後、コラムアドレスに応じてコラム選択線ＣＬ１−ＣＬ４が同時に選択され、４つのコラムスイッチＣＳＷがオンする。センスアンプＳＡで増幅されたデータは、コラムスイッチＣＳＷを介してローカルデータバス線ＬＤＢ１−ＬＤＢ４にそれぞれ伝達される。並列の読み出しデータは、ローカルデータバス線ＬＤＢ１−ＬＤＢ４からグローバルデータバス線ＧＤＢ１−ＧＤＢ４に伝達され、アンプ部ＡＭＰ１−ＡＭＰ４のリードアンプでさらに増幅される。
【０００６】
リードアンプで増幅された並列データは、並列直列変換回路で直列データに変換されデータ端子に順次出力される。１回の読み出しコマンドに応答してデータ端子に出力されるデータの出力回数は、バースト長と称されている。この例では、バースト長は、”４”である。半導体メモリは、読み出しコマンドを受信する毎に上記動作を繰り返し、読み出し動作を実行する。
【０００７】
図２７は、高速ページ動作機能を有する別の半導体メモリの概要を示している。図２６と同じ要素については同じ符号を付している。
半導体メモリは、４つのメモリブロックＢＬＫ１−ＢＬＫ４を有している。ワード線ＷＬは、４つのメモリブロックＢＬＫ毎に配線されている。そして、読み出しコマンドとともに供給されるロウアドレスに応じて、メモリブロックＢＬＫ１−ＢＬＫ４のいずれかが選択され（この例ではＢＬＫ１）、選択されたメモリブロックＢＬＫ１のワード線ＷＬが選択される。次に、メモリブロックＢＬＫ１のセンスアンプ部ＳＡ１のセンスアンプＳＡが活性化され、メモリセルＭＣからビット線ＢＬ、／ＢＬに読み出されたデータは増幅される。すなわち、この半導体メモリでは、読み出しコマンドに応答して４つのメモリブロックＢＬＫ１−ＢＬＫ４のいずれかが活性化される。
【０００８】
次に、選択されたメモリブロックＢＬＫ１において、コラム選択線ＣＬ１−ＣＬ４がコラムアドレスに応じて選択され、４つのコラムスイッチＣＳＷが同時にオンする。センスアンプＳＡで増幅されたデータは、コラムスイッチＣＳＷを介してメモリブロックＢＬＫ１内のローカルデータバス線ＬＤＢ１−ＬＤＢ４にそれぞれ伝達される。並列の読み出しデータは、ローカルデータバス線ＬＤＢ１−ＬＤＢ４からメモリブロックＢＬＫ１内のグローバルデータバス線ＧＤＢ１−ＧＤＢ４に伝達され、アンプ部ＡＭＰ１のリードアンプでさらに増幅される。
【０００９】
リードアンプで増幅された並列データは、図２６と同様に、並列直列変換回路で直列データに変換されデータ端子に順次出力される。この例においても、バースト長は、”４”である。半導体メモリは、読み出しコマンドを受信する毎に上記動作を繰り返し、読み出し動作を実行する。
【００１０】
【発明が解決しようとする課題】
図２６に示した半導体メモリでは、読み出し動作の際に全てのメモリブロックＢＬＫが活性化されるため、消費電力が増加するという問題があった。
図２７に示した半導体メモリでは、読み出し動作の際に活性化されるメモリブロックＢＬＫは１つである。しかし、各メモリブロックＢＬＫ内に、グローバルデータバス線ＧＤＢ１−ＧＤＢ４を配線しなくてはならない。メモリブロックＢＬＫには、図示した以外にも、電源線等が配線されている。このため、レイアウト設計において、グローバルデータバス線ＧＤＢ１−ＧＤＢ４の配線領域が、メモリブロックＢＬＫ内に確保できない場合、電源線の配線幅を細くするなどして、グローバルデータバス線ＧＤＢ１−ＧＤＢ４の配線領域を確保する必要がある。この場合、電源抵抗が増加するため、電源ノイズが発生しやすくなる。電源線の配線幅を変えない場合、各メモリブロックＢＬＫを、グローバルデータバス線ＧＤＢ１−ＧＤＢ４の配線領域に合わせて大きくする必要がある。この結果、半導体メモリのチップサイズが大きくなってしまう。
【００１１】
本発明の目的は、高速ページ動作機能を有する半導体メモリにおいて、高速動作を維持しながら、動作時の消費電力を低減することにある。
本発明の別の目的は、高速ページ動作機能を有する半導体メモリにおいて、チップサイズを増加させることなく、動作時の消費電力を低減することにある。
【００１２】
【課題を解決するための手段】
請求項１の半導体メモリでは、パルス生成回路は、外部から供給される読み出しコマンドに応答して、コラムパルスを複数回生成する。アドレスカウンタは、読み出しコマンドに対応して供給される外部アドレスを受け、この外部アドレスおよび外部アドレスに連続するアドレスを、内部アドレスとして順次出力する。コラムデコーダは、内部アドレスにそれぞれ対応するコラム選択線を、コラムパルスに同期して順次選択する。コラム選択線の選択により、コラムスイッチは順次オンする。メモリセルからビット線に読み出されたデータは、コラムスイッチを介して順次共通のデータバス線に伝達される。すなわち、１回の読み出しコマンドに応答してメモリセルから読み出させる複数ビットのデータを、１本のデータバス線により伝達できる。この結果、データバス線の本数を最小限にでき、チップサイズが増加することを防止できる。また、１本のデータバス線で複数ビットのデータを伝達できるため、読み出しコマンドに応答して活性化するメモリ領域を最小限にできる。この結果、消費電力を削減できる。
【００１３】
１回の読み出しコマンドおよび読み出しコマンドに対応して供給される外部アドレスに応答して、コラムパルスは、半導体メモリの内部で複数回自動的に生成される。外部からの信号の供給回数を最小限にして読み出し動作が実行できるので、高速動作を維持しながら消費電力を削減できる。
請求項２の半導体メモリでは、パルス生成回路が生成するコラムパルスの回数を、第１モード設定回路により自在に設定できる。このため、１種類のチップで、データ出力仕様の異なる複数種の半導体メモリを構成できる。この結果、半導体メモリの開発効率を向上でき、開発コストを削減できる。
【００１４】
請求項３の半導体メモリでは、第２モード設定回路により、コラムパルスの生成周期を自在に設定できる。このため、１つのチップで、タイミング仕様の異なる複数種の半導体メモリを構成できる。この結果、半導体メモリの開発効率を向上でき、開発コストを削減できる。
請求項４の半導体メモリでは、周期調整回路は、第２モード設定回路から出力される生成周期を示す周期設定信号に応じて生成周期を調整する。このため、周期調整回路を簡易に構成できる。
【００１５】
請求項５の半導体メモリでは、周期調整回路の幅調整回路は、コラムパルスのパルス幅を調整する。すなわち、パルス幅を調整することでコラムパルスの生成周期を自在に設定できる。
請求項６の半導体メモリでは、周期調整回路の間隔調整回路は、コラムパルスのパルス間隔を調整する。すなわち、パルス間隔を調整することでコラムパルスの生成周期を自在に設定できる。
【００１６】
請求項７の半導体メモリでは、コラムスイッチは、ゲートがビット線にそれぞれ接続され、ドレインおよびソースの一方がデータバス線に接続されたトランジスタを有している。トランジスタは、ゲートをビット線に接続しているため、ビット線の電圧を増幅する機能を有している。この方式は、一般にダイレクトセンス方式と称される。ダイレクトセンス方式のコラムスイッチでは、読み出し動作時にビット線とデータバス線が直接接続されないため、データバス線の電圧によりビット線の電圧が変動することが防止される。すなわち、複数のコラムパルスを連続して生成し、コラムスイッチを連続してオンさせても、メモリセルへのデータのリストア時間が延びることはなく、読み出しサイクル時間が増加することを防止できる。
【００１７】
請求項８の半導体メモリでは、ワード線は、メモリセルに接続され、メモリセルのアクセス時に選択される。ワード制御回路は、読み出しコマンドに応答して生成されるコラムパルスのうち、最後のコラムパルスに応答してワード線を非選択にする。このため、コラムパルスの出力回数またはコラムパルスの生成周期によらず、ワード線を最適なタイミングで非選択にできる。この結果、サイクル時間を最短にできる。
【００１８】
請求項９の半導体メモリでは、パルス生成回路は、読み出しコマンドに応答して生成されるコラムパルスのうち２番目以降のコラムパルスのパルス幅を、最初のコラムパルスのパルス幅より短く設定する。一般に、読み出しコマンドに応答する読み出し動作において、ビット線の電圧は徐々に増幅されていく。このため、複数のコラムスイッチを順次オンさせる場合、最初にオンするコラムスイッチに対応するデータが最も読み出し難い。最初のコラムパルスの幅を十分に確保することで、最初のデータを確実に読み出すことができる。さらに、２番目以降のコラムパルスのパルス幅を短くすることで、１回の読み出し動作に対応するサイクル時間を短縮できる。
【００１９】
請求項１０の半導体メモリでは、複数のメモリブロックは、ビット線、コラムスイッチ、データバス線、およびコラム選択線をそれぞれ有している。第３モード設定回路は、低電力モードまたは高速モードを設定する。アドレス変換回路は、内部アドレスを、第３モード設定回路の設定値に応じて第２内部アドレスに変換する。低電力モード中にアドレス変換回路が出力する第２内部アドレスにより選択されるメモリブロックの数は、高速モード中に選択されるメモリブロックの数に比べ少ない。第３モード設定回路に設定される動作モードに応じて、１種類の半導体メモリを、消費電力の低い製品、または動作速度の速い製品にできる。したがって、半導体メモリの開発コストおよび製造コストを削減できる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体メモリの第１の実施形態を示している。図中、太線で示した信号線は、複数ビットで構成されている。図の左側の二重丸は、外部端子を示している。末尾に”Ｚ”が付いている信号は、正論理を示し、先頭に”／”の付いている信号は、負論理を示している。
この実施形態は、請求項１〜請求項８に対応している。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＦＣＲＡＭ（Ｆａｓｔ　Ｃｙｃｌｅ　ＲＡＭ）として形成されている。
【００２１】
ＦＣＲＡＭは、コマンドデコーダ１０、モード設定回路１２、プログラム回路１４、アドレス入力回路１６、データ入出力回路１８、アドレスカウンタ２０、コラムカウンタ２２、間隔調整回路２４、パルス生成回路２６、ワードリセット制御回路２８、ワード制御回路３０、プリチャージ制御回路３２、センスアンプ制御回路３４、およびメモリコア３６を有している。
【００２２】
コマンドデコーダ１０は、ＦＣＲＡＭを動作させるために制御端子に供給される制御信号ＣＮＴ（コマンド信号）をデコードし、デコード結果に応じて、アクティブ信号ＡＣＴＺおよび読み出し制御信号ＲＤＺ等を出力する。アクティブ信号ＡＣＴＺは、読み出し動作を実行するための制御信号（読み出しコマンド）が供給されたとき、書き込み動作を実行するときの制御信号（書き込みコマンド）が供給されたとき、およびリフレッシュ動作を実行するための制御信号（リフレッシュコマンド）が供給されたときに生成される。読み出し制御信号ＲＤＺは、読み出しコマンドが供給されたときに生成される。書き込み制御信号ＷＲＺは、書き込みコマンドが供給されたときに生成される。
【００２３】
モード設定回路１２は、ＦＣＲＡＭの動作モードを設定する。モード設定回路１２により第１モードおよび第２モードが設定される。第１モードでは、読み出しコマンドおよび書き込みコマンドに応答してパルス生成回路２６から出力されるコラムパルスＣＬＰＺの回数が設定される。第２モードでは、コラムパルスＣＬＰＺの生成周期（パルス幅およびパルス間隔）が設定される。すなわち、モード設定回路１２は、コラムパルスＣＬＰＺの回数を設定する第１モード設定回路、およびコラムパルスＣＬＰＺの生成周期を設定する第２モード設定回路として動作する。
【００２４】
コラムパルスＣＬＰＺの生成回数は、ＦＣＲＡＭの電源投入後、モード設定コマンドを示す制御信号ＣＮＴとともにアドレス端子を介して供給されるアドレス信号ＡＤ（第１設定信号）の値に応じて設定される。同様に、コラムパルスＣＬＰＺのパルス幅およびパルス間隔は、ＦＣＲＡＭの電源投入後、モード設定コマンドを示す制御信号ＣＮＴとともにアドレス端子を介して供給されるアドレス信号ＡＤ（第２設定信号）の値に応じて設定される。また、第１モードおよび第２モードは、ＦＣＲＡＭの電源投入時にプログラム回路１４から出力されるヒューズ信号ＦＵＳ１−２の論理レベルに応じて初期化される。
【００２５】
モード設定回路１２は、設定された動作モードに対応するモード信号ＭＤ（ＭＤ１１−１２、ＭＤ２１−２６）を出力する。具体的には、モード設定回路１２は、設定された第１モードに応じて、第１モード信号ＭＤ１１−１２のいずれかを高レベルに変化し、設定された第２モードに応じて、第２モード信号ＭＤ２１−２３のいずれか、および第２モード信号ＭＤ２４−２６のいずれかを高レベルに変化する。第１モード信号ＭＤ１１−１２により、コラムパルスＣＬＰＺの出力回数が調整される。第２モード信号ＭＤ２１−２３、ＭＤ２４−２６により、コラムパルスＣＬＰＺのパルス間隔およびパルス幅がそれぞれ調整される。
【００２６】
プログラム回路１４は、上述したように、モード設定回路１２の初期状態を決めるためのヒューズ信号ＦＵＳ１−２をモード設定回路１２に出力する。プログラム回路１４は、コラムパルスＣＬＰＺの回数の初期値を示す第１ヒューズＦＳ１、およびコラムパルスＣＬＰＺの生成周期を示す複数の第２ヒューズＦＳ２を有している。そして、プログラム回路１４は、第１ヒューズＦＳ１のプログラム状態に応じてヒューズ信号ＦＵＳ１（第１内部設定信号）を出力し、第２ヒューズＦＳ２のプログラム状態に応じてヒューズ信号ＦＵＳ２（第２内部設定信号）を出力する。
【００２７】
すなわち、プログラム回路１４は、コラムパルスＣＬＰＺの回数の初期値を示すヒューズ信号（第１内部設定信号）ＦＵＳ１を出力する第１プログラム回路、およびコラムパルスＣＬＰＺの生成周期（パルス幅およびパルス間隔）の初期値を示すヒューズ信号（第２内部設定信号）ＦＵＳ２を出力する第２プログラム回路として動作する。
アドレス入力回路１６は、アドレス端子を介してアドレス信号ＡＤを受信し、受信したアドレス信号ＡＤをロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する。このＦＣＲＡＭでは、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤは、同時にアドレス端子に供給される（アドレス非マルチプレクス）。
【００２８】
データ入出力回路１８は、読み出し動作時にメモリコア３２から読み出され、コモンデータバス線ＣＤＢ上に伝達された読み出しデータ（ＣＤＢ上では並列データ）を直列データに変換し、データ端子ＤＱに順次出力する。また、データ入出力回路２０は、書き込み動作時にデータ端子ＤＱを介して順次供給される直列の書き込みデータを並列データに変換し、コモンデータバスＣＤＢを介してメモリコア３２に出力する。データ端子ＤＱは、８ビット（ＤＱ０−７）で構成されている。なお、以下では、１ビットのデータ信号ＤＱに対応する回路および動作について説明する。実際の回路は、８ビットのデータ信号ＤＱに対応して形成されている。
【００２９】
アドレスカウンタ２０は、コラムアドレス信号ＣＡＤの下位ビット（下位コラムアドレス信号ＣＡＤ）を内部コラムアドレス信号ＣＡＤ２として出力する。また、アドレスカウンタ２０は、内部読み出し制御信号ＩＲＤＺに同期して、下位コラムアドレス信号ＣＡＤを１ずつ増加させ、増加させた信号を内部コラムアドレス信号ＣＡＤ２として順次出力する。例えば、下位コラムアドレス信号ＣＡＤは、２ビットで構成される。
【００３０】
読み出しコマンドに対応して２進数で”００”の下位コラムアドレス信号ＣＡＤが供給されたとき、内部コラムアドレス信号ＣＡＤ２として、２進数の”００”、”０１”、”１０”、”１１”が順次出力される。また、読み出しコマンドに対応して２進数で”１０”の下位コラムアドレス信号ＣＡＤが供給されたとき、内部コラムアドレス信号ＣＡＤ２として、２進数の”１０”、”１１”、”００”、”０１”が順次出力される。すなわち、アドレスカウンタ２０は、２進カウンタの機能を有している。
【００３１】
コラムカウンタ２２は、読み出し制御信号ＲＤＺおよびモード信号ＭＤ（第１モード信号ＭＤ１１−１２）を受け、モード信号ＭＤが示す回数のコラムパルスＣＬＰＺが出力されるまでコラムイネーブル信号ＣＬＥＮを出力する。すなわち、コラムカウンタ２２は、パルス生成回路２６が出力するコラムパルスＣＬＰＺの回数を制御する回数制御回路として動作する。
【００３２】
間隔調整回路２４は、コラムイネーブル信号ＣＬＥＮの活性化期間（高レベル期間）に動作し、コラムパルスＣＬＰＺの立ち下がりエッジに同期して内部読み出し信号ＩＲＤＺを出力する。コラムパルスＣＬＰＺの立ち下がりエッジから内部読み出し信号ＩＲＤＺの立ち上がりエッジまでの間隔（＝コラムパルスＣＬＰＺのパルス間隔）は、モード信号ＭＤ（第２モード信号ＭＤ２１−２３）に応じて調整される。
【００３３】
パルス生成回路２６は、コラムイネーブル信号ＣＬＥＮの活性化期間に動作し、読み出し信号ＩＲＤＺおよび内部読み出し信号ＩＲＤＺに同期してコラムパルスＣＬＰＺを生成する。コラムパルスＣＬＰＺのパルス幅は、モード信号ＭＤ（第２モード信号ＭＤ２４−２６）に応じて調整される。すなわち、パルス生成回路２６は、コラムパルスＣＬＰＺのパルス幅を調整する幅調整回路として動作する。
【００３４】
コラムパルスＣＬＰＺのパルス間隔およびパルス幅を調整することにより、コラムパルスＣＬＰＺの生成周期が調整できる。すなわち、コラムパルスＣＬＰＺの生成周期を調整する周期調整回路が、間隔調整回路２４およびパルス生成回路２６により構成されている。
ワードリセット制御回路２８は、読み出しコマンドおよび書き込みコマンドに応答して生成されるコラムパルスＣＬＰＺのうち最後のコラムパルスＣＬＰＺに同期して終了信号ＥＮＤＺ（パルス信号）を出力する。
【００３５】
ワード制御回路３０は、アクティブ信号ＡＣＴＺに応答してワードパルスＷＬＰＺを立ち上げ、終了信号ＥＮＤＺに応答してワードパルスＷＬＰＺを立ち下げる。ワードパルスＷＬＰＺは、後述するワード線ＷＬの選択期間を決めるタイミング信号である。ワード線ＷＬは、ワードパルスＷＬＰＺの高レベル期間に同期して活性化（選択）される。すなわち、ワード制御回路３０は、読み出しコマンドおよび書き込みコマンドに応答して生成されるコラムパルスＣＬＰＺのうち、最後のコラムパルスＣＬＰＺに応答して、選択されているワード線ＷＬを非選択にする。
【００３６】
プリチャージ制御回路３２は、ワードパルスＷＬＰＺの立ち下がりエッジに同期してプリチャージ信号ＰＲＥＺを高レベルに変化する。プリチャージ信号ＰＲＥＺの高レベルへの変化により、ビット線ＢＬ、／ＢＬは、プリチャージ電圧にプリチャージされる。
センスアンプ制御回路３４は、ワードパルスＷＬＰＺの活性化に同期してセンスアンプ活性化信号ＰＳＡ、ＮＳＡを活性化する。
【００３７】
メモリコア３６は、ワードデコーダ部ＷＤＥＣ、センスアンプ部ＳＡ、プリチャージ部ＰＲＥ、メモリセルアレイＡＲＹ、コラムデコーダ部ＣＤＥＣ、アンプ部ＡＭＰ、およびラッチ部ＬＴＣＨを有している。
ワードデコーダ部ＷＤＥＣは、ロウアドレス信号ＲＡＤに応じて動作する複数のワードデコーダを有している。メモリセルＭＣのアクセス時にロウアドレス信号ＲＡＤにより活性化されるワードデコーダは、ワードパルスＷＬＰＺに同期してワード線ＷＬを選択する。
【００３８】
センスアンプ部ＳＡは、センスアンプ活性化信号ＰＳＡ、ＮＳＡに応じて動作し、ビット線ＢＬ、／ＢＬの電圧差を増幅する複数のセンスアンプを有している。また、センスアンプ部ＳＡは、コラムアドレス信号ＣＡＤ、ＣＡＤ２に応じて選択されたコラム選択線に応じて動作する複数のコラムスイッチＣＳＷ（後述する図７で説明）を有している。コラムスイッチＣＳＷは、コラムパルスＣＬＰＺに同期してオンする。
【００３９】
プリチャージ部ＰＲＥは、プリチャージ信号ＰＲＥＺに応じて動作する複数のプリチャージ回路を有している。各プリチャージ回路の駆動能力は、第２モード信号ＭＤ２１−２６に応じて調整され、コラムパルスＣＬＰＺの生成周期が短いときに高くなり、生成周期が長いときに低くなる。
メモリセルアレイＡＲＹは、マトリックス状に配置された複数の揮発性のメモリセルＭＣと、メモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線ＢＬ、／ＢＬとを有している。メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬ（または／ＢＬ）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。各ビット線ＢＬ、／ＢＬ対は、センスアンプおよびプリチャージ回路に接続されている。
【００４０】
コラムデコーダ部ＣＤＥＣは、コラムアドレス信号ＣＡＤ、ＣＡＤ２に応じて動作する複数のコラムデコーダを有している。コラムデコーダは、メモリセルＭＣのアクセス時に、コラムアドレス信号ＣＡＤ、ＣＡＤ２（内部アドレス）にそれぞれ対応するコラム選択線ＣＬ（後述する図６で説明）をコラムパルスＣＬＰＺに同期して順次選択する。
【００４１】
アンプ部ＡＭＰは、複数のリードアンプおよび複数のライトアンプを有している。リードアンプは、読み出し動作時にメモリセルアレイＡＲＹから出力される直列の読み出しデータを、アンプイネーブル信号ＡＭＰＥＮに同期してそれぞれ増幅する。アンプイネーブル信号ＡＭＰＥＮは、コラムパルスＣＬＰＺに同期して生成される。リードアンプの増幅能力は、第２モード信号ＭＤ２１−２６に応じて調整され、コラムパルスＣＬＰＺの生成周期が短いときに高くなり、生成周期が長いときに低くなる。ライトアンプは、書き込み動作時にデータ端子ＤＱから順次供給される書き込みデータをそれぞれ増幅する。
【００４２】
ラッチ部ＬＴＣＨは、コモンデータバス線ＣＤＢに接続されている。ラッチ部ＬＴＣＨは、アンプ部ＡＭＰのリードアンプから出力される直列の読み出しデータを、コラムアドレス信号ＣＡＤ２に応じてそれぞれラッチする。ラッチされたデータは、コラムアドレス信号ＣＡＤに応じて並列データとしてコモンデータバス線ＣＤＢに出力される。
【００４３】
図２は、図１に示した間隔調整回路２４の詳細を示している。
間隔調整回路２４は、論理回路２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅを有している。論理回路２４ａは、コラムパルスＣＬＰＺの立ち下がりエッジに同期してパルスＰＬＳを生成する。論理回路２４ｂは、第２モード信号ＭＤ２１が高レベルのときに活性化され、コラムパルスＣＬＰＺを時間Ｔ１だけ遅らせた信号を出力する。論理回路２４ｃは、モード信号ＭＤ２２が高レベルのときに活性化され、コラムパルスＣＬＰＺを時間Ｔ２だけ遅らせた信号を出力する。論理回路２４ｄは、モード信号ＭＤ２３が高レベルのときに活性化され、コラムパルスＣＬＰＺを時間Ｔ３だけ遅らせた信号を出力する。時間Ｔ１、Ｔ２、Ｔ３は、論理回路２４ｂ、２４ｃ、２４ｄのインバータの数に対応して設定される。
【００４４】
論理回路２４ｅは、論理回路２４ｂ〜２４ｄの出力をＯＲ演算する負論理のＯＲ回路と、コラムイネーブル信号ＣＬＥＮが高レベルのときに活性化され、ＯＲ回路の出力を内部読み出し制御信号ＩＲＤＺとして出力するＡＮＤ回路とを有している。
図３は、図２に示した間隔調整回路２４の動作を示している。
図１に示したモード設定回路１２が高レベルの第２モード信号ＭＤ２１および低レベルの第２モード信号ＭＤ２２、２３を出力するとき、コラムパルスＣＬＰＺと内部読み出し制御信号ＩＲＤＺの間隔は、時間Ｔ１になる。同様に、第２モード信号ＭＤ２２が高レベル、第２モード信号ＭＤ２１、２３が低レベルのとき、コラムパルスＣＬＰＺと内部読み出し制御信号ＩＲＤＺの間隔は、時間Ｔ１より短い時間Ｔ２になる。第２モード信号ＭＤ２３が高レベル、第２モード信号ＭＤ２１、２２が低レベルのとき、コラムパルスＣＬＰＺと内部読み出し制御信号ＩＲＤＺの間隔は、時間Ｔ２より短い時間Ｔ３になる。
【００４５】
パルス生成回路２６は、内部読み出し制御信号ＩＲＤＺに同期してコラムパルスＣＬＰＺを生成する。このため、第２モード信号ＭＤ２１−２３により、コラムパルスＣＬＰＺのパルス間隔が調整される。
図４は、図１に示したパルス生成回路２６の詳細を示している。
パルス生成回路２６は、論理回路２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ、２６ｆを有している。論理回路２６ａは、モード信号ＭＤ２４が高レベルのときに活性化され、コラムパルスＣＬＰ０Ｚを時間Ｔ４だけ遅らせた信号を出力する。論理回路２６ｂは、モード信号ＭＤ２５が高レベルのときに活性化され、コラムパルスＣＬＰ０Ｚを時間Ｔ５だけ遅らせた信号を出力する。論理回路２６ｃは、モード信号ＭＤ２６が高レベルのときに活性化され、コラムパルスＣＬＰ０Ｚを時間Ｔ６だけ遅らせた信号を出力する。時間Ｔ４、Ｔ５、Ｔ６は、論理回路２６ａ、２６ｂ、２６ｃのインバータの数に対応して設定される。
【００４６】
論理回路２６ｄは、論理回路２６ａ、２６ｂ、２６ｃの出力が低レベルから高レベルに変化したときに、コラムリセット信号ＣＬＲＥＳを高レベルから低レベルに変化する。論理回路２６ｅは、ＲＳフリップフロップを有している。ＲＳフリップフロップは、読み出し制御信号ＲＤＺまたは内部読み出し制御信号ＩＲＤＺの立ち上がりエッジに同期してセットされ、コラムパルスＣＬＰ０Ｚを高レベルに変化し、コラムリセット信号ＣＬＲＥＳの立ち下がりエッジに同期してリセットされ、コラムパルスＣＬＰ０Ｚを低レベルに変化する。論理回路２６ｆは、コラムイネーブル信号ＣＬＥＮが高レベルのときに活性化され、コラムパルスＣＬＰ０ＺをコラムパルスＣＬＰＺとして出力する。
【００４７】
図５は、図４に示したパルス生成回路２６の動作を示している。
図１に示したモード設定回路１２が高レベルのモード信号ＭＤ２４および低レベルのモード信号ＭＤ２５、２６を出力するとき、コラムパルスＣＬＰＺのパルス幅は、時間Ｔ４になる。同様に、モード信号ＭＤ２５が高レベル、モード信号ＭＤ２４、２６が低レベルのとき、コラムパルスＣＬＰＺのパルス幅は、時間Ｔ４より短い時間Ｔ５になる。モード信号ＭＤ２６が高レベル、モード信号ＭＤ２４、２５が低レベルのとき、コラムパルスＣＬＰＺのパルス幅は、時間Ｔ５より短い時間Ｔ６になる。すなわち、モード信号ＭＤ２４−２６により、コラムパルスＣＬＰＺのパルス幅が調整される。
【００４８】
図６は、図１に示したメモリコア３６の要部の概要を示している。
メモリコア３６は、４つのメモリブロックＢＬＫ（ＢＬＫ１−ＢＬＫ４）を有している。メモリブロックＢＬＫ１は、コラムデコーダ部ＣＤＥＣ１、プリチャージ部ＰＲＥ１、センスアンプ部ＳＡ１、メモリセルアレイＡＲＹ１、アンプ部ＡＭＰ１、およびラッチ部ＬＴＣＨ１を有している。同様に、メモリブロックＢＬＫ２−ＢＬＫ４は、コラムデコーダ部ＣＤＥＣ２−ＣＤＥＣ４、プリチャージ部ＰＲＥ２−ＰＲＥ４、センスアンプ部ＳＡ２−ＳＡ４、メモリセルアレイＡＲＹ２−ＡＲＹ４、アンプ部ＡＭＰ２−ＡＭＰ４、およびラッチ部ＬＴＣＨ２−ＬＴＣＨ４をそれぞれ有している。換言すれば、図１に示したコラムデコーダ部ＣＤＥＣ、プリチャージ部ＰＲＥ、センスアンプ部ＳＡ、メモリセルアレイＡＲＹ、アンプ部ＡＭＰ、およびラッチ部ＬＴＣＨは、それぞれ４つのブロックで構成されている。
【００４９】
メモリブロックＢＬＫ１−ＢＬＫ４は、ロウアドレス信号ＲＡＤの上位２ビットにより識別される。メモリブロックＢＬＫ１−ＢＬＫ４の構造は、互いに同じである。
各メモリブロックＢＬＫ１−ＢＬＫ４は、ビット線対ＢＬ、／ＢＬにそれぞれ接続された複数のコラムスイッチＣＳＷ、コラムスイッチＣＳＷを制御するコラム選択線ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４、．．．、コラムスイッチＣＳＷを介してビット線対ＢＬ、／ＢＬに接続されるローカルデータバス線ＬＤＢ、およびローカルデータバス線ＬＤＢに接続されたグローバルデータバス線ＧＤＢを有している。
【００５０】
図７は、図６に示したメモリブロックＢＬＫの要部の詳細を示している。
メモリブロックＢＬＫには、相補のビット線対ＢＬ、／ＢＬ毎にセンスアンプおよびプリチャージ回路が形成されている。同じワード線ＷＬ（例えばＷＬ０）には、ビット線ＢＬ、／ＢＬにそれぞれ接続されたメモリセルＭＣの一方が接続されている。
センスアンプは、入力と出力とが互いに接続された２つのＣＭＯＳインバータからなるラッチと、ＣＭＯＳインバータのｐＭＯＳトランジスタのソースをセンスアンプ活性化信号ＰＳＡに応じて電源線に接続するｐＭＯＳトランジスタと、ＣＭＯＳトランジスタのｎＭＯＳトランジスタのソースをセンスアンプ活性化信号ＮＳＡに応じて接地線に接続するｎＭＯＳトランジスタとを有している。
【００５１】
各コラムスイッチＣＳＷは、直列に接続された２つのｎＭＯＳトランジスタからなるスイッチ３８ａ、３８ｂ、３８ｃ、３８ｄを有している。
スイッチ３８ａは、ビット線ＢＬを読み出しローカルデータバス線／ＲＬＤＢに接続する。スイッチ３８ｂは、ビット線／ＢＬを読み出しローカルデータバス線ＲＬＤＢに接続する。スイッチ３８ｃは、ビット線ＢＬを書き込みローカルデータバスＷＬＤＢに接続する。スイッチ３８ｄは、ビット線／ＢＬを書き込みローカルデータバス／ＷＬＤＢに接続する。
【００５２】
スイッチ３８ａのｎＭＯＳトランジスタの一方は、ソースを読み出し制御信号ＲＣＬＸの信号線に接続し、ゲートをコラム選択線ＣＬ（ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４、．．．のいずれか）に接続している。スイッチ３８ａのｎＭＯＳトランジスタの他方は、ゲートをビット線ＢＬに接続し、ドレインを読み出しローカルデータバス線／ＲＬＤＢに接続している。同様に、スイッチ３８ｂのｎＭＯＳトランジスタの一方は、ソースを読み出し制御信号ＲＣＬＸの信号線に接続し、ゲートをコラム選択線ＣＬ（ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４、．．．のいずれか）に接続している。スイッチ３８ｂのｎＭＯＳトランジスタの他方は、ゲートをビット線／ＢＬに接続し、ドレインを読み出しローカルデータバス線ＲＬＤＢに接続している。読み出し制御信号ＲＣＬＸは、読み出し動作時にロウアドレス信号ＲＡＤまたはコラムアドレス信号ＣＡＤに応じて活性化される。
【００５３】
ビット線ＢＬ（または／ＢＬ）をトランジスタのゲートに接続する方式を、ダイレクトセンス方式と称している。ダイレクトセンス方式のコラムスイッチＣＳＷは、ビット線ＢＬ（または／ＢＬ）の電圧を増幅する機能を有している。ダイレクトセンス方式のコラムスイッチＣＳＷでは、読み出し動作時にビット線とデータバス線が直接接続されないため、読み出しローカルデータバス線ＲＬＤＢ、／ＲＬＤＢの電圧変化によりビット線ＢＬ、／ＢＬの電圧が変動することが防止される。すなわち、複数のコラムパルスＣＬＰＺを連続して生成し、コラムスイッチＣＳＷを連続してオンさせても、メモリセルＭＣへのデータのリストア時間が延びることはなく、読み出しサイクル時間が増加することを防止できる。
【００５４】
スイッチ３８ｃのｎＭＯＳトランジスタの一方は、ソースをビット線／ＢＬに接続し、ゲートをコラム選択線ＣＬ（ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４、．．．のいずれか）に接続している。スイッチ３８ｃのｎＭＯＳトランジスタの他方は、ゲートを書き込み制御信号ＷＣＬＺに接続し、ドレインを書き込みローカルデータバス線ＷＬＤＢに接続している。同様に、スイッチ３８ｄのｎＭＯＳトランジスタの一方は、ソースをビット線／ＢＬに接続し、ゲートをコラム選択線ＣＬ（ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４、．．．のいずれか）に接続している。スイッチ３８ｄのｎＭＯＳトランジスタの他方は、ゲートを書き込み制御信号ＷＣＬＺに接続し、ドレインをローカルデータバス線／ＷＬＤＢに接続している。き込み制御信号ＷＣＬＺは、書き込み動作時にコラムアドレス信号ＣＡＤに応じて活性化される。
【００５５】
図８は、図７に示したプリチャージ回路の詳細を示している。
プリチャージ回路は、デコード回路４０ａ、第１プリチャージ回路４０ｂ、第２プリチャージ回路４０ｃ、および第３プリチャージ回路４０ｄを有している。デコード回路４０ａは、第２モード信号ＭＤ２１−２６を受け、第１〜第３プリチャージ信号ＰＲＥ１−ＰＲＥ３のいずれかを高レベルに変化する。デコード回路４０ａは、第２モード信号ＭＤ２１−２６の論理レベルに基づいてコラムパルスＣＬＰＺの生成周期が長いと判断したときに、第１プリチャージ信号ＰＲＥ１を高レベルに変化する。デコード回路４０ａは、第２モード信号ＭＤ２１−２６の論理レベルに基づいてコラムパルスＣＬＰＺの生成周期が標準と判断したときに、第２プリチャージ信号ＰＲＥ２を高レベルに変化する。デコード回路４０ａは、第２モード信号ＭＤ２１−２６の論理レベルに基づいてコラムパルスＣＬＰＺの生成周期が短いと判断したときに、第３プリチャージ信号ＰＲＥ３を高レベルに変化する。
【００５６】
各第１〜第３プリチャージ回路４０ｂ、４０ｃ、４０ｄは、ビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲにそれぞれ接続するｎＭＯＳトランジスタと、ビット線ＢＬ、／ＢＬをイコライズするｎＭＯＳトランジスタとを有している。第１〜第３プリチャージ回路４０ｂ、４０ｃ、４０ｄにおけるｎＭＯＳトランジスタのゲート幅の比は、１：５：２５に設定されている。ｎＭＯＳトランジスタに示した数値は、ゲート幅の比を示している。第１〜第３プリチャージ回路４０ｂ、４０ｃ、４０ｄにおけるｎＭＯＳトランジスタのチャネル長は、互いに同じである。
【００５７】
第１プリチャージ回路４０ｂは、第１プリチャージ信号ＰＲＥ１が高レベルのときに、プリチャージ信号ＰＲＥＺに同期してビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲに接続する。第２プリチャージ回路４０ｃは、第２プリチャージ信号ＰＲＥ２が高レベルのときに、プリチャージ信号ＰＲＥＺに同期してビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲに接続する。第３プリチャージ回路４０ｄは、第３プリチャージ信号ＰＲＥ３が高レベルのときに、プリチャージ信号ＰＲＥＺに同期してビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲに接続する。すなわち、プリチャージ動作は、コラムパルスＣＬＰＺの生成周期が短いほど高速に実行される。
【００５８】
図９は、図６に示したアンプ部ＡＭＰにおけるリードアンプの詳細を示している。
リードアンプは、リセット回路４２ａ、アンプ回路４２ｂ、デコード回路４２ｃ、および第１〜第３ソース回路４２ｄ、４２ｅ、４２ｆを有している。リセット回路４２ａは、リセット信号ＲＳＴの高レベル時にグローバルビット線ＧＤＢ、／ＧＤＢをリセット電圧線ＶＴに接続するｎＭＯＳトランジスタと、リセット信号ＲＳＴの高レベル時にグローバルビット線ＧＤＢ、／ＧＤＢをイコライズするｎＭＯＳトランジスタとを有している。アンプ回路４２ｂは、ゲートがグローバルビット線ＧＤＢ、／ＧＤＢにそれぞれ接続され、ドレインが負荷抵抗を介して電源線にそれぞれ接続され、ソースがソース回路４２ｄ、４２ｅ、４２ｆに接続された一対のｎＭＯＳトランジスタを有している。ｎＭＯＳトランジスタの出力（ドレイン）は、ラッチ部ＬＴＣＨに接続されている。
【００５９】
デコード回路４２ｃは、第２モード信号ＭＤ２１−２６を受け、第１〜第３駆動信号ＤＲＶ１−ＤＲＶ３のいずれかを高レベルに変化する。デコード回路４２ｃは、第２モード信号ＭＤ２１−２６の論理レベルに基づいてコラムパルスＣＬＰＺの生成周期が長いと判断したときに、第１駆動信号ＤＲＶ１を高レベルに変化する。デコード回路４２ｃは、第２モード信号ＭＤ２１−２６の論理レベルに基づいてコラムパルスＣＬＰＺの生成周期が標準と判断したときに、第２駆動信号ＤＲＶ２を高レベルに変化する。デコード回路４２ｃは、第２モード信号ＭＤ２１−２６の論理レベルに基づいてコラムパルスＣＬＰＺの生成周期が短いと判断したときに、第３駆動信号ＤＲＶ３を高レベルに変化する。
【００６０】
各第１〜第３ソース回路４２ｄ、４２ｅ、４２ｆは、アンプ回路４２ｂのｎＭＯＳトランジスタのソースを接地線に接続するｎＭＯＳトランジスタを有している。第１〜第３ソース回路４２ｄ、４２ｅ、４２ｆにおけるｎＭＯＳトランジスタのゲート幅の比は、１：５：２５に設定されている。ｎＭＯＳトランジスタに示した数値は、ゲート幅の比を示している。第１〜第３ソース回路４２ｄ、４２ｅ、４２ｆにおけるｎＭＯＳトランジスタのチャネル長は互いに同じである。
【００６１】
第１ソース回路４２ｄは、第１駆動信号ＤＲＶ１が高レベルのときに、アンプイネーブル信号ＡＭＰＥＮに同期してアンプ回路４２ｂを接地線に接続する。第２ソース回路４２ｅは、第２駆動信号ＤＲＶ２が高レベルのときに、アンプイネーブル信号ＡＭＰＥＮに同期してアンプ回路４２ｂを接地線に接続する。第３ソース回路４２ｆは、第３駆動信号ＤＲＶ３が高レベルのときに、アンプイネーブル信号ＡＭＰＥＮに同期してアンプ回路４２ｂを接地線に接続する。すなわち、アンプ回路４２ｂの増幅動作は、コラムパルスＣＬＰＺの生成周期が短いほど高速に実行される。
【００６２】
なお、特に図示していないが、ライトアンプもリードアンプと同様に、第２モード信号ＭＤ２１−２６に応じて所定の駆動信号を出力するデコード回路と、駆動信号に応じて増幅能力が変化するアンプ回路とを有している。すなわち、ライトアンプの増幅動作は、コラムパルスＣＬＰＺの生成周期が短いほど高速に実行される。
図１０は、図１に示したラッチ部ＬＴＣＨの詳細を示している。
【００６３】
ラッチ部ＬＴＣＨは、図９に示したアンプ部ＡＭＰのアンプ回路４２ｂに対応して、スイッチ回路４３ａ、ラッチ回路４３ｂ、スイッチ回路４３ｃ、およびバッファ回路４３ｄをそれぞれ有している。
スイッチ回路４３ａは、コラムアドレス信号ＣＡＤ２に応じて順次オンし、グローバルデータバス線ＧＤＢ２（または／ＧＤＢ２）を、ラッチ回路４３ｂに接続する４つのＣＭＯＳ伝達ゲートを有している。ラッチ回路４３ｂは、２つのインバータの入力と出力とを接続して構成され、スイッチ回路４３ａを介して伝達されるデータをそれぞれラッチする４つのラッチを有している。スイッチ回路４３ｃは、コラムアドレス信号ＣＡＤ（下位ビット）に応じて順次オンし、ラッチ回路４３ｂのラッチの出力を、バッファ回路に順次接続する４つのＣＭＯＳ伝達ゲートを有している。
【００６４】
バッファ回路４３ｄは、スイッチ回路４３ｃから出力されるデータを、コラムアドレス信号ＣＡＤ（上位ビット）に応じて出力するために、電源線と接地線との間に直列に接続されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを有している。
図１１は、第１の実施形態の読み出し動作の一例を示している。
この例では、モード設定回路１２には、第１モード（コラムパルスＣＬＰＺの回数）として”４”が設定され、第２モード（コラムパルスＣＬＰＺのパルス幅およびパルス間隔）として”長い”、”長い”が設定されている。このため、モード設定回路１２は、高レベルの第１モード信号ＭＤ１１および高レベルの第２モード信号ＭＤ２４、ＭＤ２１を出力する。この状態は、ＦＣＲＡＭに電源が投入されたときに、モード設定回路１２が、プログラム回路１４のヒューズＦＳ１−２の情報に基づいて初期設定された状態である。このように、ヒューズＦＳ１−２のプログラム状態に応じて、ＦＣＲＡＭの初期モードを自在に設定できる。
【００６５】
まず、ＦＣＲＡＭは、読み出しコマンドＲＤおよび読み出しアドレスＡＤ１を受信する。読み出しアドレスＡＤ１は、連続して読み出される４ビットデータの先頭アドレスを示している。図１に示したコマンドデコーダ１０は、読み出しコマンドＲＤに応答してアクティブ信号ＡＣＴＺおよび読み出し制御信号ＲＤＺを出力する（図１１（ａ））。ワード制御回路３０は、アクティブ信号ＡＣＴＺに応答してワードパルスＷＬＰＺを高レベルに変化する（図１１（ｂ））。ワードパルスＷＬＰＺに応答して読み出しアドレスＡＤ１に対応するワード線ＷＬが選択され、ワード線ＷＬに接続された複数のメモリセルＭＣから読み出しデータが出力される（後述する図１２で説明）。
【００６６】
コラムカウンタ２２は、読み出し制御信号ＲＤＺに応答してコラムイネーブル信号ＣＬＥＮを高レベルに変化する（図１１（ｃ））。パルス生成回路２６は、読み出し制御信号ＲＤＺに応答して最初のコラムパルスＣＬＰＺを出力する（図１１（ｄ））。パルス生成回路２６は、高レベルの第２モード信号ＭＤ２４に応じて、パルス幅の長いコラムパルスＣＬＰＺ（図５に示したＴ４）を生成する。
【００６７】
コラムパルスＣＬＰＺに応答して読み出しアドレスＡＤ１に対応するコラム選択線ＣＬが選択され、読み出しデータがローカルデータバス線ＲＬＤＢおよびグローバルデータバス線ＧＤＢを介してグローバルデータバス線ＧＤＢ２、／ＧＤＢ２に出力される（図１１（ｅ））。この際、図９に示したリードアンプは、第１駆動信号ＤＲＶ１に応じてソース回路４２ｄをオンする。このため、アンプ回路４２ｂからグローバルデータバス線ＧＤＢ２、／ＧＤＢ２に出力される読み出しデータの出力時間は、ソース回路４２ｅ、４２ｆがそれぞれオンしたときよりも長いＴＤ１になる。この結果、リードアンプの増幅時間は、ソース回路４２ｅ、４２ｆがそれぞれオンしたときに比べ長くなる。
【００６８】
リードアンプの消費電力は、ソース回路４２ｅ、４２ｆがそれぞれオンしたときに比べ小さくなる。このように、ＦＣＲＡＭの消費電力を小さくしたいときに、コラムパルスＣＬＰＺの生成周期を長くし、リードアンプの消費電力を小さくするために第２モード信号ＭＤ２１、ＭＤ２４が選択される。なお、この実施形態では、グローバルデータバス線ＧＤＢ２、／ＧＤＢ２のリセット時間ＴＲは、サイクル時間に影響しないため、動作モードによらず一定にされている。
【００６９】
間隔調整回路２４は、コラムパルスＣＬＰＺの立ち下がりエッジに応答して内部読み出し制御信号ＩＲＤＺを出力する（図１１（ｆ））。間隔調整回路２４は、高レベルの第２モード信号ＭＤ２１に応じて、図２に示した論理回路２４ｂを活性化し、コラムパルスＣＬＰＺの立ち下がりエッジから内部読み出し制御信号ＩＲＤＺまでの間隔（図３に示したＴ１）を長くする。
【００７０】
パルス生成回路２６は、内部読み出し制御信号ＩＲＤＺに応答して２回目のコラムパルスＣＬＰＺを出力する（図１１（ｇ））。コラムパルスＣＬＰＺのパルス間隔は、高レベルの第２モード信号ＭＤ２１に応じて長くなる。したがって、コラムパルスＣＬＰＺの生成周期は、最も長くなる。この後、３回目および４回目のコラムパルスＣＬＰＺが出力される（図１１（ｈ、ｉ））。すなわち、ＦＣＲＡＭは、１回の読み出しコマンドＲＤに応答して、コラムパルスＣＬＰＺを外部信号の供給を受けることなく自動的に複数回生成する。
【００７１】
コラムカウンタ２２は、４回目のコラムパルスＣＬＰＺを受けて、コラムイネーブル信号ＣＬＥＮを低レベルに変化する（図１１（ｊ））。パルス生成回路２６は、低レベルのコラムイネーブル信号ＣＬＥＮにより非活性化され、コラムパルスＣＬＰＺの生成を停止する。
ワードリセット制御回路２８は、低レベルのコラムパルスＣＬＰＺおよび低レベルのコラムイネーブル信号ＣＬＥＮを受け、終了信号ＥＮＤＺを出力する（図１１（ｋ））。ワード制御回路３０は、終了信号ＥＮＤＺに応答してワードパルスＷＬＰＺを低レベルに変化する（図１１（ｌ））。そして、ワード線ＷＬが非選択にされ、１回の読み出しコマンドＲＤに対応する読み出し動作が完了する。最後のコラムパルスＣＬＰＺに応答してワード線ＷＬが非選択にされるため、ワード線ＷＬの選択期間を最適に設定できる。この結果、読み出しデータをメモリセルから確実に読み出しできるとともに、ビット線ＢＬ、／ＢＬに読み出されたデータをメモリセルＭＣに確実にリストアできる。
【００７２】
図１２は、図１１に示した読み出し動作におけるデータの出力を示している。ビット線ＢＬ１−４は、図６のメモリブロックＢＬＫ１におけるコラム選択線ＣＬ１−４に対応するビット線対ＢＬ、／ＢＬを示している。メモリセルＭＣに同じ論理のデータが保持されている場合、ビット線ＢＬ１−４の波形の変化は同じになるため、まとめて１つの波形で示している。
【００７３】
読み出しコマンドＲＤが供給されてワード線ＷＬが選択されると、ビット線ＢＬ１−４にデータが読み出される（図１２（ａ））。この後、センスアンプ活性化信号ＰＳＡ、ＮＳＡが変化してセンスアンプが活性化され、ビット線ＢＬ１−４上のデータが増幅されていく（図１２（ｂ））。次に、図１１に示したコラムパルスＣＬＰＺに同期してコラム選択線ＣＬ１−４が順次選択され、ビット線ＢＬ１−４上のデータは、ローカルデータバス線ＬＤＢに伝達される（図１２（ｃ、ｄ、ｅ、ｆ））。
【００７４】
ローカルデータバス線ＬＤＢに伝達されたデータは、アンプ部ＡＭＰで増幅され、コラムアドレス信号ＣＡＤ２に同期してラッチ部ＬＴＣＨに順次ラッチされる。ラッチ部ＬＴＣＨにラッチされたデータは、図１０で説明したように、ＦＣＲＡＭの外部から順次供給されるコラムアドレス信号ＣＡＤに応じて、コモンデータバス線ＣＤＢに出力され、データ端子ＤＱから出力される。すなわち、ページ動作が実行される。なお、図１２においては、コラム選択線ＣＬ２、ＣＬ３、ＣＬ４に対応してラッチ部ＬＴＣＨに供給されるコラムアドレス信号ＣＡＤは示していない。
【００７５】
終了信号ＥＮＤＺ（上述した図１１（ｋ））が出力され、ワード線ＷＬが非選択にされた後、プリチャージ信号ＰＲＥＺが出力され、ビット線ＢＬ１−４はプリチャージされる（図１２（ｇ））。この際、第２モード信号ＭＤ２１、ＭＤ２４が高レベルのとき、図８で説明したように、トランジスタサイズの最も小さい第１プリチャージ回路４０ｂが動作する。したがって、ビット線ＢＬ１−４がプリチャージされる時間ＴＰ１は、第２、第３プリチャージ回路４０ｃ、４０ｄが動作するときよりも長くなる。この結果、プリチャージ部ＰＲＥの消費電力は、第２、第３プリチャージ回路４０ｃ、４０ｄがそれぞれ動作するときに比べ小さくなり、ＦＣＲＡＭの消費電力は小さくなる。
【００７６】
なお、この実施形態では、ダイレクトセンス方式を採用しているため、図１２（ｃ、ｄ）に示したように、ビット線ＢＬ１−４のデータが十分に増幅されていない場合にも、データを確実に読み出すことができる。また、コラム選択線ＣＬ１−４が選択されたときに、ビット線ＢＬ１−４がローカルデータバス線ＬＤＢの影響を受けることはない。図中の括弧内は、ダイレクトセンス方式でないｎＭＯＳトランジスタのソース・ドレインにビット線とローカルデータバス線を接続したコラムスイッチを採用したときのビット線ＢＬ１−４の波形を示している。この場合、ビット線ＢＬ１−４の電圧は、コラム選択線ＣＬ１−４が選択されたときにローカルデータバス線ＬＤＢの影響を受けて変動する。このため、コラム選択線ＣＬ１−４は、ビット線ＢＬ１−４が十分に増幅された後に選択する必要があり、サイクル時間が増加してしまう。
【００７７】
図１３は、第１の実施形態の読み出し動作の別の一例を示している。図１１と同じ動作については説明を省略する。
この例では、モード設定回路１２には、第１モード（コラムパルスＣＬＰＺの回数）として”４”が設定され、第２モード（コラムパルスＣＬＰＺのパルス幅およびパルス間隔）として”短い”、”短い”が設定されている。このため、モード設定回路１２は、高レベルの第１モード信号ＭＤ１１および高レベルの第２モード信号ＭＤ２６、ＭＤ２３を出力する。この状態は、ＦＣＲＡＭに電源が投入された後、モード設定回路１２が、モード設定コマンドとともに供給されるアドレス信号ＡＤに応じて再設定された状態である。
【００７８】
この例では、パルス生成回路２６は、高レベルの第２モード信号ＭＤ２６に応じて、パルス幅の短いコラムパルスＣＬＰＺ（図５に示したＴ６）を生成する。間隔調整回路２４は、高レベルの第２モード信号ＭＤ２６に応じて、コラムパルスＣＬＰＺの立ち下がりエッジから内部読み出し制御信号ＩＲＤＺまでの間隔を短く設定する（図３に示したＴ３）。このため、コラムパルスＣＬＰＺのパルス間隔は、高レベルの第２モード信号ＭＤ２６に応じて、短くなる。したがって、コラムパルスＣＬＰＺの生成周期は、最も短くなる。
【００７９】
図９に示したリードアンプは、第３駆動信号ＤＲＶ３に応じてソース回路４２ｆをオンする。このため、アンプ回路４２ｂからグローバルデータバス線ＧＤＢ２、／ＧＤＢ２に出力される読み出しデータの出力時間ＴＤ３は、ソース回路４２ｄ、４２ｅがそれぞれオンしたときよりも短くなる。この結果、リードアンプの消費電力は大きくなるが、リードアンプの増幅時間を短くできる。このように、ＦＣＲＡＭのサイクル時間を短縮したいときに、コラムパルスＣＬＰＺの生成周期を短くし、リードアンプの増幅時間を短くするために第２モード信号ＭＤ２１、ＭＤ２４が選択される。
【００８０】
図１４は、図１３に示した読み出し動作におけるデータの出力を示している。図１２と同じ動作については説明を省略する。
この例では、コラムパルスＣＬＰＺの生成周期が短いため、コラム選択線ＣＬ１−３が選択周期は短くなる。読み出し動作後のプリチャージ動作は、図８で説明したように、トランジスタサイズの最も大きい第３プリチャージ回路４０ｄにより実行される。したがって、ビット線ＢＬ１−４がプリチャージされる時間ＴＰ３は、第１、第２プリチャージ回路４０ｂ、４０ｃが動作するときよりも短くなる。この結果、プリチャージ部ＰＲＥの消費電力は増えるが、プリチャージ動作を高速にできる。したがって、読み出し動作時のサイクル時間を短縮できる。
【００８１】
図１５は、第１の実施形態の読み出し動作の別の一例を示している。図１１と同じ動作については説明を省略する。
この例では、モード設定回路１２には、第１モード（コラムパルスＣＬＰＺの回数）として”２”が設定され、第２モード（コラムパルスＣＬＰＺのパルス幅およびパルス間隔）として”長い”、”長い”が設定されている。このため、モード設定回路１２は、高レベルの第１モード信号ＭＤ１２および高レベルの第２モード信号ＭＤ２４、ＭＤ２１を出力する。
【００８２】
図１に示したコラムカウンタ２２は、高レベルの第１モード信号ＭＤ１２を受け、２番目のコラムパルスＣＬＰＺの立ち上がりエッジに同期してコラムイネーブル信号ＣＬＥＮを低レベルに変化する（図１５（ａ））。このため、終了信号ＥＮＤＺは、コラムパルスＣＬＰＺが２回生成された後に出力され、終了信号ＥＮＤＺに同期してワードパルスＷＬＰＺが低レベルに変化する（図１５（ｂ））。したがって、２つのデータＤ１、Ｄ２がグローバルデータバス線ＧＤＢ２、／ＧＤＢ２に出力される。
【００８３】
終了信号ＥＮＤＺは、常に最後のコラムパルスＣＬＰＺに応答して生成されるため、コラムパルスＣＬＰＺの出力回数が変わった場合にも、ワード線ＷＬの非選択タイミングは最適になる。
以上、第１の実施形態では、１回の読み出しコマンドＲＤに応答して、コラムパルスＣＬＰＺを複数回生成し、読み出しコマンドＲＤとともに供給されるアドレス信号ＡＤからコラムアドレス信号ＣＡＤ２を生成することで、コラム選択線ＣＬをＦＣＲＡＭ内部で自動的に連続して選択できる。メモリセルＭＣからビット線ＢＬ、／ＢＬに読み出されたデータは、コラムスイッチＣＳＷを介して順次共通のローカルデータバス線ＬＤＢに伝達される。このため、１回の読み出しコマンドＲＤに応答してメモリセルＭＣから読み出させる複数ビットの読み出しデータを、１本のローカルデータバス線ＬＤＢにより伝達できる。この結果、ローカルデータバス線ＬＤＢおよびグローバルデータバス線ＧＤＢの本数を最小限にでき、ＦＣＲＡＭのチップサイズが増加することを防止できる。また、１本のローカルデータバス線ＬＤＢで複数ビットのデータを伝達できるため、読み出しコマンドＲＤに応答して活性化するメモリブロックの数を減らすことができ、ＦＣＲＡＭの動作時の消費電力を削減できる。
【００８４】
コラムパルスＣＬＰＺおよびコラムアドレス信号ＣＡＤ２を、ＦＣＲＡＭの内部で複数回自動的に生成するため、読み出し動作のためにＦＣＲＡＭの外部から供給される信号を最小限にできる。この結果、外部端子に接続された入力回路等の動作頻度を下げることができ、高速動作を維持しながら消費電力を削減できる。
パルス生成回路２６が生成するコラムパルスＣＬＰＺの出力回数、パルス幅およびパルス間隔を、モード設定回路１２により自在に設定できる。このため、１種類のチップで、データ出力仕様の異なる複数種のＦＣＲＡＭを構成できる。この結果、ＦＣＲＡＭの開発効率を向上でき、開発コストを削減できる。
【００８５】
コラムカウンタ２２から出力されるコラムイネーブル信号ＣＬＥＮに応じて、間隔調整回路２４およびパルス生成回路２６を動作させ、コラムパルスＣＬＰＺを出力するため、間隔調整回路２４およびパルス生成回路２６を簡易に構成できる。
ダイレクトセンス方式のコラムスイッチＣＳＷを採用したので、複数のコラムパルスＣＬＰＺを連続して生成し、コラムスイッチＣＳＷを連続してオンさせても、メモリセルＭＣへのデータのリストア時間が延びることはなく、読み出しサイクル時間が増加することを防止できる。
【００８６】
読み出しコマンドＲＤに応答して生成されるコラムパルスＣＬＰＺのうち、最後のコラムパルスＣＬＰＺに応答してワード線ＷＬを非選択にするため、コラムパルスＣＬＰＺの出力回数または生成周期によらず、ワード線ＷＬを常に最適なタイミングで非選択にできる。この結果、読み出し動作時のサイクル時間を最短にできる。
同様に、読み出しコマンドＲＤに応答して生成されるコラムパルスＣＬＰＺのうち、最後のコラムパルスＣＬＰＺに応答してビット線ＢＬ、／ＢＬのプリチャージを開始するため、コラムパルスＣＬＰＺの出力回数または生成周期によらず、ビット線ＢＬ、／ＢＬを最適なタイミングでプリチャージできる。この結果、読み出し動作時のサイクル時間を最短にできる。
【００８７】
コラムパルスＣＬＰＺの出力回数、パルス幅およびパルス間隔を、ヒューズ信号ＦＵＳ１−２により初期設定できるので、ＦＣＲＡＭの製品仕様（動作周波数または消費電力等）に応じて、ＦＣＲＡＭの出荷前にコラムパルスの出力回数、パルス幅およびパルス間隔を設定できる。特に、同一のホトマスクおよび製造プロセスを使用して製造されるＦＣＲＡＭを、消費電力（または動作周波数）の実力に応じて複数の製品に分類して出荷するときに有効である。
【００８８】
コラムパルスＣＬＰＺの出力回数、パルス幅およびパルス間隔は、ヒューズ信号ＦＵＳ１−２により初期化されるだけでなく、アドレス端子を介して供給されるアドレス信号ＡＤに応じて設定できる。このため、ＦＣＲＡＭを搭載するシステムの仕様に応じて、コラムパルスの回数、パルス幅およびパルス間隔を設定できる。換言すれば、ＦＣＲＡＭのユーザは、コラムパルスの回数、パルス幅およびパルス間隔を、ユーザ仕様に合わせて自在に設定できる。
【００８９】
アンプ部ＡＭＰのリードアンプは、コラムパルスＣＬＰＺの生成周期が短いときの増幅能力を、生成周期が長いときの増幅能力より高くする。このため、リードアンプは、生成周期が短く、サイクル時間が短いときにもデータバス線ＬＤＢ、ＧＤＢ上のデータを確実に増幅できる。
同様に、プリチャージ部ＰＲＥのプリチャージ回路は、コラムパルスＣＬＰＺの生成周期が短いときの駆動能力を、生成周期が長いときの駆動能力に比べて高くする。このため、プリチャージ回路は、生成周期が短く、サイクル時間が短いときにもビット線ＢＬ、／ＢＬを所定の電圧に確実にプリチャージできる。
【００９０】
図１６は、本発明の半導体メモリの第２の実施形態を示している。この実施形態は、請求項１〜請求項８に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のプログラム回路１４の代わりにプログラム回路１４Ａが形成されている。その他の構成は、第１の実施形態と同じである。
【００９１】
プログラム回路１４Ａは、ＦＣＲＡＭの半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上に形成される導電パターンにより構成される第１スイッチＳＷ１および第２スイッチＳＷ２を有している。
第１スイッチＳＷ１は、コラムパルスＣＬＰＺの回数の初期値を示すパターン信号ＰＡＴ１（第１内部設定信号）を出力する。第２スイッチは、コラムパルスＣＬＰＺの生成周期を示すパターン信号ＰＡＴ２（第２内部設定信号）を出力する。すなわち、プログラム回路１４Ａは、導電パターンの接続先の電圧値に応じて設定される第１、第２スイッチＳＷ１、ＳＷ２に応じてパターン信号ＰＡＴ１、ＰＡＴ２を出力する。
【００９２】
第１、第２スイッチＳＷ１、ＳＷ２の接続仕様、すなわち、ＦＣＲＡＭの製造時に使用するホトマスクは、ＦＣＲＡＭの製品仕様（動作周波数または消費電力等）に応じて決められる。
モード設定回路１２は、ＦＣＲＡＭの電源の立ち上げ時に、プログラム回路１４Ａからのパターン信号ＰＡＴ１、ＰＡＴ２の論理レベルに応じて初期化される。初期状態では、コラムパルスＣＬＰＺの出力回数は”４”、コラムパルスＣＬＰＺの生成周期（パルス幅およびパルス間隔）は、最も長く設定されている。モード設定回路１２は、第１の実施形態と同様に、モード設定コマンドにより再設定可能である。
【００９３】
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ＦＣＲＡＭの製品仕様（動作周波数または消費電力等）に応じて、配線層のホトマスクを切り替えるだけで、コラムパルスの出力回数および生成周期を設定できる。特に、同一の製造プロセスを使用して製造されたＦＣＲＡＭをホトマスクの切替により消費電力（または動作周波数）に応じた複数の製品として出荷する場合に有効である。
【００９４】
図１７は、本発明の半導体メモリの第３の実施形態を示している。この実施形態は、請求項１〜請求項８に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のコマンドデコーダ１０およびワード制御回路３０の代わりにコマンドデコーダ１０Ｂおよびワード制御回路３０Ｂが形成されている。その他の構成は、第１の実施形態と同じである。
【００９５】
コマンドデコーダ１０Ｂは、読み出しコマンド、書き込みコマンド、およびリフレッシュコマンドを受けたときに、アクティブ信号ＡＣＴＺを出力し、その後所定時間後にワード線ＷＬを非選択にし、ビット線ＢＬ、／ＢＬをプリチャージするためのプリチャージ信号ＰＲＺ（パルス信号）を出力する。すなわち、プリチャージ信号ＰＲＺは、ワード線ＷＬを非選択にするためのリセット信号であり、コマンドデコーダ１０Ｂは、リセット信号（ＰＲＺ）を出力するリセット回路として動作する。
【００９６】
ワード制御回路３０Ｂは、アクティブ信号ＡＣＴＺに応答してワードパルスＷＬＰＺを高レベルに変化し、終了信号ＥＮＤＺまたはプリチャージ信号ＰＲＺの遅い方に応答してワードパルスＷＬＰＺを低レベルに変化させる。
図１８は、第３の実施形態の読み出し動作の一例を示している。上述した図１４（第１の実施形態）と同じ動作については説明を省略する。
【００９７】
この実施形態では、読み出しコマンドＲＤの供給から時間ＰＲＥ１後にプリチャージ信号ＰＲＺが出力される（図１８（ａ））。図１７に示したワード制御回路３０Ｂは、プリチャージ信号ＰＲＺの受信後に終了信号ＥＮＤＺを受信する。このため、ワードパルスＷＬＰＺのリセットタイミング（立ち下がりエッジ）は、終了信号ＥＮＤＺに同期して設定される（図１８（ｂ））。
【００９８】
図１９は、第３の実施形態の読み出し動作の別の一例を示している。上述した図１４（第１の実施形態）と同じ動作については説明を省略する。
この例では、高レベルの第１モード信号ＭＤ１２が出力され、コラムパルスＣＬＰＺの出力回数は、”２”に設定されている。ワード制御回路３０Ｂは、プリチャージ信号ＰＲＺの受信前に終了信号ＥＮＤＺを受信する。このため、ワードパルスＷＬＰＺのリセットタイミング（立ち下がりエッジ）は、プリチャージ信号ＰＲＺに同期して設定される（図１９（ａ））。
【００９９】
ワード線ＷＬは、ビット線ＢＬ１−４の電圧が十分に増幅された後に非選択される（図１９（ｂ））。このため、ビット線ＢＬ１−４上のデータは、メモリセルＭＣに確実にリストアされる（図１９（ｃ））。
一方、図中の破線の波形は、ワードパルスＷＬＰＺが、終了信号ＥＮＤＺに同期して非活性化された場合を示している。このとき、ビット線ＢＬ１−４は、ビット線ＢＬ１−４の電圧が十分に増幅される前にプリチャージされる（図１９（ｄ））。この結果、ビット線ＢＬ１−４上のデータが、メモリセルＭＣに十分にリストアされず、リフレッシュ特性が悪くなる。換言すれば、リフレッシュ動作が実行される前に、メモリセルＭＣに保持されているデータが消失するおそれがある。
【０１００】
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ワード線ＷＬの非選択タイミングおよびプリチャージ動作の開始タイミングを、常に読み出しコマンドＲＤから所定の時間ＰＲＥ１後に設定することで、メモリセルＭＣへのリストア動作を確実に実行でき、メモリセルＭＣにデータを確実に保持できる。
【０１０１】
図２０は、本発明の半導体メモリの第４の実施形態を示している。この実施形態は、請求項１〜請求項９に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態の間隔調整回路２４およびパルス生成回路２６の代わりに間隔調整回路２４Ｃおよびパルス生成回路２６Ｃが形成されている。その他の構成は、第１の実施形態と同じである。
【０１０２】
間隔調整回路２４Ｃは、２番目以降のコラムパルスＣＬＰＺのパルス間隔を、最初の２つのコラムパルスＣＬＰＺのパルス間隔より短く設定する。パルス生成回路２６Ｃは、２番目以降のコラムパルスＣＬＰＺのパルス幅を、最初のコラムパルスＣＬＰＺのパルス幅より短く設定する。
図２１は、第４の実施形態の読み出し動作の一例を示している。上述した図１１および図１２（第１の実施形態）と同じ動作については説明を省略する。
【０１０３】
この実施形態では、上述したように、２番目以降のコラムパルスＣＬＰＺのパルス幅Ｌ２は、最初のコラムパルスＣＬＰＺのパルス幅Ｌ１より短い。また、２番目以降のコラムパルスＣＬＰＺのパルス間隔Ｌ４は、最初の２つのコラムパルスＣＬＰＺのパルス間隔Ｌ３より短い。
最初のコラムパルスＣＬＰＺは、ビット線ＢＬ１−４のデータの増幅が開始された直後に出力される。このため、データを確実に読み出すために、コラムパルスＣＬＰＺに応答するコラム選択線ＣＬの選択期間を長くして、コラムスイッチＣＳＷのオン期間を長くする必要がある。
【０１０４】
一方、２番目以降のコラムパルスＣＬＰＺは、ビット線ＢＬ１−４のデータが十分に増幅された後に出力される。このため、コラムパルスＣＬＰＺに応答するコラム選択線ＣＬの選択期間を短くして、コラムスイッチＣＳＷのオン期間を短くしても、データは確実に読み出される。また、２番目以降のコラムパルスＣＬＰＺの生成周期を短くすることで、読み出し動作のサイクル時間が短くなる。
【０１０５】
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、２番目以降のコラムパルスＣＬＰＺの生成周期（パルス幅およびパルス間隔）を短くすることで、１回の読み出し動作に対応するサイクル時間を短縮できる。
図２２は、本発明の半導体メモリの第５の実施形態を示している。この実施形態は、請求項１〜請求項８、請求項１０に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【０１０６】
この実施形態では、第１の実施形態のモード設定回路１２、プログラム回路１４、およびアドレスカウンタ２０の代わりにモード設定回路１２Ｄ、プログラム回路１４Ｄ、およびアドレスカウンタ２０Ｄが形成されている。また、アドレスカウンタ２０Ｄとコラムデコーダ部ＣＤＥＣとの間にアドレス変換回路４４が形成されている。その他の構成は、第１の実施形態とほぼ同じである。
【０１０７】
モード設定回路１２Ｄは、第１の実施形態と同様に、ヒューズ信号ＦＵＳ１−２およびアドレス端子ＡＤに供給される第１および第２設定信号に応じて、第１モード信号ＭＤ１１−１２のいずれかを高レベルに変化し、第２モード信号ＭＤ２１−２３のいずれか、および第２モード信号ＭＤ２４−２６のいずれかを高レベルに変化する。また、モード設定回路１２Ｄは、ヒューズ信号ＦＵＳ３およびアドレス端子に供給されるアドレス信号ＡＤ（第３設定信号）に応じて、第３モード信号ＭＤ３１−３２のいずれかを高レベルに変化する。ＦＣＲＡＭは、第３モード信号ＭＤ３１が高レベルのとき、低電力モードに移行し、第３モード信号ＭＤ３２が高レベルのとき、高速モードに移行する。
【０１０８】
すなわち、モード設定回路１２Ｄは、コラムパルスＣＬＰＺの回数を設定する第１モード設定回路、コラムパルスＣＬＰＺの生成周期を設定する第２モード設定回路、およびＦＣＲＡＭの動作モードを低電力モードまたは高速モードに設定する第３モード設定回路として動作する。
プログラム回路１４Ｄは、第１の実施形態と同じ第１および第２ヒューズＦＳ１、ＦＳ２と、ＦＣＲＡＭの動作モードを停電力モードまたは高速モードに設定する第３ヒューズＦＳ３を有している。そして、プログラム回路１４は、第１ヒューズＦＳ１のプログラム状態に応じてヒューズ信号ＦＵＳ１（第１内部設定信号）を出力し、第２ヒューズＦＳ２のプログラム状態に応じてヒューズ信号ＦＵＳ２（第２内部設定信号）を出力し、第３ヒューズＦＳ３のプログラム状態に応じてヒューズ信号ＦＵＳ３（第３内部設定信号）を出力する。
【０１０９】
すなわち、プログラム回路１４Ｄは、ヒューズ信号ＦＵＳ１−２をそれぞれ出力する第１および第２プログラム回路、およびＦＣＲＡＭの動作モードの初期状態を示すヒューズ信号ＦＵＳ３を出力する第３プログラム回路として動作する。
アドレスカウンタ２０Ｄは、第１の実施形態よりビット数の多いコラムアドレス信号ＣＡＤを受信する。アドレスカウンタ２０Ｄは、第１の実施形態のアドレスカウンタ２０と同様に、内部読み出し制御信号ＩＲＤＺに同期して、コラムアドレス信号ＣＡＤを１ずつ増加させるアドレスカウンタの機能を有している。
【０１１０】
アドレス変換回路４４は、アドレスカウンタ２０Ｄからコラムアドレス信号ＣＡＤ２（内部アドレス）を受け、第３モード信号ＭＤ３１−３２に応じて、コラムアドレス信号ＣＡＤ２のビットを入れ換え、コラムアドレス信号ＣＡＤ３（第２内部アドレス）として出力する。
図２３は、図２２に示したアドレス変換回路４４の動作を示す説明図である。説明を簡単にするため、８ビットの記憶領域（メモリセル）をそれぞれ有する２つのメモリブロックＢＬＫ１−２を例にして説明する。実際のＦＣＲＡＭのメモリコア３６は、上述した図６と同じ構成である。メモリブロックＢＬＫ１−２およびこれ等ブロックＢＬＫ１−２の記憶領域は、４ビットのコラムアドレスＡ３−０によって識別されている。
【０１１１】
第３モード信号ＭＤ３１、ＭＤ３２が、それぞれ高レベル、低レベルの場合（低電力モード）、メモリブロックＢＬＫ１−２は、最上位アドレスＡ３により識別される。例えば、読み出しコマンドＲＤとともに供給されるアドレス信号ＡＤ（先頭アドレス）の下位２ビットＡ１−０が”００”のとき、図中の枠（ａ）に示した数字の順に記憶領域からデータが読み出される。先頭アドレスの下位２ビットＡ１−０が”１０”のとき、図中の枠（ｂ）に示した数字の順に記憶領域からデータが読み出される。このように、低電力モードでは、読み出しコマンドＲＤに応答して１つのメモリブロックＢＬＫ１（またはＢＬＫ２）のみが活性化される。活性化されるメモリブロックの数が少ないため、同時に動作するセンスアンプ等の回路を少なくできる。この結果、消費電力が削減される。
【０１１２】
低電力モード時のメモリコア３６の動作は、上述した図６に示されている。低電力モードでは、図６に示したように、１回の読み出しコマンドＲＤに応答して、同じメモリブロック（この例ではＢＬＫ１）のコラム選択線ＣＬ１−４が順次選択され、共通のローカルデータバス線ＬＤＢおよびグローバルデータバス線ＧＤＢを介して、読み出しデータが順次出力される。
【０１１３】
一方、第３モード信号ＭＤ３１、ＭＤ３２が、それぞれ低レベル、高レベルの場合（高速モード）、メモリブロックＢＬＫ１−２は、アドレスＡ１により識別される。例えば、読み出しコマンドＲＤとともに供給されるアドレス信号ＡＤ（先頭アドレス）の下位２ビットＡ１−０が”００”のとき、図中の枠（ｃ）に示した数字の順に記憶領域からデータが読み出される。先頭アドレスの下位２ビットＡ１−０が”０１”のとき、図中の枠（ｄ）に示した数字の順に記憶領域からデータが読み出される。このように、高速モードでは、読み出しコマンドＲＤに応答して２つのメモリブロックＢＬＫ１−２が活性化される。複数のメモリブロックＢＬＫ１−２を活性化することで、メモリブロックＢＬＫ１−２からそれぞれデータを読み出せるため、消費電力は増えるが、サイクル時間を短縮できる。すなわち、読み出し動作を高速に実行できる。
【０１１４】
なお、本実施形態では、動作モードによって、活性化されるメモリブロックＢＬＫの数が異なる。図２２および図２３には詳細を示していないが、メモリコア３６において活性化される領域は、ロウアドレス信号ＲＡＤだけでなく、コラムアドレス信号ＣＡＤによっても変化する。例えば、図２３に示したように、低電力モードでは、１つのメモリブロックＢＬＫのセンスアンプ部が活性化され、高速モードでは、２つのメモリブロックＢＬＫのセンスアンプ部が活性化される。プリチャージ部、アンプ部およびラッチ部についても同様である。
【０１１５】
図２４は、高速モード時のメモリコア３６の動作を示している。
高速モードでは、１回の読み出しコマンドＲＤに応答して、２つのメモリブロック（この例ではＢＬＫ１−２）のコラム選択線ＣＬ１−２、ＣＬ３−４がそれぞれ順次選択される。換言すれば、コラム選択線ＣＬ１、ＣＬ３およびコラム選択線ＣＬ２、ＣＬ４は、それぞれ同時に選択される。そして、各メモリブロックＢＬＫ１−２において、共通のローカルデータバス線ＬＤＢおよびグローバルデータバス線ＧＤＢを介して、読み出しデータが順次出力される。
【０１１６】
以上、この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、、ＦＣＲＡＭは、モード設定回路１２Ｄにより低電力モードまたは高速モードに設定され、低電力モードにおいて読み出し動作時に活性化されるメモリブロックＢＬＫの数は、高速モードにおいて読み出し動作時に活性化されるメモリブロックＢＬＫの数より少ない。このため、１種類のＦＣＲＡＭを、消費電力の低い製品、または動作速度の速い製品にでき、ＦＣＲＡＭの開発コストおよび製造コストを削減できる。
【０１１７】
低電力モードまたは高速モードは、ヒューズ信号ＦＵＳ３により初期設定されるだけでなく、アドレス端子を介して供給されるアドレス信号ＡＤに応じて設定できる。このため、ＦＣＲＡＭの製品仕様（動作周波数または消費電力等）を、ＦＣＲＡＭの出荷前に最適に設定できる。特に、同一のホトマスクおよび製造プロセスを使用して製造されるＦＣＲＡＭを、消費電力（または動作周波数）の実力に応じて複数の製品に分類して出荷するときに有効である。
【０１１８】
低電力モードまたは高速モードは、アドレス端子を介して供給されるアドレス信号ＡＤ（第３設定信号）に応じて設定可能である。このため、ＦＣＲＡＭの出荷後に、ＦＣＲＡＭを搭載するシステムの仕様に応じて、ＦＣＲＡＭを低電力モードまたは高速モードに設定できる。このため、ＦＣＲＡＭの使い勝手が向上する。
図２５は、本発明の半導体メモリの第６の実施形態を示している。この実施形態は、請求項１〜請求項８、請求項１０に対応している。第１、第２および第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【０１１９】
この実施形態では、第５の実施形態のプログラム回路１４Ｄの代わりにプログラム回路１４Ｅが形成されている。その他の構成は、第５の実施形態と同じである。
プログラム回路１４Ｅは、ＦＣＲＡＭの半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上に形成される導電パターンにより構成される第１スイッチＳＷ１、第２スイッチＳＷ２および第３スイッチＳＷ３を有している。第１スイッチＳＷ１および第２スイッチＳＷ２の機能は、第２の実施形態と同じため、説明を省略する。
【０１２０】
第３スイッチＳＷ３は、ＦＣＲＡＭの動作モード（低電力モードまたは高速モード）を示すパターン信号ＰＡＴ３（第３内部設定信号）を出力する。すなわち、プログラム回路１４Ｅは、導電パターンの接続先の電圧値に応じて設定される第１、第２、第３スイッチＳＷ１、ＳＷ２、ＳＷ３に応じてパターン信号ＰＡＴ１、ＰＡＴ２、ＰＡＴ３を出力する。
第１、第２スイッチＳＷ１、ＳＷ２、ＳＷ３の接続仕様、すなわち、ＦＣＲＡＭの製造時に使用するホトマスクは、ＦＣＲＡＭの製品仕様（動作周波数または消費電力等）に応じて決められる。
【０１２１】
モード設定回路１２Ｄは、ＦＣＲＡＭの電源の立ち上げ時に、プログラム回路１４Ａからのパターン信号ＰＡＴ１、ＰＡＴ２、ＰＡＴ３の論理レベルに応じて初期化される。初期状態では、コラムパルスＣＬＰＺの出力回数は”４”、コラムパルスＣＬＰＺの生成周期（パルス幅およびパルス間隔）は、最も長く設定され、動作モードは、低電力モードに設定されている。モード設定回路１２Ｄは、第１および第５の実施形態と同様に、モード設定コマンドにより再設定可能である。
【０１２２】
以上、この実施形態においても、上述した第１、第２および第５の実施形態と同様の効果を得ることができる。
なお、上述した実施形態では、本発明をＦＣＲＡＭに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をＤＲＡＭに適用してもよい。
【０１２３】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）　メモリセルにそれぞれ接続された複数のビット線と、
前記ビット線にそれぞれ接続された複数のコラムスイッチと、
前記コラムスイッチを介して前記ビット線に接続され、これ等ビット線に共通のデータバス線と、
前記コラムスイッチにそれぞれ接続されるコラム選択線と、
外部から供給される読み出しコマンドに応答して、コラムパルスを複数回生成するパルス生成回路と、
前記読み出しコマンドに対応して供給される外部アドレスを受け、この外部アドレスおよび外部アドレスに連続するアドレスを内部アドレスとして順次出力するアドレスカウンタと、
前記コラムスイッチを順次オンするために、前記内部アドレスにそれぞれ対応する前記コラム選択線を、前記コラムパルスに同期して順次選択するコラムデコーダとを備えていることを特徴とする半導体メモリ。
【０１２４】
（付記２）　付記１記載の半導体メモリにおいて、
前記パルス生成回路が生成する前記コラムパルスの回数を設定する第１モード設定回路を備えていることを特徴とする半導体メモリ。
（付記３）　付記２記載の半導体メモリにおいて、
前記第１モード設定回路から出力される前記コラムパルスの回数を示す第１モード信号を受け、前記第１モード信号が示す回数の前記コラムパルスが出力されるまでイネーブル信号を出力する回数制御回路を備え、
前記パルス生成回路は、前記イネーブル信号の出力中に前記コラムパルスを生成することを特徴とする半導体メモリ。
【０１２５】
（付記４）　付記２記載の半導体メモリにおいて、
前記第１モード設定回路は、外部端子を介して供給される第１設定信号に応じて前記コラムパルスの回数を設定することを特徴とする半導体メモリ。
（付記５）　付記４記載の半導体メモリにおいて、
前記第１モード設定回路に設定される前記コラムパルスの回数を前記複数の値のうちいずれかに初期設定するための第１内部設定信号を、前記第１モード設定回路に出力する第１プログラム回路を備えていることを特徴とする半導体メモリ。
【０１２６】
（付記６）　付記５記載の半導体メモリにおいて、
前記第１プログラム回路は、第１ヒューズを有し、第１ヒューズのプログラム状態に応じて前記第１内部設定信号を出力することを特徴とする半導体メモリ。
（付記７）　付記５記載の半導体メモリにおいて、
前記第１プログラム回路は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上に形成される導電パターンにより構成される第１スイッチを備え、前記導電パターンの接続先の電圧値に応じて前記第１内部設定信号を出力することを特徴とする半導体メモリ。
【０１２７】
（付記８）　付記２記載の半導体メモリにおいて、
前記コラムパルスの生成周期を設定する第２モード設定回路を備えていることを特徴とする半導体メモリ。
（付記９）　付記８記載の半導体メモリにおいて、
前記第２モード設定回路から出力される前記生成周期を示す周期設定信号に応じて前記生成周期を調整する周期調整回路を備えていることを特徴とする半導体メモリ。（４）
（付記１０）　付記９記載の半導体メモリにおいて、
前記周期調整回路は、前記コラムパルスのパルス幅を調整する幅調整回路を備えていることを特徴とする半導体メモリ。
【０１２８】
（付記１１）　付記９記載の半導体メモリにおいて、
前記周期調整回路は、前記コラムパルスのパルス間隔を調整する間隔調整回路を備えていることを特徴とする半導体メモリ。
（付記１２）　付記９記載の半導体メモリにおいて、
前記データバス線上のデータを増幅するとともに、前記生成周期が短いときの増幅能力を、前記生成周期が長いときに比べて高くするリードアンプを備えていることを特徴とする半導体メモリ。
【０１２９】
（付記１３）　付記９記載の半導体メモリにおいて、
前記ビット線を所定の電圧にプリチャージするとともに、前記生成周期が短いときの駆動能力を、前記生成周期が長いときに比べて高くするプリチャージ回路を備えていることを特徴とする半導体メモリ。
（付記１４）　付記８記載の半導体メモリにおいて、
前記第２モード設定回路は、外部端子を介して供給される第２設定信号に応じて前記生成周期を設定することを特徴とする半導体メモリ。
【０１３０】
（付記１５）　付記１４記載の半導体メモリにおいて、
前記第２モード設定回路に設定される前記生成周期を前記複数の値のうちいずれかに初期設定するための第２内部設定信号を、前記第２モード設定回路に出力する第２プログラム回路を備えていることを特徴とする半導体メモリ。
（付記１６）　付記１５記載の半導体メモリにおいて、
前記第２プログラム回路は、第２ヒューズを有し、第２ヒューズのプログラム状態に応じて前記第２内部設定信号を出力することを特徴とする半導体メモリ。
【０１３１】
（付記１７）　付記１５記載の半導体メモリにおいて、
前記第２プログラム回路は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上に形成される導電パターンにより構成される第２スイッチを備え、前記導電パターンの接続先の電圧値に応じて前記第２内部設定信号を出力することを特徴とする半導体メモリ。
【０１３２】
（付記１８）　付記１記載の半導体メモリにおいて、
前記コラムスイッチは、ゲートが前記ビット線にそれぞれ接続され、ドレインおよびソースの一方が前記データバス線に接続されたトランジスタを備えていることを特徴とする半導体メモリ。
（付記１９）　付記１記載の半導体メモリにおいて、
前記メモリセルに接続され、前記メモリセルのアクセス時に選択されるワード線と、
前記読み出しコマンドに応答して生成される前記コラムパルスのうち、最後のコラムパルスに応答して前記ワード線を非選択にするワード制御回路とを備えていることを特徴とする半導体メモリ。
【０１３３】
（付記２０）　付記１９記載の半導体メモリにおいて、
前記ワード線の選択から所定の時間後に前記ワード線を非選択にするためのリセット信号を出力するリセット回路を備え、
前記ワード制御回路は、前記最後のコラムパルスおよび前記リセット信号の遅い方に応答して前記ワード線を非選択にすることを特徴とする半導体メモリ。
【０１３４】
（付記２１）　付記１記載の半導体メモリにおいて、
前記パルス生成回路は、前記読み出しコマンドに応答して生成される前記コラムパルスのうち２番目以降のコラムパルスのパルス幅を、最初のコラムパルスのパルス幅より短く設定することを特徴とする半導体メモリ。
（付記２２）　付記１記載の半導体メモリにおいて、
前記読み出しコマンドに応答して生成される前記コラムパルスのうち、最後のコラムパルスに応答して前記ビット線のプリチャージを開始するプリチャージ制御回路を備えていることを特徴とする半導体メモリ。
【０１３５】
（付記２３）　付記１記載の半導体メモリにおいて、
前記データバス線に接続され、前記読み出しコマンドに応答して、前記ビット線を介して順次伝達される読み出しデータをラッチするラッチ回路を備えていることを特徴とする半導体メモリ。
（付記２４）　付記１記載の半導体メモリにおいて、
前記ビット線、前記コラムスイッチ、前記データバス線、および前記コラム選択線を有する複数のメモリブロックと、
低電力モードまたは高速モードを設定する第３モード設定回路と、
前記内部アドレスを、前記第３モード設定回路の設定値に応じて第２内部アドレスに変換するアドレス変換回路とを備え、
前記低電力モード中に前記アドレス変換回路が出力する前記第２内部アドレスにより選択される前記メモリブロックの数は、前記高速モード中に選択される前記メモリブロックの数に比べ少ないことを特徴とする半導体メモリ。
【０１３６】
（付記２５）　付記２４記載の半導体メモリにおいて、
前記第３モード設定回路は、外部端子を介して供給される第３設定信号に応じて前記低電力モードまたは前記高速モードを設定することを特徴とする半導体メモリ。
（付記２６）　付記２４記載の半導体メモリにおいて、
前記第３モード設定回路の設定を前記低電力モードまたは前記高速モードに初期設定するための第３内部設定信号を、前記第３モード設定回路に出力する第３プログラム回路を備えていることを特徴とする半導体メモリ。
【０１３７】
（付記２７）　付記２６記載の半導体メモリにおいて、
前記第３プログラム回路は、第３ヒューズを有し、第３ヒューズのプログラム状態に応じて前記第３内部設定信号を出力することを特徴とする半導体メモリ。
（付記２８）　付記２６記載の半導体メモリにおいて、
前記第３プログラム回路は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上に形成される導電パターンにより構成される第３スイッチを備え、前記導電パターンの接続先の電圧値に応じて前記第３内部設定信号を出力することを特徴とする半導体メモリ。
【０１３８】
付記３の半導体メモリでは、回数制御回路は、第１モード設定回路から出力されるコラムパルスの回数を示す第１モード信号を受け、第１モード信号が示す回数のコラムパルスが出力されるまでイネーブル信号を出力する。パルス生成回路は、イネーブル信号の出力中にコラムパルスを生成すればよい。このため、パルス生成回路を簡易に構成できる。
【０１３９】
付記４の半導体メモリでは、第１モード設定回路は、外部端子を介して供給される第１設定信号に応じてコラムパルスの回数を設定する。このため、半導体メモリを搭載するシステムの仕様に応じて、コラムパルスの回数を設定できる。換言すれば、半導体メモリのユーザは、コラムパルスの回数を自在に設定できる。付記５の半導体メモリでは、第１プログラム回路は、第１モード設定回路に設定されるコラムパルスの回数を複数の値のうちいずれかに初期設定するための第１内部設定信号を、第１モード設定回路に出力する。このため、コラムパルスの回数を第１プログラム回路により確実に初期設定でき、半導体メモリの誤動作を防止できる。
【０１４０】
付記６の半導体メモリでは、第１プログラム回路は、第１ヒューズを有し、第１ヒューズのプログラム状態に応じて第１内部設定信号を出力する。このため、出荷される半導体メモリの製品仕様（動作周波数または消費電力等）に応じて、コラムパルスの回数を設定できる。
付記７の半導体メモリでは、第１プログラム回路は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上に形成される導電パターンにより構成される第１スイッチを有している。第１内部設定信号は、導電パターンの接続先の電圧値に応じて出力される。このため、出荷される半導体メモリの製品仕様（動作周波数または消費電力等）に応じて、コラムパルスの回数を設定できる。
【０１４１】
付記１２の半導体メモリでは、リードアンプは、生成周期が短いときの増幅能力を、生成周期が長いときの増幅能力より高くする。このため、リードアンプは、コラムパルスの生成周期が短く、サイクル時間が短いときにもデータバス線上のデータを確実に増幅できる。
付記１３の半導体メモリでは、プリチャージ回路は、生成周期が短いときの駆動能力を、生成周期が長いときの駆動能力に比べて高くする。このため、プリチャージ回路は、コラムパルスの生成周期が短く、サイクル時間が短いときにもビット線を所定の電圧に確実にプリチャージできる。
【０１４２】
付記１４の半導体メモリでは、第２モード設定回路は、外部端子を介して供給される第２設定信号に応じて生成周期を設定する。このため、半導体メモリを搭載するシステムの仕様に応じて、コラムパルスの生成周期を設定できる。換言すれば、半導体メモリのユーザは、コラムパルスの生成周期を自在に設定できる。付記１５の半導体メモリでは、第２プログラム回路は、第２モード設定回路に設定されるコラムパルスの生成周期を複数の値のうちいずれかに初期設定するための第２内部設定信号を、第２モード設定回路に出力する。このため、コラムパルスの生成周期を第２プログラム回路により確実に初期設定でき、半導体メモリの誤動作を防止できる。
【０１４３】
付記１６の半導体メモリでは、第２プログラム回路は、第２ヒューズを有し、第２ヒューズのプログラム状態に応じて第２内部設定信号を出力する。このため、出荷される半導体メモリの製品仕様（動作周波数または消費電力等）に応じて、コラムパルスの生成周期を設定できる。特に、同一のホトマスクおよび製造プロセスを使用して製造される半導体メモリを、消費電力（または動作周波数）の実力に応じて複数の製品に分類して出荷するときに有効である。
【０１４４】
付記１７の半導体メモリでは、第２プログラム回路は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上に形成される導電パターンにより構成される第２スイッチを有している。第２内部設定信号は、導電パターンの接続先の電圧値に応じて出力される。このため、出荷される半導体メモリの製品仕様（動作周波数または消費電力等）に応じて、コラムパルスの生成周期を設定できる。また、同一の製造プロセスを使用して製造され、消費電力（または動作周波数）に十分余裕がある半導体メモリを、ホトマスクの切替により消費電力（または動作周波数）に応じた複数の製品として出荷する場合に有効である。
【０１４５】
付記２０の半導体メモリでは、リセット回路は、ワード線の選択から所定の時間後にワード線を非選択にするためのリセット信号を出力する。ワード制御回路は、最後のコラムパルスまたはリセット信号の遅い方に応答してワード線を非選択にする。このため、コラムパルスの出力回数が少ない場合にもメモリセルへのデータのリストア動作を常に所定の時間だけ確実に実行できる。この結果、メモリセルにデータを確実に保持できる。
【０１４６】
付記２２の半導体メモリでは、プリチャージ制御回路は、読み出しコマンドに応答して生成されるコラムパルスのうち、最後のコラムパルスに応答してビット線のプリチャージを開始する。このため、コラムパルスの出力回数またはコラムパルスの生成周期によらず、ビット線を最適なタイミングでプリチャージできる。この結果、サイクル時間を最短にできる。
【０１４７】
付記２５の半導体メモリでは、第３モード設定回路は、外部端子を介して供給される第３設定信号に応じて低電力モードまたは高速モードを設定する。このため、半導体メモリを搭載するシステムの仕様に応じて、半導体メモリを低電力モードまたは高速モードに設定できる。換言すれば、半導体メモリのユーザが動作モードを自在に設定できる。
【０１４８】
付記２６の半導体メモリでは、第３プログラム回路は、第３モード設定回路を低電力モードまたは高速モードに初期設定するための第３内部設定信号を、第３モード設定回路に出力する。このため、半導体メモリの動作モードを第３プログラム回路により確実に初期設定でき、半導体メモリの誤動作を防止できる。
付記２７の半導体メモリでは、第３プログラム回路は、第３ヒューズを有し、第３ヒューズのプログラム状態に応じて第３内部設定信号を出力する。このため、出荷される半導体メモリの製品仕様に応じて、半導体メモリの動作モードを低電力モードまたは高速モードに設定できる。特に、同一のホトマスクおよび製造プロセスを使用して製造される半導体メモリを、消費電力の実力に応じて複数の製品に分類して出荷するときに有効である。
【０１４９】
付記２８の半導体メモリでは、第３プログラム回路は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上に形成される導電パターンにより構成される第３スイッチを備え、導電パターンの接続先の電圧値に応じて第３内部設定信号を出力する。このため、出荷される半導体メモリの製品仕様に応じて、半導体メモリの動作モードを低電力モードまたは高速モードに設定できる。また、同一の製造プロセスを使用して製造され、消費電力に十分余裕がある半導体メモリを、ホトマスクの切替により消費電力に応じた複数の製品として出荷する場合に有効である。
【０１５０】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１５１】
【発明の効果】
請求項１の半導体メモリでは、１回の読み出しコマンドに応答してメモリセルから読み出させる複数ビットのデータを、１本のデータバス線により伝達できる。この結果、データバス線の本数を最小限にでき、チップサイズが増加することを防止できる。また、１本のデータバス線で複数ビットのデータを伝達できるため、読み出しコマンドに応答して活性化するメモリ領域を最小限にできる。この結果、消費電力を削減できる。外部からの信号の供給回数を最小限にして読み出し動作を実行できるので、高速動作を維持しながら消費電力を削減できる。
【０１５２】
請求項２の半導体メモリでは、１種類のチップで、データ出力仕様の異なる複数種の半導体メモリを構成できる。この結果、半導体メモリの開発効率を向上でき、開発コストを削減できる。
請求項３の半導体メモリでは、１つのチップで、タイミング仕様の異なる複数種の半導体メモリを構成できる。この結果、半導体メモリの開発効率を向上でき、開発コストを削減できる。
【０１５３】
請求項４の半導体メモリでは、周期調整回路を簡易に構成できる。
請求項５の半導体メモリでは、パルス幅を調整することでコラムパルスの生成周期を自在に設定できる。
請求項６の半導体メモリでは、パルス間隔を調整することでコラムパルスの生成周期を自在に設定できる。
【０１５４】
請求項７の半導体メモリでは、複数のコラムパルスを連続して生成し、コラムスイッチを連続してオンさせても、メモリセルへのデータのリストア時間が延びることはなく、読み出しサイクル時間が増加することを防止できる。
請求項８の半導体メモリでは、コラムパルスの出力回数またはコラムパルスの生成周期によらず、ワード線を最適なタイミングで非選択にできる。この結果、サイクル時間を最短にできる。
【０１５５】
請求項９の半導体メモリでは、最初のコラムパルスの幅を十分に確保することで、最初のデータを確実に読み出すことができる。さらに、２番目以降のコラムパルスのパルス幅を短くすることで、１回の読み出し動作に対応するサイクル時間を短縮できる。
請求項１０の半導体メモリでは、１種類の半導体メモリを、消費電力の低い製品、または動作速度の速い製品にできる。したがって、半導体メモリの開発コストおよび製造コストを削減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１に示した間隔調整回路の詳細を示す回路図である。
【図３】図４に示した間隔調整回路の動作を示すタイミング図である。
【図４】図１に示したパルス生成回路の詳細を示す回路図である。
【図５】図４に示したパルス生成回路の動作を示すタイミング図である。
【図６】図１に示したメモリコアの要部の概要を示すブロック図である。
【図７】図６に示したメモリブロックの要部の詳細を示す回路図である。
【図８】図７に示したプリチャージ回路の詳細を示す回路図である。
【図９】図６に示したアンプ部の詳細を示す回路図である。
【図１０】図１に示したラッチ部の詳細を示す回路図である。
【図１１】第１の実施形態の読み出し動作の一例を示すタイミング図である。
【図１２】図１１に示した読み出し動作におけるデータの出力を示すタイミング図である。
【図１３】第１の実施形態の読み出し動作の別の一例を示すタイミング図である。
【図１４】図１３に示した読み出し動作におけるデータの出力を示すタイミング図である。
【図１５】第１の実施形態の読み出し動作の別の一例を示すタイミング図である。
【図１６】本発明の第２の実施形態を示すブロック図である。
【図１７】本発明の第３の実施形態を示すブロック図である。
【図１８】第３の実施形態の読み出し動作の一例を示すタイミング図である。
【図１９】第３の実施形態の読み出し動作の別の一例を示すタイミング図である。
【図２０】本発明の第４の実施形態を示すブロック図である。
【図２１】第４の実施形態の読み出し動作の一例を示すタイミング図である。
【図２２】本発明の第５の実施形態を示すブロック図である。
【図２３】図２２に示したアドレス変換回路の動作を示す説明図である。
【図２４】第５の実施形態における高速モード時のメモリコアの動作を示す説明図である。
【図２５】本発明の第６の実施形態を示すブロック図である。
【図２６】従来の高速ページ動作機能を有する半導体メモリの概要を示すブロック図である。
【図２７】
従来の高速ページ動作機能を有する別の半導体メモリの概要を示すブロック図である。
【符号の説明】
１０、１０Ｂ　コマンドデコーダ
１２、１２Ｄ　モード設定回路
１４、１４Ａ、１４Ｄ、１４Ｅ　プログラム回路
１６　アドレス入力回路
１８　データ入出力回路
２０、２０Ｄ　アドレスカウンタ
２２　コラムカウンタ
２４、２４Ｃ　間隔調整回路
２６、２６Ｃ　パルス生成回路
２８　ワードリセット制御回路
３０、３０Ｂ　ワード制御回路
３２　プリチャージ制御回路
３４　センスアンプ制御回路
３６　メモリコア
４４　アドレス変換回路
ＡＣＴＺ　アクティブ信号
ＡＤ　アドレス信号
ＡＭＰ　アンプ部
ＡＭＰＥＮ　アンプイネーブル信号
ＡＲＹ　メモリセルアレイ
ＢＬ、／ＢＬ　ビット線
ＢＬＫ１−４　メモリブロック
ＣＡＤ　コラムアドレス信号
ＣＡＤ２　内部コラムアドレス信号
ＣＤＢ　コモンデータバス線
ＣＤＥＣ　コラムデコーダ部
ＣＬＥＮ　コラムイネーブル信号
ＣＬＰＺ　コラムパルス
ＣＮＴ　制御信号
ＣＳＷ　コラムスイッチ
ＤＱ　データ端子
ＥＮＤＺ　終了信号
ＦＵＳ１−３　ヒューズ信号
ＧＤＢ　グローバルデータバス線
ＩＲＤＺ　内部読み出し制御信号
ＬＤＢ　ローカルデータバス線
ＬＴＣＨ　ラッチ部
ＭＣ　メモリセル
ＭＤ　モード信号
ＰＡＴ１−３　パターン信号
ＰＲＥ　プリチャージ部
ＰＲＥＺ　プリチャージ信号
ＰＳＡ、ＮＳＡ　センスアンプ活性化信号
ＲＡＤ　ロウアドレス信号
ＲＤＺ　読み出し制御信号
ＳＡ　センスアンプ部
ＷＤＥＣ　ワードデコーダ部
ＷＬ　ワード線
ＷＬＰＺ　ワードパルス
ＷＲＺ　書き込み制御信号
【図１】
2004095002.tif 000003
【図２】
2004095002.tif 000004
【図３】
2004095002.tif 000005
【図４】
2004095002.tif 000006
【図５】
2004095002.tif 000007
【図６】
2004095002.tif 000008
【図７】
2004095002.tif 000009
【図８】
2004095002.tif 000010
【図９】
2004095002.tif 000011
【図１０】
2004095002.tif 000012
【図１１】
2004095002.tif 000013
【図１２】
2004095002.tif 000014
【図１３】
2004095002.tif 000015
【図１４】
2004095002.tif 000016
【図１５】
2004095002.tif 000017
【図１６】
2004095002.tif 000018
【図１７】
2004095002.tif 000019
【図１８】
2004095002.tif 000020
【図１９】
2004095002.tif 000021
【図２０】
2004095002.tif 000022
【図２１】
2004095002.tif 000023
【図２２】
2004095002.tif 000024
【図２３】
2004095002.tif 000025
【図２４】
2004095002.tif 000026
【図２５】
2004095002.tif 000027
【図２６】
2004095002.tif 000028
【図２７】
2004095002.tif 000029