(57)【要約】【課題】新しい構造の縦型電界効果トランジスタを用いることで、チャネル層１２となるシリコンゲルマニウム領域のみにゲート電極を有する縦型電界効果トランジスタを提供し、さらにその製造方法を提供する。【解決手段】チャネル層１２を荷電粒子が基板と垂直方向に走行する縦型電界効果トランジスタにおいて、前記チャネル層１２がシリコンとゲルマニウムの合金からなり、前記チャネル層１２の側壁部のみにアンドープの単結晶シリコン２１が配置されていることを特徴とする縦型電界効果トランジスタ。【選択図】  図１
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【特許請求の範囲】
【請求項１】
チャネル層１２を荷電粒子が基板と垂直方向に走行する縦型電界効果トランジスタにおいて、前記チャネル層１２がシリコンとゲルマニウムの合金からなり、前記チャネル層１２の側壁部のみにアンドープの単結晶シリコンが配置されていることを特徴とする縦型電界効果トランジスタ。
【請求項２】
前記単結晶シリコンが配置されている前記チャネル層１２の側壁部が（１００）面であることを特徴とする請求項１に記載の縦型電界効果トランジスタ。
【請求項３】
前記単結晶シリコン表面に形成された絶縁膜がゲート絶縁膜であることを特徴とする請求項１および請求項２に記載の縦型電界効果トランジスタ。
【請求項４】
前記基板上に形成されており、前記基板に対してエピタキシャル成長したソース層またはドレイン層となる一導電型の第１シリコン層と、前記第１シリコン層上に形成されており、前記第１シリコン層に対してエピタキシャル成長したチャネル層１２となるシリコンゲルマニウム層と、前記チャネル層１２上に形成されており、前記チャネル層１２に対してエピタキシャル成長したソース層またはドレイン層となる一導電型の第２シリコン層を有する前記縦型電界効果トランジスタにおいて、前記チャネル層１２の幅が前記第２シリコン層の幅よりも狭いことを特徴とする請求項１から３に記載の縦型電界効果トランジスタ
【請求項５】
縦型電界効果トランジスタが、単結晶シリコン基板の（１１０）面上に形成されていることを特徴とする請求項１から４に記載の縦型電界効果トランジスタ。
【請求項６】
前記シリコン基板上に、前記基板に対してエピタキシャル成長したソース層またはドレイン層となる一導電型の第１シリコン層と、前記第１シリコン層上に形成されており、前記第１シリコン層に対してエピタキシャル成長したチャネル層１２となるシリコンゲルマニウム層と、前記チャネル層１２上に形成されており、前記チャネル層１２に対してエピタキシャル成長したソース層またはドレイン層となる一導電型の第２シリコン層を形成した後に、前記シリコンゲルマニウムを選択的にエッチングする工程を有することを特徴とする請求項１から５に記載の縦型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電界効果トランジスタに関し、特に電荷が基板と垂直方向に流れる縦型電界効果トランジスタに関し、またＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）化が可能である電界効果トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
近年、電界効果トランジスタ素子はその高速化、微細化、低消費電力化が求められている。高速化を図るには、チャネル部分に用いられているシリコンをシリコンゲルマニウム合金にする必要がある。シリコン上にエピタキシャル成長させたシリコンゲルマニウムは、その格子定数の違いから格子が歪み、それによりキャリア移動度が向上するため素子駆動力が向上し高速化する。
【０００３】
さらなる高速化やさらなる集積化を図るには、素子サイズの縮小とゲート長の短縮が必要である。しかしながら、従来のフォトリソグラフィー技術による素子サイズおよびゲート長の短縮には限界がある。
【０００４】
近年では、素子を縦型構造にすることで、チャネル長をフォトリソグラフィーの限界以下にすることができるため多くの研究が行われている。
【０００５】
これまでにも、チャネル部分にシリコンゲルマニウムを用いた縦型電界効果トランジスタがある（例えば、特許文献１参照）。
【０００６】
しかしながら、ゲート絶縁膜に酸化物を用いるとチャネル部分となるシリコンゲルマニウムが隣り合う構造となっているため、シリコンゲルマニウムと酸素が反応し、チャネル部となる界面準位密度が増大し、キャリア移動度が減少し、特性が劣化してしまう。
【０００７】
この課題を解決するために、これまでにも、チャネル部分となるシリコンゲルマニウム層の側壁にシリコンを設け、ゲート絶縁膜となる酸化物と接触しないような構造をもつ縦型電界効果トランジスタがある（例えば、特許文献２参照）。
【０００８】
【特許文献１】
特許第２５１１６４１号公報
【特許文献２】
特開平９−１８１３０９号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、従来の構造ではソース層領域およびドレイン層領域にまで、ゲート絶縁膜およびゲート電極が配置されている構造となっているため、設計どおりのゲート長および特性が得られない。また、一導電型のシリコン層にアンドープのシリコンが付着しており、その後行われる熱処理等で一導電型のシリコン層にドープされている不純物が熱拡散によって変化してしまう。
【００１０】
そこで、本発明の目的はチャネル層１２となるシリコンゲルマニウム領域のみにゲート電極を有する縦型電界効果トランジスタを提供し、さらにその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明の縦型電界効果トランジスタは、以下に記す特徴を有する。
【００１２】
チャネル層１２を荷電粒子が基板と垂直方向に走行する縦型電界効果トランジスタにおいて、前記チャネル層１２がシリコンとゲルマニウムの合金からなり、前記チャネル層１２の側壁部のみにアンドープの単結晶シリコンが配置されていることを特徴とする。特に前記単結晶シリコンが配置されている前記チャネル層１２の側壁部が（１００）面であることを特徴とする。
【００１３】
さらに、前記単結晶シリコン表面に形成された絶縁膜がゲート絶縁膜であることがより好ましい効果が得られる。
【００１４】
また、前記基板上に形成されており、前記基板に対してエピタキシャル成長したソース層またはドレイン層となる一導電型の第１シリコン層と、前記第１シリコン層上に形成されており、前記第１シリコン層に対してエピタキシャル成長したチャネル層１２となるシリコンゲルマニウム層と、前記チャネル層１２上に形成されており、前記チャネル層１２に対してエピタキシャル成長したソース層またはドレイン層となる一導電型の第２シリコン層を有する前記縦型電界効果トランジスタにおいて、前記チャネル層１２の幅が前記第２シリコン層の幅よりも狭いことを特徴とする。
【００１５】
さらに、前記縦型電界効果トランジスタが単結晶シリコンの（１１０）面上に形成されていることを特徴とする。
【００１６】
また、上記目的を解決するためにほん発明の縦型電界効果トランジスタの製造方法は、前記シリコン基板上に、前記基板に対してエピタキシャル成長したソース層またはドレイン層となる一導電型の第１シリコン層と、前記第１シリコン層上に形成されており、前記第１シリコン層に対してエピタキシャル成長したチャネル層１２となるシリコンゲルマニウム層と、前記チャネル層１２上に形成されており、前記チャネル層１２に対してエピタキシャル成長したソース層またはドレイン層となる一導電型の第２シリコン層を形成した後に、前記シリコンゲルマニウムを選択的にエッチングする工程を有することを特徴とする。
【００１７】
【発明の実施の形態】
以下に本発明に係る実施の形態について説明する。
【００１８】
図１は本発明に係る縦型電界効果トランジスタの例である。図１に示す縦型電界効果トランジスタは基板１表面にイオン注入によってウェルとなる一導電型ウェル領域２が形成され、ソース層またはドレイン層となる一導電型の第１シリコン層１１と、チャネル層１２となるシリコンゲルマニウム層と、ソース層またはドレイン層となる第２シリコン層１３が基板および各層にエピタキシャル成長しており、単結晶シリコン層２１がシリコンチャネル層１２のシリコンゲルマニウム層の側壁部のみに成長しており、絶縁膜３２を挟んで電極３１が設けられている。電極３１をゲート電極とすると、電極３１と単結晶シリコン２１の間に配置されている絶縁膜３２がゲート絶縁膜となり、第１シリコン層１１がソース層またはドレイン層のいずれかであり、第２シリコン層１３が第１シリコン層１１とは別のソース層またはドレイン層のいずれかの層となるので、チャネル層１２となるシリコンゲルマニウム層を荷電粒子が第２シリコン層１３から第１シリコン層１１の方向、または第１シリコン層１１から第２シリコン層１３の方向へ移動する電界効果トランジスタである。
【００１９】
つまり図１に示す電界効果トランジスタは、基板１と垂直方向に荷電粒子がチャネル層１２を走行する縦型電界効果トランジスタとなる。この構造によって、第１シリコン層１１とチャネル層１２との界面から第２シリコン層１３とチャネル層１２との界面までの長さ、つまりチャネル層１２の膜厚がゲート長となる。チャネル層１２は第１シリコン層１１上にエピタキシャル成長させたシリコンゲルマニウム層であり、膜厚を数ナノメートルから制御することができるので、数ナノメートルという非常に短いゲート長を有する電界効果トランジスタを得ることができる。
【００２０】
シリコンのエピタキシャル成長は、エピタキシャル成長する基材のエピタキシャル成長する面によってその成長速度が異なる。基材として単結晶シリコンを用いると、シリコンのエピタキシャル成長する成長面が（１００）面と、（１１０）面と、（１１１）面の場合では、（１００）面が他の面よりも成長速度が８〜１０倍速い。よって、多くの異なる面に同時にエピタキシャル成長を行うと、（１００）面上のシリコンのみが非常に速く成長するため、シリコンを擬似的に選択成長させることになる。この特徴はシリコンだけでなく、シリコンゲルマニウムや単結晶シリコン上にエピタキシャル成長させたシリコンゲルマニウムでも同様に見られる。
【００２１】
図２は例として、単結晶シリコンの（１１０）面上にエピタキシャル成長したシリコンの各面を表したものである。エピタキシャル成長したシリコンの（００１）面が単結晶シリコン（１１０）面に垂直であり、例えば図２のような各面を有するシリコンにシリコンをエピタキシャル成長させると、成長させる膜厚によっては（００１）面以外のシリコン膜は無視できるほどに薄いので、（００１）面のみにシリコンが成長したとみなせる。また、シリコンの（００１）面は（１００）面と同様であると考えてよい。また、シリコンゲルマニウムでも同様の特徴を有している。
【００２２】
本発明の縦型電界トランジスタはこの特徴を利用しており、縦型電界効果トランジスタを形成させる面が（１１０）面であるシリコン基板を用いることで、単結晶シリコン層２１をシリコンゲルマニウムからなるチャネル層１２の側壁部のみに擬似選択成長させることができる。
【００２３】
以下に本発明の縦型電界効果トランジスタの製造方法について説明する。
【００２４】
図３は本発明に係る縦型電界効果トランジスタの各製造工程における断面図（−１）および上面図（−２）である。
【００２５】
（ａ−１）および（ａ−２）に示すように、（１１０）面を表面とするシリコン基板を用意する。
【００２６】
次に、（ｂ−１）および（ｂ−２）に示すように、基板に各縦型電界効果トランジスタ素子を分離するために、絶縁膜または絶縁層または分離溝（以下、これらをまとめて「絶縁膜」という）を形成する。
【００２７】
絶縁膜および絶縁層は酸化物、窒化物、炭化物が好ましく、基板の一部を酸化、窒化、炭化させることで形成させる方法、基板に溝を作り、溝に酸化物、窒化物、炭化物を堆積または溝表面に酸化物、窒化物、炭化物を形成させる方法がより好ましい。酸化物としては酸化シリコン、酸化アルミニウム、酸化チタン、酸化マグネシウム、酸化ハフニウム等が適用することができ、窒化物としては、窒化アルミニウム、窒化ホウ素、窒化珪素等が適用でき、炭化物としては炭化珪素、炭化ジルコニウム、炭化チタン等が適用できる。
【００２８】
分離溝の溝深さは後の工程で形成させるウェル深さよりも深くすることが好ましく、基板内の短絡による素子間の短絡を防ぐことができる。
【００２９】
次の工程は、（ｃ−１）および（ｃ−２）に示すように、絶縁膜が形成されていない基板表面に、イオン注入法を用いて一導電型のウェル領域を形成させる。
【００３０】
一導電型を有するウェル領域を形成させるために用いられるイオンは、基板として用いられる元素の価数と異なる価数を有する元素が好ましく、より好ましくは価数の違いが１価である元素である。例えば、基板を形成する元素がシリコンであれば、ｎ型シリコンウェル層を得るために注入されるイオンとしては、リン、砒素、アンチモン等が適用することができ、またｐ型シリコンウェル層を得るために注入されるイオンとしては、硼素、アルミニウム、ガリウム、インジウム等が適用することができる。
【００３１】
次の工程は、（ｄ−１）および（ｄ−２）に示すように、ウェルが形成された基板表面上に、ソース層またはドレイン層となる一導電型の第１シリコン層をエピタキシャル成長させ、第１シリコン層上にシリコンゲルマニウムからなるチャネル層１２をエピタキシャル成長させ、チャネル層１２上にソース層またはドレイン層となる一導電型の第２シリコン層をエピタキシャル成長させる。
【００３２】
一導電型の第１シリコン層および第２シリコン層とするには、一導電型ウェル形成方法と同様に、基材となるシリコンの価数と異なる価数を有する元素を不純物として含有させることが好ましい。例えばｎ型シリコン層を得るために不純物として含有させる元素としては、リン、砒素、アンチモン等が適用することができ、また、ｐ型シリコン層を得るために不純物として含有させる元素としては、硼素、アルミニウム、ガリウム、インジウム等が適用することができる。
【００３３】
各層をエピタキシャル成長させる方法はＣＶＤ法、ＭＢＥ法、レーザーアブレーション法、スパッタ法、真空蒸着法がある。特にＣＶＤ法がシリコン中の不純物濃度の均一性や制御性、良質なエピタキシャル成長した薄膜が大面積に形成することが可能であるためより好ましい方法である。
【００３４】
次の工程は、（ｅ−１）および（ｅ−２）に示すように、フォトリソグラフィー技術を用いてマスクを形成し、シリコンゲルマニウム表面が露出するような形状をエッチング法を用いて形成させる。マスクとしてはレジスト、酸化物、窒化物、炭化物、金属、カーボンナノチューブ等が適用することができるが、エッチングに用いられる気体や液体から、マスクと接する材料表面をエッチングされないように保護することが可能な材料であればこれらに限られたことではない。
【００３５】
次の工程は、（ｆ−１）および（ｆ−２）に示すように、選択エッチングにより露出したシリコンゲルマニウムのみを選択的にエッチングし、第２シリコン層よりも細くさせる。
【００３６】
この（ｆ−１）および（ｆ−２）に示す工程を詳細に説明する。第１シリコン層１１および第２シリコン層１３を形成する材料がエッチングされる速度が、チャネル層１２を形成する材料がエッチングされる速度よりも遅いことが好ましい。このような関係にあれば、選択エッチングのみで（ｆ−１）および（ｆ−２）に示す工程を行うことができるからである。具体的には、選択エッチングとしてはウェットエッチングを用い、シリコンがエッチングされる速度は、シリコンゲルマニウムがエッチングされる速度よりも遅いことを利用して、第１シリコン層１１および第２シリコン層１３を形成する材料をシリコンとし、チャネル層１２を形成する材料をシリコンゲルマニウムとすることが好ましい。ウェットエッチングに用いられるエッチング液は、硝酸、フッ酸、および水の混合物を挙げることができる。
【００３７】
なお、第１シリコン層１１、チャネル層１２、および第２シリコン層１３がいずれも同じ材質である場合には、これらのエッチング速度に差がないのであまり好ましくない。
【００３８】
次の工程は、（ｇ−１）および（ｇ−２）に示すように、基板に縦型電界効果トランジスタを形成させる基板面が（１１０）面である単結晶シリコンを用いることで、フォトリソグラフィー技術およびエッチングにより、基板と垂直に切り出された第２シリコン層の側面と、シリコンゲルマニウム側面は（１００）面であるので、アンドープシリコンを第２シリコン層の側面と、シリコンゲルマニウム側面のみに選択成長させることができる。
【００３９】
次の工程は、（ｈ−１）および（ｈ−２）に示すように、露出表面に絶縁膜を形成させる。絶縁膜としては素子分離層を形成させるために用いた材料と同様の材料が適用できる。また、形成方法としては熱処理やＣＶＤ法が有効である。
【００４０】
アンドープシリコンが選択成長したシリコンゲルマニウム側面は、前工程でアンドープシリコンに覆われているため酸素との反応がなく、電界効果トランジスタのチャネル部として使用すると、キャリア移動度を減少させることなく、シリコンゲルマニウム本来のキャリア移動度を有する電界効果トランジスタを得ることができる。このことにより、シリコンゲルマニウム側面に成長する、アンドープのシリコン層をゲート部とすることが、より好ましい。
【００４１】
次の工程は、（ｉ−１）および（ｉ−２）に示すように、ゲート電極となる伝導体を成膜する。電極となる伝導体としては、抵抗値ができるだけ低く、シリコンとの密着性のよい材料、またはセルフアラインゲート形成に用い得ることのできる高融点材料であることが好ましく、ポリシリコン、シリサイド、金属、窒化物等が適用できる。例えばシリサイドとしてタングルテンシリサイド、モリブデンシリサイド、タンタルシリサイド、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等が適用でき、金属では、タングステン、モリブデン、タンタル、チタン、ジルコニウム、ハフニウム、白金、イリジウム等が適用でき、窒化物として窒化タンタル、窒化タングステン等が適用できる。
【００４２】
次の工程は、（ｊ−１）および（ｊ−２）に示すようなメサ構造を形成する。このような構造にすることで、一導電型の第２シリコン層の側面に成長していたアンドープシリコン層を取り除くことができ、熱処理によって第２シリコン層からアンドープシリコン層へ拡散することによる第２シリコン層の不純物濃度の変化を防ぐことができる。これにより安定したソース層およびドレイン層を有する縦型電界効果トランジスタを得ることができる。
【００４３】
また、本発明の縦型電界効果トランジスタにおいて、１つの基板上にｎチャネル型縦型電界効果トランジスタとｐチャネル型縦型電界効果トランジスタを形成させることにより、縦型電界効果トランジスタを用いたＣＭＯＳを得ることができる。
【００４４】
【実施例】
以下に本発明の実施例について説明する。
【００４５】
基板は（１１０）面が主面であるｐ型単結晶シリコン基板であり（図３（ａ）を参照）、素子分離層には酸化シリコンを熱酸化により基板面に形成し（図３（ｂ）を参照）、イオン注入法により、リンイオンを基板内に注入し、不順濃度が５×１０１８／ｃｍ３であるｎ型ウェルを形成し（図３（ｃ）を参照）、ｎ型ウェル上に不純物として硼素を用いたｐ型シリコン層、シリコンゲルマニウム、不純物として硼素を用いたｐ型シリコン層を順にＣＶＤ法にて連続エピタキシャル成長させた多層膜を形成した（図３（ｄ）を参照）。ｐ型シリコン層の不純物濃度は１×１０２０／ｃｍ３であった。また、シリコンゲルマニウムのシリコン対ゲルマニウムの組成比は７対３であり、膜厚は５０ｎｍであった。
【００４６】
多層膜形成後、フォトリソグラフィー技術を用いてレジストをマスクとしてパターンニングし（図３（ｅ）を参照）、硝酸、フッ酸、および水を体積比で６０対６０対１で混合したエッチング液を用いたウェットエッチング法にてシリコンゲルマニウム層が露出する程度までエッチングを行った（図３（ｆ）を参照）。
【００４７】
その後、純シリコンをＣＶＤ法にてエピタキシャル成長させ（図３（ｇ）を参照）、７５０℃、３分間、熱処理を行うことで表面酸化を行い、約５ｎｍの酸化膜を形成した（図３（ｈ）を参照）。その後、ポリシリコンをＣＶＤ法を用いて堆積させ（図３（ｉ）を参照）、フォトリソグラフィー技術を用いてレジストをマスクとしてパターンニングし、ドライエッチング法にてエッチングを行い、縦型電界効果トランジスタ素子を作製した（図３（ｊ）を参照）。
【００４８】
その後、第１シリコン層がドレイン層、ポリシリコンをゲート電極、第２シリコン層がソース層となるように、アルミニウムを用いて配線しｐチャネル型縦型電界効果トランジスタ（図示せず）を作製した。
【００４９】
また、同じ基板上に硼素イオンを不純物とし、不純物濃度が５×１０１８／ｃｍ３であるｐ型ウェル領域と、不純物としてリンを用いた不純物濃度が１×１０２０／ｃｍ３であるｎ型のソース層およびドレイン層を形成したｎチャネル型縦型電界効果トランジスタを同様の方法を用いて同時に作製した。
【００５０】
作製したｐチャネル型、ｎチャネル型を用いてＣＭＯＳ型縦型電界効果トランジスタを作製した。
【００５１】
作製したＣＭＯＳの遮断周波数は３００ＧＨｚであり、ゲート長が５０ｎｍとしたときに予測される値と同程度であった。この予測されるゲート長は、シリコンゲルマニウム層の膜厚と同程度であることから、シリコンゲルマニウム側壁に成長したアンドープシリコン層部のみがゲート層であり、シリコンゲルマニウム層の膜厚を制御することでゲート長を制御することができることがわかった。
【００５２】
【発明の効果】
以上のように、本発明によれば設計どおりの特性を有する縦型電界効果トランジスタを得ることができ、より集積化を可能にする電界効果トランジスタを提供することができる。
【図面の簡単な説明】
【図１】本発明に係る縦型電界効果トランジスタの断面図
【図２】結晶学的各面方位を示す図
【図３】本発明に係る縦型電界効果トランジスタの製造工程断面図および上面図
【符号の説明】
１      基板
２      一導電型ウェル領域
１１    第１シリコン層
１２    チャネル層
１３    第２シリコン層
２１    単結晶シリコン層
３１    電極
３２    絶縁膜
【図１】
2004296628.tif 000003
【図２】
2004296628.tif 000004
【図３】
2004296628.tif 000005