(57)【要約】【課題】単結晶Ｓｉ薄膜デバイスを絶縁基板に接着剤を使用することなく容易に形成可能であって、表面欠陥を除去した、膜厚が薄くかつ均一な単結晶Ｓｉ薄膜を含む半導体装置およびその製造方法を提供する。【解決手段】ＳＯＩ基板１５０に、水素イオンの分布のピーク位置がＢＯＸ層１５２（埋め込み酸化膜層）内となるように調節した水素イオン注入部１５１と、単結晶Ｓｉ薄膜トランジスタ１３０とを形成し、絶縁基板１１０に接合させる。そして、熱処理により水素イオン注入部１５１で劈開分離させ、ＳＯＩ基板１５０の不要部分を除去する。また、単結晶Ｓｉ薄膜トランジスタ１３０上に残ったＢＯＸ層１５２ａをエッチング除去する。【選択図】  図１
2004288780.tif 000002
【特許請求の範囲】
【請求項１】
ＢＯＸ層と、前記ＢＯＸ層中に水素イオンの分布のピーク位置を有する水素イオン注入部と、前記ＢＯＸ層上に形成された単結晶Ｓｉ薄膜とを含む単結晶Ｓｉ薄膜積層基板が、絶縁基板と、前記ＢＯＸ層に対して前記単結晶Ｓｉ薄膜側となる表面で接合された後に、前記単結晶Ｓｉ薄膜積層基板の一部が前記水素イオン注入部で分離され、前記分離後に前記絶縁基板上に残った前記単結晶Ｓｉ薄膜積層基板から前記ＢＯＸ層が除去されてなることを特徴とする半導体装置。
【請求項２】
多孔質Ｓｉ層と、前記多孔質Ｓｉ層上に形成された単結晶Ｓｉ薄膜とを含む単結晶Ｓｉ薄膜積層基板が、絶縁基板に、前記単結晶Ｓｉ薄膜積層基板の前記多孔質Ｓｉ層に対して前記単結晶Ｓｉ薄膜側となる表面で接合された後に、前記単結晶Ｓｉ薄膜積層基板の一部が前記多孔質Ｓｉ層で分離され、前記分離後に前記絶縁基板上に残った前記単結晶Ｓｉ薄膜積層基板から前記多孔質Ｓｉ層が除去されてなることを特徴とする半導体装置。
【請求項３】
前記絶縁基板上の異なる領域に、単結晶Ｓｉ薄膜と非単結晶Ｓｉ薄膜とが形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記単結晶Ｓｉ薄膜の膜厚が概７０ｎｍ以下であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記単結晶Ｓｉ薄膜の膜厚が概２０ｎｍ以下であることを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記非単結晶Ｓｉ薄膜が、多結晶Ｓｉからなることを特徴とする請求項３ないし５のいずれかに記載の半導体装置。
【請求項７】
前記非単結晶Ｓｉ薄膜が、連続結晶粒界Ｓｉからなることを特徴とする請求項３ないし５のいずれかに記載の半導体装置。
【請求項８】
前記非単結晶Ｓｉ薄膜が、非晶質Ｓｉからなることを特徴とする請求項３ないし５のいずれかに記載の半導体装置。
【請求項９】
前記非晶質Ｓｉ薄膜を用い、ゲート絶縁膜が窒化珪素を含む単層または複層の絶縁膜によって形成されたトランジスタが形成されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記単結晶Ｓｉ薄膜を用いたトランジスタが、前記絶縁基板側からゲート電極、ゲート絶縁膜、前記単結晶Ｓｉ薄膜の順序となるように形成されていることを特徴とする請求項３ないし９のいずれかに記載の半導体装置。
【請求項１１】
前記トランジスタの少なくとも一部は、前記単結晶Ｓｉ薄膜のさらに上に層間絶縁膜と金属配線層とを有していることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記単結晶Ｓｉ薄膜を用いたトランジスタが、前記絶縁基板側から、層間絶縁膜、金属配線層、層間絶縁膜、ゲート電極、ゲート絶縁膜、単結晶Ｓｉ薄膜の順序で形成されており、前記トランジスタの少なくとも一部は、さらにその上に層間絶縁膜と金属配線層とを有している事を特徴とする、請求項３ないし９のいずれかに記載の半導体装置。
【請求項１３】
前記絶縁基板が、アルカリ土類−アルミノ硼珪酸ガラスからなる高歪点ガラスであることを特徴とする請求項１ないし１２のいずれかに記載の半導体装置
【請求項１４】
前記絶縁基板がバリウム−硼珪酸ガラス、バリウム−アルミノ硼珪酸ガラス、アルカリ土類−アルミノ硼珪酸ガラス、硼珪酸ガラス、アルカリ土類−亜鉛−鉛−アルミノ硼珪酸ガラスおよびアルカリ土類−鉛−アルミノ硼珪酸ガラスのうちのいずれかで形成されていることを特徴とする、請求項１ないし１２のいずれかに記載の半導体装置。
【請求項１５】
前記絶縁基板と前記単結晶Ｓｉ薄膜積層基板との線膨張の差が、略室温から６００℃までの温度範囲において、概２５０ｐｐｍ以下であることを特徴とする、請求項１ないし１４のいずれかに記載の半導体装置。
【請求項１６】
前記絶縁基板が、歪み点５００℃以上の高歪み点ガラスからなることを特徴とする、請求項１ないし１５のいずれかに記載の半導体装置。
【請求項１７】
前記絶縁基板上の概全面に、前記単結晶Ｓｉ薄膜が形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項１８】
前記単結晶Ｓｉ薄膜の膜厚が略７０ｎｍ以下であることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記単結晶Ｓｉ薄膜の膜厚が略２０ｎｍ以下であることを特徴とする請求項１７または１８に記載の半導体装置。
【請求項２０】
前記絶縁基板が、アルカリ土類−アルミノ硼珪酸ガラスからなることを特徴とする、請求項１７ないし１９のいずれかに記載の半導体装置。
【請求項２１】
前記絶縁基板がバリウム−硼珪酸ガラス、バリウム−アルミノ硼珪酸ガラス、アルカリ土類−アルミノ硼珪酸ガラス、硼珪酸ガラス、アルカリ土類−亜鉛−鉛−アルミノ硼珪酸ガラスおよびアルカリ土類−鉛−アルミノ硼珪酸ガラスのうちいずれかで形成されていることを特徴とする請求項１７ないし１９のいずれかに記載の半導体装置。
【請求項２２】
前記絶縁基板と前記単結晶Ｓｉ薄膜積層基板との線膨張の差が、略室温から６００℃までの温度範囲において、概２５０ｐｐｍ以下であることを特徴とする、請求項１７ないし２１のいずれかに記載の半導体装置。
【請求項２３】
前記絶縁基板が、歪み点５００℃以上の高歪み点ガラスからなることを特徴とする、請求項１７ないし２２のいずれかに記載の半導体装置。
【請求項２４】
ＢＯＸ層と、前記ＢＯＸ層中に水素イオンの分布のピーク位置を有する水素イオン注入部と、前記ＢＯＸ層上に形成された単結晶Ｓｉ薄膜とを含む単結晶Ｓｉ薄膜積層基板を、絶縁基板に、前記単結晶Ｓｉ薄膜積層基板の前記ＢＯＸ層に対して前記単結晶Ｓｉ薄膜側となる表面で接合した後に、前記単結晶Ｓｉ薄膜積層基板の一部を前記水素イオン注入部で分離する工程と、前記分離後に前記絶縁基板上に残った前記単結晶Ｓｉ薄膜積層基板から前記ＢＯＸ層を除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２５】
多孔質Ｓｉ層と、前記多孔質Ｓｉ層上に形成された単結晶Ｓｉ薄膜とを含む単結晶Ｓｉ薄膜積層基板を、絶縁基板に、前記単結晶Ｓｉ薄膜積層基板の前記多孔質Ｓｉ層に対して前記単結晶Ｓｉ薄膜側となる表面で接合した後に、前記単結晶Ｓｉ薄膜積層基板の一部を前記多孔質Ｓｉ層で分離する工程と、前記分離後に前記絶縁基板上に残った前記単結晶Ｓｉ薄膜積層基板から前記多孔質Ｓｉ層を除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２６】
前記単結晶Ｓｉ薄膜積層基板を、前記絶縁基板に接合する工程において、周囲環境を真空とすることを特徴とする、請求項２４または２５に記載の半導体装置の製造方法。
【請求項２７】
前記単結晶Ｓｉ薄膜積層基板を、前記絶縁基板に接合する工程の後に、熱処理を行うことを特徴とする、請求項２４ないし２６のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ技術に関するものであり、特にガラス基板等の安価な汎用絶縁基板上に高性能集積回路や、ＴＦＴで駆動するアクティブマトリクス駆動液晶表示装置等に利用される半導体装置に関するものである。
【０００２】
【従来の技術】
従来より、ガラス基板上に非晶質シリコン（非晶質Ｓｉ；ａ−Ｓｉ）や多結晶Ｓｉ（ｐ−Ｓｉ）による薄膜トランジスタ（ＴＦＴ；Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を形成し、液晶表示パネルや有機ＥＬパネル等の駆動を行う、いわゆるアクティブマトリクス駆動装置が使用されている。また、周辺ドライバ、あるいはさらに高い性能が要求されるメモリ、マイクロプロセッサ、イメージプロセッサ、タイミングコントローラ等のシステムを集積化するため、より高性能なＳｉデバイスを形成することが研究されている。
【０００３】
近年、特に、移動度が高く高速で動作する多結晶Ｓｉを用いて、周辺ドライバを集積化したものが用いられている。しかし、多結晶Ｓｉには結晶性の不完全性に起因するギャップ内の局在準位や、結晶粒界付近の欠陥やギャップ内局在準位が存在するため、移動度低下やＳ係数（サブスレショルド係数）増大等の問題がある。このため、周辺ドライバ、あるいはさらに高い性能が要求されるメモリ、マイクロプロセッサ、イメージプロセッサ、タイミングコントローラ等のシステム集積化に必要な高性能デバイスを構成するには、多結晶Ｓｉによるトランジスタでは性能が不十分であった。
【０００４】
そこで、アクティブマトリクス駆動装置において、さらに高性能なデバイスを形成するため、単結晶Ｓｉ薄膜からなる薄膜トランジスタ等のデバイスを予め形成しておき、これを絶縁基板上に接着することにより半導体装置を形成する技術が研究されてきている（例えば、特許文献１、非特許文献１、２参照）。
【０００５】
特許文献１には、予め作成した単結晶Ｓｉ薄膜トランジスタを、接着剤を用いてガラス基板上に転写することにより形成した半導体装置を、アクティブマトリクス型液晶表示装置の表示パネルのディスプレイに適用した例が開示されている。
【０００６】
また、ＳＯＩウェハの製造方法として、多孔質Ｓｉ上にエピタキシャルＳｉ層を成長させ、これをハンドルウエハに接合し、多孔質Ｓｉ層から分離する方法が例えば、特許文献４に開示されている。
【０００７】
一方、集積回路の分野では、バルクＳｉデバイスをさらに高速化・低消費電力化するため、酸化膜で薄い単結晶Ｓｉ層を分離したＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）技術が開発されてきた。ＳＯＩウエハの形成法の一つに、酸化膜を形成したＳｉや石英のハンドルウエハに単結晶Ｓｉを接合し、それを薄膜化してＳＯＩを形成する技術が開示されている（例えば、特許文献２参照）。さらに、これらのデバイスでもバルクＳｉデバイスと同様に高性能化並びに高集積密度化のためトランジスタサイズ縮小技術が開発されている（例えば、非特許文献５参照）。
【０００８】
【特許文献１】
特表平７−５０３５５７（公表日１９９５年４月１３日）
【０００９】
【特許文献２】
特開平５−２１１１２８（公開日１９９３年８月２０日）
【００１０】
【特許文献３】
特開平８−２６２４７４（公開日１９９６年１０月１１日
【００１１】
【特許文献４】
特開平７−２３５６５１（公開日１９９５年９月５日）
【００１２】
【非特許文献１】
Ｊ．Ｐ．Ｓａｌｅｒｎｏ  ”Ｓｉｎｇｌｅ  Ｃｒｙｓｔａｌ  Ｓｉｌｉｃｏｎ  ＡＭＬＣＤｓ”，Ｃｏｎｆｅｒｅｎｃｅ  Ｒｅｃｏｒｄ  ｏｆ  ｔｈｅ  １９９４  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｄｉｓｐｌａｙ  Ｒｅｓｅａｒｃｈ  Ｃｏｎｆｅｒｅｎｃｅ（ＩＤＲＣ）  ｐ．３９−４４（１９９４）
【００１３】
【非特許文献２】
Ｑ．−Ｙ．Ｔｏｎｇ  ＆  Ｕ．Ｇｅｓｅｌｅ，    ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＷＡＦＥＲ  ＢＯＮＤＩＮＧ  ：  ＳＣＩＥＮＣＥＡＮＤ  ＴＥＣＨＮＯＬＯＧＹ，  Ｊｏｈｎ  Ｗｉｌｅｙ  ＆  Ｓｏｎｓ，  Ｎｅｗ  Ｙｏｒｋ（１９９９）
【００１４】
【非特許文献３】
Ｋ．Ｗａｒｎｅｒ，  ｅｔ．ａｌ．，  ２００２  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳＯＩ  Ｃｏｎｆｅｒｅｎｃｅ  ：  Ｏｃｔ，  ｐｐ．１２３−１２５（２００２）
【００１５】
【非特許文献４】
Ｌ．Ｐ．Ａｌｌｅｎ，  ｅｔ．ａｌ．，  ２００２  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳＯＩ  Ｃｏｎｆｅｒｅｎｃｅ  ：  Ｏｃｔ，  ｐｐ．１９２−１９３（２００２）
【００１６】
【非特許文献５】
Ｔ．Ｍａｔｓｕｍｏｔｏ，  ｅｔ．ａｌ．，  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  ：  Ｄｅｃ，  ｐｐ．２１９−２２２（２００１）
【００１７】
【非特許文献６】
Ａ．Ｖａｎｄｏｏｒｅｎ，ｅｔ，ａｌ．，２００２  ＩＥＥＥ  ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳＯＩ  Ｃｏｎｆｅｒｅｎｃｅ  Ｐｒｏｃｅｅｄｉｎｇｓ
【００１８】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置およびその製造方法では、単結晶Ｓｉ薄膜で形成した高性能デバイスを、接着剤でガラス基板上に貼り合わせるため、耐熱性に問題がある。そのため、接着剤による接着後に高品質の無機絶縁膜やＴＦＴ等を形成する作業が行えないなど、製造プロセスあるいはデバイス構造に制約がある。
【００１９】
そこで、結晶化ガラス基板に水素イオンを注入したＳｉ基板を接合してＳｉ薄膜を得る方法が、例えば、特許文献３に開示されている。しかし、この方法では、基板がアルカリ原子を含む結晶化ガラスであり、高価で加工性が劣る等の問題点がある。また、ガラス基板サイズがＳｉウエハのサイズである８インチあるいは１２インチの径のウエハに限られる。このため、液晶で使われる大型のガラス基板サイズ（最低でも３００ｍｍ×４００ｍｍ）には適用出来ない。したがって、特許文献３の方法を表示デバイスに適用するには、サイズ・コストの点で大きな問題がある。
【００２０】
一方、ＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）や液晶表示装置に用いられるアクティブマトリクス基板では、高性能化と高集積化が求められる部分（例えば、ＭＰＵ等）では、最先端の微細加工が必須である。しかしながら、生産性の観点から大型ガラス基板に多結晶Ｓｉを形成したものが主に用いられており、高性能化と高集積化を図るために必須である微細加工が十分に行えない。すなわち、大型ガラス基板では、基板のうねり、厚みムラ、伸縮（縮み）、露光面積の観点から縮小投影露光の縮小率を大きくすることが困難である、等の問題がある。さらに、多結晶Ｓｉを用いる場合には、結晶粒界のトランジスタチャネル部へのかかり方の差異（バラツキ）が大きくなる等、デバイス特性面からも微細加工の限界がある。
したがって、大型ガラス基板に多結晶Ｓｉを形成する構成では、特にＭＰＵ等の高性能・高集積密度を要求されるデバイスを実現する事は極めて困難である。
【００２１】
また、集積回路分野のＳＯＩデバイスにおいても、バルクＳｉデバイスと同様に、特にＭＰＵ等の高性能化並びに高集積密度化が要求される部分では、最先端の微細加工が必須である。さらに、集積密度の向上、消費電力の低減（駆動電圧の低減）、動作速度の向上を図るためには、トランジスタの微細化が必要である。そして、トランジスタの微細化を図るためには、微細化に伴って顕著になる短チャネル効果であるＤＩＢＬ（Ｄｒａｉｎ  ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）による閾値電圧低下、あるいは量子効果によるＳ値（サブスレショルド係数）の増加に対する対策が必須となる。
【００２２】
なお、短チャネル効果を抑制するためには、Ｓｉ膜厚の低減が必須であるとされている。例えば、非特許文献６によると、ゲート長が０．１ミクロン以下のＳＯＩ構造によるＭＯＳトランジスタでは、約１５〜２０ｎｍ以下にすることが望まれている。
【００２３】
また、トランジスタの特性を向上させるためには、単結晶Ｓｉ薄膜の膜厚を低減させると同時に、Ｓｉ薄膜の膜厚均一性を維持しつつ、表面の損傷層を除去する必要がある。すなわち、Ｓｉ薄膜の膜厚不均一化によるトランジスタ特性のバラツキを招くことなく、ダングリングボンド、結晶欠陥などの電気特性上有害な損傷層を除去する必要がある。
【００２４】
しかしながら、単結晶Ｓｉ薄膜が絶縁膜（ＳｉＯ２膜等）の表面の一部にしか形成されていない場合、ＣＭＰ等の手段は使えない。このため、絶縁基板上の一部に単結晶Ｓｉ薄膜デバイスを形成する構成において、膜厚の均一性を維持しつつ、Ｓｉ薄膜表面の損傷層を除去することは極めて困難であった。
【００２５】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、単結晶Ｓｉ薄膜デバイスを絶縁基板に接着剤を使用することなく容易に形成可能であって、表面欠陥を除去した、膜厚が薄くかつ均一な単結晶Ｓｉ薄膜を具備する半導体装置およびその製造方法を提供することにある。
【００２６】
【課題を解決するための手段】
本発明に係る半導体装置は、上記課題を解決するために、ＢＯＸ層と、前記ＢＯＸ層中に水素イオンの分布のピーク位置を有する水素イオン注入部と、前記ＢＯＸ層上に形成された単結晶Ｓｉ薄膜とを含む単結晶Ｓｉ薄膜積層基板が、絶縁基板に、前記単結晶Ｓｉ薄膜積層基板の前記ＢＯＸ層に対して前記単結晶Ｓｉ薄膜側となる表面で接合された後に、前記単結晶Ｓｉ薄膜積層基板の一部が前記水素イオン注入部で分離され、前記分離後に前記絶縁基板上に残った前記単結晶Ｓｉ薄膜積層基板から前記ＢＯＸ層が除去されてなることを特徴としている。
【００２７】
また、本発明に係る半導体装置の製造方法は、ＢＯＸ層と、前記ＢＯＸ層中に水素イオンの分布のピーク位置を有する水素イオン注入部と、前記ＢＯＸ層上に形成された単結晶Ｓｉ薄膜とを含む単結晶Ｓｉ薄膜積層基板を、絶縁基板に、前記単結晶Ｓｉ薄膜積層基板の前記ＢＯＸ層に対して前記単結晶Ｓｉ薄膜側となる表面で接合した後に、前記単結晶Ｓｉ薄膜積層基板の一部を前記水素イオン注入部で分離する工程と、前記分離後に前記絶縁基板上に残った前記単結晶Ｓｉ薄膜積層基板から前記ＢＯＸ層を除去する工程とを含むことを特徴としている。
【００２８】
上記の半導体装置およびその製造方法の構成によれば、前記絶縁基板と前記単結晶Ｓｉ薄膜積層基板とを、密着させることにより、接着剤を使用することなく容易に貼り付けることができる。
【００２９】
また、上記単結晶Ｓｉ薄膜積層基板は、ＢＯＸ層と、前記ＢＯＸ層中に水素イオンの分布のピーク位置を有する水素イオン注入部と、前記ＢＯＸ層上に形成された単結晶Ｓｉ薄膜とが、絶縁基板に接合される前に形成されるため、単結晶Ｓｉ薄膜の薄膜化が容易である。
【００３０】
さらに、絶縁基板と単結晶Ｓｉ薄膜積層基板とを貼り付けた後に、前記単結晶Ｓｉ薄膜積層基板のＢＯＸ層内に形成された水素イオン注入部で分離させることにより、分離表面のダングリングボンド、結晶欠陥などの損傷層はＢＯＸ層内に限定される。
【００３１】
このため、前記分離後に、前記絶縁基板上に残った前記単結晶Ｓｉ薄膜積層基板の一部から、分離表面に残ったＢＯＸ層を除去することにより、絶縁基板上に、膜厚均一性を損なうことなく、表面欠陥を除去した単結晶Ｓｉ薄膜を形成することができる。これにより、例えばＭＯＳ型のＳＯＩトランジスタの閾値電圧のばらつきを抑制することができる。
【００３２】
したがって、上記の構成により、単結晶Ｓｉ薄膜デバイスを、絶縁基板上に接着剤を使用することなく容易に形成可能であって、表面欠陥を除去した、膜厚が薄くかつ均一な単結晶Ｓｉ薄膜を形成することができる。
【００３３】
ここで、単結晶Ｓｉ薄膜デバイスとは、単結晶Ｓｉ薄膜によって形成されるＭＯＳトランジスタ、バイポーラトランジスタ、ＳＩＴ、ダイオード等の装置である。
【００３４】
また、本発明に半導体装置は、多孔質Ｓｉ層と、前記多孔質Ｓｉ層上に形成された単結晶Ｓｉ薄膜とを含む単結晶Ｓｉ薄膜積層基板が、絶縁基板に、前記単結晶Ｓｉ薄膜積層基板の前記多孔質Ｓｉ層に対して前記単結晶Ｓｉ薄膜側となる表面で接合された後に、前記単結晶Ｓｉ薄膜積層基板の一部が前記多孔質Ｓｉ層で分離され、前記分離後に前記絶縁基板上に残った前記単結晶Ｓｉ薄膜積層基板から前記多孔質Ｓｉ層が除去されてなることを特徴としている。
【００３５】
また、本発明に係る半導体装置の製造方法は、多孔質Ｓｉ層と、前記多孔質Ｓｉ層上に形成された単結晶Ｓｉ薄膜とを含む単結晶Ｓｉ薄膜積層を、絶縁基板に、前記単結晶Ｓｉ薄膜積層基板の前記多孔質Ｓｉ層に対して前記単結晶Ｓｉ薄膜側となる表面で接合した後に、前記単結晶Ｓｉ薄膜積層基板の一部を前記多孔質Ｓｉ層で分離する工程と、前記分離後に前記絶縁基板上に残った前記単結晶Ｓｉ薄膜積層基板から前記多孔質Ｓｉ層を除去する工程とを含むことを特徴としている。
【００３６】
上記の半導体装置およびその製造方法の構成によれば、前記絶縁基板と前記単結晶Ｓｉ薄膜積層基板とを、密着させることにより、接着剤を使用することなく容易に貼り付けることができる。
【００３７】
また、上記単結晶Ｓｉ薄膜積層基板は、多孔質Ｓｉ層と、前記多孔質Ｓｉ層上に形成された単結晶Ｓｉ薄膜とが、絶縁基板に接合される前に形成されるため、単結晶Ｓｉ薄膜の薄膜化が容易である。
【００３８】
さらに、絶縁基板と単結晶Ｓｉ薄膜積層基板とを貼り付けた後に、前記単結晶Ｓｉ薄膜積層基板の多孔質Ｓｉ層で分離させることにより、分離表面のダングリングボンド、結晶欠陥などの損傷層は多孔質Ｓｉ層内に限定される。
【００３９】
このため、前記分離後に、前記絶縁基板上に残った前記単結晶Ｓｉ薄膜積層基板の一部から、分離表面に残った多孔質Ｓｉ層を除去することにより、絶縁基板上に、膜厚均一性を損なうことなく、表面欠陥を除去した単結晶Ｓｉ薄膜を形成することができる。
【００４０】
したがって、上記の構成により、単結晶Ｓｉ薄膜デバイスを、絶縁基板上に接着剤を使用することなく容易に形成可能であって、表面欠陥を除去した、膜厚が薄くかつ均一な単結晶Ｓｉ薄膜を形成することができる。
【００４１】
また、上記の構成によれば、単結晶Ｓｉ薄膜の結晶中の欠陥密度が非常に小さい。
【００４２】
このため、前記多孔質Ｓｉ層を用いる方法により形成した単結晶Ｓｉ薄膜トランジスタは、前記水素イオン注入部を有する前記単結晶Ｓｉ薄膜積層基板を用いる方法により形成した単結晶Ｓｉ薄膜トランジスタよりも、高い移動度を得ることができる。
【００４３】
また、本発明の半導体装置の製造方法は、前記単結晶Ｓｉ薄膜積層基板を、前記絶縁基板に接合する工程において、周囲環境を真空とすることが望ましい。これにより、接合欠陥を低減することができる。
【００４４】
また、本発明の半導体装置の製造方法は、前記単結晶Ｓｉ薄膜積層基板を、前記絶縁基板に接合する工程の後に、熱処理を行うことが望ましい。
【００４５】
これにより、単結晶Ｓｉ薄膜積層基板と、前記絶縁基板との接合強度を向上させることができる。
【００４６】
また、本発明の半導体装置は、前記絶縁基板上の異なる領域に、単結晶Ｓｉ薄膜と非単結晶Ｓｉ薄膜とを形成することを特徴としている。
【００４７】
すなわち、前記単結晶Ｓｉ薄膜積層基板が前記絶縁基板に接合され、前記水素イオン注入部または前記多孔質Ｓｉ層で分離されることにより、前記絶縁基板上の一部に単結晶Ｓｉ薄膜を形成し、前記絶縁基板上の前記単結晶Ｓｉ薄膜が形成された領域とは異なる領域に前記非単結晶Ｓｉ薄膜を形成する。
【００４８】
これにより、絶縁基板上に、必要とする特性に合わせて領域ごとに異なる特性のデバイスを形成することができる。
【００４９】
また、本発明の半導体装置は、前記絶縁基板上の概全面に、前記単結晶Ｓｉ薄膜を形成することも可能である。
【００５０】
すなわち、前記単結晶Ｓｉ薄膜積層基板を前記絶縁基板に接合し、前記水素イオン注入部または前記多孔質Ｓｉ層で分離することにより、前記絶縁基板上の概全面に単結晶Ｓｉ薄膜を形成する。
【００５１】
これにより、絶縁基板上の概全面に、表面欠陥を除去した、膜厚が薄くかつ均一な単結晶Ｓｉ薄膜デバイスを形成することができる。
【００５２】
また、本発明の製造方法は、前記単結晶Ｓｉ薄膜積層基板を前記絶縁基板に接合し、前記水素イオン注入部または前記多孔質Ｓｉ層で分離することにより、前記絶縁基板上に膜厚概７０ｎｍ以下、さらに好ましくは２０ｎｍ以下の単結晶Ｓｉ薄膜を形成することを特徴としている。
【００５３】
これにより、トランジスタの微細化に伴って顕著になる、短チャネル効果を抑制することができる。
【００５４】
また、本発明の半導体装置は、前記非単結晶Ｓｉ薄膜を、多結晶Ｓｉ、または連続結晶粒界Ｓｉ、または非結晶Ｓｉで形成することができる。
【００５５】
一般に、前記多結晶Ｓｉ、連続結晶粒界Ｓｉ、非結晶Ｓｉからなる非単結晶Ｓｉ薄膜デバイスは、それぞれ互いに異なる特性を有している。例えば、前記連続結晶粒界Ｓｉからなる電界効果トランジスタは、前記多結晶Ｓｉからなる電界効果トランジスタよりも移動度が高い。
【００５６】
これにより、例えば、移動度を高くしたい非単結晶Ｓｉ領域には前記連続結晶粒界Ｓｉからなる電界効果トランジスタを用いるなど、必要とする特性に合わせて、領域ごとに異なる特性の非単結晶Ｓｉ薄膜デバイスを形成することができる。
【００５７】
また、本発明の半導体装置は、前記非晶質Ｓｉ薄膜を用い、ゲート絶縁膜が窒化珪素を含む単層または複層の絶縁膜によって形成されたトランジスタを形成することができる。
【００５８】
これにより、ゲート絶縁膜にＳｉＯ２を用いた場合に対して、約２倍の誘電率を得ることができる。したがって、低い電圧で大きな電界効果を得ることができ、トランジスタの動作電圧を低くすることができる。また、非晶質Ｓｉ−ＴＦＴでは、ゲート絶縁膜にＳｉＯ２を用いると特性が低下するが、ゲート絶縁膜に窒化珪素を用いることにより特性低下を抑制できる。
【００５９】
また、本発明の半導体装置は、前記単結晶Ｓｉ薄膜を用いたトランジスタを、前記絶縁基板側からゲート電極、ゲート絶縁膜、前記単結晶Ｓｉ薄膜の順序となるように形成することができる。
【００６０】
これにより、ガラス基板表面の固定電荷によるバックゲート効果がゲート電極でシールドされ閾値バラツキが低減でき、また前記単結晶Ｓｉ薄膜に金属配線を接続する工程が容易となり、生産性を向上させることができる。
【００６１】
さらに、本発明の半導体装置は、前記トランジスタの少なくとも一部は、前記単結晶Ｓｉ薄膜のさらに上に層間絶縁膜と金属配線層とを有する構成とすることができる。
【００６２】
これにより、必要とする特性に合わせて、多様な単結晶Ｓｉ薄膜デバイスを形成することが可能である。
【００６３】
また、本発明の半導体装置は、前記単結晶Ｓｉ薄膜を用いたトランジスタが、前記絶縁基板側から、層間絶縁膜、金属配線層、層間絶縁膜、ゲート電極、ゲート絶縁膜、単結晶Ｓｉ薄膜の順序で形成されており、前記トランジスタの少なくとも一部は、さらにその上に層間絶縁膜と金属配線層とを有する構成とすることができる。
【００６４】
これにより、必要とする特性に合わせて、さらに多様な単結晶Ｓｉ薄膜デバイスを形成することができる。
【００６５】
また、本発明の半導体装置は、前記絶縁基板と前記単結晶Ｓｉ薄膜積層基板との線膨張の差が、略室温から略６００℃の温度範囲において、略２５０ｐｐｍ以下であることが望ましい。
【００６６】
これにより、線膨張の差に起因して前記絶縁基板と前記単結晶Ｓｉ薄膜積層基板とに生じるせん断力が小さくなる。
【００６７】
したがって、例えば、劈開分離に伴う熱処理においても、基板の割れや反り等の発生を抑制でき、劈開分離の成功率を向上させることができる。また、前記絶縁基板と前記単結晶Ｓｉ薄膜積層基板との接合力向上や、前記絶縁基板または前記単結晶Ｓｉ薄膜積層基板への酸化膜形成などのために熱処理を行う場合でも、線膨張の違いに起因する基板の割れや反り等を防止することができる。
【００６８】
また、本発明の半導体装置は、前記絶縁基板が歪み点５００℃以上の高歪み点ガラスからなることが望ましい。
【００６９】
これにより、製造工程における熱処理が可能であり、生産性を向上させることができる。また、熱処理により前記絶縁基板と前記単結晶Ｓｉ薄膜積層基板との接合力を高めることも可能である。
【００７０】
なお、本発明の半導体装置は、前記絶縁基板がアルカリ土類−アルミノ硼珪酸ガラスからなることが好適である。
【００７１】
また、本発明の半導体装置は、前記絶縁基板がバリウム−硼珪酸ガラス、バリウム−アルミノ硼珪酸ガラス、アルカリ土類−アルミノ硼珪酸ガラス、硼珪酸ガラス、アルカリ土類−亜鉛−鉛−アルミノ硼珪酸ガラスおよびアルカリ土類−鉛−アルミノ硼珪酸ガラスのうち、いずれかのガラスからなることができる。
【００７２】
このため、絶縁基板の材料として、コスト、加工性等を考慮して幅広い選択をすることができる。
【００７３】
【発明の実施の形態】
〔実施形態１〕
本発明の半導体装置およびその製造方法の一実施形態について図１（ａ）〜（ｈ）、図６、図７および図８を用いて説明すれば以下の通りである。
【００７４】
本実施形態の半導体装置１０１は、多結晶Ｓｉ薄膜トランジスタ（非単結晶Ｓｉ薄膜トランジスタ；非単結晶Ｓｉ薄膜デバイス）１２０と、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の単結晶Ｓｉ薄膜トランジスタ（単結晶Ｓｉ薄膜デバイス）１３０とを、絶縁基板上の異なる領域に集積化した半導体装置である。また、半導体装置１０１は、図７に示すように、表示部７２０を有するアクティブマトリクス基板７００に駆動回路７１０として集積化することができる。
【００７５】
半導体装置１０１は、図８に示すように、絶縁基板１１０上に、ＳｉＯ２（酸化Ｓｉ）膜（酸化膜）１１１、多結晶Ｓｉ薄膜１２２を含むＭＯＳ型の多結晶Ｓｉ薄膜トランジスタ１２０、単結晶Ｓｉ薄膜１３５を含むＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ１３０、金属配線１４０を備えている。ここで、ＳｉＯ２膜１１１は、絶縁基板１１０の表面全体に、膜厚約１００ｎｍで形成されている。
【００７６】
また、多結晶Ｓｉ薄膜１２２を含むＭＯＳ型の多結晶Ｓｉ薄膜トランジスタ１２０は、ＳｉＯ２膜１１１上に形成された層間絶縁膜（ＳｉＯ２膜）１２１上に形成されている。すなわち、層間絶縁膜１２１上に多結晶Ｓｉ薄膜１２２、ゲート絶縁膜（ゲート酸化膜、ＳｉＯ２膜）１２３、ゲート電極１２４の順序で構成されている。ここで、多結晶Ｓｉ薄膜１２２は、層間絶縁膜１２１上に膜厚５０ｎｍの島状パターンで形成されている。また、ゲート絶縁膜１２３は、多結晶Ｓｉ薄膜１２２上の全面にわたって膜厚約６０ｎｍで形成されている。
【００７７】
一方、単結晶Ｓｉ薄膜１３５を含むＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ１３０は、ＳｉＯ２膜１１１上の多結晶Ｓｉ薄膜トランジスタ１２０が形成された領域とは異なる領域に形成されている。すなわち、ＳｉＯ２膜１１１上に、膜厚約１０ｎｍのＳｉＯ２膜１３１、平坦化膜（ＢＰＳＧ；リンホウ素シリケートガラス）１３２、ゲート電極１３３、膜厚約１５ｎｍのゲート絶縁膜１３４、島状パターンに形成された膜厚約２０ｎｍの単結晶Ｓｉ薄膜１３５の順序で構成されている。
【００７８】
また、多結晶Ｓｉ薄膜トランジスタ１２０および単結晶Ｓｉ薄膜トランジスタ１３０の上には、絶縁基板１１０の上方全面にわたって、層間絶縁膜（ＳｉＯ２膜）１２６が形成されている。ただし、層間絶縁膜１２６は開口部（コンタクトホール１２７）を有しており、このコンタクトホール１２７にはＡｌＳｉ等の金属からなる金属配線１４０が形成されている。金属配線１４０は、多結晶Ｓｉ薄膜１２２および単結晶Ｓｉ薄膜１３５における各島状の領域の上面から形成されている。
【００７９】
ここで、半導体装置１０１の製造方法について、図１（ａ）〜（ｈ）を用いて説明する。
【００８０】
まず、図１（ａ）に示すように、絶縁基板１１０の表面全体にＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  ｏｒｔｈｏ  ｓｉｌｉｃａｔｅ；Ｓｉ（ＯＣ２Ｈ５）４）とＯ２との混合ガスを用いて、プラズマＣＶＤ（Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；プラズマ化学気相成長）によって、膜厚約５０ｎｍのＳｉＯ２膜１１１を堆積する。ここで、ＳｉＯ２膜１１１を形成するのは、後述する絶縁基板１１０とＳＯＩ基板１５０とを接合を容易にするためである。
【００８１】
なお、絶縁基板１１０には、高歪点ガラスであるコーニング社のＣｏｄｅ１７３７（アルカリ土類−アルミノ硼珪酸ガラス）を用いている。
【００８２】
次に、図１（ｂ）に示すように、単結晶Ｓｉ薄膜トランジスタ１３０を別途作り込んだＳＯＩ基板（単結晶Ｓｉ薄膜積層基板）１５０を形成し、絶縁基板１１０上に接合する。
【００８３】
ここで、ＳＯＩ基板１５０の製造方法を説明する（図１（ｂ）参照）。まず、一般的なＩＣ製造ラインでＢＯＸ層１５２上にＣＭＯＳ工程の一部、すなわちソース・ドレイン不純物イオン（ＢＦ３＋、Ｐ＋）注入およびＰ型とＮ型のチャネル部分にチャネル注入を行った単結晶Ｓｉ薄膜１３５、ゲート絶縁膜１３４、ゲート電極１３３、保護絶縁膜（図示せず）、平坦化膜（層間平坦化膜）１３２を形成する。なお、平坦化膜１３２は、ＣＶＤによってＳｉＯ２およびＢＰＳＧを堆積した後、ＢＰＳＧを溶融し、あるいは更にＣＶＤ等でＳｉＯ２を堆積した後、あるいはＴＥＯＳ等を用いたＣＶＤまたはプラズマＣＶＤ等でＳｉＯ２を堆積後、概その膜厚部分を基板の凸部（ゲートパターンのない部分）を残してＲＩＥでエッチング除去し、さらにＴＥＯＳ等を用いたＣＶＤまたはプラズマＣＶＤ等でＳｉＯ２を堆積し、ＣＭＰで平坦化することによって形成したものを所定の大きさに切断し、これをＳＣ１洗浄液で洗浄し、パーティクル除去および表面の活性化を行い、室温下でアライメントマークにより位置合わせして接合した。その後、単結晶Ｓｉ薄膜１３５上に膜厚約１０ｎｍのＳｉＯ２膜１３１を形成する。ここで、ＳｉＯ２膜１３１を形成するのは、絶縁基板１１１とＳＯＩ基板１５０との接合を容易にするためである。
【００８４】
その後、ＢＯＸ層４５２に、５×１０１６／ｃｍ２のドーズ量の水素イオンを、分布のピーク位置がＢＯＸ層４５２内になるようにエネルギを調節して注入し、水素イオン注入部４５１を形成する。
以上によって、ＳＯＩ基板１５０が形成される。
【００８５】
なお、半導体装置１０１におけるゲート電極１３３のゲート長は０．２５μｍとした。
【００８６】
また、ゲート電極１３３の材料は、ヘビードープの多結晶Ｓｉ膜とＷシリサイドを用いているが、材料は多結晶Ｓｉ単独であっても、また他の高融点金属やシリサイドであってもよく、必要な抵抗や耐熱性を考慮して選択される。
【００８７】
次に、上記で形成されたＳＯＩ基板１５０を、絶縁基板１１０上の接合領域に適合した所定のサイズに切断する。
【００８８】
そして、絶縁基板１１０および切断したＳＯＩ基板１５０の両基板をＲＣＡ洗浄（ＳＣ１）により洗浄および活性化する。さらに、ＳＯＩ基板１５０のＳｉＯ２膜１３１側の表面を、絶縁基板１１０上の所定の位置にアライメントし、室温で密着させて接合する。なお、この工程において、ガラス基板（絶縁基板１１０）側からＳＯＩ基板１５０の位置合わせマークを検知し、ガラス基板表面に形成した位置合わせマークと位置合わせを行った。これにより、Ｓｉ基板どうしの接合の場合よりも遙かに高精度で位置合わせでき、例えばここでは±１μｍの精度で位置合わせ可能であった。
【００８９】
その後、図１（ｃ）に示すように、絶縁基板１１０上に接合されたＳＯＩ基板１５０のうち、不要部分１５３を、水素イオン注入部１５１に熱処理を行うことにより、水素イオン注入部１５１を境に劈開剥離する。すなわち、ＳＯＩ基板１５０の水素イオン注入部１５１の温度をＳｉから水素が離脱する温度以上に昇温することにより、水素イオン注入部１５１を境に劈開剥離させる。なお、水素イオン注入部１５１の温度をＳｉから水素が離脱する温度以上に昇温するためには４００℃〜６００℃の温度が必要であり、ここでは約５５０℃の温度熱処理する。
【００９０】
続いて、剥離されて絶縁基板１１０上に残った単結晶Ｓｉ薄膜１３５とＢＯＸ層の不要部分（ＢＯＸ層１５２ａ）とを希フッ酸でウェットエッチングして表面の欠陥を除去する（図１（ｃ）参照）。そして、単結晶Ｓｉ薄膜１３５を島状に加工することにより、図１（ｅ）に示すように、絶縁基板１１０上に、ここでは膜厚約２０ｎｍの単結晶Ｓｉ薄膜１３５によるＭＯＳ型ＴＦＴの一部が形成される。
【００９１】
その後、図１（ｅ）に示すように、絶縁基板１１０の上方全面にＳｉＨ４とＮ２Ｏとの混合ガスを用いたプラズマＣＶＤによって、膜厚約１００ｎｍのＳｉＯ２膜１２１を堆積する。さらに、その全面にＳｉＨ４ガスを用いてプラズマＣＶＤにより、膜厚約５０ｎｍの非晶質Ｓｉ膜１２２ａを堆積する。
【００９２】
さらに、非晶質Ｓｉ膜１２２ａにエキシマレーザを照射して、加熱、結晶化し、多結晶Ｓｉ層を成長させて多結晶Ｓｉ薄膜１２２を形成するとともに、単結晶Ｓｉ薄膜１３５上のＳｉＯ２膜１３１と絶縁基板１１０上のＳｉＯ２膜１１１との接合強度向上を図る（図１（ｆ）参照）。なお、多結晶Ｓｉをレーザ（ｌａｓｅｒ）で成長する場合、エネルギが高すぎると単結晶部のジャンクションが破壊される等の問題が生じるため、レーザの出力を精度よく制御するか、あるいは単結晶部へのレーザ照射を避ける等の必要がある。
【００９３】
次に、図１（ｇ）に示すように、デバイスの活性領域となる部分を残すために、多結晶Ｓｉ薄膜１２２の不要部分およびＳｉＯ２膜１２１の少なくとも単結晶Ｓｉ薄膜１３５上の部分をエッチングにより除去する。また、多結晶Ｓｉ薄膜１２２の不要部を所定のデバイス形状に合わせて島状にエッチング除去する。
【００９４】
次に、ＴＥＯＳオゾン混合ガスを用いて、プラズマＣＶＤにより膜厚約３５０ｎｍのＳｉＯ２膜（図示せず）を堆積し、これを異方性エッチングであるＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）にて約４００ｎｍエッチバックする。その後、ＳｉＨ４とＮ２Ｏとの混合ガスを用いたプラズマＣＶＤにより、膜厚約６０ｎｍの多結晶Ｓｉ薄膜トランジスタ１２０のゲート絶縁膜（ＳｉＯ２膜）１２３を形成する。そして、ゲート絶縁膜１２３上にゲート電極１２４を形成する。
【００９５】
以降は、図１（ｈ）に示すように、通常のよく知られたポリシリコンＴＦＴの形成プロセスと同様に、多結晶Ｓｉ薄膜１２２へ不純物イオン（Ｎ＋、Ｐ＋）注入する。さらに、ＴＥＯＳとＯ２（酸素）の混合ガスを用いプラズマＣＶＤにより、膜厚約３５０ｎｍの層間絶縁膜（層間平坦化絶縁膜；ＳｉＯ２膜）１２６を堆積する。そして、コンタクトホール１２７を開口し、コンタクトホール１２７に金属配線１４０を形成する。
【００９６】
ここで、ゲート電極１２４は多結晶ＳｉとＷシリサイドとから形成されているが、多結晶Ｓｉ、他のシリサイドあるいはポリサイド等から形成されていてもよい。
なお、コンタクトホール１２７の直径および金属配線１４０の線幅は、大型ガラス基板でのフォトリソグラフィーの精度、及び接合時のアライメント精度に対応するため２μｍとした。
【００９７】
半導体装置１０１は、以上のように、単結晶Ｓｉ薄膜トランジスタ１３０を含むＳＯＩ基板１５０に水素イオンを注入し、絶縁基板１１０に接合した後に熱処理を加えることにより水素イオン注入部でＳＯＩ基板１５０の不要部分１５３を劈開分離させて形成される。すなわち、絶縁基板１１０上に単結晶Ｓｉ薄膜トランジスタ１３０を接合する工程において、接着剤を使用していない。
【００９８】
このため、接合部の耐熱性が優れており、接合後の工程において高品質の無機絶縁膜やＴＦＴの形成が可能となっている。
【００９９】
また、半導体装置１０１では、単結晶Ｓｉ薄膜トランジスタ１３０の主要部分は、絶縁基板１１０に集積化される前にＳＯＩ基板１５０上で形成される。すなわち、ゲート電極１３３、ゲート絶縁膜１３４、単結晶Ｓｉ薄膜１３５を含んだ状態で、絶縁基板１１０上に集積化される。このため、絶縁基板１１０上に形成した単結晶Ｓｉ薄膜から単結晶Ｓｉ薄膜トランジスタを形成する場合よりも、高度な微細加工を行うことができ、単結晶Ｓｉ薄膜の薄膜化が容易である。
【０１００】
このため、トランジスタの微細化に伴って顕著になる、短チャネル効果の問題を抑制することができる。すなわち、半導体装置１０１における単結晶Ｓｉ薄膜１３５においては、２０ｎｍ以下の均一な膜厚を実現でき、短チャンネル効果による影響を無視できる程度に抑制することができる。
【０１０１】
例えば、半導体装置１０１において、ゲート長０．２５μｍの場合、単結晶Ｓｉ薄膜１３５の膜厚を増加させると、膜厚７０ｎｍまでは大きな変化がないが、７０ｎｍ〜１００ｎｍ以上の膜厚では次第にＴＦＴのＳ値が大きくなり、オフ電流の増加が著しくなった。したがって、短チャネル効果の影響は、チャネル部のドーピング密度のバラツキにも依存するが、ゲート長０．２５μｍの場合には、単結晶Ｓｉ薄膜１３５の膜厚を約７０ｎｍ以下にすれば実用上無視できる程度に抑制可能である。
【０１０２】
一方、ゲート長０．１３μｍとした場合、単結晶Ｓｉ薄膜１３５の膜厚を増加させると、膜厚約２０ｎｍまでは大きな変化はないが、２０ｎｍ〜５０ｎｍに増加させるとＴＦＴの閾値が低下し、オフ電流の増加が著しくなった。したがって、チャネル部のドーピング密度のバラツキにも依存するが、ゲート長０．１３μｍの場合には、単結晶Ｓｉ薄膜１３５の膜厚を約２０ｎｍ以下にすれば短チャネル効果の影響を実用上無視できる程度に抑制可能である。
【０１０３】
また、水素イオンをＳＯＩ基板１５０に注入する際、水素イオンの分布のピーク位置がＢＯＸ層１５２内になるようにエネルギを調節している。これにより、劈開分離したＳＯＩ基板１５０の分離表面に残る、ダングリングボンド、結晶欠陥などの電気特性上有害な損傷層は、ＢＯＸ層１５２内に限られる。
【０１０４】
このため、ＳＯＩ基板１５０表面の損傷層は、ＳＯＩ基板１５０表面に残存しているＢＯＸ層１５２のＳｉＯ２を希フッ酸等で選択的にエッチングすることにより、単結晶Ｓｉ薄膜１３５の膜厚均一性を損なわずに、完全に除去することができる。すなわち、単結晶Ｓｉ薄膜１３５がＳｉＯ２膜１１１表面の一部にしか形成されていないためＣＭＰ等の手段が使えないにもかかわらず、単結晶Ｓｉ薄膜１３５の膜厚均一性を損なうことなく表面欠陥を除去することが可能である。したがって、単結晶Ｓｉ薄膜トランジスタ１３０における、膜厚均一性を保ちつつ、単結晶Ｓｉ薄膜１３５の表面層の損傷による特性低下の問題を解消することができる。
【０１０５】
また、半導体装置１０１は、１枚の絶縁基板１１０上の異なる領域に、ＭＯＳ型の多結晶Ｓｉ薄膜トランジスタ１２０と、ＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ１３０とが共存する構成である。このため、特性が異なる複数の回路を集積化した高性能・高機能な半導体装置を得ることができる。
【０１０６】
また、半導体装置１０１においては、トランジスタ群が多結晶Ｓｉ薄膜トランジスタ１２０と単結晶Ｓｉ薄膜トランジスタ１３０とにより異なる領域に形成されている。したがって、それぞれの同一導電型のトランジスタにおいて、移動度、サブスレショルド係数、閾値電圧のうち少なくとも１つが、領域毎に異なっている。このため、必要とする特性に合わせてトランジスタを適した領域に形成することができる。
【０１０７】
また、例えば、半導体装置１０１を液晶表示装置のアクティブマトリクス基板等に利用する場合には、さらに、液晶表示用に、ＳｉＮｘ（窒化Ｓｉ）、樹脂平坦化膜、ビアホール、透明電極を形成することができる。この場合には、多結晶Ｓｉ薄膜１２２の領域には、ドライバおよび表示部用のＴＦＴが形成される。そして、より高性能が要求されるデバイスに適応可能な単結晶Ｓｉ薄膜１３５の領域には、タイミングコントローラを形成することができる。もちろん、ドライバを単結晶Ｓｉ薄膜１３５の領域で形成しても良い。この場合は多結晶Ｓｉ薄膜１２２の領域にドライバを形成する場合よりもさらにドライバの性能が向上する。したがって、デバイス面積がより小さく、均一性が優れ、より低電圧で動作するドライバを形成することができる。
【０１０８】
このように、単結晶Ｓｉ薄膜１３５、多結晶Ｓｉ薄膜１２２からなる薄膜トランジスタのそれぞれの特性に応じて、各薄膜トランジスタの機能・用途を決定することで、高性能・高機能な薄膜トランジスタを得ることができる。
【０１０９】
なお、従来の多結晶Ｓｉ薄膜１２２の領域に形成したＮチャネルＴＦＴは、約１００ｃｍ２／Ｖ・ｓｅｃの移動度であったのに対し、半導体装置１０１を集積化した液晶表示用アクティブマトリクス基板においては、単結晶Ｓｉ薄膜１３５の領域に形成したＮチャネルＴＦＴは約３５０ｃｍ２／Ｖ・ｓｅｃの移動度であった。すなわち、半導体装置１０１の構成によれば、従来に比べて高速動作が可能なＴＦＴを得ることができる。
【０１１０】
また、この液晶表示用のアクティブマトリクス基板において、ドライバはもとより多結晶Ｓｉ薄膜１２２の領域に形成されているデバイスが５Ｖ〜８Ｖの信号と電源電圧を要するのに対し、単結晶Ｓｉ薄膜１３５の領域に形成されているデバイスであるタイミングコントローラは１．５Ｖにて安定に動作した。すなわち、半導体装置１０１の構成によれば、従来に比べて消費電力の低いＴＦＴを得ることができる。
【０１１１】
また、半導体装置１０１においては、集積回路が多結晶Ｓｉ薄膜１２２の領域と単結晶Ｓｉ薄膜１３５の領域とに形成されることにより、必要とする構成および特性に合わせて集積回路を適した領域に形成することができる。そして、それぞれの領域に形成された集積回路において、動作速度や動作電源電圧等が異なる性能の集積回路を作ることができる。例えば、ゲート長、ゲート絶縁膜の膜厚、電源電圧、ロジックレベルのうち少なくとも１つが領域毎に異なる設計とすることができる。すなわち、領域ごとに異なる特性を有するデバイスを形成でき、より多様な機能を備えた半導体装置を得ることができる。
【０１１２】
さらに、半導体装置１０１においては、集積回路が多結晶Ｓｉ薄膜１２２の領域と単結晶Ｓｉ薄膜１３５の領域とに形成される。このため、それぞれの領域に形成された集積回路は、領域毎の特性に応じて、異なる加工ルールを適用することができる。例えば、短チャネル長のＴＦＴの場合、単結晶Ｓｉ薄膜領域では結晶粒界がないためＴＦＴ特性のバラツキが殆ど増加しないのに対し、多結晶Ｓｉ薄膜領域では結晶粒界の影響でＴＦＴ特性のバラツキが急速に増加する。このため、加工ルールを単結晶Ｓｉ薄膜領域と多結晶Ｓｉ薄膜領域とで変える必要がある。
【０１１３】
なお、半導体装置１０１上に形成される単結晶Ｓｉ薄膜１３５のサイズは、ＬＳＩ製造装置のウエハサイズによって決まることになる。しかし、単結晶Ｓｉ薄膜１３５を必要とする高速性、消費電力、バラツキが問われる高速のロジック、タイミングジェネレータ、高速のＤＡＣ（電流バッファ）、あるいはプロセッサ等を形成するためには、一般的なＬＳＩ製造装置のウエハサイズで十分である。
【０１１４】
また、単結晶Ｓｉ薄膜トランジスタ１３０および多結晶Ｓｉ薄膜トランジスタ１２０は、本実施形態で示した構成に限定されるものではない。例えば、ボトムゲート構造のＭＯＳ型薄膜トランジスタや、バイポーラ型薄膜トランジスタであっても、上記と同様の効果を得ることができる。
【０１１５】
また、半導体装置１０１における絶縁基板１１０には、高歪点ガラスであるコーニング社のＣｏｄｅ１７３７（アルカリ土類−アルミノ硼珪酸ガラス）を用いているが、これに限定されるものではない。例えば、高歪点ガラスであるバリウム−アルミノ硼珪酸ガラス、アルカリ土類−アルミノ硼珪酸ガラス、硼珪酸ガラス、アルカリ土類−亜鉛−鉛−アルミノ硼珪酸ガラス、アルカリ土類−亜鉛−アルミノ硼珪酸ガラス等であってもよい。
【０１１６】
ただし、絶縁基板１１０として、コーニング社のＣｏｄｅ１７３７（アルカリ土類−アルミノ硼珪酸ガラス）の替わりにコーニング社のＣｏｄｅ７０５９（バリウム−硼珪酸ガラス）を用いた場合、同様に接合はできるものの、劈開剥離の成功率は大きく悪化した。
【０１１７】
これは、図６に示すように、Ｃｏｄｅ１７３７はＳｉとの線膨張の差が約２５０ｐｐｍであるのに対し、Ｃｏｄｅ７０５９はＳｉとの線膨張の差が約８００ｐｐｍと大きくなるためである。
【０１１８】
従って、劈開剥離の成功率を向上させる観点から、室温から６００℃までの絶縁基板とＳｉとの線膨張の差は、約２５０ｐｐｍ以下であることが望ましい。
【０１１９】
また、絶縁基板１１０には、歪み点５００℃以上の高歪み点ガラスを用いることが望ましい。これにより、製造工程においてＳｉ酸化膜の膜質や不純物の活性化、あるいは欠陥回復等に対する制限を少なくすることができ、生産性を向上させることができる。また、ＳＯＩ基板１５０を絶縁基板１１０上に接合した後に、過熱することにより、両者の接合強度を高めることができる。
【０１２０】
また、半導体装置１０１における単結晶Ｓｉ薄膜トランジスタは、絶縁基板１１０側から、ゲート電極１３３、ゲート絶縁膜１３４、単結晶Ｓｉ薄膜１３５の順序で形成されている。このため、単結晶Ｓｉ薄膜１３５に金属配線１４０を接続する工程が容易であり、生産性がよい。
【０１２１】
なお、本実施形態における半導体装置１０１の単結晶部分は、絶縁基板１１０側から、ゲート電極１３３、ゲート絶縁膜１３４、単結晶Ｓｉ薄膜１３５、金属配線１４０の順序で構成されているが、この構成に限定されるものではない。
例えば、ゲート電極１３３、ゲート絶縁膜１３４、単結晶Ｓｉ薄膜１３５の少なくとも一部に、層間絶縁膜と金属配線層を有している構成とすることができる。このため、必要とする特性に合わせて、多様な単結晶Ｓｉ薄膜デバイスを設計することが可能である。
【０１２２】
また、半導体装置１０１の製造方法の、ＳＯＩ基板１５０と、絶縁基板１１０とを接合する工程において、周囲環境を真空とすることができる。これにより、接合欠陥を低減することができる。
【０１２３】
また、本実施形態の方法により、絶縁基板１１０の概全面に単結晶Ｓｉ薄膜デバイスを形成することも可能である。この場合においても、膜厚が薄くかつ均一で、表面欠陥のない単結晶Ｓｉ薄膜デバイスが実現できる。
【０１２４】
〔実施形態２〕
本発明の半導体装置およびその製造方法に関する他の実施形態について、図２（ａ）〜（ｈ）および図９を用いて説明すれば以下の通りである。なお、説明の便宜上、実施形態１における半導体装置１０１と同じ部材および同じ製造方法については、その説明を一部省略する。また、説明を省略する部材には、実施形態１と同じ符号を用いる。
【０１２５】
本実施形態の半導体装置２０１は、上述した実施形態１の半導体装置１０１と同様に、多結晶Ｓｉ薄膜トランジスタ１２０と、ＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ２３０とを、絶縁基板上の異なる領域に集積化した半導体装置であり、アクティブマトリクス基板等に使用される。したがって、半導体装置２０１の構成は、実施形態１の半導体装置１０１と同様である。
【０１２６】
ただし、半導体装置２０１は、ＳＯＩ基板の代わりに多孔質Ｓｉ層を形成した複層Ｓｉ基板（単結晶Ｓｉ薄膜積層基板）２５０を用いる点と、複層Ｓｉ基板２５０を絶縁基板１１０に接合させた後に、複層Ｓｉ基板２５０の不要部分を多孔質Ｓｉ層２５５で分離させる点において、実施形態１と異なっている。
【０１２７】
半導体装置２０１は、図９に示すように、絶縁基板１１０上に、ＳｉＯ２膜１１１、多結晶Ｓｉ薄膜１２２を含むＭＯＳ型の多結晶Ｓｉ薄膜トランジスタ１２０、単結晶Ｓｉ薄膜２３５を備えたＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ２３０、金属配線１４０を備えている。
【０１２８】
なお、実施形態１と同様、絶縁基板１１０の表面全体にＳｉＯ２膜１１１が膜厚約１００ｎｍで形成されている。また、多結晶Ｓｉ薄膜１２２を含むＭＯＳ型の多結晶Ｓｉ薄膜トランジスタ１２０は、ＳｉＯ２膜１１１上に形成された層間絶縁膜（ＳｉＯ２膜）１２１上に形成されている。
【０１２９】
一方、単結晶Ｓｉ薄膜２３５を含むＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ２３０は、ＳｉＯ２膜１１１上の多結晶Ｓｉ薄膜トランジスタ１２０が形成された領域とは異なる領域に形成されている。すなわち、単結晶Ｓｉ薄膜トランジスタ２３０は、ＳｉＯ２膜１１１上に、膜厚約１０ｎｍのＳｉＯ２膜２３１、平坦化膜２３２、ゲート電極２３３、膜厚約１５ｎｍのゲート絶縁膜２３４、島状パターンに形成された膜厚約２０ｎｍの単結晶Ｓｉ薄膜２３５の順序で構成されている。
【０１３０】
また、多結晶Ｓｉ薄膜トランジスタ１２０および単結晶Ｓｉ薄膜トランジスタ２３０の上には、絶縁基板１１０の上方全面にわたって、層間絶縁膜（ＳｉＯ２膜）１２６が形成されている。ただし、層間絶縁膜１２６は開口部（コンタクトホール１２７）を有しており、このコンタクトホール１２７にはＡｌＳｉ等の金属からなる金属配線１４０が形成されている。金属配線１４０は、多結晶Ｓｉ薄膜１２２および単結晶Ｓｉ薄膜２３５における各島状の領域の上面から形成されている。
【０１３１】
ここで、半導体装置２０１の製造方法について、図２（ａ）〜（ｈ）を用いて説明する。
【０１３２】
まず、図２（ａ）に示すように、絶縁基板１１０の表面全体にＴＥＯＳとＯ２との混合ガスを用いて、プラズマＣＶＤによって、膜厚約５０ｎｍのＳｉＯ２膜１１１を堆積する。
【０１３３】
次に、図２（ｂ）に示すように、単結晶Ｓｉ薄膜トランジスタ２３０を別途作り込んだ、単結晶Ｓｉ薄膜２３５および多孔質Ｓｉ層２５５によって構成される複層Ｓｉ基板２５０を形成し、この複層Ｓｉ基板２５０を絶縁基板１１０上に接合する。
【０１３４】
ここで、複層Ｓｉ基板２５０の製造方法を説明する（図２（ｂ）参照）。まず、フッ酸とエタノール混合液にＳｉウエハを浸漬し、Ｓｉウエハを陽極側にして化成することにより多孔質Ｓｉ層２５５を形成する。ここで、多孔質Ｓｉ層２５５の孔径は数ｎｍおよび５ｎｍ〜１０ｎｍとの２段階とする。これは、後の劈開分離工程を容易にするためである。なお、孔径と層厚は、化成条件（化成時の電流と化成時間）を変えることによって制御することが可能である。
【０１３５】
そして、上記で作成した多孔質Ｓｉ層２５５の表面に、４００℃〜５００℃の温度で薄い酸化膜層（図示せず）を形成し、多孔質Ｓｉ層２５５の表面を安定化させる。そして、約１０００℃以上の温度の水素雰囲気によって熱処理することにより、多孔質Ｓｉ層２５５の表面を塞ぐ。さらにその上に、気相でエピタキシャル層を成長した単結晶Ｓｉ薄膜２３５を形成する。
【０１３６】
次に、一般的なＩＣ製造ラインで多孔質Ｓｉ層２５５上にＣＭＯＳ工程の一部、すなわちソース・ドレイン不純物イオン（ＢＦ３＋、Ｐ＋）注入およびＰ型とＮ型のチャネル部分にチャネル注入を行った単結晶Ｓｉ薄膜２３５、ゲート絶縁膜２３４、ゲート電極２３３、平坦化膜２３２（ＢＰＳＧ膜）、保護絶縁膜（図示せず）、を形成する。なお、平坦化膜２３２は、ＣＶＤによってＳｉＯ２およびＢＰＳＧを堆積した後、ＢＰＳＧを溶融し、あるいは更にＣＶＤ等でＳｉＯ２を堆積した後、あるいはＴＥＯＳ等を用いたＣＶＤまたはプラズマＣＶＤ等でＳｉＯ２を堆積後、概その膜厚部分を基板の凸部（ゲートパターンのない部分）を残してＲＩＥでエッチング除去し、さらにＴＥＯＳ等を用いたＣＶＤまたはプラズマＣＶＤ等でＳｉＯ２を堆積し、ＣＭＰで平坦化することによって形成した。以上により、多孔質Ｓｉ層２５５と単結晶Ｓｉとを有する、すなわち多孔質Ｓｉおよびエピタキシャル成長させた単結晶Ｓｉによる複層Ｓｉ基板２５０が形成される。
【０１３７】
なお、半導体装置２０１におけるゲート電極２３３のゲート長は０．２５μｍとした。
【０１３８】
次に、上記で形成された複層Ｓｉ基板２５０を、絶縁基板１１０上の接合領域に適合した所定のサイズに切断する。
【０１３９】
そして、絶縁基板１１０および切断した複層Ｓｉ基板２５０の両基板をＲＣＡ洗浄（ＳＣ１）により洗浄および活性化する。さらに、複層Ｓｉ基板２５０のＳｉＯ２膜２３１側の表面を、絶縁基板１１０上の所定の位置にアライメントし、室温で密着させて接合する。
【０１４０】
その後、３００℃〜６００℃、ここでは約５５０℃の温度で熱処理し、複層Ｓｉ基板２５０と絶縁基板１１０との密着強度を向上させる。
【０１４１】
次に、ウオータージェットを前記複層Ｓｉ基板２５０の多孔質Ｓｉ層２５５に当てることにより、複層Ｓｉ基板の不要部分２５３を、多孔質Ｓｉ層２５０を境に劈開剥離する（図２（ｃ）参照）。なお、多孔質Ｓｉ層２５５に水を含ませた後、温度を氷点下に下げる事によっても、多孔質Ｓｉ層２５０を境に劈開剥離させることが可能である。
【０１４２】
その後、多孔質Ｓｉ層２５５の分離面を、超純水で希釈したフッ酸と過酸化水素混合液でエッチングする事により平坦化する。
【０１４３】
続いて、剥離されて絶縁基板１１０上に残った複層Ｓｉ基板の不要部分（多孔質Ｓｉ層２５５ａ）をエッチング除去する。そして、単結晶Ｓｉ薄膜２３５を島状に加工することにより、図２（ｄ）に示すように、絶縁基板１１０上、ここでは膜厚約２０ｎｍの単結晶Ｓｉ薄膜２３５によるＭＯＳ型ＴＦＴの一部が形成される。
【０１４４】
その後、図２（ｅ）に示すように、絶縁基板１１０の上方全面にＳｉＨ４とＮ２Ｏとの混合ガスを用いたプラズマＣＶＤによって、膜厚約１００ｎｍのＳｉＯ２膜１２１を堆積する。さらに、その全面にＳｉＨ４ガスを用いてプラズマＣＶＤにより、膜厚約５０ｎｍの非晶質Ｓｉ膜１２２ａを堆積する。
【０１４５】
さらに、非晶質Ｓｉ膜１２２ａにエキシマレーザを照射して、加熱、結晶化し、多結晶Ｓｉ層を成長させて多結晶Ｓｉ薄膜１２２を形成するとともに、単結晶Ｓｉ薄膜２３５上のＳｉＯ２膜２３１と絶縁基板１１０上のＳｉＯ２膜１１１との接合強度向上を図る（図２（ｆ）参照）。
【０１４６】
次に、図２（ｇ）に示すように、デバイスの活性領域となる部分を残すために、多結晶Ｓｉ薄膜１２２の不要部分およびＳｉＯ２膜１２１の少なくとも単結晶Ｓｉ薄膜２３５上の部分をエッチングにより除去する。また、多結晶Ｓｉ薄膜１２２の不要部を所定のデバイス形状に合わせて島状にエッチング除去する。
【０１４７】
次に、ＴＥＯＳオゾン混合ガスを用いて、プラズマＣＶＤにより膜厚約３５０ｎｍのＳｉＯ２膜を堆積し、これを異方性エッチングであるＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）にて約４００ｎｍエッチバックする。その後、ＳｉＨ４とＮ２Ｏとの混合ガスを用いたプラズマＣＶＤにより、膜厚約６０ｎｍの多結晶Ｓｉ薄膜トランジスタ１２０のゲート絶縁膜（ＳｉＯ２膜）１２３を形成する。
【０１４８】
以降は、図２（ｇ）〜（ｈ）に示すように、通常のよく知られたポリシリコンＴＦＴの形成プロセスと同様に、ゲート絶縁膜１２３上にゲート電極１２４を形成し、多結晶Ｓｉ薄膜１２２へ不純物イオン（Ｎ＋、Ｐ＋）注入する。さらに、ＴＥＯＳとＯ２（酸素）の混合ガスを用いプラズマＣＶＤにより、膜厚約３５０ｎｍの層間絶縁膜１２６を堆積する。そして、コンタクトホール１２７を開口し、コンタクトホール２２７に金属配線１４０を形成する。
【０１４９】
なお、コンタクトホール１２７の直径および金属配線１４０の線幅は、大型ガラス基板でのフォトリソグラフィーの精度、及び接合時のアライメント精度に対応するため２μｍとした。
【０１５０】
また、液晶表示用に更に、ＳｉＮｘ（窒化シリコン）、樹脂平坦化膜  、ビアホール、透明電極を順次形成し、多結晶ＳｉＴＦＴでドライバおよび表示部用のＴＦＴを形成し、タイミングコントローラを単結晶ＳｉＴＦＴで形成する。
【０１５１】
半導体装置２０１は、以上のように、単結晶Ｓｉ薄膜トランジスタ２３０と多孔質Ｓｉ層２５５とを含む複層Ｓｉ基板２５０を、絶縁基板１１０に接合した後に、複層Ｓｉ基板の不要部分２５３を多孔質Ｓｉ層２５５で劈開剥離させて形成される。すなわち、多孔質Ｓｉ層２５５にウオータージェットを当て、もしくは多孔質Ｓｉ層２５５に水を含ませた後、温度を氷点下に下げる事により、多孔質Ｓｉ層２５５を境に劈開剥離させる。したがって、絶縁基板１１０上に単結晶Ｓｉ薄膜トランジスタ２３０を接合する工程において、接着剤を使用していない。
【０１５２】
このため、接合部の耐熱性が優れており、接合後の工程において高品質の無機絶縁膜やＴＦＴの形成が可能となっている。
【０１５３】
また、半導体装置２０１では、単結晶Ｓｉ薄膜トランジスタ２３０の主要部分は、絶縁基板１１０に接合される前に複層Ｓｉ基板２５０上で形成される。すなわち、ゲート電極２３３、ゲート絶縁膜２３４、単結晶Ｓｉ薄膜２３５を含んだ状態で、絶縁基板１１０上に接合される。このため、絶縁基板１１０上に形成した単結晶Ｓｉ薄膜から単結晶Ｓｉ薄膜トランジスタを形成する場合よりも、高度な微細加工を行うことができ、単結晶Ｓｉ薄膜の薄膜化が容易である。
【０１５４】
このため、トランジスタの微細化に伴って顕著になる、短チャネル効果の問題を抑制することができる。すなわち、半導体装置２０１における単結晶Ｓｉ薄膜２３５においては、２０ｎｍ以下の均一な膜厚を実現でき、短チャンネル効果による影響を無視できる程度に抑制することができる。
【０１５５】
例えば、半導体装置２０１において、ゲート長０．２５μｍの場合、単結晶Ｓｉ薄膜２３５の膜厚を増加させると、膜厚７０ｎｍまでは大きな変化がないが、７０ｎｍ〜１００ｎｍ以上の膜厚では次第にＴＦＴのＳ値が大きくなり、オフ電流の増加が著しくなった。したがって、短チャネル効果の影響はチャネル部のドーピング密度のバラツキにも依存するが、ゲート長０．２５μｍの場合には、単結晶Ｓｉ薄膜２３５の膜厚を約７０ｎｍ以下にすれば抑制可能である。
【０１５６】
一方、ゲート長０．１３μｍとした場合、単結晶Ｓｉ薄膜２３５の膜厚を増加させると、膜厚約２０ｎｍまでは大きな変化はないが、２０ｎｍ〜５０ｎｍに増加させるとＴＦＴの閾値が低下し、オフ電流の増加が著しくなった。したがって、チャネル部のドーピング密度のバラツキにも依存するが、ゲート長０．１３μｍの場合には、単結晶Ｓｉ薄膜２３５の膜厚を約２０ｎｍ以下にすれば短チャネル効果の影響を抑制することができる。
【０１５７】
また、劈開分離した複層Ｓｉ基板２５０表面に残る、ダングリングボンド、結晶欠陥などの電気特性上有害な損傷層は、多孔質Ｓｉ層２５５に限られる。
【０１５８】
このため、複層Ｓｉ基板２５０表面の損傷層は、複層Ｓｉ基板２５０表面に残存している多孔質Ｓｉ層２５５をエッチング除去することにより、単結晶Ｓｉ薄膜２３５の膜厚均一性を損なわずに、完全に除去することができる。すなわち、単結晶Ｓｉ薄膜２３５がＳｉＯ２膜１１１表面の一部にしか形成されていないためＣＭＰ等の手段が使えないにもかかわらず、単結晶Ｓｉ薄膜２３５の膜厚均一性を損なうことなく表面欠陥を除去することが可能である。したがって、単結晶Ｓｉ薄膜トランジスタ２３０における、膜厚均一性を保ちつつ、単結晶Ｓｉ薄膜２３５の表面層の損傷による特性低下の問題を解消することができる。
【０１５９】
なお、単結晶Ｓｉ薄膜トランジスタ２３０は、実施形態１における単結晶Ｓｉ薄膜トランジスタ１３０よりも、単結晶Ｓｉ中の欠陥密度が非常に小さい。すなわち、複層Ｓｉ基板２５０を絶縁基板１１０に接合する工程以降の工程の温度を６００℃以上に上げられないが、６００℃以上に上げなくても、水素イオンの注入を行わないため、結晶中の欠陥密度が非常に小さい。
【０１６０】
このため、単結晶Ｓｉ薄膜トランジスタ２３０は、実施形態１における単結晶Ｓｉ薄膜トランジスタ１３０よりも、移動度、閾値電圧、Ｓ係数のいずれの特性においても優れている。
【０１６１】
例えば、従来の多結晶Ｓｉ薄膜２２２の領域に形成したＮチャネルＴＦＴは、約１００ｃｍ２／Ｖ・ｓｅｃの移動度であった。また、実施形態１における半導体装置１０１を集積化した液晶表示用アクティブマトリクス基板においては、単結晶Ｓｉ薄膜２３５の領域に形成したＮチャネルＴＦＴは約３５０ｃｍ２／Ｖ・ｓｅｃの移動度であった。これに対して、半導体装置２０１を集積化した液晶表示用アクティブマトリクス基板においては、単結晶Ｓｉ薄膜２３５の領域に形成したＮチャネルＴＦＴは約４００ｃｍ２／Ｖ・ｓｅｃの移動度であった。すなわち、半導体装置２０１の構成によれば、従来に比べて高速動作が可能なＴＦＴを得ることができる。
【０１６２】
なお、この液晶表示用のアクティブマトリクス基板において、ドライバはもとより多結晶Ｓｉ薄膜１２２の領域に形成されているデバイスが５Ｖ〜８Ｖの信号と電源電圧を要するのに対し、単結晶Ｓｉ薄膜２３５の領域に形成されているデバイスであるタイミングコントローラは１．５Ｖにて安定に動作した。すなわち、半導体装置２０１の構成によれば、従来に比べて消費電力の低いＴＦＴを得ることができる。
【０１６３】
その他、半導体装置２０１および半導体装置２０１を構成する部材は、実施形態１における半導体装置１０１および半導体装置１０１を構成する部材と同様の機能、効果を有する。ここでは、説明を省略する。
【０１６４】
〔実施形態３〕
本発明の半導体装置およびその製造方法に関するさらに他の実施形態について、図３（ａ）〜（ｈ）および図１０を用いて説明すれば以下の通りである。説明する。なお、説明の便宜上、実施形態１における半導体装置１０１と同じ部材および同じ製造方法については、その説明を一部省略する。また、説明を省略する部材には、実施形態１と同じ符号を用いる。
【０１６５】
本実施形態の半導体装置３０１は、図１０に示すように、単結晶Ｓｉ薄膜デバイスと非単結晶Ｓｉ薄膜デバイスとが、絶縁基板上の異なる領域に形成されているという点においては、実施形態１における半導体装置１０１と同様である。
【０１６６】
ただし、半導体装置３０１は、非単結晶Ｓｉ薄膜デバイスが、連続結晶粒界Ｓｉ薄膜によって形成される点が、実施形態１の半導体装置１０１とは異なる。ここで、連続結晶粒界Ｓｉは、微量の金属を添加することにより、結晶成長方向を揃えて結晶の成長を促進させることによって形成される多結晶Ｓｉである。
【０１６７】
半導体装置３０１は、図１０に示すように、絶縁基板１１０上に、ＳｉＯ２膜１１１、連続結晶粒界Ｓｉ薄膜３２２を含むＭＯＳ型の連続結晶粒界Ｓｉ薄膜トランジスタ３２０、単結晶Ｓｉ薄膜１３５を含むＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ１３０を備えている。なお、図３（ｇ）において、連続結晶粒界Ｓｉ薄膜トランジスタのゲート電極３２４の形成以降に形成される部材（層間平坦化膜、金属配線等）については、実施形態１と同様のため省略している。
【０１６８】
実施形態１と同様に、絶縁基板１１０の表面全体に、ＳｉＯ２膜１１１が膜厚約１００ｎｍで形成されている。そして、ＳｉＯ２膜１１１上には連続結晶粒界Ｓｉ薄膜３２２を含むＭＯＳ型の連続結晶粒界Ｓｉ薄膜トランジスタ３２０が形成されている。すなわち、ＳｉＯ２膜１１１上に連続結晶粒界Ｓｉ薄膜３２２、ＳｉＯ２膜（絶縁膜、酸化膜）３２５、ゲート絶縁膜３２３、ゲート電極３２４の順序で構成されている。ここで、連続結晶粒界Ｓｉ薄膜３２２は、ＳｉＯ２膜１１１上に膜厚４０ｎｍの島状パターンで形成されている。また、ゲート絶縁膜３２３は、連続結晶粒界Ｓｉ薄膜３２２上の全面にわたって膜厚約６０ｎｍで形成されている。
【０１６９】
一方、単結晶Ｓｉ薄膜１３５を含むＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ１３０は、実施形態１における半導体装置１０１と同様に形成されている。すなわち、ＳｉＯ２膜１１１上の連続結晶粒界Ｓｉ薄膜トランジスタ３２０が形成された領域とは異なる領域に形成されている。
【０１７０】
また、連続結晶粒界Ｓｉ薄膜トランジスタ３２０および単結晶Ｓｉ薄膜トランジスタ１３０の上には、絶縁基板１１０の上方全面にわたって、ゲート絶縁膜、層間絶縁膜、金属配線等（いずれも図示せず）が実施形態１における半導体装置１０１と同様に形成されている。
【０１７１】
ここで、半導体装置３０１の製造方法について説明する。
【０１７２】
まず、図３（ａ）に示すとおり、絶縁基板１１０の表面全体にＴＥＯＳとＯ２との混合ガスを用いて、プラズマＣＶＤによって、膜厚約１００ｎｍのＳｉＯ２膜１１１を堆積する。そして、その表面上全面にＳｉＨ４ガスを用いてプラズマＣＶＤにより、約５０ｎｍの非晶質Ｓｉ膜３２２ａを堆積する。
【０１７３】
さらに、図３（ｂ）に示すように、その表面上全面にＳｉＨ４とＮ２Ｏ混合ガスを用いてプラズマＣＶＤにより約２００ｎｍの第２のＳｉＯ２膜３９０を堆積する。
【０１７４】
そして、非晶質Ｓｉ膜３２２ａの上層に形成した第２のＳｉＯ２膜３９０における所定の領域に、エッチングにより開口部３９１を形成する。これは、開口部３９１における非晶質Ｓｉ膜３２２ａの表面の親水性をコントロールするためである。
【０１７５】
次に、図３（ｃ）の工程に移る。開口部３９１における非晶質Ｓｉ膜３２２ａの表面を薄く酸化して酸化膜（ＳｉＯ２膜）（図示せず）を形成し、その上に酢酸Ｎｉ水溶液をスピンコートする。さらに、５８０℃の温度にて約８時間固相成長を行い、連続結晶粒界Ｓｉを成長させて連続結晶粒界Ｓｉ薄膜３２２を形成させる。これにより、膜厚約４０ｎｍの連続結晶粒界Ｓｉ薄膜３２２が得られる。なお、連続結晶粒界Ｓｉの形成にはＮｉの他、Ｐｔ、Ｓｎ、Ｐｄ等の金属原子を用いることができる。次に、開口部３９１に、高濃度のＰ＋イオン（１５ｋｅＶ，５×１０１５／ｃｍ２）を注入する。さらに、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ；瞬間熱アニール）にて約８００℃の温度で１分間の熱処理を行う。これにより、ＳｉＯ２膜３９０をマスクとして、結晶成長を促進するために添加したＮｉをゲッタリングすることができる。
【０１７６】
次に、連続結晶粒界Ｓｉ薄膜３２２上のＳｉＯ２膜をすべてエッチングして除去する。また、連続結晶粒界Ｓｉ薄膜３２２の所定の領域をエッチングして除去する（図３（ｃ）参照）。次に、ＴＥＯＳと酸素混合ガスによるプラズマＣＶＤ等でガラス基板上全面に約５０ｎｍのＳｉＯ２膜３２５を堆積する（図３（ｄ）参照）。
【０１７７】
次に、単結晶Ｓｉ薄膜トランジスタ１３０を別途作り込んだＳＯＩ基板１５０を、絶縁基板１１０上の接合領域に適合した所定のサイズに切断する。ただし、ＳＯＩ基板１５０を、絶縁基板１１０上の所定の領域（連続結晶粒界Ｓｉ薄膜３２２をエッチングして除去した領域）の形状より少なくとも０．３ミクロン、好ましくは０．５ミクロン以上小さい形状に切断する。
【０１７８】
そして、図３（ｅ）に示すように、ＳＯＩ基板１５０を、実施形態１と同じ方法によって絶縁基板１１０上に接合する。
【０１７９】
これには、絶縁基板１１０およびＳＯＩ基板１５０の両基板を、ＲＣＡ洗浄（ＳＣ１）により洗浄および活性化する。そして、ＳＯＩ基板１５０のＳｉＯ２膜１３１側の表面を、絶縁基板１１０上の所定の位置にアライメントし、室温で密着させて接合する。この時、連続結晶粒界Ｓｉ薄膜３２２と単結晶Ｓｉ薄膜積層基板１５０との間は少なくとも０．３ミクロン、好ましくは０．５ミクロン以上離れている。このことにより、上記連続結晶粒界Ｓｉ薄膜３２２の製造工程において用いられた、Ｎｉの金属原子が、単結晶Ｓｉ領域に拡散するのを防止し、特性の安定化を図ることができる。
【０１８０】
次に、レーザ照射または約７００℃以上のピーク温度を含むランプアニールによって、ＳＯＩ基板１５０の水素イオン注入部１５１の温度をＳｉから水素が離脱する温度以上に昇温する。これにより、絶縁基板１１０上に接合されたＳＯＩ基板１５０のうち、不要部分１５３を、水素イオン注入部１５１を境に劈開剥離する（図３（ｆ）参照）。
【０１８１】
続いて、図３（ｇ）に示すように、剥離されて絶縁基板１１０上に残ったＳＯＩ基板１５０表面のＢＯＸ層１５２ａを希フッ酸でエッチングにより除去する。すなわち、損傷層を含むＢＯＸ層１５２ａのみを選択的に除去する。この時、同時に連続結晶粒界上のＳｉＯ２も除去する。その後、デバイスの活性領域となる部分を残し、連続結晶粒界Ｓｉ薄膜３２２の不要部分と単結晶Ｓｉ薄膜１３５の不要部分とをエッチングして除去し、島状のパターンを得る。以上により、絶縁基板３１０上に、ここでは膜厚約２０ｎｍの単結晶Ｓｉ薄膜１３５と、膜厚約４０ｎｍの連続結晶粒界Ｓｉ薄膜３２２とが得られる。
【０１８２】
次に、ＴＥＯＳと酸素との混合ガスを用いてプラズマＣＶＤにより膜厚約３５０ｎｍのＳｉＯ２膜を堆積し、これをＲＩＥで約３７０ｎｍエッチバックする。その後、ゲート絶縁膜としてＳｉＨ４とＮ２Ｏとの混合ガスを用いてプラズマＣＶＤにより膜厚約６０ｎｍのＳｉＯ２膜３２３を形成する。ここで、連続結晶粒界Ｓｉ薄膜３２２および単結晶Ｓｉ薄膜１３５の、それぞれのパターンの端部にサイドウォールが形成される。
【０１８３】
以降は、実施形態１と同様の工程を行う。すなわち、ゲート絶縁膜３２３を形成後、その上にゲート電極３２４、層間平坦化絶縁膜（図示せず）、金属配線（図示せず）等を形成する。以上により、絶縁基板１１０上に、ＭＯＳ型の連続結晶粒界Ｓｉ薄膜トランジスタ３２０と、ＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ１３０とを形成することができる（図３（ｈ）参照）。
【０１８４】
半導体装置３０１は、以上のように、１枚の絶縁基板上の異なる領域に、ＭＯＳ型の非単結晶Ｓｉ薄膜トランジスタと、ＭＯＳ型の単結晶Ｓｉ薄膜トランジスタとが共存する構成である。これは、実施形態１における半導体装置１０１の構成と同様である。
【０１８５】
したがって、半導体装置３０１は、実施形態１における半導体装置１０１と同様の効果を有する。
【０１８６】
ただし、半導体装置３０１は、非単結晶Ｓｉ薄膜トランジスタが連続結晶粒界Ｓｉ薄膜トランジスタ３２０によって構成されている。このため、実施形態１における半導体装置１０１の場合よりも、非単結晶Ｓｉ薄膜トランジスタ領域において高い移動度を得ることができる。すなわち、従来の多結晶Ｓｉ領域に形成したＮチャネルＴＦＴの移動度が約１００ｃｍ２／Ｖ・ｓｅｃであるのに対して、従来の連続結晶粒界Ｓｉ領域に形成したＮチャネルＴＦＴは約２００ｃｍ２／Ｖ・ｓｅｃの移動度を得ることができる。これは、金属原子のゲッタリングにより、チャネル中のキャリア（電子）の散乱中心の密度が減少したことによる。
【０１８７】
したがって、絶縁基板上の異なる領域に単結晶Ｓｉ薄膜トランジスタと非単結晶Ｓｉ薄膜トランジスタとが共存する半導体装置の設計において、必要とする特性に合わせて非単結晶Ｓｉ薄膜トランジスタに要求する移動度に応じて、ＴＦＴを形成する薄膜の種類を選定することができる。
【０１８８】
なお、半導体装置３０１は、ＳＯＩ基板１５０の代わりに、実施形態２に記載した複層Ｓｉ基板２５０を用いて形成することができる。また、複層Ｓｉ基板２５０を用いた場合、ＳＯＩ基板１５０を用いる場合よりも、単結晶Ｓｉ薄膜トランジスタの移動度を高くすることができる。
【０１８９】
〔実施形態４〕
本発明の半導体装置およびその製造方法に関するさらに他の実施形態について、図４（ａ）〜（ｇ）および図１１を用いて説明すれば以下の透りである。なお、説明の便宜上、実施形態１における半導体装置１０１と同じ部材および同じ製造方法については、その説明を一部省略する。また、説明を省略する部材には、実施形態１と同じ符号を用いる。
【０１９０】
本実施形態の半導体装置４０１は、図１１に示すように、単結晶Ｓｉ薄膜デバイスと非単結晶Ｓｉ薄膜デバイスとが、絶縁基板上の異なる領域に形成されているという点においては、実施形態１における半導体装置１０１と同様である。また、半導体装置４０１は、アクティブマトリクス基板等に使用されるものである。
【０１９１】
ただし、半導体装置４０１は、非単結晶Ｓｉ薄膜デバイスが、非晶質Ｓｉ薄膜によって形成される点が、実施形態１の半導体装置１０１とは異なる。
【０１９２】
また、半導体装置４０１は、単結晶Ｓｉ薄膜デバイスがバイポーラ型トランジスタである点においても、実施形態１の半導体装置１０１と異なる。
【０１９３】
半導体装置４０１は、図１１に示すように、絶縁基板１１０上に、ＳｉＯ２膜１１１、非晶質Ｓｉ薄膜４２２を含む非晶質Ｓｉ薄膜トランジスタ４２０、単結晶Ｓｉ薄膜４３５からなるバイポーラ型トランジスタ（単結晶Ｓｉ薄膜デバイス）４３０を備えている。
【０１９４】
半導体装置４０１は、実施形態１と同様に、絶縁基板１１０の表面全体に、ＳｉＯ２膜１１１が膜厚約１００ｎｍで形成されている。そして、ＳｉＯ２膜１１１上には非晶質Ｓｉ（非単結晶Ｓｉ）薄膜４２２を含む非晶質Ｓｉ（非単結晶Ｓｉ）薄膜トランジスタ４２０が形成されている。すなわち、非晶質Ｓｉ薄膜トランジスタ４２０が、ＳｉＯ２膜１１１上に層間絶縁膜（ＳｉＯ２膜）４２１、ゲート電極４２４、ゲート絶縁膜４２５、ノンドープの非晶質Ｓｉ薄膜４２２、Ｎ＋非晶質Ｓｉ薄膜４２８、ソース・ドレイン配線のための金属電極４４１の順序で構成されている。
【０１９５】
一方、バイポーラ型トランジスタ４３０は、ＳｉＯ２膜１１１上の非晶質Ｓｉ薄膜トランジスタ４２０が形成された領域とは異なる領域に形成されている。
【０１９６】
ここで、バイポーラ型トランジスタ４３０は、ＳｉＯ２膜１１１上にゲート絶縁膜４３４、コレクタ・ベースエミッタとなる部分を含む単結晶Ｓｉ薄膜４３５、金属配線４４０によって構成されている。なお、金属配線４４０は、層間絶縁膜４２１およびゲート絶縁膜４２５の開口部を介して接続されている。
【０１９７】
また、液晶表示用に、非晶質Ｓｉ薄膜トランジスタ４２０およびバイポーラ型トランジスタ４３０の上方には、保護絶縁膜、平坦化膜、表示のための透明導電膜が形成されている（いずれも図示せず）。
【０１９８】
ここで、半導体装置４０１の製造方法について説明する。
【０１９９】
まず、図４（ａ）に示すように、実施形態１と同様の方法により、絶縁基板１１０の表面全体に膜厚約１００ｎｍのＳｉＯ２膜１１１を形成する。
【０２００】
次に、図４（ｂ）に示すように、バイポーラ型トランジスタ４３０を別途作り込んだＳＯＩ基板（単結晶Ｓｉ薄膜積層基板）４５０を形成し、このＳＯＩ基板４５０を絶縁基板１１０上に接合する。
【０２０１】
ここで、図４（ｂ）を用いて、ＳＯＩ基板４５０の製造方法を説明する。
【０２０２】
まず、一般的なＩＣ製造ラインでＳＯＩ基板を用いてＢＯＸ層４５２上にバイポーラ型トランジスタ４３０のジャンクション部分、すなわち不純物イオン注入（ＢＦ３＋、Ｐ＋）によりコレクタ・エミッタとなる部分を形成した単結晶Ｓｉ薄膜４３５、ゲート絶縁膜４３４を形成する。その後、ＢＯＸ層４５２に、５×１０１６／ｃｍ２のドーズ量の水素イオンを、分布のピーク位置がＢＯＸ層４５２内になるようにエネルギを調節して注入し、水素イオン注入部４５１を形成する。
【０２０３】
次に、上記で形成されたＳＯＩ基板４５０を、絶縁基板１１０上の接合領域に適合した所定のサイズに切断する。
【０２０４】
そして、絶縁基板１１０および切断したＳＯＩ基板４５０の両基板をＲＣＡ洗浄（ＳＣ１）により洗浄および活性化する。さらに、ＳＯＩ基板４５０のゲート絶縁膜４３４側の表面を、絶縁基板１１０上の所定の位置にアライメントし、室温で密着させて接合する。
【０２０５】
その後、図４（ｃ）に示すように、絶縁基板１１０上に接合されたＳＯＩ基板４５０のうち、実施形態１と同様の方法により不要部分４５３を劈開分離する。
【０２０６】
そして、図４（ｄ）に示すように、剥離されて絶縁基板１１０上に残ったＳＯＩ基板４５０の不要部分（ＢＯＸ層４５２ａ）を希フッ酸でウェットエッチングして表面の欠陥を除去する。
【０２０７】
次に、図４（ｅ）に示すように、単結晶Ｓｉ薄膜４３５を島状に加工することにより、絶縁基板１１０上に、ここでは膜厚約２０ｎｍの単結晶Ｓｉ薄膜４３５によるバイポーラ型ＴＦＴの一部が形成される。
【０２０８】
その後、絶縁基板１１０の上方全面にＳｉＨ４とＮ２Ｏとの混合ガスを用いたプラズマＣＶＤによって、膜厚約２００ｎｍの第２のＳｉＯ２膜（層間絶縁膜）４２１を堆積する。さらに、その表面上全面にスパッタによりＴａＮ薄膜を堆積し、所定のパターンに加工することにより、ゲート電極４２４およびゲートバスライン等のゲート層の配線を形成する。
【０２０９】
ここで、ゲート層の配線の材料はＴａＮ薄膜に限られるものではない。すなわち、抵抗、耐熱性、配線の形成以降のプロセスとの適合性等に応じて、Ａｌ、Ａｌ合金を始め種々の金属材料から選択することができる。
【０２１０】
続いて、図４（ｆ）に示すように、ゲート絶縁膜としてＳｉＨ４ガスとＮＨ３ガスを用いてプラズマＣＶＤにより、膜厚約２００ｎｍの窒化珪素膜（ゲート絶縁膜）４２５を堆積する。さらにその上に、ＳｉＨ４ガスを用いてプラズマＣＶＤにより膜厚約５０ｎｍの非晶質Ｓｉ薄膜４２２、更にその上にＳｉＨ４ガスとＰＨ３混合ガスによりＰをドープした膜厚約３０ｎｍのＮ＋非晶質Ｓｉ薄膜４２８をプラズマＣＶＤにより順次連続堆積する。
【０２１１】
次に、図４（ｇ）に示すように、ノンドープの非晶質Ｓｉ薄膜４２２とＰをドープしたＮ＋非晶質Ｓｉ薄膜４２８とを、トランジスタとなる部分を残して島状にエッチングする。さらに、その上にソースバス配線のための金属電極（金属膜）４４１としてスパッタによりＴｉ薄膜を堆積し、所定のパターンに加工する。
【０２１２】
ここで、ソースバス配線のための金属電極はＴｉに限定されるものではない。すなわち、抵抗、耐熱性、配線の形成以降のプロセスとの適合性等に応じて、Ａｌ、Ａｌ合金を始め種々の金属材料から選択することができる。
【０２１３】
次に、島状パターンの非晶質Ｓｉ薄膜４２２上に形成されているＮ＋非晶質Ｓｉ薄膜４２８の所定の領域、すなわちソース〜ドレイン間のチャネルとなる部分をエッチング除去する。なお、Ｎ＋非晶質Ｓｉ薄膜４２８の一部をエッチング除去する際には、ノンドープの非晶質Ｓｉ薄膜４２２の一部も合わせてエッチングされる。以上により、非晶質Ｓｉ薄膜トランジスタ４２０が形成される。
【０２１４】
その後、保護絶縁膜としてＳｉＨ４ガスとＮＨ３ガスを用いてプラズマＣＶＤにより約２００ｎｍの窒化珪素膜を堆積する（図示せず）。
【０２１５】
また、例えば液晶表示用のアクティブマトリクス基板として用いる場合には、通常の非晶質Ｓｉを用いる場合と同様に、樹脂層間膜形成、表示用透明電極形成等を行う。ここでは一般的な良く知られた工程であるので説明は省略する。
【０２１６】
半導体装置４０１は、以上のように、１枚の絶縁基板上の異なる領域に、非晶質Ｓｉ薄膜トランジスタ４２０と、単結晶Ｓｉ薄膜からなるバイポーラ型トランジスタ４３０とが共存する構成である。これは、実施形態１における半導体装置１０１の構成と同様である。したがって、半導体装置４０１は、実施形態１における半導体装置１０１と同様の効果を有する。
【０２１７】
ただし、半導体装置４０１は、非単結晶Ｓｉ薄膜トランジスタが非晶質Ｓｉ薄膜トランジスタ４２０によって構成されている。このため、単結晶Ｓｉあるいは多結晶Ｓｉ、連続結晶粒界Ｓｉ等の他の結晶構造を用いて形成されるＴＦＴとは、異なる特性を有する。すなわち、ＴＦＴを形成するＳｉ薄膜の結晶構造により、ＴＦＴの移動度、閾値、Ｓ値等の特性が異なる。
【０２１８】
したがって、必要とする特性に応じて、ＴＦＴを形成するＳｉ薄膜の構造を選定することができる。例えば、移動度を高くしたい非単結晶Ｓｉ領域には前記連続結晶粒界Ｓｉからなる電界効果トランジスタを用いることができる。
【０２１９】
以降は、通常の非晶質Ｓｉを用いたアクティブマトリクス基板の製造工程と同様である。例えば、樹脂層間膜形成、表示用透明電極形成により液晶表示に用いられるアクティブマトリクス基板が完成する。ここでは一般的な良く知られた工程であるので説明は省略する。
【０２２０】
なお、半導体装置４０１は、単結晶Ｓｉ薄膜を含むＳＯＩ基板を絶縁基板に接合した後に分離し、分離面を平坦化する工程において、実施形態２と同様の方法を用いることができる。すなわち、多孔質Ｓｉ層上にバイポーラ型トランジスタのジャンクション部分を形成した複層Ｓｉ基板を、絶縁基板１１０上に形成されたＳｉＯ２膜１１１上に接合する方法によっても、同様の効果が得られる。
複層Ｓｉ基板を用いた場合、ＳＯＩ基板４５０を用いる場合よりも、単結晶Ｓｉ薄膜トランジスタの移動度を高くすることができる。
【０２２１】
〔実施形態５〕
本発明の半導体装置およびその製造方法に関するさらに他の実施形態について、図５（ａ）〜（ｃ）および図１２を用いて説明すれば以下の通りである。なお、説明の便宜上、実施形態１における半導体装置１０１と同じ部材および同じ製造方法については、その説明を一部省略する。また、説明を省略する部材には、実施形態１と同じ符号を用いる。
【０２２２】
本実施形態の半導体装置５０１は、多結晶Ｓｉ薄膜トランジスタ１２０と、２層の金属配線層と、ＭＯＳ型の単結晶Ｓｉ薄膜トランジスタを含む半導体装置５３０とを、絶縁基板上の異なる領域に集積化した半導体装置であり、アクティブマトリクス基板等に利用される。
【０２２３】
半導体装置５０１は、図１２に示すように、絶縁基板１１０上に形成されたＳｉＯ２膜１１１上に、２層の金属配線層と、単結晶Ｓｉ薄膜トランジスタを含む半導体装置５３０とが形成されている。また、ＳｉＯ２膜１１１上の単結晶Ｓｉ薄膜トランジスタが形成された領域とは異なる領域に多結晶Ｓｉ薄膜トランジスタ（図示せず）が形成されている。
【０２２４】
一方、半導体装置５３０は、ＳｉＯ２膜１１１上の多結晶Ｓｉ薄膜トランジスタ１２０が形成された領域とは異なる領域に形成されている。
【０２２５】
詳細には、ＳｉＯ２膜１１１上に、膜厚約１０ｎｍのＳｉＯ２膜５３１、第１の金属配線５４５を含む金属配線層５４６が形成されている。
さらに、金属配線層５３６の上には、第１のゲート電極５３３を含む層間絶縁膜５３２が形成されている。そしてさらに、層間絶縁膜５３２の上には、約１５ｎｍのゲート絶縁膜５３４が形成されており、ゲート絶縁膜５３４の上に単結晶Ｓｉ薄膜５３５が形成されている。
【０２２６】
また、単結晶Ｓｉ薄膜５３５の上には、ＳｉＯ２膜５３７が形成されてており、ＳｉＯ２膜５３７上の一部には、第２のゲート電極（図示せず）が形成されている。そして、さらにＳｉＯ２膜５３７および第２のゲート電極の上には層間絶縁膜１２６が膜厚６０ｎｍで形成されている。なお、層間絶縁膜１２６は単結晶Ｓｉ薄膜領域および非単結晶Ｓｉ薄膜領域を含む絶縁基板１１０の上方全面にわたって形成されている。
【０２２７】
そして、層間絶縁膜１２６の上には、第２の金属配線５４６が形成されている。また、第２の金属配線５４６の一部はコンタクトホールを介して第１の金属配線あるいは第１のゲート配線の一部に接続される。
【０２２８】
なお、液晶表示用に、多結晶Ｓｉ薄膜トランジスタ１２０および半導体装置５３０の上方には、絶縁基板１１０の上方全面にわたって、保護絶縁膜、平坦化膜、表示のための透明導電膜が形成されている（いずれも図示せず）。
【０２２９】
ここで、半導体装置５０１の製造方法について説明する。
【０２３０】
まず、実施形態１と同様の方法で、絶縁基板１１０上に膜厚１００ｎｍのＳｉＯ２膜１１１を形成する。
【０２３１】
次に、図５（ａ）に示すように、半導体装置５３０を別途作り込んだＳＯＩ基板（単結晶Ｓｉ薄膜積層基板）５５０を形成する。そして、図５（ｂ）に示すように、ＳＯＩ基板５５０を絶縁基板１１０上に接合する。
【０２３２】
ここで、図５（ａ）を用いて、ＳＯＩ基板５５０の製造方法を説明する。まず、一般的なＩＣ製造ラインでＢＯＸ層５５２上にＣＭＯＳ工程の一部、すなわちＳｉＯ２膜５３７、ソース・ドレイン不純物イオン（ＢＦ３＋、Ｐ＋）注入およびＰ型とＮ型のチャネル部分にチャネル注入を行った単結晶Ｓｉ薄膜５３５、ゲート絶縁膜５３４、第１のゲート電極５３３、層間絶縁膜５３２、保護絶縁膜（図示せず）、第１の金属配線５４５を含む第１の金属配線層５３６、ＳｉＯ２膜５３１を形成する。その後、ＢＯＸ層５５２に、５×１０１６／ｃｍ２のドーズ量の水素イオンを、分布のピーク位置がＢＯＸ層５５２内になるようにエネルギを調節して注入し、水素イオン注入部５５１を形成する。
【０２３３】
ここで、第１のゲート電極５３３の材料はヘビードープの多結晶Ｓｉ膜とＷシリサイドを用いているが、材料は多結晶Ｓｉ単独でも良く、また他の高融点金属やシリサイドでも良い。すなわち、必要な抵抗や耐熱性を考慮して選択することができる。
【０２３４】
また、第１の金属配線５４５にはＴｉ−Ｗを用いているが、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ合金等の一般的な配線材料を用いることができる。
【０２３５】
次に、上記で形成されたＳＯＩ基板５５０を、絶縁基板１１０上の接合領域に適合した所定のサイズに切断する。
【０２３６】
そして、実施形態１と同様の方法により、ＳＯＩ基板５５０と絶縁基板１１０とを接合させた後、ＳＯＩ基板５５０の不要部分を熱処理により水素イオン注入部５５１で劈開剥離する。また、絶縁基板１１０上に接合されたＳＯＩ基板５５０の分離表面に残存しているＢＯＸ層をエッチングし削除する。
【０２３７】
次に、ＳｉＯ２膜５３７上に、第２のゲート電極（図示せず）を形成する。そして、実施形態１と同様の方法で、多結晶Ｓｉ薄膜トランジスタを形成し、絶縁基板１１０の上方全面にわたって層間絶縁膜１２６を形成する。
【０２３８】
そして、単結晶Ｓｉ薄膜領域の層間絶縁膜１２６上に、第２の金属配線５４６を形成する。また、第２の金属配線の一部を、コンタクトホール５３９を介して第１の金属配線あるいは、第１のゲート電極の一部に接続する。
【０２３９】
以降は、一般的な方法により、液晶表示用に、絶縁基板１１０の上方全面にわたって、保護絶縁膜、平坦化膜、表示のための透明導電膜を形成する。
【０２４０】
半導体装置５０１は、以上のように、１枚の絶縁基板上の異なる領域に、多結晶Ｓｉ薄膜トランジスタ１２０と、半導体装置５３０とが共存する構成である。これは、実施形態１における半導体装置１０１の構成と同様である。したがって、半導体装置５０１は、実施形態１における半導体装置１０１と同様の効果を有する。
【０２４１】
また、半導体装置５０１は、半導体装置５３０と２層の金属配線層とを含む構成である。このため、必要とされる性能に応じて、単結晶Ｓｉ薄膜デバイスを多様な形状に設計することができる。
【０２４２】
なお、半導体装置５０１では、第１の金属配線にＴｉ−Ｗ合金を用いている。これにより、バリアメタルを使用することなく単結晶Ｓｉ薄膜の劈開剥離工程における熱処理が可能である。
すなわち、上記熱処理は６００℃以下で行われるので、Ａｌ−ＳｉやＡｌ−Ｃｕ等の一般的な配線材料を用いても、融点を超えることはなく使用可能である。ただし、Ａｌ系の配線材料はＳｉと反応してコンタクト不良を起こすため、バリアメタルが必要である。
【０２４３】
また、Ａｌ系合金を用いる場合、微細な配線ではヒロックの影響を考慮する必要があるため、配線抵抗の要求に応じ、別の高融点金属を場合により用いることが望ましい。
【０２４４】
また、半導体装置５０１は、ＳＯＩ基板５５０の代わりに、実施形態２に記載した複層Ｓｉ基板を用いる方法によって形成することができる。なお、複層Ｓｉ基板を用いる方法により絶縁基板上に単結晶Ｓｉ薄膜トラニジスタを形成する場合には、ＳＯＩ基板５５０を用いる場合よりも、単結晶Ｓｉ薄膜トランジスタの移動度を高くすることができる。
【０２４５】
なお、上記実施形態１〜５で説明した各半導体装置は、図７に示すように、表示部７２０を有するアクティブマトリクス基板７００に駆動回路７１０として集積化することができる。
【０２４６】
なお、本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施の形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術範囲に含まれる。
【０２４７】
また、本発明の実施の形態は本内容に限られるものではなく、例えば、非単結晶Ｓｉ形成法、あるいは層間絶縁膜の材料、膜厚等についても他の同分野の技術者が知り得る手段によっても実現できる。また、材料についても、一般に同じ目的で用いられるものであれば異なる材料であっても同様の効果が得られる。
【０２４８】
さらに、単結晶Ｓｉあるいは非単結晶Ｓｉで形成する半導体デバイスも、ＭＯＳトランジスタ、バイポーラトランジスタ、ＳＩＴ、ダイオードのみでなくても良い。むしろ、それらのデバイスを同一ガラス基板の上に一体集積化できる事も本発明のメリットである。このメリットは、例えば、高機能を複合したシステムＬＳＩ、あるいはＳＯＩにより高性能化した高機能ＬＳＩなどに有効である。
【０２４９】
【発明の効果】
本発明に係る半導体装置は、以上のように、ＢＯＸ層と、前記ＢＯＸ層中に水素イオンの分布のピーク位置を有する水素イオン注入部と、前記ＢＯＸ層上に形成された単結晶Ｓｉ薄膜とを含む単結晶Ｓｉ薄膜積層基板が、絶縁基板に、前記単結晶Ｓｉ薄膜積層基板の前記ＢＯＸ層に対して前記単結晶Ｓｉ薄膜側となる表面で接合された後に、前記単結晶Ｓｉ薄膜積層基板の一部が前記水素イオン注入部で分離され、前記分離後に前記絶縁基板上に残った前記単結晶Ｓｉ薄膜積層基板から前記ＢＯＸ層が除去されてなる構成である。
【０２５０】
また、本発明に係る半導体装置の製造方法は、ＢＯＸ層と、前記ＢＯＸ層中に水素イオンの分布のピーク位置を有する水素イオン注入部と、前記ＢＯＸ層上に形成された単結晶Ｓｉ薄膜とを含む単結晶Ｓｉ薄膜積層基板を、絶縁基板に、前記単結晶Ｓｉ薄膜積層基板の前記ＢＯＸ層に対して前記単結晶Ｓｉ薄膜側となる表面で接合した後に、前記単結晶Ｓｉ薄膜積層基板の一部を前記水素イオン注入部で分離する工程と、前記分離後に前記絶縁基板上に残った前記単結晶Ｓｉ薄膜積層基板から前記ＢＯＸ層を除去する工程とを含む構成である
上記の半導体装置およびその製造方法の構成によれば、前記絶縁基板と前記単結晶Ｓｉ薄膜積層基板とを、密着させることにより、接着剤を使用することなく容易に貼り付けることができる。
【０２５１】
また、上記単結晶Ｓｉ薄膜積層基板は、ＢＯＸ層と、前記ＢＯＸ層中に水素イオンの分布のピーク位置を有する水素イオン注入部と、前記ＢＯＸ層上に形成された単結晶Ｓｉ薄膜とが、絶縁基板に接合される前に形成されるため、単結晶Ｓｉ薄膜の薄膜化が容易である。
【０２５２】
さらに、絶縁基板と単結晶Ｓｉ薄膜積層基板とを貼り付けた後に、前記単結晶Ｓｉ薄膜積層基板のＢＯＸ層内に形成された水素イオン注入部で分離させることにより、分離表面のダングリングボンド、結晶欠陥などの損傷層はＢＯＸ層内に限定される。このため、前記分離後に、前記絶縁基板上に残った前記単結晶Ｓｉ薄膜積層基板の一部から、分離表面に残ったＢＯＸ層を除去することにより、絶縁基板上に、膜厚均一性を損なうことなく、表面欠陥を除去した単結晶Ｓｉ薄膜を形成することができる。これにより、例えば、ＭＯＳ型のＳＯＩトランジスタの閾値電圧のばらつきを抑制することができる。
【０２５３】
それゆえ、上記の構成により、単結晶Ｓｉ薄膜デバイスを、絶縁基板上に接着剤を使用することなく容易に形成可能であって、表面欠陥を除去した、膜厚が薄くかつ均一な単結晶Ｓｉ薄膜を形成することができるという効果を奏する。
【０２５４】
また、本発明に係る半導体装置は、以上のように、多孔質Ｓｉ層と、前記多孔質Ｓｉ層上に形成された単結晶Ｓｉ薄膜とを含む単結晶Ｓｉ薄膜積層基板が、絶縁基板に、前記単結晶Ｓｉ薄膜積層基板の前記多孔質Ｓｉ層に対して前記単結晶Ｓｉ薄膜側となる表面で接合された後に、前記単結晶Ｓｉ薄膜積層基板の一部が前記多孔質Ｓｉ層で分離され、前記分離後に前記絶縁基板上に残った前記単結晶Ｓｉ薄膜積層基板から前記多孔質Ｓｉ層が除去されることによって形成される構成である。
【０２５５】
また、本発明に係る半導体装置の製造方法は、多孔質Ｓｉ層と、前記多孔質Ｓｉ層上に形成された単結晶Ｓｉ薄膜とを含む単結晶Ｓｉ薄膜積層を、絶縁基板に、前記単結晶Ｓｉ薄膜積層基板の前記多孔質Ｓｉ層に対して前記単結晶Ｓｉ薄膜側となる表面で接合した後に、前記単結晶Ｓｉ薄膜積層基板の一部を前記多孔質Ｓｉ層で分離する工程と、前記分離後に前記絶縁基板上に残った前記単結晶Ｓｉ薄膜積層基板から前記多孔質Ｓｉ層を除去する工程とを含む構成である。
【０２５６】
上記の半導体装置およびその製造方法の構成によれば、前記絶縁基板と前記単結晶Ｓｉ薄膜積層基板とを、密着させることにより、接着剤を使用することなく容易に貼り付けることができる。
【０２５７】
また、上記単結晶Ｓｉ薄膜積層基板は、多孔質Ｓｉ層と、前記多孔質Ｓｉ層上に形成された単結晶Ｓｉ薄膜とが、絶縁基板に接合される前に形成されるため、単結晶Ｓｉ薄膜の薄膜化が容易である。
【０２５８】
さらに、絶縁基板と単結晶Ｓｉ薄膜積層基板とを貼り付けた後に、前記単結晶Ｓｉ薄膜積層基板の多孔質Ｓｉ層で分離させることにより、分離表面のダングリングボンド、結晶欠陥などの損傷層は多孔質Ｓｉ層内に限定される。このため、前記分離後に、前記絶縁基板上に残った前記単結晶Ｓｉ薄膜積層基板の一部から、分離表面に残った多孔質Ｓｉ層を除去することにより、絶縁基板上に、膜厚均一性を損なうことなく、表面欠陥を除去した単結晶Ｓｉ薄膜を形成することができる。
【０２５９】
それゆえ、上記の構成により、単結晶Ｓｉ薄膜デバイスを、絶縁基板上に接着剤を使用することなく容易に形成可能であって、表面欠陥を除去した、膜厚が薄くかつ均一な単結晶Ｓｉ薄膜を形成することができるという効果を奏する。
【０２６０】
また、上記の構成によれば、単結晶Ｓｉ薄膜の結晶中の欠陥密度を非常に小さくできる。
【０２６１】
それゆえ、前記多孔質Ｓｉ層を用いる方法により形成した単結晶Ｓｉ薄膜トランジスタは、前記水素イオン注入部を有する前記単結晶Ｓｉ薄膜積層基板を用いる方法により形成した単結晶Ｓｉ薄膜トランジスタよりも、高い移動度を得ることができるという効果を奏する。
【０２６２】
また、本発明の半導体装置の製造方法は、前記単結晶Ｓｉ薄膜積層基板を、前記絶縁基板に接合する工程において、周囲環境を真空とすることが望ましい。
【０２６３】
それゆえ、接合欠陥を低減することができるという効果を奏する。
【０２６４】
また、本発明の半導体装置は、前記単結晶Ｓｉ薄膜積層基板を、前記絶縁基板に接合する工程の後に、熱処理を行うことができる。
【０２６５】
それゆえ、単結晶Ｓｉ薄膜積層基板と、前記絶縁基板との接合強度を向上させることができるという効果を奏する。
【０２６６】
また、本発明の半導体装置は、前記絶縁基板上の異なる領域に、単結晶Ｓｉ薄膜と非単結晶Ｓｉ薄膜とを形成することができる。
【０２６７】
上記の構成によれば、前記単結晶Ｓｉ薄膜積層基板が前記絶縁基板に接合され、前記水素イオン注入部または前記多孔質Ｓｉ層で分離されることにより、前記絶縁基板上の一部に単結晶Ｓｉ薄膜を形成し、前記絶縁基板上の前記単結晶Ｓｉ薄膜が形成された領域とは異なる領域に前記非単結晶Ｓｉ薄膜を形成することができる。
【０２６８】
それゆえ、絶縁基板上に、必要とする特性に合わせて領域ごとに異なる特性のデバイスを形成することができるという効果を奏する。
【０２６９】
また、本発明の半導体装置は、前記絶縁基板上の概全面に、前記単結晶Ｓｉ薄膜を形成することができる。
【０２７０】
上記構成によれば、前記単結晶Ｓｉ薄膜積層基板を前記絶縁基板に接合し、前記水素イオン注入部または前記多孔質Ｓｉ層で分離することにより、前記絶縁基板上の概全面に単結晶Ｓｉ薄膜を形成することができる。
【０２７１】
それゆえ、絶縁基板上の概全面に、表面欠陥を除去した、膜厚が薄くかつ均一な単結晶Ｓｉ薄膜デバイスを形成することができるという効果を奏する。
【０２７２】
また、本発明の半導体装置は、前記単結晶Ｓｉ薄膜積層基板を前記絶縁基板に接合し、前記水素イオン注入部または前記多孔質Ｓｉ層で分離することにより、前記絶縁基板上に膜厚概７０ｎｍ以下、さらに好ましくは概２０ｎｍ以下の単結晶Ｓｉ薄膜を形成することができる。
【０２７３】
それゆえ、上記構成によれば、トランジスタの微細化に伴って顕著になる、短チャネル効果を抑制することができるという効果を奏する。
【０２７４】
また、本発明の半導体装置は、前記非単結晶Ｓｉ薄膜を、多結晶Ｓｉ、または連続結晶粒界Ｓｉ、または非結晶Ｓｉで形成することができる。
【０２７５】
それゆえ、例えば、移動度を高くしたい非単結晶Ｓｉ領域には前記連続結晶粒界Ｓｉからなる電界効果トランジスタを用いるなど、必要とする特性に合わせて、領域ごとに異なる特性の非単結晶Ｓｉ薄膜デバイスを形成することができるという効果を奏する。
【０２７６】
また、本発明の半導体装置は、前記非晶質Ｓｉ薄膜を用い、ゲート絶縁膜が窒化珪素を含む単層または複層の絶縁膜によって形成されたトランジスタを形成することができる。
【０２７７】
そえゆえ、ゲート絶縁膜にＳｉＯ２を用いた場合に対して、約２倍の誘電率を得ることができる。したがって、低い電圧で大きな電界効果を得ることができ、トランジスタの動作電圧を低くすることができる。また、非晶質Ｓｉ−ＴＦＴでは、ゲート絶縁膜にＳｉＯ２を用いると特性が低下するが、ゲート絶縁膜に窒化珪素を用いることにより特性低下を抑制できるという効果を奏する。
【０２７８】
また、本発明の半導体装置は、前記単結晶Ｓｉ薄膜を用いたトランジスタを、前記絶縁基板側からゲート電極、ゲート絶縁膜、前記単結晶Ｓｉ薄膜の順序となるように形成することができる。
【０２７９】
それゆえ、上記構成によれば、ガラス基板表面の固定電荷によるバックゲート効果がゲート電極でシールドされ閾値バラツキが低減でき、また前記単結晶Ｓｉ薄膜に金属配線を接続する工程が容易となり、生産性を向上させることができるという効果を奏する。
【０２８０】
さらに、前記トランジスタの少なくとも一部は、前記単結晶Ｓｉ薄膜のさらに上に層間絶縁膜と金属配線層とを有する構成とすることができる。
【０２８１】
それゆえ、上記構成によれば、必要とする特性に合わせて、多様な単結晶Ｓｉ薄膜デバイスを形成することが可能であるという効果を奏する。
【０２８２】
また、前記単結晶Ｓｉ薄膜を用いたトランジスタが、前記絶縁基板側から、層間絶縁膜、金属配線層、層間絶縁膜、ゲート電極、ゲート絶縁膜、単結晶Ｓｉ薄膜の順序で形成されており、前記トランジスタの少なくとも一部は、さらにその上に層間絶縁膜と金属配線層とを有する構成とすることができる。
【０２８３】
それゆえ、上記構成によれば、必要とする特性に合わせて、さらに多様な単結晶Ｓｉ薄膜デバイスを形成することができるという効果を奏する。
【０２８４】
また、本発明の半導体装置は、前記絶縁基板と前記単結晶Ｓｉ薄膜積層基板との線膨張の差が、略室温から略６００℃の温度範囲において、略２５０ｐｐｍ以下であることができる。
【０２８５】
上記構成によれば、線膨張の差に起因して前記絶縁基板と前記単結晶Ｓｉ薄膜積層基板とに生じるせん断力が小さくなる。
【０２８６】
それゆえ、例えば、劈開分離に伴う熱処理においても、基板の割れや反り等の発生を抑制でき、劈開分離の成功率を向上させることができるという効果を奏する。また、前記絶縁基板と前記単結晶Ｓｉ薄膜積層基板との接合力向上や、前記絶縁基板または前記単結晶Ｓｉ薄膜積層基板への酸化膜形成などのために熱処理を行う場合でも、線膨張の違いに起因する基板の割れや反り等を防止することができるという効果を奏する。
【０２８７】
また、本発明の半導体装置は、前記絶縁基板に歪み点５００℃以上の高歪み点ガラスを用いることができる。
【０２８８】
それゆえ、上記構成によれば、製造工程における熱処理が可能であり、生産性を向上させることができ、また、熱処理により前記絶縁基板と前記単結晶Ｓｉ薄膜積層基板との接合力を高めることも可能であるという効果を奏する。
【０２８９】
また、本発明の半導体装置は、前記絶縁基板にアルカリ土類−アルミノ硼珪酸ガラスを用いることが好適である。
【０２９０】
また、本発明の半導体装置は、前記絶縁基板にバリウム−硼珪酸ガラス、バリウム−アルミノ硼珪酸ガラス、アルカリ土類−アルミノ硼珪酸ガラス、硼珪酸ガラス、アルカリ土類−亜鉛−鉛−アルミノ硼珪酸ガラスおよびアルカリ土類−鉛−アルミノ硼珪酸ガラスのうち、いずれかのガラスを用いることができる。
【０２９１】
それゆえ、絶縁基板の材料として、コスト、加工性等を考慮して幅広い選択をすることができるという効果を奏する。
【図面の簡単な説明】
【図１】（ａ）〜（ｈ）は、本発明に係る半導体装置の一実施形態を示す半導体装置の製造工程を示す断面図である。
【図２】（ａ）〜（ｈ）は、本発明に係る半導体装置の他の実施形態を示す半導体装置の製造工程を示す断面図である。
【図３】（ａ）〜（ｈ）は、本発明に係る半導体装置のさらに他の実施形態を示す半導体装置の製造工程を示す断面図である。
【図４】（ａ）〜（ｇ）は、本発明に係る半導体装置のさらに他の実施形態を示す半導体装置の製造工程を示す断面図である。
【図５】（ａ）〜（ｃ）は、本発明に係る半導体装置のさらに他の実施形態を示す半導体装置の製造工程を示す断面図である。
【図６】本発明に係る半導体装置における、１００℃から７００℃の温度に対する単結晶Ｓｉと２種類のガラス基板との線膨張の違いを示すグラフである。
【図７】本発明に係る半導体装置を用いて作成したアクティブマトリクス基板を示す平面図である。
【図８】図１（ｈ）の拡大図である。
【図９】図２（ｈ）の拡大図である。
【図１０】図３（ｇ）の拡大図である。
【図１１】図４（ｇ）の拡大図である。
【図１２】図５（ｃ）の拡大図である。
【符号の説明】
１０１、２０１、３０１、４０１、５０１  半導体装置
１１０、３１０                          絶縁基板
１１３                                  ゲート絶縁膜
１２０                                  多結晶Ｓｉ薄膜トランジスタ（非単結晶Ｓｉ薄膜トランジスタ、トランジスタ）
１２１、４２１                          層間絶縁膜
１２２、２２２                          多結晶Ｓｉ薄膜（非単結晶Ｓｉ薄膜）
１２３、２２３、３２３                  ゲート絶縁膜
１２４、２２４、３２４、４２４          ゲート電極
３２５、４２５          絶縁膜（酸化膜）
１２６                                  層間絶縁膜
１２７、２２７                          コンタクトホール
１３０、２３０、                単結晶Ｓｉ薄膜トランジスタ（トランジスタ）
４３０                                  バイポーラ型トランジスタ（単結晶Ｓｉ薄膜デバイス）
５３０                                  半導体装置
１３２、５３２                          平坦化膜
１３３、５３３                          ゲート電極
１３４、４３４、５３４                  ゲート絶縁膜
１３５、４３５、５３５                  単結晶Ｓｉ薄膜
１４０、４４０                          金属配線
１５０、４５０、５５０          ＳＯＩ基板（単結晶Ｓｉ薄膜積層基板）
１５１、４５１、５５１          水素イオン注入部
１５２、４５２、５５２                  ＢＯＸ層
２５０                                  複層Ｓｉ基板（単結晶Ｓｉ薄膜積層基板
３２０                                  連続結晶粒界Ｓｉ薄膜トランジスタ（非単結晶Ｓｉ薄膜トランジスタ、トランジスタ）
３２２                                  連続結晶粒界Ｓｉ薄膜（非単結晶Ｓｉ薄膜）
４２０                                  非晶質Ｓｉ薄膜トランジスタ（非単結晶Ｓｉ薄膜トランジスタ、トランジスタ）
４２２                                  非晶質Ｓｉ薄膜（非単結晶Ｓｉ薄膜）
４２８                                  Ｎ＋非晶質Ｓｉ薄膜
４４１                                  金属電極
５３６                                  第１の金属配線層
５４５                                  第１の金属配線
５４６                                  第２の金属配線
７００                                  アクティブマトリクス基板
７１０                                  駆動回路
７２０                                  表示部
【図１】
2004288780.tif 000003
【図２】
2004288780.tif 000004
【図３】
2004288780.tif 000005
【図４】
2004288780.tif 000006
【図５】
2004288780.tif 000007
【図６】
2004288780.tif 000008
【図７】
2004288780.tif 000009
【図８】
2004288780.tif 000010
【図９】
2004288780.tif 000011
【図１０】
2004288780.tif 000012
【図１１】
2004288780.tif 000013
【図１２】
2004288780.tif 000014