(57)【要約】【課題】トレンチ内のブラックシリコンの発生を抑制し、トレンチに沿ってドリフト領域が形成される半導体装置の製造方法を提供する。【解決手段】アスペクト比が１以上の微小な溝１を多数形成し、この溝１内壁に高濃度にドープされたポリシリコン層３１を形成して、熱処理し、ドレイン領域となる拡散層３２を形成し、シリコン柱４を除去することでトレンチ１０１、１０２を形成し、このトレンチ１０１、１０２内を絶縁膜３３で埋める。この後、図示しないソース領域、ドレイン領域などを形成する。【選択図】        図２４
2004221369.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝で挟まれた半導体領域を除去し、前記半導体装置にトレンチを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝で挟まれた半導体領域を完全に酸化膜に変質するまで酸化する工程と、該酸化された前記半導体領域を除去し、前記半導体基板にトレンチを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝で挟まれた半導体領域を除去し、半導体基板にトレンチを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝で挟まれた半導体領域を完全に酸化膜に変質するまで酸化する工程と、酸化膜に変質した前記半導体領域を除去し、前記半導体基板にトレンチを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の表面層にアスペクト比が１以上の、半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、前記溝に挟まれた前記半導体領域を除去し、半導体基板にトレンチ溝を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板の表面層にアスペクト比が１以上の、半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、前記溝に挟まれた前記半導体領域を完全に酸化膜に変質するまで酸化する工程と、酸化膜に変質した前記半導体領域を除去し、半導体基板にトレンチを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝で挟まれた半導体領域を酸化膜に変質する工程と、該溝で挟まれ酸化膜に変質しない半導体領域を除去する工程と、酸化膜に変質した前記半導体領域を除去し、前記半導体基板にトレンチを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝で挟まれた半導体領域を酸化膜に変質する工程と、該溝で挟まれ酸化膜に変質しない半導体領域を除去する工程と、酸化膜に変質した前記半導体領域を除去し、前記半導体基板にトレンチを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板の表面層にアスペクト比が１以上の、半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、前記前記溝に挟まれた前記半導体領域を酸化膜に変質する工程と、該溝で挟まれ酸化膜に変質しない前記半導体領域を除去する工程と、酸化膜に変質した前記半導体領域を除去し、前記半導体基板にトレンチを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記トレンチを形成する工程に続いて、該トレンチ内に絶縁膜を充填する工程を有することを特徴とする請求項１〜９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝で挟まれた半導体領域を酸化膜に変質する工程と、該溝で挟まれ酸化膜に変質しない半導体領域を除去する工程と、該除去された半導体領域の箇所と前記溝に絶縁膜を充填する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１２】
半導体基板の表面層にアスペクト比が１以上の、半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、前記溝に挟まれた前記半導体領域を酸化膜に変質する工程と、該溝で挟まれ酸化膜に変質しない半導体領域を除去する工程と、該除去された半導体領域の箇所と前記溝に絶縁膜を充填する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１３】
前記トレンチを形成する工程に続いて、該トレンチ内壁と接するドリフト領域となる拡散層を形成する工程と、該トレンチ内に絶縁膜を充填する工程とを有することを特徴とする請求項１〜９のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を完全に酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、前記溝を絶縁膜で充填する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１５】
半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を完全に酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、前記溝を絶縁膜で充填する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１６】
半導体基板の表面層にアスペクト比が１以上の、半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、該第１溝および第２溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と前記溝で挟まれた半導体領域を完全に酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、前記溝を絶縁膜で充填する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１７】
半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１８】
半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１９】
半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２０】
半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２１】
半導体基板の表面層にアスペクト比が１以上の、半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、該第１溝と第２溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２２】
半導体基板の表面層にアスペクト比が１以上の半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、該第１溝と第２溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２３】
前記溝の内壁に多結晶シリコン層を形成する工程を、イオン注入層を形成する工程に置き換えることを特徴とする請求項１４〜２２のいずれか一項に記載の半導体装置の製造方法。
【請求項２４】
前記溝の内壁に多結晶シリコン層を形成する工程を、イオン注入層を形成した後、熱処理する工程に置き換えることを特徴とする１４〜２２のいずれか一項に記載の半導体装置の製造方法。
【請求項２５】
前記第２溝の両端が前記第１溝と接し、前記第２溝の平面形状がストライプ状をしていることを特徴とする請求項５、６、９、１３、１５、１６、２１〜２４のいずれか一項に記載の半導体装置の製造方法。
【請求項２６】
前記第２溝の平面形状が格子状であり、該格子の外周端が前記第１溝と接することを特徴とする請求項５、６、９、１３、１５、１６、２１〜２４のいずれか一項に記載の半導体装置の製造方法。
【請求項２７】
前記溝で挟まれた前記半導体領域および酸化膜に変質した前記半導体領域を除去する方法が、等方性エッチング法であることを特徴とする請求項１〜２４のいずれか一項に記載の半導体装置の製造方法。
【請求項２８】
半導体基板の表面層にトレンチを形成する工程と、該トレンチの内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層を完全に酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、トレンチと接する半導体基板にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、前記トレンチを絶縁膜で充填する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２９】
前記ドリフト領域を形成する工程に続いて、前記半導体基板上にゲート電極を形成する工程と、該ドリフト領域を挟んで前記半導体基板の表面層にソース領域およびドレイン領域を形成する工程とを有することを特徴とする請求項１３〜２８のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、トレンチを有する高耐圧ＭＯＳＦＥＴなどの半導体装置の製造方法であり、特に、トレンチと、このトレンチを充填する絶縁膜およびこのトレンチを囲むドリフト領域などの製造方法に関する。
【０００２】
【従来の技術】
トレンチ技術は、ＤＲＡＭ等のメモリのキャパシタンスを作成する技術、素子分離のＳＯＩ技術、またＭＯＳデバイスのトレンチゲートに既に使用されているが、近年パワーＩＣへの適用が検討され、図４３に示すような横型高耐圧ＭＯＳＦＥＴへの応用も提案されている（特許文献１）。
この横型高耐圧ＭＯＳＦＥＴの構造について説明する。半導体基板３００にトレンチ６０を形成し、このトレンチ６０に沿ってドリフト領域６１を形成し、トレンチ６０を絶縁膜６２で充填し、半導体基板３００の表面層にウエル領域６３を形成する。ウエル領域６３の表面層にドリフト領域６１と離してソース領域６４を形成し、ソース領域６４とドリフト領域６１に挟まれたウエル領域６３上に図示しないゲート絶縁膜を介してゲート電極６６が形成され、半導体基板３００の表面層にドリフト領域６１と接してドレイン領域６５を形成する。ソース領域６４上とドレイン領域６５上にソース電極６７とドレイン電極６８をそれぞれ形成する。前記したドリフト領域６１は、トレンチ内壁に高濃度にドープされた多結晶シリコン膜を形成し、熱処理して、この多結晶シリコン層を拡散源として、トレンチに沿うように、半導体基板３００に拡散層を形成することで形成される。
【０００３】
トレンチ幅Ｗが広く、トレンチ開口率（トレンチの開口部面積のウエハ面積に占める割合）の大きなデバイスを製作する場合、幅広トレンチ内にブラックシリコンと呼ばれる柱状の突起物が形成される（特許文献２）。
このブラックシリコンの発生メカニズムはつぎのように推測される。一回で幅の広いトレンチを形成する場合、そのエッチングする面積が大面積となり、シリコンのエッチングにより発生した反応生成物であるＳｉＯなどが被エッチング面に堆積し、それがマスクとして作用することによってＳｉＯの下のシリコンがエッチングされずにエッチングが進み、結果としてトレンチ内に柱状のシリコンが残りブラックシリコンとなる。
【０００４】
【特許文献１】
ＵＳＰ５８４４２７５号公報
【特許文献２】
特開２００２−６４０８９号公報
【０００５】
【発明が解決しようとする課題】
このようにブラックシリコンが発生すると、トレンチ内に充填した絶縁膜の膜質が低下し、もれ電流が増大する。またシリコンの突起部で電界集中を生じて、耐圧不良を引起す。また、後工程においてこの柱状の突起物が折れてパーティクル発生の原因や拡散炉の汚染原因になり、製造良品率を低下させる。
また、前記のように、大面積をエッチングするとウェハの反りが発生する。開口率（ウェハ面積に対するエッチング面積の比率）が大きくなるほどウェハの反りも大きくなり、この結果、フォトリソグラフィ工程時にウェハに形成されるパターンの精度が低下し、トレンチ形状の精度よい制御が困難になる。また、ウェハの反りが大きくなると、半導体製造装置でウェハの移載などが行えなくなるといった不具合が生じる。
【０００６】
また、開口部が大きく、開口部の幅と同程度の深さのトレンチの内部を酸化膜などの絶縁膜で埋め込む場合、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いた場合には、少なくともトレンチの開口部の幅（トレンチ幅）の半分以上の厚い膜を形成しなければならない。例えば、トレンチ幅及びトレンチの深さが２０μｍの場合には、１０μｍもの厚い膜を形成しなければならず、非常に時間のかかる膜形成工程となるために製造コストが増大する。
また、図４３の半導体装置を製造する場合に、拡散源となる高濃度にドープした多結晶シリコン層を付けたままで、トレンチ内に絶縁膜を充填する工程や、ウエル領域、ソース・ドレイン領域などを形成する工程を実施すると、熱処理により、ドリフト領域の不純物濃度が所定値から変化したり、拡散源の不純物が前記領域に拡散して、所定の特性が得られなくなったり、信頼性の低下を招いたりする。
【０００７】
また、トレンチ内を充填する絶縁膜を酸化膜とした場合、この酸化膜を形成するための熱酸化工程で多結晶シリコン層が酸化膜に変質する。しかし、この変質した酸化膜の膜質は必ずしも良質でなく、また、この変質した酸化膜と熱酸化膜との間で歪みが発生し、耐圧特性などの信頼性が低下する。
この発明は、前記の課題を解決して、トレンチ底面に発生するブラックシリコンを抑制し、ウェハの反りを抑制し、トレンチを囲むように形成されるドリフト領域の不純物濃度を所定値に確保し、トレンチ内を充填する絶縁膜の信頼性を確保できる半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
前記の目的を達成するために、（１）半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝で挟まれた半導体領域を除去し、前記半導体装置にトレンチを形成する工程とを有する製造方法とする。
（２）半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝で挟まれた半導体領域を完全に酸化膜に変質するまで酸化する工程と、該酸化された前記半導体領域を除去し、前記半導体基板にトレンチを形成する工程とを有する製造方法とする。
（３）半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝で挟まれた半導体領域を除去し、半導体基板にトレンチを形成する工程とを有する製造方法とする。
（４）半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝で挟まれた半導体領域を完全に酸化膜に変質するまで酸化する工程と、酸化膜に変質した前記半導体領域を除去し、前記半導体基板にトレンチを形成する工程とを有する製造方法とする。
（５）半導体基板の表面層にアスペクト比が１以上の半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、前記溝に挟まれた前記半導体領域を除去し、半導体基板にトレンチ溝を形成する工程とを有する製造方法とする。
（６）半導体基板の表面層にアスペクト比が１以上の半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、前記溝に挟まれた前記半導体領域を完全に酸化膜に変質するまで酸化する工程と、酸化膜に変質した前記半導体領域を除去し、半導体基板にトレンチを形成する工程とを有する製造方法とする。
（７）半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝で挟まれた半導体領域を酸化膜に変質する工程と、該溝で挟まれ酸化膜に変質しない半導体領域を除去する工程と、酸化膜に変質した前記半導体領域を除去し、前記半導体基板にトレンチを形成する工程とを有する製造方法とする。
【０００９】
（８）半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝で挟まれた半導体領域を酸化膜に変質する工程と、該溝で挟まれ酸化膜に変質しない半導体領域を除去する工程と、酸化膜に変質した前記半導体領域を除去し、前記半導体基板にトレンチを形成する工程とを有する製造方法とする。
（９）半導体基板の表面層にアスペクト比が１以上の半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、前記前記溝に挟まれた前記半導体領域を酸化膜に変質する工程と、該溝で挟まれ酸化膜に変質しない前記半導体領域を除去する工程と、酸化膜に変質した前記半導体領域を除去し、前記半導体基板にトレンチを形成する工程とを有する製造方法とする。
（１０）（１）〜（９）の製造方法において、前記トレンチを形成する工程に続いて、該トレンチ内に絶縁膜を充填する工程を有する製造方法とする。
（１１）半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝で挟まれた半導体領域を酸化膜に変質する工程と、該溝で挟まれ酸化膜に変質しない半導体領域を除去する工程と、該除去された半導体領域の箇所と前記溝に絶縁膜を充填する工程とを有する製造方法とする。
（１２）半導体基板の表面層にアスペクト比が１以上の半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、前記前記溝に挟まれた前記半導体領域を酸化膜に変質する工程と、該溝で挟まれ酸化膜に変質しない半導体領域を除去する工程と、該除去された半導体領域の箇所と前記溝に絶縁膜を充填する工程とを有する製造方法とする。
（１３）（１）から（９）の製造方法において、前記トレンチを形成する工程に続いて、該トレンチ内壁と接するドリフト領域となる拡散層を形成する工程と、該トレンチ内に絶縁膜を充填する工程とを有する製造方法とする。
（１４）半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を完全に酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、前記溝を絶縁膜で充填する工程とを有する製造方法とする。
【００１０】
（１５）半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を完全に酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、前記溝を絶縁膜で充填する工程とを有する製造方法とする。
（１６）半導体基板の表面層にアスペクト比が１以上の半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、該第１溝および第２溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と前記溝で挟まれた半導体領域を完全に酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、前記溝を絶縁膜で充填する工程とを有する製造方法とする。
（１７）半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有する製造方法とする。
【００１１】
（１８）半導体基板の表面層にアスペクト比が１以上の溝を複数個近接して形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有する製造方法とする。
（１９）半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有する製造方法とする。
（２０）半導体基板の表面層にアスペクト比が１以上の溝を複数本ループ状に形成する工程と、該溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有する製造方法とする。
【００１２】
（２１）半導体基板の表面層にアスペクト比が１以上の半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、該第１溝と第２溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有する製造方法とする。
（２２）半導体基板の表面層にアスペクト比が１以上の半導体領域を囲む第１溝と、該第１溝で囲まれる半導体領域に、前記第１溝と開口部の幅と溝深さが同じ第２溝を同時に形成する工程と、該第１溝と第２溝の内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層と溝で挟まれた半導体領域を酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、前記多結晶シリコン層を拡散源として溝近傍の半導体領域にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、酸化膜に変質しない前記半導体領域を除去し、該除去箇所に前記拡散層と接するドリフト層の一部となる拡散層を形成する工程と、前記溝と除去された前記半導体領域の箇所を絶縁膜で充填する工程とを有する製造方法とする。
【００１３】
（２３）（１４）〜（２２）の半導体装置の製造方法において、前記溝の内壁に多結晶シリコン層を形成する工程を、イオン注入層を形成する工程に置き換えるてもよい。
（２４）（１４）〜（２２）の半導体装置の製造方法において、前記溝の内壁に多結晶シリコン層を形成する工程を、イオン注入層を形成した後、熱処理する工程に置き換えるてもよい。
（２５）（５）、（６）、（９）、（１３）、（１５）、（１６）、（２１）〜（２４）の半導体装置の製造方法において、前記第２溝の両端が前記第１溝と接し、前記第２溝の平面形状がストライプ状をしているとよい。
（２６）（５）、（６）、（９）、（１３）、（１５）、（１６）、（２１）〜（２４）の半導体装置の製造方法において、前記第２溝の平面形状が格子状であり、該格子の外周端が前記第１溝と接するとよい。
（２７）（１）〜（２４）の半導体装置の製造方法において、前記溝で挟まれた前記半導体領域および酸化膜に変質した前記半導体領域を除去する方法が、等方性エッチング法であるとよい。
（２８）半導体基板の表面層にトレンチを形成する工程と、該トレンチの内壁に不純物をドープした多結晶シリコン層を形成する工程と、該多結晶シリコン層を完全に酸化膜に変質するまで熱酸化処理し、該熱酸化処理で、トレンチと接する半導体基板にドリフト領域となる拡散層を形成する工程と、酸化膜に変質した前記多結晶シリコン層を除去する工程と、前記トレンチを絶縁膜で充填する工程とを有する製造方法とする。
（２９）（１３）〜（２８）の半導体装置の製造方法において、前記ドリフト領域を形成する工程に続いて、前記半導体基板上にゲート電極を形成する工程と、該ドリフト領域を挟んで前記半導体基板の表面層にソース領域およびドレイン領域を形成する工程とを有する製造方法とする。
〔作用〕
トレンチを形成する領域にアスペクト比が１以上の微小な溝を近接して多数形成することで、溝底部にブラックシリコンが形成されることを防止できる。
【００１４】
また、溝で挟まれるシリコン柱の幅を広くして、熱酸化によりシリコン柱が熱酸化膜に変質した箇所を残し、変質しない箇所のシリコンを除去することで、幅広のトレンチ内に熱酸化膜に変質したシリコン柱を残すことで、その後の工程でウエハが反ることを防止できる。
また、ドレイン領域を形成した後で、拡散源のドープされたポリシリコン層を除去することで、後工程の熱処理で、ドレイン領域の不純物濃度が変わることを防止できる。また、ドレイン領域以外の拡散層に拡散源の不純物が拡散することを防止できる。
【００１５】
【発明の実施の形態】
図１から図１１は、本発明の半導体装置の製造方法の内、トレンチを形成する方法の概要を説明する図である。図１は、半導体基板にトレンチを形成した平面図であり、図２から図７は微小の溝を形成した平面図であり、図８は図２から図７の断面図であり、図９はトレンチの断面図であり、図１０、図１１はトレンチの平面図である。
図１は、半導体基板にトレンチを形成した平面図である。トレンチ１０１はストライプ状のものであり、トレンチ１０２はリング状をしたものである。図示しないが、トレンチ１０１、１０２に絶縁膜が充填されて、誘電体分離領域が形成されたり、このトレンチに沿うように横型高耐圧ＭＯＳＦＥＴなどのドリフト領域が形成される。
【００１６】
図２、図３は、図１のＡ部およびＢ部の拡大図である。このトレンチ１０１、１０２内には、微小な独立した平面が正方形の溝１が近接して形成されている  。この溝のアスペクト比は１以上である。また溝１で囲まれた（挟まれた）半導体基板１００は格子状をしたシリコン柱４となる。
図４は、図１のＡ部の拡大図である。これは図２とは異なった例である。トレンチ１０１は微小な第１の溝２で枠取りされており、この枠取りされた内側に、複数本のストライプ状の第２の溝３が第１の溝２にその両端が接するように、しかも互いが近接するように、第１の溝２と同時に形成される。この第１および第２の溝２、３のアスペクト比は１以上である。第１の溝２に囲まれた箇所（挟まれた箇所）がストライプ状のシリコン柱４となる。
【００１７】
図５は、図４の変形例であり、図４の複数本のシリコン柱４が途中で切断され、格子状の溝となった場合である。図４ではシリコン柱４の平面形状は長方形となっているが、互いに近接した正方形の場合もある。
図６は、図１のＢ部の拡大図である。これは、図３と異なった例である。トレンチ１０２の外周端と内周端に微小な第１の溝２が形成されており、この第１の溝２で挟まれた領域に、複数本のリング状の第２の溝３が近接して、第１の溝２と同時に形成される。この第１および第２の溝２、３のアスペクト比は１以上である。第１の溝２、第２の溝３および第２の溝３で挟まれた箇所がリング状のシリコン柱４となる。
【００１８】
図７は、図６の変形例であり、図６の複数本のシリコン柱４が途中で切断され、格子状の溝となり、コーナー部のシリコン柱４の平面形状は鉤状となっているが、円弧状の場合もある。また、全域で微小な正方形の場合もある。
図８は、図２から図７のＸ−Ｘ線で切断した要部断面図である。図中の１は図２、図３の溝であり、（２）で示した溝は、図４から図７の第１の溝２であり、（３）で示した溝は、図４から図７の第２の溝３である。これらの溝に挟まれた箇所がシリコン柱４となる。
図９は、最終的に形成されるトレンチの断面形状であり、図１０、図１１はその平面図である。図９は、図１０、図１１のＸ−Ｘ線で切断した断面図である。図８で示すアスペクト比が１以上の溝で挟まれたシリコン柱４を除去することで、幅広のトレンチが形成できる。
【００１９】
多数の微小な溝１、２、３を形成することで、幅広のトレンチを一回のエッチングで形成する場合と比べて、エッチングによる反応生成物（ＳｉＯなど）を少なくできて、この反応生成物で発生する微小なブラックシリコンも、その後のシリコン柱４を除去する工程で除去されるために、ブラックシリコンの発生を抑えることができる。
そのため、例えば、２０μｍ幅で２０μｍ深さの幅広で深いトレンチを形成する場合、２μｍ幅で２０μｍ深さの微小な溝を多数形成し、その後、シリコン柱を除去して２０μｍ幅で２０μｍ深さのトレンチを形成することで、ブラックシリコンの発生を抑制できる。つまり、微小な溝の幅は深さより小さくするほどブラックシリコンの発生は抑制できることになる。そのため、本発明では、微小な溝のアスペクト比を１以上とした。アスペクト比とは溝の深さを幅で割った値であり、アスペクト比が１以上ということは、溝の深さが溝の幅以上に深いということを意味する。
【００２０】
つぎに、具体的な実施例について説明する。ここでは、図２、図３の場合を例として挙げたが、図４から図７の場合も同様である。
図１２は、この発明の第１実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｃ）は工程順に示した要部製造工程断面図である。
半導体基板１００を、絶縁膜１１をマスクとして、アスペクト１以上の溝１を近接して形成する。この溝１に挟まれた箇所がシリコン柱４となる。溝１およびシリコン注４の幅は１μｍ程度である。溝１の形成は、絶縁膜１１をマスクとしてＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法などの異方性ドライエッチングを行う。また、絶縁膜１１は、酸化膜や窒化膜である（同図（ａ））。
【００２１】
つぎに、図示しないレジストをマスクとして、シリコン柱４上の絶縁膜１１を除去する。絶縁膜１１が酸化膜の場合はフッ酸溶液などで容易に除去できる（同図（ｂ））。
つぎに、ＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）法等の等方性ドライエッチングによりシリコン柱４を除去すことで、トレンチ１０１、１０２が形成される（同図（ｃ））。
前記の溝１幅を狭くすることで、ブラックシリコンの発生は抑制される。
図１３は、この発明の第２実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｄ）は工程順に示した要部製造工程断面図である。
【００２２】
図１２との違いは、シリコン柱４を熱酸化により、シリコン柱４全体を熱酸化膜１２に変質させ（同図（ｂ））、その後、フッ酸溶液などでこの熱酸化膜１２を除去することで、トレンチを形成する（同図（ｃ））点である。図１２と比べると、熱酸化膜１２に変質したシリコン柱を容易に除去できる。
つぎに、このトレンチ１０１、１０２に絶縁膜を充填して誘電体分離領域などを形成する場合について説明する。
図１４は、この発明の第３実施例の半導体装置の製造工程断面図である。この工程断面図は、前記したトレンチ１０１、１０２に絶縁膜を充填した図である。
【００２３】
これは、図１１、図１２の工程に続いて、絶縁膜１３をトレンチ１０１、１０２の深さより、高くなるように全面に形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｌｉｓｈｉｎｇ）法で半導体基板１００より高い余分な絶縁膜１３および絶縁膜１１を除去して平坦化し、トレンチ１０１、１０２内の絶縁膜１３の表面高さを半導体基板１００の表面高さと同じ高さになるようする。
このように、トレンチ１０１、１０２に絶縁膜１３を充填することで、図１のＢのようなリング状のトレンチの場合には、誘電体分離領域とすることができる。
【００２４】
図１５から図２０は、この発明の第３実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
半導体基板１００上に３０ｎｍ厚さの酸化膜２１（熱酸化膜）、１００ｎｍ厚さの窒化膜２２（ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成）、１μｍ厚さの酸化膜２３（減圧ＣＶＤ法で形成）を形成する。これら３層の絶縁膜は微小な溝を形成する場合のマスクとして用いられる。また、熱酸化するときのマスクの働きもする（図１５）。
つぎに、半導体基板１００に、微小な溝１の互いの間隔を２μｍにして形成する。溝１の幅は２μｍ、深さは２０μｍでアスペクト比が１０である。このアスペクト比が５０を超すと後工程での洗浄でシリコン柱４が根元から折れて、エッチング不良やパーティクルの原因となる。また、シリコン柱４の幅は２μｍ程度とする（図１６）。
【００２５】
つぎに、溝１の周囲に熱酸化膜２４を形成する。シリコン柱４の幅が２μｍ程度と広いために、この熱酸化ではシリコン柱４を完全には熱酸化膜２４に変質させることができず、未酸化領域２７が発生する。また、この熱酸化膜２４で囲まれ、溝１より浅い溝２５が形成される（図１７）。
つぎに、未酸化領域２７上を開口したレジスト２６を形成し、このレジスト２６をマスクに未酸化領域２７をＲＩＥ法で異方性ドライエッチングして除去する（図１８）。
つぎに、レジスト２６を除去し、絶縁膜２９を溝２５、２８を覆うように全面に形成する（図１９）。
【００２６】
つぎに、ＣＭＰ法で絶縁膜２９、酸化膜２１、窒化膜２２、酸化膜２３を、半導体基板１００の表面高さまで除去する（図２０）。
このように、シリコン柱４の幅を広くして、未酸化領域２７を除去することで、幅２０μｍ程度のトレンチ１０１、１０２を形成することができる。
また、広いトレンチ幅でも、熱酸化膜２４に変質したシリコン柱を残すことで、ウエハ裏面の図示しない酸化膜とのバランスがとれるため、ウエハの反りを抑制できる。さらに、熱酸化膜２４に変質したシリコンはしら残すと、前記第１、第２実施例と比べ絶縁膜２９の溝内への形成時間を短縮することができる。また、複数解に分け、１回のエッチング開口率を低くして、トレンチを掘ることによっても、プロセス途中でのウエハの反りを抑制できる。また、溝１を微小とすることで、ブラックシリコンの発生を防止できる。
【００２７】
【表１】
2004221369.tif 000003
表１は、ウエハの反りと開口率の関係を示す。従来の場合はトレンチ（平面形状が正方形）の幅が２０μｍ、トレンチの深さは２０μｍのものをウエハに多数形成し、本発明の場合は、トレンチエッチングを２回に分け、１回のエッチングにおいてトレンチを形成するための微小な溝１（平面形状が正方形）の幅は２μｍ、深さ２０μｍ、間隔２μｍであり、本発明のトレンチも平面形状が正方形でその幅は２０μｍである。この本発明のトレンチもウエハに多数個形成する。開口率とは、従来の場合も本発明の場合も、ウエハ面積に占めるエッチング開口部全部の面積の割合である。この開口率を１０〜７０％とした場合にウエハの反りにより半導体製造装置で搬送エラーが起きた場合を×とし、起きない場合を○で示した。
【００２８】
本発明の場合は、トレンチ１０１、１０２内に熱酸化膜２４に変質したシリコン柱が存在するため、ウエハの反りが小さく、開口率が７０％でも搬送エラーが起きなかった。一方、従来の場合は開口率４０％で搬送エラーが起こった。
【００２９】
【表２】
2004221369.tif 000004
表２は、ブラックシリコンの発生の有無と溝幅との関係を示す。溝の平面形状は正方形の場合である。また溝の開口率が３５％、溝の深さが２０μｍであり、溝の幅は２μｍから２０μｍまで実験した。
溝の幅が１０μｍまではブラックシリコンは発生しないが、１２μｍ以上ではブラックシリコンは発生するようになる。表２に示さないが、開口率７０％とすると、溝幅が４μｍまではブラックシリコンが発生しない。
【００３０】
このブラックシリコンの発生は、前記したように、シリコンのエッチングにより発生した反応生成物が被エッチング面に付着して起こるため、溝幅（溝の開口部の大きさ）が大きくなると発生し易くなり、また、溝の総数（開口率）が大きくなると発生し易くなる。よって、１回のエッチングの開口率を３５％以下として、トレンチ幅１０μｍ以下とすればよい。
図２１、図２２は、図１８の段階での平面図である。図２１は、図３に相当する平面図で、図２２は、図６に相当する平面図である。これらの平面図から溝２８の平面形状が分かる。
【００３１】
つぎに、横型高耐圧ＭＯＳＦＥＴなどのドリフト領域を形成して、トレンチを絶縁膜で充填する場合の製造方法について説明する。以下の説明ではドリフト領域となる拡散層３２の導電形を示さないが、ｎチャネルＭＯＳＦＥＴを形成する場合はｎ形であり、ｐチャネルＭＯＳＦＥＴを形成する場合はｐ形である。
図２３は、この発明の第４実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｄ）は、工程順に示した要部製造工程断面図である。
図１２、図１３の工程に続いて、全面にドープしたポリシリコン層３１を形成する（同図（ａ））。
【００３２】
つぎに、熱処理して、ドリフト領域となる拡散層３２を形成する（同図（ｂ））。
つぎに、ポリシリコン層３１を除去する（同図（ｃ））。
つぎに、トレンチ１０１、１０２が埋まるように全面に絶縁膜３３を形成し、半導体基板１００の表面が露出するまで、ＣＭＰ法で絶縁膜３３と絶縁膜１１を研削除去し、平坦化する（同図（ｄ））。
拡散源となるポリシリコン層３１を除去することで、後工程での熱処理で、ドリフト領域の不純物濃度が変化することを防止して、所定の不純物濃度を得ることができる。
【００３３】
図２４は、この発明の第５実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｅ）は、工程順に示した要部製造工程断面図である。
半導体基板１００を、絶縁膜１１をマスクとして、アスペクト比１以上（例えばアスペクト比１０程度）の溝１を近接して形成する。
つぎに、全面に、ドープしたポリシリコン層３１（例えば、厚さが３０ｎｍ程度）を減圧ＣＶＤ法で形成する（同図（ｂ）。
つぎに、ポリシリコン層３１を拡散源として、シリコン柱４の底部で拡散層が繋がるまで、例えば、１１５０℃、１２０分の熱処理を行い、ドリフト領域となる拡散層３２を、例えば、ピーク濃度１×１０１６ｃｍ−３で幅３μｍとなるように形成する（同図（ｃ））。
【００３４】
つぎに、ポリシリコン層３１とシリコン柱４を除去して、トレンチ１０１、１０２を形成する。この場合、ポリシリコン層３１とシリコン柱４を熱酸化膜に変質した後、これらを除去しても構わない（同図（ｄ））。
つぎに、トレンチ１０１、１０２が埋まるように全面に絶縁膜３３を形成し、半導体基板１００の表面が露出するまで、ＣＭＰ法で絶縁膜３３と絶縁膜１１を研削除去し、平坦化する（同図（ｅ））。
図２５は、この発明の第６実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｅ）は、工程順に示した要部製造工程断面図である。
【００３５】
半導体基板１００を、絶縁膜１１をマスクとして、アスペクト比１以上（例えば、アスペクト比１０程度）の溝１を近接して形成する。
つぎに、全面にイオン注入層３４を形成する（同図（ｂ））。
つぎに、イオン注入層３４を拡散源として、シリコン柱４の底部で拡散層が繋がるまで熱処理し、ドリフト領域となる拡散層３２（ピーク濃度１×１０１６ｃｍ−３で幅３μｍ）を形成する（同図（ｃ））。
つぎに、シリコン柱４を除去して、トレンチ１０１、１０２を形成する。この場合、シリコン柱４を熱酸化膜に変質した後、これらを除去しても構わない（同図（ｄ））。
【００３６】
つぎに、トレンチ１０１、１０２が埋まるように全面に絶縁膜３３を形成し、半導体基板１００の表面が露出するまで、ＣＭＰ法で絶縁膜３３と絶縁膜１１を研削除去し、平坦化する（同図（ｅ））。
つぎに、シリコン柱の幅が広く、シリコン柱全域が熱酸化膜に変質できない場合について説明する。
図２６から図３２は、この発明の第７実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
半導体基板１００上に３０ｎｍ厚さの酸化膜２１（熱酸化膜）、１００ｎｍ厚さの窒化膜２２（ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成）、１μｍ厚さの酸化膜２３（減圧ＣＶＤ法で形成）を形成する。これら３層の絶縁膜は微小な溝を形成する場合のマスクとして用いられる。また、熱酸化するときのマスクの働きもする（図２６）。
【００３７】
つぎに、半導体基板１００に、微小な溝１の互いの間隔を２μｍにして形成する。溝１の幅は２μｍ、深さは２０μｍでアスペクト比が１０である。この溝１はＲＩＥ法による異方性ドライエッチングで形成される（図２７）。
つぎに、全面に、ドープしたポリシリコン層３１（例えば、厚さが３０ｎｍ程度）を減圧ＣＶＤ法で形成する（図２８）。
つぎに、ポリシリコン層３１を拡散源として、シリコン柱４の底部で拡散層が繋がるまで、例えば、１１５０℃、１２０分の熱処理を行い、ドリフト領域となる拡散層３２を、例えば、ピーク濃度１×１０１６ｃｍ−３で幅３μｍとなるように形成する。その後、熱酸化して、ポリシリコン層３１と拡散層３２の表面層を熱酸化膜２４に変質させる。シリコン柱４の幅が広いために、この熱酸化ではシリコン柱４を完全には熱酸化膜２４に変質させることができず、未酸化領域２７が発生する。また、この熱酸化膜２４で囲まれ、溝１より浅い溝２５が形成される（図２９）。
【００３８】
つぎに、未酸化領域２７上を開口したレジスト２６を形成し、未酸化領域を除去する（図３０）。
つぎに、レジスト２６を除去し、絶縁膜２９を溝２５、２８を覆うように全面に形成する（図３１）。
つぎに、ＣＭＰ法で絶縁膜２９、酸化膜２１、窒化膜２２、酸化膜２３を、半導体基板１００の表面高さまで除去し平坦化する。このとき、窒化膜２２をストッパとしてＣＭＰ法で第１次の平坦化を図り、その後、窒化膜２２と酸化膜２３および絶縁膜２９をエッチングによって最終的に平坦化しても構わない（図３２）。
【００３９】
前記したように、シリコン柱４の幅を広くし、未拡散領域２７を除去することで、トレンチの幅を広くすることができる。
また、広いトレンチ幅でも、熱酸化膜２４に変質したシリコン柱を残すことで、ウエハの反りを防止でき、また、溝１を微小とすることで、ブラックシリコンの発生を防止できる。
図３３は、この発明の第８実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｄ）は工程順に示した要部製造工程断面図である。
図２８の工程に続いて、ポリシリコン層３１を拡散源として、シリコン柱４の底部で拡散層が繋がるまで熱処理し、ドリフト領域となる拡散層３２を形成する。その後、この拡散源となるポリシリコン層３１を除去し、その後で熱酸化して、拡散層３２の表面層を熱酸化膜２４に変質させる。ポリシリコン層３１の除去は熱酸化膜に変質させた後に希フッ酸溶液などで行っても構わない。シリコン柱４の幅が広いために、この熱酸化ではシリコン柱４を完全には熱酸化膜２４に変質させることができず、未酸化領域２７が発生する。また、この熱酸化膜２４で囲まれ、溝１より浅い溝２５が形成される（同図（ａ））。
【００４０】
つぎに、未酸化領域２７上を開口したレジスト２６を形成し、未酸化領域を除去する（同図（ｂ））。
つぎに、レジスト２６を除去し、絶縁膜２９を溝２５、２８を覆うように全面に形成する（同図（ｃ））。
つぎに、ＣＭＰ法で絶縁膜２９、酸化膜２１、窒化膜２２、酸化膜２３を、半導体基板１００の表面高さまで除去し平坦化する（同図（ｄ））。
このように、拡散源となるポリシリコン層３１を除去することで、後工程での熱処理で、ドリフト領域の不純物濃度が変化することを防止して、所定の不純物濃度を得ることができる。
【００４１】
また、前記したように、未拡散領域２７を除去することで、シリコン柱４の幅を広くすることができて、トレンチの幅を広くすることができる。
また、広いトレンチ幅でも、熱酸化膜２４に変質したシリコン柱を残すことで、ウエハの反りを防止でき、また、溝１を微小とすることで、ブラックシリコンの発生を防止できる。
図３４は、この発明の第９実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｄ）は工程順に示した要部製造工程断面図である。
図２８の工程に続いて、ポリシリコン層３１を拡散源として、熱処理して、ドリフト領域となる拡散層３２を形成する。この熱処理では、シリコン柱４の底部で直接的に拡散層が繋がらず未拡散領域３５が残る。その後、熱酸化して、ポリシリコン層３１と拡散層３２の表面層を熱酸化膜２４に変質させる。この熱酸化では拡散層３２の表面層が熱酸化膜に変質するために、未酸化領域２７が発生する。また、この熱酸化膜２４で囲まれ、溝１より浅い溝２５が形成される（同図（ａ））。
【００４２】
つぎに、未酸化領域２７上を開口したレジスト２６を形成し、溝２５で挟まれた未酸化領域２７を除去し、溝２８を形成する。その後で、この溝２８の底の半導体基板１００にドリフト領域となる拡散層３６を拡散層３２と接するように形成する（同図（ｂ））。
つぎに、レジスト２６を除去し、絶縁膜２９を溝２５、２８を覆うように全面に形成する（同図（ｃ））。
つぎに、ＣＭＰ法で絶縁膜２９、酸化膜２１、窒化膜２２、酸化膜２３を、半導体基板１００の表面高さまで除去し、平坦化する（同図（ｄ））。
【００４３】
第７実施例と同様の効果が得られるが、第７実施例よりさらに、シリコン柱４の幅を広げて、トレンチの幅を広げることができる。
図３５は、この発明の第１０実施例の半導体装置の製造方法であり、同図（ａ）から同図（ｄ）は工程順に示した要部製造工程断面図である。
図２８の工程に続いて、ポリシリコン層３１を拡散源として、熱処理して、ドリフト領域となる拡散層３２を形成する。この熱処理では、シリコン柱４の底部で直接的に拡散層が繋がらず未拡散領域３５が残る。その後、この拡散源となるポリシリコン層３１を除去し、その後で熱酸化して、拡散層３２の表面層を熱酸化膜２４に変質させる。シリコン柱４の幅が広いために、この熱酸化ではシリコン柱４を完全には熱酸化膜２４に変質させることができず、未酸化領域２７が発生する。また、この熱酸化膜２４で囲まれ、溝１より浅い溝２５が形成される（同図（ａ））。
【００４４】
つぎに、未酸化領域２７上を開口したレジスト２６を形成し、溝２５で挟まれた未酸化領域２７を除去し、溝２８を形成する。その後で、この溝２８の底の半導体基板１００にドリフト領域となる拡散層３６を拡散層３２と接するように形成する（同図（ｂ））。
つぎに、レジスト２６を除去し、絶縁膜２９を溝２５、２８を覆うように全面に形成する（同図（ｃ））。
つぎに、ＣＭＰ法で絶縁膜２９、酸化膜２１、窒化膜２２、酸化膜２３を、半導体基板１００の表面高さまで除去し、平坦化する（同図（ｄ））。
【００４５】
第８実施例と同様の効果が得られるが、第８実施例よりさらに、シリコン柱４の幅が広い場合に有効となる。
図３６から図４２は、この発明の第１１実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
図２７の工程に続いて、溝１の内壁に接する半導体基板１００にイオン注入層３７を形成する（図３６）。
つぎに、熱処理し、ドリフト領域となる拡散層３２を形成する。この熱処理では、シリコン柱４の底部で直接的に拡散層が繋がらず未拡散領域３５が残る（図３７）。
【００４６】
つぎに、熱酸化して、拡散層３２の表面層を熱酸化膜２４に変質させる。この熱酸化では拡散層３２を完全には熱酸化膜２４に変質させることができず、未酸化領域２７が発生する。また、この熱酸化膜２４で囲まれ、図示しない溝１より浅い溝２５が形成される（図３８））。
つぎに、未酸化領域２７上を開口したレジスト２６を形成し、溝２５で挟まれた未酸化領域２７を除去し、溝２８を形成する。その後で、この溝２８の底の半導体基板１００にドリフト領域となる拡散層３６を拡散層３２と接するように形成する（図３９）。
【００４７】
つぎに、レジスト２６を除去し、絶縁膜２９を溝２５、２８を覆うように全面に形成する（図４０）。
つぎに、ＣＭＰ法で絶縁膜２９、酸化膜２１、窒化膜２２、酸化膜２３を、半導体基板１００の表面高さまで除去し、平坦化する（図４１）。
前記した実施例と同様の効果が得られる。
つぎに、前記した実施例を用いて横型高耐圧ＭＯＳＦＥＴの製造方法について説明する。
図４２は、この発明の第１２実施例の半導体装置の要部製造工程断面図である。
【００４８】
図２３（ｄ）、図２４（ｅ）、図２５（ｅ）、図３２、図３３（ｄ）、図３４（ｄ）、図３５（ｄ）および図４１の工程に続いて、ドリフト領域５１に接するウエル領域５３を半導体基板１００の表面層に形成し、このウエル領域５３の表面層にソース領域５４を形成する。また、ドリフト領域５１と接するドレイン領域を半導体基板１００の表面層に形成する。ソース領域５４とドリフト領域５１に挟まれた半導体基板１００上に図示しないゲート絶縁膜を介してゲート電極５６を形成する。ソース領域５４上とドレイン領域５５上にソース電極５７とドレイン電極５８をそれぞれ形成して、トレンチに沿うドリフト領域５１を有する横型高耐圧ＭＯＳＦＥＴが製作される。
【００４９】
尚、ドリフト領域５１は、前記した各図の拡散層３２、３６である。また、絶縁膜５２は、前記した各図の２４、２９、３３である。
このようにして製作された高耐圧横型ＭＯＳＦＥＴは、その耐圧は数１００Ｖであり、また、微小な溝を形成した後でトレンチを形成するため、ブラックシリコンの発生が抑制され、トレンチ部での耐圧特性を向上できる。また、トレンチに沿うドレイン領域のため、ソース・ドレインの平面距離を短くできて、単位面積当りのオン抵抗を低減できる。
また、ドレイン領域を形成した後、拡散源を除去することで、後工程でのドリフト領域の不純物濃度の変調や他領域への汚染（拡散源からの拡散）を防止できる。また、トレンチ内に熱酸化したシリコン柱を残留させることで、幅広のトレンチ幅でもウエハの反りを抑制できて、半導体製造装置での搬送エラーの発生を防止できる。
【００５０】
【発明の効果】
この発明によれば、微小な溝を多数形成し、その後、この微小な溝で挟まれた多数の微小な半導体柱（シリコン柱）を除去してトレンチを形成することで、トレンチ底面に発生するブラックシリコンを抑制することができる。
このブラックシリコンの発生を抑制することで、素子の電気的特性の向上と信頼性の向上を図ることができる。
また、微小な半導体柱が熱酸化膜に変質した箇所をトレンチ内で残留させることで、ウエハ裏面の酸化膜とのバランスがとれて、ウエハの反りを抑制することができる。また、徐々にトレンチを掘ることで、プロセス途中でのウエハの反りを防止できる。
【００５１】
また、微小な溝内に、ドープされたポリシリコン層を形成し、熱処理でドリフト領域となる拡散層を形成した後、ポリシリコン層を除去することで、後工程での熱処理で、ドリフト領域の不純物濃度の変調や他領域への不純物拡散を防止できる。
【図面の簡単な説明】
【図１】半導体基板にトレンチを形成した平面図
【図２】図１のＡ部の拡大図
【図３】図１のＢ部の拡大図
【図４】図１のＡ部の別の拡大図
【図５】図４の変形例の図
【図６】図１のＢ部の別の拡大図
【図７】図６の変形例の図
【図８】図２から図７のＸ−Ｘ線で切断した要部断面図
【図９】最終的に形成されるトレンチの断面形状であり、図１０、図１１のＸ−Ｘ線で切断した断面図
【図１０】図９の平面図
【図１１】図９の別の平面図
【図１２】この発明の第１実施例の半導体装置の製造方法であり、（ａ）から（ｃ）は工程順に示した要部製造工程断面図
【図１３】この発明の第２実施例の半導体装置の製造方法であり、（ａ）から（ｄ）は工程順に示した要部製造工程断面図
【図１４】この発明の第３実施例の半導体装置の製造工程断面図
【図１５】この発明の第３実施例の半導体装置の要部製造工程断面図
【図１６】図１５に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図１７】図１６に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図１８】図１７に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図１９】図１８に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図２０】図１９に続く、この発明の第３実施例の半導体装置の要部製造工程断面図
【図２１】図１８の平面図
【図２２】図１８の別の平面図
【図２３】この発明の第４実施例の半導体装置の製造方法であり、（ａ）から（ｄ）は、工程順に示した要部製造工程断面図
【図２４】この発明の第５実施例の半導体装置の製造方法であり、（ａ）から（ｅ）は、工程順に示した要部製造工程断面図
【図２５】この発明の第６実施例の半導体装置の製造方法であり、（ａ）から（ｅ）は、工程順に示した要部製造工程断面図
【図２６】この発明の第７実施例の半導体装置の要部製造工程断面図
【図２７】図２６に続く、この発明の第７実施例の半導体装置の要部製造工程断面図
【図２８】図２７に続く、この発明の第７実施例の半導体装置の要部製造工程断面図
【図２９】図２８に続く、この発明の第７実施例の半導体装置の要部製造工程断面図
【図３０】図２９に続く、この発明の第７実施例の半導体装置の要部製造工程断面図
【図３１】図３０に続く、この発明の第７実施例の半導体装置の要部製造工程断面図
【図３２】図３１に続く、この発明の第７実施例の半導体装置の要部製造工程断面図
【図３３】この発明の第８実施例の半導体装置の製造方法であり、（ａ）から（ｄ）は工程順に示した要部製造工程断面図
【図３４】この発明の第８実施例の半導体装置の製造方法であり、（ａ）から（ｄ）は工程順に示した要部製造工程断面図
【図３５】この発明の第１０実施例の半導体装置の製造方法であり、（ａ）から（ｄ）は工程順に示した要部製造工程断面図
【図３６】この発明の第１１実施例の半導体装置の要部製造工程断面図
【図３７】図３６に続く、この発明の第１１実施例の半導体装置の要部製造工程断面図
【図３８】図３７に続く、この発明の第１１実施例の半導体装置の要部製造工程断面図
【図３９】図３８に続く、この発明の第１１実施例の半導体装置の要部製造工程断面図
【図４０】図３９に続く、この発明の第１１実施例の半導体装置の要部製造工程断面図
【図４１】図４０に続く、この発明の第１１実施例の半導体装置の要部製造工程断面図
【図４２】図４１に続く、この発明の第１１実施例の半導体装置の要部製造工程断面図
【図４３】従来の横型高耐圧ＭＯＳＦＥＴの要部断面図
【符号の説明】
１、２８  溝
２    第１の溝
３    第２の溝
４    シリコン柱
１１、１３、２９、３３、５２  絶縁膜
１２、２４  熱酸化膜
２１    酸化膜
２２    窒化膜
２３    酸化膜
２５    溝
２６    レジスト
２７    未酸化領域
３１    ポリシリコン層
３２    拡散層（ドリフト領域）
３４、３７  イオン注入層
３５    未拡散領域
３６    拡散層
５１    ドリフト領域
５３    ウエル領域
５４    ソース領域
５５    ドレイン領域
５６    ゲート電極
５７    ソース電極
５８    ドレイン電極
１００    半導体基板
１０１、１０２  トレンチ
２００    半導体チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2004221369.tif 000009
【図６】
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【図７】
2004221369.tif 000011
【図８】
2004221369.tif 000012
【図９】
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【図１０】
2004221369.tif 000014
【図１１】
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【図１２】
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【図１３】
2004221369.tif 000017
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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