(57)【要約】【課題】電気的特性が優れ、且つ均一性の良好な半導体装置を製造し、更に、生産性を向上させ、低コストを実現させる半導体装置の製造方法、集積回路、電気光学装置及び電子機器を提供する。【解決手段】ガラス基板（基板）１０上に、下地保護膜１１と、半導体膜１２と、絶縁膜１３と、導電膜とを順次連続的に成膜し、その後、導電膜をパターニングしてゲート電極１５を形成し、更に、絶縁膜１３と半導体膜１２とをパターニングして、所望の形状を有するゲート絶縁層（絶縁膜）１３と半導体層（半導体層領域）１６とを形成し、そして、半導体層１６の所定の領域に選択的に不純物を注入し、ソース領域１６Ｓとドレイン領域１６Ｄを形成する。【選択図】    図２
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【特許請求の範囲】
【請求項１】
基板上に、ソース領域、チャネル領域、ドレイン領域を有する半導体層と、該半導体層とゲート絶縁層を介して対向したゲート電極とを備えた半導体装置の製造方法において、
前記基板上に、前記半導体層となる半導体膜を成膜する第１工程と、
前記半導体膜上に、前記ゲート絶縁層となる絶縁膜を成膜する第２工程と、
前記絶縁層上に、前記ゲート電極となる導電膜を成膜する第３工程と、
前記導電膜をパターニングして、前記ゲート電極を形成する第４工程と、
前記絶縁膜と前記半導体膜とをパターニングして、所望の形状を有する前記ゲート絶縁層と前記半導体層とを形成する第５工程と、
前記半導体層の所定の領域に選択的に不純物を注入し、前記ソース領域と前記ドレイン領域を形成する第６工程とを有し、
前記第１工程から第３工程までの各工程は、連続して実施されることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１工程前に、前記基板を保護する下地保護膜を成膜する前工程を有し、
前記前工程から第３工程までの各工程は、連続して実施されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記前工程若しくは前記第１工程のいずれかの工程から前記第３工程までの各工程は、雰囲気が制御された空間において実施されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第６工程後に、該第６工程までの各工程で形成された各層及びゲート電極を覆うように、塗布方式によって層間絶縁膜を成膜する第７工程を有することを特徴とする請求項１から３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記層間絶縁膜の構成材料は、ポリシラザンであることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１工程後に、成膜された膜を加熱する熱処理工程を更に備えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記第２工程後に、成膜された膜を加熱する熱処理工程を更に備えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記熱処理工程は、レーザアニール法にて実施されることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
請求項１から８のいずれか一項に記載の半導体装置の製造方法により製造されることを特徴とする集積回路。
【請求項１０】
請求項９記載の集積回路を備えることを特徴とする電気光学装置。
【請求項１１】
請求項１０記載の電気光学装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、集積回路、電気光学装置及び電子機器に関する。
【０００２】
【従来の技術】
従来、コンピュータ等の電子装置や、液晶装置、有機ＥＬ（エレクトロルミネッセンス）装置等の電気光学装置に代表される各種電子機器には、半導体膜、絶縁膜、及び導電膜等の薄膜で構成される半導体装置が採用されている。該半導体装置、特に薄膜トランジスタ（以下、ＴＦＴと表記する。）等に関しては、該ＴＦＴの製造工程を含み、様々な製造方法が提案されており、近年では、半導体薄膜及びゲート絶縁膜に対して適度な水素添加を行って結晶欠陥を修復し、界面状態を改善させる方法や（例えば、特許文献１参照。）、基板表面の昇温速度を規定の値として熱酸化を行い、優れたゲート絶縁膜を形成する方法（例えば、特許文献２参照。）等が提案されている。
【０００３】
ここで、上記ＴＦＴの製造プロセスの一例について簡単に説明する。
まず、基板上に半導体膜を成膜した後、熱処理によって半導体膜を結晶化し、結晶成長した半導体膜をフォトリソグラフィ法等によってパターニングして島状の半導体層を得る。次に、前記半導体層上にゲート絶縁膜を形成し、その後、ゲート絶縁膜上に導電性金属膜を成膜した後、該導電性金属膜を更にフォトリソグラフィ法等によってパターニングしてゲート電極を形成する。ゲート電極を形成した後、イオンドーピング法により半導体層に向けて不純物を注入してソース・ドレインの各領域を自己整合的に形成する。次に、層間絶縁膜を形成した後、半導体層のソース領域とドレイン領域に注入された不純物を活性化させ、最後に、層間絶縁膜のソース領域及びドレイン領域に対応する部分にコンタクトホールを開孔し、ソース電極及びドレイン電極を形成することによりＴＦＴを製造することができる。
【０００４】
【特許文献１】
特開平１１−２８４１９３号公報
【特許文献２】
特開２０００−１３８３７７号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来技術においては、以下のような問題点を有していた。ＴＦＴに代表される半導体装置の製造工程においては、上述したように、通常、前記半導体層を形成した後、第１のパターニング工程を実施し、その後、ゲート絶縁膜と、ゲート電極を形成する導電性金属膜とを成膜した後に、更に、ゲート電極を形成する第２のパターニング工程を実施する。即ち、ゲート電極の形成が完了するまでの間に、成膜工程からパターニング工程への移行時や、パターニング工程から成膜工程への移行時に基板が大気に晒されるので、工程間に洗浄工程や表面処理工程等の前処理を行わなければならないという問題があった。また、基板は、大気に晒されることによって、空気中の不純物の付着や基板表面の酸化等の影響を受けるために、半導体装置の電気的特性が、素子毎によって、或いは基板毎、ロット毎によって不均一になるという問題があった。
【０００６】
本発明は、上記事情を鑑みてなされたものであり、電気的特性が優れ、且つ均一性の良好な半導体装置を製造し、更に、生産性を向上させ、低コストを実現させる半導体装置の製造方法、集積回路、電気光学装置及び電子機器を提供することを目的とする。
【０００７】
【課題を解決するための手段】
前記課題を解決するために、本発明の半導体装置の製造方法においては、基板上に、ソース領域、チャネル領域、ドレイン領域を有する半導体層と、該半導体層とゲート絶縁層を介して対向したゲート電極とを備えた半導体装置の製造方法において、前記基板上に、前記半導体層となる半導体膜を成膜する第１工程と、前記半導体膜上に、前記ゲート絶縁層となる絶縁膜を成膜する第２工程と、前記絶縁層上に、前記ゲート電極となる導電膜を成膜する第３工程と、前記導電膜をパターニングして、前記ゲート電極を形成する第４工程と、前記絶縁膜と前記半導体膜とをパターニングして、所望の形状を有する前記ゲート絶縁層と前記半導体層とを形成する第５工程と、前記半導体層の所定の領域に選択的に不純物を注入し、前記ソース領域と前記ドレイン領域を形成する第６工程とを有し、前記第１工程から第３工程までの各工程は、連続して実施されることを特徴としている。
上記の半導体装置の製造方法によれば、第１工程から第３工程までの薄膜形成工程が連続して実施されるので、通常、パターニング工程を実施する前に実施される表面洗浄処理等の前処理工程を減らすことができる。従って、生産性の向上が図られ、ランニングコストを低減することが可能となる。
【０００８】
本発明の半導体装置の製造方法においては、前記第１工程前に、前記基板を保護する下地保護膜を成膜する前工程を有し、前記前工程から第３工程までの各工程は、連続して実施されることを特徴としている。
この製造方法によれば、第１工程から第３工程の薄膜形成工程に加え、第１工程前の前工程をも連続して実施されるので、更に生産性の向上が図られ、ランニングコストを低減することが可能となる。
【０００９】
本発明の半導体装置の製造方法においては、前記前工程若しくは前記第１工程のいずれかの工程から前記第３工程までの各工程は、雰囲気が制御された空間において実施されることを特徴としている。
これによれば、上記各工程中においては、基板が大気に晒されることがないので、電気的特性に優れ、且つ、均一性の良い半導体装置を製造することが可能となる。
【００１０】
本発明の半導体装置の製造方法においては、前記第６工程後に、該第６工程までの各工程で形成された各層及びゲート電極を覆うように、塗布方式によって層間絶縁膜を成膜する第７工程を有することを特徴としている。
これによれば、各層及びゲート電極を覆うように、塗布方式により層間絶縁膜が形成されるので、前記各層及びゲート電極の段差が低減され、前記層間絶縁膜上に形成される他の電極配線に発生する断線等の不具合を抑止することが可能となる。
【００１１】本発明の半導体装置の製造方法においては、前記層間絶縁膜の構成材料をポリシラザンとすることが望ましい。
これによれば、層間絶縁膜を形成することが可能な材料の中でも、塗布材料として好適に使用することができる。
【００１２】本発明の半導体装置の製造方法においては、前記第１工程後に、若しくは前記第２工程後に成膜された膜を加熱する熱処理工程を更に備えることを特徴としている。
これによれば、効率良く半導体膜を結晶化することができ、特に、熱処理工程をレーザアニール法にて実施することにより、更に効率良く結晶化が行われる。
【００１３】本発明の集積回路においては、上記のいずれか一項に記載の半導体装置の製造方法により製造されることを特徴としている。
この集積回路によれば、上記の半導体装置の製造方法によって製造されるので、高性能で、且つ、低コストの集積回路を得ることが可能となる。
【００１４】
本発明の電気光学装置においては、上記の集積回路を備えることを特徴としている。本発明の電気光学装置としては、例えば、コンピュータ等の電子装置、液晶表示装置、有機エレクトロルミネッセンス表示装置、プラズマ型表示装置等を挙げることができる。更に、本発明に係る電子機器は、本発明に係る電気光学装置を備えることを特徴としている。
これらの発明によれば、上記の集積回路を備えているので、高性能で、且つ、低コストの電気光学装置及びこれを用いた電子機器を提供することができる。
【００１５】
【発明の実施の形態】
以下、本発明に係る半導体装置の製造方法、集積回路、電気光学装置及び電子機器の実施形態について説明する。
【００１６】〔第１実施形態〕
第１実施形態として、本発明の半導体装置の製造方法について説明する。
図１〜４に、半導体装置であるＴＦＴの製造工程を示す。なお、図１〜４は、いずれも概略断面図であり、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせている。
【００１７】
まず、図１（ａ）に示すように、ガラス基板１０上に下地保護膜１１を形成する。下地保護膜１１は、シリコン酸化膜（例えば、ＳｉＯ２等）やシリコン窒化膜（例えば、Ｓｉ３Ｎ４等）の絶縁膜からなり、プラズマＣＶＤ（ＰＥＣＶＤ）法等により、１００〜５００ｎｍの厚さに成膜される。ＳｉＯ２膜を形成する場合、原料ガスとしては、モノシランと、一酸化二窒素又は酸素との混合ガスや、ＴＥＯＳ（テトラエトキシシラン、Ｓｉ（ＯＣ２Ｈ５）４）と酸素、ジシランとアンモニア等が好適である。
【００１８】次に、図１（ｂ）に示すように、ガラス基板１０上に形成された下地保護膜１１の全面に非晶質シリコン膜（非晶質半導体膜）をプラズマＣＶＤ法等により３０〜１００ｎｍの厚さに成膜する。この場合、原料としては、ジシランやモノシランが好適に用いられる。
その後、非晶質シリコン膜の全面に対してエキシマレーザーを照射することによりレーザアニールを施し、非晶質シリコン膜を結晶化して多結晶シリコン膜１２を形成する。
【００１９】次に、図１（ｃ）に示すように、多結晶シリコン膜１２を形成後、該多結晶シリコン膜１２上の全面にゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、下地保護膜１１と同様に、シリコン酸化膜やシリコン窒化膜の絶縁膜からなり、プラズマＣＶＤ法等により、５０〜１５０ｎｍの厚さに成膜される。ＳｉＯ２膜を形成する場合、原料ガスとしては、ＴＥＯＳと酸素ガスとの混合ガス等が好適である。
【００２０】次に、図１（ｄ）に示すように、ゲート絶縁膜１３を形成後、該ゲート絶縁膜１３上の全面に、アルミニウム、タンタル、モリブデン、又はこれらの金属のいずれかを主成分とする合金等からなる金属膜１４を、スパッタリング法で成膜する。
【００２１】次に、図２（ｅ）に示すように、金属膜１４の形成後、該金属膜１４を、フォトリソグラフィ法によりパターニングして、３００〜８００ｎｍの厚さのゲート電極１５を形成する。即ち、金属膜１４上にフォトレジストを塗布した後、フォトレジストの露光、現像、金属膜１４のエッチング、更に、フォトレジストの除去を行うことにより、金属膜１４をパターニングし、ゲート電極１５が形成される。
【００２２】次に、図２（ｆ）に示すように、ゲート電極１５形成後、更に、フォトリソグラフィ法により、ゲート絶縁膜１３と多結晶シリコン膜１２とを同時にパターニングして、半導体層領域１６を形成する。即ち、この時点では、半導体層領域１６とゲート絶縁膜１３の平面領域は、同一面積となっている。
【００２３】次に、図２（ｇ）に示すように、半導体層領域１６の形成後、該半導体層領域１６に向けて不純物の注入が行われ、半導体層領域１６には、不純物が高濃度にドープされたソース領域１６Ｓ及びドレイン領域１６Ｄと、ソース領域１６Ｓとドレイン領域１６Ｄとの間のチャネル領域１６Ｃとが形成される。不純物（例えば、リンイオン等）のドーズ量は、１×１０１５〜１０×１０１５／ｃｍ２程度である。
【００２４】次に、図３（ｈ）に示すように、半導体層領域１６への不純物注入の終了後、下地保護膜１１、ゲート絶縁膜１３、及びゲート電極１５上には、層間絶縁膜１７が形成される。層間絶縁膜１７は、例えばポリシラザンを塗布し、焼成することにより形成することができる。ポリシラザンは、Ｓｉ−Ｎ結合を有する高分子の総称である。ポリシラザンの一例としては、［ＳｉＨ２ＮＨ］ｎ（ｎは正の整数）が挙げられ、ポリペルヒドロシラザンと言われる。この製品は、東燃（株）より「東燃ポリシラザン」の製品名で市販されている。なお、［ＳｉＨ２ＮＨ］ｎ中のＨがアルキル基（例えばメチル基、エチル基など）で置換されると、有機ポリシラザンとなり、無機ポリシラザンとは区別されることがある。本実施形態では、無機ポリシラザンを使用することが好ましい。ポリシラザンをキシレンなどの液体に混合して、基板上に、例えばスピンコートする。この塗布膜は、水蒸気又は酸素を含む雰囲気で熱処理することにより、ＳｉＯ２に転化する。
【００２５】次に、図３（ｉ）に示すように、所定のパターンのレジストマスク（図示略）を形成した後、該レジストマスクを介して層間絶縁膜１７のエッチングを行い、層間絶縁膜１７においてソース領域１６Ｓとドレイン領域１６Ｄに対応する部分にコンタクトホール２０，２１をそれぞれ形成する。
【００２６】次に、図３（ｊ）に示すように、層間絶縁膜１７の全面に、アルミニウム、チタン、窒化チタン、タンタル、モリブデン、又はこれらの金属のいずれかを主成分とする合金等の導電性材料を、スパッタリング法等により成膜した後、フォトリソグラフィ法によりパターニングし、４００〜８００ｎｍの厚さのソース電極２２及びドレイン電極２３を形成する。即ち、導電性材料からなる膜上にフォトレジストの露光、現像、導電性材料のエッチング、フォトレジストの除去を行うことにより、導電性材料をパターニングし、ソース電極２２及びドレイン電極２３を形成する。
【００２７】最後に、図４（ｋ）に示すように、最上層に保護膜（保護用絶縁層）２５を形成し、ＴＦＴを製造することができる。なお、上記製造工程においては、図１（ｂ）に示す非晶質シリコン膜の形成後に熱処理を実施したが、本発明は、これに限られず、図１（ｃ）に示すゲート絶縁膜１３の形成後に熱処理を施しても良い。この場合、ゲート絶縁膜１３の全面に対してエキシマレーザーを照射することによりレーザアニールを施し、ゲート絶縁膜の下層に形成されている非晶質シリコン膜を結晶化して多結晶シリコン膜１２を形成することができる。
【００２８】
上記の実施形態においては、特に、図１（ａ）から図１（ｄ）に示した薄膜形成工程は、雰囲気が制御された空間内で実施されることが望ましい。例えば、図５及び図６に示すような薄膜形成装置が好適に用いられる。
図５に示す薄膜形成装置は、薄膜を形成させる基板を導入するローダ（ＬＤ）１００と、該ローダ１００から導入された基板に各種の薄膜形成工程を実施する処理部１０１と、該処理部１０１にて薄膜が形成された基板を収納するアンローダ（ＵＬ）１０２と、ローダ１００と処理部１０１、及びアンローダ１０２とに連設され、基板の搬送が行われる搬送室１０３とから構成されている。ローダ１００、処理部１０１及びアンローダ１０２は、搬送室１０３に対してそれぞれゲートバルブ１０５を介して連設され、且つ、不図示のガス供給装置及び真空装置により互いに内部の圧力及び雰囲気を独立して制御することが可能である。これにより、例えば、基板を各処理部間で移動させる際に、搬送室１０３内と処理部１０１内を不活性ガス（例えば、窒素ガス等）の雰囲気に保持することによって、基板が大気に晒されることを防止することが可能となる。
【００２９】
処理部１０１は、基板に成膜する前の表面処理等の前処理を施す前処理部１１０と、基板に成膜を行うプラズマＣＶＤ装置（ＰＥＣＶＤ）１１１及びスパッタリング装置（ＳＰ）１１２、更に、基板に加熱処理を施す熱処理部１１３とを有する。なお、処理部１０１を構成する各種装置は、図示したように各１台ずつに限られるものではない。例えば、プラズマＣＶＤ装置１１１やスパッタリング装置１１２は、基板に成膜する材料によって適宜複数台設置され、また、熱処理部１１３としては、加熱温度範囲の異なる複数の熱処理装置（例えば、ホットプレート、加熱炉、又はレーザアニール等）を適宜備えることにより、良好な成膜が実施される。
【００３０】
なお、薄膜形成装置は、図５に示したように、直線状の搬送室１０３に、処理部１０１を一列に連設させる構成に限られず、例えば、多角形の搬送室の周囲に各処理室を配置する、所謂マルチチャンバー方式の構成としても良い。更には、図６に示すように、処理部１０１をローダ１０１からアンローダ１０２まで、連続した配置とすることも可能である。
【００３１】
このように、本実施形態によれば、特に、図１（ａ）から図１（ｄ）に示した薄膜形成工程が連続して実施されるので、パターニング工程を実施する前の表面洗浄処理等の前処理工程を減らすことが可能となる。更に、薄膜形成工程は、雰囲気が制御された空間内で実施されるので、基板が大気に晒されることがなく、良好な半導体装置を製造することが可能となる。
また、層間絶縁膜を塗布方式により形成するので、図３（ｈ）に示すように、ゲート絶縁膜やゲート電極等の積層段差が軽減されることにより平坦化が図られ、層間絶縁膜上に形成される電極配線に発生しうる断線等の不具合を抑止することが可能となる。
【００３２】
なお、第１の実施形態では、多結晶シリコン膜を備えたＴＦＴを例として説明したが、本発明は、多結晶シリコン膜以外の多結晶半導体膜を備えたＴＦＴにも同様に適用可能である。更には、金属からなるゲート電極を備えたＴＦＴを例として説明したが、本発明は、ゲート電極が非金属からなる場合にも同様に適用可能である。また、半導体装置の製造方法として説明したが、本発明の製造方法は、電気光学装置に用いられるアクティブマトリクス基板であるＴＦＴ基板や、更には、有機ＥＬなどにも好適に用いられる。
【００３３】〔第２実施形態〕
第２実施形態として、本発明の電気光学装置の一例である液晶装置について説明する。
図７は、本実施形態に係る液晶装置の第１基板上の信号電極等の平面レイアウトを示すものである。本実施形態に係る液晶装置は、この第１基板と、走査電極等が設けられた第２基板（不図示）と、第１基板と第２基板との間に封入された液晶（不図示）とから概略構成されている。
【００３４】図７に示すように、第１基板３００上の画素領域３０３には、複数の信号電極３１０…が多重マトリクス状に設けられている。特に各信号電極３１０…は、各画素に対応して設けられた複数の画素電極部分３１０ａ…とこれらを多重マトリクス状に接続する信号配線部分３１０ｂ…とから構成されており、Ｙ方向に伸延している。
【００３５】符号３５０は、１チップ構造の液晶駆動回路であり、該液晶駆動回路３５０と信号配線部分３１０ｂ…の一端側（図中下側）とが第１引き回し配線３３１…を介して接続されている。また、符号３４０…は、上下導通端子であり、該上下導通端子３４０…と、不図示の第２基板上に設けられた端子とが上下導通材３４１…によって接続されている。また、上下導通端子３４０…と液晶駆動回路３５０とが第２引き回し配線３３２…を介して接続されている。
【００３６】本実施形態では、上記第１基板３００上に設けられた画素電極部分３１０ａを構成するＴＦＴを第１実施形態に係る半導体装置の製造方法によって形成することができる。本実施形態の液晶装置によれば、高性能で、且つ低コストな液晶装置とすることができる。
【００３７】〔第３実施形態〕
第３実施形態として、本発明の電子機器の具体例について説明する。
図８（ａ）は、携帯電話の一例を示した斜視図である。図８（ａ）において、６００は、第１実施形態の半導体装置の製造方法にて製造された集積回路が組み込まれた携帯電話本体を示し、また、６０１は、第２実施形態の液晶装置を備えた液晶表示部を示している。
図８（ｂ）は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図８（ｂ）において、７００は情報処理装置であり、７０１は、キーボードなどの入力部、７０３は、第１実施形態の半導体装置の製造方法にて製造された集積回路が組み込まれた情報処理本体、７０２は、第２実施形態の液晶装置を備えた液晶表示部を示している。
図８（ｃ）は、腕時計型電子機器の一例を示した斜視図である。図８（ｃ）において、８００は、時計本体を示し、８０１は、第２実施形態の液晶装置を備えた液晶表示部を示している。
【００３８】図８（ａ）〜（ｃ）に示す電子機器は、上記実施形態の製造方法にて製造された集積回路又は液晶装置を備えているので、高性能で、且つ低コストとすることが可能となる。なお、本実施形態の電子機器は、液晶装置を備えるものとしたが、有機ＥＬ表示装置、プラズマ型表示装置等、他の電気光学装置を備えた電子機器とすることもできる。
【図面の簡単な説明】
【図１】第１実施形態に係るＴＦＴの製造工程を示す概略断面図である。
【図２】第１実施形態に係るＴＦＴの製造工程を示す概略断面図である。
【図３】第１実施形態に係るＴＦＴの製造工程を示す概略断面図である。
【図４】第１実施形態に係るＴＦＴの製造工程を示す概略断面図である。
【図５】第１実施形態に係るＴＦＴの製造装置を示す概略図である。
【図６】第１実施形態に係るＴＦＴの製造装置を示す概略図である。
【図７】第２実施形態に係る液晶装置の概略平面図である。
【図８】第３実施形態に係る電子機器の一例である。
【符号の説明】
１０・・・ガラス基板（基板）、１３・・・ゲート絶縁層（絶縁膜）、１４・・・金属膜（導電膜）、１５・・・ゲート電極、１６・・・半導体層領域（半導体層）、１６Ｃ・・・チャネル領域、１６Ｄ・・・ドレイン領域、１６Ｓ・・・ソース領域、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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