(57)【要約】【課題】半導体ウェハから取り出したチップにクラックが入ったり、チップが欠けたりすることを防止できる半導体装置の製造方法を提供する。また、薄型ウェハから数多くのチップを取り出す場合に時間短縮を図ることができる半導体装置の製造方法を提供する。【解決手段】複数のチップ領域を有する半導体ウェハのチップ領域形成面にレジスト膜を塗布する。そして、フォトリソグラフィ技術を使用して塗布したレジスト膜をパターニングする。パターニングは、チップ領域上にのみレジスト膜４が残るようにする。その後、半導体ウェハの裏面にレジスト膜５を塗布した後、半導体ウェハをドライエッチングする。すると半導体ウェハから個片化したチップ６が得られる。【選択図】    図９
2004221423.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）複数のチップ領域を有するウェハの一方の面にレジスト膜を塗布する工程と、
（ｂ）塗布された前記レジスト膜をパターニングする工程と、
（ｃ）パターニングした前記レジスト膜をマスクとして前記ウェハをドライエッチングすることにより、前記ウェハを複数のチップに個片化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）複数のチップ領域を有するウェハのチップ領域形成面に第１のレジスト膜を塗布する工程と、
（ｂ）塗布された前記第１のレジスト膜をパターニングする工程と、
（ｃ）前記ウェハの前記チップ領域形成面とは反対側の面に第２のレジスト膜を塗布する工程と、
（ｄ）前記第１のレジスト膜をマスクとして前記ウェハをドライエッチングすることにより、前記第２のレジスト膜上に個片化された複数のチップが存在するようにする工程と、
（ｅ）前記第１のレジスト膜と前記第２のレジスト膜とを薬液により除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）複数のチップ領域を有するウェハのチップ領域形成面に紫外線照射により昇華できるレジスト膜を塗布する工程と、
（ｂ）塗布された前記レジスト膜をパターニングする工程と、
（ｃ）パターニングした前記レジスト膜をマスクとして前記ウェハをドライエッチングすることにより複数のチップに個片化する工程と、
（ｄ）個片化した前記複数のチップにある前記レジスト膜を紫外線照射により除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）複数のチップ領域を有するウェハのチップ領域形成面とは反対側の面を研削およびエッチングする工程と、
（ｂ）前記ウェハの前記チップ領域形成面とは反対側の面にレジスト膜を塗布する工程と、
（ｃ）前記ウェハの前記チップ領域形成面に形成されたチップ領域に合わせて、塗布された前記レジスト膜をパターニングする工程と、
（ｄ）パターニングした前記レジスト膜を上にして前記ウェハをステージ上に配置する工程と、
（ｅ）前記ステージ上に配置された前記ウェハを、前記レジスト膜をマスクとしてドライエッチングすることにより、複数のチップに個片化する工程と、
（ｆ）個片化した前記複数のチップ上に、前記複数のチップを固定するためのテープを貼り付ける工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）チップ領域を複数有するウェハの一方の面にレジスト膜を塗布する工程と、
（ｂ）塗布した前記レジスト膜をパターニングする工程と、
（ｃ）パターニングした前記レジスト膜をマスクとして前記ウェハをドライエッチングすることにより、曲線形状を含む形状をした複数のチップに前記ウェハを個片化する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に半導体ウェハを個片化して複数の半導体チップを製造する半導体装置の製造工程に適用して有効な技術に関する。
【０００２】
【従来の技術】
従来、半導体ウェハ（以下、単にウェハという。）上に形成された複数のチップ領域を個片化して、複数の半導体チップ（以下、単にチップという。）を製造する技術として、ダイシング技術がある。
【０００３】
このダイシング技術として例えば、第一にダイヤモンドからなるダイヤモンドカッターで、ウェハのオリエンテーションフラットと水平方向や垂直方向に傷をつけた後、クラッキングして、複数のチップを切り出すものがある。
【０００４】
また、第二にダイヤモンド粒子を埋め込んだ円形のホイールを高速回転させながら、ウェハ上を移動させて、チップを切り出したりするものがある。この場合、ダイヤモンド粒子を埋め込んだ円形ホイールによる切りしろは、例えばダイオードでは５０μｍであり、ＭＯＳ型デバイスでは、１５０μｍである。
【０００５】
また、第三に、ウェハの素子形成面のペレット分割領域に金属膜を形成し、この形成した金属膜の一部をエッチングしてウェハ表面を露出させる。そして、露出させたウェハ表面をさらにエッチングしてトレンチ溝を形成した後、このトレンチ溝を起点にして劈開し、ウェハから複数のチップを形成しているものがある（例えば、特許文献１参照。）。
【０００６】
【特許文献１】
特開平１１−２３８７０５号公報  （第３頁、図１）
【０００７】
【発明が解決しようとする課題】
上記した第一および第二の従来技術では、切り出したチップにクラックが入ったり、チップが欠けたりする問題点がある。したがって、チップ坑折強度の強いものが求められる薄型のウェハや、もろいＧａＡｓなどの化合物半導体のウェハに使用するには問題点がある。
【０００８】
また、スクライブラインの多い場合、ガラスパッケージ用ダイオードやＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）−ＩＤ用ＬＳＩチップなどウェハから微細な粉末状のチップを切り出す場合など、ウェハから数多くのチップを取り出す場合、時間がかかるという問題点がある。
【０００９】
さらに、第一の従来技術では、ウェハの結晶方向に沿って直線的に傷を付ける必要があるとともに第二の従来技術では、ダイヤモンド粒子が埋め込まれた円形ホイールを高速回転させるため、直線切断しかできなかった。このため、ウェハからは、正方形や長方形をしたチップしか切り出せなかった。
【００１０】
しかし、正方形や長方形をしたチップでは、チップの角部が外因ストレスによりクラックしやすいという問題点がある。そして、チップの抗折強度の強いものが求められる製品では、そのクラックがチップの抗折強度を低下させるという問題点がある。
【００１１】
また、上記した第三の従来技術では、ウェハにトレンチ溝を形成してから機械的に劈開して複数のチップを取り出すため、ダイシングの際発生していたクラックや欠けを上記した第一および第二の従来技術よりも抑制することができる。
【００１２】
しかし、最終的には、機械的に劈開して複数のチップを取り出すため、クラックや欠けの発生を皆無とすることは困難であるという問題点がある。
【００１３】
本発明の目的は、ウェハから取り出したチップにクラックが入ったり、チップが欠けたりすることを防止できる半導体装置の製造方法を提供することにある。
【００１４】
また、本発明の他の目的は、薄型ウェハから数多くのチップを取り出す場合に時間短縮を図ることができる半導体装置の製造方法を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１７】
本発明は、（ａ）複数のチップ領域を有するウェハの一方の面にレジスト膜を塗布する工程と、（ｂ）塗布された前記レジスト膜をパターニングする工程と、（ｃ）パターニングした前記レジスト膜をマスクとして前記ウェハをドライエッチングすることにより、前記ウェハを複数のチップに個片化する工程とを備えるものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
また、本図面においては、平面図であっても構成をわかりやすくするために斜線を付すことがある。
【００２０】
（実施の形態１）
図１から図１２を用いて本実施の形態１における半導体装置の製造方法を説明する。
【００２１】
図１は、ウェハ１を横から眺めた断面図である。図１において、シリコンよりなるウェハ１の上面には、図示しないが前工程において素子パターンおよび配線パターンが形成されている。図２に、ウェハ１を上面から眺めた平面図を示す。図２に示すようにウェハ１には、正方形のチップ領域２が複数形成されており、このチップ領域２のそれぞれには、素子パターンおよび配線パターンが形成されている。
【００２２】
まず、図１に示すシリコンよりなるウェハ１の上面、すなわち複数のチップ領域２が形成されている面に、図３に示すようにレジスト膜（第１のレジスト膜）３を例えばスピン塗布法を用いてウェハ１に塗布する。スピン塗布法を用いることにより、レジスト膜３は、図４に示すように一面に塗布することができる。
【００２３】
塗布されるレジスト膜３は、後述するようにシリコンをドライエッチングする際に耐えうるレジスト膜、例えばノボラック系ポジレジスト膜から形成されている。
【００２４】
レジスト膜３の厚さは、シリコンをドライエッチングした後でも残るような厚さで塗布されている。例えば、ＳＦ６ガスを使用したドライエッチングで、シリコン／レジスト膜の選択比が約７．５／１の場合、約２００μｍのシリコンをドライエッチングするためにレジスト膜３の厚さは、約３０μｍである。
【００２５】
次に、図５に示すようにフォトリソグラフィ技術を使用して、塗布したレジスト膜３をパターニングする。パターニングは、チップ領域２上にだけレジスト膜４が残るようにする。図６にチップ領域２上にだけレジスト膜４が形成されている平面図を示す。
【００２６】
その後、図７に示すようにウェハ１の下面（図７の下側）の一面に、レジスト膜（第２のレジスト膜）５を塗布する。このレジスト膜５の厚さは、後述するシリコンをドライエッチングした後、チップがばらばらにならない程度、例えば５μｍ程度あればよい。また、このようにウェハ１の下面にレジスト膜５を設けることで、ドライエッチングの終点検出も可能となる。
【００２７】
図８にウェハ１を上面から見た平面図を示す。図８は、上面からウェハ１を見た図であるから、ウェハ１の下面に塗布したレジスト膜５は見えない。
【００２８】
次に、図９に示すように、パターニングされたレジスト膜４をマスクにしてシリコンよりなるウェハ１のドライエッチングを行い、ウェハ１を個々のチップ６に個片化する。この場合、異方性エッチングが行われるため、レジスト膜４が上部に形成されている部分は、エッチングされず、上部にレジスト膜４が形成されていない部分だけエッチングが行われる。
【００２９】
したがって、ドライエッチングを使用して複数のチップ６に個片化する場合、チップ６間の距離を２０μｍ程度にすることができ、ダイヤモンド粒子を埋め込んだ円形ホイールによるダイヤモンドカットに比べて切断領域を狭くすることができる。このため、ウェハ１内のチップ６の取得数を増加することができる。例えば、５インチウェハから２５０μｍ角のチップを切り取る場合、従来のダイシングでは５０μｍの切りしろが必要なため、１８５０００個だけ取得することができた。これに対し、ドライエッチングを使用してウェハからチップを個片化する本発明では、２０μｍの切りしろしか必要しない。このため、１９００００個のチップを取得することができる。なお、図示はしないがウェハ１のドライエッチングをする際、ウェハ１は、ステージ上に配置されている。
【００３０】
図１０に、シリコンよりなるウェハ１をドライエッチングした場合の平面図を示す。図１０に示すように、図８に存在していたシリコンがなくなり、ウェハ１の下面に塗布したレジスト膜５が現れてきていることがわかる。
【００３１】
次に、チップ６の上面に形成されていたレジスト膜４およびチップ６がばらばらにならないように形成されていたレジスト膜５を、フェノールを含む薬液などによって除去し、図１１に示すようにチップ６を個片化する。また、図１２にチップ６を個片化した状態を上部から見た図を示す。このようにして、ウェハ１から複数のチップ６を取り出すことができる。
【００３２】
上記した本実施の形態１における半導体装置の製造方法によれば、ウェハ１から複数のチップ６を取り出す際、ドライエッチングのみを使用し、機械的な劈開などは行わない。したがって、ウェハ１から複数のチップ６を取り出す際、チップ６にクラックが入ったり、チップが欠けたりすることを皆無にすることができる。
【００３３】
また、ガラスパッケージ用ダイオードチップやＲＦ−ＩＤ用チップなど薄いウェハ１から数多くのチップ６を取り出す場合、ダイヤモンドカッターや、ダイヤモンド粒子を埋め込んだホイールでは、膨大な量の切り込みを入れる必要があり、多大な時間が必要になる。しかし、ウェハ１が薄ければ、ドライエッチングのみによってウェハ１からチップ６を取り出す方が時間短縮を図ることができる。
【００３４】
また、本実施の形態１における半導体装置の製造方法では、異方性エッチングであるドライエッチングを使用しているため、等方性エッチングのようにレジスト膜４の下に回り込んでチップ６自体を侵食することがない。
【００３５】
さらに、本実施の形態１における半導体装置の製造方法によれば、ウェハ１からチップ６を取り出す際ばらばらにする場合に特に有用である。すなわち、従来の技術によれば、ウェハ１からチップ６を切り出すダイシングを行う際、ダイシングテープの貼り付けおよび剥がす工程が必要であったが、本実施の形態１における半導体装置の製造方法によれば、そのような工程は、一切不要となる利点がある。また、ウェハ１に貼り付けるダイシングテープ自体も不要になる利点がある。
【００３６】
（実施の形態２）
図１３から図１７を用いて本実施の形態２における半導体装置の製造方法を説明する。
【００３７】
図１３は、ウェハ１０を横から眺めた断面図であり、ウェハ１０の上面には、素子パターンおよび配線パターンが形成されたチップ領域が複数存在している。このウェハ１０の上面に、図１４に示すようにレジスト膜１１を例えばスピン塗布法などを使用して塗布する。このレジスト膜１１は、紫外線で昇華可能な材料から形成されている。
【００３８】
次に、図１５に示すように、フォトリソグラフィ技術を使用してレジスト膜１１をパターニングする。パターニングは、ウェハ１０のチップ領域上にだけレジスト膜１２が残るようにする。
【００３９】
続いて、パターニングしたレジスト膜１２をマスクにして、シリコンよりなるウェハ１０のドライエッチングを行い、図１６に示すようにウェハ１０を複数のチップ１３に個片化する。この場合、異方性エッチングが行われるため、レジスト膜１２が上部に形成されている部分は、エッチングされず、上部にレジスト膜１２が形成されていない部分だけエッチングが行われる。なお、図示はしないがドライエッチングを行う際、ウェハ１０はステージ上に配置されている。
【００４０】
次に、図１７に示すように上部より紫外線をレジスト膜１２が形成されたチップ１３に照射する。すると、チップ１３上に形成されていたレジスト膜１２が昇華し、チップ１３のみ残ることになる。このようにして、ウェハ１０から複数のチップ１３を取り出すことができる。
【００４１】
このように紫外線照射によって昇華するレジスト膜１２を使用することにより、前記実施の形態１における半導体装置の製造方法に比べて、ウェハ１０からチップ１３を取り出す工程を簡略化することができる。
【００４２】
また、前記実施の形態１における半導体装置の製造方法と同様に、ウェハ１０から複数のチップ１３を取り出す際、ドライエッチングのみを使用し、機械的な劈開などは行わない。したがって、ウェハ１０から複数のチップ１３を取り出す際、チップ１３にクラックが入ったり、チップ１３が欠けたりすることを皆無にすることができる。
【００４３】
さらに、薄いウェハ１０から数多くのチップを取り出す場合、ダイヤモンドカッターや、ダイヤモンド粒子を埋め込んだホイールでは、膨大な量の切り込みを入れる必要があり、多大な時間が必要になるが、ウェハ１０が薄ければ、ドライエッチングのみによってウェハ１０からチップ１３を取り出す時間を短縮することができる。
【００４４】
なお、レジスト膜１２を紫外線照射によって昇華可能な材料としたが、レジスト膜１２をドライエッチング可能な材料とし、ドライエッチングによってレジスト膜１２を除去するように構成してもよい。
【００４５】
（実施の形態３）
図１８から図２４を用いて本実施の形態３における半導体装置の製造方法を説明する。
【００４６】
図１８は、ウェハ２０を横から眺めた断面図であり、上側がウェハ２０裏面であり、下側がウェハ２０の表面である。すなわち、下側（下面）に素子パターンおよび配線パターンが形成されたチップ領域が複数形成されている。
【００４７】
まず、ウェハ２０の裏面を研削およびエッチングすることによりウェハ２０の厚さを所定の厚さにすることによって図１８に示すウェハ２０を得る。
【００４８】
次に、図１９に示すようにウェハ２０の裏面に例えばスピン塗布法などを用いてレジスト膜２１を塗布する。このレジスト膜２１は、紫外線照射によって昇華する材料が用いられる。
【００４９】
そして、図２０に示すように、フォトリソグラフィ技術を使用してレジスト膜２１のパターニングを行う。パターニングは、ウェハ２０の表面に形成されたチップ領域に合わせてレジスト膜２２が残るようにする。すなわち、レジスト膜２２の下部にチップ領域がくるようにレジスト膜２２をパターニングする。
【００５０】
続いて、図２１に示すようにシリコンよりなるウェハ２０をステージ２４上に配置した後、レジスト膜２２をマスクとしてドライエッチングを行い、ウェハ２０を複数のチップ２３に個片化する。この場合行われるエッチングは、異方性エッチングである。
【００５１】
次に、図２２に示すように、個片化したチップ２３上に形成されているレジスト膜２２に紫外線を照射して、レジスト膜２２を除去する。
【００５２】
その後、図２３に示すように上側にあるチップ２３の裏面にテープ２５を貼り付ける。そして、図２４に示すようにテープ２５がチップ２３の下側に来るように回転させるとチップの表面が紙面の上側に来る。すなわち、前工程で形成された素子パターンおよび配線パターンが形成された面が上側にくる。続いて、テープ上にあるチップ２３をピックアップして回収する。
【００５３】
ここで、特性不良のチップ２３には、表面にインクでマーキングがされている。したがって、表面が上側にくることで、ピックアップする際、マーキングされているチップ２３をピックアップせずに取除くことが可能となる。
【００５４】
本実施の形態３における半導体装置の製造方法では、レジスト膜２１として紫外線照射によって昇華する材料を用いたが、レジスト膜２１をドライエッチング可能な材料とし、ドライエッチングによってレジスト膜２１を除去するように構成してもよい。
【００５５】
また、本実施の形態３における半導体装置の製造方法では、チップ２３上部に形成されたレジスト膜２２を除去するように構成したが、ＴＣＰ（Ｔａｐｅ  ＣａｒｒｉｅｒＰａｃｋａｇｅ）やＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）などのパッケージングを行うような製品、すなわちチップ２３の裏面にレジスト膜２２が残っていてもかまわない製品の場合は、レジスト膜２２の除去工程を行わなくてもよい。
【００５６】
前記実施の形態１および２における半導体装置の製造方法と同様に、ウェハ２０から複数のチップ２３を取り出す際、ドライエッチングのみを使用し、機械的劈開などは行わない。したがって、ウェハ２０から複数のチップ２３を取り出す際、チップ２３にクラックが入ったり、チップ２３が欠けたりすることを皆無にすることができる。
【００５７】
また、薄いウェハ２０から数多くのチップ２３を取り出す場合、ダイヤモンドカッターや、ダイヤモンド粒子を埋め込んだホイールでは、膨大な量の切り込みを入れる必要があり、多大な時間が必要になるが、ウェハ２０が薄ければ、ドライエッチングのみによってウェハ２０からチップ２３を取り出す時間を短縮することができる。
【００５８】
（実施の形態４）
図２５から図３１を用いて本実施の形態４における半導体装置の製造方法について説明する。
【００５９】
図２５は、ウェハ３０を横から眺めたものであり、上部はウェハ３０の裏面である。また、下部はウェハ３０の表面であり、素子パターンおよび配線パターンを形成したチップ領域が複数形成されている。
【００６０】
まず、図２６に示すようにウェハ３０の裏面に例えばスパッタリング法などを用いてアルミニウム膜３１を堆積させる。その後、形成したアルミニウム膜３１上にレジスト膜３２を塗布する。
【００６１】
次に、図２７に示すようにフォトリソグラフィ技術を使用して、レジスト膜３２をパターニングする。パターニングは、ウェハ３０の表面に形成されたチップ領域に合わせてレジスト膜３２が残るようにする。
【００６２】
続いて、図２８に示すようにパターニングしたレジスト膜３３をマスクとして、アルミニウム膜３１のパターニングを行い、パターニングされたアルミニウム膜３４が形成される。
【００６３】
次に、図２９に示すようにアルミニウム膜３４が形成されたウェハ３０をステージ３６上に配置した後、このアルミニウム膜３４をマスクとしてシリコンよりなるウェハ３０のドライエッチングを行い、個片化した複数のチップ３５を取り出す。なお、ドライエッチングで使用されるガスは、アルミニウムよりシリコンを選択的にエッチングするガスであり、例えばＳＦ６＋Ｏ２またはＳＦ６＋Ｃｌ２＋Ｃ２Ｈ２Ｆ４である。
【００６４】
ここで行われるドライエッチングは、シリコンよりなるウェハ３０の垂直方向にだけエッチングを進行させる異方性エッチングである。このような異方性エッチングを進行させるためには、ドライエッチングを行う際のパワーを上げる等の処置が必要となってくる。
【００６５】
通常、ドライエッチングにはレジスト膜がマスクとして使用されるが、ドライエッチングを行う際のパワーを上げると、レジスト膜もエッチングされ、レジスト膜の膜減りが問題となってくる。しかし、本実施の形態４における半導体装置の製造方法では、マスクとしてアルミニウム膜３４を使用しているため、そのような問題が生じない利点がある。なお、本実施の形態４における半導体装置の製造方法においては、シリコンよりなるウェハ３０のドライエッチングの際、マスクとしてアルミニウム膜３４を使用したが、これに限らず例えば、金（Ａｕ）や銀（Ａｇ）あるいは酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）を用いてもよい。
【００６６】
次に、図３０に示すように、アルミニウム膜３４上にテープ３７を貼り付けた後、図３１に示すように、テープ３７が下に来るように回転させ、テープ３７に貼り付いたチップ３５をピックアップして回収する。
【００６７】
なお、本実施の形態４における半導体装置の製造方法では、マスクとして使用したアルミニウム膜３４を除去しなかったが、除去する工程を追加してもよい。
【００６８】
また、ウェハ３０から取り出されるチップ３５が、ダイオード用のチップである場合、マスクとしてアルミニウム膜３４でなく金膜を使用すれば、ウェハ３０からチップ３５を取り出す工程で、裏面電極を形成することができる。
【００６９】
前記実施の形態１〜３における半導体装置の製造方法と同様に、ウェハ３０から複数のチップ３５を取り出す際、ドライエッチングのみを使用し、機械的な劈開などは行わない。したがって、ウェハ３０から複数のチップ３５を取り出す際、チップ３５にクラックが入ったり、チップ３５が欠けたりすることを皆無にすることができる。
【００７０】
また、薄いウェハ３０から数多くのチップ３５を取り出す場合、ダイヤモンドカッターや、ダイヤモンド粒子を埋め込んだホイールでは、膨大な量の切り込みを入れる必要があり、多大な時間が必要になるが、ウェハ３０が薄ければ、ドライエッチングのみによってウェハ３０からチップ３５を取り出す時間を短縮することができる。
【００７１】
（実施の形態５）
図３２から図４１を用いて実施の形態５における半導体装置の製造方法について説明する。
【００７２】
図３２は、ウェハ４０を横から眺めた断面図であり、図３３は、ウェハ４０を上部から眺めた平面図である。このウェハ４０の上面にはチップ領域４１が形成されている。
【００７３】
まず、図３４に示すように、ウェハ４０の上面にレジスト膜４２を塗布するとともにウェハ４０の下面にレジスト膜４３を塗布する。図３５にウェハ４０の上面にレジスト膜４２が塗布された状態を示す。
【００７４】
次に、図３６および図３７に示すように、フォトリソグラフィ技術を使用して、ウェハ４０の上面に塗布されたレジスト膜４２のパターニングを行う。パターニングは、ウェハ４０の上面に形成されたそれぞれのチップ領域４１をそれぞれ円形形状で覆うようになされる。すなわち、個々のチップ領域は、円形形状をしたレジスト膜４４で覆われる。この円形形状は、曲線形状を含む形状の一例である。
【００７５】
続いて、図３８に示すようにレジスト膜４４をマスクにして、シリコンより
なるウェハ４０のドライエッチングを行い、レジスト膜４３上に個片化したチップ４５を形成する。このドライエッチングは、異方性エッチングで行われるため、円形形状のレジスト膜４４が上部に形成されている部分は、エッチングされず、上部にレジスト膜４４が形成されていない部分だけエッチングが行われる。
【００７６】
図３９にウェハ４０のエッチングが終了した状態における平面図を示す。図３９を見てわかるように円形形状のレジスト膜４４が形成されない部分に存在したシリコンは、ドライエッチングにより除去され、ウェハ４０の下部に塗布したレジスト膜４３が現れていることがわかる。
【００７７】
次に、図４０に示すように薬液などを使用してレジスト膜４３およびレジスト膜４４を除去する。このようにして形成されたチップ４５は、図４１を見てわかるように円形形状をしていることがわかる。
【００７８】
このように、本実施の形態５における半導体装置の製造方法によれば、ウェハ４０から複数のチップ４５を取り出す際、ドライエッチングのみを使用し、機械的な劈開などは行わない。したがって、ウェハ４０から複数のチップ４５を取り出す際、チップ４５にクラックが入ったり、チップが欠けたりすることを皆無にすることができる。
【００７９】
また、従来のチップ形状である正方形や長方形をしたチップでは、チップの角部が外因ストレスによりクラックしやすいが、本実施の形態５における半導体装置の製造方法で製造されたチップ４５は、円形形状をしている。したがって、クラックしやすい角部がないため、外因ストレスに強くクラックしずらくなっている。このため、円形形状をしたチップ４５は、チップの抗折強度の向上を図ることができ、機械的負荷のかかるような用途に用いられる製品に円形形状のチップ４５を積極的に使用することができる。
【００８０】
なお、本実施の形態５における半導体装置の製造方法では、フォトリソグラフィ技術によって、レジスト膜を円形形状にパターニングし、その後シリコンよりなるウェハをドライエッチングして円形形状のチップを取り出している。したがって、本実施の形態５における技術を用いれば、円形形状をしたチップに限らず様々な形状のチップを作り出すことが可能である。
【００８１】
例えば、図４２に示すように角部だけ曲線形状をしてクラックの発生防止を施したチップも形成することができる。この角部だけ曲線形状をした形状も曲線形状を含む形状の一例である。
【００８２】
また、図４３に示すように大きな四角形と小さな四角形とを組み合わせた形状を有するチップを作り出すこともできる。この場合、例えば大きな四角形に対応するチップと小さな四角形に対応するチップとを一つのチップとしてモジュール化を図ることができる。
【００８３】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００８５】
ウェハから取り出したチップにクラックが入ったり、チップが欠けたりすることを防止できる。
【００８６】
また、薄型ウェハから数多くのチップを取り出す場合に時間短縮を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図２】本発明の実施の形態１における半導体装置の製造工程を示した平面図である。
【図３】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図４】本発明の実施の形態１における半導体装置の製造工程を示した平面図である。
【図５】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図６】本発明の実施の形態１における半導体装置の製造工程を示した平面図である。
【図７】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図８】本発明の実施の形態１における半導体装置の製造工程を示した平面図である。
【図９】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造工程を示した平面図である。
【図１１】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図１２】本発明の実施の形態１における半導体装置の製造工程を示した平面図である。
【図１３】本発明の実施の形態２における半導体装置の製造工程を示した断面図である。
【図１４】本発明の実施の形態２における半導体装置の製造工程を示した断面図である。
【図１５】本発明の実施の形態２における半導体装置の製造工程を示した断面図である。
【図１６】本発明の実施の形態２における半導体装置の製造工程を示した断面図である。
【図１７】本発明の実施の形態２における半導体装置の製造工程を示した断面図である。
【図１８】本発明の実施の形態３における半導体装置の製造工程を示した断面図である。
【図１９】本発明の実施の形態３における半導体装置の製造工程を示した断面図である。
【図２０】本発明の実施の形態３における半導体装置の製造工程を示した断面図である。
【図２１】本発明の実施の形態３における半導体装置の製造工程を示した断面図である。
【図２２】本発明の実施の形態３における半導体装置の製造工程を示した断面図である。
【図２３】本発明の実施の形態３における半導体装置の製造工程を示した断面図である。
【図２４】本発明の実施の形態３における半導体装置の製造工程を示した断面図である。
【図２５】本発明の実施の形態４における半導体装置の製造工程を示した断面図である。
【図２６】本発明の実施の形態４における半導体装置の製造工程を示した断面図である。
【図２７】本発明の実施の形態４における半導体装置の製造工程を示した断面図である。
【図２８】本発明の実施の形態４における半導体装置の製造工程を示した断面図である。
【図２９】本発明の実施の形態４における半導体装置の製造工程を示した断面図である。
【図３０】本発明の実施の形態４における半導体装置の製造工程を示した断面図である。
【図３１】本発明の実施の形態４における半導体装置の製造工程を示した断面図である。
【図３２】本発明の実施の形態５における半導体装置の製造工程を示した断面図である。
【図３３】本発明の実施の形態５における半導体装置の製造工程を示した平面図である。
【図３４】本発明の実施の形態５における半導体装置の製造工程を示した断面図である。
【図３５】本発明の実施の形態５における半導体装置の製造工程を示した平面図である。
【図３６】本発明の実施の形態５における半導体装置の製造工程を示した端面図である。
【図３７】本発明の実施の形態５における半導体装置の製造工程を示した平面図である。
【図３８】本発明の実施の形態５における半導体装置の製造工程を示した端面図である。
【図３９】本発明の実施の形態５における半導体装置の製造工程を示した平面図である。
【図４０】本発明の実施の形態５における半導体装置の製造工程を示した端面図である。
【図４１】本発明の実施の形態５における半導体装置の製造工程を示した平面図である。
【図４２】実施の形態５の変形例におけるチップを示した平面図である。
【図４３】実施の形態５の変形例におけるチップを示した平面図である。
【符号の説明】
１  ウェハ
２  チップ領域
３  レジスト膜（第１のレジスト膜）
４  レジスト膜
５  レジスト膜（第２のレジスト膜）
６  チップ
１０  ウェハ
１１  レジスト膜
１２  レジスト膜
１３  チップ
２０  ウェハ
２１  レジスト膜
２２  レジスト膜
２３  チップ
２４  ステージ
２５  テープ
３０  ウェハ
３１  アルミニウム膜
３２  レジスト膜
３３  レジスト膜
３４  アルミニウム膜
３５  チップ
３６  ステージ
３７  テープ
４０  ウェハ
４１  チップ領域
４２  レジスト膜
４３  レジスト膜
４４  レジスト膜
４５  チップ
【図１】
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【図２】
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【図３】
2004221423.tif 000005
【図４】
2004221423.tif 000006
【図５】
2004221423.tif 000007
【図６】
2004221423.tif 000008
【図７】
2004221423.tif 000009
【図８】
2004221423.tif 000010
【図９】
2004221423.tif 000011
【図１０】
2004221423.tif 000012
【図１１】
2004221423.tif 000013
【図１２】
2004221423.tif 000014
【図１３】
2004221423.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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