(57)【要約】【課題】容量の低化を図るとともに順方向電圧の低下を図ることができるショットキバリアダイオードおよびその製造方法を提供する。【解決手段】表面に酸化シリコン膜２を形成した半導体基板１Ａに高濃度Ｎ型不純物を導入した半導体基板を貼り合わせた後、高濃度Ｎ不純物を導入した半導体基板を研削し半導体層３を形成する。そして、この半導体層３上に炭化シリコンよりなる炭化シリコン膜４を形成する。次に、炭化シリコン膜４上に酸化シリコン膜６を形成後、この酸化シリコン膜６に炭化シリコン膜４に達する孔７を形成する。その後、孔７を含む酸化シリコン膜６上にアノード電極９を形成し、アノード電極を構成する金属と、炭化シリコン膜４を構成する炭化シリコンとによってショットキ接合を形成する。【選択図】　　図１
2004022924.tif 000002
【特許請求の範囲】
【請求項１】
金属膜と半導体膜とを接触させたショットキ接合を利用した半導体装置であって、
前記半導体膜は、炭化シリコンからなることを特徴とする半導体装置。
【請求項２】
（ａ）半導体基板と、
（ｂ）前記半導体基板の主面上に形成された第１絶縁膜と、
（ｃ）前記第１絶縁膜の半導体層形成領域上に形成された半導体層と、
（ｄ）前記半導体層の第１電極形成領域上に形成された第１電極と、
（ｅ）前記半導体層の炭化シリコン膜形成領域上に形成された炭化シリコン膜と、
（ｆ）前記炭化シリコン膜上に形成された絶縁膜であって、前記炭化シリコン膜に達する孔を有する第２絶縁膜と、
（ｇ）前記孔を含む前記第２絶縁膜上に形成された第２電極とを備えることを特徴とする半導体装置。
【請求項３】
（ａ）半導体基板と、
（ｂ）前記半導体基板の主面上に形成された第１絶縁膜と、
（ｃ）前記第１絶縁膜の半導体層形成領域上に形成された半導体層と、
（ｄ）前記半導体層の第１電極形成領域上に形成された第１電極と、
（ｅ）前記第１電極上に設けられ、前記第１電極と電気的に接続する第１突起電極と、
（ｆ）前記半導体層の炭化シリコン膜形成領域上に形成された炭化シリコン膜と、
（ｇ）前記炭化シリコン膜上に形成された絶縁膜であって、前記炭化シリコン膜に達する孔を有する第２絶縁膜と、
（ｈ）前記孔を含む前記第２絶縁膜上から前記第１絶縁膜上に延在する第２電極と、
（ｉ）前記第２電極上に設けられ、前記第２電極と電気的に接続する第２突起電極とを備えることを特徴とする半導体装置。
【請求項４】
（ａ）表面に第１絶縁膜を形成した第１半導体基板を用意する工程と、
（ｂ）第１導電型の不純物を導入した第２半導体基板を用意する工程と、
（ｃ）前記第１半導体基板の前記第１絶縁膜を形成した面に、前記第２半導体基板を貼り付ける工程と、
（ｄ）前記（ｃ）工程の後、前記第２半導体基板上に炭化シリコンよりなる炭化シリコン膜を形成する工程と、
（ｅ）前記炭化シリコン膜および前記第２半導体基板をパターニングする工程と、
（ｆ）前記（ｅ）工程の後、前記炭化シリコン膜上および前記第２半導体基板上に第２絶縁膜を形成する工程と、
（ｇ）前記炭化シリコン膜上に形成された前記第２絶縁膜に、前記炭化シリコン膜に達する孔を形成するとともに、前記第２半導体基板の第１電極形成領域上に形成された前記第２絶縁膜を除去する工程と、
（ｈ）前記第１電極形成領域上に第１電極を形成するとともに前記孔上に第２電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）表面に第１絶縁膜を形成した第１半導体基板を用意する工程と、
（ｂ）第１導電型の不純物を導入した第２半導体基板を用意する工程と、
（ｃ）前記第１半導体基板の前記第１絶縁膜を形成した面に、前記第２半導体基板を貼り付ける工程と、
（ｄ）前記（ｃ）工程の後、前記第２半導体基板上に炭化シリコンよりなる炭化シリコン膜を形成する工程と、
（ｅ）前記炭化シリコン膜および前記第２半導体基板をパターニングする工程と、
（ｆ）前記（ｅ）工程の後、前記炭化シリコン膜上および前記第２半導体基板上に第２絶縁膜を形成する工程と、
（ｇ）前記炭化シリコン膜上に形成された前記第２絶縁膜に、前記炭化シリコン膜に達する孔を形成するとともに、前記第２半導体基板の第１電極形成領域上に形成された前記第２絶縁膜を除去する工程と、
（ｈ）前記第１電極形成領域上に第１電極を形成するとともに前記孔を含む第２絶縁膜上から前記第１絶縁膜上に延在する第２電極を形成する工程と、
（ｉ）前記第１電極に電気的に接続する第１突起電極および前記第２電極に電気的に接続する第２突起電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、ダイオードを含む半導体装置の製造に適用して有効な技術に関する。
【０００２】
【従来の技術】
近年、有料道路の料金徴収を自動化するＥＴＣ（Ｅｌｅｃｔｒｏｎｉｃ　Ｔｏｌｌ　Ｃｏｌｌｅｃｔｉｏｎ）システムが実用化されている。このＥＴＣシステムは、５．８ＧＨｚ帯という高周波の無線電波を使用する。このため、ＥＴＣシステムで使用されるショットキバリアダイオードには、高周波に対応して、低容量および低順方向電圧（ＶＦ）の特性が要求される。
【０００３】
ショットキバリアダイオードの構造および機能については、例えば株式会社オーム社発行の「半導体ハンドブック（第２版）」のＰ３８９〜Ｐ３９３に記載がある。
【０００４】
【発明が解決しようとする課題】
ショットキバリアダイオードの容量は、概略すると以下の要因で発生する。まず第１に、半導体層とこの半導体層に接触する電極とのショットキ接合部の面積の大きさに起因して発生する容量がある。
【０００５】
第２に、ショットキバリアダイオードの表面電極と内部に設けられたエピタキシャル層との間に容量素子が形成されるために生ずる浮遊容量がある。すなわちショットキバリアダイオードは以下のようにして製造されるため、浮遊容量が発生する。例えば不純物を導入した半導体基板の主面上にエピタキシャル層を成長させ、このエピタキシャル層上に絶縁体よりなる保護膜を形成する。次に、この保護膜にエピタキシャル層に達する孔を形成し、この孔を埋め込むとともに保護膜上に延在した金属膜を形成することによって表面電極を形成する。その後、半導体基板の主面と反対側の面に金属膜を形成することで裏面電極を形成する。したがって、保護膜上に延在した表面電極とエピタキシャル層は、絶縁体よりなる保護膜を挟むように構成されるため、容量素子が形成され、浮遊容量が発生する。特に表面電極のうち、ワイヤボンディングを行うためのボンディングパッド部分による浮遊容量が発生する。
【０００６】
第３に、半導体チップを封止するパッケージにおいて生ずる浮遊容量がある。すなわちショットキバリアダイオードのパッケージは、以下に示すように行われるため、浮遊容量が発生する。例えば、アノード（陽極）側とカソード（陰極）側とが対になったフレームを用意し、ダイオード素子の形成された半導体チップの裏面電極をアノード側またはカソード側のフレームのタブに接着する。次に、半導体チップの表面電極と他方のフレームのタブとを、例えば金（Ａｕ）よりなるボンディングワイヤを使用して接続した後、半導体チップ、ボンディングワイヤおよびフレームをレジン材料で覆う。このため、ボンディングワイヤとフレームとの間やフレーム間などに浮遊容量が発生する。
【０００７】
上記したような半導体チップ構造では、表面電極、特にボンディングパッド部分の浮遊容量が発生するとともに、パッケージによる浮遊容量が発生するという問題点がある。
【０００８】
また、ショットキバリアダイオードの低容量化を実現するためには、ショットキ接合の面積を小さくすることによって、容量を低減することが考えられる。
【０００９】
しかし、ショットキ接合の面積を小さくすると電流が流れる面積が小さくなるため、抵抗値が上がり順方向電圧（ＶＦ）が高くなるという問題点がある。すなわち、低容量化と順方向電圧を低下させることの間には、トレードオフの関係がある。
【００１０】
本発明の目的は、ショットキバリアダイオードの低容量化を図るとともに順方向電圧の増加を防止することができる半導体装置およびその製造方法を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
本発明は、（ａ）半導体基板と、（ｂ）前記半導体基板の主面上に形成された第１絶縁膜と、（ｃ）前記第１絶縁膜の半導体層形成領域上に形成された半導体層と、（ｄ）前記半導体層の第１電極形成領域上に形成された第１電極と、（ｅ）前記半導体層の炭化シリコン膜形成領域上に形成された炭化シリコン膜と、（ｆ）前記炭化シリコン膜上に形成された絶縁膜であって、前記炭化シリコン膜に達する孔を有する第２絶縁膜と、（ｇ）前記孔を含む前記第２絶縁膜上に形成された第２電極とを備えるものである。
【００１４】
また、本発明は、（ａ）表面に第１絶縁膜を形成した第１半導体基板を用意する工程と、（ｂ）第１導電型の不純物を導入した第２半導体基板を用意する工程と、（ｃ）前記第１半導体基板の前記第１絶縁膜を形成した面に、前記第２半導体基板を貼り付ける工程と、（ｄ）前記（ｃ）工程の後、前記第２半導体基板上に炭化シリコンよりなる炭化シリコン膜を形成する工程と、（ｅ）前記炭化シリコン膜および前記第２半導体基板をパターニングする工程と、（ｆ）前記（ｅ）工程の後、前記炭化シリコン膜上および前記第２半導体基板上に第２絶縁膜を形成する工程と、（ｇ）前記炭化シリコン膜上に形成された前記第２絶縁膜に、前記炭化シリコン膜に達する孔を形成するとともに、前記第２半導体基板の第１電極形成領域上に形成された前記第２絶縁膜を除去する工程と、（ｈ）前記第１電極形成領域上に第１電極を形成するとともに前記孔上に第２電極を形成する工程とを備えるものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
本実施の形態１における半導体装置は、ショットキバリアダイオードである。
【００１７】
図１は、本実施の形態１におけるショットキバリアダイオードの構造を示した断面図である。
【００１８】
図１において、本実施の形態１におけるショットキバリアダイオードは、半導体チップ（ペレット）とこの半導体チップを封止するパッケージ構造より構成されている。
【００１９】
半導体チップは、半導体基板（第１半導体基板）１Ａ、酸化シリコン膜（第１絶縁膜）２、半導体層３、炭化シリコン膜４、酸化シリコン膜（第２絶縁膜）６、カソード電極（第１電極）８、アノード電極（第２電極）９より構成されている。
【００２０】
半導体基板（第１半導体基板）１Ａは、単結晶シリコンから構成されており、主面上に酸化シリコン膜（第１絶縁膜）２が形成されている。酸化シリコン膜２の半導体層形成領域上には、半導体層３が形成されている。半導体層３は、単結晶シリコンに例えばＮ型不純物の砒素（Ａｓ）が導入されており、導入されている砒素の濃度は、例えば、１０２１（１／ｃｍ３）のオーダーである。
【００２１】
半導体層３のカソード電極形成領域上には、カソード電極８が形成されている。また、半導体層３の炭化シリコン形成領域上には炭化シリコン（ＳｉＣ）膜４が形成されており、この炭化シリコン膜４上には、酸化シリコン膜（第２絶縁膜）６が形成されている。この酸化シリコン膜６には、炭化シリコン膜４に達する孔７が形成されている。孔７の内部および酸化シリコン膜６上には、アノード電極（第２電極）９が形成されており、このアノード電極９は、酸化シリコン膜２上にまで延在している。アノード電極９は、例えばチタン（Ｔｉ）より形成されている。
【００２２】
上記した構成をしているショットキバリアダイオードのショットキ接合面は、アノード電極９を形成する金属と、アノード電極９と孔７を介して接触している炭化シリコン膜４によって形成されている。
【００２３】
図２は、シリコンと炭化シリコンとの物性を比較した図である。図２に示すように、炭化シリコン膜４を構成する炭化シリコンは、飽和電子速度がシリコンに比べて３倍速いことがわかる。したがって、アノード電極９を形成する金属とシリコンによってショットキ接合面を形成した場合に比べて、単位時間に移動する電子の距離が長くなる。つまり、ショットキ接合面における抵抗が小さくなり、順方向電圧（ＶＦ）が小さくなる。このため、ショットキバリアダイオードの低容量化を図るために接合面の面積を小さくしても、アノード電極９を形成する金属とシリコンとによってショットキ接合面を形成する場合に比べて、順方向電圧（ＶＦ）を低減することができる。
【００２４】
また、上記した構成をしているショットキバリアダイオードは、酸化シリコン膜２上に単結晶シリコンよりなる半導体層３が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）構造をしており、酸化シリコン膜２上にアノード電極９のボンディングパット部分が形成されている。一方、酸化シリコン膜２下には、半導体層３が形成されていない。このため、アノード電極９のボンディングパット部分による浮遊容量の発生を防止することができる。
【００２５】
次に、本実施の形態１におけるショットキバリアダイオードのパッケージ構造は、リード２０、リード２１、ボンディングワイヤ２２、ボンディングワイヤ２３、レジン２４より構成されている。
【００２６】
リード２０上には、上述した半導体チップが搭載されており、半導体チップ上に形成されたカソード電極８とリード２０は、ボンディングワイヤ２２によって接続されている。また、半導体チップ上に形成されたアノード電極９とリード２１は、ボンディングワイヤ２３によって接続されている。これら、半導体チップ、リード２０、２１、ボンディングワイヤ２３、２４は、外部からの衝撃などから保護するため、レジン２４によって封止されている。
【００２７】
本実施の形態１におけるショットキバリアダイオードは、上記のように構成されており、以下にその製造方法を図面を参照しながら説明する。
【００２８】
まず、単結晶シリコンよりなる半導体基板（第１半導体基板）１Ａを用意し、用意した半導体基板１Ａに例えば熱処理を施すことにより、半導体基板１Ａの全面に酸化シリコン膜（第１絶縁膜）２を形成する。
【００２９】
また、高濃度（１０２１（１／ｃｍ３）のオーダー）にＮ型不純物（例えば砒素（Ａｓ））が導入された単結晶シリコンよりなる半導体基板（第２半導体基板）３Ａを用意する。
【００３０】
そして、図３に示すように、上記した半導体基板１Ａと上記した半導体基板３Ａとを貼り合わせた後、半導体基板１Ａと半導体基板３Ａに対して、例えば１１００℃〜１２００℃程度の熱処理を施す。続いて、図４に示すように、半導体基板３Ａを研削し、例えば１０μｍ〜２０μｍ程度の厚さにして半導体層３を形成する。その後、半導体基板１Ａおよび半導体層３の表面を研磨する。このとき、半導体基板１Ａの全面に形成されていた酸化シリコン膜２は、半導体基板１Ａと半導体層３との貼り合わせ面以外の領域において除去される。ここまでの工程により、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）構造を形成することができる。
【００３１】
次に、図５に示すように、半導体層３上にＣＶＤ法を使用して２〜３μｍ程度の厚さを有する炭化シリコン（ＳｉＣ）膜４を形成する。そして、炭化シリコン膜４上に例えば熱処理を施すことにより、酸化シリコン膜５を形成する。その後、酸化シリコン５上にレジスト膜（図示せず）を塗布して露光・現像することによりレジスト膜をパターニングする。パターニングは、酸化シリコン膜５を残す領域にのみレジスト膜が残るようにする。
【００３２】
続いて、図６、図７に示すようにパターニングしたレジスト膜をマスクとして、酸化シリコン膜５をエッチングし、アノード電極形成領域にのみ酸化シリコン膜５が残るようにする。ここで、図６は、酸化シリコン膜５をエッチングした様子を示す平面図であり、図７は、図６のＡ−Ａ断面で切断した断面図である。
【００３３】
次に、レジスト膜を除去した後、図８、図９に示すようにパターニングされた酸化シリコン膜５をマスクとして、炭化シリコン膜４をエッチングする。ここで、図８は、炭化シリコン膜４をエッチングした様子を示す平面図であり、図９は、図８のＡ−Ａ断面で切断した断面図である。
【００３４】
続いて、レジスト膜（図示せず）を酸化シリコン膜５および半導体層３上に塗布した後、露光・現像を行いパターニングする。パターニングは、酸化シリコン膜５上にレジスト膜が残るようにする。そして、パターニングしたレジスト膜をマスクとして、半導体層３の厚さが２μｍ程度小さくなるようにエッチングする。すなわち、半導体層３の厚さが８μｍ〜１８μｍ程度の厚さになるようにエッチングする。
【００３５】
次に、フォトレジスト膜を除去した後、再びフォトリソグラフィ技術を使用してレジスト膜（図示せず）を塗布し、露光・現像することによりパターニングする。パターニングは、酸化シリコン膜５および半導体層３のカソード電極形成領域にレジスト膜が残るように行われる。そして、図１０、図１１に示すように、半導体層３のエッチングを行い、酸化シリコン膜５下およびカソード電極形成領域以外の半導体層３を除去する。ここで、図１０は、酸化シリコン膜５下およびカソード電極形成領域以外の半導体層３を除去した様子を示す平面図であり、図１１は、図１０のＡ−Ａ断面で切断した断面図である。
【００３６】
そして、フォトレジスト膜を除去した後、熱処理を施すことで、図１２、図１３に示すように炭化シリコン膜４および半導体層３上に酸化シリコン膜（第２絶縁膜）６を形成する。なお、酸化シリコン膜２上にも酸化シリコン膜６が形成されるが同じ材料であるため、酸化シリコン膜２に含めて記載する。また、熱処理を行う前に炭化シリコン膜４上には酸化シリコン膜５が形成されていたが、熱処理後は、酸化シリコン膜５上に同じ材料である酸化シリコンが形成される。このため、新たに形成された酸化シリコン膜に酸化シリコン膜５を含めて酸化シリコン膜６とする。ここで、図１２は、炭化シリコン膜４および半導体層３上に酸化シリコン膜６を形成した様子を示す平面図であり、図１３は、図１２のＡ−Ａ断面で切断した断面図である。
【００３７】
次に、レジスト膜（図示せず）を酸化シリコン膜２、酸化シリコン膜６上に塗布した後、露光・現像することによりパターニングする。パターニングは、孔形成領域およびカソード電極形成領域にレジスト膜が残らないように行われる。そして、図１４、図１５に示すようにパターニングしたレジスト膜をマスクとしたエッチングにより、孔形成領域およびカソード電極形成領域に形成されていた酸化シリコン膜６を除去する。ここで、図１４は、孔形成領域およびカソード電極形成領域に形成されていた酸化シリコン膜６を除去した様子を示す平面図であり、図１５は、図１４のＡ−Ａ断面で切断した断面図である。
【００３８】
この工程によって形成される孔７は、後述する工程で形成されるアノード電極と孔７の底部に形成されている炭化シリコン膜４とをショットキ接合させるために設けられたものである。この孔７の直径は、ショットキバリアダイオードの低容量化を図る観点からは、小さければ小さい程よく、例えばその直径は、３μｍ〜１０μｍである。
【００３９】
次に、レジスト膜を除去した後、酸化シリコン２、孔を含む酸化シリコン６および半導体層３上に、例えばチタンよりなる金属膜を堆積する。続いて、レジスト膜（図示せず）を塗布した後、露光・現像することによりパターニングする。パターニングは、アノード電極形成領域およびカソード電極形成領域にレジスト膜が残るようにする。そして、パターニングしたレジスト膜をマスクとして金属膜をエッチングし、図１６、図１７に示すようにカソード電極８、アノード電極９を形成する。ここで、図１６は、カソード電極８、アノード電極９を形成した様子を示す平面図であり、図１７は、図１６のＡ−Ａ断面で切断した断面図である。
【００４０】
このとき、図１７を見るとわかるように、アノード電極９は、孔７の内部から酸化シリコン膜２上に延在している。
【００４１】
次に、個々のチップ領域に上述した素子を形成した半導体基板１Ａをダイシングして、個々の半導体チップに個片化する。続いて、図１に示すように一対のリード２０、２１を用意し、リード２０上に個片化した半導体チップを接着して搭載する。そして、例えば金（Ａｕ）よりなるボンディングワイヤ２２によって、カソード電極８とリード２０とをワイヤボンディングし、カソード電極８とリード２０とを電気接続する。同様に、ボンディングワイヤ２３によって、アノード電極９とリード２１とをワイヤボンディングし、アノード電極９とリード２１とを電気接続する。その後、半導体チップ、リード２０、２１、およびボンディングワイヤ２２、２３をレジン２４によって封止することにより、図１に示す本実施の形態１におけるショットキバリアダイオードが完成する。
【００４２】
上記した製造工程により製造した本実施の形態１におけるショットキバリアダイオードによれば、アノード電極９と炭化シリコン膜４との接合面積を小さくすることにより、ショットキバリアダイオードの低容量化を図ることができる。一般に、ショットキ接合の接合面積を小さくすると、順方向電圧が上昇してしまう。しかし、本実施の形態１では、ショットキ接合をチタンよりなるアノード電極９と炭化シリコン膜４によって、ショットキ接合を形成している。この炭化シリコン膜４は、図２に示すようにシリコンに比べて飽和電子速度が３倍速い。つまり、炭化シリコンは、シリコンに比べて単位時間に移動する電子の距離が長くなる。このため、ショットキ接合における抵抗が小さくなり、順方向電圧（ＶＦ）が小さくなる。したがって、ショットキバリアダイオードの低容量化を図るために接合の面積を小さくしても、アノード電極９を形成する金属とシリコンとによってショットキ接合を形成する場合に比べて、順方向電圧（ＶＦ）を低減することができる。すなわち、本実施の形態１におけるショットキバリアダイオードによれば、低容量化を図ることができるとともに順方向電圧を低くすることができる。
【００４３】
また、本実施の形態１におけるショットキバリアダイオードは、ＳＯＩ構造をしており、酸化シリコン膜２上にアノード電極９のボンディングパット部分が形成されている。一方、酸化シリコン膜２下には、半導体層３が形成されていない。このため、アノード電極９のボンディングパット部分による浮遊容量の発生を防止することができる。
【００４４】
本発明者が行った実験によれば、順方向電圧を低くするとともに０．３ｐＦという低容量のショットキバリアダイオードを製造することができた。
【００４５】
また、図２に示すようにシリコンより大きいエネルギーギャップを有する炭化シリコンをショットキ接合に採用したため、温度変化による特性変動の小さいショットキバリアダイオードを製造することができる。
【００４６】
また、図２に示すように、シリコンより速い飽和電子速度を有する炭化シリコンをショットキ接合に採用したため、超高速ショットキバリアダイオードを製造することができる。
【００４７】
（実施の形態２）
本実施の形態２における半導体装置であるショットキバリアダイオードの構造を図１８、図１９に示す。図１８は、本実施の形態２におけるショットキバリアダイオードを上部から見た平面図であり、図１９は、図１８のＡ−Ａ断面で切断した断面図である。
【００４８】
なお、本実施の形態２におけるショットキバリアダイオードの構造のうち、前記実施の形態１におけるショットキバリアダイオードと同様な部分についての説明は省略する。
【００４９】
図１９において、本実施の形態２におけるショットキバリアダイオードは、酸化シリコン膜２、酸化シリコン膜６、カソード電極８およびアノード電極９上に、表面を保護する窒化シリコン膜１０が形成されている。この窒化シリコン膜１０には、カソード電極８に達する孔１１とアノード電極９に達する孔１２が形成されている。
【００５０】
孔１１を含む突起電極形成領域上には突起電極用下地膜１３が形成されており、この突起電極用下地膜１３上には、突起電極（第１突起電極）１５が形成されている。同様に、孔１２を含む突起電極形成領域上には、突起電極用下地膜１４が形成されており、この突起電極用下地膜１４上には、突起電極（第２突起電極）１６が形成されている。
【００５１】
突起電極用下地膜１３、１４は、例えばＴｉ―Ｐｄ膜から形成されている。突起電極１５、１６の材料は、本実施の形態２におけるショットキバリアダイオードを実装する基板に形成された電極の材料に合わせて選択される。例えば、実装する基板に形成された電極の材料が金（Ａｕ）である場合、突起電極１５、１６を形成する材料は、銅（Ｃｕ）および金（Ａｕ）である。また、ニッケル（Ｎｉ）および金（Ａｕ）であってもよい。また、実装する基板に形成された電極の材料がはんだである場合は、突起電極１５、１６を形成する材料は、はんだを使用することができる。
【００５２】
本実施の形態２におけるショットキバリアダイオードは、上記のように構成されており、以下に、その製造方法を説明する。
【００５３】
本実施の形態２におけるショットキバリアダイオードの製造工程は、前記実施の形態１において、図１７を使用して説明した工程までは同様である。その後、図１９に示すように、酸化シリコン膜２、酸化シリコン膜６、カソード電極８およびアノード電極９上にＣＶＤ法を使用して窒化シリコン膜１０を形成する。そして、レジスト膜（図示せず）を塗布し、露光・現像を行うことによりパターニングする。パターニングは、孔１１、１２形成領域にレジスト膜が残らないように行われる。続いて、パターニングしたレジスト膜をマスクとして、窒化シリコン膜１０をエッチングして、孔１１、１２を形成する。
【００５４】
次に、窒化シリコン膜１０上および孔１１、１２内にＴｉ―Ｐｄ膜を蒸着する。そして、Ｔｉ―Ｐｄ膜上にレジスト膜（図示せず）を塗布し、露光・現像することにより、パターニングする。パターニングは、突起電極形成領域にレジスト膜が残らないようにする。その後、突起電極形成領域上にめっき法を使用して銅（Ｃｕ）膜を堆積した後、さらに、この銅膜上にめっき法を使用して金（Ａｕ）膜を形成することにより、突起電極１５、１６を形成する。
【００５５】
続いて、レジスト膜を除去した後、再びレジスト膜（図示せず）を塗布し、露光・現像することによりパターニングする。パターニングは、突起電極形成領域上にレジスト膜が残るようにする。そして、パターニングしたレジスト膜をマスクとして、Ｔｉ−Ｐｄ膜をエッチングすることにより、突起電極形成領域以外の領域に形成されたＴｉ−Ｐｄ膜を除去し、突起電極用下地膜１３、１４を形成する。
【００５６】
次に、レジスト膜を除去した後、個々のチップ領域に上述した素子を形成した半導体基板１Ａをダイシングして、個々の半導体チップに個片化し、本実施の形態２におけるショットキバリアダイオードを製造する。このようにして、いわゆるフリップチップ構造を有するショットキバリアダイオードを製造できる。上記した製造工程により製造された本実施の形態２におけるショットキバリアダイオードは、フェイスダウンボンディングにより基板に実装される。
【００５７】
本実施の形態２におけるショットキバリアダイオードによれば、前記実施の形態１におけるショットキバリアダイオードと同様に、ショットキ接合をチタンよりなるアノード電極９と炭化シリコン膜４によって、ショットキ接合を形成している。このため、ショットキバリアダイオードの低容量化を図るために接合面の面積を小さくしても、アノード電極９を形成する金属とシリコンとによってショットキ接合面を形成する場合に比べて、順方向電圧（ＶＦ）を低減することができる。すなわち、本実施の形態２におけるショットキバリアダイオードによれば、低容量化を図ることができるとともに順方向電圧を低くすることができる。
【００５８】
また、本実施の形態２におけるショットキバリアダイオードによれば、半導体チップ上に突起電極１５、１６を形成したので、半導体チップをフェイスダウンボンディングにより実装基板に実装することができる。したがって、ボンディングワイヤを使用しないとともにレジンによって封止を行わないため、パッケージによる浮遊容量の増加を防止することができる。
【００５９】
また、本実施の形態２におけるショットキバリアダイオードは、ＳＯＩ構造をしており、酸化シリコン膜２上にアノード電極９が形成されている。一方、酸化シリコン膜２下には、半導体層３が形成されていない。このため、アノード電極９による浮遊容量の発生を防止することができる。
【００６０】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６１】
例えば、前記実施の形態では、半導体層としてＮ型不純物を導入する場合について説明したが、Ｐ型不純物を導入し、アノード電極とカソード電極とを逆転させてもよい。この場合、アノード電極とカソード電極をタングステンから形成するようにしてもよい。
【００６２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００６３】
アノード電極（第２電極）を構成する金属と炭化シリコン膜を構成する炭化シリコンによって、ショットキ接合を形成したので、接合面積を小さくして低容量化を図ることができるとともに順方向電圧を低くすることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるショットキバリアダイオードの構造を示した断面図である。
【図２】シリコンと炭化シリコンの物性を比較した図である。
【図３】本発明の一実施の形態であるショットキバリアダイオードの製造工程を示した断面図である。
【図４】本発明の一実施の形態であるショットキバリアダイオードの製造工程を示した断面図である。
【図５】本発明の一実施の形態であるショットキバリアダイオードの製造工程を示した断面図である。
【図６】本発明の一実施の形態であるショットキバリアダイオードの製造工程を示した平面図である。
【図７】本発明の一実施の形態であるショットキバリアダイオードの製造工程を示した断面図である。
【図８】本発明の一実施の形態であるショットキバリアダイオードの製造工程を示した平面図である。
【図９】本発明の一実施の形態であるショットキバリアダイオードの製造工程を示した断面図である。
【図１０】本発明の一実施の形態であるショットキバリアダイオードの製造工程を示した平面図である。
【図１１】本発明の一実施の形態であるショットキバリアダイオードの製造工程を示した断面図である。
【図１２】本発明の一実施の形態であるショットキバリアダイオードの製造工程を示した平面図である。
【図１３】本発明の一実施の形態であるショットキバリアダイオードの製造工程を示した断面図である。
【図１４】本発明の一実施の形態であるショットキバリアダイオードの製造工程を示した平面図である。
【図１５】本発明の一実施の形態であるショットキバリアダイオードの製造工程を示した断面図である。
【図１６】本発明の一実施の形態であるショットキバリアダイオードの製造工程を示した平面図である。
【図１７】本発明の一実施の形態であるショットキバリアダイオードの製造工程を示した断面図である。
【図１８】本発明の他の実施の形態であるショットキバリアダイオードの構造を示した平面図である。
【図１９】本発明の他の実施の形態であるショットキバリアダイオードの構造を示した断面図である。
【符号の説明】
１Ａ　半導体基板
２　酸化シリコン膜（第１絶縁膜）
３　半導体層
３Ａ　半導体基板（第２半導体基板）
４　炭化シリコン膜
５　酸化シリコン膜
６　酸化シリコン膜（第２絶縁膜）
７　孔
８　カソード電極（第１電極）
９　アノード電極（第２電極）
１０　窒化シリコン膜
１１　孔
１２　孔
１３　突起電極用下地膜
１４　突起電極用下地膜
１５　突起電極（第１突起電極）
１６　突起電極（第２突起電極）
２０　リード
２１　リード
２２　ボンディングワイヤ
２３　ボンディングワイヤ
２４　レジン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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