(57)【要約】【課題】従来のサリサイド法により、ソース・ドレイン領域上にシリサイド膜を形成すると、Ｓｉがシリサイド化反応によって消費されるため、シリサイド膜がソース・ドレイン領域を突き抜けたり、ＳＯＩ層が消失したりする。【解決手段】シリコン基板１０１上に、素子分離膜１０２、ゲート絶縁膜１０３、ゲート電極１０４、サイドウォール１０５、ソース・ドレイン領域１０６を形成する〔（ａ）〕。有機金属原料とジシラン等のＳｉ原料を用いた選択成長ＭＯＣＶＤ法により、ソース・ドレイン領域１０６上とゲート電極１０４上のみにシリサイド膜１０７を形成する〔（ｂ）〕。【選択図】　図３
2004022772.tif 000002
【特許請求の範囲】
【請求項１】
表面に、単結晶半導体材料の領域、多結晶半導体材料の領域および半導体材料以外の導電性材料からなる導電性材料領域の中の１ないし複数の堆積領域と、非晶質の絶縁性材料からなる非堆積領域と、を有する基板に対して、有機金属原料とＳｉを含むＣＶＤ原料を同時もしくは交互に供給し、前記堆積領域上にのみ選択的に金属シリサイドを堆積することを特徴とする成膜方法。
【請求項２】
前記半導体材料が、ＳｉまたはＳｉとＧｅとの化合物のいずれかであることを特徴とする請求項１に記載の成膜方法。
【請求項３】
前記導電性材料が、ＴｉＮ、ＷＮ、ＴａＮおよび金属とＳｉとの化合物の中の１ないし複数種であることを特徴とする請求項１または２に記載の成膜方法。
【請求項４】
前記絶縁性材料が、ＳｉＯ２を主成分とする材料およびＳｉ３Ｎ４を主成分とする材料の中の１ないし複数種であることを特徴とする請求項１から３のいずれかに記載の成膜方法。
【請求項５】
前記有機金属原料が、下記一般式［Ｉ］および一般式［ＩＩ］で表される化合物の群の中の１ないし複数種であることを特徴とする請求項１から４のいずれかに記載の成膜方法。
【化１】
2004022772.tif 000005
（但し、ＭはＣｏまたはＮｉ、ｎは２または３、Ｒ１、Ｒ２、Ｒ３はＨまたはアルキル基である。Ｒ１、Ｒ２、Ｒ３は同一でも異なっていてもよい。）
【化２】
2004022772.tif 000006
（但し、ＭはＣｏまたはＮｉ、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５はＨまたはアルキル基である。Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５は同一でも異なっていてもよい。）
【請求項６】
前記有機金属原料が、（ａｃａｃ）２Ｃｏ、（ａｃａｃ）２Ｃｏ水和物、（ａｃａｃ）３Ｃｏ、（ａｃａｃ）３Ｃｏ水和物、（ＤＰＭ）２Ｃｏ、（ＤＰＭ）２Ｃｏ水和物、（ＤＰＭ）３Ｃｏ、（ＤＰＭ）３Ｃｏ水和物、（Ｍｅ２Ｎ）２Ｃｏ、（Ｅｔ２Ｎ）２Ｃｏ、（Ｅｔ（Ｍｅ）Ｎ）２Ｃｏ、［（ＣＨ３）Ｃ５Ｈ４］２Ｃｏ、［（Ｃ２Ｈ５）Ｃ５Ｈ４］２Ｃｏ、［（ｉ−Ｃ３Ｈ７）Ｃ５Ｈ４］２Ｃｏ、［（ｎ−Ｃ４Ｈ９）Ｃ５Ｈ４］２Ｃｏ、（ａｃａｃ）２Ｎｉ、（ａｃａｃ）２Ｎｉ水和物、（ＤＰＭ）２Ｎｉ、（ＤＰＭ）２Ｎｉ水和物、（Ｍｅ２Ｎ）２Ｎｉ、（Ｅｔ２Ｎ）２Ｎｉ、（Ｅｔ（Ｍｅ）Ｎ）２Ｎｉ、［（ＣＨ３）Ｃ５Ｈ４］２Ｎｉ、［（Ｃ２Ｈ５）Ｃ５Ｈ４］２Ｎｉ、［（ｉ−Ｃ３Ｈ７）Ｃ５Ｈ４］２Ｎｉ、［（ｎ−Ｃ４Ｈ９）Ｃ５Ｈ４］２Ｎｉの群の中の１ないし複数種であることを特徴とする１から４のいずれかに記載の成膜方法。
【請求項７】
前記Ｓｉを含むＣＶＤ原料が、ＳｉｘＨ　（２ｘ＋２）（但し、ｘは１以上の整数）、ＳｉｘＨ　（２ｘ＋２）におけるＨの一部または全部をＣｌ、Ｆ、Ｉまたはアルキル基で置換したものおよびＴＥＯＳの中の１ないし複数種であることを特徴とする請求項１から６のいずれかに記載の成膜方法。
【請求項８】
前記有機金属原料および前記Ｓｉを含むＣＶＤ原料の一方もしくは両方を熱、プラズマ、光などのエネルギー源を用いて、基板に供給する前にあらかじめ分解させることを特徴とする請求項１から７のいずれかに記載の成膜方法。
【請求項９】
前記金属シリサイドの、金属とＳｉとの割合を所望の比率に調整する目的で、選択堆積後に室温以上の温度の熱処理工程を加えることを特徴とする１から８のいずれかに記載の成膜方法。
【請求項１０】
前記熱処理工程を、ＲＴＡ法で行うことを特徴とする請求項９に記載の成膜方法。
【請求項１１】
堆積領域となるソース・ドレイン領域およびゲート電極を備え、非堆積領域となる素子分離膜によって素子分離されたＭＯＳ型電界効果トランジスタを有する基板に対して、請求項１から１０のいずれかに記載された成膜方法を行い、前記ソース・ドレイン領域およびゲート電極上にのみ選択的に金属シリサイドを堆積することを特徴とする半導体装置の製造方法。
【請求項１２】
前記ゲート電極の側面が、非堆積領域となる側壁絶縁膜によって覆われていることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
ソース・ドレイン領域、チャネル領域、ゲート絶縁膜、ゲート電極およびソース・ドレイン電極を備えたＭＯＳ型電界効果トランジスタを有する半導体装置において、ソース・ドレイン電極の少なくとも一部が金属シリサイド膜からなり、該金属シリサイド膜／半導体界面の位置が、ゲート絶縁膜／半導体界面とほぼ同じ高さであることを特徴とする半導体装置。
【請求項１４】
前記ソース・ドレイン領域およびチャネル領域を構成する材料が、ＳｉまたはＳｉとＧｅとの化合物であることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記ゲート電極の上部に、ソース・ドレイン電極と同じ材料、同じ膜厚を有する金属シリサイド膜が形成されていることを特徴とする請求項１３または１４に記載の半導体装置。
【請求項１６】
前記ソース・ドレイン領域と前記金属シリサイド膜との界面と、前記チャネル領域と前記ゲート絶縁膜との界面の高さのずれ（オフセット）が、前記金属シリサイド膜の膜厚の２／５以下であることを特徴とする請求項１３から１５のいずれかに記載の半導体装置。
【請求項１７】
ソース・ドレイン領域、チャネル領域、ゲート絶縁膜、表面に金属シリサイド膜を有するゲート電極およびゲート電極の側面を覆う側壁絶縁膜を備えたＭＯＳ型電界効果トランジスタを有する半導体装置において、前記金属シリサイド膜の底面の高さが前記側壁絶縁膜の高さとほぼ同じであることを特徴とする半導体装置。
【請求項１８】
前記金属シリサイド膜が、Ｃｏシリサイド膜またはＮｉシリサイド膜であることを特徴とする請求項１３から１７のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、成膜方法、半導体装置および半導体装置の製造方法に関し、特に金属シリサイド膜の選択成長方法、金属シリサイド膜を有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
最新のＬＳＩプロセスにおいては、ＭＯＳ型ＦＥＴのソースおよびドレイン電極（以下、ソース・ドレイン電極という）を形成するのに、サリサイド（Ｓａｌｉｃｉｄｅ：　Ｓｅｌｆ−Ａｌｉｇｎｅｄ　Ｓｉｌｉｃｉｄｅ）と呼ばれるプロセスが用いられている。サリサイドプロセスとは、株式会社サイエンスフォーラム発行の「最新版超ＬＳＩプロセスデータハンドブック」（１９９０年）３２２ページから３２３ページに詳しく説明されている。
【０００３】
図１２は、従来のサリサイドプロセスを用いた半導体装置の製造方法を示す工程順に断面図である。まず、シリコン基板３０１にＳＴＩ（ｓｈａｌｌｏｗ　　ｔｒｅｎｃｈ　ｉｓｏｌａｔｉｏｎ）法などを用いて、素子分離膜３０２を形成し、さらにシリコン基板３０１上にゲート絶縁膜３０３形成する。次いで、ポリシリコンなどからなるゲート電極形成膜を堆積し、これをパターニングしてゲート電極３０４を形成する。絶縁膜の堆積と異方性エッチングによりサイドウォール３０５を形成した後、イオン注入法を用いてソース・ドレイン領域３０６を形成する〔図１２（ａ）〕。次に、スパッタ法などによりＴｉなどの金属を堆積して全面に金属膜３０８を形成する〔図１２（ｂ）〕。次いで、熱処理を行って、金属膜３０８の金属と基板およびゲート電極のＳｉとを反応させ（シリサイド化反応）、シリコン基板３０１、ゲート電極３０４の露出部分にＴｉＳｉなどのシリサイド膜３０７を形成する〔図１２（ｃ）〕。その後、絶縁膜上などに残された未反応金属膜３０９を薬剤によりエッチング除去する〔図１２（ｄ）〕。
この方法によれば、リソグラフィ等の加工技術を用いなくても、自己整合的（セルフアライン）に電極を形成したい部分にのみシリサイド膜を形成することが可能である。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来技術においては堆積した金属がＳｉと反応するため、Ｓｉが侵食され、Ｓｉとシリサイド膜との界面が基板表面よりシリサイド膜厚の１／２程度低い位置に形成されることになる。近年、高速化のために、ソース・ドレイン領域には、極めて浅い接合を実現する不純物ドーピングが行われているが、ソース・ドレイン領域が浅接合に形成された場合にはシリサイド化による反応が接合を破壊する危険がある。また、次世代高性能ＬＳＩに有用な超薄膜のＳＯＩ（Ｓｉ　ｏｎ　ｉｎｓｕｌａｔｏｒ）層を有するＳＯＩ基板を用いた場合には、シリサイド化反応によってＳＯＩ層がすべて侵食され、抵抗の上昇などのデバイス特性劣化が懸念されている。
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、シリサイド化反応によってＳｉが侵食されることがないようにして、Ｓｉ／シリサイド膜界面が基板表面より低く形成されることのないようにすることである。
【０００５】
【課題を解決するための手段】
上記の目的を達成するため、本発明によれば、表面に、単結晶半導体材料の領域、多結晶半導体材料の領域および半導体材料以外の導電性材料からなる導電性材料領域の中の１ないし複数の堆積領域と、非晶質の絶縁性材料からなる非堆積領域と、を有する基板に対して、有機金属原料とＳｉを含むＣＶＤ原料を同時もしくは交互に供給し、前記堆積領域上にのみ選択的に金属シリサイドを堆積することを特徴とする成膜方法、が提供される。
【０００６】
また、上記の目的を達成するため、本発明によれば、堆積領域となるソース・ドレイン領域およびゲート電極を備え、非堆積領域となる素子分離膜によって素子分離されたＭＯＳ型電界効果トランジスタを有する基板に対して、上述された成膜方法を行い、前記ソース・ドレイン領域およびゲート電極上にのみ選択的に金属シリサイドを堆積することを特徴とする半導体装置の製造方法、が提供される。
【０００７】
また、上記の目的を達成するため、本発明によれば、ソース・ドレイン領域、チャネル領域、ゲート絶縁膜、ゲート電極およびソース・ドレイン電極を備えたＭＯＳ型電界効果トランジスタを有する半導体装置において、ソース・ドレイン電極の少なくとも一部が金属シリサイド膜からなり、該金属シリサイド膜／半導体界面の位置が、ゲート絶縁膜／半導体界面とほぼ同じ高さであることを特徴とする半導体装置、が提供される。
【０００８】
【発明の実施の形態】
次に、図面を参照して本発明の実施の形態について詳細に説明する。
図１は、本発明の一実施の形態を説明するための工程順の断面図である。図１（ａ）に示すように、半導体基板１１上には、選択的にＳｉＯ２膜、Ｓｉ３Ｎ４膜あるいは酸窒化膜などからなる絶縁膜１２が形成されている。絶縁膜１２は、ＰＳＧやＢＰＳＧのように不純物が添加されたものであってもよい。半導体基板１１は典型的にはシリコン基板であるが、少なくとも表面がＳｉＧｅになされた半導体基板の場合もある。このように加工された基板は、ＭＯＣＶＤ装置内に搬入され、有機金属材料とシラン系などのシリコン化合物原料とが同時にもしくは交互に供給されることにより、図１（ｂ）に示すように、半導体基板１１上にのみ選択的に金属シリサイド膜１３が形成される。ここで、好ましくは、金属シリサイド膜１３は、ニッケル（Ｎｉ）シリサイド膜またはコバルト（Ｃｏ）シリサイド膜である。
【０００９】
図２は、本発明の他の実施の形態を説明するための工程順の断面図である。図２（ａ）に示すように、絶縁性基板２１上には、選択的に単結晶あるいは多結晶膜などからなる結晶性膜２２が形成されている。ここで、絶縁性基板２１の材料としては、図１に示した絶縁膜１２と同様なものが想定されている。また、絶縁性基板２１は、全体が絶縁体からなる基板ばかりでなく、半導体基板上を絶縁膜で覆ったものであってもよい。結晶性膜２２としては、ＳＯＩ基板のＳＯＩ層のような単結晶膜や薄膜トランジスタを形成するための多結晶膜などのようにＭＯＳ型トランジスタの能動領域となる半導体膜やゲート電極を形成するための多結晶Ｓｉ膜、多結晶ＳｉＧｅ膜、金属ナイトライド膜、金属シリサイド膜などが想定されている。このように加工された基板は、ＭＯＣＶＤ装置内に搬入され、有機金属材料とシラン系などのシリコン化合物原料とが同時にもしくは交互に供給されることにより、図２（ｂ）に示すように、結晶性膜２２上にのみ選択的に金属シリサイド膜２３を形成する。ここで、好ましくは、金属シリサイド膜１３は、ニッケル（Ｎｉ）シリサイド膜またはコバルト（Ｃｏ）シリサイド膜である。
【００１０】
ＭＯＣＶＤに用いられる有機金属原料として、下記一般式［Ｉ］および一般式［ＩＩ］の群の中から一つまたは二つ以上の化合物が用いられる。
【００１１】
【化３】
2004022772.tif 000003
（但し、ＭはＣｏまたはＮｉ、ｎは２または３、Ｒ１、Ｒ２、Ｒ３はＨまたはアルキル基である。Ｒ１、Ｒ２、Ｒ３は同一でも異なっていてもよい。）
【００１２】
【化４】
2004022772.tif 000004
（但し、ＭはＣｏまたはＮｉ、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５はＨまたはアルキル基である。Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５は同一でも異なっていてもよい。）
【００１３】
また、有機金属原料として、（ａｃａｃ）２Ｃｏ、（ａｃａｃ）２Ｃｏ水和物、（ａｃａｃ）３Ｃｏ、（ａｃａｃ）３Ｃｏ水和物、（ＤＰＭ）２Ｃｏ、（ＤＰＭ）２Ｃｏ水和物、（ＤＰＭ）３Ｃｏ、（ＤＰＭ）３Ｃｏ水和物、（Ｍｅ２Ｎ）２Ｃｏ、（Ｅｔ２Ｎ）２Ｃｏ、（Ｅｔ（Ｍｅ）Ｎ）２Ｃｏ、［（ＣＨ３）Ｃ５Ｈ４］２Ｃｏ、［（Ｃ２Ｈ５）Ｃ５Ｈ４］２Ｃｏ、［（ｉ−Ｃ３Ｈ７）Ｃ５Ｈ４］２Ｃｏ、［（ｎ−Ｃ４Ｈ９）Ｃ５Ｈ４］２Ｃｏ、（ａｃａｃ）２Ｎｉ、（ａｃａｃ）２Ｎｉ水和物、（ＤＰＭ）２Ｎｉ、（ＤＰＭ）２Ｎｉ水和物、（Ｍｅ２Ｎ）２Ｎｉ、（Ｅｔ２Ｎ）２Ｎｉ、（Ｅｔ（Ｍｅ）Ｎ）２Ｎｉ、［（ＣＨ３）Ｃ５Ｈ４］２Ｎｉ、［（Ｃ２Ｈ５）Ｃ５Ｈ４］２Ｎｉ、［（ｉ−Ｃ３Ｈ７）Ｃ５Ｈ４］２Ｎｉ、［（ｎ−Ｃ４Ｈ９）Ｃ５Ｈ４］２Ｎｉの群の中から選ばれる一つまたは二つ以上の化合物が用いられる。
ここで、ａｃａｃは、１価の陰イオンＣＨ３Ｃ（＝Ｏ）ＣＨ＝Ｃ（Ｏ−）ＣＨ３を、ＤＰＭは、ジピバロイルメタナート（Ｄｉ　Ｐｉｖａｌｏｙｌ　Ｍｅｔｈａｎａｔｏ）を、Ｍｅはメチル基を、Ｅｔはエチル基を、“ｉ−”は“イソ”を、　“ｎ−”は“ノルマル”を、それぞれ表している。
【００１４】
また、本発明の成膜方法において用いられるＳｉを含むＣＶＤ原料は、典型的には、モノシランとジシランである。しかし、一般にＳｉｘＨ（２ｘ＋２）（但し、ｘは１以上の整数）と表される原料が使用可能であり、さらにＳｉｘＨ（２ｘ＋２）におけるＨを一部またはすべてをアルキル基、Ｃｌ、ＦもしくはＩで置換したものやＴＥＯＳ〔Ｓｉ（ＯＣ２Ｈ３）４〕なども使用可能である。
そして、これらの有機金属原料およびＳｉ原料の一方もしくは両方を、熱、プラズマ、光などのエネルギー源を用いて、基板に供給する前にあらかじめ分解させることが望ましい。
しかし、上記の原料を用い上記の方法により成膜しても、形成されたシリサイドは化学量論的組成からずれている可能性がある。そこで、成膜後に、熱処理を行うことがより望ましい。これにより、成膜されたシリサイドによるＳｉの吸い込みないし吐き出しが行われ、化学量論的組成に近い組成の高品質のシリサイド膜を得ることができる。この熱処理工程は、急速昇降温を伴うＲＴＡ（ｒａｐｉｄ　ｔｈｅｒｍａｌ　ａｎｎｅａｌ）法で行うことができる。
【００１５】
本発明による成膜方法は、ＭＯＳ型電界効果トランジスタのソース・ドレイン領域上に電極を形成する際に用いることができる。あるいは、ＭＯＳ型電界効果トランジスタのソース・ドレイン領域上およびゲート電極上にシリサイド膜を形成する際に用いることができる。ＭＯＳ型トランジスタは、バルク型であってもＳＯＩ基板上に形成されたものであってもよい。また、絶縁膜（または絶縁基板）上に形成された薄膜トランジスタ（ＴＦＴ）であってもよい。本発明による成膜方法を用いてソース・ドレイン電極を形成した場合には、シリサイド膜とソース・ドレイン領域との界面をゲート絶縁膜とチャネル領域との界面とほぼ同じ高さにすることができる。二つの界面の高さのずれ（オフセット）をシリサイド膜厚の概ね２／５以下とすることができる。そして、本発明によれば、シリサイド膜形成のためにシリサイド化反応が行われないため、シリサイド膜によるソース・ドレイン電極の突き抜けやシリサイド化によるＳＯＩ層の消滅が発生することがなくなり、信頼性の高い半導体装置を得ることができる。
【００１６】
【実施例】
次に、本発明の実施例について詳細に説明する。
（実施例１）
図３は、本発明の実施例１を説明するための工程順の断面図である。本発明による半導体装置の製造方法においても、ソース・ドレイン領域を形成するまでの工程は、通常のＬＳＩに用いられるＭＯＳ型電界効果トランジスタの形成方法と同じである。すなわち、例えば、まず、（１００）面を主面とするｐ型のシリコン基板１０１にＳＴＩプロセスにより、素子分離膜１０２を形成し、さらにゲート絶縁膜１０３をプラズマ酸窒化法で形成する。次いで、ＳｉとＳｉＧｅをＣＶＤ法により堆積し、この２層膜を通常のフォトリソグラフィと高選択ドライエッチング技術を組み合わせてパターニングして、２層構造のゲート電極１０４を形成する。その後、ＣＶＤ法により絶縁膜を堆積し異方性エッチングを行ってサイドウォール１０５を形成する〔図３（ａ）〕。
以上の工程により、ソース・ドレイン電極を除いてＭＯＳ型電界効果トランジスタがほぼ完成する。この基板は、図４にその概略を示した、ＭＯＣＶＤ装置に導入される。ＭＯＣＶＤ装置のシリサイド膜堆積室４００には、基板加熱ヒータ４０２によって加熱される基板ホルダー４０１が備えられており、その上に基板４０３が載置される。基板温度は熱電対４０４によって監視されており基板加熱ヒータ４０２を調整することにより基板温度が所定の値となるようにコントロールされる。シリサイド膜堆積室４００には、有機金属原料４０７、Ｓｉ原料４０８、還元ガス４０９が導入される。各供給ガスの流量は、それぞれ流量制御装置４１１、４１２、４１３により制御される。有機金属原料４０７は、原料加熱ヒータ４１０により加熱され気化される。シリサイド膜堆積室４００内は、ターボ分子４０５、油拡散ポンプ４０６により排気されており、同室内のガス圧が所定の値となるようにコントロールされている。
【００１７】
図３（ａ）に示されるように加工された基板４０３を基板ホルダー４０１上にセットし、４００℃に加熱しつつ、図５にその構造図が示される有機金属原料４０７を原料加熱ヒータ４１０で１６０℃に加熱し、３００ｍｌ／ｍｉｎのＨ２キャリアガスで供給した。同時に、Ｓｉ原料４０８としてＳｉ２Ｈ６を２０ｍｌ／ｍｉｎで、還元ガス４０９としてＨ２を２０ｍｌ／ｍｉｎで導入した。以上の条件で５分間の堆積を行い、図３（ｂ）に示すように、ソース・ドレイン領域１０６上およびゲート電極１０４上に選択的にシリサイド膜１０７を形成した。基板を取り出し、電気特性や構造、堆積された膜の組成を測定した。この方法で得られたトランジスタでは、ソース・ドレイン領域１０６上に堆積されたシリサイド膜１０７とＳｉとの界面と、ゲート絶縁膜１０３とＳｉの界面とがほぼ同じ高さであることが、ＦＩＢ（フォーカスト・イオン・ビーム）とＴＥＭ（透過型電子顕微鏡）の組み合わせによる評価で確認された。
また、比較のために図１２に示した従来法（サリサイドプロセス）を用いたシリサイド製膜も行った。従来法では、スパッタリング法でＮｉ膜を厚さ約３０ｎｍに堆積し、５５０℃３０秒のＲＴＡ熱処理を加えた。この方法で得たトランジスタでは、図１２（ｄ）に示されるように、シリサイドとＳｉの界面がゲート絶縁膜とＳｉの界面よりも基板内部に侵入した位置に形成される。
また、得られたトランジスタについて電気特性の評価を行ったところ、本発明によるものが、従来技術によるものに比べて、オフ時のリーク電流が約１桁小さくなっていた。これは、従来法ではシリサイド化反応によるＳｉの侵食が、接合リークの原因となったためであると考えられる。
【００１８】
（実施例２）
実施例１と従来法で得た２種類のトランジスタのオン時の電流を比較すると、選択堆積したシリサイドを有するトランジスタでは、従来法に比べて約２％劣っていることが確認された。この程度の劣化は、オフ時の改善に比べて無視できる程度のものではあるが、その原因を特定するために、得られたシリサイドの組成をＸＰＳ（Ｘ−ｒａｙ　ｐｈｏｔｏｅｌｅｃｔｒｏｎ　ｓｐｅｃｔｒｏｓｃｏｐｙ）法で測定した。その結果、従来法で得たシリサイドはＮｉとＳｉの組成比がちょうど１：１の理想的なＮｉＳｉであったのに対して、選択堆積されたシリサイドでは理想的な組成に対してＳｉが約５％不足していることが確認された。そこで、選択堆積したシリサイドを有するトランジスタに、５５０℃３０秒のＲＴＡ熱処理を加えて、再び電気特性を測定したところ、オフ電流はそのままでオン電流が従来法と同等程度にまで改善した。ＸＰＳによる組成測定では、ＲＴＡ後に１：１のＮｉＳｉが形成され、ＴＥＭによる構造観察によれば、シリサイド膜厚３０ｎｍに対して、約５ｎｍだけ、シリサイド／Ｓｉ界面がＳｉ基板中に侵食していた。
【００１９】
（実施例３）
実施例１−２における有機原料を図７に示したものに置き換え、原料加熱ヒータ４１０による加熱温度を１８０℃と高く設定し、かつ堆積時間を１０分に設定して選択成膜を行った。評価の結果、実施例１および２とほぼ同様の製品が得られたことが確認された。
【００２０】
（実施例４）
次に、Ｃｏシリサイドに関する実施例について説明する。図３（ｂ）に示すように作成された基板を、図４に示したＭＯＣＶＤ装置に導入し、５５０℃に加熱しつつ、図６に示される構造の有機金属原料４０７を原料加熱ヒータ４１０で１４０℃に加熱し、２００ｍｌ／ｍｉｎのＨ２キャリアガスで供給した。同時に、Ｓｉ原料４０８としてＳｉ２Ｈ６を４０ｍｌ／ｍｉｎで、還元ガス４０９としてＨ２を５０ｍｌ／ｍｉｎで導入した。以上の条件で１０分間の堆積を行い、図３（ｂ）に示されるように、トランジスタを作成し、電気特性や構造、堆積された膜の組成について測定・評価を行った。そして、この実施例により作成されたトランジスタでも、ソース・ドレイン領域上に堆積されたシリサイド膜１０７とＳｉの界面が、ゲート絶縁膜１０３とＳｉの界面とほぼ同じ高さであることが、ＦＩＢ（フォーカスト・イオン・ビーム）とＴＥＭの組み合わせによる評価で確認された。
また、比較のための試料を、図１２（ａ）に示す基板上にスパッタリング法でＣｏ膜を厚さ約３０ｎｍ堆積し、７００℃３０秒と８００℃１５秒の２段階のＲＴＡ熱処理を行って作製した。この方法で得たトランジスタでも、図１２（ｄ）に示したように、シリサイドとＳｉの界面がゲート絶縁膜とＳｉの界面よりも基板内部に侵入した位置であった。
また、実施例と従来法により得られたトランジスタの電気的特性の評価を行ったところ、本発明によるものが、従来技術によるものに比べて、オフ時のリーク電流が約１．５桁オン電流が約８％小さくなっていた。これも、従来法に比べてシリサイド化反応によるＳｉの侵食小さいことと、シリサイド組成の差異によるものと考えられる。
【００２１】
（実施例５）
実施例４で得たシリサイドの組成をＸＰＳ法で測定すると、従来法で得たシリサイドはＣｏとＳｉの組成比がちょうど１：２の理想的なＣｏＳｉ２であったのに対して、選択堆積されたシリサイドでは理想的な組成に対してＳｉが約３％過剰であることが確認された。そこで、選択堆積したシリサイドを有するトランジスタに、７００℃３０秒のＲＴＡ熱処理を加えて、再び電気特性を測定したところ、オフ電流はそのままでオン電流が従来法と同等程度にまで改善した。ＸＰＳによる組成測定では、ＲＴＡ後に１：２のＣｏＳｉ２が形成され、ＴＥＭによる構造観察によれば、シリサイド膜厚４０ｎｍに対して、約３ｎｍだけ、シリサイド／Ｓｉ界面がＳｉ表面より高い位置に移動していた。これは、余剰のＳｉをＳｉ基板側に吐き出し、Ｓｉ基板に対するエピタキシャル成長膜として、シリサイド／Ｓｉ界面に挿入されたためであると考えられる。
【００２２】
（実施例６）
実施例４−５における有機原料を図８に示したものに置き換え、原料加熱ヒータ４１０による加熱温度を１６０℃と高く設定して選択成膜を行った。評価の結果、実施例４および５とほぼ同様の製品が得られたことが確認された。
【００２３】
（実施例７）
実施例１−３における有機原料を図９に示したものに置き換え、原料加熱ヒータ４１０による加熱温度を１７０℃に設定して８分間選択成膜を行った。評価の結果、実施例１−３とほぼ同様の製品が得られたことが確認された。
【００２４】
（実施例８）
実施例４−６における有機原料を図１０に示したものに置き換え、原料加熱ヒータ４１０による加熱温度を１５０℃に設定して１０分間選択成膜を行った。評価の結果、実施例４−６とほぼ同様の製品が得られたことが確認された。
【００２５】
（実施例９）
実施例１および実施例４におけるシリサイド堆積に際して、有機金属原料とシリコン原料を交互に供給する、いわゆるＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を適用することも可能である。ＡＬＤ法によれば、通常のＭＯＣＶＤ法に比べて、基板面内での膜厚均一性に優れた成膜が可能となる。実験では、（有機原料→還元ガス→Ｓｉ原料→還元ガス）の順で原料を供給し、このサイクルを所望の膜厚にいたるまで繰り返すこと、堆積中の基板温度を通常のＭＯＣＶＤ法に比べて５０−１００℃低く設定することで、良好な結果が得られた。
【００２６】
（実施例１０）
実施例１および実施例４におけるシリサイド堆積に際して、基板直上で原料をＲＦプラズマでプラズマ分解すると、堆積速度が約２−５倍に向上した。また、基板温度を約１００℃低く設定しても、プラズマを用いない場合とほぼ同等の堆積速度を得ることが出来た。
【００２７】
（実施例１１）
実施例９におけるＡＬＤにおいて、還元ガスを供給する代わりに、光照射することで同様の堆積を行うことが出来た。この場合、還元ガスを用いる方法に比較して、堆積時間の短縮効果が得られた。
【００２８】
（実施例１２）
Ｓｉ基板として最近注目されているＳＯＩ基板を用いて、本発明の実施例を試みた。すなわち、図１１に示すように、シリコン基板２０１上に、埋め込み酸化膜２０８、単結晶シリコン層（ＳＯＩ層）２０９を有するＳＯＩ基板を用い、素子分離膜２０２、ゲート絶縁膜２０３、ゲート電極２０４、サイドウォール２０５およびソース・ドレイン領域２０６を形成した後、実施例１および実施例４の方法を適用してシリサイド膜２０７を成膜した。
従来法によりシリサイド膜を形成するとき、特に最表面のＳｉ膜厚（ＳＯＩ層膜厚）が５０ｎｍより薄い、超薄膜ＳＯＩ基板にＭＯＳ型トランジスタを作製すると、シリサイド膜の一部または全部がＳＯＩ層下の埋め込み酸化膜２０８に到達し、コンタクト抵抗の上昇が見られた。さらにこの場合、トランジスタがまったく動作しない現象がしばしば生じた。本発明によれば、ＳＯＩ層膜厚が１０ｎｍ程度の超々薄膜ＳＯＩであっても、良好なデバイス動作が得られた。したがって、本発明のトランジスタおよびその製造方法は、ＳＯＩ基板に適用されるとき特に大きな効果が発揮される。
【００２９】
以上好ましい実施例について説明したが、本発明これら実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内において適宜の変更が可能なものである。例えば、使用する原料についてはＣＶＤ法の原料として公知の有機金属原料、Ｓｉ原料、還元ガスはすべて使用可能である。また、堆積の際の基板温度、熱処理条件など、本実施例で示した条件に限らず、さらに実施例７、８と実施例９‐１２の組み合わせなど実施例間の組み合わせは適宜に行い得る。
【００３０】
【発明の効果】
以上説明したように、本発明はソース・ドレイン領域上およびゲート電極上などに選択的にシリサイド膜を形成するものであるので、ソース・ドレイン電極−基板間短絡が発生することがなく、リーク電流が少なく良好なデバイス特性を有する半導体装置およびその製造方法が得られる。
【図面の簡単な説明】
【図１】本発明の一実施の形態を説明するための工程順の断面図。
【図２】本発明の他の実施の形態を説明するための工程順の断面図。
【図３】本発明の実施例を説明するための工程順の断面図。
【図４】本発明の実施例を説明するためのＭＯＣＶＤ装置の概略構成図。
【図５】本発明の実施例において用いられた有機金属原料の構造図（その１）。
【図６】本発明の実施例において用いられた有機金属原料の構造図（その２）。
【図７】本発明の実施例において用いられた有機金属原料の構造図（その３）。
【図８】本発明の実施例において用いられた有機金属原料の構造図（その４）。
【図９】本発明の実施例において用いられた有機金属原料の構造図（その５）。
【図１０】本発明の実施例において用いられた有機金属原料の構造図（その６）。
【図１１】本発明の実施例を説明するための半導体装置の断面図。
【図１２】従来例を説明するための工程順の断面図。
【符号の説明】
１１　半導体基板
１２　絶縁膜
１３、２３　金属シリサイド膜
２１　絶縁性基板
２２　結晶性膜
１０１、２０１、３０１　シリコン基板
１０２、２０２、３０２　素子分離膜
１０３、２０３、３０３　ゲート絶縁膜
１０４、２０４、３０４　ゲート電極
１０５、２０５、３０５　サイドウォール
１０６、２０６、３０６　ソース・ドレイン領域
１０７、２０７、３０７　シリサイド膜
２０８　埋め込み酸化膜
２０９　単結晶シリコン層
３０８　金属膜
３０９　未反応金属膜
４００　シリサイド膜堆積室
４０１　基板ホルダー
４０２　基板加熱ヒータ
４０３　基板
４０４　熱電対
４０５　ターボ分子ポンプ
４０６　油拡散ポンプ
４０７　有機金属原料
４０８　Ｓｉ原料
４０９　還元ガス
４１０　原料加熱ヒータ
４１１、４１２、４１３　流量制御装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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