(57)【要約】【課題】より高速なデータ通信に対応した緩衝バッファ回路を提供する。【解決手段】本発明の緩衝バッファ回路は、複数のレジスタで構成されるメモリと、書き込み用のクロック信号に同期して動作し、上記メモリを構成する１のレジスタをデータの書き込み可能にする書き込みイネーブル信号を所定順序で出力する書き込みレジスタ指定回路と、読み出し用のクロック信号に同期して動作し、上記所定順序で、レジスタの１つに格納されているデータを読み出し可能にする読み出しイネーブル信号を出力する読み出しレジスタ指定回路と、書き込みイネーブル信号と読み出しイネーブル信号から、書き込み可能にされるレジスタと読み出し可能にされるレジスタの上記所定順序における差が所定値になったことを検出し、検出信号を出力する距離接近検出回路を少なくとも備えることを特徴とする。【選択図】    図１
2004336110.tif 000002
【特許請求の範囲】
【請求項１】
データの書き込み速度と、データの読み出し速度との差を吸収する緩衝バッファ回路であって、
複数のレジスタで構成されるメモリと、
書き込み用のクロック信号に同期して動作し、上記メモリを構成する１のレジスタをデータの書き込み可能にする書き込みイネーブル信号を所定順序で出力する書き込みレジスタ指定回路と、
読み出し用のクロック信号に同期して動作し、上記所定順序で、レジスタの１つに格納されているデータを読み出し可能にする読み出しイネーブル信号を出力する読み出しレジスタ指定回路と、
書き込みイネーブル信号と読み出しイネーブル信号から、書き込み可能にされるレジスタと読み出し可能にされるレジスタの上記所定順序における差が所定値になったことを検出し、検出信号を出力する距離接近検出回路を少なくとも備えることを特徴とする緩衝バッファ回路。
【請求項２】
請求項１に記載の緩衝バッファ回路において、
更に、書き込みレジスタ指定回路より出力される書き込みイネーブル信号が１周期の間でアクティブ状態にある期間の占める割合を示すＯＮデューティ比を大きくするデューティ比調整回路と、
上記デューティ比調整回路によりＯＮデューティ比を高めた書き込みイネーブル信号を読み出しレジスタ指定回路の駆動クロックに同期化させるクロック同期化回路とを備え、
上記距離接近検出回路は、クロック同期化回路により読み出し用のクロック信号に同期化された後の書き込みイネーブル信号と、読み出しイネーブル信号から、書き込み可能にされたレジスタと読み出し可能にされたレジスタの上記所定順序における差が所定値になったことを検出して検出信号を出力する緩衝バッファ回路。
【請求項３】
請求項１に記載の緩衝バッファ回路において、
更に、書き込みレジスタ指定回路より出力される書き込みイネーブル信号が１周期の間でアクティブ状態にある期間の占める割合を示すＯＮデューティ比を大きくするデューティ比調整回路と、
上記デューティ比調整回路によりＯＮデューティ比を高めた書き込みイネーブル信号に基づいて所定数のレジスタへのデータの書き込み完了を検知し、読み出しレジスタ指定回路を始動させる読み出しスタート回路を備える緩衝バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ通信システムのＩ／Ｏインターフェース等に用いられる緩衝バッファ回路に関する。
【０００２】
【従来の技術】
データ通信処理装置のインターフェースにおいて、外部からのデータの受取り速度と、装置内部へのデータ読み取り速度との差を吸収する緩衝バッファ回路（エラスティックストア回路とも呼ばれる）が知られている。
【０００３】
図１０は、従来の緩衝バッファ回路２００の構成を示す図である。読み出しアドレス発生回路２０２は、書き込み用のクロック信号ＷＣＬＫに同期して動作し、書き込みデータＷＤＡＴＡを書き込むアドレスＷＡＤＤを生成し、２ポートメモリ２０１に出力す。読み出しアドレス発生回路２０３は、読み出し用のクロック信号ＲＣＬＫに同期して動作し、読み出しデータＲＤＡＴＡの読み出しアドレスＲＡＤＤを生成し、２ポートメモリ２０１に出力する。
【０００４】
上述するように、書き込みアドレス発生回路２０２と読み出しアドレス発生回路２０３は、互いに異なるクロック信号に同期して動作する。通常、データの読み出しは、２ポートメモリ２０１に一定量のデータの書き込みが行われるのを待ってから開始する。この場合において、読み出し用のクロック信号ＲＣＬＫの周波数が書き込み用のクロック信号ＷＣＬＫの周波数よりも高い場合には、データの書き込みよりもデータの読み出しの方が速く行われ、時間の経過と共に読み出しアドレスＲＡＤＤが書き込みアドレスＷＡＤＤに近づくことになる。他方、読み出し用のクロック信号ＲＣＬＫの周波数が書き込み用のクロック信号ＷＣＬＫの周波数よりも低い場合には、データの読み出しよりもデータの書き込みの方が速く行われ、２ポートメモリ２０１がオバーフローすることになる。
【０００５】
減算器２０４は、書き込みアドレスＷＡＤＤと読み出しアドレスＲＡＤＤを内蔵するデコーダ２０４ａを用いて比較可能な数値にデコードした後、これらの値より２つのアドレスの距離（２ポートメモリ２０１内のアドレス空間上でのアドレスの差）を算出し、次段の距離検出回路２０５に出力する。距離検出回路２０５は、上記距離を規定値と比較し、上記距離が規定値になった場合に上記書き込みアドレス発生回路２０２及び読み出しアドレス発生回路２０３にリセット信号を出力し、各アドレスの出力タイミングの初期化を行う。
【０００６】
近年のデータ通信速度の高速化に伴い、上記減算器２０４における距離の計算、距離検出回路２０５における比較処理に要する時間が問題となってきた。最近の緩衝バッファ回路としては、例えば、以下の特許文献１が挙げられる。特許文献１では、２ポートメモリの一部のアドレス領域に注目し、当該領域内での書き込みアドレスと読み出しアドレスの位置関係から上記２つのアドレスの衝突の発生を予測し、書き込みアドレス発生回路及び読み出しアドレス発生回路にリセット信号を出力するエラスティック回路を提案している。
【０００７】
【特許文献１】
特開平７−２５０１０１号公報
【０００８】
【発明が解決しようとする課題】
上記特許文献１に開示されるエラスティックストア回路では、２ポートメモリの一部のアドレス領域に注目することで、処理対象とするアドレスの量を減らすことができるが、書き込みアドレスＷＡＤＤと読み出しアドレスＲＡＤＤの衝突が生じる直前にリセット動作を行う従来技術の緩衝バッファ回路２００に比べて、リセット信号を出力する回数が増え、結果として、処理速度の遅延を招来してしまう可能性がある。
【０００９】
本発明は、より高速なデータ通信に対応した緩衝バッファ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の第１の緩衝バッファ回路は、データの書き込み速度と、データの読み出し速度との差を吸収する緩衝バッファ回路であって、複数のレジスタで構成されるメモリと、書き込み用のクロック信号に同期して動作し、上記メモリを構成する１のレジスタをデータの書き込み可能にする書き込みイネーブル信号を所定順序で出力する書き込みレジスタ指定回路と、読み出し用のクロック信号に同期して動作し、上記所定順序で、レジスタの１つに格納されているデータを読み出し可能にする読み出しイネーブル信号を出力する読み出しレジスタ指定回路と、書き込みイネーブル信号と読み出しイネーブル信号から、書き込み可能にされるレジスタと読み出し可能にされるレジスタの上記所定順序における差が所定値になったことを検出し、検出信号を出力する距離接近検出回路を備えることを特徴とする。
【００１１】
本発明の第２の緩衝バッファ回路は、上記第１の緩衝バッファ回路において、更に、書き込みレジスタ指定回路より出力される書き込みイネーブル信号が１周期の間でアクティブ状態にある期間の占める割合を示すＯＮデューティ比を大きくするデューティ比調整回路と、上記デューティ比調整回路によりＯＮデューティ比を高めた書き込みイネーブル信号を読み出しレジスタ指定回路の駆動クロックに同期化させるクロック同期化回路とを備え、上記距離接近検出回路は、クロック同期化回路により読み出し用のクロック信号に同期化された後の書き込みイネーブル信号と、読み出しイネーブル信号から、書き込み可能にされたレジスタと読み出し可能にされたレジスタの上記所定順序における差が所定値になったことを検出し、検出信号を出力することを特徴とする。
【００１２】
本発明の第３の緩衝バッファ回路は、上記第１の緩衝バッファ回路において、更に、書き込みレジスタ指定回路より出力される書き込みイネーブル信号が１周期の間でアクティブ状態にある期間の占める割合を示すＯＮデューティ比を大きくするデューティ比調整回路と、上記デューティ比調整回路によりＯＮデューティ比を高めた書き込みイネーブル信号に基づいて所定数のレジスタへのデータの書き込み完了を検知し、読み出しレジスタ指定回路を始動させる読み出しスタート回路を備えることを特徴とする。
【００１３】
【発明の実施の形態】
（１）発明の概要
本発明の緩衝バッファ回路は、メモリとして、複数のレジスタを使用する。そして、書き込み用のクロック信号に同期して動作し、上記メモリを構成するレジスタの１つを書き込み可能にする書き込みイネーブル信号を所定順序で出力する書き込みレジスタ指定回路と、読み出し用のクロック信号に同期して動作し、上記所定順序で、レジスタの１つに格納されているデータを読み出し可能にする読み出しイネーブル信号を出力する読み出しレジスタ指定回路と、書き込みイネーブル信号と読み出しイネーブル信号から、書き込み可能にされるレジスタと読み出し可能にされるレジスタの上記所定順序における差が所定値になったことを検出し、検出信号を出力する距離接近検出回路を少なくとも備えることを特徴とする。
【００１４】
上記構成の緩衝バッファ回路では、書き込み及び読み出しを行うメモリ内のレジスタ同士の距離（書き込み順序における間に存在するレジスタの数のことをいう）を書き込みイネーブル信号及び読み出しイネーブル信号を直接比較することにより確認することができる。これにより、アドレスデータを比較演算するためのデータにデコードする必要のある従来の緩衝バッファ回路（例えば、図１０に示した従来の緩衝バッファ回路２００）に比べて、回路の簡単化及び処理の高速化を図ることができる。
【００１５】
本発明の緩衝バッファ回路では、更に、近年のデータ通信で要求されるデータ処理量が、例えば、ＵＳＢ  ２．０規格で４８０Ｍｂｐｓ、シリアルＡＴＡ規格で１．５Ｇｂｐｓ、ＰＣＩ  ＥＸ規格で２．５Ｇｂｐｓであり、このように超高速なデータ通信を行う場合、駆動クロックの周期が極端に短くなる点に注目する。特に書き込みレジスタ指定回路を駆動するクロックの周期が極端に短くなる場合、読み出し用のクロック信号で動作する，書き込み及び読み出しを行うメモリ内のレジスタ同士の距離を求める距離接近検出回路が書き込みイネーブル信号を誤認識することが考えられる。
【００１６】
本発明の緩衝バッファ回路では、更に書き込みイネーブル信号と読み出しイネーブル信号の距離を求める際、デューティ比調整回路により書き込みイネーブル信号が１周期の間でアクティブな状態（正論理回路ではＨｉｇｈレベル、負論理回路ではＬｏｗレベル）にある期間の占める割合を示すＯＮデューティ比を５０％より大きくした後に、クロック同期化回路により読み出しクロック信号に同期化させる。これにより、書き込みイネーブル信号を正確に読み出しクロック信号に同期化させる。そして、上記距離接近検出回路に対し、読み出しクロック信号に同期化した書き込みレジスタ指定信号と、読み出しレジスタ指定信号を入力する。これにより、超高速なデータ通信処理時における緩衝バッファ回路の正確かつ高速な動作を補償する。
【００１７】
（２）実施の形態
以下、添付の図面を参照しつつ実施の形態に係る緩衝バッファ回路１００の構成および動作について説明する。
【００１８】
図１は、実施の形態１に係る緩衝バッファ回路１００の構成を示す図である。メモリ１１０は、各々が２４ビットデータを格納する１６個のレジスタＲＥＧ（０）〜ＲＥＧ（１５）で構成される。各レジスタＲＥＧ（０）〜ＲＥＧ（１５）は、Ｈｉｇｈレベルの書き込みイネーブル信号ＷＥＮの入力に対して２４ビットの書き込みデータＷＤＡＴＡを格納し、Ｈｉｇｈレベルの読み出しイネーブル信号ＲＥＮの入力に対して格納している２４ビットのデータを読み出しデータＲＤＡＴＡとして出力する。
【００１９】
書き込みレジスタ指定回路１２０は、書き込み用クロック信号ＷＣＬＫで動作し、メモリ１１０の備える１６個のレジスタの個々の書き込みイネーブル端子に各位のビットデータを書き込みイネーブル信号ＷＥＮとして出力するリングカウンタ（複数段のフリップフロップで成るシフトレジスタであって、最後のフリップフロップの出力が、先頭のフリップフロップに入力されているものをいう）であって、１個のレジスタにのみＨｉｇｈレベルの書き込みイネーブル信号ＷＥＮを出力するもので成る。
【００２０】
読み出しレジスタ指定回路１３０は、読み出し用クロック信号ＷＣＬＫで動作し、メモリ１１０の備える１６個のレジスタの個々の読み出しイネーブル端子に各位のビットデータを読み出しイネーブル信号ＲＥＮとして出力するリングカウンタであって、１個のレジスタにのみＨｉｇｈレベルの読み出しイネーブル信号ＲＥＮを出力するもので成る。
【００２１】
上記構成のメモリ１１０、書き込みレジスタ指定回路１２０、及び、読み出しレジスタ指定回路１３０を用意することで、アドレスデータを比較演算するためのデータにデコードする必要のある従来の緩衝バッファ回路（例えば図１０に示した従来の緩衝バッファ回路２００）に比べて、回路の簡単化及び処理の高速化を図ることができる。
【００２２】
緩衝バッファ回路１００では、データの書き込み速度が速くなり、これに伴い駆動クロック信号の周波数が高くなることで周期が極端に短くなった場合に、当該書き込み用のクロック信号で動作する書き込みレジスタ指定回路１２０より出力される書き込みイネーブル信号の緩衝バッファ回路１００内での認識率を向上させるため、１周期の間で信号がアクティブな状態にある期間の割合を示すＯＮデューティ比を高めるデューティ比調整回路１４０を用意する。具体的には、デューティ比調整回路１４０は、書き込みレジスタ指定回路１２０より出力される書き込みイネーブル信号ＷＥＮのＯＮデューティ比を５０％から７０％に変更し、変更後のイネーブル信号ＤＷＥＮをクロック同期化回路１５０に出力する。
【００２３】
クロック同期化回路１５０は、ＯＮデューティ比を調整した後の書き込みイネーブル信号ＤＷＥＮを用いて、読み出し用クロック信号ＲＣＬＫに正確に同期させ、同期化後の書き込みイネーブル信号ＳＷＥＮを距離接近検出回路１６０に出力する。
【００２４】
距離接近検出回路１６０は、読み出し用のクロック信号ＲＣＬＫに同期させた書き込みイネーブル信号ＳＷＥＮ及び読み出しイネーブル信号ＲＥＮの比較を行い、データの読み書きを行うレジスタが１個しか違わない（前後に位置する）場合にＨｉｇｈレベルのリセット信号ＲＳＴを出力する。上述した書き込みレジスタ指定回路１２０及び読み出しレジスタ指定回路１３０は、Ｈｉｇｈレベルのリセット信号ＲＳＴの入力に応じてリセット動作を行う。
【００２５】
上述するように、距離接近検出回路１６０の前段に、デューティ比調整回路１４０、クロック同期化回路１５０を設けたことにより、書き込みイネーブル信号ＷＥＮ（０）〜（１５）を、読み出しクロック信号に正確に同期化させることができる。これにより、例えば、ＵＳＢ  ２．０規格で４８０Ｍｂｐｓ、シリアルＡＴＡ規格で１．５Ｇｂｐｓ、及び、ＰＣＩ  ＥＸ規格で２．５Ｇｂｐｓ等の超高速なデータ通信処理時における緩衝バッファ回路１００の正確かつ高速な動作を補償することができる。
【００２６】
読み出しスタート回路１７０は、メモリ１１０の１６個のレジスタの内、データの書き込み順序に従い、最初にデータの書き込みを行ったレジスタから数えて８個目のレジスタに書き込みデータＷＤＡＴＡの書き込みが完了するのを待ってから始動し、Ｈｉｇｈレベルのシフトイネーブル信号ＲＳを読み出しレジスタ指定回路１３０に入力する。なお、上記距離接近検出回路１６０からＨｉｇｈレベルのリセット信号ＲＳＴが入力された場合には上記シフトイネーブル信号ＲＳを一旦Ｌｏｗレベルに戻し、再び、メモリ１１０の上記８個目のレジスタＲＥＧ（７）に対して書き込みデータＷＤＡＴＡの書き込みが完了するのを待つ。
【００２７】
図２は、上記構成の緩衝バッファ回路１００のメモリ１１０の構成及び当該メモリに対して書き込みレジスタ指定回路１２０及び読み出しレジスタ指定回路１３０から出力される書き込みイネーブル信号ＷＥＮ及び読み出しイネーブル信号ＲＥＮについて説明するための図である。メモリ１１０は、１６個の２４ビットデータ用のレジスタＲＥＧ（０）〜ＲＥＧ（１５）で成る。このため、いわゆるメモリアドレスというものは存在しない。緩衝バッファ回路１００では、書き込みレジスタ指定回路１２０及び読み出しレジスタ指定回路１３０が、メモリ１１０を構成する各レジスタの書き込み及び読み出しイネーブル信号用の端子に１対１に接続された書き込み及び読み出しイネーブル信号線を備え、所定の順序、例えば、図２に示す左側のレジスタから順に右側のレジスタへと１のＨｉｇｈレベルのイネーブル信号をクロック信号に同期してシフトしながら出力することで、データの書き込みを行うレジスタとデータの読み出しを行うレジスタの指定を行う。
【００２８】
各レジスタＲＥＧ（０）〜ＲＥＧ（１５）は、書き込みイネーブル信号用の端子ｗｅｎ及び読み出しイネーブル用の端子ｒｅｎを備え、Ｈｉｇｈレベルの書き込みイネーブル信号ＷＥＮの入力に応じて書き込みデータＷＤＡＴＡの書き込みを許可し、Ｈｉｇｈレベルの読み出しイネーブル信号ＲＥＮの入力に応じて格納しているデータを読み出しデータＲＤＡＴＡとして出力する。
【００２９】
書き込みレジスタ指定回路１２０及び読み出しレジスタ指定回路１３０は、入力されるクロック信号に同期して動作する１６ビットのシフトレジスタで成るリングカウンタであり、１ビットだけＨｉｇｈレベルに設定された１６ビット信号を出力する。
【００３０】
図示するように、外部からの書き込みデータＷＤＡＴＡの入力に応じて、書き込みレジスタ指定回路１２０が始動し、書き込み用のクロック信号ＷＣＬＫに同期して“１０００・・・０００”、“０１００・・・０００”、“００１０・・・０００”・・・と１６ビットの書き込みイネーブル信号ＷＥＮを出力する。メモリ１１０の１６個のレジスタの内、データの書き込み順序に従い、最初にデータの書き込みを行ったレジスタから数えて８番目のレジスタに対応する８ビット目のレジスタＲＥＧ（７）に対してデータの書き込みが完了した後、上述した読み出しスタート回路１７０からシフトイネーブル信号ＲＳが出力されて読み出しレジスタ指定回路１３０が始動し、読み出し用のクロック信号ＲＣＬＫに同期して、上記書き込みイネーブル信号ＷＥＮの値を追いかけるように“１０００・・・０００”、“０１００・・・０００”、“００１０・・・０００”・・・と出力する。
【００３１】
図３は、書き込みレジスタ指定回路１２０の回路図である。書き込みレジスタ指定回路１２０は、Ｄフリップフロップ１２１ａ〜１２１ｐ及びマルチプレクサ１２２ａ〜１２２ｐで構成される１６ビットのシフトレジスタで成るリングカウンタである。Ｄフリップフロップ１２１ａ〜１２１ｐのクロック信号入力端子には、書き込み用クロック信号ＷＣＬＫが入力される。距離接近検出回路１６０から出力されるリセット信号は、Ｄフリップフロップ１２１ａのセット端子Ｓ、Ｄフリップフロップ１２１ｂ〜１２１ｐのリセット端子Ｒに入力される。
【００３２】
書き込みデータＷＤＡＴＡを出力する外部の装置から入力されるシフトイネーブル信号ＷＳは、各Ｄフリップフロップのデータ入力端子の前段に設けられた２入力１出力のマルチプレクサ１２２ａ〜１２２ｐの選択信号入力端子Ｓに入力される。マルチプレクサ１２２ａ〜１２２ｐは、図面上で上下２つの入力端子１２３ａ〜１２３ｐ及び１２４ａ〜１２４ｐを備える。マルチプレクサ１２２ａ〜１２２ｐは、シフトイネーブル信号ＷＳがＬｏｗレベルの時、図面上で上側の入力端子１２３ａ〜１２３ｐに入力される信号を出力し、シフトイネーブル信号ＷＳがＨｉｇｈレベルの時、図面上で下側の入力端子１２４ａ〜１２４ｐに入力される信号を出力する。
【００３３】
１６個のＤフリップフロップ１２１ａ〜１２１ｐのデータ入力端子Ｄは、書き込みイネーブル信号ＷＥＮ（０）〜ＷＥＮ（１５）の各出力端子１２５ａ〜１２５ｐに接続されると共に、マルチプレクサ１２２ａ〜１２２ｐの出力端子に接続される。Ｄフリップフロップ１２１ａ〜１２１ｏのデータ出力端子Ｑは、マルチプレクサ１２２ｂ〜１２２ｐの入力端子１２４ｂ〜１２４ｐに接続されると共に、マルチプレクサ１２２ａ〜１２２ｏの入力端子１２３ａ〜１２３ｏに入力される。Ｄフリップフロップ１２１ｐのデータ出力端子Ｑは、マルチプレクサ１２２ａの入力端子１２４ａに接続されると共に、マルチプレクサ１２２ｐの入力端子１２３ｐに接続される。
【００３４】
上記構成の書き込みレジスタ指定回路１２０では、Ｈｉｇｈレベルのシフトイネーブル信号ＷＳの入力に応じて始動し、１６個の内、１つだけをＨｉｇｈレベルに設定した書き込みイネーブル信号ＷＥＮ（０）〜ＷＥＮ（１５）をメモリ１１０の対応するレジスタＲＥＧ（０）〜ＲＥＧ（１５）のイネーブル信号入力端子ｗｅｎ（図２を参照）に出力する。また、Ｈｉｇｈレベルのリセット信号ＲＳＴの入力に対応して、初期値であるＨｉｇｈレベルの書き込みイネーブル信号ＷＥＮ（０）、及び、Ｌｏｗレベルの書き込みイネーブル信号ＷＥＮ（１）〜ＷＥＮ（１５）を出力する。
【００３５】
図４は、読み出しレジスタ指定回路１３０の回路図である。読み出しレジスタ指定回路１３０は、読み出しクロック信号ＲＣＬＫに同期して動作する１６ビットのシフトレジスタで成るリングカウンタであり、上述した書き込みレジスタ指定回路１２０と同じ構成の回路である。図中、１３０番台の引用番号を付した各構成物の下一桁の番号及び添字（アルファベット）は、図３に１２０番台の引用番号を付して表される書き込みレジスタ指定回路１２０の各構成物に一対一に対応する。１６個のＤフリップフロップ１３１ａ〜１３１ｐのデータ入力端子Ｄは、読み出しイネーブル信号ＲＥＮ（０）〜ＷＥＮ（１５）の各出力端子１３５ａ〜１３５ｐに接続される。
【００３６】
読み出しレジスタ指定回路１３０では、Ｈｉｇｈレベルのシフトイネーブル信号ＷＳの入力に応じて始動し、１６個の内、１つだけをＨｉｇｈレベルに設定したイネーブル信号ＷＥＮ（０）〜ＷＥＮ（１５）をメモリ１１０の対応するレジスタＲＥＧ（０）〜ＲＥＧ（１５）のイネーブル信号入力端子ｒｅｎ（図２を参照）に出力する。また、Ｈｉｇｈレベルのリセット信号ＲＳＴの入力に対応して、初期値であるＨｉｇｈレベルの読み出しイネーブル信号ＷＥＮ（０）、及び、Ｌｏｗレベルの読み出しイネーブル信号ＷＥＮ（１）〜ＷＥＮ（１５）を出力する。
【００３７】
図５は、デューティ調整回路１４０の回路図である。デューティ調整回路１４０は、１６個の調整回路１４１ａ〜１４１ｐで構成され、各調整回路の信号入力端子１４４ａ〜１４４ｐには、書き込みクロック信号ＷＣＬＫで駆動される書き込みレジスタ指定回路１２０より出力された書き込みイネーブル信号ＷＥＮ（０）〜ＷＥＮ（１５）が入力される。各調整回路１４１ａ〜１４１ｐの出力は、出力端子１４５ａ〜１４５ｐからＯＮデューティ比を調整した書き込みイネーブル信号ＤＷＥＮ（０）〜ＤＷＥＮ（１５）として出力される。
【００３８】
調整回路１４０ａ〜１４０ｐは、同じ構成であり、ここでは、代表して調整回路１４０ａの構成及び動作について説明する。調整回路１４０ａは、２入力ＯＲゲート１４２ａ及び当該ＯＲゲート１４２ａの一方の信号入力端に接続されたバッファ１４３ａで構成される。
【００３９】
図６は、イネーブル信号ＷＥＮ（０）の入力波形と、ＯＲゲート１４２ａの２つの信号入力端子Ａ及びＢ、並びに、信号出力端子Ｃにおける信号の波形を示す図である。図示するように、信号出力端子Ｃより出力される信号はバッファ１４３ａによる遅延時間の分だけ、Ｈｉｇｈレベルにある時間が延長され、ＯＮデューティ比が５０％から７０％に調整された信号に成る。なお、変換後のＯＮデューティ比は、５０％よりも大きければ良く、後段のクロック同期化回路１５０が正確に動作するのであれば異なる値であっても良い。
【００４０】
図７は、クロック同期化回路１５０の構成を示す図である。クロック同期化回路１５０は、データ入力端子Ｄにそれぞれ上記デューティ比調整回路１４０より出力されるＯＮデューティ比７０％のイネーブル信号ＤＷＥＮ（０）〜ＤＷＥＮ（１５）の入力される１６個のＤフリップフロップ１５１ａ〜１５１ｐで成る。各Ｄフリップフロップ１５１ａ〜１５１ｐのクロック信号入力端子ＣＫには、読み出し用のクロック信号ＲＣＬＫが入力される。Ｄフリップフロップの働きにより、データ入力端子Ｄに入力される各イネーブル信号ＤＷＥＮ（０）〜ＤＷＥＮ（１５）は、読み出し用のクロック信号ＲＣＬＫに同期した信号に変換される。クロック同期化回路１５０は、同期化後のイネーブル信号ＳＷＥＮ（０）〜ＳＷＥＮ（１５）を出力する。
【００４１】
なお、上記デューティ比調整回路１４０の働きによりデューティ比を７０％に変更しているため、Ｄフリップフロップにおいて書き込みイネーブル信号ＤＷＥＮのＬｏｗレベルからＨｉｇｈレベルへの切り換りを見落とすことなく、正確にクロック同期化処理を行うことができる。
【００４２】
上記デュー比調整回路１４０及びクロック同期化回路１５０の働きにより、異なる周波数のクロック信号を基準として生成されていた書き込みイネーブル信号と読み出しイネーブル信号の周期を一致させることができる。これにより、以下の距離接近検出回路１６０において実行する距離接近検出処理の精度を高めることができる。
【００４３】
距離接近検出回路１６０では、同期化後の書き込みイネーブル信号ＳＷＥＮ（０）〜ＳＷＥＮ（１５）と、読み出しイネーブル信号ＲＥＮ（０）〜ＲＥＮ（１５）の値を直接比較し、Ｈｉｇｈレベルに成っている信号の位置が隣、具体的には、データの書き込みを行うレジスタと読み出しを行うレジスタの位置が、書き込み順序において直前又は直後に位置する場合を検出し、Ｈｉｇｈレベルのリセット信号を書き込みレジスタ指定回路１２０及び読み出しレジスタ指定回路１３０に出力する。
【００４４】
図８は、距離接近検出回路１６０の回路図である。距離接近検出回路１６０は、大きく分けてオーバーフロー検出部Ａ、アンダーフロー検出部Ｂ、及び、前記２つの検出部の結果の論理和を求めてリセット信号（オバーフロ−及びアンダーフロー検出信号）として出力するＯＲゲート１６３で構成される。オーバーフロ−検出部Ａは、書き込み用クロック信号ＷＣＬＫの方が読み出し用クロック信号ＲＣＬＫよりも早いため、メモリ１１０の各レジスタにデータが蓄積されてゆき、書き込みイネーブル信号が指定するレジスタが読み出しイネーブル信号が指定するレジスタの直前に達した場合を検出する。一方、アンダーフロー検出部Ｂは、読み出し用クロック信号ＲＣＬＫの方が書き込み用クロック信号ＲＣＬＫよりも早いため、読み出しイネーブル信号が指定するレジスタが、書き込みイネーブル信号が指定するレジスタの直前に達する場合を検出する。
【００４５】
上述するように、オーバーフロー検出部Ａは、読み出しイネーブル信号が指定するレジスタの直前に位置するレジスタが書き込みイネーブル信号により指定されたことを検出する。即ち、２入力ＡＮＤゲート１６１ａには、読み出しイネーブル信号ＲＥＮ（１）と当該イネーブル信号が指定するレジスタの直前に位置するレジスタを指定する書き込みイネーブル信号ＳＷＥＮ（０）が入力され、これらが共にＨｉｇｈレベルに切り換るのを検出する。同様に、２入力ＡＮＤゲート１６１ｂ〜１６１ｐには、読み出しイネーブル信号ＲＥＮ（２）〜ＲＥＮ（１５）及びＲＥＮ（０）と当該イネーブル信号が指定するレジスタの直前に位置するレジスタを指定する書き込みイネーブル信号ＳＷＥＮ（１）〜ＳＷＥＮ（１５）が入力され、これらが共にＨｉｇｈレベルに切り換るのを検出する。
【００４６】
４入力ＯＲゲート１６１ｑは、ＡＮＤゲート１６１ａ〜１６１ｄの何れか１つがＨｉｇｈレベルに切り換った場合にＨｉｇｈレベルの信号を出力する。同様に、４入力ＯＲゲート１６１ｒ、１６１ｓ及び１６１ｔは、それぞれＡＮＤゲート１６１ｅ〜１６１ｈ、１６１ｉ〜１６１ｌ及び１６１ｍ〜１６１ｐの何れか１つがＨｉｇｈレベルに切り換った場合にＨｉｇｈレベルの信号を出力する。最後に、４入力ＯＲゲート１６１ｕは、上記各ＯＲゲート１６１ｑ〜１６１ｔの何れか１つにおいてＨｉｇｈレベルの信号が出力され場合にＨｉｇｈレベルの信号を出力する。
【００４７】
アンダーフロー検出部Ｂの構成は、以下の通りである。上述するように、アンダーフロー検出部Ｂは、書き込みイネーブル信号が指定するレジスタの直前に位置するレジスタが読み出しイネーブル信号により指定されたことを検出する。即ち、２入力ＡＮＤゲート１６２ａには、読み出しイネーブル信号ＲＥＮ（０）と当該イネーブル信号が指定するレジスタの直前に位置するレジスタを指定する書き込みイネーブル信号ＳＷＥＮ（１）が入力され、これらが共にＨｉｇｈレベルに切り換るのを検出する。同様に、２入力ＡＮＤゲート１６２ｂ〜１６２ｐには、読み出しイネーブル信号ＲＥＮ（１）〜ＲＥＮ（１５）と当該イネーブル信号が指定するレジスタの直前に位置するレジスタを指定する書き込みイネーブル信号ＳＷＥＮ（２）〜ＳＷＥＮ（１５）及びＳＷＥＮ（０）が入力され、これらが共にＨｉｇｈレベルに切り換るのを検出する。
【００４８】
４入力ＯＲゲート１６２ｑは、ＡＮＤゲート１６２ａ〜１６２ｄの何れか１つがＨｉｇｈレベルに切り換った場合にＨｉｇｈレベルの信号を出力する。同様に、４入力ＯＲゲート１６２ｒ、１６２ｓ及び１６２ｔは、それぞれＡＮＤゲート１６２ｅ〜１６２ｈ、１６２ｉ〜１６２ｌ及び１６２ｍ〜１６２ｐの何れか１つがＨｉｇｈレベルに切り換った場合にＨｉｇｈレベルの信号を出力する。最後に、４入力ＯＲゲート１６２ｕは、上記各ＯＲゲート１６２ｑ〜１６２ｔの何れか１つにおいてＨｉｇｈレベルの信号が出力され場合にＨｉｇｈレベルの信号を出力する。
【００４９】
ＯＲゲート１６３は、上述したオーバーフロー検出部Ａ及びアンダーフロー検出部Ｂの何れかよりＨｉｇｈレベルの信号が出力された場合に、Ｈｉｇｈレベルのリセット信号を出力する。
【００５０】
図９は、読み出しスタート回路１７０の回路図である。読み出しスタート回路１７０は、Ｄフリップフロップ１７１及びマルチプレクサ１７２で構成される。Ｄフリップフロップ１７１のデータ入力端子Ｄには、マルチプレクサ１７２の出力端子が接続されている。マルチプレクサ１７２はの選択信号入力端子Ｓには、上述したデューティ比調整回路１４０より出力される調整後の書き込みイネーブル信号ＤＷＥＮ（０）〜ＤＷＥＮ（１５）の内、メモリ１１０の８個目のレジスタに対応するイネーブル信号ＤＷＥＮ（７）のデータが入力される。リセット端子Ｒには、距離接近調整回路１６０から出力されるリセット信号ＲＳＴが入力される。クロック信号入力端子ＣＫには、読み出しクロック信号ＲＣＬＫが入力される。
【００５１】
マルチプレクサ１７１は、Ｈｉｇｈレベルの書き込みイネーブル信号ＤＷＥＮ（７）の入力に応じて入力端子１７２ｂに入力されている電源電圧Ｖｃｃ（＝Ｈｉｇｈレベルを意味する）を出力し、Ｌｏｗレベルの書き込みイネーブル信号ＤＷＥＮ（７）の入力に応じて入力端子１７２ａに入力されているＤフリップフロップ１７１のデータ出力端子Ｑより出力される信号を再び、信号入力端子Ｄに出力する。
【００５２】
上記構成の読み出しスタート回路１７０では、メモリ１１０の１６個のレジスタのうち、データの書き込み順序に従い、最初にデータの書き込みを行ったレジスタから数えて８個目までデータの書き込みが完了するのを待ってから読み出しレジスタ指定回路１３０を始動させるＨｉｇｈレベルのシフトイネーブル信号ＲＳを出力する。これにより、図２に示すようにレジスタ８個分だけ遅延した状態で、読み出しイネーブル信号が書き込みイネーブル信号の内容を追いかけるように出力されることになる。
【００５３】
【発明の効果】
本発明の緩衝バッファ回路では、複数のレジスタで成るメモリを採用し、各レジスタの内の１つのレジスタを所定順序で書き込み及び読み出し可能な状態に切り換える書き込みレジスタ指定回路及び読み出しレジスタ指定回路を備える。これにより、アドレスデコーダを不要にし、処理速度を向上することができる。また、書き込みレジスタ特定回路より出力される信号のＯＮデューティ比を大きくした後に、読み出しクロック信号に正確に同期化させることで、書き込みイネーブル信号と読み出しイネーブル信号を比較する際の誤検出をなくし、データ通信速度の高速化に対処することができる。
【図面の簡単な説明】
【図１】実施の形態に係る緩衝バッファ回路の回路図である。
【図２】緩衝バッファ回路のメモリの構成及び当該メモリに対して出力される書き込みイネーブル信号及び読み出しイネーブル信号を示す図である。
【図３】書き込みレジスタ指定回路の構成を示す図である。
【図４】読み出しレジスタ指定回路の構成を示す図である。
【図５】デューティ比調整回路の構成を示す図である。
【図６】デューティ比調整回路の入出力信号の波形を示す図である。
【図７】クロック同期化回路の構成を示す図である。
【図８】距離接近検出回路の構成を示す図である。
【図９】読み出しスタート回路の構成を示す図である。
【図１０】従来の緩衝バッファ回路の回路図である。
【符号の説明】１００  緩衝バッファ回路、１１０  メモリ、１２０  書き込みレジスタ指定回路、１３０  読み出しレジスタ指定回路、１４０  デューティ比調整回路、１５０  クロック同期化回路、１６０  距離接近検出回路、１７０  読み出しスタート回路。
【図１】
2004336110.tif 000003
【図２】
2004336110.tif 000004
【図３】
2004336110.tif 000005
【図４】
2004336110.tif 000006
【図５】
2004336110.tif 000007
【図６】
2004336110.tif 000008
【図７】
2004336110.tif 000009
【図８】
2004336110.tif 000010
【図９】
2004336110.tif 000011
【図１０】
2004336110.tif 000012