(57)【要約】【課題】ホットキャリア耐性の劣化を抑制しつつ、低消費電力化とサージ耐性の向上とを実現しうるＭＩＳ型半導体装置及びその製造方法を提供する。【解決手段】ＭＩＳ型半導体装置の製造工程において、周辺回路領域のＭＩＳトランジスタのＬＤＤ形成用のイオン注入を利用して、保護回路領域のＭＩＳトランジスタの低濃度ドレイン領域６ｂを形成し、ロジック回路のＭＩＳトランジスタのエクステンション形成用のイオン注入を利用して、保護回路領域のＭＩＳトランジスタのソース側エクステンション領域８ａを形成する。保護回路領域のＭＩＳトランジスタにおいて、低濃度ドレイン領域６ｂによりホットキャリア耐性の劣化が抑制され、低濃度ドレイン６ｂよりも高濃度の不純物を含むソース側エクステンション領域８ａにより寄生バイポーラトランジスタの動作開始電圧が低下して、保護機能が向上する。【選択図】      図２
2004221223.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、内部回路に配置される内部回路用ＭＩＳ型素子と、上記内部回路を保護するための保護回路に配置される保護用ＭＩＳ型素子とを設けてなるＭＩＳ型半導体装置であって、
上記保護用ＭＩＳ型素子は、
上記半導体基板上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜上に設けられたゲート電極と、
上記ゲート電極の側面を覆うサイドウォールと、
上記半導体基板のうち上記ゲート電極の両側方に位置する領域に設けられ、各々第１導電型不純物を含むソース領域及びドレイン領域と、
上記半導体基板のうち上記ソース領域及びドレイン領域に挟まれ，かつ上記ドレイン領域に隣接する領域に設けられ、上記ドレイン領域よりも低濃度の第１導電型不純物を含む第１の拡散領域と、
上記半導体基板のうち上記ソース領域及びドレイン領域に挟まれ，かつ上記ソース領域に隣接する領域に設けられ、上記ソース領域よりも低濃度で、上記第１の拡散領域よりも高濃度の第１導電型不純物を含む第２の拡散領域と
を備えているＭＩＳ型半導体装置。
【請求項２】
請求項１記載のＭＩＳ型半導体装置において、
上記保護用ＭＩＳ型素子の第２の拡散領域は、１×１０１９ｃｍ−３以上で２×１０２０ｃｍ−３以下の濃度範囲内にある不純物を含んでいることを特徴とするＭＩＳ型半導体装置。
【請求項３】
請求項１又は２記載のＭＩＳ型半導体装置において、
上記内部回路用素子は、周辺回路用素子とロジック回路用素子とを含み、
上記周辺回路用素子は、
上記半導体基板上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜上に設けられたゲート電極と、
上記半導体基板のうち上記ゲート電極の両側方に位置する領域に設けられ、各々第１導電型不純物を含むソース領域及びドレイン領域と、
上記半導体基板のうち上記ソース領域及びドレイン領域に挟まれ，かつ上記ソース領域及びドレイン領域にそれぞれ隣接する領域に設けられ、上記保護用ＭＩＳ型素子の上記第１の拡散領域と実質的に同じ濃度の第１導電型不純物を含むＬＤＤ領域とを備え、
上記ロジック回路用素子は、
上記半導体基板上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜上に設けられたゲート電極と、
上記半導体基板のうち上記ゲート電極の両側方に位置する領域に設けられ、各々第１導電型不純物を含むソース領域及びドレイン領域と、
上記半導体基板のうち上記ソース領域及びドレイン領域に挟まれ，かつ上記ソース領域及びドレイン領域にそれぞれ隣接する領域に設けられ、上記保護用ＭＩＳ型素子の上記第２の拡散領域と実質的に同じ濃度の第１導電型不純物を含むエクステンション領域とを備えている
ことを特徴とするＭＩＳ型半導体装置。
【請求項４】
半導体基板に、内部回路に配置される内部回路用ＭＩＳ型素子と、上記内部回路を保護するための保護回路に配置される保護用ＭＩＳ型素子とを設けてなるＭＩＳ型半導体装置の製造方法であって、
上記半導体基板の活性領域を囲む素子分離を形成する工程（ａ）と、
上記半導体基板の活性領域の上に、上記保護用ＭＩＳ型素子のゲート絶縁膜及びゲート電極を形成する工程（ｂ）と、
上記半導体基板のうち上記ゲート電極の一方の側方に位置する領域に第１導電型不純物のイオンを注入して、第１の拡散領域を形成する工程（ｃ）と、
上記半導体基板のうち上記ゲート電極の他方の側方に位置する領域に、上記工程（ｃ）におけるよりも高濃度の第１導電型不純物のイオンを注入して、第２の拡散領域を形成する工程（ｄ）と、
上記ゲート電極の側面を覆うサイドウォールを形成する工程（ｅ）と、
上記工程（ｅ）の後で、上記半導体基板のうち上記第１，第２の拡散領域と上記素子分離との間に位置する領域に上記工程（ｃ）及び（ｄ）よりも高濃度の第１導電型不純物を導入して、高濃度ソース・ドレイン領域を形成する工程（ｆ）と
を含むＭＩＳ型半導体装置の製造方法。
【請求項５】
請求項４記載のＭＩＳ型半導体装置の製造方法において、
上記内部回路用ＭＩＳ型素子は、周辺回路用素子と、ロジック回路用素子とを含み、
上記工程（ａ）では、上記周辺回路素子が設けられる活性領域と、上記ロジック回路用素子が設けられる活性領域とを囲むように上記素子分離を形成し、
上記工程（ｂ）では、上記周辺回路素子と上記ロジック回路素子とのゲート絶縁膜膜及びゲート電極をそれぞれ形成し、
上記工程（ｃ）では、上記保護用ＭＩＳ型素子のドレイン側のゲート電極−素子分離間の領域と、上記周辺回路用ＭＩＳ型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記周辺回路用素子のＬＤＤ領域を形成し、
上記工程（ｄ）では、上記保護用ＭＩＳ型素子のソース側のゲート電極−素子分離間の領域と、上記ロジック回路用ＭＩＳ型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記ロジック回路用素子のエクステンション領域を形成することを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項６】
請求項５記載のＭＩＳ型半導体装置の製造方法において、
上記工程（ｂ）の後で上記工程（ｅ）の前に、上記保護用ＭＩＳ型素子のソース側のゲート電極−素子分離間の領域を開口したマスクを用い、傾き角が１０°以上で３５°以下の方向からイオン注入を行なうことにより、上記第２の拡散領域に加重的にイオン注入を行なう工程をさらに含むことを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項７】
請求項４記載のＭＩＳ型半導体装置の製造方法において、
上記内部回路用ＭＩＳ型素子は、周辺回路用素子と、ロジック回路用素子とを含み、
上記工程（ａ）では、上記周辺回路素子が設けられる活性領域と、上記ロジック回路用素子が設けられる活性領域とを囲むように上記素子分離を形成し、
上記工程（ｂ）では、上記周辺回路素子と上記ロジック回路素子とのゲート絶縁膜膜及びゲート電極をそれぞれ形成し、
上記工程（ｃ）では、上記保護用ＭＩＳ型素子の活性領域と、上記周辺回路用ＭＩＳ型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記第１の拡散領域及び上記周辺回路用素子のＬＤＤ領域を形成し、
上記工程（ｄ）では、上記保護用ＭＩＳ型素子のソース側のゲート電極−素子分離間の領域と、上記ロジック回路用ＭＩＳ型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記ロジック回路用素子のエクステンション領域を形成するとともに、２回のイオン注入により上記第２の拡散領域を形成することを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項８】
請求項４記載のＭＩＳ型半導体装置の製造方法において、
上記内部回路用ＭＩＳ型素子は、周辺回路用素子と、ロジック回路用素子とを含み、
上記工程（ａ）では、上記周辺回路素子が設けられる活性領域と、上記ロジック回路用素子が設けられる活性領域とを囲むように上記素子分離を形成し、
上記工程（ｂ）では、上記周辺回路素子と上記ロジック回路素子とのゲート絶縁膜膜及びゲート電極をそれぞれ形成し、
上記工程（ｃ）では、上記保護用ＭＩＳ型素子の活性領域と、上記周辺回路用ＭＩＳ型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記第１の拡散領域及び上記周辺回路用素子のＬＤＤ領域を形成し、
上記工程（ｄ）では、上記保護用ＭＩＳ型素子のソース側のゲート電極−素子分離間の領域を開口したマスクを用い、傾き角が１０°以上３５°以下の方向からイオン注入を行なうことにより、２回のイオン注入により上記第２の拡散領域を形成するとともに、
上記工程（ｂ）の後で上記工程（ｅ）の前に、上記ロジック回路用ＭＩＳ型素子の活性領域を開口したマスクを用いてイオン注入を行なうことにより、上記ロジック回路用素子のエクステンション領域を形成する工程をさらに含むことを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項９】
請求項４記載のＭＩＳ型半導体装置の製造方法において、
上記内部回路用ＭＩＳ型素子は、周辺回路用素子と、ロジック回路用素子とを含み、
上記工程（ａ）では、上記周辺回路素子が設けられる活性領域と、上記ロジック回路用素子が設けられる活性領域とを囲むように上記素子分離を形成し、
上記工程（ｂ）では、上記周辺回路素子と上記ロジック回路素子とのゲート絶縁膜膜及びゲート電極をそれぞれ形成し、
上記工程（ｃ）では、上記保護用ＭＩＳ型素子のドレイン側のゲート電極−素子分離間の領域と、上記周辺回路用ＭＩＳ型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記第１の拡散領域及び上記周辺回路用素子のＬＤＤ領域を形成し、
上記工程（ｄ）では、上記保護用ＭＩＳ型素子のソース側のゲート電極−素子分離間の領域を開口したマスクを用い、傾き角が１０°以上で３５°以下の方向からイオン注入を行なうことにより、上記第２の拡散領域を形成するとともに、
上記工程（ｂ）の後で上記工程（ｅ）の前に、上記ロジック回路用ＭＩＳ型素子の活性領域を開口したマスクを用いてイオン注入を行なうことにより、上記ロジック回路用素子のエクステンション領域を形成する工程をさらに含むことを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項１０】
請求項５〜９のうちいずれか１つに記載のＭＩＳ型半導体装置の製造方法において、
上記工程（ｃ）と同じマスクを用いて、上記第１導電型不純物のイオン注入よりも高エネルギーで第２導電型不純物のイオン注入を行なうことにより、上記保護用ＭＩＳ型素子のドレイン側ポケット領域を形成する工程と、
上記工程（ｄ）と同じマスクを用いて、上記第１導電型不純物のイオン注入よりも高エネルギーで第２導電型不純物のイオン注入を行なうことにより、上記保護用ＭＩＳ型素子のソース側ポケット領域を形成する工程と
をさらに含むことを特徴とするＭＩＳ型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＭＩＳトランジスタを配置したＭＩＳ型半導体装置及びその製造方法に係り、特に、ホットキャリアに対する耐性及びサージ耐性の向上対策に関する。
【０００２】
【従来の技術】
従来より、半導体集積回路装置に配置される各素子について、素子の集積度を高めるために、各種素子の微細化が進められている。各種素子の中でも特にＭＩＳトランジスタについては、ソース・ドレイン間に印加された電圧の大部分がドレイン近傍（空乏層）に集中することがＭＩＳトランジスタの微細化の障害になっていた。すなわち、ドレイン近傍に生じる電界によって空乏層内で電子が加速されると、加速された電子がシリコン原子に衝突することにより、電子・正孔対を発生させる。このようにして発生した電子はホットエレクトロンと呼ばれる。このホットエレクトロンの発生による電流が問題となるために、ＭＩＳトランジスタをホットエレクトロンが発生しないような低い電圧でしか使用することができなかった。
【０００３】
図１３は、ホットエレクトロンの発生を抑制し、耐圧を向上させる構造として、一般的に用いられている従来のＬＤＤ型のＭＩＳトランジスタの構造を示す断面図である。図１３に示すように、従来のＬＤＤ型ＭＩＳトランジスタは、Ｓｉ基板５０１と、Ｓｉ基板５０１の表面領域を多数の活性領域に区画する素子分離（トレンチ分離）５０２と、活性領域の上に形成されたシリコン酸化膜やシリコン酸窒化膜などからなるゲート絶縁膜５０３と、ゲート電極５０４の側面を覆うシリコン酸化膜からなるサイドウォール５０９と、Ｓｉ基板５０１中でゲート電極５０４の両側方に位置する領域に形成された高濃度ソース・ドレイン領域５１０ａ，５１０ｂと、Ｓｉ基板５０１中で高濃度ソース・ドレイン領域５１０ａ，５１０ｂに挟まれ，かつ両者にそれぞれ隣接するように形成された低濃度ソース・ドレイン領域５０５ａ，５０５ｂと、Ｓｉ基板５０１中で低濃度ソース・ドレイン領域５０５ａ，５０５ｂに挟まれ，かつ両者に隣接するように形成されたポケット注入領域５０７ａ，５０７ｂとを備えている。
【０００４】
ここで、ｎチャネル型ＭＩＳトランジスタにおいては、高濃度ソース・ドレイン領域５１０ａ，５１０ｂ及び低濃度ソース・ドレイン領域５０５ａ，５０５ｂには、ｎ型不純物（リン，ヒ素など）がドープされ、ポケット注入領域５０７ａ，５０７ｂにはｐ型不純物（ボロンなど）がドープされる。また、図１３に示すＳｉ基板５０１は、ポケット注入領域５０７ａ，５０７ｂよりも低濃度のｐ型不純物がドープされており、基板領域あるいはウェル領域と呼ばれる領域となっている。また、一般に、Ｓｉ基板５０１の表面部であって、ゲート絶縁膜５０３の直下方に位置する領域は、ＭＩＳトランジスタの動作時に電流が流れるチャネル領域となっている。
【０００５】
図１３に示すＭＩＳトランジスタの構造により、高濃度ソース・ドレイン領域５１０ａ，５１０ｂ間に電圧が印加された際に、チャネル領域−ドレイン領域間に生じる空乏層を低濃度ドレイン領域から高濃度ドレイン領域の一部に亘る領域に拡大させることができる。このように空乏層が拡大することにより、空乏層内における電界（単位距離当たりの電圧）は小さくなるので、ホットエレクトロンの発生は抑制される。
【０００６】
【特許文献１】
特願平４−３３６４９９号公報（要約）
【０００７】
【発明が解決しようとする課題】
しかしながら、図１３に示す従来のＭＩＳトランジスタ構造においては、ホットキャリアの発生が抑制され、素子寿命が長くなるが、反面、低濃度ソース・ドレイン領域５０５ａ，５０５ｂが設けられていることにより、トランジスタ内部の抵抗が高くなる結果、ＭＩＳトランジスタの種類によっては、種々の不具合を起こすおそれがあった。例えば、図１１に示す保護回路に配置される保護用ＭＩＳトランジスタにおいては、以下のような不具合がある。
【０００８】
保護回路においては、半導体集積回路装置の入出力ピン（端子）から静電気が入力した時に、保護用ＭＩＳトランジスタにおいて、スナップバック現象により寄生バイポーラ動作が開始され、保護用ＭＩＳトランジスタに大電流（又は大量の電荷）が流れることにより、他のＭＩＳトランジスタなどが保護される。
【０００９】
ところが、保護用ＭＩＳトランジスタ内部の高抵抗化により、スナップバック現象により寄生バイポーラ動作が開始する時点でのドレイン電圧が高くなるので、半導体集積回路装置の消費電力が高くなってしまう。また、内部の高抵抗化により、保護用ＭＩＳトランジスタは、外部から静電気が入力された際に、熱上昇が激しくなり、熱破壊に至りやすく、静電気に対する耐性が劣化するという不具合もあった。
【００１０】
本発明の目的は、保護用ＭＩＳトランジスタの高抵抗化を抑制する手段を講ずることにより、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気等のサージ入力に対する耐性の向上とを実現しうるＭＩＳ型半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明のＭＩＳ型半導体装置は、半導体基板に、内部回路に配置される内部回路用ＭＩＳ型素子と、上記内部回路を保護するための保護回路に配置される保護用ＭＩＳ型素子とを設けてなるＭＩＳ型半導体装置であって、上記保護用ＭＩＳ型素子は、上記半導体基板上に設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられたゲート電極と、上記ゲート電極の側面を覆うサイドウォールと、上記半導体基板のうち上記ゲート電極の両側方に位置する領域に設けられ、各々第１導電型不純物を含むソース領域及びドレイン領域と、上記半導体基板のうち上記ソース領域及びドレイン領域に挟まれ，かつ上記ドレイン領域に隣接する領域に設けられ、上記ドレイン領域よりも低濃度の第１導電型不純物を含む第１の拡散領域と、上記半導体基板のうち上記ソース領域及びドレイン領域に挟まれ，かつ上記ソース領域に隣接する領域に設けられ、上記ソース領域よりも低濃度で、上記第１の拡散領域よりも高濃度の第１導電型不純物を含む第２の拡散領域とを備えている。
【００１２】
これにより、保護用ＭＩＳ型素子が、ドレイン側の第１の拡散領域よりも高濃度の不純物がドープされたソース側の第２の拡散領域を有しているので、素子の動作時におけるソース領域付近の電界が急峻となるので、寄生バイポーラトランジスタの動作が開始する電圧が従来のＬＤＤ型トランジスタより低下する。また、ソース側の第２の拡散領域の抵抗は、従来のＬＤＤ型素子トランジスタのソース側ＬＤＤ領域に比べると小さくなる。したがって、より多量の電流を逃すことが可能になり、かつ、ＭＩＳトランジスタの熱破壊点に達するまでの時間も長くなるので、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気などのサージ入力に対する耐性の向上とを図ることができる。
【００１３】
上記保護用ＭＩＳ型素子の第２の拡散領域は、１×１０１９ｃｍ−３以上で２×１０２０ｃｍ−３以下の濃度範囲内にある不純物を含んでいることが好ましい。
【００１４】
上記内部回路用素子は、周辺回路用素子とロジック回路用素子とを含み、上記周辺回路用素子は、上記半導体基板上に設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられたゲート電極と、上記半導体基板のうち上記ゲート電極の両側方に位置する領域に設けられ、各々第１導電型不純物を含むソース領域及びドレイン領域と、上記半導体基板のうち上記ソース領域及びドレイン領域に挟まれ，かつ上記ソース領域及びドレイン領域にそれぞれ隣接する領域に設けられ、上記保護用ＭＩＳ型素子の上記第１の拡散領域と実質的に同じ濃度の第１導電型不純物を含むＬＤＤ領域とを備え、上記ロジック回路用素子は、上記半導体基板上に設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられたゲート電極と、上記半導体基板のうち上記ゲート電極の両側方に位置する領域に設けられ、各々第１導電型不純物を含むソース領域及びドレイン領域と、上記半導体基板のうち上記ソース領域及びドレイン領域に挟まれ，かつ上記ソース領域及びドレイン領域にそれぞれ隣接する領域に設けられ、上記保護用ＭＩＳ型素子の上記第２の拡散領域と実質的に同じ濃度の第１導電型不純物を含むエクステンション領域とを備えていることが好ましい。
【００１５】
本発明のＭＩＳ型半導体装置の製造方法は、半導体基板に、内部回路に配置される内部回路用ＭＩＳ型素子と、上記内部回路を保護するための保護回路に配置される保護用ＭＩＳ型素子とを設けてなるＭＩＳ型半導体装置の製造方法であって、上記半導体基板の活性領域を囲む素子分離を形成する工程（ａ）と、上記半導体基板の活性領域の上に、上記保護用ＭＩＳ型素子のゲート絶縁膜及びゲート電極を形成する工程（ｂ）と、上記半導体基板のうち上記ゲート電極の一方の側方に位置する領域に第１導電型不純物のイオンを注入して、第１の拡散領域を形成する工程（ｃ）と、上記半導体基板のうち上記ゲート電極の他方の側方に位置する領域に、上記工程（ｃ）におけるよりも高濃度の第１導電型不純物のイオンを注入して、第２の拡散領域を形成する工程（ｄ）と、上記ゲート電極の側面を覆うサイドウォールを形成する工程（ｅ）と、上記工程（ｅ）の後で、上記半導体基板のうち上記第１，第２の拡散領域と上記素子分離との間に位置する領域に上記工程（ｃ）及び（ｄ）よりも高濃度の第１導電型不純物を導入して、高濃度ソース・ドレイン領域を形成する工程（ｆ）とを含んでいる。
【００１６】
この方法により、本発明のＭＩＳ型半導体装置を実現することができる。
【００１７】
上記内部回路用ＭＩＳ型素子が、周辺回路用素子と、ロジック回路用素子とを含んでいる場合、上記工程（ａ）では、上記周辺回路素子が設けられる活性領域と、上記ロジック回路用素子が設けられる活性領域とを囲むように上記素子分離を形成し、上記工程（ｂ）では、上記周辺回路素子と上記ロジック回路素子とのゲート絶縁膜及びゲート電極をそれぞれ形成し、上記工程（ｃ）では、上記保護用ＭＩＳ型素子のドレイン側のゲート電極−素子分離間の領域と、上記周辺回路用ＭＩＳ型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記周辺回路用素子のＬＤＤ領域を形成し、上記工程（ｄ）では、上記保護用ＭＩＳ型素子のソース側のゲート電極−素子分離間の領域と、上記ロジック回路用ＭＩＳ型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記ロジック回路用素子のエクステンション領域を形成することにより、保護回路用素子としてＬＤＤ型ＭＩＳトランジスタを配置した場合よりも工程数が増えることはないので、工程の煩雑化や製造コストの増大を抑制することができる。
【００１８】
上記工程（ｂ）の後で上記工程（ｅ）の前に、上記保護用ＭＩＳ型素子のソース側のゲート電極−素子分離間の領域を開口したマスクを用い、傾き角が１０°以上で３５°以下の方向からイオン注入を行なうことにより、上記第２の拡散領域に加重的にイオン注入を行なう工程をさらに含むことができる。
【００１９】
上記内部回路用ＭＩＳ型素子が、周辺回路用素子と、ロジック回路用素子とを含んでいる場合、上記工程（ａ）では、上記周辺回路素子が設けられる活性領域と、上記ロジック回路用素子が設けられる活性領域とを囲むように上記素子分離を形成し、上記工程（ｂ）では、上記周辺回路素子と上記ロジック回路素子とのゲート絶縁膜及びゲート電極をそれぞれ形成し、上記工程（ｃ）では、上記保護用ＭＩＳ型素子の活性領域と、上記周辺回路用ＭＩＳ型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記第１の拡散領域及び上記周辺回路用素子のＬＤＤ領域を形成し、上記工程（ｄ）では、上記保護用ＭＩＳ型素子のソース側のゲート電極−素子分離間の領域と、上記ロジック回路用ＭＩＳ型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記ロジック回路用素子のエクステンション領域を形成するとともに、２回のイオン注入により上記第２の拡散領域を形成することによっても、保護回路用素子としてＬＤＤ型ＭＩＳトランジスタを配置した場合よりも工程数が増えることはないので、工程の煩雑化や製造コストの増大を抑制することができる。
【００２０】
上記内部回路用ＭＩＳ型素子が、周辺回路用素子と、ロジック回路用素子とを含んでいる場合、上記工程（ａ）では、上記周辺回路素子が設けられる活性領域と、上記ロジック回路用素子が設けられる活性領域とを囲むように上記素子分離を形成し、上記工程（ｂ）では、上記周辺回路素子と上記ロジック回路素子とのゲート絶縁膜及びゲート電極をそれぞれ形成し、上記工程（ｃ）では、上記保護用ＭＩＳ型素子の活性領域と、上記周辺回路用ＭＩＳ型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記第１の拡散領域及び上記周辺回路用素子のＬＤＤ領域を形成し、上記工程（ｄ）では、上記保護用ＭＩＳ型素子のソース側のゲート電極−素子分離間の領域を開口したマスクを用い、傾き角が１０°以上３５°以下の方向からイオン注入を行なうことにより、２回のイオン注入により上記第２の拡散領域を形成するとともに、上記工程（ｂ）の後で上記工程（ｅ）の前に、上記ロジック回路用ＭＩＳ型素子の活性領域を開口したマスクを用いてイオン注入を行なうことにより、上記ロジック回路用素子のエクステンション領域を形成する工程をさらに含むこともできる。
【００２１】
上記内部回路用ＭＩＳ型素子が、周辺回路用素子と、ロジック回路用素子とを含んでいる場合、上記工程（ａ）では、上記周辺回路素子が設けられる活性領域と、上記ロジック回路用素子が設けられる活性領域とを囲むように上記素子分離を形成し、上記工程（ｂ）では、上記周辺回路素子と上記ロジック回路素子とのゲート絶縁膜及びゲート電極をそれぞれ形成し、上記工程（ｃ）では、上記保護用ＭＩＳ型素子のドレイン側のゲート電極−素子分離間の領域と、上記周辺回路用ＭＩＳ型素子の活性領域とを開口したマスクを用いてイオン注入を行なうことにより、上記第１の拡散領域及び上記周辺回路用素子のＬＤＤ領域を形成し、上記工程（ｄ）では、上記保護用ＭＩＳ型素子のソース側のゲート電極−素子分離間の領域を開口したマスクを用い、傾き角が１０°以上で３５°以下の方向からイオン注入を行なうことにより、上記第２の拡散領域を形成するとともに、上記工程（ｂ）の後で上記工程（ｅ）の前に、上記ロジック回路用ＭＩＳ型素子の活性領域を開口したマスクを用いてイオン注入を行なうことにより、上記ロジック回路用素子のエクステンション領域を形成する工程をさらに含むこともできる。
【００２２】
上記工程（ｃ）と同じマスクを用いて、上記第１導電型不純物のイオン注入よりも高エネルギーで第２導電型不純物のイオン注入を行なうことにより、上記保護用ＭＩＳ型素子のドレイン側ポケット領域を形成する工程と、上記工程（ｄ）と同じマスクを用いて、上記第１導電型不純物のイオン注入よりも高エネルギーで第２導電型不純物のイオン注入を行なうことにより、上記保護用ＭＩＳ型素子のソース側ポケット領域を形成する工程とをさらに含むことにより、パンチスルーストッパストッパとして機能するポケット領域を工程数を増やすことなく形成することができる。
【００２３】
【発明の実施の形態】
−保護回路の構成−
半導体集積回路装置のトランジスタの構造の説明の前に、本実施形態における保護回路の構成について説明する。
【００２４】
図１１は、本発明において用いる一般的な保護回路の構成を示す電気回路図である。図１１に示すように、本実施形態の保護回路は、入力パッド（又は出力パッド）と入力ゲート（又は出力ゲート）との間に配置されている。保護回路は、電源電圧Ｖｄｄを供給する端子（電源電圧供給端子）と、接地電圧Ｖｓｓを供給する端子（接地端子）との間に、ｐＭＩＳＦＥＴとｎＭＩＳＦＥＴとを直列に接続して配置したトランジスタ列を多数個並べて構成されている。そして、ｐＭＩＳＦＥＴのソース及びゲートは電源電圧供給端子に接続され、ｎＭＩＳＦＥＴのソース及びゲートは接地端子に接続されている。そして、各トランジスタ列のｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴの各ドレインが、入力パッド（又は出力パッド）と、インバータによって構成される入力ゲート（又は出力ゲート）とに接続されている。
【００２５】
例えば、入力パッドに静電気などが入力された場合、静電気等によるサージ電圧がそのまま入力ゲートのｐＭＩＳＦＥＴ，ｎＭＩＳＦＥＴの各ゲートに印加されると、ゲート絶縁膜の破壊などを生じさせるおそれがある。
【００２６】
ところが、保護回路において、先頭のトランジスタ列のｎＭＩＳＦＥＴ（又はｐＭＩＳＦＥＴ）から順に、ソース・ドレイン間の逆接合部においてブレークダウンが生じ、入力パッドにつながるノードと接地端子（又は電源電圧供給端子）との間で電流が流れる。そして、順次各ＭＩＳＦＥＴにおいて寄生バイポーラトランジスタが動作して、入力パッドにつながるノードと接地端子（又は電源電圧供給端子）との間に多量の電流が流れることにより、静電気などのサージ入力によって内部回路が破壊されることのないように保護されている。
【００２７】
ここで、図１１に示す保護回路においては、入力パッド（又は出力パッド）に正の静電気等のサージ電圧が入力した場合には、各トランジスタ列のｎＭＩＳＦＥＴを介して接地に電流が流れることにより、内部回路の保護作用が行なわれる。一方、入力パッド（又は出力パッド）に負の静電気等のサージ電圧が入力した場合には、各トランジスタ列のｐＭＩＳＦＥＴを介して電源電圧供給端子から各ｐＭＩＳＦＥＴのドレインに電流が流れ込むことにより、内部回路の保護作用が行なわれる。ただし、図１１におけるｐＭＩＳＦＥＴ及び電源電圧供給端子は設けずに、接地端子に接続されるｎＭＩＳＦＥＴ群のみを設けても、正負いずれの静電気等に対する保護作用を行なわせることが可能である。逆に、図１１におけるｎＭＩＳＦＥＴ及び接地端子は設けずに、電原電圧供給端子に接続されるｐＭＩＳＦＥＴ群のみを設けても、正負いずれかの静電気等に対して保護作用を行なわせることが可能である。
【００２８】
以下の各実施形態においては、保護回路のｎＭＩＳＦＥＴの構造及び製造工程を、他の回路のトランジスタの構造及び製造工程との関連において説明するが、保護回路のｐＭＩＳＦＥＴについては、ｎＭＩＳＦＥＴと導電型を逆にすることによって、各実施形態と同じ作用効果を得ることができる。
【００２９】
（第１の実施形態）
図１（ａ），（ｂ）は、本発明の第１の実施形態に係るＭＩＳ型半導体装置の製造工程のうち低濃度ソース・ドレイン領域などを形成するまでの工程を示す断面図である。図２（ａ），（ｂ）は、本発明の第１の実施形態に係るＭＩＳ型半導体装置の製造工程のうちエクステンション領域を形成してから高濃度ソース・ドレイン領域を形成するまでの工程を示す断面図である。図１（ａ）〜図２（ｂ）においては、静電破壊に対する保護用のＭＩＳトランジスタ（保護用ＭＩＳ型素子）が形成される保護回路領域Ａｅｓと、周辺回路（Ｉ／Ｏ回路）用のＭＩＳトランジスタ（内部回路用ＭＩＳ型素子）が形成されるＩ／Ｏ領域Ａｉｏと、ロジック回路用のＭＩＳトランジスタ（内部回路用ＭＩＳ型素子）が形成されるロジック回路領域Ａｌｇとが図示されている。ただし、Ｓｉ基板１には、これ以外にも例えばメモリセル領域などがあってもよいものとする。また、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇは、一般にはＳｉ基板の離れた部位にそれぞれ存在しているが、本実施形態及び他の実施形態においては、理解を容易にするために、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇが互いに隣接しているかのように表されている。さらに、本実施形態においては、ＭＩＳトランジスタとしてｎチャネル型ＭＩＳトランジスタ（ｎＭＩＳＦＥＴ）のみを示すが、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇには、ｐチャネル型ＭＩＳトランジスタも配置されている。
【００３０】
なお、図１（ｂ），図２（ａ）に示す工程の順序は、いずれが先でいずれの工程が後でも同じ効果が得られる。
【００３１】
まず、図１（ａ）に示す工程で、Ｓｉ基板１に、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇを囲む，深さが約２５０〜３５０ｎｍのＳＴＩ２（素子分離）を形成する。その後、Ｓｉ基板１内に、ボロンイオン（Ｂ＋  ）（又はフッ化ボロンイオン（ＢＦ２＋））を、ドーズ量，加速電圧が相異なる３つの条件で３回に分けて注入する。まず、加速電圧が約２６０〜３００ｋｅＶ，ドーズ量が約１×１０１３〜２×１０１３ａｔｍｓ・ｃｍ−２の条件によるイオン注入により、Ｓｉ基板１の深部（ＳＴＩ２よりも深い領域）に、ラッチアップ防止用の下段ウェル（図示せず）を形成する。次に、加速電圧が約１００〜１４０ｋｅＶ，ドーズ量が約４×１０１２〜８×１０１２ａｔｍｓ・ｃｍ−２の条件によるイオン注入により、Ｓｉ基板１のＳＴＩ２の底部とほぼ同じ深さの領域にチャネルストッパとして機能する中段ウェル（図示せず）を形成する。次に、加速電圧が約４０〜５０ｋｅＶ，ドーズ量が約２×１０１２〜１０×１０１２ａｔｍｓ・ｃｍ−２の条件によるイオン注入により、Ｓｉ基板１のチャネルとなる領域（ＳＴＩ２の底部よりも浅い領域）に閾値制御のための上段ウェル（＝チャネル領域，図示せず）を形成する。その後、フォトレジスト膜（図示せず）を注入マスクとしてロジック回路領域Ａｌｇのみにフッ化ボロンイオン（ＢＦ２＋）（またはボロンイオン（Ｂ＋  ））を、加速電圧が４０〜５０ｋｅＶ，ドーズ量が約１×１０１２〜１０×１０１２ａｔｍｓ・ｃｍ−２の条件で注入して、ロジック回路Ｒｌｇに配置されるＭＩＳトランジスタの動作に適した閾値電圧を得るための高濃度上段ウェル（＝チャネル領域，図示せず）を形成する。理解を容易にするために、これらのウェル図示は原則として省略する。
【００３２】
次に、イオン注入用フォトレジスト膜を除去してから、熱酸化法により、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇの上に厚みが約６ｎｍのシリコン酸化膜を形成する。その後、保護回路領域Ａｅｓ及び周辺回路領域Ａｉｏを覆うエッチングマスクとなるフォトレジスト膜（図示せず）を形成してから、ロジック回路領域Ａｌｇ上のシリコン酸化膜のみをウェットエッチによって除去する。そして、この保護回路領域Ａｅｓ及び周辺回路領域Ａｉｏを覆うフォトレジスト膜（エッチングマスク）を除去してから、再びＳｉ基板１の表面の熱酸化を行なう。これにより、保護回路領域Ａｅｓ及び周辺回路領域Ａｉｏには、厚みが約７ｎｍのシリコン酸化膜が形成される一方、ロジック回路領域Ａｌｇには、厚みが約２．８ｎｍのシリコン酸化膜が形成される。
【００３３】
その後、基板上に厚みが約１８０〜２５０ｎｍのポリシリコン膜を堆積し、リソグラフィ工程及びドライエッチング工程により、ポリシリコン膜及びシリコン酸化膜をパターニングして、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇに、ゲート絶縁膜３とゲート電極４とを形成する。これにより、保護回路領域Ａｅｓ及び周辺回路領域Ａｉｏには厚みが約７ｎｍの比較的厚いシリコン酸化膜からなるゲート絶縁膜３ａが形成される一方、ロジック領域Ａｌｇには厚みが２．８ｎｍの比較的薄いシリコン酸化膜からなるゲート絶縁膜３ｂが形成される。
【００３４】
次に、図１（ｂ）に示す工程で、保護回路領域Ａｅｓのドレイン側活性領域からゲート電極４のほぼ半分に亘る領域と、周辺回路領域Ａｉｏとを開口したフォトレジスト膜１０１を形成し、このフォトレジスト膜１０１及びゲート電極４をマスクとするイオン注入を行なう。まず、傾き角（本明細書において、「傾き角」とは、Ｓｉ基板の主面に垂直な方向からの傾き角をいう）が約２０〜３０°，加速電圧が３０〜５０ｋｅＶ，ドーズ量が１×１０１３〜３×１０１３ａｔｍｓ・ｃｍ−２，４ステップの条件による斜めイオン注入法により、Ｓｉ基板１内に、リンイオン（Ｐ＋  ）を注入して、周辺回路領域Ａｅｓ内のＭＩＳトランジスタの低濃度ドレイン領域６ｂ（ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）領域）を形成するとともに、周辺回路領域Ａｉｏ内のＭＩＳトランジスタの低濃度ソース・ドレイン領域６ａ，６ｂを形成する。その後、フォトレジスト膜１０１を残したまま、傾き角が約２０〜３０°，加速電圧が約２０〜３０ｋｅＶ，ドーズ量が約１×１０１２〜５×１０１２ａｔｍｓ・ｃｍ−２，４ステップの条件による斜めイオン注入法により、Ｓｉ基板１内に、ボロンイオン（Ｂ＋  ）（又はフッ化ボロンイオン（ＢＦ２＋））をＳｉ基板１内に注入して、Ｓｉ基板１内において保護回路領域Ａｅｓ内のＭＩＳトランジスタの低濃度ドレイン領域６ｂの側部及び下部を囲むドレイン側ポケット領域７ｂを形成するとともに、周辺回路領域Ａｉｏ内のＭＩＳトランジスタの低濃度ソース・ドレイン領域６ａ，６ｂの側部及び下部を囲むポケット領域７ａ，７ｂを形成する。
【００３５】
次に、図２（ａ）に示す工程で、フォトレジスト膜１０１を除去してから、保護回路領域Ａｅｓのうちソース側活性領域からゲート電極４のほぼ半分に亘る領域と、ロジック回路領域Ａｌｇとを開口したフォトレジスト膜１０２を形成し、このフォトレジスト膜１０２及びゲート電極４をマスクとするイオン注入を行なう。
【００３６】
まず、加速電圧が５〜１０ｋｅＶ，ドーズ量が２×１０１４〜１０×１０１４ａｔｍｓ・ｃｍ−２の条件（つまり、比較的高濃度のドーズ量）で、保護回路領域Ａｅｓに形成されたゲート電極４とＳＴＩ２との間の領域のうち、ソース側活性領域とロジック回路領域Ａｌｇに砒素イオン（Ａｓ＋  ）を注入して、ロジック回路領域Ａｌｇ内のＭＩＳトランジスタのエクステンション領域８ａ，８ｂを形成するとともに、保護回路領域Ａｅｓ内のＭＩＳトランジスタのソース側エクステンション領域８ａを形成する。この時、保護回路領域Ａｅｓ内のソース側エクステンション領域８ａはＳｉ基板１のうちゲート電極４の端部の直下方に位置する領域からＳＴＩ２に隣接する領域に亘って形成されている。つまり、保護回路領域Ａｅｓ内のＭＩＳトランジスタは、ロジック回路領域Ａｌｇ内のＭＩＳトランジスタと同程度の比較的高濃度の不純物がドープされたソース側エクステンション領域８ａと、周辺回路領域ＡｉｏのＭＩＳトランジスタと同程度の比較的低濃度の不純物がドープされた低濃度ドレイン領域６ｂとを有することになる。
【００３７】
次に、フォトレジスト膜１０２を残したままで、傾き角が約２０〜３０°，加速電圧が約４０〜６０ｋｅＶ，ドーズ量が約５×１０１２〜１０×１０１２ａｔｍｓ・ｃｍ−２，４ステップの条件による斜めイオン注入法により、フッ化ボロンイオン（ＢＦ２＋）（又はボロンイオン（Ｂ＋  ））をＳｉ基板１内に注入して、保護回路領域Ａｅｓ内のトランジスタのソース側エクステンション領域８ａの側部及び下部を囲むソース側ポケット領域７ａと、ロジック回路Ａｌｇ内のＭＩＳトランジスタのエクステンション領域８ａ，８ｂの下部及び側部を囲むポケット領域７ａ，７ｂを形成する。
【００３８】
次に、図２（ｂ）に示す工程で、フォトレジスト膜１０２を除去した後、基板上に厚み８０〜１００ｎｍのシリコン酸化膜を堆積してから、異方性エッチング（ドライエッチング）により、シリコン酸化膜をエッチバックして、ゲート電極４の側面を覆うサイドウォール９を形成する。次に、サイドウォール９とゲート電極４をマスクとしてイオン注入を行なう。まず、加速電圧が約１５〜２５ｋｅＶ，ドーズ量が約１×１０１４〜５×１０１４ａｔｍｓ・ｃｍ−２の条件で砒素イオン（Ａｓ＋  ）を注入し、その後、加速電圧が約４０〜６０ｋｅＶ，ドーズ量が約１×１０１５〜８×１０１５ａｔｍｓ・ｃｍ−２の条件で再度砒素イオン（Ａｓ＋  ）を注入し、最後に、加速電圧が約４０〜６０ｋｅＶ，ドーズ量が約３×１０１３〜６×１０１３ａｔｍｓ・ｃｍ−２の条件で、リンイオン（Ｐ＋  ）を注入する。これにより、各回路領域Ａｅｓ，Ａｉｏ，ＡｌｇのＭＩＳトランジスタに、低濃度ソース・ドレイン領域６ａ，６ｂやエクステンション領域８ａ，８ｂよりも不純物濃度が高く，かつ拡散深さの深い高濃度ソース・ドレイン領域１０ａ，１０ｂを形成する。
【００３９】
その後の工程は図示しないが、熱処理を施してＳｉ基板１内に注入された不純物を活性化してから、基板上に、シリコン酸化膜を堆積して層間絶縁膜を形成する。そして、層間絶縁膜を貫通して各ＭＩＳトランジスタの高濃度ソース・ドレイン領域やゲート電極等に到達する接続孔の形成と、接続孔を埋めるコンタクト及び配線層の形成とを行なう。
【００４０】
以上の工程により形成された集積回路装置（ＭＩＳ型半導体装置）において、保護回路領域Ａｅｓ内のＭＩＳトランジスタは、図２（ｂ）に示すように、Ｓｉ基板１の活性領域上に形成されたゲート絶縁膜３ａと、ゲート絶縁膜３ａの上に形成されたゲート電極４と、ゲート電極４の側面を覆うサイドウォール９と、Ｓｉ基板１のうちゲート電極９の両側方に位置する領域に形成された高濃度ソース・ドレイン領域１０ａ，１０ｂと、Ｓｉ基板１のうち高濃度ソース・ドレイン領域１０ａ，１０ｂ間に位置する領域で高濃度ドレイン領域１０ｂの内方側端部に接して形成された低濃度ドレイン領域６ｂと、Ｓｉ基板１のうち高濃度ソース・ドレイン領域１０ａ，１０ｂ間に位置する領域で高濃度ソース領域１０ａの内方側端部に接して形成されたソース側エクステンション８ａとを備えている。なお、保護回路領域Ａｅｓ内のＭＩＳトランジスタは、周辺回路領域Ａｉｏ及びロジック回路領域Ａｌｇの各ＭＩＳトランジスタと同様に、パンチスルーストッパとして機能するポケット領域７ａ，７ｂを備えている。
【００４１】
ここで、保護回路領域Ａｅｓに配置されるＭＩＳトランジスタにおいては、高濃度ソース・ドレイン領域１０ａ，１０ｂの不純物濃度は、１×１０２０〜５×１０２０ａｔｍｓ・ｃｍ−３であり、低濃度ドレイン領域６ｂの不純物濃度は、１×１０１８〜２×１０１８ａｔｍｓ・ｃｍ−３であり、ポケット領域７ａ，７ｂの不純物濃度は１×１０１７〜３×１０１７ａｔｍｓ・ｃｍ−３である。また、周辺回路領域Ａｉｏに配置されるＭＩＳトランジスタにおいては、高濃度ソース・ドレイン領域１０ａ，１０ｂの不純物濃度は、１×１０２０〜５×１０２０ａｔｍｓ・ｃｍ−３であり、低濃度ソース・ドレイン領域６ａ，６ｂの不純物濃度は、１×１０１８〜２×１０１８ａｔｍｓ・ｃｍ−３であり、ポケット領域７ａ，７ｂの不純物濃度は１×１０１７〜２×１０１８ａｔｍｓ・ｃｍ−３である。また、ロジック回路領域Ａｌｇに配置されるＭＩＳトランジスタにおいては、高濃度ソース・ドレイン領域１０ａ，１０ｂの不純物濃度は１×１０２０〜５×１０２０ａｔｍｓ・ｃｍ−３であり、エクステンション領域８ａ，８ｂの不純物濃度は、１×１０１９〜１×１０２０ａｔｍｓ・ｃｍ−３であり、ポケット領域７ａ，７ｂの不純物濃度は７×１０１７〜２×１０１８ａｔｍｓ・ｃｍ−３である。
【００４２】
−ＬＤＤ構造と本発明との比較−
ここで、図１３に示す従来のＬＤＤ型ＭＩＳトランジスタは、本実施形態の周辺回路領域Ａｉｏに配置されるＭＩＳトランジスタと同様に、ソース側及びドレイン側の双方に同じ濃度の不純物を含む低濃度ソース・ドレイン領域６ａ，６ｂを有している。
【００４３】
それに対し、本実施形態における保護回路領域ＡｅｓのＭＩＳトランジスタは、ロジック回路領域Ａｌｇ内のＭＩＳトランジスタと同程度の比較的高濃度の不純物がドープされたソース側エクステンション領域８ａと、周辺回路領域ＡｉｏのＭＩＳトランジスタと同程度の比較的低濃度の不純物がドープされた低濃度ドレイン領域６ｂとを有している。
【００４４】
本実施形態の保護回路領域Ａｅｓに配置されるＭＩＳトランジスタは、低濃度ドレイン領域６ｂを有していることにより、トランジスタの動作時におけるドレイン領域１０ｂ近傍の電界は緩和され、ホットキャリア耐性は図１３に示す従来のＬＤＤ型ＭＩＳトランジスタと同等に維持される一方、低濃度ドレイン領域６ｂよりも高濃度の不純物がドープされたソース側エクステンション領域８ａを有していることにより以下に説明するような作用効果を発揮することができる。
【００４５】
図１２は、図１１に示すような保護回路に配置される本実施形態のＭＩＳトランジスタと従来のＬＤＤ型ＭＩＳトランジスタとのドレイン電圧−ドレイン電流特性の相違を示す図である。
【００４６】
図１２に示すように、保護用ＭＩＳトランジスタは、サージ電圧が入力したときに、ｐｎ接合部がブレークダウンして負性抵抗部を経た後、寄生バイポーラトランジスタが作動するという順序の挙動を示す。
【００４７】
そして、本実施形態の保護回路領域Ａｅｓに配置されるｎチャネル型ＭＩＳトランジスタは、低濃度ドレイン領域６ｂよりも高濃度の不純物がドープされたソース側エクステンション領域８ａを有しているので、トランジスタの動作時におけるソース領域１０ａ付近の電界は急峻である。また、ソース側エクステンション領域８ａの抵抗は、低濃度ソース・ドレイン領域６ａ，６ｂに比べると小さくなる。そのために、本実施形態の保護回路領域Ａｅｓに配置されるＭＩＳトランジスタでは、従来のＬＤＤ型ＭＩＳトランジスタ（図１２の特性線Ｌ１参照）に比べると、寄生バイポーラトランジスタ動作が開始される電圧が低下する（図１２の特性線Ｌ２参照）。そして、本実施形態の保護回路領域Ａｅｓに配置されるＭＩＳトランジスタのドレイン電圧−ドレイン電流特性は、従来のＬＤＤ型ＭＩＳトランジスタ（図１２の特性線Ｌ１参照）よりも、低電圧側に移動するので（特性線Ｌ２参照）、より多量の電流を逃すことが可能になり、かつ、ＭＩＳトランジスタの熱破壊点に達するまでの時間も長くなる。
【００４８】
したがって、本実施形態のＭＩＳ型半導体装置により、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気などのサージ入力に対する耐性の向上とを図ることができる。
【００４９】
しかも、図１（ａ）〜図２（ｂ）に示す製造方法により、保護回路領域Ａｅｓに図１３に示すＬＤＤ型ＭＩＳトランジスタを配置した場合よりも工程数が増えることはないので、工程の煩雑化や製造コストの増大を抑制することができる。
【００５０】
（第２の実施形態）
図３（ａ），（ｂ）は、本発明の第２の実施形態に係るＭＩＳ型半導体装置の製造工程のうち低濃度ソース・ドレイン領域などを形成するまでの工程を示す断面図である。図４（ａ），（ｂ）は、本発明の第２の実施形態に係るＭＩＳ型半導体装置の製造工程のうちエクステンション領域を形成してから高濃度ソース・ドレイン領域を形成するまでの工程を示す断面図である。図３（ａ）〜図４（ｂ）においては、静電破壊に対する保護用のＭＩＳトランジスタが形成される保護回路領域Ａｅｓと、周辺回路（Ｉ／Ｏ回路）用のＭＩＳトランジスタが形成されるＩ／Ｏ領域Ａｉｏと、ロジック回路用のＭＩＳトランジスタが形成されるロジック回路領域Ａｌｇとが図示されている。ただし、Ｓｉ基板１には、これ以外にも例えばメモリセル領域などがあってもよいものとする。また、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇは、一般にはＳｉ基板の離れた部位にそれぞれ存在しているが、本実施形態及び他の実施形態においては、理解を容易にするために、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇが互いに隣接しているかのように表されている。さらに、本実施形態においては、ＭＩＳトランジスタとしてｎチャネル型ＭＩＳトランジスタ（ｎＭＩＳＦＥＴ）のみを示すが、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇには、ｐチャネル型ＭＩＳトランジスタも配置されている。
【００５１】
なお、図３（ｂ），図４（ａ）に示す工程の順序は、いずれが先でいずれの工程が後でも同じ効果が得られる。
【００５２】
まず、図３（ａ）に示す工程で、第１の実施形態における図１（ａ）に示す工程と同じ工程を行なう。すなわち、Ｓｉ基板１に、ＳＴＩ２（素子分離）と、下段ウェルと、中段ウェルと、上段ウェルとを形成した後、ロジック回路Ｒｌｇに配置されるＭＩＳトランジスタの動作に適した閾値電圧を得るための高濃度上段ウェルを形成する。その後、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇに、ゲート絶縁膜３とゲート電極４とを形成する。ただし、保護回路領域Ａｅｓ及び周辺回路領域Ａｉｏには厚みが約７ｎｍの比較的厚いシリコン酸化膜からなるゲート絶縁膜３ａを、ロジック回路領域Ａｌｇには厚みが２．８ｎｍの比較的薄いシリコン酸化膜からなるゲート絶縁膜３ｂを形成する。
【００５３】
次に、図３（ｂ）に示す工程で、保護回路領域Ａｅｓと周辺回路領域Ａｉｏとを開口したフォトレジスト膜１１１を形成し、このフォトレジスト膜１１１及びゲート電極４をマスクとするイオン注入を行なう。まず傾き角が約２０〜３０°，加速電圧が３０〜５０ｋｅＶ，ドーズ量が１×１０１３〜３×１０１３ａｔｍｓ・ｃｍ−２，４ステップの条件による斜めイオン注入法により、Ｓｉ基板１内に、リンイオン（Ｐ＋  ）を注入して、保護回路領域Ａｅｓ内及び周辺回路領域Ａｉｏ内のＭＩＳトランジスタの低濃度ソース・ドレイン領域６ａ，６ｂを形成する。その後、フォトレジスト膜１１１を残したまま、傾き角が約２０〜３０°，加速電圧が約２０〜３０ｋｅＶ，ドーズ量が約１×１０１２〜５×１０１２ａｔｍｓ・ｃｍ−２，４ステップの条件による斜めイオン注入法により、Ｓｉ基板１内に、ボロンイオン（Ｂ＋  ）（又はフッ化ボロンイオン（ＢＦ２＋））をＳｉ基板１内に注入して、Ｓｉ基板１内において保護回路領域Ａｅｓ及び周辺回路領域Ａｉｏ内のＭＩＳトランジスタの低濃度ソース・ドレイン領域６ａ，６ｂの側部及び下部を囲むポケット領域７ａ，７ｂを形成する。
【００５４】
次に、図４（ａ）に示す工程で、フォトレジスト膜１１１を除去してから、保護回路領域Ａｅｓのうちソース側活性領域からゲート電極４のほぼ半分に亘る領域と、ロジック回路領域Ａｌｇとを開口したフォトレジスト膜１１２を形成し、このフォトレジスト膜１１２及びゲート電極４をマスクとするイオン注入を行なう。
【００５５】
まず、加速電圧が５〜１０ｋｅＶ，ドーズ量が２×１０１４〜１０×１０１４ａｔｍｓ・ｃｍ−２の条件（つまり、比較的高濃度のドーズ量）で、保護回路領域Ａｅｓに形成されたゲート電極４とＳＴＩ２との間の領域のうちソース側活性領域と、ロジック回路領域Ａｌｇとに砒素イオン（Ａｓ＋  ）を注入して、ロジック回路領域Ａｌｇ内のＭＩＳトランジスタのエクステンション領域８ａ，８ｂを形成するとともに、保護回路領域Ａｅｓ内のＭＩＳトランジスタの低濃度ソース領域６ａにｎ型不純物を追加注入して中濃度ソース領域８ａ’を形成する。この時、保護回路領域Ａｅｓ内の中濃度ソース領域８ａ’は、Ｓｉ基板１のうちゲート電極４の端部の直下方に位置する領域からＳＴＩ２に隣接する領域に亘って形成されている。つまり、保護回路領域Ａｅｓ内のＭＩＳトランジスタは、ロジック回路領域Ａｌｇ内のＭＩＳトランジスタのソース側エクステンション領域８ａよりもさらに高濃度の不純物がドープされた中濃度ソース領域８ａ’と、低濃度の不純物がドープされた低濃度ドレイン領域６ｂとを有することになる。
【００５６】
次に、フォトレジスト膜１１２を残したままで、傾き角が約２０〜３０°，加速電圧が約４０〜６０ｋｅＶ，ドーズ量が約５×１０１２〜１０×１０１２ａｔｍｓ・ｃｍ−２，４ステップの条件による斜めイオン注入法により、フッ化ボロンイオン（ＢＦ２＋）（又はボロンイオン（Ｂ＋  ））をＳｉ基板１内に注入して、保護回路領域Ａｅｓ内のトランジスタの中濃度ソース領域８ａ’の側部及び下部を囲むソース側ポケット領域７ａと、ロジック回路Ａｌｇ内のＭＩＳトランジスタのエクステンション領域８ａ，８ｂの下部及び側部を囲むポケット領域７ａ，７ｂを形成する。
【００５７】
次に、図４（ｂ）に示す工程で、フォトレジスト膜１１２を除去した後、基板上に厚み８０〜１００ｎｍのシリコン酸化膜を堆積してから、異方性エッチング（ドライエッチング）により、シリコン酸化膜をエッチバックして、ゲート電極４の側面を覆うサイドウォール９を形成する。次に、サイドウォール９とゲート電極４をマスクとしてイオン注入を行なう。まず、加速電圧が約１５〜２５ｋｅＶ，ドーズ量が約１×１０１４〜５×１０１４ａｔｍｓ・ｃｍ−２の条件で砒素イオン（Ａｓ＋  ）を注入し、その後、加速電圧が約４０〜６０ｋｅＶ，ドーズ量が約１×１０１５〜８×１０１５ａｔｍｓ・ｃｍ−２の条件で再度砒素イオン（Ａｓ＋  ）を注入し、最後に、加速電圧が約４０〜６０ｋｅＶ，ドーズ量が約３×１０１３〜６×１０１３ａｔｍｓ・ｃｍ−２の条件で、リンイオン（Ｐ＋  ）を注入する。これにより、各回路領域Ａｅｓ，Ａｉｏ，ＡｌｇのＭＩＳトランジスタに、低濃度ソース・ドレイン領域６ａ，６ｂやエクステンション領域８ａ，８ｂよりも不純物濃度が高く，かつ拡散深さの深い高濃度ソース・ドレイン領域１０ａ，１０ｂを形成する。
【００５８】
その後の工程は図示しないが、熱処理を施してＳｉ基板１内に注入された不純物を活性化してから、基板上に、シリコン酸化膜を堆積して層間絶縁膜を形成する。そして、層間絶縁膜を貫通して各ＭＩＳトランジスタの高濃度ソース・ドレイン領域やゲート電極等に到達する接続孔の形成と、接続孔を埋めるコンタクト及び配線層の形成とを行なう。
【００５９】
以上の工程により形成された集積回路装置（ＭＩＳ型半導体装置）において、保護回路領域Ａｅｓ内のＭＩＳトランジスタは、図４（ｂ）に示すように、Ｓｉ基板１の活性領域上に形成されたゲート絶縁膜３ａと、ゲート絶縁膜３ａの上に形成されたゲート電極４と、ゲート電極４の側面を覆うサイドウォール９と、Ｓｉ基板１のうちゲート電極９の両側方に位置する領域に形成された高濃度ソース・ドレイン領域１０ａ，１０ｂと、Ｓｉ基板１のうち高濃度ソース・ドレイン領域１０ａ，１０ｂ間に位置する領域で高濃度ドレイン領域１０ｂの内方側端部に接して形成された低濃度ドレイン領域６ｂと、Ｓｉ基板１のうち高濃度ソース・ドレイン領域１０ａ，１０ｂ間に位置する領域で高濃度ソース領域１０ａの内方側端部に接して形成された中濃度ソース領域８ａ’とを備えている。なお、保護回路領域Ａｅｓ内のＭＩＳトランジスタは、周辺回路領域Ａｉｏ及びロジック回路領域Ａｌｇの各ＭＩＳトランジスタと同様に、パンチスルーストッパとして機能するポケット領域７ａ，７ｂを備えている。
【００６０】
ここで、保護回路領域Ａｅｓに配置されるＭＩＳトランジスタにおいては、高濃度ソース・ドレイン領域１０ａ，１０ｂ及びポケット領域７ａ，７ｂの不純物濃度は、第１の実施形態と同じであり、低濃度ドレイン領域６ｂの不純物濃度は、１×１０１８〜２×１０１８ａｔｍｓ・ｃｍ−３であり、中濃度ソース領域８ａ’の不純物濃度は、１×１０１９〜１×１０２０ａｔｍｓ・ｃｍ−３である。また、周辺回路領域Ａｉｏ及びロジック回路に配置されるＭＩＳトランジスタの各部における不純物濃度は、第１の実施形態と同じである。
【００６１】
このように、本実施形態における保護回路用のＭＩＳトランジスタは、ロジック回路領域Ａｌｇ内のＭＩＳトランジスタよりも高濃度の不純物がドープされた中濃度ソース領域８ａ’と、周辺回路領域ＡｉｏのＭＩＳトランジスタと同程度の比較的低濃度の不純物がドープされた低濃度ドレイン領域６ｂとを有している。
【００６２】
したがって、本実施形態のＭＩＳ型半導体装置によっても、第１の実施形態と同様の作用により、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気に対する耐性の向上とを図ることができる。
【００６３】
しかも、図３（ａ）〜図４（ｂ）に示す製造方法により、保護回路領域Ａｅｓに図１３に示すＬＤＤ型ＭＩＳトランジスタを配置した場合よりも工程数が増えることはないので、工程の煩雑化や製造コストの増大を抑制することができる。
【００６４】
（第３の実施形態）
図５（ａ），（ｂ）は、本発明の第３の実施形態に係るＭＩＳ型半導体装置の製造工程のうち低濃度ソース・ドレイン領域，エクステンション領域などを形成する工程を示す断面図である。図６（ａ），（ｂ）は、本発明の第３の実施形態に係るＭＩＳ型半導体装置の製造工程のうち保護回路の中濃度ソース領域及び各回路の高濃度ソース・ドレイン領域を形成する工程を示す断面図である。図５（ａ）〜図６（ｂ）においては、静電破壊に対する保護用のＭＩＳトランジスタが形成される保護回路領域Ａｅｓと、周辺回路（Ｉ／Ｏ回路）用のＭＩＳトランジスタが形成されるＩ／Ｏ領域Ａｉｏと、ロジック回路用のＭＩＳトランジスタが形成されるロジック回路領域Ａｌｇとが図示されている。ただし、Ｓｉ基板１には、これ以外にも例えばメモリセル領域などがあってもよいものとする。また、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇは、一般にはＳｉ基板の離れた部位にそれぞれ存在しているが、本実施形態及び他の実施形態においては、理解を容易にするために、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇが互いに隣接しているかのように表されている。さらに、本実施形態においては、ＭＩＳトランジスタとしてｎチャネル型ＭＩＳトランジスタ（ｎＭＩＳＦＥＴ）のみを示すが、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇには、ｐチャネル型ＭＩＳトランジスタも配置されている。
【００６５】
なお、図５（ａ），図５（ｂ），図６（ａ）に示す工程の順序は、いずれが先でいずれの工程が後でも同じ効果が得られる。
【００６６】
本実施形態においても、第１の実施形態に示す図１（ａ）に示す工程と同じ工程を行なうが、その図示は省略する。すなわち、Ｓｉ基板１に、ＳＴＩ２（素子分離）と、下段ウェルと、中段ウェルと、上段ウェルとを形成した後、ロジック回路Ｒｌｇに配置されるＭＩＳトランジスタの動作に適した閾値電圧を得るための高濃度上段ウェルを形成する。その後、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇに、ゲート絶縁膜３とゲート電極４とを形成する。ただし、保護回路領域Ａｅｓ及び周辺回路領域Ａｉｏには厚みが約７ｎｍの比較的厚いシリコン酸化膜からなるゲート絶縁膜３ａを、ロジック回路領域Ａｌｇには厚みが２．８ｎｍの比較的薄いシリコン酸化膜からなるゲート絶縁膜３ｂを形成する。
【００６７】
次に、図５（ａ）に示す工程で、保護回路領域Ａｅｓと周辺回路領域Ａｉｏとを開口したフォトレジスト膜１２１を形成し、このフォトレジスト膜１２１及びゲート電極４をマスクとするイオン注入を行なう。まず傾き角が約２０〜３０°，加速電圧が３０〜５０ｋｅＶ，ドーズ量が１×１０１３〜３×１０１３ａｔｍｓ・ｃｍ−２，４ステップの条件による斜めイオン注入法により、Ｓｉ基板１内に、リンイオン（Ｐ＋  ）を注入して、保護回路領域Ａｅｓ内及び周辺回路領域Ａｉｏ内のＭＩＳトランジスタの低濃度ソース・ドレイン領域６ａ，６ｂを形成する。その後、フォトレジスト膜１２１を残したまま、傾き角が約２０〜３０°，加速電圧が約２０〜３０ｋｅＶ，ドーズ量が約１×１０１２〜５×１０１２ａｔｍｓ・ｃｍ−２，４ステップの条件による斜めイオン注入法により、Ｓｉ基板１内に、ボロンイオン（Ｂ＋  ）（又はフッ化ボロンイオン（ＢＦ２＋））をＳｉ基板１内に注入して、Ｓｉ基板１内において保護回路領域Ａｅｓ及び周辺回路領域Ａｉｏ内のＭＩＳトランジスタの低濃度ソース・ドレイン領域６ａ，６ｂの側部及び下部を囲むポケット領域７ａ，７ｂを形成する。
【００６８】
次に、図５（ｂ）に示す工程で、フォトレジスト膜１２１を除去してから、ロジック回路領域Ａｌｇとを開口したフォトレジスト膜１２２を形成し、このフォトレジスト膜１２２及びゲート電極４をマスクとするイオン注入を行なう。
【００６９】
まず、加速電圧が５〜１０ｋｅＶ，ドーズ量が２×１０１４〜１０×１０１４ａｔｍｓ・ｃｍ−２の条件（つまり、比較的高濃度のドーズ量）で、ロジック回路領域Ａｌｇに砒素イオン（Ａｓ＋  ）を注入して、ロジック回路領域Ａｌｇ内のＭＩＳトランジスタのエクステンション領域８ａ，８ｂを形成する。
【００７０】
次に、フォトレジスト膜１２２を残したままで、傾き角が約２０〜３０°，加速電圧が約４０〜６０ｋｅＶ，ドーズ量が約５×１０１２〜１０×１０１２ａｔｍｓ・ｃｍ−２，４ステップの条件による斜めイオン注入法により、フッ化ボロンイオン（ＢＦ２＋）（又はボロンイオン（Ｂ＋  ））をＳｉ基板１内に注入して、ロジック回路Ａｌｇ内のＭＩＳトランジスタのエクステンション領域８ａ，８ｂの下部及び側部を囲むポケット領域７ａ，７ｂを形成する。
【００７１】
次に、図６（ａ）に示す工程で、フォトレジスト膜１２２を除去してから、保護回路領域Ａｅｓのうちソース側活性領域からゲート電極４のほぼ半分に亘る領域を開口したフォトレジスト膜１２３を形成し、このフォトレジスト膜１２３及びゲート電極４をマスクとするイオン注入を行なう。
【００７２】
まず、傾き角が約１０〜３５°，加速電圧が５〜１０ｋｅＶ，ドーズ量が１×１０１４〜８×１０１４ａｔｍｓ・ｃｍ−２の条件（つまり、比較的高濃度の条件で）で、保護回路領域Ａｅｓ内においてソース側活性領域に砒素イオン（Ａｓ＋  ）（又はリンイオン（Ｐ＋  ））を注入して、中濃度ソース領域８ａ’を形成する。この時、保護回路領域Ａｅｓ内の中濃度ソース領域８ａ’は、Ｓｉ基板１のうちゲート電極４の端部の直下方に位置する領域からＳＴＩ２に隣接する領域に亘って形成されている。つまり、保護回路領域Ａｅｓ内のＭＩＳトランジスタは、周辺回路領域Ａｉｏ内のＭＩＳトランジスタの低濃度ソース・ドレイン領域６ａ，６ｂよりも高濃度の不純物がドープされた中濃度ソース領域８ａ’と、低濃度の不純物がドープされた低濃度ドレイン領域６ｂとを有することになる。
【００７３】
次に、フォトレジスト膜１２３を残したままで、傾き角が約１０〜３５°，加速電圧が約５０〜７０ｋｅＶ，ドーズ量が約５×１０１２〜１０×１０１２ａｔｍｓ・ｃｍ−２，４ステップの条件による斜めイオン注入法により、フッ化ボロンイオン（ＢＦ２＋）（又はボロンイオン（Ｂ＋  ））をＳｉ基板１内に注入して、保護回路領域Ａｅｓ内のトランジスタの中濃度ソース領域８ａ’の側部及び下部を囲むソース側ポケット領域７ａ’を形成する。
【００７４】
次に、図６（ｂ）に示す工程で、フォトレジスト膜１２３を除去した後、基板上に厚み８０〜１００ｎｍのシリコン酸化膜を堆積してから、異方性エッチング（ドライエッチング）により、シリコン酸化膜をエッチバックして、ゲート電極４の側面を覆うサイドウォール９を形成する。次に、サイドウォール９とゲート電極４をマスクとしてイオン注入を行なう。まず、加速電圧が約１５〜２５ｋｅＶ，ドーズ量が約１×１０１４〜５×１０１４ａｔｍｓ・ｃｍ−２の条件で砒素イオン（Ａｓ＋  ）を注入し、その後、加速電圧が約４０〜６０ｋｅＶ，ドーズ量が約１×１０１５〜８×１０１５ａｔｍｓ・ｃｍ−２の条件で再度砒素イオン（Ａｓ＋  ）を注入し、最後に、加速電圧が約４０〜６０ｋｅＶ，ドーズ量が約３×１０１３〜６×１０１３ａｔｍｓ・ｃｍ−２の条件で、リンイオン（Ｐ＋  ）を注入する。これにより、各回路領域Ａｅｓ，Ａｉｏ，ＡｌｇのＭＩＳトランジスタに、低濃度ソース・ドレイン領域６ａ，６ｂや、中濃度ソース領域８ａ’や、エクステンション領域８ａ，８ｂよりも不純物濃度が高く，かつ拡散深さの深い高濃度ソース・ドレイン領域１０ａ，１０ｂを形成する。
【００７５】
その後の工程は図示しないが、熱処理を施してＳｉ基板１内に注入された不純物を活性化してから、基板上に、シリコン酸化膜を堆積して層間絶縁膜を形成する。そして、層間絶縁膜を貫通して各ＭＩＳトランジスタの高濃度ソース・ドレイン領域やゲート電極等に到達する接続孔の形成と、接続孔を埋めるコンタクト及び配線層の形成とを行なう。
【００７６】
以上の工程により形成された集積回路装置（ＭＩＳ型半導体装置）において、保護回路領域Ａｅｓ内のＭＩＳトランジスタは、図６（ｂ）に示すように、Ｓｉ基板１の活性領域上に形成されたゲート絶縁膜３ａと、ゲート絶縁膜３ａの上に形成されたゲート電極４と、ゲート電極４の側面を覆うサイドウォール９と、Ｓｉ基板１のうちゲート電極９の両側方に位置する領域に形成された高濃度ソース・ドレイン領域１０ａ，１０ｂと、Ｓｉ基板１のうち高濃度ソース・ドレイン領域１０ａ，１０ｂ間に位置する領域で高濃度ドレイン領域１０ｂの内方側端部に接して形成された低濃度ドレイン領域６ｂと、Ｓｉ基板１のうち高濃度ソース・ドレイン領域１０ａ，１０ｂ間に位置する領域で高濃度ソース領域１０ａの内方側端部に接して形成された中濃度ソース領域８ａ’とを備えている。なお、保護回路領域Ａｅｓ内のＭＩＳトランジスタは、周辺回路領域Ａｉｏ及びロジック回路領域Ａｌｇの各ＭＩＳトランジスタと同様に、パンチスルーストッパとして機能するポケット領域７ａ’，７ｂを備えている。
【００７７】
ここで、保護回路領域Ａｅｓに配置されるＭＩＳトランジスタにおいては、高濃度ソース・ドレイン領域１０ａ，１０ｂ及びドレイン側ポケット領域７ｂの不純物濃度は、第１の実施形態と同じであり、低濃度ドレイン領域６ｂの不純物濃度は、１×１０１８〜２×１０１８ａｔｍｓ・ｃｍ−３であり、中濃度ソース領域８ａ’の不純物濃度は、１×１０１９〜２１１０２０ａｔｍｓ・ｃｍ−３であり、ソース側ポケット領域７ａの不純物濃度は、１×１０１８〜５×１０１８ａｔｍｓ・ｃｍ−３である。また、周辺回路領域Ａｉｏ及びロジック回路に配置されるＭＩＳトランジスタの各部における不純物濃度は、第１の実施形態と同じである。
【００７８】
このように、本実施形態における保護回路用のＭＩＳトランジスタは、ロジック回路領域Ａｌｇ内のＭＩＳトランジスタよりも高濃度の不純物がドープされた中濃度ソース領域８ａ’と、周辺回路領域ＡｉｏのＭＩＳトランジスタと同程度の比較的低濃度の不純物がドープされた低濃度ドレイン領域６ｂとを有している。
【００７９】
したがって、本実施形態のＭＩＳ型半導体装置によっても、第１の実施形態と同様の作用により、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気に対する耐性の向上とを図ることができる。
【００８０】
特に、図６（ａ）の斜め注入を行なうことにより、保護用のＭＩＳトランジスタと、Ｉ／Ｏ回路用のＭＩＳトランジスタとを切り分けて形成することが可能となるので、各ＭＩＳトランジスタの性能に適した構造をそれぞれ実現することができる。
【００８１】
（第４の実施形態）
図７（ａ），（ｂ）は、本発明の第４の実施形態に係るＭＩＳ型半導体装置の製造工程のうち低濃度ソース・ドレイン領域，エクステンション領域などを形成する工程を示す断面図である。図８（ａ），（ｂ）は、本発明の第４の実施形態に係るＭＩＳ型半導体装置の製造工程のうち保護回路の中濃度ソース領域及び各回路の高濃度ソース・ドレイン領域を形成する工程を示す断面図である。図７（ａ）〜図８（ｂ）においては、静電破壊に対する保護用のＭＩＳトランジスタが形成される保護回路領域Ａｅｓと、周辺回路（Ｉ／Ｏ回路）用のＭＩＳトランジスタが形成されるＩ／Ｏ領域Ａｉｏと、ロジック回路用のＭＩＳトランジスタが形成されるロジック回路領域Ａｌｇとが図示されている。ただし、Ｓｉ基板１には、これ以外にも例えばメモリセル領域などがあってもよいものとする。また、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇは、一般にはＳｉ基板の離れた部位にそれぞれ存在しているが、本実施形態及び他の実施形態においては、理解を容易にするために、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇが互いに隣接しているかのように表されている。さらに、本実施形態においては、ＭＩＳトランジスタとしてｎチャネル型ＭＩＳトランジスタ（ｎＭＩＳＦＥＴ）のみを示すが、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇには、ｐチャネル型ＭＩＳトランジスタも配置されている。
【００８２】
なお、図７（ａ），図７（ｂ），図８（ａ）に示す工程の順序は、いずれが先でいずれの工程が後でも同じ効果が得られる。
【００８３】
本実施形態においても、第１の実施形態に示す図１（ａ）に示す工程と同じ工程を行なうが、その図示は省略する。すなわち、Ｓｉ基板１に、ＳＴＩ２（素子分離）と、下段ウェルと、中段ウェルと、上段ウェルとを形成した後、ロジック回路Ｒｌｇに配置されるＭＩＳトランジスタの動作に適した閾値電圧を得るための高濃度上段ウェルを形成する。その後、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇに、ゲート絶縁膜３とゲート電極４とを形成する。ただし、保護回路領域Ａｅｓ及び周辺回路領域Ａｉｏには厚みが約７ｎｍの比較的厚いシリコン酸化膜からなるゲート絶縁膜３ａを、ロジック回路領域Ａｌｇには厚みが２．８ｎｍの比較的薄いシリコン酸化膜からなるゲート絶縁膜３ｂを形成する。
【００８４】
次に、図７（ａ）に示す工程で、保護回路領域Ａｅｓのうちドレイン側活性領域からゲート電極４のほぼ半分に亘る領域と、周辺回路領域Ａｉｏとを開口したフォトレジスト膜１３１を形成し、このフォトレジスト膜１３１及びゲート電極４をマスクとするイオン注入を行なう。まず傾き角が約２０〜３０°，加速電圧が３０〜５０ｋｅＶ，ドーズ量が１×１０１３〜３×１０１３ａｔｍｓ・ｃｍ−２，４ステップの条件による斜めイオン注入法により、Ｓｉ基板１内に、リンイオン（Ｐ＋  ）を注入して、周辺回路領域Ａｅｓ内のＭＩＳトランジスタの低濃度ドレイン領域６ｂを形成するとともに、周辺回路領域Ａｉｏ内のＭＩＳトランジスタの低濃度ソース・ドレイン領域６ａ，６ｂを形成する。その後、フォトレジスト膜１３１を残したまま、傾き角が約２０〜３０°，加速電圧が約２０〜３０ｋｅＶ，ドーズ量が約１×１０１２〜５×１０１２ａｔｍｓ・ｃｍ−２，４ステップの条件による斜めイオン注入法により、Ｓｉ基板１内に、ボロンイオン（Ｂ＋  ）（又はフッ化ボロンイオン（ＢＦ２＋））をＳｉ基板１内に注入して、Ｓｉ基板１内において保護回路領域Ａｅｓ内のＭＩＳトランジスタの低濃度ドレイン領域６ｂの側部及び下部を囲むドレイン側ポケット領域７ｂを形成するとともに、周辺回路領域Ａｉｏ内のＭＩＳトランジスタの低濃度ソース・ドレイン領域６ａ，６ｂの側部及び下部を囲むポケット領域７ａ，７ｂを形成する。
【００８５】
次に、図７（ｂ）に示す工程で、フォトレジスト膜１３１を除去してから、保護回路領域Ａｅｓのうちソース側活性領域からゲート電極４のほぼ半分に亘る領域と、ロジック回路領域Ａｌｇとを開口したフォトレジスト膜１３２を形成し、このフォトレジスト膜１３２及びゲート電極４をマスクとするイオン注入を行なう。
【００８６】
まず、加速電圧が５〜１０ｋｅＶ，ドーズ量が２×１０１４〜１０×１０１４ａｔｍｓ・ｃｍ−２の条件（つまり、比較的高濃度のドーズ量）で、保護回路領域Ａｅｓに形成されたゲート電極４とＳＴＩ２との間の領域のうち、ソース側活性領域とロジック回路領域Ａｌｇに砒素イオン（Ａｓ＋  ）を注入して、ロジック回路領域Ａｌｇ内のＭＩＳトランジスタのエクステンション領域８ａ，８ｂを形成するとともに、保護回路領域Ａｅｓ内のＭＩＳトランジスタのソース側エクステンション領域８ａを形成する。この時、保護回路領域Ａｅｓ内のソース側エクステンション領域８ａはＳｉ基板１のうちゲート電極４の端部の直下方に位置する領域からＳＴＩ２に隣接する領域に亘って形成されている。
【００８７】
次に、フォトレジスト膜１３２を残したままで、傾き角が約２０〜３０°，加速電圧が約４０〜６０ｋｅＶ，ドーズ量が約５×１０１２〜１０×１０１２ａｔｍｓ・ｃｍ−２，４ステップの条件による斜めイオン注入法により、フッ化ボロンイオン（ＢＦ２＋）（又はボロンイオン（Ｂ＋  ））をＳｉ基板１内に注入して、保護回路領域Ａｅｓ内のトランジスタのソース側エクステンション領域８ａの側部及び下部を囲むソース側ポケット領域７ａと、ロジック回路Ａｌｇ内のＭＩＳトランジスタのエクステンション領域８ａ，８ｂの下部及び側部を囲むポケット領域７ａ，７ｂを形成する。
【００８８】
次に、図８（ａ）に示す工程で、フォトレジスト膜１３２を除去してから、保護回路領域Ａｅｓのうちソース側活性領域からゲート電極４のほぼ半分に亘る領域を開口したフォトレジスト膜１３３を形成し、このフォトレジスト膜１３３及びゲート電極４をマスクとするイオン注入を行なう。
【００８９】
まず、傾き角が約１０〜３５°，加速電圧が５〜１０ｋｅＶ，ドーズ量が１×１０１４〜８×１０１４ａｔｍｓ・ｃｍ−２の条件で、保護回路領域Ａｅｓ内においてソース側エクステンション領域８ａに砒素イオン（Ａｓ＋  ）（又はリンイオン（Ｐ＋  ））を追加注入して、中濃度ソース領域８ａ’を形成する。この時、保護回路領域Ａｅｓ内の中濃度ソース領域８ａ’は、Ｓｉ基板１のうちゲート電極４の端部の直下方に位置する領域からＳＴＩ２に隣接する領域に亘って形成されている。つまり、保護回路領域Ａｅｓ内のＭＩＳトランジスタは、ロジック回路領域Ａｌｇ内のＭＩＳトランジスタのエクステンション領域８ａ，８ｂよりもさらに高濃度の不純物がドープされた中濃度ソース領域８ａ’と、低濃度の不純物がドープされた低濃度ドレイン領域６ｂとを有することになる。
【００９０】
次に、フォトレジスト膜１３３を残したままで、傾き角が約１０〜３５°，加速電圧が約５０〜７０ｋｅＶ，ドーズ量が約５×１０１２〜１０×１０１２ａｔｍｓ・ｃｍ−２，４ステップの条件による斜めイオン注入法により、フッ化ボロンイオン（ＢＦ２＋）（又はボロンイオン（Ｂ＋  ））をＳｉ基板１内に追加注入して、保護回路領域Ａｅｓ内のトランジスタの中濃度ソース領域８ａ’の側部及び下部を囲むソース側ポケット領域７ａ’を形成する。
【００９１】
次に、図８（ｂ）に示す工程で、フォトレジスト膜１３３を除去した後、基板上に厚み８０〜１００ｎｍのシリコン酸化膜を堆積してから、異方性エッチング（ドライエッチング）により、シリコン酸化膜をエッチバックして、ゲート電極４の側面を覆うサイドウォール９を形成する。次に、サイドウォール９とゲート電極４をマスクとしてイオン注入を行なう。まず、加速電圧が約１５〜２５ｋｅＶ，ドーズ量が約１×１０１４〜５×１０１４ａｔｍｓ・ｃｍ−２の条件で砒素イオン（Ａｓ＋  ）を注入し、その後、加速電圧が約４０〜６０ｋｅＶ，ドーズ量が約１×１０１５〜８×１０１５ａｔｍｓ・ｃｍ−２の条件で再度砒素イオン（Ａｓ＋  ）を注入し、最後に、加速電圧が約４０〜６０ｋｅＶ，ドーズ量が約３×１０１３〜６×１０１３ａｔｍｓ・ｃｍ−２の条件で、リンイオン（Ｐ＋  ）を注入する。これにより、各回路領域Ａｅｓ，Ａｉｏ，ＡｌｇのＭＩＳトランジスタに、低濃度ソース・ドレイン領域６ａ，６ｂや、中濃度ソース領域８ａ’や、エクステンション領域８ａ，８ｂよりも不純物濃度が高く，かつ拡散深さの深い高濃度ソース・ドレイン領域１０ａ，１０ｂを形成する。
【００９２】
その後の工程は図示しないが、熱処理を施してＳｉ基板１内に注入された不純物を活性化してから、基板上に、シリコン酸化膜を堆積して層間絶縁膜を形成する。そして、層間絶縁膜を貫通して各ＭＩＳトランジスタの高濃度ソース・ドレイン領域やゲート電極等に到達する接続孔の形成と、接続孔を埋めるコンタクト及び配線層の形成とを行なう。
【００９３】
以上の工程により形成された集積回路装置（ＭＩＳ型半導体装置）において、保護回路領域Ａｅｓ内のＭＩＳトランジスタは、図８（ｂ）に示すように、Ｓｉ基板１の活性領域上に形成されたゲート絶縁膜３ａと、ゲート絶縁膜３ａの上に形成されたゲート電極４と、ゲート電極４の側面を覆うサイドウォール９と、Ｓｉ基板１のうちゲート電極９の両側方に位置する領域に形成された高濃度ソース・ドレイン領域１０ａ，１０ｂと、Ｓｉ基板１のうち高濃度ソース・ドレイン領域１０ａ，１０ｂ間に位置する領域で高濃度ドレイン領域１０ｂの内方側端部に接して形成された低濃度ドレイン領域６ｂと、Ｓｉ基板１のうち高濃度ソース・ドレイン領域１０ａ，１０ｂ間に位置する領域で高濃度ソース領域１０ａの内方側端部に接して形成された中濃度ソース領域８ａ’とを備えている。なお、保護回路領域Ａｅｓ内のＭＩＳトランジスタは、周辺回路領域Ａｉｏ及びロジック回路領域Ａｌｇの各ＭＩＳトランジスタと同様に、パンチスルーストッパとして機能するポケット領域７ａ’，７ｂを備えている。
【００９４】
ここで、保護回路領域Ａｅｓに配置されるＭＩＳトランジスタにおいては、高濃度ソース・ドレイン領域１０ａ，１０ｂ及びドレイン側ポケット領域７ｂの不純物濃度は、第１の実施形態と同じであり、低濃度ドレイン領域６ｂの不純物濃度は、１×１０１８〜２×１０１８ａｔｍｓ・ｃｍ−３であり、中濃度ソース領域８ａ’の不純物濃度は、１×１０２０〜２×１０２０ａｔｍｓ・ｃｍ−３であり、ソース側ポケット領域７ａの不純物濃度は、１×１０１８〜５×１０１８ａｔｍｓ・ｃｍ−３である。また、周辺回路領域Ａｉｏ及びロジック回路に配置されるＭＩＳトランジスタの各部における不純物濃度は、第１の実施形態と同じである。
【００９５】
そして、本実施形態における保護回路用のＭＩＳトランジスタは、ロジック回路領域Ａｌｇ内のＭＩＳトランジスタよりも高濃度の不純物がドープされた中濃度ソース領域８ａ’と、周辺回路領域ＡｉｏのＭＩＳトランジスタと同程度の比較的低濃度の不純物がドープされた低濃度ドレイン領域６ｂとを有している。
【００９６】
したがって、本実施形態のＭＩＳ型半導体装置によっても、第１の実施形態と同様の作用により、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気に対する耐性の向上とを図ることができる。
【００９７】
（第５の実施形態）
図９（ａ），（ｂ）は、本発明の第５の実施形態に係るＭＩＳ型半導体装置の製造工程のうち低濃度ソース・ドレイン領域，エクステンション領域などを形成する工程を示す断面図である。図１０（ａ），（ｂ）は、本発明の第５の実施形態に係るＭＩＳ型半導体装置の製造工程のうち保護回路の中濃度ソース領域及び各回路の高濃度ソース・ドレイン領域を形成する工程を示す断面図である。図９（ａ）〜図１０（ｂ）においては、静電破壊に対する保護用のＭＩＳトランジスタが形成される保護回路領域Ａｅｓと、周辺回路（Ｉ／Ｏ回路）用のＭＩＳトランジスタが形成されるＩ／Ｏ領域Ａｉｏと、ロジック回路用のＭＩＳトランジスタが形成されるロジック回路領域Ａｌｇとが図示されている。ただし、Ｓｉ基板１には、これ以外にも例えばメモリセル領域などがあってもよいものとする。また、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇは、一般にはＳｉ基板の離れた部位にそれぞれ存在しているが、本実施形態及び他の実施形態においては、理解を容易にするために、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇが互いに隣接しているかのように表されている。さらに、本実施形態においては、ＭＩＳトランジスタとしてｎチャネル型ＭＩＳトランジスタ（ｎＭＩＳＦＥＴ）のみを示すが、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇには、ｐチャネル型ＭＩＳトランジスタも配置されている。
【００９８】
なお、図９（ａ），図９（ｂ），図１０（ａ）に示す工程の順序は、いずれが先でいずれの工程が後でも同じ効果が得られる。
【００９９】
本実施形態においても、第１の実施形態に示す図１（ａ）に示す工程と同じ工程を行なうが、その図示は省略する。すなわち、Ｓｉ基板１に、ＳＴＩ２（素子分離）と、下段ウェルと、中段ウェルと、上段ウェルとを形成した後、ロジック回路Ｒｌｇに配置されるＭＩＳトランジスタの動作に適した閾値電圧を得るための高濃度上段ウェルを形成する。その後、各回路領域Ａｅｓ，Ａｉｏ，Ａｌｇに、ゲート絶縁膜３とゲート電極４とを形成する。ただし、保護回路領域Ａｅｓ及び周辺回路領域Ａｉｏには厚みが約７ｎｍの比較的厚いシリコン酸化膜からなるゲート絶縁膜３ａを、ロジック回路領域Ａｌｇには厚みが２．８ｎｍの比較的薄いシリコン酸化膜からなるゲート絶縁膜３ｂを形成する。
【０１００】
次に、図９（ａ）に示す工程で、保護回路領域Ａｅｓのうちドレイン側活性領域からゲート電極４のほぼ半分に亘る領域と、周辺回路領域Ａｉｏとを開口したフォトレジスト膜１４１を形成し、このフォトレジスト膜１４１及びゲート電極４をマスクとするイオン注入を行なう。まず傾き角が約２０〜３０°，加速電圧が３０〜５０ｋｅＶ，ドーズ量が１×１０１３〜３×１０１３ａｔｍｓ・ｃｍ−２，４ステップの条件による斜めイオン注入法により、Ｓｉ基板１内に、リンイオン（Ｐ＋  ）を注入して、周辺回路領域Ａｅｓ内のＭＩＳトランジスタの低濃度ドレイン領域６ｂを形成するとともに、周辺回路領域Ａｉｏ内のＭＩＳトランジスタの低濃度ソース・ドレイン領域６ａ，６ｂを形成する。その後、フォトレジスト膜１４１を残したまま、傾き角が約２０〜３０°，加速電圧が約２０〜３０ｋｅＶ，ドーズ量が約１〜５×１０１２ａｔｍｓ・ｃｍ−２，４ステップの条件による斜めイオン注入法により、Ｓｉ基板１内に、ボロンイオン（Ｂ＋  ）（又はフッ化ボロンイオン（ＢＦ２＋））をＳｉ基板１内に注入して、Ｓｉ基板１内において保護回路領域Ａｅｓ内のＭＩＳトランジスタの低濃度ドレイン領域６ｂの側部及び下部を囲むドレイン側ポケット領域７ｂを形成するとともに、周辺回路領域Ａｉｏ内のＭＩＳトランジスタの低濃度ソース・ドレイン領域６ａ，６ｂの側部及び下部を囲むポケット領域７ａ，７ｂを形成する。
【０１０１】
次に、図９（ｂ）に示す工程で、フォトレジスト膜１４１を除去してから、ロジック回路領域Ａｌｇとを開口したフォトレジスト膜１４２を形成し、このフォトレジスト膜１４２及びゲート電極４をマスクとするイオン注入を行なう。
【０１０２】
まず、加速電圧が５〜１０ｋｅＶ，ドーズ量が２×１０１４〜１０×１０１４ａｔｍｓ・ｃｍ−２の条件（つまり、比較的高濃度のドーズ量）で、ロジック回路領域Ａｌｇに砒素イオン（Ａｓ＋  ）を注入して、ロジック回路領域Ａｌｇ内のＭＩＳトランジスタのエクステンション領域８ａ，８ｂを形成する。
【０１０３】
次に、フォトレジスト膜１４２を残したままで、傾き角が約２０〜３０°，加速電圧が約４０〜６０ｋｅＶ，ドーズ量が約５×１０１２〜１０×１０１２ａｔｍｓ・ｃｍ−２，４ステップの条件による斜めイオン注入法により、フッ化ボロンイオン（ＢＦ２＋）（又はボロンイオン（Ｂ＋  ））をＳｉ基板１内に注入して、ロジック回路Ａｌｇ内のＭＩＳトランジスタのエクステンション領域８ａ，８ｂの下部及び側部を囲むポケット領域７ａ，７ｂを形成する。
【０１０４】
次に、図１０（ａ）に示す工程で、フォトレジスト膜１４２を除去してから、保護回路領域Ａｅｓのうちソース側活性領域からゲート電極４のほぼ半分に亘る領域を開口したフォトレジスト膜１４３を形成し、このフォトレジスト膜１４３及びゲート電極４をマスクとするイオン注入を行なう。
【０１０５】
まず、傾き角が約１０〜３５°，加速電圧が５〜１０ｋｅＶ，ドーズ量が１×１０１４〜８×１０１４ａｔｍｓ・ｃｍ−２の条件（つまり、比較的高濃度の条件で）で、保護回路領域Ａｅｓ内においてソース側活性領域に砒素イオン（Ａｓ＋  ）（又はリンイオン（Ｐ＋  ））を注入して、中濃度ソース領域８ａ’を形成する。この時、保護回路領域Ａｅｓ内の中濃度ソース領域８ａ’は、Ｓｉ基板１のうちゲート電極４の端部の直下方に位置する領域からＳＴＩ２に隣接する領域に亘って形成されている。つまり、保護回路領域Ａｅｓ内のＭＩＳトランジスタは、周辺回路領域Ａｉｏ内のＭＩＳトランジスタの低濃度ソース・ドレイン領域６ａ，６ｂよりも高濃度の不純物がドープされた中濃度ソース領域８ａ’と、低濃度の不純物がドープされた低濃度ドレイン領域６ｂとを有することになる。
【０１０６】
次に、フォトレジスト膜１４３を残したままで、傾き角が約１０〜３５°，加速電圧が約５０〜７０ｋｅＶ，ドーズ量が約５×１０１２〜１０×１０１２ａｔｍｓ・ｃｍ−２，４ステップの条件による斜めイオン注入法により、フッ化ボロンイオン（ＢＦ２＋）（又はボロンイオン（Ｂ＋  ））をＳｉ基板１内に注入して、保護回路領域Ａｅｓ内のトランジスタの中濃度ソース領域８ａ’の側部及び下部を囲むソース側ポケット領域７ａを形成する。
【０１０７】
次に、図１０（ｂ）に示す工程で、フォトレジスト膜１４３を除去した後、基板上に厚み８０〜１００ｎｍのシリコン酸化膜を堆積してから、異方性エッチング（ドライエッチング）により、シリコン酸化膜をエッチバックして、ゲート電極４の側面を覆うサイドウォール９を形成する。次に、サイドウォール９とゲート電極４をマスクとしてイオン注入を行なう。まず、加速電圧が約１５〜２５ｋｅＶ，ドーズ量が約１×１０１４〜５×１０１４ａｔｍｓ・ｃｍ−２の条件で砒素イオン（Ａｓ＋  ）を注入し、その後、加速電圧が約４０〜６０ｋｅＶ，ドーズ量が約１〜８×１０１５ａｔｍｓ・ｃｍ−２の条件で再度砒素イオン（Ａｓ＋  ）を注入し、最後に、加速電圧が約４０〜６０ｋｅＶ，ドーズ量が約３×１０１３〜６×１０１３ａｔｍｓ・ｃｍ−２の条件で、リンイオン（Ｐ＋  ）を注入する。これにより、各回路領域Ａｅｓ，Ａｉｏ，ＡｌｇのＭＩＳトランジスタに、低濃度ソース・ドレイン領域６ａ，６ｂや、中濃度ソース領域８ａ’や、エクステンション領域８ａ，８ｂよりも不純物濃度が高く，かつ拡散深さの深い高濃度ソース・ドレイン領域１０ａ，１０ｂを形成する。
【０１０８】
その後の工程は図示しないが、熱処理を施してＳｉ基板１内に注入された不純物を活性化してから、基板上に、シリコン酸化膜を堆積して層間絶縁膜を形成する。そして、層間絶縁膜を貫通して各ＭＩＳトランジスタの高濃度ソース・ドレイン領域やゲート電極等に到達する接続孔の形成と、接続孔を埋めるコンタクト及び配線層の形成とを行なう。
【０１０９】
以上の工程により形成された集積回路装置（ＭＩＳ型半導体装置）において、保護回路領域Ａｅｓ内のＭＩＳトランジスタは、図６（ｂ）に示すように、Ｓｉ基板１の活性領域上に形成されたゲート絶縁膜３ａと、ゲート絶縁膜３ａの上に形成されたゲート電極４と、ゲート電極４の側面を覆うサイドウォール９と、Ｓｉ基板１のうちゲート電極９の両側方に位置する領域に形成された高濃度ソース・ドレイン領域１０ａ，１０ｂと、Ｓｉ基板１のうち高濃度ソース・ドレイン領域１０ａ，１０ｂ間に位置する領域で高濃度ドレイン領域１０ｂの内方側端部に接して形成された低濃度ドレイン領域６ｂと、Ｓｉ基板１のうち高濃度ソース・ドレイン領域１０ａ，１０ｂ間に位置する領域で高濃度ソース領域１０ａの内方側端部に接して形成された中濃度ソース領域８ａ’とを備えている。なお、保護回路領域Ａｅｓ内のＭＩＳトランジスタは、周辺回路領域Ａｉｏ及びロジック回路領域Ａｌｇの各ＭＩＳトランジスタと同様に、パンチスルーストッパとして機能するポケット領域７ａ，７ｂを備えている。
【０１１０】
ここで、保護回路領域Ａｅｓに配置されるＭＩＳトランジスタにおいては、高濃度ソース・ドレイン領域１０ａ，１０ｂ及びポケット領域７ａ，７ｂの不純物濃度は、第１の実施形態と同じであり、低濃度ドレイン領域６ｂの不純物濃度は、１×１０１８〜２×１０１８ａｔｍｓ・ｃｍ−３であり、中濃度ソース領域８ａ’の不純物濃度は、１×１０２０〜２×１０２０ａｔｍｓ・ｃｍ−３である。また、周辺回路領域Ａｉｏ及びロジック回路に配置されるＭＩＳトランジスタの各部における不純物濃度は、第１の実施形態と同じである。
【０１１１】
そして、本実施形態における保護回路用のＭＩＳトランジスタは、ロジック回路領域Ａｌｇ内のＭＩＳトランジスタよりも高濃度の不純物がドープされた中濃度ソース領域８ａ’と、周辺回路領域ＡｉｏのＭＩＳトランジスタと同程度の比較的低濃度の不純物がドープされた低濃度ドレイン領域６ｂとを有している。
【０１１２】
したがって、本実施形態のＭＩＳ型半導体装置によっても、第１の実施形態と同様の作用により、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気に対する耐性の向上とを図ることができる。
【０１１３】
特に、図１０（ａ）の斜め注入を行なうことにより、保護用のＭＩＳトランジスタと、Ｉ／Ｏ回路用のＭＩＳトランジスタとを切り分けて形成することが可能となるので、各ＭＩＳトランジスタの性能に適した構造をそれぞれ実現することができる。
【０１１４】
【発明の効果】
本発明のＭＩＳ型半導体装置又はその製造方法によると、ホットキャリア耐性の劣化を抑制しつつ、消費電力の低減と静電気などのサージ入力に対する耐性の向上とを図ることができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、本発明の第１の実施形態に係るＭＩＳ型半導体装置の製造工程のうち低濃度ソース・ドレイン領域などを形成するまでの工程を示す断面図である。
【図２】（ａ），（ｂ）は、本発明の第１の実施形態に係るＭＩＳ型半導体装置の製造工程のうちエクステンション領域を形成してから高濃度ソース・ドレイン領域を形成するまでの工程を示す断面図である。
【図３】（ａ），（ｂ）は、本発明の第２の実施形態に係るＭＩＳ型半導体装置の製造工程のうち低濃度ソース・ドレイン領域などを形成するまでの工程を示す断面図である。
【図４】（ａ），（ｂ）は、本発明の第２の実施形態に係るＭＩＳ型半導体装置の製造工程のうちエクステンション領域を形成してから高濃度ソース・ドレイン領域を形成するまでの工程を示す断面図である。
【図５】（ａ），（ｂ）は、本発明の第３の実施形態に係るＭＩＳ型半導体装置の製造工程のうち低濃度ソース・ドレイン領域，エクステンション領域などを形成する工程を示す断面図である。
【図６】（ａ），（ｂ）は、本発明の第３の実施形態に係るＭＩＳ型半導体装置の製造工程のうち保護回路の中濃度ソース領域及び各回路の高濃度ソース・ドレイン領域を形成する工程を示す断面図である。
【図７】（ａ），（ｂ）は、本発明の第４の実施形態に係るＭＩＳ型半導体装置の製造工程のうち低濃度ソース・ドレイン領域，エクステンション領域などを形成する工程を示す断面図である。
【図８】（ａ），（ｂ）は、本発明の第４の実施形態に係るＭＩＳ型半導体装置の製造工程のうち保護回路の中濃度ソース領域及び各回路の高濃度ソース・ドレイン領域を形成する工程を示す断面図である。
【図９】（ａ），（ｂ）は、本発明の第５の実施形態に係るＭＩＳ型半導体装置の製造工程のうち低濃度ソース・ドレイン領域，エクステンション領域などを形成する工程を示す断面図である。
【図１０】（ａ），（ｂ）は、本発明の第５の実施形態に係るＭＩＳ型半導体装置の製造工程のうち保護回路の中濃度ソース領域及び各回路の高濃度ソース・ドレイン領域を形成する工程を示す断面図である。
【図１１】本発明において用いる一般的な保護回路の構成を示す電気回路図である。
【図１２】保護回路に配置される本実施形態のＭＩＳトランジスタと従来のＬＤＤ型ＭＩＳトランジスタとのドレイン電圧−ドレイン電流特性の相違を示す図である。
【図１３】ホットエレクトロンの発生を抑制し耐圧を向上させる構造として一般的に用いられている従来のＬＤＤ型のＭＩＳトランジスタの構造を示す断面図である。
【符号の説明】
１    Ｓｉ基板
２    ＳＴＩ
３    ゲート絶縁膜
４    ゲート電極
５    ポケット領域
６ａ  低濃度ソース領域
６ｂ  低濃度ドレイン領域（第１の拡散領域）
７ａ，７ｂ    ポケット領域
８ａ  エクステンション領域（第２の拡散領域）
８ｂ  エクステンション領域
８ａ’中濃度ソース領域（第２の拡散領域）
９    サイドウォール
１０  高濃度ソース・ドレイン領域
１０１〜１０２  フォトレジスト膜（マスク）
１１１〜１１２  フォトレジスト膜（マスク）
１２１〜１２３  フォトレジスト膜（マスク）
１３１〜１３３  フォトレジスト膜（マスク）
１４１〜１４３  フォトレジスト膜（マスク）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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