(57)【要約】【課題】構造が強く、寄生容量が低減された電極を有し高周波特性の良い半導体装置を提供するものである。また、穴内に金属膜を良好に埋め込むことができ、寄生容量が低減され、抵抗値の低い電極を形成することができる半導体装置の製造方法を提供するものである。【解決手段】半導体層３上に形成された絶縁膜６と、絶縁膜６上に、この絶縁膜６に形成された穴７を通じて半導体層３に接続して形成された電極８とを有し、この電極８は、電極材料１０がその周囲の金属層９に埋め込まれて構成され、金属層９のうち、少なくとも一層が、電極材料１０よりも硬度が高い材料で形成され、電極８は、半導体層３との接続部８１よりも広い幅に形成された電極部８２を有し、電極８の電極部８２と絶縁膜６との間が離間されて中空となっている半導体装置１を構成する。【選択図】  図１
2004221140.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上に形成された絶縁膜と、
前記絶縁膜上に、前記絶縁膜に形成された穴を通じて前記半導体層に接続して形成された電極とを有し、
前記電極は、電極材料がその周囲の金属層に埋め込まれて構成され、
前記金属層のうち、少なくとも一層が、前記電極材料よりも硬度が高い材料で形成され、
前記電極は、前記半導体層との接続部よりも広い幅に形成された電極部を有し、
前記電極の前記電極部と前記絶縁膜との間が離間されて中空となっている
ことを特徴とする半導体装置。
【請求項２】
半導体層上に、それぞれエッチング特性の異なる第１の絶縁膜と第２の絶縁膜とを積層して形成する工程と、
前記第２の絶縁膜上に導電膜を形成する工程と、
前記導電膜を貫通し、前記第２の絶縁膜内に底を有する穴を形成する工程と、表面を覆って全面的に、前記穴が完全に埋まらない厚さで、第３の絶縁膜を形成する工程と、
前記第１の絶縁膜が露出するまで前記第２の絶縁膜及び前記第３の絶縁膜をエッチングする工程と、
前記第２の絶縁膜をマスクとして用いて、前記第１の絶縁膜をエッチングして前記第１の絶縁膜に前記半導体層に達する穴を形成する工程と、
全面的に少なくとも１層以上の金属層を形成する工程と、
前記導電膜上にある前記金属層の表面を選択的に酸化する工程と、
メッキにより電極材料を形成する工程と、
前記導電膜上の各層と、前記導電膜と、前記第２の絶縁膜とを順次除去して、前記金属層及び前記電極材料から成る電極を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項３】
前記メッキを電解メッキで行うことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記金属層として最下層をＴｉとする複数の金属層を形成し、前記酸化工程の前に上層の金属層を除去してＴｉからなる最下層の金属層を露出させ、メッキにより形成する前記電極材料にＡｕを用いることを特徴とする請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、例えば化合物半導体基体上に電極が設けられた半導体素子を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、化合物半導体は、電子移動度が高いため例えば超高速・高周波素子に用いられている。このように、高周波素子に用いた際には、高周波により発生する寄生容量が問題になる（例えば特許文献１参照）。この寄生容量は半導体基板と電極との間に介在している絶縁膜の膜厚及び誘電率に依存する。
【０００３】
このような化合物半導体を用いた半導体装置を図９Ａに示す。尚、図９Ａでは化合物半導体基体上に電極が設けられた半導体素子、例えばＪＦＥＴ（接合型電界効果トランジスタ）の電極部付近の拡大断面図を示している。
この半導体装置５０は、半絶縁性ＧａＡｓ基板５１上に、第１導電型、例えばｎ型の半導体層５２が形成されて半導体基体５３が構成され、ｎ型の半導体層５２の所定の領域には第２導電型、例えばｐ型の半導体層５４が形成されている。ｎ型の半導体層５２上には、第１の絶縁膜（例えばＳｉ３  Ｎ４  膜）５５が形成され、この第１の絶縁膜５５のｐ型の半導体層５４と対応する位置には穴５６が形成され、この穴５６内から第１の絶縁膜５５の表面上にかけて電極５７が設けられている。
【０００４】
電極５７は、接続部（脚の部分）５７１と電極部（頭の部分）５７２から構成され、接続部５７１が第１の絶縁膜５５に形成された穴５６を通じて半導体基体５３（図９Ａの場合ではｎ型の半導体層５２中に形成されたｐ型の半導体層５４）に接続されている。
そして、図９Ｂの電極部の拡大断面図に示すように、電極５７は、複数の金属層、例えば第１、第２及び第３の金属層５８，５９，６０からなる金属層６１により形成されている。
第１の金属層５８としては例えばＴｉ膜が形成され、第２の金属層５９としては例えばＰｔ膜が形成され、第３の金属層６０としては例えばＡｕ膜が形成されている。
【０００５】
次に、このような半導体装置の製造方法を図１０〜図１２に示す。尚、図１０〜図１２の例は図９Ａと同様に電極部付近の拡大断面図であり、図９Ａと対応する部分には同一符号を付している。
先ず、図１０Ａに示すように、半絶縁性の化合物半導体基板、例えば半絶縁性ＧａＡｓ基板５１上に、第１導電型、例えばｎ型の半導体層５２を形成して半導体基体５３を形成する。そして、図１０Ｂに示すように、さらにｎ型の半導体層５２上に第１の絶縁膜（例えばＳｉ３  Ｎ４  膜）５５を形成する。
【０００６】
次に、第１の絶縁膜５５上にレジスト層（図示せず）を成膜し、このレジスト層をパターニングして、電極の接続部に対応するパターンを有するレジストマスク６２を形成する。その後、このレジストマスク６２を用いて、例えば異方性ドライエッチングにより第１の絶縁膜５５をエッチング除去して、図１０Ｃに示すように、第１の絶縁膜５５の所定の領域に穴５６を形成する。
【０００７】
次に、レジストマスク６２を除去した後、第１の絶縁膜５５に形成された穴５６を通じて図１１Ｄに示すように、ｎ型の半導体層５２中にｐ型の半導体層５４を形成する。ここでは、熱拡散と同時に例えばガスの状態でｐ型の不純物を注入する。
【０００８】
次に、図１１Ｅに示すように、穴５６内を含んで全面に金属層６１を形成する。
尚、図１１Ｅでは、金属層６１を単層で示しているが、実際の金属層６１は、下層から第１の金属層５８、第２の金属層５９、並びに第３の金属層６０の３層の金属層が積層されて成る。これらの金属層５８，５９，６０は、例えば順次スパッタリング法により形成することができる。そして、例えば、第１の金属層５８としてＴｉ膜、第２の金属層５９としてＰｔ膜、第３の金属層６０としてＡｕ膜をそれぞれ形成する。
【０００９】
次に、金属層６１表面にレジスト層（図示せず）を成膜する。続いて、公知のリソグラフィ技術によりレジスト層から電極形成用のパターンを有するレジストマスク６３を形成し（ここでは、電極となる部分にレジストマスク６３が残るようなパターン）、図１２Ｆに示すように、このレジストマスク６３をマスクとして用いて、例えばイオンミリングにより金属層６１をエッチング除去する。これにより、レジストマスク６３の下にのみ金属層６１が残る。
そして、レジストマスク６３を除去することにより、図１２Ｇに示すように、穴５６内から第１の絶縁膜５５の表面に金属層６１から成る電極５７が形成される。
【００１０】
【特許文献１】
特開２００１−１８９３２４号公報（ｐ．３，段落番号〔００１３〕〜〔００１４〕）
【００１１】
【発明が解決しようとする課題】
ここで、形成された電極５７と半導体基体５３（ｎ型の半導体層５２）との間には第１の絶縁膜５５、例えば誘電率の高いＳｉ３  Ｎ４  膜が介在しているので、図１３に示すように、特に電極５７の電極部５７２とｎ型の半導体層５２との間で寄生容量Ｃが発生する。このように寄生容量Ｃが発生すると高周波特性が悪化してしまう。
【００１２】
寄生容量の発生を抑制するために、例えば電極５７の電極部（庇の部分）５７２を小さくする方法も考えられるが、電極部５７２を小さくすると電極５７の断面積が減少し電極の抵抗が増大してしまう。
【００１３】
また、電極部５７２を小さくするために、例えば前述したイオンミリングにおいて、イオンミリングの角度を基板に対して略垂直にしたり、例えばレジストマスク６３の幅を小さくしたりする等の方法も考えられる（図１２Ｆ参照）。
【００１４】
しかしながら、例えば基板に対して略垂直にイオンミリングを行った場合には、レジストマスク６３の側壁に削られた金属が再付着してしまい、この付着物がレジストマスクを除去した後も残ることによって例えば配線間の耐圧が低くなる問題を生じる。
【００１５】
一方、レジストマスク６３の幅を小さくした場合には、レジスト層をパターニングしてレジストマスク６３を形成するために用いる露光マスクのマスク合わせのマージンが少なくなる。もし露光マスクがずれてしまうと、イオンミリングによって穴５６の内部の金属層６１が除去されてしまう虞がある。
このため、ステッパー等による露光の位置精度を非常に厳しくしなければならなくなり、製造が困難になってしまう。
【００１６】
ところで、穴５６内を含んで金属層６１を形成する際に、電子加熱蒸着法を用いた場合には、穴５６付近の拡大断面図を図１４に示すように、穴５６内での金属層６１のつきまわり（カバレージ）が悪くなり、例えば穴５６内の段差の角部付近で金属層６１、特に最上層の第３の金属層（例えばＡｕ膜）６０に段切れ６５が生じて電極５７の抵抗値が増加してしまう。そして、段差による段切れ６５を防ぐために第１の絶縁膜５５を薄くすると、寄生容量Ｃが大きくなって、高周波特性が悪化してしまう。
【００１７】
そこで、金属層６１をスパッタリング法で形成して段切れ６５を防ぐと共に、その後第１の絶縁膜５５を除去して、電極５７の電極部５７２と半導体基体５３との間を中空にして寄生容量を低減することが考えられる。
【００１８】
しかしながら、スパッタリング法によって金属層６１を形成した場合もステップカバレージが発生するため、穴５６内の金属層６１が薄くなってしまう。このため、電極５７の接続部５７１と電極部５７２との付け根の部分が非常に薄くなってしまい、図１５に示すように第１の絶縁膜５５を除去した後には、強度が非常に弱くなり、また、絶縁膜の支えが無いために外部の力により電極が容易に倒れてしまう。
【００１９】
また、スパッタリング法では、穴５６内への金属層６１の埋め込みに限界があり、これを改善するために例えば無電解メッキを用いることも考えられるが、無電解メッキは非常に管理が難しく、またメッキ液が非常に高価である点からコストが高くなってしまい生産には不向きである。
【００２０】
また、例えば選択メッキを用いることも考えられるが、この選択メッキに用いられる例えばチタンタングステン合金、タンタル、窒化チタン等の金属膜が化合物半導体基体のＧａＡｓ等と密着性が弱く、この選択メッキ法は使用に不向きである。
【００２１】
また、例えばレジスト層を用いて電極部５７２と半導体基体５３との間を中空にした電極５７を形成する方法も考えられるが、レジスト層を除去した後に電極５７の接続部５７１を支えるものが無くなるので、上述したと同様に外部からの力により倒れ易くなる。
【００２２】
本発明は、上述した点に鑑み、構造が強く、寄生容量が低減された電極を有し高周波特性の良い半導体装置を提供するものである。
また、本発明は、穴内に金属膜を良好に埋め込むことができ、寄生容量が低減され、抵抗値の低い電極を形成することができる半導体装置の製造方法を提供するものである。
【００２３】
【課題を解決するための手段】
本発明の半導体装置は、半導体層上に形成された絶縁膜と、絶縁膜上に、この絶縁膜に形成された穴を通じて半導体層に接続して形成された電極とを有し、この電極は、電極材料がその周囲の金属層に埋め込まれて構成され、金属層のうち、少なくとも一層が、上記電極材料よりも硬度が高い材料で形成され、電極は、半導体層との接続部よりも広い幅に形成された電極部を有し、電極の電極部と絶縁膜との間が離間されて中空となっている構成とする。
【００２４】
本発明の半導体装置によれば、電極の電極部と絶縁膜との間が離間されて中空となっているので、寄生容量を低減することができる。さらに、電極の周囲が内部の電極材料よりも硬度が高い材料膜で形成されているので、強度が向上した電極構造を形成できる。
【００２５】
本発明に半導体装置の製造方法は、半導体層上に、それぞれエッチング特性の異なる第１の絶縁膜と第２の絶縁膜とを積層して形成する工程と、第２の絶縁膜上に導電膜を形成する工程と、導電膜を貫通し、第２の絶縁膜内に底を有する穴を形成する工程と、表面を覆って全面的に、穴が完全に埋まらない厚さで、第３の絶縁膜を形成する工程と、第１の絶縁膜が露出するまで第２の絶縁膜及び第３の絶縁膜をエッチングする工程と、第２の絶縁膜をマスクとして用いて、第１の絶縁膜をエッチングして第１の絶縁膜に半導体層に達する穴を形成する工程と、全面的に少なくとも１層以上の金属層を形成する工程と、導電膜上にある金属層の表面を選択的に酸化する工程と、メッキにより電極材料を形成する工程と、導電膜上の各層と、導電膜と、第２の絶縁膜とを順次除去して、上記金属層及び電極材料から成る電極を形成する工程とを有する。
【００２６】
本発明の半導体装置の製造方法によれば、先ず、導電膜を貫通し、第２の絶縁膜に底を有する穴を形成した後、この穴が完全に埋まらない厚さで第３の絶縁膜を形成するので、第３の絶縁膜を形成した後も穴の内側に空間が残る。次の第１の絶縁膜が露出するまで第２の絶縁膜及び第３の絶縁膜をエッチングした際に、空間のあった部分は空間の分だけ深くエッチングされるため、第２の絶縁膜に下部の開口幅が狭い穴を形成できる。そして、続けて、この第２の絶縁膜をマスクとして用いて、第１の絶縁膜をエッチングすることで、上記穴の上部の幅よりも幅が狭い穴を形成することができる。これにより、最終的に形成される電極の形状を、電極部と絶縁膜との間が離間されて中空となる形状とすることができ、半導体層との間の寄生容量が低減された電極を形成できる。
【００２７】
また、全面的に少なくとも１層以上の金属層を形成し、導電膜上にある金属層の表面を選択的に酸化して、メッキにより電極材料を形成するので、電極材料は酸化された金属層上に成長せず、穴内のみに成長する。これにより、穴内に電極材料が良好に埋め込まれ、且つ抵抗値の低い電極を形成することができる。
【００２８】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を説明する。
先ず、本発明に係る半導体装置、例えば化合物半導体基体上に電極が設けられた半導体素子を有する半導体装置の一実施の形態を図１に示す。
尚、本実施の形態においては、半導体素子、例えばＪＦＥＴ（接合型電界効果トランジスタ）の電極部付近の拡大断面図を示している。
この半導体装置１は、半絶縁性ＧａＡｓ基板２上に、第１導電型、例えばｎ型の半導体層３が形成されて半導体基体４が構成され、ｎ型の半導体層３の所定の領域には第２導電型、例えばｐ型の半導体層５が形成されている。
ｎ型の半導体層３上には、第１の絶縁膜（例えばＳｉ３  Ｎ４  膜）６が形成され、この第１の絶縁膜６のｐ型の半導体層５と対応する位置には穴７が形成され、この穴７内から垂直方向上方に向かって電極８が設けられている。
【００２９】
そして、本実施の形態においては、特に、電極８が以下に示すように構成される。
電極８は、下側の接続部８１と上側の電極部８２とから構成され、接続部８１が穴７を通じてｐ型の半導体層５に接続された構成である。接続部８１の幅は電極部８２の幅よりも小さく形成されている。これにより、電極部８２と半導体基体４上の第１の絶縁膜６との間が離間されて中空となっている。
電極部８２の上面を除いて電極部８２から接続部８１にかけての周囲には複数の金属層よりなる金属層９が形成され、この金属層９で囲まれた内部には電極材料（例えばＡｕ膜）１０が形成されている。電極材料１０は例えば電解メッキにより形成されたものである。金属層９は電極材料１０よりも硬度が高い金属層を含む。
【００３０】
金属層９は、本実施の形態では、第１、第２及び第３の金属層１１，１２，１３から形成される。
最外層の第１の金属層１１は、半導体基体４（図１では半導体基体４のｎ型の半導体層３中に形成されたｐ型の半導体層５）との密着性が良好であり、また、電極材料（Ａｕ膜）１０よりも高い硬度を有する膜、例えばＴｉ膜で形成される。
真ん中の第２の金属層１２は、第１の金属層１１であるＴｉ膜が大気中で酸化してしまうことを防止する目的で、例えばＰｔ膜で形成される。また、この第２の金属層１２のＰｔ膜は、前述の第１の金属層１１のＴｉ膜と後述する第３の金属層１３のＡｕ膜とが拡散してしまうことを防止するための働きもしている。
最内層の第３の金属層１３は、電解メッキにより形成された電極材料（Ａｕ膜）１０との密着性、接触抵抗等を考慮して、電極材料１０と同じＡｕ膜で形成される。
尚、第３の金属層１３の材料は、電解メッキにより形成される電極材料１０に応じて選定することができる。
【００３１】
本実施の形態では、上述したように金属層９を３つの金属層１１，１２，１３より形成している。これに対して、金属層９を例えば第１の金属層（Ｔｉ膜）１１のみの単層で形成した場合には、Ｔｉ膜１１が大気に触れて酸化してしまうので、絶縁抵抗が高くなり、電解メッキを行った際にメッキ膜（電極材料１０）が成長しない。
また、金属層９を例えば第１の金属層（Ｔｉ膜）１１及び第２の金属層（Ｐｔ膜）１２の２層のみで形成した場合には、電解メッキを行った際に、金属層９表面、即ち第２の金属層（Ｐｔ膜）１２の表面にメッキ膜の成長がしにくくなる。
【００３２】
本実施の形態の半導体装置によれば、電極８の電極部８２と半導体基体４上の絶縁膜６との間が離間されて中空となっているので、電極５と半導体基板２との間で発生する寄生容量が低減され、半導体装置の高周波特性を良好にできる。
【００３３】
また、電極８の接続部８１の周囲に第１の絶縁膜（Ｓｉ３  Ｎ４  膜）６が形成されているので、接続部８１が補強され、外部からの力により電極８が容易に倒れにくくなる。これにより、電極構造の強度を高くできる。
また、周囲を囲む金属層９に、電極材料（Ａｕ膜）１０よりも硬度が高いＴｉ膜からなる金属層（第１の金属層１１）を含んでいるので、例えば電極材料のみの形状であった場合に比べて電極構造の強度を高くすることができる。
【００３４】
また、電極８は、金属層９で囲まれた内部に電解メッキによる電極材料（Ａｕ膜）１０が形成された構成であるので、従来のような段切れ等が形成されず、金属層９内部に電極材料１０が良好に埋め込まれた構成となり、電極８全体としての抵抗値が低くなる。また、電極８の抵抗値が低くなることから高周波特性、特に高周波効率が改善される。
【００３５】
次に、本発明の半導体装置の製造方法の一実施の形態を図２〜図７を用いて説明する。
本実施の形態では、図１に示した半導体装置を製造する方法を示す。
尚、図２〜図７では、図１と同様に電極部付近の断面図を示す。また、図１と対応する部分には同一符号を付している。
先ず、図２Ａに示すように、半絶縁性の化合物半導体基体、例えば半絶縁性ＧａＡｓ基板２上に、第１導電型、例えばｎ型の半導体層３を形成して半導体基体４を形成する。
【００３６】
次に、ｎ型の半導体層３上に、第１の絶縁膜（例えばＳｉ３  Ｎ４  膜）６、第２の絶縁膜（例えばＳｉＯ２  膜）６２を順次形成する。第１及び第２の絶縁膜６，６２はそれぞれエッチング特性の異なる材料より形成されている。
ここで、第１及び第２の絶縁膜６及び６２の膜厚の和が、後述するように最終的に形成される電極８の高さｈとなる。
そして、さらに、第２の絶縁膜６２上に導電膜１５、例えばＷ膜を形成する。この導電膜１５は後の工程でエッチングストッパ膜や電解メッキ用電極膜として作用する。
【００３７】
次に、導電膜１５上にレジスト膜（図示せず）を形成し、公知のリソグラフィ技術を用いて電極形成用のパターンを有するレジストマスク１６を形成し、このレジストマスク１６を介して、ドライエッチング法（例えば異方性エッチング法）により、導電膜１５及び第２の絶縁膜６２が一部残るようにエッチングを行う。
このように、第２の絶縁膜６２が一部残るようにエッチングするには、例えばＣＦ４  ガス、Ｏ２  ガスを用いて、導電膜（Ｗ膜）１５に対してはエッチングレートが早く、第２の絶縁膜（ＳｉＯ２  膜）６２に対してはエッチングレートが遅いエッチング条件で行えばよい。
これにより、図１３Ｃに示すように、後述する電極が形成される部分に穴１７が形成される。
【００３８】
次に、図３Ｄに示すように、レジストマスク１６を除去し、穴１７内を含んで全面に例えばプラズマＣＶＤ法を用いて第３の絶縁膜（例えばＳｉＯ２  膜）６３を形成する。この際、穴１７内に第３の絶縁膜６３が完全に埋まらない程度、即ち穴１７内の中央に空間が残る程度の膜厚で第３の絶縁膜６３を形成する。
【００３９】
次に、ドライエッチング法（例えば異方性エッチング法）を用いて、第１の絶縁膜６が露出するまで、第３の絶縁膜（ＳｉＯ２  膜）６３、第２の絶縁膜（ＳｉＯ２  膜）６２をエッチング除去する。
ここでは、上述したように、第１及び第２の絶縁膜６，６２は、それぞれエッチング特性が異なる材料より形成されていることから、例えばＣＦ４  ガスとＯ２  ガスを用いて行うことで、第１の絶縁膜６をエッチングストッパとして作用させることができる。
この際、前述した工程（図３Ｄ参照）で、穴１７内の側壁にはそれぞれ第３の絶縁膜６３が形成され、穴１７内の中央に空間が残っていたので、空間のあった部分が深く削られることになり、エッチングされた後は、図４Ｅに示すように、第２の絶縁膜６２に下部の開口幅ｄ１が狭い穴１７が形成される。この穴１７の下部の幅ｄ１が後に形成される電極８の接続部８１の幅に相当する。
尚、穴１７の下部では第２の絶縁膜６２がＲ形状となっている。
【００４０】
次に、ドライエッチング法（例えば異方性エッチング法）を用いて、前述した工程で下部の幅ｄ１が狭くなった穴１７をマスクとして、第１の絶縁膜６に対してエッチングを行う。ここでも、例えばＣＦ４  ガスとＯ２  ガスを用いてエッチングを行うことで、穴１７内より露出された第１の絶縁膜６のみをエッチング除去できる。
これにより、図４Ｆに示すように、第１の絶縁膜６に、穴１７の上部の開口幅ｄ２よりも狭い幅ｄ１を有する穴７が形成される。
【００４１】
次に、図５Ｇに示すように、ｎ型の半導体層３中にｐ型の半導体層５を形成する。ここでは、熱拡散と同時に例えばガスの状態でｐ型の不純物を注入する。
【００４２】
次に、図５Ｈに示すように、例えばスパッタリング法を用いて、穴１７及び穴７を含んで全面に複数の金属層よりなる金属層９を形成する。本実施の形態では例えば第１、第２及び第３の金属層１１，１２，１３よりなる金属層９を形成する。
第１の金属層１１としては、上述したように、半導体基体４（図５Ｈではｎ型の半導体層３中に形成されたｐ型の半導体層５）との密着性が良好で、電極構造の強度を高くできる膜、例えばＴｉ膜を形成する。
第２の金属層１２としては、上述したように、第１の金属層１１のＴｉ膜が大気中で酸化してしまうことを防止するために、例えばＰｔ膜を形成する。また、このＰｔ膜１２は、前述の第１の金属層１１のＴｉ膜と後述する第３の金属層１３であるＡｕ膜とが拡散してしまうことを防止するための所謂バリア膜も兼ねている。
第３の金属層１３は、上述したように、後述するその内側に電解メッキにより埋め込み形成される電極材料（例えばＡｕ膜）との密着性、接触抵抗等を考慮して、例えば電極材料と同じＡｕ膜で形成する。
また、３つの金属層１１，１２，１３からなる金属層９は、例えば同時にこれら３つの金属層１１，１２，１３が形成できるようなスパッタ装置を用いて形成される。
この際、上述したように、穴１７の下部の開口幅ｄ１が狭くなっている部分では、第２の絶縁膜６２がＲ形状となっているので、穴１７の側壁に金属層９が剥がれることなく良好に形成される。
【００４３】
次に、例えばイオンミリングを用いて、穴１７の外の金属層９に対して最下層の第１の金属層（Ｔｉ膜）１１のみが残るようにエッチングを行う。
これにより、図６Ｉに示すように、導電膜１５上では第１の金属層（Ｔｉ膜）１１が露出し、穴１７及び７内のみ３層の金属層１１，１２，１３が残った状態となる。即ち、穴１７及び７内では、最内層である第３の金属層（Ａｕ膜）１３が露出している。
【００４４】
次に、図６Ｊに示すように、例えばＯ２  ガスを用いた異方性エッチングにより、導電膜１５上の第１の金属層（Ｔｉ膜）１１の表面を全面的に酸化してＴｉＯ２  膜１１１を形成する。これにより、第１の金属層１１、特に表面のＴｉＯ２  膜１１１は絶縁抵抗が高くなる。
【００４５】
次に、本実施の形態では電解メッキを用いて電極材料（例えばＡｕ膜）１０を形成する。この際、穴１７以外の部分の表面はＴｉＯ２  膜１１１となっているので、メッキ膜（電極材料）１０が成長しない。
これに対して、穴１７及び７内は、３層の金属層９が周囲を囲むようにして形成されているため、メッキ膜（電極材料）１０が成長する。
これにより、図７Ｋに示すように、穴１７及び７内に電極材料（Ａｕ膜）１０が形成された状態となる。
【００４６】
次に、ドライエッチング、例えばＣＦ４  ガスとＯ２  ガスを用いた等方性エッチングにより、穴１７の外側にある第１の金属層（Ｔｉ膜）１１、表面のＴｉＯ２  膜１１１及び導電膜（Ｗ膜）１５をエッチング除去し、さらに、例えばＣＦ４  ガスとＣｏガスを用いた等方性エッチングにより、第２の絶縁膜（ＳｉＯ２  膜）６２をエッチング除去する。
これにより、図７Ｌに示すように、第１の絶縁膜６に形成された穴７を通じて垂直上方に向かって電極８が形成される。
【００４７】
本実施の形態の半導体装置の製造方法によれば、導電膜（Ｗ膜）１５及び第２の絶縁膜（ＳｉＯ２  膜）６２の一部を除去して穴１７を形成した後、穴１７内が完全に埋まらない程度の厚さで第３の絶縁膜（ＳｉＯ２  膜）６３を形成するので、次の、第１の絶縁膜（Ｓｉ３  Ｎ４  膜）６が露出するまで、第２及び第３の絶縁膜（ＳｉＯ２  膜）６２及び６３を例えばＣＦ４  ガスとＯ２  ガスを用いてドライエッチングすることにより、第２の絶縁膜６２に下部の開口幅ｄ１が狭い穴１７を形成できる。そして、続けて、この第２の絶縁膜６２をマスクとして用いて、半導体層（ｐ型の半導体層５）が露出するまで例えばＣＦ４  ガスとＯ２  ガスを用いたドライエッチングを行うことにより、この第１の絶縁膜６に第２の絶縁膜６２に形成された穴１７の上部の幅ｄ２よりも狭い開口幅ｄ１を有する穴７を形成できる。これにより、最終的に形成される電極８の形状を、電極部８２と絶縁膜６との間が離間されて中空となる形状とすることができる。これにより、寄生容量を抑制することができる。
【００４８】
また、穴１７及び７内に第１、第２及び第３金属層（Ｔｉ膜１１、Ｐｔ膜１２、Ａｕ膜１３）よりなる金属層９を形成し、穴１７の外の金属層１１，１２，１３のうち第１の金属層１１のみを残し、この第１の金属層１１の表面を酸化した後に、電解メッキにより全面に電極材料１０を形成することにより、電極材料１０は表面が酸化された穴１７及び７外の部分には成長せず、穴１７及び７内のみに成長させることができる。
さらに、電解メッキにより電極材料１０を段切れを生じることなく良好に形成することができ抵抗値の低い電極を形成できる。
【００４９】
また、電解メッキにより穴１７及び７内部にのみ電極材料１０が形成されるため、従来のようにイオンミリングにより電極の電極部（庇の部分）をパターニングする必要もなくなり、イオンミリングの際に生じていた、例えば付着物により配線間の耐圧が低下する問題を解消することができる。
また、第１の絶縁膜６に形成された穴７に整合して、それぞれｐ型の半導体層５及び電極８が形成されるため、レジストマスクの合わせずれのマージンをとる必要がなくなる。
【００５０】
また、電極８の周囲を囲む金属層９として、電極材料（Ａｕ膜）１０よりも高い硬度を有するＴｉ膜１１を形成するので、電極８の強度を向上することができる。また、電極８の接続部８１には最終的に第１の絶縁膜６が残るので、特に接続部８１を補強することができ電極８の強度をさらに向上することができる。
【００５１】
上述した本実施の形態の電極構造を有するＪＦＥＴ（接合型電界効果トランジスタ）の概略断面図を図８に示す。尚、図１と対応する部分には同一符号を付している。
この接合型電解効果トランジスタ２０は、半絶縁性ＧａＡｓ基板２上に、第１導電型、例えばｎ型の半導体層３が形成されて半導体基体４が構成され、ｎ型の半導体層３の所定の領域には第２導電型、例えばｐ型の半導体層５が形成されている。ｎ型の半導体層３の両側の半絶縁性ＧａＡｓ基板２中には例えば第１導電型の高濃度領域２１及び２２がそれぞれ形成されている。
ｎ型の半導体層３上には、第１の絶縁膜（例えばＳｉ３  Ｎ４  膜）６が形成され、この第１の絶縁膜６のｐ型の半導体層５と対応する位置には穴７が形成され、この穴７内から垂直方向上方に向かって電極８が設けられている。そして、電極２３，２４は絶縁膜２５中に形成された開口２６，２７を通じてそれぞれの高濃度領域２１，２２に接続されている。２８は層間絶縁膜、２９は例えば図示しない領域に形成された回路素子、例えば、抵抗素子や集積回路（ＩＣ）等と接続される配線である。
本実施の形態の電極構造は、この他、例えば超高周波用として用いられるＪＨＥＭＴ等といった接合型電解効果トランジスタ等に用いられ、このような接合型電解効果トランジスタを有するＭＭＩＣと共に、半導体装置の一部として構成される。
【００５２】
上述した実施の形態では、半導体基板２として、化合物半導体、例えばＧａＡｓ単層の半導体基板２を用いたが、化合物半導体層が多層に形成されて構成された半導体基板を用いるようにしてもよい。
【００５３】
また、上述した実施の形態では、電極材料１０としてＡｕを用いて説明したが、例えば電極材料１０としてＣｕを用いることもできる。この場合、Ｃｕが熱により拡散することを防止するために、金属層９にはＴｉ膜あるいはＴｉＮ膜等を用いる。
【００５４】
また、上述した実施の形態では、金属層９を３つの金属層１１，１２，１３より形成したが、金属層９は３層に限らず電極材料１０に応じて１層または２層で形成することもできる。
また、例えば１層で金属層９を形成した場合や複数の層からなる金属層９の表面が容易に酸化できる金属層の場合は、穴１７の外の金属層９に対して最下層の金属層１１のみが残るようにエッチングを行う工程を除くことができる（図６Ｉ参照）。
【００５５】
尚、本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【００５６】
【発明の効果】
本発明の半導体装置によれば、電極が接続部よりも広い幅に形成された電極部を有し、電極部と絶縁膜との間が離間されて中空となっているので、寄生容量が低減されて高周波特性の良好な半導体装置を提供することができる。
【００５７】
また、電極の半導体層との接続部の周囲に絶縁膜が形成されているので、外部からの力により電極が容易に倒れにくくなる。さらに、周囲を囲む金属層のうち、少なくとも１層が、電極材料よりも硬度が高い材料からなるので、電極材料のみからなる電極よりも強度が向上する。従って、半導体装置の電極構造の強度を向上することができる。
【００５８】
本発明の半導体装置の製造方法によれば、最終的に形成される電極の形状を、電極部と絶縁膜との間が離間されて中空となる形状とすることができる。これにより、電極と半導体層との間の寄生容量が抑制され、良好な高周波特性を有する半導体装置を形成することができる。
【００５９】
また、メッキにより電極材料を穴内のみに段切れを生じることなく良好に形成することができるので、抵抗値の低減された電極を形成することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一実施の形態を示す概略断面図である。
【図２】Ａ〜Ｂ  本発明に係る半導体装置の製造方法の一実施の形態を示す製造工程図（その１）である。
【図３】Ｃ〜Ｄ  本発明に係る半導体装置の製造方法の一実施の形態を示す製造工程図（その２）である。
【図４】Ｅ〜Ｆ  本発明に係る半導体装置の製造方法の一実施の形態を示す製造工程図（その３）である。
【図５】Ｇ〜Ｈ  本発明に係る半導体装置の製造方法の一実施の形態を示す製造工程図（その４）である。
【図６】Ｉ〜Ｊ  本発明に係る半導体装置の製造方法の一実施の形態を示す製造工程図（その５）である。
【図７】Ｋ〜Ｌ  本発明に係る半導体装置の製造方法の一実施の形態を示す製造工程図（その６）である。
【図８】本発明に係る半導体装置、特に半導体素子の部分を示す概略断面図である。
【図９】Ａ、Ｂ  従来の半導体装置を示す概略断面図である。
【図１０】Ａ〜Ｃ  従来の半導体装置の製造方法を示す製造工程図（その１）である。
【図１１】Ｄ〜Ｅ  従来の半導体装置の製造方法を示す製造工程図（その２）である。
【図１２】Ｆ〜Ｇ  従来の半導体装置の製造方法を示す製造工程図（その３）である。
【図１３】従来の問題点を示す説明図である。
【図１４】従来の問題点を示す説明図である。
【図１５】従来の問題点を示す説明図である。
【符号の説明】
１・・・半導体装置、２・・・半絶縁性ＧａＡｓ基板、３・・・第１導電型（ｎ型）の半導体層、４・・・半導体基体、５・・・第２導電型（ｐ型）の半導体層、６・・・第１の絶縁膜、６２・・・第２の絶縁膜、６３・・・第３の絶縁膜、７，１７・・・穴、８・・・電極、８１・・・接続部、８２・・・電極部、９・・・金属層、１０・・・電極材料、１１・・・第１の金属層（Ｔｉ膜）、１２・・・第２の金属層（Ｐｔ膜）、１３・・・第３の金属層（Ａｕ膜）、１５・・・導電膜（Ｗ膜）、１６・・・レジストマスク、１１１・・・ＴｉＯ２  膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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