(57)【要約】【課題】半導体ウエハとクランプリングとの離間をスムーズにし、搬送エラーの低減を図る。また、半導体ウエハのチップ取得数を向上させる。【解決手段】スパッタ装置内における半導体ウエハＷの固定を、半導体ウエハＷと接する当接部６ｂ、ひさし部６ａおよび板バネ６ｄを有するクランプリング６と、ヒータ７とで行い、ひさし部６ａの長さをチップ取得数向上のために短くし、ひさし部６ａ内の膜成分の巻き込みが多くなり、当接部６ｂと半導体ウエハＷとの境界部に膜成分が堆積しても、成膜工程終了後にヒータ７が下降する際、板バネ６ｄの延びる力により半導体ウエハＷと当接部６ｂとを引き離す。その結果、クランプリング６と半導体ウエハＷの固着による搬送エラーを防止できる。【選択図】    図２
2004221134.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウエハを、その裏面より支持する支持台と、前記半導体ウエハの表面外周部に当接するクランプとで、挟持することにより固定する半導体装置の製造装置であって、
前記クランプは、
前記半導体ウエハの前記表面外周部に当接する当接面と、
前記当接面の上部から前記半導体ウエハの内側に延在するひさし部と、
前記当接面より外側に位置し、その端部が前記当接面より下部に位置するバネ部と、
を有することを特徴とする半導体装置の製造装置。
【請求項２】
半導体ウエハを、その裏面より支持する支持台と、前記半導体ウエハの表面外周部に当接するクランプとで、挟持することにより固定する半導体装置の製造装置であって、
前記クランプは、
前記半導体ウエハの前記表面外周部に当接する当接面と、
前記当接面の上部から前記半導体ウエハの内側に１ｍｍ以下の距離だけ延在し、前記当接面からの高さが０．１〜０．３ｍｍであるひさし部と、
前記当接面より外側に位置し、その端部が前記当接面より下部に位置するバネ部と、
を有することを特徴とする半導体装置の製造装置。
【請求項３】
半導体ウエハを、その裏面より支持する支持台と、前記半導体ウエハの表面外周部に当接するクランプとで、挟持することにより固定する半導体装置の製造装置であって、
前記クランプは、
前記半導体ウエハの前記表面外周部に当接する当接面と、
前記当接面の上部から前記半導体ウエハの内側に延在するひさし部と、
前記当接面より外側に位置し、その端部が前記当接面より下部に位置する板バネもしくはつる巻きバネと、を有することを特徴とする半導体装置の製造装置。
【請求項４】
前記バネ部の端部は、前記半導体ウエハの端部に当接することを特徴とする請求項１、２または３記載の半導体装置の製造装置。
【請求項５】
（ａ）半導体ウエハを、
（ａ１）その裏面より支持する支持台と、
（ａ２）前記半導体ウエハの表面外周部に当接する当接面と、前記当接面の上部から前記半導体ウエハの内側に延在するひさし部と、前記当接面より外側に位置し、その端部が前記当接面より下部に位置するバネ部と、を有するクランプと、で挟持する工程と、
（ｂ）前記半導体ウエハ上に堆積膜を形成する工程と、
（ｃ）前記支持台を下降させるとともに、前記バネ部の押し圧により前記クランプの前記当接面と前記半導体ウエハとを離間させる工程と、を有することを特徴とする半導体装置の製造方法。
【請求項６】
半導体ウエハを、その裏面より支持する支持台と、前記半導体ウエハの表面外周部に当接するクランプとで、挟持することにより固定する半導体装置の製造装置であって、
前記クランプは、
前記半導体ウエハの前記表面外周部に当接する当接面と、
前記当接面の上部から前記半導体ウエハの内側に延在するひさし部と、
前記当接面より外側に位置し、その端部が前記当接面より下部に位置する板バネと、を有することを特徴とする半導体装置の製造装置。
【請求項７】
前記板バネは、屈曲部を有し、前記屈曲部のなす角は鋭角であることを特徴とする請求項６記載の半導体装置の製造装置。
【請求項８】
前記板バネは、屈曲部を有し、前記屈曲部のなす角は鈍角であることを特徴とする請求項６記載の半導体装置の製造装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造装置および半導体装置の製造方法に関し、特に、半導体ウエハ上に堆積膜を形成する工程に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体装置は複数の半導体素子を有し、この半導体素子は、成膜および当該膜のパターニング等を繰り返すことによって形成される。
【０００３】
成膜方法の一つにスパッタ（スパッタリング、ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法がある。
【０００４】
スパッタ法は、半導体ウエハの上部に位置するターゲット（例えば、金属などの塊）にプラズマ化したアルゴンイオンを衝突させ、弾き出されたターゲット原子を半導体ウエハ上に堆積させる成膜方法である。
【０００５】
この際、支持台とクランプリングとで半導体ウエハを挟持し固定する場合がある。このような場合、クランプリングと半導体ウエハとの境界にも堆積膜が形成され、これらが固着するため、その対応策が種々検討されている（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特開平６−３７０３９号公報（段落００１３〜００１６、図１）
【０００７】
【発明が解決しようとする課題】
本発明者らは、半導体装置の研究・開発・製造に従事しており、半導体素子の形成に際し、スパッタ法を用いた成膜方法を採用している。
【０００８】
そこで、前述したクランプリングと半導体ウエハとの固着の問題を、クランプリングにひさし部を設けることで解決している。
【０００９】
即ち、図１５に示すように、半導体ウエハＷをステージ（ヒータ）７とクランプリング６６とで挟持し、その上部からターゲット原子（膜成分）を堆積させるのであるが、クランプリング６６には、半導体ウエハとの当接部６６ｂから半導体ウエハの内側に向かってひさし部６６ａを設けてある。
【００１０】
従って、このひさし部６６ａにより膜成分が半導体ウエハＷと当接部６６ｂとの境界部に堆積することを防止している。
【００１１】
なお、例えば、ひさし部の内径（クランプリングの内径）は、１９４ｍｍ、当接部の内径は、１９６．０４ｍｍであり、このクランプリングの成膜保証エリアの径は、１９１．４ｍｍである。この成膜保証エリアとは、所望の膜厚が確保可能なエリアを言う。
【００１２】
一方、一枚の半導体ウエハからのチップ取得数を向上させるためには、ひさし部の内径を大きくし、成膜保証エリアを拡大する必要がある。
【００１３】
そこで、本発明者らは、図１６に示すように、ひさし部６６ａの内径を１９４．５２ｍｍ、即ち、ひさし部６６ａの長さを図１５の場合より０．２６ｍｍ（＝（１９４．５２−１９４）／２）だけ短くしたクランプリングについて検討した。この場合、成膜保証エリアの径は、１９２．４ｍｍとなる。
【００１４】
なお、この場合、成膜保証エリアの径がわずか１ｍｍ大きくなるにすぎないが、半導体ウエハＷの周辺部においては、矩形エリアの端部がわずかに成膜保証エリアから外れた場合であっても当該矩形エリアはチップの取得が禁止される禁止領域となるため、成膜保証エリアの径をわずか１ｍｍ大きくするだけでもチップの取得数向上に寄与する（図１７）。
【００１５】
また、他の成膜方法、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法や熱酸化法等においてはこのようなクランプリングを用いることが少なく、スパッタ法で用いられるクランプリングの径が、一連の半導体装置の製造プロセスによって定まるチップ取得数を左右することも少なくない。
【００１６】
従って、クランプリングの形状を工夫し、成膜保証エリアを拡大することは非常に重要なこととなる。
【００１７】
しかしながら、図１６に示すクランプリングを用いて成膜したところ、ひさし部を後退させた結果、ひさし部の内側へ回り込む膜成分が多くなり、当接部６６ｂと半導体ウエハＷとの間に膜成分が付着することが判明した（図１８）。
【００１８】
このように当接部６６ｂと半導体ウエハＷとの間に膜成分が付着すると、ステージ７を下降させても半導体ウエハＷの自重だけではクランプリングからはずれることができず、搬送アームによる半導体ウエハの搬送エラーや搬送アームと半導体ウエハの接触による半導体ウエハの割れ等が生じる。
【００１９】
本発明の目的は、半導体ウエハのチップ取得数を向上させることにある。
【００２０】
また、本発明の他の目的は、半導体ウエハとクランプリングとの離間をスムーズにし、搬送エラーの低減を図るものである。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要について説明すれば、次のとおりである。
【００２３】
本発明の半導体装置の製造装置は、半導体ウエハを、その裏面より支持する支持台と、前記半導体ウエハの表面外周部に当接するクランプとで、挟持することにより固定する半導体装置の製造装置であって、前記クランプは、前記半導体ウエハの前記表面外周部に当接する当接面と、前記当接面の上部から前記半導体ウエハの内側に延在するひさし部と、前記当接面より外側に位置し、その端部が前記当接面より下部に位置するバネ部と、を有するものである。
【００２４】
本発明の半導体装置の製造方法は、（ａ）半導体ウエハを、（ａ１）その裏面より支持する支持台と、（ａ２）前記半導体ウエハの表面外周部に当接する当接面と、前記当接面の上部から前記半導体ウエハの内側に延在するひさし部と、前記当接面より外側に位置し、その端部が前記当接面より下部に位置するバネ部と、を有するクランプと、で挟持する工程と、（ｂ）前記半導体ウエハ上に堆積膜を形成する工程と、（ｃ）前記支持台を下降させるとともに、前記バネ部の押し圧により前記クランプの前記当接面と前記半導体ウエハとを離間させる工程と、を有するものである。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
（実施の形態１）
図１は、本発明の実施の形態１である半導体装置の製造装置（スパッタ装置）の構成を示す要部断面図である。
【００２７】
このスパッタ装置は、マグネット部１、ターゲット部２、アッパーシールド３、ロワーシールド４、クランプリング（クランプ）６、ヒータ（ステージ、支持台）７、昇降機構８、搬送機構９、絶縁体１０、ガイドピン１１を有する。
【００２８】
追って詳細に説明するように、クランプリング６とヒータ７との間に半導体ウエハＷが挟持される。
【００２９】
また、図示はしないが、ターゲット部２と半導体ウエハＷの間には、アルゴン（Ａｒ）ガスが充填されている。
【００３０】
マグネット部１は、ターゲット部２の近傍に磁場を発生させて、プラズマ化したＡｒガスがターゲット部２に衝突し易くするために、すなわちスパッタ効率を向上させるために設けられているものである。
【００３１】
ターゲット部２は、半導体ウエハＷ上に堆積させる膜の材料より構成されており、例えば金属よりなる。また、ターゲット部２には、電圧が印加されてカソード（陰極）となるように構成されている。このターゲット部２は、絶縁体１０によって、半導体ウエハＷと電気的に絶縁されている。この絶縁体１０は、例えばセラミックによって構成されている。
【００３２】
例えば、ターゲット部２に負の電圧を印加すると、半導体ウエハＷとターゲット部２との間には電場が発生し、プラズマ化したＡｒイオンが生成する。
【００３３】
アッパーシールド３、ロワーシールド４およびクランプリング６は、ヒータ７、昇降機構８、搬送機構９および装置の内壁に膜が付着することを防止するため昇降機構８等の上部を覆うよう配置される。また、これらは、各部ごとに取り外し可能に設置され、定期的に交換、洗浄される。クランプリング６とロワーシールド４とは、ガイドピン１１を介して接続される。
【００３４】
ヒータ７は、昇降機構８の上部に配置され、半導体ウエハを所定の温度に加熱する。このヒータ７の内部には、Ａｒガス導入管７ａが形成され、ヒータ７の表面の孔からＡｒガスが供給されるような構成となっている。このＡｒガスは、成膜時に半導体ウエハＷとヒータ７との隙間に供給され、Ａｒガスを介してヒータ７の熱を半導体ウエハＷに伝達することにより、効率よく半導体ウエハＷを昇温し、また、半導体ウエハＷの温度を所定の温度に維持することができる。
【００３５】
特に、半導体ウエハＷの温度が低い状態で成膜を行うと、堆積した膜成分がすぐに固まり、膜質や平坦性が低下する。一方、半導体ウエハＷをクランプリング６でその上部から押さえ付けないと、Ａｒガスの噴射圧によって半導体ウエハＷが浮いてしまう。従って、半導体ウエハＷの裏面にＡｒガスを供給する場合には、クランプリング６は欠かせない部材となる。
【００３６】
なお、半導体ウエハＷをヒータ７のみで支持することも可能であるが、この場合は半導体ウエハの裏面にＡｒガスを供給し難い。また、静電吸着機構をヒータ内部に設け、半導体ウエハを確実に固定するとともに、半導体ウエハに対するヒータからの熱伝導を向上させることも可能であるが、この場合、ヒータの内部構造が複雑となり、装置コストや運転コストが大きくなる。
【００３７】
これに対し、本実施の形態のスパッタ装置によれば、装置コスト等を抑えつつ、高品質の膜を形成することができる。
【００３８】
昇降機構８は、ヒータ７を上下に稼動できるように構成されており、搬送機構９は、ヒータ７の外周部の孔（図示せず）を介して半導体ウエハＷを持ち上げ、搬送できるように構成されている。
【００３９】
次いで、クランプリング６の構成について詳細に説明する。図２は、クランプリング６と半導体ウエハＷとの関係を示す要部断面図であり、図３は、クランプリング６の要部平面図である。図２は、図３のＡ−Ａ断面部に対応し、また、図３のＢ−Ｂ断面図を図４に示す。
【００４０】
図２〜図４に示すように、クランプリング６は、半導体ウエハＷと接する当接部６ｂを有する。この当接部６ｂの下側の面を当接面（押さえ面）という。また、この当接部６ｂから半導体ウエハＷの内部方向には、ひさし部６ａが延在する。また、この当接部６ｂからクランプリング６の内部方向には、凹部６ｃが設けられ、この凹部６ｃの内部には、半導体ウエハＷに対し下方に押し圧を与え得る弾性手段（６ｄ）が設けられている。図２においては、板バネ６ｄが凸部６ｆの側壁にピン６ｇで止められている。図５は、板バネ６ｄの斜視図である。６ｅは、ピン６ｇが導入される孔である。
【００４１】
また、例えば、ひさし部の内径は、１９４．５２ｍｍ、当接部の内径は、１９６．０４ｍｍであり、このクランプリングの成膜保証エリアの径は、１９２．４ｍｍである。
【００４２】
従って、ひさし部の長さＬは、０．７６（＝（１９６．０４−１９４．５２）／２）ｍｍである。また、ひさし部の高さＨは、０．２ｍｍ程度である。なお、各図においては、図示する構成を分かりやすく説明するためその寸法比が異なる場合がある。
【００４３】
また、図３に示すように、当接部６ｂは、クランプリング６の４箇所に設けられ、この当接部６ｂの外側の凹部６ｃ（図中の斜線部）に板バネが設けられている。前記４箇所以外の部分は、半導体ウエハＷと接しておらず、例えばＢ−Ｂ部の断面は、図４に示す状態となっている。
【００４４】
このように本実施の形態によれば、ひさし部６ａの長さＬを１ｍｍ〜０．５ｍｍ（図２においては０．７６ｍｍ）とし、当接部６ｂと半導体ウエハＷとの境界部に膜成分が堆積しても、成膜工程終了後にヒータが下降する際、半導体ウエハＷと当接部６ｂとを引き離す方向（下方）に板バネ６ｄの延びる力（バネ力）が働き、クランプリング６と半導体ウエハＷの固着を防止できる。
【００４５】
また、本実施の形態によれば、ひさし部６ａを設けているので、当接部６ｂと半導体ウエハＷとの境界部に堆積する膜を薄くでき、伸縮力の弱い、比較的小さなバネでも半導体ウエハと当接部とを引き離すことができる。例えば、ひさし部を設けない場合には、成膜保証エリアと同程度の厚さ（例えば０．５μｍ程度）の膜が半導体ウエハと当接部との間に堆積し、容易に引き離すことができなくなる。
【００４６】
また、本実施の形態によれば、ひさし部の高さを０．１〜０．３ｍｍ（図２においては０．２ｍｍ）程度としたので、当接部と半導体ウエハとの境界部に堆積する膜の膜厚をバネ等で引き離すことができる程度に抑えることができる。
【００４７】
即ち、ひさし部が高すぎると膜成分の回り込み量が多くなり、当接部と半導体ウエハとの境界部に堆積する膜の膜厚が大きくなる。また、ひさし部が低すぎると、ひさし部の端部に堆積する膜でひさし部が埋まってしまい、ひさしとしての効果を失う。
【００４８】
このように、本実施の形態によれば、ひさし部と板バネにより半導体ウエハと当接部とを引き離すことができ、その後の搬送エラーを防止し、また、半導体ウエハの破損等を低減することができる。
【００４９】
また、本実施の形態によれば、例えば図１５を参照しながら説明したクランプリングを用いる場合より、ひさし部の長さを低減したので、チップ取得数を大きくすることができる。
【００５０】
なお、本実施の形態においては、板バネを例に説明したが、この他、図６（ａ）に示すようなつる巻きバネを用いてもよい。また、図６（ｂ）に示すように、筒状のケース内につる巻きバネを内蔵し、その端部（半導体ウエハと接触する側）にボールを設けたバネ（プランジャー）を用いてもよい。
【００５１】
但し、図６（ａ）および（ｂ）に示すバネにおいては、クランプリングの上部に取り付ける必要があるため、その機構が複雑となり、また、取り付け、取り外しの作業も煩雑となる恐れがある。これに対し、板バネの場合は、その構造が単純で、取り付け、取り外しも容易である。
【００５２】
次に、以上詳細に説明したスパッタ装置を用いて半導体装置（半導体集積回路装置）を製造する工程について説明する。なお、図７、図８、図１３および図１４は、本実施の形態の半導体装置の製造工程を示す基板の要部断面図である。
【００５３】
まず、図７に示すように、半導体素子が形成された半導体基板（半導体ウエハＷ）２１を準備する。半導体素子には種々の構成のものがあるが、ここでは、相補型ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例に説明する。
【００５４】
このようなＭＩＳＦＥＴを形成するには、まず、略円形のウエハ状態のｐ型の単結晶シリコンよりなる半導体基板２１をエッチングすることにより溝を形成し、さらに、この溝の内部に絶縁膜として例えば酸化シリコン膜２３を埋め込むことにより素子分離を形成する。
【００５５】
次いで、半導体基板２１中に、ｎ型およびｐ型不純物を注入し、熱処理を施すことによりｐ型ウエル２５およびｎ型ウエル２７を形成する。
【００５６】
次いで、半導体基板２１に熱酸化を施すことによりゲート絶縁膜２９を形成する。次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使用してｎ型の多結晶シリコン膜３１を堆積した後、さらに、タングステンシリサイド膜３３を堆積する。
【００５７】
次いで、タングステンシリサイド膜３３の上部に酸化シリコン膜３５を堆積し、図示しないフォトレジスト膜（以下、単に「レジスト膜」という）をマスクに、エッチングすることによりｐ型ウエル２５およびｎ型ウエル２７上にｎ型の多結晶シリコン膜３１およびタングステンシリサイド膜３３よりなるゲート電極Ｇを形成する。
【００５８】
次に、ｐ型ウエル２５のゲート電極Ｇの両側にｎ型不純物を注入し、また、ｎ型ウエル２７のゲート電極Ｇの両側にｐ型不純物を注入し、熱処理を施すことによりｎ−型半導体領域３７およびｐ−型半導体領域３９を形成する。
【００５９】
次に、ゲート電極Ｇ上に絶縁膜として例えば酸化シリコン膜をＣＶＤ法を用いて堆積した後、異方的にエッチングすることによりサイドウォールスペーサ４１を形成する。次いで、ｐ型ウエル２５上のゲート電極Ｇの両側にｎ型不純物を注入し、また、ｎ型ウエル２７上のゲート電極Ｇの両側にｐ型不純物を注入し、熱処理を施すことによりｎ＋型半導体領域４３およびｐ＋型半導体領域４５を形成する。
【００６０】
ここまでの工程で、ｐ型ウエル２５の主表面にｎチャネル型ＭＩＳＦＥＴＱｎ、ｎ型ウエル２７の主表面にｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００６１】
次いで、図８に示すように、絶縁膜として例えば酸化シリコン膜４７をＣＶＤ法を用いて堆積した後、ｎ＋型半導体領域４３およびｐ＋型半導体領域４５上の酸化シリコン膜４７をエッチングすることによりコンタクトホールＣ１を形成する。
【００６２】
次いで、コンタクトホールＣ１上に、スパッタ法を使用してバリア層となるチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜の積層膜（以下、Ｔｉ／ＴｉＮ膜という）４９ａを堆積した後、導電性膜として例えばタングステン（Ｗ）膜４９ｂをＣＶＤ法を用いて堆積する。次に、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を使用してコンタクトホールＣ１の外部のＷ膜４９ｂ等を除去することにより、Ｗ膜４９ｂおよびＴｉ／ＴｉＮ膜４９ａよりなるプラグ（接続部）Ｐ１を形成する。
【００６３】
次いで、プラグＰ１上に、スパッタ法を使用してＴｉ／ＴｉＮ膜５１ａを堆積し、さらに、ＣＶＤ法を使用してＷ膜５１ｂを形成する。次いで、これらの膜を図示しないレジスト膜をマスクにエッチングし、これらの膜よりなる第１層配線Ｍ１を形成する。
【００６４】
次いで、絶縁膜として例えば酸化シリコン膜５３をＣＶＤ法を用いて堆積した後、第１層配線Ｍ１上の酸化シリコン膜５３をエッチングすることによりコンタクトホールＣ２を形成する。
【００６５】
次いで、スパッタ法を使用してＴｉ／ＴｉＮ膜５５ａを堆積した後、ＣＶＤ法を使用してＷ膜５５ｂを堆積し、その上部をＣＭＰ法を用いて研磨し、プラグＰ２を形成する。
【００６６】
次いで、プラグＰ２上に、アルミニウム（Ａｌ）を主成分とする膜よりなる第２層配線Ｍ２を形成するのであるが、まず、図８に示す半導体基板（半導体ウエハＷ）２１を、図１に示すヒータ７上に設置する。なお、この際に用いるターゲットの主成分はＡｌであり、その内部には微量の銅（Ｃｕ）を含む。Ｃｕの他、Ｓｉ（シリコン）等を混入させてもよい。また、ＣｕおよびＳｉを混入させてもよい。
【００６７】
まず、Ａｌ膜の成膜前における半導体ウエハＷとクランプリング６との関係を図９に示す。図示するように、板バネ６ｄの端部は、当接部６ｂの下面（当接面）より下部に位置する。言い換えれば、当接面より突出している。
【００６８】
次いで、クランプリング６の当接面と半導体ウエハＷが接触するまで、昇降機構によってヒータ（半導体ウエハＷ）を持ち上げる。この際、板バネは、凹部６ｃ内に収納される（図１０）。
【００６９】
この結果、半導体ウエハＷは、ヒータとクランプリング６で固定される。
【００７０】
次いで、図１に示すターゲット部２に負電圧を印加し、半導体ウエハＷとターゲット部２との間に電界を発生させる。この電界により、ターゲット部２と半導体ウエハＷとの間にあるＡｒガスが電離し、電離したＡｒガス（正電荷を帯びている）がターゲット部２に衝突する。この衝突により、ターゲット部２のターゲット材料であるＡｌ等がはじき出される。
【００７１】
はじき出されたＡｌの一部は、半導体ウエハＷ上に堆積して、Ａｌ膜が形成される。この際、ひさし部の内部にＡｌが回り込み半導体ウエハと当接部との間にＡｌが付着する。前述した通り、この際、半導体ウエハＷとヒータとの間にはＡｒガスが供給され、このＡｒガスを介して半導体ウエハＷは、所定の温度に維持される。
【００７２】
Ａｌ膜の成膜終了後は、昇降機構８が下降し、ヒータおよび半導体ウエハＷがクランプリング６から離間する。
【００７３】
ここで、本実施の形態によれば、ヒータが下降すると、半導体ウエハＷには自重と板バネ６ｄによる押し圧が加わる（図１１）。
【００７４】
この結果、半導体ウエハＷと当接部６ｂとの間にＡｌが付着していても、半導体ウエハＷをクランプリング６から引き離すことができる。また、この際、ひさし部６ａにより付着するＡｌは薄いため、機械的に引き離しても膜の剥離が成膜保証エリアに影響しない。
【００７５】
なお、板バネ６ｄと半導体ウエハＷの接触部は、図１２に示すように、半導体ウエハＷの端部であってもよい。
【００７６】
図１３にＡｌ膜５７の堆積後の状態を示す。
【００７７】
次いで、図１４に示すように、Ａｌ膜５７を図示しないレジスト膜をマスクにエッチングすることにより第２層配線Ｍ２を形成する。
【００７８】
なお、Ａｌ膜の上下に窒化チタン（ＴｉＮ）膜を形成し、３層の膜で第２層配線を構成してもよい。
【００７９】
このＴｉＮ膜は、スパッタ法で形成することができる。従って、このＴｉＮ膜や、第１層配線Ｍ１やプラグＰ１、Ｐ２を構成するＴｉ／ＴｉＮ膜を図１のスパッタ装置を用いＡｌ膜５７と同様に形成してもよい。
【００８０】
この後、絶縁膜、プラグおよび配線の形成工程を繰り返すことによってさらに多層の配線を形成することができるが、これらの工程の詳細な説明および図示は省略する。
【００８１】
また、最上層配線上には保護膜が形成され、その後、ウエハ状態の半導体基板が、略矩形状の半導体チップ（図１７参照）にダイシングされる。この際、本実施の形態においては、クランプリングの内径を大きくしたので、一枚の半導体ウエハから取得できるチップ数をより多く確保することができる。その結果、製品の製造コストを低減できる。
【００８２】
また、この後、各チップの保護層から露出した最上層配線（パッド部）が、実装基板の外部端子と電気的に接続され、さらに、チップの周辺部を必要に応じて樹脂封止する等して半導体装置が完成する。
【００８３】
（実施の形態２）
実施の形態１においては、鋭角に屈曲した板バネ（図５）を用いたが、以下に説明するように、鈍角に屈曲した板バネ、即ち、板バネのなす角θが９０度＜θ＜１８０度である板バネを用いてもよい。なお、本実施の形態のスパッタ装置やクランプリングの構成については、板バネの形状を除いた他は、実施の形態１と同様であるためその説明を省略する。
【００８４】
図１９は本実施の形態の板バネ２６ｄの斜視図である。６ｅは、ピン６ｇが導入される孔である。
【００８５】
このような板バネを用いて例えば実施の形態１と同様に半導体基板（半導体ウエハＷ）２１上にＡｌ膜を形成する場合について説明する。
【００８６】
まず、成膜前においては、図２０に示すように、板バネ２６ｄの端部は、当接部６ｂの下面（当接面）より下部に位置する。
【００８７】
次いで、クランプリング６の当接面と半導体ウエハＷが接触するまで、昇降機構によってヒータ（半導体ウエハＷ）を持ち上げる。この際、板バネは、凹部６ｃ内に収納される（図２１）。この結果、半導体ウエハＷは、ヒータとクランプリング６で固定される。
【００８８】
次いで、実施の形態１の場合と同様に、半導体ウエハＷ上にＡｌ膜を堆積する。
【００８９】
Ａｌ膜の成膜終了後は、昇降機構８が下降し、ヒータおよび半導体ウエハＷがクランプリング６から離間する。
【００９０】
ここで、本実施の形態によれば、ヒータが下降すると、半導体ウエハＷには自重と板バネ２６ｄによる押し圧が加わる（図２２）。
【００９１】
このように図１９に示す板バネを用いた場合も、実施の形態１の場合と同様に、ひさし部と板バネにより半導体ウエハと当接部とを引き離すことができ、その後の搬送エラーを防止し、また、半導体ウエハの破損等を低減することができる。
【００９２】
さらに、板バネのなす角θを９０度＜θ＜１８０度とした場合には、半導体ウエハＷと板バネとの接触面積が大きくなる。従って、図２３に示すように、半導体ウエハＷがズレてヒータに搭載されても、ゆるやかに傾斜している半導体ウエハＷの端部と板バネ２６ｄが接触する。その結果、成膜処理をスムーズに行うことができる。
【００９３】
図２４を参照しながら本発明者らが検討した板バネの形状について説明する。
【００９４】
図２４のＫ１は、板バネ２６ｄのなす角（θ）、Ｋ２は、板バネ２６ｄの先端部と当接部６ｂとの距離、Ｋ３は、板バネ２６ｄの屈曲部とピン６ｇの中心部との距離、Ｋ４は、板バネ２６ｄの屈曲部とピン６ｇの上部との距離、Ｋ５は、板バネ２６ｄの先端部と凹部６ｃの側壁までの距離、Ｋ６は、半導体ウエハの上昇時の板バネ２６ｄの先端部と凹部６ｃの上壁部までの距離である。
【００９５】
例えば、Ｋ１＝１０２．５°、Ｋ２＝０．４７ｍｍ、Ｋ３＝２．８２ｍｍ、Ｋ４＝０．８２ｍｍ、Ｋ５＝０．３ｍｍ、Ｋ６＝０．２４ｍｍである。また、Ｋ１＝９８°、Ｋ２＝０．４５ｍｍ、Ｋ３＝３．３２ｍｍ、Ｋ４＝１．２２ｍｍ、Ｋ５＝０．３ｍｍ、Ｋ６＝０．２５ｍｍとしてもよい。また、Ｋ１＝１０５°、Ｋ２＝０．５３ｍｍ、Ｋ３＝２．４ｍｍ、Ｋ４＝０．３ｍｍ、Ｋ５＝０．３ｍｍ、Ｋ６＝０．２４ｍｍとしてもよい。
【００９６】
また、図５および図１９の板バネの材料としては、ステンレス鋼等を用いることができる。ステンレス鋼は、熱耐性が有り、例えば３５０℃程度の処理にも用いることができる。
【００９７】
また、さらに高温の処理を行う場合には、ハステロイやインコネル等のニッケル（Ｎｉ）系超合金を用いると良い。
【００９８】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９９】
また、前記実施の形態においては、半導体素子としてＭＩＳＦＥＴを例に説明したが、かかる素子を有する装置に限定されるものではないことは言うまでもない。
【０１００】
また、メモリやロジック製品などの半導体製品に限らず、液晶ガラス基板、磁気ヘッド、光ディスク、光磁気ディスクもしくは磁気ディスク等、種々の製品に適用可能である。
【０１０１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１０２】
半導体ウエハを、支持台と、半導体ウエハの表面外周部に当接する当接面と、前記当接面の上部から前記半導体ウエハの内側に延在するひさし部と、当接面より外側に位置し、その端部が前記当接面より下部に位置するバネ部と、を有するクランプとで挟持するので、半導体ウエハ上に堆積膜を形成した後、半導体ウエハとクランプの当接面とが離間しやすく、搬送エラーの低減を図ることができる。また、ひさし部の長さを短くすることができ、チップ取得数を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の製造装置（スパッタ装置）の構成を示す要部断面図である。
【図２】本発明の実施の形態１のクランプリングと半導体ウエハとの関係を示す要部断面図である。
【図３】本発明の実施の形態１のクランプリングの要部平面図である。
【図４】図３のＢ−Ｂ断面図である。
【図５】本発明の実施の形態１の板バネの斜視図である。
【図６】（ａ）および（ｂ）は、つる巻きバネおよびプランジャーの斜視図である。
【図７】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図９】本発明の実施の形態１のＡｌ膜の成膜前における半導体ウエハとクランプリングとの関係を示す要部断面図である。
【図１０】本発明の実施の形態１のＡｌ膜の成膜中における半導体ウエハとクランプリングとの関係を示す要部断面図である。
【図１１】本発明の実施の形態１のＡｌ膜の成膜後における半導体ウエハとクランプリングとの関係を示す要部断面図である。
【図１２】半導体ウエハと板バネの接触部の関係を示す要部断面図である。
【図１３】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体装置の製造工程を示す基板の要部断面図である。
【図１５】本発明の実施の形態１の効果を説明するためのクランプリングの形状を示す要部断面図である。
【図１６】本発明者らが検討したクランプリングの形状を示す要部断面図である。
【図１７】成膜保証エリアとチップ取得数との関係を示す半導体ウエハの要部平面図である。
【図１８】本発明の実施の形態１の効果を説明するためのクランプリングへの膜の回り込みを示す要部断面図である。
【図１９】本発明の実施の形態２の板バネの斜視図である。
【図２０】本発明の実施の形態２のＡｌ膜の成膜前における半導体ウエハとクランプリングとの関係を示す要部断面図である。
【図２１】本発明の実施の形態２のＡｌ膜の成膜中における半導体ウエハとクランプリングとの関係を示す要部断面図である。
【図２２】本発明の実施の形態２のＡｌ膜の成膜後における半導体ウエハとクランプリングとの関係を示す要部断面図である。
【図２３】本発明の実施の形態２の効果を説明するための半導体ウエハとクランプリングの要部断面図である。
【図２４】本発明者らが検討した板バネの形状を示す要部断面図である。
【符号の説明】
１    マグネット部
２    ターゲット部
３    アッパーシールド
４    ロワーシールド
６    クランプリング
６ａ    ひさし部
６ｂ    当接部
６ｃ    凹部
６ｄ    板バネ
６ｅ    孔
６ｆ    凸部
６ｇ    ピン
７    ヒータ（ステージ）
７ａ    Ａｒガス導入管
８    昇降機構
９    搬送機構
１０    絶縁体
１１    ガイドピン
２１    半導体基板
２３    酸化シリコン膜
２５    ｐ型ウエル
２６ｄ    板バネ
２７    ｎ型ウエル
２９    ゲート絶縁膜
３１    多結晶シリコン膜
３３    タングステンシリサイド膜
３５    酸化シリコン膜
３７    ｎ−型半導体領域
３９    ｐ−型半導体領域
４１    サイドウォールスペーサ
４３    ｎ＋型半導体領域
４５    ｐ＋型半導体領域
４７    酸化シリコン膜
４９ａ    Ｔｉ／ＴｉＮ膜
４９ｂ    Ｗ膜
５１ａ    Ｔｉ／ＴｉＮ膜
５１ｂ    Ｗ膜
５３    酸化シリコン膜
５５ａ    Ｔｉ／ＴｉＮ膜
５５ｂ    Ｗ膜
５７    Ａｌ膜
６６    クランプリング
６６ａ    ひさし部
６６ｂ    当接部
Ｃ１    コンタクトホール
Ｃ２    コンタクトホール
Ｇ    ゲート電極
Ｈ    ひさし部の高さ
Ｋ１  板バネのなす角
Ｋ２  板バネの先端部と当接部との距離
Ｋ３  板バネの屈曲部とピンの中心部との距離
Ｋ４  板バネの屈曲部とピンの上部との距離
Ｋ５  板バネの先端部と凹部の側壁までの距離
Ｋ６  半導体ウエハの上昇時の板バネの先端部と凹部の上壁部までの距離
Ｌ  ひさし部の長さ
Ｍ１    第１層配線
Ｍ２    第２層配線
Ｐ１    プラグ
Ｐ２    プラグ
Ｑｎ    ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ    ｐチャネル型ＭＩＳＦＥＴ
Ｗ    半導体ウエハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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