(57)【要約】【課題】半導体集積回路のレイアウト面積を増大させず、ＯＰＣ処理の処理時間を短縮する。【解決手段】論理基本セルの配置禁止領域を設定しこの配置禁止領域の電源配線間に領域境界に隣接してダミーポリシリコンパタン入りフィルセルを埋め込み配置するステップ１３と、配置禁止領域以外の配置可能領域の電源配線間に論理基本セルを自動配置配線用データに基づき配置し配線する配置配線ステップＳ１４，Ｓ５と、配置可能領域の空き領域の電源配線間に論理基本セルに隣接してダミーポリシリコンパタン入りフィルセルを埋め込み配置するステップＳ１６と、トランジスタのゲートポリシリコンパタンに対し光近接効果補正を行うステップＳ７とを含む。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体集積回路の論理部品に対応した回路パタンである論理基本セルと、基板上の隙間埋め込み専用パタンであるダミーポリシリコンパタン入りフィルセルとを登録したセルライブラリ情報および半導体集積回路の回路接続情報を自動配置配線用データとして読み込むステップと、
半導体集積回路の電源配線を前記自動配置配線用データに基づき基板上に配線するステップと、
前記論理基本セルの配置禁止領域を設定しこの配置禁止領域の電源配線間に領域境界に隣接して前記ダミーポリシリコンパタン入りフィルセルを埋め込み配置するステップと、
前記配置禁止領域以外の配置可能領域の電源配線間に前記論理基本セルを前記自動配置配線用データに基づき配置し配線する配置配線ステップと、
前記配置可能領域の空き領域の電源配線間に前記論理基本セルに隣接して前記ダミーポリシリコンパタン入りフィルセルを埋め込み配置するステップと、
トランジスタのゲートポリシリコンパタンに対し光近接効果補正を行うステップとを含む、半導体集積回路のレイアウト設計方法。
【請求項２】
前記配置配線ステップが、前記配置禁止領域または前記論理基本セルから前記論理基本セルまでの電源配線の長さ方向の間隔を前記ダミーポリシリコンパタン入りフィルセルの幅の０倍，１倍または２倍以上とする、請求項１記載の、半導体集積回路のレイアウト設計方法。
【請求項３】
前記ダミーポリシリコンパタン入りフィルセルが、１対の電源配線の間に電源配線の幅方向へ前記ゲートポリシリコンパタンの層により配線されたダミーポリシリコン配線と、１対の電源配線の一方および前記ダミーポリシリコン配線を層間接続するコンタクトとを備える、請求項１または２記載の、半導体集積回路のレイアウト設計方法。
【請求項４】
前記ダミーポリシリコンパタン入りフィルセルが、１対の電源配線の間に電源配線の幅方向へ前記ゲートポリシリコンの層によりそれぞれ配線された１対のダミーポリシリコン配線と、
これら１対のダミーポリシリコン配線に１対の電源配線を個別に層間接続する１対のコンタクトとを備える、請求項１または２記載の、半導体集積回路のレイアウト設計方法。
【請求項５】
半導体集積回路の論理部品に対応した回路パタンである論理基本セルと、基板上の隙間埋め込み専用パタンであるダミーポリシリコンパタン入りフィルセルとを登録したセルライブラリ情報および半導体集積回路の回路接続情報を自動配置配線用データとして読み込むステップと、
半導体集積回路の電源配線を前記自動配置配線用データに基づき基板上に配線するステップと、
前記論理基本セルの配置禁止領域を設定しこの配置禁止領域の電源配線間に領域境界に隣接して前記ダミーポリシリコンパタン入りフィルセルを埋め込み配置するステップと、
前記配置禁止領域以外の配置可能領域の電源配線間に前記論理基本セルを前記自動配置配線用データに基づき配置し配線する配置配線ステップと、
前記配置可能領域の空き領域の電源配線間に前記論理基本セルに隣接して前記ダミーポリシリコンパタン入りフィルセルを埋め込み配置するステップと、
トランジスタのゲートポリシリコンパタンに対し光近接効果補正を行うステップとをコンピュ―タに実行させるための、半導体集積回路のレイアウト設計用プログラム。
【請求項６】
前記配置配線ステップが、前記配置禁止領域または前記論理基本セルから前記論理基本セルまでの電源配線の長さ方向の間隔を前記ダミーポリシリコンパタン入りフィルセルの幅の０倍，１倍または２倍以上とする、請求項５記載の、半導体集積回路のレイアウト設計用プログラム。
【請求項７】
前記ダミーポリシリコンパタン入りフィルセルが、１対の電源配線の間に電源配線の幅方向へ前記ゲートポリシリコンパタンの層により配線されたダミーポリシリコン配線と、１対の電源配線の一方および前記ダミーポリシリコン配線を層間接続するコンタクトとを備える、請求項５または６記載の、半導体集積回路のレイアウト設計用プログラム。
【請求項８】
前記ダミーポリシリコンパタン入りフィルセルが、１対の電源配線の間に電源配線の幅方向へ前記ゲートポリシリコンパタンの層によりそれぞれ配線された１対のダミーポリシリコン配線と、これら１対のダミーポリシリコン配線に１対の電源配線を個別に層間接続する１対のコンタクトとを備える、請求項５または６記載の、半導体集積回路のレイアウト設計用プログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウト設計方法に関し、特に、基板上の隙間埋め込み専用のフィルセルを用いて自動配置配線を行う、半導体集積回路のレイアウト設計方法に関する。
【０００２】
【従来の技術】
半導体集積回路は、基本的に、論理設計工程やレイアウト設計工程などの設計工程，製造工程，評価試験工程などを経て製品として製造される。また、スタンダードセル方式の半導体集積回路のレイアウト設計工程において、文献は特定できないが、公知の技術として、２入力ＮＡＮＤ，インバータ，フリップフロップなどの論理部品に対応した回路パタンである論理基本セルと、論理部品に対応しない基板上の隙間埋め込み専用パタンであるフィルセルとをセルライブラリに登録して用いる技術がある。
【０００３】
このフィルセルは、半導体基板上の論理基本セルを配置してはいけない配置禁止領域に予め埋め込み配置するセルであり、また、論理基本セルの配置後に論理基本セルを配置しなかった隙間を埋め込むために配置するセルである。また、配置禁止領域としては、一般に、自動配線された縦電源配線の領域のように論理基本セルを自動配置配線するとメタル配線に短絡が発生し困る領域や、論理基本セルを自動配置配線すると論理基本セル間の配線が混み合い配線し切れなくなる可能性のある領域がそれぞれ設定される。
【０００４】
図５は、この従来の半導体集積回路のレイアウト設計方法におけるフィルセルのパタン構成例を示す平面図であり、分図（Ａ），（Ｂ）は、幅が細いフィルセル２５と、幅が太いフィルセル２６とをそれぞれ示す。これら従来のフィルセル２５，２６は、セル外枠１６内に電源配線１４，１５に接続されたＮウェル１７，Ｐウェル１８を備え、また、上部に配線されるメタル配線に干渉しないように、電源配線１４，１５以外のメタル配線層のデータを持たないように構成されている。一般に、図５に示すように、セル幅の異なる複数種のフィルセルが用意されており、レイアウト設計工程で空き領域を埋める際に、まず、幅の太いフィルセルを並べて配置し、次に、細いフィルセルを並べて配置することで空き領域を埋めていく。こうすることで、効率的に空き領域を埋め、なお且つ、半導体集積回路のレイアウトデータ量を減らすことができる。
【０００５】
また、半導体集積回路の製造工程において、光近接効果という現象が発生するのは公知である。この光近接効果は、半導体基板上にレイアウトパタンを露光する段階で発生し、半導体集積回路を構成する配線幅などに影響を与える。同じ階層で近接する配線との距離が大きいほど、光近接効果の影響を大きく受け、配線幅が細くなる。一般的に、自動配置配線処理により論理基本セルを配置する場合、近接する論理基本セルの間隔はランダムである。近接する論理基本セルとの間隔の大きく開いた論理基本セルは、前述した光近接効果の影響を受け、例えば、論理基本セルに含まれるトランジスタのゲート寸法にばらつきが発生してしまう。
【０００６】
このゲート寸法のばらつきが光近接効果の影響により発生しても、０．５μｍ程度の配線幅の製造プロセスでは、性能に大きな影響を与えるものではなかったが、現在の製造工程では、０．２μｍ以下の配線幅の製造プロセスが利用されるようになっており、今後、更なる配線幅の縮小化が見込まれている。配線幅が細くなると、光近接効果による配線幅のばらつきが配線幅に対して相対的に大きくなり、トランジスタの特性、すなわち、オン抵抗やドライブ能力、閾値などに大きな変動をもたらすため、論理基本セル自体の設計値と特性が異なり、製造した半導体集積回路が想定していた性能が発揮できないことになる。
【０００７】
そのため、レイアウト設計工程において、トランジスタのゲートポリシリコンパタンに対しＯＰＣ（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ）処理が行われる。このＯＰＣ処理は、近接する配線間の距離から光近接効果の影響をどれだけ受けて配線幅が変動するか予測し、変動後の配線幅が本来の設計値と同じになるように、配線幅のレイアウトデータを補正する。これにより、製造した半導体集積回路のトランジスタの性能が、設計値と同等になる。
【０００８】
図６は、上述した従来の半導体集積回路のレイアウト設計方法における手順例を示す流れ図である。この従来の半導体集積回路のレイアウト設計方法は、ステップＳ１〜Ｓ１０の処理を含み、半導体集積回路のレイアウト設計用プログラムをインストールした一般的な構成のコンピュータにより、各コマンド入力に応じて実行される。
【０００９】
また、図７は、この従来のレイアウト設計方法における配置配線処理を具体的に説明するための説明図であり、分図（Ａ）〜（Ｄ）は、レイアウト設計工程の途中ステップまで終了した状態のレイアウトイメージ例をそれぞれ示す。
【００１０】
図６を参照すると、この従来の半導体集積回路のレイアウト設計方法は、まず、ステップＳ１で、上述の論理基本セルおよびフィルセルを登録したセルライブラリ情報と、半導体集積回路のネットリストに対応した回路接続情報とを自動配置配線用データとして読み込む。
【００１１】
ステップＳ２で、半導体集積回路の電源配線を自動配置配線用データに基づき基板上に配線する。例えば、図７（Ａ）に示すように、下層のメタル配線層に電源配線１４および１５が配線され、次に、上層のメタル配線層に縦の電源配線１４’および１５’が配線され、同電位となる下層および上層の電源配線１４および１４’または電源配線１５および１５’が重なった部分にヴィア１９が配置され、同電位となる下層および上層の電源配線１４および１４’，電源配線１５および１５’がそれぞれ電気的に接続される。
【００１２】
ステップＳ３で、論理基本セルの配置禁止領域を設定し、この配置禁止領域の電源配線間にフィルセルを埋め込み配置する。例えば、図７（Ｂ）に示すように、配置禁止領域である縦の電源配線１４’および１５’の直下に、フィルセル２５が敷き詰められる。
【００１３】
ステップＳ４で、回路接続情報に含まれる論理基本セルの種類を判別し、セルライブラリ情報から対応する論理基本セルを読み出し、半導体基板上の配置禁止領域以外の、論理基本セルの配置可能領域の電源配線間に、論理基本セルを自動配置配線用データに基づき配置する。例えば、図７（Ｃ）に示すように、論理基本セル１０が配置可能領域にランダムに配置される。
【００１４】
ステップＳ５で、配置した論理基本セル間に自動配置配線用データの回路接続情報に基づき配線する。
【００１５】
ステップＳ６で、配置可能領域の空き領域、すなわち、配置禁止領域または論理基本セルと論理基本セルとの間の空き領域の電源配線間にフィルセルを埋め込み配置する。例えば、配線接続の図示を省略すると、図７（Ｄ）に示すようなり、幅の太いフィルセル２６と、幅の細いフィルセル２５とが、何も配置されていない空き領域に、順に、並べて埋め込み配置される。ここでは、フィルセルの幅は２種類であるが、１種類でも良いし、３種類以上有っても良い。
【００１６】
ステップＳ７で、トランジスタのゲートポリシリコンパタンに対しＯＰＣ処理を行い、その終了後に、レイアウトデータを出力し、ステップＳ８で、レイアウトデータが正しく構築されているか、各種の制約事項を満たしているかなどを検証し、ステップＳ９で、検証結果にエラーが無いか確認し、エラー有りの場合、再配置配線のためステップＳ４に戻り、エラー無しの場合、ステップＳ１０に進み、レイアウトデータをＥＢ処理し、レイアウト設計工程を終了する。
【００１７】
図８は、他の従来のレイアウト設計方法における基本セルのパタン構成例を示す平面図である（特許文献１参照）。
【００１８】
この従来のレイアウト設計方法における基本セルは、図８（Ａ）のように、内部論理部の外周を囲むようにダミーポリシリコンパタン４を配置するパタン構成を有し、または、図８（Ｂ）のように、内部論理部のゲートポリシリコン３に平行あるいは垂直なダミーポリシリコンパタン４１を配置するパタン構成を有し、または、図８（Ｃ）のように、内部論理部の外周に複数の小部分から構成されるダミーポリシリコンパタン４２を配置するパタン構成を有する。
【００１９】
これら従来の基本セルは、ゲートポリシリコンパタンと近接するダミーポリシリコンパタンとの距離を一定の範囲内に抑え、製造時における光近接効果の影響を受けないように構成され、基本セル単位でゲートポリシリコンパタンとダミーポリシリコンパタンの距離が決まるので、ＯＰＣ処理を基本セルごとに計算でき、この基本セルを製品開発時に自動配置配線した後にＯＰＣ処理を実施する必要が無くなる。
【００２０】
【特許文献１】
特開平１０−３２２５３号公報（図２，図４．図６）
【００２１】
【発明が解決しようとする課題】
上述したように、半導体集積回路の製造工程では、今後、更なる配線幅の縮小化が見込まれ、配線幅が細くなり、光近接効果による配線幅のばらつきが配線幅に対して相対的に大きくなり、ＯＰＣ処理による配線幅の補正量の精度が要求される。特に、近接する配線パタン間の距離が大きい場合ほど、ＯＰＣ処理による配線幅の補正量も大きくなり、高精度の補正量が必要になる。しかし、実際上、ＯＰＣ処理の演算量が増大し、処理時間が長時間となり、ＯＰＣ処理が困難となり、製造後のトランジスタの性能が設計値の通りにならない問題が発生する。
【００２２】
また、図８に示した従来のレイアウト設計方法における基本セルのパタン構成では、内部論理部の外周にダミーポリシリコンパタンが配置されるため、基本セルのセル面積が増大し、半導体集積回路の集積密度が低くなり、半導体集積回路のレイアウト面積が増大する問題がある。
【００２３】
従って、本発明の目的は、半導体集積回路のレイアウト面積を増大させず、ＯＰＣ処理の処理時間を短縮することにある。
【００２４】
【課題を解決するための手段】
そのため、本発明による半導体集積回路のレイアウト設計は、半導体集積回路の論理部品に対応した回路パタンである論理基本セルと、基板上の隙間埋め込み専用パタンであるダミーポリシリコンパタン入りフィルセルとを登録したセルライブラリ情報および半導体集積回路の回路接続情報を自動配置配線用データとして読み込むステップと、
半導体集積回路の電源配線を前記自動配置配線用データに基づき基板上に配線するステップと、
前記論理基本セルの配置禁止領域を設定しこの配置禁止領域の電源配線間に領域境界に隣接して前記ダミーポリシリコンパタン入りフィルセルを埋め込み配置するステップと、
前記配置禁止領域以外の配置可能領域の電源配線間に前記論理基本セルを前記自動配置配線用データに基づき配置し配線する配置配線ステップと、
前記配置可能領域の空き領域の電源配線間に前記論理基本セルに隣接して前記ダミーポリシリコンパタン入りフィルセルを埋め込み配置するステップと、
トランジスタのゲートポリシリコンパタンに対し光近接効果補正を行うステップとを含んでいる。
【００２５】
また、本発明による半導体集積回路のレイアウト設計用プログラムは、半導体集積回路の論理部品に対応した回路パタンである論理基本セルと、基板上の隙間埋め込み専用パタンであるダミーポリシリコンパタン入りフィルセルとを登録したセルライブラリ情報および半導体集積回路の回路接続情報を自動配置配線用データとして読み込むステップと、
半導体集積回路の電源配線を前記自動配置配線用データに基づき基板上に配線するステップと、
前記論理基本セルの配置禁止領域を設定しこの配置禁止領域の電源配線間に領域境界に隣接して前記ダミーポリシリコンパタン入りフィルセルを埋め込み配置するステップと、
前記配置禁止領域以外の配置可能領域の電源配線間に前記論理基本セルを前記自動配置配線用データに基づき配置し配線する配置配線ステップと、
前記配置可能領域の空き領域の電源配線間に前記論理基本セルに隣接して前記ダミーポリシリコンパタン入りフィルセルを埋め込み配置するステップと、
トランジスタのゲートポリシリコンパタンに対し光近接効果補正を行うステップとをコンピュ―タに実行させている。
【００２６】
また、前記配置配線ステップが、前記配置禁止領域または前記論理基本セルから前記論理基本セルまでの電源配線の長さ方向の間隔を前記ダミーポリシリコンパタン入りフィルセルの幅の０倍，１倍または２倍以上としている。
【００２７】
また、前記ダミーポリシリコンパタン入りフィルセルが、１対の電源配線の間に電源配線の幅方向へ前記ゲートポリシリコンパタンの層により配線されたダミーポリシリコン配線と、１対の電源配線の一方および前記ダミーポリシリコン配線を層間接続するコンタクトとを備えている。
【００２８】
また、前記ダミーポリシリコンパタン入りフィルセルが、１対の電源配線の間に電源配線の幅方向へ前記ゲートポリシリコンの層によりそれぞれ配線された１対のダミーポリシリコン配線と、
これら１対のダミーポリシリコン配線に１対の電源配線を個別に層間接続する１対のコンタクトとを備えている。
【００２９】
【発明の実施の形態】
次に、本発明について、図面を参照して説明する。図１は、本発明のレイアウト設計方法の実施形態を示す流れ図である。本実施形態の半導体集積回路のレイアウト設計方法は、ステップＳ１〜Ｓ１６の処理を含み、従来と同じく、半導体集積回路のレイアウト設計用プログラムをインストールした一般的な構成のコンピュータにより、各コマンド入力に応じて実行される。
【００３０】
また、図２は、本実施形態のレイアウト設計方法において用いられるダミーポリシリコンパタン入りフィルセルのパタン構成を示す平面図である。このダミーポリシリコンパタン入りフィルセルは、図５に示した従来のフィルセルと同じく、セル外枠１６内に電源配線１４，１５に接続されたＮウェル１７，Ｐウェル１８を備え、更に、これらに追加して、ダミーポリシリコン配線１２およびコンタクト１３のパタンを備える。ダミーポリシリコン配線１２は、１対の電源配線１４，１５の間に、電源配線の幅方向へトランジスタのゲートポリシリコンパタンの層により配線され、コンタクト１３は、一方の電源配線１４およびダミーポリシリコン配線１２を層間接続する。また、従来のフィルセルと同じく、上部に配線されるメタル配線に干渉しないように、電源配線１４，１５以外のメタル配線層のデータを持たないように構成されている。
【００３１】
また、図３は、この実施形態のレイアウト設計方法における配置配線処理を具体的に説明するための説明図であり、分図（Ａ）〜（Ｅ）は、レイアウト設計工程の途中ステップまで終了した状態のレイアウトイメージ例をそれぞれ示す。
【００３２】
図１を参照すると、本実施形態の半導体集積回路のレイアウト設計方法は、まず、図１のステップＳ１で、従来と同じ論理基本セル，フィルセルおよび上述のダミーポリシリコンパタン入りフィルセルを登録したセルライブラリ情報と、半導体集積回路のネットリストに対応した回路接続情報とを自動配置配線用データとして読み込む。
【００３３】
ステップＳ２で、従来と同じく、半導体集積回路の電源配線を自動配置配線用データに基づき基板上に配線する。例えば、図３（Ａ）に示すように、下層のメタル配線層に電源配線１４および１５が配線され、次に、上層のメタル配線層に縦の電源配線１４’および１５’が配線され、同電位となる下層および上層の電源配線１４および１４’または電源配線１５および１５’が重なった部分にヴィア１９が配置され、同電位となる下層および上層の電源配線１４および１４’，電源配線１５および１５’がそれぞれ電気的に接続される。
【００３４】
ステップＳ１３で、論理基本セルの配置禁止領域を設定し、この配置禁止領域の電源配線間にダミーポリシリコンパタン入りフィルセルを埋め込み配置する。例えば、図３（Ｂ）に示すように、配置禁止領域である縦の電源配線１４’および１５’の直下に、ダミーポリシリコンパタン入りフィルセル１１が敷き詰められる。
【００３５】
ステップＳ１４で、回路接続情報に含まれる論理基本セルの種類を判別し、セルライブラリ情報から対応する論理基本セルを読み出し、半導体基板上の配置禁止領域以外の、論理基本セルの配置可能領域の電源配線間に、論理基本セルを自動配置配線用データに基づき配置する。このとき、本実施形態では、配置禁止領域または論理基本セルから論理基本セルまでの電源配線の長さ方向の間隔をダミーポリシリコンパタン入りフィルセルの幅の０倍，１倍または２倍以上とする。例えば、図３（Ｃ）に示すように、論理基本セル１０が配置可能領域にランダムに配置される。
【００３６】
ステップＳ５で、配置した論理基本セル間に自動配置配線用データの回路接続情報に基づき配線する。
【００３７】
ステップＳ１６で、配置可能領域の空き領域の電源配線間に論理基本セルに隣接してダミーポリシリコンパタン入りフィルセルを埋め込み配置する。例えば、配線接続の図示を省略すると、図３（Ｄ）に示すようになり、ダミーポリシリコンパタン入りフィルセル１１が、配置可能領域の空き領域の電源配線間に、論理基本セル１０に隣接して埋め込み配置される。
【００３８】
ステップＳ６で、配置可能領域の残りの空き領域の電源配線間に、本実施形態では従来と同じく、ダミーポリシリコンパタンを含まないフィルセルを配置する。例えば、配線接続の図示を省略すると、図３（Ｅ）に示すようになり、従来と同じく、幅の太いフィルセル２６と、幅の細いフィルセル２５とが、何も配置されていない空き領域に、順に並べて埋め込み配置されている。ここでは、フィルセルの幅は２種類であるが、１種類でも良いし、３種類以上有っても良い。
【００３９】
ステップＳ７で、従来と同じく、トランジスタのゲートポリシリコンパタンに対しＯＰＣ処理を行い、その終了後に、レイアウトデータを出力し、ステップＳ８で、レイアウトデータが正しく構築されているか、各種の制約事項を満たしているかなどを検証する。このとき、本実施形態では、ダミーポリシリコンパタン入りフィルセルを含めて検証が行われる。しかし、ダミーポリシリコンパタン入りフィルセル内のダミーポリシリコン配線は、電源電位に固定され、フローティング状態でないので、擬似エラーにならず、レイアウト検証が、従来と同様に行われる。
【００４０】
ステップＳ９で、従来と同じく、ステップＳ８のレイアウト検証結果にエラーが無いか確認し、エラー有りの場合、再配置配線のためステップＳ４に戻り、エラー無しの場合、ステップＳ１０に進み、レイアウトデータをＥＢ処理し、レイアウト設計工程を終了する。
【００４１】
上述したように、本実施形態の半導体集積回路のレイアウト設計方法は、自動配置配線された論理基本セルに隣接して、論理基本セルまたはダミーポリシリコンパタン入りフィルセルが必ず配置される。このため、論理基本セル内トランジスタのゲートポリシリコンパタンと、他のトランジスタのゲートポリシリコンまたはダミーポリシリコン配線のパタンとの間の隣接距離が、一定の範囲内に収まり、論理基本セルの自動配置配線後のＯＰＣ処理において、ＯＰＣ処理の演算量が減少し、ＯＰＣ処理の処理時間が短縮され、製造後のトランジスタの性能を設計値の通りにでき、製造工程における不良品の発生率を低く抑えることができる。
【００４２】
また、ダミーポリシリコンパタン入りフィルセルを用いることにより、論理基本セルは、内部論理部の外周にダミーポリシリコンパタンを配置する必要が無く、基本セルのセル面積が増大せず、半導体集積回路のレイアウト面積が増大しない。
【００４３】
なお、本実施形態の半導体集積回路のレイアウト設計方法では、ダミーポリシリコンパタン入りフィルセルのダミーポリシリコン配線が、１対の電源配線１４，１５の一方に接続されるとして説明した。しかし、この説明に限定されず、様々な変形例が可能であり、同様の効果が奏せられる。例えば、図４は、これら変形例において用いられるダミーポリシリコンパタン入りフィルセルのパタン構成例を示す平面図である。
【００４４】
図４を参照すると、これら変形例において用いられるダミーポリシリコンパタン入りフィルセルは、１対のダミーポリシリコン配線１２，１２’と、１対のコンタクト１３とを備える。１対のダミーポリシリコン配線１２，１２’は、１対の電源配線１４，１５の間に電源配線の幅方向へゲートポリシリコンの層によりそれぞれ配線され、１対のコンタクト１３は、１対のダミーポリシリコン配線１２，１２’に１対の電源配線１４，１５を個別に層間接続する。また、１対のダミーポリシリコン配線１２，１２’が、図４（Ａ）の変形例では、１直線上に配線され、図４（Ｂ）の変形例では、並行して配線され、更に、図４（Ｃ）の変形例では、互い違いに櫛状に並行して配線されている。
【００４５】
また、本実施形態の半導体集積回路のレイアウト設計方法では、配置禁止領域の電源配線間にダミーポリシリコンパタン入りフィルセルを埋め込み配置するとして説明したが、配置禁止領域の領域境界に隣接したダミーポリシリコンパタン入りフィルセル以外は、従来と同じく、ダミーポリシリコンパタンを含まないフィルセルを配置してもよく、同様の効果が奏せられる。
【００４６】
【発明の効果】
以上説明したように、本発明による、半導体集積回路のレイアウト設計方法は、自動配置配線された論理基本セルに隣接して、論理基本セルまたはダミーポリシリコンパタン入りフィルセルが必ず配置され、論理基本セル内トランジスタのゲートポリシリコンパタンと、他のトランジスタのゲートポリシリコンまたはダミーポリシリコン配線のパタンとの間の隣接距離が、一定の範囲内に収まる。このため、論理基本セルの自動配置配線後のＯＰＣ処理において、ＯＰＣ処理の演算量が減少し、ＯＰＣ処理の処理時間が短縮され、製造後のトランジスタの性能を設計値の通りにでき、製造工程における不良品の発生率を低く抑えることができる。
【００４７】
また、ダミーポリシリコンパタン入りフィルセルを用いることにより、論理基本セルは、内部論理部の外周にダミーポリシリコンパタンを配置する必要が無く、基本セルのセル面積が増大せず、半導体集積回路のレイアウト面積が増大しないなどの効果がある。
【図面の簡単な説明】
【図１】本発明のレイアウト設計方法の実施形態を示す流れ図である。
【図２】図１のレイアウト設計方法において用いられるダミーポリシリコンパタン入りフィルセルのパタン構成を示す平面図である。
【図３】図１のレイアウト設計方法における配置配線処理を具体的に説明するための説明図である。
【図４】図１のレイアウト設計方法の変形例おいて用いられるダミーポリシリコンパタン入りフィルセルのパタン構成例を示す平面図である。
【図５】従来の半導体集積回路のレイアウト設計方法におけるフィルセルのパタン構成例を示す平面図である。
【図６】図５の半導体集積回路のレイアウト設計方法における手順例を示す流れ図である。
【図７】図５のレイアウト設計方法における配置配線処理を具体的に説明するための説明図である。
【図８】他の従来のレイアウト設計方法における基本セルのパタン構成例を示す平面図である。
【符号の説明】
１０    論理基本セル
１１    ダミーポリシリコンパタン入りフィルセル
１２    ダミーポリシリコン配線
１３    コンタクト
１４，１５，１４’，１５’    電源配線
１６    セル外枠
１７    Ｎウェル
１８    Ｐウェル
１９    ヴィア
２５，２６    フィルセル
Ｓ１〜Ｓ１６    ステップ
【図１】
2004288685.tif 000003
【図２】
2004288685.tif 000004
【図３】
2004288685.tif 000005
【図４】
2004288685.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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