(57)【要約】【課題】素子特性の劣化を招くことなく半導体素子実装時の占有面積を小さくする半導体装置を提供する。【解決手段】空隙を介して半導体基板表面に形成されたＦＢＡＲなどの素子を覆うように形成されたエアブリッジを備えた半導体素子を、エアブリッジが形成する空隙を残して樹脂封止する半導体装置である。【選択図】　図１
2004111767.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と；
この半導体基板上に形成された素子と；
前記半導体基板に作りこまれ、前記素子を空隙を介して覆うように形成されたエアブリッジとを有することを特徴とする半導体素子。
【請求項２】
請求項１記載の半導体素子と；
この半導体素子が実装される実装基板と；
前記空隙を残し前記エアブリッジを覆うように形成された封止樹脂とを具備したことを特徴とする半導体装置。
【請求項３】
前記半導体基板の前記エアブリッジにて覆われた第１領域の外側の第２領域に、前記エアブリッジで覆われている前記素子と電気的に接続されたボンディングパッドを備えることを特徴とした請求項１記載の半導体素子。
【請求項４】
前記素子は、薄膜圧電振動子であることを特徴とする請求項１記載の半導体素子。
【請求項５】
半導体基板と；前記半導体基板に作りこまれ、空隙を介して前記半導体基板表面を覆うように形成されたエアブリッジと；前記エアブリッジにより覆われた前記半導体基板表面の領域（第１領域）に形成された素子と；前記第１領域以外の前記半導体基板表面（第２領域）に形成され、前記素子と電気的に接続されたボンディングパッドとを備えた半導体素子と：
前記半導体素子のボンディングパッドと電気的に接続される配線を有し、前記半導体素子が固着された実装基板と：
前記エアブリッジが形成する空隙を残して前記エアブリッジが形成された前記半導体基板表面を覆うように形成された封止樹脂とを具備したことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は携帯電話などの小型携帯機器に好適な半導体素子及び半導体装置に関する。
【０００２】
【従来の技術】
半導体素子の封止技術としては一般的に用いられているものに樹脂封止がある。しかしながら半導体基板上に形成された素子が半導体基板表面に露出している場合は、封止樹脂によってその素子が覆われてしまうと特性の劣化を招く場合がある。
【０００３】
このような場合は、半導体素子をキャビティ構造を有するパッケージ内に封止することになる。半導体素子はパッケージ内でボンディングパッドとボンディングワイヤを用いて電気的に接続される構造が一般的である。
【０００４】
このような構造を採用すると、半導体素子実装の際の占有面積が大きく機器の小型化の阻害要因となる。またボンディングワイヤやパッケージ部での高周波特性の劣化を招くという問題もある。
【０００５】
また半導体基板表面に露出している素子を有する半導体素子は、その素子を物理的に破壊せしめないように取り扱いには注意が必要であった。
【０００６】
【特許文献１】特開平１０−９８１２１号公報
【０００７】
【発明が解決しようとする課題】
このように半導体基板表面に露出形成された素子を有する半導体素子を封止するに際しては、樹脂封止を行うと実装時の占有面積は小さくできるが素子特性劣化を招く恐れが有り、また、キャビティ構造を有するパッケージを採用すると実装時の占有面積が大きくなったり、高周波特性の低下という問題があった。
【０００８】
本発明は以上の点を考慮してなされたもので、素子特性の劣化を招くことなく半導体素子実装時の占有面積を小さくする半導体素子及び半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、半導体基板にキャビティを作りこみ、樹脂封止を行っても半導体基板上に形成された素子が封止樹脂に覆われることを防ぐ構造を採ることを基本とするものである。
【００１０】
すなわち本発明は、半導体基板と；この半導体基板上に形成された素子と；
前記半導体基板に作りこまれ、前記素子を空隙を介して覆うように形成された
エアブリッジとを有することを特徴とする半導体素子である。
【００１１】
また、このエアブリッジを有する半導体素子と；この半導体素子が実装される実装基板と；前記空隙を残し前記エアブリッジを覆うように形成された封止樹脂とを具備したことを特徴とする半導体装置である。
【００１２】
より具体的には、半導体基板と；前記半導体基板に作りこまれ、空隙を介して前記半導体基板表面を覆うように形成されたエアブリッジと；前記エアブリッジにより覆われた前記半導体基板表面の領域（第１領域）に形成された素子と；前記第１領域以外の前記半導体基板表面（第２領域）に形成され、前記素子と電気的に接続されたボンディングパッドとを備えた半導体素子と：前記半導体素子のボンディングパッドと電気的に接続される配線を有し、前記半導体素子が固着された実装基板と：前記エアブリッジが形成する空隙を残して前記エアブリッジが形成された前記半導体基板表面を覆うように形成された封止樹脂とを具備したことを特徴とする半導体装置である。
【００１３】
このようなエアブリッジに覆われた領域に形成される素子は特に限定されるものではないが、封止樹脂で直接覆われると素子特性が低下してしまうような素子に特に有効となる。たとえば、ＨＥＭＴ（Ｈｉｇｈ　ｅｌｅｃｔｒｏｎ　ｍｏｂｉｌｉｔｙ　ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ），ＭＥＳＦＥＴ（Ｍｅｔａｌ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ：金属−半導体接合電界効果トランジスタ），弾性表面波素子（ＳＡＷデバイス），薄膜圧電共振子（ＦＢＡＲ：Ｆｉｌｍ　Ｂｕｌｋ　Ａｃｏｕｓｔｉｃ　Ｒｅｓｏｎａｔｏｒ）などが挙げられる。
【００１４】
また素子は単一機能を実現する素子のみである必要は無く、複数の素子から形成される機能素子，集積回路でもよいことは言うまでもない。
【００１５】
【発明の実施の形態】
以下に図面を参照しながら本発明の実施形態を説明する。
（第１の実施形態）
図１は半導体素子の上面図、図２（ａ）、図２（ｂ）および図２（ｃ）はそれぞれ図１におけるＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ断面図である。
【００１６】
半導体基板１０１の表面上には素子１０２が形成されており、この素子１０２を覆うようにエアブリッジ１１０が形成されている（第１領域）。また、エアブリッジ１１０の外側（第２領域）には、素子１０２と配線パターン１０４によって電気的に接続されているボンディングパッド１０３が設けられている。
【００１７】
たとえば半導体基板１０１はガリウムヒ素（ＧａＡｓ）から成り、素子１０２はＨＥＭＴ、配線パターン１０４及びボンディングパッド１０３は下層チタン（Ｔｉ）および上層金（Ａｕ）が積層されたもので構成することができる。また、エアブリッジ１１０は、金（Ａｕ）により後述する工程によって素子１０２を空隙を介して覆うように設けることができる。
【００１８】
エアブリッジ１１０は、図２（ａ）〜（ｃ）に示される断面図からわかるように、配線パターン１０４と電気的に独立している。また、エアブリッジ１１０の側面は、開放されており、閉ざされてはいない。
【００１９】
図３（ａ）〜（ｆ）はエアブリッジ１１０の製造方法を示したもので、図２（ａ）におけるＣ−Ｃにあたる断面図を製造工程順に示している。
【００２０】
図３（ａ）は素子１０２が作製された時点での状態を示したものである。この時点ではチップ状に分離されておらず、素子１０２やメタルパターン１１２は半導体ウェハ１１１の上に形成されている。
【００２１】
図３（ｂ）は下層レジスト１１３を通常のフォトリソグラフィ工程で形成したものである。下層レジスト１１３の厚みは使用するレジストの種類やプロセス条件によって異なるが、１〜２ミクロン程度である。下層レジスト１１３上にめっき用下地電極１１３をスパッタで形成する（図３（ｃ））。下層レジスト１１３の側壁にもめっき用下地電極１１３は付着している。
【００２２】
更に図３（ｄ）に示すように、エアブリッジを形成する部分に開口部を残すように上層レジスト１１５をフォトリソグラフィ工程で形成する。その後に電解めっきを施すことにより、図３（ｅ）に示すように、上層レジスト１１５の開口部にのみ、めっきメタル１１６が成長する。
【００２３】
最後に下層レジスト１１３、上層レジスト１１５を溶解すると図３（ｆ）に示すようにエアブリッジ１１０が形成できる。
【００２４】
なお、これら一連の工程の後に、半導体ウェハ１１１をダイシングして、チップ化を行い、半導体素子を得ることができる。
【００２５】
上述の製造工程はあくまで一例であり、図１に示すような構造を形成できればどのような製法を採用しても良い。
【００２６】
以上のような構成をとった場合、素子１０２はエアブリッジ１１０で表面を保護されているため、例えばコレットで半導体チップを真空チャックしようとした場合でも、コレットが直接半導体素子１０２に接触することが無いため、チップサイズに合わせた専用サイズのコレットを使用しなくても良く、取り扱いが容易である。
（第２の実施形態）
たとえば第１の実施形態で説明したような半導体素子を実装基板にフリップチップ実装した半導体装置の実施形態を説明する。図４は本発明にかかる実施形態を示す半導体装置の断面図である。
【００２７】
たとえばバンプ１１８は金（Ａｕ）製のスタッドバンプとし、半導体素子上のボンディングパッドと実装基板１１７上の配線パターン１２１とを電気的に接続している。半導体素子１０１表面と実装基板１１７の表面間の距離は２０〜３０ミクロン程度である。
【００２８】
半導体素子１０１を実装基板１１７にフリップチップ実装した後に、封止樹脂１１９をギャップ側面から流し込むが、エアブリッジ１１０の高さが１〜２ミクロンと低いので、封止樹脂１１９はエアブリッジ下部には侵入せずに空隙１２０が形成できる。
【００２９】
以上のような構成をとることにより、素子１０２上に封止樹脂が被さらないため、素子１０２の特性を損なうことがない。
【００３０】
また、実装基板へのフリップチップ実装と樹脂封止を行う際に、封止樹脂として、実装基板上に予め貼付しておく方式の封止フィルムを使用することも可能である。
（第３の実施形態）
たとえば第１の実施形態で説明したような半導体素子と実装基板上の配線との接続をボンディングワイヤで行った半導体装置の実施形態を説明する。図５は本発明にかかる実施形態を示す半導体装置の断面図である。
【００３１】
素子保護用のエアブリッジ１１０を持つ半導体素子１０１は、実装基板１１７に銀ペースト１０７を用いてダイマウントされ、ボンディングワイヤ１０５で基板上配線１２１に電気的に接続されている。更に、封止樹脂１１９を用いて封止される。
【００３２】
封止樹脂１１９は、ボンディング工程終了後にポッティングして形成することになるが、エアブリッジ１１０の高さが１〜２ミクロンと低いので、封止樹脂１１９はエアブリッジ下部には侵入せずに空隙１２０が形成できる。
【００３３】
以上のような構成をとることにより、半導体素子上に封止樹脂が被さらないため、半導体素子の特性を損なうことがない。
（第４の実施形態）
第１の実施形態ではエアブリッジは半導体基板上の配線パターンとは電気的に独立していたが、接地電位にすることも可能である。図６は本発明の一実施形態を示す半導体素子の上面図である。
【００３４】
図１と同様に半導体基板１０１の表面上には素子（図６ではエアブリッジ１０１０の下に位置する）が形成されており、この素子を覆うようにエアブリッジ１１０が形成されている（第１領域）。また、エアブリッジ１１０の外側（第２領域）には、ボンディングパッド１０３が設けられている。
【００３５】
配線パターンは、入力信号用配線パターン１２２，出力信号用配線パターン１２３と接地用配線パターン１２１とからなる。
【００３６】
この実施形態では、エアブリッジ１１０と接地用配線パターン１２１とが電気的に導通している。このようにエアブリッジ１０１自体も接地電極となることにより、接地電位が安定するため、素子１０２の高周波特性も安定する。
（第５の実施形態）
図６に示したエアブリッジの形状を変えた例を説明する。図７（ａ）は本発明の一実施形態を示す半導体素子の上面図、図７（ｂ）は図７（ａ）におけるＡ−Ａ断面図である。
【００３７】
この実施形態ではエアブリッジ１１０に切り込み１１７を設けている。この切り込みは、断面図である図７（ｂ）からわかるように、側面の一部は開放しているため、第２図で説明したような製造工程を採用した場合のエアブリッジ形成の最終工程において、エアブリッジ下部に形成されている下層レジストを除去する際、溶剤がエアブリッジ下部に浸入しやすくなる。従って工程時間を短くでき、また確実に下層レジストを除去できるようになる。
（第６の実施形態）
同じく図６に示したエアブリッジの形状を変えた例を説明する。図８（ａ）は本発明の一実施形態を示す半導体素子の上面図、図８（ｂ）は図８（ａ）におけるＡ−Ａ断面図である。
【００３８】
この例では図７に示した例と同様にエアブリッジ１１０には切り込み１１７が設けられている。ただし、この切り込みは、断面図である図８（ｂ）からわかるように、側面は全て閉じている。そのため、エアブリッジ形成の際の下層レジスト除去は難しくなるものの、エアブリッジの機械的な強度は上がるため、半導体素子取り扱いがより容易になる。
【００３９】
以上、本発明の実施の形態を説明したが、本発明は上述の実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲で種々の変形ができる。
【００４０】
例えば、以上の実施例では素子としてＨＥＭＴ（高移動度トランジスタ）を使用したが、ＳＡＷフィルタやＦＢＡＲフィルタなどへの応用も可能である。
【００４１】
素子としての一例として圧電振動子の断面構造を図９に示す。半導体基板１上に、チタン酸バリウムなどの強誘電体層２が下部電極３及び上部電極４で挟まれた構成の圧電振動子５が形成されている。この圧電振動子はＦＢＡＲを構成することになる。なお、圧電振動子５の下部には、圧電振動子５の共振周波数の音響反射部となる空洞部６を設けることもできる。
【００４２】
また、以上の実施例では、半導体素子上に形成されている素子は一つのみとしたが、複数個あってもかまわない。
【００４３】
【発明の効果】
本発明によれば、素子特性の劣化を招くことなく半導体素子実装時の占有面積を小さくする半導体素子及び半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態を説明する半導体素子の上面図。
【図２】本発明の実施形態を説明する半導体素子の断面図。
【図３】本発明の実施形態を説明する半導体素子の断面図。
【図４】本発明の実施形態を説明する半導体装置の断面図。
【図５】本発明の実施形態を説明する半導体装置の断面図。
【図６】本発明の実施形態を説明する半導体素子の上面図。
【図７】本発明の実施形態を説明する半導体素子の上面及び断面図。
【図８】本発明の実施形態を説明する半導体素子の上面及び断面図。
【図９】本発明の実施形態を説明する素子の断面図。
【符号の説明】
半導体基板・・・１０１
素子・・・１０２
ボンディングパッド・・・１０３
配線パターン・・・１０４
エアブリッジ・・・１１０
実装基板・・・１１７
封止樹脂・・・１１９
空隙・・・１２０
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004111767.tif 000008
【図７】
2004111767.tif 000009
【図８】
2004111767.tif 000010
【図９】
2004111767.tif 000011