(57)【要約】【課題】従属接続して使用する用途においても、クロック信号とデータとの間に位相差を生じることがなく、クロック信号の高速化に対応可能な半導体装置を提供すること。【解決手段】入力回路ＩＢは、外部入力端子ＴＩＡを介して外部からクロック信号を入力する。ラッチ回路ＬＯは、入力回路ＩＢを介して入力されたクロック信号に基づき、信号処理回路ＣＩＲが生成した内部信号をラッチする。この内部信号は出力回路ＯＢ３を介しデータとして外部出力端子ＴＯＣに送出される。一方、入力回路ＩＢを介して入力されたクロック信号は出力回路ＯＢ１を介して出力端子ＴＯＡに送出される。ここで、出力回路ＯＢ１は出力回路ＯＢ３と等価な電気的特性を有しており、従って出力端子ＴＯＡから出力されるクロック信号と、出力端子ＴＯＣから出力されるデータとの位相差はほとんど生じない。【選択図】　　　図１
2004022750.tif 000002
【特許請求の範囲】
【請求項１】
外部のクロック信号に同期して内部信号を外部に出力するように構成された半導体装置において、
外部入力端子を介して外部から前記クロック信号を入力する入力回路と、
前記入力回路を介して入力されたクロック信号に基づき前記内部信号をラッチするラッチ回路と、
前記ラッチ回路にラッチされた内部信号を第１の外部出力端子に送出する第１の出力回路と、
前記第１の出力回路と等価な電気的特性を有し、前記入力回路を介して入力されたクロック信号を第２の出力端子に送出する第２の出力回路と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記入力回路を介して入力されたクロック信号を分周する分周回路と、
前記の第１の出力回路と等価な電気的特性を有し、前記分周回路により分周されたクロック信号を第３の出力端子に送出する第３の出力回路と、
をさらに備えたことを特徴とする請求項１に記載された半導体装置。
【請求項３】
前記分周回路は、該分周回路により分周して得られるクロック信号に相当するクロック信号をリセット信号として外部から入力することを特徴とする請求項２に記載された半導体装置。
【請求項４】
前記電気的特性は、電流駆動能力であることを特徴とする請求項１ないし３の何れかに記載された半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部のクロック信号に同期して動作するように構成された半導体装置に関し、特に従属接続された他の半導体装置との同期動作を安定化させるための技術に関する。
【０００２】
【従来の技術】
従来、音信号をサンプリングにより生成する電子楽器などの装置は、図４に示すように、クロックマスター１０の後段側に複数のＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）を従属接続して構成される。同図において、クロックマスター１０は、例えばＳＰＤＩＦレシーバであり、光デジタル入出力端子（ＳＰＤＩＦ）を介して光信号を受信し、サンプリングの基本周波数ｆｓを有するクロック信号ＣＬＫ１と、その６４倍の周波数６４ｆｓを有するクロック信号ＣＬＫ２と、音データであるデータＤＡＴＡ１を出力するものである。
【０００３】
また、クロックマスター１０の後段に従属接続されたＤＳＰ２０，３０は、データＤＡＴＡ１に対して各種の処理を施して所望の音データに加工するものである。これらＤＳＰ２０，３０は、クロック信号ＣＬＫ１，ＣＬＫ２に同期してデータの入出力を行うようになっている。ＤＳＰ３０の後段には必要に応じてさらにＤＳＰが接続され、最終段にはＤ／Ａ変換機能を有するＤＳＰが接続される。この最終段のＤＳＰから出力されたアナログ信号は増幅されて図示しないスピーカに供給される。
【０００４】
【発明が解決しようとする課題】
ところで、図４に示す従来技術によれば、クロックマスター１０の後段に従属接続された複数のＤＳＰ２０，３０は、クロックマスター１０が出力するクロック信号ＣＬＫ１，ＣＬＫ２を共通に入力すると共に、従属関係にある前段側のデバイスから音データＤＡＴＡ１，ＤＡＴＡ２を入力して同期動作する構成となっている。このため、クロック信号ＣＬＫ１，ＣＬＫ２の周波数が高まると、クロック信号とデータとの間の位相差が顕在化し、後段側のＤＳＰが前段側からデータを正しく受信できなくなるという問題がある。
【０００５】
具体的に説明する。図４において、ＤＳＰ２０におけるデータの遅延分がクロック信号ＣＬＫ１，ＣＬＫ２の周期に対して十分無視できるものとすれば、図５（ａ）に示すように、ＤＳＰ３０に入力されるクロック信号ＣＬＫ１，２とデータＤＡＴＡ２との間の位相差はほとんど顕在化しない。しかし、クロック信号ＣＬＫ１，ＣＬＫ２の周波数が１００ｋＨｚを越える程までに高くなると、図５（ｂ）に示すように、クロック信号ＣＬＫ１，ＣＬＫ２の周期に対してデータＤＡＴＡ２の遅延分Ｔｄが相対的に大きくなり、この遅延分Ｔｄが位相差として顕在化するようになる。このため、後段側のＤＳＰでは、データが確定してから、このデータを取り込むクロック信号の立ち下がりエッジまでの余裕がなくなる。従って、データを正しく受信できなくなる事態が発生し得ることとなり、高速動作に対応できなくなる。
【０００６】
この発明は、上記事情に鑑みてなされたもので、従属接続して使用する用途において、クロック信号とデータとの間に位相差を生じることがなく、クロック信号の高速化に対応可能な半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
すなわち、請求項１に記載された発明は、外部のクロック信号に同期して内部信号を外部に出力するように構成された半導体装置において、外部入力端子を介して外部から前記クロック信号を入力する入力回路と、前記入力回路を介して入力されたクロック信号に基づき前記内部信号をラッチするラッチ回路と、前記ラッチ回路にラッチされた内部信号を第１の外部出力端子に送出する第１の出力回路と、前記第１の出力回路と等価な電気的特性を有し、前記入力回路を介して入力されたクロック信号を第２の出力端子に送出する第２の出力回路と、を備えたことを特徴とする。
【０００８】
この構成によれば、外部から入力回路を介して入力されたクロック信号は、第２の出力回路を介して外部に出力され、このクロック信号に基づきラッチ回路にラッチされた内部信号は第１の出力回路を介して外部に出力される。このとき、第１の出力回路と第２の出力回路の電気的特性は等価であるから、クロック信号が外部に出力さるタイミングと内部信号がデータとして外部に出力されるタイミングが等しくなる。従って、これらの信号は位相差を生じることなく外部に出力される。
【０００９】
請求項２に記載された発明は、請求項１に記載された半導体装置において、前記入力回路を介して入力されたクロック信号を分周する分周回路と、前記の第１の出力回路と等価な電気的特性を有し、前記分周回路により分周されたクロック信号を第３の出力端子に送出する第３の出力回路と、をさらに備えたことを特徴とする。
請求項３に記載された発明は、請求項２に記載された半導体装置において、前記分周回路が、該分周回路により分周して得られるクロック信号に相当するクロック信号をリセット信号として外部から入力することを特徴とする。
請求項４に記載された発明は、請求項１ないし３の何れかに記載された半導体装置において、前記電気的特性が電流駆動能力であることを特徴とする。
【００１０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１に、この発明の実施の形態に係る半導体装置の構成を示す。この半導体装置は、外部から供給されるクロック信号ＣＬＫ０１，ＣＬＫ０３に同期してデータＤＩＮを外部から取り込んで処理し、その処理結果である内部信号をデータＤＯＵＴとして外部に出力するように構成されたものであって、このデータＤＯＵＴの位相に合わせて、クロック信号ＣＬＫ０１，ＣＬＫ０３に相当するクロック信号ＣＬＫ０２，ＣＬＫ０４を出力するように構成される。
【００１１】
即ち、同図において、外部入力端子ＴＩＡ，ＴＩＢ，ＴＩＣには、基本周波数ｆｓの６４倍の周波数６４ｆｓを有するクロック信号ＣＬＫ０１と、基本周波数ｆｓを有するクロック信号ＣＬＫ０３と、シリアル形式のデータＤＩＮとが外部からそれぞれ供給される。入力バッファ回路ＩＢの入力部は外部入力端子ＴＩＡに接続され、外部からクロック信号ＣＬＫ０１が入力バッファ回路ＩＢに入力される。ラッチ回路ＬＩのデータ入力部は外部入力端子ＴＩＣに接続され、そのクロック入力部は上述の入力バッファ回路ＩＢの出力部に接続される。ラッチ回路ＬＩにラッチされたデータは信号処理回路ＣＩＲに供給される。
【００１２】
信号処理回路ＣＩＲは、ラッチ回路ＬＩから供給されたシリアル形式のデータをパラレル変換した後、所定の処理を施し、再度シリアル化して出力するもので、入力バッファ回路ＩＢを介して外部から取り込まれたクロック信号ＣＬＫ０１と、外部入力端子ＴＩＢを介して外部から与えられたクロック信号ＣＬＫ０３とに同期して動作する。ラッチ回路ＬＯのデータ入力部、クロック入力部、データ出力部のそれぞれは、信号処理回路ＣＩＲの出力部、入力バッファ回路ＩＢの出力部、出力バッファ回路ＯＢ３の入力部に接続され、出力バッファ回路ＯＢ３の出力部は外部出力端子ＴＯＣに接続される。
【００１３】
また、入力バッファ回路ＩＢの出力部には、出力バッファ回路ＯＢ１の入力部が接続され、この出力バッファ回路ＯＢ１の出力部は外部出力端子ＴＯＡに接続される。さらに、入力バッファ回路ＩＢの出力部には、分周器ＤＥＶのクロック入力部が接続される。この分周器ＤＥＶのリセット入力部（ＲＥＳＥＴ）には外部入力端子ＴＩＢが接続され、そのデータ出力部には出力バッファ回路ＯＢ２の入力部が接続される。出力バッファ回路ＯＢ２の出力部は外部出力端子ＴＯＢに接続される。
【００１４】
ここで、出力バッファ回路ＯＢ１，ＯＢ２は、出力バッファ回路ＯＢ３と電気的特性が等価となるように構成されている。具体的には、各外部出力端子に接続された負荷を駆動するための電流駆動能力が略等しく設定される。ただし、出力バッファ回路の入力部に与えられた信号が外部出力端子に現れるまでの遅延時間が略等しくなる限度において、出力バッファ回路の電気的特性をどのように定義してもよい。従って、単に外部の負荷を駆動するための電流駆動能力のみならず、出力バッファ回路内部の信号遅延成分を含めて電気的特性を定義してもよい。
【００１５】
図２に、上述の図１に示す半導体装置の適用例を示す。
同図に示す例は、クロックマスター１０の後段側に、図１に示す半導体装置と同様に構成されたＤＳＰ２およびＤＳＰ３をこの順に従属接続したものである。この例では、２個のＤＳＰを従属接続しているが、必要に応じた個数のＤＳＰが従属接続される。ただし、各ＤＳＰの信号処理回路ＣＩＲについては処理の内容に応じた機能を実現するように構成される。
【００１６】
なお、図１に示す外部入力端子ＴＩＡ，ＴＩＢ，ＴＩＣは、図２に示す外部入力端子ＴＩ２Ａ，ＴＩ２Ｂ，ＴＩ２Ｃ及び外部入力端子ＴＩ３Ａ，ＴＩ３Ｂ，ＴＩ３Ｃに対応し、図１に示す外部出力端子ＴＯＡ，ＴＯＢ，ＴＯＣは、図２に示す外部出力端子ＴＯ２Ａ，ＴＯ２Ｂ，ＴＯ２Ｃ及び外部入力端子ＴＯ３Ａ，ＴＯ３Ｂ，ＴＯ３Ｃに対応している。また、図２に示すクロックマスター１０は、図４に示すものと同一である。また、図２において、ＤＳＰ２に着目すると、クロック信号ＣＬＫ１１，ＣＬＫ１２，ＣＬＫ２１，ＣＬＫ２２が図１に示すクロック信号ＣＬＫ０１，ＣＬＫ０２，ＣＬＫ０３，ＣＬＫ０４に対応し、データＤＡＴＡ１，ＤＡＴＡ２が図１に示すデータＤＩＮ，ＤＯＵＴに対応する。同様に、ＤＳＰ３に着目すると、クロック信号ＣＬＫ１２，ＣＬＫ１３，ＣＬＫ２２，ＣＬＫ２３が図１に示すクロック信号ＣＬＫ０１，ＣＬＫ０２，ＣＬＫ０３，ＣＬＫ０４に対応し、データＤＡＴＡ２，ＤＡＴＡ３が図１に示すデータＤＩＮ，ＤＯＵＴに対応する。
【００１７】
以下、この実施の形態の動作を説明する。
まず、図１を参照して、基本的な動作を説明する。
入力バッファ回路ＩＢは、外部入力端子ＴＩＡを介して基本周波数６４ｆｓのクロック信号ＣＬＫ０１を外部から入力し、この半導体装置内部に適合した信号レベルを有するクロック信号に変換して出力する。ラッチ回路ＬＩは、外部入力端子ＴＩＣを介して外部からシリアル形式のデータＤＩＮを入力し、クロック信号ＣＬＫ０１の立ち下がりのエッジでデータＤＩＮをラッチする。
【００１８】
信号処理回路ＣＩＲは、ラッチ回路ＬＩにラッチされたデータＤＩＮを入力し、このデータＤＩＮをパラレル化した後に所定の処理を施し、再度、シリアル化した後にラッチ回路ＬＯに出力する。ラッチ回路ＬＯは、信号処理回路ＣＩＲから出力された内部信号であるデータを、入力バッファ回路ＩＢを介して入力されたクロック信号ＣＬＫ０１の立ち上がりエッジに基づいてラッチし、これを出力バッファ回路ＯＢ３に出力する。出力バッファＯＢ３は、ラッチ回路ＬＯにラッチされたデータに応じて外部出力端子ＴＯＣに接続された外部負荷を駆動し、このデータを外部出力端子ＴＯＣに送出する。
【００１９】
ここで、デジタル回路部の最終段、すなわちラッチ回路ＬＯでクロック信号に基づきデータをラッチするということは、クロック信号とデータの位相を合わせることを意図している。しかしながら、従来のシステムでは、データは遅延量に大きく関与する出力バッファ回路を介して他のＤＳＰ等のシステムに供給されていたのに対し、クロック信号についてはクロックマスタ１０から直接的に後段のＤＳＰ等のシステムに供給されていたため、両者の間に位相ずれが発生し、必ずしもクロック信号とデータの位相が合っていなかった。
【００２０】
それに対して、本発明では、クロック信号についてもデータ経路の出力バッファ回路ＯＢ３と同特性の出力バッファ回路ＯＢ１を介して後段のシステムに供給するように構成しているので、出力端子ＴＯＡにクロック信号ＣＬＫ０２が出力されるタイミングと、外部出力端子ＴＯＣにデータＤＯＵＴが出力されるタイミングとがほぼ等しくなる。即ち、クロック信号ＣＬＫ０２およびデータＤＯＵＴは互いに位相差がない状態で出力される。
【００２１】
また、分周器ＤＥＶのリセット入力部には、この分周回路ＤＥＶにより分周して得られるクロック信号（ＣＬＫ０４）に対応するクロック信号ＣＬＫ０３が外部から入力される。分周器ＤＥＶは、クロック信号ＣＬＫ０３をリセット信号として、入力バッファ回路ＩＢを介して入力された周波数６４ｆｓのクロック信号ＣＬＫ０１を６４分周し、基本周波数ｆｓを有するクロック信号ＣＬＫ０４を生成する。換言すれば、分周器ＤＥＶは、クロック信号ＣＬＫ０３をトリガーとしてクロック信号ＣＬＫ０１をカウントするカウンタとして機能することにより、基本周波数ｆｓのクロック信号を生成する。分周器ＤＥＶにより得られたクロック信号ＣＬＫ０４は、出力バッファ回路ＯＢ２を介して外部出力端子ＴＯＢに送出される。
【００２２】
このように、リセット信号としてクロック信号ＣＬＫ０３を分周器ＤＥＶに入力することにより、クロック信号ＣＬＫ０４の位相をクロックＣＬＫ０３に合わせることができる。これにより、クロック信号ＣＬＫ０４は、位相がクロックＣＬＫ０３により決定され、周波数がクロック信号ＣＬＫ０１により決定されたものとなる。従って、単にクロック信号ＣＬＫ０１を分周してクロック信号ＣＬＫ０４を生成する場合に比較して、クロック信号ＣＬＫ０１との関係において、クロック信号ＣＬＫ０３の信号波形を正確に再現することが可能となる。
【００２３】
ここで、出力バッファ回路ＯＢ２は出力バッファ回路ＯＢ３と電気的特性が等価であるから、クロック信号ＣＬＫの伝達経路の遅延量と、データＤＯＵＴの伝達経路の遅延量とがほぼ等しくなり、従って外部出力端子ＴＯＢにクロック信号ＣＬＫ０４が出力されるタイミングと、外部出力端子ＴＯＣにデータが出力されるタイミングとがほぼ等しくなる。
【００２４】
以上のように、外部出力端子ＴＯＣにデータＤＯＵＴが出力されるタイミングと、外部出力端子ＴＯＡ，ＴＯＢにクロック信号ＣＬＫ０２，ＣＬＫ０４が出力されるタイミングとがほぼ等しくなる。従って、データＤＯＵＴとクロック信号ＣＬＫ０２，ＣＬＫ０４を入力する後段側のデバイスにとっては、各クロック信号に対してデータの位相差がなくなり、クロック信号に対するデータのセットアップタイムに余裕が得られ、動作が安定することとなる。
【００２５】
次に、図３に示すタイミングチャートを参照して、図２に示す適用例の動作を説明する。なお、説明の便宜上、基本周波数ｆｓのクロック信号ＣＬＫ２１，ＣＬＫ２２，ＣＬＫ２３を省略する。
クロックマスター１０は、クロック信号ＣＬＫ１１およびデータＤＡＴＡ１を同じ位相で出力する。ＤＳＰ２は、クロックマスター１０からクロック信号ＣＬＫ１１およびデータＤＡＴＡ１を入力する。そして、クロック信号ＣＬＫ１１に基づきデータＤＡＴＡ１を取り込んで所定の処理を行い、データＤＡＴＡ２を出力する。また、ＤＳＰ２は、クロック信号ＣＬＫ１１をクロック信号ＣＬＫ１２として、データＤＡＴＡ２と同じ位相で出力する。
【００２６】
続いて、ＤＳＰ３は、ＤＳＰ２からクロック信号ＣＬＫ１２およびデータＤＡＴＡ２を入力する。そして、クロック信号ＣＬＫ１２に基づきデータＤＡＴＡ２を取り込んで所定の処理を行い、データＤＡＴＡ３を出力する。このとき、前段側のＤＳＰ２から出力されたクロック信号ＣＬＫ１２とデータＤＡＴＡ１との間には位相差がなく、クロックマスター１０が出力するクロック信号ＣＬＫ１１とデータＤＡＴＡ１との間の位相関係と同じ位相関係が維持されている。従って、クロック信号ＣＬＫ１２およびデータＤＡＴＡ２があたかもクロックマスター１０からＤＳＰ３に出力されたかのように各信号のタイミング関係が維持され、ＤＳＰ３に対してＤＳＰ２におけるデータの遅延が顕在化しない。
【００２７】
また、ＤＳＰ３は、データＤＡＴＡ３と同じ位相で、クロック信号ＣＬＫ１２をクロック信号ＣＬＫ１３として出力する。以下同様にして、後段側の各ＤＳＰは、位相差のないクロック信号とデータとを出力する。
従って、この実施の形態によれば、動作の規準となるクロック信号に対して各ＤＳＰにおけるデータの遅延分が顕在化しなくなり、各ＤＳＰに入力されるクロック信号とデータ信号との間の位相差がなくなる。よって、従属接続されるＤＳＰの段数が増えても、後段側のＤＳＰに入力されるクロック信号とデータの位相関係が一定に維持され、各ＤＳＰにおけるデータの受信動作が安定化する。
【００２８】
以上、本発明の一実施形態を説明したが、本発明は、上述の実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があってもよい。例えば、上述の実施の形態では、出力バッファ回路ＯＢ１，ＯＢ２の電気的特性を出力バッファ回路ＯＢ３と等価としたが、クロック信号とデータとの間の一定のタイミング関係を満足する限度において、電気的特性に一定の差を設けてもよい。従って、本発明は、換言すれば、出力バッファ回路ＯＢ３の出力に対して、出力バッファ回路ＯＢ１，ＯＢ２の出力のタイミングが一定のタイミング関係を満足するように、出力バッファ回路ＯＢ１，ＯＢ２の電気的特性を設定したものと言える。
【００２９】
また、上述の実施の形態では、リセット信号としてクロック信号ＣＬＫ０３を分周器ＤＥＶに入力するものとしたが、単にクロック信号ＣＬＫ０１を分周してクロック信号ＣＬＫ０４を生成するものとしてもよい。
さらに、上述の実施の形態では、分周器ＤＥＶにより周波数６４ｆｓのクロック信号ＣＬＫ０１を６４分周して基本周波数ｆｓのクロック信号ＣＬＫ０４を生成する構成としたが、図１において、分周器ＤＥＶを省き、出力バッファ回路ＯＢ２の入力部に外部入力端子ＴＩＢを直接的に接続し、出力バッファ回路ＯＢ２のみを介してクロック信号ＣＬＫ０３をそのままクロック信号ＣＬＫ０４として出力するように構成してもよい。
【００３０】
【発明の効果】
以上説明したように、本発明によれば、クロック信号に基づきラッチされた内部信号を第１の外部出力端子に送出する第１の出力回路と、この第１の出力回路と等価な電気的特性を有する第２の出力回路を備え、第２の出力回路により前記クロック信号を第２の出力端子に送出するようにしたので、従属接続して使用する用途においても、クロック信号とデータとの間に位相差を生じることがなく、クロック信号の高速化に対応可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る半導体装置の構成を示すブロック図である。
【図２】この発明の実施の形態に係る半導体装置の適用例を説明するための図である。
【図３】この発明の実施の形態に係る半導体装置の動作を説明するためのタイミングチャートである。
【図４】従来技術に係る半導体装置の適用例を示す図である。
【図５】従来技術に係る半導体装置の動作を説明するためのタイミングチャートである。
【符号の説明】
ＩＢ；入力バッファ回路、ＬＩ，ＬＯ；ラッチ回路、ＣＩＲ；信号処理回路、ＤＥＶ；分周器、ＯＢ１，ＯＢ２，ＯＢ３；出力バッファ回路、ＴＩＡ，ＴＩＢ，ＴＩＣ；外部入力端子、ＴＯＡ，ＴＯＢ，ＴＯＣ；外部出力端子。
【図１】
2004022750.tif 000003
【図２】
2004022750.tif 000004
【図３】
2004022750.tif 000005
【図４】
2004022750.tif 000006
【図５】
2004022750.tif 000007