(57)【要約】【課題】デュアル半導体装置において、整流動作時における空乏層の広がりを抑制してリーク電流の増加を防止し、以って両ベース領域間の間隔をより小さく設定可能として、全体の導通抵抗の低減化を図る。【解決手段】１チップの第１主表面ＭＳ１の内で、第１ベース領域１１２の第１端部Ｅ１と第２ベース領域１１３の第２端部Ｅ２とで挟まれた分離領域ＩＭＳ１直下に位置するＮ型領域１２１の不純物濃度は、同領域１２１直下のＮ型層１１１のそれよりも高く設定されている。Ｎ型領域１２１の深さｄは、底面ＢＳ１，ＢＳ２の深さ以内である。【選択図】        図２
2004221162.tif 000002
【特許請求の範囲】
【請求項１】
互いに逆直列に接続されており、且つ共にゲート絶縁構造を有すると共に、第１導電型のチャネルを有する第１及び第２縦型パワー半導体素子が、１チップ内に形成された前記第１導電型の半導体層の主表面上下に互いに分離されて形成されているデュアル半導体装置であって、
前記半導体層の前記主表面内の分離領域とは、前記半導体層の前記主表面下に形成された第２導電型の前記第１縦型パワー半導体素子用第１ベース領域が有する第１端部と、前記半導体層の前記主表面下に形成された前記第２導電型の前記第２縦型パワー半導体素子用第２ベース領域が有する、前記第１端部と所定の間隔を隔てて対向する第２端部とで挟まれた領域であり、
前記分離領域の直下に位置する前記半導体層の第１部分における第１不純物濃度は、前記第１部分の直下に位置する前記半導体層の第２部分における第２不純物濃度よりも大きく、
しかも、前記分離領域の直上には如何なる電極層も配設されてはいないことを特徴とする、
デュアル半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、デュアル半導体装置におけるＯＮ電圧の低減化技術に関する。ここで、「デュアル半導体装置」とは、互いに逆向きに直列に接続されており且つ共にゲート絶縁構造を有すると共に、第１導電型のチャネルを有する第１及び第２縦型パワー半導体素子が、第１導電型の半導体基板上に形成された第１導電型の半導体層の主表面上及び主表面下に渡って、互いに分離された状態で形成されて成る１チップである。しかも、ここで言う「第１導電型のチャネル」とは、ｎチャネルあるいはｐチャネルに相当する。尚、以下の記載では、その便宜上、縦型パワー半導体素子の一例としてパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を用いる場合を、デュアルＭＯＳＦＥＴチップと称す。
【０００２】
【従来の技術】
携帯機器の発達に伴い、ＶＴＲ等の電子機器及び携帯電話等の通信機器における電源として、二次電池が広く使われる様になってきている。特に、リチウムイオン二次電池は、そのエネルギー密度において優れた特性を有しており、近年その使用量が著しく増加している。この様なリチウムイオン二次電池においては、適正な範囲を越えて過放電又は過充電を行うと電池の寿命を縮めたりあるいは電池を損傷させることがあるため、電池に保護回路を内蔵させることが一般的である。
【０００３】
この様な保護回路においては、互いに逆直列に接続された２個のパワーＭＯＳＦＥＴが使用されている（特許文献１の第２図を参照）。斯かる保護回路に好適な２個のパワーＭＯＳＦＥＴを１チップに搭載した装置としては、特許文献２のＦｉｇｓ．１２−１４において提案されているデュアルＭＯＳＦＥＴチップが挙げられる。同文献では、１チップ中に、２個のトレンチ型ＰチャネルＭＯＳＦＥＴが、それらのドレインを共通にして形成されており、しかも、それらの外部端子の全てが一主表面側に設けられる構造が採用されていることにより、装置の小型化及び回路基板への取付けの容易化が図られている。
【０００４】
【特許文献１】
特許第２８７２３６５号公報（第３頁、第２図）
【特許文献２】
米国特許出願公開第２００１／００４５６３５号明細書（図１２−図１４及び図１９）
【特許文献３】
特開平６−５８６７号公報（第３頁、図１）
【０００５】
【発明が解決しようとする課題】
一般にＭＯＳＦＥＴは単方向制御特性しか有しないが、上記のデュアルＭＯＳＦＥＴチップは、２個の同一導電型チャネルパワーＭＯＳＦＥＴが１チップ内に逆直列に接続された構造を持つため、双方向の制御特性を保有している。しかしながら、導電電流の経路に該当する、チャネルと同一導電型を有する半導体基板（主電流経路）及びその上の半導体層（副電流経路）の導電率が共に、金属のそれと比較すると、それ程に高くないので、導電電流の経路部分の抵抗値が大きくなり、デュアルＭＯＳＦＥＴチップ全体の導通抵抗値が低くならないと言う問題点を、構造上、デュアルＭＯＳＦＥＴチップは抱えている。
【０００６】
そのため、上記特許文献２においては、そのＦｉｇ．１９に示されている様に、第１トレンチ型ＭＯＳＦＥＴと第２トレンチ型ＭＯＳＦＥＴとの境界を蛇行させて境界長を大きく設定し、以って半導体基板部分の境界面積を増加させると言う構造が、上記問題点の解決手段として提案されている。
【０００７】
しかしながら、この様な解決策を採用する場合には、却って、次の様な問題点が惹起され得る。即ち、第１トレンチ型ＭＯＳＦＥＴと第２トレンチ型ＭＯＳＦＥＴとの境界には一定の間隔Ｌ（後述する図２参照）が必要なため、境界長を大きく設定すると、境界長×間隔Ｌで与えられる分だけチップの有効面積が減少してしまい、結果的に、十分な抵抗の低減化が得られない。
【０００８】
このため、間隔Ｌを出来る限り小さくする必要性があると言えるが、この点に関しては、次の新たな問題点が生じることが本願発明者により判明した。即ち、間隔Ｌを比較的小さな値に設定すると、デュアルＭＯＳＦＥＴチップに整流動作を行わせる場合に、リーク電流が増加してデバイス特性が損なわれるおそれがあると言う問題点がある。例えば、デュアルＭＯＳＦＥＴチップの第１ゲートバンプ電極Ｇ１（以下、参照符号に関しては後述する図１を参照）にＭＯＳＦＥＴの閾値以上のゲート電位を与え、第２ゲートバンプ電極Ｇ２には閾値未満のゲート電位を与える場合（第１ＭＯＳＦＥＴ１０１を導通状態とし、第２ＭＯＳＦＥＴ１０２を非導通状態とする場合）において、第１ソースバンプ電極Ｓ１に第２ソースバンプ電極Ｓ２よりも高い電位を印加した場合には、非導通状態の第２ＭＯＳＦＥＴ１０２側において、Ｎ−層とＰ型の第２ベース領域との間におけるＰＮ接合の周りに空乏層が発生するため、間隔Ｌが十分な値でないときには、この空乏層が対向するＰ型の第１ベース領域近傍に達するため、リーク電流が増加し、その結果下、デュアルＭＯＳＦＥＴチップの整流特性が損なわれる。
【０００９】
この発明は、デュアル半導体装置における以上の問題点に鑑み成されたものであり、上記間隔Ｌを出来る限り小さく設定して導通抵抗の低減化を図っても、整流特性時におけるリーク電流の増加を確実に防止し得る構造を提案することを、その目的としている。
【００１０】
【課題を解決するための手段】
この発明は、互いに逆直列に接続されており、且つ共にゲート絶縁構造を有すると共に、第１導電型のチャネルを有する第１及び第２縦型パワー半導体素子が、１チップ内に形成された前記第１導電型の半導体層の主表面上下に互いに分離されて形成されているデュアル半導体装置であって、前記半導体層の前記主表面内の分離領域とは、前記半導体層の前記主表面下に形成された第２導電型の前記第１縦型パワー半導体素子用第１ベース領域が有する第１端部と、前記半導体層の前記主表面下に形成された前記第２導電型の前記第２縦型パワー半導体素子用第２ベース領域が有する、前記第１端部と所定の間隔を隔てて対向する第２端部とで挟まれた領域であり、前記分離領域の直下に位置する前記半導体層の第１部分における第１不純物濃度は、前記第１部分の直下に位置する前記半導体層の第２部分における第２不純物濃度よりも大きく、しかも、前記分離領域の直上には如何なる電極層も配設されてはいないことを特徴とする。
【００１１】
【発明の実施の形態】
（実施の形態１）
図１は、Ｎ型のチャネルを有する２個のトレンチ型パワーＭＯＳＦＥＴを備えたデュアル半導体装置を第１主表面ＭＳ１側から眺めた際の同装置の平面図である。本実施の形態に係るデュアル半導体装置においては、互いに逆直列接続された（従って、ドレイン領域を共有する）２個のＮチャネルＭＯＳＦＥＴとして、第１ＭＯＳＦＥＴ１０１及び第２ＭＯＳＦＥＴ１０２が、第１主表面ＭＳ１の上部及び下部に渡って形成されている。そして、第１主表面ＭＳ１上には、本装置と外部回路（図示せず）とを接続するための第１ＭＯＳＦＥＴ１０１用第１ソースバンプ電極Ｓ１と、同じく本装置と外部回路とを接続するための第２ＭＯＳＦＥＴ１０２用第２ソースバンプ電極Ｓ２と、外部回路との接続用の第１及び第２ゲートバンプ電極Ｇ１，Ｇ２と、第１及び第２ゲート配線電極１０３，１０４とが、設けられている。
【００１２】
図２は、図１における切断線ＡＩ−ＡＩＩに関する、本デュアル半導体装置の一部分を概略的に拡大して示す縦断面図であり、第１及び第２ＭＯＳＦＥＴ１０１，１０２の境界部分の断面図に該当する。図２において、第１導電型（この例ではＮ型）の半導体基板１１０は、シリコンをその母材として有し、且つ、比較的高濃度のＮ型不純物（例えば砒素）を含む比較的高い導電率を有する１チップの下地層である。そして、半導体基板１１０の上面上には、Ｎ−層１１１が全面的に積層形成されている。このＮ−層１１１は、比較的濃度の低いＮ型不純物を含む第１導電型の半導体層であり、その表面は本装置の第１主表面ＭＳ１を構成する。例えば、Ｎ−層１１１は、エピタキシャル結晶成長により形成される。他方、半導体基板１１０の下面たる第２主表面ＭＳ２上には、如何なる電極も形成されてはいない。
【００１３】
又、Ｎ−層１１１中には、第２導電型（ここではＰ型）の不純物のイオン注入とその後のドライブイン拡散とにより選択的に形成された第１及び第２ベース領域（第１及び第２ウエル領域とも称される）１１２，１１３が、互いに分離した状態で、第１主表面ＭＳ１に露出して設けられている。ここで、第１ベース領域１１２とＮ−層１１１との界面（第１ＰＮ接合面）中、同領域１１２の底面ＢＳ１の一端から第１主表面ＭＳ１に向けて湾曲した接合面ＢＩＦ１と、第１主表面ＭＳ１との交差部分を、第１ベース領域１１２の第１端部Ｅ１と定義する。この定義に応じて、第２ベース領域１１３とＮ−層１１１との界面（第２ＰＮ接合面）中、同領域１１３の底面ＢＳ２の一端から第１主表面ＭＳ１に向けて湾曲した接合面ＢＩＦ２と、第１主表面ＭＳ１との交差部分を、第２ベース領域１１３の第２端部Ｅ２と、称することにする。従って、第２ベース領域１１３の第２端部Ｅ２は、後述する第１主表面ＭＳ１内の分離領域ＩＭＳ１を介して、所定の間隔Ｌを隔てて、第１ベース領域１１２の第１端部Ｅ１と対向し合っている。
【００１４】
更に、第１及び第２ベース領域１１２，１１３の中には、Ｎ型不純物のイオン注入とその後のドライブイン拡散とにより選択的に形成された第１及び第２ソース領域１１４，１１５が、それぞれ、第１主表面ＭＳ１に露出して複数設けられている。
【００１５】
更に、第１主表面ＭＳ１からは、第１ソース領域１１４及び第１ベース領域１１２を貫通してＮ−層１１１内部にまで達する複数の第１溝が形成されており、各第１溝の中には、第１ゲート絶縁膜１２２を介して、多結晶シリコンから成る第１ゲート電極層１１６が埋め込まれている。そして、第１ゲート電極層１１６に所定の電位を与えると、第１ベース領域１１２内の第１ゲート絶縁膜１２２との界面直下部分に反転チャネル層（Ｎ型チャネル）が形成される。同様に、第１主表面ＭＳ１からは、第２ソース領域１１５及び第２ベース領域１１３を貫通してＮ−層１１１内部にまで達する複数の第２溝が形成されており、各第２溝の中には、第２ゲート絶縁膜１２３を介して、多結晶シリコンから成る第２ゲート電極層１１７が埋め込まれている。そして、第２ゲート電極層１１７に所定の電位を与えると、第２ベース領域１１３内の第２ゲート絶縁膜１２３との界面直下部分に反転チャネル層（Ｎ型チャネル）が形成される。
【００１６】
各第１ゲート電極層１１６は、それ自身又は第１ゲート配線電極１０３を介して互いに電気的に接続されており、更にはゲートバンプ電極Ｇ１に電気的に接続されている。同様に、各第２ゲート電極層１１７は、それ自身又は第２ゲート配線電極１０４を介して互いに電気的に接続されており、更にはゲートバンプ電極Ｇ２に電気的に接続されている。但し、複数の第１ゲート電極層１１６と複数の第２ゲート電極層１１７とは、互いに電気的に接触してはいない。
【００１７】
更に、第１主表面ＭＳ１上には、第１ソース領域１１４及び第１ベース領域１１２に接触する様に、アルミニウム等の金属から成る第１ソース電極１１８が設けられている。同様に、第１主表面ＭＳ１上には、第２ソース領域１１５及び第２ベース領域１１３に接触する様に、アルミニウム等の金属から成る第２ソース電極１１９が、第１ソース電極１１８とは分離して設けられている。そして、第１及び第２ソース電極１１８，１１９は、それぞれ第１及び第２ソースバンプ電極Ｓ１，Ｓ２に接続されている。
【００１８】
以上の通り、第１ＭＯＳＦＥＴ１０１は、Ｎ＋半導体基板１１０、Ｎ−層１１１、第１ベース領域１１２、第１ソース領域１１４、第１ゲート電極層１１６及び第１ソース電極１１８より構成されている。他方、第２ＭＯＳＦＥＴ１０２は、Ｎ＋半導体基板１１０、Ｎ−層１１１、第２ベース領域１１３、第２ソース領域１１５、第２ゲート電極層１１７及び第２ソース電極１１９より構成されている。この様に、ドレイン層を成すＮ＋半導体基板１１０及びＮ−層１１１は、両ＭＯＳＦＥＴ１０１，１０２に共通する領域である。これに対して、第１ベース領域１１２と第２ベース領域１１３とは、所定の間隔Ｌで以って隔てられている。このため、この隔てられている領域では、Ｎ−層１１１の後述する第１部分Ｐ１が主表面ＭＳ１において露出している。そこで、Ｎ−層１１１の第１部分Ｐ１の露出表面は、シリコン酸化膜１２０で以って全面的に被覆されて、保護されている。
【００１９】
本実施の形態の核心部分は、第１ベース領域１１２の第１端部Ｅ１と第２ベース領域１１３の第２端部Ｅ２とで挟まれた第１主表面ＭＳ１内の分離領域ＩＭＳ１（その幅寸法は間隔Ｌに相当）直下のＮ−層１１１内に、第１主表面ＭＳ１より更にＮ型不純物を導入して形成されたＮ＋領域１２１（第１部分Ｐ１とも称す）が、設けられている点にある。即ち、分離領域ＩＭＳ１直下に位置する半導体層１１１の第１部分Ｐ１における第１不純物濃度は、第１部分Ｐ１直下に位置する半導体層１１１の第２部分Ｐ２における第２不純物濃度よりも大きな値に設定されている。しかも、分離領域ＩＭＳ１の直上には、如何なる電極層も配設されてはいない。尚、Ｎ＋領域１２１の深さｄの最大値は、両底面ＢＳ１，ＢＳ２の第１主表面ＭＳ１からの深さに相当する。
【００２０】
この様な高濃度のＮ＋領域１２１が半導体層１１１内に存在することにより、本装置の整流動作時において、次の様な作用・効果が得られる。即ち、（Ａ）第１ゲートバンプ電極Ｇ１に閾値以上のゲート電位を与え且つ第２ゲートバンプ電極Ｇ２に閾値未満のゲート電位を与える場合において（第１ＭＯＳＦＥＴ１０１：導通状態、第２ＭＯＳＦＥＴ１０２：非導通状態）、第１ＭＯＳＦＥＴ１０１の第１ソースバンプ電極Ｓ１に第２ソースバンプ電極Ｓ２よりも高い電位を与える場合であっても（ＶＳ１＞ＶＳ２）、非導通状態の第２ＭＯＳＦＥＴ１０２側における湾曲した第２接合面部分ＢＩＦ２の周りに発生する空乏層の伸びが、第２端部Ｅ２付近から分離領域ＩＭＳ１直下部分に至る領域において抑制される。そのため、当該空乏層が対向する第１接合面部分ＢＩＦ１近傍にまで到達することは無い。従って、整流動作時における既述したリーク電流の増加と言う問題点は、確実に防止される。逆に、（Ｂ）第２ゲートバンプ電極Ｇ２に閾値以上のゲート電位を与え且つ第１ゲートバンプ電極Ｇ１に閾値未満のゲート電位を与える場合（第１ＭＯＳＦＥＴ１０１：非導通状態、第２ＭＯＳＦＥＴ１０２：導通状態）であって、第２ＭＯＳＦＥＴ１０２の第２ソースバンプ電極Ｓ２に第１ソースバンプ電極Ｓ１よりも高い電位を与える場合（ＶＳ１＜ＶＳ２）においても、同様に、非導通状態の第１ＭＯＳＦＥＴ１０１側における湾曲した第１接合面部分ＢＩＦ１の周りに発生する空乏層の伸びが、第１端部Ｅ１付近から分離領域ＩＭＳ１直下部分に至る領域において十分に抑制され、当該空乏層が対向する第２接合面部分ＢＩＦ２近傍にまで到達することは無い。その結果、整流動作時におけるリーク電流の増加と言う問題点が、同様に解決される。このため、Ｎ＋領域１２１（Ｐ１）を有する本装置においては、間隔Ｌを出来る限り小さく設定して導通抵抗及びオン電圧の低減化を達成することが現実に可能となる。
【００２１】
以上の通り、半導体層１１１と表面保護膜１２０との界面下においては、当該界面に存在する表面電荷のために、空乏層が伸び易くなっているので、半導体層１１１と表面保護膜１２０との界面直下部分の不純物濃度を局所的に半導体層１１１内部のそれよりも高めることは、整流動作時におけるリーク電流の増加を防止しつつ導通抵抗の低減化を図ると言う観点から見て、極めて効果的な解決手段であると言える。
【００２２】
尚、ＮチャネルＭＯＳＦＥＴに代えて、２個のＰチャネルＭＯＳＦＥＴを備えるデュアル半導体装置に関しても、同様の構造（Ｐ−層１１１中のＰ＋領域１２１）を採用することにより、同様の作用・効果が得られることは勿論である。
【００２３】
ここで、図１及び図２の構造を有するデュアル半導体装置の動作について概観しておく。先ず、第１及び第２ゲートバンプ電極Ｇ１，Ｇ２のそれぞれに、閾値以上の所定のゲート電位が印加される場合を考える。このときには、両ＭＯＳＦＥＴ１０１，１０２は導通状態となる。ここで、第１ソースバンプ電極Ｓ１に印加される電位ＶＳ１が第２ソースバンプ電極Ｓ２に印加される電位ＶＳ２よりも高い場合には、電流は、第１ＭＯＳＦＥＴ１０１側を、第１ソースバンプ電極Ｓ１→第１ソース電極１１８→第１ソース領域１１４→第１ベース領域１１２内の反転チャネル→Ｎ−層１１１→半導体基板１１０の経路で流れ、その後は主として半導体基板１１０内を横方向に流れて第２ＭＯＳＦＥＴ１０２側へと流れ込み、そこからは、半導体基板１１０→Ｎ−層１１１→第２ベース領域１１３内の反転チャネル→第２ソース領域１１５→第２ソース電極１１９の経路で流れて、最後に第２ソースバンプ電極Ｓ２に到達する。逆の場合、即ち、第１ソースバンプ電極Ｓ１に印加される電位ＶＳ１が第２ソースバンプ電極Ｓ２に印加される電位ＶＳ２よりも低い場合には、電流は、前述とは逆の経路を辿って流れる。以上の通り、第１及び第２ゲートバンプ電極Ｇ１，Ｇ２のそれぞれに閾値以上の所定の電位を与えた場合には、本デュアル半導体装置は双方向の導通特性を呈する。
【００２４】
次に、第１ゲートバンプ電極Ｇ１には閾値以上の所定の電位を与え、第２ゲートバンプ電極Ｇ２に対しては閾値未満の所定の電位を与える場合を考える。この場合においては、第１ＭＯＳＦＥＴ１０１のみが導通状態となる。ここで、第１ソースバンプ電極Ｓ１に印加される電位ＶＳ１が第２ソースバンプ電極Ｓ２に印加される電位ＶＳ２よりも高い場合には、電流は、第１ＭＯＳＦＥＴ１０１側を、第１ソースバンプ電極Ｓ１→第１ソース電極１１８→第１ソース領域１１４→第１ベース領域１１２内の反転チャネル→Ｎ−層１１１→半導体基板１１０の経路で流れ、その後は主として半導体基板１１０内を横方向に流れて第２ＭＯＳＦＥＴ１０２側へと流れ込み、そこからは、半導体基板１１０→Ｎ−層１１１の経路で流れ、Ｎ−層１１１と第２ベース領域１１３とで構成される内蔵ダイオードの順方向ＰＮ接合を超えて、最後に第２ソースバンプ電極Ｓ２に到達する。逆の場合、即ち、第１ソースバンプ電極Ｓ１に印加される電位ＶＳ１が第２ソースバンプ電極Ｓ２に印加される電位ＶＳ２よりも低い場合には、第２ＭＯＳＦＥＴ１０２が阻止状態にあるため、電流は流れない。即ち、この場合には、本装置は、第１ソースバンプ電極Ｓ１→第２ソースバンプ電極Ｓ２方向に、整流特性を呈する。又、第２ゲートバンプ電極Ｇ２には閾値以上の所定の電位を与え、第１ゲートバンプ電極Ｇ１に対しては閾値未満の所定の電位を与える場合には、上述とは逆で、本装置は、第２ソースバンプ電極Ｓ２→第１ソースバンプ電極Ｓ１方向に整流特性を有する。
【００２５】
図１及び図２に例示された本装置は、例えば次の様にして製造される。先ず、比較的高濃度のＮ型不純物、例えば砒素を２×１０１９ａｔｏｍｓ／ｃｍ３程度含む比較的高い導電率を持つシリコン基板上に、エピタキシャル結晶成長により形成された比較的濃度の低い（２．２×１０１６ａｔｏｍｓ／ｃｍ３程度）Ｎ型不純物、例えばリンを含むＮ−層を有するウエハを準備する。
【００２６】
その上で、公知の方法を用いて、当該ウエハの第１主表面からＰ型不純物を、例えばホウ素を選択的に導入することにより、Ｎ−層中に第１ベース領域と第２ベース領域とを形成する。
【００２７】
次に、既存の方法に依拠して、当該ウエハの第１主表面から、Ｎ型不純物を第１ベース領域と第２ベース領域とに挟まれたＮ−層中に導入して、Ｎ＋領域を形成する。このＮ＋領域の不純物濃度に関しては、その値が高すぎると本半導体装置の電圧阻止能力が損なわれ、逆に低すぎると本実施の形態の効果が減少してしまう。そこで、本実施の形態では、Ｎ＋領域の不純物濃度値は、リン原子による４×１０１１ａｔｏｍｓ／ｃｍ２のイオン注入及びその後の１２１５℃、１５分間のアニールにより規定される値としているが、１×１０１１ａｔｏｍｓ／ｃｍ２から１×１０１２ａｔｏｍｓ／ｃｍ２までの範囲内のイオン注入とするのが望ましい。
【００２８】
更に、既知の方法により、当該ウエハの第１主表面からＮ型不純物、例えば砒素を選択的に導入し、第１ベース領域と第２ベース領域との中に、それぞれ第１ソース領域と第２ソース領域とを形成する。その後、公知の方法により、当該ウエハの第１主表面から選択的に異方性エッチングを行い、当該第１主表面から、第１ソース領域又は第２ソース領域及び第１ベース領域又は第２ベース領域を貫通してＮ−層内にまで達する複数の溝を形成し、各溝の内壁に熱酸化によりシリコン酸化膜を形成し、そのシリコン酸化膜上に上記溝を埋める様な形で多結晶シリコンを堆積させる。
【００２９】
最後に、公知の方法を用いて、当該ウエハの第１主表面上にアルミニウム等の金属層を蒸着し、その後に当該金属層の選択的エッチングを行うことで、第１及び第２ソース電極並びに第１及び第２ゲート配線電極を形成する。これにより、本装置が完成する。
【００３０】
（変形例１）
図３は、図２に相当する縦断面図である。本変形例は、図２に示したトレンチ型あるいはＶ字型の様な溝を有する縦型パワーＭＯＳＦＥＴに代えて、プレーナー型の縦型パワーＭＯＳＦＥＴ（ここでは一例としてＮチャネル型のＤＭＯＳＦＥＴ）を有するデュアル半導体装置に対して、実施の形態１における既述した特徴的構成を適用したものである。図３に示される通り、半導体層１１１中の高濃度領域（Ｎ＋領域）である第１部分１２１（Ｐ１）が分離領域ＩＭＳ１直下に設けられており、図３の構造においても図２の構造と同様の作用・効果が得られる。
【００３１】
（変形例２）
以上においては、外部端子を一主表面側に設けられたバンプとし、直接回路基板に本装置を取付け可能なデュアルＭＯＳＦＥＴチップについて記載しているが、通常のプラスチックモールドパッケージに封入されたデュアルＭＯＳＦＥＴチップについても本発明を適用出来ることは、言うまでも無い。
【００３２】
又、本発明に係るデュアル半導体装置が有する第１及び第２縦型パワー半導体素子としては、ＮチャネルあるいはＰチャネルのＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）又はその他のパワーデバイスであっても良い。その様な変形例においても、同様な作用・効果が得られることは当然である。
【００３３】
（付記）
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
【００３４】
【発明の効果】
本発明によれば、整流動作時に、各ベース領域端部及びその近傍におけるＰＮ接合部分の空乏層が対向するベース領域端部及びその近傍に向けて拡大するのを効果的に抑制して、リーク電流の増加を防止することが出来る。その結果として、両ベース領域間の間隔を比較的小さくすることが可能となり、装置全体の導通抵抗の低減化を達成し得る。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るデュアル半導体装置を示す平面図である。
【図２】本発明の実施の形態１に係るデュアル半導体装置を示す縦断面図である。
【図３】本発明の変形例１に係るデュアル半導体装置を示す縦断面図である。
【符号の説明】
１０１  第１ＭＯＳＦＥＴ、１０２  第２ＭＯＳＦＥＴ、１１０  半導体基板、１１１  Ｎ−層、１１２  第１ベース領域、１１３  第２ベース領域、１１６第１ゲート電極層、１１７  第２ゲート電極層、１１８  第１ソース電極、１１９  第２ソース電極、１２１  Ｎ＋領域、Ｌ  間隔。
【図１】
2004221162.tif 000003
【図２】
2004221162.tif 000004
【図３】
2004221162.tif 000005