(57)【要約】【課題】半導体装置の全体的な放熱性を向上させる。【解決手段】増幅用のｎチャネルＬＤＭＯＳが形成された半導体チップ１１ａ，１１ｃ，１１ｂの裏面のソース電極を配線基板１０の主面の配線パターン１０ｂに接合し、これを配線基板１０の主面から裏面に延びるビアホール１０ｃ２を通じて配線基板１０の裏面の基準電位供給用の配線パターン１０ｂに電気的および熱的に接続する。一方、上記ｎチャネルＬＤＭＯＳに電源電圧を供給するトレンチゲート構造のｐＭＯＳが形成された半導体チップ１１ｂの裏面のドレイン電極を配線基板１０の主面の配線パターン１０ｂに接合し、これを配線基板１０の主面から配線基板１０の厚さ途中の位置まで延びるビアホール１０ｃ３と電気的および熱的に接続する。さらにそのビアホール１０ｃ３の下方に絶縁体板１０ａ１を挟んでビアホール１０ｃ４を設ける。【選択図】    図１０
2004296627.tif 000002
【特許請求の範囲】
【請求項１】
多層配線構造を有する配線基板と、前記配線基板に搭載された第１、第２半導体チップとを備え、
前記配線基板は、第１面とその反対側の第２面とを有し、前記第１面には第１、第２導体パターンが形成され、前記第２面には第３導体パターンが形成され、
前記第１半導体チップには第１電位を供給するための第１電極が形成され、前記第１電極は、前記第１導体パターンに接合され、前記配線基板に形成された第１接続部を通じて前記第３導体パターンと電気的に接続されており、
前記第２半導体チップには前記第１電位とは異なる第２電位を供給するための第２電極が形成され、前記第２電極は、前記第２導体パターンに接合され、前記配線基板に形成された第２接続部と電気的に接続されているが、前記第３導体パターンとは電気的に接続されていない構成を有し、
前記第１接続部は、前記第１面から第２面に達するように形成され、
前記第２接続部は、一端が前記第１面の第２導体パターンに接合され、他端が前記第１面と第２面との間の第１位置で終端するように、前記第１面から前記第１位置に延在されて形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記配線基板の前記第２半導体チップの搭載領域下に第３接続部を有し、前記第３接続部は、一端が前記第２面の第３導体パターンに接続され、他端が前記第１面と第２面との間の第２位置で終端するように、前記第２面から前記第２位置まで延在されて形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記配線基板の第１、第３接続部は、前記配線基板を搭載する搭載基板の導体パターンと電気的に接続されていることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、前記第２接続部の体積は、前記第３接続部の体積よりも大きいことを特徴とする半導体装置。
【請求項５】
請求項２記載の半導体装置において、前記第２接続部は、前記第３接続部よりも長いことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記第１半導体チップにはｎチャネル型の電界効果トランジスタが形成され、前記第２半導体チップにはｐチャネル型の電界効果トランジスタが形成されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１半導体チップは、第３面とその反対側の第４面とを有し、前記第３面にゲート電極およびドレイン電極が設けられ、前記第４面の前記第１電極がソース電極であり、
前記第２半導体チップは、第５面とその反対側の第６面とを有し、前記第５面にゲート電極およびソース電極が設けられ、前記第６面の前記第２電極がドレイン電極であることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、前記第１半導体チップの前記ソース電極と、前記第２半導体チップの前記ドレイン電極とは電気的に独立していることを特徴とする半導体装置。
【請求項９】
請求項６記載の半導体装置において、前記第１半導体チップは横型の電界効果トランジスタであり、前記第２半導体チップは縦型の電界効果トランジスタであることを特徴とする半導体装置。
【請求項１０】
請求項６記載の半導体装置において、前記第１半導体チップはパワーアンプ用の半導体チップであり、前記第２半導体チップは前記第１半導体チップへの電源電圧供給用の半導体チップであることを特徴とする半導体装置。
【請求項１１】
請求項６記載の半導体装置において、前記第１半導体チップの動作時の発熱量は、前記第２半導体チップの動作時の発熱量よりも大きいことを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、前記配線基板の第１面には、前記第１、第２半導体チップが収まるような窪みが設けられていることを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置において、前記配線基板の絶縁体がセラミックからなることを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置において、前記第２接続部は前記配線基板の第２面に到達しないことを特徴とする半導体装置。
【請求項１５】
請求項１記載の半導体装置において、前記第１半導体チップの数が、前記第２半導体チップの数よりも多いことを特徴とする半導体装置。
【請求項１６】
多層配線構造を有する配線基板と、前記配線基板に搭載された第１、第２半導体チップとを備え、
前記配線基板は、第１面とその反対側の第２面とを有し、前記第１面には、前記第１、第２半導体チップが収まるような窪みと、その窪みの底面に配置された第１、第２導体パターンとが形成され、前記第２面には第３導体パターンが形成され、
前記第１半導体チップには、ｎチャネル型の電界効果トランジスタが形成され、第１電位を供給するための第１電極が形成され、前記第１電極は、前記第１導体パターンに接合され、前記配線基板に形成された第１接続部を通じて前記第３導体パターンと電気的に接続されており、
前記第２半導体チップには、ｐチャネル型の電界効果トランジスタが形成され、前記第１電位とは異なる第２電位を供給するための第２電極が形成され、前記第２電極は、前記第２導体パターンに接合され、前記配線基板に形成された第２接続部と電気的に接続されているが、前記第３導体パターンとは電気的に接続されていない構成を有し、
前記第１接続部は、前記第１面から第２面に達するように形成され、
前記第２接続部は、一端が前記第１面の第２導体パターンに接合され、他端が前記第１面と第２面との間の第１位置で終端するように、前記第１面から前記第１位置に延在されて形成され、
前記配線基板の前記第２半導体チップの搭載領域下に形成された第３接続部は、一端が前記第２面の第３導体パターンに接続され、他端が前記第２接続部に達しない前記第１面と第２面との間の第２位置で終端するように、前記第２面から前記第２位置まで延在されて形成されており、
前記第２接続部は前記第３接続部よりも長くなるように形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、前記第１半導体チップは横型の電界効果トランジスタであり、前記第２半導体チップは縦型の電界効果トランジスタであることを特徴とする半導体装置。
【請求項１８】
請求項１６記載の半導体装置において、前記第１半導体チップはパワーアンプ用の半導体チップであり、前記第２半導体チップは前記第１半導体チップへの電源電圧供給用の半導体チップであることを特徴とする半導体装置。
【請求項１９】
請求項１６記載の半導体装置において、前記第１半導体チップの動作時の発熱量は、前記第２半導体チップの動作時の発熱量よりも大きいことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置技術に関し、特に、携帯電話等のような移動体通信機器に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討したのは、例えばＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ）方式のネットワークを利用して情報を伝送する携帯電話の高周波パワーモジュールについてである。この高周波パワーモジュールの配線基板上には、高周波電力増幅用の半導体チップや各種電子部品が実装されている。その高周波電力増幅用の半導体チップの主面には、例えばＬＤＭＯＳ・ＦＥＴ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ・Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が形成され、その主面とは反対側の裏面にはそのＬＤＭＯＳのソース電極が形成されている。高周波電力増幅用の半導体チップは、その裏面のソース電極を上記配線基板の導体パターンに電気的に接続させた状態で配線基板上に実装されている。そして、そのソース電極が電気的に接続された導体パターンは、配線基板の主裏面を貫通するサーマルビアと称する導体が充填された孔を通じて配線基板の裏面の基準電位用の導体パターンに電気的に接続されている。
【０００３】
なお、例えば特開２００２−２２２８９７号公報には、メタルポストの上下を絶縁層で挟み込むような構成を有するメタルコア基板上に半導体チップを実装する技術が開示されている（例えば特許文献１）。
【０００４】
【特許文献１】
特開２００２−２２２８９７号公報
【０００５】
【発明が解決しようとする課題】
ところで、本発明者は、上記ＧＳＭ方式に、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ  Ｄａｔａ  ＧＳＭ  Ｅｎｖｉｒｏｎｍｅｎｔ）方式と称するデータ伝送方式を加え、ＧＳＭ／ＥＤＧＥデュアルモード（Ｄｕａｌ  Ｍｏｄｅ）の開発を進める中で、以下の課題があることを見出した。
【０００６】
すなわち、ＥＤＧＥ方式用の回路を追加したことにより、上記高周波電力増幅用の半導体チップの電源電圧の安定化が必要となり、そのために縦型のｐチャネルＭＯＳ・ＦＥＴを高周波パワーモジュールに追加することが必要になるが、上記縦型のｐチャネルＭＯＳ・ＦＥＴが形成された電源安定用の半導体チップはその裏面（上記電源安定用の半導体チップの配線基板への実装面）がドレイン電極になるので、そのドレイン電極をそのまま上記配線基板中のサーマルビアを通じて配線基板の裏面まで引き出すと、そのドレイン電極が配線基板裏面においてドレイン電位とは電位の異なる基準電位用の導体パターンに電気的に接続されてしまう。このため、上記電源安定用の半導体チップのドレイン電極にはサーマルビアを接続することができないが、そのドレイン電極下にサーマルビアが無いと電源安定用の半導体チップの放熱性が低下してしまう問題が生じる。
【０００７】
本発明の目的は、半導体装置の全体的な放熱性を向上させることのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、本発明は、第１面とそれとは反対の第２面とを有する多層配線構造の配線基板と、前記配線基板の第１面に搭載された第１半導体チップと、前記配線基板の第１面に搭載され、前記第１半導体チップの裏面電極に供給される電位とは異なる電位が裏面電極に供給される第２半導体チップとを備え、前記第１半導体チップの裏面電極は前記配線基板の第１孔内の導体を通じて前記配線基板の第２面の導体パターンに接続され、前記第２半導体チップの裏面電極は前記配線基板の第２孔内の導体に接続されており、前記第２孔は前記配線基板の第１面からその配線基板の厚さ方向の途中位置まで延びるが前記第２面までは達せず、前記第２孔内の導体は前記配線基板の第２面の前記導体パターンには電気的に接続されない構成を有するものである。
【００１１】
【発明の実施の形態】
本願発明の実施の形態を詳細に説明する前に、本実施の形態における用語の意味を説明すると次の通りである。
【００１２】
ＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ）は、デジタル携帯電話に使用されている無線通信方式の１つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つあり、９００ＭＨｚ帯をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯をＧＳＭ１８００またはＤＣＳ（Ｄｉｇｉｔａｌ  Ｃｅｌｌｕｌａｒ  Ｓｙｓｔｅｍ）１８００若しくはＰＣＮ、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００若しくはＰＣＳ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｓｅｒｖｉｃｅｓ）という。なお、ＧＳＭ１９００は主に北米で使用されている。北米ではその他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態では、電界効果トランジスタの代表例であるＭＯＳ・ＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ・Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）をＭＯＳと略し、ｐチャネル型のＭＯＳをｐＭＯＳと略し、ｎチャネル型のＭＯＳをｎＭＯＳと略す。
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１５】
（実施の形態１）
本実施の形態１では、例えばＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ）方式のネットワークを利用して情報を伝送するデジタル携帯電話に使用されるＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）パワーモジュールに適用した場合について説明する。
【００１６】
図１は、そのＲＦパワーモジュールの要部回路図の一例を示している。このＲＦパワーモジュールは、高周波電力増幅回路１と、動作電圧制御回路２とを有している。高周波電力増幅回路１は、例えば３段の増幅回路部（パワーアンプ）ＡＭＰ１，ＡＭＰ２，ＡＭＰ３と、これらの増幅回路部ＡＭＰ１，ＡＭＰ２，ＡＭＰ３にバイアス電圧を印加するバイアス回路ＢＩＡＳとを有している。また、上記動作電圧制御回路２は、上記高周波電力増幅回路１への印加電圧を発生する回路であり、電源制御回路２Ａと、バイアス電圧生成回路２Ｂとを有している。電源制御回路２Ａは、上記増幅回路部ＡＭＰ１，ＡＭＰ２，ＡＭＰ３の各々の出力用のパワーＭＯＳのドレイン端子に印加される電源電圧Ｖｄｄ１を生成する回路である（電源電圧（Ｖｄｄ１）コントロール方式の回路）。また、上記バイアス電圧生成回路２Ｂは、上記バイアス回路ＢＩＡＳを制御するための制御電圧Ｖｃｔｌを生成する回路である。本実施の形態１では、電源制御回路２Ａがベースバンド回路から供給される出力レベル指定信号ＶＰＬに基づいて上記電源電圧Ｖｄｄ１を生成すると、バイアス電圧生成回路２Ｂが電源制御回路２Ａで生成された上記電源電圧Ｖｄｄ１に基づいて上記制御電圧Ｖｃｔｌを生成するようになっている。上記ベースバンド回路は、上記出力レベル指定信号ＶＰＬを生成する回路である。この出力レベル指定信号ＶＰＬは、高周波電力増幅回路１の出力レベルを指定する信号で、携帯電話と、その基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。
【００１７】
また、本実施の形態１の半導体装置では、ＧＭＳＫ（Ｇａｕｓｓｉａｎ  ｆｉｌｔｅｒｅｄ  Ｍｉｎｉｍｕｍ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）変調方式およびＥＤＧＥ変調方式の両方の通信方式が使用可能な構造となっている。ＧＭＳＫ変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。また、ＥＤＧＥ変調方式は、データ通信に用いる方式でＧＭＳＫ変調の位相シフトにさらに振幅シフトを加えた方式である。本実施の形態１では、ＧＭＳＫ変調方式と、ＥＤＧＥ変調方式との両方の通信を可能とするため、ＧＭＳＫ変調方式またはＥＤＧＥ変調方式のいずれかを選択する切換スイッチＳＷ１が設けられている。切換スイッチＳＷ１は、変復調用回路に設けられている。この切換スイッチＳＷ１による変調方式の切り換えは、変調方式を指示するモード信号ＭＯＤＥによって行われる。ＧＭＳＫ変調方式が使用される場合は、切換スイッチＳＷ１により上記電源制御回路２Ａに上記出力レベル指定信号ＶＰＬが入力される。一方、ＥＤＧＥ変調方式が使用される場合は、切換スイッチＳＷ１により上記電源制御回路２Ａに上記出力レベル指定信号ＶＰＬの代わりに信号ＬＤＯが入力される。上記信号ＬＤＯは、送信データの振幅情報に相当する信号であり、コンパレータ回路３から伝送される。このコンパレータ回路３は、上記高周波電力増幅回路１の入力側に設けられた位相振幅分離回路４からの振幅情報信号Ｖｉｎと、上記高周波電力増幅回路１の出力側に設けられた出力レベル検出用のカプラ５からの検出信号Ｖｄｔとを比較して電位差に応じた信号を出力するように構成されている。上記位相振幅分離回路４は、送信信号ＩＮを位相情報信号Ｐｉｎと振幅情報信号Ｖｉｎとに分離する回路である。このような構成により、高周波電力増幅回路１の出力レベルを振幅情報信号Ｖｉｎのレベルに一致させるようなフィードバック制御が行われる。なお、カプラ５の出力は、ミクサＭＩＸにより周波数変換され、フィルタＦＬＴと増幅回路部ＡＭＰ４を介して上記検出信号Ｖｄｔとしてコンパレータ回路３に伝送される。
【００１８】
また、ＥＤＧＥ変調モードにおいては、電源制御回路２Ａに対して出力レベル指定信号ＶＰＬが入力されないため、バイアス電圧生成回路２Ｂは電源制御回路２Ａからの電源電圧Ｖｄｄ１に基づいて必要な出力レベルに応じた制御電圧Ｖｃｔｌを生成することができない。そこで、バイアス電圧生成回路２Ｂからの電圧に代えて、ベースバンド回路または変復調用回路から供給される出力レベル制御電圧Ｖａｐｃをバイアス回路ＢＩＡＳに供給する切換スイッチＳＷ２が設けられている。この切換スイッチＳＷ２による変調方式の切り換えは、上記モード信号ＭＯＤＥによって行われる。なお、符号Ｔｒは、電源制御回路２Ａの入力端子、Ｖｒａｍｐは電源制御回路２Ａへの入力電圧、Ｔｉｎは高周波電力増幅回路１の入力端子、Ｔｏｕｔは高周波電力増幅回路１の出力端子、Ｖｏｕｔは高周波電力増幅回路１の出力電圧、Ｔｂｉはバイアス回路ＢＩＡＳの入力端子を示している。
【００１９】
次に、図２は図１の電源制御回路２Ａの回路図の一例を示している。電源制御回路２Ａは、オペアンプＯＰ１と、ｐＭＯＳＱｐと、帰還回路７と、抵抗Ｒ１と、コンデンサＣ１とを有している。符号のＴｂａｔは電源回路に接続された端子を示し、Ｖｄｄはその電源回路から供給される電源電圧を示している。上記オペアンプＯＰ１の反転入力端子には上記入力端子Ｔｒが電気的に接続されている。オペアンプＯＰ１の出力端子は上記ｐＭＯＳＱｐのゲート電極に電気的に接続されている。ｐＭＯＳＱｐは、上記増幅回路部ＡＭＰ１〜ＡＭＰ３（すなわち、ｎＭＯＳＱｎ１〜Ｑｎ３）への電源電圧供給用の出力ＭＯＳであり、オペアンプＯＰ１からの出力信号によりドレイン電極から電源電圧Ｖｄｄ１を取り出すようになっている。本実施の形態１のようにＧＳＭ／ＥＤＧＥデュアルモードで、電源電圧Ｖｄｄ１コントロールのポーラーループ（Ｐｏｌｏｒ  Ｌｏｏｐ）方式を用いる回路では、ｐＭＯＳＱｐが必要である。このｐＭＯＳＱｐを設けたことにより、端子Ｔｂａｔに印加される電源電圧Ｖｄｄが変動しても、電源電圧Ｖｄｄ１が一定に保たれるようにすることができる。また、入力端子Ｔｒに印加される電圧を積極的に動かした場合に、ＲＦパワーモジュールの出力電力を良好に制御することができる。ここでｎＭＯＳを使用せずｐＭＯＳＱｐを使用した理由は、ｐＭＯＳはしきい値Ｖｔｈ分の電圧降下を生じないため、ｎＭＯＳに比べて出力の電源電圧Ｖｄｄ１を、供給元の電源回路からの電源電圧Ｖｄｄ（＞Ｖｄｄ１）により近づけることができるためで、これにより電力ロスを低減できるからである。後述のように、このｐＭＯＳＱｐは縦型のｐＭＯＳが用いられる。
【００２０】
このｐＭＯＳＱｐのドレイン電極とオペアンプＯＰ１の非反転入力端子との間には上記帰還回路７が電気的に接続されている。帰還回路７は、ｐＭＯＳＱｐのドレイン端子からオペアンプＯＰ１の非反転入力端子に対して、電源制御回路２Ａの出力の電源電圧Ｖｄｄ１をフィードバックする回路で、例えばコンデンサと抵抗とを有するＣＲ回路で構成されている。このように電源制御回路２Ａの出力の電源電圧Ｖｄｄ１が帰還回路７を介してオペアンプＯＰ１の非反転入力端子にフィードバックされることにより、電源制御回路２Ａは、その出力の電源電圧Ｖｄｄ１が入力電圧（信号ＬＤＯまたは出力レベル指定信号ＶＰＬ）に対してほぼリニアに変化するように、出力の電源電圧Ｖｄｄ１の値を自動制御できるようになっている。
【００２１】
次に、図３は図１および図２の高周波電力増幅回路１の回路図の一例を示している。本実施の形態１の高周波電力増幅回路１は、能動素子として複数のｎＭＯＳＱｎ（Ｑｎ１，Ｑｎ２，Ｑｎ３）を順次従属接続した回路構成を有している。すなわち、高周波電力増幅回路１の入力端子Ｔｉｎは、整合回路Ｍ１およびコンデンサＣ２を介して初段のｎＭＯＳＱｎ１のゲート電極に接続され、その初段のｎＭＯＳＱｎ１のドレイン電極は整合回路Ｍ２およびコンデンサＣ３を介して中段のｎＭＯＳＱｎ２のゲート電極に接続され、その中段のｎＭＯＳＱｎ２のドレイン電極は整合回路Ｍ３およびコンデンサＣ４を介して終段のｎＭＯＳＱｎ３のゲート電極に接続され、さらに、その終段のｎＭＯＳＱｎ３のドレイン電極は整合回路Ｍ４を介して出力端子Ｔｏｕｔに接続された３段構成を有している。高周波電力増幅回路１の出力レベルは、上記バイアス回路ＢＩＡＳおよび電源制御回路２Ａからの電源電圧Ｖｄｄ１によって制御される。ここでは、その電源電圧Ｖｄｄ１が３つのｎＭＯＳＱｎ１，Ｑｎ２，Ｑｎ３の各々のドレイン電極に供給されるようになっている。整合回路Ｍ１〜Ｍ４は、それそれの各段間のインピーダンス整合をとるためのインダクタンス素子として機能するマイクロストリップ線路である。また、この整合回路Ｍ１〜Ｍ３の各々と直列に接続されたコンデンサＣ２〜Ｃ４は、電源電圧Ｖｄｄ１とゲートバイアス電圧との直流電圧を遮断する機能を有している。
【００２２】
上記バイアス回路ＢＩＡＳは、複数の抵抗Ｒ２ａ，Ｒ２ｂ，Ｒ３ａ，Ｒ３ｂ，Ｒ４ａ，Ｒ４ｂを有している。抵抗Ｒ２ａ，Ｒ２ｂは、バイアス回路ＢＩＡＳの入力端子Ｔｂｉに接続された配線と基準電位（例えば接地電位で０Ｖ）との間に直列に接続されている。この抵抗Ｒ２ａ，Ｒ２ｂ間を繋ぐ配線部分とｎＭＯＳＱｎ１のゲート電極とが電気的に接続されている。同様に、抵抗Ｒ３ａ，Ｒ３ｂは、バイアス回路ＢＩＡＳの入力端子Ｔｂｉに接続された配線と上記基準電位との間に直列に接続され、この抵抗Ｒ３ａ，Ｒ３ｂ間を繋ぐ配線部分とｎＭＯＳＱｎ２のゲート電極とが電気的に接続されている。同様に、抵抗Ｒ４ａ，Ｒ４ｂは、バイアス回路ＢＩＡＳの入力端子Ｔｂｉに接続された配線と上記基準電位との間に直列に接続され、この抵抗Ｒ４ａ，Ｒ４ｂ間を繋ぐ配線部分とｎＭＯＳＱｎ２のゲート電極とが電気的に接続されている。この回路では、バイアス回路ＢＩＡＳの入力端子Ｔｂｉに上記制御電圧Ｖｃｔｌまたは出力レベル制御電圧Ｖａｐｃが入力されると、その電圧が上記抵抗Ｒ２ａ，２ｂ、抵抗３ａ，３ｂおよび抵抗４ａ，４ｂの各々で分圧されて所望のゲートバイアス電圧が生成され、そのゲートバイアス電圧が各々のｎＭＯＳＱｎ１，Ｑｎ２，Ｑｎ３のゲート電極に入力されるようになっている。バイアス回路ＢＩＡＳの変形例として、例えば温度補償したバイアス電圧を発生する回路または素子のばらつきによるバイアス電圧のずれを補正する回路等を含むバイアス回路を用いても良い。
【００２３】
特に限定されるものではないが、初段および中段のｎＭＯＳＱｎ１，Ｑｎ２およびバイアス回路ＢＩＡＳの抵抗Ｒ２ａ，２ｂ，３ａ，３ｂ，４ａ，４ｂは１つの半導体チップに半導体集積回路として形成され、最終段のｎＭＯＳＱｎ３は別の１つの半導体チップに半導体集積回路として形成されている。また、上記コンデンサＣ１〜Ｃ４等はチップ部品で形成され、上記ｎＭＯＳＱｎ１，Ｑｎ２および抵抗Ｒ２ａ，２ｂ，３ａ，３ｂ，４ａ，４ｂが形成された半導体チップおよびｎＭＯＳＱｎ３が形成された半導体チップと共通の配線基板上に搭載されてＲＦパワーモジュールが形成されている。
【００２４】
次に、図４は本実施の形態１のＲＦパワーモジュールのさらに具体的な回路図の一例を示している。ここでは、例えばＧＳＭ９００とＤＣＳ１８００との２つの周波数帯を使用可能（デュアルバンド方式）で、それぞれの周波数帯でＧＭＳＫ変調方式とＥＤＧＥ変調方式との２つの通信方式を使用可能なＲＦパワーモジュールが例示されている。このため、このＲＦパワーモジュールは、電波の周波数がＤＣＳ帯の送信信号ＩＮａ（ＩＮ）を取り扱う高周波電力増幅回路１Ａ（１）と、電波の周波数がＧＳＭ帯の送信信号ＩＮｂ（ＩＮ）を取り扱う高周波電力増幅回路１Ｂ（１）とを有している（図４では高周波電力増幅回路１Ａ，１Ｂ内のバイアス回路ＢＩＡＳ（図１〜図３参照）を省略している）。また、ＧＳＭ９００とＤＣＳ１８００との２つの周波数帯の各々でＧＭＳＫ変調方式とＥＤＧＥ変調方式との両通信方式を使用可能なように、切換スイッチＳＷ３が設けられている。切換スイッチＳＷ３は、動作電圧制御回路２で生成される電源電圧Ｖｄｄ１の代わりに、ベースバンド回路または変復調用回路から供給される出力レベル制御電圧Ｖａｐｃを上記高周波電力増幅回路１に入力させるためのスイッチである。この切換スイッチＳＷ３の切り換えは、ベースバンド回路から供給されるモード信号ＭＯＤＥによって制御される。また、ＧＳＭ帯の信号を送信する際の初期バイアス電圧とＤＣＳ帯の信号を送信する際の初期バイアス電圧とを切り換える抵抗Ｒ５，Ｒ６と切換スイッチＳＷ４とが設けられている。この切換スイッチＳＷ４の切り換えは、ＧＳＭ帯とＤＣＳ帯とのバンド切換信号ＢＡＮＤによって制御される。さらに、高周波電力増幅回路１Ａ，１Ｂのそれぞれの出力端子は、コンデンサＣａ，Ｃｂを介してＲＦパワーモジュールの出力端子Ｔｏｕｔａ，Ｔｏｕｔｂと接続されている。この接続経路は、上記配線基板上の導体パターンによるマイクロストリップ線路ＭＳａ，ＭＳｂにより形成される。このマイクロストリップ線路ＭＳａ，ＭＳｂの途中には、誘電体層を挟んで対向するように導体層が設けられることでカプラ５ａ，５ｂが形成されている。このうち、カプラ５ａはＤＣＳ帯のＥＤＧＥ変調モードで使用され、カプラ５ｂはＧＳＭ帯のＥＤＧＥ変調モードで使用される。このカプラ５ａ，５ｂはＲＦパワーモジュールとは別個に構成することも可能であるが、高周波電力増幅回路１Ａ，１Ｂが搭載される配線基板上にカプラ５ａ，５ｂを設けることもできる。これにより、部品点数を減らすことができ、このＲＦパワーモジュールを使用したデジタル携帯電話の小型化を図ることが可能となる。また、配線経路も短くできるので、デジタル携帯電話の電気的特性の向上も図ることができる。
【００２５】
ただし、動作電圧制御回路２は、高周波電力増幅回路１Ａ，１Ｂで共通になっている。電源スイッチ回路６は、この共通の動作電圧制御回路２のオン、オフを制御するための回路である。入力端子Ｔｘｏｎには、電源スイッチ回路６の動作を制御する信号が入力される。電源端子Ｔｒｅｇには、電源スイッチ回路６を介して動作電圧制御回路２に供給される動作電圧Ｖｒｅｇが印加される。動作電圧制御回路２への動作電圧Ｖｒｅｇの供給が電源スイッチ回路６により遮断されると動作電圧制御回路２の動作が停止されるようになっている。また、このような状態においても外部から直接供給される電圧で増幅回路部ＡＭＰ１〜ＡＭＰ３が動作可能なように、入力端子Ｔｃｔｌが設けられている。
【００２６】
次に、図５は本実施の形態１のＲＦパワーモジュールのデバイス構造の一例を示す斜視図、図６は図５の主面の要部平面図、図７は図６の半導体チップを取り外して示した要部平面図、図８は図５の裏面の平面図、図９は図５の裏面の他の一例を示す平面図、図１０は図５の要部断面図をそれぞれ示している。なお、図５、図６、図７および図１０では、図面を見易くするため封止部材を示していない。また、図６〜図９は平面図であるが、図面を見易くするため配線パターン（ランドパターンおよびパッドパターンを含む上位概念）にハッチングを付した。また、配線基板上に搭載された複数の半導体チップの搭載領域の平面の基本的な様子はほぼ同じなので、図６および図７では１つの半導体チップの搭載領域の平面図のみを示し、他の半導体チップの搭載領域の平面図を省略した。
【００２７】
ＲＦパワーモジュールの配線基板１０は、例えば６枚の絶縁体板１０ａを積層して一体化した多層配線構造を有している。この絶縁体板１０ａは、例えばミリ波域まで誘電損失の少ないアルミナ（酸化アルミニウム、Ａｌ２Ｏ３、比誘電率＝９〜９．７）等のようなセラミックからなるが、これに限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂等を用いても良い。各絶縁体板１０ａの表面または裏面には配線形成用の配線パターン１０ｂが形成されている。配線基板１０の主面（第１面）および裏面（第２面）の配線パターン１０ｂは、例えば銅（Ｃｕ）とタングステン（Ｗ）との合金の表面にニッケル（Ｎｉ）メッキおよび金（Ａｕ）メッキを順に施した構成となっている。この金メッキは、配線パターンの酸化や侵食を防ぐ機能を有している。また、配線基板１０の内層の配線パターン１０ｂは、例えば銅（Ｃｕ）とタングステン（Ｗ）との合金からなる。ここでは、配線基板１０の主面から第１、第３および第６層目の絶縁体板１０ａの裏面は主として基準電位（ここでは接地電位で、例えば０Ｖ）供給用の配線パターン１０ｂの配線層とされ、残りの各絶縁体板１０ａの表裏面は主として伝送線路用の配線パターン１０ｂの配線層とされている。基準電位供給の配線パターン１０ｂは、絶縁体板１０ａの配線形成面の大半の領域を覆うようなベタパターンで形成され、伝送線路用の配線パターン１０ｂは帯状のパターンで形成されている。このように伝送線路用の配線層と配線層との間に、基準電位供給用の配線層を設けることにより、ＲＦ信号を伝送する配線と他の配線（電源配線等）とを流れる信号間の干渉を抑制または防止することができる。このような配線基板１０の配線パターン１０ｂの幅および絶縁体板１０ａの厚さ等を適宜設定することにより、伝送線路のインピーダンスが、例えば５０Ω程度となるようになっている。異なる配線層の配線パターン１０ｂ同士は、ビアホール１０ｃ１内の導体膜を通じて電気的に接続されている。ビアホール１０ｃ１内の導体膜は、例えば銅（Ｃｕ）とタングステン（Ｗ）との合金からなる。
【００２８】
配線基板１０の主面には、複数の半導体チップ１１ａ〜１１ｄと複数のチップ部品１２とが搭載されているとももに、上記配線パターン１０ｂが形成されている。配線基板１０において各半導体チップ１１ａ〜１１ｄの搭載領域には、キャビティと称する平面矩形状の窪み１０ｄが形成されている。この窪み１０ｄの底面にはその底面全体が覆われるように配線パターン（第１、第２導体パターン）１０ｂがパターン形成されている。上記半導体チップ１１ａ〜１１ｄは、半導体チップ１１ａ〜１１ｄの裏面を配線基板１０に向けた状態で、半導体チップ１１ａ〜１１ｄの裏面の電極を窪み１０ｄ底面の配線パターン１０ｂに接合させた状態で収まり良く搭載されている。ここでは、半導体チップ１１ａ〜１１ｄの厚さ方向の全体が窪み１０ｄの中に収まるような状態が例示されている。この窪み１０ｄ内に半導体チップ１１ａ〜１１ｄを収容することにより、半導体チップ１１ａ〜１１ｄの動作時に発生する熱を、半導体チップ１１ａ〜１１ｄの側面から窪み１０ｄの側面の絶縁体板１０ａをも通じて放散させることができる。また、放熱源である半導体チップ１１ａ〜１１ｄの裏面側下方の配線基板１０の厚さ（絶縁体板１０ａの層数）を薄くすることができ、半導体チップ１１ａ〜１１ｄからＲＦパワーモジュールを搭載するマザーボードまでの距離を短くできるので、熱抵抗を小さくすることが可能となる。その結果、窪み１０ｄを設けない場合に比べて、半導体チップ１１ａ〜１１ｄの動作時に発生した熱の放散性を向上させることが可能となっている。各半導体チップ１１ａ〜１１ｄの主面上のボンディングパッドＢＰは、ボンディングワイヤ１３を通じて配線基板１０の主面の配線パターン１０ｂと電気的に接続されている。ボンディングワイヤ１３は、例えば金（Ａｕ）からなる。
【００２９】
配線基板１０の裏面には、図８に示すように、基準電位供給用の配線パターン（第３導体パターン）１０ｂが、パッドパターン１０ｂｐの配置領域を除いて配線基板１０の裏面をほぼ全体的に覆うように形成されている。パッドパターン１０ｂｐは、ＲＦパワーモジュールをマザーボードに搭載した際の引き出し電極で、配線基板１０の裏面の四辺近傍に沿って複数並んで配置されている。破線ＣＡ１〜ＣＡ４は、それぞれ半導体チップ１１ａ〜１１ｄの搭載領域を示している。一方、図９は、配線基板１０の裏面の変形例を示している。図９では、基準電位供給用の配線パターン１０ｂが２つに分かれている。ここでは半導体チップ１１ｂの搭載領域ＣＡ２が、２つの基準電位供給用の配線パターン１０ｂのうちのいずれか一方の配線パターン１０ｂの領域内に配置されている。このような配線基板１０の裏面の基準電位供給用の配線パターン１０ｂの形状や寸法等は、一般的にＲＦパワーモジュールを搭載するマザーボード側の基準電位供給用の配線パターンの形状や寸法により決まる。
【００３０】
図５の中央手前の相対的に大きな半導体チップ（第１半導体チップ）１１ａには、ＧＳＭ９００用とＤＣＳ１８００またはＰＣＳ用との上記初段および中段の増幅回路部ＡＭＰ１，ＡＭＰ２（すなわち、上記ｎＭＯＳＱｎ１，Ｑｎ２）と、上記バイアス回路ＢＩＡＳ回路用の抵抗Ｒ２ａ，２ｂ，３ａ，３ｂ，４ａ，４ｂ等のような素子が形成されている。このｎＭＯＳＱｎ１，Ｑｎ２は、例えばＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）等のような横型のＭＯＳで形成されている。この半導体チップ１１ａの裏面にはｎＭＯＳＱｎ１，Ｑｎ２の共通のソース電極が形成されている。この半導体チップ１１ａの裏面のソース電極は、例えば半田等のような接合材１０ｅを通じて窪み１０ｄの底面のチップ搭載用の配線パターン（第１導体パターン）１０ｂと接合され電気的に接続されている。
【００３１】
図５の中央奥の１つの半導体チップ（第２半導体チップ）１１ｂには、上記ｐＭＯＳＱｐが形成されている。このｐＭＯＳＱｐは、例えばトレンチゲート構造の縦型のＭＯＳで形成されている。ｐＭＯＳＱｐを縦型とすることによりｐＭＯＳＱｐのオン抵抗を下げることができる。これにより、電圧降下を低減でき、消費電流を低減できる。この半導体チップ１１ｂの裏面にはｐＭＯＳＱｐのドレイン電極が形成されている。この半導体チップ１１ｂの裏面のドレイン電極は、例えば半田等のような接合材１０ｅを通じて窪み１０ｄの底面のチップ搭載用の配線パターン（第２導体パターン）１０ｂと接合され電気的に接続されている。
【００３２】
図５の左奥の半導体チップ（第１半導体チップ）１１ｃには、例えばＧＳＭ９００用の上記後段の増幅回路部ＡＭＰ３（すなわち、上記ｎＭＯＳＱｎ３）が形成されている。図５の右奥の半導体チップ（第１半導体チップ）１１ｄには、例えばＤＣＳ１８００またはＰＣＳ用の上記後段の増幅回路部ＡＭＰ３（すなわち、上記ｎＭＯＳＱｎ３）が形成されている。この半導体チップ１１ｃ，１１ｄのｎＭＯＳＱｎ３も、例えばＬＤＭＯＳ等のような横型のＭＯＳで形成されており、半導体チップ１１ｃ，１１ｄの各々の裏面にはｎＭＯＳＱｎ３のソース電極が形成されている。この半導体チップ１１ｃ，１１ｄの裏面のソース電極は、例えば半田等のような接合材１０ｅを通じて各々の窪み１０ｄの底面のチップ搭載用の配線パターン（第１導体パターン）１０ｂと接合され電気的に接続されている。
【００３３】
ところで、上記ｎＭＯＳが形成された半導体チップ１１ａ，１１ｃ，１１ｄの裏面のソース電極は、上記チップ搭載用の配線パターン１０ｂを介して配線基板１０内のサーマルビアと称する複数のビアホール（第１接続部）１０ｃ２内の導体膜と電気的かつ熱的に接続されている。このビアホール１０ｃ２は、平面的には図７に示すように、半導体チップ１１ａ，１１ｃ，１１ｄの搭載領域内に縦横方向に沿って所定の間隔毎に配置され、断面的には図１０に示すように配線基板１０の主面のチップ搭載用の配線パターン（第１導体パターン）１０ｂから配線基板１０の裏面の基準電位供給用の配線パターン（第３導体パターン）１０ｂに達するまで延在し、半導体チップ１１ａ，１１ｃ，１１ｄの裏面のソース電極と配線基板１０の裏面の基準電位供給用の配線パターン１０ｂとを電気的かつ熱的に接続している。これにより、半導体チップ１１ａ，１１ｃ，１１ｄの動作時に生じた熱は、半導体チップ１１ａ，１１ｃ，１１ｄの裏面から主としてビアホール１０ｃ２を通じて配線基板１０の裏面の基準電位供給用の配線パターン１０ｂに放散されるようになっている。このため、半導体チップ１１ａ，１１ｃ，１１ｄの放熱性を向上させることができる。また、このビアホール１０ｃ２を通じて配線基板１０の裏面の配線パターン１０ｂから半導体チップ１１ａ，１１ｃ，１１ｄの裏面のソース電極に対して基準電位を良好に供給することができる。ビアホール１０ｃ２内の導体膜は、例えば銅（Ｃｕ）とタングステン（Ｗ）との合金からなる。
【００３４】
一方、ｐＭＯＳＱｐが形成された半導体チップ１１ｂの裏面のドレイン電極は、上記チップ搭載用の配線パターン（第２導体パターン）１０ｂを介して配線基板１０内のサーマルビアと称する複数のビアホール（第２接続部）１０ｃ３内の導体膜と電気的かつ熱的に接続されている。ビアホール１０ｃ３の平面的な配置状態は上記ビアホール１０ｃ２と同じである。ただし、このビアホール１０ｃ３は、配線基板１０の裏面の基準電位供給用の配線パターン（第３導体パターン）１０ｂに接続されず、配線基板１０の厚さ方向の途中の位置（配線基板１０の裏面から２番目）に存在する絶縁体板１０ａ１（１０ａ）の上面（第１位置）までしか延在されていない。したがって、ビアホール１０ｃ３は、配線基板１０の裏面の基準電位供給用の配線パターン１０ｂと絶縁されている。すなわち、半導体チップ１１ｂの裏面のドレイン電極は、上記半導体チップ１１ａ，１１ｃ，１１ｄの裏面のソース電極とは電気的に独立しており、半導体チップ１１ｂの裏面のドレイン電極への電位供給と、半導体チップ１１ａ，１１ｃ，１１ｄの裏面のソース電極への電位供給は配線基板１０内のそれぞれ別々の配線パターン１０ｂを通じて行われるようになっている。また、ビアホール１０ｃ３の下方には絶縁体板１０ａ１を挟んで、複数のビアホール（第３接続部）１０ｃ４が配置されている。このビアホール１０ｃ４の平面的な配置状態は上記ビアホール１０ｃ３と同じである。このビアホール１０ｃ４は、上記ビアホール１０ｃ３とは絶縁されているが、絶縁体板１０ａ１の下面（第２位置）から配線基板１０の裏面の基準電位供給用の配線パターン１０ｂまで延在し、その基準電位供給用の配線パターン１０ｂと電気的かつ熱的に接続されている。ここではビアホール１０ｃ３の延在長（配線基板１０の厚さ方向の長さ）の方が、ビアホール１０ｃ４の延在長よりも長くなっている。すなわち、ビアホール１０ｃ３の総放熱面積（総体積）の方が、ビアホール１０ｃ４の総放熱面積（総体積）よりも大きい。これは、放熱源の半導体チップ１１ｂに接続されたビアホール１０ｃ３の延在長を長くすることで放熱面積（ビアホール１０ｃ３の体積）を増大させ、放熱性を向上させるためである。以上のような構造とすることにより、ｐＭＯＳＱｐが形成された半導体チップ１１ｂの動作時に生じた熱は、半導体チップ１１ｂの裏面からビアホール１０ｃ３に伝搬し、さらにビアホール１０ｃ４や他の配線パターン１０ｂあるいは絶縁体板１０ａを通じて配線基板１０の裏面の基準電位供給用の配線パターン１０ｂに放散されるようになっている。すなわち、ビアホール１０ｃ３を設けたことにより、半導体チップ１１ｂの動作時の放熱面積を向上させることができるので、ビアホール１０ｃ３が無い場合に比べて半導体チップ１１ｂの放熱性を向上させることができる。また、本発明者の検討によれば、ビアホール１０ｃ４を設けたことにより、さらに放熱性を向上させることができることを初めて見出した。ビアホール１０ｃ３のみを設けビアホール１０ｃ４を設けなかった場合、熱抵抗θｊ−ｃは、８．２９℃／Ｗ程度、２スロット動作時で２．８３℃／Ｗ程度であるのに対して、ビアホール１０ｃ３，１０ｃ４を設けた場合、熱抵抗θ��−ｃは、７．２３℃／Ｗ程度、２スロット動作時で２．５４℃／Ｗ程度であり、配線基板１０の裏面に貫通するビアホール１０ｃ４を設けた方が熱抵抗を低くできることが本発明者によって初めて判明した。また、このビアホール１０ｃ３は、配線基板１０の裏面の配線パターン１０ｂとは絶縁されているので、半導体チップ１１ｂの裏面のドレイン電極に電位の異なる基準電位が供給されてしまうこともない。ビアホール１０ｃ３，１０ｃ４内の導体膜は、例えば銅（Ｃｕ）とタングステン（Ｗ）との合金からなる。
【００３５】
ここでは、上記ｎＭＯＳＱｎ１〜Ｑｎ３が形成された半導体チップ１１ａ，１１ｃ，１１ｄの方が放熱量が多いので、その半導体チップ１１ａ，１１ｃ，１１ｄ側のビアホール１０ｃ２の数の方が、ｐＭＯＳＱｐが形成された半導体チップ１１ｂ側のビアホール１０ｃ３の数よりも多くなっている。また、ｎＭＯＳＱｎ１〜Ｑｎ３が形成された半導体チップ１１ａ，１１ｃ，１１ｄ側のビアホール構造とｐＭＯＳＱｐが形成された半導体チップ１１ｂ側のビアホール構造とを逆にしても良いが、そうしなかった主な理由は、ｎＭＯＳＱｎ１〜Ｑｎ３は上記のように増幅回路部を構成する素子であり、放熱量がｐＭＯＳＱｐよりも高いからである。また、ｎＭＯＳＱｎ１〜Ｑｎ３が形成された半導体チップ１１ａ，１１ｃ，１１ｄの数の方が、ｐＭＯＳＱｐが形成された半導体チップ１１ｂの数よりも多いこともその理由の１つである。また、絶縁体板１０ａ１の層位置は、前記したように配線基板１０の裏面から２番目に限定されるものではなく種々変更可能であるが、この絶縁体板１０ａ１の層位置があまり配線基板１０の主面（チップ搭載面）に近すぎると、ビアホール１０ｃ３の延在長が短くなる結果、放熱面積（ビアホール１０ｃ３の体積）が小さくなり放熱性が低くなるので、放熱性を考慮すると絶縁体板１０ｃ１は配線基板１０の裏面に近い方が好ましい。ただし、絶縁体板１０ａ１を最下層（配線基板１０の裏面）に設けると、図１０等に示した配線基板１０の裏面の基準電位供給用の配線パターン１０ｂにビアホールを開口せざるを得ないような状況が生じる結果、基準電位の供給能力が弱まり、ＲＦパワーモジュールの電気的特性劣化や発振等の問題が生じる場合があるので、絶縁体板１０ａ１を最下層（配線基板１０の裏面）に設けない方が好ましい。
【００３６】
このように本実施の形態１によれば、ｎＭＯＳＱｎ１〜Ｑｎ３が形成された半導体チップ１１ａ，１１ｃ，１１ｄおよびｐＭＯＳＱｐが形成された半導体チップ１１ｂの両方の放熱性を向上させることができるので、ＲＦパワーモジュールの全体的な放熱性を向上させることができる。このため、ＲＦパワーモジュールの全体の動作信頼性を向上させることができる。また、熱的マージンを向上させることができるので、ＲＦパワーモジュールの熱設計の容易性を向上させることができる。
【００３７】
上記チップ部品１２には、前記整合回路や電源スイッチ回路６等を形成するための容量素子、ダイオード素子、トランジスタ素子等が形成されている。チップ部品１２は接合材１０ｅにより配線基板１０の主面の配線パターン１０ｂに接合され電気的に接続されている。なお、上記容量素子は、チップ部品を使用せずに、絶縁体板１０ａの表裏面の導体層を利用して配線基板１０の内層に形成することもできる。このような配線基板１０の主面の半導体チップ１１ａ〜１１ｄおよびチップ部品１２等は封止部材で覆われる。
【００３８】
次に、上記半導体チップ１１ａ，１１ｃ，１１ｄの断面構造の要部例を図１１に示す。半導体チップ１１ａ，１１ｃ，１１ｄを構成する半導体基板（以下、単に基板という）１５は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ＋型のシリコン（Ｓｉ）単結晶からなる半導体層１５ａ上に、ｐ−型の半導体層（エピタキシャルシリコン層）１５ｂがエピタキシャル法などにより形成された構成を有している。半導体層１５ｂには、ｐ型ウエル領域１７が、例えばホウ素（Ｂ）などの不純物をイオン注入することなどにより形成されている。基板１５の主面（すなわち半導体層１５ｂの主面（第３面））には、上記ｎＭＯＳＱｎ１〜Ｑｎ３を形成するｎチャネル型のＬＤＭＯＳ１８ａ，１８ｂが形成されている。ＬＤＭＯＳ１８ａ，１８ｂのゲート絶縁膜１９は、例えば薄い酸化シリコン膜（ＳｉＯ２等）などからなり、例えば熱酸化法などによって形成されている。ＬＤＭＯＳ１８ａ，１８ｂのゲート電極（入力電極）２０は、例えば基板１５の主面上に形成された多結晶シリコン膜および金属シリサイド層（例えばチタンシリサイド層またはコバルトシリサイド層）をフォトリソグラフィ法およびエッチング法によりパターニングすることにより形成されている。ＬＤＭＯＳ１８ａ，１８ｂのチャネルはゲート電極２０の下のｐ型ウエル領域１７の上部に形成される。ＬＤＭＯＳ１８ａ，１８ｂのソース領域としてのｎ＋型半導体領域（ｎ＋型拡散層）２１は、ゲート電極２０の一方の端部にまで延びるような状態でｐ型ウエル領域１７に形成されている。ＬＤＭＯＳ１８ａ，１８ｂのドレイン領域は、互いに共通になるように、隣接するゲート電極２０，２０の間に形成されており、各々のゲート電極２０の端部にまで延びるように形成されたｎ−型半導体領域（ｎ−型拡散層）２２と、各々のゲート電極２０からｎ−型半導体領域２２分だけ離間して設けられ、ｎ−型半導体領域２２よりも不純物濃度が高く設定されたｎ＋型半導体領域（ｎ＋型拡散層）２３とを有するＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造とされている。ｎ−型半導体領域２２およびｎ＋型半導体領域２３は、それぞれリン（Ｐ）などの不純物をイオン注入することなどにより形成されている。また、ｐ型ウエル領域１７には、ｐ＋型半導体領域（ｐ＋型不純物拡散層）２４が、例えばホウ素（Ｂ）などの不純物をイオン注入することなどにより形成されている。ｐ＋型半導体領域２４の下方、すなわちｐ＋型半導体領域２４と半導体層１５ａとの間には、ｐ＋＋型半導体領域（ｐ＋＋型打ち抜き領域またはｐ＋＋型不純物拡散層）２５が、例えばホウ素（Ｂ）などの不純物をイオン注入することなどにより形成されている。基板１５の主面上には、ゲート電極２０を覆うように、例えば酸化シリコン膜などからなる絶縁膜２６が形成されている。絶縁膜２６には、ｎ＋型半導体領域２１，２３またはｐ＋型半導体領域２４を露出するコンタクトホール２７が形成されている。コンタクトホール２７には、例えばバリア膜とタングステン膜とからなるプラグ２８が埋め込まれている。絶縁膜２６上には、プラグ２８を介してｎ＋型半導体領域２１およびｐ＋型半導体領域２４に電気的に接続するソース電極（ソース配線電極または接地電極）２９と、プラグ２８を介してｎ＋型半導体領域２３に電気的に接続するドレイン電極（ドレイン配線電極または出力電極）３０とが形成されている。ソース電極２９およびドレイン電極３０は、例えば、絶縁膜２６上に形成したアルミニウム合金膜などをフォトリソグラフィ法およびエッチング法によりパターニングすることにより形成することができる。ソース電極２９およびドレイン電極３０は、バリア膜とアルミニウム合金膜との積層膜により形成することもできる。絶縁膜２６上には、ソース電極２９およびドレイン電極３０を覆うように絶縁膜３１が形成されている。なお、絶縁膜３１上には必要に応じて他の配線層や層間絶縁膜などが形成され得るが、理解を簡単にするために、ここでは図示およびその説明を省略する。基板１５の裏面（主面と反対側の面（第４面））上には、例えば金属層などからなる導体層（裏面電極）３２が形成されている。ソース電極２９は、プラグ２８、ｐ＋型半導体領域２４、ｐ＋＋型半導体領域２５および半導体層１５ａを介して、導体層３２と電気的に接続されている。すなわち、基板１５の裏面の導体層３２は、ＬＤＭＯＳ１８ａ，１８ｂのソース電極（第１電極）となっており、上記基準電位（第１電位）が印加される。図１１に示された部分は繰り返しの最小単位であり、この単位増幅素子（単位半導体素子）、ここでは単位ＭＯＳ（ＬＤＭＯＳ１８ａまたはＬＤＭＯＳ１８ｂ）が複数個並列に接続されて１つの増幅素子（上記ｎＭＯＳＱｎ１〜Ｑｎ３）が形成されている。
【００３９】
次に、上記半導体チップ１１ｂの断面構造の要部例を図１２に示す。図１２の半導体チップ１１ｂを構成する基板１５は、例えばｐ＋型の半導体層１５ｃ上に、ｐ−型の半導体層１５ｄがエピタキシャル法によって堆積された構造を有している。半導体層１５ｃ，１５ｄは、例えば単結晶シリコン（Ｓｉ）からなる。半導体層１５ｄには、ｎ−型の半導体領域（ウエル）３５が形成されている。この半導体領域３５は、複数のｐチャネル型のトレンチＭＯＳ（単位増幅素子、単位半導体素子）３６のチャネルが形成される領域である。半導体領域３５は、例えばリン（Ｐ）が半導体層１５ｄの主面から半導体層１５ｄの厚さ方向の途中位置まで分布することで形成されている。また、半導体層１５ｄにおいて半導体領域３５の外周端には、ｎ型の半導体領域（ウエル）３７が形成されている。この半導体領域３７には、例えばリンが含有されている。また、半導体層１５ｄの主面（第５面）の分離領域には、例えば酸化シリコン（ＳｉＯ２等）からなる分離部３８がＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法等によって形成されている。分離部３８は溝型のもの（トレンチアイソレーション）でも良い。この分離部３８に囲まれた活性領域はトレンチＭＯＳ形成領域となっている。この活性領域には、複数の溝３９が形成されている。各溝３９は、セル毎に設けられており、断面で見た場合、半導体層１５ｄの主面から半導体層１５ｄの深さ方向の途中位置にまで延び、平面で見た場合は所定の方向に沿って延びている。この溝３９の内壁面および溝３９の開口周辺の半導体層１５ｄ上面には、トレンチＭＯＳ３６のゲート絶縁膜４０が形成されている。ゲート絶縁膜４０は、例えば酸化シリコン膜からなり、そのゲート絶縁膜４０上には、トレンチＭＯＳ３６のトレンチ型のゲート電極４１が形成されている。ゲート電極４１は、例えば低抵抗な多結晶シリコン膜からなり、断面Ｔ字状に形成されている。すなわち、ゲート電極４１は、溝３９の内部にゲート絶縁膜４０を介して埋め込まれた第１部分４１ａと、この第１部分４１ａに連なり、溝３９の外部に突出され、かつ、溝３９の幅寸法（短方向寸法）よりも幅広の第２部分４１ｂとを有している。また、トレンチＭＯＳ形成領域の外周には、ゲート引出配線４１Ｌが半導体層１５ｄの主面上にゲート絶縁膜４０および分離部３８を介して形成されている。ゲート引出配線４１Ｌは、各ゲート電極４１と一体的に形成され電気的に接続されている。このようなゲート電極４１およびゲート引出配線４１Ｌ上には、例えば酸化シリコン膜からなるキャップ絶縁膜４２がパターニングされて堆積されている。上記ゲート電極４１およびキャップ絶縁膜４２の側面には、サイドウォール４３ａが形成されている。また、上記ゲート引出配線４１Ｌの側面および上面には絶縁膜４３ｂが形成されている。また、ゲート電極４１の隣接間の半導体層１５ｄには、ソース用のｐ型の半導体領域４４が形成されている。この半導体領域４４は、例えばホウ素（Ｂ）が半導体層１５ｄの主面から半導体領域３５の深さ方向の途中位置まで分布することで形成されている。また、ゲート電極４１の隣接間の半導体層１５ｄには溝４５が形成されている。この溝４５は、断面で見た場合、半導体層１５ｄの主面から半導体領域３５の深さ方向の途中位置にまで延びている。そして、この溝４５底部の半導体領域３５には、ｎ＋型の半導体領域４６が形成されている。この半導体領域４６には、例えばリンまたはヒ素が含有されている。このような基板１５の主面上には、ゲート引出電極４７Ｇおよびソース引出電極４７Ｓが形成されている。ゲート引出電極４７Ｇは、コンタクトホール４８を通じてゲート引出配線４１Ｌと電気的に接続されている。ソース引出電極４７Ｓは、その一部が溝４５に埋め込まれており、ｐ＋型の半導体領域４４およびｎ＋型の半導体領域４６と電気的に接続されている。また、基板１５（半導体層１５ｃ）の裏面（第６面）には導体層４９が形成されている。この導体層４９はトレンチＭＯＳ３６のドレイン電極（第２電極）となっている。ドレイン電極には上記基準電位よりも高い電源電位（第２電位）が印加される。図１２の個々のトレンチＭＯＳ３６は最小単位であり、この単位増幅素子（単位半導体素子）であるトレンチＭＯＳ３６が複数個並列に接続されて１つの増幅素子（上記ｐＭＯＳＱｐ）が形成されている。
【００４０】
次に、図１３は上記ＲＦパワーモジュールＰＭをマザーボード５１に実装した状態の側面図、図１４は図１３のＲＦパワーモジュールＰＭの搭載部分の要部拡大断面図をそれぞれ示している。
【００４１】
マザーボード５１は、例えば多層配線構造を有するプリント配線基板等からなる。マザーボード５１の主面上には、ＲＦパワーモジュールＰＭと、その他に複数のチップ部品１２が搭載されている。ＲＦパワーモジュールＰＭの半導体チップ１１ａ〜１１ｄおよびチップ部品１２は上記封止部材５３により封止されている。封止部材５３は、例えばシリコーンゴム等からなる。ＲＦパワーモジュールＰＭは、上記配線基板１０の裏面の基準電位供給用の配線パターン１０ｂおよびパッドパターン１０ｂｐをマザーボード５１の主面に向けた状態でマザーボード５１上に搭載されている。このＲＦパワーモジュールＰＭの基準電位供給用の配線パターン１０ｂ（すなわち、ビアホール１０ｃ２，１０ｃ４）およびパッドパターン１０ｂｐは、半田等のような接合材５４を介してそれぞれマザーボード５１の配線パターン５１ａ，５１ｂと接続されている。配線パターン５１ａ，５１ｂは、例えば銅（Ｃｕ）等のような導体膜からなる。このうち、配線パターン５１ａは、マザーボード５１のサーマルビアと称する複数のビアホール５１ｃ内の導体膜と電気的かつ熱的に接続されている。すなわち、ＲＦパワーモジュールＰＭの動作時に半導体チップ１１ａ〜１１ｄで生じた熱は、配線基板１０の裏面の配線パターン１０ｂおよび接合材５４を通じてマザーボード５１のビアホール５１ｃに伝搬され、これを通じて外部に放散される構成となっている。
【００４２】
次に、図１５は、本実施の形態１のＲＦパワーモジュールを用いたデジタル携帯電話機システムの一例を示している。図１５の符号ＡＮＴは信号電波の送受信用のアンテナ、符号５６はフロントエンド・モジュール、符号５７は音声信号をベースバンド信号に変換したり、受信信号を音声信号に変換したり、変調方式切換信号やバンド切換信号を生成したりする前記ベースバンド回路、符号５８は受信信号をダウンコンバートして復調しベースバンド信号を生成したり送信信号を変調したりする変復調用回路、ＦＬＴ１，ＦＬＴ２は受信信号からノイズや妨害波を除去するフィルタである。フィルタＦＬＴ１はＧＳＭ用、フィルタＦＬＴ２はＤＣＳ用である。ベースバンド回路５７は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）やマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構成されている。フロントエンド・モジュール５６は、インピーダンス整合回路ＭＮ１，ＭＮ２、ロウパスフィルタＬＰＦ１，ＬＰＦ２、スイッチ回路５９ａ，５９ｂ、コンデンサＣ５，Ｃ６および分波器６０を有している。インピーダンス整合回路ＭＮ１，ＭＮ２は、ＲＦパワーモジュールＰＭの送信出力端子に接続されてインピーダンスの整合を行う回路、ロウパスフィルタＬＰＦ１，ＬＰＦ２は高調波を減衰させる回路、スイッチ回路５９ａ，５９ｂは送受信切り換え用のスイッチ回路、コンデンサＣ５，Ｃ６は受信信号から直流成分をカットする素子、分波器６０は、ＧＳＭ９００帯の信号と、ＤＣＳ１８００帯の信号とを分波する回路であり、これら回路および素子は１つの配線基板上に搭載されてモジュールとされている。なお、スイッチ回路５９の切換信号ＣＮＴ１，ＣＮＴ２は上記ベースバンド回路５７から供給される。
【００４３】
（実施の形態２）
本実施の形態２では、ＲＦパワーモジュールのデバイス構造の変形例について説明する。
【００４４】
図１６は、本実施の形態２のＲＦパワーモジュールの断面図の一例を示している。前記実施の形態１と異なるのは、絶縁体板１０ａが前記実施の形態１の場合よりも多く積層されていることと、窪み１０ｄが浅いことである。この構造では、半導体チップ１１ａ〜１１ｄの下部は窪み１０ｄ内にあるが、半導体チップ１１ａ〜１１ｄの上部が最上の絶縁体板１０ａの上面から突出している。
【００４５】
また、図１７は、さらに他のＲＦパワーモジュールの断面図の一例を示している。前記実施の形態１と異なるのは、キャビティと称する窪み１０ｄが存在せず、半導体チップ１１ａ〜１１ｄの側面を取り囲むような絶縁体板１０ａが存在しないことである。
【００４６】
本発明者の検討によれば、図１６および図１７の構成でも前記実施の形態１と同様の効果が得られるが、前記実施の形態１、図１６および図１７で放熱性の観点で比較した場合、前期実施の形態１の構成が最も良く、次いで図１６の構成が良く、その次に図１７の構成が良いとされた。
【００４７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４８】
例えば前記実施の形態では、ＲＦパワーモジュールの増幅回路部を３段設けたが、２段構成または４段構成にしても良い。
【００４９】
また、前記実施の形態では、ＲＦパワーモジュールの２つの増幅回路部を１つの半導体チップに形成し、他の増幅回路部を他の半導体チップに形成した場合について説明したが、これに限定されるものではなく、３段全ての増幅回路部を１つの半導体チップに形成しても良い。
【００５０】
また、前記実施の形態では、ＧＳＭ９００とＤＣＳ１８００との２つの周波数帯の電波を取り扱うことが可能なデュアルバンド方式に適用した場合について説明したが、上記２つの周波数帯の他に、例えばＰＣＳ帯の電波をも取り扱うことが可能な、いわゆるトリプルバンド方式に適用しても良い。その場合、ＤＣＳ１８００とＰＣＳとは周波数帯が比較的近いので、ＤＣＳ１８００とＰＣＳとの信号の入力および出力と信号の増幅に、図４の送信信号ＩＮａの入力端子および出力端子Ｔｏｕｔａと高周波電力増幅回路１ＡとをＤＣＳ１８００とＰＣＳとで共用させるようにしても良い。
【００５１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるデジタル携帯電話に適用した場合について説明したが、それに限定されるものではなく、例えばＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）等のような移動体通信機能を有する情報処理装置やパーソナルコンピュータ等のような情報処理装置にも適用できる。
【００５２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００５３】
すなわち、第１面とそれとは反対の第２面とを有する多層配線構造の配線基板と、前記配線基板の第１面に搭載された第１半導体チップと、前記配線基板の第１面に搭載され、前記第１半導体チップの裏面電極に供給される電位とは異なる電位が裏面電極に供給される第２半導体チップとを備え、前記第１半導体チップの裏面電極は前記配線基板の第１孔内の導体を通じて前記配線基板の第２面の導体パターンに接続され、前記第２半導体チップの裏面電極は前記配線基板の第２孔内の導体に接続されており、前記第２孔は前記配線基板の第１面からその配線基板の厚さ方向の途中位置まで延びるが前記第２面までは達せず、前記第２孔内の導体は前記配線基板の第２面の前記導体パターンには電気的に接続されない構成を有することにより、第２半導体チップの放熱性を向上させることができるので、半導体装置の全体の放熱性を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の一例の要部回路図である。
【図２】図１の電源制御回路の一例の回路図である。
【図３】図１および図２の高周波電力増幅回路の一例の回路図である。
【図４】図１の半導体装置のさらに具体的な一例の回路図である。
【図５】図１の半導体装置のデバイス構造の一例を示す斜視図である。
【図６】図５の半導体装置の主面の要部平面図である。
【図７】図６の半導体チップを取り外して示した半導体装置の要部平面図である。
【図８】図５の半導体装置の裏面の平面図である。
【図９】図５の半導体装置の裏面の他の一例を示す平面図である。
【図１０】図５の半導体装置の要部断面図である。
【図１１】図５の半導体装置の第１半導体チップの一例の要部断面図である。
【図１２】図５の半導体装置の第２半導体チップの一例の要部断面図である。
【図１３】図５の半導体装置を搭載基板に搭載した状態の側面図である。
【図１４】図１３の半導体装置の搭載部分の要部拡大断面図である。
【図１５】本発明の一実施の形態の半導体装置を用いた携帯電話機システムの一例の説明図である。
【図１６】本発明の他の実施の形態である半導体装置のデバイス構造の要部断面図である。
【図１７】本発明のさらに他の実施の形態である半導体装置のデバイス構造の要部断面図である。
【符号の説明】
１  高周波電力増幅回路
２  動作電圧制御回路
２Ａ  電源制御回路
２Ｂ  バイアス電圧生成回路
３  コンパレータ回路
４  位相振幅分離回路
５，５ａ，５ｂ  カプラ
６  電源スイッチ回路
１０  配線基板
１０ａ  絶縁体板
１０ｂ  配線パターン
１０ｃ１  ビアホール
１０ｃ２  ビアホール
１０ｃ３  ビアホール
１０ｃ４  ビアホール
１０ｄ  窪み
１１ａ〜１１ｄ  半導体チップ
１２  チップ部品
１３  ボンディングワイヤ
１５  半導体基板
１５ａ，１５ｂ，１５ｃ，１５ｄ  半導体層
１７  ｐ型ウエル領域
１８ａ  ＬＤＭＯＳ・ＦＥＴ
１８ｂ  ＬＤＭＯＳ・ＦＥＴ
１９  ゲート絶縁膜
２０  ゲート電極
２１  ｎ＋型半導体領域
２２  ｎ−型半導体領域
２３  ｎ＋型半導体領域
２４  ｐ＋型半導体領域
２５  ｐ＋＋型半導体領域
２６  絶縁膜
２７  コンタクトホール
２８  プラグ
２９  ソース電極
３０  ドレイン電極
３１  絶縁膜
３２  導体層
３５  半導体領域
３６  トレンチＭＯＳ・ＦＥＴ
３７  半導体領域
３８  分離部
３９  溝
４０  ゲート絶縁膜
４１  ゲート電極
４１ａ  第１部分
４１ｂ  第２部分
４１Ｌ  ゲート引出配線
４２  キャップ絶縁膜
４３  半導体領域
４４  半導体領域
４５  溝
４６  半導体領域
４７Ｇ  ゲート引出電極
４７Ｓ  ソース引出電極
４８  コンタクトホール
４９  導体層
５１  マザーボード
５１ａ，５１ｂ  配線パターン
５１ｃ  ビアホール
５３  封止部材
５４  接合材
５６  フロントエンド・モジュール
５７  ベースバンド回路
５８  変復調用回路
５９  スイッチ回路
６０  分波器
ＡＭＰ１，ＡＭＰ２，ＡＭＰ３  増幅回路部
ＡＭＰ４  増幅回路部
ＢＩＡＳ  バイアス回路
Ｖｄｄ１  電源電圧
Ｖｃｔｌ  制御電圧
ＳＷ１，ＳＷ２  切換スイッチ
ＶＰＬ  出力レベル指定信号
ＭＯＤＥ  モード信号
ＬＤＯ  信号
Ｖｄｔ  検出信号
ＩＮ  送信信号
Ｐｉｎ  位相情報信号
Ｖｉｎ  振幅情報信号
ＭＩＸ  ミクサ
ＦＬＴ  フィルタ
Ｖａｐｃ  出力レベル制御電圧
Ｔｒ  入力端子
Ｔｉｎ  入力端子
Ｔｏｕｔ  出力端子
Ｖｏｕｔ  出力電圧
ＯＰ１  オペアンプ
Ｑｐ  ｐチャネル型のＭＯＳ・ＦＥＴ
Ｔｂａｔ  端子
Ｍ１〜Ｍ４  整合回路
Ｃ１〜Ｃ４，Ｃａ，Ｃｂ  コンデンサ
Ｒ１，Ｒ２ａ，Ｒ２ｂ，Ｒ３ａ，Ｒ３ｂ，Ｒ４ａ，Ｒ４ｂ，Ｒ５  抵抗
ＢＡＮＤ  バンド切換信号
Ｔｃｔｌ，Ｔｘｏｎ  入力端子
ＭＳａ，ＭＳｂ  マイクロストリップ線路
Ｔｒｅｇ  電源端子
ＰＭ  ＲＦパワーモジュール
ＡＮＴ  アンテナ
ＦＬＴ１，ＦＬＴ２  フィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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