(57)【要約】【課題】従来の二重ゲート電界効果トランジスタにおいては、しきい値電圧を任意にかつ精度よく制御し得るものがなかった。【解決手段】過渡応答動作時において、二重ゲート電界効果トランジスタの一方のゲート電極に、通常の論理操作を行うための入力信号を印加し、他方のゲート電極にはその信号に対し、信号レベルの時間的変化方向が同一で、かつ信号の低レベルまたは高レベルの少なくとも一方を所定の値だけシフトさせた信号、または所定の時間差（進行または遅延でもよい）を持たせた信号、または信号の時間変化を遅くした信号を印加する。【選択図】    図２
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【特許請求の範囲】
【請求項１】
二重ゲート電界効果トランジスタにおいて、第一のゲート電極に入力した信号に対し、信号の変化方向が同一であり、信号レベルが所定の値だけシフトした信号を第二のゲート電極に印加することを特徴とした二重ゲート電界効果トランジスタのゲート信号印加方法。
【請求項２】
二重ゲート電界効果トランジスタにおいて、第一のゲート電極に入力した信号に対し、信号の変化方向が同一であり、立ち上がり時間又は立ち下がり時間を速く又は遅くした信号を第二のゲート電極に印加することを特徴とした二重ゲート電界効果トランジスタのゲート信号印加方法。
【請求項３】
二重ゲート電界効果トランジスタにおいて、第一のゲート電極に入力した信号に対し、信号の変化方向が同一であり、所定の時間差を有する信号を第二のゲート電極に印加することを特徴とした二重ゲート電界効果トランジスタのゲート信号印加方法。
【請求項４】
請求項１ないし請求項３記載のゲート信号印加方法を用いた二重ゲート電界効果トランジスタ有する集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は、二重ゲート電界効果トランジスタのしきい値電圧制御に関する。
【０００２】
【従来の技術】
微小なチャネル長を有する絶縁ゲート電界効果トランジスタを実現するためには、いわゆる短チャネル効果（チャネル長を短くした場合のしきい値電圧の急激な低下）の防止が必須である。
【０００３】
そのための一つの素子構造として、図１に示される二重ゲート電界効果トランジスタがある（下記［特許文献１］参照）。図において、１は基板、２は第二ゲート絶縁膜であるとともに全体は図示されてはいないが基板上に形成された半導体結晶層を基板と分離する絶縁層であり、３、４、および５はそれぞれ半導体結晶層の一部に形成されたソース領域、ドレイン領域、およびチャネル領域であり、６は第一ゲート絶縁膜、７は絶縁膜、８はソース電極、９はドレイン電極、１０は第一ゲート電極、１１は第二ゲート電極である。
【０００４】
この構造は、短チャネル効果の抑制方法としては、最も有効であるとされている。すなわち、上下の第一ゲート電極１０および第二ゲート電極１１によりチャネル領域５をシールドし、ドレイン電界がソース、チャネル領域界面の電位分布に与える影響を抑えることによって、短チャネル化してもソース、チャネル領域界面の電位分布をゲート電極のみで安定して制御できるようにし、しきい値電圧の急激な低下を防止するものである。
【０００５】
このような素子において問題となる重要な点は、しきい値電圧をいかに制御するかという点である。通常は、チャネル領域内の不純物濃度を制御して行われるが、半導体自体の耐圧の制限によりその濃度の上限は１０１８ｃｍ−３程度に制限される。その場合、素子寸法が微細になると、チャネル領域内の不純物原子の数が極端に少なくなり、素子ごとの不純物原子数の統計的変動が素子のしきい値電圧の変動として顕著に現れてくる。この点は、極めて多数の素子を用いる集積回路においては歩留まりの低下として問題となる。
【０００６】
二重ゲート電界効果トランジスタにおいては、真性半導体に近い極めて低濃度のチャネル領域を短チャネル効果の抑制を損なわずに用いることが出来るので、この問題を避けることが出来る。しかしそのため、適当なしきい値電圧を実現するにはゲート電極材料として、適当な仕事関数を有する金属等を使用せざるを得ないが、仕事関数値が飛び飛びの値であるため細かな制御はできなかった。また、ＳｉＧｅ等を用い、ＳｉとＧｅの割合を適当に選択し、仕事関数を適当な値とする方法もあるが、プロセスが複雑になるという欠点を有していた。
【０００７】
上記説明においては、二重ゲート電界効果トランジスタの二つのゲートは電気的に接続されている場合であったが、第２図（ｄ）に示されるように、一方のゲート電極を信号入力に用い、他方のゲート電極には所定の定電位（定電位の値は随時変わるが、入力信号周期より十分長い期間は少なくとも一定電位に保たれている場合も含む）を印加し、信号入力ゲートから見たしきい値電圧を最適値に制御する方法も知られている。しかしこの場合は、信号入力ゲート側のチャネルしか電流が流れないので、二つのゲート電極を電気的に接続した場合に比べて電流は約半分となり過渡応答動作時の負荷駆動能力の劣化を招く欠点がある。さらに、しきい値電圧以下において、ドレイン電流を一桁変えるのにゲート電圧変化がどれぐらい必要かと言う、いわゆるゲート振幅（Ｓファクターとも言われ、単位はｍＶ／桁）が大きくなる欠点がある。ちなみに、二つのゲート電極を電気的に接続した場合は、室温で約６０ｍＶ／桁というほぼ理論限界に近い小さな値が実現される。
【０００８】
【特許文献１】特許第２０２１９３１号
【０００９】
【発明が解決しようとする課題】
本願発明の課題は上記欠点を除去し、しきい値電圧を任意にかつ精度よく制御し得る二重ゲート電界効果トランジスタのゲート信号入力方法を提供することである。
【００１０】
【課題を解決するための手段】
過渡応答動作時において、二重ゲート電界効果トランジスタの一方のゲート電極に通常の論理操作を行うための入力信号を印加し、他方のゲート電極にはその信号に対し、信号レベルの時間的変化方向が同一（以下「同相」という。）で、かつ信号の低レベルまたは高レベルの少なくとも一方を所定の値だけシフトさせた信号、または所定の時間差（進行または遅延でもよい）を持たせた信号、または信号の時間変化を速く又は遅くした信号を印加する。
【００１１】
図２は、ゲート電極１の入力信号Ｖｇ１の波形とゲート電極２への入力信号Ｖｇ２の波形の時間関係を模式的に説明したものである。図２（ａ）は、負側又は正側にシフトされた入力信号Ｖｇ１をＶｇ２として用いる本願第一の方法を図示したものである。同図（ｂ）は、Ｖｇ２として、Ｖｇ１より、立ち上がり、立ち下がりとも遅い波形か、両方とも速い波形を用いる本願第２の方法を図示したものである。なお、場合によっては、立ち上がりを速く、立ち下がりを遅くした波形か、またはその逆の波形を用い、立ち上がり時は、しきい値電圧を小さく、立ち下がり時は、しきい値電圧を大きくするか、又は、その逆にして回路性能を改善することも可能である。同図（ｃ）は、Ｖｇ２としてＶｇ１を遅延または進行させた波形を用いた本願第３の方法を図示したものである。また、同図（ｄ）は、従来のしきい値電圧制御法であるところのＶｇ２に定電位を与える場合を図示してある。
【００１２】
【作用】
ｎ形電界効果トランジスタの場合を例にとって説明する。従来のように二重ゲート電界効果トランジスタの一方のゲート電極、例えば、第一ゲート電極には入力信号Ｖｇ１を印加し、他方のゲート電極、例えば、第二ゲート電極には両ゲート電極を接続して動作させた場合のしきい値電圧ＶＴ０より低い電圧、例えばー０．５Ｖあるいはー１．０Ｖの定電圧Ｖｇ２を同時に入力する。
そうすると、図３に示すように、両方のゲートを電気的に接続し入力信号を印加した場合（Ｖｇ２＝Ｖｇ１）に対し、しきい値電圧は共に正の方向にシフトさせることが出来それぞれＶＴ１およびＶＴ２が得られる。
【００１３】
しかし、図３に見られるように、定電圧Ｖｇ２を印加した場合は、しきい値電圧より低い電圧範囲において、特性曲線の傾きは、小さくなっており、ゲート振幅が大きくなる欠点を示している。なお、Ｉｖｔは、しきい値電圧を定義するドレイン電流値である。また、これら特性は、二次元デバイスシミュレータａｔｌａｓ（米国、シルバコ社）を用い、ゲート長１００ｎｍ、第一および第二のゲート酸化膜厚２ｎｍ、シリコンチャネル層厚５ｎｍ、第一及び第二ゲート電極は、アルミニウムゲート電極の条件で計算してある。以下の特性図も同様である。ちなみに、この場合ＶＴ０は約−０．２Ｖである。
【００１４】
これに対し、本願発明の第一の方法においては、図２（ａ）に見られるように、二重ゲート電界効果トランジスタの一方のゲート電極、例えば第一ゲート電極に入力信号Ｖｇ１を印加し、他方のゲート電極、例えば第二ゲート電極には、両ゲート電極を接続して動作させた場合のしきい値電圧ＶＴ０より低い電圧、例えばー０．５Ｖ（Ｖｇ１−Ｖｇ２＝０．５Ｖ）あるいはー１．０Ｖ（Ｖｇ１−Ｖｇ２＝１．０Ｖ）だけ少なくともＶｇ１の低レベルをシフトさせた入力信号Ｖｇ２を同時に入力する。
そうすると、図４に示すように、両方のゲートを電気的に接続し入力信号を印加した場合（Ｖｇ２＝Ｖｇ１）に対し、第一ゲート電極から見たしきい値電圧をそれぞれのレベルシフト量に応じてより大きな値の正方向シフトさせることが出来それぞれＶＴ１およびＶＴ２なるしきい値電圧を得ることが出来る。
【００１５】
この場合、図４に見られるように、いずれもほぼ同じゲート振幅が得られ、定電位のみを与えた場合のような大きな劣化はない。なお、図４の場合は、Ｖｇ２の信号振幅は、Ｖｇ１と同じとしている。また横軸は、ゲート電圧Ｖｇ１としてあるが、トランジスタ内部の時間応答は、入力信号に対して十分早いのが普通であるので、時間軸と読み替えることもできる。
【００１６】
従って、この場合は、信号の立ち上がり時間応答と立ち下がり時間応答は同じ曲線をたどることを示しており、両時間応答でのしきい値電圧値は、原理的には同じである。また、ＶＴ０より正方向にレベルシフトさせた入力信号Ｖｇ２を第二ゲート電極に同時に印加すれば、しきい値電圧を逆に負方向にシフトさせることが出来る。ただし、低レベルにおけるリーク電流は、若干増加する。
【００１７】
本願発明の第二の方法は、図２（ｂ）に見られるように、第二ゲート電極に印加する信号Ｖｇ２の立ち上がり時間を第一ゲート電極に印加された入力信号Ｖｇ１のそれよりも速く又は遅くする方法である。
【００１８】
前者の場合は、第一ゲート電極から見たゲート振幅は、理論値より見かけ上小さくなり、また、しきい値電圧は、負方向にシフトする。後者の場合、ゲート振幅は、大きくなるが、第二ゲート電極に定電位を与える従来の場合よりは、小さい値が実現でき、しきい値電圧を正方向にシフトさせることが出来る。立ち下がり時間の場合は、ゲート振幅については同様であるが、しきい値電圧については逆の作用、効果を得ることが出来る。
【００１９】
したがって、立ち上がり時と立ち下がり時のしきい値電圧が異なって見え、ヒステリシス特性が得られる。立ち下がり時間、立ち上がり時間の早い信号を発生する方法は、トリガー回路等を用いて、入力信号より速い信号を発生することが出来る。遅くする方法は、積分回路などがある。
【００２０】
本願発明の第三の方法においては、図２（ｃ）に見られるように、第二ゲート電極に第一ゲート電極に印加した信号を所定の遅延を持たせて印加する。
【００２１】
そうすると、立ち上がり時間応答の場合においては、遅延時間内は、第二ゲートには定電圧、この場合は、低レベルと同一の電圧が印加されているが、その時間以後は、その遅延時間内に二つの信号の間に生じた等価的電圧差だけ負方向にレベルシフトされた信号が第二ゲート電極に印加される。
【００２２】
逆に立ち下がり時間応答の場合は、遅延時間内は、高レベルと同一の電圧が印加されているので、第二ゲート電極には、逆に正方向にレベルシフトされた信号が第二ゲート電極に印加されることになる。
【００２３】
したがって、図５に示すように、立ち上がり時には遅延時間内は、第二ゲート電極に定電圧を印加した場合と同様な電流応答であるが、それ以後は、負方向にレベルシフトされた信号が同時に印加された場合と同じようにゲート振幅の劣化はなく、かつ正方向にしきい値電圧がシフトされた応答を示す。
【００２４】
立ち下がり時には、逆に負方向にしきい値電圧のシフトされた応答を示し、同様にゲート振幅の劣化はない。この場合、低レベル（−０．５Ｖ）に達したとき、ドレイン電流が低下しているのは、第二ゲート電圧が遅れて低レベルに達するためである。
【００２５】
この方法においては、立ち上がり時は、しきい値電圧が大きく、立ち下がり時は、しきい値電圧が小さいというヒステリシス特性を示し、第一、第二ゲート電極に同一信号を入力した場合と比べて、雑音余裕が大きくとれ、また定常状態においては、両ゲート電極には同一の電圧が印加されていることになるから、オン電流や低レベルリーク電流の劣化はない。
【００２６】
以上、本願発明の説明においては、第二ゲート酸化膜厚を第一ゲート酸化膜厚と同じとして説明したが、例えば第二ゲート酸化膜厚を第一ゲート酸化膜厚より厚い場合でも作用、効果は同様である。
【００２７】
なお、この場合、第二ゲート電極から見たしきい値電圧は、第一ゲート電極から見たしきい値電圧より大きくなり、オン電流や、リーク電流を小さくすることが出来る。
【００２８】
さらに、ゲート電極容量が小さい分だけ過渡応答を速くすることもできる。さらに、第一ゲート電極と第二ゲート電極の役割を交換してもよく、またゲート電極が仕事関数の異なる電極材料でそれぞれ構成されていても良く、さらに本願発明の第一の方法、第二の方法および第三の方法を任意に混在させて用いることもでき、いずれも同様の作用、効果が得られることはもちろんである。
【００２９】
【実施例】
まず、図６に、回路図に用いる二重ゲート電界効果トランジスタの図記号を示す。図６（ａ）は、ｎチャネル素子を示し、同図（ｂ）はｐチャネル素子を示す。また、１００は第一ゲート電極、２００は第二ゲート電極、３００はドレイン電極、４００はソース電極を示す。
【００３０】
図７は、本願発明の第一の方法を用いたインバータの実施例である。図において２０は入力端子、２１は出力端子、２２はドレイン電源端子、２３はソース電源端子である。入力端子２０に入力された信号は第一ゲート電極に印加され、さらにレベルシフト回路で電位レベルをシフトされ第二ゲート電極に印加される。負荷素子としては、抵抗、ｎチャネル電界効果トランジスタ、ｐチャネル電界効果トランジスタなどが用いられる。レベルシフト回路の具体例としてはソースフォロワー回路がある。
【００３１】
図８は、他の実施例であり、レベルシフト回路として逆並列に接続されたダイオード、２４および２５を用い、入力信号は順方向電圧だけ立ち上がり時には負方向にレベルシフトされ、立ち下がり時には正方向にレベルシフトされる。定常状態においては両ゲート電極の電位はほぼ等しくなるからオン状態での駆動電流、オフ状態でのリーク電流は両ゲートを電気的に接続した場合と同様であり、過渡応答時および定常状態とも従来法のような劣化はない。ダイオードとしては蓄積時間効果のないショオットキダイオードが望ましい。
【００３２】
図９は、本願発明の第二の方法による他の実施例を示す。第一ゲート電極の入力信号は分圧回路または積分回路を通して第二ゲート電極に印加される。したがって、第二ゲート電極には立ち上がりまたは立ち下がりの遅くなった同相信号が印加される。
【００３３】
図１０は、分圧回路を具体的に示した実施例である。容量２６によって両ゲート電極が接続されている。第二ゲート電極には理想的には容量２６と第二ゲート電極容量によって分圧された信号が印加され、したがって立ち上がり、立ち下がりが分割比だけ遅くなった信号が印加されることになる。図の抵抗はなくても良いが、ある場合には定常状態においてはソース電極の電位と等しくなり、第一ゲート電極から見たしきい値電圧は大きくなり、また第一電極側のチャネルのみの動作となるからリーク電流やオン電流が低減され低消費電力となる。なお、上記抵抗の接続先はソース電極でなくても良く、他の定電位点に接続しても良い。
【００３４】
図１１は、積分回路を具体的に示した実施例である。２７の抵抗Ｒが第一ゲート電極と第二ゲート電極間に接続されており、これと第二ゲート電極容量とで近似的な積分回路が構成される。この場合、定常状態においては両電極の電位は等しくなる。
【００３５】
図１２は、本願発明の第三の方法による他の実施例である。Ｘ１、Ｘ２は二重ゲート電界効果トランジスタであり、Ｘ１，Ｘ２の第二ゲート電極はそれぞれＸ２，Ｘ１のドレイン電極にクロス結合されている。２８、２９は信号入力端子、３０，３１は出力端子であり、論理値としては互いに相補的な値を出力する。３２はドレイン電源ＶＤＤ端子、３３はソース電源ＶＳＳ端である。この回路はいわゆるダブルレール論理回路のインバータ回路として動作する。
【００３６】
動作の概要を以下に示す。まず、入力端子２８、２９が低レベルであれば、出力端子３０、３１の論理状態が保持される。すなわち、一方が高レベルで、他方は低レベルのままである。入力端子２８、２９が同時に高レベルであればＸ１、Ｘ２は同時にオンとなるから出力端子３０、３１は同時に低レベルとなる。この状態から入力端子２８、２９に同時に低レベルを入力すると、出力端子３０、３１は一方が高レベル、他方が低レベルとなるが、どちらがそうなるかは不定である。
【００３７】
出力端子での状態を変えるには高レベルである方のトランジスタの入力端子に高レベルを入力し、他方のトランジスタの入力端子には低レベルを入力する。例えば、出力端子３０が高レベル、３１が低レベルの時は、入力端子２８に高レベル、２９に低レベルを入力する。そうすると、Ｘ１はオフからオンに、Ｘ２はオフからオンとなり、出力端子３０は低レベルに、３１は高レベルに変化する。
【００３８】
この時、Ｘ１の第二ゲート電極は出力端子３１に接続されているから、低レベルから高レベルに変化し、かつ入力端子２８の入力信号と同相な信号が入力されるが、約トランジスタ二段分の遅延を持って入力されることになる。また、Ｘ２の第二ゲートにはトランジスタ一段分の遅延を持った入力端子２９の入力信号と同相な信号が入力されることになる。
【００３９】
この回路は、状態変化の時のみトランジスタＸ１、Ｘ２のそれぞれ両チャネルが動作状態になり、定常状態においては低レベル出力状態のトランジスタの片側チャネルのみオン状態となっているから、負荷素子に抵抗あるいはｎチャネル素子を用いた場合でも消費電力を小さくできる。
【００４０】
この回路は、ＳＲＡＭセル回路としても用いることが出来る。その場合、セル選択トランジスタを入力端子２８、２９にそれぞれ接続し、また、出力端子、３０、３１にも別途それぞれ接続する。そうすると、セルへの入力とセルからの出力を別々のビット線から取り出せるので読み込みと読み出しの衝突は避けることが出来る。さらに、必要なら出力ビット線からの読み込みも可能であり、メモリとしての動作の多様性を有する。
【００４１】
【発明の効果】
本願発明においては、二重ゲート電界効果トランジスタのゲート信号入力方法に工夫を加えることにより、二重ゲート電界効果トランジスタのしきい値電圧を任意にかつ精度よく制御し得る。
【図面の簡単な説明】
【図１】図１は従来の二重ゲート電界効果トランジスタの構造例
【図２】ゲート電極への入力波形図
【図３】従来のゲート入力印加方法による二重ゲート電界効果トランジスタのゲート特性例
【図４】本願発明の方法によるゲート特性
【図５】本願発明の方法によるゲート特性
【図６】二重ゲート電界効果トランジスタに用いる回路記号の説明図
【図７】本願発明をインバータに用いた例
【図８】図６のインバータにおけるレベルシフト回路を具体化した例
【図９】別のインバータの例
【図１０】図８のインバータにおける分圧回路を具体化した例
【図１１】図８のインバータにおける分圧回路を具体化した別の例
【図１２】本願発明をダブルレール論理回路のインバータ回路に用いた例
【符号の説明】
１・・・基板
２・・・第二ゲート絶縁膜
３・・・ソース領域
４・・・ドレイン領域
５・・・チャネル領域
６・・・第一ゲート絶縁膜
７・・・絶縁膜
８・・・ソース電極
９・・・ドレイン電極
１０・・第一ゲート電極
１１・・第二ゲート電極
２０・・入力端子
２１・・出力端子
２２・・ドレイン電源端子
２３・・ソース電源端子
２４・・ダイオード
２５・・ダイオード
２６・・容量
２７・・抵抗
２８・・信号入力端子
２９・・信号入力端子
３０・・出力端子
３１・・出力端子
３２・・ドレイン電源ＶＤＤ端子
３３・・ソース電源ＶＳＳ端子
１００・第一ゲート電極
２００・第二ゲート電極
３００・ドレイン電極
４００・ソース電極
Ｘ１・・二重ゲート電界効果トランジスタ
Ｘ２・・二重ゲート電界効果トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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