(57)【要約】【課題】窒素導入された低抵抗で信頼性の高いシリサイド膜を有する半導体装置及びその製造方法を提供する。【解決手段】半導体基板１に活性領域を囲むトレンチ型の素子分離絶縁膜２を形成した後、活性領域上にゲート絶縁膜３及びゲート電極４を形成する。その後、ゲート電極４の側方下に低濃度ソース・ドレイン領域５を形成した後、Ｌ字状の酸化膜サイドウォール６ａと窒化膜サイドウォール６ｂの積層膜からなるサイドウォール６を形成する。その後、サイドウォール６の側方下に高濃度ソース・ドレイン領域７を形成した後、窒素を導入してアモルファス化された窒素導入層８ａ、８ｂを形成する。その後、酸化膜サイドウォール６ａを選択的にエッチングして後退させる。その後、サリサイドプロセスにより、ゲート電極４及び高濃度ソース・ドレイン領域７上にコバルトシリサイド膜を形成する。【選択図】  図１
2004221382.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜及びゲート電極と、
前記ゲート電極の側面上に形成されたＬ字状の第１のサイドウォールと、
前記第１のサイドウォール上に形成された第２のサイドウォールと、
前記半導体基板に形成されたソース・ドレイン領域と、
前記ゲート電極上に形成された第１のシリサイド膜と、
前記ソース・ドレイン領域上に形成された第２のシリサイド膜とを備え、
前記第１のシリサイド膜及び前記第２のシリサイド膜は、窒素を含有しており、
前記ソース・ドレイン領域上に形成された前記第２のシリサイド膜の一部は、前記第２のサイドウォールと前記半導体基板との間に形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２のサイドウォールの端部は、前記第１のサイドウォールの端部に対して内側に後退していることを特徴とする半導体装置。
【請求項３】
半導体基板上にゲート電極を形成する工程（ａ）と、
前記ゲート電極の側面上にサイドウォールを形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記ゲート電極及び前記サイドウォールをマスクにして、前記半導体基板に窒素を注入して窒素注入層を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記サイドウォールの少なくとも一部をエッチングする工程（ｄ）と、
前記工程（ｄ）の後に、前記ゲート電極及び前記半導体基板上に選択的にシリサイド膜を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記工程（ｂ）では、前記ゲート電極の側面上に形成されたＬ字状の第１のサイドウォールと前記第１のサイドウォール上に形成された第２のサイドウォールとからなる前記サイドウォールを形成し、
前記工程（ｄ）では、前記サイドウォールのうち、前記第１のサイドウォールの露出している端部を選択的にエッチングして後退させることを特徴とする半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置の製造方法において、
前記工程（ｄ）では、前記サイドウォールに対してアルゴンガスを用いた逆スパッタを行なうことにより、前記サイドウォールの一部をエッチングして後退させることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記サイドウォールに対して逆スパッタを行なった後、真空中で連続して前記シリサイド膜を形成するための金属膜を堆積することを特徴とする半導体装置の製造方法。
【請求項７】
請求項３〜６のうちいずれか１つに記載の半導体装置の製造方法において、
前記工程（ｃ）では、前記窒素注入層が窒素注入によってアモルファス化されていることを特徴とする半導体装置の製造方法。
【請求項８】
請求項３〜６のうちいずれか１つに記載の半導体装置の製造方法において、
前記工程（ｂ）の後で、前記工程（ｄ）の前に、前記窒素注入層の形成領域に不純物を注入してアモルファス化する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上にゲート電極を形成する工程（ａ）と、
前記ゲート電極の側面上にサイドウォールを形成する工程（ｂ）と、
前記工程（ｂ）の後に、基板上にオフセット絶縁膜を形成する工程（ｃ）と、前記ゲート電極及び前記サイドウォールをマスクにして、前記オフセット絶縁膜越しに前記半導体基板に窒素を注入して窒素注入層を形成する工程（ｄ）と、前記工程（ｄ）の後に、前記オフセット絶縁膜を選択的に除去する工程（ｅ）と、
前記工程（ｅ）の後に、前記ゲート電極及び前記半導体基板上に選択的にシリサイド膜を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記工程（ｃ）の後で、前記工程（ｅ）の前に、前記窒素注入層の形成領域に不純物を注入してアモルファス化する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にソース・ドレイン拡散層及びゲート電極の上にシリサイド層が形成されたＭＩＳ型トランジスタ（以下、ＭＩＳＦＥＴと称す）を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化の要請に伴い、ＭＩＳＦＥＴのゲート長の縮小化及びソース・ドレイン拡散層の浅接合化が必須となってきている。それに伴い、ゲート電極及びソース・ドレイン拡散層の低抵抗化の要望が高まってきており、サリサイドプロセスを用いたゲート電極及びソース・ドレイン拡散層上へのシリサイド層の形成が導入されている。しかしながら、サリサイドプロセスによって、微細化されたゲート電極上と浅接合化されたソース・ドレイン拡散層上に同時にシリサイド層を形成した場合、ゲート電極の低抵抗化とソース・ドレイン拡散層における接合リークの低減とを同時に満たすことが困難になってきている。すなわち、ゲート電極を低抵抗化するためにシリサイド層の膜厚を厚く形成すると、浅接合化されたソース・ドレイン拡散層における接合リークが増大してしまうという課題がある。そこで、近年半導体基板に窒素を導入することによって、サリサイドプロセスによるシリサイド層の形成プロセスマージンを拡大させる試みがなされている（例えば、特許文献１参照）。
【０００３】
以下、従来のサリサイドプロセスを用いた半導体装置の製造方法について説明する。
【０００４】
図５（ａ）〜図５（ｅ）は、従来のサリサイドプロセスを用いた半導体装置の製造工程を示す断面図である。
【０００５】
まず、図５（ａ）に示す工程で、半導体基板１０１に活性領域を囲むトレンチ型の素子分離絶縁膜１０２を形成した後、半導体基板１０１の活性領域上にシリコン酸化膜及びポリシリコン膜を順次形成する。その後、リソグラフィ及びドライエッチングにより、ポリシリコン膜及びシリコン酸化膜をパターニングして、ゲート絶縁膜１０３上にゲート電極１０４を形成する。その後、ゲート電極１０４及び素子分離絶縁膜１０２をマスクにして活性領域に低濃度の不純物イオンを注入して、拡散深さの浅い低濃度ソース・ドレイン領域１０５をゲート電極１０４の側方下に自己整合的に形成する。
【０００６】
次に、図５（ｂ）に示す工程で、基板上にＣＶＤ法によって酸化膜を堆積した後、この酸化膜をエッチバックすることにより、ゲート電極１０４の側面上に酸化膜からなるサイドウォール１０６を形成する。その後、ゲート電極１０４、サイドウォール１０６及び素子分離絶縁膜１０２をマスクにして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域１０７をサイドウォール１０６の側方下に自己整合的に形成する。その後、低濃度ソース・ドレイン領域１０５及び高濃度ソース・ドレイン領域１０７の不純物を活性化させるために、１０００℃１０秒の短時間熱処理を行なう。
【０００７】
次に、図５（ｃ）に示す工程で、ゲート電極１０４及び高濃度ソース・ドレイン領域１０７の表面部に窒素をイオン注入して、アモルファス化された窒素導入層１０８ａ、１０８ｂを形成する。
【０００８】
次に、図５（ｄ）に示す工程で、スパッタリング法により、基板上に、コバルト膜１０９を堆積した後、コバルト膜１０９上に窒化チタン膜１１０を堆積する。その後、窒素ガス雰囲気中で、半導体基板１０１に４００〜５００℃程度の温度で第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極１０４及び高濃度ソース・ドレイン領域１０７の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜１１１ａ、１１１ｂ（ＣｏＳｉとＣｏ２Ｓｉとの混合体）を形成する。このとき、コバルト膜１０９のうちサイドウォール１０６及び素子分離絶縁膜１０２などの絶縁膜上に位置する部分はシリサイド化されることなく、未反応のままコバルト膜１０９が残存する。
【０００９】
次に、図５（ｅ）に示す工程で、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜１１０及び未反応のまま残存するコバルト膜１０９を選択的に除去することによって、ゲート電極１０４及び高濃度ソース・ドレイン領域１０７上に第１のコバルトシリサイド膜１１１ａ、１１１ｂを選択的に残置させる。その後、窒素ガス雰囲気中で、半導体基板１０１に７００〜８００℃程度の温度で第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜１１１ａ、１１１ｂを構造的に安定な第２のコバルトシリサイド膜１１２ａ、１１２ｂ（ＣｏＳｉ２膜）に変換する。
【００１０】
この製造方法によれば、低濃度ソース・ドレイン領域１０５及び高濃度ソース・ドレイン領域１０７の不純物を活性化させるための短時間熱処理を行なった後、窒素をイオン注入してアモルファス化された窒素導入層１０８ａ、１０８ｂを形成し、その後、サリサイドプロセスにより第２のコバルトシリサイド膜１１２ａ、１１２ｂを形成する。この窒素導入層１０８ａ、１０８ｂを形成することによって、コバルトシリサイド膜の凝集やシリサイド化におけるスパイク反応が抑制されるため、ほぼ均一な厚みの第２のコバルトシリサイド膜１１２ａ、１１２ｂを形成することができる。これにより、ゲート電極１０４の低抵抗化が図れるとともに、高濃度ソース・ドレイン領域１０７における接合リークを抑制することができる。
【００１１】
【特許文献１】
特開平９−８２９７号公報（第６−７頁、図１）
【００１２】
【発明が解決しようとする課題】
しかしながら、上述のような従来のサリサイドプロセスを用いた半導体装置の製造方法においては、下記のような不具合があった。
【００１３】
図６は、従来のサリサイドプロセスを用いた半導体装置の製造方法における不具合を説明するための断面図である。
【００１４】
図５（ｃ）に示す工程で、窒素を注入して窒素注入層１０８ａ、１０８ｂを形成した後、図５（ｄ）及び図５（ｅ）に示すサリサイドプロセスによって、第２のコバルトシリサイド膜１１２ａ、１１２ｂを形成した場合、図６に示すように、サイドウォール１０６下部に形成された窒素注入層１０８ｂが残存する。これは、窒素をイオン注入した際、サイドウォール１０６下部にも窒素が注入され、また、サリサイドプロセスにおける熱処理等による窒素の横方向への拡散によって、サイドウォール１０６下部に窒素注入層１０８ｂが形成される。このため、第２のコバルトシリサイド膜１１２ｂを形成しても、窒素注入層１０８ｂのサイドウォール１０６下部への入り込みに対して、第２のコバルトシリサイド膜１１２ｂのサイドウォール１０６下部への入り込みが小さいため、第２のコバルトシリサイド膜１１２ｂによって窒素注入層１０８ｂを完全に覆うことができないため、サイドウォール１０６下部に窒素注入層１０８ｂが残存する。このように、サイドウォール１０６下部に窒素注入層１０８ｂが残存していると、抵抗体となるためソース・ドレイン電流が低下するため、トランジスタ特性が劣化するという課題がある。
【００１５】
本発明の目的は、窒素導入によりシリサイド膜の結晶粒の粗大化及び不均一化を制御するとともに、低抵抗で信頼性の高いシリサイド膜を有する半導体装置及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜及びゲート電極と、前記ゲート電極の側面上に形成されたＬ字状の第１のサイドウォールと、前記第１のサイドウォール上に形成された第２のサイドウォールと、前記半導体基板に形成されたソース・ドレイン領域と、前記ゲート電極上に形成された第１のシリサイド膜と、前記ソース・ドレイン領域上に形成された第２のシリサイド膜とを備え、前記第１のシリサイド膜及び前記第２のシリサイド膜は、窒素を含有しており、前記ソース・ドレイン領域上に形成された前記第２のシリサイド膜の一部は、前記第２のサイドウォールと前記半導体基板との間に形成されている。
【００１７】
この構成によれば、第１のシリサイド膜及び第２のシリサイド膜は、窒素を含有しており、これによりシリサイド膜の凝集やシリサイド化におけるスパイク反応が抑制されるため、ほぼ均一な厚みとなり、ゲート電極の低抵抗化が図れるとともに、ソース・ドレイン領域における接合リークを低減することができる。さらに、第２のサイドウォールと前記半導体基板との間に第２のシリサイド膜を形成することにより、サイドウォール下部に窒素導入層が残存するのを防止することができるのでソース・ドレイン領域の低抵抗化を図ることができる。
【００１８】
上記半導体装置において、前記第２のサイドウォールの端部は、前記第１のサイドウォールの端部に対して内側に後退している。
【００１９】
本発明の第１の半導体装置の製造方法は、半導体基板上にゲート電極を形成する工程（ａ）と、前記ゲート電極の側面上にサイドウォールを形成する工程（ｂ）と、前記工程（ｂ）の後に、前記ゲート電極及び前記サイドウォールをマスクにして、前記半導体基板に窒素を注入して窒素注入層を形成する工程（ｃ）と、前記工程（ｃ）の後に、前記サイドウォールの少なくとも一部をエッチングする工程（ｄ）と、前記工程（ｄ）の後に、前記ゲート電極及び前記半導体基板上に選択的にシリサイド膜を形成する工程（ｅ）とを備えている。
【００２０】
この構成によれば、窒素導入層を形成した後に、サイドウォールの一部をエッチングして窒素導入層の全表面を露出してからシリサイド膜を形成するので、窒素導入層の全形成領域にシリサイド膜を形成することができる。これにより、シリサイド膜を形成した後に、窒素導入層が残存するのを防止することができるので、ソース・ドレイン領域の低抵抗化を図ることができる。
【００２１】
上記第１の半導体装置の製造方法において、前記工程（ｂ）では、前記ゲート電極の側面上に形成されたＬ字状の第１のサイドウォールと前記第１のサイドウォール上に形成された第２のサイドウォールとからなる前記サイドウォールを形成し、前記工程（ｄ）では、前記サイドウォールのうち、前記第１のサイドウォールの露出している端部を選択的にエッチングして後退させる。
【００２２】
上記第１の半導体装置の製造方法において、前記工程（ｄ）では、前記サイドウォールに対してアルゴンガスを用いた逆スパッタを行なうことにより、前記サイドウォールの一部をエッチングして後退させる。この半導体装置の製造方法において、前記サイドウォールに対して逆スパッタを行なった後、真空中で連続して前記シリサイド膜を形成するための金属膜を堆積する。
【００２３】
上記第１の半導体装置の製造方法において、前記工程（ｃ）では、前記窒素注入層が窒素注入によってアモルファス化されている。
【００２４】
上記第１の半導体装置の製造方法において、前記工程（ｂ）の後で、前記工程（ｄ）の前に、前記窒素注入層の形成領域に不純物を注入してアモルファス化する工程をさらに備えている。
【００２５】
本発明の第２の半導体装置の製造方法は、半導体基板上にゲート電極を形成する工程（ａ）と、前記ゲート電極の側面上にサイドウォールを形成する工程（ｂ）と、前記工程（ｂ）の後に、基板上にオフセット絶縁膜を形成する工程（ｃ）と、前記ゲート電極及び前記サイドウォールをマスクにして、前記オフセット絶縁膜越しに前記半導体基板に窒素を注入して窒素注入層を形成する工程（ｄ）と、前記工程（ｄ）の後に、前記オフセット絶縁膜を選択的に除去する工程（ｅ）と、前記工程（ｅ）の後に、前記ゲート電極及び前記半導体基板上に選択的にシリサイド膜を形成する工程（ｅ）とを備えている。
【００２６】
この構成によれば、オフセット絶縁膜越しに窒素を注入して窒素導入層を形成した後、オフセット絶縁膜を除去してからシリサイド膜を形成するので、窒素導入層の全形成領域にシリサイド膜を形成することができる。これにより、シリサイド膜を形成した後に、窒素導入層が残存するのを防止することができるので、ソース・ドレイン領域の低抵抗化を図ることができる。
【００２７】
上記第２の半導体装置の製造方法において、前記工程（ｃ）の後で、前記工程（ｅ）の前に、前記窒素注入層の形成領域に不純物を注入してアモルファス化する工程をさらに備えている。
【００２８】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２９】
（第１の実施形態）
図１（ａ）〜図１（ｄ）及び図２（ａ）〜図２（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００３０】
まず、図１（ａ）に示す工程で、ｐ型の半導体基板１に活性領域を囲むトレンチ型の素子分離絶縁膜２を形成した後、半導体基板１の活性領域上に厚み約５ｎｍのシリコン酸化膜及び厚み約２００ｎｍのポリシリコン膜を順次形成する。その後、リソグラフィ及びドライエッチングにより、ポリシリコン膜及びシリコン酸化膜をパターニングして、ゲート絶縁膜３上にゲート電極４を形成する。その後、ゲート電極４及び素子分離絶縁膜２をマスクにして、活性領域にｎ型不純物である砒素イオンをドーズ量６×１０１４ａｔｏｍｓ／ｃｍ２、注入エネルギ−１ｋｅＶの注入条件で注入して、拡散深さの浅い低濃度ソース・ドレイン領域５をゲート電極４の側方下に自己整合的に形成する。
【００３１】
次に、図１（ｂ）に示す工程で、基板上にＣＶＤ法によって厚み１０ｎｍ程度のシリコン酸化膜（例えば、ＴＥＯＳ膜やＨＴＯ膜）を堆積した後、このシリコン酸化膜上にＣＶＤ法によって厚み７０ｎｍ程度のシリコン窒化膜を堆積する。
その後、シリコン窒化膜及びシリコン酸化膜をエッチバックすることにより、ゲート電極４の側面上にＬ字状の酸化膜サイドウォール６ａと窒化膜サイドウォール６ｂの積層膜からなるサイドウォール６を形成する。その後、ゲート電極４、サイドウォール６及び素子分離絶縁膜２をマスクにして、活性領域にｎ型不純物である砒素イオンをドーズ量３×１０１５ａｔｏｍｓ／ｃｍ２、注入エネルギ−４０ｋｅＶの注入条件で注入して、高濃度ソース・ドレイン領域７をサイドウォール６の側方下に自己整合的に形成する。その後、低濃度ソース・ドレイン領域５及び高濃度ソース・ドレイン領域７の不純物を活性化させるために、１０００℃１０秒の短時間熱処理を行なう。
【００３２】
次に、図１（ｃ）に示す工程で、ゲート電極４及び高濃度ソース・ドレイン領域７の表面部に窒素をドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２、注入エネルギ−１０ｋｅＶの注入条件で注入して、アモルファス化された窒素導入層８ａ、８ｂを形成する。このとき、窒素は、分子イオンではなく、窒素イオン（Ｎ＋）で注入しても良い。また、窒素注入時に半導体基板１の活性領域の表面がアモルファスにならない場合は、ゲルマニウム（Ｇｅ）を窒素注入前又は窒素注入後もしくは、窒素注入前後にイオン注入してアモルファス化を行ってもよい。このアモルファス化させるための不純物は、ゲルマニウムに限らず、基本的にはアモルファス化ができれば何でもよく、特に、ソース・ドレイン領域と同一導電型の不純物または４族の元素あるいは希ガスであるのが望ましい。このような不純物であれば、アモルファス化以降のアニールで活性化しても抵抗上昇の原因とならない。
【００３３】
次に、図１（ｄ）に示す工程で、サイドウォール６のうち酸化膜サイドウォール６ａをフッ酸系溶液を用いたウェットエッチにより約１０ｎｍ程度エッチングする。これにより、窒化膜サイドウォール６ｂの端部領域２０に位置する酸化膜サイドウォール６ａがエッチングされ、酸化膜サイドウォール６ａの端部がゲート電極４側方向に後退する。
【００３４】
次に、図２（ａ）に示す工程で、スパッタリング法により、基板上に、厚み８ｎｍのコバルト膜９を堆積した後、コバルト膜９上に窒化チタン膜１０を堆積する。
【００３５】
次に、図２（ｂ）に示す工程で、窒素ガス雰囲気中で、半導体基板１に４００〜４５０℃程度の温度で、９０秒間の第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極４及び高濃度ソース・ドレイン領域７の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜１１ａ、１１ｂ（ＣｏＳｉとＣｏ２Ｓｉとの混合体）を形成する。このとき、酸化膜サイドウォール６ａが後退している窒化膜サイドウォール６ｂの端部下にも第１のコバルトシリサイド膜１１ｂが形成される。また、コバルト膜９のうちサイドウォール６及び素子分離絶縁膜２などの絶縁膜上に位置する部分はシリサイド化されることなく、未反応のままコバルト膜９が残存する。
【００３６】
次に、図２（ｃ）に示す工程で、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜１０及び未反応のまま残存するコバルト膜９を選択的に除去することによって、ゲート電極４及び高濃度ソース・ドレイン領域７上に第１のコバルトシリサイド膜１１ａ、１１ｂを選択的に残置させる。その後、窒素ガス雰囲気中で、半導体基板１に８００℃程度の温度で１０秒間の第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜１１ａ、１１ｂを構造的に安定な第２のコバルトシリサイド膜１２ａ、１２ｂ（ＣｏＳｉ２膜）に変換する。
これにより、ゲート電極４及び高濃度ソース・ドレイン領域７の表面部に、低抵抗な第２のコバルトシリサイド膜１２ａ、１２ｂが形成された構造を得ることができる。
【００３７】
本実施形態によれば、図１（ｃ）に示す工程で、サイドウォール６をマスクにして窒素注入して窒素注入層８ｂを形成した後、図１（ｄ）に示す工程で、酸化膜サイドウォール６ａをエッチングしてゲート電極４側方向に後退させ、その後サリサイドプロセスにより第２のコバルトシリサイド膜１２ｂを形成するので、確実に第２のコバルトシリサイド膜１２ｂによって窒素注入層８ｂを覆うことができる。従って、サイドウォール６の下部に窒素注入層８ｂが残存することがなく、ソース・ドレイン領域（低濃度ソース・ドレイン領域５及び高濃度ソース・ドレイン領域７）の低抵抗化が図れる。これにより、従来のような窒素導入によるソース・ドレイン電流の低下を防止することができ、良好なトランジスタ特性を得ることができる。
【００３８】
なお、本実施形態では、サイドウォール６として酸化膜と窒化膜の積層膜を用いて説明したが、これに限るものではなく、上層のサイドウォール膜に対して下層のＬ字状のサイドウォール膜が選択的にエッチングできる積層膜であればよい。また、本実施形態では、サイドウォール６のうち酸化膜サイドウォール６ａのみを後退させたが、コバルト膜９を堆積する前に、サイドウォール６（酸化膜サイドウォール６ａ及び窒化膜サイドウォール６ｂ）全体に対してアルゴン（Ａｒ）を用いた逆スパッタを行ってサイドウォール６全体を後退させた後、コバルト膜９を堆積しても同様な効果を得ることができる。このとき、サイドウォール６全体に対してアルゴンを用いた逆スパッタを行った後、大気中に開放せず、真空中で連続してコバルト膜９を堆積することが望ましい。このようにアルゴンを用いた逆スパッタによりサイドウォール全体を後退させる方法では、サイドウォールは積層膜（酸化膜／窒化膜）である必要はなく、酸化膜からなる単層サイドウォールであってもよい。
【００３９】
（第２の実施形態）
図３（ａ）〜図３（ｄ）及び図４（ａ）〜図４（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００４０】
まず、図３（ａ）に示す工程で、ｐ型の半導体基板１に活性領域を囲むトレンチ型の素子分離絶縁膜２を形成した後、半導体基板１の活性領域上に厚み約５ｎｍのシリコン酸化膜及び厚み約２００ｎｍのポリシリコン膜を順次形成する。その後、リソグラフィ及びドライエッチングにより、ポリシリコン膜及びシリコン酸化膜をパターニングして、ゲート絶縁膜３上にゲート電極４を形成する。その後、ゲート電極４及び素子分離絶縁膜２をマスクにして、活性領域にｎ型不純物である砒素イオンをドーズ量６×１０１４ａｔｏｍｓ／ｃｍ２、注入エネルギ−１ｋｅＶの注入条件で注入して、拡散深さの浅い低濃度ソース・ドレイン領域５をゲート電極４の側方下に自己整合的に形成する。
【００４１】
次に、図３（ｂ）に示す工程で、基板上にＣＶＤ法によって厚み８０ｎｍ程度のシリコン酸化膜（例えば、ＴＥＯＳ膜やＨＴＯ膜）を堆積する。その後、シリコン酸化膜をエッチバックすることにより、ゲート電極４の側面上にシリコン酸化膜からなるサイドウォール１３を形成する。その後、ゲート電極４、サイドウォール１３及び素子分離絶縁膜２をマスクにして、活性領域にｎ型不純物である砒素イオンをドーズ量３×１０１５ａｔｏｍｓ／ｃｍ２、注入エネルギ−４０ｋｅＶの注入条件で注入して、高濃度ソース・ドレイン領域７をサイドウォール１３の側方下に自己整合的に形成する。その後、低濃度ソース・ドレイン領域５及び高濃度ソース・ドレイン領域７の不純物を活性化させるために、１０００℃１０秒の短時間熱処理を行なう。
【００４２】
次に、図３（ｃ）に示す工程で、基板上にＣＶＤ法によって厚み１０ｎｍ程度のオフセット絶縁膜１４を堆積する。その後、オフセット絶縁膜１４越しにゲート電極４及び高濃度ソース・ドレイン領域７の表面部に窒素をドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２、注入エネルギ−１５ｋｅＶの注入条件で注入して、アモルファス化された窒素導入層１５ａ、１５ｂを形成する。このとき、オフセット絶縁膜１４を形成した状態で、窒素注入を行うため、サイドウォール１３の端部下には窒素注入はされないので、サイドウォール１３の端部から離間した位置に窒素導入層１５ｂが形成される。ここで、オフセット絶縁膜１４は、半導体基板１に対してエッチング選択比が高く、選択的に除去することができる膜であれば良い。
例えば、ノンドープド酸化膜、ＢＰＳＧ膜、ＴＥＯＳ膜、ＨＴＯ膜などの酸化膜であれば、フッ酸溶液によるウェットエッチングにより容易に除去することができ、特にＢＰＳＧ膜であればＴＥＯＳ膜からなるサイドウォール１３に対しても選択的に除去することができる。また、シリコン窒化膜であれば、熱燐酸溶液によるウェットエッチングにより容易に、且つ、ＴＥＯＳ膜からなるサイドウォール６に対しても選択的に除去することができる。また、窒素注入時に半導体基板１の活性領域の表面がアモルファスにならない場合は、第１の実施形態と同様に、ソース・ドレイン領域と同一導電型の不純物または４族の元素あるいは希ガスを注入してアモルファス化をしても良い。
【００４３】
次に、図３（ｄ）に示す工程で、オフセット絶縁膜１４をフッ酸系溶液を用いたウェットエッチにより選択的に除去して、窒素導入層１５ａ、１５ｂの形成されたゲート電極４及び高濃度ソース・ドレイン領域７の表面を露出する。
【００４４】
次に、図４（ａ）に示す工程で、スパッタリング法により、基板上に、厚み８ｎｍのコバルト膜９を堆積した後、コバルト膜９上に窒化チタン膜１０を堆積する。
【００４５】
次に、図４（ｂ）に示す工程で、窒素ガス雰囲気中で、半導体基板１に４００〜４５０℃程度の温度で、９０秒間の第１の短時間熱処理（ＲＴＡ）を施し、ゲート電極４及び高濃度ソース・ドレイン領域７の露出している部分においてシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチな第１のコバルトシリサイド膜１６ａ、１６ｂ（ＣｏＳｉとＣｏ２Ｓｉとの混合体）を形成する。このとき、サイドウォール１３の端部と窒素導入層１５ｂとの間に位置する高濃度ソース・ドレイン領域７上にも第１のコバルトシリサイド膜１６ｂが形成される。また、コバルト膜９のうちサイドウォール１３及び素子分離絶縁膜２などの絶縁膜上に位置する部分はシリサイド化されることなく、未反応のままコバルト膜９が残存する。
【００４６】
次に、図４（ｃ）に示す工程で、硫酸と過酸化水素水の混合液などの溶液を用いて、窒化チタン膜１０及び未反応のまま残存するコバルト膜９を選択的に除去することによって、ゲート電極４及び高濃度ソース・ドレイン領域７上に第１のコバルトシリサイド膜１６ａ、１６ｂを選択的に残置させる。その後、窒素ガス雰囲気中で、半導体基板１に８００℃程度の温度で１０秒間の第２の短時間熱処理（ＲＴＡ）を行い、第１のコバルトシリサイド膜１６ａ、１６ｂを構造的に安定な第２のコバルトシリサイド膜１７ａ、１７ｂ（ＣｏＳｉ２膜）に変換する。
これにより、ゲート電極４及び高濃度ソース・ドレイン領域７の表面部に、低抵抗な第２のコバルトシリサイド膜１７ａ、１７ｂが形成された構造を得ることができる。
【００４７】
本実施形態によれば、図３（ｃ）に示す工程で、オフセット絶縁膜１４が形成された状態で窒素注入して窒素注入層１５ｂを形成した後、図３（ｄ）に示す工程で、オフセット絶縁膜１４をエッチング除去し、その後サリサイドプロセスにより第２のコバルトシリサイド膜１７ｂを形成するので、サイドウォール１３の下部に窒素注入層１５ｂが形成されず、確実に第２のコバルトシリサイド膜１７ｂによって窒素注入層１５ｂを覆うことができる。従って、サイドウォール１３の下部に窒素注入層１５ｂが残存することがなく、ソース・ドレイン領域（低濃度ソース・ドレイン領域５及び高濃度ソース・ドレイン領域７）の低抵抗化が図れる。これにより、従来のような窒素導入によるソース・ドレイン電流の低下を防止することができ、良好なトランジスタ特性を得ることができる。
【００４８】
【発明の効果】
本発明によれば、窒素導入を用いたサリサイドプロセスにおける窒素導入層による高抵抗化を防止することができ、ゲート電極やソース・ドレイン領域が微細化されても低抵抗なシリサイド膜を有する半導体装置を形成することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程のうち、前半部分の工程を示す断面図
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程のうち、後半部分の工程を示す断面図
【図３】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造工程のうち、前半部分の工程を示す断面図
【図４】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程のうち、後半部分の工程を示す断面図
【図５】（ａ）〜（ｅ）は、従来の半導体装置の製造工程を示す断面図
【図６】従来のサリサイドプロセスを用いた半導体装置の製造方法における不具合を説明するための断面図
【符号の説明】
１  半導体基板
２  素子分離絶縁膜
３  ゲート絶縁膜
４  ゲート電極
５  低濃度ソース・ドレイン領域
６  サイドウォール
６ａ  酸化膜サイドウォール
６ｂ  窒化膜サイドウォール
７  高濃度ソース・ドレイン領域
８ａ、８ｂ  窒素導入層
９  コバルト膜
１０  窒化チタン膜
１１ａ、１１ｂ  第１のコバルトシリサイド膜
１２ａ、１２ｂ  第２のコバルトシリサイド膜
１３  サイドウォール
１４  オフセット絶縁膜
１５ａ、１５ｂ  窒素導入層
１６ａ、１６ｂ  第１のコバルトシリサイド膜
１７ａ、１７ｂ  第２のコバルトシリサイド膜
２０  窒化膜サイドウォールの端部領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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