(57)【要約】【課題】スナバキャパシタをＭＯＳＦＥＴの外部に設けることに起因する問題を解消ないしは低減する。【解決手段】ＭＯＳＦＥＴは、ドレイン電極２２と、ソース電極３８と、ゲート電極３６と、半導体領域を備えている。さらに、その半導体領域中のドレイン領域２４内に絶縁膜２６によって一部を除いて覆われた状態で埋込まれた埋込み電極２８を備えている。そして、その埋込み電極２８は絶縁膜２６で覆われていない部分でソース電極３８に電気的に接続されている。また、その埋込み電極２８を覆う絶縁膜２６の下面がドレイン電極２２に接している。【選択図】　図３
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【特許請求の範囲】
【請求項１】
ドレイン電極と、ソース電極と、ゲート電極と、半導体領域を備えたＭＯＳＦＥＴであって、
その半導体領域内に絶縁膜によって一部を除いて覆われた状態で埋込まれた埋込み電極をさらに備え、
その埋込み電極は絶縁膜で覆われていない部分でソース電極又はゲート電極に電気的に接続されているとともに、
その埋込み電極を覆う絶縁膜の少なくとも一部がドレイン電極に接しているか又は不純物濃度が１０１７／ｃｍ３以上の半導体領域を介してドレイン電極に繋がっていることを特徴とするＭＯＳＦＥＴ。
【請求項２】
前記埋込み電極が、ＭＯＳＦＥＴのうち、ＦＥＴ動作が実質的に行われない素子周辺領域に形成されていることを特徴とする請求項１に記載のＭＯＳＦＥＴ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）に関する。
【０００２】
【従来の技術】例えば自動車のモータ等の各種電気機器の電力制御等のためのスイッチング素子として、ＭＯＳＦＥＴが用いられている。ＭＯＳＦＥＴでは、電力制御等を行うためにオン・オフを断続的に切換えてスイッチングを行う。このスイッチングの際の急激なドレイン電流の変化と、ＭＯＳＦＥＴを含むスイッチング回路の配線インダクタンス等に起因して、いわゆるサージ電圧が発生する。このサージ電圧がＭＯＳＦＥＴのドレインに印加されることで、ＭＯＳＦＥＴのドレインとソース間の電圧が耐圧を超えてしまい、ＭＯＳＦＥＴの破壊に至ってしまう場合がある。特にＭＯＳＦＥＴにおいてはドリフト領域の厚さをできるだけ薄くして、耐圧をぎりぎりに確保している場合も多い。ドリフト領域を厚くすると耐圧は確保できるが、オン抵抗が大きくなってしまうというトレードオフの関係があり、オン抵抗を小さくした結果、耐圧をぎりぎりに確保せざるを得ない場合が多いからである。
【０００３】
このため、図１に示すように、ＭＯＳＦＥＴ１０２のドレインとソース間にキャパシタ１０４をＭＯＳＦＥＴ１０２の外部において並列に接続して、そのキャパシタ１０４の作用によりドレインに印加されるサージ電圧を低減することが行われている。図２に示すように、ＭＯＳＦＥＴ１０２のドレインとゲート間にキャパシタ１０６をＭＯＳＦＥＴ１０２の外部において並列に接続する場合もある。これらのキャパシタ１０４、１０６は、サージ電圧を緩衝する働きをすることからスナバ（緩衝）キャパシタと呼ばれている。
【０００４】
【発明が解決しようとする課題】このスナバキャパシタは、サージ電圧を緩衝する働きをする非常に有用な役割を果たすものである。しかし、このようなスナバキャパシタをＭＯＳＦＥＴの外部に設けると、例えば次のような問題が生じる。まず、キャパシタをＭＯＳＦＥＴの外部に設ける分だけＭＯＳＦＥＴを含むスイッチング回路の規模が大きくなってしまう。また、ＭＯＳＦＥＴの外部にＭＯＳＦＥＴと別個のキャパシタを接続するため、スイッチング回路の信頼性を低下させる要因となる。さらに、キャパシタをＭＯＳＦＥＴの外部に設ける分だけ部品コストや実装のためのコストが増加する。
【０００５】
本発明は、スナバキャパシタをＭＯＳＦＥＴの外部に設けることに起因する問題を解消ないしは低減することを目的とする。
【０００６】
【課題を解決するための手段及び作用と効果】本発明は、実質的にスナバキャパシタとして機能する構造をＭＯＳＦＥＴに内蔵させたことを大きな特徴とするものである。
本発明は、ドレイン電極と、ソース電極と、ゲート電極と、半導体領域を備えたＭＯＳＦＥＴにおいて、その半導体領域内に絶縁膜によって一部を除いて覆われた状態で埋込まれた埋込み電極をさらに備えたものである。そして、その埋込み電極は絶縁膜で覆われていない部分でソース電極又はゲート電極に電気的に接続されている。また、その埋込み電極を覆う絶縁膜の少なくとも一部がドレイン電極に接しているか又は不純物濃度が１０１７／ｃｍ３以上の半導体領域を介してドレイン電極に繋がっている（請求項１）。
【０００７】
本発明の構造では、埋込み電極は、絶縁膜で覆われていない部分でソース電極又はゲート電極に電気的に接続されている。よって、埋込み電極は、図１のスナバキャパシタ１０４のうちＭＯＳＦＥＴ１０２のソースに接続された電極１０４ａ、又は図２のスナバキャパシタ１０６のうちＭＯＳＦＥＴ１０２のゲートに接続された電極１０６ａとして実質的に機能する。埋込み電極を覆う絶縁膜は、図１又は図２のスナバキャパシタ１０４、１０６の誘電体１０４ｂ、１０６ｂとして実質的に機能する。
【０００８】
埋込み電極を覆う絶縁膜の少なくとも一部がドレイン電極と接している場合は、そのドレイン電極は、図１又は図２のスナバキャパシタ１０４、１０６のうちＭＯＳＦＥＴ１０２のドレインに接続された電極１０４ｃ、１０６ｃとして実質的に機能する。あるいは、埋込み電極を覆う絶縁膜の少なくとも一部が不純物濃度１０１７／ｃｍ３以上の半導体領域を介してドレイン電極に繋がっている場合は、その不純物濃度が１０１７／ｃｍ３以上の半導体領域とドレイン電極は、図１又は図２のスナバキャパシタ１０４、１０６のうちＭＯＳＦＥＴ１０２のドレインに接続された電極１０４ｃ、１０６ｃとして実質的に機能する。
埋込み電極を覆う絶縁膜とドレイン電極が半導体領域を介して繋がっている場合でも、その半導体領域の不純物濃度が１０１７／ｃｍ３以上であれば、その半導体領域は、スナバキャパシタの電極として実質的に機能し、サージ電圧を抑制する効果が得られる。
【０００９】
ここで、「不純物濃度が１０１７／ｃｍ３以上の半導体領域」は、典型的にはドレイン領域である。但し、ドレイン領域の不純物がドリフト領域に拡散した結果、ドリフト領域の下部も不純物濃度が１０１７／ｃｍ３以上となる場合もあり、この場合は、ドリフト領域の下部も「不純物濃度が１０１７／ｃｍ３以上の半導体領域」に該当する。
【００１０】
本発明によると、ＭＯＳＦＥＴ内に実質的にスナバキャパシタを内蔵させることができるので、スナバキャパシタをＭＯＳＦＥＴの外部に設けることに起因する問題を解消ないしは低減することができる。例えば、ＭＯＳＦＥＴの外部にスナバキャパシタを設ける場合に比べて、ＭＯＳＦＥＴを含むスイッチング回路の規模を小さくできる。また、ＭＯＳＦＥＴの外部にＭＯＳＦＥＴと別個のキャパシタを接続する場合に比べて、スイッチング回路の信頼性を向上できる。さらに、キャパシタをＭＯＳＦＥＴの外部に設ける場合に比べて、部品コストや実装のためのコストを低減できる。
【００１１】
前記埋込み電極が、ＭＯＳＦＥＴのうち、ＦＥＴ動作が実質的に行われない素子周辺領域に形成されていることが好ましい（請求項２）。
このような領域に埋込み電極を配置すると、ＦＥＴ動作が実質的に行われない素子周辺領域を有効に活用できる。
【００１２】
【発明の実施の形態】後記する本発明の実施例の主要な特徴を記載する。
（形態１）　埋込み電極を覆う絶縁膜の少なくとも一部が、不純物濃度が１０１９／ｃｍ３以上の半導体領域を介してドレイン電極と繋がっていることを特徴とする請求項１又は２に記載のＭＯＳＦＥＴ。
半導体領域の不純物濃度を１０１９／ｃｍ３以上とすると、埋込み電極と、絶縁膜と、上記半導体領域及びドレイン電極で構成されるスナバキャパシタのキャパシタンスをより増加させることができるので、サージ電圧をより低減できる。（形態２）　ドレイン電極と、ドレイン電極に接する第１導電型のドレイン領域と、ドレイン領域に接する第１導電型のドリフト領域と、第２導電型のボディ領域と、ボディ領域に接する第１導電型のソース領域と、ソース領域に接するソース電極と、ボディ領域とゲート絶縁膜を介して隣合うゲート電極を備えたＭＯＳＦＥＴであって、
前記した少なくともいずれかの領域内に絶縁膜によって一部を除いて覆われた状態で埋込まれた埋込み電極をさらに備え、
その埋込み電極は絶縁膜で覆われていない部分でソース電極又はゲート電極に電気的に接続されているとともに、
その埋込み電極を覆う絶縁膜の少なくとも一部がドレイン電極と接しているか又はドレイン領域を介してドレイン電極と繋がっていることを特徴とするＭＯＳＦＥＴ。
（形態３）　その埋込み電極を覆う絶縁膜の少なくとも一部がドレイン領域とドリフト領域の下部を介してドレイン電極と繋がっていることを特徴とする形態２に記載のＭＯＳＦＥＴ。
【００１３】
【実施例】
（第１実施例）　図３に第１実施例のＭＯＳＦＥＴの断面図を示す。図３には、横方向に２つの単位構造が示されているが、実際にはこの単位構造が横方向に繰返し形成されている。このＭＯＳＦＥＴは、例えば自動車のモータ等の各種電気機器の電力制御等のスイッチング素子に用いられる。
第１実施例のＭＯＳＦＥＴは、ドレイン電極２２と、ドレイン電極２２に接するＮ＋型のドレイン領域２４と、ドレイン領域２４に接するＮ−型のドリフト領域３０と、ドリフト領域３０に接するＰ−型の第１ボディ領域３２と、第１ボディ領域３２に接するＰ＋型の第２ボディ領域３３と、両ボディ領域３２、３３に接するＮ＋型のソース領域３４と、第２ボディ領域３３とソース領域３４に接するソース電極３８と、第１ボディ領域３２とゲート絶縁膜３５を介して隣合うトレンチゲート電極３６を備えている。これらの領域は、半導体材料（シリコン等）に不純物をドープすることで形成されている。ゲート絶縁膜３５はシリコン酸化膜等で形成すればよい。なお、ゲート電極３６とソース電極３８の間には電極間絶縁層３７が設けられている。
【００１４】
ドレイン領域２４の不純物濃度は約１×１０１９／ｃｍ３である。ドレイン領域２４の不純物濃度は約１×１０１９〜１×１０２０／ｃｍ３程度であることが好ましい。ドリフト領域３０の不純物濃度は約１×１０１５／ｃｍ３である。ドリフト領域３０の不純物濃度は約１×１０１５〜１×１０１６／ｃｍ３程度であることが好ましい。但し、ドリフト領域３０の下部には、ドレイン領域２４からの不純物が拡散されて、不純物濃度が１×１０１７／ｃｍ３以上の領域が存在している。
【００１５】
さらに第１実施例のＭＯＳＦＥＴは、埋込み電極２８を備えている。この埋込み電極２８は、ドレイン領域２４のうち下半分側の位置に絶縁膜２６によって一部を除いて覆われた状態で埋込まれている。図３の断面においては埋込み電極２８の全周が絶縁膜２６によって覆われているが、図示しない紙面垂直方向の断面において絶縁膜２６で覆われていない埋込み電極２８の部分があり、埋込み電極２８はその部分でソース電極３８に電気的に接続されている。
その埋込み電極２８を覆う絶縁膜２６の下面がドレイン電極２２に接している。また、その埋込み電極２８を覆う絶縁膜２６の側面と上面がドレイン領域２４を介してドレイン電極２２と繋がっている。
埋込み電極２８は、金属（アルミニウム等）やポリシリコン等で形成すればよい。絶縁膜２６は、シリコン酸化膜やシリコン窒化膜等で形成すればよい。なお、埋込み電極２８のうち絶縁膜２６で覆われていない部分が、図示しない紙面垂直方向の断面においてソース電極３８ではなく、ゲート電極３６に電気的に接続されていてもよい。
【００１６】
このように、第１実施例のＭＯＳＦＥＴでは、図示しない断面において、埋込み電極２８が絶縁膜２６で覆われていない部分でソース電極３８に電気的に接続されている。よって、埋込み電極２８は、図１のスナバキャパシタ１０４のうちＭＯＳＦＥＴ１０２のソースに接続された電極１０４ａとして実質的に機能する。埋込み電極２８を覆う絶縁膜２６は、図１のスナバキャパシタ１０４の誘電体１０４ｂとして実質的に機能する。
埋込み電極２８を覆う絶縁膜２６の下面がドレイン電極２２と接している。よって、ドレイン電極２２は、図１のスナバキャパシタ１０４のうちＭＯＳＦＥＴ１０２のドレインに接続された電極１０４ｃとして実質的に機能する。また、埋込み電極２８を覆う絶縁膜２６の側面と上面が不純物濃度約１０１９／ｃｍ３のドレイン領域２４を介してドレイン電極２２と繋がっている。よって、ドレイン電極２２に加えてそのドレイン領域２４も、図１のスナバキャパシタ１０４のうちＭＯＳＦＥＴ１０２のドレインに接続された電極１０４ｃとして実質的に機能する。
【００１７】
図４に、第１実施例のＭＯＳＦＥＴのドレインに印加されるサージ電圧Ａと、第１実施例のＭＯＳＦＥＴから埋込み電極２８とそれを覆う絶縁膜２６を取除いたＭＯＳＦＥＴ（図示省略）のドレインに印加されるサージ電圧Ｂのグラフを示す。
図４に示すように、埋込み電極２８とそれを覆う絶縁膜２６を取除いたＭＯＳＦＥＴのドレインに印加されるサージ電圧Ｂのピーク値に比べて、第１実施例のＭＯＳＦＥＴのドレインに印加されるサージ電圧Ａのピーク値の方が小さい。即ち、図３のようにＭＯＳＦＥＴに埋込み電極２８とそれを覆う絶縁膜２６を内蔵することで、サージ電圧を低減できることがわかる。
【００１８】
（第２実施例）　図５に第２実施例のＭＯＳＦＥＴの断面図を示す。第２実施例のＭＯＳＦＥＴは、第１実施例のＭＯＳＦＥＴと埋込み電極の埋込み位置が異なる。
第２実施例のＭＯＳＦＥＴは、埋込み電極４２を備えている。この埋込み電極４２は、ドレイン領域２４のうち上半分側の位置に絶縁膜４０によって一部を除いて覆われた状態で埋込まれている。
図５の断面においては埋込み電極４２の全周が絶縁膜４０によって覆われているが、第１実施例と同様に図示しない断面において絶縁膜４０で覆われていない埋込み電極４２の部分があり、埋込み電極４２はその部分でソース電極３８に電気的に接続されている。
その埋込み電極４２を覆う絶縁膜４０の下面と側面がドレイン領域２４を介してドレイン電極２２と繋がっている。また、その埋込み電極４２を覆う絶縁膜４０の上面がドリフト領域３０の下部とドレイン領域２４を介してドレイン電極２２と繋がっている。
【００１９】
このように、第２実施例のＭＯＳＦＥＴでは、図５の埋込み電極４２を覆う絶縁膜４０の下面と側面が不純物濃度約１０１９／ｃｍ３のドレイン領域２４を介してドレイン電極２２と繋がっている。よって、ドレイン電極２２とドレイン領域２４は、図１のスナバキャパシタ１０４のうちＭＯＳＦＥＴ１０２のドレインに接続された電極１０４ｃとして実質的に機能する。また、埋込み電極４２を覆う絶縁膜４０の上面がドレイン領域２４と不純物濃度１０１７／ｃｍ３以上のドリフト領域３０の下部を介してドレイン電極２２と繋がっている。よって、ドレイン電極２２とドレイン領域２４に加えてドリフト領域３０の下部も、図１のスナバキャパシタ１０４のうちＭＯＳＦＥＴ１０２のドレインに接続された電極１０４ｃとして実質的に機能する。
【００２０】
（第３実施例）　図６に第３実施例のＭＯＳＦＥＴの断面図を示す。第３実施例のＭＯＳＦＥＴは、第１実施例のＭＯＳＦＥＴ等と埋込み電極の埋込み位置が異なる。
第３実施例のＭＯＳＦＥＴは、埋込み電極４６を備えている。この埋込み電極４６は、ドリフト領域３０の下側の位置に絶縁膜４４によって一部を除いて覆われた状態で埋込まれている。
図６の断面においては埋込み電極４６の全周が絶縁膜４４によって覆われているが、第１実施例と同様に図示しない断面において絶縁膜４４で覆われていない埋込み電極４６の部分があり、その部分がソース電極３８に電気的に接続されている。
その埋込み電極４６を覆う絶縁膜４４の下面がドレイン領域２４を介してドレイン電極２２と繋がっている。また、その埋込み電極４６を覆う絶縁膜４４の側面の一部がドリフト領域３０の下部とドレイン領域２４を介してドレイン電極２２と繋がっている。
【００２１】
（第４実施例）　図７に第４実施例のＭＯＳＦＥＴの断面図を示す。第４実施例のＭＯＳＦＥＴは、第１実施例のＭＯＳＦＥＴ等と埋込み電極の埋込み位置が異なる。
第４実施例のＭＯＳＦＥＴは、縦長状の埋込み電極５０を備えている。この埋込み電極５０は、Ｐ＋型の第２ボディ領域３３の下面に接した位置から、第１ボディ領域３２とドリフト領域３０を経由して、ドレイン領域２４の上側まで亘った位置に、絶縁膜４８によって一部を除いて覆われた状態で埋込まれている。
その埋込み電極５０のうち、図７の断面において絶縁膜４８で覆われていない部分が、Ｐ＋型の第２ボディ領域３３を介してソース電極３８に電気的に接続されている。
その埋込み電極５０を覆う絶縁膜４８の下面と側面の一部がドレイン領域２４を介してドレイン電極２２に接している。また、その埋込み電極５０を覆う絶縁膜４８の側面の一部がドリフト領域３０の下部とドレイン領域２４を介してドレイン電極２２と繋がっている。
なお、埋込み電極５０が第２ボディ領域３３を介さずに直接にソース電極３８に接続されていてもよい。この場合、埋込み電極５０とこれを覆う絶縁膜４８は半導体領域の表面にまで達することになる。
【００２２】
（第５実施例）　図８に第５実施例のＭＯＳＦＥＴの断面図を示す。図８においては、トレンチゲート電極３６を外部に引出すためのゲートパッド５６と、そのゲートパッド５６下の領域が示されている。このゲートパッド５６やその下の領域等は上記実施例のＭＯＳＦＥＴにも備えられているが、上記実施例の説明には不要であるため省略されている。第５実施例のＭＯＳＦＥＴは、第１実施例のＭＯＳＦＥＴ等と埋込み電極の埋込み位置が異なる。
第５実施例のＭＯＳＦＥＴは、縦長状の埋込み電極５４を備えている。この埋込み電極５４は、Ｐ−型の第１ボディ領域３２からドリフト領域３０を経由してドレイン領域２４の上側まで亘った位置に、絶縁膜５２によって一部を除いて覆われた状態で埋込まれている。
図８の断面においては埋込み電極５４の全周が絶縁膜５２によって覆われているが、第１実施例と同様に図示しない断面において絶縁膜５２で覆われていない埋込み電極５４の部分があり、その部分がソース電極３８に電気的に接続されている。
その埋込み電極５４を覆う絶縁膜５２の下面と側面の一部がドレイン領域２４を介してドレイン領域２４に接している。また、その埋込み電極５４を覆う絶縁膜５２の側面の一部がドリフト領域３０の下部とドレイン領域２４を介してドレイン電極２２と繋がっている。
【００２３】
（第６実施例）　図９に第６実施例のＭＯＳＦＥＴの断面図を示す。図９においても、図８と同様に、トレンチゲート電極３６を外部に引出すためのゲートパッド５６と、そのゲートパッド５６下の領域が示されている。
第６実施例のＭＯＳＦＥＴは、埋込み電極６０を備えている。この埋込み電極６０は、第５実施例のＭＯＳＦＥＴの埋込み電極５４の構造と類似しているが、第６実施例の埋込み電極６０は電極間絶縁層３７を貫通しており、さらに埋込み電極６０の上面がゲートパッド５６に接している点で、第５実施例の埋込み電極５４と異なる。
第６実施例においては、埋込み電極６０のうち、図９の断面において絶縁膜５８で覆われていない部分が、ゲートパッド５６（ひいてはゲート電極３６）に電気的に接続されている。
【００２４】
上記した第１〜第６実施例のＭＯＳＦＥＴでは、ＭＯＳＦＥＴ内に実質的にスナバキャパシタが内蔵された構造が実現されている。よって、スナバキャパシタをＭＯＳＦＥＴの外部に設けることに起因する問題を解消ないしは低減することができる。例えば、ＭＯＳＦＥＴの外部にスナバキャパシタを設ける場合に比べて、ＭＯＳＦＥＴを含むスイッチング回路の規模を小さくできる。また、ＭＯＳＦＥＴの外部にＭＯＳＦＥＴと別個のキャパシタを接続する場合に比べて、スイッチング回路の信頼性を向上できる。さらに、キャパシタをＭＯＳＦＥＴの外部に設ける場合に比べて、部品コストや実装のためのコストを低減できる。
【００２５】
特に、第１実施例（図３参照）のＭＯＳＦＥＴによると、埋込み電極２８がドレイン領域２４の下半分側の位置に埋込まれ、埋込み電極２８を覆う絶縁膜２６の下面がドレイン電極２２に接しており、また、絶縁膜２６の側面と上面とドレイン電極２２を繋ぐドレイン領域２４の長さも短い。よって、埋込み電極２８、絶縁膜２６、ドレイン領域２４及びドレイン電極２２で構成されるスナバキャパシタのキャパシタンスが大きい。よって、サージ電圧を大きく低減できる。
また、第５実施例（図８参照）又は第６実施例（図９参照）のＭＯＳＦＥＴでは、トレンチゲート電極３６を外部に引出すためのゲートパッド５６の下の領域に埋込み電極５４、６０が配置されている。このような領域に埋込み電極５４、６０を配置することで、ＦＥＴ動作が実質的に行われない素子周辺領域を有効に活用できる。
【００２６】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、上記実施例はトレンチゲート型のＭＯＳＦＥＴを例にして説明したが、プレーナゲート型のＭＯＳＦＥＴに適用しても勿論構わない。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図１】ＭＯＳＦＥＴのドレインとソース間にスナバキャパシタが並列接続された回路図を示す。
【図２】ＭＯＳＦＥＴのゲートとソース間にスナバキャパシタが並列接続された回路図を示す。
【図３】第１実施例のＭＯＳＦＥＴの断面図を示す。
【図４】第１実施例のＭＯＳＦＥＴのドレインに印加されるサージ電圧と、第１実施例のＭＯＳＦＥＴから埋込み電極とそれを覆う絶縁膜を取除いたＭＯＳＦＥＴのドレインに印加されるサージ電圧のグラフを示す。
【図５】第２実施例のＭＯＳＦＥＴの断面図を示す。
【図６】第３実施例のＭＯＳＦＥＴの断面図を示す。
【図７】第４実施例のＭＯＳＦＥＴの断面図を示す。
【図８】第５実施例のＭＯＳＦＥＴの断面図を示す。
【図９】第６実施例のＭＯＳＦＥＴの断面図を示す。
【符号の説明】
２２：ドレイン電極
２４：Ｎ＋型のドレイン領域
２６、４０、４４、４８、５２、５８：絶縁膜
２８、４２、４６、５０、５４、６０：埋込み電極
３０：Ｎ−型のドリフト領域
３２：Ｐ−型のボディ領域
３３：Ｐ＋型のボディ領域
３４：Ｎ＋型のソース領域
３５：ゲート絶縁膜
３６：ゲート電極
３７：電極間絶縁層
３８：ソース電極
５６：ゲートパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004022644.tif 000010
【図９】
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