(57)【要約】【課題】外部電源電位の投入時に内部電源電位を安定に立上げることができ、かつスタンバイ電流が小さな半導体装置を提供する。【解決手段】ＳＤＲＡＭの内部電位発生回路５０は、比較的小さな電流駆動力を有し、内部電源電位ＶＤＤＳを生成するスタンバイ用ＶＤＤＳ発生回路５５と、比較的大きな電流駆動力を有し、外部電源電位ＶＤＤＨの投入時から負電位ＶＢＢが−０．５Ｖに到達するまでの期間とアクティブ期間とで活性化され、内部電源電位ＶＤＤＳを生成するアクティブ用ＶＤＤＳ発生回路５７とを含む。したがって、スタンバイ電流を増やすことなく、電源投入時に内部電源電位ＶＤＤＳを安定に立上げることができる。【選択図】　　　　図７
2004022117.tif 000002
【特許請求の範囲】
【請求項１】
スタンバイモードとアクティブモードを有する半導体装置であって、
比較的小さな電流駆動力を有し、外部電源電位によって駆動されて内部電源電位を生成する第１の内部電源電位発生回路、
比較的大きな電流駆動力を有し、前記外部電源電位の投入時における所定期間および前記アクティブモード時に活性化されて外部電源電位によって駆動され、前記内部電源電位を生成する第２の内部電源電位発生回路、および
前記内部電源電位によって駆動される内部回路を備える、半導体装置。
【請求項２】
さらに、前記外部電源電位によって駆動されて内部電位を生成する内部電位発生回路、および
前記外部電源電位が投入されたことに応じて検知信号を活性化レベルにし、前記内部電位が予め定められた第１の電位に到達したことに応じて前記検知信号を非活性化レベルにする内部電位検知回路を備え、
前記所定期間は、前記検知信号が前記活性化レベルの期間である、請求項１に記載の半導体装置。
【請求項３】
さらに、外部電源電位によって駆動されて内部電位を生成する内部電位発生回路、
前記外部電源電位が投入されたことに応じて検知信号を活性化レベルにし、前記内部電位が予め定められた第１の電位に到達したことに応じて前記検知信号を非活性化レベルにする内部電位検知回路、
前記外部電源電位が投入されたことに応じてパワーオンリセット信号を活性化レベルにし、前記外部電源電位が予め定められた第２の電位に到達したことに応じて前記パワーオンリセット信号を非活性化レベルにする第１の信号発生回路、および
前記パワーオンリセット信号が非活性化レベルにされたことに応じて制御信号を活性化レベルにし、前記検知信号が非活性化レベルにされたことに応じて前記制御信号を非活性化レベルにする第２の信号発生回路を備え、
前記所定期間は、前記制御信号が活性化レベルの期間である、請求項１に記載の半導体装置。
【請求項４】
さらに、前記内部電位検知回路と前記第２の信号発生回路との間に介挿されたローパスフィルタを備える、請求項３に記載の半導体装置。
【請求項５】
前記予め定められた第１の電位は接地電位と基準電位の間の電位であり、
前記内部電位は前記基準電位に保持される、請求項２から請求項４のいずれかに記載の半導体装置。
【請求項６】
前記予め定められた第１の電位は基準電位であり、
前記内部電位は前記基準電位に保持される、請求項２から請求項４のいずれかに記載の半導体装置。
【請求項７】
前記内部回路は、
複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線対とを含むメモリアレイ、
各ビット線対に対応して設けられて前記内部電源電位によって駆動され、対応のビット線対間に生じた電位差を増幅するセンスアンプ、
行アドレス信号に従って、前記複数のワード線のうちのいずれかのワード線を選択し、選択したワード線を選択電位にしてそのワード線に対応する各メモリセルを活性化させ、各ビット線対間に電位差を生じさせる行選択回路、
列アドレス信号に従って、前記複数のビット線対のうちのいずれかのビット線対を選択する列選択回路、および
前記列選択回路によって選択されたビット線対を介して前記行選択回路によって活性化されたメモリセルのデータ信号の書込／読出を行なう書込／読出回路を含む、請求項２から請求項６のいずれかに記載の半導体装置。
【請求項８】
前記メモリセルは、Ｐ型ウェルの表面に形成されたＮ型トランジスタを含み、
前記内部電位は前記Ｐ型ウェルに与えられる、請求項７に記載の半導体装置。
【請求項９】
前記内部電位は、前記行選択回路によって前記ワード線に与えられる選択電位である、請求項７に記載の半導体装置。
【請求項１０】
さらに、前記内部電源電位によって駆動されて第１の内部電位を生成する第１の内部電位発生回路、
前記内部電源電位によって駆動されて第２の内部電位を生成する第２の内部電位発生回路、および
前記外部電源電位が投入されたことに応じて検知信号を活性化レベルにし、前記第１および第２の内部電位がともに基準電位に到達したことに応じて前記検知信号を非活性化レベルにする内部電位検知回路を備え、
前記所定期間は、前記検知信号が活性化レベルの期間である、請求項１に記載の半導体装置。
【請求項１１】
前記内部回路は、
複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線対とを含むメモリアレイ、
各ビット線対に対応して設けられて前記内部電源電位によって駆動され、対応のビット線対間に生じた電位差を増幅するセンスアンプ、
行アドレス信号に従って、前記複数のワード線のうちのいずれかのワード線を選択し、選択したワード線を選択電位にしてそのワード線に対応する各メモリセルを活性化させ、各ビット線対間に電位差を生じさせる行選択回路、
列アドレス信号に従って、前記複数のビット線対のうちのいずれかのビット線対を選択する列選択回路、および
前記列選択回路によって選択されたビット線対を介して前記行選択回路によって活性化されたメモリセルのデータ信号の書込／読出を行なう書込／読出回路を含み、
前記メモリセルはトランジスタおよびキャパシタを含み、
前記第１の内部電位は、前記キャパシタの一方電極に与えられるセルプレート電位であり、
前記第２の内部電位は、前記メモリセルが活性化される前に前記ビット線対に与えられるビット線プリチャージ電位であり、
前記第１および第２の内部電位の各々は、前記内部電源電位の１／２の電位である、請求項１０に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に、スタンバイモードとアクティブモードを有する半導体装置に関する。
【０００２】
【従来の技術】
従来より、ロジック回路とＤＲＡＭを混載しているｅＤＲＡＭでは、ＤＲＡＭ用の高い外部電源電圧ＶＤＤＨが印加される回路を厚膜トランジスタで構成するとともに、ロジック回路用の低い電源電圧が印加される回路を薄膜トランジスタで構成するデュアルオキサイド構成が採用されている。また、外部電源電圧ＶＤＤＨを降圧してセンスアンプ用の内部電源電圧ＶＤＤＳを生成し、内部電源電圧ＶＤＤＳからビット線プリチャージ電圧ＶＢＬ＝ＶＤＤＳ／２を生成するとともに、センスアンプを薄膜トランジスタで構成して、動作速度の高速化および消費電力の低減化を図っている。
【０００３】
図２８は、そのようなＤＲＡＭの要部を示すブロック図である。図２８において、このＤＲＡＭは、スタンバイ用ＶＤＤＳ発生回路１３０、信号発生回路１３１およびアクティブ用ＶＤＤＳ発生回路１３２を備える。スタンバイ用ＶＤＤＳ発生回路１３０は、比較的小さな電流駆動力を有し、常時活性化されて外部電源電圧ＶＤＤＨによって駆動され、内部電源電位ＶＤＤＳが基準電位ＶＲになるように内部電源電位ＶＤＤＳのラインに電流を供給する。
【０００４】
信号発生回路１３１は、信号φＡＣＴが「Ｈ」レベルにされたことに応じて信号ＡＣＴＶＤＣＥを「Ｈ」レベルにし、信号φＰＲＥが「Ｈ」レベルにされたことに応じて信号ＡＣＴＶＤＣＥを「Ｌ」レベルにする。信号φＡＣＴはアクティブコマンドＡＣＴに応答して「Ｈ」レベルにされる信号であり、信号φＰＲＥはプリチャージコマンドＰＲＥに応答して「Ｌ」レベルにされる信号である。
【０００５】
アクティブ用ＶＤＤＳ発生回路１３２は、比較的大きな電流駆動力を有し、信号発生回路１３１の出力信号ＡＣＴＶＤＣＥが「Ｈ」レベルの期間のみ活性化されて外部電源電圧ＶＤＤＨによって駆動され、内部電源電位ＶＤＤＳが基準電位ＶＲになるように内部電源電位ＶＤＤＳのラインに電流を供給する。
【０００６】
したがって、消費電力が小さなスタンバイ期間はスタンバイ用ＶＤＤＳ発生回路１３０から電流が供給され、消費電力が大きなアクティブ期間はスタンバイ用ＶＤＤＳ発生回路１３０およびアクティブ用ＶＤＤＳ発生回路１３２の両方から電流が供給されて、内部電源電位ＶＤＤＳが基準電位ＶＲ上に保持される。
【０００７】
図２９は、スタンバイ用ＶＤＤＳ発生回路１３０の構成を示す回路図である。図２９において、このスタンバイ用ＶＤＤＳ発生回路１３０は、ＰチャネルＭＯＳトランジスタ１４０〜１４２およびＮチャネルＭＯＳトランジスタ１４３〜１４５を含む。ＰチャネルＭＯＳトランジスタ１４１，１４２は、外部電源電位ＶＤＤＨのラインとノードＮ１４１，Ｎ１４２との間に接続され、それらのゲートはともにノードＮ１４２に接続される。ＰチャネルＭＯＳトランジスタ１４１，１４２は、カレントミラー回路を構成する。
【０００８】
ＮチャネルＭＯＳトランジスタ１４３，１４４は、それぞれノードＮ１４１，Ｎ１４２とノードＮ１４３との間に接続され、それらのゲートはそれぞれ基準電位ＶＲおよび内部電源電位ＶＤＤＳを受ける。ＮチャネルＭＯＳトランジスタ１４５は、ノードＮ１４３と接地電位ＧＮＤのラインとの間に接続され、そのゲートはバイアス電位ＶＢを受ける。ＮチャネルＭＯＳトランジスタ１４５には、一定の貫通電流Ｉｂが流される。ＭＯＳトランジスタ１４１〜１４５は、差動増幅器を構成する。ＰチャネルＭＯＳトランジスタ１４０は、外部電源電位ＶＤＤＨのラインと内部電源電位ＶＤＤＳのラインとの間に接続され、そのゲートはノードＮ１４１に接続される。
【０００９】
内部電源電位ＶＤＤＳが基準電位ＶＲよりも低い場合は、ＰチャネルＭＯＳトランジスタ１４１に流れる電流がＮチャネルＭＯＳトランジスタ１４３に流れる電流よりも小さくなってノードＮ１４１が「Ｌ」レベル側に低下し、ＰチャネルＭＯＳトランジスタ１４０が導通する。これにより、外部電源電位ＶＤＤＨのラインからＰチャネルＭＯＳトランジスタ１４０を介して内部電源電位ＶＤＤＳのラインに電流が供給され、内部電源電位ＶＤＤＳが上昇する。内部電源電位ＶＤＤＳが基準電位ＶＲよりも高くなると、ＰチャネルＭＯＳトランジスタ１４１に流れる電流がＮチャネルＭＯＳトランジスタ１４３に流れる電流よりも大きくなってノードＮ１４１が「Ｈ」レベル側に上昇し、ＰチャネルＭＯＳトランジスタ１４０が非導通になる。内部電源電位ＶＤＤＳが消費されると、内部電源電位ＶＤＤＳが低下する。したがって、内部電源電位ＶＤＤＳは基準電位ＶＲに保持される。
【００１０】
また図３０は、内部電源電位ＶＤＤＳの１／２の電位であるビット線プリチャージ電位ＶＢＬを生成するためのＶＢＬ発生回路１５０の構成を示す回路図である。図３０において、ＶＢＬ発生回路１５０は、抵抗素子１５１，１５２、ＮチャネルＭＯＳトランジスタ１５３，１５４およびＰチャネルＭＯＳトランジスタ１５５，１５６を含む。抵抗素子１５１、ＮチャネルＭＯＳトランジスタ１５３、ＰチャネルＭＯＳトランジスタ１５５および抵抗素子１５２は、内部電源電位ＶＤＤＳのラインと接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ１５３のゲートはそのドレイン（ノードＮ１５１）に接続され、ＰチャネルＭＯＳトランジスタ１５５のゲートはそのドレイン（ノードＮ１５２）に接続される。ＭＯＳトランジスタ１５３，１５５の各々は、ダイオード素子を構成する。
【００１１】
ＮチャネルＭＯＳトランジスタ１５４およびＰチャネルＭＯＳトランジスタ１５６は、外部電源電位ＶＤＤＨのラインと接地電位ＧＮＤのラインとの間に接続され、それらのゲートはそれぞれノードＮ１５１，Ｎ１５２に接続される。ＭＯＳトランジスタ１５４，１５６の間のノードＮ１５４は、ビット線プリチャージ電位ＶＢＬのラインに接続される。外部電源電圧ＶＤＤＨによって破壊されるのを防止するため、ＭＯＳトランジスタ１５３〜１５６の各々は厚いゲート酸化膜を有する厚膜トランジスタにされている。
【００１２】
ＭＯＳトランジスタ１５３，１５５の間のノードＮ１５３の電位はＶＤＤＳ／２になるように、抵抗素子１５１，１５２の抵抗値およびＭＯＳトランジスタ１５３，１５５のサイズが設定されている。ＮチャネルＭＯＳトランジスタのしきい値電圧をＶｔｈｎとし、ＰチャネルＭＯＳトランジスタのしきい値電圧をＶｔｈｐとすると、ノードＮ１５１，Ｎ１５２の電位はそれぞれＶＤＤＳ／２＋Ｖｔｈｎ，ＶＤＤＳ／２−Ｖｔｈｐとなる。ＮチャネルＭＯＳトランジスタ１５４のゲート−ソース間電圧はＶｔｈｎとなり、ＰチャネルＭＯＳトランジスタ１５６のソース−ゲート間電圧はＶｔｈｐとなる。したがって、ノードＮ１５４の電位ＶＢＬはＶＤＤＳ／２となる。
【００１３】
【発明が解決しようとする課題】
しかし、内部電源電位ＶＤＤＳの低電圧化が進められてＶＤＤＳが１．２〜１．５Ｖ程度にされると、図３０で示したＶＢＬ発生回路１５０によってビット線プリチャージ電位ＶＢＬを生成することが困難になる。なぜなら、厚膜トランジスタであるＰチャネルＭＯＳトランジスタ１５５のしきい値電圧Ｖｔｈｐは０．８Ｖになり、ノードＮ１５３の電位をＰチャネルＭＯＳトランジスタ１５５のしきい値電圧Ｖｔｈｐよりも低くすることができないからである。
【００１４】
そこで、内部電源電圧ＶＤＤＳが低電圧化されてもビット線プリチャージ電位ＶＢＬを生成することが可能なＶＢＬ発生回路１６０が提案された。ＶＢＬ発生回路１６０は、図３１に示すように、図３０のＶＢＬ発生回路１５０のＮチャネルＭＯＳトランジスタ１５３，１５４およびＰチャネルＭＯＳトランジスタ１５５，１５６をそれぞれＮチャネルＭＯＳトランジスタ１６３，１６４およびＰチャネルＭＯＳトランジスタ１６５，１６６で置換し、ＮチャネルＭＯＳトランジスタ１６４のドレインに内部電源電位ＶＤＤＳを与えたものである。ＭＯＳトランジスタ１６３〜１６６の各々は、薄いゲート酸化膜を有する薄膜トランジスタで構成され、厚膜トランジスタよりも低いしきい値電圧（０．４〜０．５Ｖ程度）を有している。ＮチャネルＭＯＳトランジスタ１６４のドレインに外部電源電位ＶＤＤＨの代わりに内部電源電位ＶＤＤＳを与えるのは、外部電源電位ＶＤＤＨによってＭＯＳトランジスタ１６４，１６６が破壊されるのを防止するためである。このＶＢＬ発生回路１６０によれば、内部電源電圧ＶＤＤＳが低電圧化されてもＭＯＳトランジスタ１６３，１６５の間のノードＮ１５３の電位をＰチャネルＭＯＳトランジスタ１６５のしきい値電圧Ｖｔｈｐよりも高くすることができ、ビット線プリチャージ電位ＶＢＬを生成することができる。セルプレート電位ＶＣＰもＶＢＬ発生回路１６０と同じ回路で生成可能である。
【００１５】
しかし、このようなＶＢＬ発生回路１６０を使用すると内部電源電位ＶＤＤＳの負荷容量が大きくなり、内部電源電位ＶＤＤＳが不安定になるという問題が生じた。すなわち図２９で示したように、内部電源電位ＶＤＤＳが基準電位ＶＲよりも低い場合は、ノードＮ１４１の電位が低下し、内部電源電位ＶＤＤＳが基準電位ＶＲと同じレベルになるまで外部電源電位ＶＤＤＨのラインからＰチャネルＭＯＳトランジスタ１４０を介して内部電源電位ＶＤＤＳのラインに電流が供給される。このとき、ノードＮ１４１の電位変化量をΔＶとし、ＰチャネルＭＯＳトランジスタ１４０のゲート容量をＣとすると、ノードＮ１４１の電位をΔＶだけ低下させる時間ＴはＴ＝ΔＶＣ／Ｉｂ（ｓｅｃ）となる。スタンバイ時は内部電源電位ＶＤＤＳの消費はほとんどないので、ＰチャネルＭＯＳトランジスタ１４０のサイズは小さく設定されている。ＰチャネルＭＯＳトランジスタ１４０のサイズを大きくするとゲート容量Ｃが大きくなり、スタンバイ用ＶＤＤＳ発生回路１３０の応答性が悪くなるので、ＰチャネルＭＯＳトランジスタ１４０のサイズは貫通電流Ｉｂに応じたサイズに最適化されている。
【００１６】
スタンバイ時には内部電源電位ＶＤＤＳの消費はほとんどなく、ＰチャネルＭＯＳトランジスタ１４０を介して供給すべき電荷量も小さいので、ノードＮ１４１の電位変化量ΔＶも小さくてすむ。このためノードＮ１４１の電位を低下させる時間Ｔも小さくてすみ（Ｔ＜０．１ｍｓ）、スタンバイ時の電荷供給能力および応答性については問題ない。また電源投入時にも、このスタンバイ用ＶＤＤＳ発生回路１３０によって内部電源電位ＶＤＤＳのラインを充電するが、ＶＢＬ発生回路およびＶＣＰ発生回路の電流供給源に内部電源電位ＶＤＤＳを使用しなければ内部電源電位ＶＤＤＳの消費はないので、電源投入時間（２００μｓ）程度の時間で内部電源電位ＶＤＤＳを問題なく立上げることができた。
【００１７】
しかし、ＶＢＬ発生回路およびＶＣＰ発生回路の電流供給源に内部電源電位ＶＤＤＳを使用すると、電源投入時に大きな電力消費が発生するので、ノードＮ１４１の電位変化量ΔＶを大きくしてＰチャネルＭＯＳトランジスタ１４０に大きな電流を流す必要がある。このときのΔＶを２Ｖ程度とすると、Ｔ＝ΔＶＣ／Ｉｂは数ｎｓ以上になる。また内部電源電位ＶＤＤＳが基準電位ＶＲに到達すると、ノードＮ１４１のレベルを「Ｈ」レベル側に戻す必要があるが、これにも下がるときと同様に数ｎｓ以上の時間が必要になる。
【００１８】
このように、内部電源電位ＶＤＤＳが基準電位ＶＲを下回ってから数ｎｓ以上応答できずに内部電源電位ＶＤＤＳが低下し、内部電源電位ＶＤＤＳが基準電位ＶＲを上回ってから数ｎｓ以上応答できずに内部電源電位ＶＤＤＳが上昇するという動作が繰返され、図３２に示すように、内部電位ＶＤＤＳ，ＶＢＬが不安定になり振動してしまうという問題があった。
【００１９】
また、ＤＲＡＭでは、メモリセルのリフレッシュ特性の向上を図るためメモリセルのＮチャネルＭＯＳトランジスタのバックゲートに負電位ＶＢＢが与えられるが、負電位ＶＢＢのラインと内部電源電位ＶＤＤＳのラインとの間には寄生容量が存在するため、内部電源電位ＶＤＤＳが振動すると負電位ＶＢＢも振動し、負電位ＶＢＢのラインが正電位になってラッチアップが生じる可能性もある。
【００２０】
また、ＰチャネルＭＯＳトランジスタ１４０のサイズを大きくして電流供給能力を高めれば、内部電源電位ＶＤＤＳの振動が抑制される。しかし、ＰチャネルＭＯＳトランジスタ１４０のゲート容量Ｃが大きくなるので、応答性を低下させないためには貫通電流Ｉｂを増やす必要があり、スタンバイ電流が大幅に増加してしまう。
【００２１】
それゆえに、この発明の主たる目的は、外部電源電位の投入時に内部電源電位を安定に立上げることができ、かつスタンバイ電流が小さな半導体装置を提供することである。
【００２２】
【課題を解決するための手段】
この発明に係る半導体装置は、スタンバイモードとアクティブモードを有する半導体装置であって、比較的小さな電流駆動力を有し、外部電源電位によって駆動されて内部電源電位を生成する第１の内部電源電位発生回路と、比較的大きな電流駆動力を有し、外部電源電位の投入時における所定期間およびアクティブモード時に活性化されて外部電源電位によって駆動され、内部電源電位を生成する第２の内部電源電位発生回路と、内部電源電位によって駆動される内部回路を備えたものである。
【００２３】
好ましくは、さらに、外部電源電位によって駆動されて内部電位を生成する内部電位発生回路と、外部電源電位が投入されたことに応じて検知信号を活性化レベルにし、内部電位が予め定められた第１の電位に到達したことに応じて検知信号を非活性化レベルにする内部電位検知回路とが設けられる。所定期間は、検知信号が活性化レベルの期間である。
【００２４】
また好ましくは、さらに、外部電源電位によって駆動されて内部電位を生成する内部電位発生回路と、外部電源電位が投入されたことに応じて検知信号を活性化レベルにし、内部電位が予め定められた第１の電位に到達したことに応じて検知信号を非活性化レベルにする内部電位検知回路と、外部電源電位が投入されたことに応じてパワーオンリセット信号を活性化レベルにし、外部電源電位が予め定められた第２の電位に到達したことに応じてパワーオンリセット信号を非活性化レベルにする第１の信号発生回路と、パワーオンリセット信号が非活性化レベルにされたことに応じて制御信号を活性化レベルにし、検知信号が非活性化レベルにされたことに応じて制御信号を非活性化レベルにする第２の信号発生回路とが設けられ、所定期間は、制御信号が活性化レベルの期間である。
【００２５】
また好ましくは、さらに、内部電位検知回路と第２の信号発生回路との間に介挿されたローパスフィルタが設けられる。
【００２６】
また好ましくは、予め定められた第１の電位は接地電位と基準電位の間の電位であり、内部電位は基準電位に保持される。
【００２７】
また好ましくは、予め定められた第１の電位は基準電位であり、内部電位は基準電位に保持される。
【００２８】
また好ましくは、内部回路は、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数のビット線対とを含むメモリアレイと、各ビット線対に対応して設けられて内部電源電位によって駆動され、対応のビット線対間に生じた電位差を増幅するセンスアンプと、行アドレス信号に従って、複数のワード線のうちのいずれかのワード線を選択し、選択したワード線を選択電位にしてそのワード線に対応する各メモリセルを活性化させ、各ビット線対間に電位差を生じさせる行選択回路と、列アドレス信号に従って、複数のビット線対のうちのいずれかのビット線対を選択する列選択回路と、列選択回路によって選択されたビット線対を介して行選択回路によって活性化されたメモリセルのデータ信号の書込／読出を行なう書込／読出回路とを含む。
【００２９】
また好ましくは、メモリセルは、Ｐ型ウェルの表面に形成されたＮ型トランジスタを含み、内部電位はＰ型ウェルに与えられる。
【００３０】
また好ましくは、内部電位は、行選択回路によってワード線に与えられる選択電位である。
【００３１】
また好ましくは、さらに、内部電源電位によって駆動されて第１の内部電位を生成する第１の内部電位発生回路と、内部電源電位によって駆動されて第２の内部電位を生成する第２の内部電位発生回路と、外部電源電位が投入されたことに応じて検知信号を活性化レベルにし、第１および第２の内部電位がともに基準電位に到達したことに応じて検知信号を非活性化レベルにする内部電位検知回路とが設けられ、所定の期間は、検知信号が活性化レベルの期間である。
【００３２】
また好ましくは、内部回路は、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数のビット線対とを含むメモリアレイと、各ビット線対に対応して設けられて内部電源電位によって駆動され、対応のビット線対間に生じた電位差を増幅するセンスアンプと、行アドレス信号に従って、複数のワード線のうちのいずれかのワード線を選択し、選択したワード線を選択電位にしてそのワード線に対応する各メモリセルを活性化させ、各ビット線対間に電位差を生じさせる行選択回路と、列アドレス信号に従って、複数のビット線対のうちのいずれかのビット線対を選択する列選択回路と、列選択回路によって選択されたビット線対を介して行選択回路によって活性化されたメモリセルのデータ信号の書込／読出を行なう書込／読出回路とを含む。メモリセルはトランジスタおよびキャパシタを含む。第１の内部電位は、キャパシタの一方電極に与えられるセルプレート電位である。第２の内部電位は、メモリセルが活性化される前にビット線対に与えられるビット線プリチャージ電位である。第１及び第２の内部電位の各々は、内部電源電位の１／２の電位である。
【００３３】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるシンクロナスＤＲＡＭ（以下、ＳＤＲＡＭと称す）の概略構成を示すブロック図である。図１において、このＳＤＲＡＭは、クロックバッファ１、制御信号バッファ２、アドレスバッファ３、モードレジスタ４、制御回路５、４つのメモリアレイ６〜９（バンク♯０〜♯３）、およびＩ／Ｏバッファ１０を備える。
【００３４】
クロックバッファ１は、外部制御信号ＣＫＥによって活性化され、外部クロック信号ＣＬＫを制御信号バッファ２、アドレスバッファ３および制御回路５に伝達させる。制御信号バッファ２は、クロックバッファ１からの外部クロック信号ＣＬＫに同期して、外部制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭをラッチし、制御回路５に与える。アドレスバッファ３は、クロックバッファ１からの外部クロック信号ＣＬＫに同期して、外部アドレス信号Ａ０〜Ａｍ（ただし、ｍは０以上の整数である）およびバンク選択信号ＢＡ０，ＢＡ１をラッチし、制御回路５に与える。
【００３５】
モードレジスタ４は、外部アドレス信号Ａ０〜Ａｍなどによって指示されたモードを記憶し、そのモードに応じた内部コマンド信号を出力する。メモリアレイ６〜９の各々は、行列状に配列され、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。複数のメモリセルは、予めｎ＋１個（ただし、ｎは０以上の整数である）ずつグループ化されている。
【００３６】
制御回路５は、クロックバッファ１、制御信号バッファ２、アドレスバッファ３およびモードレジスタ４からの信号に従って種々の内部信号を生成し、ＳＤＲＡＭ全体を制御する。制御回路５は、書込動作時および読出動作時は、バンク選択信号ＢＡ０，ＢＡ１に従って４つのメモリアレイ６〜９のうちのいずれかのメモリアレイを選択し、アドレス信号Ａ０〜Ａｍに従ってそのメモリアレイのうちのｎ＋１個のメモリセルを選択する。選択されたｎ＋１個のメモリセルは、活性化されてＩ／Ｏバッファ１０に結合される。
【００３７】
Ｉ／Ｏバッファ１０は、書込動作時は外部から入力されたデータ信号Ｄ０〜Ｄｎを選択されたｎ＋１個のメモリセルに与え、読出動作時は選択されたｎ＋１個のメモリセルからの読出データ信号Ｑ０〜Ｑｎを外部に出力する。
【００３８】
図２は図１に示したメモリアレイ６の一部とそれに関連する部分の構成を示す回路ブロック図、図３は図２に示した１つの列の構成を詳細に示す回路図である。
【００３９】
図２および図３を参照して、メモリアレイ６は、行列状に配列された複数のメモリセルＭＣと、各行に対応して設けられたワード線ＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを含む。各メモリセルＭＣは、アクセス用のＮチャネルＭＯＳトランジスタ３２と情報記憶用のキャパシタ３３とを含む。各メモリセルＭＣのＮチャネルＭＯＳトランジスタ３２のゲートは対応する行のワード線ＷＬに接続される。ＮチャネルＭＯＳトランジスタ３２は、対応する列のビット線ＢＬまたは／ＢＬとそのメモリセルＭＣのキャパシタ３３の一方電極（ストレージノードＳＮ）との間に接続される。各メモリセルＭＣのキャパシタ３３の他方電極はセルプレート電位ＶＣＰ（＝ＶＤＤＳ／２＝０．７５Ｖ）を受ける。
【００４０】
メモリアレイ６に対応して、行デコーダ１１、列デコーダ１２およびセンスアンプ＋入出力制御回路１３が設けられる。センスアンプ＋入出力制御回路１３は、各列に対応して設けられた列選択線ＣＳＬ、列選択ゲート１４、センスアンプ１５およびイコライザ１６と、ドライバ１７およびデータ入出力線対ＩＯ，／ＩＯ（ＩＯＰ）とを含む。列選択ゲート１４は、それぞれビット線ＢＬ，／ＢＬとデータ入出力線ＩＯ，／ＩＯとの間に接続されたＮチャネルＭＯＳトランジスタ２１，２２を含む。ＮチャネルＭＯＳトランジスタ２１，２２のゲートは、列選択線ＣＳＬを介して列デコーダ１２に接続される。列デコーダ１２によって列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられると、ＮチャネルＭＯＳトランジスタ２１，２２は導通し、ビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとが結合される。
【００４１】
センスアンプ１５は、それぞれビット線ＢＬ，／ＢＬとノードＮ１５との間に接続されたＮチャネルＭＯＳトランジスタ２３，２４と、それぞれビット線ＢＬ，／ＢＬとノードＮ１５′との間に接続されたＰチャネルＭＯＳトランジスタ２５，２６とを含む。ＭＯＳトランジスタ２３，２５のゲートはともにビット線／ＢＬに接続され、ＭＯＳトランジスタ２４，２６のゲートはともにビット線ＢＬに接続される。ドライバ１７は、ノードＮ１５と接地電位ＧＮＤのラインとの間に接続されたＮチャネルＭＯＳトランジスタ２７と、ノードＮ１５′と内部電源電位ＶＤＤＳ（１．５Ｖ）のラインとの間に接続されたＰチャネルＭＯＳトランジスタ２８とを含む。ＭＯＳトランジスタ２７，２８のゲートは、それぞれセンスアンプ活性化信号ＳＡ，／ＳＡを受ける。センスアンプ活性化信号ＳＡ，／ＳＡはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされると、ＭＯＳトランジスタ２７，２８が導通し、ノードＮ１５，Ｎ１５′はそれぞれ接地電位ＧＮＤおよび内部電源電位ＶＤＤＳになり、センスアンプ１５は、ビット線対ＢＬ，／ＢＬ間の微小電位差を内部電源電圧ＶＤＤＳに増幅する。
【００４２】
イコライザ１６は、ビット線ＢＬと／ＢＬの間に接続されたＮチャネルＭＯＳトランジスタ２９と、それぞれビット線ＢＬ，／ＢＬとノードＮ１６′との間に接続されたＮチャネルＭＯＳトランジスタ３０，３１とを含む。ＮチャネルＭＯＳトランジスタ２９〜３１のゲートはともにノードＮ１６に接続される。ノードＮ１６はビット線イコライズ信号ＢＬＥＱを受け、ノードＮ１６′はビット線プリチャージ電位ＶＢＬ（＝ＶＤＤＳ／２＝０．７５Ｖ）を受ける。イコライザ１６は、ビット線イコライズ信号ＢＬＥＱが活性化レベルの「Ｈ」レベルにされたことに応じて、ビット線ＢＬと／ＢＬの電位をビット線プリチャージ電位ＶＢＬにイコライズする。
【００４３】
図４は、図３に示したセンスアンプ１５およびメモリセルＭＣが配置された領域を模式的に示す断面図である。図４において、Ｐ型半導体基板４０の表面にＰ＋型拡散層４１、ＮチャネルＭＯＳトランジスタ２３およびＮ型ウェル４２が形成される。ＮチャネルＭＯＳトランジスタ２３は、Ｐ型半導体基板４０の表面にＮ＋型拡散層（ソース）２３ｓおよびＮ＋型拡散層（ドレイン）２３ｄを形成し、Ｎ＋型拡散層２３ｓ，２３ｄの間においてＰ型半導体基板４０の表面にゲート酸化膜２３ｉおよびゲート電極２３ｇを積層したものである。
【００４４】
Ｎ型ウェル４２の表面にＮ＋型拡散層４３、ＰチャネルＭＯＳトランジスタ２５およびＰ型ウェル４４が形成される。ＰチャネルＭＯＳトランジスタ２５は、Ｎ型ウェル４２の表面にＰ＋型拡散層（ソース）２５ｓおよびＰ＋型拡散層（ドレイン）２５ｄを形成し、Ｐ＋型拡散層２５ｓ，２５ｄの間においてＮ型ウェル４２の表面にゲート酸化膜２５ｉおよびゲート電極２５ｇを積層したものである。Ｐ型ウェル４４の表面にＮチャネルＭＯＳトランジスタ３２およびＰ＋型拡散層４５が形成される。ＮチャネルＭＯＳトランジスタ３２は、Ｐ型ウェル４４の表面にＮ＋型拡散層（ソース）３２ｓおよびＮ＋型拡散層（ドレイン）３２ｄを形成し、Ｎ＋型拡散層３２ｓ，３２ｄの間においてＰ型ウェル４４の表面にゲート酸化膜３２ｉおよびゲート電極３２ｇを積層したものである。
【００４５】
Ｐ型半導体基板４０は、Ｐ＋型拡散層４１を介して接地電位ＧＮＤを受け、Ｎ型ウェル４２はＮ＋型拡散層４３を介して内部電源電位ＶＤＤＳを受け、Ｐ型ウェル４４はＰ＋型拡散層４５を介して負電位ＶＢＢ（−１．０Ｖ）を受ける。したがって、Ｐ型半導体基板４０とＮ型ウェル４２の間のＰＮ接合は逆バイアス状態になり、Ｐ型ウェル４４とＮ型ウェル４２の間のＰＮ接合は逆バイアス状態となる。Ｎ型ウェル４２とＰ型ウェル４４の間には、寄生容量４６が存在する。
【００４６】
図２に戻って、行デコーダ１１は、行アドレス信号ＲＡ０〜ＲＡｍに従って、複数のワード線ＷＬのうちの１本のワード線ＷＬを選択レベルの「Ｈ」レベル（昇圧電位ＶＰＰ＝３．６Ｖ）に立上げる。列デコーダ１２は、列アドレス信号ＣＡ０〜ＣＡｍに従って、複数の列選択線ＣＳＬのうちの１本の列選択線ＣＳＬを選択レベルの「Ｈ」レベルに立上げる。
【００４７】
図５は、このようなＳＤＲＡＭにおいて連続して８ビットのデータを読出す動作を行なったときの外部信号の状態を示すタイムチャートである。なお、連続的に読出されまたは書込まれるデータのビット数はバースト長と呼ばれ、ＳＤＲＡＭではモードレジスタ４によって変更することが可能である。
【００４８】
ＳＤＲＡＭにおいては、外部クロック信号ＣＬＫの立上がりエッジに応答して外部からの制御信号／ＣＳ，／ＲＡＳ，…やアドレス信号Ａ０〜Ａｍなどが取込まれる。アドレス信号Ａ０〜Ａｍは、時分割的に多重化された行アドレス信号Ｘ＝ＲＡ０〜ＲＡｍと列アドレス信号Ｙ＝ＣＡ０〜ＣＡｍを含む。サイクル１におけるクロック信号ＣＬＫの立上がりエッジにおいて、アクティブコマンドＡＣＴ（／ＣＳ＝Ｌ，／ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｈ，／ＷＥ＝Ｈ）が入力され、そのときのアドレス信号Ａ０〜Ａｍが行アドレス信号Ｘａとして取込まれる。
【００４９】
これに応じて、まずビット線イコライズ信号ＢＬＥＱが非活性化レベルの「Ｌ」レベルに立下げられ、イコライザ１６は非活性化されてビット線ＢＬ，／ＢＬのイコライズが停止される。行デコーダ１１は、行アドレス信号Ｘａに対応する行のワード線ＷＬを選択レベルの「Ｈ」レベル（ＶＰＰ）に立上げる。ビット線ＢＬ，／ＢＬの電位は、活性化されたメモリセルＭＣのキャパシタ３３の電荷量に応じて微小量だけ変化する。続いて、センスアンプ活性化信号ＳＡ，ＳＡがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされてセンスアンプ１５が活性化される。
【００５０】
ビット線ＢＬの電位がビット線／ＢＬの電位よりも微小量だけ高い場合は、ビット線ＢＬの電位が「Ｈ」レベル（ＶＤＤＳ）まで引上げられ、ビット線／ＢＬの電位が「Ｌ」レベル（ＧＮＤ）まで引下げられる。逆に、ビット線／ＢＬの電位がビット線ＢＬの電位よりも微小量だけ高い場合は、ビット線／ＢＬの電位が「Ｈ」レベルまで引上げられ、ビット線ＢＬの電位が「Ｌ」レベルまで引下げられる。
【００５１】
次いで、サイクル４におけるクロック信号ＣＬＫの立上がりエッジにおいて、リードコマンドＲＥＡＤ（／ＣＳ＝Ｌ，／ＲＡＳ＝Ｈ，／ＣＡＳ＝Ｌ，／ＷＥ＝Ｈ）が与えられ、そのときのアドレス信号Ａ０〜Ａｍが列アドレス信号Ｙｂとして取込まれる。これに応じて、列デコーダ１２が、列アドレス信号Ｙｂに基づいてバースト長分すなわち８本の列選択線ＣＳＬを選択レベルの「Ｈ」レベルに所定時間ずつ順次立上げて、各列の列選択ゲート１４を導通させる。選択された列のビット線対ＢＬ，／ＢＬのデータは列選択ゲート１４およびデータ入出力線対ＩＯ，／ＩＯを介してＩ／Ｏバッファ１０に与えられる。信号／ＲＡＳが「Ｌ」レベルに立下げられてから所定のクロック期間（図５においては６クロックサイクル）が経過した後、Ｉ／Ｏバッファ１０から最初のデータｂ０が出力される。以後、クロック信号ＣＬＫの立上がりに応答してデータｂ１〜ｂ７が出力される。
【００５２】
続いて、サイクル７におけるクロック信号ＣＬＫの立上がりエッジにおいて、プリチャージコマンドＰＲＥ（／ＣＳ＝Ｌ，／ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｈ，／ＷＥ＝Ｌ）が与えられる。これに応じてワード線ＷＬが非選択レベルの「Ｌ」レベルに引下げられ、センスアンプ１５が非活性化され、イコライザ１６が活性化されてビット線ＢＬ，／ＢＬがビット線プリチャージ電位ＶＢＬにイコライズされ、次の読出動作の準備が終了する。
【００５３】
図６は、ＳＲＡＭにおいて連続して８ビットのデータを書込む動作を行なうときの外部信号の状態を示すタイムチャートである。書込動作においては、行アドレス信号Ｘの取込はデータ読出時と同様である。すなわち、サイクル１におけるクロック信号ＣＬＫの立上がりエッジにおいて、アクティブコマンドＡＣＴ（／ＣＳ＝Ｌ，／ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｈ，／ＷＥ＝Ｈ）が入力され、そのときのアドレス信号Ａ０〜Ａｍが行アドレス信号Ｘａとして取込まれる。これに応じて、イコライザ１６が非活性化され、行デコーダ１１によって行アドレス信号Ｘａに応じたワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられてメモリセルＭＣが活性化され、センスアンプ１５が活性化される。サイクル４におけるクロック信号ＣＬＫの立上がりエッジにおいてライトコマンドＷＲＴ（／ＣＳ＝Ｌ，／ＲＡＳ＝Ｈ，／ＣＡＳ＝Ｌ，／ＷＥ＝Ｌ）が入力され、列アドレス信号Ｙｂが取込まれるとともに、そのときに与えられたデータｂ０が最初のデータ信号として取込まれる。データｂ０に続いて、クロック信号ＣＬＫに同期して順次入力データｂ１〜ｂ７が取込まれる。
【００５４】
列デコーダ１２は、列アドレス信号Ｙｂに基づいてバースト長分の８本の列選択線ＣＳＬを選択レベルの「Ｈ」レベルに所定時間ずつ順次立上げて列選択ゲート１４を順次導通させる。外部から与えられた書込データｂ０〜ｂ７は、データ入出力線対ＩＯ，／ＩＯを介して選択された列のビット線対ＢＬ，／ＢＬに順次与えられる。各書込データはビット線ＢＬ，／ＢＬ間の電位差として与えられる。選択されたメモリセルＭＣのキャパシタ３３には、ビット線ＢＬまたは／ＢＬの電位に応じた量の電荷が蓄えられる。
【００５５】
データｂ０〜ｂ７の書込が終了すると、サイクル１３におけるクロック信号ＣＬＫの立上がりエッジにおいてプリチャージコマンドＰＲＥ（／ＣＳ＝Ｌ，／ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｈ，／ＷＥ＝Ｌ）が入力される。これに応じてワード線ＷＬが非選択レベルの「Ｌ」レベルに立下げられ、センスアンプ１５が非活性化され、イコライザ１６が活性化されてビット線ＢＬ，／ＢＬの電位がビット線プリチャージ電位ＶＢＬにイコライズされ、次の書込動作の準備が終了する。
【００５６】
以下、このＳＤＲＡＭの特徴となる内部電位発生回路５０について説明する。内部電位発生回路５０は、図７に示すように、信号発生回路５１、ＶＢＢＨ検知回路５２、ＶＢＢ検知回路５３およびＶＢＢ発生回路５４を含む。信号発生回路５１は、信号φＡＣＴが活性化レベルの「Ｈ」レベルに立上げられたことに応じて信号ＡＣＴＶＤＣＥを活性化レベルの「Ｈ」レベルに立上げ、信号φＰＲＥが活性化レベルの「Ｈ」レベルに立上げられたことに応じて信号ＡＣＴＶＤＣＥを非活性化レベルの「Ｌ」レベルに立下げる。信号φＡＣＴはアクティブコマンドＡＣＴに応答して活性化レベルの「Ｈ」レベルに立上げられ、信号φＰＲＥはプリチャージコマンドＰＲＥに応答して活性化レベルの「Ｈ」レベルに立上げられる。したがって、信号ＡＣＴＶＤＣＥは、アクティブコマンドＡＣＴが入力されてからプリチャージコマンドＰＲＥが入力されるまでの間に「Ｈ」レベルにされる。
【００５７】
ＶＢＢＨ検知回路５２は、負電位ＶＢＢが電源投入時に−０．５Ｖに到達したことを検知する回路である。すなわちＶＢＢＨ検知回路５２は、図８に示すように、外部電源電位ＶＤＤＨのラインと負電位ＶＢＢのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ６５およびＮチャネルＭＯＳトランジスタ６６を含む。ＭＯＳトランジスタ６５，６６のゲートは接地電位ＧＮＤのラインに接続される。ＰチャネルＭＯＳトランジスタ６５は、抵抗素子を構成する。ＭＯＳトランジスタ６５，６６の間のノードＮ６５に現れる信号はＶＢＢＨ検知回路５２の出力信号ＶＢＢＯＮとなる。
【００５８】
負電位ＶＢＢが−Ｖｔｈ（ただし、Ｖｔｈは、ＮチャネルＭＯＳトランジスタ６６のしきい値電圧であり、０．５Ｖである）よりも高い場合は、ＮチャネルＭＯＳトランジスタ６６が非導通になって信号ＶＢＢＯＮは「Ｈ」レベル（ＶＤＤＨ）になる。負電位ＶＢＢが−Ｖｔｈに到達すると、ＮチャネルＭＯＳトランジスタ６６が導通して信号ＶＢＢＯＮは「Ｌ」レベル（ＧＮＤ）になる。
【００５９】
ＶＢＢ検知回路５３は、通常動作時に負電位ＶＢＢが−１．０Ｖになっているか否かを検知する回路である。すなわちＶＢＢ検知回路５３は、図９に示すように、外部電源電位ＶＤＤＨのラインと負電位ＶＢＢのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタ６７およびＮチャネルＭＯＳトランジスタ６８，６９を含む。ＭＯＳトランジスタ６７，６８のゲートは接地電位ＧＮＤのラインに接続される。ＮチャネルＭＯＳトランジスタ６９のゲートは、そのドレインに接続される。ＰチャネルＭＯＳトランジスタ６７は抵抗素子を構成し、ＮチャネルＭＯＳトランジスタ６９はダイオード素子を構成する。ＭＯＳトランジスタ６７，６８の間のノードＮ６７に現れる信号はＶＢＢ検知回路５３の出力信号ＶＢＢＤＥＴとなる。
【００６０】
負電位ＶＢＢが−２Ｖｔｈすなわち−１．０Ｖよりも高い場合は、ＮチャネルＭＯＳトランジスタ６８が非導通になって信号ＶＢＢＤＥＴが「Ｈ」レベル（ＶＤＤＨ）になる。負電位ＶＢＢが−２Ｖｔｈに到達すると、ＮチャネルＭＯＳトランジスタ６８が導通して信号ＶＢＢＤＥＴは「Ｌ」レベル（ＧＮＤ）になる。ＶＢＢ発生回路５４は、外部電源電圧ＶＤＤＨによって駆動され、信号ＶＢＢＯＮ，ＶＢＢＤＥＴがともに「Ｈ」レベルの場合は比較的大きな電荷排出能力で負電位ＶＢＢのラインから正電荷を排出し、信号ＶＢＢＯＮ，ＶＢＢＤＥＴがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は比較的小さな電荷排出能力で負電位ＶＢＢのラインから正電荷を排出し、信号ＶＢＢＯＮ，ＶＢＢＤＥＴがともに「Ｌ」レベルの場合は正電荷の排出を停止する。
【００６１】
また、この内部電位発生回路５０は、スタンバイ用ＶＤＤＳ発生回路５５、ＯＲゲート５６およびアクティブ用ＶＤＤＳ発生回路５７、ＶＢＬ発生回路５８およびＶＣＰ発生回路５９を含む。スタンバイ用ＶＤＤＳ発生回路５５は、図２９で示した従来のスタンバイ用ＶＤＤＳ発生回路１３０と同じ構成であり、比較的小さな電流駆動力を有する。スタンバイ用ＶＤＤＳ発生回路５５は、外部電源電圧ＶＤＤＨが与えられたことに応じて、内部電源電位ＶＤＤＳのラインに電流を供給して基準電位ＶＲにする。
【００６２】
ＯＲゲート５６は、信号ＶＢＢＯＮ，ＡＣＴＶＤＣＥを受け、信号ＶＤＣＥを出力する。したがって、信号ＶＤＣＥは、外部電源電位ＶＤＤＨの投入時から負電位ＶＢＢが−０．５Ｖに到達するまでの期間と、アクティブコマンドＡＣＴが与えられてからプリチャージコマンドＰＲＥが与えられるまでの期間（アクティブ期間）との両方の期間において活性化レベルの「Ｈ」レベルにされる。なお、アクティブ期間以外の全期間はスタンバイ期間である。
【００６３】
アクティブ用ＶＤＤＳ発生回路５７は、比較的大きな電流駆動力を有し、信号ＶＤＣＥが「Ｈ」レベルの期間に活性化され、内部電源電位ＶＤＤＳのラインに電流を供給して基準電位ＶＲにする。アクティブ用ＶＤＤＳ発生回路５７は、センスアンプ１５の動作時に消費される１００ｍＡ程度のピーク電流を供給する必要があるので、大きな電流駆動能力と高い応答性を有する。高い応答性を得るために、活性時には１０〜２０ｍＡ程度の貫通電流Ｉａが流される。
【００６４】
すなわちアクティブ用ＶＤＤＳ発生回路５７は、図１０に示すように、ＰチャネルＭＯＳトランジスタ７０〜７２およびＮチャネルＭＯＳトランジスタ７３〜７５を含む。ＭＯＳトランジスタ７０〜７５は、図２９のＭＯＳトランジスタ１４０〜１４５よりも大きな電流駆動力を有する。ＰチャネルＭＯＳトランジスタ７１，７２は、それぞれ外部電源電位ＶＤＤＨのラインとノードＮ７１，Ｎ７２との間に接続され、それらのゲートはともにノードＮ７２に接続される。ＰチャネルＭＯＳトランジスタ７１，７２は、カレントミラー回路を構成する。ＮチャネルＭＯＳトランジスタ７３，７４は、それぞれノードＮ７１，７２とノードＮ７３との間に接続され、それらのゲートはそれぞれ基準電位ＶＲ（１．５Ｖ）および内部電源電位ＶＤＤＳを受ける。ＮチャネルＭＯＳトランジスタ７５は、ノードＮ７３と接地電位ＧＮＤのラインとの間に接続され、そのゲートは信号ＶＤＣＥを受ける。ＭＯＳトランジスタ７１〜７５は、差動増幅器を構成する。ＰチャネルＭＯＳトランジスタ７０は、外部電源電位ＶＤＤＨのラインと内部電源電位ＶＤＤＳのラインとの間に接続され、そのゲートはノードＮ７１に接続される。
【００６５】
信号ＶＤＣＥが「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ７５は非導通になってノードＮ７１が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタ７０は非導通になる。信号ＶＤＣＥが「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ７５は導通して差動増幅器が活性化される。内部電源電位ＶＤＤＳが基準電位ＶＲよりも低い場合は、ＰチャネルＭＯＳトランジスタ７１に流れる電流がＮチャネルＭＯＳトランジスタ７３に流れる電流よりも小さくなってノードＮ７１が「Ｌ」レベル側に低下し、ＰチャネルＭＯＳトランジスタ７０が導通する。これにより、外部電源電位ＶＤＤＨのラインからＰチャネルＭＯＳトランジスタ２０を介して内部電源電位ＶＤＤＳのラインに電流が供給され、内部電源電位ＶＤＤＳが上昇する。内部電源電位ＶＤＤＳが基準電位ＶＲよりも高い場合は、ＰチャネルＭＯＳトランジスタ７１に流れる電流がＮチャネルＭＯＳトランジスタ７３に流れる電流よりも大きくなってノードＮ７１が「Ｈ」レベル側に上昇し、ＰチャネルＭＯＳトランジスタ７０は非導通になる。内部電源電位ＶＤＤＳが消費されると、内部電源電位ＶＤＤＳが低下する。したがって、内部電源電位ＶＤＤＳは基準電位ＶＲに保持される。
【００６６】
図７に戻って、内部電源電位ＶＤＤＳのラインと接地電位ＧＮＤのラインとの間には負荷容量６０が接続され、内部電源電位ＶＤＤＳのラインと負電位ＶＢＢのラインとの間には負荷容量６１が接続される。ＶＢＬ発生回路５８は、内部電源電位ＶＤＤＳによって駆動され、ビット線プリチャージ電位ＶＢＬを生成する。ビット線プリチャージ電位ＶＢＬのラインと接地電位ＧＮＤのラインとの間には負荷容量６２が接続される。ＶＣＰ発生回路５９は、内部電源電圧ＶＤＤＳによって駆動され、セルプレート電位ＶＣＰを生成する。セルプレート電位ＶＣＰのラインと接地電位ＧＮＤのラインとの間には負荷容量６３が接続される。ＶＢＬ発生回路５８およびＶＣＰ発生回路５９の各々は、図３１のＶＢＬ発生回路１６０と同じ構成である。なお、内部電位発生回路５０には昇圧電位ＶＰＰが発生する回路も設けられているが、図示および説明は省略されている。
【００６７】
図１１は、図７〜図１０に示した内部電位発生回路５０の動作を示すタイムチャートである。初期状態では、外部電源電位ＶＤＤＨは０Ｖにされており、内部電位ＶＢＢ，ＶＤＤＳ，ＶＢＬおよび信号ＶＢＢＯＮも０Ｖになっている。ある時刻に外部電源電位ＶＤＤＨが投入されると、信号ＶＢＢＯＮが「Ｌ」レベルから「Ｈ」レベルに立上げられて、ＶＢＢ発生回路５４、スタンバイ用ＶＤＤＳ発生回路５５、アクティブ用ＶＤＤＳ発生回路５７、ＶＢＬ発生回路５８およびＶＣＰ発生回路５９が活性化される。これにより、負電位ＶＢＢが徐々に低下するとともに内部電源電位ＶＤＤＳおよびビット線プリチャージ電位ＶＢＬが徐々に上昇する。このとき、電荷供給能力が高く応答性の高いアクティブ用ＶＤＤＳ発生回路５７が活性化されるので、従来のように内部電源電位ＶＤＤＳが振動することはない。
【００６８】
負電位ＶＢＢが−０．５Ｖに到達すると信号ＶＢＢＯＮが「Ｈ」レベルから「Ｌ」レベルに立下げられ、アクティブ用ＶＤＤＳ発生回路５７が非活性化される。これ以降アクティブ用ＶＤＤＳ発生回路５７は、内部電源電位ＶＤＤＳが大きく消費されるときのみ、すなわちアクティブコマンドＡＣＴが入力されてからプリチャージコマンドＰＲＥが入力されるまでの間のみ活性化される。
【００６９】
この実施の形態１では、アクティブ用ＶＤＤＳ発生回路５７を電源投入時に活性化させるので、従来のように内部電源電位ＶＤＤＳが大きく変動したり振動したりすることがなく、内部電源電位ＶＤＤＳを安定に立上げることができる。したがって、内部電源電位ＶＤＤＳと寄生容量４６を介して結合される負電位ＶＢＢも大きく変動することがなく、ラッチアップが生じることもない。また、スタンバイ用ＶＤＤＳ発生回路５５の応答性を上げる必要がないので、スタンバイ電流が増加することもない。
【００７０】
なお図１２に示すように、ＶＢＢＨ検知回路５２の出力信号ＶＢＢＯＮの代わりにＶＢＢ検知回路５３の出力信号ＶＢＢＤＥＴをＯＲゲート５６に入力してもよい。この場合は、負電位ＶＢＢが−１．０Ｖに到達するまでアクティブ用ＶＤＤＳ発生回路５７が活性化されるので、電源投入時にアクティブ用ＶＤＤＳ発生回路５７が活性化される時間が長くなる。
【００７１】
［実施の形態２］
図１３は、この発明の実施の形態２によるＳＤＲＡＭの内部電位発生回路の要部を示す回路ブロック図である。図１３を参照して、この内部電位発生回路が図１２の内部電位発生回路と異なる点は、ＰＯＲ発生回路８０および信号発生回路８１が追加されている点である。
【００７２】
ＰＯＲ発生回路８０は、図１４に示すように、外部電源電位ＶＤＤＨのラインと接地電位ＧＮＤのラインとの間に直列接続された抵抗素子８２およびＮチャネルＭＯＳトランジスタ８３，８４と、インバータ８５とを含む。ＮチャネルＭＯＳトランジスタ８３のゲートは外部電源電位ＶＤＤＨを受ける。ＮチャネルＭＯＳトランジスタ８４のゲートは、そのドレインに接続される。ＮチャネルＭＯＳトランジスタ８４は、ダイオード素子を構成する。抵抗素子８２およびＮチャネルＭＯＳトランジスタ８３間のノードＮ８２に現われる信号がインバータ８５で反転されてパワーオンリセット信号ＺＰＯＲとなる。
【００７３】
外部電源電位ＶＤＤＨが２Ｖｔｈよりも低い場合は、ＮチャネルＭＯＳトランジスタ８３，８４が非導通になってノードＮ８２が「Ｈ」レベルになり、パワーオンリセット信号ＺＰＯＲは活性化レベルの「Ｌ」レベルになる。外部電源電位ＶＤＤＨが２Ｖｔｈよりも高くなると、ＮチャネルＭＯＳトランジスタ８３，８４が導通してノードＮ８２が「Ｌ」レベルになり、パワーオンリセット信号ＺＰＯＲは非活性化レベルの「Ｈ」レベルにされる。
【００７４】
信号発生回路８１は、パワーオンリセット信号ＺＰＯＲが「Ｈ」レベルにされたことに応じて信号ＳＴＶＤＣＥを「Ｈ」レベルに立上げ、信号ＶＢＢＤＥＴが「Ｌ」レベルにされたことに応じて信号ＳＴＶＤＣＥを「Ｌ」レベルに立下げる回路である。すなわち信号発生回路８１は、図１５に示すように、トランスファーゲート９０〜９３、インバータ９４〜９７およびＮＡＮＤゲート９８〜１００を含む。信号ＺＰＯＲは、ＮＡＮＤゲート９８〜１００の一方入力ノードに入力される。信号ＶＢＢＤＥＴは、トランスファーゲート９０，９３のＮチャネルＭＯＳトランジスタ側のゲートおよびトランスファーゲート９１，９２のＰチャネルＭＯＳトランジスタ側のゲートに入力されるとともに、インバータ９４で反転されて信号／ＶＢＢＤＥＴとなる。信号／ＶＢＢＤＥＴは、トランスファーゲート９０，９３のＰチャネルＭＯＳトランジスタ側のゲートおよびトランスファーゲート９１，９２のＮチャネルＭＯＳトランジスタ側のゲートに入力される。
【００７５】
トランスファーゲート９０，インバータ９５およびトランスファーゲート９２は、接地電位ＧＮＤのラインとＮＡＮＤゲート９９の他方入力ノードとの間に直列接続される。インバータ９５の出力信号はＮＡＮＤゲート９８の他方入力ノードに入力され、ＮＡＮＤゲート９８の出力信号はトランスファーゲート９１を介してインバータ９５に入力される。ＮＡＮＤゲート９９の出力信号は、ＮＡＮＤゲート１００の他方入力ノードに入力されるとともに、インバータ９６およびトランスファーゲート９３を介してＮＡＮＤゲート９９の他方入力ノードに入力される。ＮＡＮＤゲート１００の出力信号は、インバータ９７で反転されて信号ＳＴＶＤＣＥとなる。
【００７６】
信号ＺＰＯＲ，ＶＢＢＤＥＴがともに「Ｌ」レベルの場合は、ＮＡＮＤゲート９８〜１００の出力信号はともに「Ｈ」レベルになり、トランスファーゲート９１，９２が導通するとともにトランスファーゲート９０，９３が非導通になり、インバータ９５〜９７の出力信号がともに「Ｌ」レベルにされ、信号ＳＴＶＤＣＥは「Ｌ」レベルにされている。このとき、インバータ９５の出力信号は、インバータ９５およびＮＡＮＤゲート９８によってラッチされる。
【００７７】
次に、信号ＺＰＯＲが「Ｈ」レベルに立上げられると、ＮＡＮＤゲート１００の出力信号が「Ｌ」レベルになって信号ＳＴＶＤＣＥが「Ｈ」レベルに立上げられる。次いで信号ＶＢＢＤＥＴが「Ｈ」レベルに立上げられると、トランスファーゲート９０，９３が導通するとともにトランスファーゲート９１，９２が非導通になり、インバータ９５およびＮＡＮＤゲート９８の出力信号がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになる。このとき、ＮＡＮＤゲート９９の出力信号は、ＮＡＮＤゲート９９およびインバータ９６によってラッチされる。次に、信号ＶＢＢＤＥＴが「Ｌ」レベルに立下げられると、トランスファーゲート９１，９２が導通するとともにトランスファーゲート９０，９３が非導通になり、ＮＡＮＤゲート９９の出力信号が「Ｌ」レベルになって信号ＳＴＶＤＣＥが「Ｌ」レベルにされる。この後、信号ＶＢＢＤＥＴが「Ｈ」レベルになっても、ＮＡＮＤゲート９９の出力信号は「Ｈ」レベルのまま変化せず、信号ＳＴＶＤＣＥは「Ｌ」レベルのまま変化しない。図１３に戻って、信号ＳＴＶＤＣＥは、信号ＶＢＢＤＥＴの代わりにＯＲゲート５６に入力される。
【００７８】
図１６は、図１３〜図１５に示した内部電位発生回路の動作を示すタイムチャートである。初期状態では、外部電源電位ＶＤＤＨは０Ｖであり、信号ＺＰＯＲ，ＶＢＢＤＥＴ，ＳＴＶＤＣＥ，ＶＤＣＥはともに「Ｌ」レベルにされ、負電位ＶＢＢも０Ｖになっている。
【００７９】
ある時刻に外部電源電位ＶＤＤＨが投入されると、ある時間の経過後に信号ＺＰＯＲが「Ｈ」レベルに立上げられ、信号ＳＴＶＤＣＥ，ＶＤＣＥが「Ｈ」レベルに立上げられ、アクティブ用ＶＤＤＳ発生回路５７が活性化される。次いで信号ＶＢＢＤＥＴが「Ｈ」レベルに立上げられてＶＢＢ発生回路５４が活性化され、負電位ＶＢＢが徐々に低下する。負電位ＶＢＢが−１．０Ｖに到達すると、信号ＶＢＢＤＥＴが「Ｌ」レベルに立下げられ、信号ＳＴＶＤＣＥ，ＶＤＣＥが「Ｌ」レベルになってアクティブ用ＶＤＤＳ発生回路５７が非活性化される。この後、負電位ＶＢＢの検知結果に従って信号ＶＢＢＤＥＴのレベルが変化しても、信号ＳＴＶＤＣＥは「Ｌ」レベルのまま変化しない。
【００８０】
この実施の形態２では、信号ＺＰＯＲが「Ｈ」レベルに立上げられてから負電位ＶＢＢが−１．０Ｖに到達するまでの期間もアクティブ用ＶＤＤＳ発生回路５７が活性化される。したがって、この実施の形態２でも、実施の形態１と同じ効果が得られる。
【００８１】
［実施の形態３］
実施の形態２の信号発生回路８１は、信号ＺＰＯＲが「Ｈ」レベルに立上げられてから信号ＶＢＢＤＥＴが「Ｌ」レベルに立下げられるまでの間のみ信号ＳＴＶＤＣＥを「Ｈ」レベルにする回路である。したがって、図１７に示すように、ＶＢＢ検知回路５３の動作が不安定になって信号ＶＢＢＤＥＴが「Ｈ」レベルにと「Ｌ」レベルの間で振動した場合、信号ＳＴＶＤＣＥ，ＶＣＤＣＥが「Ｈ」レベルの期間が短くなってアクティブ用ＶＤＤＳ発生回路５７が活性化される期間が短くなり、従来と同様に内部電源電位ＶＤＤＳおよび負電位ＶＢＢが大きく変動してしまう。この実施の形態３では、この問題が解決される。
【００８２】
図１８は、この発明の実施の形態３によるＳＤＲＡＭの内部電位発生回路の要部を示す回路ブロック図である。図１８を参照して、この内部電位発生回路は図１３の内部電位発生回路との異なる点は、ＶＢＢ検知回路５３と信号発生回路８１の間にフィルタ回路１０１が介挿される点である。
【００８３】
フィルタ回路１０１は、ローパスフィルタであり、図１９に示すように、入力ノードＮ１０１および出力ノードＮ１０２間に接続された抵抗素子１０２と、出力ノードＮ１０２と接地電位ＧＮＤのラインとの間に接続されたキャパシタ１０３とを含む。
【００８４】
入力ノードＮ１０１および出力ノードＮ１０２がともに「Ｈ」レベルになっている場合に入力ノードＮ１０１が「Ｌ」レベルにされると、キャパシタ１０３に蓄えられていた電荷が抵抗素子１０２を介して入力ノードＮ１０１に放電される。キャパシタ１０３の電荷が放電されて出力ノードＮ１０２が「Ｌ」レベルにされる前に入力ノードＮ１０１が再度「Ｈ」レベルにされると、出力ノードＮ１０２のレベルは「Ｈ」レベルのまま変化しない。また、入力ノードＮ１０１および出力ノードＮ１０２がともに「Ｌ」レベルになっている場合に入力ノードＮ１０１が「Ｈ」レベルにされると、入力ノードＮ１０１から抵抗素子１０２を介してキャパシタ１０３に電流が流入する。キャパシタ１０３が充電されて出力ノードＮ１０２が「Ｈ」レベルにされる前に入力ノードＮ１０１が再度「Ｌ」レベルにされると、出力ノードＮ１０２のレベルが「Ｌ」レベルのまま変化しない。
【００８５】
図２０は、図１８および図１９に示した内部電位発生回路の動作を示すタイムチャートである。図２０を参照して、ＶＢＢ検知回路５３の動作が不安定になって信号ＶＢＢＤＥＴがパルス的に変化しても信号ＶＢＢＤＥＴ′は変化しない。したがって、信号ＳＴＶＤＣＥが「Ｈ」レベルにされる期間が短くなることが防止され、内部電源電位ＶＤＤＳが大きく変動することが防止される。
【００８６】
［実施の形態４］
図２１は、この発明の実施の形態４によるＳＤＲＡＭの内部電位発生回路の要部を示す回路ブロック図である。図２１を参照して、この内部電位発生回路が図７の内部電位発生回路５０と異なる点は、基準電位発生回路１０５、コンパレータ１０６，１０７およびＮＡＮＤゲート１０８が追加され、ＶＢＢＨ検知回路５２の出力信号ＶＢＢＯＮの代わりにＮＡＮＤゲート１０８の出力信号φ１０８がＯＲゲート５６に入力される点である。
【００８７】
基準電位発生回路１０５は、基準電位ＶＲ（１．５Ｖ）の１／２の電位ＶＲ／２（０．７５Ｖ）を生成する。コンパレータ１０６は、ビット線プリチャージ電位ＶＢＢＬと基準電位ＶＲ／２とを比較し、ＶＢＬがＶＲ／２よりも低い場合は信号φ１０６を「Ｌ」レベルにし、ＶＢＢＬがＶＲ／２よりも高い場合は信号φ１０６を「Ｈ」レベルにする。コンパレータ１０７は、セルプレート電位ＶＣＰと基準電位ＶＲ／２とを比較し、ＶＣＰがＶＲ／２よりも低い場合は信号φ１０７を「Ｌ」レベルにし、ＶＣＰがＶＲ／２よりも高い場合は信号φ１０７を「Ｈ」レベルにする。ＮＡＮＤゲート１０８は、コンパレータ１０６，１０７の出力信号φ１０６，φ１０７を受け、その出力信号φ１０８は信号ＶＢＢＯＮの代わりにＯＲゲート５６に入力される。
【００８８】
図２２は、図２１に示した内部電位発生回路の動作を示すタイムチャートである。図２２を参照して、初期状態では、外部電源電位ＶＤＤＨは０Ｖにされており、内部電位ＶＣＰ，ＶＢＢ，ＶＤＤＳは０Ｖになっており、信号φ１０８も「Ｌ」レベルになっている。ある時刻に外部電源電位ＶＤＤＨが投入されると、ＮＡＮＤゲート１０８の出力信号φ１０８が「Ｈ」レベル立上げられてアクティブ用ＶＤＤＳ発生回路５７が活性化され、内部電位ＶＤＤＳ，ＶＣＰ，ＶＢＬが上昇する。ビット線プリチャージ電位ＶＢＬがＶＲ／２に到達するとコンパレータ１０６の出力信号φ１０６が「Ｈ」レベルに立上げられ、セルプレート電位ＶＣＰがＶＲ／２に到達するとコンパレータ１０７の出力信号φ１０７が「Ｈ」レベルに立上げられ、信号φ１０６，φ１０７がともに「Ｈ」レベルにされたことに応じてＮＡＮＤゲート１０８の出力信号φ１０８が「Ｌ」レベルに立下げられる。
【００８９】
この実施の形態４では、外部電源電位ＶＤＤＨが投入されてから内部電位ＶＣＰ，ＶＢＬがともにＶＲ／２に到達するまでの期間にもアクティブ用ＶＤＤＳ発生回路５７を活性化させる。したがって、外部電源電位ＶＤＤＨの投入時に内部電源電位ＶＤＤＳが大きく変動することを防止することができ、内部電源電位ＶＤＤＳをスムーズに立上げることができる。
【００９０】
［実施の形態５］
図２３は、この発明の実施の形態５によるＳＤＲＡＭの内部電位発生回路１１０の構成を示す回路ブロック図であって、図７と対比される図である。図２３を参照して、この内部電位発生回路１１０が図７の内部電位発生回路５０と異なる点は、ＶＢＢＨ検知回路５２の出力信号ＶＢＢＯＮの代わりにＶＰＰＬ検知回路１１２の出力信号ＶＰＰＯＮがＯＲゲート５６に入力される点である。
【００９１】
すなわち、この内部電位発生回路１１０は、ＶＰＰＬ検知回路１１２、ＶＰＰ検知回路１１３およびＶＰＰ発生回路１１４を含む。ＶＰＰＬ検知回路１１２は、昇圧電位ＶＰＰが３．０Ｖよりも低い場合は信号ＶＰＰＯＮを「Ｈ」レベルにし、昇圧電位ＶＰＰが３．０Ｖよりも高い場合は信号ＶＰＰＯＮを「Ｌ」レベルにする。ＶＰＰ検知回路１１３は、昇圧電位ＶＰＰが３．６Ｖよりも低い場合は信号ＶＰＰＤＥＴを「Ｈ」レベルにし、昇圧電位がＶＰＰが３．６Ｖよりも高い場合は信号ＶＰＰＤＥＴを「Ｌ」レベルにする。
【００９２】
ＶＰＰ発生回路１１４は、外部電源電圧ＶＤＤＨによって駆動され、信号ＶＰＰＯＮ，ＶＰＰＤＥＴがともに「Ｈ」レベルの場合は比較的大きな電荷供給能力で昇圧電位ＶＰＰのラインに正電荷を供給し、信号ＶＰＰＯＮ，ＶＰＰＤＥＴがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は比較的小さな電荷機能能力で昇圧電位ＶＰＰのラインに正電荷を供給し、信号ＶＰＰＯＮ，ＶＰＰＤＥＴがともに「Ｌ」レベルの場合は正電荷の供給を停止する。他の構成は、図７の内部電位発生回路５０と同じであるので、その説明は繰返さない。なお、内部電位発生回路１１０には負電位ＶＢＢを発生する回路も設けられているが、図示および説明は省略されている。
【００９３】
図２４は、図２３に示した内部電位発生回路１１０の動作を示すタイムチャートである。図２４において、初期状態では、外部電源電位ＶＤＤＨは０Ｖにされており、内部電位ＶＰＰ，ＶＤＤＳおよび信号ＶＰＰＯＮも０Ｖになっている。ある時刻に外部電源電位ＶＤＤＨが投入されると、信号ＶＰＰＯＮが「Ｌ」レベルにから「Ｈ」レベルに立上げられて、ＶＰＰ発生回路１１４、スタンバイＶＤＤＳ発生回路５５、アクティブ用ＶＤＤＳ発生回路５７、ＶＢＬ発生回路５８およびＶＣＰ発生回路５９が活性化される。これにより、昇圧電位ＶＰＰおよび内部電源電位ＶＤＤＳが徐々に上昇する。このとき、電荷供給能力が高く応答性の高いアクティブ用ＶＤＤＳ発生回路５７が活性化されるので、従来のように内部電源電位ＶＤＤＳが大きく変動したり振動することはない。
【００９４】
昇圧電位ＶＰＰが３．０Ｖに到達すると信号ＶＰＰＯＮが「Ｈ」レベルから「Ｌ」レベルに立下げられ、アクティブ用ＶＤＤＳ発生回路５７が非活性化される。これ以降アクティブ用ＶＤＤＳ発生回路５７は、内部電源電位ＶＤＤＳが大きく消費されるときのみ、すなわちアクティブコマンドＡＣＴが入力されてからプリチャージコマンドＰＲＥが入力されるまでの間のみ活性化される。
【００９５】
この実施の形態５でも、実施の形態１と同じ効果が得られる。以下、この実施の形態５の種々の変更例について説明する。図２５の変更例では、ＶＰＰＬ検知回路１１２の出力信号ＶＢＢＯＮの代わりにＶＰＰ検知回路１１３の出力信号ＶＰＰＤＥＴがＯＲゲート５６に入力される。この場合は、外部電源電位ＶＤＤＨの投入時にアクティブ用ＶＤＤＳ発生回路５７が活性化される時間が実施の形態５よりも長くなる。
【００９６】
図２６の変更例では、図２５の変更例に対してＰＯＲ発生回路８０および信号発生回路８１が追加される。ＰＯＲ発生回路８０および信号発生回路８１は実施の形態２で説明したものと同じである。信号発生回路８１は、ＰＯＲ発生回路８０の出力信号ＺＰＯＲが「Ｈ」レベルにされたことに応じて信号ＳＴＶＤＣＥを「Ｈ」レベルにし、ＶＰＰ検知回路１１３の出力信号ＶＰＰＤＥＴが「Ｌ」レベルにされたことに応じて信号ＳＴＶＤＣＥを「Ｌ」レベルにする。信号ＳＴＶＤＣＥは、信号ＶＰＰＤＥＴの代わりにＯＲゲート５６に入力される。この変更例では、信号ＺＰＯＲが「Ｈ」レベルに立上げられてから昇圧電位ＶＰＰが３．６Ｖに到達するまでの期間もアクティブ用ＶＤＤＳ発生回路５７が活性化される。したがって、内部電源電位ＶＤＤＳがスムーズに立上げられる。
【００９７】
図２７の変更例では、図２６の変更例に対してフィルタ回路１０１が追加される。フィルタ回路１０１は、実施の形態３で説明したものと同じである。フィルタ回路１０１は、ＶＰＰ検知回路１１３と信号発生回路８１との間に介挿される。ＶＰＰ検知回路１１３の動作が不安定になって信号ＶＰＰＤＥＴがパルス的に変化してもフィルタ回路１０１の出力信号ＶＰＰＤＥＴ′は変化しない。したがって、信号発生回路８１の出力信号ＳＴＶＤＣＥが「Ｈ」レベルにされる期間が短くなることが防止され、内部電源電位ＶＤＤが大きく変動したり振動することが防止される。
【００９８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９９】
【発明の効果】
以上のように、この発明に係る半導体装置では、比較的小さな電流駆動力を有し、外部電源電位によって駆動されて内部電源電位を生成する第１の内部電源電位発生回路と、比較的大きな電流駆動力を有し、外部電源電位の投入時における所定期間および前記アクティブモード時に活性化されて外部電源電位によって駆動され、内部電源電位を生成する第２の内部電源電位発生回路と、内部電源電位によって駆動される内部回路とが設けられる。したがって、比較的大きな電流駆動力を有する第２の内部電源電位発生回路を外部電源電位の投入時にも活性化させるので、スタンバイ電流を増加させることなく内部電源電位を安定に立上げることができる。
【０１００】
好ましくは、さらに、外部電源電位によって駆動されて内部電位を生成する内部電位発生回路と、外部電源電位が投入されたことに応じて検知信号を活性化レベルにし、内部電位が予め定められた第１の電位に到達したことに応じて検知信号を非活性化レベルにする内部電位検知回路とが設けられ、所定期間は、検知信号が活性化レベルにの期間である。この場合は、第２の内部電源電位発生回路は、外部電源電位が投入されてから内部電位が第１の電位に到達するまでの期間も活性化される。
【０１０１】
また好ましくは、さらに、外部電源電位によって駆動されて内部電位を生成する内部電位発生回路と、外部電源電位が投入されたことに応じて検知信号を活性化レベルにし、内部電位が予め定められた第１の電位に到達したことに応じて検知信号を非活性化レベルにする内部電位検知回路と、外部電源電位が投入されたことに応じてパワーオンリセット信号を活性化レベルにし、外部電源電位が予め定められた第２の電位に到達したことに応じてパワーオンリセット信号を非活性化レベルにする第１の信号発生回路と、パワーオンリセット信号が非活性化レベルにされたことに応じて制御信号を活性化レベルにし、検知信号が非活性化レベルにされたことに応じて制御信号を非活性化レベルにする第２の信号発生回路とが設けられ、所定期間は、制御信号が活性化レベルの期間である。この場合は、第２の内部電源電位発生回路は、パワーオンリセット信号が非活性化レベルにされてから内部電位が第１の電位に到達するまでの期間も活性化される。
【０１０２】
また好ましくは、さらに、内部電位検知回路と第２の信号発生回路との間に介挿されたローパスフィルタが設けられる。この場合は、内部電位検知回路の動作が不安定になった場合でも、第２の内部電源電位発生回路の動作が不安定になることを防止することができる。
【０１０３】
また好ましくは、予め定められた第１の電位は接地電位と基準電位の間の電位であり、内部電位は基準電位に保持される。この場合は、第２の内部電源電位が活性化される期間は比較的短くなる。
【０１０４】
また好ましくは、予め定められた第１の電位は基準電位であり、内部電位は基準電位に保持される。この場合は、第２の内部電源電位発生回路が活性化される期間は比較的長くなる。
【０１０５】
また好ましくは、内部回路は、複数のメモリセル、複数のワード線および複数のビット線対を含むメモリアレイと、内部電源電位によって駆動されるセンスアンプと、選択したワード線を選択電位にする行選択回路と、列選択回路と、書込／読出回路とを含む。この場合は、内部電源電位はセンスアンプを駆動させるために用いられる。
【０１０６】
また好ましくは、メモリセルはＰ型ウェルの表面に形成されたＮ型トランジスタを含み、内部電位はＰ型ウェルに与えられる。この場合は、第２の内部電源電位発生回路は、外部電源電位が投入されてからＰ型ウェルの電位が所定値に到達するまでの期間も活性化される。
【０１０７】
また好ましくは、内部電位は行選択回路によってワード線に与えられる選択電位である。この場合は、第２の内部電源電位発生回路は、外部電源電位が投入されてからワード線用の選択電位が所定値に到達するまでの期間も活性化される。
【０１０８】
また好ましくは、さらに、内部電源電位によって駆動されて第１の内部電位を生成する第１の内部電位発生回路と、内部電源電位によって駆動されて第２の内部電位を生成する第２の内部電位発生回路と、外部電源電位が投入されたことに応じて検知信号を活性化レベルにし、第１および第２の内部電位がともに基準電位に到達したことに応じて検知信号を非活性化レベルにする内部電位検知回路とが設けられ、所定の期間は、検知信号が活性化レベルの期間である。この場合は、第２の内部電源電位発生回路は、外部電源電位が投入されてから第１および第２の内部電位がともに基準電位に到達するまでの期間も活性化される。
【０１０９】
また好ましくは、内部回路は、複数のメモリセル、複数のワード線および複数ビット線対を含むメモリアレイと、内部電源電位によって駆動されるセンスアンプと、選択したワード線を選択電位にする行選択回路と、列選択回路と、書込／読出回路とを含む。メモリセルはトランジスタおよびキャパシタを含む。第１の電位は、キャパシタの一方電極に与えられるセルプレート電位である。第２の内部電位は、メモリセルが活性化される前にビット線対に与えられるビット線対プリチャージ電位である。第１及び第２の電源電位の各々は、内部電源電位の１／２の電位である。この場合は、第２の内部電源電位発生回路は、外部電源電位が投入されてからセルプレート電位およびビット線プリチャージ電位がともに基準電位になるまでの期間も活性化される。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＳＤＲＡＭの全体構成を示すブロック図である。
【図２】図１に示したメモリアレイの一部およびそれに関連する部分の構成を示す回路ブロック図である。
【図３】図２に示したセンスアンプ＋入出力制御回路およびメモリアレイの構成をより詳細に示す回路図である。
【図４】図３に示したセンスアンプおよびメモリセルの構成を模式的示す断面図である。
【図５】図１〜図４に示したＳＤＲＡＭの読出動作を示すタイムチャートである。
【図６】図１〜図４に示したＳＤＲＡＭの書込動作を示すタイムチャートである。
【図７】図１〜図６に示したＳＤＲＡＭに含まれる内部電位発生回路の構成を示す回路ブロック図である。
【図８】図７に示したＶＢＢＨ検知回路の構成を示す回路図である。
【図９】図７に示したＶＢＢ検知回路の構成を示す回路図である。
【図１０】図７に示したアクティブ用ＶＤＤＳ発生回路の構成を示す回路図である。
【図１１】図７〜図１０に示した内部電位発生回路の動作を示すタイムチャートである。
【図１２】実施の形態１の変更例を示す回路ブロック図である。
【図１３】この発明の実施の形態２によるＳＤＲＡＭの内部電位発生回路の要部を示す回路ブロック図である。
【図１４】図１３に示したＰＯＲ発生回路の構成を示す回路図である。
【図１５】図１３に示した信号発生回路の構成を示す回路図である。
【図１６】図１３〜図１５に示した内部電位発生回路の動作を示すタイムチャートである。
【図１７】実施の形態２の問題点を説明するためのタイムチャートである。
【図１８】この発明の実施の形態３によるＳＤＲＡＭの内部電位発生回路の要部を示す回路ブロック図である。
【図１９】図１８に示したフィルタ回路の構成を示す回路図である。
【図２０】図１８および図１９で示した内部電位発生回路の動作を示すタイムチャートである。
【図２１】この発明の実施の形態４によるＳＤＲＡＭの内部電位発生回路の要部を示す回路ブロック図である。
【図２２】図２１に示した内部電位発生回路の動作を示すタイムチャートである。
【図２３】この発明の実施の形態５によるＳＤＲＡＭの内部電位発生回路の構成を示す回路ブロック図である。
【図２４】図２３に示した内部電位発生回路の動作を示すタイムチャートである。
【図２５】実施の形態５の変更例を示す回路ブロック図である。
【図２６】実施の形態５の他の変更例を示す回路ブロック図である。
【図２７】実施の形態５のさらに他の変更例を示す回路ブロック図である。
【図２８】従来のＤＲＡＭの内部電位発生回路の要部を示すブロック図である。
【図２９】図２８に示したスタンバイ用ＶＤＤＳ発生回路の構成を示す回路図である。
【図３０】従来のＤＲＡＭに含まれるＶＢＬ発生回路の構成を示す回路図である。
【図３１】従来の他のＶＢＬ発生回路の構成を示す回路図である。
【図３２】従来のＤＲＡＭの問題点を説明するためのタイムチャートである。
【符号の説明】
１　クロックバッファ、２　制御信号バッファ、３　アドレスバッファ、４　モードレジスタ、５　制御回路、６〜９　メモリアレイ、１０　Ｉ／Ｏバッファ、１１　行デコーダ、１２　列デコーダ、１３　センスアンプ＋入出力制御回路、１４　列選択ゲート、１５　センスアンプ、１６　イコライザ、１７　ドライバ、ＭＣ　メモリセル、ＷＬ　ワード線、ＢＬ，／ＢＬ　ビット線対、２１〜２４，２７，２９〜３２，６６，６８，６９，７３〜７５，８３，８４，１４３〜１４５，１５３，１５４，１６３，１６４　ＮチャネルＭＯＳトランジスタ、２３ｓ，２３ｄ，４３，３２ｓ，３２ｄ　Ｎ＋型拡散層、２３ｉ，２５ｉ，３２ｉゲート酸化膜、２３ｇ，２５ｇ，３２ｇ　ゲート電極、２５ｓ，２５ｄ，４１，４５　Ｐ＋型拡散層、２５，２６，２８，６５，６７，７０〜７２，１４０〜１４２，１５５，１５６，１６５，１６６　ＰチャネルＭＯＳトランジスタ、３３，１０３　キャパシタ、４０　Ｐ型半導体基板、４２　Ｎ型ウェル、４４　Ｐ型ウェル、５０，１１０　内部電位発生回路、５１，８１，１３１　信号発生回路、５２　ＶＢＢＨ検知回路、５３　ＶＢＢ検知回路、５４　ＶＢＢ発生回路、５５，１３０　スタンバイ用ＶＤＤＳ発生回路、５６　ＯＲゲート、５７，１３７　アクティブ用ＶＤＤＳ発生回路、５８，１５０，１６０　ＶＢＬ発生回路、５９　ＶＣＰ発生回路、６０〜６３　負荷容量、８０　ＰＯＲ発生回路、８２，１０２，１５１，１５２　抵抗素子、８５，９４〜９７　インバータ、９０〜９３　トランスファーゲート、９８〜１００，１０８　ＮＡＮＤゲート、１０１　フィルタ回路、１０５　基準電位発生回路、１０６，１０７　コンパレータ、１１２　ＶＰＰＬ検知回路、１１３　ＶＰＰ検知回路、１１４　ＶＰＰ発生回路。
【図１】
2004022117.tif 000003
【図２】
2004022117.tif 000004
【図３】
2004022117.tif 000005
【図４】
2004022117.tif 000006
【図５】
2004022117.tif 000007
【図６】
2004022117.tif 000008
【図７】
2004022117.tif 000009
【図８】
2004022117.tif 000010
【図９】
2004022117.tif 000011
【図１０】
2004022117.tif 000012
【図１１】
2004022117.tif 000013
【図１２】
2004022117.tif 000014
【図１３】
2004022117.tif 000015
【図１４】
2004022117.tif 000016
【図１５】
2004022117.tif 000017
【図１６】
2004022117.tif 000018
【図１７】
2004022117.tif 000019
【図１８】
2004022117.tif 000020
【図１９】
2004022117.tif 000021
【図２０】
2004022117.tif 000022
【図２１】
2004022117.tif 000023
【図２２】
2004022117.tif 000024
【図２３】
2004022117.tif 000025
【図２４】
2004022117.tif 000026
【図２５】
2004022117.tif 000027
【図２６】
2004022117.tif 000028
【図２７】
2004022117.tif 000029
【図２８】
2004022117.tif 000030
【図２９】
2004022117.tif 000031
【図３０】
2004022117.tif 000032
【図３１】
2004022117.tif 000033
【図３２】
2004022117.tif 000034