(57)【要約】【課題】ソース又はドレインを形成する領域において、導電型不純物の注入によって非晶質化される半導体層を容易に再結晶化できるようにした半導体装置の製造方法を提供する。【解決手段】シリコン基板１１、埋め込み酸化膜１２及び単結晶のシリコン層１３を積層して成るＳＯＩ基板のうち、ソース又はドレインを形成する領域のシリコン層１３の上側の部位に導電型不純物を注入し、次に、この導電型不純物が注入されたシリコン層１３を熱酸化処理することによって、当該シリコン層１３上に所定の厚みの熱酸化膜１７を形成すると共に、ソース又はドレインを形成する領域の当該シリコン層１３を再結晶化し、その後、このシリコン層１３から熱酸化膜１７を除去する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板、絶縁層及び単結晶の半導体層を積層して成る積層基板のうち、ソース又はドレインを形成する領域の前記半導体層の上側の部位に導電型不純物を注入する工程と、
前記導電型不純物が注入された前記半導体層を熱酸化処理することによって、当該半導体層上に所定の厚みの酸化膜を形成すると共に、前記ソース又はドレインを形成する領域の当該半導体層を再結晶化する工程と、
前記半導体層から前記酸化膜を除去する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記導電型不純物を注入する工程と、前記熱酸化処理との間に、
選択エピタキシャル成長法によって、前記ソース又はドレインを形成する領域の半導体層を厚膜化する工程、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板にトランジスタを有するＳＯＩデバイスに適用して好適な半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、デバイスの低消費電力化や高速化を目的に、バルクシリコンウエーハに代わってＳＯＩウエーハが用いられるようになってきた。ＳＯＩウエーハ（ＳＯＩ基板）とは、半導体ウエーハ（半導体基板）上に絶縁層が設けられ、この絶縁層上に半導体層が設けられた３層構造を有するウエーハ（基板）である。この半導体層、例えば単結晶のシリコン層にＭＯＳトランジスタ等の素子を形成すると、素子間を完全に分離することができる。また、ＭＯＳトランジスタにおけるソース又はドレイン（以下で、ソース／ドレインという）の容量を低減することができるので、その動作速度を向上させることができる。
【０００３】
このようなＳＯＩ基板にＭＯＳトランジスタ等の素子を有するＳＯＩデバイスの製造方法は周知のとおりである。すなわち、このＳＯＩ基板のシリコン層に素子分離層を形成した後、この素子分離層で囲まれた領域のシリコン層にゲート絶縁膜と、ゲート電極部を順次形成する。次に、このゲート電極部の側壁にサイドウォールを形成する。そして、このサイドウォールが形成されたゲート電極部をマスクにして、リンや、ボロン等の導電型不純物をシリコン層に高濃度にイオン注入する。このとき、ソース又はドレインを形成する領域（以下で、ソース／ドレイン形成領域という）の、シリコン層の上側の部位は導電型不純物の通過によってアモルファス化（非晶質化）される。
【０００４】
その後、このＳＯＩ基板を熱処理して導電型不純物を活性化させ、ＭＯＳトランジスタのソース／ドレインをシリコン層に形成する。また、アモルファス化したシリコン層は、この熱処理の過程で、このシリコン層の下側にある単結晶のシリコン層（種結晶）をもとに再結晶化される。
【０００５】
【特許文献１】
特開２００２−２０８７０６号公報
【０００６】
【発明が解決しようとする課題】
ところで、従来例に係るＳＯＩデバイスの製造方法によれば、ソース／ドレイン形成領域にあるアモルファス化されたシリコン層は、このシリコン層の下側にある単結晶のシリコン層をもとにして再結晶化されていた。
しかしながら、最近では、トランジスタのゲート長は０．１μｍ以下まで微細化しつつあり、ＳＯＩ基板のシリコン層もチャネル領域の厚みに合わせて５０ｎｍ以下まで極薄膜化しつつある。そして、現在のイオン注入技術では、このような極薄膜のシリコン層に導電型不純物を高濃度にイオン注入する場合には、その打ち込み深さを精度良く制御することができない。
【０００７】
このような事情から、従来の技術に係るＳＯＩデバイスの製造方法では、トランジスタの微細化に伴ってＳＯＩ基板のシリコン層が極薄膜化すると、ソース／ドレイン形成領域において、アモルファス化したシリコン層の結晶回復のもととなる単結晶のシリコン層が少なくなってしまう。それゆえ、アモルファス化されたシリコン層を十分に結晶回復させることができないという問題があった。
【０００８】
このような問題を解決する一つの方法として、特許文献１では、ソース／ドレイン形成領域のシリコン層をチャネル領域のシリコン層よりも厚く形成することで、ソース／ドレイン形成領域のシリコン層に種結晶を確保する方法が開示されている。しかしながら、この特許文献１に開示された方法では、ＭＯＳトランジスタのゲート電極部を形成する前に、リソグラフィ技術を用いてダミーゲートパターンをいちいち形成する必要があり、手間がかかるという問題があった。
【０００９】
そこで、この発明はこのような問題を解決したものであって、ソース又はドレインを形成する領域において、導電型不純物の注入によって非晶質化される半導体層を容易に再結晶化できるようにした半導体装置の製造方法の提供を目的とする。
【００１０】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第１の半導体装置の製造方法は、半導体基板、絶縁層及び単結晶の半導体層を積層して成る積層基板のうち、ソース又はドレインを形成する領域の半導体層の上側の部位に導電型不純物を注入する工程と、この導電型不純物が注入された半導体層を熱酸化処理することによって、当該半導体層上に所定の厚みの酸化膜を形成すると共に、ソース又はドレインを形成する領域の当該半導体層を再結晶化する工程と、この半導体層から酸化膜を除去する工程と、を含むことを特徴とするものである。
【００１１】
また、本発明に係る第２の半導体装置の製造方法は、上記の第１の半導体装置の製造方法において、導電型不純物を注入する工程と、熱酸化処理との間に、選択エピタキシャル成長法によって、ソース又はドレインを形成する領域の半導体層を厚膜化する工程、を含むことを特徴とするものである。
本発明に係る第１、第２の半導体装置の製造方法によれば、ソース又はドレイン形成用の導電型不純物を半導体層に注入した後で、この半導体層の全面を薄膜化することができる。従って、従来方式と比べて、半導体層の厚みの大きい積層基板を用いてトランジスタを形成することができ、ソース又はドレインを形成する領域で非晶質化される半導体層を容易に再結晶化することができる。
【００１２】
また、本発明に係る第２の半導体装置の製造方法によれば、上記の第１の半導体装置の製造方法と比べて、ソース又はドレインを形成する領域の半導体層を厚膜化するので、ソース及びドレインの寄生抵抗を低減することができる。
【００１３】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置の製造方法について説明する。
（１）  第１実施形態
図１（Ａ）〜図２（Ｃ）は、本発明の第１実施形態に係るＳＯＩデバイス１００の製造方法を示す工程図である。この工程図は、チャネル領域におけるシリコン層の厚みの設計値（以下で、厚み設計値という）が例えば５０［ｎｍ］以下まで極薄膜化されたＭＯＳトランジスタを、ＳＯＩ基板１０に形成する方法を手順に沿って示したものである。
【００１４】
まず始めに、図１（Ａ）に示すように、シリコン基板１１と、埋め込み酸化膜１２と、単結晶のシリコン層１３とからなる３層構造のＳＯＩ基板を用意する。ここで、ＳＯＩ基板には、チャネル領域におけるシリコン層の厚み設計値よりも、シリコン層１３の厚みが大きいものを用意する。例えば、図１（Ａ）では、シリコン層１３の厚みが１００［ｎｍ］程度のＳＯＩ基板を用意する。このような３層構造を有するＳＯＩ基板は、例えば周知技術のＳＩＭＯＸ（ｓｉｌｉｃｏｎ  ｉｍｐｌａｎｔｅｄ  ｏｘｉｄｅ）法又は、貼り合わせ法によって形成される。
【００１５】
次に、このＳＯＩ基板の素子分離領域に、例えば周知のＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法を用いて、素子分離層１４を形成する。この素子分離層１４の厚みは、例えば２００［ｎｍ］程度である。
次に、図１（Ｂ）に示すように、ＭＯＳトランジスタのソース／ドレインを形成する領域（以下で、ソース／ドレイン形成領域という）を開口し、他の領域を覆うようなレジストパターン１５をシリコン層１３上及び素子分離層１４上に形成する。このレジストパターン１５の形成は、フォトリソグラフィー技術で行う。そして、このレジストパターン１５をマスクにして、シリコン層１３の上側の部位に導電型不純物を高濃度にイオン注入し、第１不純物注入層１６を形成する。この第１不純物注入層１６は、高濃度の導電型不純物の通過によって、その結晶構造がアモルファス化されている。
【００１６】
図１（Ｂ）に示す工程では、ＳＯＩ基板に形成するＭＯＳトランジスタがｎ型の場合には、導電型不純物として例えばリンや、ヒ素等のｎ型不純物をイオン注入する。このｎ型不純物のイオン注入条件は、例えばドーズ量（注入量）が２×１０１５［ｃｍ−２］、注入エネルギーが１０［ＫｅＶ］程度である。
また、ＭＯＳトランジスタがｐ型の場合には、導電型不純物として例えばボロン等のｐ型不純物をイオン注入する。このｐ型不純物のイオン注入条件は、例えばドーズ量が２×１０１５［ｃｍ−２］、注入エネルギーが４［ＫｅＶ］程度である。これらのイオン注入によって、第１不純物注入層はシリコン層１３の表面から例えば３０［ｎｍ］程度の深さまで形成される。
【００１７】
次に、シリコン層１３上のレジストパターン１５をアッシングして除去する。そして、図１（Ｃ）に示すように、このＳＯＩ基板を酸化ガス雰囲気中で熱酸化処理し、シリコン層１３上及び第１不純物注入層１６上にＳｉＯ２からなる熱酸化膜１７を形成する。この熱酸化膜１７の膜厚は、例えば約１００［ｎｍ］程度である。この熱酸化処理によって、この第１不純物注入層１６に含まれる導電型不純物は下側にあるシリコン層１３へ熱拡散して濃縮される。また、この熱酸化処理によって、第１不純物拡散層１６はアモルファスな状態から単結晶な状態に向かって結晶回復、すなわち再結晶化される。
【００１８】
次に、図２（Ａ）に示すように、シリコン層１３上及び第１不純物注入層１６上に形成された熱酸化膜を除去する。この熱酸化膜の除去は、例えばフッ酸（ＨＦ）溶液を用いたウエットエッチングによって行う。図１（Ｃ）に示した熱酸化処理と、図２（Ａ）のウエットエッチングによって、第１不純物注入層１６を含むシリコン層１３は、その厚みが約１００［ｎｍ］から約５０［ｎｍ］程度にまで薄膜化される。
【００１９】
そして、図２（Ａ）に示すように、チャネル領域２８のシリコン層１３上にゲート酸化膜２６と、ゲート電極部１８を形成する。すなわち、図２（Ａ）において、ＳＯＩ基板を熱酸化処理して、シリコン層１３上にＳｉＯ２膜からなるゲート酸化膜２６を形成する。次に、このゲート酸化膜２６上にリン等の導電型不純物を含むポリシリコン膜を堆積する。このポリシリコン膜の堆積は、例えばＣＶＤにより行う。そして、このポリシリコン膜上にチャネル領域のみを開口し、他の領域を覆うようなレジストパターンを形成する。このレジストパターンの形成は、フォトリソグラフィー技術で行う。
【００２０】
次に、このレジストパターンをマスクにしてポリシリコン膜と、ゲート酸化膜２６とをドライエッチングし、ゲート電極部１８を形成する。図２（Ａ）において、チャネル領域２８のシリコン層１３と、第１不純物注入層１６との間に残された隙間の領域が、ＭＯＳトランジスタのＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）となる領域である。
【００２１】
次に、図２（Ｂ）に示すように、このゲート電極部１８をマスクにして、シリコン層１３の上側の部位と、第１不純物注入層１６の上側の部位とに導電型不純物を注入し、第２不純物注入層１９を形成する。
図２（Ｂ）に示す工程では、ＭＯＳトランジスタがｎ型の場合には、導電型不純物として例えばリンや、ヒ素等のｎ型不純物をイオン注入する。このｎ型不純物のイオン注入条件は、例えばドーズ量が１．５×１０１５［ｃｍ−２］、注入エネルギーが６［ＫｅＶ］程度である。
【００２２】
また、ＭＯＳトランジスタがｐ型の場合には、導電型不純物として例えばボロン等のｐ型不純物をイオン注入する。このｐ型不純物のイオン注入条件は、例えばドーズ量が１．５×１０１５［ｃｍ−２］、注入エネルギーが２［ＫｅＶ］程度である。この第２不純物注入層１９の形成工程では、当該第２不純物注入層１９の結晶構造が後工程の熱履歴だけで十分に回復するように、導電型不純物のドーズ量と、その注入エネルギー（注入深さ）をそれぞれ低く抑えておく。
【００２３】
図２（Ｂ）において、第２不純物注入層１９と第１不純物注入層１６とが重なった部分がＭＯＳトランジスタのソース／ドレインである。また、ゲート電極部１８直下のシリコン層１３と、第１不純物注入層１６とに挟まれた領域の第２不純物注入層１９が、ＭＯＳトランジスタのＬＤＤである。
次に、図２（Ｃ）に示すように、ゲート電極部１８の側壁にＳｉＯ２からなるサイドウォール部２０を形成して、ＭＯＳトランジスタのＬＤＤを覆う。そして、このサイドウォール部２０を形成した後に、周知のサリサイドプロセスにより、ゲート電極部１８上と、ＭＯＳトランジスタのソース／ドレイン上とに、チタンシリサイド（ＴｉＳｉＸ）等からなるシリサイド部２１を形成する。これにより、ＳＯＩデバイス１００を完成させる。
【００２４】
このように、本発明に係るＳＯＩデバイス１００によれば、ソース又はドレイン形成用の導電型不純物をシリコン層１３に注入した後で、このシリコン層１３の全面を薄膜化することができる。
従って、従来方式と比べて、シリコン層の厚みの大きいＳＯＩ基板を用いてＭＯＳトランジスタを形成することができ、ソース／ドレイン形成領域のアモルファスなシリコン層１３を容易に再結晶化することができる。
【００２５】
この第１実施形態では、シリコン基板１１が本発明の半導体基板に対応し、埋め込み酸化膜１２が本発明の絶縁層に対応し、シリコン層１３が本発明の半導体層に対応している。また、熱酸化膜１７が本発明の酸化膜に対応し、ＳＯＩデバイス１００が本発明の半導体装置に対応している。
（２）  第２実施形態
上述の第１実施形態では、ＭＯＳトランジスタのソース／ドレイン形成領域に第１不純物注入層１６を形成した後、この第１不純物注入層１６を含むシリコン層１３上に熱酸化膜１７を形成し、次に、この熱酸化膜１７を除去することによって、シリコン層１３を例えば５０［ｎｍ］以下まで極薄膜化する場合について説明した。しかしながら、この方法では、ＭＯＳトランジスタのソース／ドレインも５０［ｎｍ］以下まで極薄膜化された状態となる。従って、シリコン層１３の厚みが例えば１００［ｎｍ］程度のＭＯＳトランジスタと比べて、ソース／ドレインの寄生抵抗は高い。
【００２６】
そこで、この第２実施形態では、ソース／ドレイン形成領域のアモルファスなシリコン層１３を容易に再結晶化することができ、しかも、上述の第１実施形態と比べて、ソース／ドレインの寄生抵抗を低減できるようにしたＳＯＩデバイス２００の製造方法について説明する。なお、図３（Ａ）〜図４（Ｃ）において、図１（Ａ）〜図２（Ｃ）に対応する部分には同一符号を付し、その詳細な説明は省略する。
【００２７】
図３（Ａ）において、ＳＯＩ基板に素子分離層１４を形成する工程までは第１実施形態と同様である。ＳＯＩ基板に素子分離層１４を形成した後、図３（Ａ）に示すように、ＭＯＳトランジスタのソース／ドレイン形成領域を開口し、他の領域を覆うような窒化（ＳｉＮ）膜パターン２２をシリコン層１３上及び素子分離層１４上に形成する。この窒化膜パターン２２は、例えば、シリコン層１３上及び素子分離層１４上に窒化膜をＣＶＤで堆積し、この窒化膜をフォトリソグラフィー技術とドライエッチング技術を用いてパターニングすることによって形成する。
【００２８】
次に、この窒化膜パターン２２をマスクにして、シリコン層１３の上側の部位に導電型不純物を高濃度にイオン注入し、第１不純物注入層１６を形成する。この第１不純物注入層１６は、高濃度の導電型不純物の通過によって、その結晶構造がアモルファスになっている。
図３（Ａ）に示す工程では、ＭＯＳトランジスタがｎ型の場合には、導電型不純物として例えばリンや、ヒ素等のｎ型不純物をイオン注入する。このｎ型不純物のイオン注入条件は、例えばドーズ量（注入量）が２×１０１５［ｃｍ−２］、注入エネルギーが１０［ＫｅＶ］程度である。
【００２９】
また、ＭＯＳトランジスタがｐ型の場合には、導電型不純物として例えばボロン等のｐ型不純物をイオン注入する。このｐ型不純物のイオン注入条件は、例えばドーズ量が２×１０１５［ｃｍ−２］、注入エネルギーが４［ＫｅＶ］程度である。
次に、ＳＯＩ基板を酸化ガス雰囲気中で熱酸化処理し、第１不純物注入層１６上にＳｉＯ２からなる熱酸化膜（図示せず）を例えば１００［ｎｍ］程度形成する。この熱酸化処理によって、第１不純物注入層１６に含まれる導電型不純物はその下側にあるシリコン層１３へ熱拡散して濃縮される。また、この熱酸化処理によって、第１不純物拡散層１６は再結晶化される。
【００３０】
次に、図３（Ｂ）に示すように、第１不純物注入層１６上の熱酸化膜をウエットエッチングして除去し、ソース／ドレイン形成領域のシリコン層１３を、例えば、約１００［ｎｍ］から約５０［ｎｍ］程度の厚みまで薄膜化する。次に、図３（Ｃ）に示すように、選択エビタキシャル成長法を用いて、ソース／ドレイン形成領域のシリコン層１３上に、単結晶のシリコン（Ｓｉ）からなるエピタキシャル成長層２３を例えば約１００［ｎｍ］程度結晶成長させ、ソース／ドレイン形成領域のシリコン層を厚膜化する。
【００３１】
次に、窒化膜パターン２２を除去する。そして、図４（Ａ）に示すように、ＳＯＩ基板を再び酸化ガス雰囲気中で酸化処理し、シリコン層１３上及びエピタキシャル成長層２３上に熱酸化膜２４を形成する。この熱酸化膜２４の膜厚は、例えば約１００［ｎｍ］程度である。この熱酸化処理によって、この第１不純物注入層１６に含まれる導電型不純物はその上側にあるエピタキシャル成長層２３へ熱拡散する。
【００３２】
次に、シリコン層１３上及びエピタキシャル成長層２３上に形成された熱酸化膜２４をウエットエッチングして除去する。このウエットエッチングによって、ソース／ドレイン形成領域でのエピタキシャル成長層２３とシリコン層１３とを合わせた厚みは、例えば、約１５０［ｎｍ］から約１００［ｎｍ］程度まで薄膜化される。また、ソース／ドレイン形成領域以外のシリコン層１３の厚みは、例えば約１００［ｎｍ］から約５０［ｎｍ］程度まで薄膜化される。
【００３３】
この後の工程は、第１実施形態と同様である。すなわち、図４（Ｂ）に示すように、チャネル領域２８のシリコン層１３上にゲート酸化膜２６と、ゲート電極部１８を形成する。
次に、図２（Ｂ）に示すように、このゲート電極部１８をマスクにして、シリコン層１３の上側の部位と、第１不純物注入層１６の上側の部位とに導電型不純物を注入し、第２不純物注入層１９を形成する。この第２不純物注入層１９を形成するための導電型不純物のイオン注入条件は、第１実施形態と同様である。第２不純物注入層１９の結晶構造が後工程の熱履歴だけで十分に回復するように、導電型不純物のドーズ量と、その注入エネルギー（注入深さ）をそれぞれ低く抑えておく。
【００３４】
そして、図４（Ｃ）に示すように、ゲート電極部１８の側壁にＳｉＯ２からなるサイドウォール部２０を形成する。サイドウォール部２０を形成した後に、周知のサリサイドプロセスを用いて、ゲート電極部１８上と、ＭＯＳトランジスタのソース／ドレイン上とに、チタンシリサイド（ＴｉＳｉＸ）等からなるシリサイド部２１を形成する。これにより、ＳＯＩデバイス２００を完成させる。
【００３５】
このように、本発明の第２実施形態に係るＳＯＩデバイス２００の製造方法によれば、上述の第１実施形態に係るＳＯＩデバイス１００と同様の作用効果を得ることができる。また、第１実施形態に係るＳＯＩデバイス１００と比べて、ソース／ドレイン形成領域のシリコン層を厚くしているので、ソース／ドレインの寄生抵抗を低減することができる。
【００３６】
この発明では、従来方式と比べて、厚みの大きいシリコン層１３を有するＳＯＩ基板を用意し、このシリコン層１３にソース／ドレイン形成用の導電型不純物をイオン注入する。そして、このイオン注入の後で、熱酸化およびフッ酸によるエッチングでシリコン層１３の薄膜化を行う。従って、イオン注入によってアモルファス化したソース／ドレインを良好に再結晶化することができ、ＭＯＳトランジスタのチャネル領域におけるシリコン層の薄膜化に貢献することができる。
【００３７】
また、ソース／ドレイン形成領域のシリコン層の上側の部位にイオン注入された導電型不純物は、熱酸化によってこのシリコン層１３中で濃縮されることになる。従って、従来方式と比べて、導電型不純物のドーズ量も少なくすることができ、結晶回復をより一層容易にすることができる。
【図面の簡単な説明】
【図１】ＳＯＩデバイス１００の製造方法（その１）を示す図。
【図２】ＳＯＩデバイス１００の製造方法（その２）を示す図。
【図３】ＳＯＩデバイス２００の製造方法（その１）を示す図。
【図４】ＳＯＩデバイス２００の製造方法（その２）を示す図。
【符号の説明】
１１  シリコン基板、１２  埋め込み酸化膜、１３  シリコン層、１４  素子分離層、１５  レジストパターン、１６  第１不純物注入層、１７  熱酸化膜、１８  ゲート電極部、１９  第２不純物注入層、２０  サイドウォール部、２１シリサイド部、２２  窒化膜パターン、２３  エピタキシャル成長層、２４  熱酸化膜、２６  ゲート酸化膜、２８  チャネル領域、１００、２００、ＳＯＩデバイス
【図１】
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【図２】
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【図３】
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【図４】
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