(57)【要約】【課題】不揮発性メモリトランジスタとＭＯＳ電界効果トランジスタとを同一の半導体基板上に形成する半導体装置の製造方法において、工程数を削減し、歩留まりを向上させ、不揮発性メモリトランジスタのトップ膜の膜厚ばらつきを低減可能な半導体装置の製造方法を提供する。【解決手段】不揮発性メモリトランジスタ領域の半導体基板上に第１の絶縁膜を形成する工程と第１の絶縁膜上に第２の絶縁膜を形成する工程と第２の絶縁膜上に第３の絶縁膜を形成する工程とＭＯＳ電界効果トランジスタ領域の半導体基板上に第４の絶縁膜を形成する工程とを同時に行う。【選択図】      図１
2004296766.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に不揮発性メモリトランジスタ領域とＭＯＳ電界効果トランジスタ領域とを形成する製造方法であって、
前記不揮発性メモリトランジスタ領域の半導体基板上に第１の絶縁膜を形成する工程と、該第１の絶縁膜上に第２の絶縁膜を形成する工程と、該第２の絶縁膜上に第３の絶縁膜を形成する工程と前記ＭＯＳ電界効果トランジスタ領域の半導体基板上に第４の絶縁膜を形成する工程とを同時に行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の絶縁膜を形成する工程の後に前記第２の絶縁膜をパターニングする工程と、前記第１の絶縁膜をパターニングする工程とを有することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリトランジスタとＭＯＳ電界効果トランジスタとを同一半導体基板に形成した半導体装置の製造方法に関し、特にＭＯＳ電界効果トランジスタは、高耐圧トランジスタおよび低電圧トランジスタを有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、コンピュータや携帯機器などの発展に伴い、半導体装置の重要性はますます高まっている。半導体装置の用途のひとつとして、液晶ディスプレイ駆動用など、電源電圧が３０Ｖ程度の比較的高電圧で使用されるものがある。
このような用途に用いる半導体装置は、比較的高い電圧で使用される高耐圧のＭＯＳ電界効果トランジスタ（以下、高耐圧トランジスタと称する）と低い電圧で使用される低電圧のＭＯＳ電界効果トランジスタ（以下低電圧トランジスタ）とを混載する場合がある。
【０００３】
このような液晶ディスプレイ駆動用の半導体装置は、液晶材料の特性ばらつきや出力電圧などを補正する機能や、いろいろな液晶表示装置に合わせた仕様を設定する機能などのプログラム機能を持つことで、より付加価値が高まる。
プログラム機能を実現する方法としては、液晶ディスプレイ駆動用の半導体装置に形成した配線をレーザー等でトリミングする方法などのいくつかの方法があるが、その中に、不揮発性メモリトランジスタを使用する方法がある。
【０００４】
ここで、不揮発性メモリトランジスタを使用する利点は、電気的にプログラム可能なため、液晶ディスプレイ駆動用ＩＣチップが完成した後や、さらに、液晶ディスプレイとして略完成した後でもプログラムが可能となる点である。これにより、実際の液晶表示状態を確認しながらの補正や、仕様別に液晶ディスプレイを作りわけることが迅速に行えるという利点が生まれる。
このような用途においては、不揮発性メモリトランジスタとＭＯＳ電界効果トランジスタとを混載した半導体装置が用いられる。
【０００５】
不揮発性メモリトランジスタとＭＯＳ電界効果トランジスタとを混載した半導体装置の製造は、それぞれ別々の製造工程により形成している。次に不揮発性メモリトランジスタおよびＭＯＳ電界効果トランジスタの製造方法を説明する。
【０００６】
まず、ＭＯＳ電界効果トランジスタの製造方法を説明する。高耐圧トランジスタおよび低電圧トランジスタを有するＭＯＳ電界効果トランジスタの製造方法としては、多くの方法が提案されている。（例えば、特許文献１参照）
【０００７】
［ＭＯＳ電界効果トランジスタの説明：図１２〜図１５］
特許文献１に示した従来の技術を発明の意図を損なわずに書き換えたものを図１２から図１５に示す。なお、図１２から図１５の符号は本明細書の符号に合わせた。
図１２に特許文献１に示した従来のＭＯＳ電界効果トランジスタの断面図を示す。図１２において、低電圧Ｎチャネルトランジスタ９１と低電圧Ｐチャネルトランジスタ９３と高耐圧Ｎチャネルトランジスタ９５と高耐圧Ｐチャネルトランジスタ９７とが形成されており、各々のトランジスタ間は素子分離膜１１で分離されている。
【０００８】
低電圧Ｎチャネルトランジスタ９１は、半導体基板１に低電圧Ｐウェル３を設け、低電圧Ｐウェル３の表面に低電圧ゲート酸化膜１３を設けている。低電圧ゲート酸化膜１３上にはゲート電極１７ａを設け、ゲート電極１７ａの側壁にサイドウォール４５を設けている。ゲート電極１７ａに隣接して低電圧Ｐウェル３の表面にＮ型のライトドープ層３５ａを設け、ライトドープ層３５ａに隣接して、Ｎ型の高濃度拡散層１９ａを設けている。
【０００９】
低電圧Ｐチャネルトランジスタ９３は、半導体基板１に低電圧Ｎウェル５を設け、低電圧Ｐチャネルトランジスタ９３を設ける低電圧Ｎウェル５の表面に低電圧ゲート酸化膜１３を設けている。低電圧ゲート酸化膜１３上にはゲート電極１７ｂを設け、ゲート電極１７ｂの側壁にサイドウォール４５を設けている。ゲート電極１７ｂに隣接して半導体基板１の表面にＰ型のライトドープ層３５ｂを設け、ライトドープ層３５ｂに隣接して、Ｐ型の高濃度拡散層１９ｂを設けている。
【００１０】
高耐圧Ｎチャネルトランジスタ９５は、半導体基板１に高耐圧Ｐウェル７を設け、高耐圧Ｐウェル７の表面に高耐圧ゲート酸化膜１５を設けている。高耐圧ゲート酸化膜１５上にはゲート電極１７ｃを設け、ゲート電極１７ｃの側壁にサイドウォール４５を設けている。ゲート電極１７ｃに隣接して高耐圧Ｐウェル７の表面にＮ型のオフセット拡散層２７ａを設けている。オフセット拡散層２７ａ内にはゲート電極１７ｃと離間して、Ｎ型の高濃度拡散層１９ｃを設けている。
【００１１】
高耐圧Ｐチャネルトランジスタ９７は、半導体基板１に高耐圧Ｎウェル９を設け、高耐圧Ｎウェル９の表面に高耐圧ゲート酸化膜１５を設けている。高耐圧ゲート酸化膜１５上にはゲート電極１７ｄを設け、ゲート電極１７ｄの側壁にサイドウォール４５を設けている。ゲート電極１７ｄに隣接して高耐圧Ｎウェル９の表面にＰ型のオフセット拡散層２７ｂを設けている。オフセット拡散層２７ｂ内にはゲート電極１７ｄと離間して、Ｐ型の高濃度拡散層１９ｄを設けている。
【００１２】
なお、図１２に示したＭＯＳ電界効果トランジスタの低電圧Ｐウェル３は、低電圧Ｎウェル５の内部に形成されており、トリプルウェルと呼ばれる構造になっている。一方、高耐圧Ｎウェル９と高耐圧Ｐウェル７とは、それぞれ独立して形成されており、ダブルウェルと呼ばれる構造になっている。一般的には、低電圧Ｎウェル５と低電圧Ｐウェル３とにおいても、ダブルウェル構造とすることも多く、これは、例えば、ＭＯＳ電界効果トランジスタの電源電圧の仕様等によって選択される。
【００１３】
続いて、図１２に示したＭＯＳ電界効果トランジスタの製造方法を、図１３から図１５を用いて説明する。
【００１４】
まず、図１３に示すように、フォトレジスト（図示せず）を半導体基板１の上部全面に形成し、露光処理と現像処理とを行うことで、イオン注入阻止膜を形成し、続いて、イオン注入法によって、イオン注入を行う。その後、フォトレジストを除去し、さらに不純物を拡散させるための熱処理を行い、半導体基板１に、低電圧Ｎウェル５と、高耐圧Ｎウェル９と、高耐圧Ｐウェル７とをそれぞれ形成する。
【００１５】
さらに、フォトレジスト（図示せず）を半導体基板１の上部全面に形成し、露光処理と現像処理とを行うことで、イオン注入阻止膜を形成し、続いて、イオン注入法によって、イオン注入を行う。その後、フォトレジストを除去し、さらに不純物を拡散させるための熱処理を行い、半導体基板１に、低電圧Ｐウェル３を形成する。
【００１６】
続いて、図１４に示すように、フォトレジスト２５を半導体基板１の上部全面に形成し、露光処理と現像処理とを行うことで、イオン注入阻止膜を形成し、続いて、イオン注入法によって、イオン注入を行うことで、Ｐ型のオフセット拡散層２７ｂを形成する。その後、フォトレジスト２５を除去する。
【００１７】
さらに、図１５に示すように、フォトレジスト２５を半導体基板１の上部全面に形成し、露光処理と現像処理とを行うことで、イオン注入阻止膜を形成し、続いて、イオン注入法によって、イオン注入を行うことで、Ｎ型のオフセット拡散層２７ａを形成する。その後、フォトレジスト２５を除去する。
引き続き、熱処理を行うことで、イオン注入された不純物の拡散を、オフセット拡散層２７ａ、２７ｂが所望の拡散深さになるまで行う。
【００１８】
その後、図１２に示すように、素子分離膜１１の形成、高耐圧ゲート酸化膜１５の形成、低電圧ゲート酸化膜１３の形成、ゲート電極１７ａ、１７ｂ、１７ｃ、１７ｄの形成、ライトドープ層３５ａ、３５ｂの形成、サイドウォール４５の形成、高濃度拡散層１９ａ、１９ｂ、１９ｃ、１９ｄの形成、絶縁膜３７の形成、コンタクトホール４９の形成、金属電極４７の形成を経て、低電圧Ｎチャネルトランジスタ９１と低電圧Ｐチャネルトランジスタ９３と高耐圧Ｎチャネルトランジスタ９５と高耐圧Ｐチャネルトランジスタ９７とを形成する。
【００１９】
次に、不揮発性メモリトランジスタの製造方法を説明する。不揮発性メモリトランジスタの製造方法は多く提案されているものである。（例えば特許文献２参照）
【００２０】
［不揮発性メモリトランジスタの製造方法の説明：図１６］
特許文献２に示す不揮発性メモリトランジスタの図を発明の意図を損なわずに書き換えたものを図１６に示す。なお、図１６の符号は本明細書の符号に合わせた。
図１６に示した不揮発性メモリトランジスタは、半導体基板１上に、下から順に、トンネル膜２９と中間膜３１とトップ膜３３とが積層され、トップ膜３３の上部にゲート電極１７ｅが形成されている。半導体基板１にはトンネル膜２９に隣接して高濃度拡散層１９ｅが形成されている。
【００２１】
続いて、特許文献２に示した一般的な不揮発性メモリトランジスタの製造方法を説明する。図示はしないが、まず、必要に応じてウェルを形成する。続いて、ＭＯＳ電界効果トランジスタの製造方法と同様に、素子分離膜の形成を行う。
【００２２】
続いて、不揮発性メモリトランジスタの記憶部分となる、トンネル膜２９の形成、中間膜３１の形成、トップ膜３３の形成を行う。
【００２３】
引き続き、ＭＯＳ電界効果トランジスタの製造方法と同様に、ゲート電極の形成、高濃度拡散層の形成、絶縁膜およびコンタクトホールの形成、金属電極の形成を経て、不揮発性メモリトランジスタを形成する。
【００２４】
なお、必要に応じて、特許文献１で示した従来の技術のように、ゲート電極１７ｅの側壁にサイドウォールを設け、高濃度拡散層１９ｅとゲート電極１７ｅの間にライトドープ層を設ける場合もある。これは、ドレイン接合の電界を緩和することで、素子の劣化を抑えるために行う。
【００２５】
ところで、ＭＯＳ電界効果トランジスタと不揮発性メモリトランジスタとを混在する半導体装置においては、不揮発性メモリトランジスタを形成するウェルの構造をトリプルウェルとする。その理由を以下に説明する。
【００２６】
ＭＯＳ電界効果トランジスタに用いられる半導体基板の導電型はＰ型とすることが多い。これは、一般的にＭＯＳ電界効果トランジスタは、接地電圧と正側の電源電圧で使用することが多く、Ｐ型の半導体基板を接地電圧とし、Ｎ型ウェルを正側の電源電圧とするためである。
一方、Ｐ型の半導体基板に形成した不揮発性メモリトランジスタは、書込や消去を行う際、半導体基板に、正側の電圧のプログラム電圧を印加する必要がある。
このプログラム電圧は、低電圧トランジスタの正側の電源電圧より高いため、同一の半導体基板上に不揮発性メモリトランジスタと低電圧トランジスタとを形成する場合は、Ｐ型の半導体基板とＮ型ウェルとで構成されるＰＮ接合に順方向電流が流れるのを防ぐために、一般的に、トリプルウェル構造が使われる。
【００２７】
トリプルウェル構造とは、例えば、Ｐ型の半導体基板にＮ型ウェルを設け、Ｎ型ウェルの内部に、Ｐ型ウェルを設けた構造である。このＰ型ウェルに不揮発性メモリトランジスタを形成する。Ｎ型ウェルが存在することで、Ｐ型ウェルとＮ型ウェルを正側の電源電圧以上にしても、Ｐ型半導体基板とＮ型ウェルが逆バイアスになり、過大な電流が流れることがない。なお、このようにＰ型ウェルを包括するように形成されたＮ型ウェルを埋込ウェルと呼び、Ｐ型ウェルを内部ウェルと呼ぶ。
【００２８】
【特許文献１】
特開平８−２０４０２１号公報（第７−８頁、第１−２図）
【特許文献２】
特開平１１−４０６８２号公報（第１１頁、第１図）
【００２９】
【発明が解決しようとする課題】
特許文献１に示したＭＯＳ電界効果トランジスタと、特許文献２に示した不揮発性メモリトランジスタとを同じ半導体基板上に形成するためには、ＭＯＳ電界効果トランジスタの製造方法に、トリプルウェルを形成する工程と、トンネル膜を形成する工程と、中間膜を形成する工程と、トップ膜を形成する工程を、それぞれ独立して追加する必要があった。すなわち、工程数の増加は避けられず、ＭＯＳ電界効果トランジスタのコストアップを招いてしまっていた。また工程数の増加は、歩留まりを低下させる要因でもあり、問題であった。
【００３０】
さらに問題もある。高耐圧ゲート酸化膜とトップ膜とを形成する工程を含む工程で新たな問題が発生してしまう。以下詳細に説明する。
まず、従来技術の製造方法では、素子分離膜を形成した後、トンネル膜を形成する。続いて、中間膜を形成し、トップ膜を形成する。さらに、フォトエッチングにより不揮発性メモリトランジスタとなる領域以外のトップ膜、中間膜、トンネル膜を除去する。
【００３１】
引き続き、酸化処理を行い、高耐圧ゲート酸化膜を形成する。このとき、シリコン上の酸化レートに比べ、中間膜上の酸化レートは非常に遅いが、高耐圧ゲート酸化膜を形成する酸化工程中に、トップ膜の膜厚は変化してしまう。その後、フォトエッチングにより、低電圧ゲート酸化膜を形成する領域の高耐圧ゲート酸化膜を除去する。さらに、酸化処理を行い、低電圧ゲート酸化膜を形成する。
【００３２】
以上で説明したように、従来の技術では、トップ膜を形成した後に、高耐圧ゲート酸化膜を形成する酸化工程と低電圧ゲート酸化膜を形成する酸化工程を行っているため、トップ膜の膜厚が各工程で変化してしまう。このため、歩留まりが低下する問題や、膜厚ばらつきが大きくなることで、半導体装置の電気特性が悪化するという問題があった。
【００３３】
すなわち、従来技術の半導体装置の製造方法では、工程数が増加してしまう問題と、歩留まりが低下してしまう問題と、さらに、トップ膜の膜厚ばらつきに起因する半導体装置の電気特性の悪化という問題が発生していた。
【００３４】
〔発明の目的〕
この発明は、半導体装置を製造する際に起きる上記の問題を解決するためになされたもので、不揮発性メモリトランジスタとＭＯＳ電界効果トランジスタとを同じ半導体基板に形成する場合にも、工程数の増加および歩留まりの低下を抑え、さらに膜厚ばらつきを小さくすることを目的とするものである。
【００３５】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置の製造方法は下記記載の製造方法を採用する。
【００３６】
本発明の半導体装置の製造方法は、半導体基板に不揮発性メモリトランジスタ領域とＭＯＳ電界効果トランジスタ領域とを形成する製造方法であって、不揮発性メモリトランジスタ領域の半導体基板上に第１の絶縁膜を形成する工程と、第１の絶縁膜上に第２の絶縁膜を形成する工程と、第２の絶縁膜上に第３の絶縁膜を形成する工程と、ＭＯＳ電界効果トランジスタ領域の半導体基板上に第４の絶縁膜を形成する工程とを同時に行うことを特徴とする。
【００３７】
〔作用〕
本発明の半導体装置の製造方法においては、トップ膜を形成する工程と、高耐圧ゲート酸化膜を形成する工程とを同時に行うため、工程数が減り、歩留まりが向上する。また、トップ膜形成後の酸化工程が減るために、膜厚ばらつきを小さくすることができる。
【００３８】
【発明の実施の形態】
以下、図面を用いて本発明を実施するための最適な実施の形態を説明する。
【００３９】
［本発明の実施の形態：図１、図３〜図１０］
本発明による半導体装置の製造方法の第１の実施の形態について、図１および図３から図１０を用いて説明する。
図１および図３から図１０は、半導体装置の製造方法を説明するために各工程における状態を順に示す模式断面図である。図１に示す半導体装置は、同一の半導体基板１上に、高耐圧Ｎチャネルトランジスタ９５と高耐圧Ｐチャネルトランジスタ９７と低電圧Ｎチャネルトランジスタ９１と低電圧Ｐチャネルトランジスタ９３と不揮発性メモリトランジスタ９９とを形成している。以下、説明を簡単にするために、半導体基板１の導電型はＰ型とする。また、従来技術とは異なり、低電圧Ｎウェル５と低電圧Ｐウェル３はダブルウェル構造として説明する。
【００４０】
まず、図３に示すように、酸化雰囲気中で、温度１０００℃、時間２時間程度の条件で熱処理を行い、シリコンからなる半導体基板１の表面に、膜厚８０ｎｍ程度のシリコン酸化膜２１を形成する。続いて、半導体基板１の上部全面に、フォトレジスト２５を回転塗布法によって上部全面に形成する。次に、所定のフォトマスクを用いて露光処理と現像処理とを行い、高耐圧Ｎウェル９となる領域が開口するようにフォトレジスト２５をパターニングする。引き続き、フォトレジスト２５をイオン注入素子膜として用いて、打ち込みエネルギー１００ＫｅＶ、打ち込みドーズ量３×１０１２／ｃｍ２程度の条件で、Ｎ型不純物をイオン注入する。Ｎ型不純物としてはリン原子を用いる。その後、硫酸（Ｈ２ＳＯ４）を用いてフォトレジスト２５を除去する。
【００４１】
次に、図４に示すように、半導体基板１の上部全面に、フォトレジスト（図示せず）を回転塗布法によって上部全面に形成する。所定のフォトマスクを用いて露光処理と現像処理とを行い、高耐圧Ｐウェル７となる領域が開口するようにフォトレジストをパターニングする。引き続き、フォトレジストをイオン注入素子膜として用いて、打ち込みエネルギー６０ＫｅＶ、打ち込みドーズ量３×１０１２／ｃｍ２程度の条件で、Ｐ型不純物をイオン注入する。Ｐ型不純物としてはボロン原子を用いる。その後、硫酸を用いてフォトレジストを除去する。
【００４２】
続いて、酸化雰囲気中で、温度１１４０℃、時間３５時間程度の条件で熱処理を行い、上述の工程でイオン注入したＮ型不純物とＰ型不純物とを拡散させ、高耐圧Ｎウェル９と高耐圧Ｐウェル７とを形成する。その後、エッチング液にフッ酸（ＨＦ）を用いてシリコン酸化膜（図示せず）を除去する。
【００４３】
続いて、酸化雰囲気中で、温度１０００℃、時間２時間程度の条件で熱処理を行い、半導体基板１の表面に、膜厚８０ｎｍ程度のシリコン酸化膜（図示せず）を形成する。続いて、半導体基板１の上部全面に、フォトレジスト（図示せず）を回転塗布法によって上部全面に形成する。
次に、所定のフォトマスクを用いて露光処理と現像処理とを行い、埋込ウェル４１となる領域が開口するようにフォトレジストをパターニングする。引き続き、フォトレジストをイオン注入素子膜として用いて、打ち込みエネルギー１００ＫｅＶ、打ち込みドーズ量１×１０１３／ｃｍ２程度の条件で、Ｎ型不純物をイオン注入する。Ｎ型不純物としてはリン原子を用いる。その後、硫酸を用いてフォトレジストを除去する。
【００４４】
続いて、酸化雰囲気中で、温度１１４０℃、時間２０時間程度の条件で熱処理を行い、上述の工程でイオン注入したＮ型不純物を拡散させ、埋込ウェル４１を形成する。その後、エッチング液にフッ酸を用いてシリコン酸化膜（図示せず）を除去する。
【００４５】
続いて、酸化雰囲気中で、温度１０００℃、時間２時間程度の条件で熱処理を行い、半導体基板１の表面に、膜厚８０ｎｍ程度のシリコン酸化膜（図示せず）を形成する。続いて、半導体基板１の上部全面に、フォトレジスト（図示せず）を回転塗布法によって上部全面に形成する。
次に、所定のフォトマスクを用いて露光処理と現像処理とを行い、低電圧Ｎウェル５となる領域が開口するようにフォトレジストをパターニングする。引き続き、フォトレジストをイオン注入素子膜として用いて、打ち込みエネルギー１００ＫｅＶ、打ち込みドーズ量１×１０１３／ｃｍ２程度の条件で、Ｎ型不純物をイオン注入する。Ｎ型不純物としてはリン原子を用いる。その後、硫酸を用いてフォトレジストを除去する。
【００４６】
続いて、半導体基板１の上部全面に、フォトレジスト（図示せず）を回転塗布法によって上部全面に形成する。次に、所定のフォトマスクを用いて露光処理と現像処理とを行い、低電圧Ｐウェル３および内部ウェル３９となる領域が開口するようにフォトレジストをパターニングする。引き続き、フォトレジストをイオン注入素子膜として用いて、打ち込みエネルギー６０ＫｅＶ、打ち込みドーズ量２×１０１３／ｃｍ２程度の条件で、Ｐ型不純物をイオン注入する。Ｐ型不純物としてはボロン原子を用いる。その後、硫酸を用いてフォトレジストを除去する。
【００４７】
続いて、酸化雰囲気中で、温度１１４０℃、時間７時間程度の条件で熱処理を行い、上述の工程でイオン注入したＮ型不純物とＰ型不純物とを拡散させ、低電圧Ｎウェル５と低電圧Ｐウェル３と内部ウェル３９とを形成する。その後、エッチング液にフッ酸を用いて、シリコン酸化膜（図示せず）を除去する。
【００４８】
引き続き、酸化雰囲気中で、温度１０００℃、時間６０分程度の熱処理を行い、半導体基板１の表面に、膜厚３０ｎｍ程度のシリコン酸化膜２１を形成する。
続いて、反応ガスにジクロロシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）とを用いた化学的気相成長（ＣＶＤ）法によって、膜厚１５０ｎｍ程度のシリコン窒化膜２３を形成する。
【００４９】
引き続き、半導体基板１の上部全面に、フォトレジスト２５を回転塗布法によって上部全面に形成する。次に、所定のフォトマスクを用いて露光処理と現像処理とを行い、素子分離領域が開口するようにフォトレジスト２５をパターニングする。次に反応ガスに六フッ化イオウ（ＳＦ６）とヘリウム（Ｈｅ）とを用いた反応性イオンエッチングによって、フォトレジスト２５開口内のシリコン窒化膜２３を完全に除去する。その後、硫酸を用いてフォトレジスト２５を除去する。
【００５０】
次に、図５に示すように、酸化雰囲気中で、温度１０００℃、時間３時間程度の条件で熱処理を行い、膜厚５５０ｎｍ程度の素子分離膜１１を形成する。引き続き、エッチング液にリン酸（Ｈ３ＰＯ４）を用いてシリコン窒化膜（図示せず）を完全に除去する。さらにその後、エッチング液にフッ酸を用いてシリコン酸化膜（図示せず）を除去する。
【００５１】
次に、窒素と酸素を混合し酸素の圧力を下げた窒素と酸素の混合雰囲気中において、温度９００℃、時間３０分程度の条件で熱処理を行い、シリコン酸化膜からなる膜厚２ｎｍ程度のトンネル膜２９を形成する。引き続き、反応ガスにジクロロシランとアンモニアとを用いたＣＶＤ法を用いて、シリコン窒化膜からなる膜厚１２ｎｍ程度の中間膜３１を形成する。
【００５２】
次に、図６に示すように、半導体基板１の上部全面に、フォトレジスト２５を回転塗布法によって上部全面に形成する。所定のフォトマスクを用いて露光処理と現像処理とを行い、不揮発性メモリトランジスタのゲート電極となる領域が残存するようにフォトレジスト２５をパターニングする。引き続き、フォトレジストをエッチングマスクとして用いて、反応ガスに四フッ化炭素（ＣＦ４）と酸素とを用いた反応性イオンエッチングによって、フォトレジスト２５残存部以外の中間膜３１を除去する。さらに、エッチング液にフッ酸を用いて、フォトレジスト２５残存部以外のトンネル膜２９を除去する。その後、硫酸を用いてフォトレジスト２５を除去する。
【００５３】
次に、図７に示すように、酸化雰囲気中において、温度９５０℃、時間１時間程度の条件で熱処理を行い、シリコン酸化膜からなるトップ膜３３および高耐圧ゲート酸化膜１５を同時に形成する。ここで、シリコン上の酸化レートとシリコン窒化膜上の酸化レートとは異なるため、シリコン窒化膜からなる中間膜３１上に形成したトップ膜３３の膜厚は２ｎｍ程度となり、シリコン上に形成した高耐圧ゲート酸化膜１５の膜厚は２００ｎｍ程度となる。
【００５４】
次に、図８に示すように、半導体基板１の上部全面に、フォトレジスト（図示せず）を回転塗布法によって上部全面に形成する。所定のフォトマスクを用いて露光処理と現像処理とを行い、不揮発性メモリトランジスタのゲート電極１７ｅとなる領域および高耐圧トランジスタのゲート電極１７ｃ、１７ｄとなる領域が残存するようにフォトレジストをパターニングする。引き続き、エッチング液にフッ酸を用いて、フォトレジスト開口内の高耐圧ゲート酸化膜１５を除去する。その後、硫酸を用いてフォトレジストを除去する。
【００５５】
続いて、酸化雰囲気中において、温度１０００℃、時間４０分程度の条件で熱処理を行い、シリコン酸化膜からなる膜厚１８ｎｍ程度の低電圧ゲート酸化膜１３を形成する。
【００５６】
続いて、反応ガスにモノシラン（ＳｉＨ４）を用いたＣＶＤ法を使用して、多結晶シリコンからなるゲート電極材料を、半導体基板１の上部全面に膜厚３５０ｎｍ程度で形成する。引き続き、フォトレジスト（図示せず）を回転塗布法によってゲート電極材料の上部全面に形成する。次に、所定のフォトマスクを用いて露光処理と現像処理とを行い、ゲート電極１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅとなる領域が残存するようにフォトレジストをパターニングする。
【００５７】
引き続き、反応ガスに四フッ化炭素と塩素（Ｃｌ２）を用いた反応性イオンエッチングを行い、フォトレジスト（図示せず）開口内のゲート電極材料を完全に除去し、ゲート電極１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅを形成する。その後、エッチング液に硫酸を用いてフォトレジストを除去する。
【００５８】
次に、図９に示すように、半導体基板１の上部全面に、フォトレジスト（図示せず）を回転塗布法によって上部全面に形成する。所定のフォトマスクを用いて露光処理と現像処理とを行い、高耐圧Ｎチャネルトランジスタとなる領域が開口するようにフォトレジストをパターニングする。引き続き、フォトレジストとゲート電極１７ｃとをイオン注入素子膜として用いて、打ち込みエネルギー１００ＫｅＶ、打ち込みドーズ量８×１０１２／ｃｍ２程度の条件で、Ｎ型不純物をイオン注入し、オフセット拡散層２７ａを形成する。Ｎ型不純物としてはリン原子を用いる。その後、エッチング液に硫酸を用いてフォトレジストを除去する。
【００５９】
引き続き、半導体基板１の上部全面に、フォトレジスト２５を回転塗布法によって上部全面に形成する。次に、所定のフォトマスクを用いて露光処理と現像処理とを行い、高耐圧Ｐチャネルトランジスタとなる領域が開口するようにフォトレジスト２５をパターニングする。続いて、フォトレジスト２５とゲート電極１７ｄとをイオン注入素子膜として用いて、打ち込みエネルギー１００ＫｅＶ、打ち込みドーズ量８×１０１２／ｃｍ２程度の条件で、Ｐ型不純物をイオン注入し、オフセット拡散層２７ｂを形成する。Ｐ型不純物としてはボロン原子を用いる。その後、エッチング液に硫酸を用いてフォトレジスト２５を除去する。
【００６０】
次に、図１０に示すように、半導体基板１の上部全面に、フォトレジスト（図示せず）を回転塗布法によって上部全面に形成する。所定のフォトマスクを用いて露光処理と現像処理とを行い、低電圧Ｎチャネルトランジスタとなる領域および不揮発性メモリトランジスタとなる領域が開口するようにフォトレジストをパターニングする。引き続き、フォトレジストとゲート電極１７ａ、１７ｅをイオン注入素子膜として用いて、打ち込みエネルギー５０ＫｅＶ、打ち込みドーズ量１×１０１３／ｃｍ２程度の条件で、Ｎ型不純物をイオン注入し、ライトドープ層３５ａ、３５ｃを形成する。Ｎ型不純物としてはリン原子を用いる。その後、エッチング液に硫酸を用いてフォトレジストを除去する。
【００６１】
続いて、半導体基板１の上部全面に、フォトレジスト２５を回転塗布法によって上部全面に形成する。次に所定のフォトマスクを用いて露光処理と現像処理とを行い、低電圧Ｐチャネルトランジスタとなる領域が開口するようにフォトレジスト２５をパターニングする。引き続き、フォトレジスト２５とゲート電極１７ｂをイオン注入素子膜として用いて、打ち込みエネルギー２５ＫｅＶ、打ち込みドーズ量１×１０１３／ｃｍ２程度の条件で、Ｐ型不純物をイオン注入し、ライトドープ層３５ｂを形成する。Ｐ型不純物としてはボロン原子を用いる。その後、エッチング液に硫酸を用いてフォトレジスト２５を除去する。
【００６２】
次に、図１に示したように、引き続き、反応ガスにモノシランとフォスフィン（ＰＨ３）を用いたＣＶＤ法によって、不純物としてリンを含むシリコン酸化膜からなるサイドウォール材料を、膜厚３００ｎｍ程度で、半導体基板１の上部全面に形成する。続いて、反応ガスに四フッ化炭素と三フッ化メタン（ＣＨＦ３）とヘリウムを用いた反応性イオンエッチングを行い、ゲート電極１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅの側壁のみにサイドウォール材料を残すようにエッチングを行い、サイドウォール４５を形成する。
【００６３】
次に、半導体基板１の上部全面に、フォトレジスト（図示せず）を回転塗布法によって上部全面に形成する。所定のフォトマスクを用いて露光処理と現像処理とを行い、低電圧Ｎチャネルトランジスタ９１と高耐圧Ｎチャネルトランジスタ９５と不揮発性メモリトランジスタ９９となる領域において、Ｎ型の高濃度拡散層１９ａ、１９ｃ、１９ｅとなる領域が開口するようにフォトレジストをパターニングする。引き続き、フォトレジストとゲート電極１７ａ、１７ｃ、１７ｅとサイドウォール４５とをイオン注入素子膜として用いて、打ち込みエネルギー７０ＫｅＶ、打ち込みドーズ量３×１０１５／ｃｍ２程度の条件で、Ｎ型不純物をイオン注入し、高濃度拡散層１９ａ、１９ｃ、１９ｅを形成する。Ｎ型不純物としては砒素原子を用いる。その後、エッチング液に硫酸を用いてフォトレジストを除去する。
【００６４】
次に、半導体基板１の上部全面に、フォトレジスト（図示せず）を回転塗布法によって上部全面に形成する。所定のフォトマスクを用いて露光処理と現像処理とを行い、低電圧Ｐチャネルトランジスタと高耐圧Ｐチャネルトランジスタとなる領域において、Ｐ型の高濃度拡散層１９ｂ、１９ｄとなる領域が開口するようにフォトレジストをパターニングする。引き続き、フォトレジストとゲート電極１７ｂ、１７ｄとサイドウォール４５とをイオン注入素子膜として用いて、打ち込みエネルギー３０ＫｅＶ、打ち込みドーズ量３×１０１５／ｃｍ２程度の条件で、Ｐ型不純物をイオン注入し、高濃度拡散層１９ｂ、１９ｄを形成する。Ｐ型不純物としてはボロン原子を用いる。その後、エッチング液に硫酸を用いてフォトレジストを除去する。
【００６５】
次に、反応ガスとしてモノシランとフォスフィンとジボラン（Ｂ２Ｈ６）を用いるＣＶＤ法によって、不純物としてリン原子とボロン原子を含むシリコン酸化膜からなる絶縁膜３７を膜厚５００ｎｍ程度で半導体基板１の上部全面に形成する。
【００６６】
続いて、窒素雰囲気中で温度９００℃、時間３０分程度の熱処理を行う。それによって、Ｐ型不純物およびＮ型不純物を電気的に活性化させ、高濃度拡散層１９ａ、１９ｂ、１９ｃ、１９ｄ、１９ｅを形成する。この窒素雰囲気中の熱処理は、絶縁膜３７の表面平坦化も兼ねている。
【００６７】
次に、半導体基板１の上部全面に、フォトレジスト（図示せず）を回転塗布法によって上部全面に形成する。所定のフォトマスクを用いて露光処理と現像処理とを行い、コンタクトホール４９となる領域が開口するようにフォトレジストをパターニングする。引き続き、反応ガスに四フッ化炭素と三フッ化メタンとヘリウムとを用いた反応性イオンエッチングによって、フォトレジスト開口内の絶縁膜３７を完全に除去するまでエッチングし、コンタクトホール４９を形成する。その後、エッチング液に硫酸を用いてフォトレジストを除去する。
【００６８】
続いて、絶縁膜３７の上部全面およびコンタクトホール４９内に、スパッタリング法によって、金属電極材料を膜厚１μｍ程度で形成する。金属電極材料としてはアルミニウムを用いる。次に、フォトレジスト（図示せず）を、回転塗布法によって半導体基板１の上部全面に形成する。次に、所定のフォトマスクを用いて露光処理と現像処理とを行い、金属電極４７となる領域上に残存するようにフォトレジストをパターニングする。
【００６９】
引き続き、反応ガスに三塩化ホウ素（ＢＣｌ３）と塩素を用いた反応性イオンエッチングによって、フォトレジスト（図示せず）をエッチングマスクとして使用し、フォトレジスト残存部以外の金属電極材料を完全に除去することで、金属電極４７を形成する。その後、硝酸（ＨＮＯ３）を用いてフォトレジストを除去する。
【００７０】
金属電極４７を形成後、図示はしないが、必要に応じて、金属電極を積層し、最終的に保護膜を形成することで、半導体装置が形成する。
【００７１】
この半導体装置の製造方法によれば、高耐圧ゲート酸化膜１５とトップ膜３３とを同じ工程で同時に形成することができる。したがって、工程数が減り、歩留まりが向上する。また、トップ膜形成後の酸化工程が減るために、膜厚ばらつきを小さくすることができる。
【００７２】
また、本発明の実施の形態における半導体装置のウェルの形成に関しては、すでに説明した製造方法に限定されるものではない。図２に示すような構成としても良い。図２および図４から図１１を用いてその製造方法を説明する。なお、既に説明した本発明の半導体装置と同様の製造方法については同一の記号を付与し、詳細な説明を省略する。
図２および図４から図１１に示すウェルの形成方法について、既に説明した図１および図３から図１０に示した半導体装置の製造方法と相違するのは、図３に示す高耐圧Ｎウェル９を形成するための複数の工程において、高耐圧Ｎウェル９となる領域および埋込ウェル４１となる領域を同時に形成することである。
【００７３】
まず、図１１に示すように、酸化雰囲気中で、温度１０００℃、時間２時間程度の条件で熱処理を行い、シリコンからなる半導体基板１の表面に、膜厚８０ｎｍ程度のシリコン酸化膜２１を形成する。続いて、半導体基板１の上部全面に、フォトレジスト２５を回転塗布法によって形成する。次に、所定のフォトマスクを用いて露光処理と現像処理とを行い、高耐圧Ｎウェル９および埋込ウェル４１となる領域が開口するようにフォトレジスト２５をパターニングする。
引き続き、フォトレジスト２５をイオン注入阻止膜として用いて、打ち込みエネルギー１００ＫｅＶ、打ち込みドーズ量３×１０１２／ｃｍ２程度の条件で、Ｎ型不純物をイオン注入する。Ｎ型不純物としてはリン原子を用いる。その後、硫酸を用いてフォトレジスト２５を除去する。
【００７４】
その後、図１および図４から図１０で説明したように、高耐圧Ｐウェルの形成工程から金属電極の形成工程までを、第１の実施の形態と同様の製造方法で処理することによって、図２に示した半導体装置が完成する。
【００７５】
以上、説明したような半導体装置の製造方法によれば、埋込ウェル４１のイオン注入工程と、埋込ウェル４１の熱拡散工程と、埋込ウェル４１のフォトマスクとを削減することができる。
【００７６】
以上、説明した本発明の実施の形態の半導体装置の製造方法において、高耐圧トランジスタにおけるオフセット拡散層は、ゲート電極形成後に形成するように記載しているが、オフセット拡散層の形成工程をこれに限定する必要がないのは言うまでもない。
例えば、素子分離膜を形成する前に、フォトマスクをイオン注入阻止膜として用い、イオン注入を行うことで、オフセット拡散層を形成し、その後、素子分離膜形成、ゲート酸化膜形成、ゲート電極形成を行う製造方法が、一般的に知られている。この製造方法によれば、素子分離膜とゲート電極の形状に関わらず、オフセット拡散層の形状を変更できるため、耐圧の高い高耐圧トランジスタを形成することができる。
【００７７】
【発明の効果】
以上の説明で明らかなように、本発明は、不揮発性メモリトランジスタとＭＯＳ電界効果トランジスタとを同一の半導体基板に形成した半導体装置の製造方法において、トップ膜と高耐圧ゲート酸化膜を同一工程で形成することを特徴とする。
この製造方法を用いれば、工程数を削減し、歩留まりを向上させることが可能となる。さらに、トップ膜を形成した後の酸化工程が減るために、膜厚ばらつきを小さくすることも可能となる。
【００７８】
また、高耐圧Ｎウェルを形成する工程において、同時に埋込ウェルを形成することも合わせて実施可能である。したがって、本発明の半導体装置の製造方法においては、従来に比してさらに工程数を削減し、歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体装置の製造方法を示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造方法を示す断面図である。
【図３】本発明の実施の形態における半導体装置の製造方法を示す断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を示す断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を示す断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を示す断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を示す断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を示す断面図である。
【図９】本発明の実施の形態における半導体装置の製造方法を示す断面図である。
【図１０】本発明の実施の形態における半導体装置の製造方法を示す断面図である。
【図１１】本発明の実施の形態における半導体装置の製造方法を示す断面図である。
【図１２】従来技術における半導体集積回路装置の製造方法を示す断面図である。
【図１３】従来技術における半導体集積回路装置の製造方法を示す断面図である。
【図１４】従来技術における半導体集積回路装置の製造方法を示す断面図である。
【図１５】従来技術における半導体集積回路装置の製造方法を示す断面図である。
【図１６】従来技術における不揮発性メモリトランジスタの構造を示す断面図である。
【符号の説明】
１  半導体基板
３  低電圧Ｐウェル
５  低電圧Ｎウェル
７  高耐圧Ｐウェル
９  高耐圧Ｎウェル
１１  素子分離膜
１３  低電圧ゲート酸化膜
１５  高耐圧ゲート酸化膜
１７ａ  ゲート電極
１７ｂ  ゲート電極
１７ｃ  ゲート電極
１７ｄ  ゲート電極
１９ａ  高濃度拡散層
１９ｂ  高濃度拡散層
１９ｃ  高濃度拡散層
１９ｄ  高濃度拡散層
１９ｅ  高濃度拡散層
２１  シリコン酸化膜
２３  シリコン窒化膜
２５  フォトレジスト
２７ａ  オフセット拡散層
２７ｂ  オフセット拡散層
２９  トンネル膜
３１  中間膜
３３  トップ膜
３５ａ  ライトドープ層
３５ｂ  ライトドープ層
３５ｃ  ライトドープ層
３７  絶縁膜
３９  内部ウェル
４１  埋込ウェル
４５  サイドウォール
４７  金属電極
４９  コンタクトホール
９１  低電圧Ｎチャネルトランジスタ
９３  低電圧Ｐチャネルトランジスタ
９５  高耐圧Ｎチャネルトランジスタ
９７  高耐圧Ｐチャネルトランジスタ
９９  不揮発性メモリトランジスタ
【図１】
2004296766.tif 000003
【図２】
2004296766.tif 000004
【図３】
2004296766.tif 000005
【図４】
2004296766.tif 000006
【図５】
2004296766.tif 000007
【図６】
2004296766.tif 000008
【図７】
2004296766.tif 000009
【図８】
2004296766.tif 000010
【図９】
2004296766.tif 000011
【図１０】
2004296766.tif 000012
【図１１】
2004296766.tif 000013
【図１２】
2004296766.tif 000014
【図１３】
2004296766.tif 000015
【図１４】
2004296766.tif 000016
【図１５】
2004296766.tif 000017
【図１６】
2004296766.tif 000018