(57)【要約】【課題】工程数を増加させることなく、結晶粒径が大きく、薄膜化した半導体層を形成することができる半導体装置の製造方法を提供する。【解決手段】基板３０上に形成した厚膜の半導体層３２にエネルギービームを照射し、横方向成長を伴う熔融再結晶化をさせる工程と、当該半導体層３２を高圧力下において酸化することにより、当該半導体層３２上に絶縁酸化膜３３を形成するとともに、半導体層３２を薄膜化させる工程とを有する。【選択図】図７
2004111423.tif 000002
【特許請求の範囲】
【請求項１】
基板上に半導体層を形成する工程と、
前記半導体層に光を照射して結晶化させる工程と、
前記結晶化した前記半導体層を酸化して、前記半導体層上に絶縁膜を形成し、前記半導体層を薄膜化させる工程と
を有する半導体装置の製造方法。
【請求項２】
前記半導体層を酸化する工程において、前記基板の軟化点以下の温度で前記半導体層を酸化し得る圧力下において、前記半導体層を酸化する
請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体層に光を照射して結晶化させる工程において、前記半導体層に所定のエネルギーの光を照射して前記半導体層を熔融し、熔融した前記半導体層を平面方向に凝固させて結晶成長させることにより結晶化させる
請求項１記載の半導体装置の製造方法。
【請求項４】
基板上に半導体層を形成する工程と、
前記半導体層に光を照射して結晶化させる工程と、
前記結晶化した前記半導体層を酸化して、前記半導体層上にゲート絶縁膜を形成し、前記半導体層を薄膜化させる工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と
を有する半導体装置の製造方法。
【請求項５】
前記半導体層を酸化する工程において、前記基板の軟化点以下の温度で前記半導体層を酸化し得る圧力下において、前記半導体層を酸化する
請求項４記載の半導体装置の製造方法。
【請求項６】
前記半導体層に光を照射して結晶化させる工程において、前記半導体層に所定のエネルギーの光を照射して前記半導体層を熔融し、熔融した前記半導体層を平面方向に凝固させて結晶成長させることにより結晶化させる
請求項４記載の半導体装置の製造方法。
【請求項７】
前記半導体層を結晶化させる工程の後、前記半導体層を酸化する工程の前に、前記半導体層を加工して素子分離する工程をさらに有する
請求項４記載の半導体装置の製造方法。
【請求項８】
前記ゲート絶縁膜を形成する工程の後、前記ゲート電極を形成する工程の前に、前記半導体層および前記ゲート絶縁膜を加工して素子分離する工程をさらに有する
請求項４記載の半導体装置の製造方法。
【請求項９】
前記半導体層および前記ゲート絶縁膜を加工して素子分離する工程の後、前記ゲート電極を形成する工程の前に、前記ゲート絶縁膜上に第２ゲート絶縁膜を形成する工程をさらに有し、
前記ゲート電極を形成する工程において、前記第２ゲート絶縁膜上にゲート電極を形成する
請求項８記載の半導体装置の製造方法。
【請求項１０】
基板上にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に半導体層を形成する工程と、
前記半導体層に光を照射して結晶化させる工程と、
前記結晶化した前記半導体層を酸化して、前記半導体層上に絶縁膜を形成し、前記半導体層を薄膜化させる工程と
を有する半導体装置の製造方法。
【請求項１１】
前記半導体層を酸化する工程において、前記基板の軟化点以下の温度で前記半導体層を酸化し得る圧力下において、前記半導体層を酸化する
請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記半導体層に光を照射して結晶化させる工程において、前記半導体層に所定のエネルギーの光を照射して前記半導体層を熔融し、熔融した前記半導体層を平面方向に凝固させて結晶成長させることにより結晶化させる
請求項１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にアクティブマトリクス型の液晶表示装置、有機エレクトロルミネッセンス（以下ＥＬ）表示装置等に用いられる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
液晶ディスプレイ、有機ＥＬディスプレイの駆動用素子として開発されている薄膜トランジスタ（ＴＦＴ）のうち多結晶シリコン（ｐｏｌｙ−Ｓｉ　）を用いた薄膜トランジスタ（以下、ポリシリコンＴＦＴと称する）は、駆動回路を形成できること、高機能な回路をパネルに内蔵することによりいわゆるシステム−オン−パネル化が可能になることなどの理由から、注目されている。
【０００３】
特に石英基板を用いず、低コストのガラス基板を用いるポリシリコンＴＦＴは、その製造プロセス上温度を７００℃以下にすることが必須であり、いわゆる低温プロセスの開発が行われてきた。
【０００４】
従来、低温プロセスを用いたポリシリコンＴＦＴの高移動度化を目的として、半導体薄膜に照射する強光、例えばエキシマレーザ光の干渉を利用して照射面上で光の強弱をつけ、半導体薄膜中で温度勾配をつけることにより横方向結晶成長を実現し、これにより巨大結晶粒を形成する技術が知られている（例えば、特許文献１および非特許文献１参照。）。
【０００５】
一方単結晶シリコンウェハを用いるＭＯＳＬＳＩ半導体プロセスでは、シリコン（Ｓｉ）を９００℃以上の温度で熱酸化してゲート絶縁膜を形成することが一般的である。熱酸化することにより汚染のない理想的なシリコン／酸化シリコン界面が得られること、緻密な酸化シリコン薄膜が得られることなどからＭＯＳＬＳＩプロセスの基本とされている。
【０００６】
しかしながら低コストのガラス基板を用いるポリシリコンＴＦＴのプロセスでは９００℃以上のプロセス温度はガラスの軟化点をはるかに超える温度であるため、熱酸化プロセスは使うことができず、このため従来は低温で酸化シリコンの成膜が可能なプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）を用いてゲート絶縁膜を形成してきた。
【０００７】
これに対し、水蒸気のような酸化能力のある気体を用いて０．２〜５ＭＰａの高圧でアニールすることにより、７００℃以下の温度でシリコン薄膜を熱酸化する方法が知られている。この方法は常圧下では９００℃以上必要な熱酸化工程を高圧下で行う事により酸化温度を下げ、ガラス基板の軟化点以下の温度でシリコンの熱酸化膜の形成を可能にしたものである（例えば、特許文献２〜５参照。）。
【０００８】
【特許文献１】
特許第３２０４９８６号公報
【非特許文献１】
Ｊ．Ｓ．Ｉｍ　ｅｔ　ａｌ．，　ＭＲＳ　Ｂｕｌｌｅｔｉｎ，　３　（１９９６）　３９
【特許文献２】
特開平７−９４７５１号公報
【特許文献３】
特開平１１−１２６７５０号公報
【特許文献４】
特開平１１−３３０４７６号公報
【特許文献５】
特開平１１−３３０４７７号公報
【特許文献６】
特開２０００−１３８３７８号公報
【０００９】
【発明が解決しようとする課題】
横方向成長を用いる大粒径結晶作成法は、結晶成長させる薄膜半導体の膜厚が厚いほど巨大結晶が容易にできる。しかしながらＴＦＴのチャネル領域に用いるポリシリコンの膜厚は３０〜５０ｎｍが好適であって、特に完全空乏型ＭＯＳＦＥＴの動作をさせる場合はポリシリコンの膜厚は５０ｎｍ以下が必須である。またポリシリコンの膜厚が厚い場合はリーク電流の増大が問題となる。
【００１０】
したがって巨大結晶粒が得易い６０ｎｍ以上の膜厚に比較するとポリシリコン（結晶化前はアモルファスシリコン）の膜厚は薄い。したがって従来の方法では、半導体膜厚が薄いまま横方向結晶成長させ、中程度の大きさの結晶粒をもちいた中程度の移動度のＴＦＴを作製するか、または最初は厚膜で横方向成長させ巨大結晶を作成し、これをエッチングまたはＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ　）のような方法で研磨して薄膜化する方法があった。
【００１１】
しかし前者の方法ではポリシリコンＴＦＴの移動度はさほど向上せず、横方向結晶成長法を用いるメリットが少ない。また後者の方法ではエッチング、ＣＭＰ等の付加工程を必要とし、プロセスの増加を伴うため望ましくないという問題点があった。
【００１２】
一方、シリコン薄膜を水蒸気を含む雰囲気中で酸化させ、清浄なシリコン／酸化シリコン界面を低温で得る方法が知られている（例えば、特許文献６参照。）。しかしこの方法は常圧下で酸化するため酸化レートが遅く、ポリシリコン薄膜を実用的な速度で薄膜化する方法としては好適ではなかった。
【００１３】
本発明は上記の事情に鑑みてなされたものであり、その目的は、工程数を増加させることなく、結晶粒径が大きく、薄膜化した半導体層を形成することができる半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に半導体層を形成する工程と、前記半導体層に光を照射して結晶化させる工程と、前記結晶化した前記半導体層を酸化して、前記半導体層上に絶縁膜を形成し、前記半導体層を薄膜化させる工程とを有する。
【００１５】
前記半導体層を酸化する工程において、前記基板の軟化点以下の温度で前記半導体層を酸化し得る圧力下において、前記半導体層を酸化する。
【００１６】
上記の本発明の半導体装置の製造方法によれば、半導体層を結晶化させた後に、結晶化した半導体層を酸化して、半導体層上に絶縁膜を形成し、半導体層を薄膜化させている。
従って、予め後の酸化により減少する膜厚分だけ厚膜の半導体層を形成しておくことで、結晶化の工程において、結晶化に有利な膜厚となる。
【００１７】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に半導体層を形成する工程と、前記半導体層に光を照射して結晶化させる工程と、前記結晶化した前記半導体層を酸化して、前記半導体層上にゲート絶縁膜を形成し、前記半導体層を薄膜化させる工程と、前記ゲート絶縁膜上にゲート電極を形成する工程とを有する。
【００１８】
上記の本発明の半導体装置の製造方法によれば、半導体層を結晶化させた後に、結晶化した半導体層を酸化して、半導体層上にゲート絶縁膜を形成し、半導体層を薄膜化させている。
従って、予め後の酸化により減少する膜厚分だけ厚膜の半導体層を形成しておくことで、結晶化の工程において、結晶化に有利な膜厚となる。
また、酸化により、ゲート電極に支配される半導体層の膜厚が減少することから、完全空乏型の半導体層が形成される。
また、半導体層の膜厚を減少させるための酸化処理により生じた膜をゲート絶縁膜として用いることにより、工程数の増加もない。
【００１９】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に半導体層を形成する工程と、前記半導体層に光を照射して結晶化させる工程と、前記結晶化した前記半導体層を酸化して、前記半導体層上に絶縁膜を形成し、前記半導体層を薄膜化させる工程とを有する。
【００２０】
上記の本発明の半導体装置の製造方法によれば、半導体層を結晶化させた後に、結晶化した半導体層を酸化して、半導体層上に絶縁膜を形成し、半導体層を薄膜化させている。
従って、予め後の酸化により減少する膜厚分だけ厚膜の半導体層を形成しておくことで、結晶化の工程において、結晶化に有利な膜厚となる。
また、酸化により、半導体層下のゲート電極に支配される半導体層の膜厚が減少することから、完全空乏型の半導体層が形成される。
【００２１】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。本実施形態では、例えば、アクティブマトリクス型の液晶表示装置や、有機エレクトロルミネッセンス（以下ＥＬ）表示装置等に用いられるＴＦＴ基板を製造する方法について説明する。
【００２２】
第１実施形態
図１は、本実施形態に係る半導体装置の製造方法において使用する、結晶化処理装置の一例を示す概略構成図である。
【００２３】
図１に示す結晶化処理装置は、例えばエキシマレーザ光を出射するレーザ光源１と、ビーム成形スリット２と、ビームホモジナイザ３と、集光レンズ４と、マイクロスリット５と、結像レンズ６と、ミラー７と、ステージ８とを有する。
【００２４】
レーザ光源１は、レーザ光として例えば波長３０８ｎｍのＸｅＣｌエキシマレーザを出射する。１ショットのパルス継続時間は、例えば２０〜２００ｎｓである。
【００２５】
マイクロスリット５は、レーザ光照射領域の一部をカットして照射領域にレーザ光の強弱をつくる。マイクロスリット５は、幅１〜２μｍの遮光膜、例えばＡｌ、Ｃｒ、Ｍｏ等の金属薄膜を例えば間隔１〜１５μｍ程度で石英ガラス等の透明基板上に形成したものである。スリットの幅と間隔は、基板上に投影時の長さで計測して、１ショットのレーザで結晶が横方向成長する距離と同程度から数倍以内の間隔になるように設定する。
【００２６】
上記の結晶化処理装置を用いた結晶化処理の一例について、図２を参照して説明する。
まず、図２（ａ）に示すように、アモルファスシリコン等の非晶質の半導体層３２’に対しマイクロスリット５により規定されるレーザ光照射領域Ｌ１にレーザ光を照射する。このとき、レーザ照射領域Ｌ１における半導体層３２’は溶融する。レーザ光が照射されていない領域では、半導体層３２’は固形状態に維持される。
【００２７】
レーザ光照射領域Ｌ１における熔融した半導体層３２’が凝固すると、図２（ｂ）に示すように、固形状態にある半導体層３２’からレーザ光照射領域Ｌ１の中央に向けて、横方向に結晶成長がすすみ多結晶の半導体層３２となる。上述した条件で、レーザ光を照射する場合には、例えば、１ショットで片側約０．３〜１．５μｍほど横方向結晶成長する。多結晶の半導体層３２に囲まれた残りの領域は、微細に粒子化した多結晶領域３２−１となる。
【００２８】
次に、レーザ光のショットパルスに同期してステージ８をシフトさせ、この横方向結晶成長距離よりも短い距離だけマスクをシフトさせる。これにより、図２（ｃ）に示すように、次のレーザ光照射領域Ｌ２は、前回のレーザ光照射領域Ｌ１と重なって、一方の多結晶の半導体層３２を完全に包含し、他方の多結晶の半導体層３２を部分的に包含することとなる。
【００２９】
レーザ光照射領域Ｌ２にレーザ光を照射すると、図２（ｄ）に示すように、レーザ照射領域Ｌ２における半導体層３２’は溶融する。レーザ光照射領域Ｌ２における熔融した半導体層３２’の再凝固に際し、部分的に熔融している多結晶の半導体層３２は、図２（ｅ）に示すように、一層長くなる。
【００３０】
以上の動作を繰り返し行うことにより、横方向に結晶が連続的に成長していき、大きな結晶粒径をもつ多結晶の半導体層３２が形成される。
【００３１】
図３は、本実施形態に係る半導体装置の製造方法において使用する、高圧水蒸気酸化処理装置の一例を示す概略構成図である。
【００３２】
図３に示す高圧水蒸気酸化処理装置は、気密にシールされた圧力容器２１と、圧力容器２１内で気密にシールされた処理室２２と、処理室２２を加熱するヒータ２３と、圧力容器２１に接続された昇圧ライン２４及び減圧ライン２５と、処理室２２に接続された処理ガス供給ライン２６及び処理ガス排気ライン２７とを有する。
【００３３】
処理室２２は内壁が石英で構成された石英管であり、半導体層への金属の混入を防ぐ。ヒータ２３は処理室２２の外周を囲むように設けられ、処理室２２内を３００〜７００℃に維持できるようになっている。
【００３４】
昇圧ライン２４は、空気源、減圧弁ＲＶ、フローメータ、バルブＶを有し、バルブＶの開閉により圧力容器２１内に空気を供給し、圧力容器２１を０．１〜５ＭＰａまで昇圧できるようになっている。
【００３５】
減圧ライン２５は、バルブＶの開閉により圧力容器２１内の空気を排気し、圧力容器２１を減圧できるようになっている。
【００３６】
処理ガス供給ライン２６は、処理室内に処理ガスを放出する下流部に、処理ガスを処理室２２内と同等の温度に加熱するヒータ２８を有し、上流部では、ガス供給ライン２６ａ、水供給ライン２６ｂに分枝している。なお、処理ガスとは、水蒸気を主成分とする雰囲気または不活性な気体の雰囲気を生成するガスをいう。
【００３７】
ガス供給ライン２６ａは、窒素、ドライ酸素、不活性ガス等を供給し、ガス供給源、減圧弁ＲＶ、フローメータ、バルブＶを有し、バルブＶの開閉により処理室２２内に処理ガスを供給し、処理室２２を所定の処理ガス雰囲気にするとともに処理室２２を０．１〜５ＭＰａまで昇圧できるようになっている。
【００３８】
水供給ライン２６ｂは、ポンプＰ、バルブＶを有し水源から水をくみ上げてバルブＶの開閉によりヒーター２８に水を供給し、そのヒータ２８で水を蒸発させ処理室内に処理ガスとして供給する。
【００３９】
処理室２２の中央には、被処理対象となる基板を搭載するステージ２９が設けられており、当該ステージ２９に、ガラス基板、シリコン基板等の基板を載せる。また、高圧水蒸気は、高圧の乾燥酸素雰囲気でもよい。
【００４０】
図４は、本実施形態に係る半導体装置の製造方法により形成されるＴＦＴ基板の一例を示す断面図である。本実施形態では、駆動回路領域Ａｒ１に、ＣＭＯＳ構成のトップゲート型薄膜トランジスタからなる駆動回路用トランジスタが形成されている。すなわち、駆動回路用トランジスタは、ｎチャネルトランジスタｎ−Ｔｒと、ｐチャネルトランジスタｐ−Ｔｒとを有する。また、画素領域Ａｒ２に、トップゲート型薄膜トランジスタからなる画素トランジスタが形成されている。
【００４１】
図４に示すＴＦＴ基板は、例えば、ガラスからなる絶縁性の基板３０上に、第１バッファ層３１ａおよび第２バッファ層３１ｂからなる２層構成のバッファ層３１が形成されている。第１バッファ層３１ａは例えば窒化シリコンからなり、第２バッファ層３１ｂは例えば酸化シリコンからなる。
【００４２】
駆動回路領域Ａｒ１および画素領域Ａｒ２に、それぞれ駆動回路用トランジスタおよび画素トランジスタを形成するための活性層となる半導体層３２が分離して形成されている。半導体層３２は、例えば多結晶シリコンからなる。
【００４３】
半導体層３２上には、高圧水蒸気酸化処理により形成された絶縁酸化膜３３が形成されており、当該絶縁酸化膜３３上には、ゲート電極３４が形成されている。絶縁酸化膜３３は、ゲート絶縁膜として機能する。
【００４４】
駆動回路領域Ａｒ１において、駆動回路用トランジスタを構成するｐチャネルトランジスタｐ−Ｔｒの半導体層３２には、ｐ型不純物を含有するｐ型半導体領域３２ｃが形成されている。ｐ型半導体領域３２ｃは、ｐチャネルトランジスタのソース・ドレイン領域となる。
【００４５】
駆動回路領域Ａｒ１において、駆動回路用トランジスタを構成するｎチャネルトランジスタｎ−Ｔｒの半導体層３２には、ｎ型不純物を低濃度に含有する低濃度ｎ型半導体領域３２ａが形成されている。低濃度ｎ型半導体領域３２ａの外側には、低濃度ｎ型半導体領域３２ａに比してｎ型不純物を高濃度に含有する高濃度ｎ型半導体領域３２ｂが形成されている。低濃度ｎ型半導体領域３２ａは、ＬＤＤ（Ｌｉｇｈｔｒｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域を構成し、高濃度ｎ型半導体領域３２ｂはソース・ドレイン領域となる。
【００４６】
画素領域Ａｒ２において、画素トランジスタの半導体層３２には、ｎ型不純物を低濃度に含有する低濃度ｎ型半導体領域３２ａが形成されている。低濃度ｎ型半導体領域３２ａの外側には、低濃度ｎ型半導体領域３２ａに比してｎ型不純物を高濃度に含有する高濃度ｎ型半導体領域３２ｂが形成されている。低濃度ｎ型半導体領域３２ａは、ＬＤＤ領域を構成し、高濃度ｎ型半導体領域３２ｂはソース・ドレイン領域となる。図４に示すように、２つのｎチャネルトランジスタにより画素トランジスタが構成されている。
【００４７】
駆動回路領域Ａｒ１および画素領域Ａｒ２のトランジスタを被覆して全面に、例えば酸化シリコンからなる第１層間絶縁膜３５が形成され、第１層間絶縁膜２３５上には例えば窒化シリコンからなる第２層間絶縁膜３６が形成されている。
【００４８】
第１層間絶縁膜３５、第２層間絶縁膜３６には、各トランジスタのソース・ドレイン領域に達するコンタクトホールが形成されており、当該コンタクトホール内には配線電極３７が形成されている。
【００４９】
配線電極３７および第２層間絶縁膜３６を被覆して全面に、例えばアクリル系有機樹脂からなる平坦化膜３８が形成されている。平坦化膜３８上には、画素電極３９が形成されている。画素電極３９は、画素トランジスタのソース・ドレイン領域に接続する一つの配線電極３７と接続されている。
【００５０】
次に、上記構成のＴＦＴ基板の製造方法について、図５〜図１０を参照して説明する。
【００５１】
図５（ａ）に示すように、絶縁性の基板３０上に、例えばプラズマＣＶＤ、ＬＰＣＶＤ等の方法により、窒化シリコンを堆積させて第１バッファ層３１ａを形成し、例えば酸化シリコンを堆積させて第２バッファ層３１ｂを形成する。第１バッファ層３１ａおよび第２バッファ層３１ｂからなるバッファ層３１の膜厚は、約１００〜４００ｎｍとする。基板３０には、例えば旭ガラス社製のＡＮ６３５やＡＮ１００、コーニング社製のＣｏｄｅ１７３７やＥａｇｌｅ２０００が適している。第２バッファ層３１ｂの酸化シリコンをプラズマＣＶＤ法により成膜する場合、無機系シランガス（ＳｉＨ４　、Ｓｉ２　Ｈ６　等）を分解して成膜することが好ましい。第２バッファ層３１ｂの酸化シリコンは、スパッタ法、蒸着法等によって形成してもよい。
【００５２】
次に、図５（ｂ）に示すように、バッファ層３１上に、プラズマＣＶＤ、ＬＰＣＶＤ等の方法により、例えば非晶質シリコンを堆積させて非晶質の半導体層３２’を形成する。非晶質シリコンの膜厚は、最終的にＴＦＴのチャネル領域となる半導体層の膜厚よりは厚く成膜し、例えば約６０〜１６０ｎｍとする。非晶質シリコンの成膜にプラズマＣＶＤ法を用いた場合は、膜中の水素を脱離させる為に窒素中で４００〜４５０℃、一時間程度のアニールを行う。非晶質シリコンの成膜にＬＰＣＶＤやスパッタ法を用いた場合は、脱水素工程は必要ない。
【００５３】
次に、図６（ｃ）に示すように、例えば波長２００〜４００ｎｍのエキシマレーザ、または固体レーザでアニールして非晶質シリコンを多結晶シリコンに変換し、多結晶の半導体層３２とする。このレーザアニールは、図１に示す結晶化処理装置等を用いた横方向結晶成長を伴う結晶成長方法を用いる。このとき、非晶質の半導体層３２’である非晶質シリコンの膜厚は厚く成膜しているため、横方向の結晶成長距離は比較的長くなり、結晶粒径１μｍ程度の多結晶シリコンも得られる。
【００５４】
次に、図６（ｄ）に示すように、多結晶の半導体層３２をエッチングで島状にパターニングする。これにより、駆動回路領域Ａｒ１および画素領域Ａｒ２に形成する各薄膜トランジスタの活性層となる半導体層３２が素子分離される。
【００５５】
次に、図７（ｅ）に示すように、ポリシリコンからなる多結晶の半導体層３２を高圧の水蒸気でアニールして、酸化シリコン薄膜を成長させて絶縁酸化膜３３を形成する。この酸化処理は、図３に示す高圧水蒸気酸化処理装置等を用いて行う。アニールは、温度が例えば６００℃で、圧力は１ＭＰａ以上が好ましく、例えば３ＭＰａ、１時間程度とする。多結晶の半導体層３２の膜厚が７５ｎｍであった場合に、本工程で約８０ｎｍの酸化シリコン膜を成長させ、約４０ｎｍの残り膜厚の半導体層３２となる。
続いて同一チャンバ内でガスを水蒸気からドライ酸素，　またはドライ窒素または不活性ガス等に置換し、アニール温度を例えば６００℃、圧力は例えば２ＭＰａ、１時間で連続してアニールする。これにより、ポリシリコンからなる半導体層３２や絶縁酸化膜３３中に含有される余分な水分、水素イオン、ＳｉＯＨ結合を除去する。
ここで必要ならばＴＦＴのしきい値（Ｖｔｈ）を制御する目的で、Ｂ＋　イオンをドーズ量０．１×１０１２〜４×１０１２／ｃｍ２　程度でイオン注入する。加速電圧は２０〜２００ｋｅＶである。
【００５６】
次に、図７（ｆ）に示すように、絶縁酸化膜３３上に、Ａｌ、Ｔｉ、Ｍｏ、Ｗ、Ｔａ、Ｄｏｐｅｄ　Ｐｏｌｙ−Ｓｉ等、あるいはこれらの合金を２００〜８００ｎｍ成膜し、パターニングしてゲート電極３４を形成する。
【００５７】
次に、図８（ｇ）に示すように、ゲート電極３４をマスクとして、質量分離イオン注入法により、ｎ型不純物としてＰ＋　イオンを注入することにより、低濃度ｎ型半導体領域３２ａを形成する。Ｐ＋　イオンのドーズ量は、例えば、６×１０１２〜５×１０１３／ｃｍ２　、加速電圧は２０〜２００ｋｅＶである。
【００５８】
次に、図８（ｈ）に示すように、駆動回路領域Ａｒ１および画素領域Ａｒ２におけるｎチャネルトランジスタｎ−Ｔｒのソース・ドレイン領域の形成箇所に開口を有するレジストパターンＲ１を形成する。続いて、レジストパターンＲ１をマスクとして、質量分離、または非質量分離型のイオンシャワードーピング法により、ｎ型不純物としてＰ＋　イオンを半導体層３２に注入することにより、高濃度ｎ型半導体領域３２ｂを形成する。高濃度ｎ型半導体領域３２ｂにより、ｎチャネルトランジスタのソース・ドレイン領域が形成される。その後、レジストパターンＲ１を除去する。
当該イオン注入工程では、先の低濃度ｎ型半導体領域３２ａの形成のためのイオン注入よりも高濃度にＰ＋　イオンを注入する。例えば、１×１０１４〜１×１０１５／ｃｍ２　程度のドーズ量、加速電圧２０〜２００ｋｅＶで行う。
【００５９】
次に、図９（ｉ）に示すように、駆動回路領域Ａｒ１におけるｐチャネルトランジスタｐ−Ｔｒのソース・ドレイン領域の形成箇所に開口を有するレジストパターンＲ２を形成する。続いて、レジストパターンＲ２をマスクとして、質量分離、または非質量分離型のイオンシャワードーピング法により、ｐ型不純物としてＢ＋　イオンを半導体層３２に注入することにより、ｐ型半導体領域３２ｃを形成する。ｐ型半導体領域３２ｃにより、ｐチャネルトランジスタのソース・ドレイン領域が形成される。その後、レジストパターンＲ２を除去する。
当該Ｂ＋　イオンの注入は、例えば、ドーズ量１〜３×１０１５／ｃｍ２　、加速電圧１０〜１００ｋｅＶ程度で行う。
【００６０】
次に、図９（ｊ）に示すように、例えば酸化シリコン膜を約６００ｎｍ成膜して第１層間絶縁膜３５を形成した後、ドーパントの活性化処理を行う。活性化処理はレーザアニール、ランプアニール、炉アニールのいずれでもよい。続いて、例えば窒化シリコン膜を２００〜４００ｎｍ成膜して第２層間絶縁膜３６を形成し、水素化アニールを窒素雰囲気中で温度３５０〜４００℃、１時間行う。
【００６１】
次に、図１０（ｋ）に示すように、第１層間絶縁膜３５および第２層間絶縁膜３６に、各トランジスタのソース・ドレイン領域に達するコンタクトホールを形成し、Ａｌ−Ｓｉ等の配線用電極材料をスパッタしパターニングすることにより、配線電極３７を形成する。
【００６２】
以降の工程としては、例えばアクリル系有機樹脂を約１μｍ塗布することにより平坦化膜３８を形成する。続いて、画素領域Ａｒ２の画素トランジスタの１つの配線電極３７に達するコンタクトホールを形成し、画素電極材料として例えばＩＴＯ、ＩＸＯ等をスパッタで成膜しパターニングすることにより、画素電極３９を形成する。最後に画素電極３９を約２２０℃で窒素雰囲気中３０分アニールして、図４に示すＴＦＴ基板が形成される。
【００６３】
本実施形態に係る半導体装置の製造方法では、厚膜のアモルファスシリコンからなる非晶質の半導体層３２’を形成し、横方向結晶成長を伴う結晶化処理を行ってポリシリコンからなる多結晶の半導体層３２とした後に、熱酸化処理することにより絶縁酸化膜３３を形成し、多結晶の半導体層３２の膜厚を減少させている。
従って、結晶化処理において好適な厚膜の非晶質の半導体層３２’を形成することができ、さらに、後に酸化処理により薄膜化することから、多結晶の半導体層３２の膜厚を、トランジスタ特性に好適な膜厚にすることができる。これにより、完全空乏型に適した膜厚をもつ多結晶の半導体層３２を形成することができる。
【００６４】
上記の多結晶の半導体層３２を薄膜化するための熱酸化処理により形成された絶縁酸化膜３３は、トランジスタのゲート絶縁膜として使用することにより、工程数を増加させることもない。
【００６５】
さらに、上記の熱酸化処理として高圧水蒸気アニールを用いることにより、ガラスの軟化点以下である６００℃という低温で従来の熱酸化膜に匹敵する膜質の絶縁酸化膜３３を形成することができる。従って、理想的な半導体層３２と絶縁酸化膜３３の界面を得ることができる。
【００６６】
以上のように、多結晶の半導体層３２と絶縁酸化膜３３との界面は清浄に保たれるため、当該半導体層３２にＴＦＴを形成した場合において、不純物汚染によるしきい値（Ｖｔｈ）シフト、しきい値（Ｖｔｈ）ばらつきの問題も無くなる。このため、高移動度、低閾電圧で、かつしきい値ばらつきの少ないトップゲート型ＴＦＴを工程数の増加なしに作製することができる。
【００６７】
第２実施形態
図１１は、本実施形態に係る半導体装置の製造方法により形成されるＴＦＴ基板の一例を示す断面図である。なお、第１実施形態と同一の構成要素には、同一の符号を付してあり、その説明は省略する。
【００６８】
図１１に示すように、本実施形態では、トランジスタのゲート絶縁膜として、半導体層３２を熱酸化処理することにより形成された絶縁酸化膜３３ａと、絶縁酸化膜３３ａ上に形成された例えば酸化シリコンからなる絶縁膜（第２ゲート絶縁膜）３３ｂの２層構成となっている。
【００６９】
第１実施形態では、多結晶の半導体層３２を形成した後、絶縁酸化膜３３を形成する前に、半導体層３２の素子分離を行ったが、本実施形態では、絶縁酸化膜３３ａを形成した後に、多結晶の半導体層３２の素子分離を行う。
【００７０】
次に、上記構成のＴＦＴ基板の製造方法について、図１２〜図１７を参照して説明する。
【００７１】
図１２（ａ）に示すように、第１実施形態と同様にして、絶縁性の基板３０上に、窒化シリコンを堆積させて第１バッファ層３１ａを形成し、例えば酸化シリコンを堆積させて第２バッファ層３１ｂを形成し、第１および第２バッファ層３１ａ，３１ｂからなるバッファ層３１を形成する。
【００７２】
次に、図１２（ｂ）に示すように、第１実施形態と同様にして、バッファ層３１上に、例えば非晶質シリコンを堆積させて非晶質の半導体層３２’を形成する。非晶質シリコンの膜厚は、第１実施形態と同様で、例えば７５ｎｍとする。
【００７３】
次に、図１３（ｃ）に示すように、第１実施形態と同様にして、図１に示す結晶化処理装置等を用いた横方向結晶成長を伴う結晶化処理により、非晶質シリコンを多結晶シリコンに変換し、多結晶の半導体層３２とする。
【００７４】
次に、図１３（ｄ）に示すように、半導体層３２を島状に分離する前に、ポリシリコンからなる多結晶の半導体層３２を高圧の水蒸気でアニールして、酸化シリコン薄膜を成長させて絶縁酸化膜３３ａを形成する。この酸化処理は、図３に示す高圧水蒸気酸化処理装置等を用いて行う。アニールは、温度が例えば６００℃で、圧力は１ＭＰａ以上が好ましく、例えば３ＭＰａ、１時間程度とする。第１実施形態と同様に、多結晶の半導体層３２の膜厚が７５ｎｍであった場合に、本工程で約８０ｎｍの酸化シリコン膜を成長させ、約４０ｎｍの残り膜厚の半導体層３２となる。
続いて同一チャンバ内でガスを水蒸気からドライ酸素，　またはドライ窒素または不活性ガス等に置換し、アニール温度を例えば２００〜７００℃、圧力は例えば２ＭＰａ、１時間で連続してアニールする。これにより、ポリシリコンからなる半導体層３２や絶縁酸化膜３３ａ中に含有される余分な水分、水素イオン、ＳｉＯＨ結合を除去する。
この段階では、多結晶の半導体層３２は、パターニングされていないことから、第１実施形態よりも高温で絶縁酸化膜３３ａを形成しても、ガラス等からなる基板３０自体は収縮するが、パターニング工程が後になるので問題とはならない。
【００７５】
次に、図１４（ｅ）に示すように、多結晶の半導体層３２および絶縁酸化膜３３ａをエッチングで島状にパターニングする。これにより、駆動回路領域Ａｒ１および画素領域Ａｒ２に形成する各薄膜トランジスタの活性層となる半導体層３２が素子分離される。
続いて、分離した多結晶の半導体層３２および絶縁酸化膜３３ａを被覆して全面に、プラズマＣＶＤ、スパッタ法等により、酸化シリコンを約２０ｎｍ成膜して、絶縁膜（第２ゲート絶縁膜）３３ｂを形成する。これにより、絶縁酸化膜３３ａおよび絶縁膜３３ｂからなるゲート絶縁膜が形成される。
ここで必要ならばＴＦＴのしきい値（Ｖｔｈ）を制御する目的で、Ｂ＋　イオンをドーズ量０．１×１０１２〜４×１０１２／ｃｍ２　程度でイオン注入する。加速電圧は１０〜１００ｋｅＶである。
【００７６】
次に、図１４（ｆ）に示すように、絶縁膜３３ｂ上に、Ａｌ、Ｔｉ、Ｍｏ、Ｗ、Ｔａ、Ｄｏｐｅｄ　Ｐｏｌｙ−Ｓｉ等、あるいはこれらの合金を２００〜８００ｎｍ成膜し、パターニングしてゲート電極３４を形成する。
【００７７】
次に、図１５（ｇ）に示すように、ゲート電極３４をマスクとして、質量分離イオン注入法により、ｎ型不純物としてＰ＋　イオンを注入することにより、低濃度ｎ型半導体領域３２ａを形成する。Ｐ＋　イオンのドーズ量は、例えば、６×１０１２〜５×１０１３／ｃｍ２　、加速電圧は２０〜２００ｋｅＶである。
【００７８】
次に、図１５（ｈ）に示すように、駆動回路領域Ａｒ１および画素領域Ａｒ２におけるｎチャネルトランジスタｎ−Ｔｒのソース・ドレイン領域の形成箇所に開口を有するレジストパターンＲ１を形成する。続いて、レジストパターンＲ１をマスクとして、質量分離、または非質量分離型のイオンシャワードーピング法により、ｎ型不純物としてＰ＋　イオンを半導体層３２に注入することにより、高濃度ｎ型半導体領域３２ｂを形成する。高濃度ｎ型半導体領域３２ｂにより、ｎチャネルトランジスタのソース・ドレイン領域が形成される。その後、レジストパターンＲ１を除去する。
当該イオン注入工程では、先の低濃度ｎ型半導体領域３２ａの形成のためのイオン注入よりも高濃度にＰ＋　イオンを注入する。例えば、１×１０１４〜１×１０１５／ｃｍ２　程度のドーズ量、加速電圧２０〜２００ｋｅＶで行う。
【００７９】
次に、図１６（ｉ）に示すように、駆動回路領域Ａｒ１におけるｐチャネルトランジスタｐ−Ｔｒのソース・ドレイン領域の形成箇所に開口を有するレジストパターンＲ２を形成する。続いて、レジストパターンＲ２をマスクとして、質量分離、または非質量分離型のイオンシャワードーピング法により、ｐ型不純物としてＢ＋　イオンを半導体層３２に注入することにより、ｐ型半導体領域３２ｃを形成する。ｐ型半導体領域３２ｃにより、ｐチャネルトランジスタのソース・ドレイン領域が形成される。その後、レジストパターンＲ２を除去する。
Ｂ＋　イオンの注入は、例えば、ドーズ量１〜３×１０１５／ｃｍ２　、加速電圧１０〜１００ｋｅＶ程度で行う。
【００８０】
次に、図１６（ｊ）に示すように、例えば酸化シリコン膜を約６００ｎｍ成膜して第１層間絶縁膜３５を形成した後、ドーパントの活性化処理を行う。活性化処理はレーザアニール、ランプアニール、炉アニールのいずれでもよい。続いて、プラズマＣＶＤ法等の方法により、例えば窒化シリコン膜を２００〜４００ｎｍ成膜して第２層間絶縁膜３６を形成し、水素化アニールを窒素雰囲気中で３５０〜４００℃の温度で、１時間行う。
【００８１】
次に、図１７（ｋ）に示すように、第１層間絶縁膜３５および第２層間絶縁膜３６に、各トランジスタのソース・ドレイン領域に達するコンタクトホールを形成し、Ａｌ−Ｓｉ等の配線用電極材料をスパッタしパターニングすることにより、配線電極３７を形成する。
【００８２】
以降の工程としては、例えばアクリル系有機樹脂を約１μｍ塗布することにより平坦化膜３８を形成する。続いて、画素領域Ａｒ２の画素トランジスタの１つの配線電極３７に達するコンタクトホールを形成し、画素電極材料として例えばＩＴＯ、ＩＸＯ等をスパッタで成膜しパターニングすることにより、画素電極３９を形成する。最後に画素電極３９を約２２０℃で窒素雰囲気中３０分アニールして、図１１に示すＴＦＴ基板が形成される。
【００８３】
本実施形態に係る半導体装置の製造方法では、第１実施形態と同様に、結晶化処理において好適な厚膜の非晶質の半導体層３２’を形成することができ、さらに、後に酸化処理により薄膜化することから、多結晶の半導体層３２の膜厚を、トランジスタ特性に好適な膜厚にすることができる。これにより、完全空乏型に適した膜厚をもつ多結晶の半導体層３２を形成することができる。
【００８４】
上記の多結晶の半導体層３２を薄膜化するための熱酸化処理により形成された絶縁酸化膜３３ａは、トランジスタのゲート絶縁膜として使用される。ここで、絶縁酸化膜３３ａ上に、絶縁膜３３ｂを形成する工程分だけ、第１実施形態に比して工程数が増加するが、ＣＭＰ法等を採用するのに比べれば工程数の増加は抑制される。
【００８５】
本実施形態では、第１実施形態と異なり、多結晶の半導体層３２を島状に分離する前に、半導体層３２を高圧の水蒸気でアニールして、絶縁酸化膜３３ａを形成している。この段階では、多結晶の半導体層３２は、パターニングされていないことから、第１実施形態よりも高温で絶縁酸化膜３３ａを形成しても、ガラス等からなる基板３０自体は収縮するが、パターニング工程が後になるので問題とはならないという利点がある。
【００８６】
さらに、第１実施形態と同様に、上記の熱酸化処理として高圧水蒸気アニールを用いることにより、ガラスの軟化点以下である６００℃という低温で従来の熱酸化膜に匹敵する膜質の絶縁酸化膜３３ａを形成することができる。従って、理想的な半導体層３２と絶縁酸化膜３３ａの界面を得ることができる。
【００８７】
以上のように、多結晶の半導体層３２と絶縁酸化膜３３ａとの界面は清浄に保たれるため、当該半導体層３２にＴＦＴを形成した場合において、不純物汚染によるしきい値（Ｖｔｈ）シフト、しきい値（Ｖｔｈ）ばらつきの問題も無くなる。
このため、高移動度、低閾電圧で、かつしきい値ばらつきの少ないトップゲート型ＴＦＴを工程数の増加なしに作製することができる。
【００８８】
第３実施形態
図１８は、本実施形態に係る半導体装置の製造方法により形成されるＴＦＴ基板の一例を示す断面図である。本実施形態では、駆動回路領域Ａｒ１に、ｐチャネルのボトムゲート型薄膜トランジスタからなる駆動回路用トランジスタが形成されている。また、画素領域Ａｒ２に、ｎチャネルのボトムゲート型薄膜トランジスタからなる画素トランジスタが形成されている。このように、本実施形態では、第１および第２実施形態と異なり、画素トランジスタや駆動回路用トランジスタがボトムゲート型のもので構成されている。
【００８９】
図１８に示すＴＦＴ基板は、例えば、ガラスからなる絶縁性の基板３０上に、ゲート電極４１が形成されている。ゲート電極４１を被覆して基板３０上には、第１ゲート絶縁膜４２ａおよび第２ゲート絶縁膜４２ｂからなる２層構成のゲート絶縁膜４２が形成されている。第１ゲート絶縁膜４２ａは例えば窒化シリコンからなり、第２ゲート絶縁膜４２ｂは例えば酸化シリコンからなる。
【００９０】
駆動回路領域Ａｒ１および画素領域Ａｒ２に、それぞれ駆動回路用トランジスタおよび画素トランジスタを形成するための活性層となる半導体層４３が分離して形成されている。半導体層４３は、例えば多結晶シリコンからなる。
【００９１】
半導体層４３上には、高圧水蒸気酸化処理により形成された絶縁酸化膜４４が形成されている。絶縁酸化膜４４は、イオン注入用のスルー膜として機能する。
【００９２】
駆動回路領域Ａｒ１において、駆動回路用トランジスタとなるｐチャネルトランジスタｐ−Ｔｒの半導体層４３には、ｐ型不純物を含有するｐ型半導体領域４３ｃが形成されている。ｐ型半導体領域４３ｃは、ｐチャネルトランジスタのソース・ドレイン領域となる。
【００９３】
画素領域Ａｒ２において、画素トランジスタを構成するｎチャネルトランジスタｎ−Ｔｒの半導体層４３には、ｎ型不純物を低濃度に含有する低濃度ｎ型半導体領域４３ａが形成されている。低濃度ｎ型半導体領域４３ａの外側には、低濃度ｎ型半導体領域４３ａに比してｎ型不純物を高濃度に含有する高濃度ｎ型半導体領域４３ｂが形成されている。低濃度ｎ型半導体領域４３ａは、ＬＤＤ領域を構成し、高濃度ｎ型半導体領域４３ｂはソース・ドレイン領域となる。
【００９４】
駆動回路領域Ａｒ１および画素領域Ａｒ２のトランジスタを被覆して全面に、例えば酸化シリコンからなる第１層間絶縁膜４５が形成され、第１層間絶縁膜４５上には例えば窒化シリコンからなる第２層間絶縁膜４６が形成されている。
【００９５】
第１層間絶縁膜４５、第２層間絶縁膜４６には、各トランジスタのソース・ドレイン領域に達するコンタクトホールが形成されており、当該コンタクトホール内には配線電極４７が形成されている。
【００９６】
配線電極４７および第２層間絶縁膜４６を被覆して全面に、例えばアクリル系有機樹脂からなる平坦化膜４８が形成されている。平坦化膜４８上には、画素電極４９が形成されている。画素電極４９は、画素トランジスタのソース・ドレイン領域に接続する一つの配線電極４７と接続されている。
【００９７】
次に、上記構成のＴＦＴ基板の製造方法について、図１９〜図２４を参照して説明する。
【００９８】
図１９（ａ）に示すように、絶縁性の基板３０上に、Ｔａ、Ｍｏ、Ｗ、Ｃｒ、銅、あるいはこれらの合金等を２０〜２５０ｎｍ成膜し、パターニングしてゲート電極４１を形成する。第１実施形態と同様、基板３０には、例えば旭ガラス社製のＡＮ６３５やＡＮ１００、コーニング社製のＣｏｄｅ１７３７やＥａｇｌｅ２０００が適している。
【００９９】
次に、図１９（ｂ）に示すように、ゲート電極４１を被覆して絶縁性の基板３０上に、例えばプラズマＣＶＤ、常圧ＣＶＤ、減圧ＣＶＤ等の方法により、窒化シリコンを堆積させて第１ゲート絶縁膜４２ａを形成し、例えば酸化シリコンを堆積させて第２ゲート絶縁膜４２ｂを形成する。これにより、第１ゲート絶縁膜４２ａおよび第２ゲート絶縁膜４２ｂからなるゲート絶縁膜４２が形成される。窒化シリコンからなる第１ゲート絶縁膜４２ａの膜厚は、例えば３０〜５０ｎｍ程度とする。酸化シリコンからなる第２ゲート絶縁膜４２ｂの膜厚は、例えば、５０〜２００ｎｍとする。第２ゲート絶縁膜４２ｂの酸化シリコンをプラズマＣＶＤ法により成膜する場合、無機系シランガス（ＳｉＨ４　、Ｓｉ２　Ｈ６　、等）を分解して成膜することが好ましい。
【０１００】
次に、図２０（ｃ）に示すように、ゲート絶縁膜４２上に、プラズマＣＶＤ、ＬＰＣＶＤ等の方法により、例えば非晶質シリコンを堆積させて非晶質の半導体層４３’を形成する。非晶質シリコンの膜厚は、最終的にＴＦＴのチャネル領域となる半導体層の膜厚よりは厚く成膜し、例えば７５ｎｍとする。非晶質シリコンの成膜にプラズマＣＶＤ法を用いた場合は、膜中の水素を脱離させる為に窒素中で４００〜４５０℃、１〜２時間程度のアニールを行う。非晶質シリコンの成膜にＬＰＣＶＤやスパッタ法を用いた場合は、脱水素工程は必要ない。
【０１０１】
次に、図２０（ｄ）に示すように、第１実施形態と同様にして、図１に示す結晶化処理装置等を用いた横方向結晶成長を伴う結晶化処理により、非晶質シリコンを多結晶シリコンに変換し、多結晶の半導体層４３とする。
【０１０２】
次に、図２１（ｅ）に示すように、ポリシリコンからなる多結晶の半導体層４３を高圧の水蒸気でアニールして、酸化シリコン薄膜を成長させて絶縁酸化膜４４を形成する。この酸化処理は、図３に示す高圧水蒸気酸化処理装置等を用いて行う。アニールは、温度が例えば６００℃で、圧力は１ＭＰａ以上が好ましく、例えば３ＭＰａ、１時間程度とする。多結晶の半導体層４３の膜厚が７５ｎｍであった場合に、本工程で約８０ｎｍの酸化シリコン膜を成長させ、約４０ｎｍの残り膜厚の半導体層４３となる。
続いて同一チャンバ内でガスを水蒸気からドライ酸素，　またはドライ窒素または不活性ガス等に置換し、アニール温度を例えば６００℃、圧力は例えば２ＭＰａ、１時間で連続してアニールする。これにより、ポリシリコンからなる半導体層４３や絶縁酸化膜４４中に含有される余分な水分、水素イオン、ＳｉＯＨ結合を除去する。
ここで必要ならばＴＦＴのしきい値（Ｖｔｈ）を制御する目的で、Ｂ＋　イオンをドーズ量０．１×１０１２〜４×１０１２／ｃｍ２　程度でイオン注入する。加速電圧は１０〜１００ｋｅＶである。
【０１０３】
次に、図２１（ｆ）に示すように、絶縁酸化膜４４上にレジストを塗布し、ゲート電極４１をマスクとした裏面露光により、ゲート電極４１に対応するパターンのレジストパターンＲ１１を形成する。
【０１０４】
次に、図２２（ｇ）に示すように、レジストパターンＲ１１をマスクとして、質量分離イオン注入法により、ｎ型不純物としてＰ＋　イオンを注入することにより、低濃度ｎ型半導体領域４３ａを形成する。Ｐ＋　イオンのドーズ量は、例えば、４×１０１２〜５×１０１３／ｃｍ２　、加速電圧は１０〜１００ｋｅＶである。その後、レジストパターンＲ１１を除去する。
【０１０５】
次に、図２２（ｈ）に示すように、画素領域Ａｒ２におけるｎチャネルトランジスタのソース・ドレイン領域の形成箇所に開口を有するレジストパターンＲ１２を形成する。続いて、レジストパターンＲ１２をマスクとして、非質量分離型のイオンシャワードーピング法により、ｎ型不純物としてＰ＋　イオンを半導体層４３に注入することにより、高濃度ｎ型半導体領域４３ｂを形成する。高濃度ｎ型半導体領域４３ｂにより、ｎチャネルトランジスタのソース・ドレイン領域が形成される。その後、レジストパターンＲ１２を除去する。
当該イオン注入工程では、先の低濃度ｎ型半導体領域４３ａの形成のためのイオン注入よりも高濃度にＰ＋　イオンを注入する。例えば、Ｈ２　により希釈したＰＨ３　ガスを用い、１×１０１４〜１×１０１５／ｃｍ２　程度のドーズ量、加速電圧１０〜１００ｋｅＶで行う。
【０１０６】
次に、図２３（ｉ）に示すように、駆動回路領域Ａｒ１におけるｐチャネルトランジスタｐ−Ｔｒのソース・ドレイン領域の形成箇所に開口を有するレジストパターンＲ１３を形成する。続いて、レジストパターンＲ１３をマスクとして、非質量分離型のイオンシャワードーピング法により、ｐ型不純物としてＢ＋　イオンを半導体層４３に注入することにより、ｐ型半導体領域４３ｃを形成する。ｐ型半導体領域４３ｃにより、ｐチャネルトランジスタのソース・ドレイン領域が形成される。その後、レジストパターンＲ１３を除去する。
当該Ｂ＋　イオンの注入は、例えば、Ｈ２　により希釈したＢ２　Ｈ６　ガスを用い、ドーズ量１〜３×１０１５／ｃｍ２　、加速電圧１０〜１００ｋｅＶ程度で行う。
【０１０７】
次に、ドーパントの活性化処理を行う。活性化処理はレーザアニール、ランプアニール、炉アニールのいずれでもよい。
続いて、図２３（ｊ）に示すように、絶縁酸化膜４４および多結晶の半導体層４３をエッチングで島状にパターニングする。これにより、駆動回路領域Ａｒ１および画素領域Ａｒ２に形成する各薄膜トランジスタの活性層となる半導体層４３が素子分離される。
【０１０８】
次に、図２４（ｋ）に示すように、全面に例えば酸化シリコン膜を例えば１００〜４００ｎｍ成膜して第１層間絶縁膜４５を形成した後、例えば窒化シリコン膜を１００〜４００ｎｍ成膜して第２層間絶縁膜４６を形成し、水素化アニールを窒素雰囲気中３５０〜４００℃の温度で、１時間行う。
【０１０９】
次に、図２４（ｌ）に示すように、第１層間絶縁膜４５および第２層間絶縁膜４６に、各トランジスタのソース・ドレイン領域に達するコンタクトホールを形成し、Ａｌ−Ｓｉ等の配線用電極材料をスパッタしパターニングすることにより、配線電極４７を形成する。
【０１１０】
以降の工程としては、例えばアクリル系有機樹脂を約１μｍ塗布することにより平坦化膜４８を形成する。続いて、画素領域Ａｒ２の画素トランジスタの１つの配線電極４７に達するコンタクトホールを形成し、画素電極材料として例えばＩＴＯ、ＩＸＯ等をスパッタで成膜しパターニングすることにより、画素電極４９を形成する。最後に画素電極４９を約２２０℃で窒素雰囲気中３０分アニールして、図１８に示すＴＦＴ基板が形成される。
【０１１１】
本実施形態に係る半導体装置の製造方法では、厚膜のアモルファスシリコンからなる非晶質の半導体層４３’を形成し、横方向結晶成長を伴う結晶化処理を行ってポリシリコンからなる多結晶の半導体層４３とした後に、熱酸化処理することにより絶縁酸化膜４４を形成し、多結晶の半導体層４３の膜厚を減少させることとしている。
従って、結晶化処理において好適な厚膜の非晶質の半導体層４３’を形成することができ、さらに、後に酸化処理により薄膜化することから、多結晶の半導体層４３の膜厚を、トランジスタ特性に好適な膜厚にすることができる。これにより、完全空乏型に適した膜厚をもつ多結晶の半導体層４３を形成することができる。
【０１１２】
上記の多結晶の半導体層４３を薄膜化するための熱酸化処理により形成された絶縁酸化膜４４は、その後の半導体層４３へのイオン注入工程におけるスルー膜として使用することにより、工程数を増加させることもない。
【０１１３】
さらに、上記の熱酸化処理として高圧水蒸気アニールを用いることにより、ガラスの軟化点以下である６００℃という低温で従来の熱酸化膜に匹敵する膜質の絶縁酸化膜４４を形成することができる。従って、理想的な半導体層４３と絶縁酸化膜４４の界面を得ることができる。
【０１１４】
以上のように、多結晶の半導体層４３と絶縁酸化膜４４との界面は清浄に保たれるため、当該半導体層４３にＴＦＴを形成した場合において、不純物汚染によるしきい値（Ｖｔｈ）シフト、しきい値（Ｖｔｈ）ばらつきの問題も無くなる。このため、高移動度、低閾電圧で、かつしきい値ばらつきの少ないボトムゲート型ＴＦＴを工程数の増加なしに作製することができる。
【０１１５】
本発明は、上記の実施形態の説明に限定されない。
例えば、横方向成長を伴う巨大結晶粒作成方法は、本実施形態に示したものに限るわけではなく、固体レーザの干渉性を利用したレーザ強度変調を利用しても良い。あるいは、アモルファスシリコン膜に位相シフト膜を近接させた状態でレーザ光を照射することによりアモルファスシリコン表面での干渉を生じさせ、レーザ強度変調を実現する方法でもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【０１１６】
【発明の効果】
本発明によれば、工程数を増加させることなく、結晶粒径が大きく、薄膜化した半導体層を形成することができる。
【０１１７】
また、上記の半導体層上にゲート電極を形成することにより、高移動度、低しきい値電圧のトップゲート型の半導体装置を製造することができる。
【０１１８】
さらに、上記の半導体層の形成前にゲート電極を形成することにより、高移動度、低しきい値電圧のボトムゲート型の半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本実施形態に係る半導体装置の製造方法において使用する、結晶化処理装置の一例を示す概略構成図である。
【図２】図１に示す結晶化処理装置を用いた結晶化処理の一例について説明するための図であ。
【図３】本実施形態に係る半導体装置の製造方法において使用する、高圧水蒸気酸化処理装置の一例を示す概略構成図である。
【図４】第１実施形態に係る半導体装置の製造方法により形成されるＴＦＴ基板の一例を示す断面図である。
【図５】第１実施形態に係るＴＦＴ基板の製造において、非晶質の半導体層の形成までの工程断面図である。
【図６】第１実施形態に係るＴＦＴ基板の製造において、島状の多結晶の半導体層の形成までの工程断面図である。
【図７】第１実施形態に係るＴＦＴ基板の製造において、ゲート電極の形成までの工程断面図である。
【図８】第１実施形態に係るＴＦＴ基板の製造において、ｎ型のソース・ドレイン領域の形成までの工程断面図である。
【図９】第１実施形態に係るＴＦＴ基板の製造において、層間絶縁膜の形成までの工程断面図である。
【図１０】第１実施形態に係るＴＦＴ基板の製造において、配線電極の形成までの工程断面図である。
【図１１】第２実施形態に係る半導体装置の製造方法により形成されるＴＦＴ基板の一例を示す断面図である。
【図１２】第２実施形態に係るＴＦＴ基板の製造において、非晶質の半導体層の形成までの工程断面図である。
【図１３】第２実施形態に係るＴＦＴ基板の製造において、絶縁酸化膜の形成までの工程断面図である。
【図１４】第２実施形態に係るＴＦＴ基板の製造において、ゲート電極の形成までの工程断面図である。
【図１５】第２実施形態に係るＴＦＴ基板の製造において、ｎ型のソース・ドレイン領域の形成までの工程断面図である。
【図１６】第２実施形態に係るＴＦＴ基板の製造において、層間絶縁膜の形成までの工程断面図である。
【図１７】第２実施形態に係るＴＦＴ基板の製造において、配線電極の形成までの工程断面図である。
【図１８】第３実施形態に係る半導体装置の製造方法により形成されるＴＦＴ基板の一例を示す断面図である。
【図１９】第３実施形態に係るＴＦＴ基板の製造において、ゲート電極の形成までの工程断面図である。
【図２０】第３実施形態に係るＴＦＴ基板の製造において、多結晶の半導体層の形成までの工程断面図である。
【図２１】第３実施形態に係るＴＦＴ基板の製造において、ｎ型不純物の注入のためのレジストパターンの形成までの工程断面図である。
【図２２】第３実施形態に係るＴＦＴ基板の製造において、ｎ型のソース・ドレイン領域の形成までの工程断面図である。
【図２３】第３実施形態に係るＴＦＴ基板の製造において、多結晶の半導体層を島状に分離するまでの工程断面図である。
【図２４】第３実施形態に係るＴＦＴ基板の製造において、配線電極の形成までの工程断面図である。
【符号の説明】
１…レーザ光源、２…ビーム成形スリット、３…ビームホモジナイザ、４…集光レンズ、５…マイクロスリット、６…結像レンズ、７…ミラー、８…ステージ、２１…圧力容器、２２…処理室、２３…ヒータ、２４…昇圧ライン、２５…減圧ライン、２６…処理ガス供給ライン、２６ａ…ガス供給ライン、２６ｂ…水供給ライン、２７…処理ガス排気ライン、２８…ヒータ、２９…ステージ、３０…基板、３１…バッファ層、３１ａ…第１バッファ層、３１ｂ…第２バッファ層、３２…多結晶の半導体層、３２’…非晶質の半導体層、３２ａ…低濃度ｎ型半導体領域、３２ｂ…高濃度ｎ型半導体領域、３２ｃ…ｐ型半導体領域、３３，３３ａ…絶縁酸化膜、３３ｂ…絶縁膜、３４…ゲート電極、３５…第１層間絶縁膜、３６…第２層間絶縁膜、３７…配線電極、３８…平坦化膜、３９…画素電極、４１…ゲート電極、４２…ゲート絶縁膜、４２ａ…第１ゲート絶縁膜、４２ｂ…第２ゲート絶縁膜、４３…多結晶の半導体層、４３ａ…低濃度ｎ型半導体領域、４３ｂ…高濃度ｎ型半導体領域、４３ｃ…ｐ型半導体領域、４４…絶縁酸化膜、４５…第１層間絶縁膜、４６…第２層間絶縁膜、４７…配線電極、４８…平坦化膜、４９…画素電極、Ａｒ１…駆動回路領域、Ａｒ２…画素領域、Ｌ１，Ｌ２…レーザ光照射領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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