(57)【要約】【課題】高速の通信信号の歪みを効果的に補正する。【解決手段】検出システム６０は、ＦＦＥ又はＤＦＥプロセッサ１２、１４からの信号におけるビット・シーケンスを所定の相関値シーケンスと相関付ける。検出システム６０は、相関信号を加算する加算ネットワーク６６を含む。信号のビット・シーケンスが相関値シーケンスと一致する場合、加算された相関信号は信号最大値を含む。ピーク検出器７６は、信号最大値を検出して保持し、低速の重み計算器４０は、相関値シーケンスと一致するビット・シーケンスが、歪みのない信号に対するランダム・ビット・ストリームにおいて出現する頻度を検出し、それに応じて重み値を調整して、プロセッサ１２、１４に設定する。【選択図】図２
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【特許請求の範囲】
【請求項１】
入力信号の歪みを補正するイコライザ・システムであって、
入力信号に重み値で重み付けを行う複数の一連の重み付けタップと、重み付けられた信号を合算して補正済信号を得る複数のタップ加算器とを含む、少なくとも１つのイコライザ・プロセッサと、
イコライザ・プロセッサからの補正済信号に応答し、補正済信号における一連のビットを一連の所定の相関値と相関付けて複数の相関信号を発生する相関誤り検出装置を含む適用重みプロセッサであって、該誤り検出装置が、相関信号を合算して誤り信号を生成する誤り加算器を含み、誤り信号の大きさにより、補正済信号における一連のビットが一連の相関値と一致しているか否かを示す、適応重みプロセッサと、
を備えていることを特徴とするイコライザ・システム。
【請求項２】
請求項１記載のイコライザ・システムにおいて、
適応重みプロセッサは更に、誤り信号における信号最大値を検出するピーク検出装置を含み、
該ピーク検出装置は、誤り信号を閾値信号と比較し、かつ、所定の期間、信号最大値を保持し、信号最大値の出現頻度が、補正済信号の歪みの指標となる
ことを特徴とするイコライザ・システム。
【請求項３】
請求項２記載のイコライザ・システムにおいて、
適応重みプロセッサは更に、ピーク検出装置からの、保持されている信号最大値に応答する重み計算器を含み、
該重み計算器は、信号の相対的誤りに基づいて重み値を発生するアルゴリズムを用いている
ことを特徴とするイコライザ・システム。
【請求項４】
請求項２記載のイコライザ・システムにおいて、
ピーク検出装置が、正ピーク検出器と負ピーク検出器とを含み、
正ピーク検出器が誤り信号の正の部分における信号最大値を検出し、
負ピーク検出器が誤り信号の負の部分における信号最大値を検出する
ことを特徴とするイコライザ・システム。
【請求項５】
請求項１記載のイコライザ・システムにおいて、誤り検出装置が、補正済信号を遅延させて、該信号の一連のビットの相関を同じ時点において得るための複数の遅延素子を含むことを特徴とするイコライザ・システム。
【請求項６】
請求項１記載のイコライザ・システムにおいて、一連の相関値が４つの値であることを特徴とするシステム。
【請求項７】
請求項６記載のイコライザ・システムにおいて、一連の相関値が１、−１、１、−１であることを特徴とするイコライザ・システム。
【請求項８】
請求項１記載のイコライザ・システムにおいて、誤り検出装置は、補正済信号を差動信号に分割し、該差動信号を一連の相関値と相関付けることを特徴とするイコライザ・システム。
【請求項９】
請求項１記載のイコライザ・システムにおいて、少なくとも１つのイコライザ・プロセッサは、フィード・フォーワード・イコライザ・プロセッサ及び判断フィードバック・イコライザ・プロセッサであり、該フィード・フォーワード・イコライザ・プロセッサ及び判断フィードバック・イコライザ・プロセッサ双方からの補正済信号を合計した後に、誤り検出装置に印加することを特徴とするイコライザ・システム。
【請求項１０】
請求項１記載のイコライザ・システムにおいて、入力信号が、光通信信号から変換したＲＦ信号であることを特徴とするイコライザ・システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、通信信号から歪みを除去する信号イコライザに関し、更に特定すれば、フィード・フォーワード・イコライザ（ＦＦＥ）プロセッサ、判断フィードバック・イコライザ（ＤＦＥ）プロセッサ、及び光通信信号における歪みを補正する適応重みプロセッサを用いた信号イコライザに関し、適応重みプロセッサが、相関誤り検出システムを用いて、補正済の信号を一連の相関値と相関付け、相関信号における信号スパイクを検出して適正に重み値を設定し、ＦＦＥプロセッサ及びＤＦＥプロセッサにおける重み付けタップに供給するようにした、信号イコライザに関する。
【背景技術】
【０００２】
１０Ｓ４０Ｇｂｐｓ程度の非常に高いデータ・レートで送信を行う最近の高速デジタル通信システムは、通例では、デジタル・データを搬送する光信号を、光ファイバ・ケーブルを通じて送信し、データを転送する。光ファイバ・ケーブルは、１つの屈折率を有する導波路コアを含み、別の、より低い屈折率を有するクラッディング層がこの導波路コアを包囲する。ある入射角でコアを伝搬していく光信号は、コア／クラッディング転移部にて反射され、その中に封じ込められる。
【０００３】
光ファイバ・ケーブル中を伝搬する光信号は、導波路媒体による歪みを受ける。この歪みは、光信号を受信機において復調しそこから情報を取り出すときに、データを失う原因となる。光歪みは、通常、２つの原因、即ち、色分散及び偏光変調分散(polarization modulation dispersion)によって発生する。偏光変調分散が発生するのは、１つの偏光方位を有する光信号における光が、他の偏光方位の信号における光よりも速く進行するからである。言い換えると、信号の偏光が円偏光か、楕円偏光か、直線偏光かには関係なく、信号が１つの特定の軸に沿って方位付けられている場合、別の軸に沿って方位付けられているときよりも速く進行するように偏光軸が回転する。
【０００４】
色分散は、光信号の周波数と関係があり、信号が速く伝搬する程、そして信号帯域幅が広い程、色分散は増大する。更に、周波数が高い光程、周波数が低い光よりも速く伝搬する。色分散が発生するのは、光信号が光ファイバ・ケーブル中を伝搬し、コアとクラッディング層との間の転移部で反射すると、信号のある部分が、信号の他の部分とは異なる経路長を有し、したがって進行する距離が異なるからである。光信号は、送信機及び受信機間で、数千マイルのファイバ・ケーブル中を進行することもあるので、この歪みは重大である。
【０００５】
色分散及び偏光分散双方のために、信号内のデジタル・コード化したビットは、信号内の時点が、予期した時点とはかなり相違してしまい（早い又は遅い）、受信機においてビットを復元する能力に影響を及ぼす。特に、１ビットのいくつかの部分の一部が、直前又は次のシンボルに含まれる場合がある。このように、歪みは、ビットをデコードして情報を取り出す際の信頼性に影響を及ぼす。歪みは線形なので、信号を歪ませる過程を逆に行えば、補正した信号を得ることができる。
【０００６】
当技術分野では、光ファイバ通信システムの受信機にイコライザを用いて、転化した信号を再現してからこれをデコードし、色分散及び偏光分散によって生ずる歪みを補正することは公知である。一般に、イコライザは、光ファイバ・ケーブルによって生ずる歪みの影響を等化することによって、信号の波形を復元する。イコライザは、ファイバ・ケーブルによって生ずる歪みプロセスの逆である数学的多項式を規定する。当技術分野において公知のイコライザは、フィード・フォーワード・イコライザ（ＦＦＥ）プロセッサとも呼ばれる有限インパルス応答（ＦＩＲ）イコライザ、及び判断フィードバック・イコライザ（ＤＦＥ）プロセッサとも呼ばれる無限インパルス応答（ＩＩＲ）イコライザを含む。ＤＦＥプロセッサは、フィードバック・ループを用いているので、ＦＦＥプロセッサとは異なる。しかしながら、当技術分野では周知のように、ＦＦＥプロセッサ及びＤＦＥプロセッサには、それぞれの利点及び欠点がある。
【０００７】
光信号は、イコライザに印加される前に、ＲＦアナログ信号に変換される。超高周波の用途では、信号の波長は非常に短いので、小さな集積回路チップ上に容易に載せることができる。イコライザは、信号波形に沿った空間位置において、ＲＦアナログ信号をサンプリングする。信号は、各サンプル位置のタップに印加される重み値と乗算され、歪み補正が行われる。各重み付け信号は、他のサンプル位置からの重み付け信号と合算される。こうして、信号における歪みは、重み付けプロセスによって補正される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来例のイコライザは、光通信システムにおいて信号歪みを補正するには有効である。しかしながら、プロセッサ速度やデータ・レート速度が高まるに連れて、公知の技法によって信号をサンプリングし、信号の再現を行うことが増々難しくなってきている。何故なら、アナログ／デジタル変換器、乗算器、加算器等のような電子デバイスが過度に大きくならざるを得ず、過度に多い電力を必要とし、十分高速に動作できなくなるからである。例えば、４０Ｇｂｐｓの信号を補正するためには、ナイキスト・サンプリング・レート以上で信号をサンプリングする必要があるが、これは毎秒約１２０ギガ・サンプルとなる可能性もある。このサンプル・レートでは、イコライザの各サンプルステージにおいて、約２５ピコ秒の間にサンプル信号を遅延させ、乗算し、加算する必要がある。
したがって、本発明の目的は、光通信信号のような高データ・レートの通信信号の歪みをより効果的に補正するイコライザ・システムを提供することである。
【課題を解決するための手段】
【０００９】
本発明によるイコライザ・システムは、ＦＦＥプロセッサ及びＤＦＥプロセッサの一方又は両方を含み、所定のタップ位置において歪みを有する入力信号を重み値と乗算して、歪みを補正する。次に、乗算信号を合計し、実質的に歪みがない補正済信号を得る。ＦＦＥ及び／又はＤＦＥプロセッサからの補正済信号を適応重みプロセッサに送る。適応重みプロセッサは、信号を測定して、補正済信号における歪みを示す誤り信号を発生する。適応重みプロセッサは、この誤り信号を用いて重み値を調整し、歪み補正を変更する。
【００１０】
適応重みプロセッサは、ＦＦＥ及び／又はＤＦＥプロセッサからの信号における一連のビットすなわちビット・シーケンスを、一連の所定の相関値すなわち相関値シーケンスと相関付ける（乗算する）相関誤り検出システムを含む。この検出システムは、相関信号を合計する加算ネットワークを含む。信号のビット・シーケンスが相関値シーケンスと一致する場合、合計信号が信号最大値となる。ピーク検出器は、合計信号における信号最大値を検出し、この最大値をある期間保持し、低速の重み計算器が信号最大値を処理して、重み値を設定できるようにする。相関値と一致するビット・シーケンスが、歪みのない信号に対するランダム・ビット・ストリームにて出現する頻度を知ることによって、重み計算器は、そのビット・シーケンスの頻度を与えるように重み値を設定することができる。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明の一実施形態による、イコライザ１０の概略ブロック図であり、ＦＦＥプロセッサ１２及びＤＦＥプロセッサ１４を用いている。ＦＦＥプロセッサ１２は、歪みを有するＲＦ信号を受信する。一実施形態では、ＲＦ信号は、光通信システムにおいて変換された光信号である。プロセッサ１２、１４は、所定の空間タップ位置において信号をサンプリングし、数学的多項式に基づいて、信号の測定と、信号における歪みの補正を行う。プロセッサ１２、１４からのサンプル信号は、加算器１６に印加され、プロセッサ１２からのサンプリングされ重み付けされた信号を、プロセッサ１４からのサンプリングされ重み付けされた信号と加算する。加算信号は、適応重みプロセッサ１８に印加され、プロセッサ１２、１４におけるサンプル位置におけるタップを制御して信号における歪みを補正するための重み値を得る。このように、プロセッサ１２、１４双方における信号経路に沿ったタップに重み値を供給することによって、ＲＦ信号内の歪みを補正し、プロセッサ１８から等化出力信号を発生することができる。この目的のためのＤＦＥ及びＦＦＥプロセッサの動作は、当業者には周知のことと思われる。
【００１２】
図２は、イコライザ１０の概略ブロック図である。ＦＦＥプロセッサ１２及びＤＦＥプロセッサ１４は、複数のステージ（段）３２を含み、ここでアナログ入力信号のサンプリング及び重み付けを行う。これについては、以下で更に詳しく論ずる。連続するステージ３２によって、信号がプロセッサ１２、１４を伝搬するに連れて、空間的にサンプリングを行うことができる。ステージ３２は、所定の距離だけ分離されて、タップ遅延線を設けている。ステージ間の時間遅延は、厳密に制御されたデルタｔである。ステージ３２の１つについてここでは論ずるが、他のステージ３２も同様に動作することは理解できよう。各ステージ３２の特定的な動作、及び、どのように重み値を信号に印加するかについては、当業者には周知のことであろう。この例では、ＦＦＥプロセッサ１２は５つのステージ３２を含み、ＤＦＥプロセッサ１４は３つのステージ３２を含む。しかしながら、これは非限定的な一例に過ぎず、ＦＦＥ及びＤＦＥプロセッサは、他の数のステージを用いてもよい。
【００１３】
各ステージ３２は、重み付けジャンクション（接続）４２及びコーディング・システム４４を含む。プロセッサ１２又は１４への入力信号は、重み付けジャンクション４２における緩衝増幅器(isolation amplifier)３４に印加される。増幅された入力信号は、次のステージ３２及び現ステージ３２における乗算器３６に印加される。乗算器３６は、信号とコーディング・システム４４からの重み値とを乗算し、重み値で信号のコンボリュージョンを行う。コーディング・システム４４は、重み計算器４０から受け取った一意のコード化重み値を発生する。重み計算器４０については、以下で更に詳しく論ずるが、公知のアルゴリズムのいずれか１つを用いて、入力信号において検出又は測定された歪みに応答して、重み値を発生する。
【００１４】
一実施形態では、コーディング・システム４４は、符号分割多重アクセス（ＣＤＭＡ）を採用し、各ステージ３２は一意のコードによって規定される。この環境のためのこの種のＣＤＭＡシステムは、本願の譲受人に譲渡された米国特許第６，１６７，０２４号に開示されており、その内容は、ここで引用したことによって、本願にも含まれることとする。コーディング・システム４４の各々は、重み信号を、数個のステージ３２を通じて多重化することを可能にする。重み付けジャンクション４２及びコーディング・システム４４の具体的な適用は、一例に過ぎず、他の形式のＦＦＥ及びＤＦＥの実施態様も、本発明の範囲内で用いることができる。
【００１５】
コーディング・システム４４から乗算器３６に印加される信号は、ステージ３２に対するタップ重み値である。次いで、乗算器３６からの乗算信号は、加算器３８に印加され、後段のステージ３２の全てからの乗算信号と加算される。このように、各ステージ３２は、ある空間位置における信号のサンプルを発生し、ステージ３２からの信号全てを加算する。慣例によれば、重み付けジャンクション４２の全てからの重み付け信号は、以下の式にしたがって加算される。
【数１】
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式（１）において、ｓ（ｔ）は個々のタップにおける入力信号、ｗ（ｔ）は当該タップにおいて信号と乗算する重み値、そしてｍはステージ３２の数である。ＦＦＥプロセッサ１２及びＤＦＥプロセッサ１４からの重み付け信号は、加算器１６に印加され、加算器１６は、当技術分野においては公知の方法で信号を加算する。
【００１６】
オシロスコープ・アイ・パターン分析は、当業者には公知であるが、これを用いて、光信号波形が個々の時点において１ビット又は０ビットのどちらを送信しているのか判定を行う。「オープン・アイ」状態では、閾値を用いて、波形の振幅が１ビット又は０ビットのどちらを特定しているのか判定することができる。アイが閉じると、ビットを信頼性高く特定することが一層困難になる。したがって、イコライザにおいて、誤り検出装置を用いて、１ビットが検出されたときには信号はある振幅を有し、０ビットが検出されたときには信号はある振幅を有することを確認する。適応重みプロセッサ１８は、ジャンクション４２に印加される重み値を連続的に調整し、アイを開いたままにする。
【００１７】
従来例のイコライザでは、再生高利得増幅器として動作する電圧比較器が、通常、誤りを検出していた。従来例の通信システムでは、データ・レートが非常に高くしかも電圧が非常に低いので、誤りが存在するか否か判定するための判断時間は非常に短く、恐らく６ピコ秒程度であり、感度は全スケールの１％程度である。したがって、従来例の誤り検出技法は有効でない。
本発明によれば、相関誤り検出プロセスを実行して、重み付けジャンクション４２の各々に印加する重み値を設定し、入力信号における歪みを極力低減する。
【００１８】
図３は、本発明による相関誤り検出システム６０をイコライザ１０から分離して示すブロック図である。誤り検出システム６０は、非常に高いデータ・レートで、最少の電力を用いて、所望の精度で、そして非常に小さい時間枠で誤り検出を行う。一般に、システム６０は、ランダムな連続するビット（シンボル）を探し、この連続するビットを検出したときに、相関信号最大値を発生する。したがって、システム６０は、スライディング・ウインドウ相関器(sliding window correlator)として動作する。例えば、システム６０は、「１０１０」のビット・ストリームが所定の時点に検出された場合に、相関信号スパイクを発生するようにプログラムすることができる。ビット・シーケンスの長さは４ビットなので、「１０１０」シーケンスは、平均で、ランダム・データ・ストリームにおいて１６回（２n）毎に１回発生する。タップジャンクション４２に印加する重み値を調節することによって、最大値は、平均で、所定の時点により高頻度で又はより低頻度で発生する。このように、誤り検出システム６０は、判別器として動作し、所定の連続ビットが、データ・ストリームにおいて、それらが正しい時点で現れるべきときに現れたことを識別し、波形が所望の形状（オープン・アイ）を有することを判定する。
【００１９】
前述の自己相関プロセスを実行するためには、ビット・シンボルを算術関数に適した数値に変換する必要がある。例えば、ビット・シーケンス「１０１０」を、「１、−１、１、−１」に変換し、イコライザ１０の理想的な重み値の条件を表す。別の実施形態では、この相関値のシーケンスの長さ及び数を変更することができるが、４つの値では、歪みの下限(distortion floor)上で十分な振幅分解能、及び値間での適当な遷移が得られる。更に、４値シーケンスでは、電圧で６ｄＢの処理利得が得られる。畳み込みプロセスでは、信号内の点を各重み値と乗算し、次いで合計する。したがって、最大信号出力（最大値）が発生するのは、補正した信号における点が所望の重み値シーケンスと一致したときである。このように、システム６０の動作は、マッチド・フィルタとして作用する。
【００２０】
加算器１６からの信号は、差動増幅器６２に印加され、差動増幅器６２はこの信号をそれ自体及びその相補信号に分割する。信号の負部はＤＦＥプロセッサ１４に入力されるが、別の実施形態では、信号の正部をＤＦＥプロセッサ１４の入力に用いることができる。このように信号を分割することによって、下流のハードウエアを削減することができる。信号及びこの信号の相補信号は、一連の遅延素子６４に印加され、遅延素子６４は、信号を所定の期間遅延させる。信号及びその相補信号は、４回、即ち、４つの相関値「１、−１、１、−１」の各々に１回ずつ、引き出される。即ち、第１タップ５０は、信号を直接増幅器６２から引き出し、第２タップ５２は、１つの遅延素子６４によって遅延された後の信号の補数を引き出し、第３タップ５４は、２つの遅延素子６４によって遅延された後の信号を引き出し、第４タップ５６は、３つの遅延素子６４によって遅延された後の信号の補数を引き出す。このように、信号の相関は遅延期間毎に得られる。遅延素子６４によって、同時に信号の４カ所の別個の位置で、信号を相関付けることができる。
【００２１】
引き出された信号は、加算ネットワーク６６に印加され、加算ネットワーク６６は、引き出された信号を加算して、重み付けプロセスに対するドット積の合計を求める。信号成分が一連の値と一致した場合、加算ネットワーク６６の相関出力は最大となる。信号成分の値に対する近接度に応じて、ネットワーク６６から出力される信号振幅は小さくなる。
相関信号における最大値の期間は非常に短く、１ピコ秒未満であるので、後続の処理のために最大値を保持する時間を長くしなければならない。信号の保持を実行するために、システム６０からの相関信号を、正ピーク検出器７２及び負ピーク検出器７４に印加する。正ピーク検出器７２は、相関信号を所定の閾値と比較して、信号においてある大きさの正の最大値が発生するときを検出する。負ピーク検出器７４は、相関信号を所定の閾値と比較して、信号においてある大きさの負の最大値が発生するときを検出し、多少長めの時間この値を保持する。
【００２２】
ピーク検出器７２、７４は、ここに記載する目的に適したピーク検出器であれば、任意のものを採用可能である。図２では、ピーク検出器７２、７４は、コンデンサ及びダイオード回路７６として示されており、これは包絡線検波器と呼ばれることもある。正ピーク検出器及び負ピーク検出器の組み合わせを用いるのは、信号成分が相関値シーケンス「−１、１、−１、１」に対して正反対である場合に、同等の意味があるからである。したがって、誤り訂正には、正又は負いずれかのスパイクを用いることができ、オフセット制御には両方の値を用いることができる。
【００２３】
図２に示すように、ピーク検出器７２、７４によって検出された最大値は、重み計算器４０に送られる。重み計算器４０は、最大値を受信する頻度すなわち周波数を分析し、信号が適正に補正されているかどうかの判断を下す。重み計算器４０が与える重み値は、コーディング・システム４４によってコード化され、次いで乗算器３６に印加される。信号における歪みが変化するに連れて、重み計算器４０は連続的に重み値を変化させ、適正な値を求める。重み計算器４０は、タウ・ディザ・アルゴリズム、仮説探索アルゴリズム、傾斜探索アルゴリズム、最急降下アルゴリズム、ゼロ強制アルゴリズム(zero-forcing algorithm)等のような、この目的のための周知のアルゴリズムの任意のものを用いることができる。
【００２４】
図４は、縦軸に大きさ、横軸に時間を取り、本発明の相関誤り検出器のシミュレーション・データを示すグラフである。グラフは、信号及びノイズを示すグラフ線８０、信号、ノイズ及び歪みを示すグラフ線８２、歪みのない相関信号を示すグラフ線８４、及び歪みのある相関信号を示すグラフ線８６を含む。
図５は、本発明の一実施形態によるイコライザ９２の概略図である。イコライザ９２は、先に論じたイコライザ１０と同じ機能を実行するが、マイクロ電気機械（ＭＥＭ）装置をＦＦＥ及びＤＦＥに用い、電力消費の削減を図っている。イコライザ９２は、ＦＦＥプロセッサ９４、ＤＦＥプロセッサ９６、及び適応重みプロセッサ９８を含む。ＦＦＥプロセッサ９４及びＤＦＥプロセッサ９６は、この実施形態では差動信号を処理する。差動信号とは、互いに１８０゜位相がずれた相補部に分割された信号のことであり、組み合わせることによって完全な信号を形成する。当技術分野では公知であるが、差動信号は、通信システムにおいて、ノイズ耐性を高めるために用いられることもある。
【００２５】
図６は、プロセッサ９４の断面図である。差動信号に対応するために、ＦＦＥプロセッサ９４は、負信号部分１０６及び正信号部分１０８を含む。入力信号が差動でない場合、部分１０６又は１０８の一方のみがあればよい。負信号部分１０６は、ＭＥＭ基板１１６上に形成された順方向伝送線レール１１２及び戻り伝送線レール１１４を含み、図示のように、レール１１２、１１４は平行で、互いに離間されている。同様に、正信号部分１０８は、基板１１６上に形成された順方向伝送線レール１１８及び戻り伝送線レール１２０を含み、これらレール１１８、１２０は平行で、互いに離間されている。レール１１２、１１４、１１８、１２０の各々は、その一端において、別個の負荷抵抗器１２４に電気的に接続されている。負荷抵抗器１２４はグランドに接続されている。
【００２６】
負信号部分１０６は、基板１１６の一方の縁部に沿って装着された片持梁支柱レール１３０を含む。適宜のＭＥＭ製作技法によって、複数の離間された片持梁１３２が、片持梁支柱レール１３０に枢動可能に取り付けられている。図示のように、片持梁１３２は、伝送線レール１１２、１１４を跨ぎ、両者の間に間隙を形成する。同様に、正信号部分１０８は、基板１１６の対向する縁部に沿って装着された片持梁支柱レール１３４を含む。複数の片持梁１３８が、片持梁支柱レール１３４に枢動可能に取り付けられ、伝送線レール１１８、１２０を跨ぎ、両者の間に間隙を形成する。伝送線レール１１２、１１８及び一連の片持梁１３２、１３８は、ＦＦＥプロセッサ９４のタップ遅延線に必要な遅延を与える。
【００２７】
基板１１６は、ＩｎＰ、ＧａＡｓ等、ここに記載する目的に適した材料であれば任意のものを採用可能である。伝送線レール１１２、１１４、１１８、１２０は、電気信号を伝搬するのに適した金属であれば任意のものを採用可能であり、適宜の製作技法によって、基板１１６上に形成することができる。片持梁レール１３０、１３４は、ＤＣバイアスに応答して撓む金属であれば、任意のものを採用可能である。ここに論ずるイコライザ９２の種々の素子のサイズは、個々の環境に関連している。
個々の片持梁１３２又は１３８と付随するレール１１２、１１４、１１８又は１２０との間の距離は、それらの間の電気的結合を決定する。即ち、間隙が狭い程、より多くの電気信号が伝送線レール１１２、１１４、１１８又は１２０から片持梁１３２又は１３８に、又はその逆に転送される。片持梁１３２、１３８は、それぞれの片持梁支柱レール１３０、１３４上で枢動する。各片持梁１３２、１３８は、それに電気的に結合されている重み付けタップ１４４を含む。ＤＣバイアスをタップ１４４に供給することによって、それぞれの片持梁１３２又は１３８と伝送線レール１１２、１１４、１１８又は１２０との間の間隙を制御することができる。片持梁１３２、１３８に印加するバイアスを大きくする程、電子が互いに反発するので、間隙は広くなる。
【００２８】
適応重みイコライザ９８からの誤り出力信号は、バイアス信号をタップ１４４に供給し、重み値を与える。歪んだＲＦ入力信号が、適応プロセッサ９８内の連続する差動増幅器１４８、１５０に印加される。増幅器１５０からの正差動信号は、順方向伝送線レール１１８に印加され、増幅器１５０からの負差動信号は順方向伝送線レール１１２に印加される。信号は、伝送線レール１１２、１１８に沿って負荷抵抗器１２４まで伝搬する。伝送線レール１１２、１１８内の信号がそれぞれの片持梁１３２又は１３８の直下を通る毎に、信号の一部が片持梁１３２又は１３８に結合される。間隙の広さが、片持梁１３２又は１３８に結合される信号の量を決定する。このように、信号の一部は、レール１１８から特定の片持梁１３８を通じて戻り伝送線レール１２０に移転し、更にレール１１２から特定の片持梁１３２を通じて戻り伝送線レール１１４に移転する。したがって、戻り信号が戻り伝送線レール１１４又は１２０上の片持梁１３２又は１３８に達する毎に、この信号は、順方向伝送線１１２又は１１８から結合される信号に、当該片持梁１３２又は１３８において加算される。各片持梁１３２、１３８は、加算器３８と同様に、この信号を、戻り伝送線レール１１４及び１２０上を進行する信号に加算し、上記した式（１）の信号加算を行う。ＤＦＥプロセッサ９６も、ＦＦＥプロセッサ９４と同じＭＥＭ片持梁構造を含む。
【００２９】
戻り伝送線レール１２０上の正加算信号は、加算器１５４に印加され、戻り伝送線レール１１４上の負加算信号は、加算器１５６に印加される。同様に、ＤＦＥプロセッサ９６の正信号用の戻り伝送線レール１６０からの正加算信号は、加算器１５４に印加され、ＤＦＥプロセッサ９６の負信号用の戻り伝送線レール１６２からの負加算信号は、加算器１５６に印加される。加算器１５４、１５６は、ＦＦＥプロセッサ９４及びＤＦＥプロセッサ９６からの差動信号を加算し、この加算信号を差動増幅器１５８に印加する。増幅器１５８からの差動信号の正部は、遅延素子１６６を介して、ＤＦＥ８６の正信号用の順方向伝送線レール１６４に印加される。同様に、増幅器１５８からの差動信号の負部は、遅延素子１７０を介して、負信号用の順方向伝送線レール１６８に印加される。遅延制御が、遅延素子１６６、１７０に適用され、遅延量を設定する。これは、当業者であれば理解できるであう。このようにして、ＤＦＥプロセッサ９６はフィードバックを与える。加えて、増幅器１５８からの差動信号の正部及び負部は、出力差動増幅器１７２に印加され、後続の処理のために再生信号を供給する。
【００３０】
図５に示すように、イコライザ９２は、誤り検出回路１８０を含む。これは、先に論じた、相関誤り検出システム６０の代わりである。非常に高いデータ・レートでは、誤り検出回路１８０をシステム６０と置き換えることができる。判断閾値信号と、増幅器１５８からの差動出力信号の負部が比較器１８２に印加され、ある特定の時点において信号が閾値より高いか又は低いかについて判定を行い、先に論じたように、アイが開いているか否か判定を行う。増幅器１５８からの出力信号が閾値よりも高い場合、比較器１８２から、デジタル高信号が、ラッチ１８６へのＤ入力として供給される。ラッチ１８４からのクロック信号は、より低い周波数のクロック入力をラッチ１８６に供給する。ラッチ１８６への入力が高の場合、これは、次のクロック信号時に出力Ｑに転送される。出力Ｑの相補信号が反転Ｑから供給され、出力信号が閾値よりも高い場合及び低い場合双方において、高信号が供給される。次いで、誤り出力信号が重み計算器（図示せず）に送られる。重み計算器は、先に論じた重み計算器４０とすることができ、重み計算器は、ＦＦＥプロセッサ９４及びＤＦＥプロセッサ９６双方においてタップ１４４に印加する信号を設定し、ここで論じているような、歪み補正を実行する。
【００３１】
イコライザ１０、９２は、光ファイバ及びＲＦ通信システムにおける種々の機器に用いることができる。例えば、イコライザは、ケーブル及びＲＦモデムならびにコーディックにおいて用いられるスライディング・ウインドウ相関器(sliding window correlator)、ハイ・パス・フィルタ、ロー・パス・フィルタ、バンド・パス・フィルタ、及びノッチ・フィルタのような一般的なフィルタリング・プロセッサ、ならびにデータ認識装置に用いられるマッチド・フィルタにおいて用いることができる。
先に論じたイコライザ１０、９２のような、高周波電子システムには、通例、集積回路ボード上に、特殊化した回路素子のレイアウトが必要となる。これらの用途では周波数が非常に高いので、回路素子のサイズを非常に小さくすることができ、集積回路ボード上に精密な設計で設けることができる。しかしながら、このような精密な回路上にメタライズされたトレース等を設ける場合、素子の相互接続が、寄生インダクタンス及び寄生容量ならびにクロストークを伴う重大な問題を引き起こし、デバイスの性能を著しく低下させる。したがって、このような極端に高い周波数で動作する精密な回路には、特殊化した設計が必要となる。
【００３２】
図７は、本発明の一実施形態による、構成変更可能な回路アレイ２００の上面図である。回路アレイ２００は、素子セル２０２の回路マトリクスを含み、各セル２０２は、増幅器、乗算器、加算器、差動比較器、検出器、受動及び能動フィルタ、デジタル／アナログ及びアナログ／デジタル変換器、ミキサ、ラッチ等のような、アナログ及び／又はデジタル回路素子を相互接続して含んでいる。セル２０２内に構成されている種々の回路素子は、このマトリクス設計において、集積回路又は半導体基板２０４上にパターン化されている。一連のリボン又はワイヤ・ボンディング金属パッド２０６が、基板２０４の対向する縁部に沿って設けられており、セル２０２内の種々の素子の入力及び出力信号をチップ上に、又はチップから転送する。
【００３３】
本発明によれば、シールドされた同軸伝送線２０８を用いて、異なるセル２０２内にある種々の回路素子を互いに相互接続し、更にボンディング・パッド２０６に相互接続する。
図８は、アレイ２００から分離した伝送線２０８の１つを示す平面図である。伝送線２０８は、対向する端部においてはんだバンプ２１４に結合されている中央導体２１２を含む。中央導体２１２は、対向する端部においてはんだバンプ２１８に結合されているシールドされた第１導体２１６と、対向する端部においてはんだバンプ２２２に結合されているシールドされた第２導体２２０とによって遮蔽されている。中央導体２１２及びシールドされた導体２１６、２２０は、誘電体媒体２２４によって密封されている。誘電体媒体２２４は、これらを互いに電気的に分離したまま保持する。２本の中央導体を異なる信号毎に設けることができる。
【００３４】
図９は、構成変更可能なアレイ２００の分解断面図であり、基板２０４と、セル２０２の１つの一部を示す。セル２０２内の基板２０４上には、複数の能動回路素子２３０が形成されている。伝送線２３２がセル２０２内の電気接続部に結合され、種々の電気接続部を設けている。伝送線２３２は、中央導体２３４、上位遮蔽層２３６、及び下位遮蔽層２３８を含む。上位及び下位遮蔽層２３６、２３８ならびに中央導体２３４は、基板２０４上のはんだバンプ２４０に結合されている。中央導体２３４及び遮蔽層２３６、２３８は、誘電体媒体２４８内に形成されており、これらは、基板２０４からある距離だけ離れる方向に延出してから、基板２０４に対して水平に延出する。これによって、能動素子からの放射線が導体２３４上の信号に影響を及ぼすのを防止する。導体２４２を通じて、上位遮蔽層２４４及び基板２０４上のはんだバンプ２４６に結合されている。
【００３５】
伝送線２０８を用いたアレイ２００は、先に論じたイコライザ１０、９２に適用するのに特に適している。伝送線２０８は、知覚できるような損失や歪みも発生せずに、所望の遅延を与え、回路素子間に必要な遮蔽を設ける。伝送線２０８の種々のパラメータ、即ち、長さ、幅、導体サイズ等は、所望の性能を得るために、厳密に制御される。更に、伝送線２０８は、それらの特性インピーダンスに終端される。また、伝送線２０８は、一致した容量及びインダクタンスを有し、実成分のみを有するように設計されている。アレイ２００は、イコライザ以外にも他の回路に適用することができ、その中には、スライディング・ウインドウ相関器、ハイ・パス、ロー・パス、バンド・パス、ノッチ、及びマッチド・フィルタ、直列／並列及び並列／直列変換器、サンプル・ホールド、マルチプレクサ、クロック及びデータ再生等が含まれる。なお、これらに限定される訳ではない。
【００３６】
以上の説明は、本発明の実施形態について開示し記載したに過ぎない。このような説明ならびに添付図面及び特許請求の範囲から、種々の変更、修正及び変形が、特許請求の範囲に規定されている本発明の精神及び範囲から逸脱することなく、本発明において可能であることが、明らかであろう。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態による、信号における波形歪みを補正するための、適応重みプロセッサを含むイコライザのブロック図である。
【図２】本発明による、相関誤り検出システムを含む適応重みプロセッサを有する、図１に示したイコライザのブロック図である。
【図３】図２に示したイコライザから取り出した相関誤り検出システムの概略図である。
【図４】図３に示した相関誤り検出システムのシミュレーション・データを示すグラフである。
【図５】フィード・フォーワード・イコライザ・プロセッサ及び判断フィードバック・イコライザ・プロセッサを含み、双方とも重み付けタップ制御を行うためのマイクロ電気機械装置を用いた、本発明の一実施形態によるイコライザの概略ブロック図である。
【図６】図５に示したフィード・フォーワード・イコライザの断面図である。
【図７】本発明の一実施形態による、セル・アーキテクチャを用いた回路アレイ構成の上面図である。
【図８】図７に示した回路アレイ構成に用いられているプリントされた帯状同軸伝送線の説明図である。
【図９】図７に示した回路アレイ構成の一部の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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