(57)【要約】【課題】ｐＭＯＳトランジスタとｎＭＯＳトランジスタを同一基板上に有する半導体装置の製造方法に関し、ゲート電極の空乏化を抑えて充分なオン電流を得ることことを目的とする。【解決手段】基板１上にゲート絶縁膜４を形成する工程と、ｐ型不純物がドープされた第１のポリシリコン膜５を全面に堆積する工程と、ノンドープの第２のポリシリコン膜６を全面に堆積する工程と、第１及び第２のポリシリコン膜５、６をゲート電極形状にパターニングする工程と、基板１上のｐＭＯＳトランジスタ形成領域にｐ型不純物を選択的にイオン注入する工程と、基板１上のｎＭＯＳトランジスタ形成領域にｎ型不純物を選択的にイオン注入する工程と、熱処理により前記ゲート電極中の不純物を活性化する工程を含むように構成する。【選択図】　　　図１
2004095884.tif 000002
【特許請求の範囲】
【請求項１】
ｐＭＯＳトランジスタとｎＭＯＳトランジスタを同一基板上に有する半導体装置の製造方法において、
基板上にゲート絶縁膜を形成する工程と、
ｐ型不純物がドープされた第１のポリシリコン膜を全面に堆積する工程と、
ノンドープの第２のポリシリコン膜を全面に堆積する工程と、
前記第１及び第２のポリシリコン膜をゲート電極形状にパターニングする工程と、
前記基板上のｐＭＯＳトランジスタ形成領域にｐ型不純物を選択的にイオン注入する工程と、
前記基板上のｎＭＯＳトランジスタ形成領域にｎ型不純物を選択的にイオン注入する工程と、
熱処理により前記ゲート電極中の不純物を活性化し前記ｐＭＯＳトランジスタ形成領域にｐ型ゲート電極、前記ｎＭＯＳトランジスタ形成領域にｎ型ゲート電極を形成する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特にｐＭＯＳトランジスタのゲート電極にｐ型ポリシリコン膜、ｎＭＯＳトランジスタのゲート電極にｎ型ポリシリコン膜を用いたデュアルゲート型ＣＭＯＳトランジスタの製造方法に関する。
【０００２】
【従来の技術】
デュアルゲート型ＣＭＯＳトランジスタは、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタとも表面チャネル型となるため短チャネル効果が生じにくくサブミクロン以下の半導体集積回路の回路素子として用いられている。ところが、ＣＭＯＳトランジスタの更なる微細化が進むと、ポリシリコン膜で構成されるゲート電極の空乏化により充分なオン電流を得ることが難しくなるという問題が生じる。これはゲート電極中の不純物活性化のための熱処理を充分に行えないことに起因する。
【０００３】
デュアルゲート型ＣＭＯＳトランジスタの作製には、通常、ゲート酸化膜上にノンドープのポリシリコン膜を堆積してゲート電極形状にパターニングした後、ｐＭＯＳトランジスタ領域にボロン（Ｂ）等のｐ型不純物、ｎＭＯＳトランジスタ領域にリン（Ｐ）等のｎ型不純物をイオン注入し、その後熱処理を行ってゲート電極中の不純物を活性する方法が用いられる。ＣＭＯＳトランジスタが微細化すると、ソース／ドレイン領域に注入された不純物が必要以上に拡散しないように高温短時間の熱処理を行わねばならないが、このような熱処理条件ではゲート電極中の不純物がゲート酸化膜界面まで充分に拡散、活性化せず、これがゲート電極の空乏化を招くことになる。
【０００４】
そのため、イオン注入を用いずに不純物をドープしたポリシリコンをゲート酸化膜上に堆積しゲート電極を形成する方法が提案されている。
図３はデュアルゲート型ＣＭＯＳトランジスタの従来例を説明する工程断面図である（特開平８−２０４０２８号公報）。同図（Ａ）に見られるように、ｐ型シリコン基板１１に素子分離領域１２を形成した後、ｐＭＯＳトランジスタ領域にＮウェル層１３を設け全面にゲート酸化膜１４を形成する。そして、リンをドープしたポリシリコン膜１５をＣＶＤ法により全面に堆積する。ついで、同図（Ｂ）に見られるように、ｎＭＯＳトランジスタ領域にのみポリシリコン膜１５を残しｐＭＯＳトランジスタ領域のポリシリコン膜１５を選択的にエッチング除去した後、この上にボロンをドープしたポリシリコン膜１６をＣＶＤ法により全面に堆積する。
【０００５】
そして、同図（Ｃ）に見られるように、ｐＭＯＳトランジスタ領域をフォトレジスト１７でマスクしてｎＭＯＳトランジスタ領域にリンを選択的にイオン注入しｎＭＯＳトランジスタ領域のポリシリコン膜１６をｎ型に変換する。
その後、ポリシリコン膜１５、１６をパターニングすることによりｐＭＯＳトランジスタ領域とｎＭＯＳトランジスタ領域にそれぞれｐ型ゲート電極、ｎ型ゲート電極を形成し不純物の活性化のための熱処理を行う。
【０００６】
上記構成によれば、ｐ型ゲート電極としてボロンのドープされたポリシリコン膜１６が用いられ、また、ｎ型ゲート電極としてリンのドープされたポリシリコン膜１５が用いられているため、ゲート酸化膜へのイオン注入によるダメージが生じることはなく、また、予めゲート酸化膜界面近くまで不純物が供給されているため、高温短時間の熱処理でゲート電極を活性化しその空乏化を防ぐことができる。しかし、ｐＭＯＳトランジスタ領域のポリシリコン膜１５をエッチング除去する工程でゲート酸化膜１４にエッチングによるダメージが加わり、これによってゲート酸化膜１４の特性が劣化するという問題がある。
【０００７】
図４はデュアルゲート型ＣＭＯＳトランジスタのゲート電極を不純物がドープされたポリシリコン膜を用いて作製する他の従来例を説明する工程断面図であり、同一機能を有するものには同一番号を付してある（特開平５−１３６９７号公報）。同図（Ａ）に見られるように、ｐ型シリコン基板１１上にゲート酸化膜１４を形成した後、ボロンをドープしたポリシリコン膜１８をＣＶＤ法により全面に堆積する。ついで、同図（Ｂ）に見られるように、ｐＭＯＳトランジスタ領域を酸化膜１９でマスクしてリンを熱拡散しボロンと置換することによりｎＭＯＳトランジスタ領域のポリシリコン膜１８をｐ型からｎ型に変換する。その後、ポリシリコン膜１８をパターニングすることによりｐＭＯＳトランジスタ領域とｎＭＯＳトランジスタ領域にそれぞれｐ型ゲート電極、ｎ型ゲート電極を形成する。上記構成では、イオン注入工程が含まれていないためゲート酸化膜に対するイオン注入によるダメージは抑えられる。
【０００８】
【発明が解決しようとする課題】
図４で説明したＣＭＯＳトランジスタの作製工程では、ｐ型ゲート電極はボロンがドープされたポリシリコン膜で構成されているのに対し、ｎ型ゲート電極はボロンがドープされたポリシリコン膜の表面からリンを熱拡散してボロンを置換しｎ型に変換している。この方法のようにゲート電極全体のボロンをリンに置換し空乏化を抑えるためには高温且つ長時間の熱処理が必要となり、その結果、基板に注入されたチャネル不純物やソース／ドレイン領域の不純物の分布が崩れることになり微細ＣＭＯＳトランジスタの作製が困難となる。
【０００９】
そこで、本発明はゲート電極の空乏化を抑えて充分なオン電流を得ることを目的とする。
【００１０】
【課題を解決するための手段】
上記課題の解決は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタを同一基板上に有する半導体装置の製造方法において、基板上にゲート絶縁膜を形成する工程と、ｐ型不純物がドープされた第１のポリシリコン膜を全面に堆積する工程と、ノンドープの第２のポリシリコン膜を全面に堆積する工程と、前記第１及び第２のポリシリコン膜をゲート電極形状にパターニングする工程と、前記基板上のｐＭＯＳトランジスタ形成領域にｐ型不純物を選択的にイオン注入する工程と、前記基板上のｎＭＯＳトランジスタ形成領域にｎ型不純物を選択的にイオン注入する工程と、熱処理により前記ゲート電極中の不純物を活性化し前記ｐＭＯＳトランジスタ形成領域にｐ型ゲート電極、前記ｎＭＯＳトランジスタ形成領域にｎ型ゲート電極を形成する工程を含むことを特徴とする半導体装置の製造方法によって達成される。
【００１１】
本発明によれば、ゲート電極は第１のポリシリコン膜と第２のポリシリコン膜の２層構成となっているため、第１のポリシリコン膜を薄くし代わりに第２のポリシリコン膜を厚くしてゲート電極全体の膜厚を所定値にすることができる。この場合、ｎＭＯＳトランジスタ領域では、第２のポリシリコン膜に注入されたｎ型不純物が薄い第１のポリシリコン膜を速やかに拡散してゲート絶縁膜界面に到達するため、第１のポリシリコン膜のｐ型からｎ型への変換が容易となり、従来より緩和された熱処理条件下でｎ型ゲート電極の空乏化を抑えることが可能となる。また、熱処理条件が緩和される結果、ソース／ドレイン領域の不純物分布の変化も抑えられ所望のトランジスタ特性が得やすくなる。
【００１２】
【発明の実施の形態】
図１は本発明の実施例を示す工程断面図である。同図（Ａ）に示したように、ｐ型シリコン基板１上に酸化膜からなる素子分離領域２を形成した後、Ｎウェル層３を形成する。
その後、シリコン基板１の表面を熱酸化することにより膜厚３ｎｍ程度のゲート酸化膜４を形成する。シリコン基板１上でＮウェル層３が形成された領域はｐＭＯＳトランジスタ形成領域、それ以外の領域はｎＭＯＳトランジスタ形成領域となる。
【００１３】
ついで、ボロンをドープしたポリシリコン膜５をＣＶＤ法を用いて全面に堆積する。ポリシリコン膜５のボロン濃度を１×１０２０ｃｍ−３、膜厚を２０ｎｍとした。続いて、ノンドープのポリシリコン膜６をＣＶＤ法を用いて全面に堆積する。ノンドープのポリシリコン膜６はボロンをドープしたポリシリコン膜５と併せてゲート電極を構成させる程度の膜厚、たとえば１００ｎｍとした。
【００１４】
ついで、フォトリソグラフィ技術を用いてポリシリコン膜５、６をパターニングし、図１（Ｂ）に示したように、ｐＭＯＳトランジスタ領域とｎＭＯＳトランジスタ領域にそれぞれゲート電極７、８を形成し、さらに、ゲート電極７、８の側壁にサイドウォール９、１０を設ける。そして、ｎＭＯＳトランジスタ形成領域をフォトレジスト１１によりマスクしｐＭＯＳトランジスタ領域に選択的にボロンをイオン注入しソース／ドレイン領域１２を形成する。このときのイオン注入条件として、１〜１０ｋｅＶの加速電圧、２×１０１４〜８×１０１５ｃｍ−２のドーズ量を用いることができる。
【００１５】
ついで、図１（Ｃ）に示したように、ｐＭＯＳトランジスタ形成領域をフォトレジスト１３によりマスクしｎＭＯＳトランジスタ領域に選択的にリンをイオン注入しソース／ドレイン領域１４を形成した。このときのイオン注入条件として、１〜１０ｋｅＶの加速電圧、２×１０１４〜８×１０１５ｃｍ−２のドーズ量を用いることができる。最後に、ゲート電極７、８及びソース／ドレイン領域１２、１４の不純物活性化のための熱処理を行う。熱処理条件として、９００〜１１００℃の温度、１〜１０秒の熱処理時間を用いることができる。
【００１６】
図２（Ａ）、（Ｂ）は以上の工程によって作製したｎＭＯＳトランジスタとｐＭＯＳトランジスタのゲート電極のＣ−Ｖ特性をそれぞれ示している。同図には、比較のため、通常のイオン注入法を用いて作製したｎＭＯＳトランジスタとｐＭＯＳトランジスタのゲート電極のＣ−Ｖ特性を併せて示しており、熱処理条件は同一としている。
【００１７】
同図に見られるように、ゲート電圧を逆方向に印加していったとき、本発明によるゲート電極ではゲート容量に変化が見られないのに対し、従来のゲート電極ではゲート容量が減少していくことがわかる。
本発明では、ゲート電極のうちゲート酸化膜と接する部分のポリシリコン膜を薄くしているため不純物の活性化が容易となりゲート電極の空乏化が抑えられているのに対し、従来例ではゲート酸化膜界面における不純物の活性化が上記熱処理条件では充分でなくゲート電極の空乏化が生じていることを示しており、これを防ぐためにはより高温且つ長時間の熱処理が必要となる。
【００１８】
なお、上記実施例では、第１のポリシリコン膜としてＣＶＤ法によりボロンをドープしたポリシリコン膜５を堆積したが、ノンドープの薄いポリシリコン膜を堆積した後ボロンをプラズマドープさせる方法を用いた場合にもイオン注入によるゲート酸化膜へのダメージが抑えられ且つ実施例と同じ効果が得られる。
また、ポリシリコン膜へドープするｐ型不純物として、ボロン以外にインジウム（Ｉｎ）、ガリウム（Ｇａ）等の元素を用いることができる。
【００１９】
【発明の効果】
以上のように、本発明によればゲート電極における不純物の活性化のための熱処理条件を緩和させることができるため、デュアルゲート型ＣＭＯＳトランジスタの特性向上を図る上で有益である。
【図面の簡単な説明】
【図１】本発明の実施例を示す工程断面図。
【図２】ゲート電極のＣ−Ｖ特性を示す図。
【図３】従来例を説明する工程断面図（その１）。
【図４】従来例を説明する工程断面図（その２）。
【符号の説明】
１、１１　ｐ型シリコン基板　　　　　　７　ｐ型ゲート電極
２、１２　素子分離領域　　　　　　　　８　ｎ型ゲート電極
３、１３　Ｎウェル層　　　　　　　　　９、１０　サイドウォール
４、１４　ゲート酸化膜　　　　　　　　１１、１３　フォトレジスト
５　第１のポリシリコン膜　　　　　　１２、１４　ソース／ドレイン領域
６　第２のポリシリコン膜
【図１】
2004095884.tif 000003
【図２】
2004095884.tif 000004
【図３】
2004095884.tif 000005
【図４】
2004095884.tif 000006