(57)【要約】【課題】エッチング工程の安定性を確保し且つ工程ステップの数を減らせるだけでなく、製造工程中に高温による素子の電気的な特性の変化を減らすことのできる半導体素子のキャパシタ製造方法を提供する。【解決手段】セル領域と周辺領域とに区画される半導体基板上の平坦化用の絶縁層に半導体基板と接触するプラグを形成し、全面に下部電極形成用の物質層を形成し、下部電極の底面を決める第１フォトレジストパターンと、下部電極の側壁を決める第２フォトレジストパターンとからなるデュアルマスクを下部電極形成用の物質層上に形成させ、デュアルマスクを用いてそれと同一の形態のキャパシタ下部電極をセル領域に形成し、キャパシタ下部電極の表面に誘電体層を形成し、全面に上部電極形成用の物質層を形成して、キャパシタの上部電極及び金属ラインを同時に形成する。【選択図】　図２ｊ
2004111894.tif 000002
【特許請求の範囲】
【請求項１】
（１）セル領域と周辺領域とに区画される半導体基板上の平坦化用の絶縁層に前記半導体基板と接触するプラグを形成する段階と、
（２）全面に下部電極形成用の物質層を形成する段階と、
（３）下部電極の底面を決める第１フォトレジストパターンと、下部電極の側壁を決める第２フォトレジストパターンとからなるデュアルマスクを前記下部電極形成用の物質層上に形成させる段階と、
（４）前記デュアルマスクを用いてそれと同一形態のキャパシタ下部電極をセル領域に形成する段階と、
（５）前記キャパシタ下部電極の表面に誘電体層を形成する段階と、
（６）全面に上部電極形成用の物質層を形成し、選択的にパターニングしてキャパシタの上部電極及び金属ラインを同時に形成する段階と
を含むことを特徴とする半導体素子のキャパシタ製造方法。
【請求項２】
前記プラグは、セル領域の半導体基板と前記キャパシタの下部電極とを連結するプラグと、周辺領域の半導体基板と前記金属ラインとを連結するプラグとに区分されることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項３】
前記下部電極形成用の物質層は、アルミニウムを材料にして３３００Å〜３６００Åの厚さで形成されることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項４】
前記下部電極形成用の物質層を３８０℃　〜４１０℃の温度で形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項５】
前記デュアルマスクを形成する段階は、
セル領域のプラグ上に前記第１フォトレジストパターンを形成する工程と、
前記第１フォトレジストパターンをハードベーキングする工程と、
前記第１フォトレジストパターンの周辺部に前記第２フォトレジストパターンを形成する工程とを含むことを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項６】
前記第１フォトレジストパターンを１９００Å〜２１００Åの厚さで形成させることを特徴とする請求項５記載の半導体素子のキャパシタ製造方法。
【請求項７】
前記第１フォトレジストパターンを１４０℃の温度でハードベーキングすることを特徴とする請求項５記載の半導体素子のキャパシタ製造方法。
【請求項８】
前記第２フォトレジストパターンを７９００Å〜８１００Åの厚さで形成させることを特徴とする請求項５記載の半導体素子のキャパシタ製造方法。
【請求項９】
前記デュアルマスクはシリンダ形態であることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項１０】
前記誘電体層は、Ｏ３雰囲気での熱処理工程によって前記キャパシタ下部電極の表面から成長したＡｌ２Ｏ３であることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項１１】
前記熱処理工程は、前記キャパシタ下部電極の溶融温度より低温で行うことを特徴とする請求項１０記載の半導体素子のキャパシタ製造方法。
【請求項１２】
前記誘電体層と前記キャパシタ上部電極形成用の物質層間の粘着特性を向上させるため、前記誘電体層の表面にＴｉ層を形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項１３】
前記キャパシタ上部電極形成用の物質層はＡｌ／Ｔｉ／ＴｉＮを順次に積層させて形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項１４】
前記キャパシタ上部電極を誘電体層が形成されたセル領域にのみ形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項１５】
前記金属ラインを周辺領域のプラグ上に形成することを特徴とする請求項１記載のデュアルマスクを用いた半導体素子のキャパシタ製造方法。
【請求項１６】
前記キャパシタ上部電極及び前記金属ラインを形成した後、全面に絶縁層を形成する段階をさらに含むことを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
【請求項１７】
前記絶縁層は、前記キャパシタ上部電極の一部を露出させるコンタクトホールと、前記金属ラインを露出させるコンタクトホールとを含むことを特徴とする請求項１６記載の半導体素子のキャパシタ製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造に関し、特に、半導体素子のキャパシタ製造方法に関する。
【０００２】
キャパシタの誘電体として主に使用されているＯＮＯ誘電体（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｄｉｅｌｅｃｔｒｉｃ）より誘電常数の高い物質をキャパシタの誘電体として使用して、低温で半導体素子を製造する技術が要求されている。これは、半導体素子内のトランジスタ及びキャパシタなどのような論理回路の特性変化を抑えるためである。
【０００３】
【従来の技術】
以下、添付の図面に基づいて従来技術の半導体素子のキャパシタ形成工程を説明する。
【０００４】
図１ａ〜図１ｊは従来技術の半導体素子のキャパシタ形成のための工程断面図である。
まず、図１ａに示すように、アクティブ領域を分離するために半導体基板１にフィールド酸化膜２を形成し、半導体基板１上にゲート３を形成する。
そして、ゲート３の左右側の半導体基板１の表面にソース／ドレイン４を形成し、ゲート３の左右両側面にゲート側壁５を形成する。
【０００５】
その後、ソース／ドレイン４と電気的に連結されるビットライン６を形成した後、全面に第１ＩＬＤ（Ｉｎｔｅｒ　Ｌａｙｅｒ　Ｄｉｅｌｅｃｔｒｉｃ）層７を形成する。次いで、セル領域のソース／ドレイン４が露出されるように第１ＩＬＤ層７を選択的に除去してコンタクトホール８を形成する。
【０００６】
さらに、図１ｂに示すように、コンタクトホール２を有する第１ＩＬＤ層７上に第１ドープトポリシリコン層９を堆積させ、その上にＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）１０を堆積させる。次いで、全面にフォトレジストを塗布し、選択的に露光及び現像してキャパシタ領域を形成するフォトレジストパターン１１を形成する。
【０００７】
そして、図１ｃに示すように、フォトレジストパターン１１をマスクにして乾式エッチング工程を施して、第１ドープトポリシリコンパターン９ａ、ＰＳＧパターン１０ａを形成する。この第１ドープトポリシリコンパターン９ａはキャパシタ下部電極の底面になる。
【０００８】
次いで、図１ｄに示すように、第２ドープトポリシリコン層１２を全面に成膜して、図１ｅに示すように、全面に乾式エッチング工程で第２ドープトポリシリコン層１２をエッチングして、キャパシタ下部電極の側壁の役割を果たす第２ドープトポリシリコンパターン１２ａを形成する。第１ドープトポリシリコンパターン９ａと第２ドープトポリシリコンパターン１２ａはキャパシタの下部電極の役割を果たす。
【０００９】
図１ｆに示すように、ＰＳＧパターン１０ａを湿式エッチング工程で除去して、キャパシタの下部電極９ａ，１２ａを露出させる。
【００１０】
次に、図１ｇに示すように、露出されている下部電極９ａ，１２ａの表面にＯＮＯ構造のキャパシタ誘電体層１３を形成する。ＯＮＯ構造のキャパシタ誘電体層１３は、下部電極９ａ，１２ａの表面に自然酸化膜、窒化物膜、酸化膜を順次に形成した構造を有する。窒化物膜上の酸化膜は高温の熱工程によって形成される。
【００１１】
次いで、キャパシタの上部電極を形成するための第３ドープトポリシリコン層１４を堆積させ、全面にフォトレジストを塗布し、それをキャパシタ形成領域にのみ残るようにパターニングしてフォトレジストパターン１５を形成する。そして、フォトレジストパターン１５をマスクにして露出された第３ドープトポリシリコン層１４を選択的にエッチングする。
【００１２】
図１ｈに示すように、フォトレジストパターン１５を除去した後、全面に第２ＩＬＤ層１６を堆積させ、それをを平坦化する。
そして、第１，２ＩＬＤ層７，１６を選択的に除去することで、キャパシタ上部電極の第３ドープトポリシリコン層１４と、周辺領域の半導体基板１の一部を露出させる内部配線形成用のコンタクトホール１７ａ，１７ｂを形成する。
【００１３】
さらに、図１ｉに示すように、内部配線形成用のコンタクトホール１７ａ，１７ｂをプラグメタルを用いて埋め込んで、内部配線用のプラグ１８ａ，１８ｂを形成する。最後に、図１ｊに示すように、内部配線用のプラグ１８ａ，１８ｂ上に内部配線用のメタルライン１９を形成する。
【００１４】
【発明が解決しようとする課題】
しかしながら、かかる従来技術の半導体素子のキャパシタの製造工程には次のような問題がある。
キャパシタの製造のための工程ステップの数が多くて、工程の進行時に論理回路（トランジスタ、キャパシタ）へ欠陥が発生する確率が高い。
また、このような問題点を補完するためにリペア回路が必ず要求されるのでチップ面積が増加する。
【００１５】
そして、内部配線用プラグ１８ａ，１８ｂの形成のためのコンタクトホール１７ａ，１７ｂの形成時、第１，２ＩＬＤ層の厚さの和が２００００Åを超えるだけでなく、各コンタクトホールの深さが互いに異なるため、乾式エッチングの工程が難しく、プラグメタルの埋め込み工程もまた容易ではない。従って、プラグのコンタクト抵抗の特性が悪化する。
また、ＯＮＯ構造のキャパシタ誘電体層を形成するための窒化物膜の酸化時に必要な高温工程のため、トランジスタ及びキャパシタなどの特性が変化する可能性が高い。
【００１６】
本発明はかかる従来技術の半導体素子のキャパシタ製造工程の問題を解決するために成されたものであって、エッチング工程の安定性を確保し且つ工程ステップの数を減らすことのできる、半導体素子のキャパシタ製造方法を提供することが目的である。
【００１７】
本発明の他の目的は、製造工程中に高温による素子の電気的な特性の変化を減らすことのできる、半導体素子のキャパシタ製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するための本発明による半導体素子のキャパシタ製造方法は、セル領域と周辺領域とに区画される半導体基板上の平坦化用の絶縁層に前記半導体基板と接触するプラグを形成する段階と、全面に下部電極形成用の物質層を形成する段階と、下部電極の底面を決める第１フォトレジストパターンと、下部電極の側壁を決める第２フォトレジストパターンとからなるデュアルマスクを前記下部電極形成用の物質層上に形成させる段階と、前記デュアルマスクを用いてそれと同一の形態のキャパシタ下部電極をセル領域に形成する段階と、前記キャパシタ下部電極の表面に誘電体層を形成する段階と、全面に上部電極形成用の物質層を形成し、選択的にパターニングしてキャパシタの上部電極及び金属ラインを同時に形成する段階とを含むことを特徴とする。
【００１９】
ここで、前記プラグは、セル領域の半導体基板とキャパシタの下部電極とを連結するプラグと、周辺領域の半導体基板と金属ラインとを連結するプラグとに区分される。
【００２０】
下部電極形成用の物質層は、３８０℃　〜４１０℃の温度でアルミニウムを材料にして３３００Å〜３６００Åの厚さで形成される。
【００２１】
デュアルマスクを形成する段階は、セル領域のプラグ上に前記第１フォトレジストパターンを形成する工程と、前記第１フォトレジストパターンをハードベーキングする工程と、前記第１フォトレジストパターンの周辺部に前記第２フォトレジストパターンを形成する工程とからなることを特徴とする。
【００２２】
第１フォトレジストパターンは１９００Å〜２１００Åの厚さで、第２フォトレジストパターンは７９００Å〜８１００Åの厚さで形成することが望ましい。
【００２３】
誘電体層は、Ｏ３雰囲気での熱処理工程によってキャパシタ下部電極の表面から成長したＡｌ２Ｏ３である。
【００２４】
キャパシタ上部電極形成用の物質層はＡｌ／Ｔｉ／ＴｉＮを順次積層して形成し、誘電体層が形成されたセル領域にのみ形成され、金属ラインは周辺領域のプラグ上に形成される。
【００２５】
【発明の実施の形態】
本発明はＯＮＯ誘電体より誘電常数が３倍程度高いＡｌ２Ｏ３を用いてキャパシタ誘電体層を形成し、デュアルマスクを用いてシリンダ構造のキャパシタ下部電極を形成することを特徴とする。
また、本発明は高温で進行する工程が存在しないので、トランジスタとキャパシタなどの論理回路の特性変化が抑えられ、工程数の短縮によって欠陥の影響を最小化して歩留りを向上させることができるようにしたものである。
【００２６】
以下、添付の図面を参照して本発明によるデュアルマスクを用いた半導体素子のキャパシタ製造方法について詳細に説明する。
【００２７】
図２ａ〜図２ｊは本発明による半導体素子のキャパシタ形成のための工程断面図である。
図２ａに示すように、まず、アクティブ領域を分離するため半導体基板２１にフィールド酸化膜２２を形成し、半導体基板２１の全面にゲート絶縁膜（図示せず）を形成する。次いで、ドーピングされたポリシリコン層とキャップゲート絶縁膜用の酸化膜とを全面に順次に堆積させた後、マスクを用いたフォトエッチング工程でドーピングされたポリシリコン層とキャップゲート絶縁膜用の酸化膜とを選択的に除去することで、ゲート２３を形成する。
【００２８】
そして、ゲート２３をマスクに用いたイオン注入工程を通じてゲート２３の左右両側の半導体基板２１にソース／ドレイン２４を形成する。その後、全面に酸化膜を堆積させた後、エッチバック工程を通じてゲート２３の左右の両側面にゲート側壁２５を形成し、ソース／ドレイン２４と電気的に連結されるビットライン２６を形成する。
【００２９】
次いで、全面にＩＬＤ層の第１平坦化用の絶縁層２７を堆積させ、第１平坦化用の絶縁層２７を選択的にパターニングすることで、セル領域のソース／ドレイン２４の一定の部分を露出させる第１下部コンタクトホール２８ａ及び、周辺領域のソース／ドレイン２４の一定の部分を露出させる第２下部コンタクトホール２８ｂを形成する。
【００３０】
そして、図２ｂに示すように、半導体基板２１の表面、つまり、ソース／ドレイン２４とプラグメタル間の粘着特性を向上させるためのバリア層２９を形成するために、第１，２下部コンタクトホール２８ａ，２８ｂの内面にＴｉ／ＴｉＮを付着させる。この時、前記ＴｉとＴｉＮの厚さはそれぞれ１００Å、１５０Åで形成させる。
【００３１】
さらに、第１，２下部コンタクトホール２８ａ，２８ｂを埋め込むために、プラグ形成用の物質のタングステン（Ｗ）をＣＶＤ工程で堆積させる。そのタングステンが第１，２下部コンタクトホール２８ａ，２８ｂの内部にのみ残るように乾式エッチングして第１，２下部プラグ３０ａ，３０ｂを形成する。従って、セル領域のソース／ドレイン２４と接触する第１下部プラグ３０ａと、周辺領域のソース／ドレイン２４と接触する第２下部プラグ３０ｂとが同時に形成される。
【００３２】
次いで、図２ｃに示すように、３８０℃　〜４１０℃の温度で第１平坦化絶縁膜２７及び第１，２下部プラグ３０ａ，３０ｂが形成された全面に純粋アルミニウム（Ａｌ）を３３００Å〜３６００Åの厚さに堆積させ、下部電極形成用の物質層３１を形成する。このように、アルミニウムの形成温度を３８０℃〜４１０℃の低温にする理由は、下部電極形成用の物質層３１の表面のグレインサイズを減少させ、リーク電流の特性を向上させるためである。
【００３３】
全面にフォトレジストを塗布し、選択的にパターニングすることで、キャパシタ下部電極の底面を決めるための第１フォトレジストパターン３２をセル領域にのみ形成する。この第１フォトレジストパターン３２は下部電極形成用の物質層３１のエッチング量を制御するためのもので、２４００Å〜２６００Å程度の厚さの下部電極形成用の物質層３１をエッチングする場合に、第１フォトレジストパターン３２を１９００Å〜２１００Åの厚さに形成する。
さらに、第１フォトレジストパターン３２の厚さはフォトレジストとアルミニウムとの乾式エッチング比を考慮して設定されるので、フォトレジスト：アルミニウムのエッチング比が１：１の場合には２０００Åが適切である。
そして、第１フォトレジストパターン３２を硬化させるために１４０℃の温度でハードベーク工程を進行させる。
【００３４】
次いで、図２ｄに示すように、全面にフォトレジストを塗布し、選択的にパターニングすることで、キャパシタ下部電極の側面壁を形成するための第２フォトレジストパターン３３をセル領域にのみ形成する。第２フォトレジストパターン３３は第１フォトレジストパターン３２の周辺部にそれを取り囲むようにシリンダ状に形成する。図示のように、双方のパターンは一部オーバーラップすることが望ましい。７９００Å〜８１００Åの厚さに形成する。第２フォトレジストパターン３３を形成するためのパターニング工程においては、第１フォトレジストパターン３２が損傷されることなく形態がそのまま維持される。
これは、第１フォトレジストパターン３２がハードベーク工程によって硬化されたからである。
【００３５】
第１フォトレジストパターン３２と第２フォトレジストパターン３３との結合形態は底のあるシリンダ状である。即ち、第１フォトレジストパターン３２はシリンダの底であり、第２フォトレジストパターン３３はシリンダである。シリンダの形状は円筒であるが、四角筒でもよくその形状にこだわる必要はない。
【００３６】
第１，２フォトレジストパターン３２，３３からなるデュアルマスクを用いて下部電極形成用の物質層３１を乾式エッチングすると、図２ｅに示すように、露出した下部電極形成用の物質層３１は全て除去され、デュアルマスクがオーバーラップされた下部電極形成用の物質層３１はデュアルマスクと同一の形態に残る。従って、第１下部プラグ３０ａと接触するシリンダ形態のキャパシタ下部電極３１ａが形成される。
【００３７】
次いで、図２ｆに示すように、Ｏ３雰囲気で３００℃の温度で熱処理工程を行う。この際、アルミニウムからなるキャパシタ下部電極３１ａの表面に５０Åの厚さのＡｌ２Ｏ３からなる誘電体層３４が形成される。ここで、熱処理温度をアルミニウムの溶融温度より低い３００℃にする理由は、熱処理工程中にキャパシタ下部電極３１ａの特性変化を抑えるためである。
【００３８】
そして、図２ｇに示すように、誘電体層３４とキャパシタ上部電極形成用の物質間の粘着特性を向上させるために、誘電体層３４の表面にＴｉ層３５を１００Åの厚さで形成させて、キャパシタ上部電極及び金属ラインを形成するための上部電極形成用の物質層３６を形成する。上部電極形成用の物質層３６はＡｌ／Ｔｉ／ＴｉＮを積層させて形成するが、これは、キャパシタに保存されたデータ電荷のα粒子によってデータが損失することを抑えるためである。
【００３９】
そして、上部電極形成用の物質層３６上にフォトレジストを塗布し、選択的にパターニングすることで、キャパシタ上部電極の形成のための第３フォトレジストパターン３７ａと、金属ライン形成のための第４フォトレジストパターン３７ｂとを同時に形成する。
【００４０】
次いで、図２ｈに示すように、第３，４フォトレジストパターン３７ａ，３７ｂをマスクに利用して、上部電極形成用の物質層３６を選択的にエッチングすることで、セル領域にキャパシタの上部電極３６ａを形成し、周辺領域に第１金属ライン３６ｂを同時に形成する。
【００４１】
そして、図２ｉに示すように、全面にＩＭＤ酸化膜を堆積させ、平坦化して第２平坦化用の絶縁層３８を形成し、その第２平坦化用の絶縁層３８を選択的にエッチングして第１上部コンタクトホール３９ａ及び第２上部コンタクトホール３９ｂを形成する。この第１上部コンタクトホール３９ａはキャパシタ上部電極３６ａの一定の部分を露出させ、第２上部コンタクトホール３９ｂは周辺領域の第１金属ライン３６ｂの一定の部分を露出させる。
【００４２】
次いで、図２ｊに示すように、第１，２上部コンタクトホール３９ａ，３９ｂを埋め込むために、第２平坦化用絶縁層３８の全面にプラグ形成用の物質層を堆積させる。そして、プラグ形成用の物質層を平坦化させることで、キャパシタ上部電極３６ａと接触する第１上部プラグ４０ａと、第１金属ライン３６ｂと接触する第２上部プラグ４０ｂとが形成される。次いで、第１，２上部プラグ４０ａ，４０ｂにそれぞれコンタクトする配線用の第２金属ライン４１が形成されて電気的な回路を完成する。
【００４３】
このような本発明によるデュアルマスクを用いた半導体素子のキャパシタ製造工程によれば、第１金属ライン３６ｂと半導体基板２１までのコンタクトの深さ、そして、キャパシタ下部電極３１ａと半導体基板２１までのコンタクトの深さが均一となり、コンタクト形成時の工程安定性が確保される。
【００４４】
【発明の効果】
以上説明したように、本発明によるデュアルマスクを用いた半導体素子のキャパシタの製造方法には次のような効果がある。
【００４５】
第一に、セル領域のコンタクトホールと周辺領域のコンタクトホールとを同一の深さで形成されるので、コンタクトホールの形成のためのエッチング工程の安定性を確保することができる。
第二に、ＯＮＯ構造の誘電体より誘電率の高い誘電物質を使用し、キャパシタの構造をシリンダ形状とすることで、キャパシタのサイズを減らせるので、半導体素子の集積度を高めることができる。
第三に、高温の熱処理工程が必要でないので、トランジスタのゲート及びキャパシタなどの特性変化を抑えることができる。
第四に、キャパシタ下部電極の形成時にデュアルマスクを用いることで、工程ステップの数を減らすことができる。従って、単位工程で発生する欠陥の影響を排除できるだけでなく、製造費用を節減することができる。
【図面の簡単な説明】
【図１ａ】〜
【図１ｊ】従来技術の半導体素子のキャパシタ形成のための工程断面図。
【図２ａ】〜
【図２ｊ】本発明による半導体素子のキャパシタ形成のための工程断面図。
【符号の説明】
２１：半導体基板
２２：フィールド酸化膜
２３：ゲート
２４：ソース／ドレイン
２５：ゲート側壁
２６：ビットライン
２７：第１平坦化用の絶縁層
２８ａ，２８ｂ：第１，２下部コンタクトホール
２９：バリア層
３０ａ，３０ｂ：第１，２下部プラグ
３１：下部電極形成用の物質層
３１ａ：キャパシタの下部電極
３２：第１フォトレジストパターン
３３：第２フォトレジストパターン
３４：誘電体層
３５：Ｔｉ層
３６：上部電極形成用の物質層
３６ａ：キャパシタの上部電極
３６ｂ：第１金属ライン
３７ａ，３７ｂ：第３，４フォトレジストパターン
３８：第２平坦化用の絶縁層
３９ａ，３９ｂ：第１，２上部コンタクトホール
４０ａ，４０ｂ：第１，２上部プラグ
４１：第２金属ライン
【図１ａ】
2004111894.tif 000003
【図１ｂ】
2004111894.tif 000004
【図１ｃ】
2004111894.tif 000005
【図１ｄ】
2004111894.tif 000006
【図１ｅ】
2004111894.tif 000007
【図１ｆ】
2004111894.tif 000008
【図１ｇ】
2004111894.tif 000009
【図１ｈ】
2004111894.tif 000010
【図１ｉ】
2004111894.tif 000011
【図１ｊ】
2004111894.tif 000012
【図２ａ】
2004111894.tif 000013
【図２ｂ】
2004111894.tif 000014
【図２ｃ】
2004111894.tif 000015
【図２ｄ】
2004111894.tif 000016
【図２ｅ】
2004111894.tif 000017
【図２ｆ】
2004111894.tif 000018
【図２ｇ】
2004111894.tif 000019
【図２ｈ】
2004111894.tif 000020
【図２ｉ】
2004111894.tif 000021
【図２ｊ】
2004111894.tif 000022