(57)【要約】【課題】システムクロック周波数を変更しても、画質の劣化を防ぐことができる画像処理装置及びその処理方法を提供すること。【解決手段】固体撮像素子と、システムクロック信号が入力され、該システムクロック信号に基づいて前記固体撮像素子の出力を信号処理し、画像信号として出力する信号処理部と、複数の周波数のシステムクロック信号に対応するように、前記信号処理部に入力したシステムクロック信号の周波数を前記固体撮像素子に通知する手段と、を備えたものである。さらに、前記信号処理部より通知されたシステムクロック周波数の変化に対して、固体撮像素子の駆動タイミングを制御すれば、システムクロック周波数が変わっても画像信号の画質を一定に保つことが可能となる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列されたマトリックス型の固体撮像素子と、
システムクロック信号が入力され、該システムクロック信号に基づいて前記固体撮像素子の出力を信号処理し、画像信号として出力する信号処理部と、
複数の周波数のシステムクロック信号に対応するように、前記信号処理部に入力したシステムクロック信号の周波数を前記固体撮像素子に通知する手段と、
を具備したことを特徴とする画像処理装置。
【請求項２】
前記固体撮像素子が、閾値電圧変調方式のＭＯＳ型固体撮像素子であることを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記信号処理部より通知されたシステムクロック信号の周波数に応じて、前記固体撮像素子の駆動タイミングを制御する手段を、
さらに具備したことを特徴とする請求項１又は２に記載の画像処理装置。
【請求項４】
前記制御する手段は、駆動パルスの幅を一定に保つように制御することを特徴とする請求項３に記載の画像処理装置。
【請求項５】
前記通知する手段は、システムクロック信号の周波数に対応したクロック指定信号のレベルに基づいて通知を行うことを特徴とする請求項１〜４のいずれか１つに記載の画像処理装置。
【請求項６】
前記通知する手段は、システムクロック信号の周波数に応じてビット割り当てされた値を、前記信号処理部と前記固体撮像素子それぞれに配置したレジスタ間で送受することによって通知を行うことを特徴とする請求項１〜５のいずれか１つに記載の画像処理装置。
【請求項７】
フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列されたマトリックス型の固体撮像素子と、前記固体撮像素子の出力を信号処理する信号処理部を含む画像処理装置の処理方法であって、
前記信号処理部に入力したシステムクロック信号の周波数を前記固体撮像素子へ通知し、複数のシステムクロック周波数に対応可能としたことを特徴とする画像処理装置の処理方法。
【請求項８】
前記固体撮像素子が、閾値電圧変調方式のＭＯＳ型固体撮像素子であることを特徴とする請求項７に記載の画像処理装置の処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像処理装置及びその処理方法に関する。特に、単位画素がフォトダイオードと光信号検出用のトランジスタとを備え、該単位画素が複数配列されたマトリックス型の固体撮像素子を含む画像処理装置及びその処理方法に関する。
【０００２】
【従来の技術】
半導体イメージセンサは、種々の画像入力装置に利用されている。最近、その中で、閾値電圧変調方式のＭＯＳ型固体撮像素子が、ＣＣＤ（電荷結合素子）の高性能画質、及びＣＭＯＳの低消費電力を兼ね備え，画質の劣化を抑えたほか，高密度化および低コスト化を実現するものとして注目されている。
【０００３】
閾値電圧変調方式のＭＯＳ型固体撮像素子の技術は、例えば、特開平１１−１９５７７８号公報に開示されている。閾値電圧変調方式のＭＯＳ型固体撮像素子では、初期化、蓄積及び読出の３つの状態を繰り返すことによって、各画素のキャリアポケットに蓄積された光発生電荷に基づく画像信号が取り出される。初期化状態の期間は、残留電荷をキャリアポケット内から排出する期間である。蓄積状態の期間は、センサセルに電荷を蓄積する期間である。読出状態の期間は、蓄積された電荷量を電圧変調して読み出す期間である。
【０００４】
【特許文献１】
特開平１１−１９５７７８号公報
【０００５】
【発明が解決しようとする課題】
しかし、これまで開示された技術によれば、閾値電圧変調方式のＭＯＳ型固体撮像素子の駆動パルスを発生する制御が単一であり、入力したシステムクロックの周波数に応じて前記駆動パルスのパルス幅も変化する。例えば、フレームレートを３０フレーム／ｓｅｃから１５フレーム／ｓｅｃに変更する場合、システムクロックの周波数を変える必要があるが、システムクロック周波数を変更すると、閾値電圧変調方式のＭＯＳ型固体撮像素子の駆動タイミングが変化してしまい、画質が劣化する問題があった。
【０００６】
例えば、システムクロック周波数が変わると、初期化状態の期間を規定するクリアパルスのパルス幅や、蓄積状態の期間を規定するシャッタスピード（換言すれば、露光時間ｅｘｐｏｓｕｒｅ  ｔｉｍｅ）が変わる。クリアパルスの幅が変わると、残電荷量に変化を生じ、閾値電圧変調方式のＭＯＳ型固体撮像素子の出力を信号処理して得られる画像信号の明るさや画質が変化してしまう。露光時間が変わった場合も同様である。また、蓄積期間を除く読出期間及び初期化期間を規定する時間（後述するＨブランキング期間に相当する）が変わると、このときは蓄積状態時に閾値電圧変調方式のＭＯＳ型固体撮像素子に印可されていたノイズの発生しにくいバイアス状態が解除されるので、例えば当該ブランキング相当時間が延びることはノイズ発生の期間が長くなるためノイズを増加させる問題を生ずる。
【０００７】
そこで、本発明は、上記の問題に鑑み、システムクロック周波数を変更しても、画質の劣化を防ぐことができる画像処理装置及びその処理方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の画像処理装置は、フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列されたマトリックス型の固体撮像素子と、システムクロック信号が入力され、該システムクロック信号に基づいて前記固体撮像素子の出力を信号処理し、画像信号として出力する信号処理部と、複数の周波数のシステムクロック信号に対応するように、前記信号処理部に入力したシステムクロック信号の周波数を前記固体撮像素子に通知する手段と、を具備したものである。
【０００９】
このような構成によれば、複数のシステムクロック信号の周波数に対応可能な画像処理システムを実現でき、システムクロック周波数が変わっても、画質の劣化を防ぐことが可能となる。
【００１０】
本発明の画像処理装置において、前記固体撮像素子が、閾値電圧変調方式のＭＯＳ型固体撮像素子であることが好ましい。
【００１１】
このような構成によれば、閾値電圧変調方式のＭＯＳ型固体撮像素子を使用することで、良好な画質を実現可能となる。
【００１２】
また、本発明の画像処理装置において、前記信号処理部より通知されたシステムクロック信号の周波数に応じて、前記固体撮像素子の駆動タイミングを制御する手段を、さらに具備することが好ましい。
【００１３】
このような構成によれば、信号処理部より通知されたシステムクロック周波数の変化に対して、固体撮像素子の駆動タイミングを制御することで、システムクロック周波数が変わっても画像信号の画質を良くすることができる。
【００１４】
さらに、本発明の画像処理装置において、前記制御する手段は、駆動パルスの幅を一定に保つように制御することが好ましい。
【００１５】
このような構成によれば、システムクロック周波数が変わっても固体撮像素子の駆動パルスの幅が一定であるので、画像信号の画質を一定に保つことが可能となる。
【００１６】
本発明の画像処理装置において、前記通知する手段は、システムクロック信号の周波数に対応したクロック指定信号のレベルに基づいて通知を行うことが好ましい。
【００１７】
このような構成によれば、例えば、システムクロック信号の周波数の高低に対応したクロック指定信号のＨ，Ｌレベルに基づいて通知を行うことができ、システムクロック周波数の高低に対応して画質の均一化等を制御を行うことが容易となる。
【００１８】
本発明の画像処理装置において、前記通知する手段は、システムクロック信号の周波数に応じてビット割り当てされた値を、前記信号処理部と前記固体撮像素子それぞれに配置したレジスタ間で送受するものであることが好ましい。
【００１９】
このような構成によれば、システムクロック周波数の情報を信号処理部と固体撮像素子のそれぞれに保持しておくことができ、信号処理部と固体撮像素子との信号同期をとることが容易である。
【００２０】
本発明の画像処理装置の処理方法は、フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列されたマトリックス型の固体撮像素子と、前記固体撮像素子の出力を信号処理する信号処理部を含む画像処理装置の処理方法であって、前記信号処理部に入力したシステムクロック信号の周波数を前記固体撮像素子へ通知し、複数のシステムクロック周波数に対応可能としたものである。
【００２１】
このような方法によれば、複数のシステムクロック信号の周波数に対応可能な画像処理方法を実現し、システムクロック周波数が変わっても、画質の劣化を防ぐことが可能となる。
【００２２】
本発明の画像処理装置の処理方法において、前記固体撮像素子が、閾値電圧変調方式のＭＯＳ型固体撮像素子であることが好ましい。
【００２３】
このような方法によれば、閾値電圧変調方式のＭＯＳ型固体撮像素子を使用することで、良好な画質を実現可能となる。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
【００２５】
まず、図１に基づき、本実施の形態に係わる画像処理装置の構成を説明する。
【００２６】
図１は、固体撮像装置であるイメージセンサＬＳＩ（大規模集積回路）１と、信号処理装置である信号処理ＬＳＩ２からなる画像処理装置の構成を示すブロック構成図である。イメージセンサＬＳＩ１は、２次元の固体撮像装置であり、光学像を光電変換して、光学像に基づく画素信号を信号処理ＬＳＩ２へ供給する。信号処理ＬＳＩ２は、受信した各画素信号に対して予め決められた信号処理を施して、画像信号を出力する。
【００２７】
イメージセンサＬＳＩ１は、センサセルアレイ３と、クリアライン用シフトレジスタ４と、読み出しライン用シフトレジスタ５と、垂直ドライブ回路６と、昇圧回路７と、レギュレータ８と、蓄積信号用ラインメモリ９と、オフセット信号用ラインメモリ１０と、水平シフトレジスタ１１と、出力アンプ１２と、タイミングジェネレータ１３とを含む。タイミングジェネレータ１３は、レジスタ１４と３線シリアルインターフェース１５を含む。
【００２８】
イメージセンサＬＳＩ１のセンサセルアレイ３は、例えば、特開平１１−１９５７７８号公報に記載されたような閾値変調型の固体撮像素子である。タイミングジェネレータ１３から、各回路へ各種制御信号が供給され、その各種制御信号に基づいて、センサセルアレイ３は、各セルの受光した光量に応じた画素信号を出力する。また、センサセルアレイ３は、例えば、６４０×４８０のセルと、オプティカルブラック（ＯＢ）のための領域（ＯＢ領域）を含む。ＯＢ領域を含めると、センサアレイ３は例えば７１２×５００のセルで構成される。そして、イメージセンサＬＳＩ１は、受光光量に応じた信号成分の電圧出力信号ＶＯＵＴＳと、オフセット成分に応じた電圧出力信号ＶＯＵＴＮの２つの出力信号を、信号処理ＬＳＩ２へ供給する。
【００２９】
垂直ドライブ回路６は、読み出しラインとクリアラインを選択するための回路である。読み出しライン用シフトレジスタ５とクリアライン用シフトレジスタ４は、それぞれ読み出しラインとクリアラインを指定するための回路である。
【００３０】
レギュレータ８は、イメージセンサＬＳＩ１内で必要とされる各種電圧を生成するための電圧生成回路である。昇圧回路７は、後述するように、センサセルアレイ３に対して必要な電圧を与えるために、レギュレータ８から供給された電圧を昇圧するための回路である。なお、イメージセンサＬＳＩ１のより詳細な説明は、図２を用いて後述する。
【００３１】
信号処理ＬＳＩ２は、差分アンプ回路１６と、オプティカルブラック（以下、ＯＢと略す。）クランプ回路１７と、プログラマブルゲインアンプ回路（ＰＧＡ）１８と、アナログディジタル変換回路（ＡＤＣ）１９と、ＯＢ制御ロジック回路２０と、輝度制御ロジック回路２１と、輝度測光ロジック回路２２と、レジスタ２３と、イメージプロセッサ２４と、シーケンサ２５と、タイミングジェネレータ２６とを含む。レジスタ２３は、シャッタースピードデータ等のデータがストアされる。
【００３２】
イメージセンサＬＳＩ１からのＶＯＵＴＳとＶＯＵＴＮの２つのアナログ信号は、差分アンプ回路１６に入力される。信号処理ＬＳＩ２の差分アンプ回路１６は、信号成分の電圧値とオフセット成分との電圧値の差を取って増幅し、ＯＢクランプ回路１７へその差分電圧を出力する。
ＯＢクランプ回路１７は、入力された画素信号の黒レベルを黒色の適切なレベルに設定するための回路である。センサセルアレイ３内の予め決められた数画素分のセル、すなわちＯＢ領域は、遮光板等によって遮光されており、その遮光されたセルの信号レベルに基づいて、有効画素領域の画素信号に対する適切な黒色レベル調整が行われる。
【００３３】
ＰＧＡ１８は、例えば１デシベル単位でゲインを調整するための増幅器である。ＰＧＡ１８によって増幅された信号は、ＡＤＣ１９へ供給される。ＡＤＣ１９はＰＧＡ１８の出力をディジタル信号に変換する。
ＯＢ領域の画素については、その画素の輝度データが、ＡＤＣ１９からディジタル信号としてＯＢ制御ロジック回路２０に供給される。ＯＢ制御ロジック回路２０は、タイミングジェネレータ２６からの制御信号に基づいて、ＡＤＣ１９からの信号を入力し、黒レベルの調整をするためにＯＢクランプ回路１７へ制御信号を出力する。
【００３４】
同様に、輝度測光ロジック回路２２は、例えば、ＡＤＣ１９から供給される１フレーム内の全ての緑（Ｇ）の画素のデータに基づいて、輝度を測定し、輝度データを輝度制御ロジック２１に供給する。
輝度制御ロジック回路２１は、輝度測光ロジック回路２２から供給される輝度データに基づいて、ＰＧＡ１８へゲイン制御信号を供給することによって、画像の明るさの調整を行う。さらに、輝度制御ロジック回路２１は、レジスタ２３へシャッタースピードのデータを書き込む。
【００３５】
なお、レジスタ１４とレジスタ２３は、互いに同じデータをストアするようになっているので、一方のレジスタの内容が変更されると、３線シリアルインターフェース１５を介して、他方のレジスタの内容も変更される。よって、シャッタースピードのデータが、信号処理ＬＳＩ２内のレジスタ２３に書き込まれると、さらに、そのデータは、３線シリアルインターフェース１５を介して、イメージセンサＬＳＩ１内のレジスタ１４に転送されて書き込まれる。イメージセンサＬＳＩ１では、シャッタースピードのデータに基づいて、フォーカルプレーンシャッターの設定が行われる。フォーカルプレーンシャッターの機能については後述する。
【００３６】
例えば、イメージセンサＬＳＩ１側では、シャッタースピードのデータに基づいて、フォーカルプレーンの読み出しラインとクリアラインの幅ｄｌを制御する。画像が明るい場合のように、露光時間を短くする場合には、その幅ｄｌを狭めるように、すなわち読み出しラインとクリアライン間のライン数を小さくするように、制御が行われる。また、画像が暗い場合のように、露光時間を長くする場合には、その幅ｄｌを広げるように、すなわち読み出しラインとクリアライン間のライン数を大きくするように、制御が行われる。さらに、シャッタースピードの制御だけでは露光が適切でないときは、輝度制御ロジック回路２１は、信号ゲインを調整することによって、信号量を適切になるように制御する。
【００３７】
信号処理ＬＳＩ２には、システムクロック信号ＣＬＫＩＮが供給され、そのシステムクロック信号ＣＬＫＩＮに基づいて、タイミングジェネレータ２６は、種々のタイミング信号を生成する。信号処理ＬＳＩ２は、種々のタイミング信号の中から各種同期信号を、イメージセンサＬＳＩ１に供給する。同期信号としては、センサ駆動クロック信号ＳＣＬＫ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣがある。イメージセンサＬＳＩ１はこれらの同期信号に基づいて同期を取って、画像信号を信号処理ＬＳＩ２へ供給する。従って、ＳＣＬＫ、ＶＳＹＮＣ、ＨＳＹＮＣの各信号は、システムクロック信号ＣＬＫＩＮに依存する。
【００３８】
信号処理ＬＳＩ２のレジスタ２３には、各種パラメータ、例えば、全体に、あるいは部分的に明るくするためのパラメータ等が、Ｉ２Ｃ−Ｂｕｓ（アイスクエアシーバス）Ｉ／Ｆを介して入力され、ストアされる。
信号処理ＬＳＩ２において、イメージプロセッサ２４は、ＲＧＢの信号に基づいて画像を生成するための回路であり、シーケンサ２５は、イメージプロセッサ２４を駆動するための回路である。
【００３９】
イメージセンサＬＳＩ１のタイミングジェネレータ１３には、さらにクロック指定信号ＣＬＫ＿ＳＥＬが、入力されるようになっている。ＣＬＫ＿ＳＥＬは、イメージセンサＬＳＩ１が動作されるクロック周波数の指定を明示的に、イメージセンサＬＳＩ１に知らせるすなわちイメージセンサＬＳＩ１にクロックの高低指示を制御信号として入力する、ための信号である。ＣＬＫ＿ＳＥＬに基づいて、タイミングジェネレータ１３が各種制御信号の出力タイミングを変更する。さらに、タイミングジェネレータ１３には、スタンバイ信号ＳＴＡＮＤＢＹが入力される。
【００４０】
イメージセンサＬＳＩ１のレジスタ１４には、シャッタースピード、レギュレータの電圧設定、スキャン方向の指定、等のデータが３線シリアルインターフェース１５を介して入力され、ストアされる。
また、イメージセンサＬＳＩ１は、一つの制御信号として有効信号ＶＡＬＩＤを信号処理ＬＳＩ２のタイミングジェネレータ２６へ供給する。ＶＡＬＩＤは、イメージセンサＬＳＩ１から有効な画像データが出力されていることを示す信号である。この信号がアクティブなときは、有効な画像データがイメージセンサＬＳＩ１から出力されているので、そのデータを測光等に使用できることを、信号処理ＬＳＩ２は知ることができる。
【００４１】
次に、イメージセンサＬＳＩ１の構成について説明する。図２は、イメージセンサＬＳＩ１の構成を示す回路図である。
センサセルアレイ３は、ｍ×ｎ（ｍ行ｎ列）個のセルＳ１１〜Ｓｍｎからなるマトリックスの固体撮像素子である。一つのセルが、一つの単位画素に対応する。各単位画素に対応する各セルは、フォトダイオードＰＤＳと、光信号検出用絶縁ゲート型電界効果型トランジスタであるＭＯＳトランジスタＰＤＴｒを含む。フォトダイオードＰＤＳは、不純物拡散領域とウエル領域からなり、入射光に応じてホール（正孔）がウエル領域内に生じる。そのウエル領域は、光信号検出用ＭＯＳトランジスタＰＤＴｒと共有されており、光信号検出用ＭＯＳトランジスタＰＤＴｒのゲート領域を構成する。フォトダイオードＰＤＳの不純物拡散領域と、光信号検出用ＭＯＳトランジスタＰＤＴｒのドレイン拡散領域は、ウエル領域の表層に一体的に形成されている。ドレイン拡散領域は、リング状のゲート電極の外周部を取り囲むように形成されている。リング状のゲート電極の中心部にソース拡散領域が形成されている。ゲート電極下のウエル領域内であって、ソース拡散領域の周辺部に、ソース拡散領域を取り囲むようにキャリアポケットが形成されている。センサ構造の詳細は、特開平１１−１９５７７８号公報に記載されている。
【００４２】
センサセルアレイ３から光量に応じた信号を得るために、蓄積、読み出し及びクリアの３状態のそれぞれにおいて、各セルのゲート、ソース及びドレインに、所定のバイアス電圧を印加することによって、光量に応じた信号を得ることができる。簡単に言えば、蓄積状態のとき、フォトダイオードＰＤＳに入射した光量に応じて生じたホールをキャリアポケットに蓄積させる。読み出し状態のとき、蓄積されたホールに基づいて信号電圧を読み出す。読み出された信号電圧は、ゲート電圧と、受光量に応じて変化した閾値との差に応じた電圧信号である。クリア状態のとき、昇圧回路７によって光信号検出用ＭＯＳトランジスタＰＤＴｒのソース電圧を所定の値に昇圧するとともに、リングゲート、ソース間のカップリング容量により、ゲート電圧も所定の値に昇圧され、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンし、リングゲート下にチャネルが形成される。従って、ドレイン電圧はソース電圧とほぼ等しい値（ドレイン電圧ＶＤ＝ＶＧ−Ｖｔｈでゲート電圧ＶＧがソース電圧より十分高い場合）となり、ソース、チャネル、ドレイン下の空乏層が広がることによって、蓄積されたホールは基板方向へ掃き出され、ホール等の残留電荷を排出する。クリア後、ノイズ成分を含むオフセット電圧を読み出し、信号電圧とオフセット電圧との差分をとることによって、画像信号を得ることができる。各セルについて、上述した動作を行い、画像信号を得ることによって、２次元の画像信号を得ることができる。バイアス条件、すなわち各状態における各セルのゲート、ソース及びドレインのバイアス電圧については、後述する。
【００４３】
クリアライン用シフトレジスタ４は、クリアするラインを指定するための回路である。クリアライン用シフトレジスタ４には、クリアライン用シフトデータＡＶ、クリアライン用シフトクロック信号ＶＣＬＫ＿ＡＳＲ、クリアライン用シフトレジスタリセット信号ＶＳＦＲＡ＿ＲＳＴが入力される。クリアライン用シフトレジスタ４は、マトリックス状のセンサセルアレイ３の中の、蓄積電荷をクリアするラインを選択するクリアライン選択信号ＶＳＡ１ないしＶＳＡｍを出力する。
【００４４】
読み出しライン用シフトレジスタ５は、読み出しラインを指定するための回路である。読み出しライン用シフトレジスタ５には、読み出しライン用シフトデータＢＶ、読み出しライン用シフトクロック信号ＶＣＬＫ＿ＢＳＲ、読み出しライン用シフトレジスタリセット信号ＶＳＦＲＢ＿ＲＳＴが入力される。読み出しライン用シフトレジスタ５は、マトリックス状のセンサセルアレイ３の中の、信号電圧を読み出すラインを選択する読み出しライン選択信号ＶＳＢ１ないしＶＳＢｍを出力する。
【００４５】
シャッタースピードのデータに基づいて決められた出力タイミングでクリアライン用シフトデータＡＶと読み出しライン用シフトデータＢＶが与えられることによって、クリアライン用シフトレジスタ４と読み出しライン用シフトレジスタ５は、順番に選択信号を出力する。すなわち、読み出しライン用シフトデータＢＶは、垂直同期信号ＶＳＹＮＣに対して予め決められたタイミングで生成されるが、読み出しライン用シフトデータＢＶとクリアライン用シフトデータＡＶとの位相関係はシャッタースピードによって決定され、その位相関係を保った状態で、クリアライン用シフトレジスタ４と読み出しライン用シフトレジスタ５は、順番に選択信号を出力する。なお、後述するように、１フレーム中に読み出しラインとクリアラインが存在するときは、センサアレイの中の２つのラインが指定され、選択される。
【００４６】
垂直ドライブ回路６は、ライン毎に、２つのＡＮＤ回路３１、３２と、ＯＲ回路３３と、バッファ回路３４と、ドレイン・ゲート電圧供給回路ＶＣ１ｉ（ｉは、１からｍのいずれかである。以下、同じ。）とを含む。一つのＡＮＤ回路３１は、クリアライン選択信号ＶＳＡｉとクリアライン選択イネーブル信号ＣＬＳとを入力とする。他方のＡＮＤ回路３２は、読み出しライン選択信号ＶＳＢｉと、信号読み出し、クリア、ノイズ読み出しの３つの動作の読み出しライン選択イネーブル信号ＶＳＭとを入力とする。ＯＲ回路３３は、各ＡＮＤ回路３１、３２の出力信号と蓄積時全ライン選択信号ＶＧＵＰとを入力とする。バッファ回路３４は、そのＯＲ回路３３からの出力信号を入力とする。各バッファ回路３４の出力信号は、ライン選択信号ＶＳＣｉとして、ドレイン・ゲート電圧供給回路ＶＣ１ｉへ供給される。
【００４７】
ドレイン・ゲート電圧供給回路ＶＣ１ｉには、ライン選択信号ＶＳＣｉに加えて、蓄積イネーブル信号ＳＤＩ、読み出しイネーブル信号ＳＤＲ２及びクリアパルス信号ＣＬが入力される。ドレイン・ゲート電圧供給回路ＶＣ１ｉは、対応するラインの全セルのゲート及びドレインに印加するための電圧を選択して出力する。すなわち、ドレイン・ゲート電圧供給回路ＶＣ１ｉは、各ラインの各セルに、ドレイン電圧ＶＰＤｉと、ゲート電圧ＶＰＧｉを供給する。このドレイン・ゲート電圧供給回路ＶＣ１ｉの詳細は後述する。
【００４８】
ソース電圧供給回路ＶＣ２ｈ（ｈは、１からｎのいずれか。以下、同じ。）が、マトリックスの列毎に、設けられている。ソース電圧供給回路ＶＣ２ｈには、クリアパルス信号ＣＬ及びクリア前ゲートプリセット信号ＰＲが入力される。ソース電圧供給回路ＶＣ２ｈは、各列の全セルのソースに、ソース電圧ＶＰＳｈを供給する。このソース電圧供給回路ＶＣ２ｈの詳細は後述する。
【００４９】
各列に対応するソース線が蓄積信号用ラインメモリ９とオフセット信号用ラインメモリ１０とに、ラインメモリデータロード信号ＬＯＡＤが入力されるスイッチＳＷ１ｈを介して接続されている。
蓄積信号用ラインメモリ９は、各列に対応した選択回路ＨＳｈを含む。各選択回路ＨＳｈは、電荷蓄積用コンデンサＣ２と、読み込み用スイッチＳＷ２１と、リセット用スイッチＳＷ２２と、出力用スイッチＳＷ２３とを含む。
【００５０】
オフセット信号用ラインメモリ１０は、各列に対応した選択回路ＨＮｈを含む。各選択回路ＨＮｈは、電荷蓄積用コンデンサＣ３と、読み込み用スイッチＳＷ３１と、リセット用スイッチＳＷ３２と、出力用スイッチＳＷ３３とを含む。  蓄積信号用ラインメモリ９への蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳが入力されると、ＳＷ２１がオンとなって、各ソース線から光量に応じた電圧がコンデンサＣ２に与えられ、コンデンサＣ２にその電圧に応じた電荷が蓄積される。読み出しライン用シフトレジスタ５によって選択された１ライン分の画素信号が、ＬＯＡＤＳに応じて、蓄積信号用ラインメモリ９にストアされる。
【００５１】
蓄積信号用ラインメモリ９への蓄積信号用ラインメモリリセット信号ＲＥＳＳは、信号読み出し直前にコンデンサＣ２を予め決められた電圧ＶＭＰＲにするための信号である。電圧ＶＭＰＲは、リセット用スイッチＳＷ２２をオンにすることによって、レギュレータ８で生成された電源３５からコンデンサＣ２に供給される。
【００５２】
そして、水平シフトレジスタ１１からの選択信号ＨＳＣＡＮｈによって、蓄積信号用ラインメモリ９の各選択回路ＨＳｈのスイッチＳＷ２３は順番にオンされていく。オンされたＳＷ２３は、コンデンサＣ２に蓄積された電荷に応じた電圧を出力するので、読み出しライン用シフトレジスタ５で選択された１ラインの画素信号が、ＶＯＵＴＳ信号として順番に出力アンプ３６を介して出力される。
【００５３】
オフセット信号用ラインメモリ１０へのオフセット成分蓄積信号用ラインメモリデータロード信号ＬＯＡＤＮが入力されると、スイッチＳＷ３１がオンとなって、各ソース線からオフセット成分に応じた電圧が与えられ、コンデンサＣ３にその電圧に応じた電荷が蓄積される。読み出しライン用シフトレジスタ５によって選択された１ライン分の画素信号が、オフセット成分蓄積信号用ラインメモリデータロード信号ＬＯＡＤＮに応じて、オフセット信号用ラインメモリ１０にストアされる。オフセット信号用ラインメモリ１０へのオフセット信号用ラインメモリリセット信号ＲＥＳＮは、オフセット成分の信号の読み出し直前にコンデンサＣ３を予め決められた電圧ＶＭＰＲにするための信号である。電圧ＶＭＰＲは、リセット用スイッチＳＷ３２をオンにすることによって、レギュレータ８で生成された電源３７からコンデンサＣ３に供給される。
【００５４】
そして、水平シフトレジスタ１１は、オフセット信号用ラインメモリ１０の各選択回路ＨＮｈのスイッチＳＷ３３を順番にオンしていく。オンされたＳＷ３３は、コンデンサＣ３に蓄積された電荷に応じた電圧を出力させるので、読み出しライン用シフトレジスタ５で選択された１ラインの画素信号のオフセット成分の信号が、ＶＯＵＴＮ信号として順番に出力アンプ３８を介して出力される。イメージセンサＬＳＩ１からのＶＯＵＴＳとＶＯＵＴＮの２つの電圧アナログ信号は、信号処理ＬＳＩ２の差分アンプ回路１６に入力される。
【００５５】
図３は図２のドレイン・ゲート電圧供給回路ＶＣ１１ないしＶＣ１ｍの構成を示す回路図である。ドレイン・ゲート電圧供給回路ＶＣ１ｉは、ＮＡＮＤ回路、インバータ回路、トランジスタを含み、各種入力信号に応じて、ドレイン電圧ＶＰＤとゲート電圧ＶＰＧを出力する。
【００５６】
各ドレイン・ゲート電圧供給回路ＶＣ１ｉには、クリアパルス信号ＣＬ、蓄積イネーブル信号ＳＤＩ及び読み出しイネーブル信号ＳＤＲ２が入力され、供給されているＶＣＣＳＧＨＲ、ＶＣＣＳＧＨＩ、ＶＣＣＳＤＲ及びＶＣＣＳＤＩの電圧を用いて、後述する図５のバイアス電圧を発生し、各センサセルのドレインとゲートに与える。
【００５７】
センサセルアレイ３は、次のような状態を有する。これらの各状態は、詳細には、“蓄積”、“リセット（Ｓ）”、“変調（Ｓ）”、“プリセット”、“クリア”、“リセット（Ｎ）”及び“変調（Ｎ）”の各状態を含み、これらの各状態の繰返しによって、光学像を電気信号に変換して出力する。蓄積イネーブル信号ＳＤＩは、ローアクティブの信号であり、蓄積期間を示す信号である。読み出しイネーブル信号ＳＤＲ２は、蓄積期間以外の期間を示す信号ＳＤＲを元に生成された信号であり、変調、オフセット変調及びクリア時にローアクティブとなる信号である。また、ライン選択信号ＶＳＣｉは、読み出しライン及びクリアラインの選択に用いられ、クリアパルス信号ＣＬは、蓄積されたホール等の残留電荷を排出する期間に設定される。
【００５８】
図３において、クリアパルス信号ＣＬがＬレベルでライン選択信号ＶＳＣｉがＨレベルになるものとする。この場合には、ＰＭＯＳトランジスタＴ１  、ＮＭＯＳトランジスタＴ２  はオンとなり、ＰＭＯＳトランジスタＴ３  はオフとなる。そうすると、ゲート電圧ＶＰＧｉは電圧ＶＣＣＳＧＨＩ又は電圧ＶＣＣＳＧＨＲとなる。なお、ＰＭＯＳトランジスタＴ１  はエンハンスト型、ＮＭＯＳトランジスタＴ２  はディプレッション型のＭＯＳトランジスタである。
【００５９】
逆に、クリアパルス信号ＣＬがＨレベルでライン選択信号ＶＳＣがＬレベルの場合には、トランジスタＴ１，Ｔ２  はオフとなり、トランジスタＴ３  はオンとなる。この場合には、ゲート電圧ＶＰＧｉはローレベルの電圧となる。なお、クリアパルス信号ＣＬ及びライン選択信号ＶＳＣｉがＨレベルの場合には、トランジスタＴ１，Ｔ２，Ｔ３  はオフとなり、ゲートはフローティング状態となる。
【００６０】
また、クリアパルス信号ＣＬがＬレベルの場合又はライン選択信号ＶＳＣがＬレベルの場合には、ＮＭＯＳトランジスタＴ５  はオンとなる。各ラインのトランジスタＴ５のソースは共通接続されてＣＯＭノードを構成する。トランジスタＴ５がオンの場合には、各ラインのドレインはＣＯＭノードに接続されてフローティング状態となる。トランジスタＴ５がオンの場合において、蓄積イネーブル信号ＳＤＩがＬレベルのときには、ＰＭＯＳトランジスタＴ６とＮＭＯＳトランジスタＴ７  もオンとなって、ドレイン電圧ＶＰＤｉは電圧ＶＣＣＳＤＩとなる。また、トランジスタＴ５  がオン状態で、読み出しイネーブル信号ＳＤＲ２がＬレベルになると、ＰＭＯＳトランジスタＴ４  もオンとなって、ドレイン電圧ＶＰＤｉは電圧ＶＣＣＳＤＲとなる。また、トランジスタＴ４  〜Ｔ７  のうちトランジスタＴ５  のみがオン状態の場合には、全てのドレインはフローティング状態のＣＯＭノードに接続されてＨｉＺとなる。
【００６１】
なお、トランジスタＴ１  には、蓄積イネーブル信号ＳＤＩがＬレベルの場合に電圧ＶＣＣＳＧＨＩが供給され、信号ＳＤＲがＬレベルの場合に電圧ＶＣＣＳＧＨＲが供給されるようになっている。
【００６２】
即ち、図３の回路は下記表１の状態を得る。なお、表１には、着目している信号のＨレベルとＬレベルのみ示されている。
2004228867.tif 000003
図４（ａ）は、図２のソース電圧供給回路ＶＣ２１ないしＶＣ２ｎの構成を示す回路図である。ソース電圧供給回路ＶＣ２ｈは、コンデンサとトランジスタを含み、各種入力信号に応じて、ソース電圧ＶＰＳｈを出力する。
図４（ｂ）は，図４（ａ）におけるＳ１、Ｓ２、Ｓ３及びＳ４の信号を生成するための回路を示す。
各ソース電圧供給回路ＶＣ２ｈは、クリアパルス信号ＣＬの反転信号Ｓ１〜Ｓ３と、プリセット信号ＰＲの正転信号Ｓ４とが入力され、供給されているＶＣＣＳＤＢ及びＶＣＣＶＰＳを用いて、図５のＳＯＵＲＣＥバイアス電圧を発生して、各センサセルのソースに与える。
【００６３】
図４（ｂ）において、信号Ｓ１〜Ｓ３はクリアパルス信号ＣＬの反転信号であり、プリセット信号ＰＲの正転信号Ｓ４は、クリア前ゲートプリセット信号ＰＲと同一論理レベルの信号である。クリアパルス信号ＣＬ及びクリア前ゲートプリセット信号ＰＲがいずれもＬレベルの場合には、反転信号Ｓ１〜Ｓ３はＨレベルであり、プリセット信号ＰＲの正転信号Ｓ４はＬレベルである。従って、ＮＭＯＳトランジスタＴ１１，Ｔ１３はオンであり、ＰＭＯＳトランジスタＴ１２，Ｔ１４はオフであり、ＮＭＯＳトランジスタＴ１５はオフである。即ち、この場合には、トランジスタＴ１４，Ｔ１５がオフであるので、ソース電圧供給回路ＶＣ２ｈはソース電圧を供給しない。なお、この時点では、ＮＤ１点の電圧値はグランドレベル（ＧＮＤ）であり、ＮＤ２点の電圧値はＶＣＣＳＤＢである。
【００６４】
また、クリアパルス信号ＣＬがＬレベルで、クリア前ゲートプリセット信号ＰＲがＨレベルの場合には、反転信号Ｓ１〜Ｓ３及びプリセット信号ＰＲの正転信号Ｓ４はＨレベルである。従って、トランジスタＴ１１，Ｔ１３，Ｔ１５はオンであり、トランジスタＴ１２，Ｔ１４はオフである。即ち、この場合には、ソース電圧ＶＰＳｈは電圧ＶＣＣＶＰＳとなり、また、ＮＤ１点の電圧値はグランドレベル（ＧＮＤ）であり、ＮＤ２点の電圧値はＶＣＣＳＤＢである。従って、この間、コンデンサＣ１  は電圧ＶＣＣＳＤＢまで充電される。
【００６５】
また、クリアパルス信号ＣＬがＨレベルで、クリア前ゲートプリセット信号ＰＲがＬレベルの場合には、反転信号Ｓ１〜Ｓ３及びプリセット信号ＰＲの正転信号Ｓ４はＬレベルである。従って、トランジスタＴ１１，Ｔ１３，Ｔ１５はオフであり、トランジスタＴ１２，Ｔ１４はオンである。即ち、この場合には、ＮＤ２点の電圧がソース電圧ＶＰＳｈとなる。仮に、この場合の直前に、コンデンサＣ１の電圧がＶＣＣＳＤＢに充電されていれば、トランジスタＴ１２がオンすることによってＮＤ１点は電圧ＶＣＣＳＤＢになるので、ＮＤ２点の電圧値はＶＣＣＳＤＢ×２となる。
【００６６】
即ち、図４の回路は下記表２の状態を得る。
2004228867.tif 000004
図５は、センサセルへ印加するバイアス電圧を説明するための図である。
図５は、各状態における、各セルのゲート電圧、ソース電圧及びドレイン電圧の電圧値を示す。なお、図５ではバイアス電圧の観点から、“蓄積”、“リセット（Ｓ）”、“変調（Ｓ）”、“プリセット”、“クリア”、“リセット（Ｎ）”及び“変調（Ｎ）”の各状態に分けて示している。
【００６７】
図５において、ＧＡＴＥは、セルのゲート電圧であり、選択状態と非選択状態の２つの状態を有する。ＳＯＵＲＣＥは、セルのソース電圧である。ＤＲＡＩＮは、セルのドレイン電圧であり、選択状態と非選択状態の２つの状態を有する。
【００６８】
まず、蓄積状態の場合について説明する。
“蓄積”の状態（以下、蓄積状態という。）のとき、セルアレー中の全てのセルが選択状態とされ、電圧値がＶＣＣＳＧＨＩである電圧が、ゲートに印加される。蓄積状態のとき、非選択のセルはない。蓄積状態のとき、ソースは、ソース電圧供給回路ＶＣ２ｈからのバイアス電圧の供給を受けないが、ゲートにＶＣＣＳＧＨＩの電圧が印加され、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンしているので、ソース・ドレイン間が導通状態になり、蓄積状態ではソースはドレイン電圧（ＶＣＣＳＤＩ）に等しくなる。
【００６９】
次に、“リセット（Ｓ）”の状態（以下、ＲＥＳＳ状態と略す。）の場合について説明する。
選択状態のセルの場合、ＲＥＳＳ状態のとき、電圧値がＬｏ（Ｌレベル）である電圧が、ゲートに印加される。ＲＥＳＳ状態のときは、電圧値がＶＭＰＲである電圧が、ソースに印加される。選択状態のセルの場合、ＲＥＳＳ状態のとき、ゲートにＬｏの電圧が印加され、光信号検出用ＭＯＳトランジスタＰＤＴｒがオフしているので、ソース・ドレイン間が非導通状態になり、ドレインはハイインピーダンス（ＨｉＺ）となる。
【００７０】
また、非選択状態のセルの場合、ＲＥＳＳ状態のときは、電圧値がＬｏ（Ｌレベル）である電圧が、ゲートに印加される。あるセルが非選択状態で、ＲＥＳＳ状態のときは、ドレインはＨｉＺとなる。
“変調（Ｓ）”の状態（以下、ＬＯＡＤＳ状態と略す。）において、選択状態のセルの場合、電圧値がＶＣＣＳＧＨＲである電圧が、ゲートに印加される。選択状態のセルの場合、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加され、電圧値が（ＶＣＣＳＧＨＲ−ＶｔｈＳ）である電圧が、ソースに出力される。ＬＯＡＤＳ状態では、（ＶＣＣＳＧＨＲ＜ＶＣＣＳＤＲ）の関係が成り立つバイアス電圧を印加する必要がある。
【００７１】
また、非選択状態のセルの場合、ＬＯＡＤＳ状態のとき、電圧値がＬｏである電圧が、ゲートに印加され、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加される。
続いて、“プリセット”の状態（以下、ＰＲ状態と略す。）の場合について説明する。
選択状態のセルの場合、ＰＲ状態のとき、電圧値がＶＣＣＳＧＨＲである電圧が、ゲートに印加される。ＰＲ状態のとき、電圧値がＶＣＣＶＰＳである電圧が、ソースに印加される。選択状態のセルの場合、ＰＲ状態のとき、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンしているので、ドレインはソースと同じ電圧となる。
【００７２】
また、非選択状態のセルの場合、ＰＲ状態のとき、電圧値がＬｏである電圧が、ゲートに印加され、ドレインはＶＣＣＶＰＳとなる。ＶＳＣｉがＬｏレベルのライン（＝非選択ライン）はＴ５がターンオンし、各ラインが共通ノード（ＣＯＭノード）に接続されてＣＯＭノードがＨｉＺとなる。
【００７３】
“クリア”の状態（以下、ＣＬ状態と略す。）において、選択状態のセルの場合、電圧値が（ＶＣＣＳＤＢ×２）である電圧が、ソースに印加され、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンしているので、ドレインはソースと同じ電圧となる。その結果、電圧値が（ＶＣＣＳＧＨＲ＋ＶＣＣＳＤＢ×２）の電圧が、ゲートに印加される。
【００７４】
また、非選択状態のセルの場合、ＣＬ状態のとき、電圧値がＬｏである電圧が、ゲートに印加され、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加される。
次に、“リセット（Ｎ）”の状態（以下、ＲＥＳＮ状態と略す。）の場合について説明する。
選択状態のセルの場合、ＲＥＳＮ状態のとき、電圧値がＬｏである電圧が、ゲートに印加される。ＲＥＳＮ状態のとき、電圧値がＶＭＰＲである電圧が、ソースに印加される。選択状態のセルの場合、ＲＥＳＮ状態のとき、ドレインはＨｉＺとなる。
【００７５】
また、非選択状態のセルの場合、ＲＥＳＮ状態のとき、電圧値がＬｏである電圧が、ゲートに印加される。非選択状態のセルの場合、ＲＥＳＮ状態のとき、ドレインはＨｉＺとなる。
なお、クリアパルス信号ＣＬがＬレベルの期間では、図３のＮＭＯＳトランジスタＴ５がターンオンしている。従って、ＲＥＳＳ状態でもＮＭＯＳトランジスタＴ５はターンオンしてドレインはＣＯＭノードに接続される。読み出しイネーブル信号ＳＤＲ２は、ＲＥＳＳ状態とＲＥＳＮ状態でＨレベルとなるので、ＰＭＯＳトランジスタＴ４がターンオフし、ＣＯＭノードはフローティングとなる。
【００７６】
“変調（Ｎ）”の状態（以下、ＬＯＡＤＮ状態と略す。）において、選択状態のセルの場合、電圧値がＶＣＣＳＧＨＲである電圧が、ゲートに印加される。ＬＯＡＤＮ状態のとき、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加され、電圧値が（ＶＣＣＳＧＨＲ−ＶｔｈＮ）である電圧が、ソースに出力される。
【００７７】
また、非選択状態のセルの場合、ＬＯＡＤＮ状態のとき、電圧値がＬｏである電圧が、ゲートに印加され、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加される。
ＬＯＡＤＳ状態と同様に、ＬＯＡＤＮ時も図３のＴ５がターンオンしているのでドレインはＣＯＭノード（＝ＨｉＺ）に接続される。
【００７８】
図６は、センサの読み出しラインとクリアラインを説明するための図である。
【００７９】
図６に示すように、ｍ×ｎの画素マトリックスにおいて、各ラインが第１のラインから第ｍのラインまで順番に走査される。読み出しラインは、光量に応じた信号が読み出されるラインであり、クリアラインは、各セルに蓄積された電荷がクリアされるラインである。第１ラインから順番に走査が行われるので、クリア用選択信号に基づいてクリアされたラインの各セルに、その後に受光した光量に応じてホールが生成される。クリア後、読み出しライン選択信号ＶＳＢｉによって読み出されるまでの時間が露出時間となる。露出時間は、読み出しラインとクリアライン間のライン数ｄｌ  に比例し、シャッタースピードの設定、すなわち、１Ｈ（Ｈは水平ライン数を示す。以下同じ。）からｍＨの範囲（あるいは（１フレーム＋１Ｈ以上でもよい）の設定によって変更することができる。
【００８０】
図７は、垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣのタイミングを示すタイミングチャートである。
垂直同期信号ＶＳＹＮＣは、周期ｔ１毎に発生される、ｔ２時間長さのタイミングパルスである。水平同期信号ＨＳＹＮＣは、周期ｔ３毎に発生される、ｔ４時間長さのタイミングパルスである。垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣは、信号処理ＬＳＩ２のタイミングジェネレータ２６からイメージセンサＬＳＩ１へ供給される。
【００８１】
垂直同期信号ＶＳＹＮＣが供給されると、読み出しライン用シフトレジスタ５は、選択信号ＶＳＢｉを順次出力する。垂直同期信号ＶＳＹＮＣの供給後の周期ｔ１内において、水平同期信号ＨＳＹＮＣが、センサセルアレイ３のライン数（＝ｍ）だけ出力される。そして、水平同期信号ＨＳＹＮＣが出力されている期間ｔ４内であってかつＶＧＵＰがＬの期間に、上述した信号成分の読み出し、クリア、そしてオフセット成分の読み出しの動作が行われる期間が存在する。このＶＧＵＰがＬの期間は、Ｈブランキング期間中の所定の期間に設定される。Ｈブランキング期間については、後で図９を用いて詳述する。
【００８２】
周期ｔ３内の期間ｔ４後の期間ｔ５内に、ｎ個の信号成分とオフセット成分のアナログ信号ＶＯＵＴＳとＶＯＵＴＮが出力される。
次に、イメージセンサＬＳＩ１のタイミングジェネレータ（以下、ＴＧという）１３の回路構成について図８を参照して説明する。
図８は、図１のイメージセンサＬＳＩ１のＴＧ１３の構成を示す回路ブロック図である。
【００８３】
ＴＧは、シリアルコントロールブロック７１、マスタタイミング制御ブロック７２、センサレジスタブロック７３、シャッターコントロール部（シャッタスピード上限制御部）７４、フレームコントロール部７５、Ｈ・Ｖカウンタ７６、垂直スキャン制御ブロック７７、水平スキャン制御ブロック７８、アナログ制御ブロック７９を含む。
【００８４】
シリアルコントロールブロック７１には、当該シリアルコントロールブロック７１と、信号処理ＬＳＩ２のレジスタ１４との間のインターフェース信号である３線シリアルＩ／Ｆ信号が入出力される。
マスタタイミング制御ブロック７２には、信号処理ＬＳＩ２のＴＧ２６からセンサ駆動クロックＳＣＬＫ，水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣが入力される。またＴＧ１３には、信号処理ＬＳＩ２からのクロック指定信号ＣＬＫ＿ＳＥＬと、スタンバイ信号ＳＴＡＮＤＢＹが入力されている。
【００８５】
シリアルコントロールブロック７１は、信号処理ＬＳＩ２のレジスタ２３に書き込まれているシャッタスピードの設定データ，レギュレータ８の設定データ及びシステムクロック情報などをシリアルＩ／Ｆ信号として入力し、これらのデータについてライトデータ，ライトアドレス及びライトストローブ信号ＷＲを出力し、センサレジスタブロック７３に供給する。
【００８６】
前記センサレジスタブロック７３は、上記の入力信号に応じて、ラインシャッタスピード設定信号，フレームシャッタスピード設定信号，フレームモード設定信号，クリアパルス幅制御設定信号，クリアパルス印加回数設定信号，ゲイン設定信号及びレギュレータ電圧設定信号を出力する。
一方、マスタタイミング制御ブロック７２は、前述の各種入力信号に基づいて、ピクセルクロック，水平リセットパルス，垂直リセットパルス及びリセット信号を出力する。
【００８７】
シャッタコントロール部（シャッタスピード上限制御部）７４には、センサレジスタブロック７３からのラインシャッタスピード設定信号及びフレームシャッタスピード設定信号が入力され、出力としてラインシャッタスピードデータ及びフレームシャッタスピードデータを出力する。
【００８８】
フレームコントロール部７５には、前記マスタタイミング制御ブロック７２からのピクセルクロック，垂直リセットパルス及びリセット信号と、前述のスタンバイ信号ＳＴＡＮＤＢＹが入力され、出力としてフレームカウント値，フレーム制御データ及びバリッド（ＶＡＬＩＤ）制御信号を出力する。
また、Ｈ・Ｖカウンタ７６には、前記マスタタイミング制御ブロック７２からのピクセルクロック，水平リセットパルス，垂直リセットパルス及びリセット信号が入力され、出力としてラインカウント値及びピクセルカウント値を出力する。
【００８９】
垂直スキャン制御ブロック７７には、入力として、前記シャッタコントロール部７４からのラインシャッタスピードデータ及びフレームシャッタスピードデータ、前記フレームコントロール部７５からのフレームカウント値，フレーム制御データ及びバリッド（ＶＡＬＩＤ）制御信号、前記センサレジスタブロック７３からのクリアパルス幅制御設定信号及びクリアパルス印加回数設定信号、前記マスタタイミング制御ブロック７２からのピクセルクロック及びリセット信号、クロック指定信号ＣＬＫ＿ＳＥＬ、前記Ｈ・Ｖカウンタ７６からのラインカウント値及びピクセルカウント値が入力される。
【００９０】
垂直スキャン制御ブロック７７は、出力としてクリアライン用シフトデータＡＶ，クリアライン用シフトクロックＶＣＬＫ＿ＡＳＲ，クリアライン用シフトレジスタリセット信号ＶＳＦＲＡ＿ＲＳＴ，クリアライン選択イネーブル信号ＣＬＳ，読み出しライン用シフトデータＢＶ，読み出しライン用シフトクロックＶＣＬＫ＿ＢＳＲ，読み出しライン用シフトレジスタリセット信号ＶＳＦＲＢ＿ＲＳＴ，読み出しライン選択イネーブル信号ＶＳＭ，蓄積時全ライン選択信号ＶＧＵＰ，蓄積イネーブル信号ＳＤＩ，読み出しイネーブル信号ＳＤＲ，クリア前ゲートプリセット信号ＰＲ，クリアパルスＣＬを出力する。
【００９１】
水平スキャン制御ブロック７８には、入力として、前記フレームコントロール部７５からのバリッド（ＶＡＬＩＤ）制御信号、前記Ｈ・Ｖカウンタ７６からのラインカウント値及びピクセルカウント値、前記センサレジスタブロック７３からのクリアパルス幅制御設定信号、前記マスタタイミング制御ブロック７２からのピクセルクロック及びリセット信号、クロック指定信号ＣＬＫ＿ＳＥＬが入力される。
【００９２】
水平スキャン制御ブロック７８は、出力としてラインメモリ選択用シフトデータＡＨ，ラインメモリ選択用シフトクロックＣＩＮ，ラインメモリ選択イネーブル信号ＨＳＣ＿ＣＫ，蓄積信号用ラインメモリリセット信号ＲＥＳＳ，蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳ，オフセット用ラインメモリリセット信号ＲＥＳＮ，オフセット用ラインメモリデータロード信号ＬＯＡＤＮを出力する。
【００９３】
上記のクロック指定信号ＣＬＫ＿ＳＥＬは、システムクロック信号ＣＬＫＩＮの周波数の高低を示す信号であるが、このＣＬＫ＿ＳＥＬは垂直スキャン制御ブロック７７及び水平スキャン制御ブロック７８に供給されている。各制御ブロック７７及びク７８では、クロック指定信号ＣＬＫ＿ＳＥＬのＨ，Ｌレベルに応じて各ブロック７７及びク７８から出力される各種センサ駆動信号の出力タイミングを制御できるようになっている。
【００９４】
アナログ制御ブロック７９には、前記フレームコントロール部７５からのバリッド（ＶＡＬＩＤ）制御信号、前記Ｈ・Ｖカウンタ７６からのラインカウント値及びピクセルカウント値、前記センサレジスタブロック７３からのゲイン設定信号、スタンバイ信号ＳＴＡＮＤＢＹが入力され、出力としてアナログアンプゲイン制御信号，アンプ用駆動クロックＣＤＬ，スタンバイ制御信号を出力する。
【００９５】
そして、前記フレームコントロール部７５からのバリッド（ＶＡＬＩＤ）制御信号はＶＡＬＩＤ信号としてＴＧ１３から信号処理ＬＳＩ２へ出力されるようになっている。
また、前記センサレジスタブロック７３からのレギュレータ電圧設定信号と、前記アナログ制御ブロック７９からのスタンバイ制御信号とは、図１のイメージセンサＬＳＩ１のセンサ駆動バイアス発生用レギュレータ８に入力される。
【００９６】
前記アナログ制御ブロック７９からのアナログアンプゲイン制御信号とアンプ用駆動クロックＣＤＬとは、図１のイメージセンサＬＳＩ１の出力アンプ１２の制御用信号となる。
【００９７】
図９はセンサセルアレイ３の光電変換を制御する各信号を示すタイミングチャートである。センサセルアレイ３は、“蓄積”、“リセット（Ｓ）”、“変調（Ｓ）”、“プリセット”、“クリア”、“リセット（Ｎ）”及び“変調（Ｎ）”の各状態の繰返しによって、光学像を電気信号に変換して出力する。図９はこれらの各状態における信号の様子を示している。センサセルアレイ３は、図７の垂直同期信号ＶＳＮＹＣ及び水平同期信号ＨＳＹＮＣを単位時間とした所定のフレームレートで動作する。
【００９８】
図９の例では、あるラインカウント信号ＲＯＷＣＴにおいて、ＨＳＹＮＣが、ピクセルクロック信号ＰＸＬＣＴが１から８０までＬレベルであり、さらにＰＸＬＣＴが５から２２までがＬＯＡＤＳ（リセット（Ｓ）＋変調（Ｓ））状態に、ＰＸＬＣＴが２７から４４までがＣＬ（プリセット＋クリア）状態に、ＰＸＬＣＴが４５から６３までがＬＯＡＤＮ（リセット（Ｎ）＋変調（Ｎ））状態に割り当てられている。
【００９９】
なお、各制御信号はＴＧ１３によって生成され出力される。ＴＧ１３は、論理回路で構成されるが、その論理回路は、Ｖｅｒｉｌｏｇ−ＨＤＬ、ＶＨＤＬ等のＨＤＬ（Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ：ハードウエア記述言語）を利用した設計システムを用いれば、自動設計することができる。
【０１００】
先ず、蓄積状態について説明する。
図７に示すＨブランキング期間中の所定期間（図９の第５ピクセル〜第６３ピクセル）以外の期間が蓄積期間である。蓄積期間には、全画素が蓄積状態となる。この期間には、蓄積時全ライン選択信号ＶＧＵＰはＨレベルで、蓄積イネーブル信号ＳＤＩ及びクリアパルス信号ＣＬはＬレベルである。図２に示すように、蓄積時全ライン選択信号ＶＧＵＰがＨレベルとなることによって全てのライン選択信号ＶＳＣｉがＨレベルとなり、ドレイン・ゲート電圧供給回路ＶＣ１ｉの動作を示す上記表１に示すように、ゲート電圧ＶＰＧｉはＶＣＣＳＧＨＩとなる。また、ドレイン電圧ＶＰＤｉは電圧ＶＣＣＳＤＩとなる。また、この期間には、クリア前ゲートプリセット信号ＰＲもＬレベルであり、ソース電圧供給回路ＶＣ２ｈの動作を示す上記表２に示すように、ソース電圧供給回路ＶＣ２ｈはソース電圧を供給しない。この場合には、セルアレー中の全てのセルのソースは、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンしドレイン電圧に一致する。
【０１０１】
Ｈブランキング期間の第５ピクセルにおいて蓄積期間は終了し信号読み出しが開始される。この信号読み出しのための期間（ＬＯＡＤＳ，ＣＬ，ＬＯＡＤＮ期間）においても、受光光量に基づくホールの蓄積は継続されるが、各セルは蓄積期間とは異なる設定値に設定される。また、信号読み出しのための期間には、クリアライン、読み出しライン又は非選択ラインでは、各セルは個別の設定値に設定される。
【０１０２】
先ず、リセット（ｓ）状態について説明する。図９に示すように、この期間においても、全てのセルに共通の設定が行われる。
図９に示すように、クリアパルス信号ＣＬ及びクリア前ゲートプリセット信号ＰＲはＬレベルであり、ソース電圧供給回路ＶＣ２ｈはソース電圧を供給しない。この期間においては、蓄積信号用ラインメモリリセット信号ＲＥＳＳがハイアクティブとなり、図２のスイッチＳＷ２２がオンとなって、ラインメモリを構成するコンデンサＣ２  の端子電圧はＶＭＰＲにチャージされる。更に、蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳ及びラインメモリデータロード信号ＬＯＡＤもハイアクティブとなり、スイッチＳＷ２１及びスイッチＳＷ１１がオンとなって、ソースラインを電圧ＶＭＰＲで初期化する。
【０１０３】
一方、蓄積時全ライン選択信号ＶＧＵＰはＨからＬに変化し、全てのライン選択信号ＶＳＣｉはＬレベルに変化する。従って、表１に示すように、ゲート電圧ＶＰＳＧｉは全てＬ（ＧＮＤ）レベルとなる。また、蓄積イネーブル信号ＳＤＩはＨレベルであり、ＳＤＲ２もＨレベルであるため、表１に示すように、図３中のＴ５がターンオンしているので、全てのセルのドレインは共通に接続され（ＣＯＭノード）、そのＣＯＭノードはＨｉｚ状態となる。
【０１０４】
次に、変調（ｓ）状態について説明する。
図９に示すように、ＣＬ，ＰＲはＬレベルを維持しており、ソース電圧供給回路ＶＣ２ｈはソースラインに電圧を供給していない。各セルに設定した電圧値に応じた出力がソースラインを介して出力される。即ち、クリアライン及び非選択ラインについてはライン選択信号ＶＳＣｉはＬレベルのままであり、ゲート電圧はＬ（ＧＮＤ）レベルである。また、読み出しイネーブル信号ＳＤＲ２もＬレベルであるので、ドレイン電圧ＶＰＤｉはＶＣＣＳＤＲとなる。
【０１０５】
読み出しラインについてはライン選択信号ＶＳＣｉはＨレベルである。クリアパルス信号ＣＬ及び信号ＳＤＲがＬレベルであるので、ゲート電圧ＶＰＧｉはＶＣＣＳＧＨＲである。ドレイン電圧ＶＰＤｉはＶＣＣＳＤＲである。これにより、ソース電圧ＶＰＳｉには電圧（ＶＣＣＳＧＨＲ−ＶｔｈＳ）が現れる。なお、ＶｔｈＳは、蓄積されたホールに応じて変化する。ソースラインの電圧（ＶＣＣＳＧＨＲ−ＶｔｈＳ）は、スイッチＳＷ２１を介してラインメモリを構成する各コンデンサＣ２  に蓄積される。
【０１０６】
次に、相関２重サンプリング処理のために、読み出しラインの各セルに蓄積されているホールを除去（クリア）するためのＣＬ状態を設定する。ホールの除去のためには極めて高い電圧をゲートに印加する必要があり、クリア状態の前にプリセット状態を設定して、倍圧回路を利用して高電圧を得るようになっている。なお、読み出しラインのクリアと同時にクリアラインの各セルのクリアも行うようになっている。
【０１０７】
先ず、プリセット状態においては、読み出しラインとクリアラインについては、ライン選択信号ＶＳＣｉはＨレベルである。クリアパルス信号ＣＬ及び信号ＳＤＲはＬレベルであるので、ゲート電圧ＶＰＧｉはＶＣＣＳＧＨＲである。なお、非選択ラインについては、ライン選択信号ＶＳＣｉがＬレベルであるので、ゲート電圧はＬ（ＧＮＤ）レベルである。
【０１０８】
また、クリアパルス信号ＣＬはＬレベルで、クリア前ゲートプリセット信号ＰＲはＨであるので、表２に示すように、全ソースラインの電圧ＶＰＳｈは電圧ＶＣＣＶＰＳ（例えば０Ｖ）にリセットされる。また、図４のコンデンサＣ１  は電圧ＶＣＣＳＤＢがチャージされ、ＮＤ２点は電圧ＶＣＣＳＤＢとなる。なお、蓄積イネーブル信号ＳＤＩ及び読み出しイネーブル信号ＳＤＲ２はＨレベルであるので、ドレインは、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンして、ソースと同電位になる。
【０１０９】
次に、クリア状態においては、クリア前ゲートプリセット信号ＰＲがＨレベルからＬレベルに変化し、クリアパルス信号ＣＬがＬレベルからＨレベルに変化する。この場合には、表２に示すように、ソースラインは電圧ＶＣＣＳＤＢ×２に変化する。また、読み出しラインとクリアラインについては、クリアパルス信号ＣＬ及びライン選択信号ＶＳＣｉがＨレベルであるので、表１に示すように、ゲートはフローティング状態となる。従って、ソースとゲートとのカップリング容量によって、ゲート電圧ＶＰＧｉは（ＶＣＣＳＤＢ×２＋ＶＣＣＳＧＨＲ）となる。また、ドレインはプリセット状態時と同様に、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンして、ソースと同電位になる。
【０１１０】
一方、非選択ラインについては、ゲート電圧ＶＰＧｉはＬ（ＧＮＤ）レベルのままであり、ドレイン電圧ＶＰＤｉは、トランジスタＴ４  がオンとなるので、ＶＣＣＳＤＲとなる。
【０１１１】
次に、リセット（Ｎ）状態を経て、変調（Ｎ）状態に移行する。これらのリセット（Ｎ）状態及び変調（Ｎ）状態は、夫々リセット（ｓ）状態及び変調（ｓ）状態と略同様の信号が設定される。即ち、リセット（Ｎ）状態においては、蓄積信号用ラインメモリリセット信号ＲＥＳＳ，蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳに夫々代えてオフセット用ラインメモリリセット信号ＲＥＳＮ，オフセット用ラインメモリデータロード信号ＬＯＡＤＮがハイアクティブとなる。これにより、スイッチＳＷ３２がオンとなって、ノイズ読み出し用のラインメモリを構成するコンデンサＣ３  がＶＭＰＲにチャージされる。更に、スイッチＳＷ３１及びスイッチＳＷ１１がオンとなって、ソースラインは電圧ＶＭＰＲで初期化される。
【０１１２】
変調（Ｎ）状態においては、クリアパルス信号ＣＬ，クリア前ゲートプリセット信号ＰＲはＬレベルであり、ソース電圧供給回路ＶＣ２ｈはソースラインに電圧を供給しない。クリアライン及び非選択ラインについてはライン選択信号ＶＳＣｉはＬレベルであり、ゲート電圧ＶＰＧｉはＬ（ＧＮＤ）である。また、読み出しイネーブル信号ＳＤＲ２もＬレベルであるので、ドレイン電圧ＶＰＤｉはＶＣＣＳＤＲとなる。
【０１１３】
読み出しラインについてはライン選択信号ＶＳＣｉはＨレベルである。クリアパルス信号ＣＬ及び信号ＳＤＲがＬレベルであるので、ゲート電圧ＶＰＧｉはＶＣＣＳＧＨＲである。ドレイン電圧ＶＰＤｉはＶＣＣＳＤＲである。これにより、ソース電圧ＶＰＳｈには電圧（ＶＣＣＳＧＨＲ−ＶｔｈＮ）が現れる。このソースに現れる電圧は、直前にクリア状態に設定されていることから、オフセット成分に対応したものとなっている。ソースラインの電圧（ＶＣＣＳＧＨＲ−ＶｔｈＮ）は、スイッチＳＷ３１を介してラインメモリを構成する各コンデンサＣ３  に蓄積される。
【０１１４】
こうして、コンデンサＣ２  には信号成分が蓄積され、コンデンサＣ３  にはオフセット成分が蓄積される。水平シフトレジスタ１１からの選択信号ＨＳＣＡＮｈによって、スイッチＳＷ２３，ＳＷ３３が順番にオンになることで、コンデンサＣ２  ，Ｃ３  に蓄積された電圧が夫々出力アンプ３６，３８を介してＶＯＵＴＳ，ＶＯＵＴＮとして出力される。
【０１１５】
ところで、前述したように、信号処理ＬＳＩ２には、システムクロック信号ＣＬＫＩＮが供給されており、そのシステムクロック信号ＣＬＫＩＮに基づいて、信号処理ＬＳＩ側のＴＧ２６は、種々のタイミング信号を生成して信号処理ＬＳＩ２内の各部に供給する一方、システムクロック信号ＣＬＫＩＮに依存したセンサ駆動クロック信号ＳＣＬＫ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣを生成してイメージセンサＬＳＩ１に供給している。
【０１１６】
しかしながら、フレームレートを変更する場合、入力されるシステムクロック信号の周波数を変更すると、固体撮像素子としてのイメージセンサＬＳＩ１の駆動タイミングが変化して、画質が劣化する不具合を生じる虞れがある。
【０１１７】
その対策としては、入力されるシステムクロック信号の周波数に応じた適切な駆動パルス制御が必要となる。
【０１１８】
即ち、信号処理部としての信号処理ＬＳＩ２に入力したシステムクロック信号の周波数をイメージセンサＬＳＩ１に通知する手段を設け、複数のシステムクロック信号の周波数の変化に対応することが必要である。
【０１１９】
より具体的には、信号処理ＬＳＩ２より通知されたシステムクロック信号の周波数に応じて、イメージセンサＬＳＩ１の駆動タイミングを制御する、例えば、イメージセンサＬＳＩ１における各種の駆動パルスの幅を一定に保つように制御することで、Ｈブランキング期間を一定とすることができ、Ｈブランキング期間が変化することでノイズが増加するのを防ぎ、画質を一定に保つことがで可能となる。
【０１２０】
前述した通知する手段としては、（１）システムクロック信号ＣＬＫＩＮの周波数に対応したクロック指定信号ＣＬＫ＿ＳＥＬのレベルに基づいてイメージセンサＬＳＩ１へ通知を行う手段と、（２）システムクロック信号ＣＬＫＩＮの周波数に応じてビット割り当てされた値を、信号処理ＬＳＩ２とイメージセンサＬＳＩ１それぞれに配置したレジスタ２３，１４間で送受することによって通知を行う手段と、のいずれか一方を設けることができる。
【０１２１】
上記（１）のクロック指定信号ＣＬＫ＿ＳＥＬによる手段については、イメージセンサＬＳＩ１のＴＧ１３には、クロック指定信号ＣＬＫ＿ＳＥＬが、入力されるようになっている。クロック指定信号ＣＬＫ＿ＳＥＬは、イメージセンサＬＳＩ１が動作されるクロック周波数の指定を明示的に、イメージセンサＬＳＩ１に知らせる、ための信号である。換言すれば、クロック指定信号ＣＬＫ＿ＳＥＬは、入力されるシステムクロック信号ＣＬＫＩＮの周波数が所定の周波数に対して高いか低いかをイメージセンサＬＳＩ１に知らせるための信号である。クロック指定信号ＣＬＫ＿ＳＥＬのＨ，Ｌレベルに基づいて、ＴＧ１３が各種制御信号の出力タイミングを変更することが可能となる。
【０１２２】
上記（２）のレジスタ機能による手段については、イメージセンサＬＳＩ１内のレジスタ１４と信号処理ＬＳＩ２内のレジスタ２３は、互いに同じデータをストアするようになっているので、一方のレジスタの内容が変更されると、３線シリアルインターフェース１５を介して、他方のレジスタの内容も変更される。よって、システムクロック周波数のデータが、信号処理ＬＳＩ２内のレジスタ２３に書き込まれると、さらに、そのデータは、３線シリアルインターフェース１５を介して、イメージセンサＬＳＩ１内のレジスタ１４に書き込まれる。イメージセンサＬＳＩ１では、システムクロック周波数のデータに基づいて、ＴＧ１３が各種制御信号の出力タイミングを変更することが可能となる。
【０１２３】
また、前記クロック指定信号ＣＬＫ＿ＳＥＬは、基板への実装時に設定することも可能である。この場合は、基板毎に動作クロックを規定しているシステムクロックとの整合を取ることができる。
【０１２４】
図１０〜図１５に、上記クロック指定信号ＣＬＫ＿ＳＥＬなどによって通知を受けたＴＧ１３における、垂直スキャン制御ブロック７７及び水平スキャン制御ブロック７８の構成例を示している。
【０１２５】
図１０は、垂直スキャン制御ブロック７７の構成を示すブロック図である。垂直スキャン制御ブロック７７は、カウント設定１比較器８１、第１のパルス発生手段８２、カウント設定２比較器８３、第２のパルス発生手段８４を含む。図１０のように、垂直スキャン制御ブロック７７は、カウント設定１比較器８１及び第１のパルス発生手段８２が一体化した組と、カウント設定２比較器８３及び第２のパルス発生手段８４が一体化した組との、２つのカウント設定比較器とパルス発生手段の組を有して構成されている。
【０１２６】
カウント設定１比較器８１及びカウント設定２比較器８３には、フレームカウント値，ラインカウント値及びピクセルカウント値が入力され、第１のパルス発生手段８２及び第２のパルス発生手段８４には、バリッド（ＶＡＬＩＤ）制御信号，フレーム制御データ，ピクセルクロック信号及びクロック指定信号ＣＬＫ＿ＳＥＬが入力されている。
【０１２７】
システムクロック信号ＣＬＫ＿ＩＮの高低を示すクロック指定信号ＣＬＫ＿ＳＥＬがＨレベルかＬレベルかで、比較設定値の異なったカウント設定１比較器８１及びカウント設定２比較器８３の一方が選択されるように構成されている。
【０１２８】
すなわち、クロック指定信号ＣＬＫ＿ＳＥＬがＬレベルのときは、カウント設定１比較器８１及び第１のパルス発生手段８２の組がその反転イネーブル端子ＥｎａｂｌｅがＨレベルとなることによって選択され、入力されるフレームカウント値，ラインカウント値及びピクセルカウント値の各カウント値が第１の比較設定値の組と比較され、第１のパルス発生手段８２は、そのカウント比較結果と、入力されているバリッド（ＶＡＬＩＤ）制御信号，フレーム制御データ，ピクセルクロック信号とに基づいて制御され、出力としてクリアライン選択イネーブル信号ＣＬＳ１，読み出しライン選択イネーブル信号ＶＳＭ１，蓄積時全ライン選択信号ＶＧＵＰ１，クリア前ゲートプリセット信号ＰＲ１及びクリアパルスＣＬ１の組を、垂直スキャン制御ブロック７７からの出力（ＣＬＳ，ＶＳＭ，ＶＧＵＰ，ＰＲ及びＣＬ）として出力する。
【０１２９】
同様に、クロック指定信号ＣＬＫ＿ＳＥＬがＨレベルのときは、カウント設定２比較器８３及び第２のパルス発生手段８４の組がそのイネーブル端子ＥｎａｂｌｅがＨレベルとなることによって選択され、入力されるフレームカウント値，ラインカウント値及びピクセルカウント値の各カウント値が第２の比較設定値の組と比較され、入力の各カウント値がこの第２の組の比較設定値に達したら、第２のパルス発生手段８４は、そのカウント比較結果と、入力されているバリッド（ＶＡＬＩＤ）制御信号，フレーム制御データ，ピクセルクロック信号とに基づいて制御され、出力としてクリアライン選択イネーブル信号ＣＬＳ２，読み出しライン選択イネーブル信号ＶＳＭ２，蓄積時全ライン選択信号ＶＧＵＰ２，クリア前ゲートプリセット信号ＰＲ２及びクリアパルスＣＬ２の組を、垂直スキャン制御ブロック７７からの出力（ＣＬＳ，ＶＳＭ，ＶＧＵＰ，ＰＲ及びＣＬ）として出力する。
【０１３０】
図１１は、垂直スキャン制御ブロック７７の他の例の構成を示すブロック図である。垂直スキャン制御ブロック７７は、カウント設定１比較器８１、カウント設定２比較器８３、セレクタ８５、パルス発生手段８６を含む。
【０１３１】
図１１で図１０と異なる点は、図１０のパルス発生手段８２，８４を１つにしたパルス発生手段８６を形成したものである。
【０１３２】
具体的には、カウント設定１比較器８１及びカウント設定２比較器８３には共通に、フレームカウント値，ラインカウント値及びピクセルカウント値が入力されており、１つにされたパルス発生手段８６には、バリッド（ＶＡＬＩＤ）制御信号，フレーム制御データ，ピクセルクロック信号及びクロック指定信号ＣＬＫ＿ＳＥＬが入力され、かつカウント設定１比較器８１及びカウント設定２比較器８３のそれぞれのカウント比較結果１，２を、クロック指定信号ＣＬＫ＿ＳＥＬのＬ，Ｈレベルに応じてセレクタ８５で切り換えて前記パルス発生手段８６に入力しており、これらの入力に基づいてパルス発生手段８６は制御され、出力としてクリアライン選択イネーブル信号ＣＬＳ，読み出しライン選択イネーブル信号ＶＳＭ，蓄積時全ライン選択信号ＶＧＵＰ，クリア前ゲートプリセット信号ＰＲ及びクリアパルスＣＬを出力する。
【０１３３】
以上の図１０と図１１の例は、システムクロック周波数の高低に応じて異なった比較設定値のカウント設定比較器を選択するものである。これに対して、図１２及び図１３は、クリアパルスのパルス幅を変更可能である場合に、クリアパルスのパルス幅の大小に応じて異なった比較設定値のカウント設定比較器を選択するものである。
【０１３４】
図１２は、垂直スキャン制御ブロック７７の更に他の例の構成を示すブロック図である。垂直スキャン制御ブロック７７は、カウント設定１比較器８１ａ、第１のパルス発生手段８２ａ、カウント設定２比較器８３ａ、第２のパルス発生手段８４ａを含む。図１２のように、垂直スキャン制御ブロック７７は、カウント設定１比較器８１及び第１のパルス発生手段８２が一体化した組と、カウント設定２比較器８３及び第２のパルス発生手段８４が一体化した組との、２つのカウント設定比較器とパルス発生手段の組を有して構成されている。
【０１３５】
カウント設定１比較器８１ａ及び第１のパルス発生手段８２ａには、フレームカウント値，ラインカウント値，ピクセルカウント値及びクリアパルス幅制御設定信号が入力され、カウント設定２比較器８３ａ及び第２のパルス発生手段８４ａには、バリッド（ＶＡＬＩＤ）制御信号，フレーム制御データ，ピクセルクロック信号，クロック指定信号ＣＬＫ＿ＳＥＬ及びクリアパルス印加回数設定信号が入力される。
【０１３６】
クリアパルス幅の大小を示すクリアパルス幅制御設定信号に応じて、比較設定値の異なったカウント設定１比較器８１ａ及びカウント設定２比較器８３ａの一方が選択されるように構成されている。
【０１３７】
すなわち、クリアパルス幅制御設定信号がＬレベルのときは、カウント設定１比較器８１ａ及び第１のパルス発生手段８２ａの組が選択され、入力されるフレームカウント値，ラインカウント値及びピクセルカウント値の各カウント値が第１の比較設定値の組と比較され、第１のパルス発生手段８２は、そのカウント比較結果と、入力されているバリッド（ＶＡＬＩＤ）制御信号，フレーム制御データ，ピクセルクロック信号，クリアパルス印可回数設定信号とに基づいて制御され、出力としてクリアライン選択イネーブル信号ＣＬＳ１，読み出しライン選択イネーブル信号ＶＳＭ１，蓄積時全ライン選択信号ＶＧＵＰ１，クリア前ゲートプリセット信号ＰＲ１及びクリアパルスＣＬ１の組を、垂直スキャン制御ブロック７７からの出力（ＣＬＳ，ＶＳＭ，ＶＧＵＰ，ＰＲ及びＣＬ）として出力する。
【０１３８】
同様に、クリアパルス幅制御設定信号がＨレベルのときは、カウント設定２比較器８３ａ及び第２のパルス発生手段８４ａの組が選択され、入力されるフレームカウント値，ラインカウント値及びピクセルカウント値の各カウント値が第２の比較設定値の組と比較され、第２のパルス発生手段８４ａは、は、そのカウント比較結果と、入力されているバリッド（ＶＡＬＩＤ）制御信号，フレーム制御データ，ピクセルクロック信号とに基づいて制御され、出力としてクリアライン選択イネーブル信号ＣＬＳ２，読み出しライン選択イネーブル信号ＶＳＭ２，蓄積時全ライン選択信号ＶＧＵＰ２，クリア前ゲートプリセット信号ＰＲ２及びクリアパルスＣＬ２の組を、垂直スキャン制御ブロック７７からの出力（ＣＬＳ，ＶＳＭ，ＶＧＵＰ，ＰＲ及びＣＬ）として出力する。
【０１３９】
図１３は、垂直スキャン制御ブロック７７の他の例の構成を示すブロック図である。垂直スキャン制御ブロック７７は、カウント設定１比較器８１ａ、カウント設定２比較器８３ａ、セレクタ８５ａ、パルス発生手段８６ａを含む。
【０１４０】
図１３で図１２と異なる点は、図１２のパルス発生手段８２ａ，８４ａを１つにしたパルス発生手段８６ａを形成したものである。
【０１４１】
具体的には、カウント設定１比較器８１ａ及びカウント設定２比較器８３ａには共通に、フレームカウント値，ラインカウント値及びピクセルカウント値が入力されており、１つにされたパルス発生手段８６ａには、バリッド（ＶＡＬＩＤ）制御信号，フレーム制御データ，ピクセルクロック信号及びクリアパルス印可回数設定信号が入力され、かつカウント設定１比較器８１ａ及びカウント設定２比較器８３ａのそれぞれのカウント比較結果１，２を、パルス幅制御設定信号に応じてセレクタ８５ａで切り換えて前記パルス発生手段８６ａに入力しており、これらの入力に基づいてパルス発生手段８６ａは制御され、出力としてクリアライン選択イネーブル信号ＣＬＳ，読み出しライン選択イネーブル信号ＶＳＭ，蓄積時全ライン選択信号ＶＧＵＰ，クリア前ゲートプリセット信号ＰＲ及びクリアパルスＣＬを出力する。
【０１４２】
図１４は、水平スキャン制御ブロック７８の構成を示すブロック図である。水平スキャン制御ブロック７８は、カウント設定１比較器９１、第１のパルス発生手段９２、カウント設定２比較器９３、第２のパルス発生手段９４を含む。図１４のように、垂直スキャン制御ブロック７８は、カウント設定１比較器９１及び第１のパルス発生手段９２が一体化した組と、カウント設定２比較器９３及び第２のパルス発生手段９４が一体化した組との、２つのカウント設定比較器とパルス発生手段の組を有して構成されている。
【０１４３】
カウント設定１比較器９１及びカウント設定２比較器９３には、ラインカウント値及びがピクセルカウント値が入力され、第１のパルス発生手段９２及び第２のパルス発生手段９４には、バリッド（ＶＡＬＩＤ）制御信号，ピクセルクロック信号及びクロック指定信号ＣＬＫ＿ＳＥＬが入力されている。
【０１４４】
システムクロック信号ＣＬＫ＿ＩＮの高低を示すクロック指定信号ＣＬＫ＿ＳＥＬがＨレベルかＬレベルかで、比較設定値の異なったカウント設定１比較器９１及びカウント設定２比較器９３の一方が選択されるように構成されている。
【０１４５】
すなわち、クロック指定信号ＣＬＫ＿ＳＥＬがＬレベルのときは、カウント設定１比較器９１及び第１のパルス発生手段９２の組がその反転イネーブル端子ＥｎａｂｌｅがＨレベルとなることによって選択され、入力されるラインカウント値及びピクセルカウント値の各カウント値が第１の比較設定値の組と比較され、第１のパルス発生手段８２は、そのカウント比較結果と、入力されているバリッド（ＶＡＬＩＤ）制御信号及びピクセルクロック信号とに基づいて制御され、出力として蓄積信号用ラインメモリリセット信号ＲＥＳＳ１，蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳ１，オフセット用ラインメモリリセット信号ＲＥＳＮ１，オフセット用ラインメモリデータロード信号ＬＯＡＤＮ１の組を、水平スキャン制御ブロック７８からの出力（ＲＥＳＳ，ＬＯＡＤＳ，ＲＥＳＮ，ＬＯＡＤＮ）として出力する。
【０１４６】
同様に、クロック指定信号ＣＬＫ＿ＳＥＬがＨレベルのときは、カウント設定２比較器９３及び第２のパルス発生手段９４の組がそのイネーブル端子ＥｎａｂｌｅがＨレベルとなることによって選択され、入力されるラインカウント値及びピクセルカウント値の各カウント値が第２の比較設定値の組と比較され、第２のパルス発生手段９４は、そのカウント比較結果と、入力されているバリッド（ＶＡＬＩＤ）制御信号及びピクセルクロック信号とに基づいて制御され、出力として蓄積信号用ラインメモリリセット信号ＲＥＳＳ２，蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳ２，オフセット用ラインメモリリセット信号ＲＥＳＮ２，オフセット用ラインメモリデータロード信号ＬＯＡＤＮ２の組を、水平スキャン制御ブロック７８からの出力（ＲＥＳＳ，ＬＯＡＤＳ，ＲＥＳＮ，ＬＯＡＤＮ）として出力する。
【０１４７】
図１５は、水平スキャン制御ブロック７８の他の例の構成を示すブロック図である。水平スキャン制御ブロック７８は、カウント設定１比較器９１、カウント設定２比較器９３、セレクタ９５、パルス発生手段９６を含む。
【０１４８】
図１５で図１４と異なる点は、図１４のパルス発生手段９２，９４を１つにしたパルス発生手段９６を形成したものである。
【０１４９】
具体的には、カウント設定１比較器９１及びカウント設定２比較器９３には共通に、ラインカウント値及びピクセルカウント値が入力されており、１つにされたパルス発生手段９６には、バリッド（ＶＡＬＩＤ）制御信号，ピクセルクロック信号及びクロック指定信号ＣＬＫ＿ＳＥＬが入力され、かつカウント設定１比較器９１及びカウント設定２比較器９３のそれぞれのカウント比較結果１，２を、クロック指定信号ＣＬＫ＿ＳＥＬのＬ，Ｈレベルに応じてセレクタ９５で切り換えて前記パルス発生手段９６に入力しており、これらの入力に基づいてパルス発生手段９６は制御され、出力として蓄積信号用ラインメモリリセット信号ＲＥＳＳ，蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳ，オフセット用ラインメモリリセット信号ＲＥＳＮ，オフセット用ラインメモリデータロード信号ＬＯＡＤＮを出力する。
【０１５０】
上記のように、入力されるシステムクロック信号の周波数の高低に対応したクロック指定信号ＣＬＫ＿ＳＥＬのＨ，Ｌレベルに基づいて垂直スキャン制御ブロック及び／又は水平スキャン制御ブロックを制御することで、システムクロック周波数に応じて動作状態の設定（例えばフレームレートの変更）を行った場合でも、画質に影響を与えるセンサ駆動パルスの幅を常に一定となるように制御することが可能となる。その結果、ノイズの低減、ノイズ増加に伴う消費電流の増加の低減、さらに暗い環境での長時間露光の実現、暗い環境下での撮影時でもフレームレートによらず一定の画質（暗電流ノイズの増加防止）の実現、が可能となる。
【０１５１】
図１６は、システムクロック信号ＣＬＫＩＮの周波数の変更（高低）に対しても、クリアライン選択イネーブル信号ＣＬＳ，クリア前ゲートプリセット信号ＰＲ及びクリアパルスＣＬのパルス幅が一定となるように制御されることを示している。ＣＬＳ，ＰＲ及びＣＬの各パルスの幅は、出力される画像信号の画質に係わるものである。
【０１５２】
図１６（ａ）はシステムクロック信号ＣＬＫＩＮが高くクロック指定信号ＣＬＫ＿ＳＥＬがＬレベルの場合における、ＣＬＳ，ＰＲ及びＣＬの各パルス幅の状態を示し、図１６（ｂ）はシステムクロック信号ＣＬＫＩＮが低くクロック指定信号ＣＬＫ＿ＳＥＬがＨレベルの場合における、ＣＬＳ，ＰＲ及びＣＬの各パルス幅が図１６（ａ）と同じとなるように制御された状態を示している。
【０１５３】
以上説明した本発明の実施の形態によれば、閾値電圧変調方式のＭＯＳ型イメージセンサと、前記イメージセンサの出力を信号処理する信号処理部を含む画像処理装置において、前記信号処理部に入力したシステムクロック信号の周波数を前記イメージセンサへ通知することにより、イメージセンサでは撮影時の処理において複数のシステムクロック周波数に対応することができ、システムクロック周波数の変更に伴う画質の劣化を防ぐことができる。
【０１５４】
尚、上記実施の形態は、固体撮像素子として閾値電圧変調方式のＭＯＳ型イメージセンサを例に説明したが、閾値電圧変調方式のＭＯＳ型イメージセンサに限定されるものではなく、他の方式のイメージセンサについても適応可能であることは言うまでも無い。
【図面の簡単な説明】
【図１】本発明の実施の形態に係わる画像処理装置の構成を示すブロック図。
【図２】本発明の実施の形態に係わるイメージセンサＬＳＩの構成を示す回路図。
【図３】本発明の実施の形態に係わるドレイン・ゲート電圧供給回路の構成を示す回路図。
【図４】本発明の実施の形態に係わるソース電圧供給回路の構成を示す回路図。
【図５】本発明の実施の形態に係わるセンサセルへ印加するバイアス電圧を説明するための図。
【図６】本発明の実施の形態に係わる、センサの読み出しラインとクリアラインを説明するための図。
【図７】本発明の実施の形態に係わる垂直同期信号と水平同期信号のタイミングを示すタイミングチャート。
【図８】本発明の実施の形態に係わるイメージセンサＬＳＩのタイミングジェネレータの構成を示す回路ブロック図。
【図９】本発明の実施の形態に係わるＨブランキング期間における各状態における各信号の状態を説明するためのタイミングチャート。
【図１０】本発明の実施の形態に係わるタイミングジェネレータの垂直スキャン制御ブロックの構成を示すブロック図。
【図１１】本発明の実施の形態に係わるタイミングジェネレータの垂直スキャン制御ブロックの他の例の構成を示すブロック図。
【図１２】本発明の実施の形態に係わるタイミングジェネレータの垂直スキャン制御ブロックの更に他の例の構成を示すブロック図。
【図１３】本発明の実施の形態に係わるタイミングジェネレータの垂直スキャン制御ブロックの更に別の他の例の構成を示すブロック図。
【図１４】本発明の実施の形態に係わるタイミングジェネレータの水平スキャン制御ブロックの構成を示すブロック図。
【図１５】本発明の実施の形態に係わるタイミングジェネレータの水平スキャン制御ブロックの他の例の構成を示すブロック図。
【図１６】本発明の画像処理装置に係る、システムクロック周波数の変更（高低）に対応してセンサ駆動パルスの幅を一定とするように制御した例を説明するタイミングチャート。
【符号の説明】
１…イメージセンサＬＳＩ、２…信号処理ＬＳＩ、３…センサセルアレイ、６…垂直ドライブ回路、８…レギュレータ、９…蓄積信号用ラインメモリ、１０…オフセット信号用ラインメモリ、１３，２６…タイミングジェネレータ、１４，２３…レジスタ、１５…３線シリアルインターフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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