(57)【要約】【課題】  Ｄ２ＤおよびＷＤ工程のばらつきの影響を軽減する、適応的な個別ウエルボディバイアス制御方法を提供すること。【解決手段】  本発明の集積回路は、ｎウエルと、前記ｎウエル内に第１のｐチャネルトランジスタを備え、前記ｎウエルは、該第１のｐチャネルトランジスタのボディを形成し、マルチプレクサ制御線によって制御されるマルチプレクサを備え、該マルチプレクサの出力は、前記ｎウエルに接続され、該マルチプレクサは、前記ｎウエルを２つの異なる電圧のいずれかにバイアスする。   【選択図】図２
2004336035.tif 000002
【特許請求の範囲】
【請求項１】
ｎウエルと、
前記ｎウエル内に第１のｐチャネルトランジスタを備え、前記ｎウエルは、該第１のｐチャネルトランジスタのボディを形成し、
マルチプレクサ制御線によって制御されるマルチプレクサを備え、該マルチプレクサの出力は、前記ｎウエルに接続され、該マルチプレクサは、前記ｎウエルを２つの異なる電圧のいずれかにバイアスする集積回路。
【請求項２】
第１のｎウエルと、
前記第１のｎウエル内に第１のｐチャネルトランジスタを備え、前記第１のｎウエルは、該第１のｐチャネルトランジスタのボディを形成し、
第１のマルチプレクサ制御線によって制御される第１のマルチプレクサを備え、該第１のマルチプレクサの出力は、前記第１のｎウエルに接続され、また該第１のマルチプレクサは、前記第１のｎウエルを電源電圧または第１のバイアス電圧のいずれかにバイアスし、
第２のｎウエルと、
前記第２のｎウエル内に第２のｐチャネルトランジスタを備え、前記第２のｎウエルは、該第２のｐチャネルトランジスタのボディを形成し、
第２のマルチプレクサ制御線によって制御される第２のマルチプレクサを備え、該第２のマルチプレクサの出力は、前記第２のｎウエルに接続され、該第２のマルチプレクサは、前記第２のｎウエルを電源電圧または第２のバイアス電圧のいずれかにバイアスする集積回路。
【請求項３】
ｎウエルと、
前記ｎウエル内に第１のｐチャネルトランジスタを備え、前記ｎウエルは、該第１のｐチャネルトランジスタのボディを形成し、
前記ｎウエル内に第２のｐチャネルトランジスタを備え、該第２のｐチャネルトランジスタのソースは前記ｎウエルに接続され、該第２のｐチャネルトランジスタのドレインは電源に接続され、
出力が前記ｎウエルに接続される分圧回路と、
入力が前記第２のｐチャネルトランジスタのゲートに接続され、出力が前記分圧回路の入力に接続されるインバータと、を備える集積回路。
【請求項４】
ａ）集積回路チップを選択するステップと、
ｂ）電源に全てのｎウエルが完全に接続される場合の前記チップを評価するステップと、
ｃ）バイアス電圧に全てのｎウエルが完全に接続される場合の前記チップを評価するステップと、
ｄ）電源に全てのｎウエルが完全に接続される場合、またはバイアス電圧に全てのｎウエルが完全に接続される場合に、前記チップが許容可能である場合には、前記チップの最良の構成を保存し、ステップｓ）にジャンプするステップと、
ｅ）許容可能なｐウエルバイアスについて評価を検査するステップと、
ｆ）ランダム化および線形推定を用いて集団を生成するステップと、
ｇ）前記集団においてジェニター形式の遺伝的アルゴリズムを実行するステップと、
ｈ）トーナメント選択を用いて前記集団から２つの親染色体を選択するステップと、
ｉ）前記２つの親染色体から子染色体を生殖させるステップと、
ｊ）HUX形式の交差において、より適した親を選ぶことにより、前記子のｎウエル上の電圧を生成するステップと、
ｋ）前記子の基板バイアスを前記親の平均基板バイアスに設定するステップと、
ｌ）ランダムに、および前記２つの親の平均値に基づいて前記子染色体を突然変異させるステップと、
ｍ）結果として生成された子染色体を評価するステップと、
ｎ）前記子の評価が許容可能である場合には、前記チップの前記子構成を保存し、ステップｓ）にジャンプするステップと、
ｏ）世代の最大数に達していない場合には、前記集団を更新し、ステップｇ）にジャンプするステップと、
ｐ）遺伝的アルゴリズムの最大数が実行されていた場合には、前記チップの前記子構成を保存し、ステップｓ）にジャンプするステップと、
ｑ）前記子染色体においてバイアスを再評価するステップと、
ｒ）前記集団を更新し、ステップｇ）にジャンプするステップと、
ｓ）さらに多くのチップがある場合には、新たなチップを選択して、ステップｂ）ないしステップｒ）を繰り返すステップとを含む方法。
【請求項５】
ｔ）前記構成を読み出すステップと、
ｕ）前記最良の構成を用いて、各チップにおいてスキャンチェーンを設定するステップとをさらに含む請求項４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は全般に集積回路の分野に関し、より具体的には、集積回路内のダイ（チップ）間（die-to-die：D2D）およびダイ内（within-die：WD）の工程のばらつきの影響を最小限に抑える分野に関する。
【背景技術】
【０００２】
最新のCMOS技術で小型化が進むにつれ、ダイ間およびダイ内のばらつきの影響が、さらに害を及ぼすようになってきている。工程のばらつきは４段階に分類することができる。すなわち、ロット間のばらつき、ウェーハ間のばらつき、ダイ間のばらつきおよびダイ内のばらつきである。高性能のVLSIチップの場合、ダイ間およびダイ内のばらつきが、それらのチップの性能および消費電力に大きな影響を及ぼす。
【０００３】
どんなに著しい進歩が、工程のばらつきを少なくするにあたりなされても、シリコンの製造業者は、技術の縮小化に追いつけていない。既存の統計モデルでは、50nm世代の技術で２０％の３σチャネル長偏差を仮定する場合に、工程に由来するダイ内のばらつきが原因で、本質的に性能向上を生み出すことができないことを示している。
【０００４】
空間寸法の小さなばらつきが、製造工程の臨界寸法に対して大きくなりつつある。これらの相対的に大きなばらつきによって、回路の動作周波数および電力散逸が広範に分散するようになる。周波数および電力の分散は、最小周波数ｆｔおよび電力散逸制約Ｐｔの両方を満たす、回路あるいはチップのパーセンテージを決定する。所定の１組の制約を与えるとき、より広い分散は、製造後に低ビンニングの歩留まりをもたらすようになる。
【０００５】
ｎチャネル電界効果トランジスタ（nFET）およびｐチャネル電界効果トランジスタ（pFET）のボディのバイアスを調整する試みが、動作周波数および消費電力に作用し、それにより製品のビンニングを改善するためになされている。1995年に研究を開始している研究者は、適応的ボディバイアス（adaptive body bias：ABB）を用いて、トランジスタ閾値電圧を低下させて、素子性能を保持することを検討している。非特許文献１は、典型的な実施形態において用いられる標準的な遺伝的アルゴリズムについて説明している。
【非特許文献１】David Goldberg著「Genetic Algorithms」(Addison-Wesley、1989）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
最近の研究によると、オンチップ測定回路を用いて、必要とされるバックバイアスを判定する適応的なバイアス制御方法がある。その結果が示唆するところによると、ＡＢＢの最も簡単な実施態様は、ダイ間（Ｄ２Ｄ）のばらつきの影響を軽減する際に有効であったが、ダイ内（ＷＤ）のばらつきへの作用は限られていた。この手法が本当に有効であるためには、Ｖnb（nFETのボディ電圧）が回路のセクション毎に別々に調整される必要がある。それはトリプルウエル工程を用いてｎウエルおよびｐウエルの両方を生成することが必要である。この方法の有効性は、用いられるセクションのサイズによってさらに制限される。有効性を高めるには、レプリカクリティカルパス、位相検出器、カウンタおよびＲ−２Ｒラダーデジタル／アナログ（Ｄ／Ａ）コンバータとともに、別のパワーグリッドセクションを追加する必要がある。これは、ダイ面積およびルーティングリソースの両方において著しくコストがかかることを示す。また、あるセクション内の局部的な、ばらつきが大きなエリアは対処されない。
【課題を解決するための手段】
【０００７】
Ｄ２ＤおよびＷＤ工程のばらつきの影響を軽減する、適応的な個別ウエルボディバイアス制御方法（individual-well adaptive method of body bias control：IWABB）が示される。ｐ型トランジスタがセクション内で接地されているものとする。あるセクション内の全てのｐ型トランジスタのボディ（body、本体）が単一のウエルに接続される。このセクションサイズは、エリアオーバーヘッドに全く影響を及ぼすことなく、回路に対し細い粒状調整をすることができるようにするほど十分に小さくすることができる。
【０００８】
追加される回路およびルーティングを少ない量に抑えながら、個々のウエルのバイアスをインテリジェントに調整することができ、結果として、チップ電力および性能がより厳密に制御されるようになる。実験結果は、提案される方法を用いて、１７％程度の低ビンニングの歩留まりが９０％以上まで改善できることを示す。
【０００９】
本発明の他の態様および利点は、本発明の原理を例示する、添付の図面とともに取り上げられる、以下に記載される詳細な説明から明らかになるであろう。
【発明を実施するための最良の形態】
【００１０】
ｎウエルあるいはトリプルウエルＣＭＯＳ工程では、ｎウエル（pFETボディ）が通常は電源電圧Ｖddに直に接続される。pFETボディバイアスを低減することにより、それらの閾値電圧Ｖｔが低下し、pFETのスイッチングが速くなり、それらの漏れ電流が増加する。pFETは本質的にはnFETよりも低速であるので、これらのスイッチング速度は通常は回路性能全体の制限要因の１つになる。pFETの速度を高めることにより、回路全体の速度を著しく速めることができる。しかしながら、先行する研究者たちが行ったような個別の電源およびパワーグリッドを用いてＶｐｂ（pFETのボディ電圧）を制御する代わりに、図１に示されるように、pFETのドレインとボディとの間の容量性結合を用いて、ｎウエル全体にＶｐｂを与えることができる。
【００１１】
図１は、２つのpFETを含むｎウエルの断面図である。図１に示される本発明の典型的な実施形態では、ｐ基板１００内にｎウエル１０２が形成される。２つのpFETが示される。第１のpFETは、第１のソース電圧Ｖdd１１２に接続される第１のソース１０４と、第１のドレイン電圧１１４に接続される第１のドレイン１０６と、第１のゲート１１６とを備える。第２のpFETは、第２のソース電圧Ｖdd１１８に接続される第２のソース１０８と、第２のドレイン電圧１２０に接続される第２のドレイン１１０と、第２のゲート１２２とを備える。第１のソース１０４とｎウエル１０２との間の接合にかかる第１のソースキャパシタンス１２４が示される。第１のドレイン１０６とｎウエル１０２との間の接合にかかる第１のドレインキャパシタンス１２６が示される。第２のソース１０８とｎウエル１０２との間の接合にかかる第２のソースキャパシタンス１２８が示される。第２のドレイン１１０とｎウエル１０２との間の接合にかかる第２のドレインキャパシタンス１３０が示される。
【００１２】
ｎウエルをＶddから切り離し、そのｎウエルがこれらのウエル−ドレイン／ソース間キャパシタを通して調整されるようにすることにより、ｎウエル内の全てのpFETのボディ電圧が、それらの集合的なドレイン電圧によってまとめて決定されるであろう。ｎウエルが完全に非反転のロジックを含まない（すなわち、常に各ウエルにおいてかなりの数のpFETが導通している）ものと仮定すると、Ｖpbは常にＶddの電圧よりもやや低い電圧として保持されるであろう。しかしながら、pFETのスイッチング中のｎウエル電圧の電圧の振れは信頼性に関する懸念になり得る。
【００１３】
本発明の１つの典型的な実施形態では、個々のｎウエルが、所望により、Ｖddあるいはバイアス電圧Ｖbiasに対してバイアスをかけられることができる。図２は、存在する寄生ＲＣ回路、およびＶddとバイアス電圧Ｖbiasとの間で選択するために用いられるマルチプレクサとともに、２つのインバータを含む単一のｎウエルを示す。
【００１４】
第１のpFET２００および第１のnFET２０２を含む第１のインバータが、第１のpFET２００および第１のnFET２０２のドレインを互いに接続することにより構成され、第１の出力ノード２１０が形成される。第１のpFET２００のソースはＶｄｄ２１４に接続され、第１のnFET２０２のソースはグランド２１８に接続される。第１のpFET２００および第１のnFET２０２のゲートは互いに接続され、第１の入力２０８が形成される。ｎウエル２２４は、Ｖdd２２６またはバイアス電圧Ｖbias２２８のいずれかに対してバイアスをかけられるものであり、この図では示さないスキャンレジスタの出力から、制御線２３２を通して制御される２：１マルチプレクサによって決定される。スキャンラッチ、シフトレジスタ、および制御線を出力する他の同等の回路がこの機能を実現することは当業者には理解されよう。ｎウエル２２４と第１のpFET２００との間の寄生抵抗およびキャパシタは、第１のpFET２０２のボディ、グランド２１８およびｎウエル２２４の間に接続される３つのＲＣモデル２２０によって表される。
【００１５】
第２のpFET２０４および第２のnFET２０６を含む第２のインバータが、第２のpFET２０４および第２のnFET２０６のドレインを互いに接続することにより構成され、第２の出力ノード２１２が形成される。第２のpFET２０４のソースはＶｄｄ２１６に接続され、第２のnFET２０６のソースはグランド２１８に接続される。第２のpFET２０４および第２のnFET２０６のゲートは互いに接続され、第１の出力２１０にも接続される。ｎウエル２２４と第２のpFET２０４との間の寄生抵抗およびキャパシタは、第２のpFET２０４のボディ、グランド２１８およびｎウエル２２４の間に接続される、３つのＲＣモデル２２２によって表される。
【００１６】
回路内の両方のpFETのボディは同じｎウエルに接続される。図２において、ボディからマルチプレクサ２３０まで分布するＲＣツリーは、ウエル内、およびウエルと基板との間の寄生をモデル化する。
【００１７】
０．１μｍCMOS工程を利用し、インバータ内のpFETの幅を個別に掃引しながら、インバータチェーンを通してスイッチングイベントを伝達することにより、それらのボディバウンスと、そのチェーンの中の遅延とを、個々のインバータ幅の関数として考えることができる。これは、各方向にスイッチングするｎウエル内のトランジスタの数を掃引することと等価である。各インバータ幅を掃引することにより、ウエルの寄生が変更されるようになり、そのような変更はシミュレーション中のネットリスト内に自動的に組み込まれることに留意されたい。標準的にバイアスをかけられるｎウエルに対して、ｎウエルが浮動している場合のボディバウンスには約４０ｍＶの増加がある。これは、信頼性に関しては大きな懸念にはならないであろう。しかしながら、本明細書で示す本発明の実施形態において、Ｖdd２２６またはＶbias２２８に対して、ｎウエルにアクティブにバイアスをかけることにより、このボディバウンスは大いに減少する。任意のｎウエルが、Ｖdd２２６またはＶbiasのいずれかのアクティブバイアス電圧に接続されることができる。そのような制御では、図２においてマルチプレクサ２３０への単一の制御線２３２によって示されるような１つのスキャンラッチしか必要とされない。さらに、ｎウエルのためのボディバウンスを揃えるために、ある方向と他の方向とのスイッチングのための全トランジスタサイズの比のバランスをとるようにして、トランジスタおよびゲートを単一のウエルにグループ化することができる。おそらく、２：１あるいは３：１未満の比で十分である。また、バイアス電圧Ｖbiasはｎウエル毎に同じである必要はないことに留意されたい。Ｖbiasの異なる値は、所望によりｎウエル毎で用いられる。
【００１８】
ただし、浮動するウエルは電力Ｐｏｐを増加させるようになるので（増加する漏れ電流に起因する）、全電力散逸を低減するために、接続されるウエルにかかるバイアスを変更する必要がある。これは、（１）接続されるｐウエル（ｎウエル工程における基板）の電圧を下げるようにするか、（２）接続されるｎウエルの電圧を増加するようにするか、あるいは（３）その両方の３つの方法において、シングルおよびトリプルウエル工程の両方においてなされることができる。
【００１９】
回路が動作周波数ｆopおよび電力Ｐopを検査している最中に、最初に、チップをビンニングするために用いられる測定値を用いて、ウエル接続を制御することができる（すなわち、浮動状態あるいはバイアス状態）。ビンニングの歩留まりを改善するために、チップを、ｆopがｆt以上であり、ＰopがＰmax以下である許容可能な領域に動かす必要がある。ただし、ｆｔはターゲット周波数であり、Ｐmaxは最大電力である。ｎウエルを浮動させて、ｐウエルにバイアスをかけるようにする比較的容易な事例であっても、サーチ空間は莫大である。ｎ個のｎウエルを有する回路の場合、ｎウエルを浮動させるのに２ｎ個の実現可能な構成が存在する。これを許容可能なｐウエルバイアスの範囲（限定された電源分解能および範囲に基づく）と組み合わせると、余すところなくサーチを実行するのが不可能になる。しかしながら、どのウエルを浮動させるかを決定することは、遺伝的方法でインテリジェントになされることができる。各ウエルが二値染色体内の単一のビットに割り当てられ、ｆop、Ｐop、ｆtおよびＰｔを用いる目的関数に基づいて、遺伝的方法が、浮動するウエルおよび接続されるウエルの良好な組み合わせをサーチする。
【００２０】
図２に示されるインタラクティブに調整可能なボディバイアス（iABB）方式は、ｎウエル内のｐチャネルトランジスタのボディ接続をバイアス電圧Ｖbiasに接続することにより、それらのトランジスタのためのバックボディバイアスを調整する。しかしながら、図１に示されるのと同じような、異なるｉＡＢＢ方式における浮動するボディは、そのような広範な電圧において、ソースおよびドレイン端子によって引っ張られる場合もあり、信頼性への懸念が生じる恐れがある。したがって、ｎウエルをバイアス電圧Ｖbiasに接続することにより、信頼性に対する懸念を少なくする。
【００２１】
本発明の典型的な実施形態では、ローカル電源に接続される分圧回路３３０を用いて、ボディ電圧を安定化することができる。図３は、分圧回路を用いる本発明の典型的な実施形態の概略図である。本発明のこの典型的な実施形態では、追加されるｐチャネルトランジスタ３３６とともに、インバータ３００がｎウエル３１４内に形成され、ｎウエル電圧が分圧回路３３０を用いてバイアスをかけられる。第１のpFET３０２および第１のnFET３０４を含む第１のインバータが、第１のpFET３０２および第１のnFET３０４のドレインを互いに接続することにより構成され、第１の出力ノード３０８が形成される。第１のpFET３０２のソースはＶｄｄ３１２に接続され、第１のnFET３０４のソースはグランド３１０に接続される。第１のpFET３０２および第１のnFET３０４のゲートは互いに接続され、第１の入力３０６が形成される。ｎウエル３１４は第１のpFET３０２のボディを構成し、いくつかの追加されるｐチャネルトランジスタ３３６も同じｎウエル３１４内にある。これらの追加されるｐチャネルトランジスタ３３６は、それらのソース、ドレインおよびゲートへの接続が本発明のこの実施形態には関係しないので、この典型的な概略図では接続されないように示される。それらのｐチャネルトランジスタは、本発明のこの実施形態を用いる設計者によって、所望により任意のタイプの付加回路のpFET部分を用いることができ、ここでは、同じｎウエル３１４内に複数のpFETが存在できることを示すために単に含まれている。この典型的な実施形態では、ｎウエル（ｐチャネルトランジスタのボディ）は、スキャンレジスタ出力３１８によって制御されるｐチャネルプルアップトランジスタ３１６を用いてバイアスをかけられる。本発明のこの典型的な実施形態ではスキャンレジスタが用いられるが、本発明の範囲内で、スキャンラッチ、シフトレジスタ、および制御線を出力する他の同等の回路を用いて、この機能を実行することもできることは当業者には理解されよう。このスキャンレジスタ３２０はスキャンレジスタのチェーンのうちの１つを用いることができ、スキャンチェーン内の他のスキャンレジスタに接続される、スキャンレジスタ入力３２２およびスキャンレジスタ出力３２４を含む。プルアップトランジスタ３１６のソースはｎウエル３１４に接
続され、プルアップトランジスタ３１６のドレインはＶｄｄ３１２に接続される。また、スキャンレジスタ出力３１８はインバータの入力３２６に接続され、インバータ出力３２８は分圧回路３３０の入力に接続される。分圧回路は、第３のpFET３３２および第４のpFET３３４からなる。第３および第４のpFETのソースはｎウエル３１４に接続される。第３のpFET３３２のドレインはＶｄｄ３１２に接続され、第４のpFET３３４のドレインはグランド３１０に接続される。第３および第４のpFETのゲートはインバータ出力３２８に接続される。
【００２２】
インバータ内のｐチャネルトランジスタのボディはプルアップトランジスタと、分圧回路の出力とに接続される。プルアップトランジスタがオンである（スキャンレジスタの出力が０である）とき、ｐチャネルトランジスタのボディはＶddに接続される。スキャンレジスタの出力が１であるとき、プルアップトランジスタのボディ電圧は分圧回路によって調節される。複数の分圧回路を並列に配置して、ボディ電圧のより細分状のある（granularity）調整が可能になる。１つの分圧回路が、それら統計的な相関に基づいて、一群のｐチャネルトランジスタに対して役割を担うことができる。また、バイアス電圧Ｖbiasはｎウエル毎に同じである必要はないことに留意されたい。所望により分圧回路の構成を変更することによって、各ｎウエルにおいて異なる値のＶbiasを用いることができる。スキャンレジスタ（あるいはスキャンラッチ）の出力は、スキャンレジスタ（あるいはスキャンラッチ）のチェーンを通して製造時の検査をしている最中に設定される。
【００２３】
この典型的な実施形態は、ｎウエルを浮動させておく場合と比べて、ｐチャネルトランジスタのボディ電圧の揺れの量を低減する。こうして揺れを低減することにより、回路の潜在的な信頼性を改善することができる。また、所与のｎウエル内のｐチャネルトランジスタの定常状態のボディ電圧はもはやｎウエル内のｐチャネルトランジスタの状態には依存しない。むしろ、ｎウエル内のｐチャネルトランジスタの定常状態のボディ電圧は、分圧回路にアサートされる制御によってのみ決定され、ｎウエルを浮動させておく場合と比べて、ある程度の不確定さが排除される。さらに、本発明のこの典型的な実施形態は、外部から電源を供給することなく、かつその電源を分配する関連するコストをかけることなく、ｐチャネルトランジスタのボディに複数のバイアス電圧を供給できる可能性を導入する。しかしながら、本発明のこの典型的な実施形態では、分圧回路を実施するために必要とされる付加回路にコストがかかる。
【００２４】
図４は、本発明による適応的な個別ウエルボディバイアス制御方法（IWABB）の典型的な実施形態の流れ図である。工程にばらつきがある場合の１組のチップを与える（４００）と、IWABBは、その固有のばらつきに基づいて、各チップを最適化する。ステップ４０２では、所与のチップがｎ個のｎウエルを有する場合には、各ビットが単一のｎウエルを表すｎビット染色体で、IWABBが実行される。最初に、各チップは、電源電圧Ｖddに全てのｎウエルが接続される場合に一度、およびバイアス電圧に全てのｎウエルが接続される場合に一度の２度評価される。判定ステップ４０４では、これらの構成のいずれかが許容可能である場合には、ステップ４２６において保存され、次のチップの評価が開始される。最初のテストにおいて許容可能な構成が見つからない場合には、ステップ４０６において、基板にバイアスをかける有効性を判定するための評価が実行される。これら３つの評価を用いて、ｎウエルが浮動する場合、および基板にバイアスをかける場合のΔＰop／Δｆop勾配を決定することができる。ステップ４０８では、浮動するｎウエルの数および基板バイアスの量の簡単な線形推定値を用いて、染色体のランダムな集団が生成され、評価される。ステップ４１０では、基本的なGenitor形式の遺伝的アルゴリズムがこの初期集団において実行される。ステップ４１２では、トーナメント選択を用いて、その集団から２つの親染色体が選択される。ステップ４１４では、これらの２つの親が、生殖関数によって１つの子染色体をもうける。子の浮動するｎウエルが、HUX形式の交差において、より適合する親を選ぶことにより生成される。子基板バイアスは、親基板バイアスの平均値によって決定される。その後、子は、ランダムに、および２つの親の平均値に基づいて突然変異する。親の平均ＰopがＰｔよりも大きい場合には、基板バイアスの減少が選ばれる。親の平均ＰopがＴｔよりも小さい場合には、浮動するｎウエルの数は少なくとも、浮動する親のｎウエルの平均数である。親の平均ｆopがｆｔよりも大きい場合には、浮動するｎウエルの数は多くても、浮動する親のｎウエルの平均数である。この種の方向性のある突然変異は、遺伝的方法の性質には当てはまらないが、収束の速度を改善するのに役に立つ。その後、判定ステップ４１６では、子が評価され
る。それが許容可能でない場合には、ステップ４１８において、世代の最大数に達していないなら、ステップ４２４において、少なくとも適合する染色体を子で置き換えることにより、その集団が更新される。その後、遺伝的アルゴリズムの次の世代がステップ４１０において開始する。世代の最大数が完了していた場合には、かつ判定ステップ４２０において、Genitor形式の遺伝的アルゴリズムの繰返しの最大数に達していない場合には、ステップ４２２において、線形推定に基づいて、基板バイアスの全てが更新される。ステップ４２４において、その集団が更新され、その後、遺伝的アルゴリズムがステップ４１０において再開される。ステップ４２０によって判定されるような、遺伝的アルゴリズムの繰返しの終了時に、ステップ４２６において、最良の染色体が記録される。ステップ４２８では、最良の染色体を用いて、スキャンチェーンを通してチップ構成が設定される。
【００２５】
当業者は、本発明のこの典型的な実施形態において用いられる標準的な遺伝的アルゴリズムに精通しているであろう。遺伝的アルゴリズムのさらに詳しいことは、David Goldberg著の「Genetic Algorithms」(Addison-Wesley、1989）で見出すことができる。
【００２６】
図５は、図４のステップ４２８に示されるようなスキャンチェーンに最良の染色体をロードすることを示す本発明の典型的な実施形態のブロック図である。第１のスキャンラッチあるいはスキャンレジスタ５００、第２のスキャンラッチあるいはスキャンレジスタ５０２および第３のスキャンラッチあるいはスキャンレジスタ５０４を備えるスキャンチェーンが示される。第１のスキャンレジスタ５００の出力５０８は、第２のスキャンレジスタの入力と、第１のバイアス制御回路５１４のマルチプレクサ制御線とに接続される。第２のスキャンレジスタ５０２の出力５１０は、第３のスキャンレジスタ５０４の入力と、第２のバイアス制御回路５１６のスイッチ制御線とに接続される。第３のスキャンレジスタ５０４の出力５１２は、第３のバイアス制御回路５１８のマルチプレクサ制御線に接続される。スキャンチェーンは、第１のスキャンレジスタ５００の入力５０６を通して、図４に示される方法を用いて決定されるような、そのチップのための最良の染色体を設定される。本発明のこの典型的な実施形態では、３つのスキャンレジスタおよび８ビット染色体が示されるが、本発明の範囲内で、スキャンチェーンおよび染色体は任意の所望の長さにすることができることは当業者には理解されよう。通常チップ上の各ｎウエルは、スキャンチェーン内の単一のビットによって制御される１つのバイアス制御回路を含み、染色体のサイズはスキャンチェーンに一致するであろう。また、本発明のいくつかの実施形態においては、２つ以上のスキャンチェーンを用いることが有利な場合もあり、その場合には、各スキャンチェーンが全てのバイアス制御回路のサブセットを設定することに留意されたい。
【００２７】
本発明の上記の説明は、例示および説明の目的のために提供されてきた。それは、本発明を網羅的に述べたり、本発明を開示される形態と全く同じものに限定したりすることを意図しているわけではなく、上記の教示に照らして、他の変更形態および変形形態が実現可能な場合もある。それらの実施形態は、本発明の原理およびその実用的な応用形態を最も明瞭に説明し、それにより、当業者が、考慮している特定に用途に相応しいように種々の実施形態および種々の変更形態において本発明を最大限に利用できるようにするために選択され、説明された。添付の特許請求の範囲は、従来技術によって制限される範囲を除いて、本発明の他の代替の実施形態を含むように解釈されることが意図されている。
【図面の簡単な説明】
【００２８】
【図１】２つのpFETを含むｎウエルの断面図。
【図２】本発明によるバックバイアス回路の典型的な実施形態の概略図。
【図３】本発明によるバックバイアス回路の別の典型的な実施形態の概略図。
【図４】本発明によるインテリジェント適応的ボディバイアス制御アルゴリズムの典型的な実施形態の流れ図。
【図５】最良の染色体をスキャンチェーンにロードすることを示す、本発明の典型的な実施形態のブロック図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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