(57)【要約】    【課題】素子の小型化を伴う場合でも、工程の複雑化を防止するのに適したCMOSイメージセンサの単位画素を提供すること。    【解決手段】フォトダイオードPD21と、フォトダイオードPD21と電源端子VDD CT間に位置し、ゲート34を備えるリセットトランジスタと、フォトダイオードPD21とフローティング拡散ノードFD23間に位置し、ゲート33を備えるトランスファトランジスタと、ゲート36が拡散ノードFD23に接続され、ドレインが電源端子VDD CTに接続されたドライブトランジスタと、ゲート35を備え、ドレインがドライブトランジスタのソースに接続され、ソースが出力端子Tx CTに接続されたセレクトトランジスタと、ドライブトランジスタのソースと拡散ノードFD23との間に接続され、ゲート36が拡散ノードFD23に接続されたダミートランジスタとを含んで構成されている。【選択図】  図4
2004336016.tif 000002
【特許請求の範囲】
【請求項１】
フォトダイオードと、
該フォトダイオードと電源電圧端子との間にソース・ドレイン経路が形成され、ゲートに第1制御信号が印加されるリセットトランジスタと、
前記フォトダイオードとフローティング拡散ノードとの間にソース・ドレイン経路が形成され、ゲートに第2制御信号が印加されるトランスファトランジスタと、
ゲートが前記フローティング拡散ノードに接続され、ドレインが前記電源電圧端子に接続されたドライブトランジスタと、
ゲートに第3制御信号が印加され、ドレインが前記ドライブトランジスタのソースに接続され、ソースが出力端子に接続されたセレクトトランジスタと、
前記ドライブトランジスタのソースと前記フローティング拡散ノードとの間にソース・ドレイン経路が形成され、ゲートが前記フローティング拡散ノードに接続されたダミートランジスタと
を含んで構成されていることを特徴とするCMOSイメージセンサの単位画素。
【請求項２】
前記ダミートランジスタが、電源電圧より高いしきい値電圧を有し、常にターンオフ状態を維持するトランジスタであることを特徴とする請求項1に記載のCMOSイメージセンサの単位画素。
【請求項３】
前記フローティング拡散ノードが、基板内に形成されたドーパント注入層で構成され、前記ダミートランジスタの高しきい値電圧領域が、前記フローティング拡散ノードの一部と前記ダミートランジスタのゲートの一部にオーバーラップして形成されていることを特徴とする請求項1に記載のCMOSイメージセンサの単位画素。
【請求項４】
前記ドライブトランジスタのゲートと前記ダミートランジスタのゲートとが、単一の導電膜により、相互に接続されていることを特徴とする請求項1に記載のCMOSイメージセンサの単位画素。
【請求項５】
前記ドライブトランジスタのゲートと前記フローティング拡散ノードとが、1つのバッティングコンタクトにより、相互に電気的に接続されていることを特徴とする請求項1に記載のCMOSイメージセンサの単位画素。
【請求項６】
前記ドライブトランジスタのゲートと前記フローティング拡散ノードとが、シリサイド層により、相互に電気的に接続されていることを特徴とする請求項1に記載のCMOSイメージセンサの単位画素。
【請求項７】
フォトダイオードが形成された第1活性領域と、
該第1活性領域とループを形成するように、前記第1活性領域の一方のエッジから延び、前記第1活性領域の他方のエッジに接続された第2活性領域と
を含んで構成されていることを特徴とするCMOSイメージセンサの単位画素。
【請求項８】
前記第2活性領域が、
前記第1活性領域の一方のエッジから延び、トランスファトランジスタ及びフローティング拡散ノードが形成された第1領域と、
前記第1活性領域と平行に前記第1領域から延び、ドライブトランジスタ、セレクトトランジスタ、及び前記ドライブトランジスタの動作時に前記フローティング拡散ノードへの電流の逆流を防止するダミートランジスタが形成された第2領域と、
該第2領域から前記第1活性領域の他方のエッジまで延び、電源電圧端子及びリセットトランジスタが形成された第3領域と
を含んで構成されていることを特徴とする請求項7に記載のCMOSイメージセンサの単位画素。
【請求項９】
前記第2領域を含む導電性ウェルを、さらに含むことを特徴とする請求項8に記載のCMOSイメージセンサの単位画素。
【請求項１０】
前記ドライブトランジスタのゲートが、
前記第2領域の上面を横切る第1縦方向ストライプと、
該第1縦方向ストライプから延び、前記第2領域と平行に配置された横方向ストライプと、
該横方向ストライプから延び、前記第2領域の上面を横切り、前記ダミートランジスタのゲートとなる第2縦方向ストライプと
を含むことを特徴とする請求項8に記載のCMOSイメージセンサの単位画素。
【請求項１１】
前記第2縦方向ストライプの一部及び前記第2領域の一部にオーバーラップし、前記電源電圧端子に印加される電源電圧より高いしきい値電圧を有する前記ダミートランジスタの高しきい値電圧領域を、さらに含むことを特徴とする請求項10に記載のCMOSイメージセンサの単位画素。
【請求項１２】
前記ドライブトランジスタのゲートと前記フローティング拡散ノードとが、1つのバッティングコンタクトにより相互に電気的に接続されていることを特徴とする請求項8に記載のCMOSイメージセンサの単位画素。
【請求項１３】
前記ドライブトランジスタのゲートと前記フローティング拡散ノードとが、ブリッジ配線を介して相互に電気的に接続されていることを特徴とする請求項8に記載のCMOSイメージセンサの単位画素。
【請求項１４】
前記ブリッジ配線が、シリサイド層により構成されていることを特徴とする請求項13に記載のCMOSイメージセンサの単位画素。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサに関し、特に、CMOSイメージセンサの単位画素に関する。
【背景技術】
【０００２】
通常、CMOSイメージセンサの単位画素は、1つのフォトダイオード(PD)と4つのnMOSトランジスタとで構成されている。
【０００３】
4つのnMOSトランジスタは、フォトダイオードPDで集められる電荷をフローティング拡散領域(Floating Diffusion；FD)に転送するためのトランスファトランジスタ(Transfer transistor；Tx)、ノードの電位を所定の値にセットし、電荷Cpを放出してフローティング拡散領域FDをリセットさせるためのリセットトランジスタ(Reset transistor；Rx)、ソースフォロワバッファ増幅器(Source Follower Buffer Amplifier)の役割をするドライブトランジスタ(Drive transistor；Dx)、及びスイッチングによりアドレスできるようにするセレクトトランジスタ(Select transistor；Sx)を含んで構成されている。
【０００４】
図1は、従来の技術に係る4つのトランジスタと2つのキャパシタとを含むCMOSイメージセンサの単位画素を示す回路図である。図１に示した回路は、光感知手段であるフォトダイオードPD11と、4つのnMOSFET12,14,15,16とで構成されたCMOSイメージセンサの単位画素の例である。
【０００５】
4つのnMOSFETのうち、トランスファトランジスタTx12は、フォトダイオードPD11で生成し蓄積された電荷を、フローティング拡散ノードFDに転送し、リセットトランジスタRx14は、信号を検出するために、フローティング拡散ノードFDに格納されている電荷を放出させ、ドライブトランジスタDx15は、ソースフォロワとして役割を有している。また、セレクトトランジスタSx16は、スイッチング及びアドレッシングを行うためのものである。図１に示した「Cf」は、フローティング拡散ノードFDが有するキャパシタンスを、「Cp」はフォトダイオードPD11が有するキャパシタンスをそれぞれ示している。なお、もう一つのトランジスタは、バイアス電圧(Bias Voltage；Vb)により駆動されるロードトランジスタLDである。
【０００６】
図2Aは、図1に示したCMOSイメージセンサの単位画素のレイアウトを示す平面図である。また、図2Bは、フローティング拡散ノードとドライブトランジスタとの電気的な接続関係を示す断面図である。
【０００７】
図2Aに示したように、トランスファトランジスタTx12のゲート12Aは、その一方の端が、フォトダイオードPD11が形成される活性領域11Aに、所定の幅だけオーバーラップして形成され、トランスファトランジスタTx12のゲート12Aの他方の活性領域には、フローティング拡散ノードFDが形成されている。ここで、フォトダイオードPD11は、相対的に面積が広く、フォトダイオードPD11が形成される活性領域11Aから、フローティング拡散ノードFDへはその面積が狭くなっている。
【０００８】
また、フローティング拡散ノードFDを中心に、電荷の移動方向にリセットトランジスタRx14（ゲート電極14Aで表示）、ドライブトランジスタDx15（ゲート電極15Aで表示）、及びセレクトトランジスタSx16（ゲート電極16Aで表示）が、上記他方の活性領域11Aの延長上に形成されている。ここで、各トランジスタのゲートは、所定の間隔を隔てて、活性領域11Aの上を横切って配置されている。
【０００９】
さらに、ドライブトランジスタDx15、セレクトトランジスタSx16が含まれるp型ウェル17(破線で示す)が形成されている。
【００１０】
従来のイメージセンサの単位画素は、5つのコンタクト(M1CT)18A〜18Eを備えている。これらの５つのコンタクトは、トランスファトランジスタTx12のゲート12Aに制御信号Txを印加するための「Tx CT」18A、フローティング拡散ノードとドライブトランジスタDx15のゲートとを接続するための「FD CT」18Bと「Dx CT」18D、電源電圧が供給される「VDD CT」18C、単位画素の出力端子である「output CT」18Eである。
【００１１】
図2Aに示した従来の技術に係るイメージセンサの単位画素において、ドライブトランジスタDx15とセレクトトランジスタSx16とが形成されるp型ウェル17は、近年、素子の小型化に伴い、その面積が縮小してきている。このように、p型ウェルの面積の縮小化に伴い、小型化に対応する高解像度を維持するためには、イメージセンザの製造過程で用いられるフォトレジスト膜（感光膜）の厚さを薄くしなければならない。一方、レトログレード ウェル(Retrograde well)を形成するためには、イオン注入エネルギを大きくする必要があり、その場合には、感光膜の厚さを厚くしなければならない。
【００１２】
上記のように、高解像度を得るためには感光膜の厚さを薄くし、大きなイオン注入エネルギを必要とする場合には、感光膜の厚さを厚くしなければならないので、そこには相互に矛盾する関係があるという問題がある。また、従来の技術では、素子の小型化に応じて、拡張されたp型ウェルの形成工程をさらに追加しなければならないので、マスキング、イオン注入及び感光膜除去というの3つのステップが追加されることになり、工程が複雑になるという問題がある。
【００１３】
すなわち、従来の技術では、p型ウェル用マスクの形成、p型ウェルチェーン形成用イオン注入、p型ウェル用マスクの除去の3つのステップで構成されている。このように、素子が小型化されると、p型ウェル形成用のフォトレジスト工程では、p型ウェルとミニp型ウェルとに分けて、別々にフォトレジスト工程を行なわなければならない。例えば、ミニp型ウェルには、ドライブトランジスタDx15とセレクトトランジスタSx16とが含まれる。
【００１４】
また、従来の技術に係るイメージセンサの単位画素は、図2Bに示したように、フローティング拡散ノードFDと、ドライブトランジスタDx15のゲート15Aとの間の接続が、活性領域コンタクトであるM1CTのうちの18B、金属配線19、及びポリシリコン膜コンタクトであるM1CTのうちの18Dの経路を介して行なわれる。そのため、信号の伝達が遅いという短所がある。また、M1CTの画定及びギャップフィルが非常に難しく、工程マージンが足りないという短所がある。
【００１５】
さらに、従来の技術の場合には、5つの金属配線コンタクト(M1CT)18A〜18Eを有しており、このようにコンタクトの数が多い場合には、単位画素内に不良ピクセルが生じやすいという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、上記の従来の技術における問題点を解決するためになされたものであって、その目的は、素子の小型化を伴う場合でも、拡張されたp型ウェルの形成が可能であるため、工程の複雑化を防止するのに適したCMOSイメージセンサの単位画素を提供することにある。
【００１７】
本発明に係る別の目的は、フローティング拡散ノードとドライブトランジスタのゲートとの接続が複数の経路を経由しているために、信号の伝達が遅延することを抑制するのに適したCMOSイメージセンサの単位画素を提供することにある。
【００１８】
また、本発明に係るさらに別の目的は、5つのM1CTが存在することによる、不良ピクセルの発生を抑制するのに適したCMOSイメージセンサの単位画素を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明に係るMOSイメージセンサは、フォトダイオードと、該フォトダイオードと電源電圧端子との間にソース・ドレイン経路が形成され、ゲートに第1制御信号が印加されるリセットトランジスタと、前記フォトダイオードとフローティング拡散ノードとの間にソース・ドレイン経路が形成され、ゲートに第2制御信号が印加されるトランスファトランジスタと、ゲートが前記フローティング拡散ノードに接続され、ドレインが前記電源電圧端子に接続されたドライブトランジスタと、ゲートに第3制御信号が印加され、ドレインが前記ドライブトランジスタのソースに接続され、ソースが出力端子に接続されたセレクトトランジスタと、前記ドライブトランジスタのソースと前記フローティング拡散ノードとの間にソース・ドレイン経路が形成され、ゲートが前記フローティング拡散ノードに接続されたダミートランジスタとを含むことを特徴としている。
【００２０】
また、本発明に係る別のCMOSイメージセンサの単位画素は、フォトダイオードが形成された第1活性領域と、該第1活性領域とループを形成するように前記第1活性領域の一方のエッジから延び、前記第1活性領域の他方のエッジに接続された第2活性領域とを含むことを特徴としている。
【発明の効果】
【００２１】
本発明に係るCMOSイメージセンサによれば、nMOSFETに影響を与えることなく、p型ウェル領域を大きく拡張することができるため、素子の小型化を伴う場合でも、p型ウェル形成工程をさらに追加する必要がないという効果が得られる。
【００２２】
また、フローティング拡散ノードとドライブトランジスタのゲートとがバッティングコンタクトまたはブリッジ配線を用いて直接接続されているので、信号の伝達効率を向上させることが可能であり、さらにコンタクト数が減るために不良ピクセルの発生を抑制できるという効果が得られる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の最も好ましい実施の形態を添付する図面を参照して説明する。
【００２４】
図3Aは、本発明の実施の形態に係るCMOSイメージセンサの単位画素を示す回路図である。図3Aに示した回路を有するCMOSイメージセンサの単位画素は、光感知手段であるフォトダイオードPD21と4つのnMOSFETとを含んで構成され、また、リセットトランジスタRx24がフォトダイオードPD21の一方に接続されており、リセット効率を向上させることができるようになっている。
【００２５】
図3Aに示したように、4つのnMOSFETのうち、ゲートに第２制御信号が印加されるトランスファトランジスタTx22は、フォトダイオードPD21で生成し蓄積された電荷をフローティング拡散ノードFD23に転送する。ゲートに第１制御信号が印加されるリセットトランジスタRx24は、フォトダイオードPD21に残存している電荷を放出させる。ドライブトランジスタ25は、ソースフォロワとしての役割を果たす。また、ゲートに第３制御信号が印加されるセレクトトランジスタSx26は、スイッチング及びアドレッシングを行うためのものである。
【００２６】
図3Aに示した「Cf」は、フローティング拡散ノードFD23が有するキャパシタンスを、「Cp」は、フォトダイオードPD21が有するキャパシタンスをそれぞれ示しており、「output」は、単位画素の出力端子を示している。なお、もう一つのトランジスタLDは、バイアス電圧Vbにより駆動されるロードトランジスタである。そして、ドライブトランジスタ25のドレイン端子とリセットトランジスタRx24のドレイン端子に、それぞれ電源電圧端子VDDが接続されている。
【００２７】
図3Aに示した単位画素は、ドライブトランジスタ25のソース端子とフローティング拡散ノードFD23との間に、nMOSFET27(以下、「ダミートランジスタ」という)が接続されている。このダミートランジスタ27は、しきい値電圧が電源電圧(または動作電圧)より高いトランジスタであって、常にターンオフ状態を維持している。したがって、ダミートランジスタ27は、単位画素を構成するトランジスタとして位置付けられるものではなく、本実施の形態に係る単位画素は、4つのトランジスタにより構成されている。
【００２８】
図3Bは、図3Aに示した回路を有する単位画素に流れる電流を示す図である。しきい値電圧が高いダミートランジスタ27が、ドライブトランジスタDx25のソースに接続して形成されているので、ドライブトランジスタDx25の動作時に、電流がフローティング拡散ノードFD23の方に逆流することを防止することができる。
【００２９】
図4は、図3Aに示した単位画素の第1のレイアウトを示す平面図である。図4に示したように、単位画素は、フォトダイオードPD21が形成される第1活性領域31と、第1活性領域31の一方のエッジ（第１活性領域31の右上隅部）から延びて、第1活性領域31の他方のエッジ（第１活性領域31の左上隅部）に接続される第2活性領域32における第1領域32a、第2領域32b、第3領域32cとを含んで構成されている。
【００３０】
さらに詳しく説明すると、第1活性領域31は、単位画素の下部領域のうちほぼ大半部に割り当てられている。これは、フォトダイオード形成領域が、広い面積を占めていることを意味する。すなわち、単位画素内のフォトダイオードPD21が占める面積比率を示すフィルファクタが、従来の技術に係る単位画素に比べて大きい。従来の単位画素では、フォトダイオードPD21が形成される活性領域31が、レイアウト上、単位画素のうち上部及び左側部を除く領域に割り当てられているので、フィルファクタを大きくすることができなかった。
【００３１】
図４に示したように、第2活性領域32が、第1活性領域31の上方にループ状に形成されている。すなわち、第2活性領域32は、第1活性領域31の一方のエッジ（第１活性領域の右上隅部）から延びる第1領域32aと、第1領域32aから第1活性領域31の他方のエッジ方向に延びる第2領域32bと、第2領域32bから第1活性領域31の他方のエッジ（第１活性領域の左上隅部）に至る第3領域32cとで構成されている。
【００３２】
ここで、第1領域32aは、トランスファトランジスタTx22及びフローティング拡散ノードFD23が形成される領域、第2領域32bは、ドライブトランジスタDx25とセレクトトランジスタSx26が形成される領域、第3領域32cは、電源電圧端子VDDとリセットトランジスタRx24が形成される領域である。この場合、第2領域32bはp型ウェル37に含まれる。
【００３３】
したがって、セレクトトランジスタSx26とドライブトランジスタDx25が形成されている第2領域32bは、トランスファトランジスタTx22が形成された第1領域32a及びリセットトランジスタRx24が形成された第3領域32cとは、レイアウト上、明確に区分されることになる。そのため、p型ウェル37の領域を拡張することができる。図４に示したレイアウトによれば、素子の縮小化に伴って、単位画素の大きさ及びp型ウェルの領域が縮小され、i-line感光膜に画定することが困難になっていた従来の技術の問題点を解決することができる。
【００３４】
また、第1活性領域31と第2活性領域32における第1領域32aとの接合部の上に、トランスファトランジスタTx22のゲート33が位置し、第1活性領域31と第2活性領域32における第3領域32cとの接合部の上に、リセットトランジスタRx24のゲート34が位置している。さらに、セレクトトランジスタSx26のゲートが、第2活性領域32の第2領域32bと平行に配置されているストライプ35aと、ストライプ35aから突出して第2領域32bの中央部に交差する方向に配置された突出部35bとで形成されている。ここで、突出部35bは、その終端が第1活性領域31とオーバーラップしない長さとなっている。
【００３５】
さらに、ドライブトランジスタDx25のゲートは、第2活性領域32の上に形成されており、リセットトランジスタRx24のゲートの一方に位置して第2活性領域32の第2領域32bの上を横切る第1縦方向ストライプ36a、第1縦方向ストライプ36aから延び、第2活性領域32の第2領域32bと平行に配置された横方向ストライプ36b及び横方向ストライプ36bから延び、第2活性領域32の第2領域32bの上を横切る第2縦方向ストライプ36cで構成されている。したがって、ドライブトランジスタDx25のゲートは、レイアウト上、セレクトトランジスタSx26のゲート35の突出部35bを囲む形態をしている。
【００３６】
一方、ドライブトランジスタDx25のゲートを形成する第2縦方向ストライプ36cは、ダミートランジスタ27のゲートの役割も有しており、ダミートランジスタ27を、第2活性領域32の第1領域32aではなく、第2領域32bに形成することができるようになっている。ドライブトランジスタDx25のゲート及びダミートランジスタ27のゲートは、図3に示したように、フローティング拡散ノードFD23と接続されているが、本実施の形態では、1つのコンタクト、好ましくはバッティングコンタクト(butting contact)38を介して、ドライブトランジスタDx25のゲートとフローティング拡散ノードFD23とを接続することにより、コンタクトの数を少なくする。また、バッティングコンタクト38を介して、フローティング拡散ノードFD23とドライブトランジスタDx25のゲートとを直接接続すると、信号伝達が容易になるため、CMOSイメージセンサの感度を確保する上で非常に有利である。
【００３７】
なお、VDD CT、Tx CT、output CTは、本実施の形態に係る単位画素におけるM1CTを示すものであって、バッティングコンタクト38を含み、4つのM1CTで構成されている。これは従来の技術に係る単位画素のM1CTの数が5個であるのに対して、１個少ない4個になっており、それに応じて不良ピクセルの発生を抑制できることを意味している。
【００３８】
図4において、しきい値電圧が非常に高いダミートランジスタ27は、ドライブトランジスタDx25のゲートを構成する第2縦方向ストライプ36cにより形成される。また、第2縦方向ストライプ36cの一部から、フローティング拡散ノードFD23が形成される第1領域32aの一部まで拡張された高しきい値電圧領域39を有している。すなわち、高しきい値電圧領域39は、第2縦方向ストライプ36cの一部から第1領域32aの一部までオーバーラップされて形成されるイオン注入層である。
【００３９】
図5は、図4で説明したダミートランジスタ27とフローティング拡散ノードFD23との間の電気的接続を示す断面図である。図5に示したように、p型エピタキシャル層100の一部に、p型ウェル37が形成され、p型ウェル37上にダミートランジスタ27のゲートの役割をするドライブトランジスタDx25のゲートの一部である第2縦方向ストライプ36cが形成され、p型エピタキシャル層の表面に、トランスファトランジスタTx22のゲート33が形成されている。ここで、第2縦方向ストライプ36c及びトランスファトランジスタTx22のゲート33とp型エピタキシャル層100との間には、ゲート絶縁膜101が形成され、第2縦方向ストライプ36cとトランスファトランジスタTx22のゲート33の両側壁に、それぞれスペーサ102が形成されている。
【００４０】
そして、第2縦方向ストライプ36cとトランスファトランジスタTx22のゲート33との間のp型エピタキシャル層100内に、フローティング拡散ノードFD23が形成されている。また、ダミートランジスタ27の高しきい値電圧領域39が、第2縦方向ストライプ36cの一部とフローティング拡散ノードFD23の一部に、オーバーラップして形成されている。この場合、高しきい値電圧領域39は、B11またはBF2を20〜40keVのイオン注入エネルギ及び1.0E12〜9.0E13/cm2のドーズ量でイオン注入することにより形成可能であり、しきい値電圧が、電源電圧(通常、動作電圧Vopという)より高くなる。
【００４１】
また、第2縦方向ストライプ36c、トランスファトランジスタTx22のゲート33及びフローティング拡散ノードFD23の上面に、シリサイド層104が形成され、さらに、第2縦方向ストライプ36c及びトランスファトランジスタTx22のゲート33を覆う層間絶縁膜103が形成されている。この層間絶縁膜103がエッチングされて、第2縦方向ストライプ36cの一部及びフローティング拡散ノードFD23の一部を露出させたコンタクトホールが形成され、コンタクトホールに導電性材料が埋め込まれてバッティングコンタクト38が形成されている。ここで、バッティングコンタクト38は、タングステンで構成されたプラグであることが好ましい。
【００４２】
図6は、図3Aに示した単位画素の第2のレイアウトを示す平面図である。図6に示したように、第２のレイアウトに係る単位画素は、フォトダイオードPD21が形成される第1活性領域31と、第2活性領域32とを含んで構成されている。第2活性領域32は、第1活性領域31の一方のエッジ（第１活性領域31の右上隅部）から延びて、第1活性領域31の他方のエッジ（第１活性領域31の左上隅部）に接続されており、第1領域32a、第2領域32b、及び第3領域32cとで構成されている。
【００４３】
詳細に説明すると、第1活性領域31はフォトダイオード形成用の領域であり、単位画素の下部領域の大半が割り当てられている。これは、フォトダイオードPD21が占める面積割合が、大きいことを意味する。すなわち、単位画素内のフォトダイオードPD21が占める面積比率を表わすフィルファクタが、従来の技術に係る単位画素に比べて大きい。従来の技術では、フォトダイオードPD21が形成される活性領域が、レイアウト上、単位画素のうちの上部領域及び左側部領域を除く領域に割り当てられているので、本発明の実施の形態に係る単位画素のようにフィルファクタを大きくすることができない。
【００４４】
また、第2活性領域32は、第1活性領域31の上方にループ状に形成されており、第1活性領域31の一方のエッジ（第１活性領域31の右上隅部）から延びる第1領域32aと、第1領域32aから第1活性領域31の他方のエッジ（第１活性領域31の左上隅部）方向に延びる第2領域32bと、第2領域32bから第1活性領域31の他方のエッジまで延びる第3領域32cとで構成されている。
【００４５】
上記の第1領域32aは、トランスファトランジスタTx22及びフローティング拡散ノードFD23が形成される領域、第2領域32bは、ドライブトランジスタDx25とセレクトトランジスタSx26が形成される領域、第3領域32cは、電源電圧端子VDDとリセットトランジスタRx24が形成される領域である。この場合、第2領域32bは、p型ウェル37に含まれる。セレクトトランジスタSx26とドライブトランジスタDx25が形成される第2領域32bは、トランスファトランジスタTｘ22が形成される第1領域32aとリセットトランジスタRx24が形成される第3領域32cとは、レイアウト上、明確に区分されているため、p型ウェル37の領域を拡張することができる。従来の技術に係る素子では、素子の小型化に伴って、単位画素の大きさが縮小されるのに対してp型ウェル領域も縮小化されるので、p型ウェル領域をi-line感光膜に画定することが困難であった。しかし、本発明の実施の形態に係る単位画素の場合には、従来の技術における問題点を解決することができる。
【００４６】
図6に示したように、トランスファトランジスタTx22のゲート33が、第1活性領域31と第2活性領域32の第1領域32aとの間の接合部の上面に位置している。また、リセットトランジスタRx24のゲート34が、第1活性領域31と第2活性領域32の第3領域32c間との間の接合部の上面に位置している。さらに、第2活性領域32の第2領域32bと平行に配置されたストライプ35aと、ストライプ35aから突出し第2領域32bの中央部で交差する方向に配置された突出部35bとで構成されたセレクトトランジスタSx26のゲート35が形成されている。ここで、突出部35bは、その終端部が第1活性領域31とオーバーラップしない長さとなっている。
【００４７】
ドライブトランジスタDx25のゲートは、第2活性領域32の第2領域32bの上方に形成されており、セレクトトランジスタSx26のゲート35の突出部35bの一方に位置し、第2活性領域32の第2領域32bの上面を横切る第1縦方向ストライプ36a、第1縦方向ストライプ36aから延び第2活性領域32の第2領域32bと平行に配置された横方向ストライプ36b及び横方向ストライプ36bから延び、第2活性領域32の第2領域32bの上面を横切る第2縦方向ストライプ36cとで構成されている。したがって、ドライブトランジスタDx25のゲートは、レイアウト上、セレクトトランジスタSx26のゲート35の突出部35bを囲む形態をしている。
【００４８】
一方、ドライブトランジスタDx25のゲートを構成する第2縦方向ストライプ36cは、ダミートランジスタ27のゲートも兼ねるものであり、それによって、ダミートランジスタ27が、第2活性領域32の第1領域32aではなく、第2領域32bに形成できるようになる。ドライブトランジスタDx25のゲート36及びダミートランジスタ27のゲートは、図3に示したようにフローティング拡散ノードFD23と接続されていてもよい。
【００４９】
ただし、ブリッジ配線40を介してドライブトランジスタDx25のゲートとフローティング拡散ノードFD23とを接続することにより、図4に示したタイプに比べて、コンタクトの数をさらに1つ減らすようにすることがより好ましい。また、ブリッジ配線40を介してフローティング拡散ノードFD23とドライブトランジスタDx25のゲートとを直接接続する場合、信号の伝達がより容易になるので、CMOSイメージセンサの感度を確保する上では非常に有利である。
【００５０】
また、VDD CT、Tx CT、output CTは、本実施の形態に係る単位画素におけるM1CTを示すものであり、図6に示した単位画素には3つのM1CTが形成されている。これは、従来の技術に係る単位画素ではM1CTの数が5個であるのに対して、3個に減っており、そのために、不良ピクセルの発生を抑制できることを意味している。また、図4に示した実施の形態に係る単位画素に比べても、コンタクトの数がさらに1つ少なくなっているので、不良ピクセルの発生を、さらに抑制する効果が得られる。
【００５１】
図6において、しきい値電圧が非常に高いダミートランジスタ27のゲートは、ドライブトランジスタDx25のゲート36を構成する第2縦方向ストライプ36cにより形成され、第2縦方向ストライプ36cの一部からフローティング拡散ノードFD23が形成される第1領域32aの一部まで拡張された高しきい値電圧領域39を備えている。すなわち、高しきい値電圧領域39は、第2縦方向ストライプ36cの一部と第1領域32aの一部とにオーバーラップするように形成されている。なお、この領域はイオン注入によって形成することができる。
【００５２】
図7は、図6に示したダミートランジスタ27及びフローティング拡散ノードFD23の電気的接続を示す断面図である。図7に示したように、p型エピタキシャル層100の一部にp型ウェル37が形成され、p型ウェル37上にダミートランジスタ27のゲートを兼ねるドライブトランジスタDx25の第2縦方向ストライプ36cが形成され、p型エピタキシャル層100の上面にトランスファトランジスタTx22のゲート33が形成される。ここで、第2縦方向ストライプ36c及びトランスファトランジスタTx22のゲート33と、p型エピタキシャル層100との間には、ゲート絶縁膜101が設けられ、第2縦方向ストライプ36c及びトランスファトランジスタTx22のゲート33の両側壁には、それぞれスペーサ102が形成されている。
【００５３】
また、第2縦方向ストライプ36cとトランスファトランジスタTx22のゲート33との間に位置するp型エピタキシャル層100内には、フローティング拡散ノードFD23が形成され、ダミートランジスタ27の高しきい値電圧領域39が、第2縦方向ストライプ36cの一部とフローティング拡散ノードFD23の一部にオーバーラップして形成されている。この場合、高しきい値電圧領域39は、B11またはBF2を20〜40keVのイオン注入エネルギ及び1.0E12〜9.0E13/cm2のドーズ量で、イオン注入法により形成されるものである。このようなイオン注入法により、電源電圧(通常、動作電圧Vopという)より高いしきい値電圧を有する領域を形成することができる。
【００５４】
第2縦方向ストライプ36cとフローティング拡散ノードFD23を電気的に接続するブリッジ配線40は、第2縦方向ストライプ36c、スペーサ102及びフローティング拡散ノードFD23の上面を覆って形成される。ここで、ブリッジ配線40はシリサイド層104で構成され、チタニウム蒸着、シリコンイオン注入、熱処理及びエッチングを含む一連のステップによって形成されることが好ましい。この場合、シリコンイオン注入によって、スペーサ102の上にもシリサイド層104が形成されるようにする。シリコンイオン注入を行わずに、チタニウム蒸着及び熱処理のみを行なう場合には、スペーサの上にシリサイド層が形成されないので、第2縦方向ストライプ36cとフローティング拡散ノードFD23を接続するブリッジ配線が断線しやすい。シリコンイオン注入は、そのような断線が生じることを防止するのに有効である。
【００５５】
一方、図示しないが、図5に示したように、第2縦方向ストライプ36c、トランスファトランジスタTx22のゲート33、及びフローティング拡散ノードFD23の上面に、シリサイド層104を形成するようにしてもよい。
【００５６】
図7に示したように、第2縦方向ストライプ36cとフローティング拡散ノードFD23を、バッティングコンタクト38を用いずに、ブリッジ配線のみを利用して電気的に接続すると、バッティングコンタクトを省略することができる。そのため、図5に示した場合に比べて、M1CTの数をさらに1つ減らし、３つにすることができる。
【００５７】
なお、本発明は、上記の実施の形態に示したものに限定されるものではない。本発明の趣旨から逸脱しない範囲内で、様々な変更、改良を行うことが可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５８】
【図１】従来の技術に係る4つのトランジスタと2つのキャパシタとを含むCMOSイメージセンサの単位画素を示す回路図である。
【図２Ａ】図1に示したCMOSイメージセンサの単位画素のレイアウトを示す平面図である。
【図２Ｂ】フローティング拡散ノードとドライブトランジスタとの電気的な接続関係を示す断面図である。
【図３Ａ】本発明の実施の形態に係るCMOSイメージセンサの単位画素を示す回路図である。
【図３Ｂ】図3Aに示した回路を有する単位画素に流れる電流を示す図である。
【図４】図3Aに示した単位画素の第1のレイアウトを示す平面図である。
【図５】図4で説明したダミートランジスタとフローティング拡散ノードとの間の電気的接続を示す断面図である。
【図６】図3Aに示した単位画素の第2のレイアウトを示す平面図である。
【図７】図6に示したダミートランジスタ及びフローティング拡散ノードの電気的接続を示す断面図である。
【符号の説明】
【００５９】
31      第1活性領域
32      第2活性領域
32a      第1領域
32b      第2領域
32c      第3領域
33      トランスファトランジスタのゲート
34      リセットトランジスタのゲート
35      セレクトトランジスタのゲート
35a      ストライプ
35b      突出部
36      ドライブトランジスタのゲート
36a      第1縦方向ストライプ
36b      横方向ストライプ
36c      第2縦方向ストライプ
37      p型ウェル
38      バッティングコンタクト
39      高しきい値電圧領域
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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