(57)【要約】【課題】１ビットのデータを２つのＤＲＡＭセルで記憶するツインセルＤＲＡＭのリフレッシュ特性改善および製造歩留り改善を図る。【解決手段】２つのＤＲＡＭセルによって構成されるツインセル１０１♯において、各ツインセル１０１♯ごとにセルプレート１３０♯を電気的に分離する。これにより、同一ツインセル内の互いに相補データを記憶する２つのストレージノード１４０の電圧は、容量結合によって同様に変動する。【選択図】        図２
2004221473.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置される複数のメモリセルを備え、
前記複数のメモリセルは、相補データを書込まれる２つずつの前記メモリセルから構成される複数の記憶単位に分割され、
前記複数のメモリセルの列に対応して配置され、２本ずつが対をなす複数のビット線と、
前記複数のメモリセルの行に対応して、前記複数のビット線と交差する方向に配置される複数のワード線と、
各々が各前記記憶単位に対応して設けられ、少なくとも電気的に互いが分離される複数のセルプレートとをさらに備え、
前記複数のメモリセルの各々は、
対応する前記ビット線とストレージノードとの間に接続され、対応する前記ワード線の電圧に応じてオンまたはオフする選択トランジスタと、
前記ストレージノードと対応する前記セルプレートとの間に接続されるキャパシタとを含む、半導体記憶装置。
【請求項２】
行列状に配置される複数のメモリセルを備え、
前記複数のメモリセルは、相補データを書込まれる２つずつの前記メモリセルから構成される複数の記憶単位に分割され、
前記複数のメモリセルの列に対応して配置され、２本ずつが対をなす複数のビット線と、
前記複数のメモリセルの行に対応して、前記複数のビット線と交差する方向に配置される複数のワード線と、
前記複数の記憶単位の所定区分にそれぞれ対応して設けられ、少なくとも電気的に互いが分離される複数のセルプレートとをさらに備え、
前記複数のメモリセルの各々は、
対応する前記ビット線とストレージノードとの間に接続され、対応する前記ワード線の電圧に応じてオンまたはオフする選択トランジスタと、
前記ストレージノードと対応する前記セルプレートとの間に接続されるキャパシタとを含む、半導体記憶装置。
【請求項３】
行列状に配置される複数のメモリセルを備え、
前記複数のメモリセルは、各々が、相補データを書込まれる２つの前記メモリセルから構成される複数の記憶単位に分割され、
前記複数のメモリセルの列に対応して配置され、２本ずつが対をなす複数のビット線と、
前記複数のメモリセルの行に対応して、前記複数のビット線と交差する方向に配置される複数のワード線と、
各々が各前記記憶単位に対応して設けられ、少なくとも電気的に互いが分離される複数のセルプレートとをさらに備え、
前記記憶単位を構成する２つの前記メモリセルの一方の各々は、
前記対をなす２本のビット線の一方とストレージノードとの間に接続され、対応する前記ワード線の電圧に応じてオンまたはオフする選択トランジスタと、
前記ストレージノードと対応する前記セルプレートとの間に接続されるキャパシタとを含み、
前記記憶単位を構成する２つの前記メモリセルの他方の各々は、
キャパシタを介することなく、前記対をなす２本のビット線の他方と対応する前記セルプレートとの間に接続され、対応する前記ワード線の電圧に応じてオンまたはオフする選択トランジスタを含む、半導体記憶装置。
【請求項４】
同一の前記記憶単位を形成する２つの前記メモリセルにおいて、前記選択トランジスタのそれぞれのゲートは、異なる前記ワード線と接続される、請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記複数のメモリセルの各々は、対応する前記ビット線の延在方向に沿って延在して配置されて前記選択トランジスタの形成領域を規定する活性領域をさらに含み、
前記対応するビット線の延在方向に沿って隣接する２つずつの前記メモリセルの間において、前記活性領域は連続的に延在して形成され、
前記半導体記憶装置は、
前記隣接する２つずつのメモリセルの組ごとに設けられ、対応する前記活性領域と対応する前記ビット線との間を電気的に接続するビット線コンタクトをさらに備える、請求項４記載の半導体記憶装置。
【請求項６】
同一の前記記憶単位を形成する２つの前記メモリセルにおいて、前記選択トランジスタのそれぞれのゲートは、同一の前記ワード線と接続される、請求項１〜３のいずれか１項に記載の記載の半導体記憶装置。
【請求項７】
同一の前記記憶単位を形成する２つの前記メモリセルにおいて、前記選択トランジスタのそれぞれのゲートは、同一の前記ワード線と接続され、
前記複数のメモリセルの各々は、対応する前記ワード線の延在方向および対応する前記ビット線の延在方向の間の方向に沿って延在して配置されて前記選択トランジスタの形成領域を規定する活性領域をさらに含み、
前記半導体記憶装置は、
前記複数のメモリセルの各々の前記活性領域を対応する前記ビット線と電気的に接続する複数のビット線コンタクトをさらに備え、
前記複数のビット線コンタクトは、前記複数のワード線の延在方向において整列して、各前記ビット線に対応して設けられ、
前記複数のビット線の延在方向において隣接する前記ビット線コンタクトの間には２本のワード線が配置され、
前記活性領域の延在方向に沿って隣接する２つずつの前記メモリセルの間において、前記活性領域は連続的に延在して形成され、
各前記ビット線コンタクトは、前記隣接する２つずつのメモリセルにより共有される、請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項８】
前記複数のビット線の延在方向に沿って隣接し、かつそれぞれが異なる前記ビット線コンタクトと対応付けられる前記メモリセルのそれぞれの前記ストレージノードの間の領域に、前記複数のワード線と同一方向に延在して設けられた複数のダミーワード線をさらに備える、請求項７記載の半導体記憶装置。
【請求項９】
前記複数のダミーワード線の各々は、所定レベルの電圧に設定され、
前記活性領域は、各前記ダミーワード線の下の領域において連続的に延在して形成される、請求項８記載の半導体記憶装置。
【請求項１０】
前記複数のダミーワード線の各々は、所定レベルの電圧に設定され、
隣接する前記行の隣接する前記列に配置される前記メモリセルの前記活性領域が連続するように、前記活性領域が実質的に同一方向に沿って連続的に延在して形成される、請求項９記載の半導体記憶装置。
【請求項１１】
前記複数のダミーワード線の各々は、所定レベルの電圧に設定され、
前記活性領域は、各前記ダミーワード線に関して対称的に配置されるように連続的に形成される、請求項９記載の半導体記憶装置。
【請求項１２】
前記複数のダミーワード線の各々は、所定レベルの電圧に設定される、請求項８記載の半導体記憶装置。
【請求項１３】
前記ワード線と前記ダミーワード線との間の間隔は、前記ワード線間の間隔と実質的に同じである、請求項８記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、１ビットのデータを２つのメモリセルで記憶するツインセルＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に関する。より特定的には、この発明は、リフレッシュ特性が改善されたツインセル構成のＤＲＡＭのメモリセル構成に関する。
【０００２】
【従来の技術】
メモリセルのレイアウト面積低減時における読出電圧低下などの動作マージンの低下を抑制するために、１ビットのデータを２つのメモリセルで記憶するツインセルＤＲＡＭが、たとえば特許文献１（特開平７−１３０１７２号公報）に開示されている。
【０００３】
この特許文献１においては、メモリセルのレイアウトを、１ビット／１セル（シングルモード）でデータを記憶する通常のＤＲＡＭセルのレイアウトと同様とし、２本のワード線を並行して選択して、ビット線対の各ビット線にメモリセルデータを読出す。この２つのメモリセルに相補データを格納するツインセルＤＲＡＭでは、ビット線間の電圧差を、１ビット／１セルのシングルセルＤＲＡＭの場合に比べて２倍にすることができ、センス動作の安定化が図られる。
【０００４】
図１７は、一般に知られている従来のツインセルＤＲＡＭのアレイ構成を説明する図である。
【０００５】
図１７を参照して、ツインセルＤＲＡＭにおいては、ビット線対ＢＬＰを構成する相補のビット線ＢＬおよび／ＢＬとそれぞれ接続された２つのＤＲＡＭセル１００によって、１ビットデータの記憶単位であるツインセル１０１が構成される。同一のツインセルを構成するＤＲＡＭセル１００に対応付けられる２本のワード線は、ワード線対ＷＬＰを構成する。たとえば、図１７におけるワード線ＷＬおよびＷＬ♯は、ワード線対ＷＬＰを構成して、共通にすなわち同時に選択される。
【０００６】
ＤＲＡＭセル１００は、対応するビット線ＢＬ（もしくは／ＢＬ）およびストレージノード１４０の間に接続された選択（アクセス）トランジスタ１１０と、セルプレート１３０およびストレージノード１４０の間に接続されたキャパシタ１２０とを有する。アクセストランジスタ１１０およびビット線ＢＬ（または／ＢＬ）は、ビット線コンタクト１６０によって電気的に接続され、ストレージノード１４０とアクセストランジスタ１１０とはストレージノードコンタクト１７０によって電気的に接続される。
【０００７】
前述のように、ＤＲＡＭセル１００においては、キャパシタ１２０によってストレージノード１４０に蓄積された電荷の形態でデータを記憶する。セルプレート１３０は、メモリセルアレイ全体に共通に設けられて、所定のセルプレート電圧ＶＣＰに固定されている。
【０００８】
センスアンプ１０５は、ビット線対を構成する相補ビット線ＢＬおよび／ＢＬの電圧差を電源電圧Ｖｄｄおよび接地電圧ＧＮＤの差へ増幅する。同一のツインセル１０１を構成する２つのＤＲＡＭセル１００には、相補のＨレベルおよびＬレベルデータがそれぞれ書込まれる。
【０００９】
図１８には、ツインセルＤＲＡＭにおいてビット線のプリチャージ電圧を電源電圧Ｖｄｄとした場合におけるビット線対の電圧挙動が示される。
【００１０】
図１８を参照して、ワード線選択前の時刻Ｔ１以前において、相補ビット線の各々は電源電圧Ｖｄｄにプリチャージされる。この状態から、選択されたワード線ＷＬがＨレベルへ活性化されると、相補ビット線のうちの一方には、Ｌレベルデータに対応した負方向の電圧変化ΔＶが必ず生じる。さらに、時刻Ｔ２〜Ｔ３間におけるセンスアンプの増幅動作を経ることにより、プリチャージ電圧を電源電圧Ｖｄｄとしても、ビット線対ＢＬＰを構成する相補ビット線間に電源電圧Ｖｄｄ〜接地電圧ＧＮＤの電圧差を発生させることができる。
【００１１】
したがって、図１９に示されるように、Ｈレベルデータを記憶する、すなわち電源電圧Ｖｄｄに設定されたストレージノードの電圧が、Ｌレベルデータを記憶するストレージノードの電圧に相当する接地電圧ＧＮＤへ低下するまでの時間によって、ツインセルＤＲＡＭにおけるリフレッシュ時間ｔＲＥＦ２は規定される。
【００１２】
【特許文献１】
特開平７−１３０１７２号公報（第４図，第２−３頁）
【００１３】
【発明が解決しようとする課題】
ＤＲＡＭセルにおいては、キャパシタをデータ記憶媒体として利用するため、リーク電流により記憶データが消失する可能性がある。このデータの消失を防止するために、ＤＲＡＭにおいては、上述したように、メモリセルデータを内部で読出して再書込し、元のデータを復元するリフレッシュ動作が行なわれる。
【００１４】
メモリセルの微細化に伴ってメモリセルキャパシタの静電容量値も低減され、応じてリフレッシュを行なう間隔を短くすることが要求される。一般に、リフレッシュ動作中はＤＲＡＭへアクセスできないため、リフレッシュ間隔が短くなると、システムの処理効率が低下する。また、リフレッシュのための消費電力が増大する。
【００１５】
特許文献１に示されるような一般的なツインセルＤＲＡＭでは、シングルセルＤＲＡＭと比較して、リフレッシュ間隔を長くすることができる。しかしながら、近年、バッテリ駆動を前提とする携帯機器への搭載が増えていることから、半導体記憶装置に対する小型化および低消費電力化の要求は益々強くなっている。すなわち、ツインセルＤＲＡＭにおいても、リフレッシュ間隔をより長くする、すなわちリフレッシュ特性をさらに改善することが求められている。
【００１６】
さらに、ツインセルＤＲＡＭにおいては、１ビットのデータを２つのメモリセルで記憶するため、必然的に１ビットのデータを記憶する単位セルの占有面積が増大する。単純に、従来のＤＲＡＭセルのレイアウトを２つ利用して、１ビットのデータを記憶するツインセルを実現した場合、このデータ記憶単位のツインセルのレイアウト面積が２倍になる。また、その場合には、記憶容量が通常の１ビット／１セルのシングルセルＤＲＡＭに比べて１／２倍となり、大記憶容量のツインセルＤＲＡＭを実現するのが困難となる。
【００１７】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、リフレッシュ特性が改善されたツインセル構成の半導体記憶装置（ＤＲＡＭ）を提供することである。さらに、この発明の他の目的は、小レイアウト面積でツインセルを構成することのできる半導体記憶装置（ＤＲＡＭ）を提供することである。
【００１８】
【課題を解決するための手段】
この発明に従う半導体記憶装置は、行列状に配置される複数のメモリセルを備え、複数のメモリセルは、相補データを書込まれる２つずつのメモリセルから構成される複数の記憶単位に分割される。半導体記憶装置は、複数のメモリセルの列に対応して配置され２本ずつが対をなす複数のビット線と、複数のメモリセルの行に対応して、複数のビット線と交差する方向に配置される複数のワード線と、各々が各記憶単位に対応して設けられ少なくとも電気的に互いが分離される複数のセルプレートとをさらに備え、複数のメモリセルの各々は、対応するビット線とストレージノードとの間に接続され、対応するワード線の電圧に応じてオンまたはオフする選択トランジスタと、ストレージノードと対応するセルプレートとの間に接続されるキャパシタとを含む。
【００１９】
この発明の他の構成に従う半導体記憶装置は、行列状に配置される複数のメモリセルを備え、複数のメモリセルは、相補データを書込まれる２つずつのメモリセルから構成される複数の記憶単位に分割される。半導体記憶装置は、複数のメモリセルの列に対応して配置され２本ずつが対をなす複数のビット線と、複数のメモリセルの行に対応して複数のビット線と交差する方向に配置される複数のワード線と、複数の記憶単位の所定区分にそれぞれ対応して設けられ少なくとも電気的に互いが分離される複数のセルプレートとをさらに備え、複数のメモリセルの各々は、対応するビット線とストレージノードとの間に接続され対応するワード線の電圧に応じてオンまたはオフする選択トランジスタと、ストレージノードと対応するセルプレートとの間に接続されるキャパシタとを含む。
【００２０】
この発明のさらに他の構成に従う半導体記憶装置は、行列状に配置される複数のメモリセルを備え、複数のメモリセルは、各々が、相補データを書込まれる２つのメモリセルから構成される複数の記憶単位に分割される。半導体記憶装置は、複数のメモリセルの列に対応して配置される複数のビット線と、複数のメモリセルの行に対応して、複数のビット線と交差する方向に配置される複数のワード線と、各々が各記憶単位に対応して設けられ、少なくとも電気的に互いが分離される複数のセルプレートとをさらに備え、記憶単位を構成する２つのメモリセルの一方の各々は、対をなす２本のビット線の一方とストレージノードとの間に接続され、対応するワード線の電圧に応じてオンまたはオフする選択トランジスタと、ストレージノードと対応するセルプレートとの間に接続されるキャパシタとを含み、記憶単位を構成する２つのメモリセルの他方の各々は、キャパシタを介することなく、対をなす２本のビット線の他方と対応するセルプレートとの間に接続され、対応するワード線の電圧に応じてオンまたはオフする選択トランジスタを含む。
【００２１】
【発明の実施の形態】
［実施の形態１］
以下に、リフレッシュ特性を改善した本発明の実施の形態に従うツインセルＤＲＡＭのメモリセル構成について図面を用いて詳細に説明する。
【００２２】
図１は、本発明の実施の形態１に従う半導体記憶装置のメモリアレイ部の構成を概略的に示す図である。
【００２３】
図１を参照して、実施の形態１に従うツインセル１０１♯は、図１７に示した従来のツインセル１０１と同様に、対をなす相補ビット線ＢＬおよび／ＢＬとそれぞれ接続された２つのＤＲＡＭセル１００によって構成される。各ＤＲＡＭセル１００は、図１７で説明したのと同様に、アクセストランジスタ１１０およびキャパシタ１２０を含む。ツインセル１０１♯を構成する２つのＤＲＡＭセル１００のアクセストランジスタ１１０は、ワード線対ＷＬＰを構成する２本のワード線（たとえばＷＬ０およびＷＬ１）とそれぞれ接続されたゲートを有している。
【００２４】
さらに、実施の形態１に従うツインセルＤＲＡＭにおいては、セルプレートは、各ツインセル１０１♯に対応して分割された孤立セルプレート１３０♯として設けられる。各孤立セルプレート１３０♯は、少なくとも電気的に互いに分離される。代表的には、各ツインセル１０１♯ごとにセルプレートを分割するようにパターニングすることにより、各孤立セルプレート１３０♯を物理的に分離する。
【００２５】
図２は、実施の形態１に従う半導体記憶装置のメモリアレイ部のレイアウトを概略的に示す図である。
【００２６】
図２を参照して、ビット線の延在方向（以下、「列方向」と称する）に沿って形成され、かつワード線の延在方向（以下、「行方向」と称する）の突出部を有する逆Ｔ字形の活性領域（フィールド領域）２００が行および列方向に配列される。各フィールド領域２００は、２つのＤＲＡＭセル１００を配置する１つのレイアウト単位を構成する。すなわち、各フィールド領域２００は、列方向に隣接する２つずつのＤＲＡＭセル間において連続的に延在して形成される。また、フィールド領域２００は、図１に示したアクセストランジスタ１１０の形成領域を規定している。
【００２７】
フィールド領域２００は、隣接する列において２行ずれて配置される。フィールド領域２００の列に対して、ビット線ＢＬまたは／ＢＬが１つおきに配置される。図２では、ビット線ＢＬ０，／ＢＬ０およびＢＬ１，／ＢＬ１を代表的に示す。
【００２８】
ビット線ＢＬ０，／ＢＬ０およびＢＬ１，／ＢＬ１はそれぞれ対をなしており、ビット線ＢＬ０および／ＢＬ０のビット線対はセンスアンプ１０５ａと接続され、ビット線ＢＬ１および／ＢＬ１のビット線対はセンスアンプ１０５ｂと接続されている。ビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１の各々は、対応のメモリセル列のフィールド領域２００の突出部分と、ビット線コンタクト１６０を介して電気的に接続される。
【００２９】
各フィールド領域２００において、２つのＤＲＡＭセル１００にそれぞれ対応する２つのストレージノード１４０がビット線コンタクト１６０に関して対向するように配置される。ストレージノード１４０は、行および列方向に整列して配置される。ストレージノード１４０は、フィールド領域２００とストレージノードコンタクト１７０を介して電気的に接続される。このストレージノードコンタクト１７０は、ストレージノード１４０と同様に、行および列方向に整列して配置される。
【００３０】
ストレージノードコンタクト１７０は、列方向において２行おきに形成され、行方向においては最端行を除き各列に形成される。ビット線コンタクト１６０が整列する行と、ストレージノードコンタクト１７０が整列する行とは交互に配設される。ビット線コンタクト１６０およびストレージノードコンタクト１７０を間に挟むように、かつフィールド領域２００と交差するように、ワード線ＷＬが配置される。図２においては、ワード線ＷＬ０〜ＷＬ７を代表的に示している。メモリセルアレイ全体では、図２に示したレイアウトが行および列方向に繰返し配置されている。なお、図中の“Ｆ”は最小設計単位を示し、ワード線の幅、ビット線の幅およびそれぞれのピッチが、各々Ｆに設定される。
【００３１】
各ＤＲＡＭセル１００において、対応するストレージノード１４０と孤立セルプレート１３０♯との間に、図１に示したキャパシタ１２０が形成され、記憶データに応じて電荷が保持される。
【００３２】
このように、実施の形態１に従う構成においては、行方向に隣接する２つずつのＤＲＡＭセル１００によって１つのツインセルが構成され、各ツインセルごとに分離された孤立セルプレート１３０♯が配置される。すなわち、従来においてはメモリセルアレイ全体を覆うように共通の電極として設けられたセルプレートが、実施の形態１に従う構成においては、同一のツインセルを構成する２つのＤＲＡＭセル１００ごとに分離されている。各孤立セルプレート１３０♯は、特定の電圧の供給を受けることなく電気的にはフローティング状態とされる。
【００３３】
さらに、ストレージノードコンタクト１７０を間に挟む２本のワード線は、ワード線対ＷＬＰを構成し、同時に選択される。したがって、ワード線ＷＬ１およびＷＬ２、ワード線ＷＬ３およびＷＬ４、ならびにワード線ＷＬ５およびＷＬ６のぞれぞれが、ワード線対ＷＬＰを構成する。
【００３４】
図２に示すようなツインセル構成においては、両側のワード線ＷＬ０およびＷＬ７はダミーワード線のように示されるが、図２に示す配置が行および列方向に繰返し配置される。
【００３５】
図３には、図２におけるＰ−Ｑ断面図が示される。
図３を参照して、負電圧ＶＢＢに設定されるＰウェル２１０上に、分離絶縁膜２２０によって互いに分離されたフィールド領域２００が設けられる。フィールド領域２００上にはアクセストランジスタ１１０のソース／ドレインとして作用する不純物領域２３１〜２３３が設けられる。不純物領域２３１および２３２間の活性領域の直上には、絶縁膜を介してワード線ＷＬ４がポリシリコン層を用いて形成される。同様に、不純物領域２３２および２３３間の活性領域の直上には、絶縁膜を介してワード線ＷＬ５がポリシリコン層を用いて形成される。
【００３６】
さらに、隣接する２つのＤＲＡＭセルのそれぞれのアクセストランジスタ１１０によって共有される不純物領域２３２は、図２に示したフィールド領域の突出部において、第１メタル配線層に形成されたビット線／ＢＬ０とビット線コンタクト１６０を介して電気的に接続される。
【００３７】
さらに、ＤＲＡＭセルごとに設けられたストレージノード１４０が、ストレージノードコンタクト１７０を介して、不純物領域２３１および２３３と電気的に接続されている。孤立セルプレート１３０♯は、ストレージノード１４０と対向するように設けられる。
【００３８】
図３にも示されるように、孤立セルプレート１３０♯は、ツインセル１０１♯間で分離されている。たとえば、孤立セルプレート１３０♯に相当する金属膜の製膜工程の後に、孤立セルプレート間の分離領域１５０の当該金属膜を除去することによって、特殊な製造手法を伴うことなくこのような孤立セルプレート１３０♯を作製できる。
【００３９】
また、各ツインセル１０１♯において、孤立セルプレート１３０♯とストレージノード１４０との間隙部２４０には、キャパシタ１２０の容量値を確保するための容量膜が形成されている。
【００４０】
なお、図３には、ストレージノード１４０および孤立セルプレート１３０♯がビット線ＢＬよりも上層に形成されたＣＯＢ（キャパシタ・オーバー・ビット線）構造が例示されているが、ストレージノード１４０および孤立セルプレート１３０♯をビット線ＢＬよりも下層に形成するＣＵＢ（キャパシタ・アンダー・ビット線）構造を用いることもできる。
【００４１】
図４には、実施の形態１に従うツインセルにおけるリフレッシュ時間を説明するためのストレージノード電圧波形が示される。
【００４２】
図４には、図１９で既に示した、従来のツインセルにおけるＨレベル記憶時のストレージノード電圧ＶＲ２の推移を示す曲線に加えて、実施の形態１に従うツインセルにおける、Ｈレベルを記憶するストレージノード（以下、「Ｈ側ストレージノード」とも称する）およびＬレベルを記憶するストレージノード（以下、「Ｌ側ストレージノード」とも称する）のそれぞれのストレージノード電圧ＶＲＨおよびＶＲＬの推移を示す曲線とが示される。
【００４３】
既に説明したように、従来構成のツインセルＤＲＡＭにおいては、リフレッシュ時間ｔＲＥＦ２は、ストレージノード電圧ＶＲ２が電源電圧Ｖｄｄから接地電圧ＧＮＤに低下するまでの時間で定義される。
【００４４】
一方、実施の形態１に従うツインセルにおいては、同一のツインセルに含まれて互いに相補データ（ＨレベルおよびＬレベル）を書込まれたストレージノード同士は、孤立セルプレート１３０♯によって直列に接続されているので、Ｈ側のストレージノード電圧ＶＲＨが下がってくると、Ｌ側のストレージノードの電圧ＶＲＬも、容量結合によって同様に下がってくる。
【００４５】
したがって、Ｌ側のストレージノード電圧ＶＲＬは、接地電圧ＧＮＤ以下に低下するが、基板電圧である負電圧ＶＢＢよりも下がることはなくＶＢＢでクランプされる。なぜなら、ストレージノード電圧が基板電圧ＶＢＢに達すると、図３に示された、Ｐウェル２１０および、ストレージノード１４０が電気的に接続された不純物領域２３１，２３３（Ｎ型領域）の間に形成されるＰＮ接合が、順バイアスされるからである。
【００４６】
なお、Ｌ側のストレージノード電圧ＶＲＬが低下して負電圧に達すると、Ｌ側ストレージノードと電気的に接続された不純物領域をソースとし、非選択状態（接地電圧ＧＮＤ）のワード線をゲートとする選択トランジスタがオンする可能性がある。すなわち、Ｌ側のストレージノード電圧ＶＲＬが負電圧（基板電圧）ＶＢＢまで低下する前に、アクセストランジスタがオンする可能性もある。この場合には、Ｌ側のストレージノード電圧ＶＲＬは、基板電圧ＶＢＢではなく、アクセストランジスタのしきい値電圧Ｖｔｈを用いて示される、（ＧＮＤ−Ｖｔｈ）の負電圧にクランプされることになる。いずれにしても、Ｌ側のストレージノード電圧ＶＲＬは、基板電圧ＶＢＢまたは（ＧＮＤ−Ｖｔｈ）のいずれかの負電圧でクランプされることになる。
【００４７】
これに対して、Ｈ側のストレージノード電圧ＶＲＨは、Ｌ側のストレージノード電圧ＶＲＬがクランプされた後も下がり続け、最終的にはＬ側のストレージノード電圧ＶＲＬと同レベルにまで低下する。この時点でツインセルの記憶データは失われることになる。
【００４８】
従来のツインセルおよび実施の形態１に従うツインセルの間で、接合リーク電流が同レベルであるとすれば、実施の形態１に従うツインセルでのＨ側のストレージノード電圧ＶＲＨの低下速度は、従来のツインセルにおけるＨ側のストレージノード電圧の下降速度よりも速い。なぜなら、実施の形態１に従うツインセルにおいては、容量値Ｃｓのキャパシタが２つ直列接続されるので、孤立セルプレートに対する保持容量値はＣｓ／２、すなわち従来のツインセルの半分になるからである。
【００４９】
このように、実施の形態１に従うツインセルにおいてはＨ側のストレージノード電圧ＶＲＨの低下速度は従来のツインセルよりも大きいものの、電源電圧Ｖｄｄから負電圧ＶＢＢ（またはＧＮＤ−Ｖｔｈ）まで低下する時間によって、リフレッシュ時間ｔＲＥＦ♯が定義される。したがって、上述したように、Ｃｓ＝２５ｆＦ、Ｃｂ＝１００ｆＦとして、電源電圧Ｖｄｄ＝２Ｖ、基板電圧ＶＢＢ＝−１Ｖとしてシミュレーションを行なった結果、実施の形態１に従うツインセルにおけるリフレッシュ時間ｔＲＥＦ♯は、従来のツインセルにおけるリフレッシュ時間ｔＲＥＦ２の２倍程度確保されることがわかった。
【００５０】
このように、実施の形態１に従うツインセルＤＲＡＭにおいては、セルプレートをツインセルに対応して分離することによって、相補レベルのデータをそれぞれ記憶するストレージノード電圧が容量結合によって同様に変動するように設計できるので、リフレッシュ時間を延ばすことができる。
【００５１】
さらに、このような孤立セルプレート構造とすることにより、以下のような効果も発生する。
【００５２】
実施の形態１に従うツインセルにおいては、製造時にストレージノードと他のノード（代表的にはワード線）との間に形成された短絡経路が存在しても、Ｈ側ストレージノードの電圧が電源電圧Ｖｄｄから接地電圧ＧＮＤまで低下するのに伴って、同一のツインセルを構成するＬ側ストレージノードの電圧も容量結合により接地電圧ＧＮＤから負電圧まで低下する。したがって、ツインセルを構成する２つのＤＲＡＭセルの一方においてストレージノードに短絡経路が発生しても、Ｈ側ストレージノードおよびＬ側ストレージノード間には、依然としてある程度の電圧差が保たれることになる。この結果、このような短絡経路が発生したＤＲＡＭセルが不良メモリセルとなることを回避できる。
【００５３】
なお、同様の効果は、ストレージノードおよびワード線間の短絡経路のみだけでなく、ストレージノードおよびビット線間の短絡経路、ストレージノードおよびセルプレート間の短絡経路等が発生した場合にも得られる。このように、実施の形態１に従うツインセルＤＲＡＭは、従来のツインセルＤＲＡＭよりも、製造歩留りが向上する。
【００５４】
また、図２に示されたセルプレート１３０♯を孤立パターンから連続パターンに変更することで、通常のシングルセルＤＲＡＭのメモリセルに容易に変更できる点でも優れている。
【００５５】
［実施の形態２］
既に説明したように、ツインセルＤＲＡＭにおいては、小レイアウト面積化のためにＤＲＡＭセルの集積配置が重要となる。したがって、以下の実施の形態２および３においては、実施の形態１で説明したツインセルを効率的に配置するためのレイアウトについて説明する。
【００５６】
図５は、本発明の実施の形態２に従う半導体記憶装置のメモリアレイ部の構成を概略的に示す図である。
【００５７】
図５を参照して、実施の形態２に従う構成においては、同一のツインセル１０１♯を構成する２つのＤＲＡＭセル１００は、共通のワード線ＷＬによって選択される。その他の点は、図１に示した実施の形態１に従う構成と同様であるので、対応する部分には同一参照符号を付して、それらの詳細説明は繰り返さない。
【００５８】
図６は、実施の形態２に従う半導体記憶装置のメモリアレイ部のレイアウトを概略的に示す図である。
【００５９】
図６において、行方向に延在してワード線ＷＬ０〜ＷＬ５が配設され、また列方向に延在してビット線ＢＬ０，／ＢＬ０〜ＢＬ４，／ＢＬ４が配設される。これらのワード線ＷＬ０〜ＷＬ５およびビット線ＢＬ，／ＢＬ０〜ＢＬ４，／ＢＬ４は、互いに交差する方向、代表的には互いに直交するように配設される。図３で説明したのと同様に、これらのワード線ＷＬ０〜ＷＬ５はたとえばポリシリコン配線として形成され、ビット線ＢＬ０，／ＢＬ０〜ＢＬ４，／ＢＬ４はそれぞれ上層のたとえば第１メタル配線層に形成される。
【００６０】
これらのワード線ＷＬ０〜ＷＬ５およびビット線ＢＬ０，／ＢＬ０〜ＢＬ４，／ＢＬ４と交差する方向に、フィールド領域２００が配置される。すなわち、実施の形態２に従う構成においては、フィールド領域２００は、ワード線ＷＬの延在方向およびビット線ＢＬ，／ＢＬの延在方向の間の方向に延在して設けられる。各フィールド領域２００において、実施の形態１のレイアウトと同様に２つのＤＲＡＭセル１００が形成される
フィールド領域２００とビット線ＢＬ０，／ＢＬ０〜ＢＬ４，／ＢＬ４の交差部に、ビット線コンタクト１６０がそれぞれ形成される。さらに、フィールド領域２００において、ワード線ＷＬ（ＷＬ０〜ＷＬ５を総括的に示す）に関して、ビット線コンタクト１６０と対向する端部にストレージノードコンタクト１７０が配置される。
【００６１】
フィールド領域２００の両端に配置されるストレージノードコンタクト１７０を介して、ストレージノード１４０がフィールド領域２００に電気的に接続される。ストレージノード１４０は、ＤＲＡＭセル１００の各々に対応して、フィールド領域２００の上部領域に形成される。
【００６２】
このように、実施の形態２に従う構成においても、ストレージノード１４０と対向するセルプレートは、実施の形態１と同様に各ツインセルに対応して分離される孤立セルプレート１３０♯として設けられている。したがって、実施の形態２に従う構成においても、各ツインセルは、実施の形態１と同様にリフレッシュ特性が改善され、かつストレージノードと他のノードとの間で短絡経路が発生しても不良セルとなりにくいという利点を有している。すなわち、実施の形態１および実施の形態２の間では、ツインセルのレイアウト配置のみが異なる。メモリアレイにおいて、図６に示す配置が行および列方向に繰返し配置される。
【００６３】
実施の形態２に従うレイアウトでは、ワード線ＷＬのピッチは２種類存在する。すなわち、ビット線コンタクト１６０を間に挟むワード線（たとえばＷＬ０およびＷＬ１）のピッチは、２・Ｆである。一方、ストレージノードコンタクト１７０を間に挟むワード線（たとえばＷＬ１およびＷＬ２）のピッチは、４・Ｆである。ワード線ＷＬは、この２・Ｆおよび４・Ｆのピッチで交互に配置される。
【００６４】
ビット線コンタクト１６０は、行方向に整列して、各ビット線ＢＬ，／ＢＬに対応して配置される。また、ストレージノードコンタクト１７０も、行方向に整列して、各メモリセル列に対応して配置される。ビット線ＢＬ，／ＢＬのピッチは２・Ｆである。ビット線コンタクト１６０は、列方向においては６・Ｆのピッチで配置される。
【００６５】
したがって、ＤＲＡＭセル１００を形成する基本セル領域は、１つのビット線コンタクト１６０とストレージノードコンタクト１７０を含む矩形領域により規定される。この基本セル領域は、行方向の長さが２・Ｆ、列方向の長さが３・Ｆであり、その面積は６・Ｆ２となる。
【００６６】
これに対して、図２に示した実施の形態１に従うレイアウトにおいては、ＤＲＡＭセル１００を形成する基本セル領域は、行方向の長さが２・Ｆであり列方向の長さが４・Ｆである。したがって、基本セル領域の面積は８・Ｆ２となる。したがって、実施の形態２に従うレイアウトにおいては、実施の形態１に従うレイアウトと比較して、１つのＤＲＡＭセルを形成するための基本セル領域の占有面積を低減して、より高密度にＤＲＡＭセルを配置することができる。この結果、実施の形態１に従うツインセルＤＲＡＭをより高集積化できる。
【００６７】
［実施の形態３］
図７は、本発明の実施の形態３に従う半導体記憶装置のメモリアレイ部の構成を概略的に示す図である。
【００６８】
図７を参照して、実施の形態３に従う構成においては、図５に示した実施の形態２に従う構成に加えて、ワード線ＷＬと同一方向に沿って形成されるダミーワード線ＤＷＬがさらに配置される。その他の点は、図５に示した実施の形態２に従う構成と同様であるので、対応する部分には同一参照符号を付して、それらの詳細説明は繰り返さない。
【００６９】
図８は、実施の形態３に従う半導体記憶装置のメモリアレイ部のレイアウトを概略的に示す図である。
【００７０】
図８を参照して、実施の形態３に従うレイアウトは、図６に示した実施の形態２に従うレイアウトと以下の点で異なっている。すなわち、列方向において隣接するフィールド領域２００に形成されたストレージノードコンタクト１７０の間の領域に、ダミーワード線ＤＷＬが配置される。すなわち、ピッチが４・Ｆのワード線ＷＬの間に、ダミーワード線ＤＷＬを配置する。さらに、図８に示すように、最端のワード線ＷＬの外側に、形状の連続性を確保するためのダミーワード線ＤＷＬを設けてもよい。その他の部分のレイアウトは図６と同様であるので、対応する部分には同一参照符号を付して、それらの詳細説明は繰り返さない。
【００７１】
これらのダミーワード線ＤＷＬは、ワード線ＷＬと同一の配線層に形成され、ワード線ＷＬと同一製造工程で作製される。したがって、ダミーワード線ＤＷＬを配置するための余分の製造工程およびマスクは必要とされない。
【００７２】
ワード線ＷＬ（ＷＬ０〜ＷＬ５）とダミーワード線ＤＷＬとのピッチは２・Ｆである。したがって、ワード線ＷＬおよびダミーワード線ＤＷＬを含むワード線のピッチは２・Ｆで一様となり、規則的にワード線ＷＬおよびダミーワード線ＤＷＬを配置することができる。これにより、同一のパターンを繰返し配置することができ、パターンの規則性のずれに起因する段差部での露光光の乱反射などの影響を抑制でき、正確なパターニングを行なうことができる。これにより、微細加工時においても、ストレージノードなどを正確にパターニングすることができる。
【００７３】
図９には、図８におけるＲ−Ｓ断面図が示される。
図９を参照して、ダミーワード線ＤＷＬを挟んで両側に位置するフィールド領域２００同士の間は分離絶縁膜２２０によって電気的に切り離されている。分離絶縁膜２２０は、たとえばＣＭＰ（ケミカル・メカニカル・ポリッシング）によりその表面が平坦にされる。通常、ワード線ＷＬとダミーワード線ＤＷＬは、このようにダミーワード線ＤＷＬ形成時の下地の段差を低減することにより、同一製造工程で作成される。
【００７４】
それぞれのフィールド領域２００において、異なるツインセル１０１♯を構成するＤＲＡＭセルが形成される。したがって、これらのＤＲＡＭセル間において孤立セルプレート１３０♯同士は分離されている。なお、各ＤＲＡＭセルの構造は、図３に説明したのと同様であるので、対応部分には同一符号を付して詳細説明は繰り返さない。
【００７５】
さらに、ダミーワード線ＤＷＬの各々を、常に接地電圧ＧＮＤまたはそれより低い負電圧に固定することにより、フィールド領域２００間の厚い分離絶縁膜２２０下部には、正電荷が引き寄せられて、フィールド領域２００の電子に対するポテンシャル障壁が形成される。これにより、分離絶縁膜２２０によって電気的に切り離された２つのフィールド領域２００間の絶縁性を高めて、異なるツインセル１０１♯を構成するストレージノード間の絶縁性を高くすることができる。この結果、分離絶縁膜２２０によって分離されるＤＲＡＭセルのそれぞれは、より安定にデータを記憶することができる。
【００７６】
以上のように、実施の形態３に従うツインセルＤＲＡＭは、列方向において隣接するストレージノード間の間の領域に、ワード線と同一配線層のダミーワード線を配置しており、ワード線のピッチを等価的にすべて同じとすることができる。この結果、実施の形態２に従うツインセルＤＲＡＭでの効果に加えて、微細加工時の寸法精度をさらに向上できる。
【００７７】
また、ダミーワード線に所定の電圧を印加することにより、このダミーワード線下層領域に、異なるツインセルに属するストレージノード間を電気的に分離するためのポテンシャル障壁を形成できる。したがって、各ＤＲＡＭセルにおけるデータ記憶をより安定化できる。
【００７８】
［実施の形態３の変形例１］
図１０は、実施の形態３の変形例１に従う半導体記憶装置のメモリアレイ部のレイアウトを概略的に示す図である。
【００７９】
図１０に示すレイアウトにおいては、各ダミーワード線ＤＷＬの下層領域にもフィールド領域が形成され、したがって、フィールド領域２００は、連続的に形成される。このフィールド領域２００は、隣接行かつ隣接列のＤＲＡＭセルのフィールド領域２００同士が連続的に接続されて、一定方向に沿って延在して配置される。各ダミーワード線ＤＷＬの下領域に形成されるフィールド領域は、列方向に沿って直接的に延在し、ダミーワード線ＤＷＬに関して対向して配置されるストレージノード１４０に対して設けられるフィールド領域２００同士を物理的に接続する。各ダミーワード線ＤＷＬに対しては、実施の形態３と説明したのと同様に、接地電圧ＧＮＤまたは負電圧が与えられる。
【００８０】
図１１は、図１０におけるＸ−Ｙ断面図である。
図１１を参照して、フィールド領域２００は、ダミーワード線ＤＷＬの下領域において連続的に延在して形成される。ダミーワード線ＤＷＬを挟んで対向する領域のそれぞれにおいて、図３および図９で示した構造と同様のＤＲＡＭセルが形成される。
【００８１】
ダミーワード線ＤＷＬには、接地電圧ＧＮＤまたは負電圧の所定電圧レベルが与えられる。この所定電圧に従って、ダミーワード線ＤＷＬを挟んで対向する不純物領域２３１および２３２の間で形成されるトランジスタがオフ状態となるため、ダミーワード線ＤＷＬを挟んで対向する２つの領域は、電気的に分離されることになる。
【００８２】
したがって、Ｐウェル２１０表面に、連続的にフィールド領域２００を形成しても、ダミーワード線ＤＷＬにより、異なるＤＲＡＭセルにそれぞれ対応するストレージノード間の電気的な分離を確実に行なうことができる。
【００８３】
以上のように、実施の形態３の変形例１に従えば、ダミーワード線下部にも、フィールド領域を形成し、このフィールド領域を連続的にストライプ状に形成できる。したがって、フィールド領域を隣接ストレージノード間で分離するための厚い分離絶縁膜が不要となるので、実施の形態３での効果に加えて、、フィールド領域を容易にパターニングすることができる。また、このフィールド分離用の絶縁膜が不要となるので、ＤＲＡＭセルが形成される基本セル領域のレイアウト面積を低減でき、微細メモリセルを実現することができる。
【００８４】
さらに、ダミーワード線に所定の電圧を印加することにより、このフィールド領域内においてトランジスタをオフ状態とさせることにより、正確に、メモリセルのストレージノード間の分離を行なうことができ、正確なデータ記憶を行なうことができる。
【００８５】
［実施の形態３の変形例２］
図１２は、実施の形態３の変形例２に従う半導体記憶装置のメモリアレイ部のレイアウトを概略的に示す図である。図１２においても、ワード線ＷＬ０〜ＷＬ５と、ダミーワード線ＤＷＬと、ビット線ＢＬ０，／ＢＬ０〜ＢＬ４，／ＢＬ４が代表的に示される。
【００８６】
この図１２に示すレイアウトにおいては、フィールド領域２００が、ダミーワード線ＤＷＬに関して対称的となるように、その勾配方向が、列方向において上向き方向と下向き方向とが交互に入れ替えられる。フィールド領域２００は、図１０のレイアウトと同様に、ダミーワード線ＤＷＬの下部において、フィールド領域が列方向に連続的に形成される。したがって、同一列のメモリセルに対して、フィールド領域２００が連続的に形成される。
【００８７】
隣接するワード線の間の領域に、ビット線コンタクト１６０が、各ビット線に対応して配置される。ストレージノードコンタクト１７０は、ダミーワード線ＤＷＬとワード線ＷＬ（ワード線ＷＬ０〜ＷＬ５を総称的に示す）との間の領域に、各ＤＲＡＭセル１００に対応して配置される。すなわち、ストレージノードコンタクト１７０は、ダミーワード線ＤＷＬに関して対向して配置される。
【００８８】
図１２に示すレイアウトにおいて、ＤＲＡＭセル１００が形成される基本セル領域の占有面積は、６・Ｆ２である。この図１２に示すレイアウトは、フィールド領域２００のストライプ形状が、実施の形態３の変形例１（図１０）に示すように一方方向に右肩上がりで上昇するストライプ形状と異なり、列方向においてジグザグ状に連続的に配置される点を除いて同じである。
【００８９】
実施の形態３の変形例２に従うレイアウトにおいても、フィールド領域２００は、各ダミーワード線ＤＷＬの下領域において形成されるフィールド領域により連続して形成され、フィールド分離のための厚い分離絶縁膜等は不要である。
【００９０】
各ダミーワード線ＤＷＬに対しては、実施の形態３の変形例１と同様に、接地電圧ＧＮＤまたはそれより低い負電圧が与えられる。これにより、各ダミーワード線ＤＷＬ下部のフィールド領域が、図９における分離絶縁膜２２０と同様に機能するフィールド分離領域となる。
【００９１】
したがって、フィールド絶縁のための分離絶縁膜を設ける必要がなく、フィールド領域２００を連続的に形成することができる。この結果、実施の形態３での効果に加えて、実施の形態３の変形例１と同様にフィールド領域のパターニングが容易となる。
【００９２】
なお、実施の形態１から３およびその変形例においては、孤立セルプレートを各ツインセルに対応して配置する構成を説明したが、所定区分の複数個のツインセルごとに孤立セルプレートを設ける構成としても、リフレッシュ特性の改善および製造歩留りの向上を図ることができる。
【００９３】
たとえば、図１３に示すように、図２に示した実施の形態１に従うレイアウトにおいて、孤立セルプレート１３０♯をメモリセル行ごとに設ける構成とすることができる。この場合には、各孤立セルプレート１３０♯は、同一のメモリセル列に属する複数個（図１３では２個）のツインセルによって共有できる。しかしながら、このようなアレンジを行なうには、各ツインセル内において、相補レベルのデータをそれぞれ記憶するストレージノードの電圧が容量結合によって同様に変動する範囲内であることが条件となる。なお、このような電圧変動は、各孤立セルプレートの容量値を抑制することによって生じるため、各ツインセル毎にセルプレートを分離することによって、本願発明の効果が最も顕著に現われる。
【００９４】
［実施の形態４］
実施の形態４では、リフレッシュ特性をさらに改善するツインセルの構成について説明する。
【００９５】
図１４は、本発明の実施の形態４に従う半導体記憶装置のメモリアレイ部の構成を概略的に示す図である。
【００９６】
図１４を参照して、実施の形態４に従う構成においては、各ツインセル１０１♯は、ＤＲＡＭセル１００と、ＤＲＡＭセル１００からキャパシタ１２０の配置が省略されたＤＲＡＭセル１００♯とから構成される。
【００９７】
図１４では、実施の形態１から３に従う構成と同様に、同一のツインセル１０１♯を構成する２つのＤＲＡＭセル１００および１００♯は、対をなす相補ビット線ＢＬおよび／ＢＬの一方ずつとそれぞれ接続されている。孤立セルプレート１３０♯は、図１と同様に、各ツインセルに対応して分離されている。
【００９８】
また、図７に示した実施の形態３に従う構成と同様に、同一ツインセル１０１♯内のアクセストランジスタ１１０の各ゲートは、共通のワード線ＷＬと接続され、さらに、所定間隔でワード線ＷＬに加えてダミーワード線ＤＷＬが配置されている。その他の点は、図７に示した実施の形態３に従う構成と同様であるので、対応する部分には同一参照符号を付して、それらの詳細説明は繰り返さない。
【００９９】
図１５は、実施の形態４に従う半導体記憶装置のメモリアレイ部のレイアウトを概略的に示す図である。図１５には、実施の形態４に従うツインセル１０１♯を、図１０に示した実施の形態３の変形例１と同様に配置した場合のレイアウトが示されている。
【０１００】
図１５を参照して、実施の形態４においては、ツインセルを構成する２つのＤＲＡＭセルの一方のみに、ストレージノード１４０が設けられる。図１５に示すように、各メモリセル行において、１列おきにストレージノード１４０を設け、かつ行方向に隣接する２つずつのＤＲＡＭセルによってツインセルを構成することによって、各ツインセルをＤＲＡＭセル１００および１００♯で構成することができる。
【０１０１】
各ストレージノード１４０は、ストレージノードコンタクト１７０によって、対応のフィールド領域２００と電気的に接続される。一方、ツインセルを構成するもう一方のセルのフィールド領域に、セルプレートコンタクト１８０が設けられる。各セルプレートコンタクト１８０は、対応のフィールド領域２００と対応の孤立セルプレート１３０♯とを、間にキャパシタを介在させることなく、電気的に接続する。
【０１０２】
孤立セルプレートを含むその他の部分のレイアウトは、図１０に示した実施の形態３の変形例１に従う構成と同様であるので、対応する部分には同一参照符号を付して、それらの詳細説明は繰り返さない。
【０１０３】
図１６は、図１５におけるＶ−Ｗ断面図である。
図１６を参照して、同一のフィールド領域２００上にビット線コンタクト１６０を挟んで形成された２つのＤＲＡＭセルについて、一方のＤＲＡＭセル１００の構成はこれまで説明したのと同様である。すなわち、ＤＲＡＭセル１００は、不純物領域２３２，２３３によって形成されるアクセストランジスタ１１０と、ストレージノード１４０と、孤立セルプレート１３０♯およびストレージノード１４０の間の間隙部２４０を用いて形成されるキャパシタ１２０とを有する。
【０１０４】
これに対して、他方のＤＲＡＭセル１００♯は、不純物領域２３１，２３２によって形成されるアクセストランジスタ１１０を有するが、不純物領域２３１が孤立セルプレート１３０♯とセルプレートコンタクト１８０によって電気的に接続されるため、孤立セルプレート１３０♯およびアクセストランジスタ１１０の間には、キャパシタは形成されない。不純物領域２３２は、２つのＤＲＡＭセル１００，１００♯によって共有され、共通のビット線コンタクト１６０によって、対応のビット線ＢＬ０と電気的に接続される。
【０１０５】
ダミーワード線ＤＷＬおよび孤立セルプレート１３０♯等の配置は、図１１と同様であるので、詳細な説明は繰り返さない。なお、図１６では、ＤＲＡＭセル１００♯中のセルプレートコンタクト１８０を、ＤＲＡＭセル１００中のストレージノード１４０およびストレージノードコンタクト１７０と同様の形状とする例を示している。このような構造とすることにより、ＤＲＡＭセル１００および１００♯の間で形状の連続性を確保して、製造時における寸法精度を向上することができる。
【０１０６】
すなわち、実施の形態４に従うツインセルにおいても、各ツインセルごとに分離された孤立セルプレートが設けられるので、実施の形態１から３と同様に、リフレッシュ特性の改善および製造歩留りの向上を図ることができる。さらに、実施の形態４に従う構成では、同一のツインセルを構成するＤＲＡＭセルのうちの一方のみにストレージノード（キャパシタ）を設けることにより、以下に述べるようなさらなる効果が得られる。
【０１０７】
既に説明したように、実施の形態１〜３においては、ストレージノードに対して容量値Ｃｓのキャパシタが２つ直列に接続されるため、ストレージノードに対する電荷保持容量はＣｓ／２になってしまう。これに対して、実施の形態４に従うツインセルにおいては、ストレージノードに対する電荷保持容量は、キャパシタ１個分の容量値Ｃｓとなり、実施の形態１〜３の場合よりも大きくなる。
【０１０８】
あるいは、図１６の構造例とは異なり、セルプレートコンタクト１８０について、電気的接続の確保に最小限必要な形状となるように小型化すれば、削減された空間を利用して、キャパシタ１２０の容量値を増大するようなレイアウト設計を行なうことも可能である。この場合には、ストレージノードに対する電荷保持容量がさらに大きく確保される。
【０１０９】
したがって、実施の形態４に従うツインセルでは、図４に示した動作波形図において、Ｈ側のストレージノード電圧ＶＲＨの降下速度を、従来のツインセルのＨ側のストレージノード電圧ＶＲ２の低下速度レベルまで改善、あるいはそれよりも遅くすることができるので、リフレッシュ時間をさらに長くできる。すなわち、リフレッシュ特性をさらに改善できる。
【０１１０】
なお、図１５および図１６では、実施の形態４に従うツインセルを、実施の形態３の変形例１と同様のレイアウトで配置する例を示した。しかし、実施の形態４に従うツインセルの配置レイアウトは、このような場合に限定されるものではなく、実施の形態１（図２）、実施の形態２（図６）、実施の形態３（図８）、および実施の形態３の変形例２（図１２）のいずれに従ったレイアウトとすることも可能である。
【０１１１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１２】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、記憶単位（ツインセル）に対応してセルプレートが少なくとも電気的に分離されるので、同一のツインセルに含まれて、相補データのデータをそれぞれ記憶するストレージノードの電圧が、容量結合によって同様に変動するようになるので、リフレッシュ時間を延ばすことができる。さらに、ストレージノードと他のノードとの間に短絡経路が発生しても、同一のツインセルに含まれるストレージノード間には、ある程度の電圧差が保たれることになるので、このような短絡経路が発生したメモリセルが不良メモリセルとなることを回避できる。この結果、半導体記憶装置のリフレッシュ特性の改善および製造歩留りの向上を図ることができる。
【０１１３】
さらに、ツインセルを構成する２つのメモリセル（ＤＲＡＭセル）の一方でキャパシタの配置を省略することにより、記憶単位（ツインセル）に対応して電気的に分離されたセルプレートの各々の電荷保持容量を大きく確保できる。したがって、半導体記憶装置のリフレッシュ特性をさらに改善できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従う半導体記憶装置のメモリアレイ部の構成を概略的に示す図である。
【図２】実施の形態１に従う半導体記憶装置のメモリアレイ部のレイアウトを概略的に示す図である。
【図３】実施の形態１に従う半導体記憶装置におけるメモリセルの構造を示すための図２における断面図である。
【図４】実施の形態１に従う半導体記憶装置におけるリフレッシュ時間を説明する波形図である。
【図５】本発明の実施の形態２に従う半導体記憶装置のメモリアレイ部の構成を概略的に示す図である。
【図６】実施の形態２に従う半導体記憶装置のメモリアレイ部のレイアウトを概略的に示す図である。
【図７】本発明の実施の形態３に従う半導体記憶装置のメモリアレイ部の構成を概略的に示す図である。
【図８】実施の形態３に従う半導体記憶装置のメモリアレイ部のレイアウトを概略的に示す図である。
【図９】実施の形態３に従う半導体記憶装置におけるメモリセルの構造を示すための図８における断面図である。
【図１０】実施の形態３の変形例１に従う半導体記憶装置のメモリアレイ部のレイアウトを概略的に示す図である。
【図１１】実施の形態３の変形例１に従う半導体記憶装置におけるメモリセルの構造を示すための図１０における断面図である。
【図１２】実施の形態３の変形例２に従う半導体記憶装置のメモリアレイ部のレイアウトを概略的に示す図である。
【図１３】複数個のツインセルごとに孤立セルプレートを設けた場合のレイアウト例を概略的に示す図である。
【図１４】本発明の実施の形態４に従う半導体記憶装置のメモリアレイ部の構成を概略的に示す図である。
【図１５】実施の形態４に従う半導体記憶装置のメモリアレイ部のレイアウトを概略的に示す図である。
【図１６】実施の形態４に従う半導体記憶装置におけるメモリセルの構造を示すための図１５における断面図である。
【図１７】従来のツインセルＤＲＡＭのアレイ構成を説明する図である。
【図１８】図１７に示したツインセルＤＲＡＭにおいてビット線プリチャージ電圧を電源電圧Ｖｄｄとした場合におけるビット線対の電圧挙動を示す動作波形図である。
【図１９】従来のツインセルＤＲＡＭにおけるリフレッシュ時間を説明する波形図である。
【符号の説明】
１００，１００♯  ＤＲＡＭセル、１０１，１０１♯  ツインセル、１０５ａ，１０５ｂ  センスアンプ、１１０  アクセストランジスタ、１２０  キャパシタ、１３０  セルプレート、１３０♯  孤立セルプレート、１４０  ストレージノード、１６０  ビット線コンタクト、１７０  ストレージノードコンタクト、１８０  セルプレートコンタクト、２００  フィールド領域、２１０  Ｐ型ウェル、２２０  分離絶縁膜、２３１〜２３３  不純物領域、２４０  間隙部、ＢＬ，ＢＬ０〜ＢＬ４，／ＢＬ，／ＢＬ０〜／ＢＬ４  ビット線、ＢＬＰ  ビット線対、ＤＷＬ  ダミーワード線、ＧＮＤ  接地電圧、ＶＢＢ  負電圧（基板電圧）、Ｖｄｄ  メモリアレイ電源電圧、ＷＬ，ＷＬ０〜ＷＬ６  ワード線、ＷＬＰ  ワード線対。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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