(57)【要約】【課題】電源ノイズによる半導体回路の動作安定と特性の向上を図ったＭＯＳ半導体装置を提供することを目的とする。【解決手段】ポリシリコン１１と拡散領域１２の間に、電源配線である第一アルミ（Ｖｃｃ）１３とグランド配線である第一アルミ（Ｖｓｓ）１４とに接続されているＭＯＳ型の電源容量用トランジスタ２２を形成して、電源配線とグランド配線間に容量を形成する。ゲート電極となるポリシリコン１１は第一アルミ（Ｖｃｃ）１３と第一アルミ（Ｖｓｓ）１４と直行する方向に複数個、短冊状に設け、ゲート電極と電源容量用トランジスタ２２を形成するために拡散領域１２を設ける。ポリシリコン１１と第一アルミ（Ｖｃｃ）１３はポリコンタクト１５で接続され、拡散領域１２と第一アルミ（Ｖｓｓ）１４は拡散コンタクト１６で接続される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
並列に配設された電源配線とグランド配線と、前記電源配線とグランド配線の延設方向に直交して設けられたゲート電極と、前記ゲート電極とでトランジスタを形成する拡散領域と、前記ゲート電極と前記電源配線を接続する第一のコンタクトと、前記拡散領域と前記グランド配線とを接続する第二のコンタクトとを有するＭＯＳ半導体装置。
【請求項２】
前記トランジスタは、常に動作状態に形成されたＭＯＳトランジスタであり、該ゲート電極と、該ソース電極と該ドレイン電極の間に形成された静電容量を有することを特徴とする請求項１記載のＭＯＳ半導体装置。
【請求項３】
前記ゲート電極は、複数の短冊状の形状を有する電極であることを特徴とする請求項１または請求項２記載のＭＯＳ半導体装置。
【請求項４】
前記並列に配置された電源配線とグランド配線にさらに所定距離、離間して設けられた電源配線とグランド配線とを有することを特徴とする請求項１から請求項３のうちのいずれか１項記載のＭＯＳ半導体装置。
【請求項５】
前記２組の電源配線とグランド配線は、それぞれの電源配線毎及びグランド配線毎に電気的に接続をする金属配線層を有することを特徴とする請求項４記載のＭＯＳ半導体装置。
【請求項６】
前記拡散領域のシート抵抗がゲート電極のシート抵抗に比べて高い場合、電源配線近傍の拡散領域を広く設定することを特徴とする請求項１から請求項５のうちのいずれか１項記載のＭＯＳ半導体装置。
【請求項７】
前記トランジスタのゲート膜厚は、半導体装置の内部に形成される論理回路のゲート膜厚よりも厚く設定することを特徴とする請求項１から請求項６のうちのいずれか１項記載のＭＯＳ半導体装置。
【請求項８】
電源供給の幹線となる電源配線及びグランド配線は、所定の厚みを有する金属で構成することを特徴とする請求項１から請求項７のうちのいずれか１項記載のＭＯＳ半導体装置。
【請求項９】
前記トランジスタのゲート容量とチャネル抵抗とから電源電圧レギュレータの位相補償回路を構成することを特徴とする請求項１から請求項９のうちのいずれか１項記載のＭＯＳ半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、金属多層配線を用いるＭＯＳ半導体装置に関するものである。
【０００２】
【従来の技術】
従来から、ＭＯＳ半導体の集積回路において、電源変動の急峻な変化に対して半導体の動作安定とノイズによる影響を低減するために、電源配線とグランド配線間に容量を形成していた。その容量を形成する手段として電源配線とグランド配線の直下にＭＯＳトランジスタを形成し、そのＭＯＳトランジスタのゲート電極を電源配線に接続し、他方、ソース電極とドレイン電極とをグランド配線に接続して、ＭＯＳトランジスタを常時ＯＮである状態にし、ＭＯＳトランジスタのゲートとその直下にあるチャネル領域間の容量が電源配線とグランド配線間の容量として挿入されるようにしていた。しかしながら、集積回路のチップサイズが小さい場合、電源配線とグランド配線間に十分な容量を形成することができないという問題点があった。
【０００３】
尚、本願では、「電源配線」とは集積回路に印加する電源電圧側に係わる配線を言い、「グランド配線」とは“零”電位側に係わる配線を言うものとする。
【０００４】
これらの問題点に対する対策として、例えば下記の特許文献１または特許文献２に記載されているものがある。これらの文献にはノイズによる影響を低減するために電源配線とグランド配線の間に容量を設けることが示されている。しかしながらここに開示されている技術では配線の直下、或いは配線の内側の領域にのみ容量を設けるため、十分な容量が得られず、ノイズに対する低減効果は限られるものである。
【０００５】
【特許文献１】
特開２００１−１０２５３１号公報
【特許文献２】
特開平７−８６５１３号公報
【０００６】
【発明が解決しようとする課題】
上述したように、従来のＭＯＳ半導体装置は電源配線及びグランド配線の直下に容量が構成されていたので、近年の高集積化、小チップ化に応じた電源配線領域の小さいなチップでは十分な容量は確保できず、半導体の動作安定とノイズに対する特性の向上には十分に寄与できない。従って本発明は上記のような課題を解決するためになされたもので半導体回路の動作安定とノイズに対する特性の向上を図ったＭＯＳ半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明に係るＭＯＳ半導体装置は上記課題を解決するために、ＭＯＳ半導体の配線領域に電源配線とグランド配線とを平行に配設し、前記電源配線と前記グランド配線の延設方向に直交してゲート電極を設けるとともに前記ゲート電極を用いてトランジスタを形成する拡散領域を設け、且つ前記ゲート電極と前記電源配線を第一のコンタクトで接続し、前記拡散領域と前記グランド配線とを第二のコンタクトで接続する構成を備えるものである。
【０００８】
【発明の実施の形態】
次に、本発明のＭＯＳ半導体装置に係る実施の一形態について、図を参照して説明する。従来のＭＯＳ半導体装置の製造プロセスでは拡散配線のシート抵抗、ゲート配線のシート抵抗はともに数１０Ω／□であったが、近年の製造プロセスでは配線表面に金属を付ける技術により、ともに数Ω／□〜１０Ω／□程度に下げることが可能となってきている。本発明はこのような製造プロセスの向上に伴ってなされたものであり、ＭＯＳ半導体装置の電源配線とグランド配線間に大きな容量を設けるための電極配置、形状等に係わるものである。
【０００９】
実施の形態１．
図１を参照して本発明に係る実施の形態１について説明する。ＭＯＳ半導体回路１はポリシリコン１１と拡散領域１２の間に、電源配線である第一アルミ（Ｖｃｃ）１３とグランド配線である第一アルミ（Ｖｓｓ）１４とに接続されているＭＯＳ型の電源容量用トランジスタ（ＯＮトランジスタ）２２を形成して、電源配線とグランド配線間に容量を挿入している。
【００１０】
図１（ａ）に示すように第一アルミ（Ｖｃｃ）１３と第一アルミ（Ｖｓｓ）１４は近接して平行に配置され、これらの延設方向に直行してＭＯＳ型の電源容量用トランジスタ２２のポリシリコン１１のゲート電極を複数個短冊状に設ける。このゲート電極の夫々は第一アルミ（Ｖｃｃ）１３にポリコンタクト（第一のコンタクト）１５によって接続される。また、これらゲート電極と電源容量用トランジスタ２２を形成するために拡散領域１２を設け、この拡散領域１２は第一アルミ（Ｖｓｓ）１４に拡散コンタクト（第二のコンタクト）１６によって接続される。
【００１１】
図１（ｂ）に示すように電源容量用トランジスタ２２のゲート電極２２ａはポリコンタクト１５によって第一アルミ（Ｖｃｃ）１３に接続され、ソース電極２２ｂ及びドレイン電極２２ｃは共に拡散コンタクト１６によって第一アルミ（Ｖｓｓ）１４に接続されている。これによって電源容量用トランジスタ２２は常時導通し、また、ゲート電極２２ａとソース電極２２ｂ及びドレイン電極２２ｃ間にゲート容量４３が形成される。従って、第一アルミ（Ｖｃｃ）１３と第一アルミ（Ｖｓｓ）１４の間に電源容量としてゲート容量４３が挿入されることになる。
【００１２】
実施の形態１によれば、上述したように電源容量用トランジスタ２２としてＭＯＳトランジスタを電源配線及びグランド配線の直下だけでなく、その両脇に広げて設けたことにより、それらの配線面積に限ることなく大きな容量を形成することが可能となる。また、拡散配線領域があるのでチャネルのＯＮ抵抗が容量と直列に挿入されることによる高周波特性の悪化、即ち電源配線及びグランド配線から離れたところにある容量による効果の低下を、チャネルのＯＮ抵抗より低い拡散配線をすることで緩和することが可能となる。特に拡散配線にＣｏＳｉ等の拡散配線抵抗を下げるプロセスが使用されている場合には著しい効果が想定される。また、電源配線及びグランド配線そのものを太くして対策したのではないため、配線領域の更なる利用を図ることが可能となる。尚、ポリシリコン１１のゲート電極は短冊状に限ることは無い。
【００１３】
実施の形態２．
図２を参照して本発明に係る実施の形態２について説明する。ＭＯＳ半導体回路２はポリシリコン１１と拡散領域１２の間に、電源配線である第一アルミ（Ｖｃｃ）１３ａと第一アルミ（Ｖｃｃ）１３ｂ、グランド配線である第一アルミ（Ｖｓｓ）１４ａと第一アルミ（Ｖｓｓ）１４ｂとに接続されたＭＯＳ型の電源容量用トランジスタ２２を形成して、電源配線とグランド配線間に容量を形成している。
【００１４】
第一アルミ（Ｖｃｃ）１３ａと第一アルミ（Ｖｓｓ）１４ａは一定距離を離して平行に配置し、これらの延設方向に直行してＭＯＳ型の電源容量用トランジスタ２２のポリシリコン１１のゲート電極を複数個短冊状に設ける。このゲート電極の夫々は電源配線である第一アルミ（Ｖｃｃ）１３ａ、１３ｂにポリコンタクト１５ａ、１５ｂによって接続される。また、これらゲート電極とで電源容量用トランジスタ２２を形成するように拡散領域１２を設け、この拡散領域１２はグランド電極である第一アルミ（Ｖｓｓ）１４ａ、１４ｂに拡散コンタクト１６ａ、１６ｂによって接続される。また、第一アルミ（Ｖｃｃ）１３ａと第一アルミ（Ｖｃｃ）１３ｂ及び第一アルミ（Ｖｓｓ）１４ａと第一アルミ（Ｖｓｓ）１４ｂは夫々、図示しない金属配線により適宜接続されている。
【００１５】
上述したように実施の形態２では電源配線とグランド配線の対を２つ設け、それらの対を所定距離、離して設定し、夫々電源配線同士、グランド配線同士を、例えば所定間隔で梯子状に金属配線により接続していることを特徴とする。
尚、電源容量用トランジスタ２２の構成とその作用は実施の形態１で説明したことと同様であり、ここでの再度の説明は省略する。
【００１６】
実施の形態２によれば、ＭＯＳトランジスタの電源配線及びグランド配線から最遠部の部分とそれら配線間の距離を縮めることができるため、チャネルのＯＮ抵抗が容量と直列に挿入されることによる高周波特性の悪化、即ち抵抗成分により電源配線及びグランド配線から離れた部分にある容量の効果の低下を緩和することが可能となる。
【００１７】
実施の形態３．
図３を参照して本発明に係る実施の形態３について説明する。ＭＯＳ半導体回路３はポリシリコン１１と拡散領域１２の間に、電源配線である第一アルミ（Ｖｃｃ）１３とグランド配線である第一アルミ（Ｖｓｓ）１４とに接続されているＭＯＳ型の電源容量用トランジスタ２２を形成して、電源配線とグランド配線間に容量を形成している。
【００１８】
第一アルミ（Ｖｃｃ）１３と第一アルミ（Ｖｓｓ）１４は近接して平行に配置し、これらの延設方向に直行してＭＯＳ型の電源容量用トランジスタ２２のポリシリコン１１のゲート電極を設ける。このゲート電極は第一アルミ（Ｖｃｃ）１３にポリコンタクト１５によって接続される。また、このゲート電極とで電源容量用トランジスタ２２を形成するように拡散領域１２を設け、この拡散領域１２は第一アルミ（Ｖｓｓ）１４に拡散コンタクト１６によって接続される。
【００１９】
ここで、拡散領域１２は電源配線である第一アルミ（Ｖｃｃ）１３とグランド配線である第一アルミ（Ｖｓｓ）１４の配線部分において広く設定することを特徴とする。これにより拡散領域のシート抵抗がゲート電極のシート抵抗に比べて比較的高い場合であっても、チャネルのＯＮ抵抗が容量と直列に挿入されることによる高周波特性の悪化、即ち抵抗成分による電源配線及びグランド配線から離れた部分にある容量の効果の低減を緩和することが可能となる。
尚、電源容量用トランジスタ２２の構成とその作用は実施の形態１で説明したことと同様であり、ここでの再度の説明は省略する。
【００２０】
実施の形態４．
図４を参照して本発明に係る実施の形態４について説明する。ＭＯＳ半導体回路４はポリシリコン１１と拡散領域１２の間に、電源配線である第一アルミ（Ｖｃｃ）１３とグランド配線である第一アルミ（Ｖｓｓ）１４とに接続されているＭＯＳ型の電源容量用トランジスタ２２を形成して、電源配線とグランド配線間に容量を形成している。
【００２１】
第一アルミ（Ｖｃｃ）１３と第一アルミ（Ｖｓｓ）１４は近接して平行に配置し、これらの延設方向に直行してＭＯＳ型の電源容量用トランジスタ２２のポリシリコン１１のゲート電極を設ける。このゲート電極の夫々は第一アルミ（Ｖｃｃ）１３にポリコンタクト１５によって接続される。また、これらゲート電極とで電源容量用トランジスタ２２を形成するように拡散領域１２を設け、この拡散領域１２は第一アルミ（Ｖｓｓ）１４に拡散コンタクト１６によって接続される。
【００２２】
実施の形態４ではゲート電極を電源配線である第一アルミ（Ｖｃｃ）１３とグランド配線である第一アルミ（Ｖｓｓ）１４の一方の側の直行方向において広く設定することを特徴とする。このように設定することによって、電源配線及びグランド配線をブロック自体の電源配線及びグランド配線と共用することができ、チップサイズを小さくすることが可能となる。
尚、電源容量用トランジスタ２２の構成とその作用は実施の形態１で説明したことと同様であり、ここでの再度の説明は省略する。
【００２３】
実施の形態５．
図５を参照して本発明に係る実施の形態５について説明する。電源配線、グランド配線、それらの配置等は実施の形態１〜４で説明したことと同様である。また、電源容量用トランジスタ２２の構成とその作用は実施の形態１で説明したことと同様であり、ここでの再度の説明は省略する。
【００２４】
実施の形態５のＭＯＳ半導体回路５の特徴は、図５に示すように電源容量用トランジスタ２２のゲート酸化膜２４を内部論理用トランジスタ２１のゲート酸化膜２３よりも厚く構成したものである。この構成により大面積のゲート領域の欠陥密度が十分に低下し、従って単位容量あたりの欠陥密度も低下するため、容量を設けることによる集積回路製品の歩留まりを向上させることが可能となる。
【００２５】
実施の形態６．
図６及び図７を参照して本発明に係る実施の形態６について説明する。この実施の形態の特徴は、例えば電源配線の幹線をシート抵抗の少ない金属配線層で形成し、容量の両極を夫々の金属配線層に接続する構成をとる。幹線を金属配線層で形成することで信号配線のスペースが確保でき、配線効率が向上する。尚、電源容量用トランジスタ２２の構成とその作用は実施の形態１で説明したことと同様であり、ここでの再度の説明は省略する。
【００２６】
実施の形態６−１．
図６（ａ）の平面図、及び（ｂ）の断面図に示すようにＭＯＳ半導体回路６はポリシリコン１１と拡散領域１２の間に、電源配線である第一アルミ（Ｖｃｃ）１３とグランド配線である第一アルミ（Ｖｓｓ）１４とに接続されるＭＯＳ型の電源容量用トランジスタ２２を形成して、電源配線とグランド配線間に容量を形成している。ポリシリコン１１と第一アルミ（Ｖｃｃ）１３はポリコンタクト１５で接続され、拡散領域１２と第一アルミ（Ｖｓｓ）１４は拡散コンタクト１６で接続されている。
【００２７】
また、図６（ｂ）は同図（ａ）のＡ−Ａ断面図であって、同図（ｂ）に示すように幹線となる電源配線は、幹線アルミ（Ｖｃｃ）（幹線となる電源配線）２５と幹線アルミ（Ｖｓｓ）（幹線となるグランド配線）２６が配線層の最上部に、近接し対向して設けられている状態を示している。同図（ａ）の平面図において幹線アルミ（Ｖｃｃ）２５、幹線アルミ（Ｖｓｓ）２６を破線で示す。幹線アルミ（Ｖｃｃ）２５及び幹線アルミ（Ｖｓｓ）２６の下層部に、第一アルミ（Ｖｃｃ）１３や第一アルミ（Ｖｓｓ）１４の他に例えば第二アルミ（Ｖｃｃ）１７や第二アルミ（Ｖｓｓ）１８が配線され、スルーホール１９を介して上下の配線が接続されている。尚、ポリシリコン１１は短冊状の複数個で示されているが、１枚の板状のものでもよい。
【００２８】
実施の形態６−２．
図７（ａ）の平面図、及び（ｂ）の断面図に示すようにＭＯＳ半導体回路７はポリシリコン１１と拡散領域１２の間に、電源配線である第一アルミ（Ｖｃｃ）１３とグランド配線である第一アルミ（Ｖｓｓ）１４とに接続されるＭＯＳ型の電源容量用トランジスタ２２を形成して、電源配線とグランド配線間に容量を形成している。ポリシリコン１１と第一アルミ（Ｖｃｃ）１３はポリコンタクト１５で接続され、拡散領域１２と第一アルミ（Ｖｓｓ）１４は拡散コンタクト１６で接続されている。
【００２９】
また、図７（ｂ）は同図（ａ）のＢ−Ｂ断面図であって、同図（ｂ）に示すように幹線となる電源配線は、幹線アルミ（Ｖｃｃ）２５と幹線アルミ（Ｖｓｓ）２６が配線層の最上部に所定距離、離間し対向して設けられている。図７（ａ）の平面図では幹線アルミ（Ｖｃｃ）２５と幹線アルミ（Ｖｓｓ）２６を破線で示している。また、ポリシリコン１１は一枚の板状で示されているが短冊状に複数個備わるものでもよい。幹線アルミ（Ｖｃｃ）２５及び幹線アルミ（Ｖｓｓ）２６の下層部に第一アルミ（Ｖｃｃ）１３や第一アルミ（Ｖｓｓ）１４の他に例えば第二アルミ（Ｖｃｃ）１７や第二アルミ（Ｖｓｓ）１８が配線され、スルーホール１９を介して上下の配線が接続されている。
【００３０】
実施の形態７．
図８〜図１０を参照して本発明に係る実施の形態７について説明する。
近年、半導体回路において外部の電源電圧より内部電源電圧が低くなっており、図８に示すように外部電源３１から供給される電源電圧をチップ３２上のレギュレータ３３で降圧し、電圧の低い内部電源として生成して電源配線部３４を経由し、内部回路３５に供給する構成を採ることが多くなってきている。この電源配線部３４の構成は実施の形態１〜７で説明したものに相当する。
【００３１】
このレギュレータ３３の位相補償用回路としてレギュレータ出力、即ち、内部の電源配線とその接地電位間に容量―抵抗の直列回路を挿入する場合がある。レギュレータ３３がＭＯＳ回路で構成されている場合では、抵抗値は出力段トランジスタの１／ｇｍ程度が目安となる。その値は一般的に数Ω／□〜数十Ω／□程度であり、負荷が重いほど抵抗値は小さくなる傾向にある。
【００３２】
上述した目的から実施の形態１〜６で説明したＭＯＳ半導体回路１〜７は位相補償用の容量、抵抗、バイパスコンデンサを一緒に作り込むことが可能であり、外部電源の電圧を降下させるレギュレータを備えた半導体回路を構成するためには好適である。従って実施の形態７は上述した位相補償の機能を備えたＭＯＳ半導体回路に関している。尚、ＭＯＳ半導体回路１〜７では抵抗値が小さすぎる場合、電源配線側の第一アルミ（Ｖｃｃ）１３とグランド配線側の第一アルミ（Ｖｓｓ）１４の間隔を、図９に示すように拡大することで対応することが可能である。
【００３３】
図９に示すように本発明に適用される実施の形態７のＭＯＳ半導体回路８は、ポリシリコン１１と拡散領域１２の間に、電源配線である第一アルミ（Ｖｃｃ）１３とグランド配線である第一アルミ（Ｖｓｓ）１４とに接続されるＭＯＳ型の電源容量用トランジスタ２２を形成して、電源配線とグランド配線間に容量を形成している。
【００３４】
第一アルミ（Ｖｃｃ）１３と第一アルミ（Ｖｓｓ）１４はポリシリコン１１の所定の位置、即ち目的とする抵抗値が得られる位置に配置される。ゲート電極、即ちポリシリコン１１の夫々は第一アルミ（Ｖｃｃ）１３にポリコンタクト１５によって接続される。また、これらゲート電極とで電源容量用トランジスタ２２を形成するように拡散領域１２を設け、この拡散領域１２は第一アルミ（Ｖｓｓ）１４に拡散コンタクト１６によって接続される。
【００３５】
図１０（ａ）はＭＯＳ半導体回路８の斜視図であり、ポリシリコン１１のゲート電極にポリシリコン抵抗４１が、拡散領域１２に拡散抵抗４２が、ポリシリコン１１のゲート電極にゲート容量４３が生成され、また、ゲート電極直下のチャネル領域のソース−ドレインの区間にチャネル抵抗４４がゲート容量４３と直列に入る。図１０（ｂ）はＭＯＳ半導体回路８の電源容量用トランジスタ２２の等価回路である。
【００３６】
上述した位相補償用回路はゲート容量４３とチャネル抵抗４４を利用するものであって、それらの定数は例えば第一アルミ（Ｖｃｃ）１３と第一アルミ（Ｖｓｓ）１４の間隔を制御することで好適な位相補償用回路を実現することができる。本発明に係るＭＯＳ半導体回路はその原理的構成から、レギュレータ３３の位相補償用回路が容易に得られるものであり、回路定数の調整も容易に行うことができるものである。
【００３７】
【発明の効果】
以上のように、この発明によれば、電源配線とグランド配線の延設方向に直交してゲート電極を設け、このゲート電極とトランジスタを形成するように拡散領域を設け、ゲート電極と電源配線を第一のコンタクトで接続し、拡散領域とグランド配線を第二のコンタクトで接続するよう構成したので、電源配線とグランド配線間に十分な容量を形成することが可能となり、近年の高集積化、小チップ化に応じて電源配線領域が小さく制限されるチップであっても、動作安定とノイズに対する特性の向上を図ることが可能となる。また、その特性向上のために電源配線及びグランド配線そのものを太くする必要はなく、配線領域の更なる利用を図ることが可能となる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る電源配線とグランド配線について示す図であって、（ａ）はその平面図であり、同図（ｂ）は等価回路である。
【図２】本発明の実施の形態２に係る電源配線とグランド配線について示す図である。
【図３】本発明の実施の形態３に係る電源配線とグランド配線について示す図である。
【図４】本発明の実施の形態４に係る電源配線とグランド配線について示す図である。
【図５】本発明の実施の形態５に係る電源配線とグランド配線について示す図である。
【図６】本発明の実施の形態６に係る第一の例の電源配線とグランド配線について示す図であって、同図（ａ）はその平面図であり、同図（ｂ）は同図（ａ）のＡ−Ａ断面図である。
【図７】本発明の実施の形態６に係る第二の例の電源配線とグランド配線について示す図であって、同図（ａ）はその平面図であり、同図（ｂ）は同図（ａ）のＢ−Ｂ断面図である。
【図８】本発明の実施の形態７に係るブロック図である。
【図９】本発明の実施の形態７に係る電源配線とグランド配線について示す図である。
【図１０】本発明の実施の形態７に係る位相補償回路について示す図であって、同図（ａ）は斜視図であり、同図（ｂ）は等価回路である。
【符号の説明】
１，２，３，４，５，６，７，８  ＭＯＳ半導体回路（ＭＯＳ半導体装置）、１１  ポリシリコン、１２  拡散領域、１３，１３ａ，１３ｂ  第一アルミ（Ｖｃｃ）（電源配線）、１４，１４ａ，１４ｂ  第一アルミ（Ｖｓｓ）（グランド配線）、１５，１５ａ，１５ｂ、ポリコンタクト（第一のコンタクト）、１６，１６ａ，１６ｂ  拡散コンタクト（第二のコンタクト）、１７  第二アルミ（Ｖｃｃ）、１８  第二アルミ（Ｖｓｓ）、１９  スルーホール、２１  内部論理用トランジスタ、２２  電源容量用トランジスタ（ＯＮトランジスタ）、２３，２４  ゲート酸化膜、２５  幹線アルミ（Ｖｃｃ）（幹線となる電源配線）、２６幹線アルミ（Ｖｓｓ）（幹線となるグランド配線）、３１  外部電源、３２  チップ、３３  レギュレータ、３４  電源配線部、３５  内部回路、４１  ポリシリコン抵抗、４２  拡散抵抗、４３  ゲート容量、４４  チャネル抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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