(57)【要約】　　　（修正有）【課題】メモリセルサイズの縮減し、書き込み動作電圧を低く抑える半導体記憶装置及びその製造方法を提供する。【解決手段】第１の絶縁膜上に設けられた第１のゲート電極４Ａと、第２の絶縁膜３Ｂと第２の絶縁膜上に設けられた第２のゲート電極４Ｂを備え、第１、第２の拡散層、第１の絶縁膜、及び第１のゲート電極が第１のメモリセルをなし、第２、第３の拡散層、第２の絶縁膜、及び第２のゲート電極が第２のメモリセルをなし、第１及び第２のゲート電極４Ａ、４Ｂは、共通接続されてワード線電極をなし、第１、第２の拡散層２Ａ、２Ｂは、基板上層に配設される第１、第２の読み出し用線に接続され、第２の拡散層２Ｃは、基板上層に配設される書き込み及び消去専用ビット線に接続され、選択されたメモリセルトランジスタへホットエレクトロン注入で書き込みが行われ、ホットホール注入で消去が行われる。【選択図】図１
2004095893.tif 000002
【特許請求の範囲】
【請求項１】
複数の単位セルを有し、４つの単位セルが、１つのコンタクト領域を共有し、前記コンタクト領域を中心としてＸ型に配置されるレイアウト構成のセルアレイを有する半導体記憶装置において、
前記単位セルは、基板表面に互いに離間して設けられている第１及び第２の拡散層と、基板上に前記第１及び第２の拡散層の間の領域を覆って形成され、電荷捕膜を含む絶縁膜と、前記絶縁膜の上に設けられワード線電極をなすゲート電極と、を有する１つのメモリトランジスタで構成され、
前記単位セルの前記第１の拡散層及び／又は前記第２の拡散層は、前記単位セルに隣接する他の単位セルと共用され、
前記第１の拡散層は、前記基板上層に配設されている、読み出し用の第１のビット線に接続され、
前記第２の拡散層は、前記基板上層に配設されている、書き込み及び消去用の第２のビット線に接続されてなる、ことを特徴とする半導体記憶装置。
【請求項２】
書き込み対象の前記単位セルに接続する前記ワード線に所定の正電圧が印加され、前記単位セルに接続する前記第２のビット線に書き込み用の正電圧が印加され、前記単位セルに接続する前記第１のビット線が接地電位とされ、前記絶縁膜へチャネル・ホットエレクトロンの注入が行われることで、前記単位セルへの書き込みが行われ、
消去時には、消去対象の前記単位セルに接続する前記ワード線が接地電位とされ、前記単位セルに接続する前記第２のビット線に正電圧が印加され、前記絶縁膜へホットホールが注入され電荷を中和することで消去が行われる、ことを特徴とする、請求項１記載の半導体記憶装置。
【請求項３】
前記絶縁膜が、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜がこの順に積層されたものである、ことを特徴とする、請求項１記載の半導体記憶装置。
【請求項４】
前記ゲート電極の表面、又は、前記ゲート電極の表面と前記第１及び第２の拡散層の表面に、金属シリサイド層を有する、ことを特徴とする、請求項１記載の半導体記憶装置。
【請求項５】
前記第２のビット線が、前記セルアレイの一側から他側にかけて延在されており、書き込み時に、書き込み対象の前記単位セルに接続する前記第２のビット線の長手方向の両側から、書き込み用の正電圧が供給される構成とされてなる、ことを特徴とする、請求項１記載の半導体記憶装置。
【請求項６】
複数のメモリセルを有するセルアレイを有し、
前記セルアレイ内の相隣る２つのメモリセルが、
基板表面に互いに離間して設けられた第１乃至第３の拡散層と、
基板上に前記第１の拡散層及び前記第２の拡散層の間の領域を覆って設けられた第１の絶縁膜と、前記第１の絶縁膜の上に設けられた第１のゲート電極と、
前記基板上に、前記第２の拡散層及び前記第３の拡散層の間の領域を覆って設けられた第２の絶縁膜と、前記第２の絶縁膜の上に設けられた第２のゲート電極と、
を備え、
前記第１及び第２の拡散層と、前記第１の絶縁膜と、前記第１のゲート電極よりなる１つのメモリセルトランジスタが第１のメモリセルをなし、
前記第２及び第３の拡散層と、前記第２の絶縁膜と、前記第２のゲート電極よりなる１つのメモリセルトランジスタが第２のメモリセルをなし、
前記第１及び第２のゲート電極は、それぞれ第１及び第２のワード線に接続されるか、あるいは、互いに共通接続されて１本のワード線電極をなし、
前記第１の拡散層は、前記基板上層に配設されている第１のビット線にコンタクトで接続され、
前記第２の拡散層は、前記基板上層に配設されている第２のビット線にコンタクトで接続され、
前記第３の拡散層は、前記基板上層に配設されている第３のビット線にコンタクトで接続されている、ことを特徴とする半導体記憶装置。
【請求項７】
前記第１及び第２の絶縁膜が、それぞれ、電荷捕獲膜を含む、ことを特徴とする、請求項６記載の半導体記憶装置。
【請求項８】
書き込み時には、書き込み対象のメモリセルのゲート電極に接続するワード線に所定の正電圧が印加され、書き込み対象のメモリセルに接続する前記第２のビット線に、書き込み用の正電圧が印加され、
前記第１のビット線及び前記第３のビット線のうち書き込み対象のメモリセルに接続する一方のビット線が接地電位とされ、他方のビット線は書き込み禁止用の正電圧に設定される、ことを特徴とする、請求項６記載の半導体記憶装置。
【請求項９】
前記第２のビット線が、前記セルアレイの一側から他側にかけて延在されており、書き込み時には、前記第２ビット線の長手方向の両端から、前記書き込み用の正電圧が印加される、ことを特徴とする、請求項８記載の半導体記憶装置。
【請求項１０】
消去対象のメモリセルのゲート電極に接続するワード線に接地電位又は負電圧が印加され、
消去対象のメモリセルに接続する前記第２のビット線に、消去用の正電圧が印加され、ホットホールが前記メモリセルの絶縁膜へ注入され、前記メモリセルの絶縁膜に捕獲された電荷を中和させることで消去が行われる、ことを特徴とする、請求項６記載の半導体記憶装置。
【請求項１１】
読み出し時に、読み出し対象のメモリセルのゲート電極に接続するワード線に所定の正電圧が印加され、前記読み出し対象のメモリセルに接続する前記第２のビット線に接地電位が印加され、前記第１及び第３のビット線のうち読み出し対象のメモリセルに接続されるビット線に読み出し用の正電圧が印加される、ことを特徴とする、請求項６記載の半導体記憶装置。
【請求項１２】
読み出し時に、読み出し対象のメモリセルに接続する前記第２のビット線に所定の正電圧が読み出し電圧として印加され、前記第１及び第３のビット線のうち前記第２のビット線に隣接し、読み出し対象のメモリセルトランジスタ側の拡散層に接続するビット線に接地電位が印加され、
前記メモリセルトランジスタの２つの拡散層間に流れる電流の大きさによって、前記読み出し対象のメモリセルが書き込まれたセルであるか、あるいは、未書き込みのセルであるかの判定を行う手段を備えている、ことを特徴とする、請求項６記載の半導体記憶装置。
【請求項１３】
前記第１及び第２のゲート電極が多結晶シリコン膜よりなり、前記第１及び第２のゲート電極のうち少なくとも１つのゲート電極が、表面に金属シリサイド層を有する、ことを特徴とする、請求項６記載の半導体記憶装置。
【請求項１４】
前記第１乃至第３の拡散層のうち少なくとも１つの拡散層が、表面に金属シリサイド層を有する、ことを特徴とする、請求項１３記載の半導体記憶装置。
【請求項１５】
前記第１のゲート電極及び前記第２のゲート電極のうち少なくとも１つのゲート電極直下の前記第２の拡散層の端部に、前記第２の拡散層とは逆極性の不純物領域を有する、ことを特徴とする、請求項６記載の半導体記憶装置。
【請求項１６】
前記第１のゲート電極及び前記第２のゲート電極のうち少なくとも１つのゲート電極直下の前記第２の拡散層の端部に、前記第２の拡散層と同一極性であり、且つ、前記第２の拡散層よりも低濃度の第１の不純物領域を有し、前記第１の不純物領域の端部に、前記第２の拡散層と逆極性の第２の不純物領域を有する、ことを特徴とする、請求項６記載の半導体記憶装置。
【請求項１７】
前記第１のゲート電極直下の前記第１の拡散層の端部、及び／又は、前記第２のゲート電極直下の前記第３の拡散層の端部に、前記拡散層のいずれとも同一極性であり、且つ、前記拡散層よりも低濃度の不純物領域を有する、ことを特徴とする、請求項１５又は１６記載の半導体記憶装置。
【請求項１８】
前記第１のゲート電極直下の前記第１の拡散層の端部、及び／又は、前記第２のゲート電極直下の前記第３の拡散層の端部に、前記拡散層とは逆極性の不純物領域を有する、ことを特徴とする、請求項６又は１５記載の半導体記憶装置。
【請求項１９】
前記第１のゲート電極直下の前記第１の拡散層の端部、及び／又は、前記第２のゲート電極直下の前記第３の拡散層の端部に、前記各拡散層と同一極性であり、且つ、前記拡散層よりも低濃度の第３の不純物領域を有し、前記第３の不純物領域の端部に、前記拡散層と逆極性の第４の不純物領域を有する、ことを特徴とする、請求項６又は１６記載の半導体記憶装置。
【請求項２０】
前記第１のゲート電極直下の前記第２の拡散層の端部と前記第１の拡散層の間、及び／又は、前記第２のゲート電極直下の前記第２の拡散層の端部と前記第３の拡散層の間に、前記拡散層と逆極性の不純物領域を有する、ことを特徴とする、請求項６記載の半導体記憶装置。
【請求項２１】
メモリセルを複数有するセルアレイ領域の基板表面に、矩形形状の頂点に位置する４つの領域に設けられている第１乃至第４の拡散層を少なくとも有し、
前記第１及び第３の拡散層は、第１の対角線上に位置し、
前記第２及び第４の拡散層は、前記第１の対角線に直交する第２の対角線上に位置し、
前記第１及び第２の拡散層の間を覆うようにして基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜の上に設けられた第１のゲート電極と、
前記第２及び第３の拡散層の間を覆うようにして基板上に設けられた第２の絶縁膜と、前記第２の絶縁膜の上に設けられた第２のゲート電極と、
前記第３及び第４の拡散層の間を覆うようにして基板上に設けられた第３の絶縁膜と、前記第３の絶縁膜の上に設けられた第３のゲート電極と、
前記第４及び第１の拡散層の間を覆うようにして基板上に設けられた第４の絶縁膜と、前記第４の絶縁膜の上に設けられた第４のゲート電極と、
を少なくとも含み、
前記第１及び第２の拡散層と、前記第１の絶縁膜と、前記第１のゲート電極とからなる１つのメモリセルトランジスタが第１のメモリセルをなし、
前記第２及び第３の拡散層と、前記第２の絶縁膜と、前記第２のゲート電極とからなる１つのメモリセルトランジスタが、前記第１のメモリセルに隣接する第２のメモリセルをなし、
前記第３及び第４の拡散層と、前記第３の絶縁膜と、前記第３のゲート電極とからなる１つのメモリセルトランジスタが、前記第２のメモリセルに隣接する第３のメモリセルをなし、
前記第４及び第１の拡散層と、前記第４の絶縁膜と、前記第４のゲート電極とからなる１つのメモリセルトランジスタが、前記第１及び第３のメモリセルのそれぞれに隣接する第４のメモリセルをなし、
前記第１のゲート電極と前記第２のゲート電極は、共通接続されて第１のワード線をなし、
前記第３のゲート電極と前記第４のゲート電極は、共通接続されて第２のワード線をなし、
前記第１の拡散層は、前記基板上層で前記第１及び第２のワード線と立体交差して配設される、第１のビット線にコンタクトで接続され、
前記第２及び第４の拡散層は、前記基板上層で前記第１及び第２のワード線と立体交差して配設される、第２のビット線にそれぞれコンタクトを介して共通に接続され、
前記第３の拡散層は、前記基板上層で前記第１及び第２のワード線と立体交差して配設される、第３のビット線にコンタクトで接続されてなる、ことを特徴とする半導体記憶装置。
【請求項２２】
前記セルアレイが、前記第１乃至第４の単位セルよりなる組を、前記第１及び第３のビット線と、前記第２のビット線が延在される方向に沿って複数組備えるとともに、前記第１乃至第４の単位セルよりなる組を、前記ワード線の延在される方向に沿って複数組備え、
前記ビット線の長手方向に配設される前記第１乃至第４の単位セルの複数組に対して、前記第１及び第２のワード線の組を複数組備え、
前記ビット線の長手方向に配設される前記第１乃至第４の単位セルの複数組について、一の組の前記第４の拡散層と、前記一の組に隣接する他の組の前記第２の拡散層とが共通とされ、
前記ワード線の長手方向に配設される前記第１乃至第４の単位セルの複数組に対して、一の組の前記第１の拡散層と、前記一の組に隣接する他の組の前記第３の単位セルとは、共通とされ、
前記ワード線の長手方向について一の組と前記一の組に隣接する他の組の間で前記第１のビット線と前記第３のビット線とが共通とされている、ことを特徴とする、請求項２１記載の半導体記憶装置。
【請求項２３】
前記第２のビット線が、セルアレイの一端から他端にわたって延在されており、
前記第２のビット線は、前記セルアレイの両端で、それぞれ、第１及び第２のバンク選択トランジスタを介して、バンク間にまたがって配設されているグローバル書き込み及び消去用のビット線に接続され、
書き込み時には、前記セルアレイの両端の前記バンク選択トランジスタがオンされ、前記第２のビット線の両端から前記書き込み用の正電圧が印加される、ことを特徴とする、請求項２２記載の半導体記憶装置。
【請求項２４】
前記第１及び第４の絶縁膜が、それぞれ、電荷捕獲膜を含む、ことを特徴とする、請求項２１記載の半導体記憶装置。
【請求項２５】
書き込み時には、前記第１及び第２のワード線のうち、書き込み対象の単位セルに接続するワード線に所定の正電圧が印加され、書き込み対象のメモリセルに接続する前記第２のビット線に書き込み用の正電圧が印加され、
前記第１のビット線と前記第３のビット線のうち書き込み対象のメモリセルの拡散層に接続する一方のビット線が接地電位とされ、他方が書き込み禁止用の正電圧に設定される、ことを特徴とする、請求項２１記載の半導体記憶装置。
【請求項２６】
消去対象のメモリセルに接続するワード線に接地電位又は負電圧が印加され、書き込み対象のメモリセルに接続する前記第２のビット線に、消去用の正電圧が印加され、発生したホットホールが前記メモリセルの絶縁膜に注入され、前記メモリセルの絶縁膜に捕獲された電荷を中和させることで消去が行われる、ことを特徴とする、請求項２１記載の半導体記憶装置。
【請求項２７】
複数のメモリセルを有するセルアレイを有し、
前記セルアレイ内の相隣る２つのメモリセルが、
基板表面に互いに離間して設けられた第１乃至第３の拡散層と、
基板上に前記第１の拡散層及び前記第２の拡散層の間の領域を覆って設けられた第１の絶縁膜と、前記第１の絶縁膜の上に設けられた第１のゲート電極と、
前記基板上に、前記第２の拡散層及び前記第３の拡散層の間の領域を覆って設けられた第２の絶縁膜と、前記第２の絶縁膜の上に設けられた第２のゲート電極と、
を備え、
前記第１及び第２の拡散層と、前記第１の絶縁膜と、前記第１のゲート電極よりなる１つのメモリセルトランジスタが第１のメモリセルをなし、
前記第２及び第３の拡散層と、前記第２の絶縁膜と、前記第２のゲート電極よりなる１つのメモリセルトランジスタが第２のメモリセルをなし、
前記第１及び第２のゲート電極は、それぞれ第１及び第２のワード線に接続されるか、あるいは、互いに共通接続されて１本のワード線をなし、
前記第１の拡散層は、前記基板上層に配設されている、第１のビット線にコンタクトで接続され、
前記第２の拡散層は、前記基板上層に配設されている、第２のビット線にコンタクトで接続され、
前記第３の拡散層は、前記基板上層に配設されている、第３のビット線にコンタクトで接続されている半導体記憶装置の制御方法であって、
書き込み時には、書き込み対象のメモリセルのゲート電極に接続する前記ワード線に第１の正電圧を印加し、書き込み対象のメモリセルに接続する前記第２のビット線に、前記第１の正電圧よりも低電圧の第２の正電圧を所定期間、書き込み用電圧として印加し、前記第１のビット線と前記第３のビット線のうち書き込み対象のメモリセルに接続する一方を接地電位とし、他方のビット線を書き込み禁止用の第３の正電圧に設定し、前記メモリセルの絶縁膜に、チャネル・ホットエレクトロンの注入を行う工程を含む、
ことを特徴とする半導体記憶装置の制御方法。
【請求項２８】
書き込み時には、前記セルアレイの一端から他端にわたって延在されている前記第２ビット線の長手方向の両端から前記書き込み用の前記第２の正電圧を印加する工程を含む、ことを特徴とする、請求項２７記載の半導体記憶装置の制御方法。
【請求項２９】
消去時に、消去対象のメモリセルのゲート電極に接続するワード線に接地電位又は負電圧を印加し、書き込み対象のメモリセルに接続する前記第２のビット線に前記第１の正電圧を消去電圧として印加して、ホットホールを発生させて前記メモリセルの絶縁膜に注入させ、前記メモリセルの絶縁膜に捕獲された電荷を中和させる工程を含む、ことを特徴とする、請求項２７又は２８記載の半導体記憶装置の制御方法。
【請求項３０】
読み出し時に、読み出し対象のメモリセルのゲート電極に接続されるワード線に第４の正電圧を印加し、前記読み出し対象のメモリセルに接続する前記第２のビット線に接地電位を印加し、前記第１と第３のビット線のうち読み出し対象のメモリセルに接続するビット線に読み出し電圧を印加する工程を含む、ことを特徴とする、請求項２７又は２８記載の半導体記憶装置の制御方法。
【請求項３１】
読み出し時に、読み出し対象のメモリセルに接続する前記第２のビット線に第５の正電圧を読み出し電圧として印加し、前記第１と第３のビット線のうち読み出し対象のメモリセル接続されるビット線に接地電位を印加する工程と、
読み出し対象のメモリセルトランジスタの２つの拡散層間に流れる電流の大きさによって、読み出し対象のメモリセルが、書き込まれたセルであるか未書き込みのセルであるかを判定する工程と、
を含む、ことを特徴とする、請求項２７又は２８記載の半導体記憶装置の制御方法。
【請求項３２】
基板上に絶縁膜とゲート電極とを形成し、パタン形成されたゲート電極をマスクとして不純物を基板表面に注入することで拡散層を形成する工程であって、第１のゲート電極の一側に位置する第１の領域と、前記第１のゲート電極の前記一側とは反対側に位置する第２のゲート電極との間の第２の領域と、前記第２のゲート電極の前記第２の領域とは反対側に位置する第３の領域とに、それぞれ、第１乃至第３の拡散層を形成する工程と、
前記第１及び第２のゲート電極のうち少なくとも１つのゲート電極直下の前記第２の拡散層の端部に、前記拡散層と逆極性の不純物領域を形成する工程と、
基板を絶縁膜で覆い、前記絶縁膜をエッチバック除去して、第１及び第２のゲート側壁に、前記絶縁膜よりなるスペーサを形成する工程と、
基板上に金属膜を堆積してシリサイド化しゲート電極表面及び拡散層表面に金属シリサイド層を形成する工程と、
を含み、
前記第１及び第２の拡散層と、前記第１のゲート電極の下の前記絶縁膜と、前記第１のゲート電極よりなる１つのメモリセルトランジスタが第１のメモリセルをなし、
前記第２及び第３の拡散層と、前記第２ゲート電極の下の前記絶縁膜と、前記第２のゲート電極よりなる１つのメモリセルトランジスタが第２のメモリセルをなし、
前記第１及び第２のゲート電極は、共通接続されて１本のワード線をなしており、
さらに、
基板を絶縁膜で覆い、前記第１乃至第３の拡散層の位置にコンタクト用の第１乃至第３の孔をあける工程と、
前記コンタクト用の第１乃至第３の孔に導電材料を充填する工程と、
前記第１及び第３の拡散層が、前記基板上層に配設される、第１及び第３のビット線にそれぞれ接続され、前記第２の拡散層が、前記基板上層に配設される、第２のビット線にコンタクトで接続される工程と、
を含む、ことを特徴とする、半導体記憶装置の製造方法。
【請求項３３】
前記第１のゲート電極直下の前記第１の拡散層の端部、及び／又は、前記第２のゲート電極直下の前記第３の拡散層の端部に、前記拡散層のいずれともと同一極性であり、且つ、前記拡散層よりも低濃度の不純物領域を形成する工程を含む、ことを特徴とする、請求項３２記載の半導体記憶装置の製造方法。
【請求項３４】
前記第１のゲート電極直下の前記第２の拡散層と前記第１の拡散層の間の基板表面、及び／又は、前記第２のゲート電極直下の前記第２の拡散層と前記第３の拡散層の間の基板表面に、前記拡散層と逆極性の不純物領域を形成する工程を含む、ことを特徴とする、請求項３２記載の半導体記憶装置の製造方法。
【請求項３５】
基板上に絶縁膜とゲート電極とを形成し、パタン形成されたゲート電極をマスクとして相対的に低濃度の不純物領域を形成する工程であって、相隣る第１、第２のゲート電極について、前記第１のゲート電極の一側に位置する第１の領域と、前記第１のゲート電極の前記一側とは反対側に位置する第２のゲート電極との間の第２の領域と、及び、前記第２のゲート電極の前記第２の領域とは反対側に位置する第３の領域とのうち、少なくとも前記第１及び第３の領域に、相対的に低濃度の不純物領域を形成する工程と、
相隣る第１及び第２のゲート電極の間の前記第２の領域に第２の拡散層を形成する工程と、
前記第１及び第２のゲート電極のうち少なくとも１つのゲート電極直下の前記第２の拡散層の端部に、前記拡散層と逆極性の不純物領域を形成する工程と、
基板を絶縁膜で覆い、前記絶縁膜をエッチバック除去して、前記第１及び第２のゲート側壁に、前記絶縁膜よりなるスペーサを形成する工程と、
基板表面の前記第１の領域及び前記第３の領域に、それぞれ、第１と第３の拡散層を形成する工程と、
を含み、
前記第１及び第３の拡散層に隣接して、前記第１、第２のゲート側壁のスペーサ直下に、相対的に低濃度の第１、第３の不純物領域を有し、
基板上に金属膜を堆積し、ゲート電極表面及び拡散層表面にシリサイド層を形成する工程を含み、
前記第１及び第２の拡散層と、前記第１のゲート電極の下の前記絶縁膜と、前記第１のゲート電極よりなる１つのメモリセルトランジスタが第１のメモリセルをなし、
前記第２及び第３の拡散層と、前記第２ゲート電極の下の前記絶縁膜と、前記第２のゲート電極よりなる１つのメモリセルトランジスタが第２のメモリセルをなし、
前記第１及び第２のゲート電極は、共通接続されて１本のワード線をなしており、
さらに、
基板を絶縁膜で覆い、前記第１乃至第３の拡散層の位置にコンタクト用の第１乃至第３の孔をあける工程と、
前記コンタクト用の第１乃至第３の孔に導電材料を充填する工程と、
前記第１及び第３の拡散層が、前記基板上層に配設される、第１及び第３のビット線にそれぞれ接続され、前記第２の拡散層が、前記基板上層に配設される、第２のビット線にコンタクトで接続される工程と、
を含む、ことを特徴とする、半導体記憶装置の製造方法。
【請求項３６】
基板上に絶縁膜とゲート電極とを形成し、パタン形成されたゲート電極をマスクとして相対的に低濃度の不純物領域を形成する工程であって、相隣る第１、第２のゲート電極について、前記第１のゲート電極の一側に位置する第１の領域と、前記第１のゲート電極の前記一側とは反対側に位置する第２のゲート電極との間の第２の領域と、前記第２のゲート電極の前記第２の領域とは反対側に位置する第３の領域とに、それぞれ、相対的に低濃度の不純物領域を形成する工程と、前記第１及び第２のゲート電極のうち少なくとも１つのゲート電極直下の不純物領域の端部に、前記不純物領域とは逆極性の不純物領域を形成する工程と、
基板を絶縁膜で覆い、前記絶縁膜をエッチバック除去して、第１及び第２のゲート側壁に、スペーサを形成する工程と、
基板表面の前記第１乃至第３の領域に、第１乃至第３の拡散層を形成する工程と、
を含み、
前記第１及び第２の拡散層に隣接して、前記第１のゲートの側壁のスペーサ直下に、前記拡散層と同一極性とされ、且つ相対的に低濃度の第１、第２の不純物領域を有し、
前記第２及び第３の拡散層に隣接して、前記第２のゲートの側壁のスペーサ直下に、前記拡散層と同一極性とされ、相対的に低濃度の第３、第４の不純物領域を有し、
前記第２の拡散層の両端の前記第２、第３の不純物領域に隣接して、前記第２、第３の不純物領域とは逆極性の第５、第６の不純物領域を有し、
基板上に金属膜を堆積し、ゲート電極表面及び拡散層表面にシリサイド層を形成する工程を含み、
前記第１及び第２の拡散層と、前記第１のゲート電極の下の前記絶縁膜と、前記第１のゲート電極よりなる１つのメモリセルトランジスタが第１のメモリセルをなし、
前記第２及び第３の拡散層と、前記第２ゲート電極の下の前記絶縁膜と、前記第２のゲート電極よりなる１つのメモリセルトランジスタが第２のメモリセルをなし、
前記第１及び第２のゲート電極は、共通接続されて１本のワード線をなしており、
さらに、
基板を絶縁膜で覆い、前記第１乃至第３の拡散層の位置にコンタクト用の第１乃至第３の孔をあける工程と、
前記コンタクト用の第１乃至第３の孔に導電材料を充填する工程と、
前記第１及び第３の拡散層が、前記基板上層に配設される、第１及び第３のビット線にそれぞれ接続され、前記第２の拡散層が、前記基板上層に配設される、第２のビット線にコンタクトで接続される工程と、
を含む、ことを特徴とする、半導体記憶装置の製造方法。
【請求項３７】
前記第１のゲート電極直下の、前記第１の拡散層の端部、及び／又は、前記第２のゲート電極直下の、前記第３の拡散層の端部に、前記拡散層と逆極性の不純物領域を形成する工程をさらに含む、ことを特徴とする、請求項３２記載の半導体記憶装置の製造方法。
【請求項３８】
前記第１のゲート電極直下の、前記第１の拡散層に隣接して設けられた前記第１の不純物領域、及び／又は、前記第２のゲート電極直下の、前記第３の拡散層に隣接して設けられた前記第４の不純物領域に隣接して、前記拡散層と逆極性の不純物領域を形成する工程をさらに含む、ことを特徴とする、請求項３５記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、特に、ＭＯＮＯＳ型フラッシュメモリに関する。
【０００２】
【従来の技術】
この種の不揮発性半導体記憶装置として、例えば特開平５−１７４５８３号公報には、１つのメモリセルが、アドレスゲート電極とメモリゲート電極を備えたスプリットゲート型の不揮発性半導体記憶装置において、スタックゲート型メモリセルと同程度の高集積化を可能としたＸ型セルの構成が開示されている。図１６、図１７を参照して、上記特開平５−１７４５８３号公報に記載されている不揮発性半導体記憶装置について説明する。４つのメモリセル３１０、３２０、３３０、３４０が、１個のコンタクト領域３６０を共有し、該領域３６０を中心としてＸ型の配置とされるレイアウト構成とされており、Ｘ型構造のレイアウト、あるいはＸ型セルと呼ばれている。なお、Ｘ型セルについては、例えば特開平５−３４３６４５号公報の記載も参照される。
【０００３】
図１６に示された部分回路図を参照すると、４つのメモリセル３１０、３２０、３３０、３４０が配置されており、メモリセル３１０、３４０は、図の左上と右下とを結ぶメモリセル列の一部を構成しており、メモリセル３２０、３３０は、図の右上と左下とを結ぶメモリセル列の一部を構成している。また、上下方向に延びる３本のビットラインＢｉ−１、Ｂｉ、Ｂｉ＋１が示されている。
【０００４】
ビットラインＢｉは、ビットコンタクト３６０でメモリセル３１０、３２０、３３０、３４０のソース／ドレイン電極３１１、３１２；３２１、３２２；３３１、３３２；３４１、３４２のうちの各一方３１２、３２２、３３１、３４１に接続されている。
【０００５】
ビットラインＢｉ−１は、ビットコンタクト３６１、３６２でそれぞれメモリセル３１０、３３０の各他方のソース／ドレイン電極３１１、３３２に接続されている。
【０００６】
ビットラインＢｉ＋１は、ビットコンタクト３６３、３６４で、メモリセル３２０、３４０の各他方のソース／ドレイン電極３２１、３４２に接続される。
【０００７】
各メモリセルは、アドレス選択トランジスタと、メモリトランジスタ（図１６で○で囲った素子）の２つのトランジスタからなる。
【０００８】
メモリセル３１０のメモリトランジスタ（メモリゲート電極３１４を有する）は、ビットコンタクト３６１を介してビットラインＢｉ−１に接続される。
【０００９】
メモリセル３２０とメモリセル３３０のメモリトランジスタ（メモリゲート電極３２４、３３４を有する）は、ビットコンタクト３６０を介してビットラインＢｉに接続される。
【００１０】
メモリセル３４０のメモリトランジスタ（メモリゲート電極３４４を有する）は、ビットコンタクト３６４を介してビットラインＢｉ＋１に接続される。
【００１１】
メモリセル３１０、３２０のメモリトランジスタのメモリゲート電極３１４、３２４は、ワードラインＷ１で構成され、アドレス選択トランジスタのアドレスゲート電極３１３、３２３は、アドレスゲートラインＸ１で構成される。
【００１２】
メモリセル３３０、３４０のメモリトランジスタのメモリゲート電極３３４、３４４は、ワードラインＷ２で構成され、アドレス選択トランジスタのアドレスゲート電極３３３、３４３は、アドレスゲートラインＸ２で構成される。
【００１３】
図１７は、図１６の回路の半導体チップ上のレイアウト図である。アドレスゲートラインＸ１とワードラインＷ１とが互いに交叉している。同様に、アドレスゲートラインＸ２とワードラインＷ２も互いに交叉している。
【００１４】
このようなレイアウトになる理由は、メモリトランジスタへの書き込みと消去動作に起因している。
【００１５】
メモリセル３２０への書き込み動作を例にして説明する。メモリセル３２０のワードラインＷ１には９Ｖが印加され、ビットラインＢｉには０Ｖ、ビットラインＢｉ＋１には９Ｖが印加される。このとき、アドレスゲートラインＸ１には０Ｖが印加される。これにより、メモリセル３２０に、書き込みが行われる（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル注入、「Ｆ−Ｎトンネル注入」ともいう）。
【００１６】
このとき、メモリセル３３０とメモリセル３４０のアドレスゲートラインＸ２とワードラインＷ２にはともに０Ｖが印加され、Ｆ−Ｎトンネル注入動作に入らないため、書き込まれることはない。
【００１７】
また、メモリセル３１０のワードラインＷ１とアドレスゲートラインＸ１およびビットラインＢｉは、メモリセル３２０と同一になっており、ビットラインＢｉ−１には、書き込み禁止電圧９Ｖが印加されるため、メモリセル３１０への書き込みは起こらない。
【００１８】
アドレスゲートラインＸ１とワードラインＷ１とが交叉している理由は、メモリセル３２０の書き込み動作の時に、メモリセル３１０への誤書き込みが発生しないようにするためである。すなわち、メモリセル３２０の書き込みの際、メモリセル３１０のメモリトランジスタへビットラインＢｉ−１から書込み禁止電圧９Ｖが印加できるように配列するための工夫である。
【００１９】
１つのメモリセルを２トランジスタ構成、すなわち、アドレスゲート電極とメモリゲート電極よりなるスプリット・ゲート構成としているのは、ＸセルのＦ−Ｎトンネル注入による書き込み（プログラム）を採用すると、隣接セルも同時にプログラムされるためである。この問題について、２つの隣接メモリセルを模式的に示した図１８を参照して説明する。図１８において、１はＰ型半導体基板、２Ａ、２Ｂ、２ＣはＮ＋拡散層、３Ａ、３Ｂを酸化シリコン膜、窒化シリコン膜、酸化シリコン膜よりなるＯＮＯ膜、４Ａ、４Ｂをゲート電極とする。第１のメモリセルは、拡散層２Ａと２Ｃ、ＯＮＯ膜（酸化シリコン膜、窒化シリコン膜、酸化シリコン膜）３Ａ、ゲート電極４Ａよりなり、第２のメモリセルは、拡散層２Ｂと２Ｃ、ＯＮＯ膜３Ｂ、ゲート電極４Ｂよりなり、第１、第２のメモリセルのワード線が共通に接続されている。ワード線にしたがってゲート電極４Ａ、４Ｂに高電圧を印加し、拡散層２Ｃのコンタクトに接地電位（０Ｖ）を印加すると、第１のメモリセルに隣接する第２のメモリセルも同時にプログラムされる。このため、図１６、図１７に示したように、メモリセルは、アドレス選択トランジスタと、メモリトランジスタの２トランジスタ構成とされている。
【００２０】
図１６及び図１７を参照して説明した構成においては、１つのメモリセルを、アドレス選択トランジスタとメモリトランジスタの２つの素子で構成しているため、メモリセルサイズが大きくなる。
【００２１】
また、図１６及び図１７を参照して説明した構成においては、非書き込み対象のメモリセルには書き込み禁止電圧を印加し、非書き込み対象のメモリセルへの複数の同時書き込みが発生しないようにするために、アドレスゲートラインとワードラインを交叉させる構造が必須とされており、加工技術上で、非常に難しい。
【００２２】
また、図１６及び図１７を参照して説明した構成においては、アドレスゲートラインとワードラインの重なり部分があるため、ロジックなどで標準的に用いられている、シリサイド／サリサイド・プロセスの適用は困難である。
【００２３】
他の従来技術として、米国特許第６，２５６，２３１号に開示されている構成について説明する。この従来技術は、図１９に示すように、１メモリセルトランジスタに、２ビットの記憶ノード２６、２８を持たせ、メモリセルの集積化を図るものである。図１９において、１２はＰ型シリコン基板、１４、１６はソース、ドレイン拡散層、１８、２０、２２はそれぞれ酸化シリコン膜、窒化シリコン膜、酸化シリコン膜であり、これらはＯＮＯ膜をなし、２４はゲート電極である。この従来技術のメモリセルのアレイ構成は、図２０に示すように、Ｐ型シリコン基板１１１０上に、埋め込みＮ型拡散層１１０１、１１０２、１１０３が形成されており、ビット線として用いられる。またＮ型拡散層１１０１、１１０２、１１０３上には、酸化シリコン膜１１２４が形成される。隣り合うＮ型拡散層の間、例えば、Ｎ型拡散層１１０１と１１０２、Ｎ型拡散層１１０２と１１０３、Ｎ型拡散層１１０３と図示されない隣りの拡散層の間には、それぞれ、ＯＮＯ膜１１１１、１１１２、１１１３が形成され、メモリセルに注入された電子を捕獲する機能を果たす。
【００２４】
酸化シリコン膜１１２４及びＯＮＯ膜１１１１〜１１１３上には、不純物のドープされたポリシリコン１１２６と金属シリサイド１１２７よりなるワード線が形成されている。
【００２５】
しかしながら、図２０に示した構成は、一般的に用いられている、Ｗ、Ｍｏ、Ｔａ、Ｔｉ等の高融点金属、あるいは、Ｃｏ等の準貴金属によるサリサイドプロセスを適用することが、特段に、困難な構造となっている。
【００２６】
すなわち、Ｎ型拡散層上に形成されている酸化シリコン膜１１２４及びシリコン基板上に形成されているＯＮＯ膜１１１１〜１１１３は、比較的薄い膜である。一方、後述するように、一般的に、高融点金属を用いて金属シリサイド層を形成する前に、サイドウォールスペーサが形成される。これは、金属シリサイド層によって、ゲート電極とＮ型拡散層とが電気的に短絡しないように、電気的な絶縁を施す必要があるためである。
【００２７】
サイドウォールスペーサの形成には、一般に、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等で酸化シリコン膜を基板上に堆積し、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）等のドライエッチングによるエッチバックプロセスを用いて行われる。このエッチバックの工程で、比較的薄いＯＮＯ膜１１１１〜１１１３や酸化シリコン膜１１２４はエッチング除去され、Ｎ型拡散層やシリコン基板１１１０が露出する。
【００２８】
こうなると、基板全面に被着される高融点金属によって、Ｎ型拡散層とシリコン基板が電気的に短絡してしまうため、動作不良となる。つまり、図２０に示した、従来技術のメモリセルアレイ構成では、シリサイド化は極めて困難である。
【００２９】
なお、ホットエレクトロン注入により書き込みが行われ、単一ポリシリコンを用いた、ＯＮＯゲート誘電体膜を有する単一トランジスタ構成のＥＥＰＲＯＭとして、文献（Ｔ．Ｙ．ＣＨＡＮ他，　”Ａ　Ｔｒｕｅ　Ｓｉｎｇｌｅ−Ｔｒａｎｓｉｓｔｏｒ　Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ　ＥＥＰＲＯＭ　ｄｅｖｉｃｅ，”　ＩＥＥＥ　ＥＤＬ−８，　Ｎｏ．３，　１９８７，Ｐ．９３）等の記載も参照される。
【００３０】
【発明が解決しようとする課題】
したがって、本発明の目的は、メモリセルサイズの縮減し、サリサイド化を容易とし、書き込み動作に必要な電圧を低く抑えることを可能とする半導体記憶装置及びその製造方法を提供することにある。
【００３１】
【課題を解決するための手段】
前記目的を達成する本発明の１つのアスペクト（側面）に従う半導体記憶装置は、複数の単位セルを有し、４つの単位セルが、１つのコンタクト領域を共有し、前記コンタクト領域を中心としてＸ型に配置されるレイアウト構成のセルアレイを有する半導体記憶装置において、前記単位セルは、基板表面に互いに離間して設けられている第１及び第２の拡散層と、基板上に前記第１及び第２の拡散層の間の領域を覆って形成され、電荷捕膜を含む絶縁膜と、前絶縁膜の上に設けられワード線電極をなすゲート電極と、を有する１つのメモリトランジスタで構成され、前記単位セルの前記第１の拡散層及び／又は前記第２の拡散層は、前記単位セルに隣接する単位セルと共用され、前記第１の拡散層は、前記基板上層に配設されている、読み出し用の第１のビット線に接続され、前記第２の拡散層は、前記基板上層に配設されている、書き込み及び消去用の第２のビット線に接続されており、書き込み時には、書き込み対象の前記単位セルに接続する前記ワード線に所定の正電圧が印加され、前記単位セルに接続する前記第２のビット線に書き込み用の正電圧が印加され、前記単位セルに接続する前記第１のビット線が接地電位とされ、前記絶縁膜へチャネル・ホットエレクトロンの注入が行われることで、前記単位セルへの書き込みが行われ、消去時には、消去対象の前記単位セルに接続する前記ワード線が接地電位とされ、前記単位セルに接続する前記第２のビット線に正電圧が印加され、前記絶縁膜へホットホールが注入され電荷を中和することで消去が行われる。
【００３２】
このように、本発明においては、前記単位セルへの書き込みは、前記第１の絶縁膜へのホットエレクトロンの注入で行われ、消去は、前記第１の絶縁膜へホットホールを注入し電荷を中和することで行われ、Ｘセルのメモリセルを１つのトランジスタで構成可能としている。
【００３３】
本発明の他のアスペクト（側面）に従う半導体記憶装置は、複数のメモリセルを有するセルアレイを有し、前記セルアレイ内の相隣る２つのメモリセルが、基板表面に互いに離間して設けられた第１乃至第３の拡散層と、基板上に前記第１の拡散層及び前記第２の拡散層の間の領域を覆って設けられた第１の絶縁膜と、前記第１の絶縁膜の上に設けられた第１のゲート電極と、前記基板上に、前記第２の拡散層及び前記第３の拡散層の間の領域を覆って設けられた第２の絶縁膜と、前記第２の絶縁膜の上に設けられた第２のゲート電極と、を備え、前記第１及び第２の拡散層と、前記第１の絶縁膜と、前記第１のゲート電極よりなる１つのメモリセルトランジスタが第１のメモリセルをなし、前記第２及び第３の拡散層と、前記第２の絶縁膜と、前記第２のゲート電極よりなる１つのメモリセルトランジスタが第２のメモリセルをなし、前記第１及び第２のゲート電極は、第１及び第２のワード線にそれぞれ接続されるか、共通接続されて１本のワード線電極をなし、前記第１の拡散層は、前記基板上層に配設されている、読み出し用の第１のビット線にコンタクトで接続され、前記第２の拡散層は、前記基板上層に配設されている、書き込み及び消去用の第２のビット線にコンタクトで接続され、前記第３の拡散層は、前記基板上層に配設されている、読み出し用の第３のビット線にコンタクトで接続されている。本発明において、前記第１及び第２の絶縁膜が、電荷捕獲膜を含む。
【００３４】
本発明において、書き込み時には、書き込み対象のメモリセルに接続する前記ワード線に所定の正電圧を印加し、書き込み対象のメモリセルに接続する前記書き込み及び消去用の第２のビット線に、書き込み用の正電圧を印加し、前記第１、第３の読み出し用のビット線のうち書き込み対象のメモリセルの拡散層に接続する一方を接地電位とし、他方を書き込み禁止用の電圧に設定する。本発明において、好ましくは、書き込み時には、前記書き込み及び消去用の第２のビット線の両側から前記書き込み用の正電圧が印加され、書き込み電流供給能力が増加される。すなわち、一端から第２のビット線に供給する書き込み電圧を低く抑えることができる。
【００３５】
本発明において、好ましくは、前記ゲート電極が、多結晶シリコンの表面を高融点金属または準貴金属をシリサイド化してなる金属シリサイド層を有する。また、本発明において、好ましくは、前記拡散層の表面が高融点金属または準貴金属でシリサイド化されている。
【００３６】
本発明において、前記第１及び第２のゲート電極のうち少なくとも１つのゲート電極直下の前記第２の拡散層の端部に、前記拡散層と逆極性の不純物領域を有する。
【００３７】
本発明において、前記第１のゲート電極直下の前記第１の拡散層の端部、及び又は、前記第２のゲート電極直下の前記第３の拡散層の端部に、前記拡散層よりも不純物濃度が低く、且つ、前記拡散層と同一極性の不純物領域を有する。
【００３８】
本発明において、前記第１のゲート電極及び／又は第２のゲート電極直下の前記第２の拡散層の端部に、それぞれ前記拡散層と同一極性の第１の不純物領域を有し、前記第１の不純物領域の端部に、前記拡散層と逆極性の第２の不純物領域を有する。
【００３９】
本発明において、前記第１のゲート電極直下の前記第２の拡散層の端部と前記第１の拡散層の間、及び／又は、前記第２のゲート電極直下の前記第２の拡散層の端部と前記第３の拡散層の間に、前記拡散層と逆極性の不純物領域を有する。
【００４０】
本発明の別のアスペクトに係る半導体記憶装置の製造方法は、
基板上に絶縁膜とゲート電極とを形成し、パタン形成されたゲート電極をマスクとして不純物を基板表面に注入することで拡散層を形成する工程であって、第１のゲート電極の一側に位置する第１の領域と、前記第１のゲート電極の前記一側とは反対側に位置する第２のゲート電極との間の第２の領域と、前記第２のゲート電極の前記第２の領域とは反対側に位置する第３の領域とに、それぞれ、第１乃至第３の拡散層を形成する工程と、
前記第１及び第２のゲート電極のうち少なくとも１つのゲート電極直下の前記第２の拡散層の端部に、前記拡散層と逆極性の不純物領域を形成する工程と、
基板を絶縁膜で覆い、前記絶縁膜をエッチバック除去して、第１及び第２のゲート側壁に、前記絶縁膜よりなるスペーサを形成する工程と、
基板上に金属膜を堆積してシリサイド化しゲート電極表面及び拡散層表面に金属シリサイド層を形成する工程と、
を含み、前記第１及び第２の拡散層と、前記第１のゲート電極の下の前記絶縁膜と、前記第１のゲート電極よりなる１つのメモリセルトランジスタが第１のメモリセルをなし、前記第２及び第３の拡散層と、前記第２ゲート電極の下の前記絶縁膜と、前記第２のゲート電極よりなる１つのメモリセルトランジスタが第２のメモリセルをなし、前記第１及び第２のゲート電極は共通接続されて１本のワード線をなしており、
さらに、
基板を絶縁膜で覆い、前記第１乃至第３の拡散層の位置にコンタクト用の第１乃至第３の孔をあける工程と、
前記コンタクト用の第１乃至第３の孔に導電材料を充填する工程と、
前記第１及び第３の拡散層が、前記基板上層に配設される、第１及び第３のビット線にそれぞれ接続され、前記第２の拡散層が、前記基板上層に配設される、第２のビット線にコンタクトで接続される工程と、
を含む。
【００４１】
【発明の実施の形態】
本発明の実施の形態について説明する。まず、本発明の半導体記憶装置は、４つのメモリセルが、１つのコンタクト領域を共有し、該コンタクト領域を中心としてＸ型の配置とされるレイアウト構成のセルアレイを有する半導体記憶装置において、図１を参照すると、共通のワード線に接続され、互いに相隣る２つのメモリセルが、基板表面に互いに離間して設けられた第１乃至第３の拡散層（２Ａ、２Ｃ、２Ｂ）と、第１及び第２の拡散層（２Ａ、２Ｃ）間の領域を覆うようにして基板上に設けられた第１の絶縁膜（３Ａ）と、第１の絶縁膜（３Ａ）の上に設けられた第１のゲート電極（４Ａ）と、第２及び第３の拡散層（２Ｂ、２Ｃ）間の基板上に設けられた第２の絶縁膜（３Ｂ）と、第２の絶縁膜（３Ｂ）の上に設けられた第２のゲート電極（４Ｂ）と、を備え、第１、第２の拡散層（２Ａ、２Ｃ）、第１の絶縁膜（３Ａ）、及び第１のゲート電極（４Ａ）よりなる１つのメモリセルトランジスタが第１のメモリセルをなし、第２、第３の拡散層（２Ｃ、２Ｂ）、第２の絶縁膜（３Ｂ）、及び第２のゲート電極（４Ｂ）よりなる１つのメモリセルトランジスタが第２のメモリセルをなし、第１及び第２のゲート電極（４Ａ、４Ｂ）は共通接続されて１本のワード線をなし、第１の拡散層（２Ａ）は、基板上層に配設される、読み出し用の第１のビット線にコンタクトで接続され、第２の拡散層（２Ｃ）は、基板上層に配設される書き込み及び消去用の第２のビット線にコンタクトで接続され、第３の拡散層（２Ｂ）は、基板上層に配設される読み出し用の第３のビット線にコンタクトで接続される。本発明において、第１及び第２の絶縁膜（３Ａ、３Ｂ）は、ＯＮＯ膜等、電荷捕獲膜を含む絶縁膜よりなる。なお、隣接する２つのメモリセルについて、例えば、後述する図４のＭＣ１、ＭＣ４についてそれぞれのゲート電極（４Ａ、４Ｂ）は、それぞれ別々のワード線に接続されている。図１に示した、ゲート電極が共通のワード線に接続されている２つのメモリセルとしては、例えば、後述する図４のメモリセルＭＣ１とＭＣ２等に対応している。
【００４２】
本発明の実施の形態に係る半導体記憶装置において、書き込み時には、書き込み対象のメモリセルに接続するワード線に、高電圧（Ｈ）を印加し、書き込み対象のメモリセルに接続する書き込み及び消去用のビット線（図３の１０４）に、書き込み用の正電圧（Ｍ）（Ｈより低電圧）を印加し、読み出し用の第１、第３のビット線のうち書き込み対象のメモリセルの拡散層に接続する一方を接地電位（Ｌ）とし、他方を書き込み禁止用の正電圧（Ｍ）に設定し、チャネル・ホットエレクトロンを、書き込み対象のメモリセルの絶縁膜（４Ａ／４Ｂ）に注入する。その際、書き込み時には、セルアレイの一側から他側にかけて延在されている、書き込み及び消去用の第２のビット線（図３の１０４）の長手方向の両側から前記書き込み電圧が印加される。消去対象のメモリセルに接続するワード線に接地電位又は負電圧が印加される。本発明の実施の形態において、消去対象のメモリセルに接続する第２のビット線に、消去用の正電圧が印加され、ホットホールを発生させ、前記メモリセルの絶縁膜にホットホールを注入し、該絶縁膜に捕獲されている電子の電荷を中和させることで、消去が行われる。
【００４３】
本発明の実施の形態において、ゲート電極が多結晶シリコンの表面を高融点金属または準貴金属をシリサイド化してなる金属シリサイド層を有する。また、前記拡散層の表面（コンタクト領域）も、高融点金属または準貴金属でシリサイド化されている。
【００４４】
本発明の実施の形態において、第１、第２のゲート電極直下の前記第２の拡散層の端部に、それぞれ、前記拡散層と逆極性の不純物領域（図６（Ｂ）の２０５）を有する。
【００４５】
本発明の実施の形態において、前記第１、第２のゲート電極直下の前記第１、第３の拡散層の端部に、それぞれ、前記拡散層よりも不純物濃度が低く且つ前記拡散層と同一極性の不純物領域（図７（Ｃ）の２０４）を有する。
【００４６】
本発明において、前記第１、第２のゲート電極直下の前記第２の拡散層の端部に、それぞれ前記拡散層と同一電型の第１の不純物領域（図８（Ｃ）の２１４）を有し、前記第１の不純物領域の端部に、前記拡散層と逆極性の第２の不純物領域（図８（Ｃ）の２１５）を有する。
【００４７】
本発明において、前記第１、第２のゲート電極直下の前記第２の拡散層の端部と前記第１、第３の拡散層の間に、それぞれ、前記拡散層と逆極性の不純物領域（図１５の２３１）を有する。
【００４８】
本発明に係る半導体記憶装置メモリセルアレイは、その好ましい実施の形態において、図３及び図４を参照すると、メモリセルを複数有するセルアレイ領域の基板表面に矩形形状の頂点に位置する４つの領域に互いに離間して設けられている第１乃至第４の拡散層を少なくとも有し、前記第１及び第３の拡散層が互いに第１の対角線上に位置し、前記第２及び第４の拡散層が第１の対角線に直交する第２の対角線上に位置し、前記第１及び第２の拡散層間の基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜の上に設けられた第１のゲート電極と、前記第２及び第３の拡散層間の基板上に設けられた第２の絶縁膜と、前記第２の絶縁膜の上に設けられた第２のゲート電極と、前記第３及び第４の拡散層間の基板上に設けられた第３の絶縁膜と、前記第３の絶縁膜の上に設けられた第３のゲート電極と、前記第４及び第１の拡散層間の基板上に設けられた第４の絶縁膜と、前記第４の絶縁膜の上に設けられた第４のゲート電極と、を少なくとも含み、前記第１及び第２の拡散層と、前記第１の絶縁膜と、前記第１のゲート電極よりなる１つのメモリセルトランジスタが第１のメモリセル（ＭＣ１）をなし、前記第２及び第３の拡散層と、前記第２の絶縁膜と、前記第２のゲート電極よりなる１つのメモリセルトランジスタが、前記第１のメモリセルに隣接する第２のメモリセル（ＭＣ２）をなし、前記第３及び第４の拡散層と、前記第３の絶縁膜と、前記第３のゲート電極よりなる１つのメモリセルトランジスタが、前記第２のメモリセルに隣接する第３のメモリセル（ＭＣ３）をなし、前記第４及び第１の拡散層と、前記第４の絶縁膜と、前記第４のゲート電極よりなる１つのメモリセルトランジスタが、前記第１及び第３のメモリセルのそれぞれに隣接する第４のメモリセル（ＭＣ４）をなし、前記第１及び第２のゲート電極は、共通接続されて第１のワード線（１０２−１）をなし、第３及び第４のゲート電極は、共通接続されて第２のワード線（１０２−２）をなし、前記第１の拡散層は、前記基板上層で前記第１及び第２のワード線と立体交差して配設される読み出し用の第１のビット線（１０５−１）にコンタクト（１０３Ａ）で接続され、前記第２及び第４の拡散層は、前記基板上層で前記第１及び第２のワード線と立体交差して配設される共通の書き込み及び消去用の第２のビット線（１０４）にそれぞれコンタクト（１０３Ｂ、１０３Ｄ）を介して共通接続され、前記第３の拡散層は、前記基板上層で前記第１及び第２のワード線と立体交差して配設される読み出し用の第３のビット線（１０５−２）にコンタクト（１０３Ｃ）で接続されている。
【００４９】
メモリセルへの書き込み時には、該メモリセルの拡散層にコンタクト（１０３Ｂ、１０３Ｄ）を介して接続する書き込み及び消去用の第２のビット線（図３の１０４）の長手方向の両端から書き込み電圧が印加される。
【００５０】
上記のように構成された本発明のＭＯＮＯＳ型のＸセルにおいては、図１６及び図１７等を参照して説明した従来技術におけるメモリセルのアドレス選択トランジスタを不用とし、１メモリセル１トランジスタ構成として、ゲート電極配線を１層のポリシリコンで構成可能としたＸセルを実現するものであり、製造を容易化している。
【００５１】
本発明によれば、ＭＯＮＯＳ型Ｘセルにおいて、書き込み対象セルに対して、チャネルホットエレクトロンによる書き込みを行うことで、書き込み対象セルに隣接するセルと別個に書き込みを分けることができる。
【００５２】
本発明に係る製造方法は、その一実施の形態において、
（ａ）基板上に絶縁膜とゲート電極とを形成し、パタン形成されたゲート電極をマスクとして不純物を基板表面に注入することで拡散層を形成する工程であって、第１のゲート電極の一側に位置する第１の領域と、前記第１のゲート電極の前記一側とは反対側に位置する第２のゲート電極との間の第２の領域と、前記第２のゲート電極の前記第２の領域とは反対側に位置する第３の領域とに、それぞれ、第１乃至第３の拡散層（図１１（Ａ）の２４３）を形成する工程と、
（ｂ）前記第１及び第２のゲート電極のうち少なくとも１つのゲート電極直下の前記第２の拡散層の端部に、前記拡散層と逆極性の不純物領域（図１１（Ｂ）の２４４）を形成する工程と、
（ｃ）基板を絶縁膜で覆い、前記絶縁膜をエッチバック除去して、第１及び第２のゲート側壁に、前記絶縁膜よりなるスペーサ（図１１（Ｃ）の２４５）を形成する工程と、
（ｄ）基板上に金属膜を堆積してシリサイド化しゲート電極表面及び拡散層表面に金属シリサイド層（図１２（Ａ）の２４６）を形成する工程と、
を含む。上記工程で作製された第１及び第２の拡散層と、前記第１のゲート電極の下の前記絶縁膜と、前記第１のゲート電極よりなる１つのメモリセルトランジスタが第１のメモリセルをなし、前記第２及び第３の拡散層と、前記第２ゲート電極の下の前記絶縁膜と、前記第２のゲート電極よりなる１つのメモリセルトランジスタが第２のメモリセルをなし、前記第１及び第２のゲート電極は、共通接続されて１本のワード線をなしている。
【００５３】
さらに、この実施の形態の製造方法においては、
（ｅ）基板を絶縁膜（図１２（Ｂ）の２４７）で覆い、前記第１乃至第３の拡散層の位置にコンタクト用の第１乃至第３の孔（図１２（Ｂ）の２４８）をあける工程と、
（ｆ）前記コンタクト用の第１乃至第３の孔に導電材料（図１２（Ｃ）の２４９）を充填する工程と、
を含む。前記第１及び第３の拡散層が、前記基板上層に配設される、第１、及び第３のビット線（図１０の１０５−１、１０５−２）にそれぞれ接続され、前記第２の拡散層が、前記基板上層に配設される第２のビット線（図１０の１０４）にコンタクトで接続される。
【００５４】
本発明の別の実施の形態の製造方法においては、前記第１のゲート電極直下の前記第１の拡散層の端部、及び／又は、前記第２のゲート電極直下の前記第３の拡散層の端部に、前記拡散層のいずれともと同一極性であり、且つ、前記拡散層よりも低濃度の不純物領域（図７（Ｃ）の２０７）を形成する工程を含む。
【００５５】
本発明の別の実施の形態の製造方法においては、前記第１のゲート電極直下の前記第２の拡散層と前記第１の拡散層の間の基板表面、及び／又は、前記第２のゲート電極直下の前記第２の拡散層と前記第３の拡散層の間の基板表面に、前記拡散層と逆極性の不純物領域（図１５の２３１）を形成する工程を含む。
【００５６】
本発明の別の実施の形態の製造方法においては、
（ａ）基板上に絶縁膜とゲート電極とを形成し、パタン形成されたゲート電極（図８（Ａ）の２１３）をマスクとして相対的に低濃度の不純物領域を形成する工程であって、相隣る第１、第２のゲート電極について、前記第１のゲート電極の一側に位置する第１の領域と、前記第１のゲート電極の前記一側とは反対側に位置する第２のゲート電極との間の第２の領域と、及び、前記第２のゲート電極の前記第２の領域とは反対側に位置する第３の領域とのうち、少なくとも前記第１及び第３の領域に、相対的に低濃度の不純物領域（図８（Ａ）の２１４）を形成し、
相隣る第１及び第２のゲート電極の間の前記第２の領域に第２の拡散層（図８（Ａ）の２１６）を形成し、
前記第１及び第２のゲート電極のうち少なくとも１つのゲート電極直下の前記第２の拡散層の端部に、前記拡散層と逆極性の不純物領域（図８（Ａ）の２１５）を形成する工程と、
（ｂ）基板を絶縁膜で覆い、前記絶縁膜をエッチバック除去して、前記第１及び第２のゲート側壁に、前記絶縁膜よりなるスペーサ（図８（Ｂ）の２１７）を形成する工程と、
（ｃ）基板表面の前記第１の領域及び前記第３の領域に、それぞれ、第１と第３の拡散層（２１８）を形成する工程と、を含む。
【００５７】
本発明の別の実施の形態の製造方法においては、
（ａ）基板上に絶縁膜とゲート電極とを形成し、パタン形成されたゲート電極をマスクとして相対的に低濃度の不純物領域を形成する工程であって、相隣る第１、第２のゲート電極について、前記第１のゲート電極の一側に位置する第１の領域と、前記第１のゲート電極の前記一側とは反対側に位置する第２のゲート電極との間の第２の領域と、前記第２のゲート電極の前記第２の領域とは反対側に位置する第３の領域とに、それぞれ、相対的に低濃度の不純物領域（図９（Ａ）の２１４）を形成し、
前記第１及び第２のゲート電極のうち少なくとも１つのゲート電極直下の不純物領域の端部に、前記不純物領域とは逆極性の不純物領域（図９（Ａ）の２１５）を形成する工程と、
（ｂ）基板を絶縁膜で覆い、前記絶縁膜をエッチバック除去して、第１及び第２のゲート側壁に、スペーサ（図９（Ｂ）の２１７）を形成する工程と、
（ｃ）基板表面の前記第１乃至第３の領域に、第１乃至第３の拡散層（図９（Ｃ）の２１８）を形成する工程と、
を含む。上記工程により、前記第１及び第２の拡散層に隣接して、前記第１のゲートの側壁のスペーサ（２１７）直下に、前記拡散層と同一極性とされ、且つ相対的に低濃度の第１、第２の不純物領域を有し、前記第２及び第３の拡散層に隣接して、前記第２のゲートの側壁のスペーサ直下に、前記拡散層と同一極性とされ、相対的に低濃度の第３、第４の不純物領域を有し、前記第２の拡散層の両端の前記第２、第３の不純物領域に隣接して、前記第２、第３の不純物領域とは逆極性の第５、第６の不純物領域が形成される（図９（Ｃ）参照）。
【００５８】
本発明の別の実施の形態の製造方法においては、前記第１のゲート電極直下の、前記第１の拡散層の端部と、前記第２のゲート電極直下の、前記第３の拡散層の端部に、前記拡散層と逆極性の不純物領域（図１３（Ｂ）の２２５）を形成する工程をさらに含む。
【００５９】
本発明の別の実施の形態の製造方法においては、前記第１のゲート電極直下の、前記第１の拡散層に隣接して設けられた前記第１の不純物領域と、前記第２のゲート電極直下の、前記第３の拡散層に隣接して設けられた前記第４の不純物領域に隣接して、前記拡散層と逆極性の不純物領域（図１４（Ｃ）の２２７参照）を形成する工程をさらに含む。
【００６０】
【実施例】
上記した本発明についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。図１は、本発明の一実施例のメモリセルの構成を説明するための図であり、４つのメモリセルが１つのコンタクト領域を共有し、該領域を中心にＸ型にレイアウトされているＸセルの隣接する２つのメモリセルの断面が模式的に示されている。すなわち、図１（Ａ）には、書き込み時のバイアス設定が示されており、図１（Ｂ）には、消去時のバイアス設定の一例が示されている。図１（Ａ）において、各メモリセルは、１セル１トランジスタ構成とされ、隣接する２つのメモリトランジスタの断面構成が模式的に示されている。拡散層２Ａ、２Ｃと、絶縁膜３Ａ、ゲート電極４Ａが１つのメモリセルトランジスタを構成し、拡散層２Ｂ、２Ｃと、絶縁膜３Ｂ、ゲート電極４Ｂが他のメモリセルトランジスタを構成している。２つのメモリセルのゲート電極４Ａ、４Ｂは共通のワード線に接続されている。拡散層２Ａ、２Ｂは、それぞれ読み出し専用端子（コンタクト）とされ、２つのメモリセルで共有されている拡散層２Ｃは書き込み消去用端子（コンタクト）とされている。
【００６１】
ワード線を高電圧（Ｈ）とし、書き込み対象の第１のメモリセルのドレイン拡散層２Ｃに接続するビット線をＭ（所定の正電圧、ただしＨより低電位）、ソース拡散層２Ａに接続するビット線をＬ（接地電位）とし、書き込み対象外の第２のメモリセルの拡散層２Ｂに接続するビット線の電圧をＭとすることで、チャネル・ホットエレクトロンを発生させ、書き込み対象の第１のメモリセルの絶縁膜３Ａに電子を注入させる。
【００６２】
次に図１（Ｂ）を参照して、消去について説明する。本実施例においては、ホットホール注入による消去を行うことで、隣接セルを同時に消去できる。図１（Ｂ）において、第１、第２のメモリセルのゲート電極４Ａ、４ＢをＬ（接地電位、及び負電圧）、ドレイン拡散層２Ｃを高電圧（Ｈ）とすることで、ホットホールが絶縁膜３Ａ、３Ｂに捕獲されている電子の電荷と中和する。このとき、拡散層２Ａ、２Ｂの電位は接地レベルが好ましい。なお、絶縁膜３Ａ、３Ｂは、好ましくは、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜よりなるＯＮＯ膜で構成される。
【００６３】
図２は、本発明の一実施例における隣接する２つのメモリセルの断面構成の一例を示す図である。図２に示すように、Ｐ型シリコン基板上１上のＯＮＯ膜３Ａ、３Ｂの上に形成されるゲート電極４Ａ、４Ｂを、１層のポリシリコン構造とすることで、ゲート電極の高融点金属あるいは準貴金属を用いた金属シリサイド層６Ａ、６Ｂ、及び、拡散層コンタクトの金属シリサイド層６の形成を容易化している。かかる構成の本発明によれば、ロジックプロセス（ゲート及び拡散層コンタクトがシリサイド化される）との親和性を向上し、エムベデッドフラッシュメモリとして、用いることができる。
【００６４】
次に、本発明の一実施例におけるメモリセルアレイの構成について説明する。図３は、本発明の一実施例のメモリセルアレイのレイアウトの一例を示す図である。図３を参照すると、ＭＯＮＯＳトランジスタをＸ型構成のレイアウトとしたセルアレイは、その両側にバンク選択ゲート１０７、１０８を備え、バンクを構成している。図３において、１０１は基板内に設けられる素子分離用の溝（トレンチ：Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｎｓｕｌａｔｏｒ）である。１０２は、図２に示した、表面がシリサイド化されたゲート電極（「シリサイドゲート」ともいう）である。１１０は、第２アルミ配線層（２Ａｌ）に配線されているグローバル書き込み／消去金属（メタル）ビット線であり、スルーホール／コンタンタクト１０９−１、１０９−２を介して、バンク選択ゲート１０７、１０８をゲート電極とするバンク選択トランジスタ１１１−１、１１１−２のソース・ドレイン拡散層の一方に接続されている。１０４は、第１アルミ配線層（１Ａｌ）に配線されている書き込み／消去金属（メタル）ビット線であり、コンタクト１０３を介して、バンク選択トランジスタ１１１−１、１１１−２のソース・ドレイン拡散層の他方に接続されている。１０５−１、１０５−２は、第１アルミ配線層（１Ａｌ）に配線されている、読み出し専用金属ビット線であり、メモリセルの拡散層に、コンタクト１０３で接続されている。セルアレイにおいて、読み出し専用金属ビット線１０５−１、１０５−２、書き込み／消去専用金属ビット線１０４、グローバル書き込み／消去専用金属ビット線１１０は、ワード線をなすシリサイドゲート（ワード線電極）１０２と直交して配設されている。
【００６５】
コンタクト１０３Ａで読み出し専用金属ビット線１０５−１に接続される拡散層と、コンタクト１０３Ｂで書き込み／消去専用金属ビット線１０４に接続される拡散層と、ゲート電極１０２−１からなる１つのメモリセルトランジスタが単位セル１００を構成している。
【００６６】
シリサイドゲート１０２のレイアウトパタンについて説明すると、単位セル１００内において、読み出し専用金属ビット線１０５−１の下層を、読み出し専用金属ビット線１０５−１に直交して配置されたゲート１０２−１は、図の斜め方向に相対して位置するコンタクト１０３Ａ、１０３Ｂを結ぶ仮想直線に直交するように、一旦、図の右方向に屈曲して延在された後、再び、反対方向に屈曲し、書き込み／消去専用金属ビット線１０４の下層を、書き込み／消去専用金属ビット線１０４に直交して配設されている。
【００６７】
次に、本実施例のメモリセルアレイにおける書き込み動作について説明する。書き込み時に、第２アルミ配線層（２Ａｌ）のグローバル書き込み／消去専用金属ビット線１１０に、高電圧が印加され、また、セルアレイの両側のバンク選択トランジスタ１１１−１、１１１−２をオンすることで、バンク内の書き込み／消去専用金属ビット線１０４に、書き込み電圧が伝達される。書き込み電流は、図３に矢線で示すように、バンク選択トランジスタ１１１−１、１１１−２のチャネル幅を大きくとることができるだけでなく、両側のバンク選択トランジスタ１１１−１、１１１−２から供給されるため、書き込み電流の不足になることはない。
【００６８】
次に、本実施例のメモリセルアレイにおける消去動作について説明する。対象のメモリセルに接続するワード線に接地電位又は負電圧が印加され、グローバル書き込み／消去専用金属ビット線１１０に消去用の正電圧が印加され、バンク選択トランジスタ１１１−１、及びバンク選択トランジスタ１１１−２をオンしてバンクの選択が行われ、バンク内の書き込み／消去専用金属ビット線１０４に、消去用の正電圧が印加され、ホットホールを発生させ、メモリセルの絶縁膜に捕獲された電子を中和させることで消去が行われる。
【００６９】
次に、レイアウトを図３に示したセルアレイの回路構成について説明する。図４は、図３に示した部分回路の等価回路を示す図である。なお、図４では、説明の簡単のために、４本のワード線、２本の書き込み／消去専用金属ビット線、３本の読み出し専用金属ビット線の構成を示したものであり、本発明はかかる構成に限定されるものでないことは勿論である。図４を参照すると、第２アルミ配線層（２Ａｌ）のグローバル書き込み／消去専用金属ビット線（金属ビット線）１１０−１に、ソース、ドレイン拡散層の一方がコンタクトで接続され、バンク内の書き込み／消去専用金属ビット線１０４−１に、ソース、ドレイン拡散層の他方がコンタクトで接続され、バンク選択線１０７、１０８にゲートが接続されたバンク選択トランジスタ１１１−１、１１１−２を備えている。
【００７０】
バンク内の書き込み／消去専用金属ビット線１０４−１、１０４−２は、バンク内の第１アルミ配線層（１Ａｌ）において、読み出し専用金属ビット線１０５−１、１０５−２の間、１０５−２、１０５−３の間の領域にそれぞれ配設されている。
【００７１】
ワード線ＷＬ０をゲート電極とし、読み出し専用金属ビット線１０５−１にドレイン、ソース拡散層の一方がコンタクト１０３Ａで接続され、書き込み／消去専用金属ビット線１０４−１にドレイン、ソース拡散層の他方がコンタクト１０３Ｂで接続される１つのメモリセルＭＣ１がユニットセルをなしている。同様に、ワード線ＷＬ０がゲート電極をなし、読み出し専用金属ビット線１０５−２にドレイン、ソース拡散層の一方がコンタクト１０３Ｃで接続され、書き込み／消去専用金属ビット線１０４−１に、ドレイン、ソース拡散層の他方がメモリセルＭＣ１と共通にコンタクト１０３Ｂで接続されているメモリセルＭＣ２はユニットセルをなしている。
【００７２】
ワード線ＷＬ１をゲート電極とし、読み出し専用金属ビット線１０５−１にドレイン、ソース拡散層の一方がメモリセルＭＣ１と共通にコンタクト１０３Ａで接続され、書き込み／消去専用金属ビット線１０４−１にドレイン、ソース拡散層の他方がコンタクト１０３Ｄで接続される１つのメモリセルＭＣ３がユニットセルをなし、ワード線ＷＬ１がゲート電極をなし、読み出し専用金属ビット線１０５−２にドレイン、ソース拡散層の一方がメモリセルＭＣ２と共通にコンタクト１０３Ｃで接続され、書き込み／消去専用金属ビット線１０４−１に、ドレイン、ソース拡散層の他方がメモリセルＭＣ３と共通にコンタクト１０３Ｄで接続されるメモリセルＭＣ４はユニットセルをなしている。このように、隣接するワード線ＷＬ０、ＷＬ１、相隣る読み出し専用金属ビット線１０５−１、１０５−２間には、４つのメモリセルＭＣ１〜ＭＣ４が配置されており、これらのセルは、それぞれが１トランジスタ構成とされ、それぞれが個別に、書き込み、及び読み出しが行える構成とされている。
【００７３】
同様に、ワード線ＷＬ２をゲート電極とし、読み出し専用金属ビット線１０５−１にドレイン、ソース拡散層の一方が接続され、書き込み／消去専用金属ビット線１０４−１にドレイン、ソース拡散層の他方が接続される１つのメモリセルＭＣ５と、ワード線ＷＬ２がゲート電極をなし、読み出し専用金属ビット線１０５−２にドレイン、ソース拡散層の一方が接続され、書き込み／消去専用金属ビット線１０４−１に、ドレイン、ソース拡散層の他方がメモリセルＭＣ５と共通に接続されるメモリセルＭＣ６と、ワード線ＷＬ３をゲート電極とし、読み出し専用金属ビット線１０５−１にドレイン、ソース拡散層の一方が接続され、書き込み／消去専用金属ビット線１０４−１にドレイン、ソース拡散層の他方が接続されるメモリセルＭＣ７と、ワード線ＷＬ３がゲート電極をなし、読み出し専用金属ビット線１０５−２にドレイン、ソース拡散層の一方が接続され、書き込み／消去専用金属ビット線１０４−１に、ドレイン、ソース拡散層の他方がメモリセルＭＣ７と共通に接続されるメモリセルＭＣ８とは、それぞれユニットセルをなしている。
【００７４】
隣接する４つのメモリセルＭＣ３、ＭＣ４、ＭＣ５、ＭＣ６は、１つのコンタクト１０３Ｄを共有しており、これらの４つのセルは、該コンタクト１０３Ｄを中心にＸ型にレイアウトされている。同様に、書き込み／消去専用金属ビット線１０４−１と読み出し専用金属ビット線１０５−２と間に接続され、ゲート電極がワード線ＷＬ０及びＷＬ１にそれぞれ接続されているメモリセルＭＣ２、ＭＣ４と、読み出し専用金属ビット線１０５−２と書き込み／消去専用金属ビット線１０４−２間に接続され、ゲート電極がワード線ＷＬ０及びＷＬ１にそれぞれ接続されているメモリセルＭＣ１１、ＭＣ１３とは、１つのコンタクト１０３Ｃを共有しており、これらの４つのセルは、該コンタクトを中心にＸ型にレイアウトされている。
【００７５】
隣接する４つのメモリセルＭＣ６、ＭＣ８、ＭＣ１５、ＭＣ１７は、読み出し専用金属ビット線１０５−２に接続する１つのコンタクトを共有し、これらの４つのセルも、該コンタクトを中心にＸ型にレイアウトされている。隣接する４つのメモリセルＭＣ１３、ＭＣ１４、ＭＣ１５、ＭＣ１６は、書き込み／消去専用金属ビット線１０４−２に接続する１つのコンタクトを共有しており、これらの４つのセルも、該コンタクトを中心にＸ型にレイアウトされている。
【００７６】
次に、図５及び図６を参照して、本発明の一実施例におけるＸセル型のＭＯＮＯＳフラッシュメモリの製造方法について説明する。図５は、Ｘセル型のＭＯＮＯＳフラッシュメモリのレイアウトの一部を示す図である。図６（Ａ）乃至図６（Ｃ）は、図５のＡ−Ａ’線（コンタクト領域Ｅ、Ｄ、Ｆに沿った線）の断面を製造工程順に示す工程断面図である。なお、図５及び図６は単に図面作成の都合で分図されたものである。図５を参照すると、Ｐ型シリコン基板上に、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｎｓｕｌａｔｏｒ）素子分離１０１、ＯＮＯ膜（不図示）を介してゲート電極１０２、コンタクト１０３、書き込み／消去専用金属ビット線１０４、読み出し専用金属ビット線１０５−１、１０５−２からなる。なお、ユニットセルは、図中１００で示す。前述した通り、バンク内の書き込み／消去専用金属ビット線１０４は、第１アルミ配線層（１Ａｌ）に配線されメモリセルの拡散層にコンタクト１０３で接続されている。読み出し専用金属ビット線１０５−１、１０５−２は、第１アルミ配線層（１Ａｌ）に配線され、メモリセルの拡散層にコンタクト１０３で接続されている。
【００７７】
図６（Ａ）を参照すると、Ｐ型シリコン基板２０１上にＯＮＯ膜２０２及びゲート電極２０３となる多結晶シリコン膜を順次形成する。しかるのち、パターン形成されたゲート電極２０３をマスクにしてイオン注入によりソース・ドレインとなるＮ型拡散層２０４を形成する（図６（Ａ）参照）。
【００７８】
次に、フォトレジスト２０９をマスクとして、ホウ素イオンを注入し、書き込み／消去専用金属ビット線に接続されるコンタクト領域Ｄ（図５の領域Ｂに対応する部分）のゲート電極２０３の端部直下に、Ｐ型ポケット注入層２０５を形成する（図６（Ｂ）参照）。ホウ素イオンの注入エネルギーは１５Ｋｅｖ、ドーズ量は３Ｅ１３ｃｍ−２とされる。不純物層の横方向及び縦方向の広がりは、不純物活性化の熱処理（例えば、条件として８００℃、１０分間、窒素雰囲気）で広がりを持たせている。Ｐ型ポケット注入層２０５の形成は、斜めイオン注入を用いてもよい。ソースドレイン拡散層２０４に対するホウ素又はリン不純物の広がりの一例として、好ましくは、１０ｎｍ〜１００ｎｍ程度とされる。また、Ｐ型ポケット注入層２０５のイオン注入は、トランジスタのＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）注入と兼用することも出来る。このＰ型ポケット注入層２０５は、書き込み及び消去効率を高めるために設けられている。
【００７９】
つづいて、フォトレジスト２０９を除去した後、ゲートのサイドウオールスペーサ絶縁膜２０６を形成する（図６（Ｃ）参照）。例えばＣＶＤ法で酸化シリコン膜を基板全面に堆積したのち、酸化シリコン膜をエッチバック除去し、ゲート電極２０３の表面を露出させることで、サイドウオールスペーサが形成される。その後、高融点金属あるいは準貴金属を堆積し、シリサイド化することで、ゲート電極表面、及びコンタクト領域にシリサイド層が形成される。
【００８０】
また、本発明に係る半導体記憶装置の製造においては、図７（Ａ）乃至図７（Ｄ）に示すような製造方法も適用される。図７（Ａ）は、図６（Ａ）の工程と同一である。
【００８１】
次に、フォトレジスト２０９をマスクとして、ホウ素イオンを注入し、書き込み／消去専用金属ビット線にコンタクト接続される領域Ｄ（図５の領域Ｂに対応する部分）のゲート電極２０３の端部直下に、Ｐ型ポケット注入層２０５を形成する（図７（Ｂ）参照）。これは、図６（Ｂ）の工程と同様とされるため、詳細は省略する。
【００８２】
次に、フォトレジスト２０９を除去し、フォトレジスト２１０をマスクとして、読み出し専用金属ビット線にコンタクト接続されるＮ型拡散層領域のゲート電極２０３直下に、Ｎ型ポケット注入層２０７を形成する（図７（Ｃ）参照）。リンイオンを例えば注入エネルギー３０Ｋｅｖ、ドーズ量３Ｅ１３ｃｍ−２でイオン注入する。
【００８３】
このＮ型ポケット注入層２０７の形成（イオン注入）は、図示されない周辺トランジスタ（例えばセンスアンプのトランジスタ）のＬＤＤ注入と兼用するようにしてもよい。Ｎ型ポケット注入層２０７は、読み出し時に、端子拡散層に発生する電界を緩和し、ＯＮＯ膜２０２への電子注入を抑制するためのものである。
【００８４】
次に、図８及び図９を参照して、本発明の実施例の別の製造方法について説明する。図７（Ａ）乃至図７（Ｄ）の製造フローにしたがって形成されるメモリセルと、図８及び図９に示した製造フローとの違いは、読み出し専用端子（読み出し専用金属ビット線に接続するコンタクト）のＮ型拡散層２１８の形成（イオン注入）を、サイドウォールスペーサ２１７の形成後に行っている点である。
【００８５】
基板上に、ＯＮＯ膜２１２、ゲート電極をなす多結晶シリコン膜を堆積し、パターン形成されたゲート電極２１３をマスクとして、低濃度のＮ＋不純物領域２１４を形成する。そして、図示されないフォトレジストをマスクとして、ホウ素イオンを注入し、書き込み消去専用金属ビット線とのコンタクト領域２１６側のゲート電極２１３直下に、Ｐ型ポケット注入層２１５を形成する。さらに、書き込み／消去専用金属ビット線に接続するコンタクト領域Ｄの拡散層２１６を作成する（図８（Ａ）参照）。このＰ型ポケット注入層２１５の形成は、図６（Ｂ）の工程と同様にして行われる。
【００８６】
つづいて、ゲート側壁にサイドウオールスペーサ（単に「スペーサ」ともいう）２１７を作成する（図８（Ｂ）参照）。
【００８７】
その後、読み出し専用端子のＮ型拡散層２１８を形成する（図８（Ｃ）参照）。その際、サイドウオールスペーサ２１７直下の基板表面には、Ｎ型ポケット注入層２１４が形成されている。
【００８８】
図８（Ｃ）に示したように、Ｎ型ポケット注入層２１４を備えたことにより、読み出し専用端子のＮ型拡散層２１８に発生する読み出し時の電界を更に小さくすることができる。このため、ＯＮＯ膜２０２への電子注入を十分に抑制することが可能になる。
【００８９】
次に、図９（Ａ）乃至図９（Ｃ）を参照して、本発明の別の実施例の製造方法について説明する。
【００９０】
基板上にＯＮＯ膜２１２、多結晶シリコン膜を堆積し、パタン形成されたゲート電極２１３をマスクとして、低濃度のＮ＋不純物領域２１４を形成する。そして図示されないフォトレジストをマスクとして、Ｐ型ポケット注入層２１５を、書き込み／消去専用金属ビット線とのコンタクト領域２１６側のゲート電極２０３直下に形成する（図９（Ａ）参照）。
【００９１】
つづいて、ゲート側壁にサイドウオールスペーサ２１７を作成する（図９（Ｂ）参照）。
【００９２】
その後、読み出し専用端子のＮ型拡散層２１８を形成する（図９（Ｃ）参照）。その際、サイドウオールスペーサ２１７直下の基板表面にはＮ型ポケット注入層２１４が形成されている。
【００９３】
この製造フローしたがって形成されるメモリセルは、読み出し専用端子に関する構造は、図８に示したものと同じであるが、書き込み／消去専用端子（書き込み／消去専用金属ビット線に接続するコンタクト領域）は、Ｐ型ポケット注入層２１５の内側に、Ｎ型ポケット注入層２１４を形成し、更に、サイドウォールスペーサ２１７を形成した後に、Ｎ型拡散層２１８を形成している。サイドウォールスペーサ２１７直下において、基板表面に、Ｎ型ポケット注入層２１４が形成されている。
【００９４】
かかる構成により、図８（Ｃ）に示した構成と比べ、ＯＮＯ膜２１２への書き込み電子の注入領域を、よりゲート電極２１３端部側に形成することができる。このため、メモリセルゲート長を小さくすることができる。
【００９５】
図１０は、本発明の一実施例のメモリセルアレイのレイアウト構成を示す図であり、書き込みを説明するために参照した図３に示したレイアウト構成と同様とされてる。すなわち、メモリセルアレイの両端に、バンク選択トランジスタゲート１０７、１０８、及び、各バンク内の書き込み／消去専用金属ビット線１０４とバンク選択トランジスタ１１１−１、１１１−２を介して電気的に接続されるグローバル書き込み／消去専用金属ビット線１１０を有する。グローバル書き込み／消去専用金属ビット線１１０は第２アルミ配線層に配線される。
【００９６】
複数本のメモリセルゲート電極１０２の両側に配置されるバンク選択ゲート１０７、１０８で挟まれたメモリセルアレイがバンクを構成する。
【００９７】
書き込み及び消去動作において、各バンクのメモリセルは、両側のバンク選択トランジスタ１１１−１、１１１−２が選択され、所定の電圧が印加されたとき、バンク選択トランジスタ１１１−１、１１１−２を介して所定の電圧が印加される。このため、バンク選択トランジスタ１１１−１、１１１−２のチャネル幅は、等価的に２倍になり、電流駆動能力が倍増し、書き込みや消去動作特性を損なうことがない。
【００９８】
また隣接するバンクは、バンク選択トランジシタのスルーホール／コンタクト１０９を挟んで反対側に配置される（不図示）。
【００９９】
非選択のバンクは、バンク選択ゲート１０７、１０８の電位が接地電位とされるため、グローバル書き込み／消去専用金属ビット線１１０と、バンク内の書き込み／消去専用金属ビット線１０４とは非接続状態とされ、メモリセルには書き込み／消去の電圧は印加されない。
【０１００】
次に、本発明の一実施例のメモリセルアレイにおけるメモリセルへの書き込み、消去、および読み出しの動作について、具体的なバイアス電圧を例に説明する。
【０１０１】
まず、本発明の一実施例における書き込み動作について説明する。本発明のＭＯＮＯＳメモリは、チャネル・ホットエレクトロンを用いる。図１０を参照すると、バンク選択ゲート１０７、１０８に、所定の電圧、例えば８Ｖを印加し、バンク選択トラジスタをオンする。書き込むメモリセルに対応したゲート電極１０２に、高電圧、例えば９Ｖを印加する。
【０１０２】
さらに、書き込み／消去専用金属ビット線１０４に、書き込みパルス電圧、例えば、電圧５Ｖのパルスを、１ｕ秒印加する。
【０１０３】
図６及び図１０を参照すると、書き込み／消去専用金属ビット線１０４に印加された書き込みパルス電圧は、コンタクト領域ＤのＮ型拡散層２０４に伝達される。さらに、Ｄ点のＮ型拡散層２０４には、Ｐ型ポケット注入層２０５が形成されているため、チャネル・ホットエレクトロンの発生効率が高められている。
【０１０４】
このとき、Ｄ点のＮ型拡散層２０４の両側のメモリセルトランジスタ（図６のＭＣ１、ＭＣ２）のうちのいずれか一方にのみ選択的に書き込むために、Ｅ点のＮ型拡散層２０４を接地電位とし、Ｆ点のＮ型拡散層２０４に、インヒビット電圧として、例えば５Ｖを印加する。
【０１０５】
これにより、Ｄ点とＥ点のＮ型拡散層に挟まれたメモリセルトランジスタＭＣ１のＯＮＯ膜２０２に、チャネルホットエレクトロンが注入され、閾値が上がる。例えば、ＯＮＯ膜２０２の構造が、トンネル酸化シリコン膜５ｎｍ／窒化シリコン膜５ｎｍ／トップ酸化シリコン膜６ｎｍのＭＯＮＯＳメモリ素子の場合、この書き込み条件では、閾値は、初期の閾値に比べ、２Ｖ程度増加する。
【０１０６】
次に、本発明の一実施例の消去動作について説明する。本発明の実施例において、消去動作は、ホットホール注入を用いる。
【０１０７】
図１０を参照すると、バンク選択ゲート１０７、１０８に所定の電圧、例えば８Ｖを印加し、バンクを選択する。
【０１０８】
消去対象のメモリセルに接続するワード線（ゲート電極）１０２を、接地電圧または負電圧、例えば、―６Ｖを印加する。
【０１０９】
さらに、書き込み／消去専用金属ビット線１０４に、消去パルス電圧、例えば電圧５Ｖのパルスを、１０ｍｓ程度印加する。このとき、読み出し専用金属ビット線１０５−１、１０５−２は、接地レベルにする。
【０１１０】
図６及び図１０を参照すると、書き込み／消去専用金属ビット線１０４に印加された消去パルス電圧は、コンタクト領域ＤのＮ型拡散層２０４に伝達される。
【０１１１】
さらに、Ｄ点のＮ型拡散層２０４には、Ｐ型ポケット注入層２０５が形成されているため、バンド間ホットホールの発生効率が高められている。
【０１１２】
このとき、Ｄ点のＮ型拡散層２０４を共有する２つのメモリセルトランジスタにおいて、先の書き込み動作において、ＯＮＯ膜２０２中に蓄積されている電子は、注入されたホールによって中和される。
【０１１３】
なお、この消去動作に先立ち、未書き込みのメモリセルに対して、予備書き込み（ＰｒｅＰｒｏｇｒａｍ）を行っておくと、ホールの過注入現象が抑制され、書き込み消去サイクルの耐性が向上する。
【０１１４】
次に、本発明の一実施例のメモリセルアレイにおけるメモリセルの読み出し動作について説明する。メモリセルの読み出しには、２つの方法が可能である。図１０を参照すると、バンク選択ゲート１０７、１０８に、所定の電圧、例えば３Ｖを印加して、バンク選択トランジスタ１１１−１、１１１−２をオンし、バンクを選択する。
【０１１５】
読み出すメモリセルに接続するワード線（ゲート電極１０２）に、正電圧、例えば３Ｖを印加する。
【０１１６】
第１の読み出し方法としては、書き込み／消去専用金属ビット線１０４に接地電位を印加し、読み出し専用金属ビット線１０５−１（あるいは１０５−２）に読み出し電圧を印加する。このとき、読み出し電圧を印加しない方の読み出し専用金属ビット線１０５−２（あるいは１０５−１）は接地電位にする。この方法のメリットは、図６乃至図９を参照して説明した構造に、そのまま適用することができる、ということである。
【０１１７】
第２の読み出し方法は、書き込み／消去専用金属ビット線１０４に読み出し電圧、例えば１Ｖを印加し、書き込み／消去専用金属ビット線１０４に隣接し、読み出すメモリセルトランジスタ側の読み出し専用金属ビット線１０５−１あるいは１０５−２に接地電位を印加する。読み出しを行わないメモリセルトランジスタ側の読み出し専用金属ビット線１０５−２（あるいは１０５−１）は、オープンとするか、あるいは読み出し電圧を印加する。そして、読み出し専用金属ビット線に接続されるセンスアンプ（不図示）では、メモリセルトランジスタのソース・ドレイン間に流れる電流の大きさによって、読み出し対象のメモリセルが、書き込まれたセルか未書き込みのセルか否かを判定する。
【０１１８】
すなわち、書き込まれたメモリセルでは、メモリセルのＯＮＯ２０２膜（図６参照）中に、電子がトラップされているために、当該メモリセルの閾値は、例えば４Ｖ程度まで上昇し、メモリセルトランジスタのチャネルがオンすることがない。
【０１１９】
第２の読み出し方法を用いた場合、グローバル書き込み／消去専用金属ビット線１１０に印加される読み出し電圧は、バンク選択トランジスタ１１１−１、１１１−２を介して、書き込み／消去金属ビット線１０４に伝達される。このため、実質的なグローバル書き込み／消去専用金属ビット線１１０の配線容量を縮減することが出来るため、高速読み出しに、有効である。
【０１２０】
前述したように、書き込み方式として、チャネルホットエレクトロン注入、消去方式として、ホットホール注入を採用することで、１層ゲート電極によるＸセル型のＭＯＮＯＳメモリを構成することができる。このため、サリサイドプロセスとの整合がとりやすい。
【０１２１】
図１１及び図１２は、本発明の一実施例の製造方法を工程順に示す図である。図１１（Ａ）乃至図１２（Ｃ）を参照して、本発明の一実施例の製造方法について説明する。なお、図１１（Ａ）乃至図１２（Ｃ）は、単に図面作成の都合で分図されたものである。
【０１２２】
Ｐ型シリコン基板２４０上に、ＯＮＯ膜２４１及びゲート電極となる多結晶シリコン膜を形成したあと、パタン形成してゲート電極２４２を形成し、しかる後、ソース・ドレイン用のＮ型拡散層２４３を形成する（図１１（Ａ）参照）。
【０１２３】
次に、書き込み動作を容易とするためのＰ型ポケット注入層２４４を、書き込み／消去端子（図１０の書き込み／消去専用金属ビット線１０４に接続されるコンタクトを有するＤの拡散層２０４）側に形成する（図１１（Ｂ）参照）。なお、Ｐ型ポケット注入層２４４は、必ずしも形成しなくとも良い。Ｐ型ポケット注入層２４４は、消去動作の際に、ホットホールの発生効率を高めている。
【０１２４】
次に、ゲート側壁にサイドウォールスペーサ２４５を形成する（図１１（Ｃ）参照）。サイドウォールスペーサ２４５の形成は、ＣＶＤ等で酸化シリコン膜を堆積したのちエッチバック除去するという公知の方法が用いられる。なお、ここまでのプロセスは、図６を参照して説明した製造方法を用いているが、図７、図８及び図９等を参照して説明した製造方法を用いてもよいことは勿論である。
【０１２５】
しかる後、公知の手法を用いて、ゲート電極２４２及びＮ型拡散層２４３上を高融点金属、あるいは準貴金属（例えばＣｏ）などを用いてシリサイド化し、シリサイド層２４６を形成する（図１２（Ａ）参照）。
【０１２６】
次に、層間絶縁膜２４７を形成した後、必要に応じてコンタクト開孔２４８を形成する（図１２（Ｂ）参照）。
【０１２７】
さらに、コンタクト開孔部には、導電材料として例えばタングステンを埋め込み、将来、上層に形成する金属配線（図１０の第１アルミ配線層の読み出し専用金属ビット線１０５、書き込み／消去専用金属ビット線１０４等）との接続プラグ２４９を形成する（図１２（Ｃ）参照）。その後、絶縁膜を介して第２アルミ配線層（不図示）が形成され、第２アルミ配線層に、グローバル書き込み／消去専用金属ビット線が配線される。図１０のバンク選択トランジスタ１１１−１、１１１−２のそれぞれについて、ソース、ドレイン拡散層の一方は、第２アルミ配線層のグローバル書き込み／消去専用金属ビット線に、コンタクト／スルーホールを介して接続される。
【０１２８】
ところで、１メモリトランジスタに２ビットの情報（記憶ノード）を格納する技術として、上記した米国特許（ＵＳ６，２５６，２３１）等が公知となっている。この公知の方法を、本発明に適用することで、顕著な効果が期待される。
【０１２９】
すなわち、従来技術（ＵＳ６，２５６，２３１）の最大の課題は、ソース・ドレインを形成するＮ型拡散層の配線抵抗が大きいため、メモリセルの書き込みや消去の動作を正常に行うのが難いいことであった。この公知の技術を用いた場合、ソース・ドレインに、約１０Ｋオームの抵抗が発生する。ところで、メモリセルの書き込み動作を考えると、書き込み動作におけるメモリセルのトランジスタのオン抵抗が、約１０Ｋオームであることを考慮すると、ソース・ドレインの寄生抵抗と、メモリトランジスタのオン抵抗が殆ど等価になってしまうことになる。
【０１３０】
前述したように、メモリセルの書き込み動作においては、Ｎ型拡散層へ５Ｖのパルス電圧の印加が必要である。
【０１３１】
しかしながら、公知例で示すように、ソース・ドレインの寄生抵抗がメモリセルトランジスタのオン抵抗と同等であるため、実質的には、２倍、すなはち１０Ｖのパルス電圧印加が必要になる。このため、チャージポンプや高電圧印加回路が大きくなり、製造コストに大きく影響する。
【０１３２】
これに対して、本発明においては、ソース・ドレインに寄生する抵抗を特段に小さくできるため、チャージポンプや高電圧印加回路が大きくなり、製造コストに大きく影響するという問題は生じない。
【０１３３】
このように、本実施例によれば、
（１）メモリセルサイズを小さく出来る、
（２）サリサイド化が容易であるため寄生抵抗を小さく出来き、書き込み動作に必要な電圧をが低く抑えられるため、チャージポンプ等の回路面積が小さくて済む、
という作用効果を奏する。
【０１３４】
次に、本発明の別の実施例の製造方法についてさらに説明する。図１３は、本発明の別の実施例の製造方法を説明するための工程断面図である。図１３（Ａ）では、基板２２１のコンタクト領域Ｅ、Ｄ、Ｆに拡散層２２４を形成している。図１３（Ｂ）を参照すると、書き込み／消去専用金属ビット線１０４とコンタクトで接続されるＤ点（図１０参照）のＮ型拡散層２２４と、読み出し専用金属ビット線に接続されるＥ、Ｆ点（図１０参照）の拡散層２２４にＰ型ポケット注入層２２５を設けている。これ以外の構成は、図６に示した構成と同様とされる。そして、図１３（Ｃ）では、ゲート側壁にサイドウオールスペーサを形成している。
【０１３５】
図１４は、本発明のさらに別の実施例の製造方法を説明するための工程断面図である。
【０１３６】
図１４（Ａ）を参照すると、基板２２１のコンタクト領域Ｅ、Ｄ、Ｆに低濃度不純物領域２２８を形成し、ゲート電極２２３直下の低濃度不純物領域２２８にそれぞれ、Ｐ型ポケット注入層２２７を形成する。Ｐ型ポケット注入層２２７の形成は、図６（Ｂ）に示した方法が用いられる。
【０１３７】
図１４（Ｂ）を参照すると、ゲート側壁にサイドウオールスペーサ２２９を形成する。
【０１３８】
つづいて、図１４（Ｃ）を参照すると、砒素等をイオン注入し、コンタクト領域Ｅ、Ｄ、Ｆに拡散層２３０を形成する。
【０１３９】
図１４（Ｃ）に示すように、書き込み／消去専用金属ビット線１０４とコンタクトで接続されるＤ点（図１０参照）のＮ型拡散層２３０と、読み出し専用金属ビット線に接続されるＥ、Ｆ点（図１０参照）の拡散層２３０にそれぞれ、Ｐ型ポケット注入層２２７を備え、Ｐ型ポケット注入層２２７の内側にＮ型ポケット注入層２２８を備えている。
【０１４０】
図１５は、本発明の別の実施例の製造方法を説明するための工程断面図である。図１５（Ａ）を参照すると、ゲート電極２２３直下のチャネル領域に、Ｐ型ポケット注入層２３１を備えている。この工程において、Ｐ型ポケット注入層２３１の形成は、図６（Ｂ）に示した方法が用いられる。次に、図１５（Ｂ）を参照すると、ゲート側壁にサイドウオールスペーサ２３２を形成する。
【０１４１】
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１４２】
【発明の効果】
以上説明したように、本発明によれば、Ｘセルにおいて、１セル１トランジスタ構成としたことにより、メモリセルサイズを縮減することができる。
【０１４３】
また、本発明によれば、１セル１トランジスタ構成とし、１層ポリシリコン構成としているため、製造工程を簡易化することができる。
【０１４４】
さらに、本発明によれば、サリサイド化が容易であるため、配線の寄生抵抗を縮減し、書き込み動作に必要な電圧が低く抑えられる。このため、本発明によれば、チャージポンプ等の回路面積が小さくて済む、という利点を有する。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）は、本発明の原理を説明するための図である。
【図２】本発明の一実施例のメモリセルの構成を示す断面図である。
【図３】本発明の一実施例のメモリセルアレイの構成を示すレイアウト図である。
【図４】図３の本発明の実施例のメモリセルアレイを等価回路で示す図である。
【図５】本発明の一実施例の構成を示すレイアウト図である。
【図６】（Ａ）乃至（Ｃ）は、本発明の一実施例の製造方法の一例の製造工程順に、図５のＡ−Ａ’線の断面に示す図である。
【図７】（Ａ）乃至（Ｃ）は、本発明の一実施例の製造方法の他の例の製造工程順に、図５のＡ−Ａ’線の断面を示す図である。
【図８】（Ａ）乃至（Ｃ）は、本発明の一実施例の製造方法のさらに他の例の製造工程順に、図５のＡ−Ａ’線の断面を示す図である。
【図９】（Ａ）乃至（Ｃ）は、本発明の一実施例の製造方法のさらに他の例の製造工程順に、図５のＡ−Ａ’線の断面を示す図である。
【図１０】本発明の一実施例のメモリセルアレイの構成を示すレイアウト図である。
【図１１】（Ａ）乃至（Ｃ）は、本発明の一実施例の製造方法の一例の製造工程順に、図１０のの断面に示す図である。
【図１２】（Ａ）乃至（Ｃ）は、本発明の一実施例の製造方法の一例の製造工程順に、図１０のの断面に示す図である。
【図１３】（Ａ）乃至（Ｃ）は、本発明の一実施例の製造方法の一例の製造工程順に、図１０のの断面に示す図である。
【図１４】（Ａ）乃至（Ｃ）は、本発明の一実施例の製造方法の一例の製造工程順に、図１０のの断面に示す図である。
【図１５】（Ａ）乃至（Ｃ）は、本発明の一実施例の製造方法の一例の製造工程順に、図１０のの断面に示す図である。
【図１６】従来の半導体記憶装置の回路を示す図である。
【図１７】図１６の従来の半導体記憶装置のレイアウトを示す図である。
【図１８】従来の半導体記憶装置の問題点を説明するための図である。
【図１９】従来の半導体記憶装置の構成を示す図である。
【図２０】図１９の従来の半導体記憶装置のメモリセルアレイの構成を示す図である。
【符号の説明】
１　Ｐ型シリコン基板
２Ａ、２Ｂ、２Ｃ　Ｎ＋拡散層
３Ａ、３Ｂ　ゲート絶縁膜（ＯＮＯ膜）
４Ａ、４Ｂ　ゲート電極
５Ａ、５Ｂ　サイドウオール
６、６Ａ、６Ｂ　金属シリサイド
１２　Ｐ型シリコン基板
１４、１６　Ｎ＋拡散層
１８　酸化シリコン膜
２０　窒化シリコン膜
２２　酸化シリコン膜
２４　ゲート電極
２６、２８　記憶ノード
１０１　ＳＴＩ
１０２　ワード線電極（ゲート電極）
１０３　コンタクト
１０４　書き込み／消去専用金属ビット線
１０５　読み出し専用金属ビット線
１０７、１０８　バンク選択ゲート
１０９　ＴＨ／コンタクト
１１０　グローバル書き込み／消去専用金属ビット線
１１１　バンク選択トランジスタ
２０１、２１１、２２１、２４０　Ｐ型シリコン基板
２０２、２１２、２２２、２４１　ＯＮＯ膜
２０３、２１３、２２３、２４２　ゲート電極（ポリシリコンゲート）
２０４、２１８、２３０　拡散層
２０５、２１５、２２５、２３１、２２７、２４４　Ｐ型ポケット注入層
２０６、２１７、２２６、２４５　サイドウオールスペーサ
２０７、２１４　Ｎ型ポケット注入層
２１６、２１９　書き込み・消去専用端子（コンタクト）
２１８　拡散層
２４６　シリサイド層
２４７　絶縁膜
２４８　プラグ
３１０、３２０、３３０、３４０　メモリセル
３１１、３１２、３２１、３２２、３３１、３３２、３４１、３４２　ソース／ドレイン電極
３２３、３２３、３３３、３４３　アドレスゲート電極
３１４、３２４、３３４、３４４　メモリゲート電極
１１１０　Ｐ型シリコン基板
１１０１、１１０２、１１０３　埋め込みＮ型拡散層
１１２４　酸化シリコン膜
１１１１、１１１２、１１１３　ＯＮＯ膜
１１２６　ポリシリコン
１１２７　金属シリサイド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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