(57)【要約】【課題】半導体素子の濃度勾配部に電流が集中することを抑え、ＥＳＤ耐量が向上する半導体素子の製造方法の提案。【解決手段】酸化膜マスクの孔の断面形状をテーパ形状に形成することにより、導電層の横方向の不純物の濃度勾配を制御し、横方向の濃度勾配が緩やかな導電層を形成した半導体素子とその製造方法である。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
第一導電型基板の一方面に低濃度第一導電型層が形成され、前記第一導電型基板の前記低濃度第一導電型層が形成された一方面に、高濃度第一導電型層が形成され、前記第一導電型基板の前記低濃度第一導電型層と前記高濃度第一導電型層が形成された一方面、高濃度第二導電型層が形成されたことを特徴とする半導体素子。
【請求項２】
前記高濃度第一導電型層と前記高濃度第二導電型層との接合部をメイン接合部とし、前記低濃度第一導電型層と前記高濃度第二導電型層との接合部をサブ接合部としたことを特徴とする請求項１記載の半導体素子。
【請求項３】
前記低濃度第一導電型層と前記高濃度第一導電型層との接合部付近での前記高濃度第二導電型層との接合部深さの変化を抑制したことを特徴とする請求項２記載の半導体素子。
【請求項４】
第一導電型基板に低濃度第一導電型エピタキシャル層を形成する工程、前記第一導電型基板に高濃度第一導電型層を形成する工程、前記第一導電型基板に高濃度第二導電型層を形成する工程を有することを特徴とする半導体素子の製造方法。
【請求項５】
前記第一導電型基板に低濃度第一導電型エピタキシャル層を気相成長により形成する工程、前記第一導電型基板に高濃度第一導電型層を蒸着またはイオン注入により形成する工程、前記第一導電型基板に高濃度第二導電型層を蒸着またはイオン注入により形成する工程を有することを特徴とする請求項４記載の半導体素子の製造方法。
【請求項６】
前記第一導電型基板に低濃度第一導電型エピタキシャル層を気相成長により形成する工程、前記低濃度第一導電型エピタキシャル層に酸化膜を形成する工程、前記酸化膜にＣＦ４をプラズマ照射する工程、前記酸化膜をフォトレジストによりパターンニングする工程、前記酸化膜をマスクとして、前記低濃度第一導電型エピタキシャル層に高濃度第一導電型層を蒸着またはイオン注入により形成する工程、前記酸化膜を除去する工程、前記低濃度第一導電型エピタキシャル層ならびに前記高濃度第一導電層に酸化膜を形成する工程、前記酸化膜にＣＦ４をプラズマ照射する工程、前記酸化膜をフォトレジストによりパターンニングする工程、前記酸化膜をマスクとして、前記低濃度第一導電型エピタキシャル層ならびに前記高濃度第一導電層に高濃度第二導電型層を蒸着またはイオン注入により形成する工程、前記酸化膜を除去する工程、前記低濃度第一導電型エピタキシャル層および前記高濃度第一導電層ならびに高濃度第二導電型層に酸化膜を形成する工程、前記酸化膜に孔を形成するようフォトレジストによりパターンニングする工程、前記孔と前記孔周縁部の前記酸化膜を被うように第一電極を形成する工程、前記電極が形成された反対面に第二電極を形成する工程を有することを特徴とする請求項５記載の半導体素子の製造方法。
【請求項７】
パターンニングされた前記酸化膜がテーパ形状に傾斜していることを特徴とした請求項６記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子とその製造方法に関するものである。
【０００２】
【従来の技術】
図３（ａ）は従来の半導体装置の断面図であり、１０１は第一導電型層として例えばＰ型半導体層、１０２は不純物濃度が高い高濃度第一導電型層として例えばＰ＋型半導体層、１０３は不純物濃度が高い高濃度第二導電型層として例えばＮ＋型半導体層である。Ｐ型半導体層１０１にＰ＋型半導体層１０２が蒸着やイオン注入などの方法を用いて形成され、Ｐ＋型半導体層１０２とＮ＋型半導体層１０３の接合部をメイン接続部としている。また、Ｐ型半導体層１０１とＮ＋型半導体層１０３の接合部をサブ接続部とし、前記サブ接続部のＮ＋型半導体層１０３の周囲がガードリングの役割を果たしている。これは、サブ接合部がメイン接合部に比べ、不純物濃度の低いＰ型半導体層１０１と接合しているので、メイン接合部よりもサブ接合部の耐圧が高くなる。これによって、Ｎ＋型半導体層１０３の周囲でのブレークダウンを防ぎ、メイン接合部でブレークダウンを生じさせ、ＥＳＤ耐圧容量を向上している。
【０００３】
【発明が解決しようとする課題】
上記従来の構成では、メイン接合部の耐圧はＰ＋型半導体層１０２の不純物濃度による。サブ接合部の耐圧はＰ型半導体層１０１の不純物濃度によって決定される。この場合、サブ接合部の耐圧を上げるにはＰ型半導体層１０１の不純物濃度を低く抑える必要がある。しかし、Ｐ型半導体層１０１の不純物濃度を低く抑えると、比抵抗が増加する。そのため、直列抵抗成分が増加し、動作抵抗が高くなるという問題がある。この問題を解決する手段として、図３（ｂ）に示すように、高濃度Ｐ＋半導体基板１０４の上に低濃度のＰ−型エピタキシャル層１０５と、この低濃度のＰ−型エピタキシャル層１０５に形成された高濃度Ｐ＋型半導体層１０６とに、Ｎ＋型半導体層１０３を形成する。Ｎ＋型半導体層１０３はＰ＋型半導体層１０６を含むＰ−型エピタキシャル層１０５の表面側に浅く形成されている。Ｐ＋型半導体層１０６とＮ＋型半導体層１０３をメイン接合部とし、Ｐ−型エピタキシャル層１０５とＮ＋型半導体層１０３との接合をサブ接合部とする。かつ、接合部は実質的なガードリングとして作用し、メイン接合部よりも高耐圧を実現することができる。
【０００４】
例えば、ツェナーダイオードの場合、ツェナー耐圧はメイン接合部Ｐ＋型半導体層１０６とＮ＋型半導体層１０３との接合部で決まり、サブ接合部Ｐ−型エピタキシャル層１０５とＮ＋型半導体層１０３の接合部分は、ツェナー耐圧より遙かに高耐圧になるので、深いＰ層を設けなくてもガードリングそのものの役割を果たす。また、Ｐ＋型半導体層１０６はＰ＋半導体基板１０４まで達しているので、高抵抗のエピタキシャル層を介さず動作抵抗は低減される。つまり、このダイオードはＰ＋半導体基板１０４の上にＰ−型エピタキシャル層１０５を形成することで、動作抵抗を高くすることなく、サブ接合部の耐圧を高め、ＥＳＤ耐圧容量を向上させることができる。
【０００５】
しかしながら、図４に図３（ｂ）Ｂ部の拡大図を示す。図４中の矢印は、電流の流れを表している。図４に示したように、メイン接合部とサブ接合部との深さ変化が大きい。そのため、ブレークダウン後に流れる大電流が、Ｎ＋型半導体層１０３とＰ−型エピタキシャル層１０５とＰ＋型半導体層１０６との接合部１０７に図４に示したように集中し、ＥＳＤ破壊に至るという問題が依然解決せずに残っている。
【０００６】
本発明は、上記問題を解決するものであり、Ｎ＋型半導体層１０３およびＰ＋型半導体層１０６の横方向の不純物勾配を緩やかにすることで、ＥＳＤ耐量が向上した安価で信頼性が高い半導体素子とその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するために本発明の半導体素子は、第一導電型基板の一方面に低濃度第一導電型層が形成され、前記第一導電型基板の前記低濃度第一導電型層が形成された一方面に、高濃度第一導電型層が形成され、前記第一導電型基板の前記低濃度第一導電型層と前記高濃度第一導電型層が形成された一方面、高濃度第二導電型層が形成され、前記低濃度第一導電型層と前記高濃度第一導電型層との接合部付近での前記高濃度第二導電型層との接合部深さの変化を抑制したものである。
【０００８】
次に、本発明の製造方法は、前記第一導電型基板に低濃度第一導電型エピタキシャル層を気相成長により形成する工程、前記低濃度第一導電型エピタキシャル層に酸化膜を形成する工程、前記酸化膜にＣＦ４をプラズマ照射する工程、前記酸化膜をフォトレジストによりパターンニングする工程、前記酸化膜をマスクとして、前記低濃度第一導電型エピタキシャル層に高濃度第一導電型層を蒸着またはイオン注入により形成する工程、前記酸化膜を除去する工程、前記低濃度第一導電型エピタキシャル層ならびに前記高濃度第一導電層に酸化膜を形成する工程、前記酸化膜にＣＦ４をプラズマ照射する工程、前記酸化膜をフォトレジストによりパターンニングする工程、前記酸化膜をマスクとして、前記低濃度第一導電型エピタキシャル層ならびに前記高濃度第一導電層に高濃度第二導電型層を蒸着またはイオン注入により形成する工程、前記酸化膜を除去する工程、前記低濃度第一導電型エピタキシャル層および前記高濃度第一導電層ならびに高濃度第二導電型層に酸化膜を形成する工程、前記酸化膜に孔を形成するようフォトレジストによりパターンニングする工程、前記孔と前記孔周縁部の前記酸化膜を被うように第一電極を形成する工程、前記電極が形成された反対面に第二電極を形成する工程を有するものであり、さらに、パターンニングされた酸化膜がテーパ形状に傾斜しているものである。
【０００９】
【発明の実施の形態】
以下本発明の一実施形態について図面を参照しながら説明する。図１（ａ）は本発明に係る半導体素子の断面図を示したものである。１は第一導電型基板として例えばＰ型基板、２はＰ型基板１に低濃度第一導電型層として例えば低濃度Ｐ−導電型層、３はＰ−導電型層２が形成されたＰ型基板に高濃度第一導電型層として高濃度Ｐ＋導電型層、４はＰ−導電型層２とＰ＋導電型層３が形成されたＰ型基板１に高濃度第二導電型層として例えば高濃度Ｎ＋導電型層、５は表面電極、６は裏面電極である。
【００１０】
図１（ａ）に示した様に、Ｐ型基板１に、不純物濃度が低い低濃度Ｐ−導電型層２が積層され、ボロン拡散を行いＰ＋導電型層３が形成されている。このときＰ−導電型層３は、縦方向とともに横方向にも緩やかな不純物の濃度勾配をもつように形成させる。
【００１１】
リン拡散を行いＮ＋導電型層４が形成されている。このときＮ＋導電型層４は、横方向に緩やかな不純物の濃度勾配をもつように形成させる。これによって図１（ｂ）に示したように、Ｐ−導電型層２とＰ＋導電型層３との接合部１０付近でのＮ＋導電型層４との接合深さの変化を抑制し、Ｐ−導電型層２およびＰ＋導電型層３ならびにＮ＋導電型層４の接合部１０に電流（図１（ｂ）中の矢印）が集中することを防ぐものである。Ｐ−導電型層２およびＰ＋導電型層３とＮ＋導電型層４の一部を被うようにＳｉＯ２やＳｉＮなどの酸化膜７が形成されている。酸化膜７の一部およびＮ＋導電型層４が露出している部分にＡｌ電極５が形成されている。Ｐ型基板１の裏面側には、オーミック接続可能な金属例えば、Ａｕを蒸着し裏面電極６が形成されている。
【００１２】
次に、本発明の半導体素子の製造方法で製造した半導体素子の工程断面図である図２を用いて説明する。Ｐ型基板１に、不純物濃度が低い低濃度Ｐ−導電型層２を積層し、Ｐ−導電型層２にＳｉＯ２やＳｉＮなどの酸化膜７を形成する（図２（ａ））。この酸化膜７はＰ＋導電型層３を注入するためのマスクに用いるものである。酸化膜７にＣＦ４をプラズマ照射する（図示せず）。酸化膜７にＰ＋導電型層３をイオン注入するための孔９を設けるようフォトレジスト８を形成し、弗酸を用いパターンニングを行う（図２（ｂ））。このとき、酸化膜７はフォトレジスト８の孔９がテーパ形状に傾斜を設けるようエッチングされる。次に、フォトレジスト８を除去し、ボロン拡散を行いＰ＋導電型層３を形成する（図２（ｃ））。このときＰ＋導電型層３は縦方向とともに横方向にも不純物の濃度勾配が緩やかになるよう形成されている。これは、酸化膜７の厚みによって、酸化膜７を透過してシリコン中に注入される不純物の濃度が変化するためである。例えば、（表１）に示したように、酸化膜にテーパが形成された場合は酸化膜周縁部で注入される不純物濃度の変化が緩やかであるが、酸化膜にテーパが無い場合は、酸化膜周縁部の不純物濃度の変化が急激になるためである。
【００１３】
【表１】
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【００１４】
次に、Ｐ−導電型層２にＳｉＯ２やＳｉＮなどの酸化膜７を形成する（図２（ｄ））。この酸化膜７はＮ＋導電型層４を注入するためのマスクに用いるものである。酸化膜７にＣＦ４をプラズマ照射する（図示せず）。次に、酸化膜７にＮ＋導電型層４を拡散するための孔９を設けるようフォトレジスト８を形成し、弗酸を用いパターンニングを行う。このとき、酸化膜７はフォトレジスト８の孔９がテーパ形状に傾斜を設けるようエッチングされる（図２（ｅ））。次に、フォトレジスト８を除去し、リン拡散を行いＮ＋導電型層４を形成する（図２（ｆ））。このときＮ＋導電型層４は横方向に不純物の濃度勾配が緩やかになるよう形成されている。これによって、Ｐ−導電型層２とＰ＋導電型層３との接合部１０付近でのＮ＋導電型層４との接合深さの変化を抑制し、Ｐ−導電型層２およびＰ＋導電型層３ならびにＮ＋導電型層４の接合部１０に電流が集中することを防ぐものである。次に、Ｐ−導電型層２とＮ＋導電型層４にＳｉＯ２やＳｉＮなどの酸化膜７を形成する。次に、酸化膜７に表面電極５を形成するための孔９を設けるようフォトレジスト８を形成し弗酸を用いパターンニングを行う（図２（ｇ））。Ａｌ蒸着続いてＡｌシンターを行い、表面電極５を形成する。次に、Ｐ型基板１の裏面側に、オーミック接続可能な金属例えば、Ａｕを蒸着し裏面電極６を形成するものである（図２（ｈ））。
【００１５】
なお、酸化膜７をテーパ形状に形成する方法は、昭和５７年４月１５日株式会社サイエンスフォーラム社発行の超ＬＳＩプロセスデータハンドブックなどに記載されているような公知技術によるものである。
【００１６】
以上、本発明による半導体素子とその製造方法の一実施形態について説明したが、本発明の思想に逸脱しない限り適宜変更可能である。
【００１７】
【発明の効果】
以上説明したように本発明によれば、Ｐ−導電型層２およびＰ＋導電型層３ならびにＮ＋導電型層４の接合部１０に電流が集中することを防ぐことにより、ＥＳＤ耐量を向上した半導体装置を提供することが出来る。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体素子の断面図
【図２】本発明の実施の形態における半導体素子の製造工程での断面図
【図３】従来の半導体素子の断面図
【図４】図３（ｂ）のＢ部の拡大図
【符号の説明】
１　Ｐ型基板
２　Ｐ−導電型層
３　Ｐ＋導電型層
４　Ｎ＋導電型層
５　表面電極
６　裏面電極
７　酸化膜
８　フォトレジスト
９　孔
１０　接合部
１０１　Ｐ型半導体層
１０２　Ｐ＋型半導体層
１０３　Ｎ＋型半導体層
１０４　Ｐ＋半導体基板
１０５　Ｐ−型エピタキシャル層
１０６　Ｐ＋型半導体層
１０７　接合部
【図１】
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【図２】
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【図３】
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【図４】
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