(57)【要約】【課題】キャパシタを有する半導体装置に関し、セルプレートの上方に複数列形成される複数の上部電極の面積のバラツキを小さくすること。【解決手段】半導体基板１の上方に形成された第１絶縁層１１と、第１絶縁層１１上の形成され、且つコンタクト領域１２ｃを除く領域で両側を分けるスリット１２ｓを有するセルプレート１２と、セルプレート１２ａ上であってスリット１２ｓの両側に形成され且つスリット１２ｓの上方に隙間１３ｓを有するたキャパシタ誘電体層１３ａ，１３ｂと、スリットスリット１２ｓの両側でキャパシタ誘電体層１３ａ，１３ｂの上に１列ずつ形成された複数のキャパシタ上部電極１４ａ，１４ｂとを含む。【選択図】図６
2004095915.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層上の形成され、且つコンタクト領域を除く領域で両側を分けるスリットを有するセルプレートと、
前記セルプレート上であって前記スリットの両側に形成され且つ前記スリットの上方に隙間を有するキャパシタ誘電体層と、
前記スリットの両側で前記キャパシタ誘電体層の上に１列ずつ形成された複数のキャパシタ上部電極と
を有することを特徴とする半導体装置。
【請求項２】
前記キャパシタ誘電体層は、前記隙間によって２つに分割されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記キャパシタ上部電極、前記キャパシタ誘電体層、前記セルプレート及び前記第１絶縁層の上方に形成された第２絶縁層と、
前記第２絶縁層のうち前記セルプレートの前記コンタクト領域の上方に形成されたホールと、
前記第２絶縁層上に形成され且つ前記ホールを通して前記コンタクト領域に電気的に接続される配線と
をさらに有することを特徴とする請求項１又は請求項２のいずれかに記載の半導体装置。
【請求項４】
半導体基板の上方に第１絶縁層を形成する工程と、
前記第１絶縁層の上に第１の導電層、誘電体層、第２の導電層を順に形成する工程と、
前記第２の導電層をパターニングして間隔をおいて複数の列で並ぶ複数のキャパシタ上部電極を形成する工程と、
前記キャパシタ上部電極の前記複数の列の相互間に隙間を有し、且つ前記複数の列のそれぞれの複数の前記キャパシタ上部電極の上を通る第１マスクを形成する工程と、
前記第１マスクに覆われない領域の前記誘電体層をエッチングすることにより前記複数の列の間に隙間を有するキャパシタ誘電体層を形成する工程と、
前記第１のマスクを除去する工程と、
前記キャパシタ上部電極の前記複数の列の間にスリットを有し且つコンタクト領域で一体化された形状の第２マスクを前記キャパシタ上部電極、前記キャパシタ誘電体層及び前記第１の導電層の上に形成する工程と、
前記第２マスクに覆われない領域の前記第１の導電層をエッチングすることにより、前記コンタクト領域の下に外部配線と電気的に接続されるコンタクト部を有するキャパシタ下部電極を形成する工程と、
前記第２マスクを除去する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記第１マスクを使用して前記誘電体層をエッチングした後に、オーバーエッチングをさらに行うことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１マスクは、前記第１マスクの側方と前記隙間から複数の前記キャパシタ上部電極の上面の一部をはみ出す位置に形成され、前記第１マスクから露出した前記誘電体層をエッチングすると同時に、複数の前記キャパシタ上部電極の前記一部をエッチングすることを特徴とする請求項４又は請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２マスクを使用して前記第１の導電層をエッチングした後にオーバーエッチングをさらに行うことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項８】
前記第２マスクから露出した前記第１の導電層をエッチングする際には、前記第１の導電層と前記キャパシタ上部電極の双方のエッチングが可能なエッチングガスを用いることを特徴とする請求項４又は請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１マスクの前記隙間の幅と前記第２マスクの前記スリットの幅は、前記キャパシタ上部電極の前記複数の列同士の間隔と同じであることを特徴とする請求項４乃至請求項８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリの１つとして、強誘電体を有するＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が知られている。ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する構造を有し、高速動作が可能で低消費電力であるため、書き換え回数が多い不揮発性メモリとして今後のさらなる発展が期待されている。
【０００３】
ＦｅＲＡＭのメモリセルでは、例えば、１ビットの情報の記憶に１つのトランジスタと１つのキャパシタを用いる１Ｔ１Ｃ型と、１ビットの情報の記憶に２つのトランジスタと２つのキャパシタを用いる２Ｔ２Ｃ型がある。１Ｔ１Ｃ型のメモリセルは、２Ｔ２Ｃ型式のメモリセルに比べてセル面積を約半分にすることが可能である。
【０００４】
ＦｅＲＡＭのメモリセルにおけるキャパシタは、例えば、セルプレートと呼ばれるストライプ状の下部電極の上方に複数の上部電極が間隔をおいて形成され、上部電極と下部電極の間に強誘電体層が挟まれた構造を有している。セルプレートは複数のキャパシタの共通の下部電極となる。この場合、１つの上部電極とその下の強誘電体層及びセルプレートが１つのキャパシタを構成する。
【０００５】
キャパシタの接続については、２つのキャパシタの上部電極又は下部電極を共通にすることによりキャパシタを直列又は並列に形成することが特開平５−１２９１５６号公報に記載されている。特開平５−１２９１５６号公報には具体的には１つの下部電極の上に２つのＰＺＴ強誘電体膜を形成し、それらのＰＺＴ強誘電体膜の上に上部電極を接続することが記載されている。
【０００６】
ところで、４個以上の上部電極を１つのセルプレートの上に形成する場合に、従来では１列に形成することが行われているが、２列に形成することも可能である。
【０００７】
１つのセルプレート上に複数の上部電極を２列で形成する方法として、次のような工程が考えられる。
【０００８】
図１（ａ）　〜（ｄ）　は、１つのセルプレート上に２列の上部電極を形成する工程を示す平面図である。図２（ａ）　〜（ｄ）　は、１つのセルプレート上に２列の上部電極を形成する工程を示す断面図であって、図１（ａ）　に示すＩ−Ｉ線から見た断面図である。
【０００９】
まず、図１（ａ）　、図２（ａ）　に示すように、層間絶縁膜１０１の上に第１の導電膜１０２、強誘電体膜１０３、第２の導電膜１０４を順に形成した後に、第１のレジストパターン（不図示）を用いて第２の導電膜１０４をパターニングして４つ以上の上部電極１０４ａ、１０４ｂをセルプレート形成領域に沿って２列に形成する。その後に、上部電極１０４ａ，１０４ｂ及び強誘電体膜１０３の上にレジストを塗布し、これを露光、現像する。これにより、セルプレート形成領域のうちセルプレートコンタクト領域を除く部分に第２のレジストパターン１０５を形成する。この場合、２列の上部電極１０４ａ，１０４ｂのうちセルプレート形成領域の両側に位置する側面と第２のレジストパターン１０５の両側面とをほぼ一致させる。
【００１０】
次に、図１（ｂ）　、図２（ｂ）　に示すように、第２のレジストパターン１０５をマスクに使用して強誘電体膜１０３をエッチングした後に、第２のレジストパターン１０５を除去する。
【００１１】
さらに、図１（ｃ）　、図２（ｃ）　に示すように、上部電極１０４ａ，１０４ｂ、強誘電体膜１０３及び第１の導電膜１０２の上にレジストを塗布し、これを露光、現像することにより、セルプレート形成領域の全体を選択的に覆う第３のレジストパターン１０６を形成する。
【００１２】
続いて、図１（ｄ）　、図２（ｄ）　に示すように、第３のレジストパターン１０６をマスクに使用して第１の導電膜１０２をエッチングすることにより、セルプレート（下部電極）１０６ａを形成する。その後に、第３のレジストパターン１０６を除去する。
【００１３】
【発明が解決しようとする課題】
以上のようなキャパシタの形成工程によれば、図１（ａ）　、図２（ａ）　に示した第２のレジストパターン１０５が所望の位置から左側と右側のいずれかにズレると、強誘電体膜１０３のエッチングの際に、２列に並ぶ上部電極１０４ａ，１０４ｂの一方側がエッチングされて左の上部電極１０４ａと右の上部電極１０４ｂの面積が異なるおそれがある。同様に、図１（ｃ）　、図２（ｃ）　に示した第３のレジストパターン１０６が左側と右側のいずれかにズレると、左の上部電極１０４ａと右の上部電極１０４ｂの面積が異なるおそれがある。
【００１４】
上部電極１０４ａ，１０４ｂの面積のバラツキは、メモリセル領域内の複数のキャパシタの容量が不均一になる原因となって、デバイス動作マージンに影響を与える。特に、１Ｔ１Ｃ型ＦｅＲＡＭでは、リファレンスキャパシタとメモリセルのキャパシタとを比較することにより、「１」と「０」の読み出しを行うために、個々のキャパシタ特性のバラツキは深刻な問題となる。
【００１５】
本発明の目的は、セルプレートの上方に複数列形成される複数の上部電極の面積のバラツキを小さくする半導体装置及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に形成された第１絶縁層と、前記第１絶縁層上の形成され、且つコンタクト領域を除く領域で両側を分けるスリットを有するセルプレートと、前記セルプレート上であって前記スリットの両側に形成され且つ前記スリットの上方に隙間を有するキャパシタ誘電体層と、前記スリットの両側で前記キャパシタ誘電体層の上に１列ずつ形成された複数のキャパシタ上部電極とを有することを特徴とする半導体装置によって解決される。
【００１７】
上記した課題は、半導体基板の上方に第１絶縁層を形成する工程と、前記第１絶縁層の上に第１の導電層、誘電体層、第２の導電層を順に形成する工程と、前記第２の導電層をパターニングして間隔をおいて複数の列で並ぶ複数のキャパシタ上部電極を形成する工程と、前記キャパシタ上部電極の前記複数の列の相互間に隙間を有し、且つ前記複数の列のそれぞれの複数の前記キャパシタ上部電極の上を通る第１マスクを形成する工程と、前記第１マスクに覆われない領域の前記誘電体層をエッチングすることにより前記複数の列の間に隙間を有するキャパシタ誘電体層を形成する工程と、前記第１のマスクを除去する工程と、前記キャパシタ上部電極の前記複数の列の間にスリットを有し且つコンタクト領域で一体化された形状の第２マスクを前記キャパシタ上部電極、前記キャパシタ誘電体層及び前記第１の導電層の上に形成する工程と、前記第２マスクに覆われない領域の前記第１の導電層をエッチングすることにより、前記コンタクト領域の下に外部配線と電気的に接続されるコンタクト部を有するキャパシタ下部電極を形成する工程と、前記第２マスクを除去する工程とを有することを特徴とする半導体装置の製造方法により解決される。
【００１８】
本発明によれば、配線又はプラグが接続されるコンタクト領域以外の領域（キャパシタ形成領域）がスリットにより複数列に分けられるセルプレートを有し、セルプレートのうちスリットの両側の領域の上にはそれぞれキャパシタ誘電体層が形成され、さらにセルプレートのスリットの両側のキャパシタ誘電体層のそれぞれの上には複数のキャパシタ上部電極が１列ずつ形成されている。この場合、セルプレートのスリットの上でキャパシタ誘電体層に隙間（スリット）が形成されている。そのようなキャパシタの形成工程において、キャパシタ上部電極が形成された後に、キャパシタ誘電体層がパターニングされ、ついでキャパシタ下部電極が形成される。
【００１９】
そのようなセルプレートは、キャパシタ上部電極の複数の列の間の領域に対応する位置にスリットを有するマスクを用いて導電膜をパターニングすることにより形成される。同様に、キャパシタ誘電体層の隙間（スリット）は、キャパシタ上部電極の複数の列の間の領域に対応する位置に隙間（スリット）を有するマスクを使用して誘電体膜をパターニングすることにより形成される。
【００２０】
従って、そのようなマスクが所定の位置から左右の一方にズレたとしても、ズレとは反対側で全ての上部電極がマスクの周囲又はスリットから同じ面積で露出する。これにより、複数の上部電極のうちマスクから露出した部分がエッチングされても、複数の上部電極の面積が揃うことになる。
【００２１】
なお、マスクに設けられるスリット（隙間）の幅は、複数の上部電極の面積の違いが列相互間で生じない値に決定される。
【００２２】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
【００２３】
図３〜図６は、本発明の実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図である。図７〜図１１は、本発明の実施形態に係る半導体装置のメモリセルのキャパシタの形成工程を示す平面図である。図１２〜図１４は、本発明の実施形態に係る半導体装置のメモリセルのトランジスタ及びその周辺構造の形成工程を示す断面図である。
【００２４】
なお、図７〜図１１は、図３のＩＩ−ＩＩ線に沿った断面図であり、図１２〜図１４は、図３のＩＩＩ−ＩＩＩ　線に沿った断面図である。
【００２５】
次に、図３（ａ）　、図７（ａ）　、図１２（ａ）　に示す構造を形成するまでの工程を説明する。
【００２６】
まず、ｐ型シリコン（半導体）基板１の表面に、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法によって素子分離絶縁層２を形成する。なお、素子分離絶縁層２として、ＬＯＣＯＳ法によって形成されたシリコン酸化層の他、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）構造を採用してもよい。素子分離絶縁層２は、シリコン基板１のメモリセル領域における所定の活性領域（トランジスタ形成領域）３を囲む範囲に形成される。
【００２７】
活性領域３の平面形状は略長方形であり、幅２．３μｍ程度のストライプ状のセルプレートライン形成領域の両側に沿って間隔をおいて複数形成されている。セルプレートライン形成領域は、間隔をおいてほぼ平行に複数配置される。
【００２８】
その後、シリコン基板１の表面を熱酸化して、活性領域３の上でゲート絶縁層４として使用されるシリコン酸化層を形成する。
【００２９】
次に、素子分離絶縁層２及びゲート絶縁層４の上に多結晶又は非晶質のシリコン層とタングステンシリサイド層を順に形成する。そして、シリコン層及びタングステンシリサイド層をフォトリソグラフィ法により所定の形状にパターニングして、活性領域３の上にゲート電極５ａ，５ｂを形成する。メモリセル領域では、活性領域３上には２つのゲート電極５ａ，５ｂがほぼ平行に間隔をおいて形成され、これらのゲート電極５ａ，５ｂは素子分離絶縁層２の上に延在してワード線ＷＬとなる。ワード線ＷＬの延在方向は、例えば、セルプレートライン形成領域の延在方向に交差する方向である。
【００３０】
次に、活性領域３のうち、ゲート電極５ａ，５ｂの両側にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタＴ１　，Ｔ２　のソース／ドレインとなる第１〜第３のｎ型不純物拡散領域７ａ，７ｂ，７ｃを形成する。活性領域３の中央に位置する第２のｎ型不純物拡散領域７ｂは後述するビット線に電気的に接続され、また、活性領域３の両端側に位置する第１、第３のｎ型不純物拡散領域７ａ，７ｃは後述するキャパシタに電気的に接続される。
【００３１】
その後に、シリコン基板１、素子分離絶縁層２及びゲート電極５ａ，５ｂの上に絶縁層を形成する。そして、絶縁層をエッチバックすることにより、ゲート電極５ａ〜５ｃの両側部分に側壁絶縁層６として残す。その絶縁層として、例えばＣＶＤ法により形成される酸化シリコン（ＳｉＯ２）を使用する。なお、図３〜図６では側壁絶縁層６は省略されて描かれている。
【００３２】
さらに、活性領域３上のゲート電極５ａ，５ｂ及び側壁絶縁層６をマスクにして、ｎ型不純物拡散領域７ａ〜７ｃにｎ型不純物をイオン注入することによりｎ型不純物拡散領域７ａ〜７ｃをＬＤＤ構造にする。
【００３３】
これにより、第１及び第２のｎ型不純物拡散領域７ａ，７ｂとゲート電極５ａを有する第１のｎＭＯＳトランジスタＴ１　の形成と、第２及び第３のｎ型不純物拡散領域７ｂ，７ｃとゲート電極５ｂを有する第２のｎＭＯＳトランジスタＴ２　の形成が終了する。
【００３４】
この後に、図７（ａ）　、図１２（ａ）　に示したようにｎＭＯＳトランジスタＴ１　，Ｔ２　を覆うカバー絶縁層１０をシリコン基板１の上にプラズマＣＶＤ法により形成する。カバー絶縁層１０として例えば酸窒化シリコン（ＳｉＯＮ）層を形成する。
【００３５】
続いて、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、酸化シリコン（ＳｉＯ２）層をカバー層１０上に約１．０μｍの厚さに成長し、この酸化シリコン層を第１の層間絶縁層１１として使用する。
【００３６】
さらに、第１の層間絶縁層１１の緻密化処理として、常圧の窒素雰囲気中で第１の層間絶縁層１１を７００℃の温度で３０分間熱処理する。その後に、第１の層間絶縁層１１の上面を化学機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ　）法により研磨して平坦化する。
【００３７】
なお、図３（ａ）　では、素子分離絶縁層２よりも上に形成される絶縁層は省略されて描かれている。
【００３８】
次に、図３（ｂ）　、図７（ｂ）　、図１２（ｂ）　に示す構造を形成するまでの工程を説明する。
【００３９】
まず、第１の層間絶縁層１１上に、第１の導電層１２としてＴｉ層とプラチナ（Ｐｔ）層を順に形成する。Ｔｉ層とＰｔ層はＤＣスパッタ法により形成される。この場合、Ｔｉ層の厚さを１０〜３０ｎｍ程度、Ｐｔ層の厚さを１００〜３００ｎｍ程度とする。なお、第１の導電層１２として、イリジウム、ルテニウム、酸化ルテニウム、酸化イリジウム、酸化ルテニウムストロンチウム（ＳｒＲｕＯ３）等のいずれかの導電層を形成してもよい。
【００４０】
その後に、強誘電体層１３として厚さ１００〜３００ｎｍのチタン酸ジルコン酸鉛（ＰＺＴ；　Ｐｂ（Ｚｒ１−ｘＴｉｘ　）Ｏ３　）層をＲＦスパッタ法により第１の導電層１４上に形成する。強誘電体層１３の形成方法は、その他に、ＭＯＤ（ｍｅｔａｌ　ｏｒｇａｎｉｃｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ（　有機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、強誘電体層１５の材料としては、ＰＺＴ以外に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ、Ｙ１）、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９　（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物、その他の金属酸化物強誘電体を採用してもよい。
【００４１】
さらに、強誘電体層１３を構成するＰＺＴ層の結晶化処理として、酸素雰囲気中で温度６５０〜８５０℃、３０〜１２０秒間の条件でＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）　を行う。例えば、温度７００℃で６０秒間アニールする。
【００４２】
続いて、強誘電体層１３の上に第２の導電層１４として酸化イリジウム（ＩｒＯ２）層をスパッタ法により１００〜３００ｎｍの厚さに形成する。なお、第２の導電層１４として、プラチナもしくは酸化ルテニウムストロンチウム（ＳＲＯ）を用いてもよい。
【００４３】
第１の導電層１２、第２の導電層１４は、以上のように貴金属又は貴金属酸化物から構成される。
【００４４】
次に、第２の導電層１４、強誘電体層１３、第１の導電層１２を順にパターニングする。
【００４５】
まず、第２の導電層１４の上にレジストを塗布し、これを露光、現像することにより、上部電極形成用の第１のレジストパターン１５を間隔をおいてセルプレートライン形成領域内に複数形成する。第１のレジストパターン１５は、幅１．０μｍで長さ１．７μｍの平面形状を有し、セルプレートライン形成領域の長手方向に沿って２列で複数個、例えば４個以上形成される。第１のレジストパターン１５同士の間隔を例えば０．３μｍとする。
【００４６】
セルプレートライン形成領域には、配線とのコンタクト領域も含まれるが、そのコンタクト領域の上には第１のレジストパターン１５は形成されない。即ち、セルプレートライン形成領域のうちコンタクト領域を除いた領域がキャパシタ形成領域となる。
【００４７】
続いて、第１のレジストパターン１５に覆われない領域の第２の導電性層１４をエッチングする。これにより複数の第１のレジストパターン１５の下に残された第２の導電層１４をキャパシタの上部電極１４ａ，１４ｂとする。上部電極１４ａ，１４ｂは、セルプレートライン形成領域で間隔をおいて左右に２列形成される。
【００４８】
この場合のエッチング条件は、例えば、誘導結合型プラズマエッチング装置を用い、塩素（Ｃｌ２）ガスを２０ｍｌ／ｍｉｎ．　、アルゴン（Ａｒ）ガスを３０ｍｌ／ｍｉｎ．　でエッチング雰囲気中に導入するとともに、エッチング雰囲気中の真空度を０．７Ｐａとする。さらに、シリコン基板１が載置されるウェハステージ温度を２５℃、ソースパワーを１４００Ｗ、バイアスパワーを８００Ｗに設定する。なお、ソースパワーは、誘導結合型プラズマエッチング装置のアンテナコイルに印加する１３．５６ＭＨｚ　の高周波電源のパワーである。また、バイアスパワーは、ウェハステージに印加する４００ＫＨｚ　の高周波電源のパワーである。
【００４９】
その後に、図４（ａ）　、図８（ａ）　に示すように、第１のレジストパターン１５を除去すると、上部電極１４ａ，１４ｂが現れる。
【００５０】
次に、図４（ｂ）　、図８（ｂ）　に示すように、上部電極１４ａ，１４ｂと強誘電体層１３の上にレジストを塗布し、これを露光、現像する。これにより、セルプレートライン形成領域において、一側寄り（図中左側）の１列の上部電極１４ａの上を通る第２のレジストパターン１６ａと、他側寄り（図中右側）の１列の上部電極１４ｂの上を通る第３のレジストパターン１６ｂとを形成する。第２のレジストパターン１６ａと第３のレジストパターン１６ｂの間には隙間（又はスリット）１６ｓが存在する。
【００５１】
なお、第２，第３のレジストパターン１６ａ，１６ｂは、セルプレートライン形成領域のコンタクト領域を除いた領域に形成された孤立パターンであるが、セルプレートライン形成領域のコンタクト領域の一部で一体になった略Ｕ字の平面形状であってもよい。
【００５２】
続いて、第２及び第３のレジストパターン１６ａ，１６ｂに覆われない領域の強誘電体層１３をエッチングする。強誘電体層１３のエッチング条件は、例えば、第２の導電層１４のエッチング条件と同じに設定する。なお、強誘電体層１３のエッチングを終えた後にオーバーエッチングを行ってもよい。
【００５３】
これにより、第２、第３のレジストパターン１６ａ，１６ｂの下に残された強誘電体層１３のパターンをキャパシタの誘電体層１３ａ，１３ｂとし、左右の誘電体層１３ａ，１３ｂの間には隙間（スリット）１３ｓが形成される。
【００５４】
その後に、図５（ａ）　、図９（ａ）　に示すように、第２、第３のレジストパターン１６ａ，１６ｂを除去する。セルプレートライン形成領域においては、左側の１列の複数の上部電極１４ａの下を通る左側の誘電体層１３ａと、右側の１列の複数の上部電極１４ｂの下を通る右側の誘電体層１３ｂが形成される。
【００５５】
次に、図５（ｂ）　、図９（ｂ）　に示すように、上部電極１４ａ，１４ｂ、誘電体層１３ａ，１３ｂ及び第１の導電層１２の上にレジストを塗布し、これを露光、現像することにより、セルプレートライン形成領域を覆う形状の第４のレジストパターン１７を形成する。
【００５６】
第４のレジストパターン１７には、セルプレートライン形成領域のコンタクト領域を除いたキャパシタ形成領域を中央で左右に分ける幅約０．３μｍのスリット１７ｓが形成されていて、そのスリット１７ｓから第１の導電層１２が露出している。第４のレジストパターン１７は、左一列の複数の上部電極１４ａと右一列の上部電極１４ｂの間にスリット１７ｓが位置することを目標にして位置合わせされる。
【００５７】
続いて、第４のレジストパターン１７に覆われない領域の第１の導電層１２をエッチングする。これにより、第４のレジストパターン１７の下に残された第１の導電層１２は、キャパシタの下部電極として機能するセルプレートライン１２ａとなる。この場合のエッチング条件は、例えば第１の導電層１４のエッチング条件と同じにする。さらに、第１の導電層１２のエッチング時間と同程度のオーバーエッチングを行う。
【００５８】
その後に、図６（ａ）　、図１０（ａ）　に示すように、第４のレジストパターン１７を除去する。これにより表出した下部電極１２ａは、上部電極１４ａ，１４ｂ及び誘電体層１３ａ，１３ｂの下を通り、かつ誘電体層１３ａ，１３ｂからはみ出したコンタクト領域１２ｃを有する形状となり、しかも、左側の誘電体層１３ａと右側の誘電体層１３ｂの間にはスリット１２ｓが形成されている。
【００５９】
これにより、メモリセル領域では、１つの上部電極１４ａ（１４ｂ）、誘電体層１３ａ（１３ｂ）及び下部電極１２ａによって１つのキャパシタＱ１　（Ｑ２　）が構成される。即ち、セルプレートライン形成領域では、上部電極１４ａ，１４ｂの数だけキャパシタＱ１　，Ｑ２　が形成されることになる。
【００６０】
以上のような工程によってキャパシタＱ１　，Ｑ２　が形成された状態では、図１３（ａ）　に示すように、第１の導電層１２、強誘電体層１３及び第２の導電層１４がトランジスタＴ１　，Ｔ２　の上方で除去されている。
【００６１】
なお、左側の上部電極１４ａと右側の上部電極１４ｂの間隔は、第２〜第４のレジストパターン１６ａ，１６ｂ，１７の位置ズレマージン又はそれ以上の大きさである。また、第２のレジストパターン１６ａと第３のレジストパターン１６ｂの隙間１６ｓの大きさと第４のレジストパターン１７のスリット１７ｓの大きさは、ほぼ同じであり、レジストパターン１６ａ，１６ｂ，１７の位置ズレマージン又はそれ以上の値である。しかも、隙間１６ｓとスリット１７ｓは、左右向きで互いに逆方向に位置ズレが生じたとしても、隙間１６ｓの一部とスリット１７ｓの一部が重なるような大きさとなることが望ましい。
【００６２】
次に、図１０（ｂ）　、図１３（ｂ）　に示すように、キャパシタＱ１　，Ｑ２　と第１の層間絶縁層１１の上にキャパシタ保護絶縁層１８として例えばアルミナを２０ｎｍ程度の厚さに形成する。なお、キャパシタ保護絶縁層１８としては、ＰＺＴ、窒化シリコン層、又は窒化酸化シリコン層などを適用してもよい。
【００６３】
さらに、キャパシタ保護絶縁層１８の上に第２の層間絶縁層１９として酸化シリコン層を約１μｍの厚さに形成する。この酸化シリコン層は、ＴＥＯＳ、ヘリウム及び酸素の混合ガスを用いて、ＣＶＤ法により形成される。
【００６４】
続いて、第２の層間層間絶縁層１９の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁層１９の残り厚さは、メモリセル領域ＡのキャパシタＱ１　，Ｑ２　の上でキャパシタ保護絶縁層１８の厚さと合わせて約３００ｎｍ程度とする。
【００６５】
次に、図１１（ａ）　、図１４（ａ）　に示す構造を形成するまでの工程を説明する。
【００６６】
まず、第２の層間絶縁層１９、キャパシタ保護絶縁層１８、第１の層間絶縁層１１及びカバー絶縁層１０をフォトリソグラフィー法によりパターニングすることにより、第１、第３のｎ型不純物拡散領域７ａ，７ｃの上にそれぞれキャパシタコンタクトホール１９ａ，１９ｃを形成すると同時に、第２のｎ型不純物拡散領域７ｂの上にビット線コンタクトホール１９ｂを形成する。
【００６７】
その後、第２の層間絶縁層１９上とキャパシタコンタクトホール１９ａ，１９ｃ内とビット線コンタクトホール１９ｂ内に、厚さ２０ｎｍのチタン（Ｔｉ）層と厚さ５０ｎｍの窒化チタン（ＴｉＮ　）層をスパッタにより順に形成し、さらにＴｉＮ　層の上にタングステン（Ｗ）層をＣＶＤ方により形成する。Ｗ層は、キャパシタコンタクトホール１９ａ，１９ｃとビット線コンタクトホール１９ｂ内を完全に埋め込む厚さに形成される。
【００６８】
続いて、Ｔｉ層、ＴｉＮ　層及びＷ層をＣＭＰ法により研磨して第２の層間絶縁層１９の上面上から除去する。これにより、キャパシタコンタクトホール１９ａ，１９ｃ内に残されたＴｉ層、ＴｉＮ　層及びＷ層をキャパシタコンタクト用の第１、第３の導電性プラグ２０ａ，２０ｃとして使用し、また、ビット線コンタクトホール１９ｂ内に残されたＴｉ層、ＴｉＮ　層及びＷ層をビット線コンタクト用の第２の導電性プラグ２０ｂとして使用する。
【００６９】
次に、図６（ｂ）　、図１１（ｂ）　、図１４（ｂ）　に示す構造を形成するまでの工程を説明する。
【００７０】
まず、第２の層間絶縁層１９の上と第１〜第３の導電性プラグ２０ａ〜２０ｃの上に、アルミナなどからなる酸化防止絶縁層（不図示）を形成する。続いて、酸化防止絶縁層、第２の層間絶縁層１９及びキャパシタ保護絶縁層１８をパターニングすることにより、上部電極１４ａ，１４ｂの上にキャパシタコンタクト用のホール２１形成する。これと同時に、第２の層間絶縁層１９及びキャパシタ保護絶縁層１８をパターニングして、セルプレートライン１２ａのコンタクト領域の上にセルプレートコンタクト用のホール２１ｂを形成する。
【００７１】
その後に、酸化防止絶縁層をエッチバックにより除去する。さらに、第２の層間絶縁層１９上と第１、第２及び第３の導電性プラグ２０ａ，２０ｂ，２０ｃのそれぞれの上とホール２０ａ，２０ｂ内に配線金属層を形成した後に、配線用金属層をフォトリソグラフィー法によりパターニングする。配線用金属層として、例えば厚さ１５０ｎｍのＴｉＮ　層、厚さ５ｎｍのＴｉ層、厚さ５００ｎｍのＡｌ−Ｃｕ　層、厚さ５０ｎｍのＴｉＮ　層及び厚さ２０ｎｍのＴｉ層からなる５層構造の金属層を形成する。
【００７２】
配線用金属層のパターニングにより、左側の上部電極１４ａ上のホール２１ａ内とその側方の第１の導電性プラグ２０ａを電気的に接続する第１の配線２２ａを形成するとともに、右側の上部電極１４ｂ上のホール２１ａ内とその側方の第３の導電性プラグ２０ｃを電気的に接続する第２の配線２２ｃを形成する。同時に、セルプレートライン１２ａのコンタクト領域の上のホール２１ｂを通してセルプレートライン１２ａに接続される第２の配線２２ｄを形成する。これと同時に、第２の導電性プラグ２０ｂの上に導電性パッド２２ｂを形成する。
【００７３】
これにより、セルプレートライン１２ａ上方のキャパシタＱ１　（Ｑ２　）の上部電極１４ａ（１４ｂ）とｎ型不純物拡散領域７ａ（７ｃ）は、それぞれ配線２２ａ（２２ｃ）と導電性プラグ２０ａ（２０ｃ）を介して電気的に接続される。
【００７４】
なお、第２のｎ型不純物拡散領域７ｂは、その上方に形成されるビット線（不図示）に導電性パッド２０ｂ及び第２の導電性プラグ１９ｂを介して電気的に接続される。
【００７５】
配線２２ａ，２２ｃ，２２ｄと導電性パッド２２ｂを形成した後に、その上に第３の層間絶縁層を形成し、導電性プラグを形成し、さらに第３の層間絶縁層の上にビット線などを形成するが、その詳細は省略する。
【００７６】
以上の実施形態においては、キャパシタＱ１　，Ｑ２　の下部電極であるセルプレートライン１２ａを覆う強誘電体層１３の上に複数の上部電極１４ａ，１４ｂをセルプレートライン１２ａの延在方向に二列に複数個形成している。従って、本実施形態によれば、複数のセルプレートラインのそれぞれに上部電極を一例に配置する構造に比べて、セルプレートライン相互間の無駄なスペースが少なくなり、キャパシタを従来よりもさらに高集積化することが可能になる。
【００７７】
これにより、ＦｅＲＡＭの大容量化、或いはＦｅＲＡＭのチップ面積の縮小化に寄与できる。
【００７８】
また、上記した実施形態によれば、第１の導電層１２、強誘電体層１３及び第２の導電層１４をパターニングして複数のキャパシタＱ１　，Ｑ２　を形成する工程は、１つのセルプレートライン形成領域において２列で上部電極１４ａ，１４ｂを形成した後に、強誘電体層１３をパターニングして左側の上部電極１４ａの下を通る誘電体層１３ａと右側の上部電極１４ｂの下を通る誘電体層１３ｂを形成するとともに左右の誘電体層１３ａ，１３ｂの間に隙間１３ｓを形成している。さらに、第１の導電層１２をパターニングすることによりキャパシタＱ１　，Ｑ２　の左右の列の間にスリット１２ｓを有するセルプレートライン１２ａを形成している。
【００７９】
従って、セルプレートライン形成領域に複数のキャパシタを２列で形成する工程において、強誘電体層１３のパターニングのために用いられる第２、第３のレジストパターン１６ａ，１６ｂの間に、左右の上部電極１４ａ，１４ｂの間隔と同じ大きさの隙間１６ｓを確保しているので、その隙間１６ｓの範囲内でレジストパターン１６ａ，１６ｂにズレが生じても、左列と右列の上部電極１４ａ，１４ｂがそれぞれレジストパターン１６ａ，１６ｂに覆われる面積はほぼ同一となる。
【００８０】
これにより、同時に形成される第２、第３のレジストパターン１６ａ，１６ｂに左側又は右側にズレが生じても、複数の上部電極１４ａ，１４ｂのレジストパターン１６ａ，１６ｂからはみ出す面積が全て同一になる。この結果、誘電体層１３のエッチング条件によって上部電極１４ａ，１４ｂが部分的にエッチングされたとしても、左列と右列のそれぞれの上部電極１４ａ，１４ｂの減少量は等しくなって複数の上部電極１４ａ，１４ｂの上面の面積は等しくなる。
【００８１】
同様に、第１の導電層１２のパターニングに用いられるレジストパターン１７では、左列の上部電極１４ａと右列の上部電極１４ｂの間に対応する位置にスリット１７ｓが形成され、且つ、コンタクト領域ではスリット１７ｓが存在せずに一体的に連続している。従って、レジストパターン１７に左右の一方向にズレが生じても、スリット１７ｓの存在により左右の上部電極１４ａ，１４ｂのレジストパターン１７からはみ出す面積が同一になる。従って、第１の導電層１２をエッチングする際に各上部電極１４ａ，１４ｂがエッチングされる面積が同じになる。この結果、第１の導電層１２のエッチング条件によって上部電極１４ａ，１４ｂの面積が減少しても、左列と右列のそれぞれの上部電極１４ａ，１４ｂの面積の減少量は等しくなる。
【００８２】
次に、レジストパターン１６ａ，１６ｂ，１７の形成位置が所定の位置からズレた場合の具体例を示す。
【００８３】
図１５（ａ）　は、上部電極１４ａ，１４ｂに対して誘電体層１３ａ，１３ｂが右にずれてパターニングされた場合の平面図、図１５（ｂ）　は、図１５（ａ）　のＩＶ−ＩＶ線断面図である。
【００８４】
図１５（ａ），（ｂ）　において、破線部分は、レジストパターン１６ａ，１６ｂの位置ズレによって上部電極１４ａ，１４ｂがエッチングされた部分を示している。
【００８５】
この場合、強誘電体層１３のパターニングの際に、左列の上部電極１４ａはレジストパターン１６ａの左側から露出し、さらに右列の上部電極１４ｂはレジストパターン１６ａ，１６ｂの隙間１６ｓから露出している。従って、レジストパターン１６ａ，１６ｂが右又は左にずれても、上部電極１４ａ，１４ｂのうちレジストパターン１６ａ，１６ｂからはみ出た部分がエッチングされてしまうのでいずれの上部電極１４ａ，１４ｂも実質的に同じ面積となっている。
【００８６】
レジストパターン１６ａ，１６ｂの隙間（スリット）１６ｓは、原則として左右の上部電極１４ａ，１４ｂの間隔と同じである。しかし、レジストパターン１６ａ，１６ｂを形成する時やエッチングの時にパターン密度の粗密の差の存在によって左側の上部電極１４ａと右側の上部電極１４ｂとでは微妙な面積差が生じてしまうことがある。そこで、隙間１６ｓと面積差の関係を予め調査して、隙間１６ｓの幅を調整することにより面積差を無くすことができる。これは、セルプレートライン１２ａの形成に使用されるレジストパターン１７のスリット１７ｓについても同様に適用される。
【００８７】
図１６（ａ）　は、誘電体層１３ａ，１３ｂと下部電極１２ａがともに上部電極１４ａ，１４ｂに対して右にずれてパターニングされた場合の平面図、図１６（ｂ）　は、図１６（ａ）　のＶ−Ｖ線断面図である。
【００８８】
図１６（ａ），（ｂ）　において、破線部分は、第２，第３のレジストパターン１６ａ，１６ｂ及び第４のレジストパターン１７の位置ズレによって上部電極１４ａ，１４ｂがエッチングされた部分を示している。この場合、強誘電体層１３及び第１の導電層１２のパターニングの際に、上部電極１４ａ，１４ｂのうちレジストパターン１６ａ，１６ｂ，１７の側方とスリット１６ｓ，１７ｓから露出した部分がエッチングされて、いずれの上部電極１４ａ，１４ｂも実質的に同じ面積となっている。
【００８９】
図１７（ａ）　は、誘電体層１３ａ，１３ｂが上部電極１４ａ，１４ｂに対して右側にずれてパターニングされ、かつ下部電極１２ａが上部電極１４ａ，１４ｂに対して左側にずれてパターニングされた場合の平面図、図１７（ｂ）　は、図１７（ａ）　のＶＩ−ＶＩ線断面図である。
【００９０】
図１７（ａ），（ｂ）において、破線部分は、第２，第３のレジストパターン１６ａ，１６ｂ及び第４のレジストパターン１７の位置ズレによって上部電極１４ａ，１４ｂがエッチングされた部分を示している。この場合、強誘電体層１３及び第１の導電層１２のパターニングの際に、上部電極１４ａ，１４ｂのうちレジストパターン１６ａ，１６ｂ，１７の側方とスリット１６ｓ，１７ｓから露出した部分がエッチングされて、いずれの上部電極１４ａ，１４ｂも実質的に同じ面積となっている。
【００９１】
以上により、メモリセル領域内の複数のキャパシタＱ１　，Ｑ２　の形状及び面積は等しくなってデバイス動作マージンに悪影響を与えない容量となっている。
【００９２】
なお、上記した実施形態では、１つのセルプレートラインの上方に２列で複数の上部電極を形成する場合について説明したが、１つのセルプレートラインに２つのスリットを形成して３列以上で複数の上部電極を形成してもよい。また、第１の導電層１２、強誘電体層１３、第２の導電層１４のパターニングは、上記実施形態では、それぞれレジストパターン１５，１６ａ，１６ｂ，１７をマスクに用いて行われているが、窒化チタン、酸化シリコンなどの材料からなるハードマスクを用いてもよい。
（付記１）半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層上の形成され、且つコンタクト領域を除く領域で両側を分けるスリットを有するセルプレートと、
前記セルプレート上であって前記スリットの両側に形成され且つ前記スリットの上方に隙間を有するキャパシタ誘電体層と、
前記スリットの両側で前記キャパシタ誘電体層の上に１列ずつ形成された複数のキャパシタ上部電極と
を有することを特徴とする半導体装置。
（付記２）前記キャパシタ誘電体層は、前記隙間によって２つに分割されていることを特徴とする付記１に記載の半導体装置。
（付記３）前記キャパシタ誘電体層は、前記セルプレートの上面うち前記コンタクト領域を除く領域を覆うことを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）前記セルプレートの前記スリットは、間隔をおいて複数形成されていることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。
（付記５）前記キャパシタ上部電極、前記キャパシタ誘電体層、前記セルプレート及び前記第１絶縁層の上方に形成された第２絶縁層と、
前記第２絶縁層のうち前記セルプレートの前記コンタクト領域の上方に形成されたホールと、
前記第２絶縁層上に形成され且つ前記ホールを通して前記コンタクト領域に電気的に接続される配線と
をさらに有することを特徴とする付記１乃至付記４のいずれかに記載の半導体装置。
（付記６）前記セルプレートの両側方において前記半導体基板の表層に形成された複数の不純物拡散領域と、
前記セルプレート、前記キャパシタ上部電極、前記キャパシタ誘電体層及び前記第１絶縁層の上方に形成された第２絶縁層と、
前記第２絶縁層上に形成されて前記キャパシタ上部電極と前記不純物拡散領域を一対一で電気的に接続する配線と
をさらに有することを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。
（付記７）前記不純物拡散領域はトランジスタを構成することを特徴とする付記６に記載の半導体装置。
（付記８）前記キャパシタ誘電体層は、強誘電体から構成されていることを特徴とする付記１乃至付記７のいずれかに記載の半導体装置。
（付記９）半導体基板の上方に第１絶縁層を形成する工程と、
前記第１絶縁層の上に第１の導電層、誘電体層、第２の導電層を順に形成する工程と、
前記第２の導電層をパターニングして間隔をおいて複数の列で並ぶ複数のキャパシタ上部電極を形成する工程と、
前記キャパシタ上部電極の前記複数の列の相互間に隙間を有し、且つ前記複数の列のそれぞれの複数の前記キャパシタ上部電極の上を通る第１マスクを形成する工程と、
前記第１マスクに覆われない領域の前記誘電体層をエッチングすることにより前記複数の列の間に隙間を有するキャパシタ誘電体層を形成する工程と、
前記第１のマスクを除去する工程と、
前記キャパシタ上部電極の前記複数の列の間にスリットを有し且つコンタクト領域で一体化された形状の第２マスクを前記キャパシタ上部電極、前記キャパシタ誘電体層及び前記第１の導電層の上に形成する工程と、
前記第２マスクに覆われない領域の前記第１の導電層をエッチングすることにより、前記コンタクト領域の下に外部配線と電気的に接続されるコンタクト部を有するキャパシタ下部電極を形成する工程と、
前記第２マスクを除去する工程と
を有することを特徴とする半導体装置の製造方法。
（付記１０）前記第１マスクは、前記キャパシタ上部電極の前記複数の列毎に複数に分割されていることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）前記第１マスクの前記隙間の幅は前記第１マスクの幅方向の位置合わせマージンの値と同じかそれよりも大きいことを特徴とする付記９又は付記１０に記載の半導体装置の製造方法。
（付記１２）前記第１マスクを使用して前記誘電体層をエッチングした後に、オーバーエッチングをさらに行うことを特徴とする付記９乃至付記１１のいずれかに記載の半導体装置の製造方法。
（付記１３）前記第１マスクは、前記第１マスクの側方と前記隙間から前記複数の列の前記キャパシタ上部電極の上面の一部をはみ出す位置に形成され、前記第１マスクから露出した前記誘電体層をエッチングすると同時に、複数の前記キャパシタ上部電極の前記一部をエッチングすることを特徴とする付記９乃至付記１２のいずれかに記載の半導体装置の製造方法。
（付記１４）前記第１マスクから露出した前記誘電体層をエッチングする際には、前記誘電体層と前記キャパシタ上部電極の双方のエッチングが可能なエッチングガスを用いることを特徴とする付記９乃至付記１３のいずれかに記載の半導体装置の製造方法。
（付記１５）前記第２マスクの前記スリットの幅は、前記第１マスクの幅方向の位置合わせマージンの値と同じかそれよりも大きいことを特徴とする付記９に記載の半導体装置の製造方法。
（付記１６）前記第２マスクを使用して前記第１の導電層をエッチングした後にオーバーエッチングをさらに行うことを特徴とする付記９又は付記１５に記載の半導体装置の製造方法。
（付記１７）前記第２マスクは、前記第２マスクの側方と前記スリット内から前記複数の列の前記キャパシタ上部電極の上面の一部をはみ出す位置に形成され、前記第２マスクから露出した前記第１の導電層をエッチングすると同時に、前記キャパシタ上部電極の前記一部をエッチングすることを特徴とする付記９、付記１５、付記１６のいずれかに記載の半導体装置の製造方法。
（付記１８）前記第２マスクから露出した前記第１の導電層をエッチングする際には、前記第１の導電層と前記キャパシタ上部電極の双方のエッチングが可能なエッチングガスを用いることを特徴とする付記９、付記１５乃至付記１７のいずれかに記載の半導体装置の製造方法。
（付記１９）前記第１マスクの前記隙間の幅と前記第２マスクの前記スリットの幅は、前記キャパシタ上部電極の前記複数の列同士の間隔と同じであることを特徴とする付記９乃至付記１８のいずれかに記載の半導体装置の製造方法。
【００９３】
【発明の効果】
以上述べたように本発明によれば、キャパシタ上部電極を列ごとに区画する第１のスリットをセルプレートに形成し、セルプレートの上に形成される誘電体層のうち第１のスリットに対応する位置に第２のスリットを形成したので、セルプレート又は誘電体層を形成するためのマスクが所望の位置から左又は右にズレても、ズレとは反対側でマスク周囲とスリットから全てのキャパシタ上部電極を同じ面積で全て露出させることができる。これにより、マスクから露出したキャパシタ上部電極がエッチングされても、キャパシタ上部電極の面積を揃えることができる。
【図面の簡単な説明】
【図１】図１（ａ）　〜（ｄ）　は、プレート電極上に２列のキャパシタを形成する工程を示す平面図である。
【図２】図２（ａ）　〜（ｄ）　は、プレート電極上に２列のキャパシタを形成する工程を示す平面図である。
【図３】図３（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置のメモリセルのキャパシタ形成工程を示す平面図である（その１）。
【図４】図４（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置のメモリセルのキャパシタ形成工程を示す平面図である（その２）。
【図５】図５（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置のメモリセルのキャパシタ形成工程を示す平面図である（その３）。
【図６】図６（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置のメモリセルのキャパシタ形成工程を示す平面図である（その４）。
【図７】図７（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置のメモリセルのキャパシタ形成工程を示す断面図である（その１）。
【図８】図８（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置のメモリセルのキャパシタ形成工程を示す断面図である（その２）。
【図９】図９（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置のメモリセルのキャパシタ形成工程を示す断面図である（その３）。
【図１０】図１０（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置のメモリセルのキャパシタ形成工程を示す断面図である（その４）。
【図１１】図１１（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置のメモリセルのキャパシタ形成工程を示す断面図である（その５）。
【図１２】図１２（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置のメモリセルのトランジスタ及びその周辺の形成工程を示す断面図である（その１）。
【図１３】図１３（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置のメモリセルのトランジスタ及びその周辺の形成工程を示す断面図である（その２）。
【図１４】図１４（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置のメモリセルのトランジスタ及びその周辺の形成工程を示す断面図である（その３）。
【図１５】図１５（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置のメモリセルの強誘電体層のパターンに位置ズレが生じた場合のキャパシタ上部電極とキャパシタ誘電体層の位置関係を示す平面図と断面図である。
【図１６】図１６（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置のメモリセルのキャパシタの強誘電体層のパターンと第１の導電層のパターンに同じ方向の位置ズレが生じた場合の位置関係を示す平面図と断面図である。
【図１７】図１７（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置のメモリセルのキャパシタの強誘電体層のパターンと第１の導電層のパターンに逆方向の位置ズレが生じた場合の位置関係を示す平面図と断面図である。
【符号の説明】
１…シリコン基板、２…素子分離絶縁層、３…活性領域、４…ゲート絶縁層、５ａ，５ｂ…ゲート電極、６…側壁絶縁層、７ａ，７ｂ，７ｃ…ｎ型不純物拡散領域、１０…カバー層、１１，１９…層間絶縁層、１２…第１の導電層、１２ｓ…スリット、１３…強誘電体層、１３ｓ…隙間（スリット）、１４…第２の導電層、１５，１６ａ，１６ｂ，１７…レジストパターン、１６ｓ…隙間、１７ｓ…スリット、１８…キャパシタ保護絶縁層、２０ａ，２０ｂ，２０ｃ…導電性プラグ、２２ａ，２２ｃ，２２ｄ…配線、２２ｂ…導電性パッド。
【図１】
2004095915.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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