(57)【要約】【課題】２つのアナログ信号の電位差を高精度でＡ／Ｄ変換すること。【解決手段】入力端子Ｐ１から入力したアナログ信号Ａ１を電極３１ａに印加し、入力端子Ｐ２から入力したアナログ信号Ａ２を電極３１ｂに印加し、コンデンサ３１にアナログ信号Ａ１，Ａ２の電位差を保持する。その後、電極３１ａにＡ／Ｄコンバータ１４を接続し、かつ電極３１ｂをグランドに接続することで、コンデンサ３１に保持した電位差をグランド基準の電位としてＡ／Ｄコンバータ１４に入力し、Ａ／Ｄ変換する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１のアナログ信号と第２のアナログ信号との差分をデジタル信号として出力する差分アナログ／デジタル変換器であって、
前記第１のアナログ信号と前記第２のアナログ信号との差分を差分アナログ信号として出力する差分検出手段と、
前記差分アナログ信号をデジタル信号に変換する変換手段と、
を備えたことを特徴とする差分アナログ／デジタル変換器。
【請求項２】
前記差分検出手段は、前記第１のアナログ信号の電位と前記第２のアナログ信号の電位との差を前記差分アナログ信号として出力することを特徴とする請求項１に記載の差分アナログ／デジタル変換器。
【請求項３】
前記差分検出手段は、第１の電極と第２の電極とを有するコンデンサを備え、前記第１の電極に前記第１のアナログ信号の電位を印加し、前記第２の電極に前記第２のアナログ信号の電位を印加し、該コンデンサに生じた電位差を前記差分アナログ信号として出力することを特徴とする請求項２に記載の差分アナログ／デジタル変換器。
【請求項４】
前記差分検出手段は、前記第１のアナログ信号の電位を保持する第１のコンデンサと、前記第２のアナログ信号の電位を保持する第２のコンデンサとを備え、前記第１のコンデンサが保持した電位と前記第２のコンデンサが保持した電位との差を前記差分アナログ信号として出力することを特徴とする請求項２に記載の差分アナログ／デジタル変換器。
【請求項５】
前記差分検出手段は、前記第１のアナログ信号と前記第２のアナログ信号との電位差、または前記第１のアナログ信号とグランドとの電位差を前記差分アナログ信号として出力することを特徴とする請求項２，３または４に記載の差分アナログ／デジタル変換器。
【請求項６】
前記第１のアナログ信号および／または前記第２のアナログ信号は、前記差分検出手段および前記変換手段を集積した集積回路の内部から取得されることを特徴とする請求項１〜５のいずれか一つに記載の差分アナログ／デジタル変換器。
【請求項７】
前記第１のアナログ信号および／または前記第２のアナログ信号は、前記差分検出手段および前記変換手段を集積した集積回路の外部から取得されることを特徴とする請求項１〜６のいずれか一つに記載の差分アナログ／デジタル変換器。
【請求項８】
前記第１のアナログ信号と前記第２のアナログ信号とを複数のアナログ信号から選択する信号選択手段をさらに備えたことを特徴とする請求項１〜７のいずれか一つに記載の差分アナログ／デジタル変換器。
【請求項９】
前記差分アナログ信号の極性を反転する極性反転手段をさらに備えたことを特徴とする請求項１〜８のいずれか一つに記載の差分アナログ／デジタル変換器。
【請求項１０】
前記第１のアナログ信号の電位と前記第２のアナログ信号の電位とを比較する比較手段をさらに備え、前記極性反転手段は、前記比較手段による比較結果をもとに前記差分アナログ信号の極性を反転するか否かを決定することを特徴とする請求項９に記載の差分アナログ／デジタル変換器。
【請求項１１】
前記比較手段による比較結果を前記変換手段が出力するデジタル信号に付加することを特徴とする請求項１０に記載の差分アナログ／デジタル変換器。
【請求項１２】
前記変換手段が出力したデジタル信号の値を取得するデジタル信号値取得手段をさらに備え、前記極性反転手段は、前記デジタル信号値取得手段が取得したデジタル信号の値をもとに前記差分アナログ信号の極性を反転するか否かを決定することを特徴とする請求項９に記載の差分アナログ／デジタル変換器。
【請求項１３】
前記極性反転手段は、前記デジタル信号値取得手段が取得したデジタル信号値が「０」である場合に、前記差分アナログ信号の極性の反転を開始することを特徴とする請求項１２に記載の差分アナログ／デジタル変換器。
【請求項１４】
前記差分検出手段と前記変換手段との間にクランプ回路を備えたことを特徴とする請求項１〜１３のいずれか一つに記載の差分アナログ／デジタル変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、第１のアナログ信号と第２のアナログ信号との差分をデジタル信号として出力する差分アナログ／デジタル変換器に関し、特に２点間の電位差を高い精度でデジタル信号に変換する差分アナログ／デジタル変換器に関する。
【０００２】
【従来の技術】
従来、アナログ信号をデジタル信号に変換するアナログ／デジタル変換器（Ａ／Ｄ変換器）が広く用いられてきた。この従来のＡ／Ｄ変換器では、アナログ信号のグランドに対する電圧をコンデンサによって保持し、コンデンサが保持した電圧をデジタル信号に変換していた（例えば、特許文献１参照。）。
【０００３】
ところで、Ａ／Ｄ変換器の普及にともない、２点間の電位差をデジタル信号に変換するニーズが大きくなっている。このニーズに応えるため、従来のＡ／Ｄ変換器では、２点の電位をそれぞれＡ／Ｄ変換した後、プロセッサを用いた演算処理によって２つのデジタル信号の差を算出することで２点間の電位差を求めていた。
【０００４】
これを具体的に説明すると、図１３に示すように、Ａ／Ｄ変換器１０１は、アナログ信号Ａ１０１に対して標本化処理および量子化処理をおこない、デジタル信号Ｄ１０１に変換する。また、Ａ／Ｄ変換器１０２は、アナログ信号Ａ１０２に対して標本化処理および量子化処理をおこない、デジタル信号Ｄ１０２に変換する。その後、デジタル演算部１０３がデジタル信号Ｄ１０１の値からデジタル信号１０２の値を減算し、デジタル信号Ｄ１０３を出力する。
【０００５】
【特許文献１】
実開平７−３３０３３号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、この従来のアナログ／デジタル変換器では以下に述べるような問題があり、２点間の電位差を高精度でデジタル信号に変換できなかった。
【０００７】
まず、従来のアナログ／デジタル変換器では２点の電位をそれぞれＡ／Ｄ変換しているために、各Ａ／Ｄ変換において量子化誤差が発生していた。たとえば上述のＡ／Ｄ変換器１０１では、図１４に示すように、標本化したアナログ信号Ａ１０１のデジタル信号Ｄ１０１への量子化の際に量子化誤差Ｅ１０１が発生する。同様に、Ａ／Ｄ変換器１０２においても量子化誤差が発生するので、デジタル信号Ｄ１０１には、Ａ／Ｄ変換２回分の量子化誤差が乗ることとなり、デジタル信号Ｄ１０３の精度が劣化するという問題点があった。
【０００８】
つぎに、従来のアナログ／デジタル変換器では、デジタル信号の演算処理によって電位差を算出しているために、演算処理を担うプロセッサが必要となるという問題点があった。そして、このプロセッサは、Ａ／Ｄ変換に高い分解能や短いサンプリング間隔を要求した場合に特に高い性能が必要となるので、このプロセッサを他の演算処理と共用した場合、Ａ／Ｄ変換にともなうデジタル信号処理がプロセッサの計算資源を圧迫し、全体の処理速度を低下させるという問題点もあった。
【０００９】
さらに、２点のＡ／Ｄ変換にそれぞれ異なるアナログ／デジタル変換器を使用しているため、アナログ／デジタル変換器ごとにオフセット誤差が発生していた。図１４に示したオフセット誤差Ｅ１１１は、Ａ／Ｄ変換器１０１内部に存在するオペアンプやコンパレータに依存して発生する。このオフセット誤差が、Ａ／Ｄ変換器１０２においても発生し、その誤差がＡ／Ｄ変換器ごとに異なるため、デジタル信号Ｄ１０３の精度がさらに劣化するという問題点があった。
【００１０】
この発明は、上述した従来技術による問題点を解消するためになされたものであり、２点間の電位差を高精度でデジタル信号に変換可能な差分アナログ／デジタル変換器を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる差分アナログ／デジタル変換器は、第１のアナログ信号と第２のアナログ信号との差分をデジタル信号として出力する差分アナログ／デジタル変換器であって、前記第１のアナログ信号と前記第２のアナログ信号との差分を差分アナログ信号として出力する差分検出手段と、前記差分アナログ信号をデジタル信号に変換する変換手段と、を備えたことを特徴とする。
【００１２】
この請求項１の発明によれば、差分アナログ／デジタル変換器は、第１のアナログ信号と第２のアナログ信号との差分をアナログ信号として出力し、差分アナログ信号をデジタル信号に変換するように構成される。
【００１３】
また、請求項２の発明にかかる差分アナログ／デジタル変換器は、請求項１の発明において、前記差分検出手段は、前記第１のアナログ信号の電位と前記第２のアナログ信号の電位との差を前記差分アナログ信号として出力することを特徴とする。
【００１４】
この請求項２の発明によれば、差分アナログ／デジタル変換器は、第１のアナログ信号と第２のアナログ信号との電位差を差分アナログ信号として検出し、この差分アナログ信号をデジタル信号に変換することで第１のアナログ信号と第２のアナログ信号との電位差をデジタル信号として出力する。
【００１５】
また、請求項３の発明にかかる差分アナログ／デジタル変換器は、請求項２の発明において、前記差分検出手段は、第１の電極と第２の電極とを有するコンデンサを備え、前記第１の電極に前記第１のアナログ信号の電位を印加し、前記第２の電極に前記第２のアナログ信号の電位を印加し、該コンデンサに生じた電位差を前記差分アナログ信号として出力することを特徴とする。
【００１６】
この請求項３の発明によれば、差分アナログ／デジタル変換器は、コンデンサの一方の電極に第１アナログ信号の電位を印加し、コンデンサの他方の電極に第２のアナログ信号の電位を印加することでコンデンサに生じた電位差をデジタル信号に変換するように構成される。
【００１７】
また、請求項４の発明にかかる差分アナログ／デジタル変換器は、請求項２の発明において、前記差分検出手段は、前記第１のアナログ信号の電位を保持する第１のコンデンサと、前記第２のアナログ信号の電位を保持する第２のコンデンサとを備え、前記第１のコンデンサが保持した電位と前記第２のコンデンサが保持した電位との差を前記差分アナログ信号として出力することを特徴とする。
【００１８】
この請求項４の発明によれば、差分アナログ／デジタル変換器は、第１のアナログ信号の電位を第１のコンデンサに保持し、第２のアナログ信号の電位を第２のコンデンサに保持し、第１のコンデンサと第２のコンデンサとの電位差をデジタル信号に変換するように構成する。
【００１９】
また、請求項５の発明にかかる差分アナログ／デジタル変換器は、請求項２，３または４の発明において、前記差分検出手段は、前記第１のアナログ信号と前記第２のアナログ信号との電位差、または前記第１のアナログ信号とグランドとの電位差を前記差分アナログ信号として出力することを特徴とする。
【００２０】
この請求項５の発明によれば、差分アナログ／デジタル変換器は、第１のアナログ信号と第２のアナログ信号との電位差をデジタル信号に変換して出力するか、もしくは第１のアナログ信号のグランドに対する電位をデジタル信号に変換して出力する。
【００２１】
また、請求項６の発明にかかる差分アナログ／デジタル変換器は、請求項１〜５の発明において、前記第１のアナログ信号および／または前記第２のアナログ信号は、前記差分検出手段および前記変換手段を集積した集積回路の内部から取得されることを特徴とする。
【００２２】
この請求項６の発明によれば、差分アナログ／デジタル変換器は、集積回路（ＩＣ）上に形成され、第１のアナログ信号と第２のアナログ信号の少なくとも一方に、同一の集積回路（ＩＣ）上から取得したアナログ信号を使用する。
【００２３】
また、請求項７の発明にかかる差分アナログ／デジタル変換器は、請求項１〜６の発明において、前記第１のアナログ信号および／または前記第２のアナログ信号は、前記差分検出手段および前記変換手段を集積した半導体装置の外部から取得されることを特徴とする。
【００２４】
この請求項７の発明によれば、差分アナログ／デジタル変換器は、集積回路（ＩＣ）上に形成され、第１のアナログ信号と第２のアナログ信号の少なくとも一方に、集積回路（ＩＣ）の外側から取得したアナログ信号を使用する。
【００２５】
また、請求項８の発明にかかる差分アナログ／デジタル変換器は、請求項１〜７の発明において、前記第１のアナログ信号と前記第２のアナログ信号とを複数のアナログ信号から選択する信号選択手段をさらに備えたことを特徴とする。
【００２６】
この請求項８の発明によれば、差分アナログ／デジタル変換器は、複数のアナログ信号から第１のアナログ信号と第２のアナログ信号とを選択し、選択したアナログ信号の電位差をデジタル信号として出力する。
【００２７】
また、請求項９の発明にかかる差分アナログ／デジタル変換器は、請求項１〜８の発明において、前記差分アナログ信号の極性を反転する極性反転手段をさらに備えたことを特徴とする。
【００２８】
この請求項９の発明によれば、差分アナログ／デジタル変換器は、第１のアナログ信号と第２のアナログ信号との差分を示す差分アナログ信号について、その極性を反転可能としている。
【００２９】
また、請求項１０の発明にかかる差分アナログ／デジタル変換器は、請求項９の発明において、前記第１のアナログ信号の電位と前記第２のアナログ信号の電位とを比較する比較手段をさらに備え、前記極性反転手段は、前記比較手段による比較結果をもとに前記差分アナログ信号の極性を反転するか否かを決定することを特徴とする。
【００３０】
この請求項１０の発明によれば、差分アナログ／デジタル変換器は、第１のアナログ信号の電位と第２のアナログの電位との大小関係をもとに、差分アナログ信号の極性を制御する。
【００３１】
また、請求項１１の発明にかかる差分アナログ／デジタル変換器は、請求項１０の発明において、前記比較手段による比較結果を前記変換手段が出力するデジタル信号に付加することを特徴とする。
【００３２】
この請求項１１の発明によれば、差分アナログ／デジタル変換器は、第１のアナログ信号の電位と第２のアナログの電位との大小関係を、差分アナログ信号の変換結果に付加する。
【００３３】
また、請求項１２の発明にかかる差分アナログ／デジタル変換器は、請求項９の発明において、差分アナログ／デジタル変換器は、前記変換手段が出力したデジタル信号の値を取得するデジタル信号値取得手段をさらに備え、前記極性反転手段は、前記デジタル信号値取得手段が取得したデジタル信号の値をもとに前記差分アナログ信号の極性を反転するか否かを決定することを特徴とする。
【００３４】
この請求項１２の発明によれば、差分アナログ／デジタル変換器は、差分アナログ信号のＡ／Ｄ変換結果をもとに、以降の差分アナログ信号の極性を反転させる。
【００３５】
また、請求項１３の発明にかかる差分アナログ／デジタル変換器は、請求項１２の発明において、前記極性反転手段は、前記デジタル信号値取得手段が取得したデジタル信号値が「０」である場合に、前記差分アナログ信号の極性の反転を開始することを特徴とする。
【００３６】
この請求項１３の発明によれば、差分アナログ／デジタル変換器は、差分アナログ信号のＡ／Ｄ変換結果が「０」である場合に、以降の差分アナログ信号の極性を反転させる。
【００３７】
また、請求項１４の発明にかかる差分アナログ／デジタル変換器は、請求項１〜１３の発明において、前記差分検出手段と前記変換手段との間にクランプ回路を備えたことを特徴とする。
【００３８】
この請求項１４の発明によれば、差分アナログ／デジタル変換器は、差分検出手段と変換手段との間に電位の調整をおこなうクランプ回路を設けて構成する。
【００３９】
【発明の実施の形態】
以下に添付図面を参照して、この発明に係る差分アナログ／デジタル変換器（差分Ａ／Ｄ変換器）の好適な実施の形態について説明する。
【００４０】
（実施の形態１）
まず、本実施の形態１にかかる差分Ａ／Ｄ変換器の概要構成について説明する。図１は、本実施の形態１にかかる差分Ａ／Ｄ変換器の概要構成を説明する説明図である。図１において差分Ａ／Ｄ変換器１１は差分検出部１３およびＡ／Ｄコンバータ１４を有する。また、差分Ａ／Ｄ変換器１１は、入力端子Ｐ１，Ｐ２および出力端子Ｐ３を備え、さらに、制御マイコン１２と接続されている。
【００４１】
入力端子Ｐ１は、差分検出部１３にアナログ信号Ａ１を入力する。また、入力端子Ｐ２は、差分検出部１３にアナログ信号Ａ２を入力する。差分検出部１３は、アナログ信号Ａ１の電位とアナログ信号Ａ２の電位との電位差をアナログ信号Ａ３としてＡ／Ｄコンバータ１４に出力する。Ａ／Ｄコンバータ１４は、アナログ信号Ａ３をデジタル信号Ｄ１に変換し、出力端子２３を介して外部に出力する。
【００４２】
具体的には差分検出部１３は、その内部にスイッチ２１，２２およびコンデンサ３１を有する。このコンデンサ３１は電極３１ａと電極３１ｂとを対向させて形成しており、スイッチ２１は、入力端子Ｐ１とＡ／Ｄコンバータ１４とのいずれか一方を電極３１ａに接続する。また、スイッチ２２は入力端子Ｐ２とグランドとのいずれか一方を電極３１ｂに接続する。このスイッチ２１およびスイッチ２２の動作は、制御マイコン１２によって制御される。
【００４３】
スイッチ２１，２２の動作によって入力端子Ｐ１を電極３１ａに接続するとともに入力端子Ｐ２を電極３１ｂに接続した場合、アナログ信号Ａ１とアナログ信号Ａ２との電位差がコンデンサ３１に蓄積されることとなる。その後、スイッチ２１，２２を切り替え、Ａ／Ｄコンバータ１４を電極３１ａに接続するとともにグランドを電極３１ｂに接続することで、アナログ信号Ａ１とアナログ信号Ａ２との電位差が、アナログ信号Ａ３としてＡ／Ｄコンバータ１４に入力されることとなる。
【００４４】
たとえば、図２（ａ）に示すように、アナログ信号Ａ１の電位Ｖ１が所定の時刻において「５Ｖ」であり、アナログ信号Ａ２の電位Ｖ２が同時刻に「２Ｖ」であったとすると、電極３１ａに５Ｖの電位が発生し、電極３１ｂに２Ｖの電位が発生する。したがって、コンデンサ３１は、電位差である３Ｖを充電することとなる。
【００４５】
その後、スイッチ２１，２２を切り替えることで電極３１ｂがグランドに接続され、コンデンサ３１に充電した電圧がグランド基準の電位として出力される。したがって、この場合のアナログ信号Ａ３の電位Ｖ３は、「３Ｖ」となる。
【００４６】
この動作を繰り返すことで、図２（ｂ）および図２（ｃ）に示すように、アナログ信号Ａ１とアナログ信号Ａ２との電位差がアナログ信号Ａ３として出力される。なお、ここでは説明を簡略化するためにアナログ信号Ａ２は常に２Ｖの値を出力する定電圧電源としているが、アナログ信号Ａ２の値は任意に変化する信号であっても良く、その場合でもアナログ信号Ａ３は、アナログ信号Ａ１とアナログ信号Ａ２との電位差を出力する。
【００４７】
また、ここではスイッチ２１とスイッチ２２とを同時に切り替えることとしているが、スイッチ２１とスイッチ２２とを独立に制御するようにしてもよい。スイッチ２１とスイッチ２２とを独立に制御可能とすることで、アナログ信号Ａ１とアナログ信号Ａ２との電位差をＡ／Ｄ変換して出力するか、アナログ信号Ａ１の電位をＡ／Ｄ変換して出力するかを任意に選択することができる。
【００４８】
具体的には、スイッチ２２を常にグランドに接続し、スイッチ２１のみを切り替えることで、アナログ信号Ａ１の電位をそのままアナログ信号Ａ３としてＡ／Ｄコンバータに入力することができる。したがって、デジタル信号Ｄ１は、アナログ信号Ａ１をＡ／Ｄ変換した値となる。
【００４９】
一方で、アナログ信号Ａ１とアナログ信号Ａ２の電位差をＡ／Ｄ変換する場合は、スイッチ２１とスイッチ２２とを同時に動作させればよい。すなわち、スイッチ２１とスイッチ２２とを独立に動作可能とすることで、アナログ信号Ａ１，Ａ２の電位差をＡ／Ｄ変換する動作と、アナログ信号Ａ１の電位をＡ／Ｄ変換する動作とを選択可能となる。
【００５０】
つぎに図３を参照し、本実施の形態１にかかる差分Ａ／Ｄ変換器の回路構成例について説明する。図３に示した回路図では、スイッチ２１をＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）４１，４２によって実現し、また、スイッチ２２をＭＯＳＦＥＴ４３，４４によって実現している。
【００５１】
ここでＭＯＳＦＥＴ４１，４３はＮチャンネルＭＯＳＦＥＴであり、ＭＯＳＦＥＴ４２，４４はＰチャンネルＭＯＳＦＥＴである。また、制御マイコン１２は、高電位の「Ｈレベル信号」または低電位「Ｌレベル信号」を制御信号として出力する。したがって、制御マイコン１２が「Ｈレベル信号」を出力した場合、ＭＯＳＦＥＴ４１，４３がオン状態になり、ＭＯＳＦＥＴ４２，４４がオフ状態になる。すなわち、制御マイコン１２が「Ｈレベル信号」を出力した場合、コンデンサ３１は入力端子Ｐ１，Ｐ２と接続され、アナログ信号Ａ１とアナログ信号Ａ２との差電圧を蓄積する。
【００５２】
一方、制御マイコン１２が「Ｌレベル信号」を出力した場合、ＭＯＳＦＥＴ４１，４３がオフ状態になり、ＭＯＳＦＥＴ４２，４４がオン状態になる。したがって、制御マイコン１２が「Ｌレベル信号」を出力した場合にコンデンサ３１はグランドおよびＡ／Ｄコンバータ１４と接続され、蓄積した電圧をアナログ信号Ａ３として出力する。
【００５３】
また、図３に示した回路図では、Ａ／Ｄコンバータ１４として並列比較型Ａ／Ｄ変換回路を用いている。並列比較型Ａ／Ｄ変換回路は、ラダー抵抗回路５１、コンパレータ回路５２、エンコーダ回路５３、出力ラッチ回路５４およびクロック回路５５から構成される。アナログ信号Ａ３は、コンパレータ回路５２に入力される。コンパレータ回路５２はオペアンプを用いて形成され、オペアンプの数はｎビットのＡ／Ｄ変換回路であれば（２ｎ−１）個である。
【００５４】
ラダー抵抗回路５１は、各オペアンプにおいてアナログ信号Ａ３の電位との比較に用いる電位を作成する回路である。各オペアンプは、ラダー抵抗回路５１が出力する電位と入力アナログ信号Ａ３の電位とを比較し、比較結果をエンコーダ回路５３に出力する。エンコーダ回路５３は、どのコンパレータまで「Ｈレベル」となっているかをバイナリで出力し、出力ラッチ回路５４はエンコーダ回路５３の出力をデジタル信号に整えてデジタル信号Ｄ１として出力する。なお、クロック回路５５は、コンパレータ回路５２、エンコーダ回路５３、出力ラッチ回路５４を協動させるタイミング制御をおこなう。
【００５５】
このように、並列比較型Ａ／Ｄ変換回路では、複数のオペアンプにそれぞれ割り当てた比較用の電位とアナログ信号Ａ３の電位とを一斉に比較することでＡ／Ｄ変換を実行するので、非常に高速なＡ／Ｄ変換が実現できる。なお、ここではＡ／Ｄコンバータ１４として並列比較型Ａ／Ｄ変換回路を使用する場合について説明したが、Ａ／Ｄコンバータ１４には任意の回路構成を用いることができる。たとえば逐次比較型Ａ／Ｄ変換回路や二重積分型Ａ／Ｄ変換回路をＡ／Ｄコンバータ１４として用いる構成としてもよい。
【００５６】
ここで、差分Ａ／Ｄ変換器を構成する素子について説明する。電気素子には電圧の上限があり、一般に、５Ｖ程度までの電圧で使用することを前提に製造されている素子が多い。したがって、特に高電圧を使用する回路では、高い電圧に耐える高耐圧素子を使用する必要がある。しかし、高耐圧素子は通常の素子に比して高価であり、また電気特性が犠牲となる場合も多く、出来る限り使用を控えることが望ましい。
【００５７】
そこで差分Ａ／Ｄ変換器１１では、アナログ信号Ａ１およびアナログ信号Ａ２が高電圧信号である場合、差分検出部１３に含まれる素子を高耐圧素子で構成する。一方、Ａ／Ｄコンバータ１４にはアナログ信号Ａ１，Ａ２の差電位が入力されるため、電位差が十分に小さければ低耐圧素子によって構成することができる。
【００５８】
例えば、アナログ信号Ａ１およびアナログ信号Ａ２がそれぞれ１６Ｖ前後のアナログ信号であり、アナログ信号Ａ１の電位とアナログ信号Ａ２の電位との差が５Ｖ以下である場合、差分検出部１３に含まれるＭＯＳＦＥＴ４１〜４４およびコンデンサ３１を４０Ｖ耐圧の高耐圧素子によって構成し、Ａ／Ｄコンバータ１４を５Ｖ耐圧の低耐圧素子によって構成することができる。
【００５９】
つぎに、この差分Ａ／Ｄ変換器の使用例について説明する。図４は、内部に差分Ａ／Ｄ変換器１１ａを有する集積回路（ＩＣ）の概要構成を説明する説明図である。図４においてＩＣ１は、入力端子Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４および出力端子Ｐ３を備え、内部に差分Ａ／Ｄ変換器１１ａ、制御マイコン１２ａ、発振回路１５および増幅回路１６を有する。この発振回路１５は、ＩＣ１の内部で所定のアナログ信号を生成するアナログ信号生成手段として機能する。また、増幅回路１６は、入力端子Ｐ１１から入力されたアナログ信号を増幅する機能を有する。
【００６０】
ここで、差分Ａ／Ｄ変換器１１ａは、その内部に差分検出部１３、Ａ／Ｄコンバータ１４に加えてマルチプレクサ１７を備えている。マルチプレクサ１７は、制御マイコン１２ａからの制御信号によって、複数のアナログ信号から差分検出部１３に入力するアナログ信号Ａ１，Ａ２を選択する。
【００６１】
具体的には、マルチプレクサ１７に入力されるアナログ信号としては、発振回路１５が出力するアナログ信号、増幅回路１６が出力するアナログ信号、入力端子Ｐ１２，Ｐ１３，Ｐ１４から入力されるアナログ信号、さらにＩＣ１の内部に設けられた内部端子Ｐ１５から入力されるアナログ信号がある。マルチプレクサ１７は、これらのアナログ信号の中から差分検出部１３に入力するアナログ信号Ａ１とアナログ信号Ａ２とを任意に選択することができる。
【００６２】
このように、ＩＣ１の内部に差分Ａ／Ｄ変換器１１ａを設けることで、所望のアナログ信号間の電位差をＡ／Ｄ変換することができる。この時、電位差を求めるアナログ信号はＩＣ１の外部から入力するようにしてもよいし、ＩＣ１の内部のアナログ信号を用いてもよい。さらには、ＩＣ１外部のアナログ信号と、ＩＣ１内部のアナログ信号との電位差をＡ／Ｄ変換することもできる。
【００６３】
また、差分Ａ／Ｄ変換器１１ａの内部にマルチプレクサ１７を設けることで、電位差を検出するアナログ信号を任意に切り替えることができる。したがって、所望のアナログ信号の組み合わせに対して単一の差分Ａ／Ｄ変換器でＡ／Ｄ変換することができる。
【００６４】
なお、図４に示した集積回路では、ＩＣ１の内部に差分Ａ／Ｄ変換器１１ａ、制御マイコン１２ａ、発振回路１５および増幅回路１６を設ける構成としたが、集積回路の構成はこれに限るものではなく、任意の集積回路において差分Ａ／Ｄ変換器を組み込むことができる。
【００６５】
ところで、以上の説明ではコンデンサ３１の一方の電極にアナログ信号Ａ１の電位を与え、他方の電極にアナログ信号Ａ２の電位を与えることでアナログ信号Ａ１とアナログ信号Ａ２との電位差を取得するように構成したが、アナログ信号Ａ１，Ａ２の電位差を取得するための構成はこれに限るものではない。
【００６６】
図５は、差分検出部を変形した差分Ａ／Ｄ変換器の概要構成を説明する説明図である。図５において差分Ａ／Ｄ変換器１１ｂは、入力端子Ｐ１，Ｐ２および出力端子Ｐ３を備えている。また、差分Ａ／Ｄ変換器１１ｂは、制御マイコン１２ｂと接続される。
【００６７】
差分検出部１３ａは、その内部にスイッチ２３，２４，２５およびコンデンサ３２，３３を有する。コンデンサ３２は、電極３２ａと電極３２ｂとを対向させて形成し、コンデンサ３３は、電極３３ａと電極３３ｂとを対向させて形成する。スイッチ２３は、入力端子Ｐ１と電極３３ａとのいずれか一方を電極３２ａに接続する。一方、電極３２ｂはグランドに接続されている。また、スイッチ２４は、入力端子Ｐ２と電極３３ａとの接続のオンオフ制御に用いる。さらに、スイッチ２５は、Ａ／Ｄコンバータ１４とグランドとのいずれか一方を電極３３ｂに接続する。これらのスイッチ２３〜２５の動作は、制御マイコン１２ｂによって制御する。
【００６８】
つぎに、入力端子Ｐ１から入力されるアナログ信号Ａ１と入力端子Ｐ２から入力されるアナログ信号Ａ２との電位差を差分検出部１３ａによって検出する場合の動作について説明する。アナログ信号Ａ１，Ａ２間の電位差を検出する場合、まず、制御マイコン１２ｂによってスイッチ２３〜２５を制御する。この制御によって、スイッチ２３は入力端子Ｐ１と電極３２ａとを接続し、スイッチ２４は入力端子Ｐ２と電極３３ａとを接続し、スイッチ２５は電極３３ｂとグランドとを接続する。
【００６９】
この状態では、電極３２ａにはアナログ信号Ａ１の電位、たとえば５Ｖが発生し、電極３２ｂはグランドに接続されているので電位が「０Ｖ」となる。したがって、コンデンサ３２は、アナログ信号Ａ１の電位「＋５Ｖ」を保持する保持手段として機能する。一方、電極３３ａにはアナログ信号Ａ２の電位、たとえば＋２Ｖが発生し、電極３３ｂはグランドに接続されているので電位が「０Ｖ」となる。したがって、コンデンサ３３は、アナログ信号Ａ２の電位「＋２Ｖ」を保持する保持手段として機能する。
【００７０】
つぎに、制御マイコン１２ｂによるスイッチ２３〜２５の制御をおこなう。この制御によって、スイッチ２３は電極３２ａと電極３３ａとを接続し、スイッチ２４は入力端子Ｐ２と電極３３ａとを切り離し、スイッチ２５は電極３３ｂとＡ／Ｄコンバータ１４とを接続する。
【００７１】
この状態では、電極３２ａの電位がアナログ信号Ａ１の電位、すなわち「＋５Ｖ」であり、電極３３ａの電位がアナログ信号Ａ２の電位、すなわち「＋２Ｖ」であるので、電極３３ａは、相対的に「−３Ｖ」の電圧を有する。したがって、電極３３ｂには「＋３Ｖ」の電圧が発生し、この「＋３Ｖ」がアナログ信号Ａ３の電位としてＡ／Ｄコンバータ１４に出力される。
【００７２】
このように差分検出部１３ａでは、アナログ信号Ａ１の電位をコンデンサ３２に保持し、アナログ信号Ａ２の電位をコンデンサ３３に保持し、コンデンサ３３に保持した電位を逆転させてコンデンサ３２の電位に加えることで、アナログ信号Ａ１，Ａ２の電位差を取得するようにしている。
【００７３】
上述してきたように、本実施の形態１では、差分検出部１３，１３ａによってアナログ信号Ａ１とアナログ信号Ａ２との電位差を検出し、この電位差を示すアナログ信号Ａ３をＡ／Ｄ変換することでデジタル信号Ｄ１を出力するよう構成しているので、単独のＡ／Ｄ変換でアナログ信号Ａ１，Ａ２の電位差をデジタル信号に変換でき、量子化誤差を従来の１／２に低減した高精度なＡ／Ｄ変換を実現できる。
【００７４】
また、この構成ではデジタル信号の演算処理が不要であるため、回路構成を簡略化して、コストを低減するとともに処理速度を向上することができる。さらに、単一のＡ／Ｄコンバータで処理が可能であるため、オフセット誤差を従来の１／２に低減して精度をさらに向上することができる。
【００７５】
また、アナログ信号Ａ１およびアナログ信号Ａ２をマルチプレクサによって決定することで、複数のアナログ信号から任意の差電圧を選択してＡ／Ｄ変換することができる。
【００７６】
さらに、スイッチ２１とスイッチ２２とを独立に制御することで、アナログ信号Ａ１，Ａ２の電位差をＡ／Ｄ変換する動作と、アナログ信号Ａ１の電位をＡ／Ｄ変換する動作とを選択可能な差分Ａ／Ｄ変換器を得ることができる。また、差分検出部に選択的に高耐圧素子を用いることで、高電位のアナログ信号を入力可能な差分Ａ／Ｄ変換器を簡易な構成で、安価に得ることが出来る。
【００７７】
（実施の形態２）
上記実施の形態１では、常にアナログ信号Ａ１の電位からアナログ信号Ａ２の電位を引いた値をアナログ信号Ａ３としてＡ／Ｄ変換する差分Ａ／Ｄ変換器について説明したが、本実施の形態２では、その応用例としてアナログ信号Ａ３の極性を反転させることでアナログ信号Ａ２の電位からアナログ信号Ａ１の電位を引いた値をＡ／Ｄ変換可能な差分Ａ／Ｄ変換器について説明する。
【００７８】
図６は、本実施の形態２にかかる差分Ａ／Ｄ変換器の概要構成を説明する説明図である。図６において、差分Ａ／Ｄ変換器１１ｃは、その内部に差分検出部１３ｂ、Ａ／Ｄコンバータ１４ａに加えて極性制御部１８を備えている。その他の構成は実施の形態１に示した差分Ａ／Ｄ変換器１１と同様であり、同一の構成要素には同一の符号を付して説明を省略する。
【００７９】
極性制御部１８は、入力端子Ｐ１および入力端子Ｐ２と接続され、アナログ信号Ａ１の電位とアナログ信号Ａ２の電位との大小関係を比較する。極性制御部１８は、この比較結果を差分検出部１３ｂおよびＡ／Ｄコンバータ１４ａに出力する。
【００８０】
差分検出部１３ｂは、その内部にスイッチ２１，２２、コンデンサ３１に加え、スイッチ２６およびスイッチ２７を有する。スイッチ２１およびスイッチ２２は、実施の形態１に示した差分検出部１３と同様に、制御マイコン１２によって制御され、コンデンサ３１はアナログ信号Ａ１とアナログ信号Ａ２との電位差を保持する保持手段として機能する。
【００８１】
具体的には、コンデンサ３１は電極３１ａと電極３１ｂとを対向させて形成しており、スイッチ２１は、入力端子Ｐ１とスイッチ２６とのいずれか一方を電極３１ａに接続する。同様に、スイッチ２２は、入力端子Ｐ２とスイッチ２７とのいずれか一方を電極３１ｂに接続する。
【００８２】
一方、スイッチ２６およびスイッチ２７は、極性制御部１８の出力によって制御される。極性制御部１８による比較の結果、アナログ信号Ａ１の電位がアナログ信号Ａ２の電位に比して大きい場合、スイッチ２６は、電極３１ａをＡ／Ｄコンバータ１４に接続し、スイッチ２７は電極３１ｂをグランドに接続する。また、極性制御部１８による比較の結果、アナログ信号Ａ１の電位がアナログ信号Ａ２の電位以下である場合、スイッチ２６は、電極３１ａをグランドに接続し、スイッチ２７は電極３１ｂをＡ／Ｄコンバータ１４に接続する。
【００８３】
したがって、アナログ信号Ａ１の電位がアナログ信号Ａ２の電位に比して大きい場合、差分検出部１３ｂは、アナログ信号Ａ１の電位からアナログ信号Ａ２の電位を引いた値をアナログ信号Ａ４として出力する。一方、アナログ信号Ａ１の電位がアナログ信号Ａ２の電位以下である場合、差分検出部１３ｂは、アナログ信号Ａ２の電位からアナログ信号Ａ１の電位を引いた値をアナログ信号Ａ４として出力する。
【００８４】
Ａ／Ｄコンバータ１４ａは、差分検出部１３ｂが出力したアナログ信号Ａ４をデジタル信号に変換する場合に、極性制御部１８による比較結果を付加してデジタル信号Ｄ４を作成する。すなわち、アナログ信号Ａ４の電位の大きさをＡ／Ｄ変換するとともに、アナログ信号Ａ１の電位とアナログ信号Ａ２の電位の大小関係を情報として付加する。
【００８５】
ここで図７を参照し、差分Ａ／Ｄ変換器１１ｃの動作について説明する。図７（ａ）に示したＶ３１は、コンデンサ３１にかかる電圧、すなわちアナログ信号Ａ１とアナログ信号Ａ２との電位差である。電圧Ｖ３１が正の値である場合、すなわちアナログ信号Ａ１の電位がアナログ信号Ａ２の電位に比して大きい場合、差分検出部１３ｂは電圧Ｖ３１をアナログ信号Ａ４として出力する。一方、電圧Ｖ３１が負の値である場合、すなわちアナログ信号Ａ１の電位がアナログ信号Ａ２の電位以下である場合、差分検出部１３ｂは、電圧Ｖ３１の極性を反転してアナログ信号Ａ４として出力する。
【００８６】
したがって、差分検出部１３ｂが出力するアナログ信号Ａ４は、図７（ｂ）に示すように、電圧Ｖ３１の絶対値を示すものとなる。Ａ／Ｄコンバータ１４ａは、このアナログ信号Ａ４をＡ／Ｄ変換することで、図７（ｃ）に示すデジタル信号ｄ４を作成する。さらにＡ／Ｄコンバータ１４ａは、極性制御部１８の出力をもとに、デジタル信号ｄ４に極性情報を付加することでデジタル信号Ｄ４を作成する。
【００８７】
このように、アナログ信号Ａ１の電位とアナログ信号Ａ２の電位とを極性制御部１８によって比較し、比較結果をもとにアナログ信号Ａ４の極性を制御することで、アナログ信号Ａ４の電位はアナログ信号Ａ１，Ａ２の電位差の絶対値となり、常に正の値をとる。
【００８８】
一般にＡ／Ｄコンバータは、その構成によっては負電位の入力が誤動作の原因となる場合がある。したがって、Ａ／Ｄコンバータに入力するアナログ信号Ａ４の値を常に正の値とすることで、Ａ／Ｄコンバータの誤動作を防止することができる。
【００８９】
換言すれば、アナログ信号Ａ１の電位とアナログ信号Ａ２の電位との大小関係に関わらずアナログ信号Ａ１，Ａ２の電位差を正常にＡ／Ｄ変換することができるので、アナログ信号Ａ１とアナログ信号Ａ２との選択において自由度が向上することとなる。
【００９０】
また、絶対値を取ることでアナログ信号Ａ１，Ａ２の電位差の振幅を半分にした上でＡ／Ｄ変換し、Ａ／Ｄ変換の後に極性情報を付加している。したがって、Ａ／Ｄコンバータに必要な変換レンジは、アナログ信号Ａ１，Ａ２電位差に生じる振幅の半分となる。換言すれば、本構成では、Ａ／Ｄコンバータのコンパレータ回路から得られる分解能にさらに１ビットを加えたＡ／Ｄ変換を実現できる。
【００９１】
つぎに図８を参照し、図６に示した差分Ａ／Ｄ変換器の回路構成例について説明する。図８に示した回路図では、スイッチ２６をＭＯＳＦＥＴ４５，４６によって実現し、また、スイッチ２７をＭＯＳＦＥＴ４７，４８によって実現している。さらに、極性制御部１８はオペアンプ７９によって実現され、オペアンプ７９の出力は、ＭＯＳＦＥＴ４５，４６，４７，４８およびエンコーダ回路５３ａに与えられる。なお、その他の構成は図３に示した回路構成と同様であり、同一の構成要素には同一の符号を付して説明を省略する。
【００９２】
ここでＭＯＳＦＥＴ４５，４８はＮチャンネルＭＯＳＦＥＴであり、ＭＯＳＦＥＴ４６，４７はＰチャンネルＭＯＳＦＥＴである。また、オペアンプ７９は、高電位の「Ｈレベル信号」または低電位の「Ｌレベル信号」を制御信号として出力する。したがって、オペアンプ７９が「Ｈレベル信号」を出力した場合、ＭＯＳＦＥＴ４５，４８がオン状態になり、ＭＯＳＦＥＴ４６，４７がオフ状態になる。すなわち、オペアンプ７９が「Ｈレベル信号」を出力した場合、コンデンサ３１の電極３１ａにＡ／Ｄコンバータ１４ａが接続され、コンデンサ３１の電極３１ｂにグランドが接続されることとなる。この場合、コンデンサ３１の電圧Ｖ３１はそのまま出力されるので、アナログ信号Ａ４の電位は、アナログ信号Ａ１の電位からアナログ信号Ａ２の電位を減じた値となる。
【００９３】
一方、オペアンプ７９が「Ｌレベル信号」を出力した場合、ＭＯＳＦＥＴ４５，４８がオフ状態になり、ＭＯＳＦＥＴ４６，４７がオン状態になる。すなわち、オペアンプ７９が「Ｌレベル信号」を出力した場合、コンデンサ３１の電極３１ａにグランドが接続され、コンデンサ３１の電極３１ｂにＡ／Ｄコンバータ１４ａが接続されることとなる。この場合、コンデンサ３１の電圧Ｖ３１は極性を逆転して出力されるので、アナログ信号Ａ４の電位は、アナログ信号Ａ２の電位からアナログ信号Ａ１の電位を減じた値となる。
【００９４】
コンパレータ回路５２内の各オペアンプは、ラダー抵抗回路５１が出力する電位とアナログ信号Ａ４の電位とを比較し、比較結果をエンコーダ回路５３ａに出力する。エンコーダ回路５３ａは、コンパレータ回路５２が出力する比較結果にオペアンプ７９の出力を加えて出力ラッチ回路５４に送り、デジタル信号Ｄ４を作成する。したがって、Ａ／Ｄコンバータ１４ａでは、コンパレータ回路５２が出力する信号に比して１ビット分だけ高分解能のデジタル信号Ｄ４を出力することができる。
【００９５】
なお、図６に示した差分Ａ／Ｄ変換器１１ｃでは、アナログ信号Ａ１の電位とアナログ信号Ａ２の電位を比較して、比較結果をもとに極性の制御を行う構成を例示したが、極性の制御を行う構成はこれに限るものではない。
【００９６】
図９は、Ａ／Ｄ変換出力をもとに極性の制御をおこなう差分Ａ／Ｄ変換器１１ｄの概要構成を説明する説明図である。図９において、差分Ａ／Ｄ変換器１１ｄは、その内部に差分検出部１３ｂ、Ａ／Ｄコンバータ１４ｂに加えて出力検出部１９、極性制御部１８ａおよびクランプ回路８０を備えている。その他の構成は実施の形態１に示した差分Ａ／Ｄ変換器１１と同様であり、同一の構成要素には同一の符号を付して説明を省略する。なお、ここでのＡ／Ｄコンバータ１４ｂは、出力するデジタル信号の最小値が「０」であり、デジタル信号の値「０」がアナログ信号の「０Ｖ」に対応することを前提とする。
【００９７】
この差分Ａ／Ｄ変換器１１ｄでは、Ａ／Ｄコンバータ１４ｂが出力するデジタル信号Ｄ５の値を出力検出部１９によって検出し、極性制御部１８ａは出力検出部１９による検出結果をもとに差分検出部１３ｂが出力するアナログ信号Ａ５の極性を制御する。
【００９８】
より詳細には、極性制御部１８ａは、差分検出部１３ｂがデジタル信号Ｄ５の値として「０」を検出した場合にスイッチ２６，２７を切り替えて以降のアナログ信号Ａ５の極性を逆転させる。その後、再度差分検出部１３ｂがデジタル信号Ｄ５の値として「０」を検出した場合にスイッチ２６，２７を再び切り替えて以降のアナログ信号Ａ５の極性を逆転させる。
【００９９】
すなわち、極性制御部１８ａは、デジタル信号Ｄ５の値が「０」になる度にアナログ信号Ａ５の極性を逆転させる制御をおこなう。これは、アナログ信号Ａ１とアナログ信号Ａ２との電位差が経時変化して「０」になった場合、その後のアナログ信号Ａ１とアナログ信号Ａ２との大小関係が逆転することが予測されるが、Ａ／Ｄ変換では「０」以下の値はすべて「０」として出力するためである。
【０１００】
例えば、アナログ信号Ａ１の電位がアナログ信号Ａ２の電位に比して大きい場合、コンデンサ３１に保持される電位差は正の値となる。このコンデンサ３１に保持された電位差は、そのままアナログ信号Ａ５として出力され、Ａ／Ｄコンバータ１４ｂによってＡ／Ｄ変換され、デジタル信号Ｄ５が出力される。
【０１０１】
一方、アナログ信号Ａ１およびアナログ信号Ａ２の電位が経時変化し、アナログ信号Ａ１の電位がアナログ信号Ａ２の電位以下となった場合、コンデンサ３１に保持される電位差は０以下となる。この０以下となった電位差は、そのままアナログ信号Ａ５として出力され、Ａ／Ｄコンバータ１４ｂによってＡ／Ｄ変換されるので、この時のデジタル信号Ｄ５の値は「０」となる。
【０１０２】
ここで、出力検出部１９がデジタル信号Ｄ５の値「０」を検出し、極性制御部１８ａは、アナログ信号Ａ５の極性を反転させる。したがって、つぎにコンデンサ３１に保持された電位差は、極性を反転させてアナログ信号Ａ５として出力されることとなる。この極性の反転は、デジタル信号Ｄ５の値が再び「０」となるまで継続して行われる。
【０１０３】
つぎに、具体例を用いて差分Ａ／Ｄ変換器１１ｄの動作を説明する。図１０は差分Ａ／Ｄ変換器１１ｄの動作を説明する説明図である。図１０では、まず、アナログ信号Ａ１の電位がアナログ信号Ａ２の電位より高く、アナログ信号Ａ５の値は正の値である。したがって、極性の反転をすることなく、デジタル出力Ｄ５が正の値を出力する。
【０１０４】
その後、アナログ信号Ａ１の電位とアナログ信号Ａ２の電位とが変動し、時刻Ｔ１においてアナログ信号Ａ１の電位がアナログ信号Ａ２の電位を下回り、アナログ信号Ａ５が負の値となっている。この結果、デジタル信号Ｄ５は値「０」を出力する。このデジタル出力を出力検出部１９が検出し、極性制御部１８ａは時刻Ｔ１の後、アナログ信号Ａ５の極性を反転させる。
【０１０５】
時刻Ｔ１の後、アナログ信号Ａ１の電位はアナログ信号Ａ２の値を下回っているが、極性制御部１８ａによって極性が反転しているためにアナログ信号Ａ５は正の値となる。したがって、デジタル信号Ｄ５は、正の値を出力することができる。
【０１０６】
さらに時刻Ｔ２において、アナログ信号Ａ１の電位が再びアナログ信号Ａ２の電位を上回る。しかし、時刻Ｔ２においては極性制御部１８ａによる極性反転処理が継続しているため、アナログ信号Ａ５は負の値をとる。結果として、デジタル信号Ｄ５は、値「０」を出力する。このデジタル出力を出力検出部１９が検出し、極性制御部１８ａは時刻Ｔ２の後、アナログ信号Ａ５の極性反転を終了する。
【０１０７】
したがって、時刻Ｔ２の後、アナログ信号Ａ５は正の値まま、極性反転することなく出力され、デジタル信号Ｄ５は正の値を出力することができる。この出力は、時刻Ｔ３にアナログ信号Ａ１の電位がアナログ信号Ａ２の値を下回るまで継続することとなる。
【０１０８】
このように、デジタル信号Ｄ５の値を監視し、その値が「０」になった場合にアナログ信号Ａ５の極性を反転させることで、アナログ信号Ａ１とアナログ信号Ａ２の大小関係が変動する場合であってもアナログ信号Ａ１とアナログ信号Ａ２との電位差をＡ／Ｄ変換することができる。
【０１０９】
ところで、Ａ／Ｄコンバータ１４ｂは、その構成によっては負電位の入力が誤動作の原因となる場合がある。したがって、アナログ信号Ａ５として負の値が出力された場合であっても、Ａ／Ｄコンバータ１４ｂに対する負電位の入力を防止することが望ましい。そこで差分Ａ／Ｄ変換器１１ｄは、クランプ回路８０を設けることでＡ／Ｄコンパレータ１４ｂに対する負電位の入力を防止している。
【０１１０】
このクランプ回路８０としては、所定の電位を確保可能であれば任意の回路を用いることができる。図１１に、クランプ回路８０として適用可能な回路例を示す。図１１（ａ）では、ダイオード８１の順方向電圧によって負電位を制限している。具体的には、アナログ信号Ａ５の電位が負になった場合、例えばダイオードの順方向電圧を０．７Ｖとすると、Ａ／Ｄコンバータ１４ｂに対する負電位の入力を−０．７Ｖに制限できる。
【０１１１】
また、図１１（ｂ）では、トランジスタ８２のベースに定電圧電源８３を接続し、トランジスタ８２のコレクタをグランドに接続し、トランジスタ８２のエミッタをＡ／Ｄコンバータ１４ｂの入力側に接続している。この構成においては、「定電圧電源−トランジスタのベース・エミッタ間電圧」によって負電位を制限している。具体的には、アナログ信号Ａ５の電位が負になった場合、例えば定電圧電源を０．５Ｖ、ベース・エミッタ間電圧を０．７Ｖとすると、Ａ／Ｄコンバータ１４ｂに対する負電位の入力を−０．２Ｖに制限できる。
【０１１２】
さらに、図１１（ｃ）では、トランジスタ８２のベースに定電圧電源８３を接続し、トランジスタ８２のエミッタをＡ／Ｄコンバータ１４ｂの入力側に接続し、トランジスタ８２のコレクタを定電圧Ｖｃｃに接続している。この構成においても図１１（ｂ）と同様に、アナログ信号Ａ５の電位が負になった場合、Ａ／Ｄコンバータ１４ｂに対する負電位の入力を制限できる。また、コレクタ・エミッタ間電圧として「Ｖｃｃ−制限電圧」が確保されているため、制限電圧を「０Ｖ」以上にすることが可能である。
【０１１３】
このように、本実施の形態２にかかる差分Ａ／Ｄ変換器では、アナログ信号Ａ１とアナログ信号Ａ２との電位差を保持し、電位差の極性を任意に制御して出力するようにしているので、アナログ信号Ａ１の電位がアナログ信号Ａ２の電位に比して大きい場合であってもアナログ信号Ａ１の電位がアナログ信号Ａ２の電位に比して小さい場合であってもアナログ信号Ａ１とアナログ信号Ａ２との電位差をＡ／Ｄ変換することができる。
【０１１４】
なお、本実施の形態２ではアナログ信号Ａ１とアナログ信号Ａ２との電位差を保持する構成として、図１に示した差分Ａ／Ｄ変換器１１と同様の構成を用いたが、電位差保持のための構成はこれに限るものではない。たとえば、図５に示した差分Ａ／Ｄ変換器１１ｂと同様に、アナログ信号Ａ１の電位とアナログ信号Ａ２の電位とをそれぞれ独立した保持手段に保持する構成としてもよい。
【０１１５】
以上説明した差分アナログ／デジタル変換器は、例えば車載用ＥＣＵ（エレクトロニック・コントロール・ユニット）等に搭載される。差分アナログ／デジタル変換器をＥＣＵに搭載した場合の構成例を図１２に示す。同図に示すように、センサ部９１の抵抗９１ａの２つの所定電位をアナログ信号Ａ１，Ａ２とし、これらの電位差をＥＣＵ９２に搭載した差分アナログ／デジタル変換器１１ｅによりデジタル信号Ｄ１に変換する。変換されたデジタル信号Ｄ１は、マイコン９３等で演算処理され、その結果インジェクタ等のアクチュエータ（負荷）９４を駆動させるようになっている。もちろん、その他の電子機器に適用しても良いことは言うまでもない。
【０１１６】
【発明の効果】
以上説明したように、請求項１の発明によれば、差分アナログ／デジタル変換器は、第１のアナログ信号と第２のアナログ信号との差分をアナログ信号として出力し、差分アナログ信号をデジタル信号に変換するように構成されるので、一度のＡ／Ｄ変換でアナログ信号の差分をデジタル信号に変換可能な差分アナログ／デジタル変換器が得られるという効果を奏する。
【０１１７】
また、請求項２の発明によれば、差分アナログ／デジタル変換器は、第１のアナログ信号と第２のアナログ信号との電位差を差分アナログ信号として検出し、この差分アナログ信号をデジタル信号に変換することで第１のアナログ信号と第２のアナログ信号との電位差をデジタル信号として出力するので、２点間の電位差を高精度でデジタル信号に変換可能な差分アナログ／デジタル変換器が得られるという効果を奏する。
【０１１８】
また、請求項３の発明によれば、差分アナログ／デジタル変換器は、コンデンサの一方の電極に第１アナログ信号の電位を印加し、コンデンサの他方の電極に第２のアナログ信号の電位を印加することでコンデンサに生じた電位差をデジタル信号に変換するように構成されるので、２点間の電位差を高精度でデジタル信号に変換する、簡易な構成の差分アナログ／デジタル変換器が得られるという効果を奏する。
【０１１９】
また、請求項４の発明によれば、差分アナログ／デジタル変換器は、第１のアナログ信号の電位を第１のコンデンサに保持し、第２のアナログ信号の電位を第２のコンデンサに保持し、第１のコンデンサと第２のコンデンサとの電位差をデジタル信号に変換するように構成するで、２点間の電位差を高精度でデジタル信号に変換する、簡易な構成の差分アナログ／デジタル変換器が得られるという効果を奏する。
【０１２０】
また、請求項５の発明によれば、差分アナログ／デジタル変換器は、第１のアナログ信号と第２のアナログ信号との電位差をデジタル信号に変換して出力するか、もしくは第１のアナログ信号のグランドに対する電位をデジタル信号に変換して出力するので、２点間の電位差のＡ／Ｄ変換に加えて、従来と同様のＡ／Ｄ変換を実行可能な差分アナログ／デジタル変換器が得られるという効果を奏する。
【０１２１】
また、請求項６の発明によれば、差分アナログ／デジタル変換器は、集積回路（ＩＣ）上に形成され、第１のアナログ信号と第２のアナログ信号の少なくとも一方に、同一の集積回路（ＩＣ）上から取得したアナログ信号を使用するので、集積回路内のアナログ信号をもとに電位差をＡ／Ｄ変換する差分アナログ／デジタル変換器が得られるという効果を奏する。
【０１２２】
また、請求項７の発明によれば、差分アナログ／デジタル変換器は、集積回路（ＩＣ）上に形成され、第１のアナログ信号と第２のアナログ信号の少なくとも一方に、集積回路（ＩＣ）の外側から取得したアナログ信号を使用するので、集積回路の外から入力されたアナログ信号をもとに電位差をＡ／Ｄ変換する差分アナログ／デジタル変換器が得られるという効果を奏する。
【０１２３】
また、請求項８の発明によれば、差分アナログ／デジタル変換器は、複数のアナログ信号から第１のアナログ信号と第２のアナログ信号とを選択し、選択したアナログ信号の電位差をデジタル信号として出力するので、任意にアナログ信号を選択し、選択したアナログ信号間の電位差をＡ／Ｄ変換可能な差分アナログ／デジタル変換器が得られるという効果を奏する。
【０１２４】
また、請求項９の発明によれば、差分アナログ／デジタル変換器は、第１のアナログ信号と第２のアナログ信号との差分を示す差分アナログ信号について、その極性を反転可能としているので、誤動作を防止し、第１のアナログ信号と第２のアナログ信号との大小関係に関わらず電位差を高精度でＡ／Ｄ変換可能な差分アナログ／デジタル変換器が得られるという効果を奏する。
【０１２５】
また、請求項１０の発明によれば、差分アナログ／デジタル変換器は、第１のアナログ信号の電位と第２のアナログの電位との大小関係をもとに、差分アナログ信号の極性を制御するので、誤動作を防止し、第１のアナログ信号と第２のアナログ信号との大小関係に関わらず、電位差を高精度でＡ／Ｄ変換可能な差分アナログ／デジタル変換器が得られるという効果を奏する。
【０１２６】
また、請求項１１の発明によれば、差分アナログ／デジタル変換器は、第１のアナログ信号の電位と第２のアナログの電位との大小関係を、差分アナログ信号の変換結果に付加するので、ＡＤコンバータの誤動作を防止するとともに分解能を向上した差分アナログ／デジタル変換器が得られるという効果を奏する。
【０１２７】
また、請求項１２の発明によれば、差分アナログ／デジタル変換器は、差分アナログ信号のＡ／Ｄ変換結果をもとに、以降の差分アナログ信号の極性を反転させるので、第１のアナログ信号と第２のアナログ信号との大小関係に関わらず、電位差を高精度でＡ／Ｄ変換可能な差分アナログ／デジタル変換器を簡易な構成で得ることができるという効果を奏する。
【０１２８】
また、請求項１３の発明によれば、差分アナログ／デジタル変換器は、差分アナログ信号のＡ／Ｄ変換結果が「０」である場合に、以降の差分アナログ信号の極性を反転させるので、アナログ信号間の大小関係の変化を推測して電位差をＡ／Ｄ変換する差分アナログ／デジタル変換器を簡易な構成で得ることができるという効果を奏する。
【０１２９】
また、請求項１４の発明によれば、差分アナログ／デジタル変換器は、差分検出手段と変換手段との間に電位の調整をおこなうクランプ回路を設けて構成するので、回路内における負電位の発生を抑止することで誤動作を防止した差分アナログ／デジタル変換器を得ることができるという効果を奏する。
【図面の簡単な説明】
【図１】実施の形態１にかかる差分Ａ／Ｄ変換器の概要構成を説明する説明図である。
【図２】図１に示した差分検出部の動作を説明する説明図である。
【図３】実施の形態１にかかる差分Ａ／Ｄ変換器の回路構成の一例を示す回路図である。
【図４】内部に差分Ａ／Ｄ変換器を有する集積回路の概要構成を説明する説明図である。
【図５】差分検出部を変形した差分Ａ／Ｄ変換器の概要構成を説明する説明図である。
【図６】実施の形態２にかかる差分Ａ／Ｄ変換器の概要構成を説明する説明図である。
【図７】図６に示した差分Ａ／Ｄ変換器の動作について説明する説明図である。
【図８】実施の形態２にかかる差分Ａ／Ｄ変換器の回路構成の一例を示す回路図である。
【図９】Ａ／Ｄ変換出力をもとに極性の制御をおこなう差分Ａ／Ｄ変換器の概要構成を説明する説明図である。
【図１０】図９に示した差分Ａ／Ｄ変換器の動作を説明する説明図である。
【図１１】クランプ回路として適用可能な回路例を示す図である。
【図１２】本発明に係る差分アナログ／デジタル変換器をＥＣＵに搭載した場合の構成例を示す図である。
【図１３】従来のＡ／Ｄ変換における電位差算出を説明する説明図である。
【図１４】図１３に示したアナログ／デジタル変換器によるＡ／Ｄ変換について説明する説明図である。
【符号の説明】
１  ＩＣ
１１，１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ  差分Ａ／Ｄ変換器
１２，１２ａ，１２ｂ  制御マイコン
１３，１３ａ，１３ｂ，１３ｃ  差分検出部
１４，１４ａ，１４ｂ  Ａ／Ｄコンバータ
１５  発振回路
１６  増幅回路
１７  マルチプレクサ
１８  極性制御部
２１，２２，２３，２４，２５，２６，２７  スイッチ
３１，３２，３３  コンデンサ
３１ａ，３１ｂ，３２ａ，３２ｂ，３３ａ，３３ｂ  電極
４１，４２，４３，４４，４５，４６，４７，４８  ＭＯＳＦＥＴ
５１  ラダー抵抗回路
５２  コンパレータ回路
５３，５３ａ  エンコーダ回路
５４  出力ラッチ回路
５５  クロック回路
７９  オペアンプ
８１  ダイオード
８２  トランジスタ
８３  定電圧電源
９１  センサ部
９１ａ  抵抗
９２  ＥＣＵ
９３  マイコン
９４  アクチュエータ
Ａ１，Ａ２，Ａ３，Ａ４，Ａ５  アナログ信号
Ｄ１，ｄ４，Ｄ４，Ｄ５  デジタル信号
Ｐ１，Ｐ２，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４  入力端子
Ｐ３  出力端子
Ｐ１５  内部端子
Ｖ３１  電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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