(57)【要約】【課題】互いに間隔を置いて形成された複数の導電膜同士の間にコンタクトホールが形成された半導体装置において、導電膜の側面がコンタクトホールのから露出しないようにする。【解決手段】半導体基板１１の上には、シリコン酸化膜１２を介してゲート電極１５が互いに間隔を置いて形成されている。ゲート電極１５は、エッチングストッパ膜１９及び層間絶縁膜２０により覆われている。層間絶縁膜２０にはコンタクトホール２１が形成され、コンタクトホール２１の内部にはコンタクトを構成する金属膜２２が形成されている。コンタクトホール２１は、中心がゲート電極１５同士の間の中心と一致するように配置され、且つ上側の開口寸法ｂが、コンタクトホール２１をパターニングする際の重ね合わせずれ量の最大値をｄｍａｘ  とし、ゲート電極１５同士の間隔をａとするとき、ｂ＞ａ＋２ｄｍａｘ  を満たすように形成されている。【選択図】        図１
2004228308.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成され且つ互いに間隔をおいて並行して延びる複数の導電膜と、
前記複数の導電膜におけるそれぞれの側面及び上面を覆うエッチングストッパ膜と、
前記エッチングストッパ膜の上を含む前記半導体基板上に形成された層間絶縁膜とを備え、
前記層間絶縁膜は、前記複数の導電膜における互いに隣接する導電膜同士の間に、重ね合わせずれ量の最大値が予め測定されている露光装置を用いてパターニングされた貫通孔を有し、
前記貫通孔における前記複数の導電膜が延びる方向と交差する方向の開口寸法は前記互いに隣接する導電膜同士の間隔よりも大きく、且つ前記開口寸法と前記互いに隣接する導電膜同士の間隔との差は、前記重ね合わせずれ量の最大値の２倍よりも大きいことを特徴とする半導体装置。
【請求項２】
前記貫通孔の平面形状は、前記複数の導電膜が延びる方向と交差する方向に長径を持つ長円形状又は楕円形状であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記エッチングストッパ膜は窒化シリコンからなることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記層間絶縁膜は酸化シリコンからなることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置。
【請求項５】
前記複数の導電膜はポリシリコン、タングステン及びタングステンを含む合金のうちの少なくとも１つの導電性材料からなることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置。
【請求項６】
半導体基板上に互いに間隔を置いて並行して延びる複数の導電膜を形成する工程と、
前記複数の導電膜におけるそれぞれの側面及び上面を覆うエッチングストッパ膜を形成する工程と、
前記半導体基板上に前記エッチングストッパ膜の上を含む全面にわたって層間絶縁膜を形成する工程と、
前記層間絶縁膜の上にレジスト膜を形成した後、重ね合わせずれ量の最大値が予め測定されている露光装置を用いて、前記レジスト膜に、その両端部が前記複数の導電膜における互いに隣接する導電膜の上側と重なり合う開口部をパターニングする工程と、
前記パターニングされたレジスト膜及び前記エッチングストッパ膜をマスクとして層間絶縁膜に対するエッチングを行うことにより、前記互いに隣接する導電膜同士の間に貫通孔を形成する工程とを備え、
前記開口部における前記導電膜の上側と重なり合う部分は、前記複数の導電膜が延びる方向と交差する方向の幅寸法が前記重ね合わせずれ量よりも大きいことを特徴とする半導体装置の製造方法。
【請求項７】
前記レジスト膜の開口部の平面形状は、前記複数の導電膜が延びる方向と交差する方向に長径を持つ長円形状又は楕円形状であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
半導体基板上に互いに間隔を置いて並行して延びる複数の導電膜を形成する工程と、
前記複数の導電膜におけるそれぞれの側面及び上面を覆うエッチングストッパ膜を形成する工程と、
前記半導体基板上に前記エッチングストッパ膜の上を含む全面にわたって層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、前記複数の導電膜における互いに隣接する導電膜同士の間に開口部を有するレジスト膜を形成する工程と、
前記開口部を有するレジスト膜をマスクとして層間絶縁膜に対するエッチングを行うことにより、前記互いに隣接する導電膜同士の間に貫通孔を形成する工程と、
前記貫通孔の壁面を覆う保護膜を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
前記保護膜を形成する工程において、前記保護膜は、前記層間絶縁膜の上に、前記貫通孔の壁面及び底面を含む全面にわたって形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記エッチングストッパ膜を形成する工程において、前記エッチングストッパ膜は、前記半導体基板上に、前記複数の導電膜におけるそれぞれの上面及び壁面の上を含む全面にわたって形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記貫通孔を形成する工程の後で且つ前記保護膜を形成する工程よりも前に、前記エッチングストッパ膜における前記貫通孔の底面部分を除去する工程と、
前記保護膜を形成する工程よりも後に、前記保護膜における前記貫通孔の底面部分を除去する工程とをさらに備えていることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記保護膜を形成する工程よりも後に、前記貫通孔の底面に位置する前記保護膜及びエッチングストッパ膜を順次除去する工程をさらに備えていることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記保護膜は酸化シリコンからなることを特徴とする請求項１０〜１２のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記エッチングストッパ膜は窒化シリコンからなることを特徴とする請求項６〜１３のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記層間絶縁膜は酸化シリコンからなることを特徴とする請求項６〜１４のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記複数の導電膜はポリシリコン、タングステン及びタングステンを含む合金のうちの少なくとも１つの導電性材料からなることを特徴とする請求項６〜１５のうちのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンタクトを有する半導体装置及びその製造方法に関し、ゲート配線等の導電膜に対して自己整合的に形成可能なセルフアラインコンタクトを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＭＩＳ型トランジスタを用いた半導体集積回路装置やＤＲＡＭセルを用いた半導体メモリ装置等の半導体デバイスにおいて、半導体デバイスの微細化に伴い、ゲート配線やビット配線等の配線ピッチが小さくされる傾向にある。
【０００３】
しかし、配線ピッチが小さくなると、配線同士の間にコンタクトホールをパターニングする工程において、パターン間の重ね合わせずれが大きい場合には、コンタクトホールの形成位置が配線同士の間からずれてしまうため、コンタクトがゲート配線やビット配線と短絡して半導体デバイスが動作しなくなるという問題が生じる。
【０００４】
そこで、近年では、ゲート配線等の配線を構成する導電膜の上面及び側面を覆うようにシリコン窒化膜を形成し、該シリコン窒化膜をエッチングストッパ膜として用いることにより、ゲート配線などの導電膜に対して自己整合的にコンタクトホールを形成するセルフアラインコンタクトが提案されている。
【０００５】
以下、従来のセルフアラインコンタクトを有する半導体装置の製造方法について図面を参照しながら説明する。
【０００６】
図１６（ａ）〜図１６（ｃ）及び図１７（ａ）〜図１７（ｃ）は従来のＭＯＳ型トランジスタを備えた半導体装置の製造方法を示している。ここで、図１６（ａ）、図１６（ｂ）及び図１７（ａ）〜図１７（ｃ）は工程順の断面構成を示し、図１６（ｃ）は図１６（ｂ）に示す工程の平面構成を示している。
【０００７】
まず、図１６（ａ）に示すように、化学気相堆積（ＣＶＤ）法により、半導体基板１０１の上に、シリコン酸化膜１０２、ポリシリコン膜１０３、タングステン膜１０４及び第１のシリコン窒化膜１０５を順次堆積した後、ゲートパターンを有するフォトマスク（図示せず）を用いたフォトリソグラフィ法により、ゲート電極形成領域を覆う第１のレジストパターン１０６を形成する。
【０００８】
続いて、第１のレジストパターン１０６マスクとしたドライエッチング法により、第１のシリコン窒化膜１０５、タングステン膜１０４、ポリシリコン膜１０３及びシリコン酸化膜１０２を順次選択的にエッチングする。これにより、ポリシリコン膜１０３及びタングステン膜１０４からＭＯＳ型トランジスタのゲート電極１０７を形成する。
【０００９】
次に、図１６（ｂ）に示すように、第１のレジストパターン１０６を除去した後、互いに隣接するゲート電極１０７をマスクとして半導体基板に不純物を拡散することにより、ＭＯＳ型トランジスタのソース電極又はドレイン電極となる不純物拡散領域１０８を形成する。続いて、第１のシリコン窒化膜１０５の上及びゲート電極１０７と第１のシリコン窒化膜１０５との壁面の上とを含むように、半導体基板１０１上に全面にわたって、第２のシリコン窒化膜１０９を堆積する。ここで、第１のシリコン窒化膜１０５及び第２のシリコン窒化膜１０９はゲート電極を覆うエッチングストッパ膜１１０となる。
【００１０】
続いて、第２のシリコン窒化膜１０９の上に酸化シリコンからなる層間絶縁膜１１１を堆積した後、ホールパターンを有するフォトマスク（図示せず）を用いたフォトリソグラフィ法により、コンタクトホール形成領域とに平面円形状の開口部１１２ａを有する第２のレジストパターン１１２を形成する。
【００１１】
第２のレジストパターン１１２の開口部１１２ａの平面配置について図１６（ｃ）を用いて説明する。図１６（ｃ）に示すように、第２のレジストパターン１１２の開口部１１２ａは、中心が互いに隣接するゲート電極１０７同士の中心に位置するように配置される。ここで、ゲート電極１０７は、幅寸法が約１８０ｎｍで且つゲート電極１０７同士の間隔が約３２０ｎｍ（即ち、ゲート配線間ピッチが約５００ｎｍ）となるようにパターニングされている。ゲート電極１０７に対して、ホールパターンである開口部１１２ａは、開口径が約２００ｎｍでありゲート直交方向のピッチが約５００ｎｍで且つゲート平行方向方向のピッチが約５００ｎｍとなるように設計されている。このとき、開口部１１２ａに隣接するゲート電極１０７との間隔は両側共に約６０ｎｍとなる。
【００１２】
次に、図１７（ａ）に示すように、第２のレジストパターン１１２を用いたドライエッチング法により層間絶縁膜１１１にコンタクトホール１１３を形成する。層間絶縁膜１１１をエッチングするエッチングガスは、Ｃ４Ｆ６またはＣ５Ｆ８を用いる。
【００１３】
次に、図１７（ｂ）に示すように、コンタクトホール１１３の下側に位置する第２のシリコン窒化膜１０９を除去して半導体基板１０１の不純物拡散領域１０８を露出する。第２のシリコン窒化膜１０９エッチングするガスとしてＣＦ４  又はＣＨＦ３  を用いる。
【００１４】
次に、図１７（ｃ）に示すように、コンタクトホール１１３の内部を埋めるように金属膜１１４を形成することにより、不純物拡散領域１０８と電気的に接続されたコンタクト及び配線層を形成する。
【００１５】
しかし、第２のレジストパターン１１２を形成する際のフォトリソグラフィ工程において、ゲートパターンに対するホールパターンの重ね合わせに位置ずれが生じると、ゲート電極１０７に対して、設計上の位置（即ち、開口部１１２ａの中心が、互いに隣接するゲート電極１０７同士の中心とほぼ一対する位置）からずれた位置に開口部１１２ａが形成されることとなる。
【００１６】
以下に、従来の半導体装置の製造方法において、重ね合わせずれが生じた場合について図１８（ａ）〜図１８（ｃ）を用いて具体的に説明する。
【００１７】
図１８（ａ）は、図１６（ｂ）に示すフォトリソグラフィ工程においてパターン間の重ね合わせずれが生じた場合の平面構成を示し、図１８（ｂ）及び図１８（ｃ）はそれぞれ図１７（ａ）及び図１７（ｂ）に示す工程と対応する工程の断面構成を示している。
【００１８】
図１８（ａ）に示すように、露光装置の重ね合わせずれにより、コンタクトホール１１３の中心は、互いに隣接するゲート電極１０７同士の中心からずれて配置されている。図１８（ａ）は、重ね合わせずれが約８０ｎｍの場合を示している。なお、重ね合わせずれ量は、互いに隣接するゲート電極１０７同士の中心線と、コンタクトホール１１３の中心との距離ｄとして測定される。
【００１９】
ここで、重ね合わせずれ量は、第２のレジストパターン１１２を形成する際のパターン露光に用いる露光装置（ステッパ）の精度によって決まる値であり、その最大値を予め測定することが可能である。
【００２０】
次に、図１８（ｂ）に示すように、第２のレジストパターン１１２をマスクとして層間絶縁膜１１１をエッチングすると、コンタクトホール１１３の端部にはゲート電極１０７の上側に位置するエッチングストッパ膜１１０が露出する。この際、エッチングストッパ膜１１０の上部がエッチングされるが、エッチングガスのシリコン窒化膜に対するエッチングレートが小さいため、ゲート電極１０７は露出されない。
【００２１】
次に、図１８（ｃ）に示すように、コンタクトホール１１３の底部に露出した第２のシリコン窒化膜１０９を除去する工程において、エッチングストッパ膜１１０の上部はさらにエッチングされるが、第２のシリコン窒化膜１０９と比べて第１のシリコン窒化膜１０５は十分厚く形成されているため、ゲート電極１０７は露出されない。
【００２２】
このように、従来の半導体装置の製造方法では、エッチングストッパ膜１１０を形成することにより、ゲートパターンに対するホールパターンの重ね合わせマージン確保することができ、コンタクトホール１１３をゲート電極１０７に対して自己整合的に形成される。
【００２３】
【特許文献１】
特開平１０−１２８６８号公報
【００２４】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体装置の製造方法において、ホールパターンの重ね合わせずれにより、コンタクトホール１１３の壁面がゲート電極１０７の側面とほぼ同一面に接するように配置された場合に、コンタクトとなる金属膜１１４とゲート電極１０７との間が短絡するという問題が生じる。
【００２５】
以下に、コンタクトホール形成時の重ね合わせずれ量の影響について具体的に説明する。
【００２６】
図１９は、ゲートパターンに対するホールパターンの重ね合わせずれ量と、コンタクト−ゲート間のリーク電流との関係を示すグラフである。図１９において、横軸は、図１６（ｃ）に示す第２のレジストパターン１１２を形成する工程において、その形成位置を所定の位置からずらして形成した場合のゲート電極１０７同士の中心と開口部１１２ａの中心との距離を表している。また、縦軸は、第２のレジストパターン１１２をずらして形成した場合の金属膜１１４とゲート電極１０７と間に流れるリーク電流を示している。
【００２７】
図１９に示すように、重ね合わせずれ量が４０ｎｍよりも小さい場合には、金属膜１１４とゲート電極１０７との間に電流は流れておらず、コンタクト−ゲート間の短絡が生じていない。同様に、重ね合わせずれ量が８０ｎｍよりも大きい場合においても、コンタクト−ゲート間の短絡は生じていない。これに対し、重ね合わせずれ量が約４０〜８０ｎｍの範囲では金属膜１１４とゲート電極１０７との間にリーク電流が生じている。特に、重ね合わせずれ量が約６０ｎｍ付近では金属膜１１４とゲート電極１０７とのリーク電流が大きく、コンタクト−ゲート間に短絡が生じていることが明らかである。
【００２８】
図２０はゲートパターンに対するホールパターンの重ね合わせずれ量と、エッチングストッパ膜のエッチング深さとの関係を示すグラフである。ここで、エッチングストッパ膜のエッチング深さとは、層間絶縁膜１１１に対するエッチングが終了した時点において、エッチングストッパ膜１１０のゲート電極１０７の側面と同一面上でのエッチング深さのことである。
【００２９】
図２０に示すように、重ね合わせずれ量が２０ｎｍ以下の場合にはエッチングストッパ膜１１０はほとんどエッチングされていない。これは、図１６（ｂ）及び図１６（ｃ）の第２のレジストパターン１１２と同様に、開口部１１２ａがエッチングストッパ膜１１０の上側と重なり合わないためである。
【００３０】
重ね合わせずれ量が大きくなると、第２のレジストパターン１１２の開口部１１２ａは、ゲート電極１０７の上側に重なり合うように配置されるため、エッチングストッパ膜１１０が上面側からエッチングされるようになる。そのエッチング深さは重ね合わせずれ量が約６０ｎｍで最大となる。
【００３１】
以上説明したように、重ね合わせずれ量が約６０ｎｍ付近となる場合に、エッチングストッパ膜１１０におけるゲート電極１０７の側面と同一面上に形成された部分が深くエッチングされるため、ゲート電極１０７とコンタクトとが短絡することが分かる。
【００３２】
ここで、従来の半導体装置において、コンタクトホール１１３の直径は約２００ｎｍであり、ゲート電極１０７同士の間隔は約３２０ｎｍであるため、重ね合わせにずれが生じていない場合には、コンタクトホール１１３とゲート電極１０７との水平方向の間隔は約６０ｎｍである。つまり、重ね合わせずれ量が約６０ｎｍの場合とはコンタクトホール１１３の壁面がゲート電極１０７と接する位置に形成される場合であり、従って、第２のレジストパターン１１２の開口部１１２ａの壁面がゲート電極１０７の側面とほぼ同一の面に接するように配置される場合に、ゲート電極１０７とコンタクトとの短絡が生じると言える。
【００３３】
以下に、従来の半導体装置の製造方法において、ゲート電極１０７の側面の上側に開口部１１２ａの壁面が配置されるように重ね合わせずれが生じた場合の工程順の様子を図２１（ａ）〜図２１（ｃ）を用いて説明する。ここで、図２１（ａ）は図１６（ｂ）に示す工程と同一の工程の平面構成を示し、図２１（ｂ）及び図２１（ｃ）はそれぞれ図１７（ａ）及び図１７（ｂ）に示す工程と対応する工程の断面構成を示している。
【００３４】
図２１（ａ）に示すように、重ね合わせずれ量が所定の位置から約６０ｎｍずれて形成されると、第２のレジストパターン１１２の開口部１１２ａの側面がゲート電極１０７の側面と同一面上に接するように配置される。この際、開口部１１２ａの下側には、エッチングストッパ膜１１０の端部がわずかに露出された状態である。
【００３５】
次に、図２１（ｂ）に示すように、第２のレジストパターン１１２をマスクとして層間絶縁膜１１１に対するエッチングを行うことにより、エッチングストッパ膜１１０の端部がエッチングされる。この際、エッチングストッパ膜１１０におけるゲート電極１０７の側面と同一面でのエッチング深さは、開口部１１２ａがゲート電極１０７の上側に配置される場合と比べて大きくなる。
【００３６】
次に、図２１（ｃ）に示すように、開口部１１２ａの底面に露出した第２のシリコン窒化膜を除去する工程において、ゲート電極１０７の側面に接する第２のシリコン窒化膜１０９までもが部分的に除去され、ゲート電極１０７が露出してしまう。従って、図１７（ｃ）に示す工程と同様にして金属膜１１４をコンタクトホール１１３に埋め込むと、ゲート電極１０７の側面と金属膜１１４とが短絡する。
【００３７】
以下に、重ね合わせずれ量の違いにより、層間絶縁膜１１１をエッチングする工程におけるエッチングストッパ膜１１０に対するエッチングの様子を図２２（ａ）及び図２２（ｂ）を用いて具体的に説明する。ここで、図２２（ａ）は、図１８（ａ）と同様に、開口部１１２ａがゲート電極１０７の上側と重なり合うように配置された場合を示し、図２２（ｂ）は図２１（ａ）と同様に、開口部１１２ａの壁面がゲート電極１０７の側面とほぼ同一面上に配置された場合を示す断面構成の部分拡大図である。
【００３８】
図２２（ａ）及び図２２（ｂ）に示すように、層間絶縁膜１１１をエッチングする工程は、エッチングガスと層間絶縁膜１１１との反応生成物が被エッチング面に堆積して高分子堆積膜１１５が形成される工程と、エッチングガスが被エッチング面（すなわち、層間絶縁膜１１１、エッチングストッパ膜１１０及び高分子堆積膜１１５の表面）をエッチングする工程とが競合した状態にある。
【００３９】
ここで、図２２（ａ）に示すように、開口部１１２ａがゲート電極１０７の上側部分と重なり合うように配置される場合、エッチングストッパ膜１１０の上面の面積が大きいため、被エッチング面はなだらかな斜面となる。この際、高分子堆積膜１１５はエッチング方向に対して垂直面や急峻な斜面と比べて、水平面やなだらかな斜面に堆積しやすいため、エッチングストッパ膜１１０の上面は高分子堆積膜１１５が厚く堆積され、エッチングが進行しにくくなるので、エッチングストッパ膜１１０のエッチング深さは小さくなる。
【００４０】
一方、図２２（ｂ）に示すように、ゲート電極１０７の側面の上側とほぼ一致するように開口部１１２ａが配置される場合には、エッチングストッパ膜の側面部分がエッチングされる。この際、エッチングストッパ膜１１０の上面における露出面積が小さいため、エッチングストッパ膜の被エッチング面は急峻な傾斜面となる。従って、エッチングストッパ膜１１０の上面における高分子堆積膜１１５の膜厚は小さくなるため、エッチングが進行しやすくなるので、エッチングストッパ膜１１０のエッチング深さは大きくなる。
【００４１】
このように、開口部１１２ａの壁面がゲート電極１０７の側面とほぼ同一の面に接して配置される場合、エッチングストッパ膜１１０が深くエッチングされることとなる。
【００４２】
以上説明したように、前記従来の半導体装置の製造方法は、ホールパターンを形成するフォトリソグラフィ工程において、パターン間の重ね合わせずれ量によってはエッチングストッパ膜１１０が深くエッチングされてしまうことがあり、この場合にゲート電極１０７がコンタクトホール１１３の内部に露出してコンタクトと短絡するという問題を有している。
【００４３】
本発明は、前記従来の課題を解決し、互いに間隔を置いて形成された複数の導電膜同士の間にコンタクトホールが形成された半導体装置において、導電膜の側面がコンタクトホールから露出しないようにすることを目的とする。
【００４４】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、貫通孔を形成する工程において重ね合わせ誤差が生じた場合であっても、貫通孔の壁面が第１導電膜の側面と同一面に接しないように貫通孔の開口寸法を大きくするか、又は貫通孔を形成した後に貫通孔の壁面を覆う保護膜を形成する構成とする。
【００４５】
具体的に、本発明の半導体装置は、半導体基板上に形成され且つ互いに間隔をおいて並行して延びる複数の導電膜と、複数の導電膜におけるそれぞれの側面及び上面を覆うエッチングストッパ膜と、エッチングストッパ膜の上を含む半導体基板上に形成された層間絶縁膜とを備え、層間絶縁膜は、複数の導電膜における互いに隣接する導電膜同士の間に、重ね合わせずれ量の最大値が予め測定されている露光装置を用いてパターニングされた貫通孔を有し、貫通孔における複数の導電膜が延びる方向と交差する方向の開口寸法は互いに隣接する導電膜同士の間隔よりも大きく、且つ開口寸法と互いに隣接する導電膜同士の間隔との差は、重ね合わせずれ量の最大値の２倍よりも大きい。
【００４６】
本発明の半導体装置によると、貫通孔の開口寸法と導電膜の間隔との差が重ね合わせずれ量の最大値の２倍よりも大きいため、貫通孔を形成する工程において重ね合わせずれが生じる場合であっても、貫通孔上部の壁面は導電膜の上側に配置されるので、貫通孔上部の壁面が導電膜の側面とほぼ同一の面に接するように形成されることがない。従って、貫通孔形成工程において、エッチングストッパ膜の側面部分が急峻にエッチングされることがなくなるため、導電膜の側面を露出しないように貫通孔が形成される。
【００４７】
本発明の半導体装置において、貫通孔の平面形状は、複数の導電膜が延びる方向と交差する方向に長径を持つ長円形状又は楕円形状であることが好ましい。
【００４８】
このようにすると、導電膜が延びる方向と交差する方向においては、貫通孔上部の壁面が導電膜の上側に配置されるように開口寸法を確保しながらも、導電膜が延びる方向においては開口寸法を小さくできるため、貫通孔を導電膜が延びる方向に高密度に形成することができる。これにより、半導体素子の高密度化が可能となる。
【００４９】
本発明の半導体装置において、エッチングストッパ膜は窒化シリコンからなることが好ましい。
【００５０】
このようにすると、貫通孔形成時にエッチングストッパ膜のエッチングレートを小さくすることが可能となり、エッチングストッパ膜をマスクとする自己整合的なコンタクトが確実に形成される。
【００５１】
本発明の半導体装置において、層間絶縁膜は酸化シリコンからなることが好ましい。
【００５２】
このようにすると、貫通孔形成時に、層間絶縁膜のエッチングストッパ膜に対するエッチング選択比を向上することができ、自己整合的なコンタクトが確実に形成される。
【００５３】
本発明の半導体装置において、複数の導電膜はポリシリコン、タングステン及びタングステンを含む合金のうちの少なくとも１つの導電性材料からなることが好ましい。
【００５４】
本発明に係る第１の半導体装置の製造方法は、半導体基板上に互いに間隔を置いて並行して延びる複数の導電膜を形成する工程と、複数の導電膜におけるそれぞれの側面及び上面を覆うエッチングストッパ膜を形成する工程と、半導体基板上にエッチングストッパ膜の上を含む全面にわたって層間絶縁膜を形成する工程と、層間絶縁膜の上にレジスト膜を形成した後、重ね合わせずれ量の最大値が予め測定されている露光装置を用いて、レジスト膜に、その両端部が複数の導電膜における互いに隣接する導電膜の上側と重なり合う開口部をパターニングする工程と、パターニングされたレジスト膜及びエッチングストッパ膜をマスクとして層間絶縁膜に対するエッチングを行うことにより、互いに隣接する導電膜同士の間に貫通孔を形成する工程とを備え、開口部における導電膜の上側と重なり合う部分は、複数の導電膜が延びる方向と交差する方向の幅寸法が重ね合わせずれ量よりも大きい。
【００５５】
本発明の第１の半導体装置の製造方法によると、レジスト膜の開口部における導電膜の上側と重なり合う部分は、複数の導電膜が延びる方向と交差する方向の幅寸法が重ね合わせずれ量よりも大きいため、重ね合わせずれが生じてもレジスト膜の開口部の端部は第１導電膜の上側と重なり合うように配置される。従って、レジスト膜の開口部の壁面が導電膜の側面と同一面と接するように配置されることがなくなるため、エッチングストッパ膜の側面部分が急峻にエッチングされることがなく、導電膜の側面を露出しないように貫通孔を形成できる。
【００５６】
本発明の第１の半導体装置の製造方法において、レジスト膜の開口部の平面形状は、複数の導電膜が延びる方向と交差する方向に長径を持つ長円形状又は楕円形状であることが好ましい。
【００５７】
このようにすると、導電膜が延びる方向と交差する方向においては、開口部の端部が導電膜の上側と重なり合うように開口寸法を確保しながらも、導電膜が延びる方向においては開口寸法を小さくできるため、貫通孔を導電膜が延びる方向に高密度に形成することができる。これにより、半導体素子の高密度化が可能となる。
【００５８】
本発明に係る第２の半導体装置の製造方法は、半導体基板上に互いに間隔を置いて並行して延びる複数の導電膜を形成する工程と、複数の導電膜におけるそれぞれの側面及び上面を覆うエッチングストッパ膜を形成する工程と、半導体基板上にエッチングストッパ膜の上を含む全面にわたって層間絶縁膜を形成する工程と、層間絶縁膜の上に、複数の導電膜における互いに隣接する導電膜同士の間に開口部を有するレジスト膜を形成する工程と、開口部を有するレジスト膜をマスクとして層間絶縁膜に対するエッチングを行うことにより、互いに隣接する導電膜同士の間に貫通孔を形成する工程と、貫通孔の壁面を覆う保護膜を形成する工程とを備えている。
【００５９】
本発明の第２の半導体装置の製造方法によると、貫通孔の壁面を覆う保護膜を形成する工程を備えているため、貫通孔形成時に貫通孔の内部にゲート電極の側面が露出した場合にも保護膜によりゲート電極の露出部分を保護することができる。
【００６０】
本発明の第２の半導体装置の製造方法において、保護膜を形成する工程において、保護膜は、層間絶縁膜の上に、貫通孔の壁面及び底面を含む全面にわたって形成することが好ましい。
【００６１】
本発明の第２の半導体装置の製造方法において、エッチングストッパ膜を形成する工程において、エッチングストッパ膜は、半導体基板上に、複数の導電膜におけるそれぞれの上面及び壁面の上を含む全面にわたって形成することが好ましい。
【００６２】
本発明の第２の半導体装置の製造方法において、貫通孔を形成する工程の後で且つ保護膜を形成する工程よりも前に、エッチングストッパ膜における貫通孔の底面部分を除去する工程と、保護膜を形成する工程よりも後に、保護膜における貫通孔の底面部分を除去する工程とをさらに備えていることが好ましい。
【００６３】
このようにすると、貫通孔の底面に位置する半導体基板が露出されるので、貫通孔に半導体基板と接続するコンタクトを確実に形成することができる。
【００６４】
本発明の第２の半導体装置の製造方法において、保護膜を形成する工程よりも後に、貫通孔の底面に位置する保護膜及びエッチングストッパ膜を順次除去する工程をさらに備えていることが好ましい。
【００６５】
このようにすると、貫通孔の底面に位置する半導体基板が露出する際に、エッチングによる半導体基板のダメージを低減することができる。
【００６６】
本発明の第２の半導体装置の製造方法において、保護膜は酸化シリコンからなることが好ましい。
【００６７】
本発明の第１の半導体装置の製造方法又は第２の半導体装置の製造方法において、エッチングストッパ膜は窒化シリコンからなることが好ましい。
【００６８】
このようにすると、層間絶縁膜に貫通孔を形成する工程において、エッチングストッパ膜により確実にエッチングが停止するため、自己整合的なコンタクトを確実に形成することができる。
【００６９】
本発明の第１の半導体装置の製造方法又は第２の半導体装置の製造方法において、層間絶縁膜は酸化シリコンからなることが好ましい。
【００７０】
このようにすると、層間絶縁膜に貫通孔を形成する工程においてエッチングストッパ膜とのエッチング選択比を向上できるので、自己整合的なコンタクトを確実に形成することができる。
【００７１】
本発明の第１の半導体装置の製造方法又は第２の半導体装置の製造方法において、複数の導電膜はポリシリコン、タングステン及びタングステンを含む合金のうちの少なくとも１つの導電性材料からなることが好ましい。
【００７２】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００７３】
図１（ａ）は第１の実施形態に係る半導体装置の平面構成を示し、図１（ｂ）は、図１（ａ）のＩｂ−Ｉｂ線における断面構成を示している。なお、図１（ａ）では、コンタクトホールが露出されるように配線層及びコンタクトの図示を省略している。
【００７４】
図１（ａ）及び図１（ｂ）に示すように、例えば、シリコンからなる半導体基板１１の上には、膜厚が約２ｎｍのシリコン酸化膜１２を介して、膜厚が約８０ｎｍのポリシリコン膜１３及び膜厚が約６０ｎｍのタングステン膜１４が互いに間隔を置いて並行して延びるように積層されている。ここで、ポリシリコン膜１３及びタングステン膜１４は、ＭＩＳ型トランジスタのゲート電極１５を構成し、シリコン酸化膜１２はゲート絶縁膜となる。ゲート電極１５の側方の半導体基板１１にはＭＩＳ型トランジスタのソース電極又はドレイン電極となる不純物拡散領域１６が形成されている。
【００７５】
ゲート電極１５の上面（すなわち、タングステン膜１４の上面）の上には、膜厚が約２００ｎｍの第１のシリコン窒化膜１７が形成されており、該第１のシリコン窒化膜１７の上を含む半導体基板１１上には、ゲート電極１５の側面を覆うように、膜厚が約３０ｎｍの第２のシリコン窒化膜１８が形成されている。
【００７６】
ここで、第１のシリコン窒化膜１７及び第２のシリコン窒化膜１８はコンタクトホール形成時にゲート電極１５を保護するエッチングストッパ膜１９となる。
【００７７】
エッチングストッパ膜１９の上には、膜厚が約８００ｎｍの酸化シリコンからなる層間絶縁膜２０が形成されており、層間絶縁膜２０におけるゲート電極１５同士の間に位置する部分には、直径ｂが約５００ｎｍの平面円形状のコンタクトホール２１が設けられている。層間絶縁膜２０には、コンタクトホール２１の内部を埋めるように例えばタングステンからなる金属膜２２が形成されている。金属膜２２は、不純物拡散領域１６と電気的に接続されたコンタクト及び配線層となる。
【００７８】
以下、ゲート電極１５及びコンタクトホール２１の平面配置について図１（ａ）を用いて具体的に説明する。
【００７９】
ゲート電極１５は、約５００ｎｍのピッチで互いに間隔を置いて並行して配列されている。ここで、ゲート電極１５の幅寸法は約１８０ｎｍであり、隣接するゲート電極１５同士の間隔ａは約３２０ｎｍである。以下の説明において、ゲート電極１５が延びる方向をゲート平行方向と称し、ゲート電極１５が延びる方向と直交する方向をゲート直交方向と称する。
【００８０】
コンタクトホール２１のパターン（以下、ホールパターンと称する）は、ゲート垂直方向のピッチが約５００ｎｍでゲート並行方向のピッチが８００ｎｍとなるように配置されており、ホールパターンを形成する工程において、ゲート電極１５のパターン（以下、ゲートパターンと称する）に対してホールパターンの重ね合わせに位置のずれが生じなかった場合、すなわち、コンタクトホール２１が設計上の位置からずれが生じた場合に、コンタクトホール２１は、そのゲート直交方向の中心が互いに隣接するゲート電極１５の間を結ぶ中心線上に位置するように配置される。
【００８１】
コンタクトホール２１は、直径ｂがゲート電極１５同士の間隔ａよりも大きいため、ゲート直交方向の端部は、両側に隣接するゲート電極１５と平面配置が重なり合うオーバーラップ領域２１ａとなる。オーバーラップ領域２１ａにおけるゲート直交方向の幅寸法ｃは約９０ｎｍである。
【００８２】
ここで、ホールパターンをゲートパターンの上に重ね合わせる工程において、露光装置の精度によりパターン間の重ね合わせにずれが生じる場合がある。第１の実施形態では、ホールパターン形成工程には、重ね合わせずれ量の最大値が約８０ｎｍであることが予め測定されている露光装置を用いてホールパターンを形成している。
【００８３】
第１の実施形態の半導体装置は、重ね合わせずれを生じることなく形成されている場合に、オーバーラップ領域２１ａにおけるゲート平行方向の幅寸法ｃが、重ね合わせずれ量の最大値よりも大きいことを特徴とする。すなわち、重ね合わせずれ量の最大値をｄｍａｘ  とすると、コンタクトホールの層間絶縁膜２０上面における直径ｂは、ｂ＞ａ＋２ｄｍａｘ  を満たすように形成されている。
【００８４】
これにより、コンタクトホール２１の直径ｂとゲート電極１０７同士の間隔ａとの差は、重ね合わせずれ量の最大値の２倍よりも大きくり、ゲートパターンに対してホールパターンが所定の位置からずれて形成される場合であっても、コンタクトホール２１の壁面がゲート電極１５の側面と同一の面に接しないような重ね合わせマージンとして、重ね合わせずれ量の最大値よりも大きい幅寸法を確保することができる。従って、コンタクトホール２１におけるゲート直交方向の端部がゲート電極１５の側面と同一の面に接して形成されることがなく、ゲート電極１５とコンタクトとの短絡を防止することができる。
【００８５】
以下に、前述のように構成された第１の実施形態の半導体装置の製造方法について図面を参照しながら説明する。
【００８６】
図２（ａ）〜図２（ｃ）及び図３（ａ）〜図３（ｃ）は第１の実施形態に係る半導体装置の製造方法を示している。
【００８７】
まず、図２（ａ）に示すように、例えば、熱酸化法により半導体基板１１の上にシリコン酸化膜１２を形成した後、化学気相堆積（ＣＶＤ）法により、膜厚が約８０ｎｍのポリシリコン膜１３及び膜厚が約６０ｎｍのタングステン膜１４及び膜厚が約２００ｎｍの第１のシリコン窒化膜１７を順次形成する。
【００８８】
その後、第１のシリコン窒化膜１７の上に感光性レジスト材料を塗布してレジスト膜を形成する。続いて、ゲートパターンを有するフォトマスクを用いたフォトリソグラフィ法により、レジスト膜に対してパターン露光を行った後、露光されたレジスト膜を現像することにより、ゲート電極形成領域を覆う第１のレジストパターン２３を形成する。
【００８９】
次に、図２（ｂ）に示すように、第１のレジストパターン２３をマスクとしたドライエッチング法により、第１のシリコン窒化膜１７、タングステン膜１４、ポリシリコン膜１３及びシリコン酸化膜１２を順次選択的に除去する。これにより、ポリシリコン膜１３及びタングステン膜１４からゲート電極１５がパターニングされる。
【００９０】
続いて、第１のレジストパターン２３を除去した後、ゲート電極１５の間の半導体基板１１に不純物を注入してソース領域又はドレイン領域となる不純物拡散領域１６を形成する。
【００９１】
次に、図２（ｃ）に示すように、半導体基板１１の上にゲート電極１５の側面を覆うように全面にわたって、膜厚が約３０ｎｍの第２のシリコン窒化膜１８及び膜厚が約８００ｎｍの酸化シリコンからなる層間絶縁膜２０とを順次形成し、化学機械的研磨（ＣＭＰ）法により、層間絶縁膜２０の上面を平坦化する。
【００９２】
ここで、第１のシリコン窒化膜１７及び第２のシリコン窒化膜１８は、コンタクトホール形成工程におけるエッチングストッパ膜１９となる。
【００９３】
次に、図３（ａ）に示すように、層間絶縁膜２０の上に感光性レジスト材料を塗布してレジスト膜を形成する。続いて、ホールパターンを有するフォトマスクを用いたフォトリソグラフィ法により、形成したレジスト膜に対して、予め重ね合わせずれ量の最大値が測定されている露光装置を用いてパターン露光を行った後、露光されたレジスト膜を現像することにより、コンタクトホール形成領域に開口部２４ａを有する第２のレジストパターン２４を形成する。
【００９４】
ここで、第２のレジストパターン２４の開口部２４ａは、直径ｂが約５００ｎｍで且つ中心が互いに隣接するゲート電極１５同士の中心に位置するように形成される。この際、開口部２４ａの直径ｂはゲート電極１５の間隔ａよりも大きいため、開口部２４ａにおけるゲート垂直方向の端部は、ゲート電極１５の上側と重なり合うオーバーラップ領域２１ａとなる。ゲート電極１５同士の間隔ａは約３２０ｎｍであるため、開口部２４ａの直径ｂが約５００ｎｍであるため、開口部２４ａが所定の位置に形成された場合にはオーバーラップ領域２１ａの幅寸法ｃは９０ｎｍとなる。
【００９５】
続いて、エッチングガスとして例えばＣ４Ｆ６又はＣ５Ｆ８を用いたドライエッチング法により、第２のレジストパターン２４の開口部２４ａに露出した層間絶縁膜２０を除去することにより、層間絶縁膜２０を貫通するコンタクトホール２１を形成する。
【００９６】
コンタクトホール２１の形成工程において、エッチングガスは酸化シリコンに対するエッチング速度が相対的に大きいため、エッチングストッパ膜１９によりゲート電極１５を保護しながら層間絶縁膜２０を除去することができる。このエッチング工程により、エッチングストッパ膜１９の上部がエッチングされるが、開口部２４ａがゲート電極１５の上側と重なり合うように形成されるため、エッチングストッパ膜１９におけるゲート電極１５の側面に接する部分が急峻にエッチングされることがない。
【００９７】
次に、図３（ｂ）に示すように、第２のレジストパターン２４を除去した後、エッチングガスとして例えばＣＨＦ３  又はＣＦ４  等からなるフルオロカーボンガスを用いたドライエッチング法により、コンタクトホール２１の底面に露出する第２のシリコン窒化膜１８をエッチング除去することにより、コンタクトホール２１の底面に半導体基板１１を露出する。
【００９８】
次に、図３（ｃ）に示すように、ＣＶＤ法により、コンタクトホール２１の内部を充填するように例えば銅からなる金属膜２２を堆積することにより、コンタクト及び配線層を形成して図１（ａ）及び図１（ｂ）に示す第１の実施形態の半導体装置が完成する。
【００９９】
第１の実施形態の半導体装置の製造方法によると、第２のレジストパターン２４の開口部２４ａは、ゲート電極１５の上側と重なり合うように形成されており、且つゲート電極１５の上側と重なり合う部分のゲート直交方向の幅寸法が重ね合わせずれ量の最大値よりも大きいため、第２のレジストパターン２４を形成する工程において重ね合わせずれが生じても第２のレジストパターン２４はゲート電極１５の上側と重なり合うように配置される。
【０１００】
従って、従来の半導体装置の製造方法のようにエッチングストッパ膜１９におけるゲート電極１５の側面部分が急峻にエッチングされることがないので、ゲート電極１５の側面が露出されることがない。
【０１０１】
以下、ホールパターンの形成位置にずれが生じた場合について図４（ａ）〜図４（ｃ）を用いて説明する。図４（ａ）は図２（ｂ）及び図２（ｃ）に示す工程において重ね合わせずれが生じた場合の平面図であり、図４（ｂ）及び図４（ｃ）はそれぞれ図３（ａ）及び図３（ｂ）と対応する工程の断面構成図である。
【０１０２】
図４（ａ）の平面図に示すように、重ね合わせずれが生じる場合、その重ね合わせずれ量は、互いに隣接するゲート電極１５同士の中心とコンタクトホール２１の中心との距離ｄとして測定できる。ここで、重ね合わせずれが生じなかった場合のオーバーラップ領域２１ａの幅寸法ｃが重ね合わせずれ量の最大値ｄｍａｘ  よりも大きくなるように設計されているため、重ね合わせずれが生じる場合には、開口部２４ａの壁面の位置がゲート電極１５の側面とほぼ同一の面上までずれることがなく、開口部２４ａはゲート電極１５の上側と重なり合うように配置される。
【０１０３】
従って、図４（ｂ）の断面図に示すように、第２のレジストパターン２４を用いた層間絶縁膜２０に対するエッチング工程において、開口部２４ａのオーバーラップする両側のゲート電極１５の上側部分のエッチングストッパ膜１９は緩慢な斜面にエッチングされる。
【０１０４】
その後、図４（ｃ）の断面図に示すように、コンタクトホール２１の底面に露出した第２のシリコン窒化膜を除去う工程では、エッチングストッパ膜１９のゲート側面部分が急峻にエッチングされていないため、ゲート電極の側面が露出することがない。
【０１０５】
以下に、前述した第１の実施形態の半導体装置の製造方法において、重ね合わせずれ量を変化させた場合の半導体装置の特性について説明する。
【０１０６】
図５は、第２のレジストパターン２４を形成する工程においてゲート電極１５同士の中心からずらして形成した場合の重ね合わせずれ量と、ゲート電極１５の側面に沿った面におけるエッチングストッパ膜１９のエッチング深さとの関係を示している。
【０１０７】
ここで、縦軸はゲート電極１５の側面と同一面上におけるエッチングストッパ膜１９のエッチング深さの測定値であり、また横軸はゲートパターンに対するホールパターンの重ね合わせずれ量を表し、互いに隣接するゲート電極１５同士の間の中心とコンタクトホール２１の中心との距離のことである。
【０１０８】
図５に示すように、エッチングストッパ膜１９のエッチング深さは重ね合わせずれ量に拘わらずほぼ一定である。つまり、従来の半導体装置の製造方法ように、特定の位置ずれ量でエッチングストッパ膜１９が急峻にエッチングされることがないことを示している。
【０１０９】
図６は、第２のレジストパターン２４を形成する工程においてゲート電極１５同士の中心からずらして形成した場合の重ね合わせずれ量と、ゲート電極１５とコンタクトとの間に流れる電流量との関係を示している。
【０１１０】
図６に示すように、ホールパターンの位置ずれ量に拘わらず短絡は生じていないことが確認できる。
【０１１１】
なお、第１の実施形態において、第２のレジストパターン２４の開口部２４ａ及び該開口部２４ａは平面円形状に限られず、ゲート直交方向の開口寸法と互いに隣接するゲート電極１５同士の間隔との差が重ね合わせずれ量の２倍よりも大きくなるように形成されていればよく、平面形状はだ円形状、長円形状、多角形状であってもよい。
【０１１２】
勿論、開口部２４ａと同等の形状となるコンタクトホール２１における形状も平面円形状に限られず、層間絶縁膜２０上面側におけるゲート直交方向の開口寸法がいに隣接するゲート電極１５同士の間隔との差が重ね合わせずれ量の２倍よりも大きくなるように形成されていればよく、平面形状はだ円形状、長円形状、多角形状であってもよい。
【０１１３】
なお、第１の実施形態において、エッチングストッパ膜１９は、シリコン窒化膜を用いる構成に限られず、層間絶縁膜２０を構成する材料と比べてエッチングレートが小さい絶縁性材料により構成されていればよい。このようにすると、層間絶縁膜２０にコンタクトホール２１を形成する工程において、ゲート電極１５をエッチングストッパ膜１９により保護することができる。
【０１１４】
また、第１の実施形態において、層間絶縁膜２０を構成する材料は酸化シリコンに限られず、エッチングストッパ膜１９よりもエッチングレートが大きい絶縁性材料であればよい。
【０１１５】
（第１の実施形態の一変形例）
以下に、第１の実施形態の一変形例について図面を参照しながら説明する。
【０１１６】
図７（ａ）及び図７（ｂ）は、第１の実施形態の一変形例に係る半導体装置の平面構成を示し、図７（ｂ）は図７（ａ）のＶＩＩ−ＶＩＩ線における断面構成を示している。図７（ａ）及び図７（ｂ）において、図１（ａ）及び図１（ｂ）に示す構成部材と同一の部材については、同一の符号を用いることにより説明を省略する。
【０１１７】
図７（ａ）及び図７（ｂ）に示すように、本変形例の半導体装置は、ゲート直交方向に長径を持つ長円形状のコンタクトホール２１を備えている。ここで、コンタクトホール２１は、ゲート直交方向の寸法ｂ１  が約５００ｎｍであり、ゲート平行方向の開口寸法ｂ２  が約２００ｎｍである。また、ゲート平行方向のピッチは約５００ｎｍであり、ゲート直交方向のピッチは約５００ｎｍである。
【０１１８】
また、コンタクトホール２１は、ゲート垂直方向の中心が互いに隣接するゲート電極１５同士の中心と一致するように配置されている。ここで、ゲート電極１５同士の間隔は約３２０ｎｍであり、コンタクトホール２１のゲート直交方向の開口寸法が約５００ｎｍであるため、コンタクトホール２１におけるゲート電極１５の上側と重なり合うオーバーラップ領域２１ａは、ゲート直交方向の寸法が約９０ｎｍとなる。
【０１１９】
本変形例の半導体装置においても、コンタクトホール２１におけるゲート垂直方向の端部は、ゲート電極１５の上側と重なり合うように形成されている。ゲート電極１５の上側に重なり合うオーバーラップ領域２１ａの寸法は約９０ｎｍであり、コンタクトホール２１を形成する工程において第２のレジストパターン２４の重ね合わせにずれが生じても、開口部２４ａがゲート電極１５の側面と同一の面に接して形成されることがない。
【０１２０】
以下に、本変形例の半導体装置の製造方法について図２（ａ）〜図２（ｃ）及び図３（ａ）〜図３（ｃ）を用いて説明する。
【０１２１】
まず、図２（ａ）〜図２（ｃ）に示す工程と同様にして、半導体基板１１の上にシリコン酸化膜１２を介してゲート電極１５を形成し、ゲート電極１５の間の半導体基板に不純物を注入して不純物拡散領域１６を形成する。また、ゲート電極１５の側面及び上面を覆うようにエッチングストッパ膜１９及び層間絶縁膜２０を形成する。
【０１２２】
次に、図３（ａ）に示す工程と同様にしてホールパターンとなる開口部２４ａを有する第２のレジストパターン２４を形成する。ここで、開口部２４ａは、ゲート直交方向の寸法が約５００ｎｍであり、ゲート平行方向の開口寸法が約２００ｎｍである。続いて、ドライエッチング方により開口部２４ａの間に露出した層間絶縁膜２０を除去することにより、開口部２４ａと同等の平面形状を有するコンタクトホール２１を形成する。
【０１２３】
ここで、本変形例においても、第１の実施形態と同様に第２のレジストパターン２４の開口部２４ａは、ゲート直交方向の開口寸法ｂと互いに隣接するゲート電極１５同士の間隔ａとの差が重ね合わせずれ量の２倍よりも大きくなるように形成されているため、重ね合わせずれが生じても開口部２４ａの壁面がゲート電極１５の側面とほぼ同一の面に接して形成されることがない。
【０１２４】
次に、図３（ｂ）及び図３（ｃ）に示す工程と同様にして、コンタクトホール２１の下側に露出した第２のシリコン窒化膜１８を除去した後、コンタクトホール２１の内部を埋めるように金属膜２２を形成してコンタクト及び配線層を形成する。
【０１２５】
以上説明したように、第１の実施形態の一変形例の半導体装置によると、コンタクトホール２１を円形状に形成する場合と比べてゲート平行方向のホールピッチが小さくなるため、半導体素子を高密度に形成することができる。
【０１２６】
なお、本変形例において、コンタクトホール２１の形状は長円形状に限られず、ゲート直交方向と比べてゲート平行方向の幅寸法が小さくなるように形成されていればよく、例えばだ円形状又は多角形状であってもよい。
【０１２７】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照しながら説明する。
【０１２８】
図８（ａ）は第２の実施形態に係る半導体装置の平面構成を示し、図８（ｂ）は図８（ａ）のＶＩＩＩｂ−ＶＩＩＩｂ線における断面構成を示している。図８（ａ）及び図８（ｂ）において、図１（ａ）及び図１（ｂ）に示す構成部材と同一の構成部材については、同一の符号を付すことにより説明を省略する。
【０１２９】
図８（ａ）及び図８（ｂ）に示すように、第２の実施形態の半導体装置は、半導体基板１１上にシリコン酸化膜１２を介して、ポリシリコン膜１３及びタングステン膜１４からなるポリメタル構造のゲート電極１５が形成されている。また、ゲート電極１５同士の間に位置する半導体基板１１にはソース領域又はドレイン領域となる不純物拡散領域１６が形成されている。
【０１３０】
ゲート電極１５は、配線ピッチが約５００ｎｍで互いに間隔を置いて並行して配列されている。ここで、各ゲート電極１５の幅寸法は約１８０ｎｍであり、隣接するゲート電極１５同士の間隔ａが約３２０ｎｍである。
【０１３１】
ゲート電極１５の上側には第１のシリコン窒化膜１７が形成されると共に、第１のシリコン窒化膜１７の上を含む半導体基板１１の上には、ゲート電極１５の側面を覆うように第２のシリコン窒化膜１８が形成されている。
【０１３２】
第２のシリコン窒化膜１８の上には膜厚が約８００ｎｍの酸化シリコンからなる層間絶縁膜２０が形成されている。層間絶縁膜２０におけるゲート電極１５同士の間に位置する部分には、直径ｂが約２００ｎｍのコンタクトホール２１が設けられている。
【０１３３】
第２の実施形態の特徴として、コンタクトホール２１の内側には、少なくともその壁面を覆うように膜厚が約３０ｎｍのＮＳＧ膜３１が形成されている。ここで、ＮＳＧ膜とは、不純物がドープされていないシリコン酸化膜（Ｎｏｎｅ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ  ）のことであり、特にホウ素及び燐が添加されていない酸化シリコンの堆積膜をいう。
【０１３４】
コンタクトホール２１には銅からなる金属膜が埋め込まれることにより、不純物拡散領域１６と電気的に接続されたコンタクト及び配線層が形成されている。
【０１３５】
以下に、前述のように構成された第２の実施形態の半導体装置の製造方法について図面を参照しながら説明する。
【０１３６】
図９（ａ）〜図９（ｃ）は、第２の実施形態の半導体装置の製造方法を示し、図８（ａ）のＶＩＩＩｂ−ＶＩＩＩｂ線と対応する位置における工程順の断面構成を示している。
【０１３７】
まず、図９（ａ）に示すように、図２（ａ）及び図２（ｂ）に示す工程と同様にして、半導体基板１１の上にシリコン酸化膜１２、ポリシリコン膜１３、タングステン膜１４及び第１のシリコン窒化膜１７を順次積層した後、第１のレジストパターン２３を用いたドライエッチングにより、シリコン酸化膜１２及びゲート電極１５を形成する。続いて、第１のレジストパターン２３を除去した後、ゲート電極１５の間の半導体基板１１に不純物拡散領域１６を形成する。
【０１３８】
次に、図９（ｂ）に示すように、図２（ｃ）及示す工程と同様にして、半導体基板１１の上にゲート電極１５の側面を覆うように全面にわたって、第２のシリコン窒化膜１８及び層間絶縁膜２０を順次形成する。続いて、ＣＭＰ法により層間絶縁膜２０の上面を平坦化する。
【０１３９】
次に、図９（ｃ）に示すように、図３（ａ）に示す工程と同様にして、フォトリソグラフィ法により、層間絶縁膜２０の上に、コンタクトホール形成領域に開口部２４ａを有する第２のレジストパターン２４を形成し、ドライエッチング法により、第２のレジストパターン２４の開口部２４ａに露出した層間絶縁膜２０を除去することにより、層間絶縁膜２０を貫通するコンタクトホール２１を形成する。
【０１４０】
ここで、第２のレジストパターン２４の開口部２４ａは、直径が約２００ｎｍで且つ中心がゲート電極１５同士の間に位置するように形成される。
【０１４１】
次に、図１０（ａ）に示すように、図３（ｂ）に示す工程と同様にして、ドライエッチング法により、第２のレジストパターン２４の開口部２４ａの下側に位置する第２のシリコン窒化膜１８の露出部分をエッチング除去してコンタクトホール２１の底面に半導体基板１１を露出する。
【０１４２】
次に、図１０（ｂ）に示すように、例えばＣＶＤ法により、コンタクトホール２１の壁面及び底面を含む層間絶縁膜上に全面にわたって、ＮＳＧ膜３１を堆積する。
【０１４３】
次に、図１０（ｃ）に示すように、例えばＣ４Ｆ６又はＣ５Ｆ８からなるエッチングガスを用いた異方性ドライエッチング法により、ＮＳＧ膜３１を全面エッチバックする。これにより、ＮＳＧ膜における層間絶縁膜２０の上面とコンタクトホール２１の底面に位置する部分がエッチングされて、コンタクトホール２１の底面に半導体基板１１が露出する。
【０１４４】
その後、図示はしていないが、図３（ｃ）に示す工程と同様にして、コンタクトホール２１の内部を充填するように金属膜を堆積してコンタクト及び配線層を形成することにより、図８（ａ）及び図８（ｂ）に示す第２の実施形態の半導体装置が完成する。
【０１４５】
第２の実施形態の半導体装置の製造方法によると、コンタクトホール２１の内部を覆う保護膜としてＮＳＧ膜３１が形成されているため、コンタクトホール形成時にゲート電極１５の側面に位置するエッチングストッパ膜１９が急峻にエッチングされていても、コンタクトホール２１の底面を露出する工程においてゲート電極１５の側面が露出することがない。
【０１４６】
以下に、コンタクトホール２１をパターニングするための第２のレジストパターンを形成する工程において、重ね合わせずれが生じた場合について説明する。
【０１４７】
図１１（ａ）〜図１１（ｃ）及び図１２（ａ）〜図１２（ｃ）は図９（ｃ）に示す工程において、第２のレジストパターン２４の開口部２４ａがゲート電極１５の側面と同一の面に接して形成された場合の工程順の様子を示している。
【０１４８】
図１１（ａ）の平面図に示すように、層間絶縁膜２０の上に第２のレジストパターン２４を形成する工程において、重ね合わせずれ量が約６０ｎｍの場合には、ゲート電極１５の側面と同一の面に接するように開口部２４ａが配置される。
【０１４９】
次に、図１１（ｂ）に示すように、第２のレジストパターン２４を用いたエッチングによりコンタクトホール２１を形成する。ここで、開口部２４ａの壁面がゲート電極１５の側面と同一の面に接して配置された状態であるため、層間絶縁膜２０に対するエッチングを行うと、エッチングストッパ膜１９の側面部分が急峻な斜面にエッチングされ、エッチング深さが大きくなる。
【０１５０】
次に、図１１（ｃ）に示すように、コンタクトホール２１の底面に露出した第２のシリコン窒化膜１８を除去する工程において、エッチングストッパ膜１９の側面部分がさらにエッチングされるため、ゲート電極１５の側面が露出する。
【０１５１】
次に、図１２（ａ）に示すように、コンタクトホール２１の壁面及び底面を含む層間絶縁膜２０上に、ＮＳＧ膜３１を堆積する。これにより、ゲート電極１５における側面の露出部分がＮＳＧ膜３１で保護される。
【０１５２】
次に、図１２（ｂ）に示すように、ＮＳＧ膜３１に対するドライエッチングを行うことにより、コンタクトホール２１の底面に半導体基板１１を露出する。
【０１５３】
次に、図１２（ｃ）に示すように、コンタクトホール２１の内部を充填するように金属膜２２を堆積することにより、コンタクト及び配線層を形成して図８（ａ）及び図８（ｂ）に示す第２の実施形態の半導体装置が完成する。
【０１５４】
第２の実施形態の半導体装置の製造方法では、コンタクトホール２１の壁面を覆うＮＳＧ膜３１を形成するため、層間絶縁膜２０に対するエッチング工程においてゲート電極１５が露出してもＮＳＧ膜３１により保護することができるので、ゲート電極１５を露出することなくコンタクトホール２１を形成することができる。
【０１５５】
（第２の実施形態の一変形例）
以下に、本発明の第２の実施形態の製造方法の一変形例について図面を参照しながら説明する。
【０１５６】
図１３（ａ）〜（ｃ）及び図１４（ａ）〜図１４（ｃ）は、本変形例に係る半導体装置の製造方法を示し、図８（ａ）のＶＩＩＩｂ−ＶＩＩＩｂ線と対応する位置における工程順の断面構成を示している。
【０１５７】
まず、図１３（ａ）に示すように、図９（ａ）〜図９（ｃ）に示す工程と同様にして、半導体基板１１の上に、シリコン酸化膜１２と、ポリシリコン膜１３及びタングステン膜１４からなるゲート電極１５と、第１のシリコン窒化膜１７及び第２のシリコン窒化膜１８からなるエッチングストッパ膜１９と、層間絶縁膜２０とを形成する。
【０１５８】
続いて、フォトリソグラフィ法により、層間絶縁膜２０の上に、コンタクトホール形成領域に開口部２４ａを有する第２のレジストパターン２４を形成し、ドライエッチング法により、第２のレジストパターン２４の開口部２４ａに露出した層間絶縁膜２０を除去することにより、層間絶縁膜２０を貫通するコンタクトホール２１を形成する。
【０１５９】
次に、図１３（ｂ）に示すように、例えばＣＶＤ法により、コンタクトホール２１の壁面及び底面を含む層間絶縁膜上に全面にわたって、ＮＳＧ膜３１を堆積する。
【０１６０】
次に、図１３（ｃ）に示すように、例えばＣ４Ｆ６又はＣ５Ｆ８からなるエッチングガスを用いた異方性ドライエッチング法により、ＮＳＧ膜３１を全面エッチバックする。これにより、ＮＳＧ膜３１における層間絶縁膜２０の上面に位置する部分とコンタクトホール２１の底面に位置する部分とがエッチングされて、コンタクトホール２１の底面に第２のシリコン窒化膜１８が露出する。
【０１６１】
次に、図１４（ａ）に示すように、ドライエッチング法により、第２のレジストパターン２４の開口部２４ａの下側に位置する第２のシリコン窒化膜１８の露出部分をエッチング除去してコンタクトホール２１の底面に半導体基板１１を露出する。
【０１６２】
次に、図１４（ｂ）に示すように、コンタクトホール２１の内部を充填するように金属膜２２を堆積してコンタクト及び配線層を形成することにより、図８（ａ）及び図８（ｂ）に示す第２の実施形態の半導体装置が完成する。
【０１６３】
以下、コンタクトホール２１をパターニングするための第２のレジストパターンを形成する工程において、重ね合わせずれが生じた場合について説明する。
【０１６４】
図１５（ａ）〜図１５（ｃ）は、図９（ｃ）に示す工程において、第２のレジストパターン２４の開口部２４ａがゲート電極１５の側面と同一の面に接して形成された場合の工程順の断面構成を示している。
【０１６５】
図１５（ａ）に示すように、ゲート電極１５の側面と同一の面に接するように開口部２４ａが配置された状態で、第２のレジストパターン２４を用いた層間絶縁膜２０に対するエッチングを行ってコンタクトホール２１を形成する。これにより、エッチングストッパ膜１９の側面部分が急峻な斜面にエッチングされ、エッチング深さが大きくなる。
【０１６６】
次に、図１５（ｂ）に示すように、コンタクトホール２１の壁面及び底面を含む層間絶縁膜２０上に、ＮＳＧ膜３１を堆積する。これにより、エッチングストッパ膜１９における急峻にエッチングされた部分をＮＳＧ膜３１で保護される。
【０１６７】
次に、図１５（ｃ）に示すように、異方性ドライエッチング法により、ＮＳＧ膜３１におけるコンタクトホール２１の底面部分を除去する。続いて、異方性ドライエッチング法により、第２のシリコン窒化膜１８におけるコンタクトホール２１の底面部分を除去する。第２のシリコン窒化膜１８を除去する工程において、ゲート電極１５の壁面はＮＳＧ膜３１により覆われているため、ゲート電極１５がコンタクトホールの内部に露出することがない。
【０１６８】
本変形例では、コンタクトホール２１の下部に露出した第２のシリコン窒化膜を除去するよりも前にＮＳＧ膜３１を形成し、コンタクトホール２１の底面に位置する第２のシリコン窒化膜１８とＮＳＧ膜３１とを１度のエッチングにより除去することができるので、不純物拡散領域１６が受けるエッチングダメージを第２の実施形態よりも小さくすることができる。
【０１６９】
なお、第１の実施形態及び第２の実施形態において、ゲート電極１５をポリシリコン膜１３及びタングステン膜１４が積層されたポリメタルゲートとして説明したが、これに限られず、例えばゲート電極１５は単層膜であってもよく、例えば、ポリシリコン、タングステン又は窒化タングステン等の合金からなる導電膜により構成してもよい。勿論、ゲート電極１５をポリシリコン膜とタングステン合金からなるポリメタルゲートとして形成してもよい。
【０１７０】
また、第１の実施形態及び第２の実施形態及びそれらの一変形例に係る半導体装置の製造方法では、ＭＩＳ型トランジスタに用いるコンタクト構造を一例として説明したが、これに限られず、互いに間隔をおいて形成された複数の導電膜の間にセルフアラインコンタクトを形成する半導体装置の製造方法に適用できる。例えば、ダイナミックＲＡＭ装置のビット線同士の間を通って電荷蓄積キャパシタの電極と接続されるコンタクトにおいても同様に実施可能である。
【０１７１】
【発明の効果】
本発明の第１の半導体装置の製造方法によると、ホールパターン形成時の重ね合わせずれが生じても、コンタクトホールが導電膜の側面とほぼ同一面に接するように形成されることがなくなるため、導電膜がコンタクトホールの内部に露出することがない。
【０１７２】
また、本発明の第２の半導体装置の製造方法によると、ホールパターン形成時の重ね合わせずれにより、コンタクトホールが導電膜の側面とほぼ同一面に接するように形成された場合であっても、コンタクトホールの壁面に保護膜を形成されるため、導電膜がコンタクトホールの内部に露出することがない。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線の構成断面図である。
【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示し、図１（ａ）のＩｂ−Ｉｂ線と対応する位置における工程順の構成断面図である。
【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示し、図１（ａ）のＩｂ−Ｉｂ線と対応する位置における工程順の構成断面図である。
【図４】（ａ）は本発明の第１の実施形態に係る半導体装置の製造方法の第２のレジストパターン形成工程において、コンタクトホール形成用のマスクパターンの重ね合わせに位置ずれが生じた場合の平面図であり、（ｂ）及び（ｃ）は、（ａ）のＩＶｂ−ＩＶｂ線と対応する位置における工程順の様子を示す構成断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法おけるゲートパターンに対するホールパターンの重ね合わせずれ量とエッチングストッパ膜のエッチング深さとの関係を示すグラフである。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法おけるゲートパターンに対するホールパターンの重ね合わせずれ量と、ゲート電極−コンタクト間に流れるリーク電流量との関係を示すグラフである。
【図７】（ａ）は本発明の第１の実施形態の一変形例に係る半導体装置を示す平面図であり、（ｂ）は（ａ）のＶＩＩｂ−ＶＩＩｂ線における断面図である。
【図８】（ａ）は本発明の第２の実施形態に係る半導体装置を示すであり、（ｂ）は（ａ）のＶＩＩＩｂ−ＶＩＩＩｂ線における構成断面図である。
【図９】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示し、図８（ａ）のＶＩＩＩｂ−ＶＩＩＩｂ線と対応する位置における工程順の断面構成図である。
【図１０】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示し、図８（ａ）のＶＩＩＩｂ−ＶＩＩＩｂ線と対応する位置における工程順の断面構成図である。
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法において、コンタクトホール形成用のマスクパターンの重ね合わせにずれが生じた場合を示し、コンタクト形成領域となる開口部の壁面がゲート電極の側面と同一の面に接して配置されたときの工程順の様子を示し、（ａ）は平面図であり、（ｂ）及び（ｃ）は、（ａ）のＸＩｂ−ＸＩｂ線と対応する位置における構成断面図である。
【図１２】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法において、コンタクトホール形成用のマスクパターンの重ね合わせにずれが生じた場合を示し、コンタクト形成領域となる開口部の壁面がゲート電極の側面と同一の面に接して配置されたときの図１１（ａ）のＸＩｂ−ＸＩｂ線と対応する位置における工程順の構成断面図である。
【図１３】（ａ）〜（ｃ）は本発明の第２の実施形態の一変形例に係る半導体装置の製造方法を示し、図８（ａ）のＶＩＩＩｂ−ＶＩＩＩｂ線と対応する位置における工程順の断面構成図である。
【図１４】（ａ）及び（ｂ）は本発明の第２の実施形態の一変形例に係る半導体装置の製造方法を示し、図８（ａ）のＶＩＩＩｂ−ＶＩＩＩｂ線と対応する位置における工程順の断面構成図である。
【図１５】（ａ）〜（ｃ）は本発明の第２の実施形態の一変形例に係る半導体装置の製造方法の第２のレジストパターン形成工程において、コンタクトホール形成用のマスクパターンの重ね合わせ誤差によりマスクパターンの開口部の側面がゲート電極の側面と同一の面に接して配置された場合の様子を示し、図１１（ａ）のＸＩｂ−ＸＩｂ線と対応する位置における工程順の構成断面図である。
【図１６】（ａ）及び（ｂ）は従来の半導体装置の製造方法を示す工程順の構成断面図であり、（ｃ）は（ｂ）に示す工程の平面構成図である。
【図１７】（ａ）〜（ｃ）は従来の半導体装置の製造方法を示す工程順の構成断面図である。
【図１８】従来の半導体装置の製造方法において、コンタクトホール形成用のマスクパターンの重ね合わせにずれが生じた場合の工程順の様子を示し、（ａ）は平面図であり、（ｂ）及び（ｃ）はコンタクトホール形成領域の構成断面図である。
【図１９】従来の半導体装置の製造方法におけるゲートパターンに対するホールパターンの重ね合わせずれ量と、ゲート電極−コンタクト間に流れるリーク電流量との関係を示すグラフである。
【図２０】従来の半導体装置の製造方法におけるゲートパターンに対するホールパターンの重ね合わせずれ量とエッチングストッパ膜のエッチング深さとの関係を示すグラフである。
【図２１】は従来の半導体装置の製造方法においてコンタクトホール形成用のマスクパターンの重ね合わせにずれが生じた場合を示し、コンタクト形成領域となる開口部の壁面がゲート電極の側面と同一の面に接して配置されたとき工程順の様子を示し、（ａ）は平面図であり、（ｂ）及び（ｃ）はコンタクトホール形成領域の構成断面図である。
【図２２】従来の半導体装置の製造方法において層間絶縁膜に対するエッチングの際に、エッチングストッパ膜上に高分子堆積膜が形成される様子を示し、（ａ）はコンタクト形成領域となる開口部の壁面がゲート電極の上側に配置された場合を示す構成断面図であり、（ｂ）はコンタクト形成領域となる開口部の壁面がゲート電極の側面と同一の面に接して配置された場合を示す構成断面図である。
【符号の説明】
１１    半導体基板
１２    シリコン酸化膜
１３    ポリシリコン膜
１４    タングステン膜
１５    第１のシリコン窒化膜
１６    ゲート電極
１７    不純物拡散領域
１８    第２のシリコン窒化膜
１９    エッチングストッパ膜
２０    層間絶縁膜
２１    コンタクトホール
２１ａ  オーバーラップ領域
２２    金属膜
２３    第１のレジストパターン
２４    第２のレジストパターン
２４ａ  開口部
３１    ＮＳＧ膜
【図１】
2004228308.tif 000003
【図２】
2004228308.tif 000004
【図３】
2004228308.tif 000005
【図４】
2004228308.tif 000006
【図５】
2004228308.tif 000007
【図６】
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【図７】
2004228308.tif 000009
【図８】
2004228308.tif 000010
【図９】
2004228308.tif 000011
【図１０】
2004228308.tif 000012
【図１１】
2004228308.tif 000013
【図１２】
2004228308.tif 000014
【図１３】
2004228308.tif 000015
【図１４】
2004228308.tif 000016
【図１５】
2004228308.tif 000017
【図１６】
2004228308.tif 000018
【図１７】
2004228308.tif 000019
【図１８】
2004228308.tif 000020
【図１９】
2004228308.tif 000021
【図２０】
2004228308.tif 000022
【図２１】
2004228308.tif 000023
【図２２】
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