(57)【要約】【課題】チップ面積を増やすことなく、迅速な不良検査を成し得る半導体装置及び半導体装置の検査方法を提供する。【解決手段】半導体基板と、半導体基板の表面を含む上部に配置された半導体領域と、半導体基板の表面から異なる距離にそれぞれ配置された複数の配線と、半導体領域と半導体基板の表面に最も近い配線とを接続するコンタクトと、配線同士を接続するビアとを有する。複数の配線は、半導体基板のうち半導体領域にのみ接続されている。コンタクト及びビアは、半導体基板の表面に対して垂直方向に配列されている。複数の配線、コンタクト及びビアは、半導体装置の主要な機能を実現する為の回路を構成する素子及び配線から電気的に絶縁されている。【選択図】      図２
2004296920.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面を含む上部に配置された半導体領域と、
前記半導体基板の表面から異なる距離にそれぞれ配置された複数の配線と、
前記半導体領域と前記半導体基板の表面に最も近い前記配線とを接続するコンタクトと、
前記配線同士を接続するビアとを有し、
前記複数の配線は前記半導体基板のうち前記半導体領域にのみ接続され、前記コンタクト及び前記ビアは前記半導体基板の表面に対して垂直方向に配列され、前記複数の配線、前記コンタクト及び前記ビアは、前記半導体装置の主要な機能を実現する為の回路を構成する素子及び配線から電気的に絶縁されていることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の表面を含む上部に配置された半導体領域と、
前記半導体領域に接続されたコンタクトと、
前記コンタクトに接続された第１の配線と、
前記第１の配線に接続された第１のビアと、
前記第１のビアに接続された第２の配線とを有し、
前記第１及び第２の配線は、前記半導体基板のうち前記半導体領域にのみ接続されていることを特徴とする半導体装置。
【請求項３】
前記第１のビア及び第２の配線の数は複数であり、前記第１のビア毎に第２の配線がそれぞれ接続されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第２の配線に接続された第２のビアと、
前記第２のビアに接続された第３の配線とを更に有し、
前記第３の配線は、前記半導体基板のうち前記半導体領域にのみ接続されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記第２のビア及び第３の配線の数は複数であり、前記第２のビア毎に第３の配線がそれぞれ接続されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
半導体基板と、前記半導体基板の表面を含む上部に配置された半導体領域と、前記半導体基板の表面から異なる距離にそれぞれ配置された第１及び第２の配線と、前記半導体領域と前記半導体基板の表面に最も近い前記第１の配線とを接続するコンタクトと、前記第１及び第２の配線の間を接続するビアとを有し、前記第１及び第２の配線は前記半導体基板のうち前記半導体領域にのみ接続され、前記コンタクト及び前記ビアは前記半導体基板の表面に対して垂直方向に配列され、前記第１及び第２の配線、前記コンタクト及び前記ビアは、前記半導体装置の主要な機能を実現する為の回路を構成する素子及び配線から電気的に絶縁されている半導体装置が有する前記第１の配線に対して電子を照射し、
前記第１の配線から放出される電子を検出し、
前記第１の配線から放出される電子の量から前記第１の配線がチャージアップしているか否かを判断する
ことを特徴とする半導体装置の検査方法。
【請求項７】
前記第２の配線に対して電子を照射し、
前記第２の配線から放出される電子を検出し、
前記第２の配線から放出される電子の量から前記第２の配線がチャージアップしているか否かを判断する
ことを特徴とする請求項６記載の半導体装置の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及び半導体装置の検査方法に関わり、特に、半導体基板に対して垂直方向に配列された複数のコンタクト又はビアを有する半導体装置及びその検査方法に関する。
【０００２】
【従来の技術】
現在、ＬＳＩを構成する配線の多層化及びチップ面積の縮小化に伴い、多くの半導体装置は、基板表面に対して垂直方向にビア及び配線を交互に配列したビアスタック構造を採用する。しかし、ビアスタック構造は、ビアのオープン不良等を誘発し、製品の製造歩留まりに大きな影響を与える。そこで、ビアスタック構造のフィールドレベル管理及び歩留まり向上の為、ビアスタックチェーン構造を有するモニター・テスト・エレメント・グループ（モニターＴＥＧ）が半導体チップ内に形成されている。
【０００３】
図１３（ａ）に示すように、ビアスタックチェーン構造を有するモニターＴＥＧは、半導体チップ５１のうち、半導体チップ５１の主要な機能を実現する為のＬＳＩが搭載されたＬＳＩ製品領域５２とは異なるモニターＴＥＧ領域５３に形成されている。図１３（ｂ）に示すようにモニターＴＥＧ領域５３の一部断面において、半導体基板７４の上部には、素子分離領域５７により互いに絶縁された複数の半導体領域５４ａ〜５４ｃが配置されている。半導体領域５４ａは、コンタクト６１ａ、第１の配線６２ａ、第１のビア６３ａ、第２の配線６４ａ及び第２のビア６５ａを介して、第３の配線６６に接続されている。第３の配線６６は、第２のビア６５ｂ、第２の配線６４ｂ、第１のビア６３ｂ、第１の配線６２ｂ及びコンタクト６１ｂを介して半導体領域５４ｂに接続されている。この直列接続が何段も繰り返され、直列接続の両端で電気的測定を行うことで、ビアのオープン不良等を検知する。
【０００４】
【発明が解決しようとする課題】
しかし、複数の半導体領域５４ａ〜５４ｃを直列に接続してビアスタックチェーン構造を形成するため、ＬＳＩ製品領域５２とは別個独立に、ある程度まとまったモニターＴＥＧ領域５３が必要となる。
【０００５】
また、フィールドレベルが向上すると小規模なＴＥＧパターンでは十分に不良を検知することは不可能となる。したがって、不良検知率を向上させるため、ビアスタックチェーン構造を大規模化すると、モニターＴＥＧ領域５３が大面積を占有してしまう。よって、１ウェハから得られる半導体チップ５１の数が減少してしまう。
【０００６】
更に、不良検査において電気的な測定を必要とし、不良解析にはまた別の手法を要する。
【０００７】
本発明はこのような従来技術の問題点を解決するために成されたものであり、その目的は、チップ面積を増やすことなく、迅速な不良検査を成し得る半導体装置及び半導体装置の検査方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明の第１の特徴は、半導体基板と、半導体基板の表面を含む上部に配置された半導体領域と、半導体基板の表面から異なる距離にそれぞれ配置された複数の配線と、半導体領域と半導体基板の表面に最も近い配線とを接続するコンタクトと、配線同士を接続するビアとを有し、複数の配線は半導体基板のうち半導体領域にのみ接続され、コンタクト及びビアは半導体基板の表面に対して垂直方向に配列され、複数の配線、コンタクト及びビアは、半導体装置の主要な機能を実現する為の回路を構成する素子及び配線から電気的に絶縁されている半導体装置であることを要旨とする。
【０００９】
本発明の第２の特徴は、半導体基板と、半導体基板の表面を含む上部に配置された半導体領域と、半導体領域に接続されたコンタクトと、コンタクトに接続された第１の配線と、第１の配線に接続された第１のビアと、第１のビアに接続された第２の配線とを有し、第１及び第２の配線は、半導体基板のうち半導体領域にのみ接続されている半導体装置であることを要旨とする。
【００１０】
本発明の第３の特徴は、半導体基板と、半導体基板の表面を含む上部に配置された半導体領域と、半導体基板の表面から異なる距離にそれぞれ配置された第１及び第２の配線と、半導体領域と半導体基板の表面に最も近い第１の配線とを接続するコンタクトと、第１及び第２の配線の間を接続するビアとを有し、第１及び第２の配線は半導体基板のうち半導体領域にのみ接続され、コンタクト及びビアは半導体基板の表面に対して垂直方向に配列され、第１及び第２の配線、コンタクト及びビアは、半導体装置の主要な機能を実現する為の回路を構成する素子及び配線から電気的に絶縁されている半導体装置が有する第１の配線に対して電子を照射し、第１の配線から放出される電子を検出し、第１の配線から放出される電子の量から第１の配線がチャージアップしているか否かを判断する半導体装置の検査方法であることを要旨とする。
【００１１】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一あるいは類似の部分には同一あるいは類似な符号を付している。ただし、図面は模式的なものであり、層の厚みと幅との関係、各層の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
図１（ａ）に示すように、本発明の実施の形態に係る半導体装置１はＬＳＩ製品領域２を有し、ＬＳＩ製品領域２とは別に図１３（ａ）に示したモニターＴＥＧ領域５３は有さない。
【００１３】
図１（ａ）の点線で囲んだ領域３を拡大すると、半導体装置１は図１（ｂ）に示す構成を有する。半導体装置１は、ポリシリコンからなるゲート電極８と、ゲート電極８の両脇に隣接して配置されたソース領域９及びドレイン領域１０と、行列状に配置された複数の半導体領域４ａ、４ｂ、・・・と、半導体領域４ａ、４ｂ、・・・と同じ位置に配置された配線群５ａ、５ｂ、・・・及び接続プラグ群６ａ、６ｂ、・・・とを有する。
【００１４】
ゲート電極８、ソース領域９及びドレイン領域１０はＭＯＳトランジスタを構成している。ＭＯＳトランジスタと複数の半導体領域４ａ、４ｂ、・・・の間には素子分離領域７が配置され、電気的に絶縁されている。このＭＯＳトランジスタは、半導体装置１の主要な機能を実現する為の回路を構成する素子の一例である。半導体領域４ａ、４ｂ、・・・は、半導体チップのチップレイアウトを設計する時に、半導体装置１の主要な機能を実現する為の回路を構成する素子を避けて、半導体チップ全体にわたって自動的に発生させたものである。具体的には、ゲート電極８、ソース領域９及びドレイン領域１０を避けて、その周囲にくまなく形成されている。したがって、半導体チップ上には、多数の半導体領域４ａ、４ｂ、・・・が配置されている。
【００１５】
配線群５ａ、５ｂ、・・・及び接続プラグ群６ａ、６ｂ、・・・は、半導体領域４ａ、４ｂ、・・・にそれぞれ接続され、半導体装置１の主要な機能を実現する為の回路を構成する素子及び配線から電気的に絶縁されている。また、半導体領域４ａ、配線群５ａ及び接続プラグ群６ａは、隣接する半導体領域４ｂ、配線群５ｂ及び接続プラグ群６ｂから電気的に絶縁されている。
【００１６】
図２に示すように、図１（ｂ）のＡ−Ａ’切断面において、  配線群５ａ、５ｂは、第１の配線１２ａ、１２ｂと、第１の配線１２ａ、１２ｂの上方に配置された第２の配線１４ａ、１４ｂと、第２の配線１４ａ、１４ｂの上方に配置された第３の配線１６ａ、１６ｂとをそれぞれ有する。図１（ｂ）の接続プラグ群６ａ、６ｂは、半導体領域４ａ、４ｂと第１の配線１２ａ、１２ｂとの間を接続するコンタクト１１ａ、１１ｂと、第１の配線１２ａ、１２ｂと第２の配線１４ａ、１４ｂとの間を接続する第１のビア１３ａ、１３ｂと、第２の配線１４ａ、１４ｂと第３の配線１６ａ、１６ｂとの間を接続する第２のビア１５ａ、１５ｂとをそれぞれ有する。
【００１７】
図２において、半導体装置１は、半導体基板２４と、半導体基板２４の表面を含む上部に配置された半導体領域４ａ、４ｂと、半導体基板２４の表面から異なる距離にそれぞれ配置された第１乃至第３の配線１２ａ、１２ｂ、１４ａ、１４ｂ、１６ａ、１６ｂと、半導体領域４ａ、４ｂと半導体基板２４の表面に最も近い第１の配線１２ａ、１２ｂとの間を接続するコンタクト１１ａ、１１ｂと、第１乃至第３の配線１２ａ、１２ｂ、１４ａ、１４ｂ、１６ａ、１６ｂ同士の間を接続する第１及び第２のビア１３ａ、１３ｂ、１５ａ、１５ｂとを有する。
【００１８】
半導体基板２４の表面を含む上部には、半導体領域４ａ、４ｂの他に、チャネル領域１７が配置されている。半導体領域４ａ、４ｂ及びチャネル領域１７の間には素子分離領域７が配置され、互いに電気的に絶縁されている。チャネル領域１７の上にはゲート電極８が配置されている。半導体基板２４及びゲート電極８の上に第１の絶縁膜２０が積層されている。コンタクト１１ａ、１１ｂは、第１の絶縁膜２０の内部に埋め込まれ、半導体領域４ａ、４ｂにそれぞれ接続されている。第１の絶縁膜２０の上には、第１の配線１２ａ、１２ｂが配置され、第１の配線１２ａ、１２ｂは、コンタクト１１ａ、１１ｂにそれぞれ接続されている。第１の配線１２ａ、１２ｂ及び第１の絶縁膜２０の上には、第２の絶縁膜２１が積層されている。第１のビア１３ａ、１３ｂは、第２の絶縁膜２１の内部に埋め込まれ、第１の配線１２ａ、１２ｂにそれぞれ接続されている。第２の絶縁膜２１の上には、第２の配線１４ａ、１４ｂが配置され、第２の配線１４ａ、１４ｂは、第１のビア１３ａ、１３ｂにそれぞれ接続されている。第２の配線１４ａ、１４ｂ及び第２の絶縁膜２１の上には、第３の絶縁膜２２が積層されている。第２のビア１５ａ、１５ｂは、第３の絶縁膜２２の内部に埋め込まれ、第２の配線１４ａ、１４ｂにそれぞれ接続されている。第３の絶縁膜２２の上には、第３の配線１６ａ、１６ｂが配置され、第３の配線１６ａ、１６ｂは、第２のビア１５ａ、１５ｂにそれぞれ接続されている。第３の配線１６ａ、１６ｂ及び第３の絶縁膜２２の上には、保護膜２３が積層されている。
【００１９】
第１の配線１２ａ、１２ｂは、半導体基板２４の表面に最も近い第１の配線層内に配置されている。第２の配線１４ａ、１４ｂは、第１の配線層の上方に位置する第２の配線層内に配置されている。第３の配線１６ａ、１６ｂは、第２の配線層の上方に位置する第３の配線層内に配置されている。第１乃至第３の配線１２ａ、１４ａ、１６ａ、コンタクト１１ａ及び第１及び第２のビア１３ａ、１５ａは、半導体基板２４の表面に対してほぼ垂直な方向に配列されている。第１乃至第３の配線１２ｂ、１４ｂ、１６ｂ、コンタクト１１ｂ及び第１及び第２のビア１３ｂ、１５ｂは、半導体基板２４の表面に対してほぼ垂直な方向に配列されている。
【００２０】
第１乃至第３の配線１２ａ、１４ａ、１６ａ、コンタクト１１ａ及び第１及び第２のビア１３ａ、１５ａは、半導体基板２４のうち半導体領域４ａにのみ接続され、半導体装置の主要な機能を実現する為の素子及び配線から電気的に絶縁されている。第１乃至第３の配線１２ｂ、１４ｂ、１６ｂ、コンタクト１１ｂ及び第１及び第２のビア１３ｂ、１５ｂは、半導体基板２４のうち半導体領域４ｂにのみ接続され、半導体装置の主要な機能を実現する為の素子及び配線から電気的に絶縁されている。また、第１乃至第３の配線１２ａ、１４ａ、１６ａ、コンタクト１１ａ及び第１及び第２のビア１３ａ、１５ａは、隣接する第１乃至第３の配線１２ｂ、１４ｂ、１６ｂ、コンタクト１１ｂ及び第１及び第２のビア１３ｂ、１５ｂから絶縁されている。したがって、図１３（ｂ）に示したビアスタックチェーン構造とは異なり、複数の半導体領域４ａ、４ｂ、・・・は相互に電気的に絶縁されている。
【００２１】
半導体領域４ａ、４ｂは、例えば、ｐ型又はｎ型の不純物が高濃度に添加された拡散領域であり、第１乃至第３の絶縁膜２０〜２２及び保護膜２３の積層面の平坦化のために形成されるダミーパターンである。即ち、チャネル領域１７及びゲート電極８を含む素子が形成される領域と素子が形成されない領域との間で生じる段差を回避する為に、素子が形成されない領域に半導体領域４ａ、４ｂが配置されている。
【００２２】
図３に示すように、図２に示した半導体装置における第１乃至第３の配線１２ａ、１２ｂ、１４ａ、１４ｂ、１６ａ、１６ｂの間でのオープン不良を検出するための欠陥検査装置は、速度及び方向性が均一な複数の電子からなる電子線３２をウェハ３５の表面へ向けて放出する電子銃３１と、電子線３２をウェハ３５の表面において収束させるためのレンズ３４と、電子線３２の照射によってウェハ３５の表面から放出される２次電子の電荷量を検出する検出器３３と、電子銃３１、レンズ３４、ウェハ３５及び検出器３３を収納するチャンバー３０とを有する。
【００２３】
検出器３３が検出した２次電子の電荷量は、２次電子像として出力される。ウェハ３５は、図１（ａ）に示した半導体装置１が複数接続されたものである。検出器３３が検出する電荷量は、ウェハ３５の表面の状態により変化する。ウェハ３５の表面に照射される電子線４３の一部はウェハ３５の表面に吸収される。例えば、電子線４３の一部が図２の絶縁性の保護膜２３に吸収された場合、保護膜２３の内部は電気が流れないので、保護膜２３に電子が蓄積される、いわゆるチャージアップする。一方、電子線４３の一部が保護膜２３を貫通して図２の第３の配線１６ａ、１６ｂに吸収された場合、電子線４３の一部は、第１及び第２の配線１２ａ、１２ｂ、１４ａ、１４ｂ、第１及び第２のビア１３ａ、１３ｂ、１５ａ、１５ｂ、コンタクト１１ａ、１１ｂを介して、半導体基板２４へ逃げる。したがって、第３の配線１６ａ、１６ｂはチャージアップしない。一般的に、ウェハ３５の表面が帯電している状態では、帯電していない状態に比して検出器３３が検出する電荷量は多くなる。したがって、通常、図１（ｂ）において、素子分離領域７において検出される電荷量は、配線群５ａ、５ｂ、・・・において検出される電荷量よりも多くなる。しかし、第１及び第２のビア１３ａ、１３ｂ、１５ａ、１５ｂ或いはコンタクト１１ａ、１１ｂが段線している場合、第３の配線１６ａ、１６ｂに吸収された電子線４３の一部は、半導体基板２４へ逃げることが出来ず、第３の配線１６ａ、１６ｂ内に蓄積されることになる。このように、検出器３３が検出する電荷量から、各配線群５ａ、５ｂ、・・・のオープン不良の有無を判断することが出来る。
【００２４】
次に、図４、図５（ａ）及び（ｂ）、図６（ａ）及び（ｂ）を参照して、図３の不良検査装置を用いた検査工程を含む半導体装置１の製造方法の一例を説明する。
【００２５】
（イ）先ずＳ１段階において、基板工程を実施する。具体的には、フォトリソグラフィ法及び反応性イオンエッチング法（ＲＩＥ法）を用いて半導体基板２４の表面を含む上部を選択的に除去して溝を形成する。化学的気相成長法（ＣＶＤ法）及び化学的機械的研磨（ＣＭＰ）を用いて、溝の内部に酸化膜（ＳｉＯ２膜）を選択的に埋め込み、図５（ａ）に示すように素子分離領域７を形成する。イオン注入法を用いて、ｐ型不純物イオン或いはｎ型不純物イオンを半導体基板２４の表面に打ち込み、アニール処理を施して半導体領域４ａ、４ｂを同時に形成する。そして、ＣＶＤ法により半導体基板２４の上にポリシリコン膜を堆積し、フォトリソグラフィ法及びＲＩＥ法を用いて、ポリシリコン膜を選択的に除去してゲート電極８を形成する。図示は省略するが、ゲート電極８の周囲に、ｐ型又はｎ型不純物イオンを打ち込み、アニール処理を施してソース領域９及びドレイン領域１０を形成する。これと同時に、チャネル領域１７も形成される。
【００２６】
（ロ）次に、Ｓ２段階において、配線工程を実施する。先ず、Ｓ２０段階において、コンタクト１１ａ、１１ｂ及び第１の配線１２ａ、１２ｂを形成する。具体的には、図５（ｂ）に示すように、ＣＶＤ法により第１の絶縁膜２０を堆積する。フォトリソグラフィ法及びＲＩＥ法を用いて半導体領域４ａ、４ｂの上にコンタクトホールを形成する。ＣＶＤ法及びＣＭＰ法を用いてコンタクトホール内に選択的に金属プラグを埋め込み、コンタクト１１ａ、１１ｂを同時に形成する。スパッタ法を用いて金属膜を堆積し、フォトリソグラフィ法及びＲＩＥ法を用いて金属膜を選択的に除去して、第１の配線１２ａ、１２ｂを形成する。
【００２７】
（ハ）次に、Ｓ２１段階において、図３に示した欠陥検査装置を用いて、第１の配線１２ａ、１２ｂの検査を実施する。具体的には、第１の配線１２ａ、１２ｂ及び第１の絶縁膜２０の表面に図３の電子線３２を照射し、第１の配線１２ａ、１２ｂにおいて検出される電荷量をそれぞれ観察する。第１の配線１２ａ、１２ｂでの電荷量が比較的大きく、第１の配線１２ａ、１２ｂがチャージアップしている場合、第１の配線１２ａ、１２ｂと半導体領域４ａ、４ｂとが充分小さな抵抗値にて接続されていない可能性、或いはコンタクト１１ａ、１１ｂが断線している可能性がある。つまり、第１の配線１２ａ、１２ｂと半導体領域４ａ、４ｂの間にオープン不良が発生している可能性が示唆される。
【００２８】
（ニ）次に、Ｓ２２段階において、第１のビア１３ａ、１３ｂ及び第２の配線１４ａ、１４ｂを形成する。具体的には、図６（ａ）に示すように、ＣＶＤ法により第２の絶縁膜２１を堆積する。フォトリソグラフィ法及びＲＩＥ法を用いて第１の配線１２ａ、１２ｂの上にコンタクトホールを形成する。ＣＶＤ法及びＣＭＰ法を用いてコンタクトホール内に選択的に金属プラグを埋め込み、第１のビア１３ａ、１３ｂを同時に形成する。スパッタ法を用いて金属膜を堆積し、フォトリソグラフィ法及びＲＩＥ法を用いて金属膜を選択的に除去して、第２の配線１４ａ、１４ｂを形成する。
【００２９】
（ホ）次に、Ｓ２３段階において、図３に示した欠陥検査装置を用いて、第２の配線１４ａ、１４ｂの検査を実施する。具体的には、第２の配線１４ａ、１４ｂ及び第２の絶縁膜２１の表面に図３の電子線３２を照射し、第２の配線１４ａ、１４ｂにおいて検出される電荷量をそれぞれ観察する。第２の配線１４ａ、１４ｂでの電荷量が比較的大きく、第２の配線１４ａ、１４ｂがチャージアップしている場合、第２の配線１４ａ、１４ｂと第１の配線１２ａ、１２ｂとが充分小さな抵抗値にて接続されていない可能性、或いは第１のビア１３ａ、１３ｂが断線している可能性がある。つまり、第２の配線１４ａ、１４ｂと第１の配線１２ａ、１２ｂの間にオープン不良が発生している可能性が示唆される。
【００３０】
（へ）次に、Ｓ２４段階において、第２のビア１５ａ、１５ｂ及び第３の配線１６ａ、１６ｂを形成する。具体的には、図６（ｂ）に示すように、ＣＶＤ法により第３の絶縁膜２２を堆積する。フォトリソグラフィ法及びＲＩＥ法を用いて第２の配線１４ａ、１４ｂの上にコンタクトホールを形成する。ＣＶＤ法及びＣＭＰ法を用いてコンタクトホール内に選択的に金属プラグを埋め込み、第２のビア１５ａ、１５ｂを同時に形成する。スパッタ法を用いて金属膜を堆積し、フォトリソグラフィ法及びＲＩＥ法を用いて金属膜を選択的に除去して、第３の配線１６ａ、１６ｂを形成する。
【００３１】
（ト）次に、Ｓ２５段階において、図３に示した欠陥検査装置を用いて、第３の配線１６ａ、１６ｂの検査を実施する。具体的には、第３の配線１６ａ、１６ｂ及び第３の絶縁膜２２の表面に図３の電子線３２を照射し、第３の配線１６ａ、１６ｂにおいて検出される電荷量をそれぞれ観察する。第３の配線１６ａ、１６ｂでの電荷量が比較的大きく、第３の配線１６ａ、１６ｂがチャージアップしている場合、第３の配線１６ａ、１６ｂと第２の配線１４ａ、１４ｂとが充分小さな抵抗値にて接続されていない可能性、或いは第２のビア１５ａ、１５ｂが断線している可能性がある。つまり、第３の配線１６ａ、１６ｂと第２の配線１４ａ、１４ｂの間にオープン不良が発生している可能性が示唆される。
【００３２】
（チ）最後に、Ｓ２６段階において、ＣＶＤ法により保護膜２４を堆積することにより、図２に示した半導体装置が完成する。
【００３３】
以上説明したように、実施の形態に係る半導体装置において、複数の半導体領域４ａ、４ｂ、・・・はそれぞれ電気的に絶縁され、図１３（ｂ）のようにビアスタックチェーンによって接続されていない。したがって、図１（ｂ）に示したように、多数の半導体領域４ａ、４ｂ、・・・を、半導体装置１の主要な機能を実現する為の回路を構成する素子が形成されていない領域に配置することが出来る。よって、図１３（ｂ）のモニターＴＥＧ領域５３のようなある程度まとまった領域を半導体チップ上に形成する必要がなくなるため、半導体チップの面積を縮小することが出来る。すなわち、チップ面積を犠牲にすることなく、大規模なビアスタック構造を容易に形成することが出来る。
【００３４】
また、実施の形態に係る半導体装置の欠陥検査方法は、各配線層の形成工程毎に、配線及びビアの欠陥検査を実施する。したがって、配線工程Ｓ２において発生する不良を短時間且つリアルタイムに検出することが出来るため、迅速な歩留まり向上へのフィードバックを行うことが可能となる。また、不良が発生した配線層を容易に特定することが出来る。よって、故障解析作業が容易になる。また、チャージアップの有無によりオープン不良を判断する為、高い検出感度にて不良を検出できる。
【００３５】
更に、図１３（ｂ）に示したビアスタックチェーン構造においては電気的な測定を行った後、ビアスタックチェーン構造の中から不良が発生した箇所を特定する為に別途に不良解析作業が必要であった。しかし、実施の形態に係る半導体装置によれば、図３の欠陥検査装置から出力される２次電子像から、ビアスタック毎にチャージアップの有無を短時間に識別することができる。図３の欠陥検査装置から、直接、不良箇所の座標を特定することが出来る。よって、故障解析作業が容易になる。
【００３６】
なお、実施の形態において、各配線層の形成工程毎に配線及びビアの欠陥検査を実施した。しかし、本発明はこれに限定されるものではない。例えば、図４のＳ２１、Ｓ２３段階の検査工程を実施せず、第２のビア１５ａ、１５ｂ及び第３の配線１６ａ、１６ｂを形成した後に、Ｓ２５段階の検査工程のみを実施しても構わない。この場合であっても、第３の配線１６ａ、１６ｂから半導体領域４ａ、４ｂの間で発生するオープン不良を検出することは可能である。
【００３７】
（第１の変形例）
図１（ｂ）に示したように、半導体領域４ａ、４ｂ、・・・は、半導体チップのチップレイアウトを設計する時に、半導体装置１の主要な機能を実現する為の回路を構成する素子を避けて、半導体チップ全体にわたって自動的に発生する。したがって、半導体装置の主要な機能を実現する為の回路を構成する素子はないが、半導体装置の主要な機能を実現する為の回路を構成する配線が形成されている領域においても、半導体領域は自動的に発生する。本発明の実施の形態の第１の変形例では、半導体装置の主要な機能を実現する為の回路を構成する配線を避けて、半導体領域上にビアスタックを形成する場合について説明する。
【００３８】
図７に示すように、第１の変形例に係る半導体装置は、行列状に配置された複数の半導体領域４０ａ、４０ｂ、・・・、４０ｄ、４０ｅ、・・・と、半導体領域４０ａ、４０ｂ、・・・、４０ｄ、４０ｅ、・・・と同じ位置に配置された配線群４１ａ、４１ｂ、・・・、４１ｄ、４１ｅ、・・・及び接続プラグ群４２ａ、４２ｂ、・・・、４２ｄ、４２ｅ、・・・と、半導体装置の主要な機能を実現する為の回路を構成する配線４３とを有する。
【００３９】
半導体領域４０ａ、４０ｂ、・・・、４０ｄ、４０ｅ、・・・は、半導体チップのチップレイアウトを設計する時に、半導体装置の主要な機能を実現する為の回路を構成する素子を避けて、半導体チップ全体にわたって自動的に発生させたものである。したがって、半導体チップ上には、多数の半導体領域４０ａ、４０ｂ、・・・、４０ｄ、４０ｅ、・・・が配置されている。
【００４０】
配線群４１ａ、４１ｂ、・・・、４１ｄ、４１ｅ、・・・及び接続プラグ群４２ａ、４２ｂ、・・・、４２ｄ、４２ｅ、・・・は、半導体領域４０ａ、４０ｂ、・・・、４０ｄ、４０ｅ、・・・にそれぞれ接続され、半導体装置の主要な機能を実現する為の回路を構成する素子及び配線から電気的に絶縁されている。また、半導体領域４０ａ、４０ｂ、・・・、４０ｄ、４０ｅ、・・・、配線群４０ａ、４０ｂ、・・・、４０ｄ、４０ｅ、・・・及び接続プラグ群４０ａ、４０ｂ、・・・、４０ｄ、４０ｅ、・・・は、隣接する他の半導体領域、他の配線群及び他の接続プラグ群から電気的に絶縁されている。
【００４１】
図８に示すように、図７のＢ−Ｂ’切断面において、配線群４１ａは、第１の配線５１ａと、第１の配線５１ａの上方に配置された第２の配線５３ａと、第２の配線５３ａの上方に配置された第３の配線５５ａとを有する。他の配線群４１ｂ、・・・、４１ｄ、４１ｅ、・・・についても同様である。図７の接続プラグ群４２ａは、半導体領域４０ａと第１の配線５１ａとの間を接続するコンタクト５０ａと、第１の配線５１ａと第２の配線５３ａとの間を接続する第１のビア５２ａと、第２の配線５３ａと第３の配線５５ａとの間を接続する第２のビア５４ａとを有する。他の接続プラグ群４２ｂ、・・・、４２ｄ、４２ｅ、・・・についても同様である。
【００４２】
図８において、半導体装置は、半導体基板２４と、半導体基板２４の表面を含む上部に配置された半導体領域４０ａ、４０ｂ、・・・と、半導体基板２４の表面から異なる距離にそれぞれ配置された第１乃至第３の配線５１ａ、・・・、５３ａ、・・・、５５ａ、・・・と、半導体領域４０ａ、４０ｂ、・・・と半導体基板２４の表面に最も近い第１の配線５１ａ、・・・との間を接続するコンタクト５０ａ、・・・と、第１乃至第３の配線５１ａ、・・・、５３ａ、・・・、５５ａ、・・・同士の間を接続する第１及び第２のビア５２ａ、・・・５４ａ、・・・とを有する。
【００４３】
半導体領域４０ａ、４０ｂ、・・・の間には素子分離領域７が配置され、互いに電気的に絶縁されている。半導体基板２４の上に第１の絶縁膜２０が積層されている。コンタクト５０ａ、５０ｂ、・・・は、第１の絶縁膜２０の内部に埋め込まれ、半導体領域４０ａ、４０ｂ、・・・にそれぞれ接続されている。第１の絶縁膜２０の上には、第１の配線５１ａ、５１ｂ、・・・が配置され、第１の配線５１ａ、５１ｂ、・・・は、コンタクト５０ａ、５０ｂ、・・・にそれぞれ接続されている。第１の配線５１ａ、５１ｂ、・・・及び第１の絶縁膜２０の上には、第２の絶縁膜２１が積層されている。第１のビア５２ａ、５２ｂ、・・・は、第２の絶縁膜２１の内部に埋め込まれ、第１の配線５１ａ、５１ｂ、・・・にそれぞれ接続されている。第２の絶縁膜２１の上には、第２の配線５３ａ、５３ｂ、・・・が配置され、第２の配線５３ａ、５３ｂ、・・・は、第１のビア５２ａ、５２ｂ、・・・にそれぞれ接続されている。第２の配線５３ａ、５３ｂ、・・・及び第２の絶縁膜２１の上には、第３の絶縁膜２２が積層されている。第２のビア５４ａ、５４ｂ、・・・は、第３の絶縁膜２２の内部に埋め込まれ、第２の配線５３ａ、５３ｂ、・・・にそれぞれ接続されている。第３の絶縁膜２２の上には、第３の配線５５ａ、５５ｂ、・・・が配置され、第３の配線５５ａ、５５ｂ、・・・は、第２のビア５４ａ、５４ｂ、・・・にそれぞれ接続されている。第３の配線５５ａ、５５ｂ、・・・及び第３の絶縁膜２２の上には、保護膜２３が積層されている。
【００４４】
第１の配線５１ａ、５１ｂ、・・・は、半導体基板２４の表面に最も近い第１の配線層内に配置されている。第２の配線５３ａ、５３ｂ、・・・は、第１の配線層の上方に位置する第２の配線層内に配置されている。第３の配線５５ａ、５５ｂ、・・・は、第２の配線層の上方に位置する第３の配線層内に配置されている。第１乃至第３の配線５１ａ、５３ａ、５５ａ、コンタクト５０ａ及び第１及び第２のビア５２ａ、５４ａは、半導体基板２４の表面に対してほぼ垂直な方向に配列されている。他の第１乃至第３の配線、他の他のコンタクト及び第１及び第２のビアについても同様である。
【００４５】
第１乃至第３の配線５１ａ、５３ａ、５５ａ、コンタクト５０ａ及び第１及び第２のビア５２ａ、５４ａは、半導体基板２４のうち半導体領域４０ａにのみ接続され、半導体装置の主要な機能を実現する為の素子及び配線から電気的に絶縁されている。他の第１乃至第３の配線、他のコンタクト及び他の第１及び第２のビアについても同様である。また、第１乃至第３の配線５１ａ、５３ａ、５５ａ、コンタクト５０ａ及び第１及び第２のビア５２ａ、５４ａは、隣接する他の第１乃至第３の配線、他のコンタクト及び他の第１及び第２のビアから絶縁されている。したがって、図１３（ｂ）に示したビアスタックチェーン構造とは異なり、複数の半導体領域４０ａ、４０ｂ、・・・は相互に電気的に絶縁されている。
【００４６】
半導体領域４０ａ、４０ｂ、・・・は、例えば、ｐ型又はｎ型の不純物が高濃度に添加された拡散領域であり、第１乃至第３の絶縁膜２０〜２２及び保護膜２３の積層面の平坦化のために形成されるダミーパターンである。即ち、半導体装置の主要な機能を実現する為の回路を構成する素子が形成される領域と素子が形成されない領域との間で生じる段差を回避する為に、素子が形成されない領域に半導体領域４０ａ、４０ｂ、・・・が配置されている。
【００４７】
配線４３は、第２の配線層内において第２の配線５３ｄと第２の配線５３ｅの間に配置されている。第２の配線層５３ｄと配線４３の距離、配線４３と第２の配線５３ｅとの距離、及びその周囲のビアスタックの間隔は、予め定められた配線の最小間隔ルールを違反しない程度に配置されている。即ち、ビアスタックは、デザインルールの許容範囲内で、配線４３を避けて配置されている。
【００４８】
以上説明したように、半導体領域４０ａ、４０ｂ、・・・の上方に半導体装置の主要な機能を実現する為の回路を構成する配線４３が配置されていても、配線４３を避けてビアスタックを形成する。したがって、ビアスタックの数を大幅に減らすことがなく、不良の検出率を維持することが出来る。特に、配線密度が比較的に高い場合には、有効な措置である。
【００４９】
（比較例）
第１の変形例に対する比較例では、図９に示すように、半導体装置の主要な機能を実現する為の回路を構成する素子が形成されていない領域に、複数の半導体領域４０ａ、４０ｂ、・・・、４０ｄ、４０ｅ、・・・が行列状にくまなく配置される。このうち、配線４３に係らない半導体領域４０ａ、４０ｂ、・・・には、配線群４１ａ、４１ｂ、・・・及び接続プラグ群４２ａ、４２ｂ、・・・が接続され、ビアスタックが形成されている。しかし、配線４３に係る半導体領域４０ｄ、４０ｅには、配線群及び接続プラグ群は接続されず、ビアスタックが形成されない。
【００５０】
図１０に示すように、半導体基板２４の表面を含む上部に配置され、素子分離領域７により絶縁された複数の半導体領域４０ａ、４０ｂ、・・・、４０ｄ、４０ｅ、・・・のうち、配線４３に係らない半導体領域４０ａ、・・・については、第１乃至第３の配線５１ａ、・・・、５３ａ、・・・、５５ａ、・・・、コンタクト５０ａ、・・・、及び第１及び第２のビア５２ａ、・・・５４ａ、・・・が形成されている。しかし、配線４３に係る半導体領域４０ｄ、４０ｅについては、第１乃至第３の配線、コンタクト、及び第１及び第２のビアは形成されていない。
【００５１】
（第２の変形例）
本発明の実施の形態の第２の変形例では、第１の変形例と同様に、半導体装置の主要な機能を実現する為の回路を構成する配線を避けて、半導体領域上にビアスタックを形成する場合について説明する。
【００５２】
図１１に示すように、本発明の実施の形態の第２の変形例に係る半導体装置は、行列状に配置された複数の半導体領域４０ａ、４０ｂ、・・・、４０ｄ、４０ｇ、・・・と、半導体領域４０ａ、４０ｂ、・・・、４０ｄ、４０ｇ、・・・と同じ位置に配置された配線群４１ａ、４１ｂ、・・・、４１ｄ、・・・及び接続プラグ群４２ａ、４２ｂ、・・・、４２ｄ、・・・と、半導体装置の主要な機能を実現する為の回路を構成する配線４４とを有する。配線４４は、図９の配線４３に比して線幅が広い。なお、素子分離領域７は図９に示したそれと同じである為、説明を省略する。
【００５３】
図１２に示すように、図１１のＤ−Ｄ’切断面において、半導体装置は、半導体基板２４と、半導体基板２４の表面を含む上部に配置された半導体領域４０ａ、４０ｂ、・・・と、半導体基板２４の表面から異なる距離にそれぞれ配置された第１乃至第３の配線５１ａ、・・・、５３ａ、・・・、５５ａ、・・・と、半導体領域４０ａ、・・・と半導体基板２４の表面に最も近い第１の配線５１ａ、・・・との間を接続するコンタクト５０ａ、・・・と、第１乃至第３の配線５１ａ、・・・、５３ａ、・・・、５５ａ、・・・同士の間を接続する第１及び第２のビア５２ａ、・・・５４ａ、・・・と、配線４４とを有する。なお、素子分離領域７、第１乃至第３の絶縁膜２０〜２２及び保護膜２３は図１０に示したそれと同じである為、説明を省略する。
【００５４】
配線４４は、第１の配線層内において半導体領域４０ｅ〜４０ｇの上方に配置されている。コンタクト５０ｅ〜５０ｇ、第１の配線５１ｅ〜５１ｇ、第１のビア５２ｅ〜５２ｇ及び第２の配線５３ｅ〜５３ｇは、形成されていない。しかし、半導体領域４０ｄ上に形成されているビアスタック内の第２の配線５３ｄは、配線４４及び半導体領域４０ｅ〜４０ｇの上方まで引き伸ばして形成されている。第２の配線５３ｄには、半導体領域４０ｅ〜４０ｇの上方にそれぞれ位置する複数の第２のビア５４ｅ〜５４ｇが接続されている。第２のビア５４ｅ〜５４ｇには、第２の配線５５ｅ〜５５ｇがそれぞれ接続されている。
【００５５】
図１２に示した半導体装置を、図４のフローチャートに示した方法にて製造する場合を考える。半導体領域４０ｅ〜４０ｇには、第１の配線５１ｅ〜５１ｇ及び第２の配線５３ｅ〜５３ｇが形成されていないため、半導体領域４０ｅ〜４０ｇについては、Ｓ２１段階及びＳ２３段階の検査工程を実施することはできない。しかし、第２の配線５３ｄが引き伸ばして形成され、第２のビア５４ｅ〜５４ｇ及び第２の配線５５ｅ〜５５ｇが接続されている。したがって、Ｓ２５段階の第３の配線の検査工程において、第２のビア５４ｅ〜５４ｇのオープン不良を検査することが出来る。
【００５６】
具体的には、Ｓ２１段階において、第１の配線５１ｄがチャージアップした場合、コンタクト５０ｄのオープン不良が示唆される。Ｓ２３段階において、第２の配線５３ｄがチャージアップした場合、第１のビア５２ｄのオープン不良が示唆される。Ｓ２５段階において、第３の配線５５ｄ〜５５ｇがチャージアップした場合、第２のビア５４ｄ〜５４ｇのオープン不良がそれぞれ示唆される。
【００５７】
以上説明したように、配線４４の線幅が比較的太い場合であっても、その上方に位置する配線層内にビアスタックを形成することで、ビアスタックの規模を低減することなく、不良の検出率を維持することが出来る。特に、配線密度が比較的に高い場合には、有効な措置である。
【００５８】
上記のように、本発明は、１つの実施の形態及びその変形例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５９】
【発明の効果】
以上説明したように、本発明によれば、チップ面積を増やすことなく、迅速な不良検査を成し得る半導体装置及び半導体装置の検査方法を提供することができる。
【図面の簡単な説明】
【図１】図１（ａ）は、本発明の実施の形態に係る半導体装置の全体を示す平面図である。図１（ｂ）は、図１（ａ）の点線で囲んだ領域３を拡大した平面図である。
【図２】図１（ｂ）に示した半導体装置のＡ−Ａ’切断面に沿った断面図である。
【図３】図２に示した半導体装置の不良を検査するための欠陥検査装置を示す断面図である。
【図４】図３の欠陥検査装置を用いて半導体装置１を検査する検査工程を含む半導体装置の製造方法を示すフローチャートである。
【図５】図５（ａ）及び図５（ｂ）は、図４に示した半導体装置の製造方法における工程断面図である（その１）。
【図６】図６（ａ）及び図６（ｂ）は、図４に示した半導体装置の製造方法における工程断面図である（その２）。
【図７】本発明の実施の形態の第１の変形例に係る半導体装置の一部を拡大した平面図である。
【図８】図７に示した半導体装置のＢ−Ｂ’切断面に沿った断面図である。
【図９】第１の変形例に対する比較例を示す平面図である。
【図１０】図９に示した半導体装置のＣ−Ｃ’切断面における断面図である。
【図１１】本発明の実施の形態の第２の変形例に係る半導体装置の一部を拡大した平面図である。
【図１２】図１１に示した半導体装置のＤ−Ｄ’切断面に沿った断面図である。
【図１３】図１３（ａ）は、従来に係る半導体装置の全体を示す平面図である。図１３（ｂ）は、図１３（ａ）のモニターＴＥＧ領域５３の一部を拡大した断面図である。
【符号の説明】
１    半導体装置
２    ＬＳＩ製品領域
４ａ、４ｂ、・・・、４０ａ、４０ｂ、・・・    半導体領域
５ａ、５ｂ、・・・、４１ａ、４１ｂ、・・・    配線群
６ａ、６ｂ、・・・、４２ａ、４２ｂ、・・・    接続プラグ群
７    素子分離領域
８    ゲート電極
９    ソース領域
１０    ドレイン領域
１１ａ、１１ｂ、・・・、５０ａ、５０ｂ、・・・    コンタクト
１２ａ、１２ｂ、・・・、５１ａ、５１ｂ、・・・    第１の配線
１３ａ、１３ｂ、・・・、５２ａ、５２ｂ、・・・    第１のビア
１４ａ、１４ｂ、・・・、５３ａ、５３ｂ、・・・    第２の配線
１５ａ、１５ｂ、・・・、５４ａ、５４ｂ、・・・    第２のビア
１６ａ、１６ｂ、・・・、５５ａ、５５ｂ、・・・    第３の配線
１７    チャネル領域
２０    第１の絶縁膜
２１    第２の絶縁膜
２２    第３の絶縁膜
２３    保護膜
３０    チャンバー
３１    電子銃
３２    電子線
３３    検出器
３４    レンズ
３５    ウェハ
４３、４４    配線
【図１】
2004296920.tif 000003
【図２】
2004296920.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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