(57)【要約】【課題】セリアスラリーを用いたＣＭＰ法で、ウェーハ外周部の余計なＨＤＰを除去し、歩留まりを向上させる。【解決手段】ウェーハ６全面にレジストを形成し、全面に露光ショットを行い、Ｓｉ基板２をエッチングでシャロートレンチアイソレーション（ＳＴＩ）構造のトレンチ３を有する半導体装置１Ａを形成する。その後、高密度プラズマ酸化膜（ＨＤＰ４）で当該トレンチ３を充填する。そして、セリア（酸化セリウム；ＣｅＯ２）スラリーを用いて、ＳｉＮ５の表面が露出するまで、ＨＤＰ４の研磨を行う。または、ウェーハ６外周部にマーキングＭがあり、全面に露光ショットできない場合は、マーキングＭ上方に厚く形成されるＨＤＰ４をＣＭＰ処理前の別工程のエッチングで除去を行ってＨＤＰ４を削除する。【選択図】　　図３
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【特許請求の範囲】
【請求項１】
半導体ウェーハに所定の深さの溝を形成し、当該溝内を絶縁膜で充填する半導体装置の製造方法において、
半導体ウェーハ上にシリコンナイトライドを形成する工程と、
前記シリコンナイトライドの表面にレジストを形成し、当該全面を露光、現像処理し、前記レジストをマスクとし、前記シリコンナイトライドをエッチングした後、前記シリコンナイトライドをマスクとして、前記ウェーハをエッチングして、所定深さの溝を形成する工程と、
前記所定深さの溝の内部及び上方、前記シリコンナイトライドの上方に酸化膜を形成し、酸化セリウムを研磨剤として用いて、前記酸化膜を所望の膜厚にまで研磨する工程と、
を具備することを特徴とした半導体装置の製造方法。
【請求項２】
半導体ウェーハに所定の深さの溝を形成し、当該溝内を絶縁膜で充填する半導体装置の製造方法において、
半導体ウェーハ上にシリコンナイトライドを形成する工程と、
前記シリコンナイトライドの表面に第１のレジストを形成し、所望位置に露光、現像処理し、前記第１のレジストをマスクとし、前記シリコンナイトライドをエッチングした後、前記シリコンナイトライドをマスクとして、前記ウェーハをエッチングして、所定深さの溝を前記所望位置に形成する工程と、
前記所定深さの溝の内部及び上方、前記シリコンナイトライドの上方に酸化膜を形成する工程と、
前記酸化膜上に第２のレジストを形成して、前記所望箇所以外に露光、現像処理し、前記第２のレジストをマスクとし、前記所望箇所以外の前記酸化膜をエッチングする工程と、
前記酸化膜を酸化セリウムを研磨剤として用いて、前記酸化膜を所望の膜厚にまで研磨する工程と、
を具備することを特徴とした半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法、特に研磨剤として酸化セリウムを用いた化学機械的研磨法（ＣＭＰ（ｃｈｅｍｉｃａｌ　ｍｅｃｈａｎｉｃａｌ　ｐｏｌｉｓｈｉｎｇ）法）に関する。
【０００２】
【従来の技術】
通常、化学機械的研磨法（以下、ＣＭＰ法と称す）とは、シリコンウェーハ６の研磨技術であり、層間絶縁膜等の平坦化や素子分離（例えば、アイソレーション）の形成などに用いられる。
【０００３】
このＣＭＰ法では、研磨剤として主としてシリカ（二酸化珪素：ＳｉＯ２）やアルミナ（酸化アルミニウム：Ａｌ２Ｏ３）などの研磨砥粒を水と混合させたもの（一般的に「スラリー」と称す）を用いる。
【０００４】
近年、シリカスラリー等に変わるものとして、セリア（酸化セリウム；ＣｅＯ２）スラリーが注目を浴びている。このセリアスラリーは添加剤と一緒に研磨することでウェーハ６表面の凹凸が平坦になった位置で研磨レートが著しく低下（セルフストップ）する性質を有する。
【０００５】
図９は、シャロートレンチアイソレーション（ＳＴＩ）構造を表す半導体装置１０１の断面図である。Ｓｉ基板１０２をエッチングで溝（以下、トレンチ１０３）を形成した後、高密度プラズマ酸化膜（以下、ＨＤＰ１０４ａ、１０４ｂ）で当該トレンチ１０３を充填する。そして、当該ＨＤＰ１０４ａ、１０４ｂの表面（図中の凹凸）をセリアスラリーでＣＭＰ法により研磨する。ＳｉＮ１０５は、シリコンナイトライドを表し、ＣＭＰ法の研磨の際に、当該ＳｉＮ１０５が露出した段階で、研磨を終了するためのものである。
【０００６】
ここで、ＨＤＰ１０４ａは一枚のウェーハ６の端部でパターニングされていない部分（以下、外周部と称す）のＨＤＰを表し、ＨＤＰ１０４ｂは、ＨＤＰ１０４ａよりもウェーハ６の内側でパターニングされている部分のＨＤＰを表す。
【０００７】
上述したＨＤＰ１０４ａの膜厚はＨＤＰ１０４ｂの膜厚よりも厚く形成される。
【０００８】
従来、一枚のウェーハ６の表面上にレジストを塗布し、当該ウェーハ６の外周部には露光ショットを行わず、必要な箇所のみ露光ショットを行うものが一般的であった。なぜなら、当該外周部のセルは半導体チップとして不完全なため、当該外周部のセルにまで露光ショットを行うことは無駄であると考えられてきたからである。
【０００９】
【発明が解決しようとする課題】
しかし、上述したようにウェーハ６外周部に露光ショットをせずにＨＤＰを形成しＣＭＰを行うと、当該ウェーハ６の外周部のＨＤＰ１０４ａが、ウェーハ６中央（ＨＤＰ１０４ｂの箇所）よりも小高く残る。
【００１０】
この小高く残ったＨＤＰ１０４ａが外周部に存在したままＣＭＰの後工程へ進めていくと、途中で当該ＨＤＰ１０４ａが剥離し、パーティクル（微粒子）として、大量に発生し、歩留まりを低下させる原因となる。
【００１１】
本発明は、上記欠点に鑑み成されたものであり、ウェーハ６の外周部のＨＤＰ１０４ａを除去することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、半導体ウェーハに所定の深さの溝を形成し、当該溝内を絶縁膜で充填する半導体装置の製造方法において、半導体ウェーハ上にシリコンナイトライドを形成する工程と、前記シリコンナイトライドの表面にレジストを形成し、当該全面を露光、現像処理し、パターニングし、前記レジストをマスクとし、前記シリコンナイトライドをエッチングした後、前記シリコンナイトライドをマスクとして、前記ウェーハをエッチングして、所定深さの溝を形成する工程と、前記所定深さの溝の内部及び上方、前記シリコンナイトライドの上方に酸化膜を形成し、酸化セリウムを研磨剤として用いて、前記酸化膜を所望の膜厚にまで研磨する工程と、を具備することを特徴とした半導体装置の製造方法を提供するものである。
【００１３】
【発明の実施の形態】
以下、本発明の第１の実施形態（ＳＴＩ（シャロートレンチアイソレーション）構造の半導体装置１Ａの製造方法）について、図１乃至図５を参照しながら説明する。図１乃至図５は本実施形態であるセリアスラリーを用いたＣＭＰ法を用いた発明を時系列的に示した断面図である。以後の断面図において、半導体装置１Ａの端部はウェーハの外周部の断面の状態を示す。
【００１４】
図１（ａ）参照。はじめに半導体ウェーハ６を用意し、当該ウェーハ６のシリコン基板（以下、Ｓｉ基板２）の表面にシリコンナイトライド（以下、ＳｉＮ５と称す）を形成する。当該ＳｉＮ５はＣＭＰ法の研磨の際に、当該ＳｉＮ５が露出した段階で、研磨を終了するためのものである。
【００１５】
図１（ｂ）参照。続いて、ＳｉＮ５の表面にレジストＰＲを塗布し、トレンチ形成領域のレジストＰＲから除去されるように、このレジストＰＲに露光・現像を施し、パターニング処理をする。
【００１６】
図２、３参照。その後、当該パターニング処理がなされたレジストＰＲをマスクとして、ＳｉＮ５及びＳｉ基板２をエッチングして、シャロートレンチアイソレーション（ＳＴＩ）構造の所定深さのトレンチ３を形成する（図２）。
【００１７】
ここで、トレンチ３はウェーハ６の外周部にまで形成される。つまり、従来例の図９におけるＨＤＰ１０４ａ直下にもトレンチ３を形成する。
【００１８】
図２のトレンチ３を形成する際の露光の方法について図３を参照しながら説明する。図３は、半導体装置１Ａを多数含むウェーハ６の平面図である。同図中の斜線部は当該ウェーハ６の外周部を示す。ウェーハ６の外周部に存在するセルは、ウェーハ６の端部にあるためその一部が欠損している不完全な（完全なセルとしての形状を成さない）ものである。
【００１９】
上述した従来技術においては、ウェーハ６表面上にレジストを塗布した後、当該斜線部に露光ショットを行わずに、ウェーハ６上の斜線部以外の箇所のセル１つ１つに対して露光ショットを行い、その後現像、パターニングを施してエッチング処理をしてＨＤＰを形成した。
【００２０】
これに対して、本発明では当該斜線部のその一部が欠損している不完全なセルの１つ１つに対しても露光ショットを行ない、トレンチ３をウェーハ６外周部にまで形成させる。
【００２１】
図４参照。次に、トレンチ３の内部及び上方、ＳｉＮ５の上方に高密度プラズマ酸化膜（以下、ＨＤＰ４）を形成する。高密度プラズマ酸化膜とは、酸化膜を成膜しながら、エッチングを行っていくことで形成される。
【００２２】
この結果、ウェーハ６外周部に形成したＨＤＰ４は、当該ウェーハ６中心部とほぼ同じように凹凸を形成する。
【００２３】
図５参照。その後、添加剤を含んだセリアスラリーを用いてＨＤＰ４を研磨する。このとき、ＳｉＮ５が露出するまで研磨する。これにより、ウェーハ６の外周部に形成されたＨＤＰ４は完全に除去され、トレンチ３内部に形成されたＨＤＰ４のみが残る。
【００２４】
本実施形態の特徴は、ウェーハ６の外周部にまでＳＴＩ構造、つまりトレンチ３を形成することで、当該外周部上のＨＤＰとウェーハ６の内部と同じ凹凸を形成することにある。
【００２５】
以上より、本発明の第１の実施形態では、ウェーハ６の外周部上に厚く残るＨＤＰ４を、トレンチ３を形成することで除去することができる。
【００２６】
次に本発明の第２の実施形態について図６乃至図８を参照しながら説明する。本実施形態は、上述した第１の実施形態の以下に示す不具合を解消するものである。
【００２７】
本発明では、ウェーハ６の表面（特に外周部）にウェーハ６のナンバーなどを記載した印（以下、マーキングＭと称す）を付す場合がある。当該マーキングＭは、ウェーハ６の表面の一部に凹凸を施すことで、文字や記号等を刻印し、そのウェーハの仕様等を認識するためのものである。
【００２８】
上述したように第１の実施形態では、ウェーハ６全面を露光ショットし、現像・エッチングする。しかし、この全面露光ショットにより、当該マーキングＭがトレンチ３によって削れて消失してしまい、そのナンバー等を認識することが困難になるということがあった。
【００２９】
そこで、本発明の第２の実施形態として、これらの不具合を解消するため、以下の方法を採用した。
【００３０】
本実施形態は、第１の実施形態とウェーハ６外周部を含めた全面露光ショットを施すことは基本的に同じではあるが、当該マーキングＭの箇所においては、当該露光ショットは実施しない点で、両者は相違する。つまり、レジストを塗布し、マーキングＭの箇所上方のレジストには、露光ショットを照射しないのである。
【００３１】
これにより、当該マーキングＭの箇所のＳｉ基板２にはトレンチ３は形成されず、マーキングＭ以外の箇所では、第１の実施形態と同様にトレンチ３が形成される。その後、ウェーハ６全面にＨＤＰ４を施すと、図６に示すように、当該マーキングＭの箇所のみ、ＨＤＰ４が厚く残る。当然のことながら、当該マーキングＭの箇所以外は、トレンチ３が形成されるので、ＨＤＰ４は薄く形成される。
【００３２】
次に、ウェーハ６に改めてレジストを塗布し、当該マーキングＭの箇所のみ露光・現像し、パターニングを施す。そして、当該レジストをマスクとして、厚く残したＨＤＰ４のみをエッチングする（図７参照）。
【００３３】
その後、セリアスラリーによるＣＭＰ研磨を行い、ＨＤＰ４をＳｉＮ５の表面位置まで研磨して、図８に示す半導体装置１Ｂが完成する。
【００３４】
本実施形態の特徴は、トレンチ３を形成するに不都合な箇所のみ露光ショットを実施せずに、ＨＤＰ４をあえて厚く残し、改めて当該ＨＤＰ４をエッチングすることにある。
【００３５】
以上より、本発明の第２の実施形態では、トレンチ３を形成する際にウェーハ６表面に存在するマーキングＭをエッチングして消失させることがないので、当該マーキングＭを認識することができる。また、当該マーキングＭ箇所以外の厚く残るＨＤＰ４を、別個のエッチングで除去しているので、ＨＤＰ４が剥離し、パーティクルが発生することも防止される。
【００３６】
【発明の効果】
ウェーハ全面にレジストを形成し、全面に露光ショットを行うことで、当該ウェーハ外周部にトレンチを形成し、その上方に存在した厚く残ったＨＤＰを完全に除去でき、パーティクルの発生を抑えることができる。それに伴い半導体装置の歩留まりを向上できる。
【００３７】
また、ウェーハ外周部にマーキング等がある場合は、ウェーハ全面にショットを行わず、ＨＤＰ形成後に当該マーキング箇所上のＨＤＰ膜を厚く残し、別工程のエッチングで当該厚いＨＤＰ膜を除去してから、ＣＭＰ処理を行うことでＨＤＰ残りを防ぐことができる、かつ当該マーキングを明確に認識できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる半導体装置の製造方法を示す断面図。
【図２】本発明の第１の実施形態にかかる半導体装置の製造方法を示す断面図。
【図３】本発明の第１の実施形態にかかる半導体装置の製造方法を示す断面図。
【図４】本発明の第１の実施形態にかかる半導体装置の製造方法を示す断面図。
【図５】本発明の第１の実施形態にかかる半導体装置の製造方法を示す断面図。
【図６】本発明の第２の実施形態にかかる半導体装置の製造方法を示す断面図。
【図７】本発明の第２の実施形態にかかる半導体装置の製造方法を示す断面図。
【図８】本発明の第２の実施形態にかかる半導体装置の製造方法を示す断面図。
【図９】従来の半導体装置の製造方法の断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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