(57)【要約】【課題】本発明は、ＣＶＤ成長半導体基板の成長膜表面および表面近傍に於いて、結晶欠陥発生数を低減した高品位のＣＶＤ成長半導体基板を提供することを目的としている。【解決手段】ＣＶＤ成長プロセスの初期に、原料ガスの導入を一時停止して膜成長を停止させ、キャリアガスあるいはアルゴンガス等の不活性ガスを炉内に導入しアニールを行った後に再度ＣＶＤ成長を引き続き実施し、所望の膜厚までＣＶＤ成長を行うことにより解決できる。【選択図】　　　　　図２
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【特許請求の範囲】
【請求項１】
ＣＶＤ成長した半導体基板の表面およびＣＶＤ成長膜中の結晶欠陥密度が０．０１個／ｃｍ２以下であることを特徴とする半導体基板。
【請求項２】
ＣＶＤ成長過程での膜成長を一時停止した後再度膜成長を行うことを特徴とする半導体基板の製造方法。
【請求項３】
ＣＶＤ成長過程での膜成長を一時停止し、キャリアガスあるいは不活性ガス雰囲気を炉内に導入しアニールを行った後再度膜成長を行うことを特徴とする半導体基板の製造方法。
【請求項４】
ＣＶＤ膜成長を一時停止する厚みが０．６μｍ以下あるいは５０００原子層以下であることを特徴とする請求項２ないし請求項３の半導体基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＣＶＤ成長を行った半導体基板およびその製造方法に関し、より詳細にはＣＶＤ成長膜の表面および表面近傍において、結晶欠陥起因の不良の少ない高品位の半導体集積回路あるいは半導体素子の作製に有用な半導体基板およびその製造方法に関する。
【０００２】
【従来の技術】
半導体用の基板として、ＣＶＤにより作製した単結晶基板であるエピタキシャルウェーハを用いられる事が多くなっている。エピタキシャルウェーハは、単結晶基板に、例えば異なる導電型や、比抵抗を持つ単結晶層を基板の結晶構造に連続させて成長させたウェーハをいう。これらエピタキシャル層の成長方法としては、成長ガスを高温で還元又は分解させて生成するＣＶＤ法（化学気相成長法）が知られている。
【０００３】
このエピタキシャル層には、積層欠陥をはじめとする結晶欠陥が発生することがある。エピタキシャルウェーハの製造方法は、通常、エピタキシャル反応炉にウェーハを搬入した後、水素ガス雰囲気に置換して昇温し、水素ガス雰囲気でのアニールあるいは必要によってＨＣｌガスによるガスエッチングを行いウェーハ表面の清浄化を行う。その後ドーパントガスを含んだソースガスを導入して必要な厚みになるまでエピタキシャル成長を行う。
【０００４】
多層エピタキシャル成長（抵抗値あるいは導電型の異なる層を複数層成長させる）を必要とする場合は、成長途中でドーパントガス種類の変更あるいは流量切り替えあるいは安定化のため、さらには炉内ガス置換のために成長を一時停止することはある。しかし、単一層のみの成長では、成長の途中での停止を行うことはおこなわれていない。
【０００５】
このようなエピタキシャルウェーハの製造方法では、ウェーハ表面積層欠陥発生数が、０個／ｃｍ２のこともあるが、数個／ｃｍ２さらには数１０個／ｃｍ２発生することもあることがわかっている。
【０００６】
一般的にＣＶＤ成長半導体基板の結晶欠陥低減方法は、ＣＶＤ成長基板の炉外での洗浄、炉内でのＣＶＤ成長前の半導体基板表面清浄化処理および、当該半導体基板清浄化処理温度の最適化によって実施されている。これらの方法では、ある程度の低減は可能ではあっても、安定的に結晶欠陥発生数が０．０１個／ｃｍ２以下あるいは完全に結晶欠陥発生数を０個／ｃｍ２にすることは難しい。
【０００７】
【発明が解決しようとする課題】
本発明は、このような上記問題点に鑑みてなされたものであって、ＣＶＤ成長プロセスの初期に、一時成長を停止させ、水素場合によってはアルゴン等の不活性ガスを炉内に導入してアニールを行った後にＣＶＤ成長を引き続き実施することを特徴とし、結晶欠陥発生数を低減した高品位のＣＶＤ成長半導体基板を提供することを目的としている。
【０００８】
【課題を解決するための手段】
本発明の請求項１に記載した発明は、ＣＶＤ成長した半導体基板表面およびＣＶＤ成長膜中の結晶欠陥密度が０．０１個／ｃｍ２以下であることを特徴としている半導体基板である。
【０００９】
上記半導体基板によれば、当該半導体基板を用いて半導体集積回路あるいは半導体素子を作製した場合において、結晶欠陥が起因の不良率を数％〜数１０％低減することができる。また、不良率の低減により、大幅なコスト削減が可能である。従って、高品質半導体集積回路あるいは半導体素子を作製するための高品質・低コスト半導体基板となり得る。
【００１０】
本発明の請求項２に記載した発明は、ＣＶＤ成長過程で膜成長を一時停止した後再度膜成長を行うことを特徴とする半導体基板の製造方法である。
【００１１】
上記半導体基板の製造方法によれば、ＣＶＤ成長過程で膜成長を一時停止した後再度膜成長を行うことにより、ＣＶＤ成長前基板表面に存在していた結晶発生要因となる異物の影響、あるいはピット等の凹凸形状を低減することが可能となり、通常の製造プロセスにおいて製造した半導体基板に比較して、平均して一桁以上の結晶欠陥発生密度低減効果があり、さらに重金属等の汚染の心配も無い。
【００１２】
本発明の請求項３に記載した発明は、ＣＶＤ成長過程で膜成長を一時停止し、キャリアガスあるいは不活性ガス雰囲気を炉内に導入しアニールを行った後再度膜成長を行うことを特徴とする半導体基板の製造方法である。
【００１３】
上記半導体基板の製造方法によれば、ＣＶＤ成長過程で膜成長を一時停止し、キャリアガスあるいは不活性ガス雰囲気を炉内に導入しアニールを行った後再度膜成長を行うことにより、ＣＶＤ成長前基板表面に存在していた結晶発生要因となる異物の影響、あるいはピット等の凹凸形状を低減することが可能となり、通常の製造プロセスにおいて製造した半導体基板に比較して、平均して一桁以上の結晶欠陥発生密度低減効果があり、さらに重金属等の汚染の心配も無い。
【００１４】
本発明の請求項４に記載した発明は、ＣＶＤ膜成長を一時停止する厚みが０．６μｍ以下あるいは５０００原子層以下であることを特徴とする半導体基板の製造方法である。
【００１５】
上記半導体基板の製造方法によれば、ＣＶＤ膜成長を一時停止する厚みが０．６μｍ以下あるいは５０００原子層以下とすることにより、ＣＶＤ成長前にアニール処理を行う方法よりもより早く効果的に結晶欠陥発生原因の影響を低減できることとなり、通常の製造プロセスにおいて製造した半導体基板に比較して、平均して一桁以上の結晶欠陥発生密度低減効果があり、さらに重金属等の汚染の心配も無い。
【００１６】
結晶欠陥を消滅させるには結晶方位、成長させる膜の元素等を考慮しＣＶＤ膜成長を一時停止する厚みが０．６μｍ以下あるいは５０００原子層以下としているが、ＣＶＤ膜成長を一時停止する段階で成長膜が基板表面を覆う厚み以上であればよい。
【００１７】
また、ＣＶＤ成長過程で膜成長を一時停止またはキャリアガスあるいは不活性ガス雰囲気でアニールする温度が４００℃〜１３００℃であることにより、通常の製造プロセスにおいて製造した半導体基板に比較して、平均して一桁以上の結晶欠陥発生密度低減効果があり、さらに重金属等の汚染の心配も無い。
【発明の実施の形態】
【００１８】
以下、本発明に係る半導体基板およびその製造方法の実施の形態を図面に基づいて説明するが、本発明はそれらに限定されるものではない。
【００１９】
本発明に係る半導体基板は、主に単結晶シリコン基板をＣＶＤによりエピタキシャル成長させた単結晶シリコンエピタキシャルウェーハである。本発明に係わる半導体基板の製造方法は、主に単結晶シリコン基板上にＣＶＤによりエピタキシャル成長させる方法である。尚、４００℃以上によって、ＣＶＤ膜を形成する半導体基板の作製方法であれば、他の半導体基板作製方法であっても差し支えない。
【００２０】
本発明の半導体基板および半導体基板の製造方法を用いる単結晶シリコンエピタキシャルウェーハの製造方法について説明する。図１は、代表的なＣＶＤによるシリコンエピタキシャル半導体基板の製造工程条件を示す図である。
【００２１】
図１に示すように、ＣＶＤ膜を成長させる半導体基板を反応炉中に搬入する（１）　。先ず、反応炉中を窒素ガス（Ｎ２　）でパージし、次に水素ガス（Ｈ２　）でパージする　（２）　及び　（３）　。Ｈ２　でパージすることにより、反応炉中でＮ２　とＨ２　を置換する。次に、１１５０℃前後まで昇温する　（４）　。本例においては、１段階熱処理を示すが、２段階の昇温も行われている。次に塩化水素（ＨＣｌ）ガスを通気し、流量の安定化を行う　（５）　。そして、１０００℃〜１２００℃の温度で、本例においては、２段階の清浄化処理により、表面から不必要ものが除去される。第１段階は、水素ベーキングによる自然酸化膜除去が主目的であり、第２段階は、ＨＣｌ気相エッチングを行う。これは、表面に付着している不純物と表面のミクロな欠陥を取り除く目的で行う。次にポストパージを行い　（７）　、ＨＣｌエッチング中に発生した不純物及びＨＣｌガスを反応系内から浄化する。
【００２２】
その後、シリコンソースガス等、本例においては、シラン系のガスの流量を安定化させる　（８）　。炉内にシラン系のガスを導入し、エピタキシャル成長を行う　（９）　。その後、ポストパージを行い　（１０）　、降温する　（１１）　。そして、Ｈ２　パージ　（１２）　、Ｎ２　パージ　（１３）　を行い、処理後の半導体基板を搬出する　（１４）　。
【００２３】
本発明では、図１中　（９）　に示すＣＶＤ膜成長の初期に、シラン系のガス導入を一時停止し、あるいはシラン系のガスの代わりに水素ガス、あるいはアルゴンガス等の不活性ガスを導入しアニールを行うことにより結晶欠陥発生を防止し、さらには発生した結晶欠陥を消滅させることが可能となる。一定時間成長停止あるいはアニールを行った後、ＣＶＤ成長を再開し、所望の膜厚までＣＶＤ成長を行う。
【００２４】
図２は、成長したＣＶＤ膜厚と、その後３０秒間キャリアガス（Ｈ２　）によってアニールしたのち、ＣＶＤ成長を行わずに炉から取り出したエピタキシャルウェーハの表面欠陥数との相関を示す図である。ＣＶＤ膜厚が１．０μｍ未満において結晶欠陥の発生数が大幅に減少している。
【００２５】
図３は、本発明を用いないでＣＶＤ成長した際に発生した結晶欠陥の一種である積層欠陥を示す。例えばＳｉ（１００）ウェーハを用いた場合において、ＣＶＤ膜厚が３μｍであれば、一辺が約４．２μｍの積層欠陥が発生している。
【００２６】
図４は、ＣＶＤ膜成長を厚さ０．６μｍで停止した後、炉外に取り出したシリコンウェーハ表面上に観察された一辺が約０．８４μｍの積層欠陥を示す。
【００２７】
図５は、結晶欠陥である積層欠陥が発生していない状態である。
【００２８】
次に、本発明に係わる半導体基板の製造方法を用いて、実際に半導体基板を製造した場合の具体例を示す。本実施例においては、初期酸素濃度［Ｏｉ］＝１４×１０１７　ａｔｍｓ／ｃｍ３　（換算係数４．８１×１０１７　ａｔｍｓ／ｃｍ３　、以下全て同様の換算係数を使用）のＣＺ法により引き上げられた単結晶から製造されたシリコン（１００）基板を、ＣＶＤ膜形成基板として用いた。また、ＣＶＤ炉は、枚葉式のエピタキシャル成長炉を使用した。
【００２９】
【実施例１】
本実施例１ではＣＶＤ炉中温度１１００℃で、前記半導体基板に、前記成長条件と同様に、図１中（６）のＨＣｌガスエッチングを除き、さらに結晶欠陥の発生しやすい条件を用いて０．２μｍエピタキシャル膜成長後、本発明を用いて、原料ガスであるトリクロルシラン（ＳｉＨＣｌ３　）の導入を一時停止し、キャリアガスである水素ガス雰囲気において炉内温度は１１００℃そのままで３０秒保持した後、引き続いて２．８μｍ厚みのエピタキシャル膜成長を行った。表面欠陥発生状況を確認したところ、結晶欠陥は発生していなかった。
【００３０】
これに対して、ＣＶＤ炉中温度１１００℃で、前記半導体基板に、本発明を用いずに、通常の製造条件から、図１中（６）のＨＣｌガスエッチングを除き、さらに結晶欠陥の発生しやすい条件を用いて、厚さ３μｍのエピタキシャル膜を成長させ、基板表面の結晶欠陥発生状況を確認したところ、図３のようなエピタキシャル基板に特有な結晶欠陥の一種である積層欠陥が０．１個／ｃｍ２　発生していた。
【００３１】
また、ＣＶＤ炉中温度１１００℃で、前記半導体基板に、前記成長条件と同様に、図１中（６）のＨＣｌガスエッチングを除き、さらに結晶欠陥の発生しやすい条件を用いて本発明の規定値より大きな１．５μｍエピタキシャル膜成長後、原料ガスであるトリクロルシラン（ＳｉＨＣｌ３　）の導入を一時停止し、キャリアガスである水素ガス雰囲気において炉内温度は１１００℃そのままで３０秒保持した後、引き続いて１．５μｍ厚みのエピタキシャル膜成長を行った。表面欠陥発生状況を確認したところ、図３のような結晶欠陥が０．１個／ｃｍ２　発生していた。
【００３２】
【実施例２】
実施例１と同じく初期酸素濃度［Ｏｉ］＝１４×１０１７　ａｔｍｓ／ｃｍ３　のＣＺ法により引き上げられた単結晶から製造された半導体シリコン（１００）基板を、ＣＶＤ膜形成基板として用い、ＣＶＤ炉は、枚葉式のエピタキシャル成長炉を使用した。
【００３３】
本実施例２ではＣＶＤ炉中温度１１００℃で、前記半導体基板に、前記成長条件と同様に、図１中（６）のＨＣｌガスエッチングを除き、さらに結晶欠陥の発生しやすい条件を用いて約０．２μｍ程度エピタキシャル膜成長後、本発明を用いて、原料ガスであるトリクロルシラン（ＳｉＨＣｌ３　）および水素ガスの導入を停止し、代わりにアルゴンガスを導入し、温度１１００℃のアルゴンガス雰囲気において１分間保持した後、引き続いて２．８μｍ厚みのエピタキシャル膜成長を行った。表面欠陥発生状況を確認したところ、実施例１と同じく結晶欠陥は発生していなかった。
【００３４】
これに対して、ＣＶＤ炉中温度１１００℃で、前記半導体基板に、本発明を用いずに、通常の製造条件から、図１中（６）のＨＣｌガスエッチングを除き、さらに結晶欠陥の発生しやすい条件を用いて、厚さ３μｍのエピタキシャル膜を成長させ、基板表面の結晶欠陥発生状況を確認したところ、図３のようなエピタキシャル基板に特有な結晶欠陥の一種である積層欠陥が０．１個／ｃｍ２　発生していた。
【００３５】
【実施例３】
厚さ０．５μｍのシリコンエピタキシャル膜を１１５０℃において成長したのち、本発明を用いて、原料ガスであるトリクロルシラン（ＳｉＨＣｌ３　）の導入を一時停止し、温度１１５０℃の水素ガス雰囲気において１分間保持した後、引き続いて２．５μｍ厚みのエピタキシャル膜成長を行った。表面欠陥発生状況を確認したところ、図３のような結晶欠陥は、発生していなかった。
【００３６】
【実施例４】
厚さ０．５μｍのシリコンエピタキシャル膜を１１５０℃において成長したのち、本発明を用いて、原料ガスであるトリクロルシラン（ＳｉＨＣｌ３　）および水素ガスの導入を一時停止し、アルゴンガスを導入することによって温度１１５０℃のアルゴンガス雰囲気において３分間保持した後、水素およびトリクロルシランガスを導入して引き続いて２．５μｍ厚みのエピタキシャル膜成長を行った。表面欠陥発生状況を確認したところ、図３のような結晶欠陥は、発生していなかった
【００３７】
【発明の効果】
以上説明したように、本発明では、ＣＶＤ成長プロセスの初期に、一時成長を停止させ、場合によっては水素あるいはアルゴン等の不活性ガスを炉内に導入しアニールを行った後にＣＶＤ成長を引き続き実施することを特徴とし、結晶欠陥発生数を低減した高品位のＣＶＤ成長半導体基板を提供することができる。
【図面の簡単な説明】
【図１】代表的なＣＶＤによるシリコンエピタキシャル半導体基板の製造工程条件を示す図である。
【図２】ＣＶＤ膜厚と、表面欠陥数との相関を示す図である。
【図３】ＣＶＤ膜に発生した積層欠陥を示す顕微鏡写真である。
【図４】厚さ０．６μｍのＣＶＤ膜に観察された積層欠陥を示す顕微鏡写真である。
【図５】本発明の具体例に係わり、結晶欠陥が発生していない半導体基板表面を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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