(57)【要約】【課題】サリサイド技術によりシリサイド化されたソース／ドレイン領域で、リーク電流を低減できる半導体装置およびその製造方法を提供する。【解決手段】壁面と基板１の表面との境界近傍が曲面にラウンドした溝４を加工し、溝に絶縁膜を埋め込む工程と、ゲート電極１１、ＬＤＤ領域１２およびゲート電極のサイドウォール１３を形成する工程と、絶縁膜が曲面に接しないように、溝４の上端近傍の絶縁膜をテーパ状に加工する工程と、曲面１ａに沿ってソース／ドレイン領域１５を形成する工程と、ソース／ドレイン領域に自己整合的に、曲面１ａ上を含むソース／ドレイン領域表面に金属シリサイド１８を形成する工程とを有する半導体装置の製造方法と、それにより形成される半導体装置。【選択図】図７
2004095903.tif 000002
【特許請求の範囲】
【請求項１】
素子形成領域を含む半導体基板と、
前記半導体基板の表層に前記素子形成領域を囲むように形成された溝であって、前記溝の壁面と前記半導体基板の表面との境界近傍が角を丸めた曲面となっている前記溝と、
前記溝に埋め込まれた絶縁膜であって、前記曲面に接しないように前記溝の上端近傍のみ、上方ほど前記素子形成領域から離れるように加工されたテーパ状の断面を有する前記絶縁膜と、
前記素子形成領域上の一部にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に自己整合的に、前記素子形成領域の表層に形成されたＬＤＤ（ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　ｄｒａｉｎ）領域と、
前記ゲート電極の側面に形成された絶縁膜からなるサイドウォールと、
前記サイドウォールに自己整合的に、かつ前記溝との境界では前記曲面に沿って、前記素子形成領域の表層に形成されたソース領域およびドレイン領域と、
前記ソース領域およびドレイン領域に自己整合的に、前記曲面上を含む前記ソース領域およびドレイン領域表面に形成された金属シリサイドとを有する
半導体装置。
【請求項２】
前記ゲート電極上に前記ソース領域およびドレイン領域表面と同一の金属シリサイドをさらに有する
請求項１記載の半導体装置。
【請求項３】
半導体基板の一部である素子形成領域を囲むように、前記半導体基板の表層に溝を形成する工程であって、前記溝の壁面と前記半導体基板の表面との境界近傍が角を丸めた曲面となるように前記溝を加工する工程と、
前記溝に絶縁膜を埋め込む工程と、
前記素子形成領域上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極に自己整合的に、前記素子形成領域の表層にＬＤＤ領域を形成する工程と、
前記ゲート電極の側面に絶縁膜からなるサイドウォールを形成する工程と、
前記絶縁膜が前記曲面に接しないように、前記溝の上端近傍のみ前記絶縁膜を上方ほど前記素子形成領域から離れるようなテーパ状に加工する工程と、
前記サイドウォールに自己整合的に、かつ前記溝との境界では前記曲面に沿って、前記素子形成領域の表層にソース領域およびドレイン領域を形成する工程と、
前記ソース領域およびドレイン領域に自己整合的に、前記曲面上を含む前記ソース領域およびドレイン領域表面に金属シリサイドを形成する工程とを有する
半導体装置の製造方法。
【請求項４】
前記ソース領域およびドレイン領域表面に金属シリサイドを形成する工程において、前記ゲート電極上にも金属シリサイドを形成する
請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ソース／ドレイン領域の表面にシリサイドを有する半導体装置およびその製造方法に関し、特に、ＤＲＡＭ混載ロジックＬＳＩのロジック回路に適した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭメモリ回路とロジック回路を１チップにまとめたＤＲＡＭ混載ロジックＬＳＩが活発に研究開発されている。このＤＲＡＭ混載ロジックＬＳＩは、ＤＲＡＭメモリとロジック機能が融合した高付加価値ＬＳＩであり、電子製品のチップ搭載数を削減できる等の利点を持つ。
【０００３】
ＤＲＡＭ混載ロジックＬＳＩにおいては、高速ロジック回路を得るため、ロジック回路のトランジスタのソース／ドレイン領域に自己整合的にシリサイド層が形成される（ＳＡＬＩＣＩＤＥ；ｓｅｌｆ−ａｌｉｇｎｅｄ　ｓｉｌｉｃｉｄｅ）。このサリサイド技術では、ゲート電極の側面をシリコン窒化膜等の絶縁膜からなるサイドウォールで保護し、ソース／ドレイン領域表面をシリサイド化する。一方、ＤＲＡＭメモリ回路では、ソース／ドレイン領域の表面をシリサイド化しないことにより、接合リークを抑制してリフレッシュ特性を向上させている。
【０００４】
ロジック回路のトランジスタでは、ソース／ドレイン領域のコンタクトをシリサイド上に形成する。一方、ＤＲＡＭメモリ回路にはサリサイド技術が応用されず、セル面積縮小のために、セルフアラインコンタクト技術によりビットラインコンタクト等が形成される。
【０００５】
ＤＲＡＭ混載ロジックＬＳＩの従来例を、図８〜１１を参照して説明する。図８（ａ）は、ＤＲＡＭ混載ロジックＬＳＩの製造過程を示す断面図であり、ＤＲＡＭメモリ回路Ｍとロジック回路Ｌに、それぞれゲート電極が形成された後の状態を示す。
【０００６】
図８（ａ）に示すように、シリコン基板１０１の表層にＳＴＩ（ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ　ｉｓｏｌａｔｉｏｎ）により素子分離領域１０２が形成されている。ＤＲＡＭメモリ回路Ｍとロジック回路Ｌには、それぞれゲート酸化膜１０３、ポリシリコン層１０４、タングステンシリサイド層１０５およびＨＴＯ（ｈｉｇｈ　ｔｅｍｐｅｒａｔｕｒｅ　ｏｘｉｄｅ）マスク１０６が積層されたゲート電極１０７Ｍ、１０７Ｌが形成されている。ゲート電極１０７Ｍ、１０７Ｌの幅（ゲート長）は例えば０．１５μｍである。
【０００７】
次に、図９（ｂ）に示すように、ＤＲＡＭメモリ回路Ｍおよびロジック回路Ｌ上に化学気相成長（ＣＶＤ）によりシリコン窒化膜１０８を形成する。図示しないが、シリコン窒化膜１０８の形成前に、ＤＲＡＭメモリ回路Ｍのシリコン基板１０１に、ゲート電極１０７Ｍをマスクとして不純物のイオン注入を行い、ソース／ドレイン領域を形成しておく。一方、ロジック回路Ｌのシリコン基板１０１に、ゲート電極１０７Ｌをマスクとして不純物のイオン注入を行い、ＬＤＤ（ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　ｄｒａｉｎ）領域を形成しておく。
【０００８】
続いて、ロジック回路Ｌのゲート電極１０７Ｌに絶縁膜からなるサイドウォールを形成するため、サイドウォールを形成しないＤＲＡＭメモリ回路Ｍ等の上にレジスト１０９を形成する。
次に、図９（ｃ）に示すように、シリコン窒化膜１０８のエッチバックを行い、ロジック回路Ｌのゲート電極１０７Ｌの側面にサイドウォール１１０を形成する。その後、レジスト１０９を除去する。図示しないが、ＤＲＡＭメモリ回路Ｍには、シリコン窒化膜１０８にセルフアラインコンタクト等が形成される。
【０００９】
サイドウォール１１０の形成後、ロジック回路Ｌのソース／ドレイン領域を形成する工程や、ソース／ドレイン領域をシリサイド化する工程では、これらの処理が不要なＤＲＡＭメモリ回路Ｍ等を、例えばレジストにより保護しておく。そこで、以降の工程については、ロジック回路Ｌのみ図示する。
【００１０】
図１０（ｄ）に示すように、サイドウォール１１０を形成した後、サイドウォール１１０をマスクとして不純物のイオン注入を行い、ソース／ドレイン領域１１１を形成する。サイドウォール１１０の下部は、ソース／ドレイン領域１１１よりも低濃度で不純物を含有するＬＤＤ領域１１２である。さらに、例えばコバルト層１１３等の高融点金属層を形成してから、キャップ層として窒化チタン層１１４を形成する。
【００１１】
次に、第１のＲＴＡ（ｒａｐｉｄ　ｔｈｅｒｍａｌ　ａｎｎｅａｌｉｎｇ）処理を施し、ソース／ドレイン領域１１１に自己整合的に金属シリサイド（ＣｏＳｉ）を形成する。続いて、絶縁膜であるＨＴＯマスク１０６、サイドウォール１１０および素子分離領域１０２上に残った不要な金属層（コバルト層１１３および窒化チタン層１１４）を、硫酸と過酸化水素水の混合液（硫酸過水）により除去する。
【００１２】
その後、第２のＲＴＡ処理を施すことにより、図１０（ｅ）に示すように、金属シリサイド（ＣｏＳｉ２　）１１５が形成される。
次に、図１１（ｆ）に示すように、全面にシリコン窒化膜１１６を形成してから、層間絶縁膜１１７を形成する。層間絶縁膜１１７には、金属シリサイド１１５に達する接続孔１１８が形成される。接続孔１１８には、例えば上層の配線を構成する金属が埋め込まれる。
【００１３】
上記のようにＤＲＡＭメモリ回路をロジック回路と混載する技術は、例えば特開平１１−３９７４号公報、特開平１１−９７６４９号公報、特開平１１−１６３２８１号公報、特開平１１−２２００３６号公報、特開平１１−３４０４３７号公報、特開２０００−１５０６６５号公報に開示されている。
【００１４】
【発明が解決しようとする課題】
しかしながら、上記の従来の半導体装置の製造方法によれば、図１０（ｅ）および図１１に示すように、シリコン活性層の端部、すなわちソース／ドレイン領域１１１と素子分離領域１０２の境界近傍に、金属シリサイド１１５が過剰に形成され、瘤状のシリサイド（ＣｏＳｉ２）１１５ａとなる場合がある。
【００１５】
特に、コバルト層１１３にＲＴＡを比較的高温の条件、例えば８４０℃、３０秒で行った場合等には、瘤状のシリサイド１１５ａが形成されやすい。瘤状のシリサイド１１５ａは例えば幅６０ｎｍ、高さ８０ｎｍ程度で形成される。シリコン活性層端部での過剰なシリサイド化は、コバルト層１１３が厚く、コバルトの供給量が多いことと、シリコン活性層端部において面方位（１００）以外の方位からシリコン結晶が成長していることに起因すると考えられている。
【００１６】
このような瘤状のシリサイド１１５ａが、ソース／ドレイン領域１１１とその周囲の半導体基板１０１との界面のｐ／ｎ接合の付近に到達すると、接合部に由来するリーク電流（ジャンクションリーク）が増大する。図１１のデバイスにおいては、ｐ＋　またはｎ＋　型ソース／ドレイン領域１１１とその上層の１層目の配線を接続する、接続孔１１８のコンタクト部でのリーク電流が増大する。
【００１７】
特に、図１１に示すように、上層配線の金属が直接、ソース／ドレイン領域１１１（または金属シリサイド１１５）と接続するボーダレス構造では、リーク電流が増大しやすく、デバイスの性能や品質の低下につながる。ロジック回路の電気特性が低下すると、ＤＲＡＭ混載ロジックＬＳＩ全体でも高品質を実現できない。
【００１８】
本発明は上記の問題点に鑑みてなされたものであり、したがって本発明は、サリサイド技術によりシリサイド化されたソース／ドレイン領域で、リーク電流を低減できる半導体装置およびその製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置は、素子形成領域を含む半導体基板と、前記半導体基板の表層に前記素子形成領域を囲むように形成された溝であって、前記溝の壁面と前記半導体基板の表面との境界近傍が角を丸めた曲面となっている前記溝と、前記溝に埋め込まれた絶縁膜であって、前記曲面に接しないように前記溝の上端近傍のみ、上方ほど前記素子形成領域から離れるように加工されたテーパ状の断面を有する前記絶縁膜と、前記素子形成領域上の一部にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に自己整合的に、前記素子形成領域の表層に形成されたＬＤＤ領域と、前記ゲート電極の側面に形成された絶縁膜からなるサイドウォールと、前記サイドウォールに自己整合的に、かつ前記溝との境界では前記曲面に沿って、前記素子形成領域の表層に形成されたソース領域およびドレイン領域と、前記ソース領域およびドレイン領域に自己整合的に、前記曲面上を含む前記ソース領域およびドレイン領域表面に形成された金属シリサイドとを有することを特徴とする。
【００２０】
また、上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板の一部である素子形成領域を囲むように、前記半導体基板の表層に溝を形成する工程であって、前記溝の壁面と前記半導体基板の表面との境界近傍が角を丸めた曲面となるように前記溝を加工する工程と、前記溝に絶縁膜を埋め込む工程と、前記素子形成領域上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極に自己整合的に、前記素子形成領域の表層にＬＤＤ領域を形成する工程と、前記ゲート電極の側面に絶縁膜からなるサイドウォールを形成する工程と、前記絶縁膜が前記曲面に接しないように、前記溝の上端近傍のみ前記絶縁膜を上方ほど前記素子形成領域から離れるようなテーパ状に加工する工程と、前記サイドウォールに自己整合的に、かつ前記溝との境界では前記曲面に沿って、前記素子形成領域の表層にソース領域およびドレイン領域を形成する工程と、前記ソース領域およびドレイン領域に自己整合的に、前記曲面上を含む前記ソース領域およびドレイン領域表面に金属シリサイドを形成する工程とを有することを特徴とする。
【００２１】
これにより、ソース／ドレイン領域と素子分離領域との境界部でのシリサイドの過剰な成長を抑制できる。したがって、シリサイドの過剰な成長に起因するリーク電流が抑制され、信頼性の高い回路を形成できる。
【００２２】
【発明の実施の形態】
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。以下の実施形態は、ＤＲＡＭ混載ロジックＬＳＩのロジック回路に形成されるトランジスタの例である。
【００２３】
本実施形態の半導体装置の製造方法によれば、まず、図１（ａ）に示すように、シリコン基板１の素子形成領域上にシリコン酸化膜２を介してシリコン窒化膜３を形成する。シリコン酸化膜２は、シリコン基板１とシリコン窒化膜３の応力の差を緩和する。
【００２４】
シリコン酸化膜２はシリコン基板１の表面を熱酸化して形成する。シリコン窒化膜３は、低圧ＣＶＤ（ＬＰ−ＣＶＤ；　ｌｏｗ　ｐｒｅｓｓｕｒｅ　ＣＶＤ）により全面に形成してから、レジストをマスクとしてエッチングを行って、素子形成領域上のみに残す。
【００２５】
続いて、シリコン窒化膜３およびシリコン酸化膜２をマスクとしてシリコン基板１にドライエッチングを行い、トレンチ４を形成する。このとき、エッチング条件を途中で変化させながら、エッチングを連続して行い、トレンチ４の間口４ａをラウンド状に加工する。
【００２６】
例えば、誘導結合プラズマ（ＩＣＰ；ｉｎｄｕｃｔｉｖｅｌｙ　ｃｏｕｐｌｅｄ　ｐｌａｓｍａ）型エッチング装置を用いて、まず、第１のエッチング条件でエッチングを行い、シリコン窒化膜３の開口部３ａに対して、シリコン酸化膜２の開口部２ａがよりエッチングされた状態とする。第１のエッチング条件は例えば、ガス流量をＣＨＦ３　／ＣＦ４　＝８５／１５（ｓｃｃｍ）、圧力を６．７Ｐａ、ＩＣＰソースパワーを６００Ｗ、バイアスパワーを３００Ｗ、基板温度を６０℃とする。
【００２７】
次に、第２のエッチング条件に変更して、シリコン基板１に異方性エッチングを行い、トレンチ４を形成する。第２のエッチング条件では、トレンチ４の間口４ａがラウンド状に加工されない。第２のエッチング条件は例えば、ガス流量をＨＢｒ／Ｏ２　＝１９０／１０（ｓｃｃｍ）、圧力を２Ｐａ、ＩＣＰソースパワーを６００Ｗ、バイアスパワーを２００Ｗ、基板温度を６０℃とする。
【００２８】
次に、第２のエッチング条件に比較して異方性が低い第３のエッチング条件で、シリコン基板１にエッチングを行い、トレンチ４の間口４ａをラウンド状に加工する。第３のエッチング条件は例えば、ガス流量をＣｌ２　／Ｏ２　＝１５０／１０（ｓｃｃｍ）、圧力を６．７Ｐａ、ＩＣＰソースパワーを６００Ｗ、バイアスパワーを３００Ｗ、基板温度を６０℃とする。以上のような連続加工により、トレンチ間口４ａが曲率半径６０ｎｍ程度のラウンド状の曲面に加工される。
【００２９】
上記のように、シリコン基板上の絶縁膜を逆テーパー形状にして、これをマスクとしてエッチングを行い、かつエッチング条件を途中で変化させることにより、トレンチ間口をラウンド形状とする方法は、例えば特開２０００−２９９３７４号公報に記載されている。
また、特開２０００−２００８２９号公報にも、シリコン基板から離れるにつれて外方に広がる逆傾斜形状のマスクを用いてシリコン基板をエッチングし、トレンチの上部を円形状にする方法が開示されている。
【００３０】
上記以外にも、トレンチ間口をラウンド形状にする方法が知られている。例えば、特開２０００−２２１４１号公報には、エッチングマスクの側面に堆積物が多く生じる条件で第１のエッチングを行ってから、堆積物が生じない第２のエッチングを行い、トレンチ上部で傾斜を緩くする方法が開示されている。
本実施形態において、これらの公知の方法により、トレンチ間口をラウンド状とすることもできる。
【００３１】
なお、上記の特開２０００−２９９３７４号公報、特開２０００−２００８２９号公報および特開２０００−２２１４１号公報では、トレンチ間口に接するシリコン角部での電界集中を緩和する目的で、トレンチ間口がラウンド状に加工され、シリコン表面をシリサイド化することや、シリコン角部でシリサイド化が過剰に進行することは示されていない。
【００３２】
図示しないが、ＤＲＡＭ混載ロジックＬＳＩのＤＲＡＭメモリ回路では、上記のようにトレンチ間口を必ずしもラウンド状に加工しなくてもよい。ＤＲＡＭメモリ回路でトレンチ間口をラウンド状に加工しない場合は、ＤＲＡＭメモリ回路部分をレジストで被覆して、ロジック回路部分に上記のトレンチ形成を行う。あるいは、ＤＲＡＭメモリ回路部分のトレンチもロジック回路部分と並行して形成し、トレンチ間口をラウンド状としてもよい。この場合、トレンチ間口に接する部分のシリコンで、局所的な電界集中が抑制される。
【００３３】
次に、図１（ｂ）に示すように、シリコン窒化膜３およびシリコン酸化膜２を除去してから、トレンチ４内を含む全面に高密度プラズマ（ＨＤＰ；ｈｉｇｈ　ｄｅｎｓｉｔｙ　ｐｌａｓｍａ）型ＣＶＤによりシリコン酸化膜５を堆積させる。
次に、図２（ｃ）に示すように、化学機械研磨（ＣＭＰ；ｃｈｅｍｉｃａｌ　ｍｅｃｈａｎｉｃａｌ　ｐｏｌｉｓｈｉｎｇ）によりシリコン基板１上の余分なシリコン酸化膜５を除去し、表面を平坦化する。これにより、トレンチ４内に素子分離領域６が形成される。
【００３４】
次に、図２（ｄ）に示すように、シリコン基板１の素子形成領域上にゲート酸化膜７、ポリシリコン層８、タングステンシリサイド層９およびＨＴＯマスク１０が積層された構造のゲート電極１１を形成する。ゲート電極１１は、熱酸化またはＣＶＤによりシリコン基板１上にゲート酸化膜７を形成してから、全面にポリシリコン層８、タングステンシリサイド層９およびＨＴＯマスク１０をＣＶＤにより順に積層し、レジストをマスクとして各層にエッチングを行うことにより形成される。その後、ゲート電極１１をマスクとしてシリコン基板１に不純物をイオン注入し、ＬＤＤ領域１２を形成する。
【００３５】
次に、図３（ｅ）に示すように、ゲート電極１１にサイドウォール１３を形成する。サイドウォール１３は、全面に例えばシリコン窒化膜等の絶縁膜を形成してから、絶縁膜のエッチバックを行うことにより形成される。
さらに、素子分離領域６とＬＤＤ領域１２との境界部分に開口部を有するレジスト１４を形成する。レジスト１４の開口部は、素子分離領域６とＬＤＤ領域１２との境界部分から素子分離領域６側に６０ｎｍ、ＬＤＤ領域１２側に２０ｎｍ程度露出するような位置に形成する。
【００３６】
次に、図３（ｆ）に示すように、レジスト１４をマスクとして、素子分離領域６のシリコン酸化膜にドライエッチングによる異方性加工を行う。エッチングには例えば２周波励起平行平板型ＲＩＥ（反応性イオンエッチング）装置を用い、エッチング条件はガス流量をＣ４　Ｆ８　／ＣＯ／Ａｒ／Ｏ２　＝１５／１００／２００／５（ｓｃｃｍ）、圧力を５．３Ｐａ、上部電極パワーを２０００Ｗ、下部電極パワーを１２００Ｗ、電極間隔を２０ｍｍ、基板温度を０℃とする。
【００３７】
これにより、素子分離領域６の酸化膜はテーパ角（側面Ｓとシリコン基板１の表面とのなす角度）が例えば８８°となるように異方性加工される。テーパ角を８４〜９０°程度とすることにより、続く工程でシリサイドが瘤状に成長するのを防止できる。
【００３８】
また、トレンチ間口４ａとの境界部分には、断面がラウンド形状となっているシリコン面１ａが露出する。このエッチングにより、素子分離領域６のシリコン酸化膜が後退する量は最大で５ｎｍ以下と小さいため、トランジスタ特性への影響は無視できる。
【００３９】
以降の工程では、ロジック回路のトランジスタのうち、ゲート電極１１の片側のみ拡大して図示する。素子分離領域６とＬＤＤ領域１２との境界部分にエッチングを行った後、図４（ｇ）に示すように、レジスト１４を除去して、サイドウォール１３をマスクとしてシリコン基板１に不純物をイオン注入し、ソース／ドレイン領域１５を形成する。このとき、素子分離領域６との境界近傍のシリコン面１ａにも、ラウンド形状に沿ってソース／ドレイン領域１５が形成される。
【００４０】
次に、図５（ｈ）に示すように、例えばコバルト層１６等の高融点金属層を厚さ１０ｎｍで形成してから、キャップ層として窒化チタン層１７を厚さ３０ｎｍで形成する。ここで、トレンチ間口４ａでは、シリコン活性層（ソース／ドレイン領域１５）がラウンドした断面形状を持ち、かつ、素子分離領域６のシリコン酸化膜の端部がテーパ状に異方性加工されていることから、深さ５０ｎｍ程度の段差が形成されている。
【００４１】
この段差部分では、コバルト層１６と窒化チタン層１７のステップカバレッジが低く、段差部分での膜厚は平坦な部分での膜厚の約３０％となる。具体的には、ラウンドしたシリコン面１ａ上でコバルト層１６の厚さは最小３ｎｍ程度となり、窒化チタン層１７の厚さは最小９ｎｍ程度となる。段差部分で膜厚を約３０％に薄膜化した場合、シリコン活性層端部における瘤状のシリサイドの成長を抑制できる。段差部分のステップカバレッジは、図３（ｆ）に示す工程で、素子分離領域６のシリコン酸化膜側面のテーパ角を調節することにより制御できる。
【００４２】
次に、第１のＲＴＡ処理を施し、ソース／ドレイン領域１５に自己整合的に金属シリサイド（ＣｏＳｉ）を形成する。第１のＲＴＡ処理は、例えば５００℃で３０秒行う。
続いて、絶縁膜であるＨＴＯマスク１０、サイドウォール１３および素子分離領域６上に残った不要な金属層（コバルト層１６および窒化チタン層１７）を、硫酸過水により除去する。
【００４３】
その後、第２のＲＴＡ処理を施すことにより、図６（ｉ）に示すように、金属シリサイド（ＣｏＳｉ２　）１８が形成される。第２のＲＴＡ処理は、例えば８５０℃で３０秒行う。
ここでは、シリコン活性層のラウンドしたシリコン面１ａ（図５参照）でコバルト層１６および窒化チタン層１７が薄く形成されていることから、シリサイド化の反応に対するコバルトの供給量が比較的少ない。これにより、トレンチ間口４ａ近傍での過剰なシリサイド（ＣｏＳｉ２　）の形成が抑制される。金属シリサイド１８は、ラウンド状のシリコン面１ａを含むソース／ドレイン領域１５上に、３５〜４０ｎｍ程度の均一な厚さで形成される。
【００４４】
従来の構造および製造方法によれば、図１０（ｅ）に示すように、瘤状のシリサイド１１５ａが形成される。瘤状のシリサイド１１５ａの成長を抑制するため、ＲＴＡ温度を下げると、ＣｏＳｉからＣｏＳｉ２　への反応が進行しにくくなり、ソース／ドレイン領域を十分に低抵抗化できなくなる可能性がある。
【００４５】
それに対し本実施形態によれば、８５０℃程度までの加熱であれば、瘤状のシリサイドの形成を抑制できる。したがって、従来の製造方法に比較して、第２のＲＴＡ処理の温度を広範囲に設定でき、ＣｏＳｉからＣｏＳｉ２　への反応を十分に進行させることが可能となる。ここで、第２のＲＴＡ処理の温度の下限は７００℃程度が好ましい。第２のＲＴＡ処理の温度が７００℃を下回ると、ＣｏＳｉ２　をシリコン活性層の表面に均一に成長させるのが難しくなる。
【００４６】
その後、図７（ｊ）に示すように、全面にシリコン窒化膜１９を形成してから、層間絶縁膜２０を形成する。層間絶縁膜２０としては、例えばシリコン酸化膜をＣＶＤにより形成する。層間絶縁膜２０にレジスト（不図示）をマスクとしてエッチングを行い、接続孔２１を形成する。図示しないが、接続孔２１を金属等の導電体で埋め込むことにより、コンタクトが形成される。接続孔２１を上層の配線を構成する金属で埋め込むことも可能である。
【００４７】
上記の本実施形態の半導体装置の構造によれば、素子分離領域６との境界で、ソース／ドレイン領域１５がラウンド状のシリコン面１ａに均一に形成される。したがって、素子分離領域６との境界部分の金属シリサイド１８上に、上層配線が直接接続するように、ボーダレス構造の接続孔２１を形成した場合も、金属シリサイド１８やソース／ドレイン領域１５の局所的な消失や薄膜化が防止される。また、金属シリサイド１８は、ソース／ドレイン領域１５とその周囲のシリコン基板１との間のｐ／ｎ接合に到達しない。したがって、ジャンクションリークは増大しない。
【００４８】
例えば、図１１（ｆ）に示す従来構造においても、ボーダレス構造の接続孔１１８が形成されているが、図１１（ｆ）の構造で、面積８０，０００μｍ２　のＰＳＤにボーダレス接続したＴＥＧの１．５Ｖ印加時のリーク電流は１．０×１０−７（Ａ）以上に達する。
【００４９】
それに対し、本実施形態の構造において、上記の従来例と同一の測定条件で、対応する箇所のリーク電流を測定した結果、１×１０−９（Ａ）オーダーであった。すなわち、本実施形態の構造によれば、ジャンクションリークが著しく低減される。また、本実施形態のトランジスタをロジック回路に形成することにより、信頼性の高いＤＲＡＭ混載ロジックＬＳＩが得られる。
【００５０】
本発明の半導体装置およびその製造方法の実施形態は、上記の説明に限定されない。例えば、上記の実施形態においては、コバルト層を用いてシリサイドを形成しているが、コバルトのかわりにチタン等の金属を用いてもよい。
また、ポリシリコン層８上にタングステンシリサイド層９を形成せず、ソース／ドレイン領域１５をシリサイド化する前にＨＴＯマスク１０を除去しておき、ソース／ドレイン領域１５をシリサイド化する工程で、ゲート電極１１上にも自己整合的にシリサイドを形成してもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００５１】
【発明の効果】
本発明の半導体装置およびその製造方法によれば、サリサイド技術によりシリサイド化されたソース／ドレイン領域において、リーク電流を低減することが可能となる。
【図面の簡単な説明】
【図１】図１（ａ）および（ｂ）は本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図２】図２（ｃ）および（ｄ）は本発明の半導体装置の製造方法の製造工程を示す断面図であり、図１（ｂ）に続く工程を示す。
【図３】図３（ｅ）および（ｆ）は本発明の半導体装置の製造方法の製造工程を示す断面図であり、図２（ｄ）に続く工程を示す。
【図４】図４（ｇ）は本発明の半導体装置の製造方法の製造工程を示す断面図であり、図３（ｆ）に続く工程を示す。
【図５】図５（ｈ）は本発明の半導体装置の製造方法の製造工程を示す断面図であり、図４（ｇ）に続く工程を示す。
【図６】図６（ｉ）は本発明の半導体装置の製造方法の製造工程を示す断面図であり、図５（ｈ）に続く工程を示す。
【図７】図７（ｊ）は本発明の半導体装置の製造方法の製造工程を示す断面図であり、図６（ｉ）に続く工程を示す。
【図８】図８（ａ）は従来の半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９（ｂ）および（ｃ）は従来の半導体装置の製造方法の製造工程を示す断面図であり、図８（ａ）に続く工程を示す。
【図１０】図１０（ｄ）および（ｅ）は従来の半導体装置の製造方法の製造工程を示す断面図であり、図９（ｃ）に続く工程を示す。
【図１１】図１１（ｆ）は従来の半導体装置の製造方法の製造工程を示す断面図であり、図１０（ｅ）に続く工程を示す。
【符号の説明】
１…シリコン基板、１ａ…ラウンドしたシリコン面、２…シリコン酸化膜、２ａ…開口部、３…シリコン窒化膜、３ａ…開口部、４…トレンチ、４ａ…トレンチ間口、５…シリコン酸化膜、６…素子分離領域、７…ゲート酸化膜、８…ポリシリコン層、９…タングステンシリサイド層、１０…ＨＴＯマスク、１１…ゲート電極、１２…ＬＤＤ領域、１３…サイドウォール、１４…レジスト、１５…ソース／ドレイン領域、１６…コバルト層、１７…窒化チタン層、１８…金属シリサイド（ＣｏＳｉ２　）、１９…シリコン窒化膜、２０…層間絶縁膜、２１…接続孔、１０１…シリコン基板、１０２…素子分離領域、１０３…ゲート酸化膜、１０４…ポリシリコン層、１０５…タングステンシリサイド層、１０６…ＨＴＯマスク、１０７Ｍ、１０７Ｌ…ゲート電極、１０８…シリコン窒化膜、１０９…レジスト、１１０…サイドウォール、１１１…ソース／ドレイン領域、１１２…ＬＤＤ領域、１１３…コバルト層、１１４…窒化チタン層、１１５…金属シリサイド、１１６…シリコン窒化膜、１１７…層間絶縁膜、１１８…接続孔。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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