(57)【要約】【課題】ＲＦ信号等のように、インピーダンス整合が必要な回路や、損失によって感度悪化を招く回路等の入出力端子においても適用可能なＥＳＤ保護回路を備える半導体装置を提供する。【解決手段】本発明の半導体装置で用いられるＥＳＤ保護回路は、第１の配線層に配線された第１の信号線と、第２の配線層に配線された電源線およびグランド線のうちの少なくとも一方と、第２の配線層に配線された第２の信号線とを備える。第１の信号線と第２の信号線とは、第１の配線層と第２の配線層との間の絶縁層に形成されたビアを介して接続され、電源線およびグランド線のうちの少なくとも一方と第２の信号線との間は、所定の間隔を離して配線されている。【選択図】図１
2004228224.tif 000002
【特許請求の範囲】
【請求項１】
入出力端子を介して入力されるＥＳＤパルスによる静電破壊から内部回路を保護するＥＳＤ保護回路を備える半導体装置であって、
前記ＥＳＤ保護回路は、第１の配線層に配線された第１の信号線と、第２の配線層に配線された電源線およびグランド線のうちの少なくとも一方と、前記第２の配線層に配線された第２の信号線とを備え、
前記第１の信号線と前記第２の信号線とは、前記第１の配線層と前記第２の配線層との間の絶縁層に形成されたビアを介して接続され、前記電源線および前記グランド線のうちの少なくとも一方と前記第２の信号線との間は、所定の間隔を離して配線されていることを特徴とする半導体装置。
【請求項２】
前記第２の配線層は、前記第１の配線層の上層または下層の配線層であり、前記電源線および前記グランド線のうちの少なくとも一方と、前記第２の信号線とは共に、前記第１の配線層の上層または下層の配線層に配線される請求項１に記載の半導体装置。
【請求項３】
前記第２の配線層は、前記第１の配線層の上層および下層の配線層であり、前記電源線および前記第２の信号線は、前記第１の配線層の上層および下層の配線層のうちの一方に配線され、前記グランド線および前記第２の信号線は、前記第１の配線層の上層および下層の配線層のうちの他方に配線される請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、内部回路が静電気（ＥＳＤパルス）によって静電破壊されるのを防止するＥＳＤ保護回路を備える半導体装置に関するものである。
【０００２】
【従来の技術】
図２は、ＥＳＤ保護回路の一例の構成概略図である。ＥＳＤ保護回路は、一般的に半導体装置の入力端子、出力端子、入出力端子（以下、単に入出力端子と表現する）に設けられる。同図に示すＥＳＤ保護回路３０は、入出力端子３２と半導体装置の内部回路３４との間に接続された抵抗素子３６と、内部ノードＡ（抵抗素子３６と内部回路３４との間のノード）と電源Ｖｄｄとの間に接続されたダイオード３８と、グランドＧＮＤと内部ノードＡとの間に接続されたダイオード４０とを備えている。
【０００３】
このＥＳＤ保護回路３０を適用する半導体装置では、高電圧のＥＳＤパルスが入出力端子３２に印加された場合、抵抗素子３６の抵抗値Ｒと内部回路３４のゲート容量ＣによるＲＣ遅延によって、ＥＳＤパルスが内部回路３４に到達する前にダイオード３８がオンもしくはダイオード４０がブレークダウンして、ＥＳＤパルスによる電流を電源端子Ｖｄｄもしくはグランド端子ＧＮＤを介して半導体装置の外部へ放電し、内部回路３４を静電破壊から防止することができる。
【０００４】
これとは逆に、低電圧のＥＳＤパルスが入出力端子３２に入力された場合、ダイオード４０がオンもしくはダイオード３８がブレークダウンして、ＥＳＤパルスの低電圧による電流をグランド端子ＧＮＤもしくは電源端子Ｖｄｄを介して半導体装置の外部へ放電し、内部回路３４を保護することができる。このように、ＥＳＤ保護回路３０により、ＥＳＤパルスによる電流を半導体装置の外部に放電して、内部回路３４を静電破壊から保護することができる。
【０００５】
しかし、図２に示すＥＳＤ保護回路３０を入出力端子３２に設けると、抵抗素子３６の抵抗成分や、ダイオード３８，４０の容量成分により入出力信号に損失が生じて劣化する。このため、ＲＦ（ラジオ周波数）信号等のように、インピーダンス整合が必要な回路や、信号損失によって感度悪化を招くような回路の入出力端子にはＥＳＤ保護回路３０を適用することができないという問題があった。
【０００６】
これに対し、例えば特許文献１には、半導体装置内部のＥＳＤ保護回路ではないが、モジュール基板上に実装されたメモリチップの静電破壊を防止することができるメモリモジュールが提案されている。
【０００７】
このメモリモジュールのモジュール基板上では、外部基板との接続に用いられる外部接続端子の一部である接地端子に接続される配線パターンと、接地端子以外の外部接続端子に接続される配線パターンに、それぞれ先端がとがったパターン突起部が設けられ、これらの接地端子に接続されるパターン突起部と、接地端子以外の外部接続端子に接続されるパターン突起部とが互いに近接して配置されている。
【０００８】
特許文献１によれば、外部接続端子に静電気が加わると、これら近接したパターン突起部間で放電が起こるため、各メモリチップの入出力端子に印加される高電圧が緩和されるとしている。しかし、特許文献１に開示のパターン突起部に対応するものとして、半導体装置内部でメタル配線を鋭角に形成することは非常に困難なことであり、特許文献１に記載の技術を半導体装置の内部に適用することは現実的ではない。
【０００９】
【特許文献１】
特開平１０−２４２３７８号公報
【００１０】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、ＲＦ信号等のインピーダンス整合が必要な回路や、信号損失によって感度悪化を招く回路等の入出力端子においても適用可能なＥＳＤ保護回路を備える半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明は、入出力端子を介して入力されるＥＳＤパルスによる静電破壊から内部回路を保護するＥＳＤ保護回路を備える半導体装置であって、
前記ＥＳＤ保護回路は、第１の配線層に配線された第１の信号線と、第２の配線層に配線された電源線およびグランド線のうちの少なくとも一方と、前記第２の配線層に配線された第２の信号線とを備え、
前記第１の信号線と前記第２の信号線とは、前記第１の配線層と前記第２の配線層との間の絶縁層に形成されたビアを介して接続され、前記電源線および前記グランド線のうちの少なくとも一方と前記第２の信号線との間は、所定の間隔を離して配線されていることを特徴とする半導体装置を提供するものである。
【００１２】
ここで、前記第２の配線層は、前記第１の配線層の上層または下層の配線層であり、前記電源線および前記グランド線のうちの少なくとも一方と、前記第２の信号線とは共に、前記第１の配線層の上層または下層の配線層に配線されるのが好ましい。
【００１３】
また、前記第２の配線層は、前記第１の配線層の上層および下層の配線層であり、前記電源線および前記第２の信号線は、前記第１の配線層の上層および下層の配線層のうちの一方に配線され、前記グランド線および前記第２の信号線は、前記第１の配線層の上層および下層の配線層のうちの他方に配線されるのが好ましい。
【００１４】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体装置を詳細に説明する。
【００１５】
図１は、本発明の半導体装置で用いられるＥＳＤ保護回路の一実施形態の構成概念図である。同図に示すＥＳＤ保護回路１０は、ＲＦ信号等のように、インピーダンス整合が必要な回路や、信号損失によって感度悪化を招く回路等の入力端子、出力端子、入出力端子（以下、単に入出力端子と表現する）などに設けられるものである。同図（ａ）は、保護対象の入出力端子と内部回路との間に配線された信号線周辺のレイアウト上面図、同図（ｂ）はそのレイアウト側面図を示す。
【００１６】
ＥＳＤ保護回路１０は、図１（ｂ）に示す中央の配線層（メタル層）に配線された信号線１２と、上側の配線層に配線された電源線１４と、下側の配線層に配線されたグランド線１６と、上側および下側の配線層に配線された信号線１８，２０とを備えている。図示していないが、中央の配線層に配線された信号線１２と上側および下側の配線層に配線された電源線１４、グランド線１６および信号線１８，２０との間には絶縁層が形成されている。
【００１７】
ここで、中央の配線層の信号線１２と、上側の配線層の電源線１４および信号線１８と、下側の配線層のグランド線１６および信号線２０は、図１（ａ）の上面図で見た時に互いに重なり合うように一列に配線されている。また、中央の配線層と上側および下側の配線層との間の絶縁層には、中央の配線層の信号線１２に沿って、この信号線１２に接続されたビア（ＶＩＡ）（絶縁層に開孔されたビアホールの内部に充填された導電性材料）２２が一定の間隔毎に形成されている。
【００１８】
上側および下側の配線層の信号線１８，２０は、それぞれ絶縁層に形成されたビア２２の表面に、ビア２２の表面と同じ形状に形成されている。中央の配線層の信号線１２とその上側および下側の配線層の信号線１８，２０とは、中央の配線層とその上側および下側の配線層との間の絶縁層に形成されたビア２２を介して接続されている。
【００１９】
また、電源線１４およびグランド線１６には、ビア２２に対応する位置にホール２４が開孔され、電源線１４およびグランド線１６に開孔されたホール２４の内縁と上側および下側の配線層に配線された信号線１８，２０の外縁との間には、図１（ｂ）下部にその拡大図を示すように、所定の間隔Ｌが設けられている。
【００２０】
この間隔Ｌは、ＥＳＤパルスを信号線１８，２０と電源線１４およびグランド線１６との間で放電させるためには極力近い方が好ましい。しかし、この間隔Ｌが近すぎると、ＲＦ信号等のように、インピーダンス整合が必要な回路や、信号損失によって感度悪化を招く回路等に入力される信号が入力された場合に、このＲＦ信号等の信号が信号線１８，２０側から電源線１４およびグランド線１６側へ漏れる場合がある。
【００２１】
従って、間隔Ｌは、ＲＦ信号等の信号が信号線１８，２０側から電源線１４およびグランド線１６側へ漏れるのを許容できる範囲内において、入出力端子に印加されるＥＳＤパルスが放電可能な間隔に設定する必要がある。従って、間隔Ｌは、入出力端子から入出力される信号のレベル（振幅）および周波数と、同じく入出力端子に印加されるＥＳＤパルスのレベル（振幅）および持続時間等に従って適宜決定するのが好ましい。
【００２２】
入出力端子にプラスのＥＳＤパルスが印加されると、このＥＳＤパルスは、中央の配線層の信号線１２、ビア２２を介して、上側および下側の配線層の信号線１８，２０の外縁から、上側の配線層の電源線１４および下側の配線層のグランド線１６に開孔されたホール２４の内縁に向かって放電し、ＥＳＤパルスによる電流は、電源線１４およびグランド線１６を介して、それぞれ電源端子およびグランド端子から半導体装置の外部へ放出される。
【００２３】
これに対し、入出力端子にマイナスのＥＳＤパルスが印加されると、このＥＳＤパルスは、上側および下側の配線層の電源線１４およびグランド線１６に開孔されたホール２４の内縁から、上側および下側の配線層の信号線１８，２０の外縁に向かって放電する。従って、ＥＳＤパルスによる電流は、電源端子およびグランド端子、電源線１４およびグランド線１６、信号線１８，２０、ビア２２および信号線１２を介して、入出力端子から半導体装置の外部へ放出される。
【００２４】
このように、ＥＳＤ保護回路１０は、保護対象の信号が入出力される入出力端子の信号線に対して抵抗成分や容量成分を付加するわけではなく、その信号特性を変化させることがないので、ＥＳＤ保護回路１０を設けることによって、ＲＦ信号等のように、インピーダンス整合が必要な回路や、損失によって感度悪化を招く回路等の入出力端子においても適用可能であり、ＥＳＤパルスによって内部回路が静電破壊されるのを防止することができる。
【００２５】
なお、図１に示す例では、上層および下層に配線された信号線１８，２０は、ビア２２の表面と同じ形状に形成されているが、この信号線１８，２０は、ビア２２と接続されていれば、どのような形状に形成されていてもよい。また、信号線１２を中央の層に配線し、これに隣接する上層に電源線１４を、また、これに隣接する下層にグランド線１６を配線しているが、これも限定されず、上層にグランド線１６を、また、下層に電源線１４を配線してもよい。
【００２６】
また、図１に示す例では、中央の配線層とその上層および下層の３つの配線層を使用しているが、信号線１２が配線される配線層とその上層または下層どちらかを利用して構成することも可能である。この場合、上層または下層に、電源線１４、グランド線１６、およびビア２２に接続された信号線１８，２０を配線すればよい。また、電源線１４およびグランド線１６のうちの一方だけを配線してもよい。この場合、マイナスのＥＳＤパルスまたはプラスのＥＳＤパルスに対してのみ保護が有効となる。
【００２７】
中央の配線層の信号線１２と、上側の配線層の電源線１４および信号線１８と、下側の配線層のグランド線１６および信号線２０は、図１（ａ）の上面図で見た時に必ずしも互いに重なり合うように一列に配線する必要はない。また、ビア２２は少なくとも１つ形成されていればよく、必要に応じて適宜必要な個数を設けるようにすればよい。また、ビア２２を形成する間隔は一定であってもよいし、それぞれ異なっていてもよい。
【００２８】
上側および下側の配線層の信号線１８，２０は、ビア２２の表面と同じ形状に形成する必要はなく、ビア２２と接続され、なおかつ電源線１４およびグランド線１６の端部と一定の間隔Ｌを設けて配線されていればよい。また、電源線１４およびグランド線１６のビア２２に対応する位置にホール２４を開孔する必要もなく、前述のように、電源線１４およびグランド線１６の端部と、ビア２２に接続された信号線１８，２０の端部との間に一定の間隔が設けられるように電源線１４およびグランド線１６を配線すればよい。
【００２９】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体装置について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００３０】
【発明の効果】
以上詳細に説明した様に、本発明の半導体装置で用いられるＥＳＤ保護回路は、抵抗成分や容量成分を付加するわけではないので、入出力信号の特性が変化したり、インピーダンス不整合が生じることはなく、ＥＳＤパルスによって内部回路が静電破壊されるのを防止することができる。従って、ＲＦ信号等のように、インピーダンス整合が必要な回路や、損失によって感度悪化を招く回路等の入出力端子において特に好適である。
【図面の簡単な説明】
【図１】（ａ）および（ｂ）は、それぞれ本発明の半導体装置で用いられるＥＳＤ保護回路の構成を表す一実施形態の上面図および側面図である。
【図２】ＥＳＤ保護回路の一例の構成概略図である。
【符号の説明】
１０，３０  ＥＳＤ保護回路
１２，１８，２０  信号線
１４  電源線
１６  グランド線
２２  ビア
２４  ホール
３２  入出力端子
３４  内部回路
３６  抵抗素子
３８，４０  ダイオード
【図１】
2004228224.tif 000003
【図２】
2004228224.tif 000004