(57)【要約】【課題】トレンチ分離領域を横切って、ポリシリコン配線が形成される半導体装置であっても、配線のショート不良が発生しない半導体装置の製造方法を提供する。【解決手段】半導体基板にトレンチ分離領域２を形成するトレンチ分離領域形成工程と、半導体基板の全面に、ｎ型もしくはｐ型のいずれか一方の不純物を含有するポリシリコン膜６を形成するポリシリコン膜形成工程と、ポリシリコン膜６をエッチングし、トレンチ分離領域２を横切ってポリシリコン配線のパターンを形成するエッチング工程と、トレンチ分離領域２上のエッチング残りのポリシリコン膜６０に対して、ポリシリコン膜が含有する不純物と逆極性の不純物をイオン注入して極性を逆転させるイオン注入処理工程とを有する。【選択図】　　　　図３
2004111703.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にトレンチ分離領域が形成され、当該トレンチ分離領域を横切って、ｎ型もしくはｐ型のいずれか一方の不純物を含有するポリシリコン配線が形成される半導体装置の製造方法であって、
前記半導体基板にトレンチ分離領域を形成するトレンチ分離領域形成工程と、前記半導体基板の全面に、ｎ型もしくはｐ型のいずれか一方の不純物を含有するポリシリコン膜を形成するポリシリコン膜形成工程と、
前記ポリシリコン膜をエッチングし、前記トレンチ分離領域を横切って前記ポリシリコン配線のパターンを形成するエッチング工程と、
前記トレンチ分離領域上のエッチング残りのポリシリコン膜に対して、前記ポリシリコン膜が含有する不純物と逆極性の不純物をイオン注入して極性を逆転させるイオン注入処理工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記不純物のイオン注入のドーズ量が、１×１０１５／ｃｍ２以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板にトレンチ分離領域が形成され、当該トレンチ分離領域を横切って、ｎ型もしくはｐ型のいずれか一方の不純物を含有するポリシリコン配線が形成される半導体装置の製造方法であって、
前記半導体基板にトレンチ分離領域を形成するトレンチ分離領域形成工程と、前記半導体基板の全面に、ｎ型もしくはｐ型のいずれか一方の不純物を含有するポリシリコン膜を形成するポリシリコン膜形成工程と、
前記ポリシリコン膜をエッチングし、前記トレンチ分離領域を横切って前記ポリシリコン配線のパターンを形成するエッチング工程と、
前記トレンチ分離領域上のエッチング残りのポリシリコン膜に対して、酸素をイオン注入して絶縁化するイオン注入処理工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板にトレンチ分離領域が形成され、当該トレンチ分離領域を横切って、ｎ型もしくはｐ型のいずれか一方の不純物を含有するポリシリコン配線が形成される半導体装置の製造方法であって、
前記半導体基板にトレンチ分離領域を形成するトレンチ分離領域形成工程と、前記半導体基板の全面に、ポリシリコン膜を形成するポリシリコン膜形成工程と、
前記ポリシリコン膜の表面に、ｎ型もしくはｐ型のいずれか一方の不純物を導入する不純物導入工程と、
前記不純物導入したポリシリコン膜をエッチングし、前記トレンチ分離領域を横切って前記ポリシリコン配線のパターンを形成するエッチング工程と、
前記配線パターン形成後のポリシリコン膜を熱処理して、不純物を拡散させ配線パターンに導電性を付与する拡散工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
前記ポリシリコン配線が、ＣＭＯＳトランジスタのＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタを繋ぐゲート配線であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記ポリシリコン配線が、ＣＭＯＳトランジスタのＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタを繋ぐゲート配線であり、
前記イオン注入処理工程が、前記ＮチャンネルＭＯＳトランジスタもしくはＰチャンネルＭＯＳトランジスタのいずれか一方で、同じ不純物の極性を持つソースおよびドレインのイオン注入工程と共有化して行なわれることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トレンチ分離領域を横切って、ポリシリコン配線が形成される半導体装置の製造方法に関する。
【０００２】
【従来の技術】
複合ＩＣ等に用いられるＣＭＯＳトランジスタにおいては、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタが、通常、トレンチによって絶縁分離される。このＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタのゲートを繋ぐポリシリコン配線は、レイアウト面積を小さくするために、トレンチ分離領域を横切って配線される。
【０００３】
図５（ａ）〜（ｄ）に、トレンチ分離領域を横切ってＣＭＯＳトランジスタのゲートポリシリコン配線が形成された半導体装置の代表例を示す。図５（ａ）は、ＣＭＯＳトランジスタ５０が３個形成された半導体装置１００の平面図で、図５（ｂ）は図５（ａ）におけるＡ−Ａ’の断面図であり、図５（ｃ）は図５（ａ）におけるＢ−Ｂ’の断面図であり、図５（ｄ）は図５（ａ）におけるＣ−Ｃ’の断面図である。
【０００４】
図５（ａ）に示す半導体装置１００においては、符号３で示したＮチャンネルＭＯＳトランジスタ３０の形成領域と符号４で示したＰチャンネルＭＯＳトランジスタ４０の形成領域が、トレンチ分離領域２によって絶縁分離されている。また、ＣＭＯＳトランジスタ５０を構成しているＮチャンネルＭＯＳトランジスタ３０とＰチャンネルＭＯＳトランジスタ４０のゲートを繋ぐポリシリコン配線６は、トレンチ分離領域２を横切って配線されている。
【０００５】
尚、図５（ｂ）〜（ｄ）において、符号２１はトレンチの側壁酸化膜であり、符号２２はトレンチの埋め込みポリシリコンである。この側壁酸化膜２１と埋め込みポリシリコン２２で、トレンチ分離領域２が構成される。また、符号７はポリシリコン配線の酸化膜であり、符号８はＬＯＣＯＳ酸化膜である。
【０００６】
【発明が解決しようとする課題】
前記のようにトレンチ分離領域２を横切ってゲートを繋ぐポリシリコン配線６が形成される場合には、ポリシリコン配線６の形成過程で、トレンチ分離領域２の段差部２３でポリシリコンのエッチング残り６０が生じ易い。このため図５（ａ）〜（ｃ）に示すように、配線のショート不良が発生する。
【０００７】
そこで本発明の目的は、トレンチ分離領域を横切って、ポリシリコン配線が形成される半導体装置であっても、配線のショート不良が発生しない半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の半導体装置の製造方法は、半導体基板にトレンチ分離領域が形成され、当該トレンチ分離領域を横切って、ｎ型もしくはｐ型のいずれか一方の不純物を含有するポリシリコン配線が形成される半導体装置の製造方法であって、前記半導体基板にトレンチ分離領域を形成するトレンチ分離領域形成工程と、前記半導体基板の全面に、ｎ型もしくはｐ型のいずれか一方の不純物を含有するポリシリコン膜を形成するポリシリコン膜形成工程と、前記ポリシリコン膜をエッチングし、前記トレンチ分離領域を横切って前記ポリシリコン配線のパターンを形成するエッチング工程と、前記トレンチ分離領域上のエッチング残りのポリシリコン膜に対して、前記ポリシリコン膜が含有する不純物と逆極性の不純物をイオン注入して極性を逆転させるイオン注入処理工程とを有することを特徴としている。
【０００９】
これによれば、トレンチ分離領域上に残存するポリシリコン膜に対して逆極性の不純物をイオン注入することで、エッチング残りのポリシリコンの極性が逆転し、エッチング残りのポリシリコンと配線のポリシリコンとの間にＰＮ接合が形成される。このＰＮ接合を逆バイアスすることで、エッチング残りのポリシリコンには電流がほとんど流れないようにすることができる。これによって、エッチング残りのポリシリコンが存在しても、ショート不良が発生することはない。
【００１０】
請求項２に記載の発明は、前記不純物のイオン注入のドーズ量が、１×１０１５／ｃｍ２以上であることを特徴としている。これによれば、前記ＰＮ接合の逆バイアス時のブレークダウン電圧を、通常のゲート印加電圧である５Ｖに対して、２倍以上である１０Ｖ以上に設定することができる。
【００１１】
請求項３に記載の発明は、半導体基板にトレンチ分離領域が形成され、当該トレンチ分離領域を横切って、ｎ型もしくはｐ型のいずれか一方の不純物を含有するポリシリコン配線が形成される半導体装置の製造方法であって、前記半導体基板にトレンチ分離領域を形成するトレンチ分離領域形成工程と、前記半導体基板の全面に、ｎ型もしくはｐ型のいずれか一方の不純物を含有するポリシリコン膜を形成するポリシリコン膜形成工程と、前記ポリシリコン膜をエッチングし、前記トレンチ分離領域を横切って前記ポリシリコン配線のパターンを形成するエッチング工程と、前記トレンチ分離領域上のエッチング残りのポリシリコン膜に対して、酸素をイオン注入して絶縁化するイオン注入処理工程とを有することを特徴としている。
【００１２】
これによれば、トレンチ分離領域上に残存するポリシリコン膜に対して酸素をイオン注入することで、酸化シリコンが形成され、エッチング残りのポリシリコンを絶縁化することができる。従って、エッチング残りのポリシリコンが存在しても、電流が流れず、ショート不良が発生することはない。
【００１３】
請求項４に記載の発明は、半導体基板にトレンチ分離領域が形成され、当該トレンチ分離領域を横切って、ｎ型もしくはｐ型のいずれか一方の不純物を含有するポリシリコン配線が形成される半導体装置の製造方法であって、前記半導体基板にトレンチ分離領域を形成するトレンチ分離領域形成工程と、前記半導体基板の全面に、ポリシリコン膜を形成するポリシリコン膜形成工程と、前記ポリシリコン膜の表面に、ｎ型もしくはｐ型のいずれか一方の不純物を導入する不純物導入工程と、前記不純物導入したポリシリコン膜をエッチングし、前記トレンチ分離領域を横切って前記ポリシリコン配線のパターンを形成するエッチング工程と、前記配線パターン形成後のポリシリコン膜を熱処理して、不純物を拡散させ配線パターンに導電性を付与する拡散工程とを有することを特徴としている。
【００１４】
これによれば、ポリシリコン膜の表面に導入した不純物を拡散させる工程を、配線パターンを形成するエッチング工程の後にすることにより、エッチング残りのポリシリコンには不純物がほとんど存在せず、高抵抗の状態で残存させることができる。従って、エッチング残りのポリシリコンが存在しても、電流が流れず、ショート不良が発生することはない。
【００１５】
請求項５に記載の発明は、前記ポリシリコン配線が、ＣＭＯＳトランジスタのＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタを繋ぐゲート配線であることを特徴としている。
【００１６】
これによれば、トレンチ分離領域を横切ることで、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタを繋ぐゲート配線のレイアウト面積を小さくすることができる。またこのゲート配線は、前述のようにショート不良が発生することもない。
【００１７】
請求項６に記載の発明は、前記ポリシリコン配線が、ＣＭＯＳトランジスタのＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタを繋ぐゲート配線であり、前記イオン注入処理工程が、前記ＮチャンネルＭＯＳトランジスタもしくはＰチャンネルＭＯＳトランジスタのいずれか一方で、同じ不純物の極性を持つソースおよびドレインのイオン注入工程と共有化して行なわれることを特徴としている。
【００１８】
これによれば、エッチング残りのポリシリコンへのイオン注入処理工程とＣＭＯＳトランジスタのソースおよびドレインのイオン注入工程とを共有化することで、工程数を低減することができる。またこのゲート配線は、前述のようにレイアウト面積を小さくすることができ、ショート不良が発生することもない。
【００１９】
【発明の実施の形態】
以下、本発明の半導体装置の製造方法を、図に基づいて説明する。
【００２０】
（第１の実施形態）
図１（ａ）〜（ｄ）に、第１実施形態の製造方法によって得られた半導体装置１０１を示す。図１（ａ）は、ＣＭＯＳトランジスタ５０が３個形成された半導体装置１０１の平面図で、図１（ｂ）は図１（ａ）におけるＡ−Ａ’の断面図であり、図１（ｃ）は図１（ａ）におけるＢ−Ｂ’の断面図であり、図１（ｄ）は図１（ａ）におけるＣ−Ｃ’の断面図である。尚、図５（ａ）〜（ｄ）に示した従来の半導体装置１００と同様の部分については同一の符号を付け、その説明は省略する。
【００２１】
本実施形態の半導体装置１０１においては、図５（ａ）〜（ｃ）で示した従来のトレンチ分離領域２の段差部２３で生じていたポリシリコンのエッチング残り６０が、ポリシリコン配線６とは極性が逆の反転層６１に転換されている。例えば、ポリシリコン配線６がｎ型の場合には、ｐ型の不純物であるボロン（Ｂ）をイオン注入することによって、ｐ型の反転層６１に転換する。また、図５（ａ）〜（ｃ）のエッチング残り６０の反転層６１への転換に伴い、ゲートを繋ぐポリシリコン配線６の一部も、表面が反転層６２に転換されている。
【００２２】
以上のように形成した半導体装置１０１においては、図１（ｂ）に示すポリシリコン配線６と反転層６１，６２の境界部６３に、ＰＮ接合が形成される。このＰＮ接合６３は、逆バイアスすることで、エッチング残りの反転層６１に電流がほとんど流れないようにすることができる。これによって隣り合ったポリシリコン配線６同士を電気的に分離することができ、エッチング残りのポリシリコンが存在しても、ショート不良が発生することはない。
【００２３】
尚、ＰＮ接合は、逆バイアス時にある電圧以上になるとブレークダウンを起こすので、ポリシリコン配線６に印加される電圧に合わせて、ブレークダウン電圧を設定する必要がある。例えばポリシリコン配線６に５Ｖの電圧が印加される場合には、余裕をもって１０Ｖでブレークダウンするように、イオン注入のドーズ量を１×１０１５／ｃｍ２以上に調整する。
【００２４】
次に、図１（ａ）〜（ｄ）に示す半導体装置１０１の製造方法を、図２（ａ）〜（ｄ）及び図３（ａ），（ａ’）〜（ｄ），（ｄ’）に示す工程別断面図を用いて説明する。
【００２５】
図２（ａ）〜（ｄ）に示す図は、各々、図１（ｃ）もしくは図１（ｄ）に対応した部位での工程別の拡大断面図である。図２（ａ）〜（ｄ）に示した各工程では、図１（ｃ）と図１（ｄ）に対応した部位は同様の断面構造となるため、図１（ｃ）に対応した部位の断面図のみを示した。また、図３（ａ），（ａ’）〜（ｄ），（ｄ’）に示す図は、図３（ａ）〜（ｄ）が図１（ｃ）に対応した部位での工程別の断面図で、図３（ａ’）〜（ｄ’）が図１（ｄ）に対応した部位での工程別の断面図である。
【００２６】
最初に、図２（ａ）に示すように、シリコン（Ｓｉ）基板１を準備し、Ｓｉ基板１を所定の開口部を有するホトレジスト（図示を省略）でマスクした後、ドライエッチングでトレンチ２０を形成する。エッチング後に、ＣＤＥ（Ｃｈｅｍｉｃａｌ　Ｄｒｙ　Ｅｔｃｈｉｎｇ）でトレンチ２０の角を丸くし、１０００℃でアニールして、エッチングダメージを回復する。
【００２７】
次に、トレンチ２０を周囲から電気的に絶縁するために、側壁酸化膜２１を形成する。側壁酸化膜２１は、１０５０℃で熱酸化して形成し、厚さは５０００Åとする。
【００２８】
次に、図２（ｂ）に示すように、全面にポリシリコン２２を堆積した後、エッチバックして余分なポリシリコンを除去して、トレンチ２０にポリシリコン２２を埋め込む。これにより、側壁酸化膜２１と埋め込みポリシリコン２２で構成されるトレンチ分離領域２が形成される。
【００２９】
次に、図２（ｃ）に示すように、ＮチャンネルＭＯＳトランジスタの形成領域３とＰチャンネルＭＯＳトランジスタの形成領域４におけるウェルのイオン注入を行なった後、ＬＯＣＯＳ酸化膜８を形成する。ＬＯＣＯＳ酸化膜８の形成は通常用いられる一般的な方法により行なうが、この時、下に側壁酸化膜２１が形成された部分は酸化速度が遅いので、酸化膜が薄くなり、図のようにＬＯＣＯＳ酸化膜８に段差部２３が形成される。段差部２３の段差ｄは、約６５００Åである。
【００３０】
次に、図２（ｄ）に示すように、リン（Ｐ）をドープしたｎ型のポリシリコン膜６を形成する。ポリシリコン膜６の平面部の厚さａは約３７００Åで、段差部２３の厚さｂは約５０００Åになる。
【００３１】
次に、図３（ａ），（ａ’）に示すように、ポリシリコン膜６を所定の開口部を有するホトレジスト（図示を省略）でマスクした後、ドライエッチングしてパターニングし、ゲートポリシリコン配線６を形成する。（ａ）は図１（ｃ）に対応したレジストで覆われていない部位であり、（ａ’）は図１（ｄ）に対応したレジストで覆われた部位である。この時のエッチングについては、レジストの後退を考慮して、オーバーエッチング量が、１５〜２０％に設定される。このため、図３（ａ）に示すように、トレンチ分離領域２の段差部２３に、５６０〜７４５Åの厚さで、ポリシリコンのエッチング残り６０が生じる。
【００３２】
次に、図３（ｂ），（ｂ’）に示すように、ポリシリコンを熱酸化して、約１０００Åの酸化膜７を形成する。熱酸化時には酸化膜厚の半分のＳｉが使われるので、図３（ａ）のポリシリコンのエッチング残り６０は全て酸化されずに、図３（ｂ）に示すように６０〜２４５Åの厚さで残存する。この状態は従来の図５（ｃ），（ｄ）に示した状態であり、隣り合ったゲートポリシリコン配線６の間でショートが発生している。
【００３３】
次に、図３（ｃ），（ｃ’）に示すように、ホトレジストでマスク９を形成し、高濃度でボロン（Ｂ）をイオン注入する。
【００３４】
これによって図３（ｄ）に示すように、ポリシリコンのエッチング残り６０の極性がｐ型に転換され、反転層６１となる。この時、図３（ｄ’）に示すように、ポリシリコン配線６の一部も、表面が反転層６２に転換される。
【００３５】
以上のようにして、図１（ａ）〜（ｄ）に示す半導体装置１０１が完成する。
【００３６】
従って、前述のようにこの半導体装置１０１においては、エッチング残りのポリシリコンが反転層６１に転換されているため、ポリシリコン配線６と反転層６１，６２のＰＮ接合を逆バイアスすることで、ショート不良を防止できる。
【００３７】
尚、本実施形態の製造方法においては、図３（ｃ），（ｃ’）に示すｐ型不純物のイオン注入処理工程を、同じ極性である図１（ａ）のＰチャンネルＭＯＳトランジスタ４０のソース・ドレインのイオン注入工程と共有化することができる。また、ポリシリコン膜６の初期不純物がｐ型で、ｎ型不純物をイオン注入してエッチング残りを反転する場合には、図１（ａ）のＮチャンネルＭＯＳトランジスタ３０のソース・ドレインのイオン注入工程と共有化することができる。これらの共有化によって、工程数を低減することができる。
【００３８】
（第２の実施形態）
第１の実施形態では、ポリシリコン膜のエッチング残りに対して、ポリシリコン膜が含有する不純物と逆極性の不純物をイオン注入することで、ショート不良を防止する半導体装置の製造方法を示した。第２の実施形態は、ポリシリコン膜のエッチング残りに対して、酸素をイオン注入する半導体装置の製造方法に関する。
【００３９】
第１実施形態の図３（ｃ），（ｃ’）に示したイオン注入処理工程において、ポリシリコン膜６が含有する不純物と逆極性の不純物をイオン注入する代わりに、酸素（Ｏ）をイオン注入する。これによって、図１（ａ）〜（ｄ）に示す反転層６１，６２を、酸化シリコン層に転換することができる。酸化シリコンは絶縁体であり、反転層６１，６２は絶縁化される。従って、エッチング残りのポリシリコンが存在しても電流が流れず、ショート不良が発生することがなくなる。
【００４０】
（第３の実施形態）
第１および第２の実施形態では、ポリシリコン膜のエッチング残りに対して、イオン注入処理を施すことで、ショート不良を防止する半導体装置の製造方法を示した。第３の実施形態は、イオン注入処理を施すことなく、ポリシリコン膜の処理工程の順序を変えることで、エッチング残りのショート不良を防止する半導体装置の製造方法に関する。
【００４１】
本実施形態の半導体装置の製造方法を、図４（ａ），（ｂ），（ｃ），（ｃ’），（ｄ），（ｄ’）に示す工程別断面図を用いて説明する。尚、第１実施形態の半導体装置の製造方法で示した図２（ａ）〜（ｄ）及び図３（ａ），（ａ’）〜（ｄ），（ｄ’）と同様の部分については同じ符号を付け、その説明は省略する。
【００４２】
本実施形態の半導体装置の製造方法では、ＬＯＣＯＳ酸化膜８の形成工程までは、第１実施形態の図２（ａ）〜（ｃ）で示した工程と同様に行なう。
【００４３】
次に、図４（ａ）に示すように、基板の全面にポリシリコン膜６３を形成する。第１実施形態の図２（ｄ）ではリン（Ｐ）をドープしたｎ型のポリシリコン膜６を形成したが、本実施形態で最初に形成するポリシリコン膜６３は、不純物を含有しないノンドープのポリシリコン膜で、ほぼ絶縁体である。ポリシリコン膜６３の厚さについては図２（ｄ）のポリシリコン膜６と同様に設定し、平面部の厚さａが約３７００Åで、段差部２３の厚さｂが約５０００Åになる。
【００４４】
次に、図４（ｂ）に示すように、ポリシリコン膜６３の全面にリン（Ｐ）を浅くイオン注入して、ポリシリコン膜６３の表面にｎ型の不純物導入層６４を形成する。不純物導入層６４の厚さは、１０００〜２０００Åに設定する。
【００４５】
次に、図４（ｃ），（ｃ’）に示すように、第１実施形態の図３（ａ），（ａ’）と同様にして、不純物導入層６４が形成されたポリシリコン膜６３をホトレジスト（図示を省略）でマスクした後、ドライエッチングしてパターニングする。
【００４６】
このドライエッチングによって、図４（ｃ’）に示すように、レジストで覆われた部位ではポリシリコン膜６３と不純物導入層６４がそのまま残存する。一方、レジストで覆われていない部位では、不純物導入層６４およびポリシリコン膜６３が表面からエッチングされるが、図４（ｃ）に示すように段差部２３に、５６０〜７４５Åの厚さでポリシリコン膜６３のエッチング残りが生じる。但し、エッチング残り６３は、前記のノンドープのポリシリコン膜であり、導電性はない。
【００４７】
次に、図４（ｄ’）に示すように、パターン形成後の半導体基板を熱処理して、不純物導入層６４内のリン（Ｐ）をポリシリコン膜６３に拡散させ、不純物導入層６４とポリシリコン膜６３をｎ型のポリシリコン膜６５に転換する。これによって、ｎ型に転換されたポリシリコン膜６５が全体として導電性を有するようになり、ゲートポリシリコン配線として利用される。
【００４８】
一方、図４（ｄ）に示すように、段差部２３に存在するエッチング残り６３は、不純物導入層６４が存在しないために拡散が起きず、変化しない。従って、導電性も付与されない。
【００４９】
以上のように、本実施形態では、ノンドープのポリシリコン膜６３の表面に不純物を導入し、導入した不純物の拡散工程を、エッチングして配線パターンを形成した後に実施する。これにより、エッチング残りが生じても、エッチング残りのポリシリコン膜６３には不純物がほとんど存在せず、高抵抗の状態で残存させることができる。従って、エッチング残りのポリシリコン膜６３が存在しても電流が流れず、ショート不良が発生することはない。
【００５０】
（他の実施形態）
上記各実施形態においては、半導体装置にｎ型のポリシリコン配線を形成する場合の製造方法を示したが、ｐ型のポリシリコン配線を形成する場合も同様の製造方法を用いることができる。但し、第１実施形態でｐ型のポリシリコン配線を形成する場合には、イオン注入処理工程でｎ型の不純物をイオン注入し、極性を逆転する必要がある。
【００５１】
また上記各実施形態はＣＭＯＳトランジスタのゲートを繋ぐポリシリコン配線の場合について示したが、これに限らず、本発明の製造方法はトレンチ分離領域を横切る任意のポリシリコン配線に適用して効果的である。
【図面の簡単な説明】
【図１】本発明における第１実施形態の製造方法によって得られた半導体装置で、（ａ）は半導体装置の平面図であり、（ｂ）は（ａ）におけるＡ−Ａ’の断面図であり、（ｃ）は（ａ）におけるＢ−Ｂ’の断面図であり、（ｄ）は（ａ）におけるＣ−Ｃ’の断面図である。
【図２】（ａ）〜（ｄ）は、本発明における第１実施形態の製造方法を示す工程別拡大断面図である。
【図３】（ａ），（ａ’）〜（ｄ），（ｄ’）は、本発明における第１実施形態の製造方法を示す工程別断面図である。
【図４】（ａ），（ｂ），（ｃ），（ｃ’），（ｄ），（ｄ’）は、本発明における第３実施形態の製造方法を示す工程別断面図である。
【図５】従来の製造方法によって得られた半導体装置で、（ａ）は半導体装置の平面図であり、（ｂ）は（ａ）におけるＡ−Ａ’の断面図であり、（ｃ）は（ａ）におけるＢ−Ｂ’の断面図であり、（ｄ）は（ａ）におけるＣ−Ｃ’の断面図である。
【符号の説明】
１００，１０１　半導体装置
１　シリコン（Ｓｉ）基板
２　トレンチ分離領域
２０　トレンチ
２１　側壁酸化膜
２２　埋め込みポリシリコン
２３　段差部
３　ＮチャンネルＭＯＳトランジスタの形成領域
３０　ＮチャンネルＭＯＳトランジスタ
４　ＰチャンネルＭＯＳトランジスタの形成領域
４０　ＰチャンネルＭＯＳトランジスタ
５０　ＣＭＯＳトランジスタ
６　ポリシリコン配線
６０　エッチング残り
６１，６２　反転層
６３　境界部
７　酸化膜
８　ＬＯＣＯＳ酸化膜
【図１】
2004111703.tif 000003
【図２】
2004111703.tif 000004
【図３】
2004111703.tif 000005
【図４】
2004111703.tif 000006
【図５】
2004111703.tif 000007