(57)【要約】【課題】隣接するメモリセル間で発生するクロストークを抑制するとともに、配線抵抗が増大することのない薄膜磁性体記憶装置を提供する。【解決手段】薄膜磁性体記憶装置は、シリコン基板１の主表面１ａ上で所定の間隔を隔てて設けられ、メモリ素子として動作するＴＭＲ素子２４ａおよび２４ｂと、ＴＭＲ素子２４ａと交差するように一方向に延在し、ＴＭＲ素子２４ａに磁場を印加するための導電体膜１７ａおよびバリアメタル膜１８ａから構成される第１のディジット線と、ＴＭＲ素子２４ｂと交差するように第１のディジット線と平行に延在し、ＴＭＲ素子２４ｂに磁場を印加するための導電体膜１７ｂおよびバリアメタル膜１８ｂから構成される第２のディジット線と、第１のディジット線から第２のディジット線までの間を充填し、かつ第１および第２のディジット線と接触するように設けられた磁性体膜１５ｂとを備える。【選択図】        図１
2004228187.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面上で所定の間隔を隔てて設けられ、メモリ素子として動作する第１および第２の磁性体メモリセルと、
前記第１の磁性体メモリセルと交差するように一方向に延在し、前記第１の磁性体メモリセルに磁場を印加するための第１の配線と、
前記第２の磁性体メモリセルと交差するように前記第１の配線と平行に延在し、前記第２の磁性体メモリセルに磁場を印加するための第２の配線と、
前記第１の配線から前記第２の配線までの間を充填し、かつ前記第１および第２の配線と接触するように設けられた磁性体膜とを備える、薄膜磁性体記憶装置。
【請求項２】
前記第１および第２の配線は、半導体基板の主表面と前記第１および第２の磁性体メモリセルとの間に設けられている、請求項１に記載の薄膜磁性体記憶装置。
【請求項３】
前記第１および第２の配線は、半導体基板の主表面と前記第１および第２の配線との間に前記第１および第２の磁性体メモリセルが位置するように設けられている、請求項１に記載の薄膜磁性体記憶装置。
【請求項４】
前記磁性体膜は、前記第１および第２の配線が前記第１および第２の磁性体メモリセルと向い合う側のみを露出させるように前記第１および第２の配線を覆っている、請求項１から３のいずれか１項に記載の薄膜磁性体記憶装置。
【請求項５】
前記磁性体膜は、前記第１および第２の配線が延在する方向に沿って延在しており、前記第１および第２の磁性体メモリセルと前記第１および第２の配線とがそれぞれ交差している領域が前記第１および第２の配線が延在する方向に延びる区間において前記磁性体膜は少なくとも延在している、請求項１から４のいずれか１項に記載の薄膜磁性体記憶装置。
【請求項６】
前記磁性体膜は、マンガン、亜鉛および鉄からなる群より選ばれた少なくとも一種の元素の酸化物を含む、請求項１から５のいずれか１項に記載の薄膜磁性体記憶装置。
【請求項７】
半導体基板の主表面上で所定の間隔を隔てて設けられ、メモリ素子として動作する第１および第２の磁性体メモリセルと、
前記第１の磁性体メモリセルと交差するように一方向に延在し、前記第１の磁性体メモリセルに磁場を印加するための第１の配線と、
前記第２の磁性体メモリセルと交差するように前記第１の配線と平行に延在し、前記第２の磁性体メモリセルに磁場を印加するための第２の配線と、
前記第１の配線と前記第２の配線との間を充填する磁性体膜と、
前記第１の配線と前記磁性体膜との間および前記第２の配線と前記磁性体膜との間の各々に介在する絶縁体膜とを備える、薄膜磁性体記憶装置。
【請求項８】
前記第１および第２の配線は、半導体基板の主表面と前記第１および第２の磁性体メモリセルとの間に設けられている、請求項７に記載の薄膜磁性体記憶装置。
【請求項９】
前記第１および第２の配線は、半導体基板の主表面と前記第１および第２の配線との間に前記第１および第２の磁性体メモリセルが位置するように設けられている、請求項７に記載の薄膜磁性体記憶装置。
【請求項１０】
前記磁性体膜は、前記第１および第２の配線が前記第１および第２の磁性体メモリセルと向い合う側のみを露出させるように前記第１および第２の配線を覆っている、請求項７から９のいずれか１項に記載の薄膜磁性体記憶装置。
【請求項１１】
前記磁性体膜は、前記第１および第２の配線が延在する方向に沿って延在しており、前記第１および第２の磁性体メモリセルと前記第１および第２の配線とがそれぞれ交差している領域が前記第１および第２の配線が延在する方向に延びる区間において前記磁性体膜は少なくとも延在している、請求項７から１０のいずれか１項に記載の薄膜磁性体記憶装置。
【請求項１２】
前記磁性体膜は、コバルト−鉄の合金、およびニッケル−鉄の合金の少なくとも一方を含む、請求項７から１１のいずれか１項に記載の薄膜磁性体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一般的には、薄膜磁性体記憶装置に関し、より特定的には、別々のメモリセルを構成する磁性体メモリセルの各々が近接して設けられた薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】
近年、次世代の半導体記憶装置として、ＭＲＡＭ（ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）が研究されている。ＭＲＡＭのメモリセルアレイ構成としては、磁気トンネル接合（ＭＴＪ；ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ）を含むＴＭＲ（ｔｕｎｎｅｌｉｎｇ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）素子と１つのトランジスタとからなる、いわゆる１トランジスタ１ＭＴＪ型が例として挙げられる。このようなＭＲＡＭのメモリセルでは、ＴＭＲ素子の下方に絶縁体膜を介してディジット線が延在している。また、ＴＭＲ素子の頂面に接触するようにビット線がディジット線に交差して延在している。そして、ディジット線およびビット線に電流を流すことによって発生する磁場を用いて、ＴＭＲ素子の磁気トンネル接合を構成するフリー層としての強磁性体層の磁化方向を変更しメモリセルのデータの書き換えを行なっている。
【０００３】
しかし、互いに独立したメモリセルを構成するＴＭＲ素子の各々は、ＭＲＡＭの小型化を図るために近接して設けられている。このため、１つのメモリセルを構成するＴＭＲ素子において所定の磁場を発生させようとディジット線およびビット線に電流を流すと、そのＴＭＲ素子に隣接する別のＴＭＲ素子においても予定しない磁場を発生させてしまうという問題が生じる。
【０００４】
また、書き込み時の消費電力を低減させることを目的とした磁気記憶装置が特開２００２−１１０９３８号公報に開示されている（特許文献１）。特許文献１に開示されている磁気記憶装置は、ＭＲＡＭであって、磁気記憶素子とトランジスタとから構成されている。磁気記憶素子は、直交する配線と、その配線の各々が交差する部分に位置する強磁性２重トンネル接合とを備える。直交する配線の各々には、配線が強磁性２重トンネル接合に向い合う側を露出させ、その反対側および配線の側面を覆う磁性膜が設けられている。
【０００５】
このような構成の磁気記憶装置によれば、隣り合う２つの記憶セルの一方に書き込み用の磁界を印加した場合に、その磁界が他方の記憶セルに与える影響を低減することができる。これにより、隣り合う２つの記憶セルで発生するクロストークを有効に防止することができる。
【０００６】
【特許文献１】
特開２００２−１１０９３８号公報
【０００７】
【発明が解決しようとする課題】
特許文献１に開示された磁気記憶装置では、配線を磁性体で覆うことによって磁性体をクロストークの発生を抑制するためのシールドとして利用している。配線を磁性膜で覆うためには、まず層間絶縁膜に溝を形成し、この溝に磁性体を埋め込む。続いて、再度磁性体に配線用の溝を形成し、配線用の導電体膜を埋め込む。また、別の製造方法としては、層間絶縁膜に配線用の溝を形成し、この配線用の溝に磁性体と導電体膜とを一度に埋め込む。
【０００８】
しかし、層間絶縁膜に溝を形成するピッチは、溝を形成するためのフォトリソグラフィ工程上の制約から一定以上に小さくすることができない。一方、半導体装置の微細化が求められる今日において、溝を形成するピッチをできる限り小さくする必要がある。これらの理由から、層間絶縁膜に形成する溝のピッチは所定の値に決定されている。
【０００９】
このような状況下において、配線を磁性体で覆おうとすると磁性体の厚みが必要となるため、磁性体の厚みだけ配線の幅が小さくなる。また、配線の下方にある構造物から配線用の溝が形成される高さが決定される場合、同様に磁性体の厚みだけ配線の高さが小さくなる。このように、配線の幅および高さが小さくなった場合、配線の断面積が小さくなり配線の抵抗が増大する。この配線抵抗の増大は、ディジット線およびビット線に流す磁場発生用の電流を阻害し、ＴＭＲ素子において十分な磁場を発生できなくなるという問題が発生する。
【００１０】
また、配線を磁性膜で覆うため層間絶縁膜に２度溝を形成する製造方法を採った場合、フォトリソグラフィの露光工程を２度行なう必要が生じる。このためマスクずれが生じ、配線の場所によって磁性体からなるシールドの厚みが異なるという問題が発生する。また、磁性体と導電体膜とを一度に埋め込む製造方法を採った場合には、最初に埋め込む磁性体の厚みのばらつきによって配線の厚みが不揃いになるとともに、配線を所定の位置に形成できないという問題が発生する。
【００１１】
そこでこの発明の目的は、上記の課題を解決することであり、隣接するメモリセル間で発生するクロストークを抑制するとともに、配線抵抗が増大することのない薄膜磁性体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
この発明に従った薄膜磁性体記憶装置は、半導体基板の主表面上で所定の間隔を隔てて設けられ、メモリ素子として動作する第１および第２の磁性体メモリセルと、第１の磁性体メモリセルと交差するように一方向に延在し、第１の磁性体メモリセルに磁場を印加するための第１の配線と、第２の磁性体メモリセルと交差するように第１の配線と平行に延在し、第２の磁性体メモリセルに磁場を印加するための第２の配線と、第１の配線から第２の配線までの間を充填し、かつ第１および第２の配線と接触するように設けられた磁性体膜とを備える。
【００１３】
【発明の実施の形態】
この発明の実施の形態について、図面を参照して説明する。
【００１４】
（実施の形態１）
図１は、この発明の実施の形態１における薄膜磁性体記憶装置を示す断面図である。図１は薄膜磁性体記憶装置のメモリセル領域を示しており、ＭＲＡＭ（ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のメモリセルが２つ形成されている。
【００１５】
図１を参照して、シリコン基板１の主表面１ａには、ソース／ドレイン領域２ａから２ｄが形成されている。ソース／ドレイン領域２ａおよび２ｂの間に位置するシリコン基板１上には、図示しないゲート絶縁膜を介してゲート電極３ａが形成されている。ソース／ドレイン領域２ａおよび２ｂ、ゲート電極３ａならびにゲート絶縁膜から１つの電界効果トランジスタが形成されている。同様に、ソース／ドレイン領域２ｃおよび２ｄの間に位置するシリコン基板１上には、図示しないゲート絶縁膜を介してゲート電極３ｂが形成されている。ソース／ドレイン領域２ｃおよび２ｄ、ゲート電極３ｂならびにゲート絶縁膜から別の電界効果トランジスタが形成されている。ゲート電極３ａおよび３ｂは、ポリシリコン、ポリシリコンとＣｏＳｉとの積層膜、またはＷＳｉなどから形成されている。
【００１６】
シリコン基板１の主表面１ａならびにゲート電極３ａおよび３ｂを覆うようにシリコン酸化膜からなる層間絶縁膜４が形成されている。層間絶縁膜４には、ソース／ドレイン領域２ａから２ｄにそれぞれ達するコンタクトホール５ａから５ｄが形成されている。ソース／ドレイン領域２ａから２ｄが、コンタクトホール５ａから５ｄの底面を規定している。コンタクトホール５ｂおよび５ｃは、層間絶縁膜４の頂面側において図１の紙面に対して垂直方向に延在するように形成されている。
【００１７】
コンタクトホール５ａから５ｄの内壁を覆うように、バリアメタル膜６ａから６ｄが形成されている。バリアメタル膜６ａから６ｄは、窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）などのバリアメタルから形成されている。バリアメタル膜６ａから６ｄ上には、コンタクトホール５ａから５ｄの内部を完全に充填するようにコンタクトプラグ７ａから７ｄが形成されている。コンタクトプラグ７ａから７ｄは、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）またはチタン（Ｔｉ）などの導電性材料から形成されている。
【００１８】
層間絶縁膜４上には、シリコン酸化膜からなる層間絶縁膜８が形成されている。層間絶縁膜８には、コンタクトプラグ７ａおよびバリアメタル膜６ａに達するコンタクトホール９ａが形成されている。層間絶縁膜８には、コンタクトプラグ７ｄおよびバリアメタル膜６ｄに達するコンタクトホール９ｄが形成されている。層間絶縁膜８の頂面側には、コンタクトホール９ａおよび９ｄのそれぞれに連通し、コンタクトホール９ａおよび９ｄよりも大きい径を有するコンタクトホール３９ａおよび３９ｄが形成されている。
【００１９】
コンタクトホール９ａおよび９ｄとコンタクトホール３９ａおよび３９ｄとの内壁をそれぞれ覆うように、バリアメタル膜１１ａおよび１１ｄが形成されている。バリアメタル膜１１ａおよび１１ｄは、窒化チタンまたは窒化タンタルなどのバリアメタルから形成されている。バリアメタル膜１１ａおよび１１ｄ上には、コンタクトホール９ａおよび９ｄとコンタクトホール３９ａおよび３９ｄとの内部を完全に充填するようにコンタクトプラグ１２ａおよび１２ｄが形成されている。コンタクトプラグ１２ａおよび１２ｄは、銅、アルミニウム、タングステンまたはチタンなどの導電性材料から形成されている。
【００２０】
コンタクトプラグ７ｂおよび７ｃの上方に位置する層間絶縁膜８の部分には、シールド用溝２２が形成されている。シールド用溝２２は、図１の紙面に対して垂直方向に延在している。シールド用溝２２の内壁は層間絶縁膜８によって規定されている。シールド用溝２２の内壁を覆うように磁性体膜１６が形成されている。シールド用溝２２の内部には、磁性体膜１６によってさらに溝４２が規定されている。
【００２１】
溝４２の内部には、溝４２ａの向い合う側壁の各々に接触するように磁性体膜１５ａおよび１５ｃが所定の間隔を隔てて形成されている。磁性体膜１５ａと磁性体膜１５ｃとの間には、磁性体膜１５ｂが磁性体膜１５ａおよび１５ｃと間隔を隔てて形成されている。層間絶縁膜８の頂面と、磁性体膜１６および１５ａから１５ｃの頂面とは同一平面上に形成されている。磁性体膜１６および１５ａから１５ｃは、マンガン（Ｍｎ）、亜鉛（Ｚｎ）、または鉄（Ｆｅ）の酸化物からなる磁性体材料によって形成されている。これらの材料から形成された磁性体膜は、比透磁率が数千、比電気抵抗が１０８から１０１２（μΩ・ｃｍ）という物性値を示す。
【００２２】
磁性体膜１５ａと磁性体膜１５ｂとの間、および磁性体膜１５ｂと磁性体膜１５ｃとの間にはそれぞれ、シリコン酸化膜からなる絶縁体膜３８ａおよび３８ｂが形成されている。絶縁体膜３８ａおよび３８ｂの頂面は、層間絶縁膜８の頂面よりも低い位置に形成されている。磁性体膜１５ａおよび１５ｂの側壁と絶縁体膜３８ａの頂面とによって配線用溝２３ａが規定されている。同様に、磁性体膜１５ｂおよび１５ｃの側壁と絶縁体膜３８ｂの頂面とによって配線用溝２３ｂが規定されている。
【００２３】
配線用溝２３ａおよび２３ｂの内壁を覆うように、バリアメタル膜１８ａおよび１８ｂが形成されている。バリアメタル膜１８ａおよび１８ｂは、窒化チタンまたは窒化タンタルなどのバリアメタルから形成されている。バリアメタル膜１８ａおよび１８ｂ上には、配線用溝２３ａおよび２３ｂの内部を完全に充填するように導電体膜１７ａおよび１７ｂが形成されている。導電体膜１７ａおよび１７ｂの頂面と層間絶縁膜８の頂面とは、同一平面上に形成されている。導電体膜１７ａおよび１７ｂは、銅、アルミニウム、タングステンまたはチタンなどの導電性材料から形成されている。配線用溝２３ａおよび２３ｂのそれぞれの内部に形成されたバリアメタル膜１８ａおよび導電体膜１７ａとバリアメタル膜１８ｂおよび導電体膜１７ｂとは、ＭＲＡＭのメモリセルにおける第１のディジット線と第２のディジット線とを構成している。
【００２４】
第１および第２のディジット線が向い合う側の第１および第２のディジット線の側壁は、磁性体膜１５ｂに接触している。磁性体膜１５ｂは、第１のディジット線から第２のディジット線までの間を充填している。シリコン基板１の主表面１ａから磁性体膜１５ｂの底面までの距離は、シリコン基板１の主表面１ａから第１および第２のディジット線の底面までの距離よりも小さい。シリコン基板１の主表面１ａから磁性体膜１５ｂの頂面までの距離は、シリコン基板１の主表面１ａから第１および第２のディジット線の頂面までの距離と等しい。磁性体膜１６および１５ａから１５ｃは、第１および第２のディジット線の頂面のみを露出させるように第１および第２のディジット線を覆っている。
【００２５】
層間絶縁膜８上には、シリコン酸化膜からなる層間絶縁膜１９が形成されている。層間絶縁膜１９には、コンタクトプラグ１２ａおよび１２ｄにそれぞれ達するコンタクトホール２１ａおよび２１ｂが形成されている。コンタクトホール２１ａおよび２１ｂの内部を充填し層間絶縁膜１９の頂面を一部覆うようにして、ストラップ２０ａおよび２０ｂが形成されている。ストラップ２０ａとストラップ２０ｂとは分離して形成されている。ストラップ２０ａおよび２０ｂは、銅またはタンタルなどの導電性材料から形成されている。
【００２６】
ストラップ２０ａおよび２０ｂの一方端は、層間絶縁膜１９の頂面上で第１および第２のディジット線の上方まで延在している。ストラップ２０ａおよび２０ｂの他方端は、コンタクトホール２１ａおよび２１ｂの内部でコンタクトプラグ１２ａおよび１２ｂの頂面にそれぞれ接触しており、シリコン基板１上に形成された前述の電界効果トランジスタに電気的に接続されている。
【００２７】
ストラップ２０ａおよび２０ｂの頂面上には、第１および第２のディジット線の上方に位置してＴＭＲ素子２４ａおよび２４ｂが形成されている。ＴＭＲ素子２４ａおよび２４ｂは、磁気トンネル接合を含む磁性体メモリセルである。ストラップ２０ａおよび２０ｂから露出した層間絶縁膜１９の頂面とストラップ２０ａおよび２０ｂとを覆うように、シリコン酸化膜からなる層間絶縁膜２５が形成されている。層間絶縁膜２５の頂面とＴＭＲ素子２４ａおよび２４ｂの頂面とは同一平面に形成されている。つまり、ＴＭＲ素子２４ａおよび２４ｂは、層間絶縁膜２５に埋設された状態で形成されているが、ＴＭＲ素子２４ａおよび２４ｂの頂面は層間絶縁膜２５から露出している。
【００２８】
層間絶縁膜２５上には、シリコン酸化膜からなる図示しない層間絶縁膜５９が形成されている。層間絶縁膜５９には、層間絶縁膜２５の頂面によって底面が規定され、第１および第２のディジット線が延在する方向に垂直な方向に延在する配線用溝３６が形成されている。配線用溝３６は、ＴＭＲ素子２４ａおよび２４ｂの頂面上に形成されている。
【００２９】
配線用溝３６の内壁を覆うように、バリアメタル膜２６が形成されている。バリアメタル膜２６は、ＴＭＲ素子２４ａおよび２４ｂの頂面と接触している。バリアメタル膜２６は、窒化チタンまたは窒化タンタルなどのバリアメタルから形成されている。バリアメタル膜２６上には、配線用溝３６の内部を完全に充填するように導電体膜２７が形成されている。導電体膜２７は、銅、アルミニウム、タングステンまたはチタンなどの導電性材料から形成されている。配線用溝３６の内部に形成されたバリアメタル膜２６および導電体膜２７は、ＭＲＡＭのメモリセルにおけるビット線を構成している。
【００３０】
つまり、導電体膜１７ａおよびバリアメタル膜１８ａと導電体膜１７ｂおよびバリアメタル膜１８ｂとからそれぞれ構成される第１および第２のディジット線と、導電体膜２７およびバリアメタル膜２６から構成されるビット線とが、ＴＭＲ素子２４ａおよび２４ｂを挟んで直角に交差している。そして、第１および第２のディジット線とビット線とが交差する位置にＴＭＲ素子２４ａおよび２４ｂが形成されている。
【００３１】
層間絶縁膜５９上には、シリコン酸化膜からなる層間絶縁膜２８が形成されている。層間絶縁膜２８の頂面側には、配線用溝２９ａおよび２９ｂが形成されている。配線用溝２９ａおよび２９ｂは、図１の紙面に対して垂直方向に延在している。配線用溝２９ａおよび２９ｂの内壁を覆うように、バリアメタル膜３０ａおよび３０ｂが形成されている。バリアメタル膜３０ａおよび３０ｂは、窒化チタンまたは窒化タンタルなどのバリアメタルから形成されている。バリアメタル膜３０ａおよび３０ｂ上には、配線用溝２９ａおよび２９ｂの内部を完全に充填するように導電体膜３１ａおよび３１ｂが形成されている。導電体膜３１ａおよび３１ｂは、銅、アルミニウム、タングステンまたはチタンなどの導電性材料から形成されている。
【００３２】
層間絶縁膜２８上には、シリコン酸化膜からなる層間絶縁膜３２が形成されている。層間絶縁膜３２の頂面側には、配線用溝２９ａおよび２９ｂが延在する方向に直角方向に延在する配線用溝３５が形成されている。配線用溝３５の内壁を覆うようにバリアメタル膜３３が形成されている。バリアメタル膜３３は、窒化チタンまたは窒化タンタルなどのバリアメタルから形成されている。バリアメタル膜３３上には、配線用溝３５の内部を完全に充填するように導電体膜３４が形成されている。導電体膜３４は、銅、アルミニウム、タングステンまたはチタンなどの導電性材料から形成されている。
【００３３】
図１に示されているＭＲＡＭの１つのメモリセルは、ワード線としてのゲート電極３ａ、図示しないゲート絶縁膜、ならびにソース／ドレイン領域２ａおよび２ｂからなる電界効果トランジスタと、この電界効果トランジスタに電気的に接続されたストラップ２０ａと、ストラップ２０ａの頂面に接触して形成されたＴＭＲ素子２４ａと、ＴＭＲ素子２４ａの下方で延在し、導電体膜１７ａおよびバリアメタル膜１８ａからなる第１のディジット線と、ＴＭＲ素子２４ａの頂面に接触して延在する導電体膜２７およびバリアメタル膜２６からなるビット線とによって構成されている。
【００３４】
また、図１に示されているＭＲＡＭの別のメモリセルは、ワード線としてのゲート電極３ｂ、図示しないゲート絶縁膜、ならびにソース／ドレイン領域２ｃおよび２ｄからなる電界効果トランジスタと、この電界効果トランジスタに電気的に接続されたストラップ２０ｂと、ストラップ２０ｂの頂面に接触して形成されたＴＭＲ素子２４ｂと、ＴＭＲ素子２４ｂの下方で延在し、導電体膜１７ｂおよびバリアメタル膜１８ｂからなる第２のディジット線と、ＴＭＲ素子２４ｂの頂面に接触して延在する導電体膜２７およびバリアメタル膜２６からなるビット線とによって構成されている。
【００３５】
図２は、図１中の薄膜磁性体記憶装置を示す平面図である。図１では特に、ビット線およびディジット線と、ＴＭＲ素子２４ａおよび２４ｂと、磁性体膜１６および１５ａから１５ｃとを示している。図１は、図２中のＩ−Ｉ線上に沿った断面図である。
【００３６】
図２を参照して、導電体膜２７およびバリアメタル膜２６から構成されるビット線が複数本所定の間隔を隔てて一方向に延在している。導電体膜１７ａおよびバリアメタル膜１８ａから構成される第１のディジット線と導電体膜１７ｂおよびバリアメタル膜１８ｂから構成される第２のディジット線とが所定の間隔を隔ててビット線が延在する方向に垂直方向に延在している。ＴＭＲ素子２４ａおよび２４ｂが、ビット線と第１および第２のディジット線とが交差する位置にマトリックス状に配置されている。磁性体膜１６および１５ａから１５ｃは、第１および第２のディジット線が延在する方向に沿って形成されている。磁性体膜１６および１５ａから１５ｃは、ＴＭＲ素子２４ａおよび２４ｂと第１および第２のディジット線とが交差する領域５１が第１および第２のディジット線が延在する方向に延びる区間５０において延在している。さらに、磁性体膜１６および１５ａから１５ｃは、複数の区間５０にまたがって延在している。
【００３７】
図１および図２を参照して、シリコン基板１上に形成された電界効果トランジスタによってＭＲＡＭの所定のメモリセルを選択する。そして、上述のワード線、ビット線およびディジット線に適宜電流を流すことによって、データの書き換えまたは読み出しを行なう。
【００３８】
より詳細に説明すれば、所定のビット線およびディジット線に電流を流すことによって、そのビット線およびディジット線が交差する領域に設けられたＴＭＲ素子に磁場を発生させる。これにより、ＴＭＲ素子の磁気トンネル接合を構成する強磁性体層の磁化方向を変更し、ＴＭＲ素子を通過する電流の抵抗値を変動させることができる（トンネル磁気抵抗効果）。このトンネル磁気抵抗効果を利用してデータの書き換えまたは読み出しを行なうことができる。
【００３９】
この発明の実施の形態１に従った薄膜磁性体記憶装置は、半導体基板としてのシリコン基板１の主表面１ａ上で所定の間隔を隔てて設けられ、メモリ素子として動作する第１および第２の磁性体メモリセルとしてのＴＭＲ素子２４ａおよび２４ｂと、ＴＭＲ素子２４ａと交差するように一方向に延在し、ＴＭＲ素子２４ａに磁場を印加するための第１の配線としての導電体膜１７ａおよびバリアメタル膜１８ａから構成される第１のディジット線と、ＴＭＲ素子２４ｂと交差するように第１のディジット線と平行に延在し、ＴＭＲ素子２４ｂに磁場を印加するための第２の配線としての導電体膜１７ｂおよびバリアメタル膜１８ｂから構成される第２のディジット線と、第１のディジット線から第２のディジット線までの間を充填し、かつ第１および第２のディジット線と接触するように設けられた磁性体膜１５ｂとを備える。第１および第２のディジット線は、シリコン基板１の主表面１ａとＴＭＲ素子２４ａおよび２４ｂとの間に設けられている。
【００４０】
磁性体膜１６および１５ａから１５ｃは、第１および第２のディジット線がＴＭＲ素子２４ａおよび２４ｂと向い合う側のみを露出させるように第１および第２のディジット線を覆っている。
【００４１】
磁性体膜１６および１５ａから１５ｃは、第１および第２のディジット線が延在する方向に沿って延在しており、ＴＭＲ素子２４ａおよび２４ｂと第１および第２のディジット線とがそれぞれ交差している領域５１が第１および第２のディジット線が延在する方向に延びる区間５０において磁性体膜１６および１５ａから１５ｃは少なくとも延在している。
【００４２】
磁性体膜１６および１５ａから１５ｃは、マンガン、亜鉛および鉄からなる群より選ばれた少なくとも一種の元素の酸化物を含む。
【００４３】
以下、図１中に示す薄膜磁性体記憶装置の周辺またはロジック部の構造について簡単に説明する。図２７は、図１中に示す薄膜磁性体記憶装置の製造方法の工程を示す断面図である。図２７は、薄膜磁性体記憶装置のメモリセル領域１０１（図１の断面図に示す領域）と、メモリセル領域１０１以外の周辺またはロジック部１０２とを示している。図２７を参照して、メモリセル領域１０１と周辺またはロジック部１０２とは併設し、同一のレイヤーに位置する同一構造物は同時に製造されている。
【００４４】
図２７中の周辺またはロジック部１０２を参照して、シリコン基板１上には、周辺回路またはロジック回路を構成する電界効果トランジスタが形成されている。この電界効果トランジスタは、シリコン基板１の主表面１ａに形成されたソース／ドレイン領域２ｅおよび２ｆと、シリコン基板１上に形成された図示しないゲート絶縁膜およびゲート電極３ｃとによって構成されている。
【００４５】
シリコン基板１上には、コンタクトホール５ｅおよび５ｆが形成された層間絶縁膜４が設けられている。コンタクトホール５ｅおよび５ｆの内部には、バリアメタル膜６ｅおよび６ｆと、コンタクトプラグ７ｅおよび７ｆとが形成されている。層間絶縁膜４上には、コンタクトホール９ｅおよび配線用溝３９ｅが形成された層間絶縁膜８が設けられている。コンタクトホール９ｅおよび配線用溝３９ｅの内部には、周辺またはロジック部１０２において配線を構成するバリアメタル膜１１ｅおよびコンタクトプラグ１２ｅが形成されている。このように、周辺またはロジック部１０２においては配線を覆う磁性体膜が形成されていない。
【００４６】
層間絶縁膜８上には、シリコン酸化膜からなる層間絶縁膜６０が形成されている。層間絶縁膜６０の頂面側には、メモリセル領域１０１の配線用溝３６と同一レイヤーにおいて配線用溝６１が形成されている。配線用溝６１の内部には、バリアメタル膜６２および導電体膜６３が形成されている。
【００４７】
図３から図２８は、図１中に示す薄膜磁性体記憶装置の製造方法の工程を示す断面図である。図３から図２８および図１を用いて、図１中に示す薄膜磁性体記憶装置の製造方法について説明する。以下に説明する製造工程では、層間絶縁膜の形成とデュアルダマシンプロセスとを順次繰り返すことによって、各々の層間絶縁膜に配線層を形成している。
【００４８】
図３を参照して、シリコン基板１の主表面１ａ上に図示しないゲート絶縁膜と所定形状にパターニングされたゲート電極３ａおよび３ｂとを順次形成する。ゲート電極３ａおよび３ｂをマスクとして、シリコン基板１の主表面１ａに不純物を注入することによって、ソース／ドレイン領域２ａから２ｄを形成する。
【００４９】
シリコン基板１の主表面１ａならびにゲート電極３ａおよび３ｂを覆うようにシリコン酸化膜を堆積することによって層間絶縁膜４を形成する。層間絶縁膜４に所定のフォトリソグラフィ工程およびエッチング工程を施すことによって、ソース／ドレイン領域２ａから２ｄにそれぞれ達するコンタクトホール５ａから５ｄを形成する。コンタクトホール５ａから５ｄの内部および層間絶縁膜４の頂面上にバリアメタルおよび導電性材料を順次堆積する。その後、化学的機械研磨法（ＣＭＰ；Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって、このバリアメタルおよび導電性材料を層間絶縁膜４の頂面が露出するまで除去するとともに、コンタクトホール５ａから５ｄにバリアメタルおよび導電性材料を残存させる。これにより、コンタクトホール５ａから５ｄの内部にバリアメタル膜６ａから６ｄとコンタクトプラグ７ａから７ｄとを形成する。
【００５０】
図４を参照して、層間絶縁膜４上にシリコン酸化膜を堆積することによって層間絶縁膜８を形成する。層間絶縁膜８上に所定形状の開口パターンを有するレジスト膜５２を形成する。
【００５１】
図５を参照して、レジスト膜５２をマスクとして、層間絶縁膜８にエッチングを行なうことによってシールド用溝２２を形成する。その後、レジスト膜５２を除去する。
【００５２】
図６を参照して、磁性体膜１６を形成するために、シールド用溝２２の内壁および層間絶縁膜８の頂面を覆うように磁性体材料を堆積する。続いて、シールド用溝２２を完全に充填するように絶縁体膜３８となるシリコン酸化膜を堆積する。図７を参照して、化学的機械研磨法により、この磁性体材料およびシリコン酸化膜を層間絶縁膜８の頂面が露出するまで除去する。
【００５３】
図８を参照して、層間絶縁膜８上に所定形状の開口パターンを有するレジスト膜５３を形成する。図９を参照して、レジスト膜５３をマスクとして層間絶縁膜８および絶縁体膜３８にエッチングを行なうことによって、配線用溝２３ａおよび２３ｂとコンタクトホール３９ａおよび３９ｄとを形成する。その後、レジスト膜５３を除去する。
【００５４】
図１０を参照して、層間絶縁膜８上にコンタクトホール３９ａおよび３９ｂの底面に達する開口を有するレジスト膜５４を形成する。図１１を参照して、レジスト膜５４をマスクとして層間絶縁膜８にエッチングを行なうことによって、コンタクトホール９ａおよび９ｄを形成する。その後、レジスト膜５４を除去する。
【００５５】
図１２を参照して、コンタクトホール９ａおよび３９ａ、コンタクトホール９ｄおよび３９ｄ、ならびに配線用溝２３ａおよび２３ｂの内部および層間絶縁膜８の頂面上にバリアメタルおよび導電性材料を順次堆積する。その後、化学的機械研磨法により、このバリアメタルおよび導電性材料を層間絶縁膜８の頂面が露出するまで除去するとともに、コンタクトホール９ａおよび３９ａ、コンタクトホール９ｄおよび３９ｄ、ならびに配線用溝２３ａおよび２３ｂにバリアメタルおよび導電性材料を残存させる。これにより、コンタクトホール９ａおよび３９ａの内部にバリアメタル膜１１ａおよびコンタクトプラグ１２ａを、コンタクトホール９ｄおよび３９ｄの内部にバリアメタル膜１１ｄおよびコンタクトプラグ１２ｄを形成する。また、配線用溝２３ａの内部にバリアメタル膜１８ａおよび導電体膜１７ａを、配線用溝２３ｂの内部にバリアメタル膜１８ｂおよび導電体膜１７ｂを形成する。
【００５６】
図１４を参照して、層間絶縁膜８上に、シールド用溝２２を露出させる開口を有するレジスト膜５７を形成する。図１５を参照して、レジスト膜５７をマスクとして絶縁体膜３８にエッチングを行なう。この際、シリコン酸化膜である絶縁体膜３８に行なうエッチングに対して、バリアメタル膜１８ａおよび１８ｂならびに導電体膜１７ａおよび１７ｂはマスクとして作用する。これにより、絶縁体膜３８の一部を除去するとともに、バリアメタル膜１８ａおよび１８ｂならびに導電体膜１７ａおよび１７ｂの下方に位置する絶縁体膜３８を残存させることによって、溝４２の内部には絶縁体膜３８ａおよび３８ｂを形成する。その後、レジスト膜５７を除去する。
【００５７】
図１６を参照して、溝４２の内部を充填し層間絶縁膜８の頂面を覆うように磁性体材料１５を堆積する。図１７を参照して、化学的機械研磨法により、この磁性体材料１５を層間絶縁膜８の頂面が露出するまで除去するとともに、溝４２の内部に磁性体材料１５を残存させることによって磁性体膜１５ａから１５ｃを形成する。
【００５８】
図１８を参照して、層間絶縁膜８上にシリコン酸化膜を堆積することによって層間絶縁膜１９を形成する。層間絶縁膜１９上に、所定形状の開口パターンを有するレジスト膜５８を形成する。
【００５９】
図１９を参照して、レジスト膜５８をマスクとして層間絶縁膜１９にエッチングを行なうことによって、コンタクトホール２１ａおよび２１ｂを形成する。その後、レジスト膜５８を除去する。
【００６０】
図２０を参照して、コンタクトホール２１ａおよび２１ｂの内部を充填し層間絶縁膜１９の頂面を覆うように導電性材料２０を堆積する。図２１を参照して、所定のフォトリソグラフィ工程およびエッチング工程を行なうことによって、導電性材料２０をパターンニングし、ストラップ２０ａおよび２０ｂを形成する。
【００６１】
図２２を参照して、ストラップ２０ａおよび２０ｂ上に所定の形状を有するＴＭＲ素子２４ａおよび２４ｂを形成する。この際、メモリセル領域１０１以外の周辺またはロジック部１０２（図２７を参照のこと）にＴＭＲ素子を形成する積層膜を残存させることによってＴＭＲダミー素子を形成しても良い。
【００６２】
図２３を参照して、ストラップ２０ａおよび２０ｂ、ＴＭＲ素子２４ａおよび２４ｂならびにストラップ２０ａおよび２０ｂから露出した層間絶縁膜１９の頂面を覆うようにシリコン酸化膜を堆積することによって層間絶縁膜２５を形成する。
【００６３】
図２４を参照して、化学的機械研磨法により、層間絶縁膜２５をＴＭＲ素子２４ａおよび２４ｂの頂面が露出するまで除去する。この際、図２２に示す工程において、メモリセル領域１０１以外の周辺またはロジック部１０２（図２７を参照のこと）にＴＭＲダミー素子を形成しておけば、メモリセル領域１０１と周辺またはロジック部１０２との間で層間絶縁膜２５を研磨する速度をほぼ等しくすることができる。このため、メモリセル領域１０１と周辺またはロジック部１０２との間で段差が発生することを抑制できる。
【００６４】
図２５を参照して、層間絶縁膜２５上にシリコン酸化膜を堆積することによって層間絶縁膜５９を形成する。層間絶縁膜５９に所定のフォトリソグラフィ工程およびエッチング工程を行なうことによって配線用溝３６を形成する。図２６を参照して、バリアメタル膜２６および導電体膜２７を形成するため、配線用溝３６の内部および層間絶縁膜５９の頂面上にバリアメタルおよび導電性材料を順次堆積する。
【００６５】
図２７中のメモリセル領域１０１を参照して、化学的機械研磨法により、バリアメタルおよび導電性材料を層間絶縁膜５９の頂面が露出するまで除去するとともに、配線用溝３６にバリアメタルおよび導電性材料を残存させる。これにより、配線用溝３６の内部にビット線を構成するバリアメタル膜２６および導電体膜２７を形成する。
【００６６】
図２８を参照して、層間絶縁膜５９上にシリコン酸化膜を堆積することによって層間絶縁膜２８を形成する。層間絶縁膜２８に所定のフォトリソグラフィ工程およびエッチング工程を施すことによって、配線用溝２９ａおよび２９ｂを形成する。その後、配線用溝２９ａおよび２９ｂの内部に配線を構成するバリアメタル膜３０ａおよび導電体膜３１ａとバリアメタル膜３０ｂおよび導電体膜３１ｂとをそれぞれ形成する。
【００６７】
図１を参照して、層間絶縁膜２８上にシリコン酸化膜を堆積することによって層間絶縁膜３２を形成する。層間絶縁膜３２に所定のフォトリソグラフィ工程およびエッチング工程を施すことによって配線用溝３５を形成する。その後、配線用溝３５の内部に配線を構成するバリアメタル膜３３および導電体膜３４を形成する。以上の工程により、図１中に示す薄膜磁性体記憶装置が完成する。
【００６８】
このように構成された薄膜磁性体記憶装置によれば、導電体膜１７ａおよびバリアメタル膜１８ａから構成される第１のディジット線と導電体膜１７ｂおよびバリアメタル膜１８ｂから構成される第２のディジット線との間に磁性体膜１５ｂが形成されている。また、磁性体膜１６および１５ａから１５ｃは第１および第２のディジット線の各々を覆っている。このため、電流を流すことによって第１および第２のディジット線を中心に描かれる磁力線が磁性体膜に吸収される。これにより、第１のディジット線に電流を流すことによって発生する磁場がＴＭＲ素子２４ｂに与える影響を抑制することができる。同様に、第２のディジット線に電流を流すことによって発生する磁場がＴＭＲ素子２４ａに与える影響を抑制することができる。
【００６９】
一方で、第１のディジット線がＴＭＲ素子２４ａに向い合う側および第２のディジット線がＴＭＲ素子２４ｂに向い合う側は、磁性体膜１６および１５ａから１５ｃによって覆われていない。このため、第１のディジット線に電流を流すことによってＴＭＲ素子２４ａに所定の磁場を確実に印加することができ、第２のディジット線に電流を流すことによってＴＭＲ素子２４ｂに所定の磁場を確実に印加することができる。
【００７０】
以上の理由から、ＴＭＲ素子２４ａおよび２４ｂをそれぞれ備えるメモリセル間で発生するクロストークを抑制するとともに、ディジット線に電流を流すことによって所定のＴＭＲ素子に磁場を印加することができる。これにより、信頼性の高い薄膜磁性体記憶装置を実現することができる。なお、隣接するメモリセル間で発生するクロストークを十分に抑制するためには、磁性体膜の厚みが５０ｎｍ以上であることが好ましい。
【００７１】
また、第１のディジット線と第２のディジット線との間に位置する磁性体膜１５ｂを形成するために、図１５に示す工程において第１および第２のディジット線をマスクとして利用することによって絶縁体膜３８を除去し、その後、除去した部分に磁性体材料を充填している。これは、配線を磁性体材料で覆うという従来の技術とは異なり、ディジット線間に位置する層間絶縁膜を磁性体材料で構成するという新たな発想に基づくものである。
【００７２】
このように第１および第２のディジット線をマスクとして利用できることから、フォトリソグラフィ工程上の制約を受けてディジット線の線幅が小さくなるという事態を回避できる。これにより、ディジット線の抵抗値が上昇することを抑制し、低電圧でも所望の磁場を発生させる電流を十分に流すことができる。また、磁性体膜を形成する際のマスクずれという問題も起こり得ないため、膜厚を均一かつ十分にして磁性体膜を形成することができる。
【００７３】
また、ディジット線を配置する場所全体に磁性体膜１６および１５ａから１５ｃを埋め込む構造を採るため、磁性体膜１６および１５ａから１５ｃの埋め込み深さを十分に深くすることができる。これにより、磁性体膜１６および１５ａから１５ｃの高さ方向の厚みを十分に大きくできる。以上の理由から、磁性体膜による磁気シールド効果を十分に得ることができる。
【００７４】
また、磁性体膜１６および１５ａから１５ｃは、ＴＭＲ素子２４ａおよび２４ｂと第１および第２のディジット線とが交差する領域５１が第１および第２のディジット線が延在する方向に延びる区間５０において形成されている。このようにディジット線からの磁場の影響を最も受けやすい領域５１に磁性体膜１６および１５ａから１５ｃを設けることによって、隣接するメモリセル間で発生するクロストークを効果的に抑制することができる。さらに、本実施の形態では、磁性体膜１６および１５ａから１５ｃが第１および第２のディジット線が延在する方向に沿って全体に設けられているため、隣接するメモリセル間で発生するクロストークをより効果的に抑制することができる。
【００７５】
また、磁性体膜１６および１５ａから１５ｃを形成する所定の材料は、磁性体であることに加えて絶縁体としての性質をも備える。たとえば導電体としての銅は比電気抵抗が１．５５×１０５（μΩ・ｃｍ）であり、この銅の比電気抵抗と磁性体膜１６および１５ａから１５ｃを形成する材料の比電気抵抗とを比較するとオーダーが３〜７桁も異なる。このため、第１および第２のディジット線を流れる電流が磁性体膜１５ａから１５ｃに流れ出すことを抑制できる。
【００７６】
（実施の形態２）
図２９は、この発明の実施の形態２における薄膜磁性体記憶装置を示す断面図である。図２９を参照して、実施の形態２における薄膜磁性体記憶装置は、図１に示す実施の形態１における薄膜磁性体記憶装置と同様の形状を備えるが、ディジット線を構成する導電体膜を覆う部分の材料が異なる。以下において、実施の形態１における薄膜磁性体記憶装置と重複する構造の説明は省略する。
【００７７】
導電体膜１７ａおよび１７ｂの頂面以外の周壁を覆って、たとえばシリコン窒化膜からなる絶縁体膜７１ａおよび７１ｂがそれぞれ形成されている。絶縁体膜７１ａおよび７１ｂの側壁に接触して形成された磁性体膜７２ａから７２ｃと、シールド用溝２２の内壁に沿って形成された磁性体膜７３とは、コバルト（Ｃｏ）−鉄（Ｆｅ）合金またはニッケル（Ｎｉ）−鉄（Ｆｅ）合金の磁性体材料から形成されている。ＭＲＡＭのメモリセルにおける第１および第２のディジット線が、導電体膜１７ａおよび１７ｂによって構成されている。
【００７８】
図２９中に示す絶縁体膜７１ａおよび７１ｂは、図１中に示すバリアメタル膜１８ａおよび１８ｂが形成された位置に設けられている。図２９中に示す磁性体膜７２ａ、７２ｂ、７２ｃおよび７３は、図１中に示す磁性体膜１５ａ、１５ｂ、１５ｃおよび１６が形成された位置に設けられている。
【００７９】
この発明の実施の形態２に従った薄膜磁性体記憶装置は、半導体基板としてのシリコン基板１の主表面１ａ上で所定の間隔を隔てて設けられ、メモリ素子として動作する第１および第２の磁性体メモリセルとしてのＴＭＲ素子２４ａおよび２４ｂと、ＴＭＲ素子２４ａと交差するように一方向に延在し、ＴＭＲ素子２４ａに磁場を印加するための第１の配線としての導電体膜１７ａから構成される第１のディジット線と、ＴＭＲ素子２４ｂと交差するように第１のディジット線と平行に延在し、ＴＭＲ素子２４ｂに磁場を印加するための第２の配線としての導電体膜１７ｂから構成される第２のディジット線と、第１のディジット線と第２のディジット線との間を充填する磁性体膜７２ｂと、第１のディジット線と磁性体膜７２ｂとの間および第２のディジット線と磁性体膜７２ｂとの間の各々に介在する絶縁体膜７１ａおよび７１ｂとを備える。第１および第２のディジット線は、シリコン基板１の主表面１ａとＴＭＲ素子２４ａおよび２４ｂとの間に設けられている。
【００８０】
磁性体膜７３および７２ａから７２ｃは、第１および第２のディジット線がＴＭＲ素子２４ａおよび２４ｂと向い合う側のみを露出させるように第１および第２のディジット線を覆っている。
【００８１】
磁性体膜７３および７２ａから７２ｃは、第１および第２のディジット線が延在する方向に沿って延在しており、ＴＭＲ素子２４ａおよび２４ｂと第１および第２のディジット線とがそれぞれ交差している領域が第１および第２のディジット線が延在する方向に延びる区間において磁性体膜７３および７２ａから７２ｃは少なくとも延在している。
【００８２】
磁性体膜７３および７２ａから７２ｃは、コバルト−鉄の合金およびニッケル−鉄の合金の少なくとも一方を含む。
【００８３】
このように構成された薄膜磁性体記憶装置によれば、絶縁体膜７１ａおよび７１ｂは導電体膜１７ａおよび１７ｂにより構成される第１および第２のディジット線の保護膜としての役割を果たす。第１および第２のディジット線間は絶縁体膜７１ａおよび７１ｂによって絶縁性が保たれるため、磁性体膜７２ａから７２ｃをかならずしも絶縁性を示す磁性体材料で形成する必要がない。このため、磁性体膜７２ａから７２ｃを形成する磁性体材料の選択の幅が広がる。そして、このように構成された薄膜磁性体記憶装置によって、実施の形態１に記載の効果と同様の効果を奏することができる。
【００８４】
（実施の形態３）
図３０は、この発明の実施の形態３における薄膜磁性体記憶装置を示す断面図である。図３０は、薄膜磁性体記憶装置のメモリセル領域を示している。図３０を参照して、実施の形態３における薄膜磁性体記憶装置は、図１中に示す実施の形態１における薄膜磁性体記憶装置と比較して、層間絶縁膜８およびビット線が形成されたレイヤーの構造が異なる。以下において重複する構造の説明は省略する。
【００８５】
図３０を参照して、層間絶縁膜８の頂面側には、図３０の紙面に対して垂直方向に延在する配線用溝２３ａおよび２３ｂが形成されている。配線用溝２３ａおよび２３ｂの内部に、導電体膜１７ａおよびバリアメタル膜１８ａと、導電体膜１７ｂおよびバリアメタル膜１８ｂとのそれぞれから構成される第１および第２のディジット線が形成されている。実施の形態３における薄膜磁性体記憶装置では、第１および第２のディジット線を覆う磁性体膜が設けられていない。
【００８６】
図３１は、図３０中のＸＸＸＩ−ＸＸＸＩ線上に沿った薄膜磁性体記憶装置を示す断面図である。図３１を参照して、ＴＭＲ素子２４ａを磁性体メモリセルとして構成されているＭＲＡＭのメモリセルに隣接して、ＴＭＲ素子２４ｍを磁性体メモリセルとして構成されている別のＭＲＡＭのメモリセルが設けられている。
【００８７】
より詳細に説明すると、この別のＭＲＡＭのメモリセルは、シリコン基板１上に形成された電界効果トランジスタと、電界効果トランジスタに電気的に接続されたストラップ２０ｍと、ストラップ２０ｍの頂面に接触して形成されたＴＭＲ素子２４ｍと、ＴＭＲ素子２４ｍの下方で延在する導電体膜１７ａおよびバリアメタル膜１８ａからなる第１のディジット線（図３０を参照のこと）と、ＴＭＲ素子２４ｍの上方で延在する導電体膜２７ｍおよびバリアメタル膜２６ｍからなる第２のビット線とによって構成されている。以後、導電体膜２７およびバリアメタル膜２６によって構成されたビット線を第１のビット線と呼ぶこととする。
【００８８】
層間絶縁膜４には、ソース／ドレイン領域２ａに達するコンタクトホール５ｍが、層間絶縁膜８には、層間絶縁膜４の頂面に達するコンタクトホール９ｍとコンタクトホール９ｍに連通するコンタクトホール３９ｍが形成されている。これらのコンタクトホールの内部に形成されたバリアメタル膜６ｍおよび１１ｍとコンタクトプラグ７ｍおよび１２ｍとによって、電界効果トランジスタとストラップ２０ｍとが電気的に接続されている。
【００８９】
層間絶縁膜２５上に形成された層間絶縁膜５９には、層間絶縁膜５９およびバリアメタル膜２６によって側壁が規定され、層間絶縁膜２５によって底面が規定されたシールド用溝８２ａが形成されている。層間絶縁膜５９には、バリアメタル膜２６および２６ｍによって側壁が規定され、層間絶縁膜２５によって底面が規定されたシールド用溝８２ｂが形成されている。層間絶縁膜５９には、層間絶縁膜５９およびバリアメタル膜２６ｍによって側壁が規定され、層間絶縁膜２５によって底面が規定されたシールド用溝８２ｃが形成されている。
【００９０】
シールド用溝８２ａから８２ｃの内部を充填し、第１および第２のビット線ならびに層間絶縁膜５９の頂面を覆うように磁性体膜８１が形成されている。磁性体膜８１は、マンガン、亜鉛、または鉄の酸化物からなる磁性体材料によって形成されている。
【００９１】
第１および第２のビット線が向い合う側の第１および第２のビット線の側壁は、磁性体膜８１に接触している。磁性体膜８１は、第１のビット線から第２のビット線までの間を充填している。シリコン基板１の主表面１ａから磁性体膜８１の頂面までの距離は、シリコン基板１の主表面１ａから第１および第２のビット線の頂面までの距離よりも大きい。第１および第２のビット線の底面がＴＭＲ素子２４ａおよび２４ｍに接触している。磁性体膜８１は、第１および第２のビット線の底面のみを露出させるように第１および第２のビット線を覆っている。
【００９２】
層間絶縁膜３２には、配線用溝３５に並列して配線用溝３５ｍが形成されている。配線用溝３５ｍの内部には、配線となるバリアメタル膜３３ｍおよび導電体膜３４が形成されている。
【００９３】
この発明の実施の形態３に従った薄膜磁性体記憶装置は、第１および第２の配線としての導電体膜２７およびバリアメタル膜２６によって構成された第１のビット線と、導電体膜２７ｍおよびバリアメタル膜２６ｍによって構成された第２のビット線とは、シリコン基板１の主表面１ａと第１および第２のビット線との間に第１および第２の磁性体メモリセルとしてのＴＭＲ素子２４ａおよび２４ｍが位置するように設けられている。
【００９４】
図３２から図３５は、図３１中に示す薄膜磁性体記憶装置の製造方法の工程を示す断面図である。図３２から図３５および図３１を用いて、図３１中に示す薄膜磁性体記憶装置の製造方法であって、第１および第２のビット線を形成した工程の後に続く製造方法について説明する。
【００９５】
図３２を参照して、化学的機械研磨法により、バリアメタルおよび導電性材料を層間絶縁膜５９の頂面が露出するまで除去するとともに、配線用溝３６および３６ｍにバリアメタルおよび導電性材料を残存させる。これにより、配線用溝３６および３６ｍの内部に第１のビット線を構成するバリアメタル膜２６および導電体膜２７と、第２のビット線を構成するバリアメタル膜２６ｍおよび導電体膜２７ｍとをそれぞれ形成する。
【００９６】
図３３を参照して、層間絶縁膜５９上に、第１および第２のビット線の頂面と、第１および第２のビット線の両側に位置する層間絶縁膜２５の頂面と、さらに第１および第２のビット線の間に位置する層間絶縁膜２５の頂面とを露出させる開口を有するレジスト膜９１を形成する。
【００９７】
図３４を参照して、レジスト膜９１をマスクとして層間絶縁膜５９にエッチングを行なうことによって、シールド用溝８２ａから８２ｃを形成する。この際、シリコン酸化膜である層間絶縁膜５９に行なうエッチングに対して、導電体膜２７および２７ｍならびにバリアメタル膜２６および２６ｍはマスクとして作用する。その後、レジスト膜９１を除去する。
【００９８】
図３５を参照して、シールド用溝８２ａから８２ｃの内部を充填し層間絶縁膜５９ならびに第１および第２のビット線の頂面を覆うように磁性体材料を堆積することによって磁性体膜８１を形成する。
【００９９】
図３１を参照して、層間絶縁膜の形成とデュアルダマシンプロセスとを順次繰り返すことによって、バリアメタル膜３０ａおよび導電体膜３１ａからなる配線が設けられた層間絶縁膜２８と、バリアメタル膜３３および３３ｍならびに導電体膜３４および３４ｍからなる配線が設けられた層間絶縁膜３２とを形成する。
【０１００】
このように構成された薄膜磁性体記憶装置によれば、第１および第２のビット線に電流を流すことによって発生するクロストークに関して、実施の形態１に記載の効果と同様の効果を奏することができる。これにより、信頼性の高い薄膜磁性体記憶装置を実現することができる。なお、実施の形態１と同様に、隣接するメモリセル間で発生するクロストークを十分に抑制するためには、磁性体膜の厚みが５０ｎｍ以上であることが好ましい。
【０１０１】
（実施の形態４）
図３６は、この発明の実施の形態４における薄膜磁性体記憶装置を示す断面図である。図３６を参照して、実施の形態４における薄膜磁性体記憶装置は、図３１中に示す実施の形態３における薄膜磁性体記憶装置とほぼ同様の形状を備えるが、ビット線である導電体膜を覆う部分の構造が異なる。以下において、実施の形態３における薄膜磁性体記憶装置と重複する構造の説明は省略する。
【０１０２】
ＴＭＲ素子２４ａおよび２４ｍの頂面に接触して導電体膜２７および２７ｍが形成されている。導電体膜２７および２７ｍは、第１および第２のビット線を構成する。導電体膜２７および２７ｍの側壁および頂面を覆うように、たとえばシリコン窒化膜からなる絶縁体膜９４および９４ｍが形成されている。
【０１０３】
層間絶縁膜２５上に形成された層間絶縁膜５９には、層間絶縁膜５９および絶縁体膜９４によって側壁が規定され、層間絶縁膜２５によって底面が規定されたシールド用溝８２ａが形成されている。層間絶縁膜５９には、絶縁体膜９４および９４ｍによって側壁が規定され、層間絶縁膜２５によって底面が規定されたシールド用溝８２ｂが形成されている。層間絶縁膜５９には、層間絶縁膜５９および絶縁体膜９４ｍによって側壁が規定され、層間絶縁膜２５によって底面が規定されたシールド用溝８２ｃが形成されている。
【０１０４】
シールド用溝８２ａから８２ｃの内部を充填し、層間絶縁膜５９ならびに絶縁体膜９４および９４ｍの頂面を覆うように磁性体膜９５が形成されている。磁性体膜９５は、コバルト−鉄の合金またはニッケル−鉄の合金の磁性体材料から形成されている。
【０１０５】
この発明の実施の形態４に従った薄膜磁性体記憶装置では、磁性体膜９５は、コバルト−鉄の合金およびニッケル−鉄の合金の少なくとも一方を含む。
【０１０６】
このように構成された薄膜磁性体記憶装置によれば、絶縁体膜９４および９４ｍは導電体膜２７および２７ｍにより構成される第１および第２のビット線の保護膜としての役割を果たす。第１および第２のビット線間は絶縁体膜９４および９４ｍによって絶縁性が保たれるため、磁性体膜９５をかならずしも絶縁性を示す磁性体材料で形成する必要がない。このため、磁性体膜９５を形成する磁性体材料の選択の幅が広がる。そして、このように構成された薄膜磁性体記憶装置によって、実施の形態３に記載の効果と同様の効果を奏することができる。
【０１０７】
なお、実施の形態１および２においてディジット線の間に磁性体膜を形成した構造と、実施の形態３および４においてビット線の間に磁性体膜を形成した構造とを組合せた薄膜磁性体記憶装置としても良い。
【０１０８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０９】
【発明の効果】
以上説明したように、この発明に従えば、隣接するメモリセル間で発生するクロストークを抑制するとともに、配線抵抗が増大することのない薄膜磁性体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における薄膜磁性体記憶装置を示す断面図である。
【図２】図１中の薄膜磁性体記憶装置を示す平面図である。
【図３】図１中に示す薄膜磁性体記憶装置の製造方法の第１工程を示す断面図である。
【図４】図１中に示す薄膜磁性体記憶装置の製造方法の第２工程を示す断面図である。
【図５】図１中に示す薄膜磁性体記憶装置の製造方法の第３工程を示す断面図である。
【図６】図１中に示す薄膜磁性体記憶装置の製造方法の第４工程を示す断面図である。
【図７】図１中に示す薄膜磁性体記憶装置の製造方法の第５工程を示す断面図である。
【図８】図１中に示す薄膜磁性体記憶装置の製造方法の第６工程を示す断面図である。
【図９】図１中に示す薄膜磁性体記憶装置の製造方法の第７工程を示す断面図である。
【図１０】図１中に示す薄膜磁性体記憶装置の製造方法の第８工程を示す断面図である。
【図１１】図１中に示す薄膜磁性体記憶装置の製造方法の第９工程を示す断面図である。
【図１２】図１中に示す薄膜磁性体記憶装置の製造方法の第１０工程を示す断面図である。
【図１３】図１中に示す薄膜磁性体記憶装置の製造方法の第１１工程を示す断面図である。
【図１４】図１中に示す薄膜磁性体記憶装置の製造方法の第１２工程を示す断面図である。
【図１５】図１中に示す薄膜磁性体記憶装置の製造方法の第１３工程を示す断面図である。
【図１６】図１中に示す薄膜磁性体記憶装置の製造方法の第１４工程を示す断面図である。
【図１７】図１中に示す薄膜磁性体記憶装置の製造方法の第１５工程を示す断面図である。
【図１８】図１中に示す薄膜磁性体記憶装置の製造方法の第１６工程を示す断面図である。
【図１９】図１中に示す薄膜磁性体記憶装置の製造方法の第１７工程を示す断面図である。
【図２０】図１中に示す薄膜磁性体記憶装置の製造方法の第１８工程を示す断面図である。
【図２１】図１中に示す薄膜磁性体記憶装置の製造方法の第１９工程を示す断面図である。
【図２２】図１中に示す薄膜磁性体記憶装置の製造方法の第２０工程を示す断面図である。
【図２３】図１中に示す薄膜磁性体記憶装置の製造方法の第２１工程を示す断面図である。
【図２４】図１中に示す薄膜磁性体記憶装置の製造方法の第２２工程を示す断面図である。
【図２５】図１中に示す薄膜磁性体記憶装置の製造方法の第２３工程を示す断面図である。
【図２６】図１中に示す薄膜磁性体記憶装置の製造方法の第２４工程を示す断面図である。
【図２７】図１中に示す薄膜磁性体記憶装置の製造方法の第２５工程を示す断面図である。
【図２８】図１中に示す薄膜磁性体記憶装置の製造方法の第２６工程を示す断面図である。
【図２９】この発明の実施の形態２における薄膜磁性体記憶装置を示す断面図である。
【図３０】この発明の実施の形態３における薄膜磁性体記憶装置を示す断面図である。
【図３１】図３０中のＸＸＸＩ−ＸＸＸＩ線上に沿った薄膜磁性体記憶装置を示す断面図である。
【図３２】図３１中に示す薄膜磁性体記憶装置の製造方法の第１工程を示す断面図である。
【図３３】図３１中に示す薄膜磁性体記憶装置の製造方法の第２工程を示す断面図である。
【図３４】図３１中に示す薄膜磁性体記憶装置の製造方法の第３工程を示す断面図である。
【図３５】図３１中に示す薄膜磁性体記憶装置の製造方法の第４工程を示す断面図である。
【図３６】この発明の実施の形態４における薄膜磁性体記憶装置を示す断面図である。
【符号の説明】
１  シリコン基板、１ａ  主表面、１５ａ，１５ｂ，１５ｂ，１６，７１ａ，７２ｂ，７２ｃ，７３，８１，９５  磁性体膜、１７ａ，１７ｂ，２７，２７ｍ導電体膜、１８ａ，１８ｂ，２６，２６ｍ  バリアメタル膜、２４ａ，２４ｂ，２４ｍ  ＴＭＲ素子、５０  区間、５１  領域、７１ａ，７１ｂ，９４，９４ｍ  絶縁体膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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