(57)【要約】【課題】全二重および半二重通信を含むイーサネットを収容できるパケット流入制御装置を提供する。【解決手段】パケット流入制御装置の分配器２１は，全二重／半二重設定レジスタ２０ｂに半二重が設定されている場合に，ファストイーサネットからのパケットをＯＲ回路２７を介してＭＡＣ部に与える。これにより，ＭＡＣ部はコリジョンの検出を直ちに行うことができ，レイトコリジョンの発生が防止される。読み出し制御部２５は，流入制限値設定レジスタ２０ｄに記憶された伝送速度で読み出し信号をＦＩＦＯ２３に与えると共に，パケット間ギャップに対応する時間の間，ジャム送出信号をポーズパケット／ＪＡＭ信号生成部２８に与える。ポーズパケット／ＪＡＭ信号生成部２８は，ＪＡＭ送出信号の入力によりＪＡＭ信号をファストイーサネット側に送信する。これにより，流入制御が行われる。【選択図】        図２
2004228795.tif 000002
【特許請求の範囲】
【請求項１】
イーサネットから流入されるパケットを光同期ネットワークのフレームに変換して転送する伝送装置に設けられ，前記イーサネットからのパケットの流入制御を行うパケット流入制御装置であって，
前記イーサネットからのパケットを記憶し，該記憶したパケットが読み出し信号の入力により先入れ先出しの順序で読み出される第１記憶手段と，
前記イーサネットの全二重または半二重の通信形態が設定され，該設定された通信形態を記憶する第２記憶手段と，
前記第１記憶手段に記憶されたパケットの読み出し側の伝送速度が設定され，該設定された伝送速度を記憶する第３記憶手段と，
前記第２記憶手段に全二重が記憶されている場合には，前記第３記憶手段に記憶された伝送速度で，前記第１記憶手段からパケットを読み出して媒体アクセス制御部に与えると共に，前記第１記憶手段の記憶量が所定の閾値を超えると，ポーズパケットを前記イーサネットに送信し，前記第２記憶手段に半二重が記憶されている場合には，前記イーサネットからのパケットを前記媒体アクセス制御部に直接与えると共に，前記第３記憶手段に記憶された伝送速度で前記第１記憶手段に記憶されたパケットを読み出す場合のパケット間ギャップに対応する時間の間，ジャム信号を前記イーサネットに送信する制御手段と，
を備えているパケット流入制御装置。
【請求項２】
請求項１において，
前記第１記憶手段は，その記憶量が前記所定の閾値を超えると，ポーズパケット送出信号を出力し，
前記制御手段は，読み出し制御手段と，ポーズパケット／ジャム信号生成手段とを備え，
前記読み出し制御部は，前記第２記憶手段に全二重が記憶されている場合には，前記第３記憶手段に記憶された伝送速度で，前記第１記憶手段からパケットを読み出して前記媒体アクセス制御部に与え，前記第２記憶手段に半二重が記憶されている場合には，前記パケット間ギャップに対応する時間の間，前記ポーズパケット／ジャム信号生成部にジャム送出信号を出力し，
前記ポーズパケット／ジャム信号生成手段は，前記ポーズパケット送出信号が入力されている間，ポーズパケットを生成して前記イーサネットに送信し，前記ジャム送出信号が入力されている間，ジャム信号を生成して前記イーサネットに送信する，
パケット流入制御装置。
【請求項３】
イーサネットから流入されるパケットを光同期ネットワークのフレームに変換して転送する伝送装置に設けられ，前記イーサネットからのパケットの流入制御を行うパケット流入制御装置であって，
前記イーサネットからのパケットを記憶し，該記憶したパケットが読み出し信号の入力により先入れ先出しの順序で読み出されるパケット記憶手段と，
前記パケット記憶手段に記憶されたパケットの読み出し側の伝送速度が設定され，該設定された伝送速度を記憶する流入制限値記憶手段と，
前記イーサネットからのパケットを，パケット間のコリジョンを検出する媒体アクセス制御部に転送する転送手段と，
前記流入制限値記憶手段に記憶された伝送速度で前記パケット記憶手段に記憶されたパケットを読み出す場合のパケット間ギャップに対応する時間の間，ジャム信号を前記イーサネットに送信するジャム信号生成手段と，
を備えているパケット流入制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，イーサネットから流入されるパケットを光同期ネットワークのフレームに変換して転送する伝送装置において，イーサネットからのパケットの流入制御を行うパケット流入制御装置に関し，特に，半二重通信のイーサネットにも対応できるパケット流入制御装置に関する。
【０００２】
【従来の技術】
ギガビットイーサネットをＳＯＮＥＴ／ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ／Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）伝送ネットワークに収容する場合に，ギガビットイーサネットのイーサネット信号をＳＯＮＥＴ／ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ／Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）信号に多重化して送信する伝送装置が設けられる（例えば特許文献１参照）。
【０００３】
このような伝送装置には，イーサネット信号（イーサネットフレーム）とＳＯＮＥＴ／ＳＤＨフレームとの相互変換を行うインタフェース終端装置が設けられることがある。
【０００４】
このようなインタフェース終端装置は，接続されるギガビットイーサネット（ポート）毎にその使用率（課金レート）を制御するために，パケットの絞り込み（Ｔｒａｆｆｉｃ  ｓｈａｐｉｎｇ）機能を有し，該機能によりイーサネット側から入力されるイーサネットフレームの流入制限を行う。
【０００５】
【特許文献１】
特開２００１−３０８８６９号公報
【０００６】
【発明が解決しようとする課題】
しかし，従来のインタフェース終端装置は，ギガビットイーサネットを対象にしており，１０Ｍｂｐｓや１００Ｍｂｐｓ等の伝送速度を有するファストイーサネット（Ｆａｓｔ−Ｅｔｈｅｒｎｅｔ）を対象としていなかった。
【０００７】
このため，従来のインタフェース終端装置は，ギガビットイーサネットの伝送速度にのみ対応した流入制御を行っており，ファストイーサネットを収容した場合の１００Ｍｂｐｓまたは１０Ｍｂｐｓとの間の速度変換に対応できない。
【０００８】
また，ギガビットイーサネットは，全二重通信のみを対象としており，半二重通信を対象としていない。このため，全二重通信および半二重通信の双方を対象とするファストイーサネットを，従来のインタフェース終端装置により収容することはできない。
【０００９】
さらに，インタフェース終端装置には，パケット間の衝突（コリジョン：ｃｏｌｌｉｓｉｏｎ）を検出する媒体制御（ＭＡＣ：Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）部が設けられる。インタフェース終端装置に入力されたパケットは，一旦，インタフェース終端装置内のバッファ（ＱｏＳバッファ）に格納された後，ＭＡＣ部に与えられる。したがって，入力されたパケットがＭＡＣ部に到達する間にパケットの衝突（コリジョン）が発生する可能性があり，パケットの６４バイト以上が送信された後に検出されるレイトコリジョンも発生し得る。しかし，従来のインタフェース装置は，前述したように半二重通信を考慮していないため，半二重通信におけるレイトコリジョンを回避することができない。
【００１０】
また，ファストイーサネットにおいては，端末側ポートの多チャネル化により帯域の増加となり，ＳＯＮＥＴ／ＳＤＨフレームにマッピングするＥＯＳ変換部で帯域差によるストレスが発生する。それを回避するため端末側に対し，高レスポンスなフロー制御が要求される。
【００１１】
本発明は，このような状況に鑑みなされたものであり，その目的は，全二重および半二重通信を含むイーサネットを収容できるパケット流入制御装置を提供することにある。
【００１２】
また，本発明の目的は，レイトコリジョンの発生を防止することにある。
【００１３】
さらに，本発明の目的は，既存のギガビットイーサネットのパケット流入制御装置の仕組みを利用して全二重および半二重通信を含むファストイーサネットを収容できるパケット流入制御装置を提供することにある。
【００１４】
【課題を解決するための手段】
前記目的を達成するために，本発明によるパケット流入制御装置は，イーサネットから流入されるパケットを光同期ネットワークのフレームに変換して転送する伝送装置に設けられ，前記イーサネットからのパケットの流入制御を行うパケット流入制御装置であって，前記イーサネットからのパケットを記憶し，該記憶したパケットが読み出し信号の入力により先入れ先出しの順序で読み出される第１記憶手段と，前記イーサネットの全二重または半二重の通信形態が設定され，該設定された通信形態を記憶する第２記憶手段と，前記第１記憶手段に記憶されたパケットの読み出し側の伝送速度が設定され，該設定された伝送速度を記憶する第３記憶手段と，前記第２記憶手段に全二重が記憶されている場合には，前記第３記憶手段に記憶された伝送速度で，前記第１記憶手段からパケットを読み出して媒体アクセス制御部に与えると共に，前記第１記憶手段の記憶量が所定の閾値を超えると，ポーズパケットを前記イーサネットに送信し，前記第２記憶手段に半二重が記憶されている場合には，前記イーサネットからのパケットを前記媒体アクセス制御部に直接与えると共に，前記第３記憶手段に記憶された伝送速度で前記第１記憶手段に記憶されたパケットを読み出す場合のパケット間ギャップに対応する時間の間，ジャム信号を前記イーサネットに送信する制御手段と，を備えている。
【００１５】
本発明によると，パケット流入制御装置に，接続されるイーサネットが全二重であるか半二重であるかの通信形態を設定できる第２記憶手段が設けられる。制御手段は，第２記憶手段に記憶された通信形態に応じて流入制御を行う。すなわち，制御手段は，全二重通信の場合には，第３記憶手段に記憶された伝送速度で，第１記憶手段からパケットを読み出して媒体アクセス制御部に与えると共に，第１記憶手段の記憶量が所定の閾値を超えると，ポーズパケットをイーサネットに送信し，半二重通信の場合には，イーサネットからのパケットを媒体アクセス制御部に直接与えると共に，第３記憶手段に記憶された伝送速度で第１記憶手段に記憶されたパケットを読み出す場合のパケット間ギャップに対応する時間の間，ジャム信号をイーサネットに送信する。これにより，本発明によるパケット流入制御装置は，全二重および半二重通信を含むイーサネットを収容することができる。
【００１６】
また，本発明によると，イーサネットが半二重通信の場合には，イーサネットからのパケットが，パケットを記憶する第１記憶手段を介して媒体アクセス制御部に与えられるのではなく，直接，媒体アクセス制御部に与えられる。したがって，媒体アクセス制御部は，パケット間のコリジョンの有無を，パケットの入力とほぼ同時にチェックすることができる。これにより，レイトコリジョンの発生が回避される。
【００１７】
さらに，本発明によるパケット流入制御装置は，既存のギガビットイーサネットのパケット流入制御装置におけるポーズパケットの生成機能に，半二重の場合にはジャム信号を生成する機能を追加すると共に，半二重の場合には，イーサネットから流入されるパケットを媒体アクセス制御部に直接与える機能を追加することにより実現することができる。したがって，本発明によると，既存のパケット流入制御装置の仕組みを利用して全二重および半二重通信を含むイーサネットを収容できるパケット流入制御装置を提供することができる。
【００１８】
また，本発明によるパケット流入制御装置は，イーサネットから流入されるパケットを光同期ネットワークのフレームに変換して転送する伝送装置に設けられ，前記イーサネットからのパケットの流入制御を行うパケット流入制御装置であって，前記イーサネットからのパケットを記憶し，該記憶したパケットが読み出し信号の入力により先入れ先出しの順序で読み出されるパケット記憶手段と，前記パケット記憶手段に記憶されたパケットの読み出し側の伝送速度が設定され，該設定された伝送速度を記憶する流入制限値記憶手段と，前記イーサネットからのパケットを，パケット間のコリジョンを検出する媒体アクセス制御部に転送する転送手段と，前記流入制限値記憶手段に記憶された伝送速度で前記パケット記憶手段に記憶されたパケットを読み出す場合のパケット間ギャップに対応する時間の間，ジャム信号を前記イーサネットに送信するジャム信号生成手段と，を備えている。
【００１９】
【発明の実施の形態】
図１は，本発明の実施の形態による，ファストイーサネット（Ｆａｓｔ−Ｅｔｈｅｒｎｅｔ）のインタフェース終端装置の全体構成を示すブロック図である。
【００２０】
このインタフェース終端装置は，ＥＯＳ（Ｅｔｈｅｒｎｅｔ  ｏｖｅｒ  ＳＯＮＥＴ）システムにおける，光同期ネットワークとしてのＳＯＮＥＴ／ＳＤＨ伝送ネットワークの伝送装置に収容され，１０Ｍｂｐｓまたは１００Ｍｂｐｓの伝送速度を有するファストイーサネットから入力されるイーサネットフレーム（パケット）をＳＯＮＥＴ／ＳＤＨフレームに変換すると共に，ＳＯＮＥＴ／ＳＤＨの伝送リンクから入力されるＳＯＮＥＴ／ＳＤＨフレームをパケットに変換する。
【００２１】
ファストイーサネットには，伝送速度１０Ｍｂｐｓの１０ＢＡＳＥ−Ｔ，１０ＢＡＳＥ−２，１０ＢＡＳＥ−５，１０ＢＡＳＥ−Ｆ等や，伝送速度１００Ｍｂｐｓの１００ＢＡＳＥ−Ｔ，１００ＢＡＳＥ−Ｔ２，１００ＢＡＳＥ−Ｔ４，１００ＶＧ−ＡｎｙＬＡＮ等の種々の仕様のものが含まれる。また，本実施の形態では，全二重通信だけでなく，半二重通信のイーサネットも収容することができる。
【００２２】
このインタフェース終端装置は，一例として１２個のファストイーサネットを収容するために，ポート＃０〜＃１１の１２ポートを有する。各ポートには，１０Ｍｂｐｓまたは１００Ｍｂｐｓの全二重もしくは半二重のファストイーサネットが接続される。
【００２３】
インタフェース終端装置は，ＰＨＹ（物理層処理）部１０〜１１１，本発明の実施の形態によるパケット流入制御部（パケット流入制御装置）２０〜２１１，１００／１０ＢＡＳＥ−ＭＡＣ部３０および３１，レイヤ２スイッチ（Ｌ２ＳＷ）４，ＧｂＥ−ＭＡＣ部５，ＰＯＳ（Ｐａｃｋｅｔ  ｏｖｅｒ  ＳＯＮＥＴ）変換部６，ならびにＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）変換部７を有する。
【００２４】
ポート＃０〜＃１１はＰＨＹ部１０〜１１１にそれぞれ接続されている。ＰＨＹ部１０〜１１１は，ポート＃０〜＃１１にそれぞれ入力（受信）される信号（ファストイーサネット側の信号）に対して物理層（ＯＳＩ第１層）の処理を行い，処理後の信号を流入制御部２０〜２１１にそれぞれ与える。
【００２５】
パケット流入制御部（パケット流入制御装置）２０〜２１１は，ポート＃０〜＃１１にそれぞれ入力されるイーサネットフレーム（以下「パケット」という。）の流入制御を行い，ＰＨＹ部１０〜１１１からそれぞれ入力されるパケットの伝送速度を，流入制御に従った伝送速度に変換して１００／１０ＢＡＳＥ−ＭＡＣ部３０または３１に出力する。この流入制御を行うために，流入制御部２０〜２１１は，ファストイーサネット側にポーズパケット（全二重通信の場合）またはＪＡＭ信号（半二重通信の場合）を送出する。また，流入制御部２０〜２１１は，１００／１０ＢＡＳＥ−ＭＡＣ部３０または３１から与えられるパケットをＰＨＹ部１０〜１１１にそれぞれ転送する。流入制御部２０〜２１１の詳細については後述する。
【００２６】
１００／１０ＢＡＳＥ−ＭＡＣ部３０は，流入制御部２０〜２５の６ポート分のパケットのＭＡＣ（媒体アクセス制御：Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）層（ＯＳＩ第２層の下位副層）の処理を行い，処理後のパケットをＬ２ＳＷ４に与える。１００／１０ＢＡＳＥ−ＭＡＣ部３１は，流入制御部２６〜２１１の６ポート分のパケットのＭＡＣ層の処理を行い，処理後のパケットをＬ２ＳＷ４に与える。ＭＡＣ層の処理には，パケット間の衝突（コリジョン：ｃｏｌｌｉｓｉｏｎ）の検出が含まれる。
【００２７】
なお，本実施の形態では，一例として，６ポートを有する１００／１０ＢＡＳＥ−ＭＡＣ部が使用されているので，１００／１０ＢＡＳＥ−ＭＡＣ部は２つ設けられているが，１２ポートを有する１００／１０ＢＡＳＥ−ＭＡＣ部が使用される場合には，１００／１０ＢＡＳＥ−ＭＡＣ部は１つで足りる。
【００２８】
Ｌ２ＳＷ４は，ＭＡＣアドレスに基づいてパケットのスイッチングを行い，１００／１０ＢＡＳＥ−ＭＡＣ部３０および３１からのパケットをＧｂＥ−ＭＡＣ部５に与えると共に，ＧｂＥ−ＭＡＣ部５からのパケットを１００／１０ＢＡＳＥ−ＭＡＣ部３０または３１に与える。
【００２９】
ＧｂＥ−ＭＡＣ部５は，ギガビットイーサネットのＭＡＣ層の処理を行い，Ｌ２ＳＷ４からのパケットをＰＯＳ変換部６に与えると共に，ＰＯＳ変換部６からのパケットをＬ２ＳＷ４に与える。
【００３０】
ＰＯＳ（またはＥＯＳ（Ｅｔｈｅｒｎｅｔ  ｏｖｅｒ  ＳＯＮＥＴ））変換部６は，ＧｂＥ−ＭＡＣ部５から与えられたパケットをＳＯＮＥＴ／ＳＤＨフレームに変換してＬＶＤＳ変換部７に与えると共に，ＬＶＤＳ変換部７から与えられたＳＯＮＥＴ／ＳＤＨフレームをパケット（イーサネットフレーム）に変換してＧｂＥ−ＭＡＣ部５に与える。
【００３１】
また，ＰＯＳ変換部６は，流入制御部２０〜２１１と，フロー制御信号用の信号線により接続されている。ＰＯＳ変換部６は，ファストイーサネット側からのパケットの入力量が所定の閾値以下である場合には，ローレベルに維持し，パケットの入力量が多くなり所定の閾値を超えると，フロー制御信号をハイレベルにする。このフロー制御信号がハイレベルになることにより，後述するように，流入制御部２０〜２１１は，ポーズパケットまたはＪＡＭ信号をファストイーサネット側に送出する。
【００３２】
ＬＶＤＳ変換部７は，ＰＯＳ変換部６から入力されたＳＯＮＥＴ／ＳＤＨフレームの信号をＬＶＤＳに従って変換し，ＳＯＮＥＴ／ＳＤＨネットワーク側に出力すると共に，ＳＯＮＥＴ／ＳＤＨネットワーク側から入力されたＳＯＮＥＴ／ＳＤＨフレームの信号をＬＶＤＳに従って変換し，ＰＯＳ変換部６に与える。ＬＶＤＳ変換部７からＳＯＮＥＴ／ＳＤＨ側に出力されたＳＯＮＥＴ／ＳＤＨフレームは，その後，光信号に変換されてＳＯＮＥＴ／ＳＤＨネットワークに送信される。
【００３３】
次に，このような構成のインタフェース終端装置における流入制御部２０〜２１１の詳細な構成を説明する。流入制御部部２０〜２１１は，いずれも同じ構成を有するので，以下では，ポート＃ｉ（ｉは０〜１１のいずれか）の流入制御部部２ｉの詳細な構成について説明する。
【００３４】
図２は，流入制御部２ｉの詳細な構成を示すブロック図である。図中，二重線はパケットの流れを示し，実線は制御信号の流れを示している。
【００３５】
流入制御部２ｉは，分配器２１，格納メモリ２２，ＦＩＦＯ（ＱｏＳバッファ）２３，書き込み制御部２４，読み出し制御部２５，セレクタ（ＳＥＬ）２６，ＯＲ回路（ワイヤードＯＲ）２７および２９，ポーズパケット／ＪＡＭ信号生成部２８，ならびにレジスタ群２０を有する。レジスタ群２０は，１００Ｍ／１０Ｍ設定レジスタ２０ａ，全二重／半二重設定レジスタ２０ｂ，流入制御ＯＮ／ＯＦＦレジスタ２０ｃ，流入制限値設定レジスタ２０ｄ，ポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅを有する。
【００３６】
１００Ｍ／１０Ｍ設定レジスタ２０ａには，ポート＃ｉに接続されるファストイーサネットの伝送速度に対応した値が予め設定される。すなわち，１００Ｍ／１０Ｍ設定レジスタ２０ａには，接続されるファストイーサネットの伝送速度が１００Ｍｂｐｓの場合に１００Ｍｂｐｓを表す“１”が設定され，接続されるファストイーサネットの伝送速度が１０Ｍｂｐｓの場合に１０Ｍｂｐｓを表す“０”が設定される。このレジスタ２０ａが設けられていることにより，ポート＃ｉに接続されるファストイーサネットの伝送速度が１０Ｍｂｐｓ／１００Ｍｂｐｓを問わず，いずれの伝送速度のファストイーサネットにも同じ構成の流入制御部を使用することができる。
【００３７】
このレジスタ２０ａの設定値は，後述するように，読み出し制御部２５および流入制限値設定レジスタ２０ｄに参照される。
【００３８】
全二重／半二重設定レジスタ２０ｂには，ポート＃ｉに接続されるファストイーサネットが全二重通信の場合には“１”が予め設定され，半二重通信の場合には“０”が予め設定される。このレジスタ２０ｂが設けられていることにより，ポート＃ｉに接続されるファストイーサネットの通信形態が全二重／半二重を問わず，いずれの通信形態にも同じ構成の流入制御部を使用することができる。
【００３９】
この全二重／半二重設定レジスタ２０ｂの設定値は，後述するように，分配器２１，読み出し制御部２５，ＳＥＬ２６，ＯＲ回路２７，およびポーズパケット／ＪＡＭ信号生成部２８に参照される。
【００４０】
流入制御ＯＮ／ＯＦＦレジスタ２０ｃには，流入制御部２０ｉがファストイーサネット側からのパケットの流入制御を行うかどうか（ＯＮまたはＯＦＦ）の値が予め設定される。すなわち，流入制御を行う場合には，ＯＮを示す“１”が設定され，流入制御を行わない場合には，ＯＦＦを示す“０”が設定される。この流入制御ＯＮ／ＯＦＦレジスタ２０ｃの設定値は，後述するように，読み出し制御部２５およびＳＥＬ２６に参照される。
【００４１】
流入制限値設定レジスタ２０ｄには，ポート＃ｉ（すなわちＰＨＹ部１ｉ）から入力されたパケットをＳＯＮＥＴ／ＳＤＨ側（すなわち１００／１０ＢＡＳＥ−ＭＡＣ部）に出力する速度が予め設定される。設定される速度は，ポート＃ｉに接続されているファストイーサネットの伝送速度以下の速度であり，ＱｏＳ（Ｑｕａｌｉｔｙ  ｏｆ  Ｓｅｒｖｉｃｃｅ）に応じて決定される。すなわち，１０Ｍｂｐｓのファストイーサネットが接続されている場合には，１０Ｍｂｐｓ以下の値（例えば８Ｍｂｐｓ，５Ｍｂｐｓ等）が設定され，１００Ｍｂｐｓのファストイーサネットが接続されている場合には，１００Ｍｂｐｓ以下の値（例えば７０Ｍｂｐｓ，３０Ｍｂｐｓ等）が設定される。
【００４２】
１００Ｍ／１０Ｍ設定レジスタ２０ａの設定値は流入制限値設定レジスタ２０ｄに参照され，ポート＃ｉに接続されているファストイーサネットの伝送速度を超える値が流入制限値設定レジスタ２０ｄに設定できないように構成されている。
【００４３】
流入制限値設定レジスタ２０ｄの値は，後述するように，読み出し制御部２５に参照される。
【００４４】
ポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅには，ポーズパケット／ＪＡＭ信号生成部２８がポーズパケットまたはＪＡＭ信号をファストイーサネット側に送信する（ＯＮ）または送信しない（ＯＦＦ）の値が予め設定される。送信する場合にはＯＮを示す“１”が設定され，送信しない場合にはＯＦＦを示す“０”が設定される。このポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅの設定値は，ポーズパケット／ＪＡＭ信号生成部２８に参照される。
【００４５】
なお，ポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅのＯＮ／ＯＦＦは，ファストイーサネットが全二重通信の場合には，ポーズパケットの送信のＯＮ／ＯＦＦを意味し，ファストイーサネットが半二重通信の場合には，ＪＡＭ信号の送信のＯＮ／ＯＦＦを意味する。
【００４６】
分配器２１は，ＰＨＹ部１ｉに接続され，ＰＨＹ部１ｉからのパケットおよびパケットの書き込み信号（ライトイネーブル信号）を受信する。分配器２１は，インタフェース終端装置の立ち上げ時等に，全二重／半二重設定レジスタ２０ｂの設定値が１（すなわち全二重通信）の場合に，受信したパケットおよび書き込み信号を格納メモリ２２にのみ与え，ＯＲ回路２７には与えないにように設定される一方，設定値が０（すなわち半二重通信）の場合には，受信したパケットを格納メモリ２２およびＯＲ回路２７に与えると共に，受信した書き込み信号を格納メモリ２２に与えるように設定される。
【００４７】
格納メモリ２２は，分配器２１から与えられたパケットおよび書き込み信号を受信し，書き込み信号に従ってパケットを記憶する。また，格納メモリ２２は，パケットの長さの計算，パケットの最後尾に配置されたＦＣＳ（Ｆｒａｍｅ  Ｃｈｅｃｋ  Ｓｅｑｕｅｎｃｅ）に基づくパケットの誤りチェック等を行う。そして，格納メモリ２２は，パケットの長さが規定された最小の長さ未満である場合や，パケットに誤りが検出された場合等にパケットを廃棄する一方，これらに該当しない場合にはパケットをＦＩＦＯ２３に与えるとともに，書き込み信号を書き込み制御部２４に与える。
【００４８】
書き込み制御部２４は，格納メモリ２２から与えられた書き込み信号をＦＩＦＯ２３に与える。これにより，格納メモリ２２からＦＩＦＯ２３に与えられたパケットは，ＦＩＦＯ２３に記憶される。
【００４９】
読み出し制御部２５は，流入制御ＯＮ／ＯＦＦレジスタ２０ｃの設定値がＯＮに設定されている場合には，ＦＩＦＯ２３の出力側の伝送速度が流入制限値設定レジスタ２０ｄに設定された伝送速度となるようにパケット間のギャップの長さ（時間）を調整し，ギャップとギャップとの間に読み出し信号をＦＩＦＯ２３に与える。これにより，ＦＩＦＯ２３に記憶されたパケットは，流入制限値設定レジスタ２０ｄに設定された伝送速度で，ＯＲ回路２７を介して，後段の１００／１０ＢＡＳＥ−ＭＡＣ部３０または３１に送信される。
【００５０】
なお，ＦＩＦＯ２３からパケットが出力されていない間，ＦＩＦＯ２３の出力端子の状態はハイの状態，すなわちパケット間のギャップの状態に維持される。これにより，パケット間にはギャップが挿入される。
【００５１】
一方，流入制御ＯＮ／ＯＦＦレジスタ２０ｃがＯＦＦに設定されている場合には，読み出し制御部２５は，流入制限値設定レジスタ２０ｄの設定値に関わらず，１００Ｍｂｐｓ／１０Ｍｂｐｓ設定レジスタ２０ａに設定された伝送速度，すなわちファストイーサネット側の伝送速度と同じ伝送速度でパケットが読み出されるように，ＦＩＦＯ２３に読み出し信号を入力する。
【００５２】
また，読み出し制御部２５は，全二重／半二重設定レジスタ２０ｂの設定値が半二重通信を示す場合（すなわち０である場合）には，読み出し信号を出力していない間，ＪＡＭ送出信号をＳＥＬ２６（すなわちポーズパケット／ＪＡＭ信号生成部２８）に出力し，読み出し信号を出力している間，ＪＡＭ送出停止信号（すなわちポーズパケット／ＪＡＭ信号生成部２８）に出力する。
【００５３】
ＳＥＬ２６は，全二重／半二重設定レジスタ２０ｂおよび流入制御ＯＮ／ＯＦＦレジスタ２０ｃの設定値に基づいて，ＦＩＦＯ２３からの信号もしくは読み出し制御部２５から信号を選択してポーズパケット／ＪＡＭ信号生成部２８に与え，または，ＦＩＦＯ２３からの信号および読み出し制御部２５から信号のいずれも選択せず，出力しない。
【００５４】
すなわち，流入制御ＯＮ／ＯＦＦレジスタ２０ｃがＯＮ（すなわち１）に設定されている場合において，全二重／半二重設定レジスタ２０ｂが全二重（すなわち１）に設定されているときは，ＳＥＬ２６はＦＩＦＯ２３からの信号（ポーズパケット送出／送出停止信号）を選択してポーズパケット／ＪＡＭ信号生成部２８に与える。流入制御ＯＮ／ＯＦＦレジスタ２０ｃがＯＮ（すなわち１）に設定されている場合において，全二重／半二重設定レジスタ２０ｂが半二重（すなわち０）に設定されているときは，ＳＥＬ２６は読み出し制御部２５からの信号（ＪＡＭ送出／送出停止信号）を選択してＪＡＭ信号生成部２８に与える。
【００５５】
一方，流入制御ＯＮ／ＯＦＦレジスタ２０ｃがＯＦＦ（すなわち０）に設定されている場合には，流入制御は行われないので，全二重／半二重設定レジスタ２０ｂの値を問わず，ＳＥＬ２６はいずれの信号も選択せず，また出力しない。
【００５６】
なお，前述したように，読み出し制御部２５からＳＥＬ２６に与えられる信号は，全二重／半二重設定レジスタ２０ｂが半二重に設定されている場合に出力されるＪＡＭ送出／送出停止信号である。ＦＩＦＯ２３からＳＥＬ２６に出力される信号は，後述するように，ポーズパケット送出／送出停止信号である。
【００５７】
ポーズパケット／ＪＡＭ信号生成部２８は，ポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅがＯＮに設定されている場合には，全二重／半二重設定レジスタ２０ｂの値に基づいてポーズパケットまたはＪＡＭ信号を生成し，ＯＲ回路２９に出力する。すなわち，ポーズパケット／ＪＡＭ信号生成部２８は，全二重／半二重設定レジスタ２０ｂが全二重に設定されているときはポーズパケットを生成して出力し，全二重／半二重設定レジスタ２０ｂが半二重に設定されているときはＪＡＭ信号を生成して出力する。
【００５８】
このポーズパケットまたはＪＡＭ信号の生成・出力は，ＳＥＬ２６から入力されるポーズパケットまたはＪＡＭ信号の送出信号もしくは送出停止信号に従って制御されると共に，ＰＯＳ変換部６からのポーズ／ＪＡＭ送信要求信号（ハイレベルのＤＣ信号）に従って制御される。
【００５９】
すなわち，ＳＥＬ２６からポーズパケット／ＪＡＭ生成信号およびＰＯＳ変換部６からのポーズ／ＪＡＭ送信要求信号（ハイレベルの信号）の少なくとも一方が入力されると，ポーズパケット／ＪＡＭ信号生成部は，ポーズパケットまたはＪＡＭ信号を生成して出力する。ＳＥＬ２６からポーズパケット／ＪＡＭ送出信号およびＰＯＳ変換部６からのポーズ／ＪＡＭ送信要求信号の双方ともに入力されない場合，すなわち，ＳＥＬ２６からポーズパケット／ＪＡＭ送出停止信号が入力され，かつ，ＰＯＳ変換部６からの信号がローレベルである場合には，ポーズパケット／ＪＡＭ信号生成部２８は，ポーズパケットおよびＪＡＭ信号を生成・送信しない。
【００６０】
一方，ポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅがＯＦＦに設定されている場合には，ポーズパケット／ＪＡＭ信号生成部２８は，ＰＯＳ変換部６からフロー制御信号のみによって，ポーズパケットまたはＪＡＭ信号を送信および送信停止を制御され，読み出し制御部２５およびＦＩＦＯ２３からの信号によっては制御されない。
【００６１】
すなわち，ポーズパケット／ＪＡＭ信号生成部２８は，ＰＯＳ変換部６からのフロー制御信号がハイレベルの場合に，全二重／半二重設定レジスタ２０ｂの値に応じてポーズパケットまたはＪＡＭ信号を生成して送出し，ＰＯＳ変換部６からのフロー制御信号がローレベルの場合に，ポーズパケットまたはＪＡＭ信号の送信を停止する。
【００６２】
ＦＩＦＯ２３は，通常の先入れ先出しメモリの機能に加えて，予め設定される２つの閾値に基づいて，ポーズパケットまたはＪＡＭ信号の送出信号または送出停止信号を出力する機能を有する機能メモリである。図３は，ＦＩＦＯ２３の機能説明図である。
【００６３】
ＦＩＦＯ２３には，Ａｌｍｏｓｔ  ＦｕｌｌおよびＡｌｍｏｓｔ  Ｅｍｐｔｙの２つの閾値と，ＦＩＦＯ２３に記憶されたデータ量がＡｌｍｏｓｔ  Ｆｕｌｌの閾値を超えた場合に出力される信号およびＦＩＦＯ２３に記憶されたデータ量がＡｌｍｏｓｔ  Ｅｍｐｔｙを下回った場合に出力される信号とを設定することができる。一般に，Ａｌｍｏｓｔ  ＦｕｌｌはＡｌｍｏｓｔ  Ｅｍｐｔｙよりも大きな値に設定される。図３では，記憶量がＡｌｍｏｓｔ  Ｆｕｌｌを超えた場合にＦＩＦＯ２３がポーズ／ＪＡＭ送出信号を出力し，記憶量がＡｌｍｏｓｔ  Ｅｍｐｔｙを下回った場合にはＦＩＦＯ２３がポーズ／ＪＡＭ停止信号を出力するように設定されている。
【００６４】
パケットは，格納メモリ２２からＦＩＦＯ２３に記憶される一方，読み出し制御部２５から与えられる読み出し信号に従って読み出され，ＯＲ回路２７を介して１００／１０ＢＡＳＥ−ＭＡＣ部に出力される。この書き込みおよび読み出しの速度に応じて，ＦＩＦＯ２３に記憶されたデータの記憶量は増減する。この記憶量の増減に伴い，記憶量がＡｌｍｏｓｔ  Ｆｕｌｌを超えると，記憶量がその後減少してＡｌｍｏｓｔ  Ｅｍｐｔｙを下回るまでの間，ＦＩＦＯ２３はポーズ／ＪＡＭ送出信号を出力し続ける。一方，記憶量がＡｌｍｏｓｔ  Ｅｍｐｔｙを下回ると，記憶量がその後増加してＡｌｍｏｓｔ  Ｆｕｌｌを超えるまでの間，ＦＩＦＯ２３はポーズ／ＪＡＭ停止信号を出力し続ける。
【００６５】
出力されたポーズ／ＪＡＭ送出信号またはポーズ／ＪＡＭ送出停止信号は，前述したように，ＳＥＬ２６を介してポーズパケット／ＪＡＭ信号生成部２８に与えられる。
【００６６】
なお，立ち上げ後の初期状態から，記憶量がＡｌｍｏｓｔ  Ｆｕｌｌを一度の超えない状態に維持されている場合には，ポーズパケット／ＪＡＭ送出信号およびポーズパケット／ＪＡＭ送出停止信号とも出力されない。たとえば，流入制限値設定レジスタ２０ｄに，ファストイーサネットの伝送速度と同じ速度が設定された場合には，ＦＩＦＯ２３へのパケットの書き込み速度とＦＩＦＯ２３からのパケットの読み出し速度が同じであるので，ＦＩＦＯ２３の記憶量はＡｌｍｏｓｔ  Ｅｍｐｔｙ以下またはＡｌｍｏｓｔ  ＥｍｐｔｙとＡｌｍｏｓｔ  Ｆｕｌｌとの間に維持される。この場合には，ＦＩＦＯ２３からポーズパケット／ＪＡＭ送出信号およびポーズパケット／ＪＡＭ送出停止信号のいずれも出力されない。
【００６７】
ＯＲ回路２７は，全二重／半二重設定レジスタ２０ｂの値が全二重に設定されている場合には，ＦＩＦＯ２３からのパケットを選択して１００／１０ＢＡＳＥ−ＭＡＣ部３０または３１に出力し，全二重／半二重設定レジスタ２０ｂの値が半二重に設定されている場合には，分配器２１からのパケットを選択して１００／１０ＢＡＳＥ−ＭＡＣ部３０または３１に出力する。
【００６８】
ＯＲ回路２９は，ポーズパケット／ＪＡＭ信号生成部２８からのポーズパケットもしくはＪＡＭ信号，または，１００／１０ＢＡＳＥ−ＭＡＣ部からのパケットもしくはＪＡＭ信号をＰＨＹ部１ｉに選択的に出力する。
【００６９】
なお，分配器２１を，前述したように，全二重／半二重設定レジスタ２０ｂの値に応じてパケットの出力先を変更する構成とせずに，レジスタ２０ｂの値に関わらず，パケットを格納メモリ２２およびＯＲ回路２７に分配する構成とし，ＯＲ回路２７により，全二重／半二重設定レジスタ２０ｂの値に応じて，分配器２１またはＦＩＦＯ２３からのパケットを選択して出力する構成とすることもできる。
【００７０】
また，常に流入制御を行う場合には，流入制御ＯＮ／ＯＦＦレジスタ２０ｃは省略することができる。ポーズまたはＪＡＭ信号の送出を必ず行う場合には，ポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅを省略することもできる。
【００７１】
次に，流入制御部２ｉの動作について説明する。
【００７２】
（１）全二重通信の場合の動作
全二重通信の場合には，全二重／半二重設定レジスタ２０ｂに，全二重を示す１が予め設定される。１００Ｍ／１０Ｍ設定レジスタ２０ａには，接続されるファストイーサネットの速度（１０Ｍｂｐｓまたは１００Ｍｂｐｓ）が設定される。
【００７３】
ここで，流入制御ＯＮ／ＯＦＦレジスタ２０ｃはＯＮに設定され，流入制限値設定レジスタ２０ｄは，１００Ｍ／１０Ｍ設定レジスタ２０ａの示す伝送速度以下の値が設定され，ポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅは，ＯＮに設定されているものとする。
【００７４】
この場合に，分配器２１は，ＰＨＹ部１ｉからのパケットを格納メモリ２２にのみ与え，ＯＲ回路２７には与えない。また，ＰＨＹ部１ｉからの書き込み信号は，分配器２１を介して格納メモリ２１に与えられる。これにより，パケットは格納メモリ２２に記憶される。
【００７５】
格納メモリ２２は，パケット長を計測すると共にパケットの誤りの有無をＦＣＳに基づいてチェックし，正常なパケット長を有する誤りのないパケットをＦＩＦＯ２３に与えると共に，書き込み信号を書き込み制御部２４に与える。
【００７６】
書き込み制御部２４は，書き込み信号をＦＩＦＯ２３に入力する。これにより，格納メモリ２２からＦＩＦＯ２３に与えられたパケットはＦＩＦＯ２３に記憶される。
【００７７】
読み出し制御部２５は，流入制限値設定レジスタ２０ｄに設定された伝送速度に応じて，読み出し信号をＦＩＦＯ２３に与える。この読み出し信号により，ＦＩＦＯ２３に記憶されたパケットはＯＲ回路２７を介して１００／１０ＢＡＳＥ−ＭＡＣ部に出力される。なお，全二重／半二重設定レジスタ２０ｂが全二重に設定されているので，読み出し制御部２５はＳＥＬ２６にＪＡＭ送出信号を出力しない。
【００７８】
ＦＩＦＯ２３は，その記憶量に応じて，ポーズパケット送出信号もしくはポーズパケット送出停止信号を出力し，または，いずれの信号も出力しない。ＦＩＦＯ２３からポーズパケット送出信号またはポーズパケット送出停止信号が出力された場合には，この出力された信号は，ＳＥＬ２６を介してポーズパケット／ＪＡＭ信号生成部２８に入力される。
【００７９】
また，ポーズパケット／ＪＡＭ信号生成部２８には，ＰＯＳ変換部６からのフロー制御信号も入力される。
【００８０】
ポーズパケット／ＪＡＭ信号生成部２８がＦＩＦＯ２３からポーズパケット送出信号を受信し，または，ＰＯＳ変換部６から入力されるフロー制御信号がハイレベルである場合には，ポーズパケット／ＪＡＭ信号生成部２８は，ポーズパケットを生成して出力する。出力されたポーズパケットは，ＯＲ回路２９およびＰＨＹ部１ｉを介して，ファストイーサネット側に送信される。ファストイーサネットに接続されたコンピュータ等の端末は，このポーズパケットを受信する。これにより，ファストイーサネットに接続された端末はパケットの送信を停止し，インタフェース終端装置に入力されるパケット量が減少する。
【００８１】
一方，ポーズパケット／ＪＡＭ信号生成部２８がＦＩＦＯ２３からポーズパケット送出停止信号を受信し，かつ，ＰＯＳ変換部６から入力されるフロー制御信号がローレベルである場合には，ポーズパケット／ＪＡＭ信号生成部２８は，ポーズパケットの生成・送信を停止する。これにより，ファストイーサネットの端末はパケットを送信することができ，インタフェース終端装置に入力されるパケット量が増加する。このようにして，ファストイーサネット側からのパケットの流入制御が行われる。
【００８２】
なお，流入制御ＯＮ／ＯＦＦレジスタ２０ｂがＯＦＦに設定されている場合には，流入制御は行われないので，読み出し制御部２５は，流入制限値設定レジスタ２０ｄの設定値に関わらず，１００Ｍ／１０Ｍ設定レジスタ２０ａの設定値（すなわち接続されたファストイーサネットの伝送速度）と同じ速度で読み出し信号をＦＩＦＯ２３に与える。これにより，パケットは，接続されたファストイーサネットの伝送速度と同じ伝送速度でＦＩＦＯ２３から読み出される。
【００８３】
また，ＳＥＬ２６は，ＦＩＦＯ２３からのポーズパケット送出信号および送出停止信号をポーズパケット／ＪＡＭ信号生成部２８に与えない。これにより，ポーズパケット／ＪＡＭ信号生成部２８は，ＰＯＳ変換部６からのフロー制御信号によってのみ制御され，フロー制御信号がハイレベルの場合にはポーズパケットを生成・送信し，フロー制御信号がローレベルの場合にはポーズパケットの生成・送信を停止する。
【００８４】
ポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅがＯＦＦに設定されている場合には，ポーズパケット／ＪＡＭ信号生成部２８は，ＦＩＦＯ２３からＳＥＬ２８を介して与えられるポーズパケット送出信号およびポーズパケット送出停止信号を無視し，ＰＯＳ変換部６からのフロー制御信号のみによってポーズパケットの送出および送出停止を行う。
【００８５】
（２）半二重通信の場合の動作
半二重通信の場合には，全二重／半二重設定レジスタ２０ｂに，半二重を示す０が予め設定される。１００Ｍ／１０Ｍ設定レジスタ２０ａには，接続されるファストイーサネットの速度が設定される。
【００８６】
ここで，流入制御ＯＮ／ＯＦＦレジスタ２０ｃはＯＮに設定され，流入制限値設定レジスタ２０ｄは，１００Ｍ／１０Ｍ設定レジスタ２０ａの示す伝送速度以下の値が設定され，ポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅは，ＯＮに設定されているものとする。
【００８７】
この場合に，分配器２１は，ＰＨＹ部１ｉからのパケットを格納メモリ２２に与えると共に，ＯＲ回路２７を介して１００／１０ＢＡＳＥ−ＭＡＣ部３０または３１に与える。このように，１００／１０ＢＡＳＥ−ＭＡＣ部３０または３１には，ファストイーサネットからインタフェース終端装置に受信されたパケットが直ちに入力される。これにより，１００／１０ＢＡＳＥ−ＭＡＣ部３０または３１は，コリジョン発生の有無を直ちにチェックすることができる。このように流入制御部を設けて流入制御を行う場合でも，コリジョン発生の有無を直ちに検出することができるので，レイトコリジョンの発生が防止される。
【００８８】
一方，格納メモリ２２に記憶されたパケットは，全二重通信の場合と同様に，パケット長および誤り有無が検査され，正常なパケット長を有し，誤りのないパケットのみが，書き込み制御部２４の書き込み信号に従ってＦＩＦＯ２３に格納される。
【００８９】
読み出し制御部２５は，流入制御ＯＮ／ＯＦＦレジスタ２０ｂの設定値に応じて読み出し信号をＦＩＦＯ２３に与える。この読み出し信号により，ＦＩＦＯ２３からパケットが読み出されるが，読み出されたパケットはＯＲ回路２７から出力されず，ＯＲ回路２７は，分配器２１からのパケットのみを選択して出力する。これにより，同じパケットが２つ１００／１０ＢＡＳＥ−ＭＡＣ部に出力されることが防止される。
【００９０】
読み出し制御部２５は，読み出し信号の出力中は，ＪＡＭ送出停止信号をＳＥＬ２６を介してポーズパケット／ＪＡＭ信号生成部２８に出力し，読み出し信号を出力していない間，すなわちパケット間ギャップに対応する時間の間は，ＪＡＭ送出信号をＳＥＬ２６を介してポーズパケット／ＪＡＭ信号生成部２８に与える。
【００９１】
ＳＥＬ２６は，読み出し制御部２５からのＪＡＭ送出信号およびＪＡＭ送出停止信号を選択してポーズパケット／ＪＡＭ信号生成部２８に与え，ＦＩＦＯ２３からの信号をポーズパケット／ＪＡＭ信号生成部２８に与えない。
【００９２】
ポーズパケット／ＪＡＭ信号生成部２８がＪＡＭ送出信号を受信し，または，ＰＯＳ変換部６からのフロー制御信号がハイレベルの場合には，ポーズパケット／ＪＡＭ信号生成部２８は，ＪＡＭ信号をＯＲ回路２９を介してファストイーサネットに出力する。このＪＡＭ信号は，ファストイーサネットの端末に受信される。これにより，端末はパケットの送信を停止する。これにより，パケットの流入制限が行われる。
【００９３】
一方，ポーズパケット／ＪＡＭ信号生成部２８がＪＡＭ送出停止信号を受信し，かつ，ＰＯＳ変換部６からのフロー制御信号がローレベルの場合には，ポーズパケット／ＪＡＭ信号生成部２８は，ＪＡＭ信号の送信を停止する。これにより，端末はパケットを送信することができ，インタフェース終端装置に入力されるパケット量が増加する。このようにして，ファストイーサネット側からのパケットの流入制御が行われる。
【００９４】
なお，流入制御ＯＮ／ＯＦＦレジスタ２０ｂがＯＦＦに設定されている場合には，流入制御は行われないので，読み出し制御部２５は，流入制限値設定レジスタ２０ｄの設定値に関わらず，１００Ｍ／１０Ｍ設定レジスタ２０ａの設定値（すなわち接続されたファストイーサネットの伝送速度）と同じ速度で読み出し信号をＦＩＦＯ２３に与える。
【００９５】
また，ＳＥＬ２６は，読み出し制御部２５からのＪＡＭ送出信号および送出停止信号をポーズパケット／ＪＡＭ信号生成部２８に与えない。これにより，ポーズパケット／ＪＡＭ信号生成部２８は，ＰＯＳ変換部６からのフロー制御信号によってのみ制御され，フロー制御信号がハイレベルの場合にはＪＡＭ信号を生成・送信し，フロー制御信号がローレベルの場合にはＪＡＭ信号の生成・送信を停止する。
【００９６】
ポーズ／ＪＡＭ−ＯＮ／ＯＦＦレジスタ２０ｅがＯＦＦに設定されている場合には，ポーズパケット／ＪＡＭ信号生成部２８は，読み出し制御部２５からＳＥＬ２８を介して与えられるＪＡＭ送出信号およびＪＡＭ送出停止信号を無視し，ＰＯＳ変換部６からのフロー制御信号のみによってＪＡＭ信号の送出および送出停止を行う。
【００９７】
このように，本実施の形態によると，ギガビットイーサネットだけでなく，１０Ｍｂｐｓまたは１００Ｍｂｐｓの伝送速度を有するファストイーサネットも収容することができる。
【００９８】
また，全二重通信だけでなく半二重通信のイーサネットも収容することができる。特に半二重通信のイーサネットを収容した場合には，受信されたパケットがＦＩＦＯ２３を介することなく直ちに，１００／１０ＢＡＳＥ−ＭＡＣ部に与えられ，コリジョンの有無が検出される。これにより，レイトコリジョンの発生が防止される。
【００９９】
さらに，本実施の形態によると，ギガビットイーサネット（全二重通信）におけるパケット流入制御装置のポーズパケット生成部にジャム信号送信機能を付加すると共に，分配器２１，レジスタ２０ａ，２０ｂ等を該装置に追加することにより，全二重および半二重の双方に対応可能なパケット流入制御装置を提供することができるので，全二重のパケット流入制御装置の仕組みを利用することができる。
【０１００】
（付記１）  イーサネットから流入されるパケットを光同期ネットワークのフレームに変換して転送する伝送装置に設けられ，前記イーサネットからのパケットの流入制御を行うパケット流入制御装置であって，
前記イーサネットからのパケットを記憶し，該記憶したパケットが読み出し信号の入力により先入れ先出しの順序で読み出される第１記憶手段と，
前記イーサネットの全二重または半二重の通信形態が設定され，該設定された通信形態を記憶する第２記憶手段と，
前記第１記憶手段に記憶されたパケットの読み出し側の伝送速度が設定され，該設定された伝送速度を記憶する第３記憶手段と，
前記第２記憶手段に全二重が記憶されている場合には，前記第３記憶手段に記憶された伝送速度で，前記第１記憶手段からパケットを読み出して媒体アクセス制御部に与えると共に，前記第１記憶手段の記憶量が所定の閾値を超えると，ポーズパケットを前記イーサネットに送信し，前記第２記憶手段に半二重が記憶されている場合には，前記イーサネットからのパケットを前記媒体アクセス制御部に直接与えると共に，前記第３記憶手段に記憶された伝送速度で前記第１記憶手段に記憶されたパケットを読み出す場合のパケット間ギャップに対応する時間の間，ジャム信号を前記イーサネットに送信する制御手段と，
を備えているパケット流入制御装置。
【０１０１】
（付記２）  付記１において，
前記第１記憶手段は，その記憶量が前記所定の閾値を超えると，ポーズパケット送出信号を出力し，
前記制御手段は，読み出し制御手段と，ポーズパケット／ジャム信号生成手段とを備え，
前記読み出し制御部は，前記第２記憶手段に全二重が記憶されている場合には，前記第３記憶手段に記憶された伝送速度で，前記第１記憶手段からパケットを読み出して前記媒体アクセス制御部に与え，前記第２記憶手段に半二重が記憶されている場合には，前記パケット間ギャップに対応する時間の間，前記ポーズパケット／ジャム信号生成部にジャム送出信号を出力し，
前記ポーズパケット／ジャム信号生成手段は，前記ポーズパケット送出信号が入力されている間，ポーズパケットを生成して前記イーサネットに送信し，前記ジャム送出信号が入力されている間，ジャム信号を生成して前記イーサネットに送信する，
パケット流入制御装置。
【０１０２】
（付記３）  付記１において，
前記制御部は，後段に配置された，イーサネットのパケットを光同期ネットワークのフレームに変換する変換部から，パケットの出力を抑制するフロー制御信号を受信すると，前記第２記憶手段に全二重が記憶されている場合にはポーズパケットを，半二重が記憶されている場合にはジャム信号を前記イーサネットにそれぞれ生成して送信する，
パケット流入制御装置。
【０１０３】
（付記４）  付記１から３のいずれか１つにおいて，
前記イーサネットの伝送速度が設定され，該設定された伝送速度を記憶する第４記憶手段をさらに備え，
前記第３記憶手段は，前記第４記憶手段に設定された伝送速度以下の値のみを記憶するように構成される，
パケット流入制御装置。
【０１０４】
（付記５）  付記１から４のいずれか１つにおいて，
前記イーサネットは，１０Ｍｂｐｓまたは１００Ｍｂｐｓの伝送速度を有するファストイーサネットである，パケット流入制御装置。
【０１０５】
（付記６）  イーサネットから流入されるパケットを光同期ネットワークのフレームに変換して転送する伝送装置に設けられ，前記イーサネットからのパケットの流入制御を行うパケット流入制御装置であって，
前記イーサネットからのパケットを記憶し，該記憶したパケットが読み出し信号の入力により先入れ先出しの順序で読み出されるパケット記憶手段と，
前記パケット記憶手段に記憶されたパケットの読み出し側の伝送速度が設定され，該設定された伝送速度を記憶する流入制限値記憶手段と，
前記イーサネットからのパケットを，パケット間のコリジョンを検出する媒体アクセス制御部に転送する転送手段と，
前記流入制限値記憶手段に記憶された伝送速度で前記パケット記憶手段に記憶されたパケットを読み出す場合のパケット間ギャップに対応する時間の間，ジャム信号を前記イーサネットに送信するジャム信号生成手段と，
を備えているパケット流入制御装置。
【０１０６】
【発明の効果】
本発明によると，全二重および半二重通信を含むイーサネットを収容することができる。
【０１０７】
また，本発明によると，媒体アクセス制御部は，パケット間のコリジョンの有無を，パケットの入力とほぼ同時にチェックすることができ，これにより，レイトコリジョンの発生を回避することができる。
【０１０８】
さらに，本発明によると，既存のパケット流入制御装置の仕組みを利用して全二重および半二重通信を含むイーサネットを収容できるパケット流入制御装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による，ファストイーサネットのインタフェース終端装置の全体構成を示すブロック図である。
【図２】本発明の実施の形態による流入制御部（流入制御装置）の詳細な構成を示すブロック図である。
【図３】本発明の実施の形態におけるＦＩＦＯの機能説明図である。
【符号の説明】
２０〜２１１  流入制御部
３０，３１  １００／１０ＢＡＳＥ−ＭＡＣ部
６  ＰＯＳ変換部
２１  分配器
２２  格納メモリ
２３  ＦＩＦＯ
２５  読み出し制御部
２８  ポーズパケット／ＪＡＭ信号生成部
２０ａ  １００Ｍ／１０Ｍ設定レジスタ
２０ｂ  全二重／半二重設定レジスタ
２０ｃ  流入制限値設定レジスタ
【図１】
2004228795.tif 000003
【図２】
2004228795.tif 000004
【図３】
2004228795.tif 000005