(57)【要約】【課題】映像信号のホールドタイミングを正確にモニタすることができず、画像表示タイミング調整の精度が低い。【解決手段】サンプリングパルスＤＰ，ＤＰｘがサンプリングスイッチＨＳＷに印加されるタイミングでスイッチングし、モニタパルスＭＰを生成するモニタパルス生成スイッチ５１と、モニタパルスＭＰに基づいて、サンプリングスイッチＨＳＷの動作タイミングを調整するタイミング調整回路６０と、を有している。このタイミング調整回路６０は、サンプリングパルスＤＰ，ＤＰｘが終了するときにモニタパルスＭＰに現出する電位変動を検出するため、映像信号のサンプルホールドタイミングが正確に検出される。タイミング調整回路６０は、当該検出した電位変動のタイミングに応じてサンプリングスイッチＨＳＷの動作タイミングを調整する。【選択図】  図５
2004333574.tif 000002
【特許請求の範囲】
【請求項１】
画素がマトリックス状に配置されている画素部と、当該画素部の列ごとのデータ線および映像信号の入力線に接続されているサンプリングスイッチと、を有し、画像表示の際に、前記サンプリングスイッチをサンプリングパルスで開閉させることによって映像信号をサンプルホールドし、データ線に出力する画像表示装置であって、
前記サンプリングパルスが前記サンプリングスイッチに印加されるタイミングでスイッチングし、モニタパルスを生成するモニタパルス生成スイッチと、
前記モニタパルスに基づいて、前記サンプリングスイッチの動作タイミングを調整するタイミング調整回路と、を有し、
前記タイミング調整回路は、前記サンプリングパルスが終了するときに前記モニタパルスに現出する電位変動を検出し、当該検出した電位変動のタイミングに応じて前記サンプリングスイッチの動作タイミングを調整する
ことを特徴とする画像表示装置。
【請求項２】
前記モニタパルス生成スイッチが、前記サンプリングパルスの立ち上がりでオンし、立下りでオフするトランジスタを有し、
前記トランジスタがオフするとき、前記モニタパルスに現出する電位変動によって当該モニタパルスの電位が瞬時に交差するレベルに、前記映像信号のホールドタイミングを検出する閾値が設定されている
ことを特徴とする請求項１に記載の画像表示装置。
【請求項３】
画素がマトリックス状に配置されている画素部を有する画像表示パネルと、当該画像表示パネルの内部または外部に設けられている駆動クロック信号の生成部と、に接続され、前記画像表示パネルが映像信号をサンプリングパルスによってサンプルホールドし、画素部の列ごとのデータ線に出力するタイミングを前記駆動クロック信号により調整する画像表示タイミングの調整回路であって、
前記画像表示パネルから出力されるサンプリング動作のモニタパルスを入力し、前記サンプリングパルスが終了するときに前記モニタパルスに現出する電位変動を検出し、当該検出した電位変動のタイミングに応じて基準クロック信号を制御し、前記生成部に出力する
ことを特徴とする画像表示タイミングの調整回路。
【請求項４】
前記サンプリングパルスの立ち上がりでオンし、立下りでオフして前記モニタパルスを出力する前記画像表示パネル内のトランジスタがオフするとき、モニタパルスに現出する電位変動によって当該モニタパルスの電位が瞬時に交差するレベルに、前記映像信号のホールドタイミングを検出する閾値が設定されている
ことを特徴とする請求項３に記載の画像表示タイミングの調整回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、サンプリングスイッチをサンプリングパルスで開閉させることによって映像信号の画素部への出力を行う画像表示装置と、当該画像表示装置に好適に用いることができる画像表示タイミングの調整回路とに関する。
【０００２】
【従来の技術】
図１および図２は、点順次クロックドライブ方式を採用した画像表示パネルの構成例を示すブロック図である。
画像表示パネル１Ａおよび１Ｂは、図１および図２に示すように、画素がマトリクス状に配置されている画素部２と、画素部２に接続された各種回路として、垂直駆動回路（Ｖ．ＤＲＶ）３、水平駆動回路（Ｈ．ＤＲＶ）４およびプリチャージ回路（Ｐ．ＣＨＧ）５と、を有する。
【０００３】
画素部２は、例えば液晶セルを、画像の表示エレメント（画素）に用いている。各液晶セルに、液晶素子と、その表示時にオンし映像信号Ｖｉｄｅｏを液晶素子の一方の電極（画素電極）に供給するＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）と、が設けられている。特に図示しないが、ＴＦＴのゲートが行（１表示ライン）ごとにゲート線に接続され、各列のＴＦＴのソースまたはドレインの一方がデータ線に接続されている。垂直駆動回路（Ｖ．ＤＲＶ）３は画像表示の際にゲート線を走査（所定時間おきに順次駆動）し、水平駆動回路（Ｈ．ＤＲＶ）４はゲート線の駆動時間（水平走査期間）内に、データ線に１表示ライン分の表示データを点順次で供給する（水平走査）。この水平走査と垂直走査とを組み合わせることにより画素部２に１画面を表示させる。
【０００４】
点順次クロックドライブ方式では、水平駆動が水平クロックにより制御される。
図１に示す構成例では、パネル内部のクロック生成部６により、外部から入力された互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを基に、よりデューティ比が小さいパルス幅を有し互いに逆相の水平クロック（以下、ドライブクロックという）ＤＣＫ１，ＤＣＫ２、および、それらの反転ドライブクロックＤＣＫ１Ｘ，ＤＣＫ２Ｘを生成する。水平駆動回路（Ｈ．ＤＲＶ）４は、パネル外部またはパネル内のクロック生成部６から水平スタートパルス（ＨＳＴ：不図示）が与えられると、入力された互いに逆相の水平クロックＨＣＫ，ＨＣＫＸにより駆動される内蔵のシフトレジスタで水平スタートパルス（ＨＳＴ）をシフトさせ、そのシフト後のパルスを基にドライブクロックＤＣＫ１，ＤＣＫ２を抜き取って、データサンプリングスイッチ（ＨＳＷ）を駆動するドレインパルスを生成する。データサンプリングスイッチ（ＨＳＷ）は、特に図示しないが、水平駆動回路（Ｈ．ＤＲＶ）４の出力段または画素部２の映像信号入力部に設けられ、ドレインパルスによって、入力した映像信号を点順次でサンプリングする。なお、図１において、必要に応じてクロックバッファ回路７を設けることがある。この場合、クロックバッファ回路７は、水平クロックＨＣＫＸを用いて水平クロックＨＣＫを調整し、ドライブクロックＤＣＫ１Ｘを用いてドライブクロックＤＣＫ１を調整し、ドライブクロックＤＣＫ２Ｘを用いてドライブクロックＤＣＫ２を調整し、調整後のドライブクロックＤＣＫ１およびＤＣＫ２を出力する。また、クロックバッファ回路７は、各種クロックの電圧レベルをパネル駆動に適した電圧に変換する。
【０００５】
一方、図２に示す構成例では、水平駆動回路（Ｈ．ＤＲＶ）４を駆動する水平クロックＨＣＫ、および、その反転クロックＨＣＫＸ、並びに、ドライブクロックＤＣＫ１，ＤＣＫ２、および、それらの反転ドライブクロックＤＣＫ１Ｘ，ＤＣＫ２Ｘが全てパネル外部から与えられる。
なお、垂直駆動回路（Ｖ．ＤＲＶ）３を駆動するスタートパルスおよびクロックは図示を省略している。この場合においても、図１と同様な機能のクロックバッファ回路７を必要に応じて設けることがある。
【０００６】
これらのパネルに内蔵された各種回路のアクティブ素子は、画素部２と同一基板に形成された多くのＴＦＴから構成されている。これらＴＦＴはバルク形トランジスタと比較すると特性のバラツキが大きく、またエージングなどの熱処理で特性が変動しやすい。ＴＦＴの特性が変化すると、特にデータサンプリングスイッチ（ＨＳＷ）によるサンプリングタイミングのずれが生じる。このサンプリングタイミングのずれは、いわゆるゴーストと称され、本来の画像において表示画面上で所定のドット数がずれて生じる望ましくない画像が、本来の画像と重なって見える現象を引き起こすことが知られている。
【０００７】
ゴーストを防止するために、トランジスタの特性変動によるサンプリングパルスのずれを検出するためにモニタパルスを生成して、このモニタパルスを水平クロックのタイミング生成にフィードバックするサンプリング動作のタイミング調整技術が知られている。
【０００８】
図３に、水平駆動回路４内に設けられたモニタ回路とフィードバック系回路の構成例を示す。
本例のモニタ回路１００は、実際に画素に映像信号を送出するデータサンプリングスイッチＨＳＷが高速なＣＭＯＳトランスファゲートから構成されていることに対応している。つまり、モニタ回路１００は、水平駆動回路４内で画素に映像信号Ｖｉｄｅｏを送出するデータサンプリングスイッチＨＳＷに隣接する位置に設けられたＣＭＯＳトランスファゲートからなるモニタパルス生成スイッチ１０１を有している。このモニタパルス生成スイッチ１０１を構成するトランスファゲートは、データサンプリングスイッチＨＳＷを構成するＣＭＯＳトランスファゲートと同じサイズを有し一括形成されるＴＦＴにより構成されている。
【０００９】
モニタパルス生成スイッチ１０１は、ソース同士、ドレイン同士が相互に接続されたＰＭＯＳトランジスタ１０１ＰとＮＭＯＳトランジスタ１０１Ｎとからなる。相互接続された一方の端子は、データサンプリングスイッチＨＳＷにおいて映像信号Ｖｉｄｅｏの供給線に接続されるのに対し、ここでは接地されている。
入力されるドライブクロックＤＣＫ１，ＤＣＫ１Ｘ，ＸＤＣＫ２，ＤＣＫ２を基に、互いに逆相のドレインパルスＤＰ，ＤＰｘの対を生成するための回路１０２が、２つのトランジスタ１０１Ｐおよび１０１Ｎのゲートに接続されている。
【００１０】
２つのトランジスタの相互接続された他方の端子は配線を介してパネル外部に取り出され、バッファ１１２を介して、いわゆるフィードバックＩＣ１１０の入力に接続されている。配線途中のノードがプルアップ抵抗１１１を介して電源電圧Ｖｄｄの供給線に接続されている。
【００１１】
図示を省略しているが、互いに逆相のドレインパルスＤＰ，ＤＰｘの対を生成する回路１２０と同様な回路が、データサンプリングスイッチＨＳＷ側にも設けられ、ドレインパルスＤＰ，ＤＰｘの対がデータサンプリングスイッチＨＳＷを構成するＣＭＯＳトランスファゲートにも印加される。これにより、供給された映像信号Ｖｉｄｅｏがサンプルホールドされて、データ線に排出される。このとき同時に、このデータのサンプリングタイミングをモニタする信号（モニタパルス）ＭＰがモニタパルス生成スイッチ１０１により生成され、フィードバックＩＣ１１０に送られる。
【００１２】
図４（Ａ）〜図４（Ｃ）に、映像信号Ｖｉｄｅｏ、ドレインパルスＤＰおよびモニタパルスＭＰの波形図を示す。
図４（Ｂ）に示すドレインパルスＤＰが印加されたときにモニタパルス生成スイッチ１０１がオンすると、その出力の電位が電源電圧Ｖｄｄにプルアップされていた状態から接地電位ＧＮＤに変化する。パルス印加が終了すると、モニタパルス生成スイッチ１０１がオフするため、配線の抵抗ＲＬおよび容量ＣＬ等で決まる時定数に応じて、配線の電位が上昇する。これにより図４（Ｃ）に示すモニタパルスＭＰが生成されるが、この電位上昇の期間Ｈ２は、配線の負荷等による高いインピーダンスのためにある程度時間がかかり、この期間を待って次のドレインパルスＤＰの印加が行われる。
このため、フィードバックＩＣ１１０は、その前の電位が低下する期間Ｈ１で、モニタパルスＭＰの電位がハイレベルからローレベルに変化する途中の電位を検出し、検出した電位からドレインパルスの位相のずれを検出する。より詳細には、位相ずれがないときは、この検出電位が一定の範囲に収まっているが、位相ずれがあると、検出電位がその範囲を外れる。フィードバックＩＣ１１０は、この電位変化量から位相のずれ量を見積もり、位相のずれが生じないように、水平クロックＨＣＫ，ＨＣＫＸのパルスの発生タイミングを調整し、再び画像表示パネルに戻す制御を行う。
【００１３】
【発明が解決しようとする課題】
このように、従来の映像信号を画素部に排出する画像表示タイミングのモニタ方法では、ドレインパルスＤＰの立ち上がりを基準としたモニタパルスＭＰの電位変化を検出している。
ところが、ドレインパルスＤＰの立ち上がりを基準とした従来のタイミング検出では、たとえばドレインパルス幅が変動すると、正確な画像表示タイミングを検出したことにならない場合があり、その結果、高精度なサンプリング動作のタイミング調整が行えないという課題があった。このタイミング調整の精度低下は、画像表示パネルの水平画素数が増大し、サンプリングパルスの周期が短くなるに従って顕著となる。
【００１４】
本発明の目的は、映像信号のホールドタイミングを正確にモニタすることにより、画像表示タイミング調整の精度を向上させた画像表示装置と、当該画像表示装置に好適に用いることができる画像表示タイミングの調整回路とを提供することにある。
【００１５】
【課題を解決するための手段】
本発明に係る画像表示装置は、画素がマトリックス状に配置されている画素部と、当該画素部の列ごとのデータ線および映像信号の入力線に接続されているサンプリングスイッチと、を有し、画像表示の際に、前記サンプリングスイッチをサンプリングパルスで開閉させることによって映像信号をサンプルホールドし、データ線に出力する画像表示装置であって、前記サンプリングパルスが前記サンプリングスイッチに印加されるタイミングでスイッチングし、モニタパルスを生成するモニタパルス生成スイッチと、前記モニタパルスに基づいて、前記サンプリングスイッチの動作タイミングを調整するタイミング調整回路と、を有し、前記タイミング調整回路は、前記サンプリングパルスが終了するときに前記モニタパルスに現出する電位変動を検出し、当該検出した電位変動のタイミングに応じて前記サンプリングスイッチの動作タイミングを調整することを特徴とする。
【００１６】
この画像表示装置は、画像表示の際に、表示画像のデータが映像信号として入力され、入力線を介して画素部の列ごとに設けられたサンプリングスイッチに送られてくる。一方、当該画像表示装置は、サンプリングパルスを当該サンプリングスイッチに供給する。サンプリングスイッチは、サンプリングパルスが印加されるタイミングで開き、サンプリングパルスの終了で閉じる。このサンプリングパルスの開閉に同期してスイッチングするモニタパルス生成スイッチは、そのスイッチングによってモニタパルスを生成する。本発明では、サンプリングパルスが終了するタイミングで、このモニタパルスに電位変動が現出することを利用し、タイミング調整回路が、その電位変動を検出する。サンプリングパルスが終了する時点で、映像信号がサンプルホールドされ、そのホールド時のデータがデータ線を通して画素に供給され、データに応じた輝度で画素が発光する。このため、タイミング調整回路が検出したモニタパルスの電位変動は、正確なデータサンプリングタイミングを表している。タイミング調整回路は、このモニタパルスの電位変動に応じて画像表示のタイミングを調整する。
【００１７】
本発明に係る画像表示タイミングの調整回路は、画素がマトリックス状に配置されている画素部を有する画像表示パネルと、当該画像表示パネルの内部または外部に設けられている駆動クロック信号の生成部と、に接続され、前記画像表示パネルが映像信号をサンプリングパルスによってサンプルホールドし、画素部の列ごとのデータ線に出力するタイミングを前記駆動クロック信号により調整する画像表示タイミングの調整回路であって、前記画像表示パネルから出力されるサンプリング動作のモニタパルスを入力し、前記サンプリングパルスが終了するときに前記モニタパルスに現出する電位変動を検出し、当該検出した電位変動のタイミングに応じて基準クロック信号を制御し、前記生成部に出力することを特徴とする。
【００１８】
この画像表示タイミングの調整回路は、画像表示パネルと、駆動クロック信号の生成部とに接続されて用いられる。この調整回路は、画像表示パネルから出力されるサンプリング動作のモニタパルスを画像表示パネルから入力し、このサンプリングパルスが終了するときにモニタパルスに現出する電位変動を検出する。この調整回路は、検出した電位変動のタイミングに応じて基準クロック信号を制御し、駆動クロック信号の生成部に出力する。基準クロック信号を入力した駆動クロック信号の生成部からは、調整された駆動クロック信号が生成され、画像表示パネルに出力される。画像表示パネルは、調整された駆動クロック信号により駆動されるため、所望の映像データがサンプリングパルスによってサンプルホールドされ、画素部の列ごとのデータ線に出力され画像表示に供せられる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を、液晶表示装置（ＬＣＤ）を例に図面を参照して説明する。液晶表示パネル全体としては、図１または図２に示す構成と共通する。
【００２０】
図５は、点順次クロックドライブ方式を採用した液晶パネルの構成例を示す回路図である。図６は、各信号波形のタイミングチャートである。なお、図５は、図１に対応し内部でクロックを生成する場合を示す。
画素部２は、例えばＸＧＡ仕様では１０２４×７６８個の画素２１をマトリクス状に配置した構成を有する。各画素２１は、スイッチング用のＴＦＴ２２、保持容量Ｃｓおよび液晶素子（不図示）を有する。保持容量Ｃｓは、ＴＦＴ２２のソースまたはドレインの一方に接続された画素電極と共通電位ＶＣＯＭの供給線との間に形成されている。ＴＦＴ２２のソースまたはドレインの他方は、対応するデータ線ＤＬに接続されている。画素２１は、ＴＦＴ２２を介して供給され画素電極に保持される電荷の量に応じて光の透過率が変わる光変調素子として機能する。
【００２１】
画素２１が水平方向に偶数Ｍ、例えば６または１２の数で繰り返され、これにより一度に画像が表示される単位（以下、単に“段”という）が、構成される。図５には奇数、即ち（２Ｎ−１）の段（Ｎ：自然数）と、偶数、即ち２Ｎの段を示す。
【００２２】
水平駆動回路４は、段ごとに設けられたスキャナと称されるユニットにより構成されている。奇数（２Ｎ−１）段のスキャナは、パネル外部から供給される水平クロックＨＣＫ，ＨＣＫＸにより駆動されるシフトレジスタユニット（Ｓ／Ｒ）４０ｏ、パルス抜き取りスイッチ４１ｏ、位相調整回路（ＰＡＣ）４２ｏ、および、データサンプリングスイッチＨＳＷを有する。同様に、偶数（２Ｎ）段のスキャナは、シフトレジスタユニット（Ｓ／Ｒ）４０ｅ、パルス抜き取りスイッチ４１ｅ、位相調整回路（ＰＡＣ）４２ｅ、および、データサンプリングスイッチＨＳＷを有する。
【００２３】
図示した奇数（２Ｎ−１）段を初段とした場合、初段のスキャナ内のシフトレジスタユニット４０ｏに、水平スタートパルスＨＳＴが入力されるようになっている。また、スキャナのシフトレジスタユニット４０ｏと４０ｅが段間で順次接続され、これにより全体で１つのシフトレジスタが構成されている。
各シフトレジスタユニット４０ｏ（または４０ｅ）は、図６（Ｂ）〜図６（Ｈ）に示すように、水平クロックＨＣＫ，ＨＣＫＸが立ち上がるタイミングで、スタートパルスＨＳＴと同じパルス幅の転送中のパルスを、パルス抜き取りスイッチ４１ｏ（または４１ｅ）の制御端子に出力する。このシフトレジスタからの出力パルスを、以下、クロック・サンプリングパルスと称する。図６（Ｆ）〜図６（Ｈ）に示すように、クロック・サンプリングパルスＣＰ１，ＣＰ２，ＣＰ３，…は、水平クロックＨＣＫの１パルス幅ずつ順次遅れたパルス群となる。
【００２４】
奇数（２Ｎ−１）段において、パルス抜き取りスイッチ４１ｏはドライブクロックＤＣＫ２の供給線と位相調整回路４２ｏとの間に接続されている。このため、奇数段のパルス抜き取りスイッチ４１ｏは、そのオン期間にドライブクロックＤＣＫ２の供給線に現出するパルスＤＰｏｄｄ（ＤＰ１，ＤＰ３，…）をオン期間ごとに１つだけ抜き取り、位相調整回路４２ｏに送る。
同様に、偶数（２Ｎ）段において、パルス抜き取りスイッチ４１ｅがドライブクロックＤＣＫ１の供給線と位相調整回路４２ｅとの間に接続されている。このため、偶数段のパルス抜き取りスイッチ４１ｅは、そのオン期間にドライブクロック線ＤＣＫ１に現出するパルスＤＰｅｖｅｎ（ＤＰ２，ＤＰ４，…）をオン期間ごとに１つだけ抜き取り、位相調整回路４２ｅに送る。
このようにして抜き取られたドライブクロックのパルスはドレインパルスと称される。図６（Ｉ）〜図６（Ｋ）に、ドレインパルスＤＰ１，ＤＰ２，ＤＰ３を示す。
【００２５】
ところで、ドライブクロックＤＣＫ１，ＤＣＫ２は、クロック生成部（ＣＫ．ＧＥＮ）６により、周期が水平クロックＨＣＫ，ＨＣＫＸと等しいが、デューティ比が、より小さいクロックとして生成されている。したがって、ドライブクロックＤＣＫ１，ＤＣＫ２を抜き取ることにより生成されたドレインパルスＤＰ１，ＤＰ２，ＤＰ３，…は、隣り合うパルス間で上記デューティ比の違いに応じた間隔が開いた点順次のサンプリングパルスとなる。
このサンプリングパルスは、位相調整回路４２ｏまたは４２ｅにおいて互いに逆位相で位相差が半周期で揃った対のドレインパルスＤＰ，ＤＰｘに調整され、データサンプリングスイッチＨＳＷに順次印加される。その結果、ゲート線ＧＬが選択された１表示ライン内において、Ｍ個の画素ごとに映像信号Ｖｉｄｅｏがデータ線に供給され、画像表示の高速な水平駆動が実行される。
この水平駆動を、選択するゲート線ＧＬを変えて順次繰り返すことにより、１画面（１フィールド）が表示される。なお、ドレインパルスが本発明の「サンプリングパルス」の具体例となる。
【００２６】
本実施の形態では、図５に示すように、スキャナの隣接箇所に、いわゆるダミースキャナと称されるサンプリングタイミング検出用のスキャナ５０が形成されている。本例では、図５に示す奇数（２Ｎ−１）段を初段とすると、その初段のスキャナの、例えば走査開始側（図５の左側）にサンプリングタイミング検出用のスキャナ５０が設けられている。
サンプリングタイミング検出用スキャナ５０は、データ線ごとのスキャナと共通した構成として、シフトレジスタユニット４０ｄ、パルス抜き取りスイッチ４１ｄ、位相調整回路４２ｄ、および、ＣＭＯＳトランスファゲート５１を有し、それらの接続関係は初段のスキャナとほぼ同じである。これは、サンプリングタイミング検出用スキャナ５０を、初段のスキャナと同じように動作させるためである。ただし、ＣＭＯＳトランスファゲート５１を構成するＰＭＯＳトランジスタ５１ＰとＮＭＯＳトランジスタ５１Ｎの共通ソースは接地電位に接続され、共通ドレインからモニタパルスＭＰの出力線が取り出されている。モニタパルスＭＰの出力線は、パネル外部に引き出され、バッファ１１２を介してフィードバックＩＣ６０に入力されている。このフィードバックＩＣ６０は、本発明の「画像表示タイミングの調整回路」の実施の形態を構成する。モニタパルスＭＰの出力線は、従来と同様、プルアップ抵抗１１１を介して電源電圧Ｖｄｄの供給線に接続されている。また、フィードバックＩＣ６０からは、調整後の水平クロックＨＣＫ，ＨＣＫＸが出力され、パネル内部に戻されてクロック生成部６に入力される。この水平クロックＨＣＫ，ＨＣＫＸが本発明の「基準クロック信号」の具体例に該当する。
【００２７】
サンプリングタイミング検出用スキャナ５０のシフトレジスタユニット４０ｄと初段のシフトレジスタユニット４０ｏとの段間は、シフトレジスタ動作に影響を与えないように切り離されている。このため、シフトレジスタユニット４０ｄは、水平スタートパルスＨＳＴをラッチして出力する回路として機能する。また、ドレインパルスＤＰ１，ＤＰｏｄｄおよびＤＰｅｖｅｎの生成は、図５の構成ではドライブクロックＤＣＫ２を抜き取ることにより行っているが、他のドライブクロックＤＣＫ１、水平クロックＨＣＫまたはＨＣＫＸを抜き取る構成、さらには、互いに逆相のクロック対、即ちＤＣＫ１とＤＣＫ２、或いは、ＨＣＫとＨＣＫＸを同時に抜き取るダブルスイッチ構成でも良い。
【００２８】
サンプリングタイミング検出用スキャナ５０内のＣＭＯＳトランスファゲート５１は、本発明の「モニタパルス生成スイッチ」の実施の形態を構成する。本実施の形態では、このモニタパルス生成スイッチ５１で生成されたモニタパルスＭＰに対するサンプリング点の検出の仕方が従来と異なる。
【００２９】
図７（Ａ）〜図７（Ｃ）は、本実施の形態のサンプリング点の検出方法を示す、映像信号Ｖｉｄｅｏ、ドレインパルスＤＰおよびモニタパルスＭＰの波形図である。
図７（Ｃ）に示すように、モニタパルスＭＰには、その電位が下がる期間Ｈ１から電位上昇期間Ｈ２に転じる部分に、モニタパルス生成スイッチ５１のゲートとドレイン間の内部容量および結合容量、並びに、モニタパルスＭＰを伝送する配線の容量等で決まる大きさの電位変動７０が生じている。この電位変動７０は、通常リンギングと称され不必要な電位変動と認識されていた。
本実施の形態では、この電位変動パルス７０を検出することによって、サンプリングタイミングを規定する。具体的には、フィードバックＩＣ６０のサンプリングタイミングを検出する閾値レベルを、従来、モニタパルスの電位低下期間Ｈ１の途中でポイントＰ０を検出していた閾値レベルＶｔｈ０から下げて、電位変動パルス７０が交差する閾値レベルＶｔｈに設定する。この電位変動パルス７０は、図７（Ｂ）に示すドレインパルスＤＰの立下りに対応して現出するため、そのポイントＰのタイミングを検出することとなる。ドレインパルスＤＰの立下りタイミングは、図７（Ａ）に示す映像信号のホールド時Ｔｈｏｌｄに対応しているため、電位変動パルス７０のポイントＰは、結局、映像信号Ｖｉｄｅｏのホールド時、即ち実質的なデータサンプリング時とタイミング的にほぼ一致したものとなる。
【００３０】
従来のようにポイントＰ０の検出を行った場合、例えば、パネル内の信号遅延の変動等でドレインパルスＤＰの立ち上がり点や幅がシフトした場合、それに応じて、検出されるサンプリングタイミングも変動してしまう。
これに対し、本実施の形態の方法では、ドレインパルスＤＰの立下りによって生じる電位変動パルス７０を検出することによって、画素データと対応した実際のサンプリングタイミングを検出することが可能となる。したがって、ドレインパルスＤＰが多少変動しても、検出されたサンプリングタイミングは、実画像のサンプリングタイミングと一致する。結果として、フィードバックＩＣ６０による画像表示タイミングの調整の精度が向上し、ゴーストのない高品位な画像を得ることが可能となる。
【００３１】
【発明の効果】
本発明に係る画像表示装置によれば、サンプリングパルスが終了するときにモニタパルスに現出する電位変動をタイミング調整回路が検出し、サンプリングパルスが終了時点の映像データがサンプルホールドされ、これがデータ線に排出されて画素に供給されるデータとなるため、タイミング調整回路による映像信号のサンプリングタイミング調整の精度が向上する。これによって、サンプリングパルスの位相ずれが生じても、すぐに正確な補正が施される。その結果、特にサンプリングパルスの幅や間隔が狭い、高解像度の画像表示においてもゴーストマージンが向上し、高品質で高精細な画像表示が可能となる。また、ゴーストマージンが向上するため、長時間使用しても鮮明な画像を楽しむことができる。
【００３２】
本発明に係る画像表示タイミングの調整回路によれば、画像表示パネルから送られてくるモニタパルスに対し、サンプリングパルスが終了するときに現出する電位変動を検出することから、画像表示パネルを駆動する駆動クロックの生成部に対し高い精度の基準クロック信号を出力できる。そのため、この画像表示タイミングの調整回路からは、良く調整された駆動クロック信号が生成され、これによって動作する画像表示パネルのゴーストマージンの向上、高品質で高精細な画像表示に大きく寄与することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る点順次クロックドライブ方式を採用した画像表示パネルの第１の構成例を示すブロック図である。
【図２】本発明の実施の形態に係る点順次クロックドライブ方式を採用した画像表示パネルの第２の構成例を示すブロック図である。
【図３】従来の画像表示装置において、水平駆動回路内に設けられたモニタ回路の構成例を示す回路図である。
【図４】（Ａ）〜（Ｃ）は、従来技術の課題の説明に用いた、映像信号、ドレインパルスおよびモニタパルスの波形図である。
【図５】液晶パネルの詳細な構成を示す回路図である。
【図６】（Ａ）〜（Ｋ）は、液晶パネルの水平駆動時の各信号波形のタイミングチャートである。
【図７】（Ａ）〜（Ｃ）は、本実施の形態のサンプリング点の検出方法を示す、映像信号Ｖｉｄｅｏ、ドレインパルスＤＰおよびモニタパルスＭＰの波形図である。
【符号の説明】
１，１Ａ，１Ｂ…画像表示パネル、２…画素部、３…垂直駆動回路、４…水平駆動回路、５…プリチャージ回路、６…クロック生成部、７…クロックバッファ回路、２１…画素、２２…画素のスイッチング用ＴＦＴ、４０ｏ等…シフトレジスタユニット、４１ｏ等…パルス抜き取りスイッチ、４２ｏ等…位相調整回路、５０…サンプリングタイミング検出用スキャナ、５１…モニタパルス生成スイッチ、５１Ｐ…ＰＭＯＳトランジスタ、５１Ｎ…ＮＭＯＳトランジスタ、６０…画像表示タイミングの調整回路としてのフィードバックＩＣ、７０…電位変動パルス、ＤＬ…データ線、ＧＬ…ゲート線、Ｃｓ…保持容量、ＨＳＷ…サンプリングスイッチ、ＨＣＫ等…水平クロック、ＤＣＫ１等…ドライブクロック、ＤＰ等…ドレインパルス、ＭＰ…モニタパルス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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