(57)【要約】【課題】プラスの電荷を有する導電性不純物をイオン注入してもダミーゲート直下に反転層を生成させず、これにより増速拡散を防止して製造できるＭＯＳ型電界効果トランジスタなどを有する半導体装置の製造方法を提供する。【解決手段】第１導電型の半導体領域１０上にゲート絶縁膜２０ａを介して、第２導電型の半導体から形成する場合よりも、正に帯電したイオンが注入されたときに半導体領域の表層部分に反転層が形成されにくい材料から、ダミーゲート３０ａを形成し、これをマスクとして正に帯電した第２導電型の導電性不純物を全面に導入する。次に、ダミーゲート３０ａの両側部にサイドウォール絶縁膜２１ａを形成し、これらをマスクとして正に帯電した第２導電型の導電性不純物を全面に導入する。次に、不純物活性化の熱処理を行い、ダミーゲート３０ａを除去し、ダミーゲートが形成されていた領域においてゲート電極３１を形成する。【選択図】    図５
2004221431.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のチャネル形成領域を有する絶縁ゲート型電界効果トランジスタを有する半導体装置の製造方法であって、
チャネル形成領域を有する第１導電型の半導体領域上にゲート絶縁膜を介して、第２導電型の半導体から形成する場合よりも、正に帯電したイオンが注入されたときに前記半導体領域の表層部分に負の電荷が集められてなる反転層が形成されにくい材料から、ダミーゲートを形成する工程と、
前記ダミーゲートをマスクとして正に帯電した第２導電型の導電性不純物を全面に導入する第１のイオン注入工程と、
前記ダミーゲートの両側部にサイドウォール絶縁膜を形成する工程と、
前記ダミーゲートおよび前記サイドウォール絶縁膜をマスクとして正に帯電した第２導電型の導電性不純物を全面に導入する第２のイオン注入工程と、
前記導電性不純物の活性化のための熱処理工程と、
前記ダミーゲートを除去する工程と、
前記ダミーゲートが形成されていた領域において、前記半導体領域上にゲート絶縁膜を介してゲート電極を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記ダミーゲートを形成する工程において、第１導電型の半導体から前記ダミーゲートを形成する
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ダミーゲートを形成する工程において、絶縁体から前記ダミーゲートを形成する
請求項１に記載の半導体装置の製造方法。
【請求項４】
前記熱処理工程の後、前記ダミーゲートを除去する工程の前に、
前記ダミーゲートおよびサイドウォール絶縁膜を被覆して前記ダミーゲートおよびサイドウォール絶縁膜よりも膜厚が厚い絶縁層を形成する工程と、
前記ダミーゲートが露出するまで前記絶縁層を上面から研磨する工程と
をさらに有する
請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ダミーゲートを除去する工程の後、前記ゲート電極を形成する工程の前に、前記ゲート絶縁膜を除去する工程と、前記ゲート絶縁膜が形成されていた領域に新たなゲート絶縁膜を形成する工程とをさらに有する
請求項１に記載の半導体装置の製造方法。
【請求項６】
第１導電型のチャネル形成領域を有する絶縁ゲート型電界効果トランジスタを有する半導体装置の製造方法であって、
チャネル形成領域を有する第１導電型の半導体領域上にゲート絶縁膜を介して、第２導電型の半導体から形成する場合よりも、正に帯電したイオンが注入されたときに前記半導体領域の表層部分に負の電荷が集められてなる反転層が形成されにくい材料から、ダミーゲートを形成する工程と、
前記ダミーゲートをマスクとして正に帯電した第２導電型の導電性不純物を全面に導入するイオン注入工程と、
前記導電性不純物の活性化のための熱処理工程と、
前記ダミーゲートを除去する工程と、
前記ダミーゲートが形成されていた領域において、前記半導体領域上にゲート絶縁膜を介してゲート電極を形成する工程と
を有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にダマシンプロセスによりＭＯＳ電界効果トランジスタのゲート電極を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置に用いられるトランジスタとしては、バイポーラトランジスタと金属−酸化膜−半導体積層電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に大別される。
ＭＯＳＦＥＴは、トランジスタのチャネルの導電型により、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとに分類され、今日における代表的な半導体素子として広く使用され、大規模集積化が進められてきている。例えばｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴを有するＣＭＯＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳＦＥＴ）は消費電力の低減に効果があり、広く用いられている。
【０００３】
上記のＭＯＳＦＥＴは、半導体装置の微細化に伴う短チャネル効果の抑制などの目的で、ソース・ドレイン領域にエクステンション領域が設けられた構造が用いられるようになってきた。エクステンション領域とは、ソース・ドレイン領域よりも浅く形成された高濃度の不純物領域である。
【０００４】
上記のエクステンション領域を有するＭＯＳＦＥＴにおいて、ダマシンプロセスによりゲート電極を形成する方法が、例えば特許文献１に記載されている。
上記のようなダマシンプロセスを採用したｎチャネル型ＭＯＳＦＥＴを有する半導体装置の製造方法の従来例について、以下に説明する。
【０００５】
まず図８（ａ）に示すように、例えばｐ型の半導体基板１０の活性領域上に酸化シリコンからなるゲート絶縁膜２０ａを形成し、ｎ型の導電性不純物であるリンを含有するアモルファスシリコン（ＰＤＡＳ：Ｐｈｏｓｐｈｏｒ  ＤｏｐｅｄＡｍｏｒｐｈｏｕｓ  Ｓｉｌｉｃｏｎ）を堆積させ、ゲート電極のパターンに加工して、ｎ型の半導体からなるダミーゲート３２ａを形成する。
【０００６】
次に、図８（ｂ）に示すように、ダミーゲート３２ａをマスクとして、Ａｓ＋あるいはＰ＋  などのｎ型の導電性不純物ＤＰ１をイオン注入してエクステンション領域１１を形成する。イオン注入を行った後、シリコン格子結晶を回復させるための熱処理を行う。
【０００７】
次に、図９（ａ）に示すように、ダミーゲート３２ａの両側部にサイドウォール絶縁膜２１ａを形成し、ダミーゲート３２ａおよびサイドウォール絶縁膜２１ａをマスクとして、Ａｓ＋  あるいはＰ＋  などのｎ型の導電性不純物ＤＰ２をイオン注入し、ソース・ドレイン領域１２を形成する。
【０００８】
次に、図９（ｂ）に示すように、導電性不純物の活性化のための熱処理を行う。さらに、ダミーゲート３２ａおよびサイドウォール絶縁膜２１ａを被覆して、ダミーゲート３２ａおよびサイドウォール絶縁膜２１ａよりも膜厚が厚い酸化シリコンなどからなる絶縁層２２を形成し、ダミーゲート３２ａが露出するまで絶縁層２２を上面から化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行う。
次に、ウェットエッチングによりダミーゲート３２ａおよびゲート絶縁膜２０ａを除去し、ゲート絶縁膜２０ａが形成されていた領域に酸化シリコンあるいはその他の絶縁材量よりなる新たなゲート絶縁膜２３を形成する。さらに、ダミーゲート３２ａが形成されていた領域において、ゲート絶縁膜２３を介して金属などからなるゲート電極３１を形成する。
以上でｎチャネル型ＭＯＳＦＥＴを形成することができる。
【０００９】
【特許文献１】
特開２００２−１００７６２号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、図９（ｂ）に示すように、上記のように形成されたＭＯＳＦＥＴでは、導電性不純物の活性化のための熱処理工程において、不純物の増速拡散が生じて不純物が設計以上に拡散し、不純物領域に対してゲート絶縁膜２３に沿って裾引部Ｚ（Ｕｎｅｘｐｅｃｔｅｄ  Ｔａｉｌとも呼ばれる）が形成され、これにより実効ゲート長が短くなってしまって短チャネル効果が悪化したり、オーバーラップ容量が増加するという問題が生じている。
【００１１】
上記の増速拡散が生じる理由は、以下のように説明される。
まず、上記のエクステンション領域を有する構造のＭＯＳＦＥＴを製造する工程において、図８（ｂ）および図９（ａ）に示すように、エクステンション領域およびソース・ドレイン領域を形成するための導電性不純物をイオン注入する際に、Ａｓ＋  あるいはＰ＋  などのプラスの電荷を有する導電性不純物イオンを用いているために、電気的に浮遊状態となっているダミーゲート３２ａにプラスの電荷ｐが蓄積し、このためにｎ型の半導体からなるダミーゲート３２ａの下方に位置するｐ型の半導体基板１０の表層部分にマイナスの電荷ｍが引き寄せられて反転層が形成されてしまう。
【００１２】
上記の反転層が形成される理由をエネルギーバンド図を用いて説明する。
図１０（ａ）および（ｂ）は、図９（ａ）のＸ−Ｘ’における断面でのエネルギーバンドを示す模式図であり、図１０（ａ）はダミーゲートが帯電していない場合、図１０（ｂ）はダミーゲートがプラスに帯電した場合である。
イオン注入工程前のダミーゲートが帯電していない状態では、図１０（ａ）に示すように、ｎ型の半導体からなるダミーゲート３２ａのエネルギー準位とｐ型の半導体基板のエネルギー準位の差が大きくないので反転層は形成されないが、図１０（ｂ）に示すように、イオン注入工程後ではダミーゲートがプラスに帯電してエネルギー準位が低下し、ｎ型の半導体からなるダミーゲートのエネルギー準位とｐ型の半導体基板のエネルギー準位の差が大きくなって、半導体基板１０の表層部分Ｙに反転層が形成されることになる。
【００１３】
熱処理を行ったときの導電性不純物の拡散長は、２（Ｄ・ｔ）１／２  で示される。ここでＤは拡散定数、ｔは時間である。
上記の拡散定数Ｄは、下記式（１）で示される。
【００１４】
【数１】
2004221431.tif 000003
【００１５】
式（１）において、ｎｉ  は真性キャリア密度、ｎはキャリア密度である。
式（１）から、キャリア密度が高くなるに連れて拡散定数は大きくなり、従って拡散長も大きくなることが示される。
上記のように半導体基板１０の表層部分Ｙにおいて反転層が形成されると、反転層部分ではキャリア密度が増加することになり、このために活性化の熱処理において拡散するときの拡散長が大きくなり、裾引部Ｚが形成される原因となっている。
【００１６】
本発明は上記の状況に鑑みてなされたものであり、本発明の目的は、プラスの電荷を有する導電性不純物をイオン注入してもダミーゲート直下に反転層を生成させず、これにより増速拡散を防止して製造することができるＭＯＳ型電界効果トランジスタなどを有する半導体装置の製造方法を提供することである。
【００１７】
【課題を解決するための手段】
上述の目的を達成するため、本発明の半導体装置の製造方法は、第１導電型のチャネル形成領域を有する絶縁ゲート型電界効果トランジスタを有する半導体装置の製造方法であって、チャネル形成領域を有する第１導電型の半導体領域上にゲート絶縁膜を介して、第２導電型の半導体から形成する場合よりも、正に帯電したイオンが注入されたときに前記半導体領域の表層部分に負の電荷が集められてなる反転層が形成されにくい材料から、ダミーゲートを形成する工程と、前記ダミーゲートをマスクとして正に帯電した第２導電型の導電性不純物を全面に導入する第１のイオン注入工程と、前記ダミーゲートの両側部にサイドウォール絶縁膜を形成する工程と、前記ダミーゲートおよび前記サイドウォール絶縁膜をマスクとして正に帯電した第２導電型の導電性不純物を全面に導入する第２のイオン注入工程と、前記導電性不純物の活性化のための熱処理工程と、前記ダミーゲートを除去する工程と、前記ダミーゲートが形成されていた領域において、前記半導体領域上にゲート絶縁膜を介してゲート電極を形成する工程とを有する。
【００１８】
上記の本発明の半導体装置の製造方法は、好適には、前記ダミーゲートを形成する工程において、第１導電型の半導体から前記ダミーゲートを形成する。
あるいは好適には、前記ダミーゲートを形成する工程において、絶縁体から前記ダミーゲートを形成する。
【００１９】
上記の本発明の半導体装置の製造方法は、まず、チャネル形成領域を有する第１導電型の半導体領域上にゲート絶縁膜を介して、第２導電型の半導体から形成する場合よりも、正に帯電したイオンが注入されたときに半導体領域の表層部分に負の電荷が集められてなる反転層が形成されにくい材料、例えば第１導電型の半導体あるいは絶縁体などから、ダミーゲートを形成する。
次に、ダミーゲートをマスクとして正に帯電した第２導電型の導電性不純物を全面に導入し、ダミーゲートの両側部にサイドウォール絶縁膜を形成し、次に、ダミーゲートおよびサイドウォール絶縁膜をマスクとして正に帯電した第２導電型の導電性不純物を全面に導入する。
次に、シリコン格子結晶を回復させるための熱処理を行い、ダミーゲートを除去し、ダミーゲートが形成されていた領域において、半導体領域上にゲート絶縁膜を介してゲート電極を形成する。
【００２０】
また、上記の目的を達成するため、上記の本発明の半導体装置の製造方法は、第１導電型のチャネル形成領域を有する絶縁ゲート型電界効果トランジスタを有する半導体装置の製造方法であって、チャネル形成領域を有する第１導電型の半導体領域上にゲート絶縁膜を介して、第２導電型の半導体から形成する場合よりも、正に帯電したイオンが注入されたときに前記半導体領域の表層部分に負の電荷が集められてなる反転層が形成されにくい材料から、ダミーゲートを形成する工程と、前記ダミーゲートをマスクとして正に帯電した第２導電型の導電性不純物を全面に導入するイオン注入工程と、前記導電性不純物の活性化のための熱処理工程と、前記ダミーゲートを除去する工程と、前記ダミーゲートが形成されていた領域において、前記半導体領域上にゲート絶縁膜を介してゲート電極を形成する工程とを有する。
【００２１】
上記の本発明の半導体装置の製造方法は、まず、チャネル形成領域を有する第１導電型の半導体領域上にゲート絶縁膜を介して、第２導電型の半導体から形成する場合よりも、正に帯電したイオンが注入されたときに半導体領域の表層部分に負の電荷が集められてなる反転層が形成されにくい材料、例えば第１導電型の半導体あるいは絶縁体から、ダミーゲートを形成する。
次に、ダミーゲートをマスクとして正に帯電した第２導電型の導電性不純物を全面に導入し、導電性不純物の活性化のための熱処理を行う。
次に、ダミーゲートを除去し、ダミーゲートが形成されていた領域において、半導体領域上にゲート絶縁膜を介してゲート電極を形成する。
【００２２】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
【００２３】
第１実施形態
図１は本実施形態に係るｎチャネル型ＭＯＳＦＥＴを有する半導体装置の断面図であり、例えば０．０９μｍ（９０ｎｍ）ルールの半導体装置である。
例えば不図示の素子分離絶縁膜で分離されたｐ型の半導体基板１０の活性領域（チャネル形成領域）上に、例えば酸化シリコン、窒化シリコンあるいは酸化タンタルなどの絶縁体からなるゲート絶縁膜２３が形成されており、その上層に、例えばアルミニウムあるいはタングステンなどの導電性材料からなるゲート電極３１が形成されている。ゲート長は例えば９０ｎｍ程度である。
ゲート電極３１の両側部には、例えば窒化シリコンからなるサイドウォール絶縁膜２１ａが形成されている。
ゲート電極３１の両側部における半導体基板１０中には、ｎ型の導電性不純物を含有するエクステンション領域１１とソース・ドレイン領域１２が形成されている。
エクステンション領域１１とｐ型の半導体基板１０との接合面の深さは３０〜４０ｎｍ程度であり、ソース・ドレイン領域１２とｐ型の半導体基板１０との接合面の深さは０．２μｍ程度である。
エクステンション領域１１とソース・ドレイン領域１２中のｎ型の導電性不純物の濃度は、例えば１×１０２０〜１×１０２１／ｃｍ３  程度である。
【００２４】
次に、上記の半導体装置の製造方法について説明する。
まず、図２（ａ）に示すように、例えばｐ型シリコン半導体基板１０に不図示の素子分離絶縁膜を形成し、素子分離絶縁膜により分離されたｐ型半導体基板１０の活性領域に、しきい値の調整などの目的で導電性不純物をイオン注入した後、例えば熱酸化法あるいはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより酸化シリコンのゲート絶縁膜２０を形成する。
次に、例えばＣＶＤ法を用いて、ゲート絶縁膜２０の上層に、ｎ型の半導体から形成する場合よりも、正に帯電したイオンが注入されたときに半導体領域の表層部分に負の電荷が集められてなる反転層が形成されにくい材料、例えばｐ型の半導体であるホウ素を含有するアモルファスシリコン（ＢＤＡＳ：Ｂｏｒｏｎ
Ｄｏｐｅｄ  Ａｍｏｒｐｈｏｕｓ  Ｓｉｌｉｃｏｎ）から、ダミーゲート用層３０を形成する。
ここで、ＢＤＡＳを活性化するための熱処理を行うことが好ましい。この理由については後述する。
【００２５】
次に、図２（ｂ）に示すように、フォトレジスト膜Ｒを形成した後、フォトリソグラフィー工程によりゲート電極のパターンにパターニングする。
【００２６】
次に、図２（ｃ）に示すように、フォトレジスト膜ＲをマスクとしてＲＩＥ（反応性イオンエッチング）などのエッチングを施し、ダミーゲート３０ａとゲート絶縁膜２０ａをゲート電極のパターンに加工する。
【００２７】
次に、図３（ａ）に示すように、フォトレジスト膜Ｒを除去した後、図３（ｂ）に示すように、ダミーゲート３０ａをマスクとして、Ａｓ＋あるいはＰ＋  などのプラスの電荷を有するｎ型の導電性不純物イオンＤＰ１を１×１０１４〜５×１０１５／ｃｍ２  のドーズ量でイオン注入する（第１のイオン注入工程）。
このとき、ダミーゲート３０ａはプラスのイオンが注入されてプラスの電荷ｐを保持し、プラスに帯電する。電荷自体はイオン注入のエネルギーに応じて所定の深さの位置にトラップされるが、ダミーゲート３０ａ全体で内部に保持する電荷に応じた電位となる。このとき、ダミーゲート３０ａとして、正に帯電したイオンが注入されたときに半導体領域の表層部分に負の電荷が集められてなる反転層が形成されにくい材料を用いているので、ダミーゲート３０ａの下方の半導体基板１０の表層部分に反転層は形成されない。
次に、必要に応じて、例えば８００〜１０００℃の温度で、導電性不純物の活性化のための熱処理を行う。
【００２８】
次に、図３（ｃ）に示すように、例えばＣＶＤ法により窒化シリコン層を堆積させ、サイドウォール絶縁膜用層２１を形成する。
【００２９】
次に、図４（ａ）に示すように、ＲＩＥなどのエッチングにより全面にエッチバックして、ダミーゲート３０ａの側壁部分を残してサイドウォール絶縁膜用層２１を除去し、ダミーゲート３０ａの両側部にサイドウォール絶縁膜２１ａを形成する。
サイドウォール絶縁膜２１ａの幅は堆積させる窒化シリコンの膜厚により変えることができ、形成しようとするエクステンション領域の長さに応じて最適な幅となるように設定する。
【００３０】
次に、図４（ｂ）に示すように、ダミーゲート３０ａおよびサイドウォール絶縁膜２１ａをマスクとして、Ａｓ＋  あるいはＰ＋  などのプラスの電荷を有するｎ型の導電性不純物イオンＤＰ２を１×１０１５〜１×１０１６／ｃｍ２  のドーズ量でイオン注入する（第２のイオン注入工程）。
このとき、ダミーゲート３０ａにはさらなるプラスの電荷が蓄積して高電位となるが、ダミーゲート３０ａの下方の半導体基板１０の表層部分に反転層は形成されない。
次に、例えば１０００〜１１００℃の温度で、導電性不純物の活性化のための熱処理を行う。
【００３１】
次に、図４（ｃ）に示すように、例えばＣＶＤ法により、ダミーゲート３０ａおよびサイドウォール絶縁膜２１ａを被覆して、ダミーゲート３０ａおよびサイドウォール絶縁膜２１ａよりも膜厚が厚い酸化シリコンなどからなる絶縁層２２を形成する。
【００３２】
次に、図５（ａ）に示すように、ダミーゲート３０ａが露出するまで、絶縁層２２を上面から化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行う。
【００３３】
次に、図５（ｂ）に示すように、例えばウェットエッチングによりダミーゲート３０ａおよびゲート絶縁膜２０ａを除去する。
【００３４】
次に、熱酸化法あるいはＣＶＤ法などにより、ゲート絶縁膜２０ａが形成されていた領域に酸化シリコン、窒化シリコン、あるいは酸化タンタルやその他の高誘電率材料（いわゆるｈｉｇｈ−ｋ材料）などの絶縁材量よりなる新たなゲート絶縁膜２３を形成する。
最初に形成されていたゲート絶縁膜２０ａは、上記のウェットエッチングにより膜質が劣化するため、作りなおすことが好ましい。また、作りなおすことにより、例えば高誘電率材料（いわゆるｈｉｇｈ−ｋ材料）などから材料を選択してゲート絶縁膜を構成することができる。
次に、例えばスパッタリング法により、アルミニウムやタングステンなどの金属材料、あるいはその他の導電性材料を堆積させ、必要に応じてパターン加工して、ダミーゲート３２ａが形成されていた領域において、ゲート絶縁膜２３を介して金属などからなるゲート電極３１を形成する。
以上で、図１に示すｎチャネル型ＭＯＳＦＥＴを有する半導体装置を製造することができる。
【００３５】
上記のダミーゲート３０ａにプラスの電荷が蓄積して高電位となったときにもダミーゲート３０ａの下方の半導体基板１０の表層部分に反転層は形成されない理由について説明する。
図６（ａ）および（ｂ）は図４（ｂ）のＸ−Ｘ’における断面でのエネルギーバンドを示す模式図であり、図６（ａ）はダミーゲートが帯電していない場合、図６（ｂ）はダミーゲートがプラスに帯電した場合である。
ダミーゲートが帯電していない場合、図６（ａ）に示すように、ｐ型の不純物を含有する半導体からなるダミーゲートのエネルギー準位と、ｐ型半導体基板のエネルギー準位は等しくなっており、当然反転層は形成されない。
イオン注入によりダミーゲートがプラスに帯電しても、図６（ｂ）に示すように、ダミーゲートのエネルギー準位が低下するが、半導体基板１０の表層部分Ｙ’に反転層が形成されるほどではない。
このように、ダミーゲート３０ａとして、ＰＤＡＳなどのｎ型の半導体から形成する場合よりも、正に帯電したイオンが注入されたときに半導体領域の表層部分に負の電荷が集められてなる反転層が形成されにくい材料、即ち、ＢＤＡＳなどｐ型の半導体を用いているので、反転層が形成されるのを１Ｖ程度遅らせることができる。
【００３６】
上記の製造方法において、ダミーゲートとなるＢＤＡＳの成膜後に活性化の熱処理を行っているが、これを行わない場合、ダミーゲートが帯電していないときでも図６（ａ）に示すようにダミーゲートのエネルギー準位とｐ型半導体基板のエネルギー準位が等しくならず、わずかにダミーゲートのエネルギー準位が下がってしまう。このため、反転層が形成されるまでに帯電しうるプラスの電荷が活性化を行う場合よりも少なく、反転層を形成させないためには若干不利となる。従って、上記のようにＢＤＡＳの成膜後に活性化を行うことが好ましい。
【００３７】
上記の本実施形態の半導体装置の製造方法によれば、プラスの電荷を有する導電性不純物をイオン注入してもダミーゲート直下に反転層を生成させず、これにより増速拡散を防止して、ＭＯＳ型電界効果トランジスタなどを有する半導体装置を製造することができる。
【００３８】
第２実施形態
本実施形態に係るｎチャネル型ＭＯＳＦＥＴを有する半導体装置は、実質的に図１に示す第１実施形態に係る半導体装置と同様である。
本実施形態に係る半導体装置の製造方法においては、酸化シリコン、窒化シリコンあるいは酸化タンタルなどの絶縁膜を用いてダミーゲート２４ａを構成することが第１実施形態と異なっていることであり、その他は実質的に第１実施形態と同様である。
図７（ａ）に示す工程は、ダミーゲート２４ａをマスクとして、Ａｓ＋  あるいはＰ＋  などのプラスの電荷を有するｎ型の導電性不純物イオンＤＰ１をイオン注入し（第１のイオン注入工程）、エクステンション領域１１を形成する工程であり、一方、図７（ｂ）に示す工程は、ダミーゲート２４ａおよびサイドウォール絶縁膜２１ａをマスクとして、Ａｓ＋  あるいはＰ＋  などのプラスの電荷を有するｎ型の導電性不純物イオンＤＰ２をイオン注入し（第２のイオン注入工程）、ソース・ドレイン領域１２を形成する工程である。
【００３９】
上記のいずれの工程においても、ダミーゲート２４ａはプラスのイオンが注入されてプラスの電荷ｐを保持し、プラスに帯電する。電荷自体はイオン注入のエネルギーに応じて所定の深さの位置にトラップされる。
しかし、ダミーゲート２４ａが絶縁体で構成されているので、ダミーゲート２４ａ全体が同電位となることはない。
従って、電荷のトラップ位置からの距離とトラップされた電荷量に応じて電界が形成されることになり、半導体領域の表層部分に反転層が形成されるのを絶縁体からなるダミーゲートの膜厚分遅らせることが可能となる。このように、絶縁体も、正に帯電したイオンが注入されたときに半導体領域の表層部分に負の電荷が集められてなる反転層が形成されにくい材料となる。
【００４０】
上記の工程以外は、第１実施形態と同様の工程により、図１に示すｎチャネル型ＭＯＳＦＥＴを有する半導体装置を製造することができる。
【００４１】
上記の本実施形態の半導体装置の製造方法によれば、プラスの電荷を有する導電性不純物をイオン注入してもダミーゲート直下に反転層を生成させず、これにより増速拡散を防止して、ＭＯＳ型電界効果トランジスタなどを有する半導体装置を製造することができる。
【００４２】
本発明の半導体装置の製造方法は、上記の実施形態に限定されない。
例えば、本発明の半導体装置の製造方法は、エクステンション領域を有さないシングルドレイン構造のトランジスタに対しても適用可能である。
また、ＮＭＯＳＦＥＴなどのトランジスタは上記の構成に限定されない。例えば、トランジスタのゲート電極はポリサイド構造などとすることも可能であり、その他の種々の構造を適用することも可能である。
この他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００４３】
【発明の効果】
本発明の半導体装置の製造方法によれば、プラスの電荷を有する導電性不純物をイオン注入してもダミーゲート直下に反転層を生成させず、これにより増速拡散を防止して、ＭＯＳ型電界効果トランジスタなどを有する半導体装置を製造することができる。
【図面の簡単な説明】
【図１】図１は第１実施形態にかかる半導体装置の断面図である。
【図２】図２（ａ）〜（ｃ）は第１実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は第１実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）〜（ｃ）は第１実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）〜（ｃ）は第１実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）および（ｂ）は図４（ｂ）のＸ−Ｘ’における断面でのエネルギーバンドを示す模式図であり、図６（ａ）はダミーゲートが帯電していない場合、図６（ｂ）はダミーゲートがプラスに帯電した場合である。
【図７】図７（ａ）および（ｂ）は第２実施形態にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）および（ｂ）は従来例にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９（ａ）および（ｂ）は従来例にかかる半導体装置の製造方法の製造工程を示す断面図である。
【図１０】図１０（ａ）および（ｂ）は図９（ａ）のＸ−Ｘ’における断面でのエネルギーバンドを示す模式図であり、図１０（ａ）はダミーゲートが帯電していない場合、図１０（ｂ）はダミーゲートがプラスに帯電した場合である。
【符号の説明】
１０…ｐ型半導体基板、１１…エクステンション領域、１２…ソース・ドレイン領域、２０，２０ａ、２３…ゲート絶縁膜、２１…サイドウォール絶縁膜用層、２１ａ…サイドウォール絶縁膜、２２…絶縁膜、２４ａ…ダミーゲート、３０…ダミーゲート用層、３０ａ…ダミーゲート、３１…ゲート電極、３２ａ…ダミーゲート、ＤＰ１，ＤＰ２…導電性不純物イオン、Ｙ…半導体基板の表層部分、Ｚ…裾引部、ｍ…マイナスの電荷、ｐ…プラスの電荷。
【図１】
2004221431.tif 000004
【図２】
2004221431.tif 000005
【図３】
2004221431.tif 000006
【図４】
2004221431.tif 000007
【図５】
2004221431.tif 000008
【図６】
2004221431.tif 000009
【図７】
2004221431.tif 000010
【図８】
2004221431.tif 000011
【図９】
2004221431.tif 000012
【図１０】
2004221431.tif 000013