(57)【要約】【課題】線形増幅特性を維持しつつ線形増幅時の電力付加効率を高める新規な絶縁ゲート型電界効果トランジスタを提供すること。【解決手段】ｐ型単結晶シリコン半導体基板　１、シリコン酸化膜　２　および単結晶シリコン半導体層　３　よりなる積層構造の基板を用いて、ｎ型ソース領域　５、ｐ型ボディコンタクト領域　６、ｐ型チャネル領域　４、オフセット領域　７、ｎ型ドレイン領域　８、ゲート絶縁膜　９　およびゲート電極　１０　を構成要素とする絶縁ゲート型電界効果トランジスタであって、オフセット領域　７　の不純物濃度が１．０×１０１２ｃｍ−２以上１．６×１０１２ｃｍ−２以下であることを特徴とする絶縁ゲート型電界効果トランジスタを構成する。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
単結晶シリコン半導体基板の第１主面側に絶縁膜を有し、前記絶縁膜の第１主面側に単結晶シリコン半導体層を有する積層構造の基板を用いて形成される絶縁ゲート型電界効果トランジスタであり、
前記単結晶シリコン半導体層に第１の導電型のチャネル領域を有し、前記チャネル領域と接続するように第２の導電型のソース領域を有し、前記チャネル領域に接続しかつ前記ソース領域に連接するように第１の導電型のボディコンタクト領域を有し、前記チャネル領域に接続し前記ソース領域に対向するように前記ソース領域と同一の導電型で前記ソース領域に比べて低不純物濃度のドレインオフセット領域を有し、前記ドレインオフセット領域に接続し前記ソース領域と同一の導電型を有し前記ドレインオフセット領域に比べて高不純物濃度のドレイン領域を有し、前記チャネル領域の第１主面側にゲート絶縁膜を有し、前記ゲート絶縁膜を介してゲート電極を有し、前記ソース領域と前記ボディコンタクト領域とに接続したソース電極を有し、前記ドレイン領域に接続したドレイン電極を有する絶縁ゲート型電界効果トランジスタにおいて、
前記ドレインオフセット領域の不純物濃度が１．０×１０１２ｃｍ−２以上１．６×１０１２ｃｍ−２以下であることを特徴とする絶縁ゲート型電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型電界効果トランジスタに関し、特に、高電圧・大電流・高周波で使用する絶縁ゲート型電界効果トランジスタに関するものである。
【０００２】
【従来の技術】
【非特許文献１】「論文“Ｒａｄｉｏ−Ｆｒｅｑｕｅｎｃｙ　Ｐｅｒｆｏｒｍａｎｃｅ　ｏｆ　ａ　Ｓｔａｔｅ−ｏｆ−ｔｈｅ−Ａｒｔ　０．５−μｍ−Ｒｕｌｅ　Ｔｈｉｎ　Ｆｉｌｍ　ＳＯＩ　Ｐｏｗｅｒ　ＭＯＳＦＥＴ，”ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　ｖｏｌ．　４８，　Ｎｏ．　６，　Ｊｕｎｅ，　ｐｐ．　１２５１−１２５５，　２００１．　Ｓ．　Ｍａｔｓｕｍｏｔｏ，　Ｙ．　Ｈｉｒａｏｋａ，　ａｎｄ　Ｔ．　Ｓａｋａｉ」
従来、上記非特許文献１に記載されているように、絶縁ゲート型電界効果トランジスタが知られている。
【０００３】
そのような、従来技術による絶縁ゲート型電界効果トランジスタを図６に例示するとともにその構造を説明する。
【０００４】
図６において、（ａ）は従来技術による絶縁ゲート型電界効果トランジスタの一例の平面図であり、（ｂ）は（ａ）に示した電界効果トランジスタのＣ−Ｃ’断面図であり、（ｃ）は（ａ）に示した電界効果トランジスタのＤ−Ｄ’断面図である。
【０００５】
図６において、絶縁ゲート型電界効果トランジスタは、単結晶シリコン半導体基板　１０１　上にシリコン酸化膜　１０２　を有し、さらにシリコン酸化膜　１０２　上に単結晶シリコン半導体層　１０３　を有する積層構造の基板を用いて製造され、ｐ型のチャネル領域　１０４　を有し、前記チャネル領域　１０４　と接続するようにｎ型のソース領域　１０５　を有し、チャネル領域　１０４　に接続しかつソース領域　１０５　に連接するようにｐ型のボディコンタクト領域　１０６　を有し、チャネル領域　１０４　に接続し前記ソース領域　１０５　に対向するようにｎ型でソース領域　１０５　に比べて低不純物濃度のドレインオフセット領域　１０７　を有し、オフセット領域　１０７　（以下、単なる「オフセット」は「ドレインオフセット」を意味するものとする）に接続しオフセット領域　１０７　に比べ高不純物濃度のｎ型ドレイン領域　１０８　を有し、チャネル領域　１０４　の第１主面側にゲート絶縁膜　１０９　を有し、ゲート絶縁膜　１０９　を介してゲート電極　１１０　を有し、層間膜　１１１　を有し、ソース領域　１０５　とボディコンタクト領域　１０６　とに接続したソース電極　１１２　とドレイン領域　１０８　に接続したドレイン電極　１１３　とを有している。
【０００６】
【発明が解決しようとする課題】
図６に例示した、従来技術による絶縁ゲート型の電界効果トランジスタでは、飽和領域における電力付加効率を高くするため、オン抵抗の低減が図れるよう、ドレインオフセット領域　１０７　にできるだけ高濃度の不純物を添加していた。このため、チャネル・ドレイン接合付近の電界が十分には緩和されず、それがトランスコンダクタンスとドレインコンダクタンスの非線形性の原因となり、このような絶縁ゲート型の電界効果トランジスタを線形増幅特性が求められる用途（ＯＦＤＭなど）に適用することが困難であった。
【０００７】
本発明は前記の従来技術が持つ問題点を鑑みてなされたものであり、本発明の目的は、上記の従来技術が持つ絶縁ゲート型電界効果トランジスタの線形増幅特性の問題を解決し、線形増幅特性を維持しつつ線形増幅時の電力付加効率を高める新規な絶縁ゲート型電界効果トランジスタを提供することである。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明においては、請求項１に記載のように、
単結晶シリコン半導体基板の第１主面側に絶縁膜を有し、前記絶縁膜の第１主面側に単結晶シリコン半導体層を有する積層構造の基板を用いて形成される絶縁ゲート型電界効果トランジスタであり、前記単結晶シリコン半導体層に第１の導電型のチャネル領域を有し、前記チャネル領域と接続するように第２の導電型のソース領域を有し、前記チャネル領域に接続しかつ前記ソース領域に連接するように第１の導電型のボディコンタクト領域を有し、前記チャネル領域に接続し前記ソース領域に対向するように前記ソース領域と同一の導電型で前記ソース領域に比べて低不純物濃度のドレインオフセット領域を有し、前記ドレインオフセット領域に接続し前記ソース領域と同一の導電型を有し前記ドレインオフセット領域に比べて高不純物濃度のドレイン領域を有し、前記チャネル領域の第１主面側にゲート絶縁膜を有し、前記ゲート絶縁膜を介してゲート電極を有し、前記ソース領域と前記ボディコンタクト領域とに接続したソース電極を有し、前記ドレイン領域に接続したドレイン電極を有する絶縁ゲート型電界効果トランジスタにおいて、前記ドレインオフセット領域の不純物濃度が１．０×１０１２ｃｍ−２以上１．６×１０１２ｃｍ−２以下であることを特徴とする絶縁ゲート型電界効果トランジスタを構成する。
【０００９】
【発明の実施の形態】
本発明の実施の形態においては、ドレインオフセット領域の不純物濃度を１．０×１０１２ｃｍ−２以上１．６×１０１２ｃｍ−２以下とすることにより、チャネル・ドレイン接合付近の電界を低減してトランスコンダクタンスとドレインコンダクタンスの線形性を改善し、線形増幅特性を改善する。
【００１０】
（実施の形態例）
以下、図１および図５を用いて本発明の実施の形態例を詳細に説明し、図２を用いて本実施の形態例における電界効果トランジスタの特性を説明し、図３および図４を用いて本発明に係る絶縁ゲート型電界効果トランジスタの製造方法を詳細に説明する。
【００１１】
図１において、（ａ）は本発明の実施の形態例である絶縁ゲート型電界効果トランジスタの平面図であり、（ｂ）は（ａ）に示した電界効果トランジスタのＡ−Ａ’断面図であり、（ｃ）は（ａ）に示した電界効果トランジスタのＢ−Ｂ’断面図である。
【００１２】
図１において、ｐ型の単結晶シリコン半導体基板１の第１主面側に絶縁膜として例えば厚さ　０．４　μｍのシリコン酸化膜　２　を有し、シリコン酸化膜　２　の第１主面側に例えば厚さ　０．１６　μｍの単結晶シリコン半導体層　３　を有する積層構造の基板を用いて、絶縁ゲート型電界効果トランジスタが形成されている。
【００１３】
その電界効果トランジスタは、単結晶シリコン半導体層　３　にｐ型のチャネル領域　４　を有し、チャネル領域　４　と接続するようにｎ型のソース領域　５　を有し、チャネル領域　４　に接続しかつソース領域　５　に連接するようにｐ型ボディコンタクト領域　６　を有し、チャネル領域　４　に接続しかつソース領域　５　に対向するようにｎ型で例えば不純物濃度１．４×１０１２ｃｍ−２のドレインオフセット領域　７　を有し、オフセット領域　７　（以下、単なる「オフセット」は「ドレインオフセット」を意味するものとする）に接続しオフセット領域　７　に比べて高不純物濃度のｎ型ドレイン領域　８　を有し、チャネル領域　４　の第１主面側にゲート絶縁膜　９　を有し、ゲート絶縁膜　９　を介してゲート電極　１０　を有し、層間膜　１１　が付され、ソース領域　５　とボディコンタクト領域　６　に接続したソース電極　１２　を有し、ドレイン領域　８　に接続したドレイン電極　１３　を有する。図１において、オフセット領域７の幅（左右方向）は、（ａ）における幅よりも、（ｂ）および（ｃ）における幅が狭く描かれている。
【００１４】
なお、図５に示したように、ソース領域　５　とシリコン酸化膜　２　との間にチャネル領域　４　が延在していてもよい。
【００１５】
また、ソース領域　５　およびドレイン領域　８　の不純物濃度は、従来技術において一般的な１．０×１０２０ｃｍ−３〜３．０×１０２０ｃｍ−３であればよい。
【００１６】
本実施の形態例において、ドレインオフセット領域　７　の不純物濃度を１．０×１０１２ｃｍ−２から１．６×１０１２ｃｍ−２まで変えた場合の、線形増幅時の電力付加効率と不純物濃度との関係、および飽和出力時の電力付加効率と不純物濃度との関係を図２に示す。なお、図２には、従来技術における、不純物濃度が１．８×１０１２ｃｍ−２の場合の測定点も示してあり、この場合の、線形増幅時の電力付加効率の測定点は従来技術における線形増幅時の電力付加効率に関しての最適点を示している。この図から明らかなように、ドレインオフセット領域　７　の不純物濃度を１．０×１０１２ｃｍ−２以上１．６×１０１２ｃｍ−２以下としたときに、従来技術に比べて、高い電力付加効率が得られていることが判る。
【００１７】
従来技術の絶縁ゲート型電界効果トランジスタでは、図２に示すように、オン抵抗を低減するためドレインオフセット領域の不純物濃度を高濃度にし、飽和時の電力付加効率の高効率化を図っていた。しかしながら、ドレインオフセット領域を高不純物濃度にするとチャネル・ドレイン接合付近の電界が高くなり、図２に見られるように、線形増幅時の電力付加効率がかえって低下する。
【００１８】
本発明の実施によって、絶縁ゲート型電界効果トランジスタのドレインオフセット領域の不純物濃度を１．０×１０１２ｃｍ−２以上１．６×１０１２ｃｍ−２以下とすることにより、チャネル・ドレイン接合付近の電界を低減してトランスコンダクタンスとドレインコンダクタンスの線形性を改善し、図２に示したように、線形増幅特性を維持しつつ線形増幅時の電力付加効率を高めることが可能となり、線形増幅特性を維持しつつ線形増幅時の電力付加効率を高める新規な絶縁ゲート型電界効果トランジスタを提供することが可能となる。
【００１９】
図３および図４を用いて本実施の形態例である絶縁ゲート型電界効果トランジスタの製造方法を説明する。なお、図３の（ｂ）および図４の（ａ）におけるＡ−Ａ’断面図は図１の（ｂ）におけるＡ−Ａ’断面図に対応し、図３の（ｃ）および図４の（ｂ）におけるＢ−Ｂ’断面図は図１の（ｃ）におけるＢ−Ｂ’断面図に対応している。
【００２０】
図３に示したように、ｐ型単結晶シリコン半導体基板　２１　の第１主面側にシリコン酸化膜　２２　を有し、シリコン酸化膜　２２　の第１主面側に単結晶シリコン半導体層　２３　を有する積層構造の基板を用いて、チャネル領域　２４　を形成するため、ボロンのイオン注入と拡散を行う。次に、ゲート酸化膜　２５　を形成した後、多結晶シリコンを堆積加工することによりゲート電極　２６　を形成する。次に、例えばリンと砒素のイオン注入により低不純物濃度のドレインオフセット領域　２７　を形成する。所望の領域にフォトレジストを形成した後、イオン注入によりソース領域　２８　を形成する。再び所望の領域に、フォトレジストを形成した後、ボディコンタクト領域　２９　を形成するため、ボロンをイオン注入する。次に、シリコン酸化膜　３０　を堆積し、異方性エッチングとして例えば反応性イオンエッチングによりシリコン酸化膜　３０　を加工する。
【００２１】
次に、図４に示したように、ドレイン領域　３１　を形成するため砒素のイオン注入と拡散を行う。次に、例えばチタンシリサイド　３２　を、ゲート電極　２６　、ソース領域　２８　、ドレイン領域　３１　上に形成した後、層間膜　３３　を堆積し、コンタクトホールを窓開する。ソース電極　３４　およびドレイン電極　３５　として例えばアルミニウムを堆積加工することにより、本実施の形態例である絶縁ゲート型電界効果トランジスタが完成する。
【００２２】
【発明の効果】
本発明の実施によって、線形増幅特性を維持しつつ線形増幅時の電力付加効率を高める新規な絶縁ゲート型電界効果トランジスタを提供することが可能となる。
【図面の簡単な説明】
【図１】本発明に係る絶縁ゲート型電界効果トランジスタの構成を説明する図である。
【図２】本発明に係る絶縁ゲート型電界効果トランジスタの特性を説明する図である。
【図３】本発明に係る絶縁ゲート型電界効果トランジスタの製造方法を説明する図である。
【図４】本発明に係る絶縁ゲート型電界効果トランジスタの製造方法を説明する図である。
【図５】本発明に係る絶縁ゲート型電界効果トランジスタの構成を説明する図である。
【図６】従来技術による絶縁ゲート型電界効果トランジスタの構成を説明する図である。
【符号の説明】
１　…ｐ型単結晶シリコン半導体基板、２　…シリコン酸化膜、３　…単結晶シリコン半導体層、４　…ｐ型チャネル領域、５　…ｎ型ソース領域、６　…ｐ型ボディコンタクト領域、７　…オフセット領域、８　…ｎ型ドレイン領域、９　…ゲート絶縁膜、１０　…ゲート電極、１１　…層間膜、１２　…ソース電極、１３　…ドレイン電極、２１　…ｐ型単結晶シリコン半導体基板、２２　…シリコン酸化膜、２３　…単結晶シリコン半導体層、２４　…ｐ型チャネル領域、２５　…ゲート酸化膜、２６　…ゲート電極、２７　…オフセット領域、２８　…ソース領域、２９　…ボディコンタクト領域、３０　…シリコン酸化膜、３１　…ドレイン領域、３２　…チタンシリサイド、３３　…層間膜、３４　…ソース電極、３５　…ドレイン電極、１０１　…単結晶シリコン半導体基板、１０２　…シリコン酸化膜、１０３　…単結晶シリコン半導体層、１０４　…ｐ型チャネル領域、１０５　…ｎ型ソース領域、１０６　…ｐ型ボディコンタクト領域、１０７　…オフセット領域、１０８　…ｎ型ドレイン領域、１０９　…ゲート絶縁膜、１１０　…ゲート電極、１１１　…層間膜、１１２　…ソース電極、１１３　…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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