(57)【要約】【課題】静電破壊耐量試験装置において、半導体ウエーハ上における半導体チップの大きさが変化することによるプローブ長の変化や高圧パルスの伝送経路長の変化に伴うパルス電圧あるいはパルス波形の変化に伴う測定誤差を排除する。【解決手段】テストボード３１上に放電パルス発生器３２をプローブカード３３の中心部と対応する位置に対して近接および離間自在に配し、放電パルス発生器３２による放電パルスの伝送経路の長さを補正する。【選択図】  図５
2004296556.tif 000002
【特許請求の範囲】
【請求項１】
放電パルス発生器を搭載したテストボードと、
前記テストボードの下側に配され、中心部に下方に向けてプローブを取付けたプローブカードと、
を具備し、前記放電パルス発生器と前記プローブが接触する半導体装置の検出位置との間の距離が調整可能であることを特徴とする静電破壊耐量試験装置。
【請求項２】
前記テストボード上において前記放電パルス発生器が前記プローブカードの中心と対応する位置に対して近接離間自在であることを特徴とする請求項１に記載の静電破壊耐量試験装置。
【請求項３】
前記テストボード上において前記プローブカードの中心と対応する位置を中心としてほぼ放射状に延びる配線パターンが形成されるとともに、該配線パターンの長さ方向に沿って前記放電パルス発生器が移動調整自在であることを特徴とする請求項１に記載の静電破壊耐量試験装置。
【請求項４】
前記テストボード上の配線パターンが前記プローブカード上の配線パターンとスルーホールによって導通され、しかも前記プローブカードの配線パターンの中心側の端部に接触するように前記プローブが取付けられることを特徴とする請求項１に記載の静電破壊耐量試験装置。
【請求項５】
前記放電パルス発生器がモジュール化されて前記テストボード上に搭載されることを特徴とする請求項１に記載の静電破壊耐量試験装置。
【請求項６】
前記放電パルス発生器のピーク電圧が５００Ｖ以下であることを特徴とする請求項１に記載の静電破壊耐量試験装置。
【請求項７】
プローブを半導体装置の検出位置に接触させて放電パルス電圧を印加する静電破壊耐量試験装置において、
半導体装置の各チップユニットの内の不良チップユニットに予め施された不良マークを検出する検出手段と、
前記検出手段によって不良マークが検出されたチップユニットをスキップするスキップ手段と、
を具備する静電破壊耐量試験装置。
【請求項８】
不良のチップユニットの不良マークを検出する検出手段が画像認識カメラであることを特徴とする請求項７に記載の静電破壊耐量試験装置。
【請求項９】
半導体装置の検出位置にプローブを接触させ、放電パルスを前記プローブを介して半導体装置に印加して静電破壊の有無から静電破壊の耐量の試験を行なう静電破壊耐量試験方法において、
半導体装置の半導体チップの大きさの違いによって生ずるプローブ長の変動に対して、前記放電パルスを発生する放電パルス発生器の位置を調整して放電パルスの印加経路のインピーダンスを補正することを特徴とする静電破壊耐量試験方法。
【請求項１０】
放電パルス発生器を小型化して半導体の検出位置の近くに配置することを特徴とする請求項９に記載の静電破壊耐量試験方法。
【請求項１１】
半導体装置の各チップユニットの内の不良のチップユニットに予め施された不良マークを検出し、不良のチップユニットをスキップすることを特徴とする請求項９に記載の静電破壊耐量試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は静電破壊耐量試験装置および試験方法に係り、とくに半導体装置のデバイス構成素子の静電破壊耐量試験に用いて好適な試験装置および試験方法に関する。
【０００２】
【従来の技術】
半導体製造技術の進歩によるデバイス構成素子の微細化によって、半導体素子の小型化および回路動作特性の改善がなされてきたが、その反面で、静電破壊耐量が低下する問題が発生している。そこで一般的に、静電破壊耐量の低下を改善するために、半導体装置の端子内部回路にダイオードから成る保護回路を付加している。
【０００３】
しかしながら高周波特性を重要視する半導体装置においては、要求される特性を得るために、半導体装置の端子内部回路にダイオード等の保護素子を入れることができないものがある。このような半導体装置においては、極端に静電破壊耐量が低くなる。このように半導体装置としての静電対策が不可能な場合には、製造過程、または出荷先の工程において、徹底した周辺の静電気管理を行なって半導体装置を取扱っているのが現状である。この場合に、工程管理されている静電気管理電圧よりもより高い電圧の耐量をもった半導体装置が供給されなければならない。
【０００４】
なお保護素子を使用できないような非常に高い周波数を扱う半導体デバイスとしては、ガリウム砒素基板の上に形成されるＭＭＩＣ（マイクロウエーブモノリシックＩＣ）半導体装置等が知られている。
【０００５】
このような問題を抱える高周波用途の半導体装置の設計試作段階では、できるだけ早く静電破壊耐量試験を実施し、問題が発生した場合には速やかに設計にフィードバックしなければならない。この要求をかなえるために、ウエーハ状態の半導体装置を用いて耐量試験を行なう方法が開発されている。ウエーハ状態で試験できれば、パッケージングする日程を必要としないので、試作投入から試験結果を得るまでの日程を短縮化することが可能になる。
【０００６】
従来のウエーハ状態での半導体装置の静電破壊耐量試験装置としては、（１）プロービング方式として、マニュピレータを使用する装置と、（２）プローブカードを用いる装置とがある。
【０００７】
（１）のプロービング方式を用いる静電破壊耐量試験装置の概要は図１１および図１２に示される。ここで半導体ウエーハから成る半導体装置１は、真空吸着等の方法によってステージ２に保持される。一方テストボード３にはマグネット等によって固定されるマニュピレータ４に支持ブロック５が保持される。そしてこの支持ブロック５にプローブ６が取付けられるようになっている。なおプローブ６は配線によって放電パルス発生器７に接続される。放電パルス発生器は充電および放電の切換え回路以外に、ＶＩ計測器への接続経路、ＧＮＤへの接続経路への切換え回路が内蔵されている。そしてプローブ６は半導体装置１に放電パルスを印加する端子を構成するばかりでなく、放電の前後におけるＶＩ特性を計測する測定端子の役割を果している。
【０００８】
このような試験装置は、マニュピレータ４によってプローブ６の位置調整を行ない、プローブ６の先端部を半導体装置１の電極に接触させることにより静電破壊耐量試験を行なうことができる。この方式では、自由にプローブ６の先端位置を変えることができるので、プロービング用コンタクト、例えばプローブカードを購入する必要がない。またプローブ６を固定してしまえば、プローブ６の先端から放電パルス発生回路までの距離が一定になるので、放電波形の変動要因がなく、再現性のある試験が実現可能になる。
【０００９】
これに対して（２）のプローブカードを用いる静電破壊耐量試験装置は、図１３および図１４に示される。この方式においては、放電パルス発生器７を半導体装置１に近い位置に配置するために、テストヘッド１０の内部に実装している。なお放電パルス発生器７は上記（１）の方式と同様の機能をもっている。そして放電パルス発生器７とテストボード３とはポゴピン等の接続方式で試験時に一時的に接続が可能になっており、テストボード３上の配線パターンによってプローブカード１１と電気的に接続されている。
【００１０】
図１３に示す測定装置の計測部１３はＶＩ計測器１４、高圧電源１５、タイミング制御回路１６を備えている。そしてこれらの測定器あるいは回路が上記放電パルス発生器７に接続されている。またこの測定装置の側部には駆動ユニット１７が設けられ、この駆動ユニット１７のアーム１８によってテストヘッド１０を側方に移動させるようにしている。
【００１１】
図１４に示すように、放電パルス発生器７はテストボード３上において放射状に配列されており、半導体装置１に対して均一な距離に配置できるようにしている。このテストヘッド方式は、半導体装置１から放電パルス発生器７を１５ｃｍ以内に接続することができるために、ＥＳＤアソシエーション規格、ＥＩＡＪ規格に準拠した放電波形を半導体装置１に印加することができ、規格に準拠した試験を実行することができる。
【００１２】
【発明が解決しようとする課題】
（１）のプロービング方式は、テストボード３上にマニュピレータ４を並べて配置できる数に限界がある。図１２に示す側には、４電極分のマニュピレータ４を配置した状態を示している。ＭＭＩＣ半導体装置は回路規模が小さくて電極数も少ない部類ではあるが、最低でも３０個程度の電極数に対応する必要があり、このために（１）の方式では対応できないものが多い。
【００１３】
またこの（１）のプロービング方式では、プローブ６の先端から放電パルス発生器７までの距離が長いために、プローブ６がＬ成分として作用し、放電波形をＥＳＤアソシエーション規格またはＥＩＡＪ規格に準拠させることが難しいという試験装置として致命的な欠陥をもっている。当然ながら、マニュピレータの調整は、数十ミクロンの精度での作業となり、調整時間が非常にかかる欠点がある。また試験段取りに手間をとることもこの方式の問題である。
【００１４】
次に（２）のプローブカード方式は、図１３に示すテストヘッド１０を備えており、このテストヘッド方式１０は比較的大きな重量を有しているために、その位置調整等が必要になり、装置としての規模が大きくなって非常に高価なシステムになってしまう欠点がある。
【００１５】
また図１５および図１６で比較するように、半導体装置１のチップの面積の差によって、プローブ１２の長さが変動するために、一定の条件下での試験を行なうことができないという問題がある。プローブ１２はＬ成分として作用するために、プローブ１２の長さが長くなるほど伝送特性が悪化し、放電パルス波形が劣化した状態で半導体装置１に放電パルスが印加されることになる。劣化したパルスで試験を行なうと、試験結果は真実よりも耐量が高い結果が出ることになる。波形規格はある程度の許容範囲をもっているので、実際にはさらに厳しい内部規格を設けて管理することにより、試験信頼性を向上させる必要がある。
【００１６】
また（２）のプローブカード方式は、半導体装置１のテスト工程で一般的に用いられるテストボード３とプローブカード１１とをコンタクトとして用いるために、ウエーハプローバに容易に組込むことができ、これによって耐量試験の自動化が可能になる。しかしながらウエーハ状態での半導体装置１は良品と不良品とが混在しているために、不良品を判別する機能をもたない従来の装置においては、試験に適合しない不良チップまでも試験を行なってしまい、これによって試験の信頼性を低下させるとともに試験の効率を悪化させる原因になっていた。
【００１７】
本発明はこのような問題点に鑑みてなされたものであって、プローブ長の変化に対して伝送経路の長さを補正することが可能で、さらには不良チップを試験から除外することによって、信頼性の高い静電破壊耐量試験が実現できる試験装置および試験方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本願の主要な発明は、
放電パルス発生器を搭載したテストボードと、
前記テストボードの下側に配され、中心部に下方に向けてプローブを取付けたプローブカードと、
を具備し、前記放電パルス発生器と前記プローブが接触する半導体装置の検出位置との間の距離が調整可能であることを特徴とする静電破壊耐量試験装置に関するものである。
【００１９】
ここで前記テストボード上において前記放電パルス発生器が前記プローブカードの中心と対応する位置に対して近接離間自在であることが好ましい。また前記テストボード上において前記プローブカードの中心と対応する位置を中心としてほぼ放射状に延びる配線パターンが形成されるとともに、該配線パターンの長さ方向に沿って前記放電パルス発生器が移動調整自在であることが好ましい。また前記テストボード上の配線パターンが前記プローブカード上の配線パターンとスルーホールによって導通され、しかも前記プローブカードの配線パターンの中心側の端部に接触するように前記プローブが取付けられることが好ましい。また前記放電パルス発生器がモジュール化されて前記テストボード上に搭載されることが好適である。また前記放電パルス発生器のピーク電圧が５００Ｖ以下であることが好ましい。
【００２０】
試験装置に関する別の主要な発明は、
プローブを半導体装置の検出位置に接触させて放電パルス電圧を印加する静電破壊耐量試験装置において、
半導体装置の各チップユニットの内の不良チップユニットに予め施された不良マークを検出する検出手段と、
前記検出手段によって不良マークが検出されたチップユニットをスキップするスキップ手段と、
を具備する静電破壊耐量試験装置に関するものである。
【００２１】
なおここで不良のチップユニットの不良マークを検出する検出手段が画像認識カメラであることが好ましい。
【００２２】
試験方法に関する主要な発明は、
半導体装置の検出位置にプローブを接触させ、放電パルスを前記プローブを介して半導体装置に印加して静電破壊の有無から静電破壊の耐量の試験を行なう静電破壊耐量試験方法において、
半導体装置の半導体チップの大きさの違いによって生ずるプローブ長の変動に対して、前記放電パルスを発生する放電パルス発生器の位置を調整して放電パルスの印加経路のインピーダンスを補正することを特徴とする静電破壊耐量試験方法に関するものである。
【００２３】
ここで放電パルス発生器を小型化して半導体の検出位置の近くに配置することが好ましい。また半導体装置の各チップユニットの内の不良のチップユニットに予め施された不良マークを検出し、不良のチップユニットをスキップすることが好適である。
【００２４】
本願に含まれる発明の好ましい態様は、次の通りである。
【００２５】
（１）モジュール化した放電パルス発生回路をテストボード上に実装し、放電パルス発生回路のモジュールと半導体装置の距離が微調整できるようになっている静電破壊耐量試験装置。
【００２６】
（２）上記（１）の試験装置における放電パルス発生回路のモジュールを半導体装置になるべく近く、しかも数多く実装するために放電パルスのピーク電圧を５００Ｖ程度までに制限して放電パルス発生回路のモジュールの小型化を図ったことを特徴とする静電破壊耐量試験装置。
【００２７】
（３）ウエーハ状態の半導体装置の不良マークを識別する機能を有し、良品と不良品とが混在するウエーハ状態の半導体装置において不良チップを誤って試験しないように対策を施したことを特徴とする静電破壊耐量試験装置。
【００２８】
上記のような発明の態様によれば次のような効果を奏する。
【００２９】
（１）放電パルス発生回路を小型化し、一般的なテストボード上に数多く実装できるようになったために、安価な装置で多ピンのウエーハ半導体装置の静電破壊耐量試験が可能になる。
【００３０】
（２）放電パルス発生の回路モジュールを小型化し、半導体装置から近い位置に実装できるので、ＥＳＤアソシエーション規格、ＥＩＡＪ規格に準拠した試験をウエーハ状態の半導体装置で行なうことができるようになり、従来の試験ＴＡＴを短縮でき、商品開発効率を上げることができる。
【００３１】
（３）プローブ長の変化に対応して、印加パルスの伝送線路の長さを補正でき、また不良チップを試験から除外する仕組みを設けることによって、高い信頼性の静電破壊耐量試験が実現でき、設計過程で従来技術より正確な試験データを提供できるようになる。これによって半導体装置の設計品質が向上する。
【００３２】
【発明の実施の形態】
以下本願に含まれる発明を図示の実施の形態によって説明する。図１は本実施の形態の静電破壊耐量試験装置の全体の構成を示すものであって、この試験装置はウエーハプローバ２５を備えている。ウエーハプローバ２５はその内部にウエーハステージ２６を備えるとともに、このウエーハステージ２６がＸ−Ｙ−Ｚテーブル２７によってＸ軸方向、Ｙ軸方向、およびＺ軸方向に移動調整可能になっている。なおＸ−Ｙ−Ｚテーブル２７はさらにＸ−Ｙ移動レール２８によって移動可能に支持されている。そして上記Ｘ−Ｙ−Ｚテーブル２７の制御のためのプローバ制御部２９がウエーハプローバ２５に設けられている。
【００３３】
ウエーハステージ２６上の半導体装置３０と対向するようにその上側にテストボード３１が配されている。テストボード３１上には図１および図２に示すように円周方向に配列されるように複数の放電パルス発生器３２が設けられている。そしてテストボード３１の下面にプローブカード３３が保持され、このプローブカード３３の下面には上記半導体装置３０の上面と接触するように斜めにプローブ３４が延びている（図３参照）。また上記半導体装置３０の表面を画像認識して検出するようにＣＣＤカメラ３５が設けられている。
【００３４】
次に上記ウエーハステージ２６に対して半導体装置３０を供給しあるいは排出するウエーハ移載部３８について説明すると、図１に示すようにウエーハ移載部３８は多段に配列されたウエーハカセット３９を備え、ウエーハカセット３９に対して半導体装置３０を収納したり取出したりするための移載アーム４０が設けられている。
【００３５】
またウエーハプローバ２５の側部にはテストユニット４２が設けられている。テストユニット４２は制御部４３、放電用電源部４４、テスト制御部４５、テスタユニット電源部４６から構成されている。
【００３６】
図２はとくにウエーハプローバ２５上のテストボード３１を上から見た状態を示しており、テストボード３１は周方向にグランドパターン５０を形成している。そして図３に示すように、テストボード３１にはそのほぼ中心部に円形の開口５１が設けられ、この円形の開口５１によってその下側のプローブカード３３の中心部が露出している。なおプローブカード３３にはその中心部に円形の開口５２が形成され、この開口５２によってプローブ３４が上から見えるようになっている。
【００３７】
上記ウエーハステージ２６の側部に配されるＣＣＤカメラ３５は図４に示すように、ウエーハステージ２６上の半導体装置３０の各チップの内の、不良マーク８２が施された半導体チップを検出するようになっており、これによって後述するように、不良マーク８２が施された半導体チップの試験をスキップし、耐量試験の信頼性を向上させるとともに試験効率を高めるようにしている。
【００３８】
次に上記テストボード３１上における放電パルス発生器３２の取付けの構造について図５および図６によって説明する。テストボード３１上には放電パルス発生器３２の搭載位置においてこのテストボード３１およびプローブカード３３の中心に対して近接および離間する方向に延びるように互いに平行な一対の長孔５５が形成されている。また長孔５５の外側部にはシルクパターン５６から成る目印が設けられ、これによって放電バルス発生器３２の取付け位置の位置決めを行なうようになっている。また一対の長孔５５間には複数の、例えば５本の配線パターン５７が形成されている。そしてこれらの配線パターン５７はテストボード３１の中心側であって円形の開口５１の縁部の近傍においてスルーホール５８を介してプローブカード３３の下面に形成されている配線パターン５９に導通されている。
【００３９】
放電パルス発生器３２はとくに図６に示すようにその両側に突片６２を備え、これらの突片６２にはそれぞれねじ挿通孔６３が形成され、これらのねじ挿通孔６３を固定用ねじ６４が挿通されるようになっている。固定用ねじ６４は上記ねじ挿通孔６３および突片６２の下側のスペーサ６７を挿通し、長孔５５の下側においてナット６５に螺着されている。そして放電パルス発生器３２の下側に設けられている接点ばね６６が上記テストボード３１上の配線パターン５７に弾性的に接触するようになっている。
【００４０】
次に上記放電パルス発生器３２およびテストユニット４２の計測部４３によって構成される耐量試験回路について図７によって説明する。この回路は充放電用コンデンサ７１を備え、この充放電用コンデンサ７１の一方の端子には充電抵抗７５と充電用スイッチ７３の直列回路が接続されている。さらに充放電用コンデンサ７１の上記の端子には放電用スイッチ７４と放電抵抗７５の直列回路が接続されている。
【００４１】
そして上記放電用スイッチ７４と放電抵抗７５の直列回路はさらに測定用スイッチ７６が接続されるとともに、この測定用スイッチ７６に計測部４３のＶＩ計測器が接続されている。さらに上記放電用スイッチ７４と放電抵抗７５の直列回路にプローブ３４が接続されるとともに、除電用スイッチ７７と除電抵抗７８の直列回路が接続されている。
【００４２】
耐量試験を行なう場合にはそれに先立ってまず除電用スイッチ７７を閉じ、プローブ３４に溜っている電荷を放電によって除電する。そしてスイッチ７４、７６、７７を開放した状態でスイッチ７３を閉じ、高圧電源側から充電用抵抗７２を通して充放電用コンデンサ７１に電荷をチャージする。そしてこの後にスイッチ７６、７７が開放された状態でさらにスイッチ７３を開放し、放電用スイッチ７４を閉じて放電抵抗７５からプローブ３４を通して充放電用コンデンサ７１に蓄えられた電荷を一挙に半導体装置３０の所定の電極に印加する。この後にスイッチ７４を開放する。そしてスイッチ７７を開放した状態で測定用スイッチ７６を閉じ、ＶＩ計測器７６をプローブ３４を介して半導体装置３０内の回路に接続し、静電破壊が発生したかどうかの検出を行なう。静電破壊が発生した場合には、この発生したときの放電電圧を記録する。これに対して静電破壊が発生していない場合には、さらに高い電圧で上記と同じ試験を繰返す。
【００４３】
図８はこのような動作を示しており、まず初期設定を行なうとともに、半導体装置３０の内部回路の初期測定を行なう。そしてこの後に放電パルスを印加し、この後に特性測定を行ない、静電破壊が発生したかどうかの検査を行なう。そして静電破壊が発生していない場合には、印加電圧を前回よりも所定の電圧、例えば１０Ｖ上げて再び放電パルスを印加し、特性測定を行なう。この動作を順次電圧を上げながら繰返し、静電破壊が発生する電圧、すなわち耐量電圧を検出する。静電破壊が発生した場合にはその破壊電圧を記録して耐量試験を終了する。
【００４４】
本実施の形態の静電破壊耐量試験装置の主要な特徴は次の通りである。
【００４５】
（１）放電パルス発生器３２を小型化し、半導体装置３０から近い位置に実装して試験規格に準拠した半導体ウエーハ３０の静電破壊耐量試験が行なわれるようにしている。
【００４６】
（２）半導体装置３０のチップ面積の違いによって生じてしまうプローブ３４の長さの変動に対して、放電パルス発生器３２の実装位置を調整して補正できるようにし、試験の信頼性を向上させている。
【００４７】
（３）ウエーハ状態の半導体装置３０の不良マーク８２を識別する機能をもたせ、誤って不良チップを試験することのないようにした仕組みをこの試験装置に組込み、試験の効率と信頼性の向上とを図っている。
【００４８】
（４）一般的なテストボード３１に放電パルス発生器３２を実装し、これによって自動試験装置を安価に提供できるようにしている。
【００４９】
図１〜図３に示すように、テストボード３１にはプローブカード３３が取付けられており、放電パルス発生器３２がテストボード３１上に搭載され、放電パルスの印加および測定を行なうためのプローブ３４は図５に示すテストボード３１の配線パターン５７およびプローブカード３３の下面の配線パターン５９に接続される。なおテストボード３１はとくに図１に示すようにウエーハプローバ２５上に固定されている。
【００５０】
ウエーハプローバ２５はウエーハ状の半導体装置３０を真空吸着等で保持するウエーハステージ２６を備えている。そしてこのステージ２６をＸ軸、Ｙ軸、Ｚ軸の３次元に精度よく移動するためのＸ−Ｙ−Ｚテーブル２７を有しているために、半導体装置３０の電極とプローブ３４の先端の位置を正しく位置決めして接触できるようになる。さらにＣＣＤカメラ３５によって半導体装置３０の表面のパターンを画像認識し、ウエーハプローバ２５のＸ軸およびＹ軸と、半導体装置３０のチップの配列の直交性を高精度で合わせることができるために、半導体装置３０のウエーハ上に多数形成されたチップユニット上を自動的にステップ移動しながら、プローブ３４の先端を半導体装置３０の各チップの電極にタッチダウンすることが可能になる。
【００５１】
テストユニット４０にはＶＩ計測器から成る計測部４３、放電用電源部４４、テスト制御部４５をそれぞれ有し、インターフェース配線でテストボード３１上の放電パルス発生器３２や試験用の回路に接続し、試験動作の制御を行なっている。またウエーハプローバ２５に対してもインターフェースを行ない、自動的にウエーハステージ２６の移動動作と試験とを繰返して行なえるように制御している。
【００５２】
図５および図６に示すように、テストボード３１上の放電パルス発生器３２は、静電破壊耐量が非常に低いＭＭＩＣ等の半導体装置に対して万能な試験を実現できるようにしている。すなわち放電パルス発生器３２をより小型化し、しかもパルス印加電極数を増やしている。なお現状では最大４０電極までの対応動作が可能になっている。
【００５３】
とくにこの装置の特徴は、放電パルス発生器３２の小型化に成功したことにある。放電パルス発生器３２の小型化は、充放電コンデンサ７１、またはリレースイッチ７３、７４、７７（図７参照）を小型化することによって実現している。従来は放電パルスのピーク電圧を３０００Ｖ程度までに設定しており、充放電用コンデンサ７１、またはリレーそれ自体が相当の耐圧があって大型のものを使わざるを得なかったが、本実施の形態の放電パルス発生器３２は、５００Ｖのピーク電圧までしか対応せず、これによってコンデンサ７１およびリレースイッチ７３、７４、７７の小型化を可能にしている。ダイオードから成る保護回路を入れていない半導体装置の入出力回路の静電破壊耐量は、マシンモデルにおいて５００Ｖまでの試験ができれば十分であるからである。
【００５４】
さらに放電パルス発生器３２は図５および図６に示すように、箱型にモジュール化している。そして１モジュール当り５経路の回路が内蔵されており、コンデンサ７１以外のリレー部品等も小型なものを選定し、効率よくレイアウトすることによって、大幅な小型化を達成している。
【００５５】
またプローブ３４の長さの変動に合わせて放電パルス発生器３２の取付け位置を調整するために、テストボード３１上にはスライド用の溝５５とスライド用のランド５７とを形成している。また容易に位置決めができるように、目印となるシルクパターン５６を溝５５の横に施している。そして配線パターン５７から成るランドと放電パルス発生器３２とが、接点ばね６６で接続されるようになっており、一定の圧力で押付けるためにとくに図６に示すように、このモジュールをスペーサ６７を介してテストボード３１上に取付けている。スペーサ６７はスライド溝５５の幅に対して適切な公差で加工されており、位置決め誤差の精度を上げる役割をも果している。このような実装手段によって、プローブ３４の先端から放電パルス発生器３２までの距離の変動を最小限に抑え、試験の信頼性を向上させている。
【００５６】
またこの耐量試験装置においては図４に示すように、半導体装置３０の不良チップをＣＣＤカメラ３５によって識別している。すなわちＣＣＤカメラ３５は半導体装置３０の各チップユニットの内の不良マーク８２が施されたチップを判別している。ここでウエーハ装置においては、必ず良品チップと不良品チップとが混在するために、誤って不良品のチップを試験すると、これによって試験結果の信頼性を失うとともに、無駄な試験を行なうことになって試験効率が低下する。そこで不良マーク８２を予め不良チップの表面に施しておき、これをＣＣＤカメラ３５によって検出することにより解決している。そしてこの検出フラグを使用することによってソフト処理で装置動作およびオペレーション対応を設定している。
【００５７】
図１０はこの動作を示すものであって、まずＣＣＤカメラ３５の半導体装置３０に対する相対的な位置決めを行なう。この位置決めは例えばＸ−Ｙ−Ｚテーブル２７によって達成される。そしてこの後にＣＣＤカメラ３５によって画像を取込み、不良マーク８２を検出し、不良マークを検出した場合にのみフラグを立てる。従ってこのようなフラグと対応するチップの位置をメモリに記憶しておき、耐量試験の際にフラグのあるチップの試験をスキップすることになる。
【００５８】
図１０はモールドパッケージ品の半導体装置とウエーハ状態の半導体装置の静電破壊耐量試験の結果を比較したものである。破壊試験であるから、同一のチップで比較ができないために、半導体ウエーハ状態で試験した後、隣接チップをモールドして試験を行なって比較を実施している。
【００５９】
また図１０には、３種類の品種についてそれぞれの３０のチップデータを集めた結果が示されている。この相関図から明らかなように、本実施の形態に係る半導体装置の静電破壊耐量試験は、パッケージング後の試験と同等の結果が得られ、パッケージング後の半導体装置の試験の代替の機能を果すことが確認された。従ってこの結果、試験ＴＡＴを大幅に短縮することが可能になった。
【００６０】
以上本願に含まれる発明を図示の実施の形態によって説明したが、本願に含まれる発明は上記実施の形態によって限定されることなく、本願に含まれる発明の技術的思想の範囲内において各種の変更が可能である。例えば上記実施の形態における放電パルス発生器３２とプローブ３４の先端との間の放電パルスの印加回路の経路長の調整のための構成は、必ずしも上記実施の形態によって限定されることなく、各種の変更が可能である。
【００６１】
【発明の効果】
本願の主要な発明は、放電パルス発生器を搭載したテストボードと、テストボードの下側に配され、中心部に下方に向けてプローブを取付けたプローブカードと、を具備し、放電パルス発生器とプローブが接触する半導体装置の検出位置との間の距離が調整可能にしたものである。
【００６２】
従ってこのような構成によれば、半導体装置の検出位置の異同に伴うプローブ長の変化あるいは伝送経路の長さの変化に応じて放電パルス発生器の位置を調整することによって、常にほぼ同じ放電パルスを印加することが可能になり、これによって静電破壊耐量試験の信頼性が確保される。
【００６３】
本願の別の主要な発明は、プローブを半導体装置の検出位置に接触させて放電パルス電圧を印加する静電破壊耐量試験装置において、半導体装置の各チップユニットの内の不良チップユニットに予め施された不良マークを検出する検出手段と、検出手段によって不良マークが検出されたチップユニットをスキップするスキップ手段と、を具備するものである。
【００６４】
従ってこのような静電破壊耐量試験装置によれば、不良のチップユニットを不良マークによって検出するとともに、これに応じて不良なチップユニットの試験をスキップすることにより、静電破壊耐量試験の信頼性を確保するとともに、試験の効率を向上させることが可能になる。
【００６５】
試験方法に関する主要な発明は、半導体装置の検出位置にプローブを接触させ、放電パルスをプローブを介して半導体装置に印加して静電破壊の有無から静電破壊の耐量の試験を行なう静電破壊耐量試験方法において、半導体装置の半導体チップの大きさの違いによって生ずるプローブ長の変動に対して、放電パルスを発生する放電パルス発生器の位置を調整して放電パルスの印加経路のインピーダンスを補正するようにしたものである。
【００６６】
従ってこのような静電破壊耐量試験方法によれば、検出位置の異同にかかわらず検出位置に常にほぼ同じパルス波形のパルス電圧を印加して試験を行なうことができ、プローブ長の変化や伝送経路の長さの変化に伴う測定誤差を排除することが可能になる。
【図面の簡単な説明】
【図１】静電破壊耐量試験装置の全体の構成を示すブロック図である。
【図２】同試験装置のテストボードの平面図である。
【図３】同試験装置の要部の縦断面図である。
【図４】ＣＣＤカメラによる不良チップの検出動作を示す平面図である。
【図５】放電パルス発生器の取付けを示す要部拡大平面図である。
【図６】放電パルス発生器の取付けを示す要部縦断面図である。
【図７】静電破壊耐量試験回路の回路図である。
【図８】静電破壊耐量試験の動作を示すフローチャートである。
【図９】不良チップの検出動作を示すフローチャートである。
【図１０】モールドの半導体とウエーハの半導体の耐量試験結果の比較を示すグラフである。
【図１１】プロービング方式の試験装置の要部正面図である。
【図１２】同試験装置の要部平面図である。
【図１３】プローブカードを用いた耐量試験装置の全体の構成を示すブロック図である。
【図１４】同試験装置のテストボードの平面図である。
【図１５】プローブカードを用いた測定動作を示す要部平面図である。
【図１６】半導体チップのチップサイズが大きい場合の測定動作を示す要部平面図である。
【符号の説明】
１‥‥半導体装置（半導体ウエーハ）、２‥‥ステージ、３‥‥テストボード、４‥‥マニュピレータ、５‥‥支持ブロック、６‥‥プローブ、７‥‥放電パルス発生器、１０‥‥テストヘッド、１１‥‥プローブカード、１２‥‥プローブ、１３‥‥計測部、１４‥‥ＶＩ計測器、１５‥‥高圧電源、１６‥‥タイミング制御回路、１７‥‥駆動ユニット、１８‥‥アーム、２０‥‥配線パターン、２１‥‥開口、２５‥‥ウエーハプローバ、２６‥‥ウエーハステージ、２７‥‥Ｘ−Ｙ−Ｚテーブル、２８‥‥Ｘ−Ｙ移動レール、２９‥‥プローバ制御部、３０‥‥半導体ウエーハ（半導体装置）、３１‥‥テストボード、３２‥‥放電パルス発生器、３３‥‥プローブカード、３４‥‥プローブ、３５‥‥ＣＣＤカメラ、３８‥‥ウエーハ移載部、３９‥‥ウエーハカセット、４０‥‥移載アーム、４２‥‥テスタユニット、４３‥‥計測部、４４‥‥放電用電源部、４５‥‥テスト制御部、４６‥‥テスタユニット電源部、５０‥‥グランドパターン、５１、５２‥‥円形の開口、５５‥‥長孔、５６‥‥シルクパターン（目印）、５７‥‥配線パターン、５８‥‥スルーホール、５９‥‥配線パターン、６２‥‥突片、６３‥‥ねじ挿通孔、６４‥‥固定ねじ、６５‥‥ナット、６６‥‥接点ばね、６７‥‥スペーサ、７１‥‥充放電用コンデンサ、７２‥‥充電抵抗、７３‥‥充電用スイッチ、７４‥‥放電用スイッチ、７５‥‥放電抵抗、７６‥‥測定用スイッチ、７７‥‥除電用スイッチ、７８‥‥除電抵抗、８２‥‥不良マーク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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