(57)【要約】【課題】簡単な構成で入出力間の容量を低減でき、最大発振周波数を高くして高周波特性を向上できる半導体装置を提供する。【解決手段】半導体動作領域（サブコレクタ層１０２が形成されている領域）に、入力側のベース電極１０９，出力側のコレクタ電極１１０およびエミッタ電極１０８を形成する。上記エミッタ電極１０８を接地電位に接続する。そして、上記半導体動作領域外に形成された入力配線１１１と半導体動作領域との間に、接地電位に接続されたシールド電極１１３を形成する。【選択図】　図１
2004022662.tif 000002
【特許請求の範囲】
【請求項１】
半導体動作領域に形成された入力側の第１の電極と、
上記半導体動作領域に形成された出力側の第２の電極と、
上記半導体動作領域に形成され、接地電位に接続される第３の電極と、
上記半導体動作領域外に形成された第４の電極と、
上記入力側の第１の電極と上記第４の電極とを接続する第５の電極と、
上記半導体動作領域と上記第４の電極との間に形成され、上記接地電位に接続されるシールド電極を備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第５の電極は、上記入力側の第１の電極と上記第４の電極との間の上記シールド電極の上部を乗り越えるように形成されていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
上記シールド電極の幅が上記第４の電極の幅と上記半導体動作領域の幅との少なくとも一方よりも大きいことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
上記第４の電極または上記半導体動作領域の少なくとも一方の上記シールド電極に対向する面よりも、その面に対向する上記シールド電極の面が大きいことを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
上記半導体動作領域がヘテロ接合バイポーラトランジスタの半導体動作領域であることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
上記入力側の第１の電極がベース電極であり、上記出力側の第２の電極がコレクタ電極であり、上記第３の電極がエミッタ電極であることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
上記半導体動作領域が電界効果トランジスタの半導体動作領域であることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
上記入力側の第１の電極がゲート電極であり、上記出力側の第２の電極がドレイン電極であり、上記第３の電極がソース電極であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に高周波で用いられるヘテロ接合バイポーラトランジスタ（以下、ＨＢＴという）および電界効果トランジスタ（以下、ＦＥＴという）等の半導体装置に関する。
【０００２】
【従来の技術】
近年、ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）やＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）といったデバイスは、マイクロ波帯からミリ波帯にかけて応用するため高速化を目指して開発が進められている。これらのデバイスの高速性を表わす指標として最大発振周波数ｆｍａｘがあり、この最大発振周波数ｆｍａｘが高ければ高いほど高周波で用いるのに有利であると言われている。ＨＢＴの最大発振周波数ｆｍａｘは近似的に次の式で表わされる。
ｆｍａｘ　＝　｛ｆｔ／（８π・Ｃｂｃ・Ｒｂ）｝１／２
ここで、ｆｔ　：電流利得遮断周波数
Ｃｂｃ：ベース−コレクタ間容量
Ｒｂ　：ベース抵抗
上記式から、最大発振周波数ｆｍａｘを高くするためには、ベース−コレクタ間容量Ｃｂｃを低減することが重要であることがわかる。同様にＦＥＴの場合でも最大発振周波数ｆｍａｘを高くするためには、ゲート−ドレイン間容量Ｃｇｄを低減することが重要である。
【０００３】
従来は、ＨＢＴのベース−コレクタ間容量Ｃｂｃを低減させるために、ＨＢＴの微細化、すなわちベース−コレクタ間の接合面積を小さくすることによって、ベース−コレクタ間容量Ｃｂｃを低減し、最大発振周波数ｆｍａｘを高くしてきた。しかし、ＨＢＴの微細化には限界がある。また、ある程度まで微細化すると、ベース−コレクタ間容量Ｃｂｃのうちベース−コレクタ間接合以外による容量の割合が増加するので、それ以上の微細化を行ってもベース−コレクタ間容量Ｃｂｃ低減の効果は小さくなる。
【０００４】
そこで、さらなるベース−コレクタ間容量Ｃｂｃを低減するために対策が取られた半導体装置が提案されている（特開平１１−１６８０９９号公報）。この半導体装置は、図３に示すように、ｎ＋型ＧａＡｓ基板３０１上に、ｎ型ＧａＡｓコレクタ層３０２とｐ型ＧａＡｓベース層３１３とｎ型ＡｌＧａＡｓエミッタ層３１４を順に積層し、エミッタ層３１４上にエミッタ電極３１２、ベース層３１３上にベース電極３０７，３０８、コレクタ層３０２上にコレクタ電極３０５，３０６を形成している。また、コレクタ層３０２内に拡散層３０３，３０４を形成し、拡散層３０３，３０４とコレクタ電極３０５，３０６を夫々接続している。そして、この基板全面を覆うように絶縁膜３１１を形成して、その絶縁膜３１１上に、コレクタ電極３０５，３０６のほとんど真上にコレクタ電極３０５，３０６とほぼ同じ幅のシールド電極３０９，３１０を形成している。上記シールド電極３０９，３１０とエミッタ電極３１２を接地電位に夫々接続している。これにより、上記ベース電極３０７，３０８またはコレクタ電極３０５，３０６から発生した電気力線は、シールド電極３０９，３１０で終端されるため、ベース−コレクタ間容量Ｃｂｃを低減することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記図３に示す半導体装置では、ベース−コレクタ間容量Ｃｂｃの低減は十分でないという問題がある。すなわち、ＨＢＴのベース電極から半導体動作領域外へ引き出された入力配線とＨＢＴのサブコレクタ領域との間に電気力線が発生しており、この部分にもベース−コレクタ間容量Ｃｂｃが存在していることが新たに分かった。同様に、ＦＥＴのゲート電極から半導体動作領域外へ引き出された入力配線とドレイン領域の間にもゲート−ドレイン間容量Ｃｇｄが存在していることが新たに分かった。
【０００６】
そこで、この発明の目的は、簡単な構成で入出力間の容量を低減でき、最大発振周波数を高くして高周波特性を向上できる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、この発明の半導体装置は、半導体動作領域に入力側の第１の電極と出力側の第２の電極および接地電位に接続される第３の電極を形成し、半導体動作領域外に形成された第４の電極と入力側の第１の電極とを第５の電極（例えば引き出し電極）により接続し、上記半導体動作領域と第４の電極との間に、接地電位に接続されるシールド電極を形成したものである。
【０００８】
上記構成の半導体装置によれば、上記半導体動作領域外に形成された第４の電極（例えば入力配線）と半導体動作領域との間に発生する電気力線はシールド電極で終端されるので、第４の電極と半導体動作領域との間の容量を低減して最大発振周波数を高くでき、高周波特性を向上することができる。さらに、入出力間の容量が低減されることによって、入出力間のアイソレーションを改善できるので、素子の安定性も増すことができる。
【０００９】
また、一実施形態は、上記第５の電極は、上記入力側の第１の電極と第４の電極との間のシールド電極の上部を乗り越えるように形成される。
【００１０】
上記実施形態の半導体装置によれば、上記第５の電極の下部においても、シールド電極により第４の電極と半導体動作領域との間の容量も低減できる。
【００１１】
また、一実施形態は、上記シールド電極の幅を第４の電極の幅と半導体動作領域の幅との少なくとも一方よりも大きくする。
【００１２】
上記実施形態の半導体装置によれば、第４の電極と半導体動作領域との間の容量をほぼゼロにできる。
【００１３】
一実施形態は、上記第４の電極または半導体動作領域の少なくとも一方のシールド電極に対向する面よりも、その面に対向するシールド電極の面を大きくする。
【００１４】
上記実施形態の半導体装置によれば、第４の電極と半導体動作領域との間の容量はをほぼゼロにできる。
【００１５】
また、一実施形態は、上記半導体動作領域をヘテロ接合バイポーラトランジスタの半導体動作領域とする。
【００１６】
上記実施形態の半導体装置によれば、高周波特性の良好なヘテロ接合バイポーラトランジスタを実現できる。
【００１７】
また、ヘテロ接合バイポーラトランジスタである場合は、上記入力側の第１の電極をベース電極、上記出力側の第２の電極をコレクタ電極、上記第３の電極をエミッタ電極とするのが望ましい。
【００１８】
また、一実施形態は、上記半導体動作領域を電界効果トランジスタの半導体動作領域とする。
【００１９】
上記実施形態の半導体装置によれば、高周波特性の良好な電界効果トランジスタを実現できる。
【００２０】
また、電界効果トランジスタである場合は、上記入力側の第１の電極をゲート電極、上記出力側の第２の電極をドレイン電極、上記第３の電極をソース電極とするのが望ましい。
【００２１】
【発明の実施の形態】
以下、この発明の半導体装置を図示の実施の形態により詳細に説明する。
【００２２】
（第１実施形態）
図１（Ａ），（Ｂ）はこの発明の第１実施形態の半導体装置の一例としてのＨＢＴの構造を示す断面図および平面図であり、図１（Ａ）は図１（Ｂ）のＩ−Ｉ線から見た断面図である。
【００２３】
図１（Ａ）に示すように、半絶縁性ＧａＡｓ基板１０１上に、ｎ＋型ＧａＡｓサブコレクタ層１０２、ｎ型ＧａＡｓコレクタ層１０３、ｐ＋型ＧａＡｓベース層１０４、ｎ型ＩｎＧａＰエミッタ層１０５、ｎ＋型ＧａＡｓエミッタキャップ層１０６、ｎ＋型ＩｎＧａＡｓエミッタキャップ層１０７をＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ；有機金属気相成長）法を用いて順次積層する。なお、ＭＯＣＶＤの代わりにＭＢＥ（分子線エピタキシャル）法等を用いても同様に積層することができる。
【００２４】
次に、フォトリソグラフィーにより、エミッタとなる部分にマスクをし、マスクされた領域以外をクエン酸と過酸化水素水の混合液でエッチングする。この混合液は、ＩｎＧａＰをエッチングしないので、ＩｎＧａＰエミッタ層１０５が表面に露出するとそこでエッチングは停止する。
【００２５】
続いて、フォトリソグラフィーにより、エミッタ，ベースとなる部分にマスクをし、そのマスクされた領域以外をエッチングする。ＩｎＧａＰは塩酸で、ＧａＡｓはクエン酸と過酸化水素水の混合液でエッチングし、ＧａＡｓサブコレクタ層１０２の表面を露出させる。さらに、サブコレクタとなる領域にマスクをし同様にエッチングを行い、半絶縁性ＧａＡｓ基板１０１の表面を露出させて素子分離をする。
【００２６】
続いて、電極形成を行う。すなわち、ＩｎＧａＡｓキャップ層１０７、ＩｎＧａＰエミッタ層１０５、ＧａＡｓサブコレクタ層１０２上にそれぞれ、第３の電極としてのエミッタ電極１０８、第１の電極としてのベース電極１０９、第２の電極としてのコレクタ電極１１０をリフトオフ法により形成する。電極材料としては、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ、ＡｕＧｅ／Ｎｉ／Ａｕ等を用いる。
【００２７】
次に、アロイ（合金化）を行って、ベース電極１０９、コレクタ電極１１０をそれぞれベース層１０４、サブコレクタ層１０２とオーミック接触させる。このとき表面に露出しているＩｎＧａＰエミッタ層１０５は完全に空乏化しており、ガードリング層として働くので、エミッタ−ベース間にリーク電流が生じることはない。
【００２８】
この第１実施形態では、半導体動作領域とは、図１（Ｂ）の平面図においてサブコレクタ層１０２が形成されている領域であり、その半導体動作領域の幅を約３０μｍとした。ここで、図１（Ｂ）の平面図のＩ−Ｉ線に対して略直角かつ紙面に沿って平行な方向で規定されるものを幅、平面図のＩ−Ｉ線で示される破線に対して平行な方向で規定されるものを長さと呼ぶことにしている。
【００２９】
次に、半絶縁性ＧａＡｓ基板１０１上の半導体動作領域以外の領域に、第４の電極としての入力配線１１１、出力配線１１２、シールド電極１１３をＴｉ／Ａｕ等の通常の電極や配線の材料を用いてリフトオフ法により形成する。そのとき、シールド電極１１３は、入力配線１１１と半導体動作領域（サブコレクタ層１０２）との間に形成する。この第１実施形態ではシールド電極の長さは約３μｍ、幅は５０μｍ、膜厚は約１μｍとした。
【００３０】
続いて、入力配線１１１とベース電極１０９を接続し、出力配線１１２とコレクタ電極１１０を接続し、シールド電極１１３とエミッタ電極１０８を接続するために、第５の電極としてのベース引き出し電極１１４、コレクタ引き出し電極１１５、エミッタ引き出し電極１１６をめっきにより形成する。
【００３１】
最後に、エミッタ引き出し電極１１６をＶＩＡＨＯＬＥ（ビアホール）等を介して接地電位に接続する。
【００３２】
この第１実施形態のＨＢＴにおいては、図１（Ａ），（Ｂ）に示される通り、入力配線１１１と半導体動作領域との間にシールド電極１１３が形成されている。このため、入力配線１１１とサブコレクタ層１０２との間に発生する電気力線はシールド電極１１３で終端されるので、入力配線１１１と半導体動作領域との間の容量、すなわちベース−コレクタ間の容量Ｃｂｃが低減される。したがって、最大発振周波数の高くでき、高周波特性を向上することができる。さらに、入出力間の容量が低減されることによって、入出力間のアイソレーションを改善することができるので、素子の安定性も増すことができる。
【００３３】
また、ベース引き出し電極１１４とシールド電極１１３が立体的に交差するときは、エアブリッジ等を用いてベース引出し電極１１４がシールド電極１１３の上部になるようにする方が望ましい。その場合には、ベース引き出し電極１１４の下部においても、シールド電極１１３によりベース−コレクタ間容量Ｃｂｃが低減される。
【００３４】
また、シールド電極１１３の幅は小さくても構わないが、入力配線１１１の幅と半導体動作領域の幅との少なくとも一方より大きくしておくことが好ましい。その場合には、入力配線と半導体動作領域との間の容量はほぼ０まで低減することができる。なお、上記入力配線または半導体動作領域の少なくとも一方のシールド電極に対向する面よりも、その面に対向するシールド電極の面を大きくするのがより好ましい。
【００３５】
この第１実施形態においては、ｎｐｎ型のＩｎＧａＰ／ＧａＡｓ系ＨＢＴについて説明したが、これに限定されるものでなく、ｐｎｐ型でもよく、材料はＩｎＰ／ＩｎＧａＡｓ系やＳｉ／ＳｉＧｅ系等でもよい。
【００３６】
また、この第１実施形態においては、素子分離をエッチングによって行ったが、半導体動作領域外のサブコレクタ層にイオン注入を行って高抵抗層を形成し、その上に入力配線やシールド電極等を形成してもよいし、半絶縁性基板の上にポリイミド膜やＳｉＮ膜等の絶縁膜を形成し、その上に入力配線やシールド電極等を形成しても構わない。
【００３７】
また、シールド電極とベース引き出し電極の間は、空気層でもよいし、ポリイミド膜や、ＳｉＮ膜等の絶縁膜が形成されていてもよい。
【００３８】
また、この第１実施形態においては、入力配線、出力配線、シールド電極とベース引き出し電極、コレクタ引き出し電極、エミッタ引き出し電極を別々に形成したが、同時に形成しても何ら構わない。
【００３９】
（第２実施形態）
図２（Ａ），（Ｂ）はこの発明の第２実施形態の半導体装置の一例としてのＦＥＴの構造を示す断面図および平面図であり、図２（Ａ）は図２（Ｂ）のＩＩ−ＩＩ線から見た断面図である。
【００４０】
図２に示すように、半絶縁性ＩｎＰ基板２０１上に、ＩｎＡｌＡｓバッファ層２０２、ＩｎＧａＡｓチャネル層２０３、ＩｎＡｌＡｓスペーサー層２０４、不純物としてＳｉがドープされたＩｎＡｌＡｓキャリア供給層２０５、およびＩｎＡｌＡｓショットキー接合形成層２０６を順次積層している。このショットキー接合形成層２０６上にＷＳｉ等を用いて第１の電極としてのゲート電極２０７を形成している。このゲート電極２０７を挟むように第３の電極としてのソース電極２０８、第２の電極としてのドレイン電極２０９をＡｕＧｅ等を用いて形成している。このソース電極２０８およびドレイン電極２０９は、アニールを行ってショットキー接合形成層２０６とオーミック接合が形成されている。
【００４１】
この第２実施形態では、半導体動作領域は、図２（Ｂ）の平面図においてショットキー接合形成層２０６が形成されている領域になる。この第２実施形態では、半導体動作領域の幅は約２０μｍとし、シールド電極２１２の幅は約１５μｍ、長さは約２μｍ、膜厚は約０．５μｍとした。
【００４２】
上記半導体動作領域以外の領域は、半絶縁性ＩｎＰ基板２０１表面までエッチングされて素子分離されている。上記半絶縁性ＩｎＰ基板２０１表面には、第４の電極としての入力配線２１０、出力配線２１１、シールド電極２１２をＴｉ／Ａｕ等の通常の配線材料を用いて形成しており、シールド電極２１２を入力配線２１０と半導体動作領域の間に形成している。
【００４３】
上記入力配線２１０とゲート電極２０７を第５の電極としてのゲート引き出し電極２１３によって接続すると共に、出力配線２１１とドレイン電極２０９をドレイン引き出し電極２１４によって接続している。さらに、上記シールド電極２１２とソース電極２０８をソース引き出し電極２１５によって接続し、ソース引き出し電極２１５を接地電位に接続している。
【００４４】
この第２実施形態のＦＥＴにおいても、図２（Ａ），（Ｂ）に示される通り、入力配線２１０と半導体動作領域との間にシールド電極２１２が形成されている。特に、入力配線２１０とドレイン領域（ＦＥＴのゲート電極２０７よりドレイン電極２０９側の領域）の間にシールド電極２１２が形成されている方が好ましい。この場合、入力配線２１０とドレイン領域との間に発生する電気力線はシールド電極２１２で終端されるので、入力配線２１０とドレイン領域との間の容量、すなわちゲート−ドレイン間の容量Ｃｇｄが低減される。したがって、最大発振周波数の高くでき、高周波特性を向上することができる。さらに、入出力間の容量が低減されることによって、入出力間のアイソレーションを改善することができるので、素子の安定性も増すことができる。
【００４５】
また、ゲート引き出し電極２１３とシールド電極２１２が立体的に交差するときは、ゲート引き出し電極２１３がシールド電極２１２の上部になるようにする方が望ましい。その場合には、ゲート引き出し電極２１３の下部においてもシールド電極２１２によりゲート−ドレイン間容量Ｃｇｄが低減される。
【００４６】
また、シールド電極２１２の幅は、入力配線２１０の幅とドレイン領域の幅との少なくとも一方より大きくしておくことが好ましい。その場合には、入力配線とドレイン領域との間の容量はほぼ０まで低減することができる。なお、上記入力配線または半導体動作領域（ドレイン領域）の少なくとも一方のシールド電極に対向する面よりも、その面に対向するシールド電極の面を大きくするのがより好ましい。
【００４７】
この第２実施形態においてもＦＥＴはＩｎＰ系だけに限定されるものでない。また、半絶縁性基板の上にポリイミド膜やＳｉＮ膜等の絶縁膜、または高抵抗化層を形成し、その上に入力配線やシールド電極等を形成しても構わない。また、シールド電極とゲート引き出し電極との間は、空気層でもよいし、ポリイミド膜やＳｉＮ膜等の絶縁膜が形成されていてもよい。
【００４８】
上記第１，第２実施形態では、半導体装置としてＨＢＴ，ＦＥＴについて説明したが、他の構成の半導体装置にこの発明を適用してもよい。
【００４９】
【発明の効果】
以上より明らかなように、この発明の半導体装置によれば、半導体領域外に形成され、入力側の第１の電極と第５の電極を介して接続される第４の電極と、半導体動作領域との間にシールド電極が形成されているので、入出力間の容量が低減することができる。このため、最大発振周波数の高い高周波特性の良好な半導体装置を提供することができる。さらに、入出力間のアイソレーションを改善することができるので、素子の安定性も増すことができる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態の半導体装置の一例としてのＨＢＴの構造を示す断面図および平面図である。
【図２】図２はこの発明の第２実施形態の半導体装置の一例としてのＦＥＴの構造を示す断面図および平面図である。
【図３】図３は従来のＨＢＴの構造を示す断面図である。
【符号の説明】
１０１…半絶縁性ＧａＡｓ基板、
１０２…ｎ＋型ＧａＡｓサブコレクタ層、
１０３…ｎ型ＧａＡｓコレクタ層、
１０４…ｐ＋型ＧａＡｓベース層、
１０５…ｎ型ＩｎＧａＰエミッタ層、
１０６…ｎ＋型ＧａＡｓエミッタキャップ層、
１０７…ｎ＋型ＩｎＧａＡｓエミッタキャップ層、
１０８…エミッタ電極、
１０９…ベース電極、
１１０…コレクタ電極、
１１１，２１０…入力配線、
１１２，２１１…出力配線、
１１３，２１２…シールド電極、
１１４…ベース引き出し電極、
１１５…コレクタ引き出し電極、
１１６…エミッタ引き出し電極、
２０１…半絶縁性ＩｎＰ基板、
２０２…ＩｎＡｌＡｓバッファ層、
２０３…ＩｎＧａＡｓチャネル層、
２０４…ＩｎＡｌＡｓスペーサー層、
２０５…ＩｎＡｌＡｓキャリア供給層、
２０６…ＩｎＡｌＡｓショットキー接合形成層、
２０７…ゲート電極、
２０８…ソース電極、
２０９…ドレイン電極、
２１３…ゲート引き出し電極、
２１４…ドレイン引き出し電極、
２１５…ソース引き出し電極、
３０１…ｎ＋型ＧａＡｓ基板、
３０２…ｎ型ＧａＡｓコレクタ層、
３０３，３０４…拡散層、
３０５，３０６…コレクタ電極、
３０７，３０８…ベース電極、
３０９，３１０…シールド電極、
３１１…絶縁膜、
３１２…エミッタ電極、
３１３…ｐ型ＧａＡｓベース層、
３１４…ｎ型ＡｌＧａＡｓエミッタ層。
【図１】
2004022662.tif 000003
【図２】
2004022662.tif 000004
【図３】
2004022662.tif 000005