(57)【要約】      （修正有）【課題】デバイス（素子）の信頼性のような問題に対処する、ノッチ型ゲートＭＯＳＦＥＴの構造および製造方法を提供する。【解決手段】ゲート誘電体14（例えば、ゲート酸化膜）が、好ましくは分離トレンチ領域12によって画定された、半導体基板上の能動領域10の表面に形成される。次に、ポリシリコン層16がゲート誘電体上に堆積される。この工程の後、シリコン・ゲルマニウム（ＳｉＧｅ）の層18が堆積される。次に、ポリシリコン層の側壁が、ＳｉＧｅ層に対して選択的に横方向にエッチングされて、ＳｉＧｅ層がその下にあるポリシリコン層より幅広い、ノッチ型ゲート導体構造を作り出す。側壁スペーサ26が、好ましくは、ＳｉＧｅ層およびポリシリコン層の側壁に形成される。ゲート導体24の抵抗を低くするために、好ましくは、シリサイド層28が、ＳｉＧｅ層の上に堆積されたポリシリコン層から自己整合シリサイドとして形成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板の能動領域を画定する工程と、
前記能動領域上にゲート誘電体を形成する工程と、
前記ゲート誘電体上にポリシリコンからなる第１のゲート導体層を形成する工程と、
前記ポリシリコン層上にシリコン・ゲルマニウム（ＳｉＧｅ）からなる第２のゲート導体層を形成する工程であって、前記ＳｉＧｅ層は前記ポリシリコン層より幅広く、オーバーハングしている工程と、
トランジスタ構造を完成する工程と、
を含む、ノッチ型ゲート構造を有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法。
【請求項２】
前記第１のゲート導体層を形成する前記工程が、前記第２のゲート導体層の前記ＳｉＧｅに対して選択的に前記第１のゲート導体層の前記ポリシリコンを横方向にエッチングすることを含む請求項１に記載の方法。
【請求項３】
前記ＳｉＧｅ層の上にシリサイド層を形成することをさらに含む請求項１に記載の方法。
【請求項４】
前記シリサイド層が形成される前に、前記基板がソース／ドレイン拡張注入を受ける請求項３に記載の方法。
【請求項５】
前記ポリシリコン層および前記ＳｉＧｅ層の側壁に絶縁スペーサを形成することをさらに含む請求項３に記載の方法。
【請求項６】
前記絶縁スペーサが、前記第１および前記第２のゲート導体層の露出表面に、二酸化シリコンおよび窒化シリコンの少なくとも１つを含む材料を堆積すること、ならびに、前記堆積された材料に異方性、垂直エッチングを行うことにより形成される請求項５に記載の方法。
【請求項７】
前記シリサイド層が、前記ＳｉＧｅ層の上にポリシリコン層を形成する工程と、前記絶縁スペーサを形成した後で金属を堆積する工程と、前記金属と前記ポリシリコン層を反応させて自己整合シリサイドを形成する工程により自己整合的に形成される請求項６に記載の方法。
【請求項８】
ポリシリコンからなる第３のゲート導体層が前記ＳｉＧｅ層の上に形成され、マスキング層が前記第３のゲート導体層の上に形成され、次に、前記マスキング層ならびに前記第１、第２および第３のゲート導体層が、前記ゲート誘電体上で止まる垂直エッチングによりパターン化され、その後、前記ＳｉＧｅ層が前記第１のゲート導体層より幅広く、オーバーハングするように、前記第１のゲート導体層が横方向にエッチングされる請求項１に記載の方法。
【請求項９】
前記第１のゲート導体層が、等方性ウェット・エッチングにより、前記ＳｉＧｅ層に対して選択的に横方向にエッチングされる請求項８に記載の方法。
【請求項１０】
前記等方性ウェット・エッチングが、前記ＳｉＧｅ層を洗浄してその上に保護酸化物を形成する工程と、前記第１のゲート導体層をエッチングする工程とを交互に行うことにより実施される請求項９に記載の方法。
【請求項１１】
ＬＤＤ領域を前記基板の表面に注入する工程をさらに含む請求項１に記載の方法。
【請求項１２】
前記ＬＤＤ注入工程中に注入されたイオンが、前記基板を加熱することにより、前記基板の表面に押しやられる請求項１１に記載の方法。
【請求項１３】
ａ）半導体基板の表面上に形成されたゲート誘電体と、
ｂ）前記ゲート誘電体の上にあるゲート導体スタックであって、
前記ゲート誘電体上に形成されたポリシリコン層と、
前記ポリシリコン層上に形成されたシリコン・ゲルマニウム（ＳｉＧｅ）層と、
を備え、前記ＳｉＧｅ層は前記ポリシリコン層より幅広く、オーバーハングしている、ゲート導体スタックと、
ｃ）前記ゲート導体スタックの両側で前記基板内に形成されたソースおよびドレイン領域と、
を備える、ノッチ型ゲート導体構造を有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
【請求項１４】
前記ＳｉＧｅ層の上にあるシリサイド層をさらに備える請求項１３に記載のＭＯＳＦＥＴ。
【請求項１５】
前記ソースおよびドレイン領域の上に重なり、前記基板に注入されたソースおよびドレイン拡張領域をさらに備える請求項１３に記載のＭＯＳＦＥＴ。
【請求項１６】
前記ポリシリコン層と前記ＳｉＧｅ層の側壁に絶縁スペーサをさらに備える請求項１５に記載のＭＯＳＦＥＴ。
【請求項１７】
前記絶縁スペーサが、二酸化シリコンおよび窒化シリコンの少なくとも１つを含む請求項１６に記載のＭＯＳＦＥＴ。
【請求項１８】
前記シリサイド層が自己整合（サリサイド）層である請求項１４に記載のＭＯＳＦＥＴ。
【請求項１９】
前記ゲート導体スタックの側壁の下に、ＬＤＤ領域をポケットイオン注入することをさらに含む請求項１３に記載のＭＯＳＦＥＴ。
【請求項２０】
前記ソースおよびドレイン領域の上表面に接触して形成されたシリサイドをさらに備える請求項１３に記載のＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造方法と構造、より詳細には、下層が上層の材料に対して選択的にエッチングされて、性能が向上したノッチ型ゲート（notched gate）トランジスタ構造を形成する、複数の異なる材料の半導体層をもつノッチ型ゲート電界効果トランジスタに関する。
【背景技術】
【０００２】
金属酸化物半導体（metal oxide semiconductor）電界効果トランジスタ（ＭＯＳＦＥＴ）は、単結晶半導体基板上のゲート誘電体層の上にある１つまたは複数のゲート導体層を有する絶縁されたゲートを含む。ゲート導体は通常、ポリシリコン材料層を含み、ゲート誘電体層は、基板がシリコンである場合、二酸化シリコンのような酸化物からなることが多い。通常、金属シリサイド（silicide）層が、ゲート導体の抵抗を減らすために、ポリシリコン層の上に形成される。上に重なる金属層（例えば、タングステン）がゲート導体の一部をなすことがある。
【０００３】
ＭＯＳＦＥＴは、絶縁構造、例えば浅いトレンチ分離（shallow trench isolation）により、半導体基板内の他の集積回路素子から電気的に絶縁されている。浅いトレンチ分離の間の領域が、ＭＯＳＦＥＴ、および可能性として他の素子（device）が形成される半導体基板内の能動素子（active device）領域を画定する。
【０００４】
ＭＯＳＦＥＴのゲートの両側、基板内にソース−ドレイン領域、ならびにソース−ドレイン拡張領域（extension region）が形成される。ＭＯＳＦＥＴのソース−ドレイン拡張領域は、短チャネル効果を最小化するために、浅い接合（junction）をもつ浅い領域である。ソース−ドレイン拡張領域は通常、より深くドープされた領域であるソース−ドレイン領域とは対照的に、浅くドープされる。一般に、ドープされた領域は、基板よりＰ型またはＮ型ドーパントの濃度がより高い領域である。
【０００５】
集積回路（ＩＣ）技術の進歩においてずっと認められている重要な目的は、ＩＣ寸法の縮小である。このようなＩＣ寸法の縮小は、構成要素および信号線の静電容量を小さくし、集積回路をより高速で動作させるために重要である。さらに、ＩＣダイ（die）の面積を小さくすることにより、ＩＣ製造の歩留りが向上する。このような利点が、常にＩＣ寸法を小さくし、一層小さいＭＯＳＦＥＴ設計構造をＩＣの基本的構成単位として作り出そうとする原動力である。しかし、当業者に知られているように、ＭＯＳＦＥＴの寸法は数十ナノメートルまで縮小されているので、「ミラー容量（Miller capacitance）」として知られている、ドレイン・エクステンション領域およびソース・エクステンション領域上へのゲート誘電体の重なりによる寄生容量が、ＭＯＳＦＥＴの速度性能を限定するものとして重要になる。この特有な問題を解決する１つの方法として、ノッチ型ゲート構造が形成される。ノッチ型ゲートをもつＭＯＳＦＥＴは、下層がエッチングされて狭くなったゲート導体を有する。この方法において、トランジスタのチャネル長が短くなるので、それによってオン電流が増しデバイス性能が向上する。
【０００６】
しかし、ノッチ型ゲート構造の製造でしばしば直面する問題が、ゲート導体の長さが短くなった時に生じる問題から起きる。ゲート導体の幅が対応するトランジスタのチャネルの長さを決めるので、トランジスタのチャネル長が、水平方向に短くなると、垂直方向でも短くなる。したがって、浅いソース−ドレイン・エクステンション領域の垂直方向の厚さもまた縮小されなければならない。しかし、浅いソース−ドレイン・エクステンション領域の垂直方向の厚さを制御するためには、微小なスケールでドーパントの分布を精密に制御する必要があり、ノッチ型ゲートおよび他のゲート導体構造の設計における制約と信頼性確保の範囲内で達成できないほどに困難になりつつある。
【０００７】
ほとんどの事例で、ノッチ型ゲート設計は用いられるゲート誘電体の信頼性に依存する。残念ながら、利用できるゲート誘電体は、均一な絶縁耐力と、低リークと、早期の故障に対する保護とを提供できるほど信頼性があると実証されてはいない。したがって、ノッチ型ゲートを有するＭＯＳＦＥＴを提供するための新規な構造と方法が求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明によるノッチ型ゲートＭＯＳＦＥＴの構造と形成方法は、デバイスの信頼性のような問題に対処しようとするものである。
【課題を解決するための手段】
【０００９】
ゲート誘電体（例えば、ゲート酸化膜）は、好ましくはトレンチ分離領域により画定された、半導体基板上の能動領域の表面に形成される。次に、ポリシリコン層がゲート誘電体上に堆積される。このステップの後、シリコン・ゲルマニウム（ＳｉＧｅ）の層が堆積される。次に、ポリシリコン層の側壁（sidewall）が、ＳｉＧｅ層に対して選択的に横方向にエッチングされて、ＳｉＧｅ層がその下にあるポリシリコン層より幅広い、ノッチ型ゲート導体構造が形成される。好ましくは、側壁スペーサが、ＳｉＧｅ層およびポリシリコン層の側壁に形成される。側壁スペーサが形成された後、ゲート導体の抵抗を低下させるために、好ましくは、シリサイド層がＳｉＧｅ層の上に形成される。このようなシリサイド層は、好ましくは、ＳｉＧｅ層の上に堆積されたポリシリコン層からサリサイド（salicide）（自己整合シリサイド）として形成される。１つまたは複数の他の処理工程（例えば、ソースおよびドレイン領域の注入、ゲート・スタック・ドーピング（ポリシリコンおよびＳｉＧｅ層）、シリサイド化、拡張（エクステンション領域の）注入、およびＬＤＤ（lightly doped drain）ポケット注入）が、好ましくは、トランジスタの完成までに実施される。
【００１０】
好ましくは、ノッチ型ゲート構造を実現するために、下にあるポリシリコン層は、ＳｉＧｅ層に対して選択的に、例えば等方性ウェット・エッチングにより、横方向にエッチングされる。好ましいエッチング方法は、ＳｉＧｅ層に保護酸化物を形成するために洗浄する（rinse）工程と、その間にポリシリコン層をエッチングする工程を交互に行うことを含む。
【発明を実施するための最良の形態】
【００１１】
図１から１７は、ノッチ型ゲート導体構造を有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成するための、素子構造および素子製造方法を含む実施形態を示す。
【００１２】
図１は、本発明の実施形態によるＭＯＳＦＥＴ素子の平面図である。トレンチ分離、好ましくは浅いトレンチ分離１２が、半導体またはＳＯＩ（semiconductor-on-insulator）基板内に形成された能動領域１０を画定する。トレンチ分離１２の位置とその特定の形状寸法は望ましい構造に基づいて変更できることに注意すべきである。トレンチ分離を提供する主目的は、同じ半導体基板内の他の（隣接する）素子からそのＭＯＳＦＥＴを電気的に絶縁することである。分離の配置と形状は、分離が完全に維持される限り、重要でない。
【００１３】
ゲート導体２４は能動領域１０の上に位置する。ゲート導体２４を上から見ているので、側壁の構造（feature）と下にあるゲート誘電体層は図１で、個々に見えない。これらの構造および他の遮られている要素を見えやすくするために、図１に示される、ＭＯＳＦＥＴの実施形態の横断面図を与える図２が提供される。
【００１４】
図２は、ノッチ型ゲート構造を有するＭＯＳＦＥＴ３２の構造を、横断面で示している。図２に示されるように、ＭＯＳＦＥＴ３２は、１４で示されるゲート誘電体層の上にあるゲート導体２４を含む。ゲート誘電体層１４は、当業者に知られている適切ないかなる誘電体でも良いが、好ましくは、二酸化シリコンからなる。ゲート導体２４はポリシリコン層１６を含み、これはノッチ型ゲート導体構造において下層となる。シリコン・ゲルマニウム（ＳｉＧｅ）からなる層１８が下層のポリシリコン層１６の上に重なる。好ましくは自己整合プロセスにより形成された金属シリサイド（「サリサイド」）２８の層がＳｉＧｅ層１８の上に重なる。ＳｉＧｅ層１８はその下にあるポリシリコン層１６より幅広く、ＳｉＧｅ層１８の上に形成された自己整合シリサイド層２８より幅広いこともありうる。ゲート導体２４はまた、好ましくは窒化シリコンからなる側壁スペーサ２６を含み、これはノッチ型ゲート構造の露出した側壁を覆う。図２に示される実施形態では、スペーサ２６は、ＳｉＧｅ層１８およびその下にあるポリシリコン層１６の側壁に沿って形成されているが、シリサイド層２８の側壁は覆っていない。図２にさらに示されるように、ＭＯＳＦＥＴ３２は、ゲート導体２４の各側に１組のソースおよびドレイン領域３０を含む。
【００１５】
ＭＯＳＦＥＴ３２では、ソースおよびドレイン領域３０はそれぞれ、深いコンタクト接合（contact junction）を含み、好ましくは、ソースおよびドレイン・エクステンション領域を含む。ソースおよびドレイン・エクステンション領域は浅い低濃度ドープ領域であり、一方ソースおよびドレイン・コンタクト接合は深く高濃度ドープである。ソースおよびドレイン・エクステンション領域の目的は、短チャネル効果を最小化すること、ならびにしきい値電圧のロールオフ（roll off）およびパンチスルー（punch through）などの他の素子特性を維持すること、ならびにサブミクロンまたはナノメートルの寸法を有するＭＯＳＦＥＴ内のホット・キャリア注入（hot carrier injection、ＨＣＩ）を少なくすることである。ソース／ドレイン・コンタクト接合は深いので、必要があれば、その上表面にドレインまたはソース・シリサイドを形成することができる。より厚い、（深い）ソース−ドレイン領域は一般に、電流を増し電気的コンタクトのよい領域を形成するためだけでなく、素子抵抗を低減するために重要である。深いソースおよびドレイン・コンタクト接合により、比較的大きな寸法のシリサイドをドレインおよび／またはソースの上に形成することができるので、ドレインおよびソースへの低抵抗コンタクトが提供される。したがって、本発明の一実施形態によれば、ソースおよびドレイン領域３０はシリサイド化される。
【００１６】
前記のように、図１および２は、本発明のノッチ型ゲートＭＯＳＦＥＴの実施形態を示しており、一方、図３〜１７は、ノッチ型ゲート構造を有するＭＯＳＦＥＴの製造方法における処理工程を示している。
【００１７】
図３は、図１に示されるものに対応する平面図であり、図４は、図３に示される実施形態の横断面図である。図４の横断面図は図２に示される横断面図に対応している。
【００１８】
図３および４はいずれも、図１および２に示されるノッチ型ゲート構造を形成する前に形成される能動領域１０を画定する分離トレンチ１２を示している。基板およびその内部の能動領域１０は、好ましくは、製造が容易であるように、単結晶シリコンからなる。図３に示されるように、能動領域１０は、トレンチ分離１２により基板の隣接する領域から分離されている。図４に示されるように、ゲート誘電体層１４が能動領域１０の上に形成される。好ましい実施形態では、ゲート誘電体層１４は、好ましくはシリコンからなる、下にある基板の選択酸化（local oxidation）によりゲート酸化物として形成される。しかし、当業者に知られている、デバイス（素子）と製造工程の要件に適う、ゲート誘電体を形成する他の技術および／または他の材料を用いてもよい。
【００１９】
図５は、図３および４に示されるものに続く、次の処理段階を示している。図５では、ポリシリコン層１６が、１４で示されるゲート酸化物層の上に堆積される。ポリシリコン層１６は、仕事関数の要請、および下のゲート誘電体層１４と境界をなすための要件に従って、また製造されているＭＯＳＦＥＴ３２の伝導型（ｎ型またはｐ型）に従ってドープされる。
【００２０】
図６は、図５のものに続く、次の処理段階を示している。図６では、図５に示されるポリシリコン／ゲート誘電体スタックの上に、新しい層が堆積される。ポリシリコン層１６の上に堆積されるこの新しい層は、シリコン・ゲルマニウム（ＳｉＧｅ）の多結晶層１８である。堆積されたＳｉＧｅ層１８は、仕事関数の要請、および、材料、すなわちそれが接触する、下にあるポリシリコン層１６と境界をなすための要件に従ってドープされる。次に、図７に示されるように、図６に示されるゲート誘電体／ポリシリコン／ＳｉＧｅスタックの上に、ポリシリコンの別の層２０が堆積される。
【００２１】
図８に示されるように、マスキング層２２が、図７に示される層のスタック上に堆積される。マスキング層２２の目的は、とりわけ、エッチングのような後続の処理工程から下にある領域を保護することである。ゲート導体２４を画定する、例えば反応性イオン・ビーム・エッチングによる次の垂直方向のエッチングは、このようなエッチング中での侵食からゲート・スタックの層を保護するために、マスキング層２２に依存している。マスキング層２２はまた、以下でより完全に記載されるように、別のエッチング処理でも保護の役目を果たす。マスキング層２２は、好ましくは、窒化シリコン、例えばオルトケイ酸テトラエチル前駆体（ＴＥＯＳ）による低密度ガラス、あるいは、例えばホウケイ酸ガラス（ＢＳＧ）、ホウリンケイ酸ガラス（borophosphosilicate glass、ＢＰＳＧ）またはリンケイ酸ガラス（phosphosilicate glass、ＰＳＧ）のようなドープされたガラスによる堆積ハードマスクの、１つまたは複数の層を含む。
【００２２】
次の処理段階は、図９および１０の平面図および横断面図に示されている。図９は、ゲート・スタック（ポリシリコン層１６、ＳｉＧｅ層１８、および上側のポリシリコン層２０からなる）のパターニングと、その下にあるゲート誘電体１４上で止まる、エッチング後の、ゲート導体２４を形成する段階を示している。例えば反応性イオン・ビーム・エッチングによる異方性垂直エッチングが、ゲート・スタックのエッチング手段として好ましい。この処理段階で、エッチングを受けたゲート導体スタック２４は、ゲート・スタック・エッチングで残された、まっすぐな側壁を有する。
【００２３】
図１１は、図９および１０に示される構造の後の、本発明の実施形態の次の処理工程を示す平面図である。図１１および１２は、ノッチ型構造を実現するために、横方向にエッチングを受けた後のゲート導体２４を示している。図１２は、実現されたノッチ型ゲート構造の横断面図である。図１２に明らかなように、第１のポリシリコン層１６ならびに第２のポリシリコン層２０がエッチングを受けて、ＳｉＧｅ層またはマスキング層２２ほど幅広くなくなっている。第１のポリシリコン層１６および第２のポリシリコン層２０は、等方性エッチングにより、ＳｉＧｅ層１８およびマスキング層２２の材料に対して選択的にエッチングされる。ウェット・エッチングまたはドライ・エッチング法により、等方性エッチングを実施することができる。好ましくは、優れたプロセス制御を維持するために、ゆっくりした、ウェット・エッチング法により等方性エッチングは実施される。水酸化アンモニウム（ＮＨ４ＯＨ）を含む化学的性質が、好ましくは、第１のポリシリコン層１６および第２のポリシリコン層２０をよく制御してエッチングするために用いられる。
【００２４】
第１のポリシリコン層１６が、上面をＳｉＧｅ層１８で覆われることにより保護され、そしてエッチング液に暴露される領域にある側壁に沿って、横方向にだけエッチングされるので、ノッチ型ゲート構造は実現される。同様に、第２のポリシリコン層２０は、上面をマスキング層２２により保護される結果、その層２０の側壁に沿った露出領域だけがエッチングを受ける。第２のポリシリコン層２０の上表面は、後にシリサイド層２８（図２）を形成できるように、保護されたままでなければならない。
【００２５】
ポリシリコン層１６および２０の等方性選択エッチングは、好ましくは、１）ＳｉＧｅ層１８の露出表面に保護酸化物が選択的に成長する洗浄、および２）水酸化アンモニウム（ＮＨ４ＯＨ）を含むエッチング液（etch chemistry）を用いる、保護されたＳｉＧｅ層１８に対して選択的な、ポリシリコン層１６および２０のウェット・エッチング、を含む一連の交互工程により実施される。エッチング液、化学濃度、および温度は、所定の層１６、１８および２０の相対的寸法、ＳｉＧｅ層１８による第１のポリシリコン層１６のオーバーハング量、および目標スループットに必要なエッチング速度で、所望の結果を得るために変えることができる因子である。
【００２６】
次に、図１３および１４に示されるように、マスキング層２２がノッチ型構造から除去される。マスキング層２２の除去を実施するために、半導体製造の当業者に知られている方法のような通常の方法を用いることができる。ノッチ型構造はすでに実現されており、また第２のポリシリコン層の上表面はもはや保護を必要としないので、マスキング層は、横方向へのエッチングが実施された後のこの処理工程中に除去される。マスキング層２２は除去されて、第２のポリシリコン層２０の上表面が露出するので、図２の２８で示されるように、最後に、この上表面上にシリサイド層を形成することができる。
【００２７】
図１５は、ポケットイオン（ＬＤＤ）注入が実施される次の処理工程を示している。ＬＤＤ（低濃度ドープ・ドレイン）領域が注入されるのは、短チャネル効果を抑制するためである。ＬＤＤ領域は基板の表面に形成される。ＬＤＤ注入工程の後、注入されたイオンは、ＬＤＤイオン注入が引き起こしたかもしれない基板表面の損傷を同時に回復させるプロセスでもある基板の加熱により、より深く、基板の第１のポリシリコン層１６の下に押しやられる。
【００２８】
図１６は、ポリシリコン層１６およびＳｉＧｅ層１８の側壁への側壁スペーサ２６の形成を示している。側壁スペーサの機能は、ゲート電極を電気的に絶縁することである。当業者に知られている様々な異なる方法を用いることができる。例えば、酸化シリコンの層または窒化シリコンの層を堆積させ、次に、例えば反応性イオン・ビーム・エッチングにより垂直方向にエッチングして、所望の側壁スペーサ２６を形成することができる。次に、図１７に示されるように、基板に、ソース／ドレイン注入、および任意選択の拡張注入を行うことができる。この時に、ポリシリコン層１６、ＳｉＧｅ層１８および第２のポリシリコン層２０を含むゲート導体スタック２４にドープする工程を実施することができる。
【００２９】
最後に、ゲート導体２４、および、必要に応じて、ソースおよびドレイン領域３０の表面の抵抗を減らすために、図１および２に示されるように、シリサイド化処理が実施される。これは、前記のように形成されたスペーサ２６を含むゲート導体構造２４上に金属、例えばタングステンの層を堆積することにより実施される。次に、十分高い温度でのアニーリングにより、この金属は露出したポリシリコン２０と反応して、この下にある露出したシリコンの配位（location）に自己整合したシリサイドを形成する。「サリサイド」という用語は、このような自己整合法により形成されたシリサイドを表す。
【００３０】
シリサイドを形成するこのようなアニーリング処理の後使われず、シリサイド化処理の後必要のない、残存する金属が、シリサイドおよび他の下に位置する材料に対して選択的に、等方性エッチングなどにより、基板から除去される。
【００３１】
ＭＯＳＦＥＴのソースおよびドレイン領域３０の表面にシリサイドを備えることが望ましければ、その時は、シリコン基板１０の表面上に残っているゲート誘電体１４が、シリサイド形成反応にとって望ましい金属、例えばタングステンを堆積させる前に、まず除去される。それから、アニーリングおよび後続の未反応金属の除去が、上記のように実施され、ソースおよびドレイン領域３０がシリサイド化される。
【００３２】
本発明がその特定の好ましい実施形態により説明されたが、当業者は、本発明の特許請求の範囲によってのみ限定される、本発明の真の範囲および精神から逸脱することなくこれらになしうる多くの変更および改良ができることが理解できるであろう。
【図面の簡単な説明】
【００３３】
【図１】本発明の完成された素子の実施形態を示す平面図である。
【図２】図１に示される素子の実施形態の横断面図である。
【図３】本発明の方法の実施形態の初期段階を示す平面図である。
【図４】本発明の方法の実施形態の初期段階を示す横断面図である。
【図５】ゲート酸化物層とポリシリコン層が基板の能動領域上に形成された、図３および４に示される段階後を示す横断面図である。
【図６】シリコン・ゲルマニウム（ＳｉＧｅ）層が堆積された後の段階を示す横断面図である。
【図７】第２のポリシリコン層がＳｉＧｅ層の上に堆積された後、図６の後に続く段階を示す横断面図である。
【図８】マスキング層が堆積された後の段階を示す横断面図である。
【図９】堆積層がエッチングされてゲート・スタックを画定する、段階を示す平面図である。
【図１０】堆積層がエッチングされてゲート・スタックを画定する、段階を示す横断面図である。
【図１１】ゲート・スタックの一部分が横方向にエッチングされる、段階を示す平面図である。
【図１２】ゲート・スタックの一部分が横方向にエッチングされる、段階を示す横断面図である。
【図１３】マスキング層が除去される段階を示す平面図である。
【図１４】マスキング層が除去される段階を示す横断面図である。
【図１５】図１３および１４の工程に続き、ＬＤＤ・エクステンション・ポケットを形成するイオン注入工程を示す横断面図である。
【図１６】スペーサ領域が、ＳｉＧｅ層およびその下にあるポリシリコン層の側壁に形成される処理段階を示す横断面図である。
【図１７】本明細書に記載される方法の実施形態に従って実施される、拡張注入工程を示す横断面図である。
【符号の説明】
【００３４】
１０  能動領域
１２  分離トレンチ、浅いトレンチ分離
１４  ゲート誘電体層
１６  第１のポリシリコン層
１８  ＳｉＧｅ層
２０  第２のポリシリコン層
２２  マスキング層
２４  ゲート導体
２６  絶縁スペーサ
２８  シリサイド層
３０  ソース−ドレイン領域
３２  ＭＯＳＦＥＴ
【図１】
2004336049.tif 000003
【図２】
2004336049.tif 000004
【図３】
2004336049.tif 000005
【図４】
2004336049.tif 000006
【図５】
2004336049.tif 000007
【図６】
2004336049.tif 000008
【図７】
2004336049.tif 000009
【図８】
2004336049.tif 000010
【図９】
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【図１０】
2004336049.tif 000012
【図１１】
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【図１２】
2004336049.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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