(57)【要約】    【課題】  電源電圧コンタクトから隣接する単位画素のフォトダイオードに電子が流入する接合リークを抑制することができるＣＭＯＳイメージセンサを提供すること。    【解決手段】  フォトダイオード３１、フォトダイオード３１に接続された第１拡散層３３と電源電圧コンタクト３７に接続された第２拡散層３０ａとの間にゲート３４を有するリセットトランジスタ、第２拡散層３０ａと第３拡散層３０ｂとの間にゲート３５を有するドライブトランジスタ、及び第３拡散層３０ｂと出力端コンタクト３８に接続された第４拡散層３０ｃとの間にゲート３６を有するセレクトトランジスタを含んで構成された単位画素を有するＣＭＯＳイメージセンサに、第２拡散層３０ａ１のドライブトランジスタ側の一部、第３拡散層３０ｂ、及び第４拡散層３０ｃを包含する第１ウェル４１と、第２拡散層３０ａ１の電源電圧コンタクト３７接続部分の周辺領域を包含する第２ウェル４２とを装備する。【選択図】  図４
2004336017.tif 000002
【特許請求の範囲】
【請求項１】
フォトダイオード、該フォトダイオードに接続された第１拡散層と電源電圧コンタクトに接続された第２拡散層との間にゲートを有するリセットトランジスタ、前記第２拡散層と第３拡散層との間にゲートを有するドライブトランジスタ、及び前記第３拡散層と第４拡散層との間にゲートを有するセレクトトランジスタを含んで構成された単位画素を有するＣＭＯＳイメージセンサであって、
前記第２拡散層のドライブトランジスタ側の一部、前記第３拡散層、及び前記第４拡散層を包含する第１ウェルと、
前記第２拡散層の前記電源電圧コンタクト接続部分の周辺領域を包含する第２ウェルとを備えていることを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記第１ウェルと前記第２ウェルとは、所定間隔をおいて配設されていることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項３】
前記第１ウェルと前記第２ウェルとは、互いに接続されたチャネル状ウェルとして形成されていることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項４】
前記第１ウェルと前記第２ウェルとは、ｐ型ウェルであることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項５】
フォトダイオード、該フォトダイオードと第１拡散層との間にゲートを有するトランスファトランジスタ、前記第１拡散層と電源電圧コンタクトに接続された第２拡散層との間にゲートを有するリセットトランジスタ、前記第２拡散層と第３拡散層との間にゲートを有するドライブトランジスタ、及び前記第３拡散層と第４拡散層との間にゲートを有するセレクトトランジスタを含んで構成された単位画素を有するイメージセンサであって、
前記第２拡散層が、前記リセットトランジスタのゲートエッジから該ゲートと反対方向に延びた第１領域と、該第１領域の前記ゲートエッジと略垂直なエッジ部の一部から前記第１領域と反対方向に前記ドライブトランジスタのゲートエッジまで延びた第２領域とを有し、
前記電源電圧コンタクトが、隣接する単位画素の前記フォトダイオードとの間の距離を確保するために、前記第２領域の前記隣接する単位画素のフォトダイオード側のエッジ部に沿う直線より、前記リセットトランジスタ側の領域における前記第２拡散層に配設されていることを特徴とするイメージセンサ。
【請求項６】
前記電源電圧コンタクトと前記隣接する単位画素のフォトダイオードとの間の距離は、前記電源電圧コンタクトに約２．５Ｖ〜約２．８Ｖの電圧が印加される場合、リーク電流が約１．０×１０-11Ａ／μｍ2〜約９．９×１０-11Ａ／μｍ2に抑えられるように、約０．２５μｍ〜約０．３８μｍとなっていることを特徴とする請求項５記載のイメージセンサ。
【請求項７】
前記電源電圧コンタクトと前記隣接する単位画素のフォトダイオードとの間の距離を確保するために、前記第１領域が、前記第２領域の前記隣接する単位画素のフォトダイオード側のエッジ部に沿う直線より、前記リセットトランジスタ側の領域に形成されていることを特徴とする請求項６記載のイメージセンサ。
【請求項８】
前記電源電圧コンタクトと前記隣接する単位画素のフォトダイオードとの間の距離を確保するために、該フォトダイオードは、該フォトダイオードの前記電源電圧コンタクトに最も近いエッジ部が、前記電源電圧コンタクトとの間の最短距離を結ぶ線に対し略垂直な直線に沿うように形成されていることを特徴とする請求項７記載のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサ、特にＣＭＯＳイメージセンサ（ＣＩＳ；ＣＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）に関する。
【背景技術】
【０００２】
通常、ＣＭＯＳイメージセンサは、その単位画素に、１つのフォトダイオード（Ｐｈｏｔｏｄｉｏｄｅ；ＰＤ）と４つのＮＭＯＳＦＥＴとを含んで構成されている。
【０００３】
４つのＮＭＯＳＦＥＴには、フォトダイオード（ＰＤ）で集められる光電荷をフローティング拡散領域（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ；ＦＤ）に伝送するトランスファトランジスタ（Ｔｒａｎｓｆｅｒ  ｔｒａｎｓｉｓｔｏｒ；Ｔｘ）、所望の値にノードの電位をセットし、電荷Ｃｐｄを排出してフローティング拡散領域ＦＤをリセットさせるリセットトランジスタ（Ｒｅｓｅｔ  ｔｒａｎｓｉｓｔｏｒ；Ｒｘ）、ソースフォロワ−バッファ増幅器（Ｓｏｕｒｃｅ  Ｆｏｌｌｏｗｅｒ  Ｂｕｆｆｅｒ  Ａｍｐｌｉｆｉｅｒ）の役割を果たすドライブトランジスタ（Ｄｒｉｖｅ  ｔｒａｎｓｉｓｔｏｒ；Ｄｘ）、及びスイッチングによるアドレッシングを可能にするセレクトトランジスタ（Ｓｅｌｅｃｔ  ｔｒａｎｓｉｓｔｏｒ；Ｓｘ）が含まれる。
【０００４】
図１は、従来の技術に係るＣＭＯＳイメージセンサの単位画素の構成を示す平面図である。
【０００５】
図１に示したように、従来の技術に係るＣＭＯＳイメージセンサは、フォトダイオード１１、フォトダイオード１１と第１拡散層となるフローティング拡散領域１３との間にトランスファゲート１２を有するトランスファトランジスタ、フローティング拡散領域１３と電源電圧コンタクト１７に接続された第２拡散層１０ａとの間にリセットゲート１４を有するリセットトランジスタ、第２拡散層１０ａと第３拡散層１０ｂとの間にドライブゲート１５を有するドライブトランジスタ、及び第３拡散層１０ｂと出力端コンタクト１８に接続された第４拡散層１０ｃとの間にセレクトゲート１６を有するセレクトトランジスタを含んで構成された単位画素を有する。
【０００６】
フォトダイオード１１は、トランスファゲート１２の一方の側の活性領域に、所定幅だけトランスファゲート１２とオーバーラップして形成されている。また、トランスファゲート１２の他方の側の活性領域には、第１拡散層となるフローティング拡散領域１３が形成されている。フォトダイオード１１は広い面積を有する略矩形状に形成されており、その一辺の一部からトランスファゲート１２下の接続領域を介してフローティング拡散領域１３に接続されている。該接続領域では、フォトダイオード１１からフローティング拡散領域１３に近づくにつれて、その幅が狭くなっている。
【０００７】
フローティング拡散領域１３は、リセットゲート１４下の領域を介して第２拡散層１０ａと接続されており、第２拡散層１０ａは、ドライブゲート１５下の領域を介して第３拡散層１０ｂと接続されており、第３拡散層１０ｂは、セレクトゲート１６下の領域を介して第４拡散層１０ｃと接続されている。
【０００８】
このように各単位画素には、図１のII−II線に沿ってフォトダイオード１１から第４拡
散層１０ｃに続く反時計回りの経路となる活性領域１０が形成されており、トランスファゲート１２、リセットゲート１４、ドライブゲート１５，及びセレクトゲート１６が所定間隔をおいて活性領域１０を横切るように配設されている。
【０００９】
第２拡散層１０ａは、リセットゲート１４のゲートエッジからリセットゲート１４と反対方向に延びた第１領域１０ａ１と、第１領域１０ａ１の前記ゲートエッジと略垂直なエッジ部の一部から第１領域１０ａ１と反対方向にドライブゲート１５のゲートエッジまで延びた第２領域１０ａ２とを有する。第２領域１０ａ２は、リセットゲート１４のゲートエッジと略垂直な第１領域１０ａ１のエッジ部のうち、リセットゲート１４寄りの部分からドライブゲート１５のゲートエッジまで延びるように形成されており、第１領域１０ａ１は、リセットゲート１４と反対側に突出部を有する。該突出部には、電源電圧端コンタクト１７が接続されている。
【００１０】
また、従来の技術に係るＣＭＯＳイメージセンサには、さらに、ドライブトランジスタ及びセレクトトランジスタに含まれる第２拡散層１０ａの一部、第３拡散層１０ｂ、及び第４拡散層１０ｃを包含するｐ型ウェル１９が形成されており、ｐ型ウェル１９内の第４拡散層１０ｃには、出力端コンタクト１８が接続されている。
【００１１】
図２は、図１のII−II線に沿う断面図である。
【００１２】
図２に示したように、図１に示した従来の技術に係るＣＭＯＳイメージセンサは、高濃度のｐ型不純物がドーピングされたｐ型基板２０上に、低濃度のｐ型不純物がドーピングされたｐ型エピタキシャル層２２が成長された基板上に形成されている。ｐ型エピタキシャル層２２の所定部分には、フィールド酸化膜１３が形成されており、フィールド酸化膜１３により画定された活性領域の所定領域に、上述したフォトダイオード、各トランジスタ、及びｐ型ウェル１９が形成されている。
【００１３】
また、図２に示したように、上述した各トランジスタのゲートのうち、トランスファゲート１２、及びリセットゲート１４は、ｐ型ウェル１９形成領域外の活性領域上に形成されており、ドライブゲート１５、及びセレクトゲート１６は、ｐ型ウェル１９形成領域内の活性領域上に形成されている。尚、これらの各ゲートの両側壁には、スペーサが形成されており、各ゲートの下にはゲート絶縁膜（図示せず）が設けられている。
【００１４】
また、図２に示したように、フォトダイオード１１は、深いｎ−領域２７と浅いｐ0領域２８とを含んで構成されており、フォトダイオード１１には深いｎ−領域２７と浅いｐ0領域２８とのｐｎ接合が形成されている。
【００１５】
フローティング拡散領域１３は、トランスファゲート１２とリセットゲート１４との間のｐ型エピタキシャル層２２表層部に形成された拡散層２６を含んで構成されている。
【００１６】
第２拡散層１０ａは、リセットゲート１４とドライブゲート１５との間のｐ型エピタキシャル層２２表層部に形成されており、ｐ型ウェル１９形成領域外の活性領域に形成されたリセットゲート１４側のＮ+拡散層２５と、ｐ型ウェル１９形成領域内の活性領域に形成されたドライブゲート１５側のＮ+拡散層２１とを備えている。ドライブトランジスタのソース・ドレインとなるＮ+拡散層２１は、ＬＤＤ２３構造を有する。同様に、ドライブトランジスタ及びセレクトトランジスタのソース・ドレインとなる第３拡散層１０ｂ、及び第４拡散層１０ｃは、ｐ型ウェル１９形成領域内の活性領域に形成されており、それぞれＬＤＤ２３構造を有するＮ+拡散層２１を備えている。尚、第４拡散層１０ｃのＮ+拡散層２１には、出力端コンタクト１８が接続されており、第２拡散層１０ａのＮ+拡散層２５には、電源電圧端コンタクト１７が接続されている。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記のような従来の技術に係るＣＭＯＳイメージセンサにおいては、電源電圧端コンタクト１７は、ｐ型ウェル１９形成領域外にあるＮ+拡散層２５に接続されている。そのため、電源電圧端コンタクト１７が接続される部分の接合構造は、ｐ型エピタキシャル層２２とＮ+拡散層２５との２層構造となっている。このような構成においては、電源電圧コンタクト１７に高電圧の電源電圧（ＶＤＤ）が印加された場合、Ｎ+拡散層２５の空乏領域の幅が大きくなり、このため隣接する単位画素に電子が流入する接合リークが生じてしまうという問題があった。
【００１８】
図３は、従来の技術に係るＣＭＯＳイメージセンサにおける電源電圧コンタクト１７から隣接する単位画素に電子ｅが流入する接合リークの状態を模式的に示す図である。
【００１９】
高電圧が印加された電源電圧端コンタクト１７から放出される電子ｅは、図示のように、隣接する単位画素のフォトダイオード１１に流入して接合リークが生じている。このような接合リークは黒欠陥画素（ｄａｒｋ  ｂａｄ  ｐｉｘｅｌ）の原因となってしまう。
【００２０】
本発明は、上記した従来の技術の問題点に鑑みてなされたものであって、電源電圧コンタクトから隣接する単位画素のフォトダイオードに電子が流入する接合リークを抑制することができるＣＭＯＳイメージセンサを提供することを目的としている。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明に係るＣＭＯＳイメージセンサは、フォトダイオード、該フォトダイオードに接続された第１拡散層と電源電圧コンタクトに接続された第２拡散層との間にゲートを有するリセットトランジスタ、前記第２拡散層と第３拡散層との間にゲートを有するドライブトランジスタ、及び前記第３拡散層と第４拡散層との間にゲートを有するセレクトトランジスタを含んで構成された単位画素を有するＣＭＯＳイメージセンサであって、前記第２拡散層のドライブトランジスタ側の一部、前記第３拡散層、及び前記第４拡散層を包含する第１ウェルと、前記第２拡散層の前記電源電圧コンタクト接続部分の周辺領域を包含する第２ウェルとを備えていることを特徴としている。
【００２２】
また、前記第１ウェルと前記第２ウェルとは、所定間隔をおいて配設されていることが望ましい。
【００２３】
また、前記第１ウェルと前記第２ウェルとは、互いに接続されたチャネル状ウェルとして形成されていることが望ましい。
【００２４】
また、前記第１ウェルと前記第２ウェルとは、ｐ型ウェルであることが望ましい。
【００２５】
本発明に係る別のＣＭＯＳイメージセンサは、フォトダイオード、該フォトダイオードと第１拡散層との間にゲートを有するトランスファトランジスタ、前記第１拡散層と電源電圧コンタクトに接続された第２拡散層との間にゲートを有するリセットトランジスタ、前記第２拡散層と第３拡散層との間にゲートを有するドライブトランジスタ、及び前記第３拡散層と第４拡散層との間にゲートを有するセレクトトランジスタを含んで構成された単位画素を有するイメージセンサであって、前記第２拡散層が、前記リセットトランジスタのゲートエッジから該ゲートと反対方向に延びた第１領域と、該第１領域の前記ゲートエッジと略垂直なエッジ部の一部から前記第１領域と反対方向に前記ドライブトランジスタのゲートエッジまで延びた第２領域とを有し、前記電源電圧コンタクトが、隣接する単位画素の前記フォトダイオードとの間の距離を確保するために、前記第２領域の前記隣接する単位画素のフォトダイオード側のエッジ部に沿う直線より、前記リセットトランジスタ側の領域における前記第２拡散層に配設されていることを特徴としている。
【００２６】
また、前記電源電圧コンタクトと前記隣接する単位画素のフォトダイオードとの間の距離は、前記電源電圧コンタクトに約２．５Ｖ〜約２．８Ｖの電圧が印加される場合、リーク電流が約１．０×１０-11Ａ／μｍ2〜約９．９×１０-11Ａ／μｍ2に抑えられるように、約０．２５μｍ〜約０．３８μｍとなっていることが望ましい。
【００２７】
また、前記電源電圧コンタクトと前記隣接する単位画素のフォトダイオードとの間の距離を確保するために、前記第１領域が、前記第２領域の前記隣接する単位画素のフォトダイオード側のエッジ部に沿う直線より、前記リセットトランジスタ側の領域に形成されていることが望ましい。
【００２８】
また、前記電源電圧コンタクトと前記隣接する単位画素のフォトダイオードとの間の距離を確保するために、該フォトダイオードは、該フォトダイオードの前記電源電圧コンタクトに最も近いエッジ部が、前記電源電圧コンタクトとの間の最短距離を結ぶ線に対し略垂直な直線に沿うように形成されていることが望ましい。
【発明の効果】
【００２９】
本発明に係るＣＭＯＳイメージセンサによれば、電源電圧コンタクトが接続される接合部分の隔離特性を強化することができ、これによって、電源電圧コンタクトから隣接する単位画素のフォトダイオードに電子が流入する接合リークを抑制することができる。
【００３０】
また、隣接する単位画素間の別の接合リークを減少させることもできるので、クロストークを防止し、優れたイメージ品質を得ることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の好ましい実施の形態について、添付した図面を参照しながら説明する。
【００３２】
図４は、本発明の第１の実施の形態に係るＣＭＯＳイメージセンサの単位画素の構成を示す平面図である。
【００３３】
図４に示したように、本実施の形態に係るＣＭＯＳイメージセンサは、フォトダイオード３１、フォトダイオード３１と第１拡散層となるフローティング拡散領域３３との間にトランスファゲート３２を有するトランスファトランジスタ、フローティング拡散領域３３と電源電圧コンタクト３７に接続された第２拡散層３０ａとの間にリセットゲート３４を有するリセットトランジスタ、第２拡散層３０ａと第３拡散層３０ｂとの間にドライブゲート３５を有するドライブトランジスタ、及び第３拡散層３０ｂと出力端コンタクト３８に接続された第４拡散層３０ｃとの間にセレクトゲート３６を有するセレクトトランジスタを含んで構成された単位画素を有する。
【００３４】
フォトダイオード３１は、トランスファゲート３２の一方の側の活性領域に、所定幅だけトランスファゲート３２とオーバーラップして形成されている。また、トランスファゲート３２の他方の側の活性領域には、第１拡散層となるフローティング拡散領域３３が形成されている。フォトダイオード３１は広い面積を有する略矩形状に形成されており、その一辺の一部からトランスファゲート３２下の領域を介して、フローティング拡散領域３３に接続されている。該接続領域では、フォトダイオード３１からフローティング拡散領域３３に近づくにつれて、その幅が狭くなっている。
【００３５】
フローティング拡散領域３３は、リセットゲート３４下の領域を介して第２拡散層３０ａと接続されており、第２拡散層３０ａは、ドライブゲート３５下の領域を介して第３拡散層３０ｂと接続されている。また、第３拡散層３０ｂは、セレクトゲート３６下の領域を介して第４拡散層３０ｃと接続されている。
【００３６】
このように各単位画素には、フォトダイオード３１から第４拡散層３０ｃに続く反時計回りの経路となる活性領域３０が形成されており、トランスファゲート３２、リセットゲート３４、ドライブゲート３５、及びセレクトゲート３６が所定間隔をおいて活性領域３０を横切るように配設されている。
【００３７】
第２拡散層３０ａは、リセットゲート３４のゲートエッジからリセットゲート３４と反対方向に延びた第１領域３０ａ１と、第１領域３０ａ１の前記ゲートエッジと略垂直なエッジ部の一部から第１領域３０ａ１と反対方向にドライブゲート３５のゲートエッジまで延びた第２領域３０ａ２とを有する。第２領域３０ａ２は、リセットゲート３４のゲートエッジと略垂直な第１領域３０ａ１のエッジ部のうち、リセットゲート３４寄りの部分からドライブゲート３５のゲートエッジまで延びるように形成されており、第１領域３０ａ１は、リセットゲート３４と反対側に突出部を有する。該突出部には、電源電圧端コンタクト３７が接続されている。
【００３８】
本実施の形態に係るＣＭＯＳイメージセンサは、さらに、第２拡散層３０ａのドライブトランジスタ側の一部、第３拡散層３０ｂ、及び第４拡散層３０ｃを包含するｐ型ウェルである第１ウェル４１と、第１ウェル４１と所定間隔をおいて配設され、第２拡散層３０ａの電源電圧コンタクト３７接続部分の周辺領域を包含するｐ型ウェルである第２ウェル４２とを備えた、デュアルｐ型ウェル構造となっている。
【００３９】
このように構成された本実施の形態に係るＣＭＯＳイメージセンサによれば、電源電圧コンタクト接続部分の周辺領域を包含する第２ｐ型ウェル４２によって、電源電圧コンタクト３７が接続される接合部分の隔離特性を強化することができ、これによって、電源電圧コンタクト３７から隣接する単位画素のフォトダイオードに電子が流入する接合リークを抑制することができる。また、隣接する単位画素間の別の接合リークを減少させることもできるので、クロストークを防止し、優れたイメージ品質を得ることができる。
【００４０】
図５は、本発明の第２の実施の形態に係るＣＭＯＳイメージセンサの単位画素の構成を示す平面図である。図示のように、図４に示した第１の実施の形態における第１ウェル４１及び第２ウェル４２を除く構成要素については、第１の実施の形態のものと同様であるので、同じ符号を付しその詳細な説明を省略する。
【００４１】
本実施の形態においては、第２拡散層３０ａのドライブトランジスタ側の一部、第３拡散層３０ｂ、及び第４拡散層３０ｃを包含するｐ型ウェルである第１ウェルと、第２拡散層３０ａの電源電圧コンタクト３７接続部分の周辺領域を包含するｐ型ウェルである第２ウェルとは、互いに接続されたチャネル状ウェル４３Ａとして形成されている。すなわち、チャネル状ウェル４３Ａは、出力端コンタクト３８から電源電圧コンタクト３７接続部分の周辺領域までの第２拡散層３０ａ、第３拡散層３０ｂ、及び第４拡散層３０ｃを包含するｐ型ウェルとなっている。
【００４２】
このように構成された本実施の形態に係るＣＭＯＳイメージセンサによれば、チャネル状ウェル４３によって、上記実施の形態の場合と同様に、電源電圧コンタクト３７が接続される接合部分の隔離特性を強化することができ、これによって、高電圧印加時に電源電圧コンタクト３７から隣接する単位画素のフォトダイオードに電子が流入する接合リークを抑制することができる。また、隣接する単位画素間の別の接合リークを減少させることもできるので、クロストークを防止し、優れたイメージ品質を得ることができる。
【００４３】
また、本実施の形態では、ｐ型ウェルとなるチャネル状ウェル４３が、電源電圧コンタクト３７から第４領域３０ｃまでの広い領域に拡がっているので、ｐ型ウェルを形成するイオン注入処理前のフォトレジスト処理において、感光膜の厚さをより厚くして、フォトマスク工程のマージンを拡大することができるので、ｐ型ウェルの画定が容易となる。
【００４４】
図６は、本発明の第３の実施の形態に係るＣＭＯＳイメージセンサの単位画素の構成を示す平面図である。図示のように、図４に示した第１の実施の形態における第２ウェル４２、及び電源電圧コンタクト３７を除く構成要素については、第１の実施の形態のものと同様であるので、同じ符号を付しその詳細な説明を省略する。
【００４５】
本実施の形態においては、図４に示した第１の実施の形態の場合と同様に、第２拡散層３０ａのドライブトランジスタ側の一部、第３拡散層３０ｂ、及び第４拡散層３０ｃを包含するｐ型ウェルである第１ウェル４１は形成されているが、図４に示したような第２ウェル４２は形成されていない。その代わりに、本実施の形態では、電源電圧コンタクト３７Ａが、図示した単位画素構成の左側に隣接する単位画素（図示せず）から離れるように、破線で示した第１の実施の形態での位置から所定距離だけトランスファゲート３２側に寄せて配設されている。
【００４６】
本実施の形態においても、第２拡散層３０ａは、リセットゲート３４のゲートエッジからリセットゲート３４と反対方向に延びた第１領域３０ａ１と、第１領域３０ａ１の前記ゲートエッジと略垂直なエッジ部の一部から第１領域３０ａ１と反対方向にドライブゲート３５のゲートエッジまで延びた第２領域３０ａ２とを有する。そして、第２領域３０ａ２は、リセットゲート３４のゲートエッジと略垂直な第１領域３０ａ１のエッジ部のうち、リセットゲート３４寄りの部分からドライブゲート３５のゲートエッジまで延びるように形成されており、第１領域３０ａ１は、リセットゲート３４と反対側に突出部を有する。
【００４７】
しかし、本実施の形態においては、電源電圧コンタクト３７Ｂは、上記隣接する単位画素のフォトダイオード（図示せず）との間の距離を確保するために、第２領域３０ａ２の隣接する単位画素のフォトダイオード（図示せず）側のエッジ部に沿う直線Ｌより、リセットトランジスタ側の領域における第２拡散層３０ａに配設されている。
【００４８】
電源電圧コンタクト３７Ｂと上記隣接する単位画素のフォトダイオードのエッジ部との間の距離は、電源電圧コンタクト３７Ｂに約２．５Ｖ〜約２．８Ｖの電圧が印加される場合、リーク電流が約１．０×１０-11Ａ／μｍ2〜約９．９×１０-11Ａ／μｍ2に抑えられるように、約０．２５μｍ〜約０．３８μｍとなっていることが好ましい。
【００４９】
このように構成された本実施の形態に係るＣＭＯＳイメージセンサによれば、電源電圧コンタクト３７Ｂが上記隣接する単位画素のフォトダイオード（図示せず）との間に十分な距離を確保することができるので、電源電圧コンタクト３７が接続される接合部分の隔離特性を強化することができ、これによって、高電圧印加時に電源電圧コンタクト３７Ｂから隣接する単位画素内のフォトダイオード領域（図示せず）に電子が流入する接合リークを抑制することができる。
【００５０】
図７は、本発明の第４の実施の形態に係るＣＭＯＳイメージセンサの単位画素の構成を示す平面図である。図７では、トランスファゲート、ドライブゲート等の図示を省略しているが、図６に示した第３の実施の形態における活性領域３０、及び電源電圧コンタクト３７Ｂを除く構成要素については、第３の実施の形態のものと同様であるので、その詳細な説明を省略する。
【００５１】
本実施の形態における活性領域７０も、上記実施の形態と同様に、フォトダイオード３１Ｃから第２拡散層７０ａを経て、第１ウェル４１Ｃ内の出力端コンタクト（図示せず）に接続された拡散層７０ｂに続く反時計回りの経路となっている。
【００５２】
また、第２拡散層７０ａは、リセットゲート３４Ｃのゲートエッジからリセットゲート３４Ｃと反対方向に延びた第１領域７０ａ１と、第１領域７０ａ１の前記ゲートエッジと略垂直なエッジ部の一部から第１領域７０ａ１と反対方向に第１ウェル４１Ｃ内のドライブゲートのゲートエッジ（図示せず）まで延びた第２領域７０ａ２とを有する。
【００５３】
しかし、本実施の形態においては、第２拡散層７０ａは、電源電圧コンタクト３７Ｃと隣接する単位画素のフォトダイオード３１Ｃとの間の距離を確保するために、第１領域７０ａ１が、第２領域７０ａ２の前記隣接する単位画素のフォトダイオード３１Ｃ側のエッジ部に沿う直線Ｌ１より、リセットトランジスタ３４Ｃ側の領域に形成されている。したがって、第１領域７０ａ１は、従来の技術及び上述した実施の形態における第１領域のように、リセットゲート３４Ｃと反対側に突出する突出部７０ａ３を備えていない。それにともなって、電源電圧コンタクト３７Ｃは、直線Ｌ１よりさらにリセットゲート３４側に寄った領域に配設されている。尚、電源電圧コンタクト３７Ｃと上記隣接する単位画素のフォトダイオード３１Ｃのエッジ部との間の距離ｒは、上記第３の実施の形態の場合と同様に、約０．２５μｍ〜約０．３８μｍとなっていることが好ましい。
【００５４】
このように構成された本実施の形態に係るＣＭＯＳイメージセンサによれば、電源電圧コンタクト３７Ｃ、及び第２拡散層７０ａの第１領域７０ａ１と、隣接する単位画素のフォトダイオード（図示せず）との間に十分な距離ｒを確保することができる。したがって、電源電圧コンタクト３７Ｃが接続される接合部分の隔離特性を強化することができ、これによって、高電圧印加時に電源電圧コンタクト３７Ｃから隣接する単位画素内のフォトダイオード領域３１Ｄに電子が流入する接合リークを抑制することができる。
【００５５】
図８は、本発明の第５の実施の形態に係るＣＭＯＳイメージセンサの単位画素の構成を示す平面図である。図示のように、図７に示した第４の実施の形態におけるフォトダイオード３１Ｃを除く構成要素については、第４の実施の形態のものと同様であるので、同じ符号を付しその詳細な説明を省略する。
【００５６】
本実施の形態においても、図７に示した第４の実施の形態の場合と同様に、電源電圧コンタクト３７Ｃがリセットゲート３４側に寄った第２拡散層７０ａ内の領域に形成されており、且つ第２拡散層７０ａは突出部７０ａ３を備えていない。
【００５７】
本実施の形態では、さらに、電源電圧コンタクト３７Ｃと隣接する単位画素のフォトダイオード３１Ｄとの間の距離ｒを確保するために、フォトダイオード３１Ｄは、フォトダイオード３１Ｄの電源電圧コンタクト３７Ｃに最も近いエッジ部３１Ｄａが、電源電圧コンタクト３７Ｃとの間の最短距離を結ぶ線に対し略垂直な直線Ｌ２に沿うように形成されている。即ち、フォトダイオード３１Ｄは、従来の技術及び上述した実施の形態におけるフォトダイオードのように、電源電圧コンタクト３７Ｃに近い領域に破線で示したような角状のエッジ領域３１Ｄｂを備えていない。
【００５８】
このように構成された本実施の形態に係るＣＭＯＳイメージセンサによれば、隣接する単位画素のフォトダイオード３１Ｄと、電源電圧コンタクト３７Ｃ及び第２拡散層７０ａの第１領域７０ａ１との間にさらに十分な距離ｒを確保することができるので、電源電圧コンタクト３７Ｃが接続される接合部分の隔離特性をさらに強化することができ、これによって、高電圧印加時に電源電圧コンタクト３７Ｃから隣接する単位画素内のフォトダイオード領域３１Ｄに電子が流入する接合リークをさらに抑制することができる。
【００５９】
尚、本実施の形態においては、フォトダイオード３１Ｄのエッジ部３１Ｄａが上記直線Ｌ２に沿うと共に、電源電圧コンタクト３７Ｃがリセットゲート３４Ｃ側に寄った領域に配設されているが、電源電圧コンタクト周囲の構成として、図４に示した第１の実施の形態のもの、或いは図６に示した第３の実施の形態のものを適用するなど種々の変更が可能である。
【００６０】
以上、本発明を好適な実施の形態に基づいて説明したが、本発明は、上述した実施の形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で種々の変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００６１】
【図１】従来の技術に係るＣＭＯＳイメージセンサの単位画素の構成を示す平面図である。
【図２】図１のII−II線に沿う断面図である。
【図３】従来の技術に係るＣＭＯＳイメージセンサにおける電源電圧コンタクトから隣接する単位画素に電子が流入する接合リークの状態を模式的に示す図である。
【図４】本発明の第１の実施の形態に係るＣＭＯＳイメージセンサの単位画素の構成を示す平面図である。
【図５】本発明の第２の実施に形態に係るＣＭＯＳイメージセンサの単位画素の構成を示す平面図である。
【図６】本発明の第３の実施の形態に係るＣＭＯＳイメージセンサの単位画素の構成を示す平面図である。
【図７】本発明の第４の実施の形態に係るＣＭＯＳイメージセンサの単位画素の構成を示す平面図である。
【図８】本発明の第５の実施に形態に係るＣＭＯＳイメージセンサの単位画素の構成を示す平面図である。
【符号の説明】
【００６２】
３０、７０  活性領域
３０ａ、７０ａ  第２拡散層
３０ａ１、７０ａ１  第１領域
３０ａ２、７０ａ２  第２領域
３０ｂ、７０ｂ  第３拡散層
３０ｃ、７０ｃ  第４拡散層
３１、３１Ｃ、３１Ｄ  フォトダイオード
３１Ｄａ  エッジ部
３２  トランスファゲート
３３、７３  フローティング拡散領域
３４、３４Ｃ  リセットゲート
３５  ドライブゲート
３６  セレクトゲート
３７、３７Ｂ、３７Ｃ  電源電圧コンタクト
３８  出力端コンタクト
４１、４１Ｃ  第１ウェル
４２  第２ウェル
４３Ａ  チャネル状ウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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