(57)【要約】【課題】強誘電体不揮発性メモリに関し、加熱による読み出しエラーを防止すること。【解決手段】複数の第１のビット線１９にスイッチングトランジスタ１１を介して一端が接続される複数の記憶用強誘電体キャパシタ１５と、記憶用強誘電体キャパシタ１５のそれぞれの他端に接続される第１のプレート線１７と、第２のビット線２０に第１のｎチャネルＭＯＳトランジスタ１２を介して一端が接続される第１の参照用強誘電体キャパシタ１６と、第１の参照用強誘電体キャパシタ１６の他端に接続される第２のプレート線１８と、第２のプレート線１８に接続されるｐチャネルＭＯＳトランジスタ２５とを含む。【選択図】  図４
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【特許請求の範囲】
【請求項１】
複数の第１のビット線にスイッチングトランジスタを介して一端が接続される複数の記憶用強誘電体キャパシタと、
前記記憶用強誘電体キャパシタのそれぞれの他端に接続される第１のプレート線と、
第２のビット線に第１のｎチャネルＭＯＳトランジスタを介して一端が接続される第１の参照用強誘電体キャパシタと、
前記第１の参照用強誘電体キャパシタの他端に接続される第２のプレート線と、
前記第２のプレート線に接続されるｐチャネルＭＯＳトランジスタと
を有することを特徴とする半導体装置。
【請求項２】
前記ｐチャネルＭＯＳトランジスタは、前記第１のプレート線と前記第２のプレート線が接続されるプレートドライバ回路内に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記プレートドライバ回路は、前記ｐチャネルＭＯＳトランジスタがオンの状態で、前記第２のビット線よりも低い電圧を前記ｐチャネルＭＯＳトランジスタを介して前記第２のプレート線に印可する構造を有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
第３のビット線に第２のｎチャネルＭＯＳトランジスタを介して一端が接続される第２の参照用強誘電体キャパシタと、
前記第２の参照用強誘電体キャパシタの他端に接続される第３のプレート線と、
前記第３のプレート線に接続される第３のｎチャネルＭＯＳトランジスタと
をさらに有することを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
第１、第２のトランジスタと第１、第２の記憶用強誘電体キャパシタによって１ビットを記憶する２Ｔ２Ｃ方式のメモリセル領域と、
第３のトランジスタと第３の記憶用強誘電体キャパシタによって１ビットを記憶する１Ｔ１Ｃ方式のメモリセル領域と
を有することを特徴とする半導体装置。
【請求項６】
前記２Ｔ２Ｃ方式のメモリセル領域は、前ビット数の１％以下の範囲の領域であることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、より詳しくは、メモリセルに強誘電体キャパシタを有する半導体装置に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリの１つとして、例えばＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と呼ばれる強誘電体不揮発性メモリが知られている。
【０００３】
強誘電体不揮発性メモリは、分極電荷と印加電圧の関係がヒステリシス特性を有する強誘電体キャパシタを持ち、強誘電体キャパシタの分極反転を利用して「１」又は「０」のデータを記憶する構造を有している。そのような強誘電体不揮発性メモリは、高速動作、低消費電力が可能であり、今後の発展が見込まれている。
【０００４】
強誘電体不揮発性メモリの記憶方式としては、現在さまざまなものが提案されていて、トランジスタとキャパシタをそれぞれ１つずつ使用して１ビットを記憶する１Ｔ１Ｃ方式と、トランジスタとキャパシタをそれぞれ２つずつ使用して１ビットを記憶する２Ｔ２Ｃ方式がある。１Ｔ１Ｃ方式は、２Ｔ２Ｃ方式に比べて素子の数を少なくしてセル面積を減らすことが可能である。また、１Ｔ１Ｃ方式と２Ｔ２Ｃ方式を制御回路によって切り換える構造も下記の特許文献１に記載されているが、セル面積は２Ｔ２Ｃ方式に支配される。
【０００５】
１Ｔ１Ｃ方式の強誘電体不揮発性メモリは、例えば下記の特許文献２に記載されているように、「０」又は「１」のデータを判断するために、記憶用の強誘電体キャパシタ（以下に、メモリキャパシタという。）の他に、データ読み出し用の参照値を出力するための参照用の強誘電体キャパシタ（以下に、リファレンスキャパシタという。）が必要となる。
【０００６】
次に、１Ｔ１Ｃ方式のメモリセルの基本を図１，図２に基づいて説明する。
【０００７】
図１において、強誘電体不揮発性メモリのメモリセル領域に形成された第１、第２のビット線１０１ａ，１０１ｂの一端はカラム（列）デコーダ１０２  に接続され、それらの他端はセンスアンプ１０３  に接続されている。また、メモリセル領域では、第１、第２のビット線１０１ａ，１０１ｂと直交する方向に複数のメモリ用のワード線１０４ａとメモリ用のプレート線１０５ａが交互に複数本形成されている。メモリセル用のワード線１０４ａはロウ（行）デコーダ１０６  に接続され、メモリセル用のプレート線１０５ａはプレートドライバ１０７  に接続される。
【０００８】
第１のビット線１０１ａと各メモリセル用のプレート線１０５ａの間には、第１のｎチャネルＭＯＳトランジスタ１０８ａのソース／ドレインを介してメモリキャパシタ１０９ａが接続されている。また、第１のｎチャネルＭＯＳトランジスタ１０８ａのゲート電極にはメモリセル用のワード線１０４ａが接続されている。
【０００９】
また、プレートドライバ１０７  にはリファレンス用のプレート線１０５ｂが接続され、さらに、ロウデコーダ１０６  にはリファレンス用のワード線１０４ｂが接続されている。そして、リファレンス用のプレート線１０５ｂと第２のビット線１０１ｂの間には、第２のｎチャネルＭＯＳトランジスタ１０８ｂのソース／ドレインを介してリファレンスキャパシタ１０９ｂが接続されている。第２のｎチャネルＭＯＳトランジスタ１０８ｂのゲート電極は、リファレンス用のワード線１０４ｂに接続されている。
【００１０】
このような強誘電体不揮発性メモリでは、カラムデコーダ１０２  から第１、第２のビット線１０１ａ，１０１ｂに選択された電圧が印加されるとともに、ロウレコーダ１０６  から第１、第２のワード線１０１ａ，１０１ｂに選択された電圧が印加され、プレートドライバ１０７  からメモリセル用のプレートライン１０５ａとリファレンス用のプレートライン１０５ｂに選択された電圧が印加される。
【００１１】
そして、データ読み出し時には、第１のビット線１０１ａの電位変化量と第２のビット線１０１ｂの電位変化量をセンスアンプ１０３  によって比較し、２つの電位変化量の差の大きさによってデータを検出する。
【００１２】
次に、強誘電体不揮発性メモリに記憶されたデータの読み出し動作について説明する。ここで、データの書き込み、読み出し以外の状態では、リファレンスキャパシタ１０９ｂには、常時「０」のデータが記憶されていて、リファレンスキャパシタ１０９ｂの分極電荷量は図２に示すヒステリシス線ＩのＣ点の＋Ｑ２  となる。
【００１３】
メモリキャパシタ１０９ａに「１」のデータが書き込まれた状態では、メモリキャパシタ１０９ａの分極電荷量は図２に示すヒステリシス線ＩＩのＡ点の−Ｑ１  となる。また、メモリキャパシタ１０９ａに「０」のデータが書き込まれた状態では、メモリキャパシタ１０９ａの分極電荷量は図２のヒステリシス線ＩＩのＢ点の＋Ｑ１  となる。
【００１４】
そして、メモリキャパシタ１０９ａのデータを読み出す場合には、図３に示すようなタイミングで第１、第２のワード線１０４ａ，１０４ｂ、第１、第２のプレート線１０５ａ，１０５ｂの電圧を変化させ、これに伴い第１、第２のビット線１０１ａ，１０１ｂの電圧も変化する。
【００１５】
まず、ロウデコーダ１０６  から第１、第２のワード線１０４ａ，１０４ｂに印加される信号の電圧が０からＶｃｃに立ち上がった後に、プレートドライバ１０７  から第１、第２のプレート線１０５ａ，１０５ｂに印加される信号の電圧が０からＶｃｃに立ち上がる。なお、０は接地電圧、Ｖｃｃは電源電圧であって単位はボルトである。これにより、メモリキャパシタ１０９ａには電圧Ｖ１  が印加されてその分極状態は、図２に示すヒステリシスループＩＩに沿って移動して最終的に点Ｄになり、分極電荷量は＋Ｑ０１となる。なお、メモリキャパシタ１０９ａに印加される電圧Ｖ１  は、電圧降下によってＶｃｃより低くなる。
【００１６】
ここで、メモリキャパシタ１０９ａのデータが「１」の場合にはメモリキャパシタ１０９ａの分極方向が反転するが、データが「０」の場合にはメモリキャパシタ１０９ａの分極方向は反転しない。同時に、リファレンスキャパシタ１０９ｂの分極状態は図２に示すヒステリシスループＩに沿って移動して最終的にＣ点からＥ点に変化し、分極電荷量はＱ０２となり、分極方向は反転しない。
【００１７】
従って、メモリキャパシタ１０９ａにおいて、データ「１」が書き込まれているときには分極電荷の移動量はα＝＋Ｑ０１−（−Ｑ１  ）となり、データ「０」が書き込まれているときには分極電荷の移動量はβ＝＋Ｑ０１−（Ｑ１  ）となる。
【００１８】
一方、リファレンスキャパシタ１０９ｂにおいて、分極電荷の移動量はγ＝＋Ｑ０２−Ｑ２  となる。
【００１９】
これらの分極電荷の移動量α、β、γに応じてビット線１０１ａ，１０１ｂの電位が上昇し、その上昇量をセンスアンプ１０３  が増幅する。そして、分極電荷の移動量α、β、γに基づいて第１のビット線１０１ａと第２のビット線１０１ｂの電位変化値を比較し、メモリキャパシタ１０９ａに「１」及び「０」のいずれが記憶されているかを読み取る。具体的には、第１のビット線１０１ａの電位の変化値が第２のビット線１０１ｂの電位の変化値より大きい場合（α＞γ）にはメモリキャパシタ１０９ａには「１」が記憶されていると読み取り、逆に小さい場合（γ＞β）にはメモリキャパシタ１０９ａには「０」が記憶されていると読み取る。
【００２０】
従って、メモリキャパシタ１０９ａの読み取りを正確に行うためには、図２に示すリファレンスキャパシタ１０９ｂの分極電荷の移動量γが、メモリキャパシタ１０９ａの分極電荷の反転移動量αと非反転移動量βとの間の大きさに設定される必要がある。
【００２１】
【特許文献１】
特開平９−１２０７００号公報（段落番号００１１〜００１６）
【特許文献２】
特開平８−３２１１８６号公報（段落番号００５７〜００６３、図９）
【００２２】
【発明が解決しようとする課題】
ところで、強誘電体不揮発性メモリでは、樹脂封止、半田接合などの熱処理（以下、実装／ＩＲ熱処理という。）前にチップ毎の識別番号などのデータを顧客の要求によって書き込んでおく場合がある。
【００２３】
しかし、リファレンスキャパシタ１０９ｂのヒステリシスループの点Ｃの分極電荷量Ｑ２  は、２００〜２５０℃の温度で大きく減極しやすい。
【００２４】
減極したリファレンスキャパシタ１０９ｂでは、残留分極電荷量が図２の分極電荷量軸上の点Ｃ’へと変化して、データ読み出し時の分極電荷の移動量がγ’（γ’＞α＞β）と大きくなってしまう。この結果、リファレンスキャパシタ１０９ｂの残留分極量に基づくメモリキャパシタ１０９ａのデータの読み出しができなくなる。
【００２５】
リファレンスキャパシタ１０９ｂの熱により変化した残留分極量は、温度を戻して再書き込みをすれば点Ｃに戻るが、加熱処理前に書き込んだ意味がなくなってしまう。
【００２６】
なお、メモリセルキャパシタ１０９ａも熱により減極する可能性はあるが、メモリセルキャパシタ１０９ａは第１のビット線１０１ａに多く接続されているので、その減極の量はリファレンスキャパシタ１０９ｂのように大きくない。
【００２７】
本発明の目的は、熱処理前に書き込まれるデータの読み出し不良の発生を抑制することができる半導体装置を提供することにある。
【００２８】
【課題を解決するための手段】
本発明の一観点によれば、複数の第１のビット線にスイッチングトランジスタを介して一端が接続される複数の記憶用強誘電体キャパシタと、前記記憶用強誘電体キャパシタのそれぞれの他端に接続される第１のプレート線と、第２のビット線に第１のｎチャネルＭＯＳトランジスタを介して一端が接続される第１の参照用強誘電体キャパシタと、前記第１の参照用強誘電体キャパシタの他端に接続される第２のプレート線と、前記第２のプレート線に接続されるｐチャネルＭＯＳトランジスタとを有する半導体装置が提供される。
【００２９】
本発明の他の観点によれば、第１、第２のトランジスタと第１、第２の記憶用強誘電体キャパシタによって１ビットを記憶する２Ｔ２Ｃ方式のメモリセル領域と、第３のトランジスタと第３の記憶用強誘電体キャパシタによって１ビットを記憶する１Ｔ１Ｃ方式のメモリセル領域とを有する半導体装置が提供される。
【００３０】
本発明によれば、１Ｔ１Ｃ方式の強誘電体不揮発性メモリにおいて、リファレンスキャパシタとビット線の間に接続されるトランジスタとしてｎチャネルＭＯＳトランジスタを用い、そのリファレンスキャパシタに接続するプレート線に接続されるトランジスタとしてｐチャネルＭＯＳトランジスタを用いている。
【００３１】
ここで、リファレンスキャパシタに書き込まれた参照データを読み出す時に、ｐチャネルＭＯＳトランジスタ及びプレート線を介してリファレンスキャパシタにはビット線に対して負の電圧を印可する。なお、参照データは、リファレンスキャパシタのビット線側がプラス、プレート線側がマイナスの分極電荷となっている。
【００３２】
そのように、リファレンスキャパシタのプレート線に電圧を印可するスイッチングトランジスタとしてｐチャネルＭＯＳトランジスタを適用すると、リファレンスキャパシタに書き込まれた蓄積電荷が減極しにくくなる。
【００３３】
また、別の本発明によれば、２Ｔ２Ｃ方式のメモリセル領域と１Ｔ１Ｃ方式のメモリセル領域を併存させて、実装／ＩＲ熱処理の前に２Ｔ２Ｃ方式のメモリセル領域を選択してデータを書き込むようにしている。
【００３４】
２Ｔ２Ｃ方式のメモリセルは、リファレンスキャパシタが不要であるので、加熱処理前にデータが書き込まれていても、加熱処理によってデータの読み出しエラーが生じにくい。また、１Ｔ１Ｃ方式のメモリセルも併存させたので、メモリセル領域全体の面積は、完全な２Ｔ２Ｃ方式の強誘電体不揮発性メモリに比べて縮小化することが可能になる。
【００３５】
【発明の実施の形態】
以下に、本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図４は、本発明の第１実施形態に係る強誘電体不揮発性メモリの回路図、図５は、その強誘電体不揮発性メモリのリファレンスセルを示す回路図、図６は、その強誘電体不揮発性メモリのメモリキャパシタとリファレンスキャパシタの電圧・分極電荷量の関係を示す図である。
【００３６】
図４において、シリコン基板（不図示）には縦横に間隔をおいて複数の第１のｎチャネルＭＯＳトランジスタ１１が形成されている。横方向に１つずつ並ぶ第１のｎチャネルＭＯＳトランジスタ１１は１つの列となり、縦方向に１つずつ並ぶ第１のｎチャネルＭＯＳトランジスタ１１は１つの行となる。また、シリコン基板には、最終番目の列の第１のｎチャネルＭＯＳトランジスタ１１から間隔をおいて、第２のｎチャネルＭＯＳトランジスタ１２が横方向一列に複数形成されている。
【００３７】
また、第１及び第２のｎチャネルＭＯＳトランジスタ１１，１２を区画するためにシリコン基板の表面に形成された素子分離絶縁膜（不図示）の上には、第１のｎチャネルＭＯＳトランジスタ１１のゲート電極同士を列毎に接続するメモリ用のワード線１３が間隔をおいて複数形成されている。
【００３８】
さらに、素子分離絶縁膜の上には、横方向に並ぶ複数の第２のｎチャネルＭＯＳトランジスタ１２のゲート電極を接続するリファレンス用のワード線１４が形成されている。
【００３９】
第１及び第２のｎチャネルＭＯＳトランジスタ１１，１２を覆う第１絶縁膜（不図示）の上には、複数の第１のｎチャネルＭＯＳトランジスタ（スイッチングトランジスタ）１１のそれぞれの近傍にメモリキャパシタ（記憶用強誘電体キャパシタ）１５が形成され、さらに、複数の第２のｎチャネルＭＯＳトランジスタ（スイッチングトランジスタ）１２のそれぞれの近傍にリファレンスキャパシタ（参照用強誘電体キャパシタ）１６が形成されている。
【００４０】
メモリキャパシタ１５として、強誘電体膜、例えばＰＺＴ膜を第１電極と第２電極により挟む構造の強誘電体キャパシタが用いられている。同様に、リファレンスキャパシタ１６として、第１電極と第２電極に挟まれる強誘電体膜を有する強誘電体キャパシタが用いられている。
【００４１】
また、メモリキャパシタ１５、リファレンスキャパシタ１６は、第２絶縁膜（不図示）に覆われている。第２絶縁膜の上方では、第１、第２のワード線１３，１４に格子状に交差するメモリ用のビット線１９及びリファレンス用のビット線２０が形成されている。メモリセル用のビット線１９とリファレンス用のビット線２０は、それぞれ横方向に間隔をおいて交互に複数形成されている。
【００４２】
メモリセル用のビット線１９には、各行毎に並ぶ複数の第１のｎチャネルＭＯＳトランジスタ１１のソース／ドレインの一方のノードが接続されている。これにより、各列に並ぶ複数の第１のｎチャネルＭＯＳトランジスタ１１は異なるメモリ用のビット線１９に接続されることになる。
【００４３】
また、複数の第１のｎチャネルＭＯＳトランジスタ１１のソース／ドレインの他方のノードのそれぞれには、メモリキャパシタ１５の第１電極が接続されている。また、同じ列の複数のメモリキャパシタ１５の第２電極は、同じメモリ用のプレート線１７に接続される。これにより、縦方向に並ぶ複数のメモリキャパシタ１５は異なるメモリ用のプレート線１７に接続されることになる。
【００４４】
最終列において横方向に並ぶ複数の第２のｎチャネルＭＯＳトランジスタ１２のソース／ドレインの一方のノードは、異なるリファレンス用のビット線２０に接続されている。また、横方向に１列で並ぶ複数の第２のｎチャネルＭＯＳトランジスタ１２のソース／ドレインの他方のノードはそれぞれリファレンスキャパシタ１６の第１電極に接続されている。また、横方向に並ぶ複数のリファレンスキャパシタ１６の第２電極は、１つのリファレンス用のプレート線１８に接続されている。
【００４５】
プレート線１７，１８は、メモリキャパシタ１５，リファレンスキャパシタ１６の第２の電極を兼用している構造や、メモリキャパシタ１５及びリファレンスキャパシタ１６を覆う絶縁膜の上方に形成される構造がある。
【００４６】
以上により、Ｎ本（Ｎ：整数）のメモリ用のワード線１３とＭ本（Ｍ：整数）のメモリ用のビット線１９の交差領域のそれぞれには、第１のｎチャネルＭＯＳトランジスタ１１とメモリキャパシタ１５が１つずつ配置されることになる。また、リファレンス用のワード線１４とリファレンス用のビット線２０の交差領域には、それぞれ第２のｎチャネルＭＯＳトランジスタ１２とリファレンスキャパシタ１６が配置されることになる。
【００４７】
メモリ用のワード線１３とリファレンス用のワード線１４はロウデコーダ２１に接続され、また、メモリ用のプレート線１７とリファレンス用のプレート線１８はプレートドライバ２２に接続されている。さらに、メモリ用のビット線１９とリファレンス用のビット線２０の一端はカラムデコーダ２３に接続され、それらの他端はセンスアンプ２４に接続されている。
【００４８】
なお、ｎチャネルＭＯＳトランジスタ１１，メモリ用のキャパシタ１５、ワード線１３，１４、ビット線１９，２０、プレート線１７，１８などの層の異なる各要素同士の接続は、直接的な接続か、ホール又は導電性プラグを介した接続である。
【００４９】
ところで、図５に示すように、リファレンス用のプレート線１８の電圧制御のためにプレートドライバ２２内のスイッチング素子として、ｐチャネルＭＯＳトランジスタ２５が形成されている。これにより、リファレンスキャパシタ１６は、ビット線２０側にはｎチャネルＭＯＳトランジスタ１２が接続され、プレート線１８側にはｐチャネルＭＯＳトランジスタ２５が接続され、リファレンスキャパシタ１６には、ｐチャネルＭＯＳトランジスタ２５を介して０又は−Ｖｃｃの電圧が印加される。
【００５０】
ｐチャネルＭＯＳトランジスタ２５はシリコン基板のｎウェルに形成され、また、ｎチャネルＭＯＳトランジスタ１２はシリコン基板のｐウェルに形成されている。この場合、ｐウェルとｎウェルの耐圧を確保するために、ｐウェルとｎウェルの間隔は例えば１０μｍ程度に大きくする必要がある。なお、ｐウェル同士の間隔は一般に１μｍ程度である。
【００５１】
上記したリファレンスキャパシタ１６の分極電荷・電圧の関係は、図６に示すようなヒステリシスループＩＶとなる。そして、リファレンスキャパシタ１６には、常時、従来技術の「０」ではなく「１」のデータを書き込んだ状態にする。即ち、リファレンスキャパシタ１６に電圧が印加されていない状態での残留分極量は、分極電荷軸上でＦ点の−Ｑｒ  の大きさとなる。
【００５２】
メモリキャパシタ１５の分極電荷・電圧の関係は、図６に示すヒステリシスループＩＩＩ  となり、従来技術と同じである。
【００５３】
そして、メモリキャパシタ１５のデータを読み出す場合には、図７に示すようなタイミングで、メモリ用のワード線１３、リファレンス用のワード線１４、メモリ用のプレート線１７、リファレンス用のプレート線１８のそれぞれの電圧を制御する。これに伴い、メモリキャパシタ１５のデータに従って、メモリ用のビット線１９、リファレンス用のビット線２０の電圧が変化する。電圧はプレートドライバ２２、ロウデコーダ２３により制御される。
【００５４】
まず、ロウデコーダ２１からメモリ用のワード線１３及びリファレンス用のワード線１４に印加される信号の電圧が０からＶｃｃに立ち上がった後に、プレートドライバ２２からメモリ用のプレート線１７及びリファレンス用のプレート線１８に印加される信号の電圧が０からＶｃｃに立ち上がる。なお、電圧０は接地電位などの固定電位であり、電圧Ｖｃｃは電源電圧であり、それらの単位はボルトである。
【００５５】
これにより、メモリキャパシタ１５にはＶ１  の電圧が印加されて、メモリキャパシタ１５の分極電荷は図６に示すヒステリシスルプーＩＩＩ  に沿って移動して最終的に点Ｄになり、分極電荷量は＋Ｑ０１となる。
【００５６】
ここで、メモリキャパシタ１５のデータが「１」の場合にはメモリキャパシタ１５の分極方向が点Ａから移動して反転するが、データが「０」の場合にはメモリキャパシタ１５の分極方向が点Ｂから移動して反転しない。同時に、リファレンスキャパシタ１６には、電圧−Ｖ２  が印加されて図６に示すヒステリシスループＩＶに沿って移動して最終的に点Ｆから点Ｇに変化し、分極電荷量は−Ｑｒ  から−Ｑ２２に変化して、分極方向は反転しない。
【００５７】
従って、メモリキャパシタ１５において、データ「１」が書き込まれているときには分極電荷の移動量はα＝＋Ｑ０１−（−Ｑ１  ）となり、データ「０」が書き込まれているときには分極電荷の移動量はβ＝＋Ｑ０１−（Ｑ１  ）となる。
【００５８】
一方、リファレンスキャパシタ１６において、分極電荷の移動量はγ＝−Ｑ２２−（−Ｑｒ  ）となる。ここで、α＜γ＜βの関係となるように各蓄積電荷条件が調整される。
【００５９】
これらの分極電荷の移動量α、β、γに応じてビット線１９，２０の電位が上昇し、その上昇量をセンスアンプ２４が増幅する。そして、分極電荷の移動量α、β、γに基づいてメモリ用のビット線１９とリファレンス用のビット線２０の電位変化量を比較し、メモリキャパシタ１５に「１」及び「０」のいずれが記憶されているかを読み取る。具体的には、メモリ用のビット線１９の電位の変化量がリファレンス用のビット線２０の電位の変化量より大きい場合（α＞γ）にはメモリキャパシタ１５には「１」が記憶されていると読み取り、逆に小さい場合（γ＞β）にはメモリキャパシタ１５には「０」が記憶されていると読み取る。
【００６０】
従って、メモリキャパシタ１５の読み取りを正確に行うためには、図６に示すリファレンスキャパシタ１６の分極電荷の移動量γが、メモリキャパシタ１５の分極電荷の反転移動量αと非反転移動量βとの間の大きさに設定される。
【００６１】
リファレンスキャパシタ１６に「１」を書き込むためには、図８（ａ）  に示すように、リファレンス用のワード線１４の電位とリファレンス用のビット線２０の電位をそれぞれＶｃｃにするとともに、ｐチャネルＭＯＳトランジスタ２５をオフ（ＯＦＦ）  にしてリファレンス用のプレート線１８の電位を０とする。これにより、リファレンスキャパシタ１６において、ｎチャネルＭＯＳトランジスタ１２側の第１電極は正電荷となり、ｐチャネルＭＯＳトランジスタ２５側の第２電極は負電荷となる。この結果、リファレンスキャパシタ１６には電圧−Ｖ２  がかかり、リファレンスキャパシタ１６の分極電荷量は−Ｑ２２となる。その後に、ワード線１４、ビット線２０の電圧を０に戻すと、リファレンスキャパシタ１６の残留分極電荷量は−Ｑｒ  となる。
【００６２】
また、データの読み出しの時には、図８（ｂ）  に示すように、リファレンス用のビット線２０に印加される電圧を０とし、リファレンス用のワード線１４に印加される電圧をＶｃｃとし、さらにｐチャネルＭＯＳトランジスタ２５をオン（ＯＮ）にしてリファレンス用のプレート線１８に印加される電圧を−Ｖｃｃとする。これにより、リファレンスキャパシタ１６において、ｎチャネルＭＯＳトランジスタ１２側の第１電極は正電荷となり、ｐチャネルＭＯＳトランジスタ２５側の第２電極は負電荷となり、分極電荷量は−Ｑｒ  から−Ｑ２２へとγだけ移動する。
【００６３】
強誘電体不揮発性メモリが形成された半導体チップに樹脂封止をするために例えば２３０℃で１分間の熱を加えると、同じ熱が残留分極電荷量−Ｑ２２を有するリファレンスキャパシタ１６にも加わる。
【００６４】
この場合、リファレンスキャパシタ１６の第１電極側の正電荷がｎチャネルＭＯＳトランジスタ１２を通して抜けにくく、さらに、その第２電極側から負電荷がｐチャネルＭＯＳトランジスタ２５を通して抜けにくくなる。この結果、加熱によりリファレンスキャパシタ１６が減極しにくくなる。
【００６５】
ところで、リファレンスキャパシタ１６に接続される第２のプレート線１８には全てｐＭＯＳトランジスタ２５が接続される必要はなく、実装／ＩＲ熱処理の後にデータが書き込まれるメモリ領域では、従来のようにｎチャネルＭＯＳトランジスタを用いてもよい。
【００６６】
例えば、実装／ＩＲ熱処理の後にデータが書き込まれるメモリ領域のリファレンスキャパシタ１６に接続されるプレートドライバ１８内のスイッチング素子として、図９（ａ）  に示すようにｎチャネルＭＯＳトランジスタ２９が用いられる。
【００６７】
次に、図９（ａ）  に示したリファレンスキャパシタ１６の書き込み、読み出しの動作について説明する。
【００６８】
リファレンスキャパシタ１６にリファレンス値となる「０」を書き込む場合には、図９（ａ）  に示すように、ｎチャネルＭＯＳトランジスタ２９をオンしてリファレンス用のプレート線１８の電位をＶｃｃとし、リファレンス用のワード線１３の電位電位をＶｃｃにするとともに、リファレンス用のビット線２０の電位を０とする。これにより、リファレンスキャパシタ１６において、ビット線２０側の第１電極は負電荷となり、プレート線１８側の第２電極は正電荷となる。この結果、リファレンスキャパシタ１６には電圧Ｖ１  がかかり、リファレンスキャパシタ１６の分極電荷量は図２に示すようにＱ０２となる。その後に、ワード線１４、ビット線２０の電圧を０に戻すと、リファレンスキャパシタ１６の残留分極電荷量はＱ２  となる。
【００６９】
また、データの読み出しの時には、図９（ｂ）  に示すように、ｎチャネルＭＯＳトランジスタ２９をオンしてリファレンス用のプレート線１８にかかる電圧をＶｃｃとし、リファレンス用のビット線２０にかかる電圧を０とし、リファレンス用のワード線１４にかかる電圧をＶｃｃとする。これにより、リファレンスキャパシタ１６において、ビット線２０側の第１電極は負電荷となり、プレート線１８側の第２電極は正電荷となって、図２に示すように分極電荷量はＱ２  からＱ０２へとγだけ移動する。
【００７０】
強誘電体不揮発性メモリである半導体チップに実装／ＩＲ熱処理のために例えば２３０℃で１分間の熱を加えると、同じ熱が残留分極電荷量Ｑ２  を有するリファレンスキャパシタ１６にも加わる。この場合、リファレンスキャパシタ１６の第１電極側の電子が、ビット線２０側のｎチャネルＭＯＳトランジスタ１２を通して抜けやすくなるので、リファレンスキャパシタ１６の分極電荷量が図２の点Ｃ’まで低くなってしまう。なお、温度を許容範囲に戻すことにより、リファレンスキャパシタ１６に再書き込みをすれば、分極電荷量は点Ｃに戻る。
【００７１】
従って、実装／ＩＲ熱処理の前にデータが書き込まれるメモリ領域では、図５に示したように、リファレンスキャパシタ１６の分極の正方向にはｎチャネルＭＯＳトランジスタ１２を接続し、負方向にはｐチャネルＭＯＳトランジスタ２５を接続する構造を採用し、これによりリファレンスキャパシタ１６の残留分極電荷量の低下を抑制する。
【００７２】
なお、図４に示すプレートドライバ２２内で、メモリ用のプレート線１７を介してメモリキャパシタ１１に接続されるスイッチング素子は、図９（ａ）  に示すようなｎチャネルＭＯＳトランジスタ２９である。
【００７３】
ところで、図１０（ａ）  に示すように、半導体チップ内のメモリセル領域２６において、メモリキャパシタ１５のデータを読み出すためのリファレンスキャパシタ１６の全てに図５に示したｎチャネルＭＯＳトランジスタ１２とｐチャネルＭＯＳトランジスタ２５を接続してもよい。
【００７４】
しかし、ｐチャネルＭＯＳトランジスタは、ｎチャネルＭＯＳトランジスタに比べて、特性を良くするために大きくなる。従って、メモリのさらなるチップ面積の縮小化を図るためには、図１０（ｂ）  に示すように、メモリ領域２６の一部に管理データ領域２６ａを確保し、その管理データ領域２６ａ内のリファレンスキャパシタ１６にだけ図５に示したｎチャネルＭＯＳトランジスタ１２とｐチャネルＭＯＳトランジスタ２５を接続して、その他のメモリセル領域２６内のリファレンスキャパシタ１６の両端にはそれぞれ図９（ａ）  に示したようにｎチャネルＭＯＳトランジスタ２９を接続するようにしてもよい。例えば、図１０（ｂ）  において総数の１％以下で、１以上の数のリファレンスキャパシタ１６にｐチャネルＭＯＳトランジスタ２５を接続する構成を採用することにり、図１０（ａ）  に比べてチップ面積を５〜１０％縮小化して製造コストの削減が図れる。
【００７５】
なお、図１０（ａ），（ｂ）  では、メモリ領域２６の周囲は、プレートドライバ２２、カラムデコーダ２３、ロウデコーダ２１、センスアンプ２４などが形成される周辺回路領域２７となっている。
（第２の実施の形態）
図１１は、本発明の第２実施形態に係る強誘電体不揮発性メモリを有する半導体チップの領域の区分を示す平面図である。
【００７６】
図１１に示すメモリセル領域３１では、１Ｔ１Ｃ方式のメモリセル領域３１ａと２Ｔ２Ｃ方式のメモリセル領域３１ｂを有し、２Ｔ２Ｃ方式のメモリセル領域３１ｂは、例えばメモリセル領域３１の１％以下のビット数に相当する狭い面積となっている。また、メモリセル領域３１の周囲は周辺回路領域３２となっている。
【００７７】
図１２は、１Ｔ１Ｃ方式のメモリセル領域３１ａと２Ｔ２Ｃ方式のメモリセル領域３１ｂと周辺回路領域３２を具体的に示す回路図である。
【００７８】
図１２において、シリコン基板（不図示）には縦横に間隔をおいてＮ個×Ｍ個（Ｎ、Ｍ；整数）のｎチャネルＭＯＳトランジスタ４１が形成されている。また、ｎチャネルＭＯＳトランジスタ４１の相互間を区画するためにシリコン基板の表面に形成された素子分離絶縁膜（不図示）の上には、ｎチャネルＭＯＳトランジスタ４１のゲート電極同士を各列毎に接続するワード線４２が間隔をおいて複数形成されている。
【００７９】
ｎチャネルＭＯＳトランジスタ４１を覆う第１絶縁膜（不図示）の上には、ｎチャネルＭＯＳトランジスタ４１のそれぞれの近傍に強誘電体キャパシタが形成されている。強誘電体キャパシタは、第１電極と第２電極により強誘電体膜、例えばＰＺＴ膜を挟む構造を有している。
【００８０】
１Ｔ１Ｃ方式のメモリ領域３１ａに形成された複数の強誘電体キャパシタのうち、１列目〜（Ｎ−１）列目までの複数の強誘電体キャパシタはメモリキャパシタ４３であり、Ｎ列目の複数の強誘電体キャパシタはリファレンスキャパシタ４４である。また、２Ｔ２Ｃ方式のメモリ領域３１ｂに形成される複数の強誘電体キャパシタは、２つで１ビットを記憶する第１、第２のメモリキャパシタ４５ａ，４５ｂが複数形成されている。
【００８１】
メモリキャパシタ４３，４５ａ，４５ｂ、リファレンスキャパシタ４４は第２絶縁膜（不図示）に覆われている。
【００８２】
１Ｔ１Ｃ方式のメモリセル領域３１ａでは、メモリ用のビット線４８とリファレンス用のビット線４９が、ワード線４２に交差するように第２絶縁膜の上方で間隔をおいて交互に形成されている。また、２Ｔ２Ｃ方式のメモリセル領域３１ｂでは、第１ビット線５０ａと第２ビット線５０ｂが、ワード線４２に交差するように第２絶縁膜の上方で間隔をおいて交互に配置されていて、第１ビット線５０ａと第２ビット線５０ｂには互いに逆の信号が加えられる。
【００８３】
また、Ｍ本のビット線４８，４９，５０ａ，５０ｂは、Ｎ本のワード線４２と立体交差して格子状になっている。
【００８４】
１Ｔ１Ｃ方式のメモリセル領域３１ａでは、複数のメモリ用のビット線４８の各々には縦方向に並ぶ第１〜第（Ｎ−１）番目までのｎチャネルＭＯＳトランジスタ４３のソース／ドレインの一方が接続されている。また、第１〜第（Ｎ−１）番目までの各列の複数のｎチャネルＭＯＳトランジスタ４３のソース／ドレインの他方の各々にはメモリキャパシタ４３の第１電極が接続されている。また、第１〜第（Ｎー１）番目の列の複数のメモリキャパシタ４３の第２電極は、同じプレート線４７に接続されている。
【００８５】
さらに、１Ｔ１Ｃ方式のメモリセル領域３１ａにおいて、リファレンス用のビット線４８には、ｎチャネルＭＯＳトランジスタ４３のソース／ドレインを介してリファレンスキャパシタ４３の第１電極が接続されている。さらに、リファレンスキャパシタ４３の第２電極は第Ｎ番目のプレート線４７に接続されている。
【００８６】
プレート線４７は、メモリキャパシタ４３、リファレンスキャパシタ４４のそれぞれの第２電極を兼用する構造、又は、メモリキャパシタ４３、リファレンスキャパシタ４４を覆う第２絶縁膜の上方に形成される構造が採用される。
【００８７】
２Ｔ２Ｃ方式のメモリセル領域３１ｂでは、縦方向の奇数番目のｎチャネルＭＯＳトランジスタ４１のソース／ドレイン４１の一方が第１のビット線５０ａに接続され、さらに、縦方向の偶数番目のｎチャネルＭＯＳトランジスタ４１のソース／ドレインの一方が第２ビット線５０ｂに接続されている。
【００８８】
また、縦方向において、奇数番目のｎチャネルＭＯＳトランジスタのソース／ドレイン４１の他方と同番目のプレート線４７との間のそれぞれには第１のメモリキャパシタ４５ａが接続され、さらに、偶数番目のｎチャネルＭＯＳトランジスタ４１のソース／ドレインの他方のノードの各々と同番目のプレート線４７との間には第２のメモリキャパシタ４５ｂが接続されている。
【００８９】
また、周辺回路領域３２において、プレートドライバ５１にはプレート線４７が接続され、カラムデコーダ５２にはビット線４８，４９，５０ａ，５０ｂの一端が接続され、周辺回路領域３２のセンスアンプ５３にはビット線の４８，４９，５０ａ，５０ｂの他端が接続され、さらに、ロウデコーダ５４にはワード線４２が接続されている。
【００９０】
以上により、１Ｔ１Ｃ方式のメモリセル領域３１ａにおける複数のメモリ用のビット線４８と複数のワード線４１の各交差領域では、ｎチャネルＭＯＳトランジスタ４１のソース／ドレインとメモリキャパシタ４３がメモリ用のビット線４８とワード線４１の間に接続される構造となっている。また、複数のリファレンス用のビット線４９と１本のワード線４２の各交差領域では、ｎチャネルＭＯＳトランジスタ４１のソース／ドレインとリファレンスキャパシタ４７がリファレンス用のビット線４９とワード線４２の間に接続される構造となっている。
【００９１】
また、２Ｔ２Ｃ方式のメモリセル領域３１ｂにおける第１のビット線５０ａと奇数番目のワード線４２の各交差領域では、ｎチャネルＭＯＳトランジスタ４１のソース／ドレインと第１のメモリキャパシタ４５ａが第１のビット線５０ａとワード線４２の間に接続される構造となっている。また、第２のビット線５０ｂと偶数番目のワード線４２の各交差領域には、ｎチャネルＭＯＳトランジスタ４１のソース／ドレインと第２のメモリキャパシタ４５ｂが第２のビット線５０ｂとワード線４２の間に接続される構造となっている。
【００９２】
なお、ｎチャネルＭＯＳトランジスタ４１、メモリキャパシタ４３，４５ａ，４５ｂ、リファレンスキャパシタ４４、ワード線４１、ビット線４８，４９，５０１，５０ｂ、プレート線４７などの要素同士の接続は、直接の接続か、導電パターン、導電プラグ、ホールなどを介した接続である。
【００９３】
上記した実施形態において、強誘電体不揮発性メモリが形成された半導体チップの実装／ＩＲ熱処理の前に、２Ｔ２Ｃ方式のメモリセル領域３１ｂ内のメモリキャパシタ４５ａ，４５ｂには管理用データが書き込まれる。また、１Ｔ１Ｃ方式のメモリセル領域３１ａのメモリキャパシタ４３には、実装／ＩＲ熱処理の後に顧客によってデータが書き込まれる。
【００９４】
２Ｔ２Ｃ方式のメモリセル領域３１ｂでは、第１番目のワード線４２と第１のビット線５０ａに接続される第１のメモリキャパシタ４５ａと、第２番目のワード線４２と第２のビット線５０ｂに接続される第２のメモリキャパシタ４５ｂにより、１ビットのメモリセルが構成される。この場合、第１のメモリキャパシタ４５ａと第２のメモリキャパシタ４５ｂは、互いに逆向きの残留分極の状態となる。
【００９５】
ここで、第１のメモリキャパシタ４５ａと第２のメモリキャパシタ４５ｂは、図１３に示すように、分極電荷・電圧の関係で実質的に同じヒステリシスループを有する。例えば、図１３において、第１のメモリキャパシタ４５ａが点Ａの残留分極電荷−Ｑ１１を有し、第２のメモリキャパシタ４５ｂが点Ｂの残留分極電荷Ｑ１１を有し、これによりデータ「１」が書き込まれているとする。なお、データ「０」が書き込まれている状態では、第１のメモリキャパシタ４５ａが点Ｂの残留分極電荷Ｑ１１を有し、第２のメモリキャパシタ４５ｂが点Ａの残留分極電荷−Ｑ１１を有する。
【００９６】
そして、そのデータを読み出す場合には、図１４に示すタイミングチャートに従って読み出し信号を印加する。
【００９７】
まず、ロウデコーダ５４によって隣り合う第１、第２番目のワード線４２に印加される電圧が０から電源電圧Ｖｃｃに立ち上がった後に、第１、第２番目のプレート線４７に印加される信号の電圧が０からＶｃｃに立ち上がる。
【００９８】
第１、第２番目のプレート線４７の電圧の立ち上がりによって、第１のメモリキャパシタ４５ａには電圧Ｖ１  が印加され、第１のメモリキャパシタ４５ａの分極状態は、図１３に示すヒステリシスループに沿って移動して点Ａから点Ｄに移動する。同時に、第２のメモリキャパシタ４５ｂにも電圧Ｖ１  が印加され、第２のメモリキャパシタ４５ｂの分極状態は、図１３に示すヒステリシスループに沿って移動して点Ｂから点Ｄに移動する。
【００９９】
点Ｄの分極電荷量をＱ１２とすれば、第１のメモリキャパシタ４５ａの分極移動量α＝Ｑ１２−（−Ｑ１１）となり、第２のメモリキャパシタ４５ｂの分極移動量β＝Ｑ１２−Ｑ１１となる。
【０１００】
このとき、１ビット用のメモリセルに「１」のデータが書き込まれている時には、第１のメモリキャパシタ４５ａの分極状態は反転し、第２のメモリキャパシタ４ｂの分極状態は反転しない。なお、１ビット用のメモリセルに「０」のデータが書き込まれている時には、第１のメモリキャパシタ４５ａの分極状態は反転せず、第２のメモリキャパシタ４ｂの分極状態は反転する。
【０１０１】
分極が反転する第１のメモリキャパシタ４５ａの分極の移動量はαとなり、分極が反転しない第２のメモリキャパシタ４５ｂの分極の移動量はβとなる。そして、第１、第２のビット線５０ａ，５０ｂのうち分極の移動量の大きさによって生じる電位の変化をセンスアンプ５３が検出して、第１のメモリキャパシタ４５ａからの電荷移動量が第２のメモリキャパシタ４５ｂからの電荷移動量よりも大きいと判断し、１ビットのメモリセルには「１」のデータが記憶されていると判断する。
【０１０２】
その反対に、第２のメモリキャパシタ４５ｂからの電荷移動量が第１のメモリキャパシタ４５ａからの電荷移動量よりも大きいと判断する場合には、１ビットのメモリセルには「０」のデータが保持されていると判断する。
【０１０３】
このように、本実施形態では、実装／ＩＲ熱処理の前にデータが書き込まれるメモリ領域において２Ｔ２Ｃ方式を採用し、メモリキャパシタにわずかな減極が生じても読み出しエラーが発生しなくなる。
【０１０４】
従って、センスアンプ５３において、第１、第２のビット線５０ａ．５０ｂの電位の変化量に基づいてメモリセルのデータの読み取りが正確に行われる。
【０１０５】
また、上記したメモリセル領域３１において、２Ｔ２Ｃ方式のメモリセル領域３１ｂのビット数を全体のビット数の１％とすれば、メモリセル領域３１の全てを２Ｔ２Ｃ方式とする構造に比べて、チップ面積を２０〜５０％縮小することができるし、製造コストも削減できる。なお、２Ｔ２Ｃ方式は１ビットだけであってもよい。
（付記１）複数の第１のビット線にスイッチングトランジスタを介して一端が接続される複数の記憶用強誘電体キャパシタと、
前記記憶用強誘電体キャパシタのそれぞれの他端に接続される第１のプレート線と、
第２のビット線に第１のｎチャネルＭＯＳトランジスタを介して一端が接続される第１の参照用強誘電体キャパシタと、
前記第１の参照用強誘電体キャパシタの他端に接続される第２のプレート線と、
前記第２のプレート線に接続されるｐチャネルＭＯＳトランジスタと
を有することを特徴とする半導体装置。
（付記２）前記ｐチャネルＭＯＳトランジスタは、前記第１のプレート線と前記第２のプレート線が接続されるプレートドライバ回路内に形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）前記プレートドライバ回路は、前記ｐチャネルＭＯＳトランジスタがオンの状態で、前記第２のビット線よりも低い電圧を前記ｐチャネルＭＯＳトランジスタを介して前記第２のプレート線に印可する構造を有することを特徴とする付記２に記載の半導体装置。
（付記４）前記スイッチングトランジスタはｎチャネルＭＯＳトランジスタであることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。
（付記５）前記第１のビット線の電圧変化量と前記第２のビット線の電圧変化量を増幅するセンスアンプを有する付記１乃至付記４のいずれかに記載の半導体装置。
（付記６）第３のビット線に第２のｎチャネルＭＯＳトランジスタを介して一端が接続される第２の参照用強誘電体キャパシタと、
前記第２の参照用強誘電体キャパシタの他端に接続される第３のプレート線と、
前記第３のプレート線に接続される第３のｎチャネルＭＯＳトランジスタと
をさらに有することを特徴とする付記１乃至付記４のいずれかに記載の半導体装置。
（付記７）前記第１の参照用強誘電体キャパシタは、前記第２の参照用強誘電体キャパシタと前記第１の参照用強誘電体キャパシタの総合計数の１％以下であることを特徴とする付記５に記載の半導体装置。
（付記８）前記第１の参照用強誘電体キャパシタは、加熱処理の前に、マイナス分極電荷のデータが書き込まれる素子であることを特徴とする付記１乃至付記７のいずれかに記載の半導体装置。
（付記９）前記加熱処理は２００℃以上であることを特徴とする付記８に記載の半導体装置。
（付記１０）第１、第２のトランジスタと第１、第２の記憶用強誘電体キャパシタによって１ビットを記憶する２Ｔ２Ｃ方式のメモリセル領域と、
第３のトランジスタと第３の記憶用強誘電体キャパシタによって１ビットを記憶する１Ｔ１Ｃ方式のメモリセル領域と
を有することを特徴とする半導体装置。
（付記１１）前記２Ｔ２Ｃ方式のメモリセル領域は、前ビット数の１％以下の範囲の領域であることを特徴とする付記１０に記載の半導体装置。
（付記１２）前記２Ｔ２Ｃ方式のメモリセル領域は、加熱処理の前にデータが書き込まれる領域であることを特徴とする付記１０又は付記１１に記載の半導体装置。
（付記１３）前記加熱処理は２００℃以上であることを特徴とする付記１０に記載の半導体装置。
【０１０６】
【発明の効果】
以上述べたように本発明によれば、１Ｔ１Ｃ方式の強誘電体不揮発性メモリにおいて、リファレンスキャパシタとビット線の間に接続されるトランジスタとしてｎチャネルＭＯＳトランジスタを用い、そのリファレンスキャパシタに接続するプレート線に接続されるトランジスタとしてｐチャネルＭＯＳトランジスタを用いているので、リファレンスキャパシタにおいてプレート線側を負電荷とした蓄積電荷の参照データが減極しににくくなる。
【０１０７】
また、別の本発明によれば、２Ｔ２Ｃ方式のメモリセル領域と１Ｔ１Ｃ方式のメモリセル領域を併存させたので、加熱前のデータを２Ｔ２Ｃ方式のメモリセル領域に書き込むことができ、加熱処理によってデータの読み出しエラーの発生を防止でき、また、完全な２Ｔ２Ｃ方式の強誘電体不揮発性メモリに比べて縮小化することが可能になる。
【図面の簡単な説明】
【図１】図１は、従来の強誘電体不揮発性メモリの回路図である。
【図２】図２は、従来の強誘電体不揮発性メモリのメモリキャパシタとリファレンスキャパシタの電圧・分極電荷量の関係を示す図である。
【図３】図３は、従来の強誘電体不揮発性メモリのワード線、ビット線、プレート線のタイミングチャートである。
【図４】図４は、本発明の第１実施形態に係る強誘電体不揮発性メモリの回路図である。
【図５】図５は、本発明の第１実施形態に係る強誘電体不揮発性メモリのリファレンスセルを示す回路図である。
【図６】図６は、本発明の第１実施形態に係る強誘電体不揮発性メモリのメモリキャパシタとリファレンスキャパシタの電圧・分極電荷量の関係を示す図である。
【図７】図７は、本発明の第１実施形態に係る強誘電体不揮発性メモリのワード線、ビット線、プレート線のタイミングチャートである。
【図８】図８（ａ），（ｂ）  は、本発明の第１実施形態に係る強誘電体不揮発性メモリのリファレンスキャパシタの動作説明図である。
【図９】図９（ａ），（ｂ）  は、従来の強誘電体不揮発性メモリのリファレンスキャパシタの動作説明図である。
【図１０】図１０（ａ），（ｂ）  は、本発明の第１実施形態に係る強誘電体不揮発性メモリの半導体チップの領域を示す平面図である。
【図１１】図１１は、本発明の第２実施形態に係る強誘電体不揮発性メモリを有する半導体チップの区分を示す平面図である。
【図１２】図１２は、本発明の第２実施形態に係る強誘電体不揮発性メモリの回路図である。
【図１３】図１３は、本発明の第２実施形態に係る強誘電体不揮発性メモリのメモリキャパシタとリファレンスキャパシタの電圧・分極電荷量の関係を示す図である。
【図１４】図１４は、本発明の第２実施形態に係る強誘電体不揮発性メモリのワード線、ビット線、プレート線のタイミングチャートである。
【符号の説明】
１１、１２、２９…ｎチャネルＭＯＳトランジスタ、１３，１４…ワード線、１５…メモリキャパシタ（記憶用強誘電体キャパシタ）、１６…リファレンスキャパシタ（参照用強誘電体キャパシタ）、１７，１８…プレート線、１９，２０…ビット線、２１…ロウデコーダ、２２…プレートドライバ、２３…カラムデコーダ、２４…センスアンプ、２５…ｐチャネルＭＯＳトランジスタ、３１…１Ｔ１Ｃ方式メモリセル領域、３１ｂ…２Ｔ２Ｃ方式メモリセル領域、３２…周辺回路領域、４１…ｎチャネルＭＯＳトランジスタ、４２…ワード線、４３，４５ａ，４５ｂ…メモリキャパシタ、４４…リファレンスキャパシタ、４７…プレート線、４８，４９，５０ａ，５０ｂ…ビット線、５１…プレートドライバ、５２…カラムデコーダ、５３…センスアンプ、５４…ロウデコーダ。
【図１】
2004288282.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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