(57)【要約】【課題】周辺機能ブロック４を増設する場合、パッド３の間隔を縦方向に広げる必要があり、パッド３の間隔を広げる分だけチップ１の面積が拡大してしまうなどの課題があった。【解決手段】複数のパッド１３のうち縦列を構成する端側のパッド１３と、横列を構成する端側のパッド１３との間の境界領域に信号線１５を配線するように構成する。これにより、周辺機能ブロック１４を増設する場合でも、チップ１１の面積の拡大を抑制することができる効果を奏する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
所定の処理を実行する第１のブロックと、上記第１のブロックの外周に配置された複数のパッドと、上記第１のブロックを取り囲む上記複数のパッドの外側に配置され、所定の処理を実行する第２のブロックと、上記第１のブロックと上記第２のブロックを接続する信号線とを備えた半導体集積回路において、上記複数のパッドのうち縦列を構成する端側のパッドと、横列を構成する端側のパッドとの間の境界領域に上記信号線を配線することを特徴とする半導体集積回路。
【請求項２】
境界領域における信号線がチップの外縁に対して平行又は垂直になるように配線することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
境界領域における信号線がチップの外縁に対して任意の角度を為すように配線することを特徴とする請求項１記載の半導体集積回路。
【請求項４】
端側のパッドをチップの外縁に対して傾けて配置し、境界領域における信号線が上記パッドの外縁と平行になるように配線することを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、コアチップの他に周辺機能ブロックを搭載する半導体集積回路に関するものである。
【０００２】
【従来の技術】
図７は従来の半導体集積回路を示す構成図であり、図において、１はチップ、２はチップ１の主要な機能を掌るコアブロック、３はコアブロック２の外周に配置された入出力端子であるパッド、４はコアブロック２を取り囲む複数のパッド３の外側に配置され、コアブロック２の補助的な機能又はコアブロック２が有していない機能を掌る周辺機能ブロック、５はコアブロック２と周辺機能ブロック４を接続する信号線である。なお、信号線５には電源線を含むが、例えば、アドレス信号ＡＤ０〜ＡＤ２３やデータ信号ＤＢ０〜ＤＢ１５などの信号線が該当する。
【０００３】
次に動作について説明する。
チップ１の外縁には、コアブロック２を取り囲むようにパッド３が配置されるが、コアブロック２の補助的な機能や、コアブロック２が有していない機能を追加する場合、コアブロック２を取り囲む複数のパッド３の外側に周辺機能ブロック４を増設する場合がある。
【０００４】
周辺機能ブロック４を増設する場合、コアブロック２と周辺機能ブロック４を接続する信号線５を配線するが、信号線５を配線するには、図８に示すように、パッド３の間隔を広げる必要がある。
ここで、規格において、パッド３と信号線５の最小間隔が１０μｍ、信号線５間の最小間隔が０．３μｍ、信号線５の幅が０．６μｍであるとするとき、例えば、信号線５の本数が１本であれば、図９に示すように、パッド３の間隔は２０．６μｍになる。また、信号線５の本数が２本であれば、図１０に示すように、パッド３の間隔は２１．５μｍになる。
【０００５】
【発明が解決しようとする課題】
従来の半導体集積回路は以上のように構成されているので、周辺機能ブロック４を増設する場合、パッド３の間隔を縦方向に広げる必要があり、パッド３の間隔を広げる分だけチップ１の面積が拡大してしまうなどの課題があった。
【０００６】
この発明は上記のような課題を解決するためになされたもので、周辺機能ブロックを増設する場合でも、チップの面積の拡大を抑制することができる半導体集積回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る半導体集積回路は、複数のパッドのうち縦列を構成する端側のパッドと、横列を構成する端側のパッドとの間の境界領域に信号線を配線するようにしたものである。
【０００８】
この発明に係る半導体集積回路は、境界領域における信号線がチップの外縁に対して平行又は垂直になるように配線したものである。
【０００９】
この発明に係る半導体集積回路は、境界領域における信号線がチップの外縁に対して任意の角度を為すように配線したものである。
【００１０】
この発明に係る半導体集積回路は、端側のパッドをチップの外縁に対して傾けて配置し、境界領域における信号線が端側のパッドの外縁と平行になるように配線したものである。
【００１１】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体集積回路を示す構成図であり、図において、１１はチップ、１２はチップ１１の主要な機能を掌るコアブロック（第１のブロック）、１３はコアブロック１２の外周に配置された入出力端子であるパッド、１４はコアブロック１２を取り囲む複数のパッド１３の外側に配置され、コアブロック１２の補助的な機能又はコアブロック１２が有していない機能を掌る周辺機能ブロック（第２のブロック）、１５はコアブロック１２と周辺機能ブロック１４を接続する信号線である。なお、信号線１５には電源線を含むが、例えば、アドレス信号ＡＤ０〜ＡＤ２３やデータ信号ＤＢ０〜ＤＢ１５などの信号線が該当する。
【００１２】
次に動作について説明する。
チップ１１の外縁には、コアブロック１２を取り囲むようにパッド１３が配置されるが、コアブロック１２の補助的な機能や、コアブロック１２が有していない機能を追加する場合、コアブロック１２を取り囲む複数のパッド３の外側に周辺機能ブロック１４を増設する場合がある。
【００１３】
周辺機能ブロック１４を増設する場合、コアブロック１２と周辺機能ブロック１４を接続する信号線１５を配線するが、信号線１５の配線に伴ってチップ１１の面積が拡大するのを防止するため、図１に示すように、縦列を構成する端側のパッド１３（図中、斜線が付されているパッド）と、横列を構成する端側のパッド１３（図中、網線が付されているパッド）との間の境界領域に信号線１５を配線するようにする。ただし、図１の例では、境界領域における信号線１５はチップ１１の外縁に対して平行又は垂直になるように配線している。
【００１４】
ここで、規格において、パッド１３間の最小間隔が１０μｍ、パッド１３と信号線１５の最小間隔が１０μｍ、信号線１５の幅が０．６μｍであるとするとき、例えば、信号線１５の本数が１本であれば、図２に示すように、境界領域におけるパッド１３の縦方向の間隔が１０μｍ、境界領域におけるパッド１３の横方向の間隔が２０．６μｍ、境界領域におけるパッド１３間の最短距離が２２．９μｍになる。
したがって、従来例のように、チップ１１を縦方向に拡大することなく、信号線１５を配線することができる。
【００１５】
以上で明らかなように、この実施の形態１によれば、複数のパッド１３のうち縦列を構成する端側のパッド１３と、横列を構成する端側のパッド１３との間の境界領域に信号線１５を配線するように構成したので、周辺機能ブロック１４を増設する場合でも、チップ１１の面積の拡大を抑制することができる効果を奏する。
【００１６】
実施の形態２．
上記実施の形態１では、境界領域における信号線１５がチップ１１の外縁に対して平行又は垂直になるように配線するものについて示したが、図３に示すように、境界領域における信号線がチップ１１の外縁に対して任意の角度を為すように配線してもよい。
この場合、図４に示すように、境界領域におけるパッド１３の縦方向の間隔は１０μｍとなり、上記実施の形態１と同一になるが、境界領域におけるパッド１３間の最短距離が２０．６μｍになる。したがって、上記実施の形態１よりも更にチップ１１の面積を縮小することができる。
【００１７】
実施の形態３．
上記実施の形態２では、境界領域における信号線がチップ１１の外縁に対して任意の角度を為すように配線するものについて示したが、図５に示すように、端側のパッド１３をチップ１１の外縁に対して傾けて配置し、境界領域における信号線１５が端側のパッド１３の外縁と平行になるように配線してもよい。
この場合、図６に示すように、境界領域におけるパッド１３間の最短距離が２０．６μｍになり、上記実施の形態２と同一になるが、境界領域におけるパッド１３の縦方向の間隔は制限がなくなる。即ち、信号線１５の傾斜角度によっては、境界領域におけるパッド１３の縦方向の間隔を１０μｍ以下にすることができる。したがって、上記実施の形態２よりも更にチップ１１の面積を縮小することができる。
【００１８】
【発明の効果】
以上のように、この発明によれば、複数のパッドのうち縦列を構成する端側のパッドと、横列を構成する端側のパッドとの間の境界領域に信号線を配線するように構成したので、第２のブロックを増設する場合でも、チップの面積の拡大を抑制することができる効果がある。
【００１９】
この発明によれば、境界領域における信号線がチップの外縁に対して平行又は垂直になるように配線する構成にしたので、チップを縦方向に拡大することなく、信号線を配線することができる効果がある。
【００２０】
この発明によれば、境界領域における信号線がチップの外縁に対して任意の角度を為すように配線する構成にしたので、更にチップの面積を縮小することができる効果がある。
【００２１】
この発明によれば、端側のパッドをチップの外縁に対して傾けて配置し、境界領域における信号線が端側のパッドの外縁と平行になるように配線する構成にしたので、更にチップの面積を縮小することができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体集積回路を示す構成図である。
【図２】パッドと信号線の配置関係を示す説明図である。
【図３】この発明の実施の形態２による半導体集積回路を示す構成図である。
【図４】パッドと信号線の配置関係を示す説明図である。
【図５】この発明の実施の形態３による半導体集積回路を示す構成図である。
【図６】パッドと信号線の配置関係を示す説明図である。
【図７】従来の半導体集積回路を示す構成図である。
【図８】信号線の配線を説明する説明図である。
【図９】パッドと信号線の配置関係を示す説明図である。
【図１０】パッドと信号線の配置関係を示す説明図である。
【符号の説明】
１１　チップ、１２　コアブロック（第１のブロック）、１３　パッド、１４
周辺機能ブロック（第２のブロック）、１５　信号線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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