(57)【要約】【課題】ポリフューズを使用せずにライト、リード時の冗長セルの充放電電流を削減する。【解決手段】メモリセル４を構成するそれぞれのビット線対ＲＴ０，ＲＢ０をプルアップ回路１およびプルダウン回路２を設け、そのゲート端子に置換情報記憶回路３から出力された冗長信号ＲＥＤ０を入力することにより、使用されない冗長ビット線対、あるいは不具合が発見されたために冗長セルに置換されて不要になった不良ビット線対に対し、冗長信号ＲＥＤ０が非アクティブになり、ビット線対の電位レベルを常にそれぞれ電源電位ＶＣＣ、接地電位ＧＮＤに固定するとともに、置換情報記憶回路３から出力された冗長信号ＲＥＤ０によりプリチャージ信号発生回路５から発生された内部プリチャージ信号ＰＲＥ２を非アクティブとし、ビット線のプリチャージ動作を禁止する。【選択図】　　　図１
2004013985.tif 000002
【特許請求の範囲】
【請求項１】
メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルと、前記メインセルおよび前記冗長セルが配置された各ビット線対の一方のビット線にはプルアップ手段を、他方のビット線にはプルダウン手段をそれぞれ設け、それぞれの前記ビット線を予め定めたビット線対置換情報により同時に前記一方のビット線はプルアップし前記他方のビット線はプルダウンして、ライトおよびリード時における前記メインセルおよび前記冗長セルの充放電電流を低減する電流低減手段を有することを特徴とする冗長機能を備えた半導体記憶装置。
【請求項２】
メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルと、予め定める内部プリチャージ信号に応じて前記メインセルおよび前記冗長セルのビット線対をプリチャージ電位に引き上げるプリチャージ手段と、予め定めたビット線対置換情報がアクティブ状態時に内部プリチャージ信号を制御して前記プリチャージ電位への引き上げ動作を禁止する内部プリチャージ信号発生手段を有することを特徴とする冗長機能を備えた半導体記憶装置。
【請求項３】
メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルと、検出された不良個所を自ら修復し前記冗長セルに置き換える自己修復型の冗長回路置換手段と、この冗長回路置換手段に内蔵されビット線対置換情報である冗長信号を記憶する置換情報記憶手段と、前記冗長信号に制御されて外部からのプリチャージ信号を内部プリチャージ信号として選択的に出力する複数の内部プリチャージ信号発生手段と、前記内部プリチャージ信号がアクティブ状態時に前記メインセルおよび前記冗長セルのビット線対をプリチャージ電位に引き上げるプリチャージ手段と、前記メインセルおよび前記冗長セルの各ビット線対の一方のビット線に設けるプルアップ手段および他方のビット線に設けるプルダウン手段とを有することを特徴とする冗長機能を備えた半導体記憶装置。
【請求項４】
前記ビット線対単位での置換時に、アクティブ状態の前記冗長信号により前記内部プリチャージ信号の出力を禁止し、かつ前記プルアップ手段および前記プルダウン手段をそれぞれ導通させて、ライトおよびリード時における前記冗長セルの充放電電流を低減する機能を有する請求項３記載の冗長機能を備えた半導体記憶装置。
【請求項５】
前記冗長回路置換手段は、前記置換情報記憶手段を介してプリチャージ並びに前記プルアップ手段および前記プルダウン手段をそれぞれ制御するための前記冗長信号と、カラムアドレスを選択するためのカラムアドレス置換信号とを出力する請求項３記載の冗長機能を備えた半導体記憶装置。
【請求項６】
前記プルアップ手段または前記プルダウン手段のどちらか一方を有する請求項１または３記載の冗長機能を備えた半導体記憶装置。
【請求項７】
メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルが配置された冗長ビット線対を少なくとも２対と、検出された不良個所を自ら修復し冗長メモリセルに置き換える自己修復型の冗長回路置換手段とを有するとともに、前記冗長回路置換手段の出力する冗長信号により前記メインセルおよび前記冗長セルのビット線対に対するプリチャージ動作を禁止させる機能を備えることを特徴とする冗長機能を備えた半導体記憶装置。
【請求項８】
メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルが配置された冗長ビット線対を少なくとも２対有するとともに、検出された不良箇所を前記冗長セルに置換した後、前記メインセルおよび前記冗長セルの各ビット線対の一方のビット線に設けたプルアップ手段および他方のビット線に設けたプルダウン手段を予め定めたビット線対置換情報により同時に導通するように制御して、ライトおよびリード時における前記メインセルおよび前記冗長セルの充放電電流を遮断する電流低減手段をさらに有することを特徴とする冗長機能を備えた半導体記憶装置。
【請求項９】
メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルが配置された冗長ビット線対を少なくとも２対有するとともに、検出された不良個所を自ら修復し冗長セルに置き換える自己修復型の冗長回路置換手段と、前記冗長回路置換手段の出力する冗長信号および外部からのプリチャージ信号に応答して内部プリチャージ信号を発生する内部プリチャージ信号発生手段と、ドレインを一方の前記ビット線に接続し、ソースを電源電位に接続したＰチャネル型ＭＯＳトランジスタと、ドレインを他方のビット線に接続し、ソースを接地電位に接続したＮチャネル型ＭＯＳトランジスタとを有し、前記Ｐチャネル型ＭＯＳトランジスタのゲートに前記冗長信号を入力し、前記Ｎチャネル型ＭＯＳトランジスタのゲートに前記冗長信号の極性反転信号を入力することを特徴とする冗長機能を備えた半導体記憶装置。
【請求項１０】
前記冗長回路置換手段の出力する前記冗長信によって前記内部プリチャージ信号発生手段の出力信号をアクティブまたは非アクティブに制御する機能を有する請求項９記載の冗長機能を備えた半導体記憶装置。
【請求項１１】
前記内部プリチャージ信号発生手段は、前記冗長回路置換手段の出力する前記冗長信号を受ける同相バッファとその同相バッファ出力および外部からのプリチャージ信号の論理積を取る論理積手段とからなる請求項９記載の冗長機能を備えた冗長機能を備えた半導体記憶装置。
【請求項１２】
メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルが配置された冗長ビット線対を少なくとも２対と、検出された不良個所を前記冗長セルに置換するためのビット線対置換情報である冗長信号およびカラムアドレスを選択するカラムアドレス置換信号を生成するフューズ素子で構成したプログラム回路とを有し、前記プログラム回路の出力する前記冗長信号で前記メインセルおよび前記冗長セルの各ビット線対の対応する一方のビット線をプルアップ手段でプルアップし他方のビット線をプルダウン手段でプルダウンして、ライトおよびリード時における前記メインセルおよび前記冗長セルの充放電電流を低減する機能を有することを特徴とする冗長機能を備えた半導体記憶装置。
【請求項１３】
メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルが配置された冗長ビット線対を少なくとも２対有するとともに、前記メインセルおよび前記冗長セルの各ビット線対の一方のビット線にプルアップ手段を、他方のビット線にプルダウン手段をそれぞれ設けておき、これらプルアップ手段およびプルダウン手段を予め定めたビット線対置換情報により同時に導通するように制御して、ライトおよびリード時における前記メインセルおよび前記冗長セルの充放電電流により発生するノイズを低減する機能を有することを特徴とする冗長機能を備えた半導体記憶装置。
【請求項１４】
メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルと、前記メインセルおよび前記冗長セルが配置された各ビット線対の一方のビット線にはプルアップ手段を、他方のビット線にはプルダウン手段をそれぞれ設け、前記プルアップ手段および前記プルダウン手段は、置換されずに残った冗長ビット線対、あるいは前記冗長ビット線対で置換された前記メインセルの不良ビット線対に対してプルアップおよびプルダウン動作機能を有することを特徴とする冗長機能を備えた半導体記憶装置。
【請求項１５】
前記冗長セルの置換をしないとき、前記メインセルおよび前記冗長セルの各ビット線対の一方ビット線に設けた前記プルアップ手段および他方のビット線に設けた前記プルダウン手段が、前記メインセルおよび前記冗長セルに対しそれぞれ対応する固定電位を書き込む機能を有する請求項１、３、８、１２、１３または１４記載の冗長機能を備えた半導体記憶装置。
【請求項１６】
前記メインセルおよび前記冗長セルが相補型ＭＯＳトランジスタ構成のスタティック型メモリセルである請求項１、２、３、７、８、９、１２、１３または１４記載の冗長機能を備えた半導体記憶装置。
【請求項１７】
メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルが配置された冗長ビット線対を少なくとも２対有するとともに、前記メインセルおよび前記冗長セルの各ビット線対の一方のビット線にプルアップ手段を、他方のビット線にプルダウン手段をそれぞれ設けておき、これらプルアップ手段およびプルダウン手段を予め定めるたビット線対置換情報により同時に導通するように制御して、ライトおよびリード時における前記メインセルおよび前記冗長セルの充放電電流を低減させることを特徴とする冗長機能を備えた半導体記憶装置の消費電流低減方法。
【請求項１８】
前記プルアップ手段または前記プルダウン手段のどちらか一方で、ライトおよびリード時に前記冗長セルの充放電電流を低減させる請求項１７記載の冗長機能を備えた半導体記憶装置の消費電流低減方法。
【請求項１９】
メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルが配置された冗長ビット線対を少なくとも２対と、検出された不良個所を自ら修復し冗長メモリセルに置き換える自己修復型の冗長回路置換手段と、前記冗長回路置換手段に内蔵されビット線対置換情報である長信号を記憶する置換情報記憶手段と、予め定める内部プリチャージ信号に応じて前記メインセルおよび前記冗長セルのビット線対をプリチャージ電位に引き上げるプリチャージ手段とを有し、前記冗長回路置換手段の出力する冗長信号により前記プリチャージ手段を制御して前記メインセルおよび前記冗長セルの各ビット線対に対するプリチャージ動作を禁止させることを特徴とする冗長機能を備えた半導体記憶装置の消費電流低減方法。
【請求項２０】
外部からのプリチャージ信号がアクティブか否かに関わらず前記冗長回路置換手段の出力する前記冗長信号によって前記内部プリチャージ信号発生手段の出力する内部プリチャージ信号を非アクティブ状態に制御させる請求項１９記載の冗長機能を備えた半導体記憶装置の消費電流低減方法。
【請求項２１】
メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルが配置された冗長ビット線対を少なくとも２対と、検出された不良個所を前記冗長セルに置換するためのビット線対置換情報である冗長信号およびカラムアドレスを選択するカラムアドレス置換信号を生成するフューズ素子で構成したプログラム回路とを有し、前記プログラム回路の出力する前記冗長信号を用いて、前記メインセルおよび前記冗長セルの各ビット線対の対応する一方のビット線をプルアップ手段でプルアップさせ他方のビット線をプルダウン手段でプルダウンさせて、ライトおよびリード時における前記メインセルおよび前記冗長セルの充放電電流を低減させることを特徴とする冗長機能を備えた半導体記憶装置の消費電流低減方法。
【請求項２２】
メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルが配置された冗長ビット線対を少なくとも２対有するとともに、検出された不良箇所を前記冗長セルに置換した後、前記メインセルおよび前記冗長セルの各ビット線対の対応する一方のビット線に設けたプルアップ手段および他方のビット線に設けたプルダウン手段を、予め定めたビット線対置換情報により同時に制御させて非導通にし、ライトおよびリード時における前記メインセルおよび前記冗長セルの充放電電流の低減を解除させることを特徴とする冗長機能を備えた半導体記憶装置の消費電流低減方法。
【請求項２３】
メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルが配置された冗長ビット線対を少なくとも２対有するとともに、前記メインセルおよび前記冗長セルの各ビット線対の一方のビット線にプルアップ手段を、他方のビット線にプルダウン手段をそれぞれ設けておき、これらプルアップ手段およびプルダウン手段を予め定めたビット線対置換情報により同時に導通させるように制御して、ライトおよびリード時における前記メインセルおよび前記冗長セルの充放電電流により発生するノイズを低減させることを特徴とする半導体記憶装置の消費電流低減方法。
【請求項２４】
前記冗長セルへの置換をしないときで、かつライトおよびリード時に、前記メインセルおよび前記冗長セルの充放電電流を低減させる請求項１７、１９、２１、２２または２３記載の冗長機能を備えた半導体記憶装置の消費電流低減方法。
【請求項２５】
メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルと、前記メインセルおよび前記冗長セルが配置された各ビット線対の一方のビット線にはプルアップ手段を、他方のビット線にはプルダウン手段がそれぞれ設けられ、前記プルアップ手段および前記プルダウン手段により、置換されずに残った冗長ビット線対、あるいは前記冗長ビット線対で置換された前記メインセルの不良ビット線対に対してプルアップおよびプルダウン動作をさせることを特徴とする冗長機能を備えた半導体記憶装置の消費電流低減方法。
【請求項２６】
前記冗長セルへの置換をしないとき、前記メインセルおよび前記冗長セルの各ビット線対の一方のビット線に設けたプルアップ手段および他方のビット線に設けたプルダウン手段により、前記メインセルおよび前記冗長セルに対しそれぞれ対応する固定電位を書き込ませる請求項１７、１９、２１、２２、２３または２４記載の冗長機能を備えた半導体記憶装置の消費電流低減方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は冗長機能を備えた半導体記憶装置およびその消費電流低減方法に係わり、特にライトおよびリード時にメインセルおよび冗長セルへ流れ込む電流量を低減する冗長機能を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体素子の微細化技術の進展に伴い、その半導体素子で構成するＬＳＩも大規模化している。特に半導体記憶装置の分野ではその傾向が顕著である。
【０００３】
例えば、１チップに５１２メガビットの容量を有する半導体記憶装置としてダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）や１８メガビットのスタティック型ランダムアクセスメモリ（ＳＲＡＭ）も実用化されている。
【０００４】
この種の半導体記憶装置では、通常のメモリセルアレイが配置されたメインメモリ領域の外に、予備のメモリセルアレイを配置した冗長メモリ領域を用意しておき、メインメモリの一部に欠陥が発見された場合に、欠陥メモリの代わりに予備のメモリセルアレイに置き換える欠陥救済技術が適用されている。
【０００５】
上述した欠陥救済技術の一例としては、製造工程中のウェハ選別段階で選別のための電気的特性試験を行い、選別対象メモリセルアレイに欠陥があった場合にその欠陥メモリセルアレイのパス、ファイル判定およびアドレス情報を採取し、これらのデータに基づき、冗長回路内に設けたフューズにプログラムするトリミング方式により、メインメモリ領域にある欠陥メモリセルに対する書き込みおよび読み出しを止めて、冗長メモリ領域にある冗長メモリセルに対して書き込みおよび読み出しを行うものである。
【０００６】
冗長メモリセルへの切り替えは、ワード線単位またはビット線単位で行われ、ワード線単位の切り替えは欠個所のアドレス情報が必要であり、ビット線単位では欠陥個所のビット位置情報が必要である。
【０００７】
すなわち、欠陥メモリセルが検出されると、欠陥箇所のアドレス情報を基に切断するフューズの位置を求め、例えばレーザビーム照射によりフューズの溶断を行う。この溶断により、欠陥メモリセルの位置がフューズＲＯＭに書き込まれることになる。
【０００８】
上述したように欠陥メモリセルの位置がフューズＲＯＭに書き込まれるので、切断されたフューズに対応するメモリが選択されると、メインメモリ領域ではなく冗長メモリ領域が選択される切り替えが行われる。つまり、選択されたメインメモリ領域のメモリセルのアドレスと冗長メモリ領域の欠陥メモリセルのアドレスとを比較し、欠陥メモリセルが選択されていれば冗長メモリ領域の予備メモリセルをアクセスする。
【０００９】
また別の方式としてはチップ自身にメモリセルのテストをするパターン発生させ、不良個所を自ら検出し、予備のメモリセルに切り替える自己修復型の置換方式がある。この方式はＢＩＳＲ（　Ｂｕｉｌｔ　Ｉｎ　Ｓｅｌｆ　Ｒｅｐａｉｒ
）として一般的に知られている。
【００１０】
上述したＢＩＳＲ機能を搭載した従来の半導体記憶装置の一例をブロック図で示した図６を参照すると、ＢＩＳＲ回路２１、メモリ２２の基本ブロックである。ＢＩＳＲ回路２１の構成としてはパターン発生器２３、比較回路２４、不良個所演算回路２５、置換情報記憶回路２６を備える。
【００１１】
ＢＩＳＲ回路２１の基本動作を簡単に説明すると、電源投入直後、外部信号のクロックＣＬＫと内部レジスタの初期化に必要なリセット信号ＰＲＳＥＴを与えることにより動作を開始する。
【００１２】
パターン発生器２３から発生するパターンによりメモリアレイ２２２のライト、リード動作を行う。比較回路２４はメモリアレイ２２２から読み出されたデータと期待値とを比較する。
【００１３】
比較した結果は不良個所演算回路２５に入力され、置換の判定、置換個所の検出が行われ、演算結果の情報は置換情報記憶回路２６で保持される。トリミング方式は一般的に知られているうえ、本発明と直接関係が無いので回路構成、動作については省略する。
【００１４】
しかしながら、このような歩留まり向上対策として採用されているリダンダンシ機能は、特に冗長ビット（デジット線）あるいは冗長ＩＯを備えた製品の場合、歩留まりの向上対策としては有効な手段であるがライト、リード動作時においては冗長ビット線の使用、未使用に関わらず搭載した本数分だけセルに流れ込む電流が発生し、副作用として消費電流増加が起きている。
【００１５】
メモリの大容量化が進む一方、低消費電力化の要求もますます増えており、これらの電流増加は重要な問題となっている。この電流が増加する問題について図７および図８を参照しながら説明する。
【００１６】
まず、図７は１つのメモリセル４およびプリチャージ回路６を示し、図８はライト動作時のメモリセルの内部動作波形を示したものである。この例ではセルノードＣＴ、ＣＮはそれぞれ論理レベルのロウ、ハイレベルに保持されている。
【００１７】
また、ビット線Ｔおよびビット線Ｂの電位は、この場合、ともにプリチャージレベルＶＣＣに保たれている。
【００１８】
図８において、ワード線ＷＬｉが非選択の時はロウレベルにあり、ビット線Ｔおよびビット線Ｂはプリチャージ信号ＰＲＥ２によりハイレベルに保持されている。
【００１９】
この状態の時、セルノードＣＴはロウレベル、セルノードＣＮはハイレベルに保持されている。
【００２０】
書き込み動作ではワード線ＷＬｉが選択される前に、先ずプリチャージ信号ＰＲＥ２がハイレベルからロウレベルに変化し、ビット線Ｔのプリチャージ動作が禁止される。
【００２１】
続いてワード線ＷＬｉが選択されるとロウレベルからハイレベルに遷移するとともに、ビット線Ｔおよびビット線Ｂは書き込み情報によりハイレベル、あるいはロウレベルになる。図８ではビット線Ｔがハイレベル、ビット線Ｂがロウレベルの例を示している。
【００２２】
上述した動作によりセルノードＣＮはハイレベルからロウレベルへ、セルノードＣＴはロウレベルからハイレベルに変化するとともに、セルに流れ込む電流Ｉが発生する。
【００２３】
低消費電力化が要求されている現在、これらの余分な電流Ｉも削減する必要性が出てきている。また、これらの電流増加は電源ノイズ不良の原因となり動作上好ましくない。
【００２４】
これらの要請に対応する例が特開平１１−３２６０４２号公報に記載されている。すなわち、上述した電流を削減する方法としてビット線をプリチャージする回路にフューズ素子を備え、未使用のビット線はこのフューズ素子を切断するという方法である。
【００２５】
同公報記載のプリチャージ回路にフューズを使用した構成をブロック図で示した図９を参照すると、ビット線ＲＴ０、ＲＢ０をプリチャージする回路９３は、ビット線ＲＴ０、ＲＢ０が未使用の場合、フューズ素子９１、９２をレーザーで切断することで、ビット線ＲＴ０、ＲＢ０のプリチャージを常に禁止しセルに流れ込む電流を削減しようと図っている。
【００２６】
【発明が解決しようとする課題】
上述したように従来の半導体記憶装置における冗長回路を搭載した半導体記憶装置では、ビット線Ｔがハイレベル、ビット線Ｂがロウレベルのとき、セルノードＣＮはハイレベルからロウレベルへ、セルノードＣＴはロウレベルからハイレベルに変化するとともに、セルに流れ込む電流Ｉが発生するので、この電流を削減するために、ビット線をプリチャージする回路に挿入したフューズ素子をレーザーカットする。
【００２７】
しかし、そのための工数も余分に増える上、ポリフューズ素子の切れ残りや残骸によるリーク電流発生や誤動作の原因となるという欠点がある。
【００２８】
本発明の目的は、上述した従来の欠点に鑑みなされたものであり、ポリフューズを使用せずにセルに流れ込む電流を削減する手段および方法を提供することにある。
【００２９】
【課題を解決するための手段】
本発明の冗長機能を備えた半導体記憶装置は、メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルと、前記メインセルおよび前記冗長セルが配置された各ビット線対の一方のビット線にはプルアップ手段を、他方のビット線にはプルダウン手段をそれぞれ設け、それぞれの前記ビット線を予め定めたビット線対置換情報により同時に前記一方のビット線はプルアップし前記他方のビット線はプルダウンして、ライトおよびリード時における前記メインセルおよび前記冗長セルの充放電電流を低減する電流低減手段を有することを特徴とする。
【００３０】
本発明の冗長機能を備えた半導体記憶装置の他の特徴は、メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルと、予め定める内部プリチャージ信号に応じて前記メインセルおよび前記冗長セルのビット線対をプリチャージ電位に引き上げるプリチャージ手段と、ビット線対置換情報がアクティブ状態時に内部プリチャージ信号を制御して前記プリチャージ電位への引き上げ動作を禁止する内部プリチャージ信号発生手段を有することにある。
【００３１】
本発明の冗長機能を備えた半導体記憶装置のまた他の特徴は、メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルと、検出された不良個所を自ら修復し前記冗長セルに置き換える自己修復型の冗長回路置換手段と、冗長回路置換手段に内蔵されビット線対置換情報である冗長信号を記憶する置換情報記憶手段と、前記冗長信号に制御されて外部プリチャージ信号を前記内部プリチャージ信号として選択的に出力する複数の内部プリチャージ信号発生手段と、前記内部プリチャージ信号がアクティブ状態時に前記メインセルおよび前記冗長セルのビット線対をプリチャージ電位に引き上げるプリチャージ手段と、前記メインセルおよび前記冗長セルの各ビット線対の一方のビット線に設けるプルアップ手段および他方のビット線に設けるプルダウン手段とを有することにある。
【００３２】
また、前記ビット線対単位での置換時に、アクティブ状態の前記冗長信号により前記内部プリチャージ信号の出力を禁止し、かつ前記プルアップ手段および前記プルダウン手段をそれぞれ導通させて、ライトおよびリード時における前記冗長セルの充放電電流を低減する機能を有することができる。
【００３３】
さらに、前記冗長回路置換手段は、前記置換情報記憶手段を介してプリチャージ並びに前記プルアップ手段および前記プルダウン手段をそれぞれ制御するための前記冗長信号と、カラムアドレスを選択するためのカラムアドレス置換信号とを出力することもできる。
【００３４】
さらにまた、前記プルアップ手段または前記プルダウン手段のどちらか一方を有する。
【００３５】
本発明の冗長機能を備えた半導体記憶装置のさらに他の特徴は、メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルが配置された冗長ビット線対を少なくとも２対と、検出された不良個所を自ら修復し冗長メモリセルに置き換える自己修復型の冗長回路置換手段とを有するとともに、前記冗長回路置換手段の出力する冗長信号により前記メインセルおよび前記冗長セルのビット線対に対するプリチャージ動作を禁止させる機能を備えることにある。
【００３６】
本発明の冗長機能を備えた半導体記憶装置のさらにまた他の特徴は、メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルが配置された冗長ビット線対を少なくとも２対有するとともに、検出された不良箇所を前記冗長セルに置換した後、前記メインセルおよび前記冗長セルの各ビット線対の一方のビット線に設けたプルアップ手段および他方のビット線に設けたプルダウン手段を予め定めたビット線対置換情報により同時に導通するように制御して、ライトおよびリード時における前記メインセルおよび前記冗長セルの充放電電流を遮断する電流低減手段をさらに有することにある。
【００３７】
本発明の冗長機能を備えた半導体記憶装置のまた他の特徴は、メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルが配置された冗長ビット線対を少なくとも２対有するとともに、検出された不良個所を自ら修復し冗長セルに置き換える自己修復型の冗長回路置換手段と、前記冗長回路置換手段の出力する冗長信号および外部からのプリチャージ信号に応答して内部プリチャージ信号を発生する内部プリチャージ信号発生手段と、ドレインを一方の前記ビット線に接続し、ソースを電源電位に接続したＰチャネル型ＭＯＳトランジスタと、ドレインを他方のビット線に接続し、ソースを接地電位に接続したＮチャネル型ＭＯＳトランジスタとを有し、前記Ｐチャネル型ＭＯＳトランジスタのゲートに前記冗長信号を入力し、前記Ｎチャネル型ＭＯＳトランジスタのゲートに前記冗長信号の極性反転信号を入力することにある。
【００３８】
また、前記冗長回路置換手段の出力する前記冗長信によって前記内部プリチャージ信号発生手段の出力信号をアクティブまたは非アクティブに制御する機能を有することができる。
【００３９】
さらに、前記内部プリチャージ信号発生手段は、前記冗長回路置換手段の出力する前記冗長信号を受ける同相バッファとその同相バッファ出力および外部からの前記プリチャージ信号の論理積を取る論理積手段とからなる請求項記載の冗長機能を備える。
【００４０】
本発明の冗長機能を備えた半導体記憶装置さらに他の特徴は、メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルが配置された冗長ビット線対を少なくとも２対と、検出された不良個所を前記冗長セルに置換するためのビット線対置換情報である冗長信号およびカラムアドレスを選択するカラムアドレス置換信号を生成するフューズ素子で構成したプログラム回路とを有し、前記プログラム回路の出力する前記冗長信号で前記メインセルおよび前記冗長セルの各ビット線対の対応する一方のビット線をプルアップ手段でプルアップし他方のビット線をプルダウン手段でプルダウンして、ライトおよびリード時における前記メインセルおよび前記冗長セルの充放電電流を低減する機能を有することにある。
【００４１】
本発明の冗長機能を備えた半導体記憶装置のさらにまた他の特徴は、メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルが配置された冗長ビット線対を少なくとも２対有するとともに、前記メインセルおよび前記冗長セルの各ビット線対の一方のビット線にプルアップ手段を、他方のビット線にプルダウン手段をそれぞれ設けておき、これらプルアップ手段およびプルダウン手段を予め定めたビット線対置換情報により同時に導通するように制御して、ライトおよびリード時における前記メインセルおよび前記冗長セルの充放電電流により発生するノイズを低減する機能を有することにある。
【００４２】
本発明の冗長機能を備えた半導体記憶装置のまた他の特徴は、メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルと、前記メインセルおよび前記冗長セルが配置された各ビット線対の一方のビット線にはプルアップ手段を、他方のビット線にはプルダウン手段をそれぞれ設け、前記プルアップ手段および前記プルダウン手段は、置換されずに残った冗長ビット線対、あるいは前記冗長ビット線対で置換された前記メインセルの不良ビット線対に対してプルアップおよびプルダウン動作機能を有することにある。
【００４３】
また、前記冗長セルの置換をしないとき、前記メインセルおよび前記冗長セルの各ビット線対の一方ビット線に設けた前記プルアップ手段および他方のビット線に設けた前記プルダウン手段が、前記メインセルおよび前記冗長セルに対しそれぞれ対応する固定電位を書き込む機能を有することができる。
【００４４】
さらに、前記メインセルおよび前記冗長セルが相補型ＭＯＳトランジスタ構成のスタティック型メモリセルである。
【００４５】
本発明の冗長機能を備えた半導体記憶装置およびその消費電流低減方法は、メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルが配置された冗長ビット線対を少なくとも２対有するとともに、前記メインセルおよび前記冗長セルの各ビット線対の一方のビット線にプルアップ手段を、他方のビット線にプルダウン手段をそれぞれ設けておき、これらプルアップ手段およびプルダウン手段を予め定めるたビット線対置換情報により同時に導通するように制御して、ライトおよびリード時における前記メインセルおよび前記冗長セルの充放電電流を低減させることを特徴とする。
【００４６】
また、前記プルアップ手段または前記プルダウン手段のどちらか一方で、ライトおよびリード時に前記冗長セルの充放電電流を低減させることができる。
【００４７】
本発明の冗長機能を備えた半導体記憶装置およびその消費電流低減方法の他の特徴は、メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルが配置された冗長ビット線対を少なくとも２対と、検出された不良個所を自ら修復し冗長メモリセルに置き換える自己修復型の冗長回路置換手段と、前記冗長回路置換手段に内蔵され置換指示用の冗長信号を記憶する置換情報記憶手段と、前記冗長回路置換手段に内蔵されビット線対置換情報である冗長信号を記憶する置換情報記憶手段と、予め定める内部プリチャージ信号に応じて前記メインセルおよび前記冗長セルのビット線対をプリチャージ電位に引き上げるプリチャージ手段とを有し、前記冗長回路置換手段出力の出力する冗長信号により前記プリチャージ手段を制御して前記メインセルおよび前記冗長セルの各ビット線対に対するプリチャージ動作を禁止させることにある。
【００４８】
また、外部からのプリチャージ信号がアクティブか否かに関わらず前記冗長回路置換手段の出力する前記冗長信号によって前記内部プリチャージ信号発生手段の出力する内部プリチャージ信号を非アクティブ状態に制御させてもよい。
【００４９】
本発明の冗長機能を備えた半導体記憶装置およびその消費電流低減方法のまた他の特徴は、メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルが配置された冗長ビット線対を少なくとも２対と、検出された不良個所を前記冗長セルに置換するためのビット線対置換情報である冗長信号およびカラムアドレスを選択するカラムアドレス置換信号を生成するフューズ素子で構成したプログラム回路とを有し、前記プログラム回路の出力する前記冗長信号を用いて、前記メインセルおよび前記冗長セルの各ビット線対の対応する一方のビット線をプルアップ手段でプルアップさせ他方のビット線をプルダウン手段でプルダウンさせて、ライトおよびリード時における前記メインセルおよび前記冗長セルの充放電電流を低減させることにある。
【００５０】
本発明の冗長機能を備えた半導体記憶装置およびその消費電流低減方法のまたさらに他の特徴は、メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルが配置された冗長ビット線対を少なくとも２対有するとともに、検出された不良箇所を前記冗長セルに置換した後、前記メインセルおよび前記冗長セルの各ビット線対の対応する一方のビット線に設けたプルアップ手段および他方のビット線に設けたプルダウン手段を、予め定めたビット線対置換情報により同時に制御させて非導通にし、ライトおよびリード時における前記メインセルおよび前記冗長セルの充放電電流の低減を解除させることにある。
【００５１】
本発明の冗長機能を備えた半導体記憶装置およびその消費電流低減方法のまた他の特徴は、メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルが配置された冗長ビット線対を少なくとも２対有するとともに、前記メインセルおよび前記冗長セルの各ビット線対の一方のビット線にプルアップ手段を、他方のビット線にプルダウン手段をそれぞれ設けておき、これらプルアップ手段およびプルダウン手段を予め定めたビット線対置換情報により同時に導通させるように制御して、ライトおよびリード時における前記メインセルおよび前記冗長セルの充放電電流により発生するノイズを低減させることにある。
【００５２】
また、前記冗長セルへの置換をしないときで、かつライトおよびリード時に、前記メインセルおよび前記冗長セルの充放電電流を低減させることができる。
【００５３】
本発明の冗長機能を備えた半導体記憶装置およびその消費電流低減方法のまたさらに他の特徴は、メインセルと、このメインセルの不良箇所をビット線対単位で置換するための冗長セルと、前記メインセルおよび前記冗長セルが配置された各ビット線対の一方のビット線にはプルアップ手段を、他方のビット線にはプルダウン手段がそれぞれ設けられ、前記プルアップ手段および前記プルダウン手段により、置換されずに残った冗長ビット線対、あるいは前記冗長ビット線対で置換された前記メインセルの不良ビット線対に対してプルアップおよびプルダウン動作をさせることにある。
【００５４】
また、前記冗長セルへの置換をしないとき、前記メインセルおよび前記冗長セルの各ビット線対の一方のビット線に設けたプルアップ手段および他方のビット線に設けたプルダウン手段により、前記メインセルおよび前記冗長セルに対しそれぞれ対応する固定電位を書き込ませることができる。
【００５５】
【発明の実施の形態】
まず、本発明の概要を述べると、本発明は冗長機能を備えた、特に冗長の方式をビット線置換で構成した半導体記憶装置、例えばスタテイック型の半導体記憶装置において、メモリアレイを構成するそれぞれのビット線対の一方のビット線にプルアップを目的とするＰチャネル型ＭＯＳトランジスタのドレインを接続し、他方のビット線にプルダウンを目的とするＮチャネル型ＭＯＳトランジスタのドレイン端子を接続し、Ｐチャネル型ＭＯＳトランジスタのゲートには置換情報記憶回路から出力された冗長信号を入力し、Ｎチャネル型ＭＯＳトランジスタのゲートには冗長信号の極性反転信号を入力する。
【００５６】
そのため、置換に使用されない冗長ビット線対、あるいは不具合が発見されたため冗長セルに置換されて不要になったメインセルの不良ビット線対に対し、冗長信号が非アクティブになり、ビット線対の電位レベルを常にそれぞれ電源電位ＶＣＣ、接地電位ＧＮＤに固定する。
【００５７】
また、置換情報記憶回路から出力された冗長信号によりプリチャージ信号発生回路から発生された内部プリチャージ信号は非アクティブとなり、内部プリチャージ信号はプリチャージ回路に入力されビット線のプリチャージ動作を禁止する。
【００５８】
これにより使用されないビット線の一方は常に電源電位ＶＣＣ、他方は接地電位ＧＮＤに固定されることになり、ライト、リード動作において選択されたワード線がハイレベルになった時、使用されないビット線の電位とセルノードの電位を同電位にすることが出来る。
【００５９】
したがって、従来の技術においてライト（書き込み動作）あるいはリード（読み出し）動作時に使用されないビット線において発生していた充放電電流を本発明では削減できるものである。
【００６０】
次に本発明の実施の形態を図面を参照しながら詳細に説明する。
【００６１】
本発明の第１の実施の形態における冗長機能を備えた半導体装置の冗長ビット線と周辺回路の一部を示した図１を参照すると、この半導体記憶装置は、Ｐチャネル型ＭＯＳトランジスタで構成されるプルアップ回路１と、Ｎチャネル型ＭＯＳトランジスタで構成されるプルダウン回路２と、テストにより検出された不良個所を自ら修復し冗長メモリセルに置き換える自己修復型の冗長回路置換手段（ＢＩＳＲ）の置換情報記憶回路３と、メインセル（図示せず）と、冗長セル（Ｃｅｌｌ）４と、内部プリチャージ信号発生回路（以下、プリチャージ信号発生回路と称す）５と、プリチャージ回路６と、センスアンプ出力回路７とを備える。
【００６２】
なお、以下の説明では、冗長セル側での説明を行うが、メインセル側でも同様である。また、ビット線対は０〜ｎビットのうち０ビット目について説明するが、他のビットでも同様に動作する。
【００６３】
すなわち、冗長セル側ではビット線対ＲＴ０、ＲＢｎとワード線ＷＬ０との交叉点、ビット線対ＲＴ０、ＲＢｎとワード線ＷＬｎとの交叉点にそれぞれ冗長セル（Ｃｅｌｌ）４が配置されている。メインセル側も同様である。
【００６４】
置換情報記憶回路３は、チップ全体で１個設けられ、カラムアドレス置換信号ＲＹＳＷ０〜ｎと冗長信号ＲＥＤ０〜ｎを対応するメインセルおよび冗長セルのビット線対にそれぞれ出力する。置換する必要のない場合はカラムアドレス置換信号ＲＹＳＷ０〜ｎと冗長信号ＲＥＤ０〜ｎともにロウレベルであり、置換して使用する場合、カラムアドレス置換信号ＲＹＳＷ０〜ｎの場合は、外部のアドレスによってハイレベル（選択された場合）、ロウレベル（非選択の場合）と変わり、冗長信号ＲＥＤ０〜ｎの方はハイレベルの固定になる。
【００６５】
冗長セル４は、公知のように、Ｐチャネル型ＭＯＳトランジスタ４３およびＮチャネル型ＭＯＳトランジスタ４４からなるＣＭＯＳ構成のインバータとＰチャネル型ＭＯＳトランジスタ４５およびＮチャネル型ＭＯＳトランジスタ４６からなるＣＭＯＳ構成のインバータとを、それぞれの入力端を他方の出力端に接続するラッチ回路であり、一方の接続点（ノードＣＴ）をＮチャネル型ＭＯＳトランジスタ４１を介してビット線ＲＴ０に接続し、他方の接続点（ノードＣＮ）をＮチャネル型ＭＯＳトランジスタ４２を介してビット線ＲＢ０に接続する。
【００６６】
また、ビット線対ＲＴ０、ＲＢｎ間にはプリチャージ回路５が接続され、そのプリチャージ制御端子にはプリチャージ信号発生回路５の出力端が接続されている。
【００６７】
プリチャージ回路５は、公知のように、ビット線ＲＴ０と電源電位化に接続されたＰチャネル型ＭＯＳトランジスタ６１、ビット線ＲＴ０と電源電位に接続されたＰチャネル型ＭＯＳトランジスタ６２およびビット線ＲＴ０およびＲＢ０間に挿入接続されたＰチャネル型ＭＯＳトランジスタ６３のゲートにプリチャージ信号ＰＲＥ２の極性反転信号を共通入力する。この回路はビット線対ごとに設けてある。
【００６８】
プリチャージ信号発生回路５は、外部プリチャージ信号ＰＲＥ１を入力するＮＡＮＤ５７およびその出力を反転するインバータ５４と、ＮＡＮＤ５７の他方の入力として置換情報記憶回路３の出力する冗長信号ＲＥＤ０が与えられる。プリチャージ信号発生回路５はビット線対ごとに設けてある。
【００６９】
さらに、ビット線ＲＴ０側にはＰチャネル型ＭＯＳトランジスタで構成されるプルアップ回路１が接続され、ドレインをビット線ＲＴｏに接続し、ソースを電源電位ＶＣＣに接続し、ゲートに置換情報記憶回路３の出力する冗長信号ＲＥＤＯを入力する。
【００７０】
ビット線ＲＢ０側にはＮチャネル型ＭＯＳトランジスタで構成されるプルダウン回路２が接続され、ドレインをビット線ＲＢ０に接続し、ソースは接地電位ＧＮＤに接続し、ゲートに置換情報記憶回路３の出力する冗長信号ＲＥＤ０をインバータ８で極性反転した信号を入力する。
【００７１】
ビット線対ＲＴ０、ＲＢｎには直列にそれぞれカラムスイッチが挿入され、そのカラムスイッチは置換情報記憶回路３の出力するカラムアドレス置換信号ＲＹＳＷ０が入力される。
【００７２】
次に、本実施の形態の動作を説明する。
【００７３】
図１において、本発明の半導体記憶装置をテストした結果、メインセル（図示せず）に不良が発見されたとすると、ここではビット線対置換方式であるから、冗長ビット線対ＲＴ０、ＲＢ０が、不良セルが発見された正規のビット線にとって置き換わる場合は、置換情報記憶回路３から出力されるビット線対置換情報である冗長信号ＲＥＤ０はハイレベルとなる。
【００７４】
冗長信号ＲＥＤ０のハイレベルによりビット線ＲＴ０に接続されているプルアップ回路１のＰチャネル型ＭＯＳトランジスタはオフになり、冗長信号ＲＥＤ０のインバータ８によるロウレベルによりビット線ＲＢ０に接続されているプルダウン回路２のＮチャネル型ＭＯＳトランジスタもオフとなる。
【００７５】
また、カラムの不良アドレスが外部情報により選択された場合は、冗長ビット線対ＲＴ０、ＲＢ０のカラムスイッチの制御信号ＲＹＳＷ０はハイレベルとなり、冗長ビット線対ＲＴ０、ＲＢ０が選択される。
【００７６】
また、このときプリチャージ信号発生回路５の一方の入力端には冗長信号ＲＥＤ０からハイレベルが入力されるが、このプリチャージ信号発生回路５の出力信号ＰＲＥ２は、プリチャージ信号発生回路５の他方の入力信号である外部プリチャージ信号ＰＲＥ１の情報で制御されるため、プリチャージ動作時にはハイレベルが入力される。
【００７７】
この冗長信号ＲＥＤ０のハイレベルにより、プリチャージ信号発生回路５の内部プリチャージ信号ＰＲＥ２はハイレベルとなり、冗長ビット対線ＲＴ０、ＲＢ０は正規のビット線と同様にプリチャージ動作が行われ、ライト、リード動作とも可能になる。
【００７８】
一方、正規のメインセルに不良が存在しなかった場合について説明する。図１において、この場合は置換情報記憶回路３から出力されたカラムスイッチ制御信号ＲＹＳＷ０は常にロウレベルとなり、非選択となる。つまり冗長ビット線対ＲＴ０，ＲＢ０はいかなる動作状態においても常に非選択となる。
【００７９】
また、この場合置換情報記憶回路３から出力される冗長信号ＲＥＤ０は常にロウレベルとなるため、プリチャージ信号発生回路５の出力信号である内部プリチャージ信号ＰＲＥ２は、外部プリチャージ信号ＰＲＥ１に関係なく一義的にロウレベルになり、プリチャージ回路６は非アクティブになりビット線対ＲＴ０，ＲＢ０のプリチャージ動作は行われない。
【００８０】
また、冗長ビット線対ＲＴ０，ＲＢ０に接続されているプルアップ回路１のＰチャネル型ＭＯＳトランジスタのゲートにはロウレベルが入力され、プルダウン回路２のＮチャネル型ＭＯＳトランジスタのゲートにはハイレベルが入力されるのでＰチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタはそれぞれオン状態となる。
【００８１】
よって冗長ビット線対ＲＴ０，ＲＢ０の一方の信号ＲＴ０はプルアップ回路によりハイレベルに固定され、他方の信号ＲＢ０はプルダウン回路よりロウレベルに固定される。
【００８２】
つまり、冗長ビット線対ＲＴ０、ＲＢ０の一方は常にハイレベル、他方はロウレベルに固定された状態となる。
【００８３】
例えば、ワード線ＷＬ０がハイレベルになると冗長セル４の冗長ビット線ＲＴ０側にはハイレベル、冗長ビット線ＲＢ０側にはロウレベルの固定されたビット線の電位が書き込まれることになる。
【００８４】
同様に、ワード線ＷＬｎが選択された場合も冗長セル４には固定されたビット線の電位が書き込まれる。
【００８５】
本発明を実施した時の冗長セル４とプリチャージ回路６を示した図２と、その動作説明用の冗長セル内部の動作波形を示した図３を参照すると、１回目にワード線ＷＬｉが選択された場合、内部プリチャージ信号ＰＲＥ２はロウレベル固定であり、さらにビット線ＲＴ０はハイレベルになっているため、セルノードＣＴはハイレベルが保持される。
【００８６】
一方、セルノードＣＮは、ビット線ＲＢ０がロウレベルに固定であり、さらにビット線ＲＢ０もロウレベルになっているため、ロウレベルが保持される。続いて再度、このワード線ＷＬｉが選択された時、ビット線ＲＴ０とセルノードＣＴ、ビット線ＲＢ０とセルノードＣＮは同じノードであるため、それぞれのビット線とそれぞれのセルのノードは同電位となるので、電流が流れない。
【００８７】
よって従来技術で問題になっていたライト、リード動作で流していた充放電電流を０ｍＡにすることが出来る。
【００８８】
上述した第１の実施の形態では、動作中、冗長セル４に流れる充放電電流が４０ｕＡの場合、例えば冗長ビット線を８本備えた製品では、４０ｕＡ×８本＝３２０ｕＡの電流低減となる。メモリ容量が増大すれば冗長ビットの本数も増加するので効果は更に期待出来る。
【００８９】
また、従来の技術ではこの電流を削減するために、ビット線とＶＣＣの間にポリシリコンを使ったフューズ素子などを介して、使用しないビット線はフューズ素子をレーザーで切断することによって電流削減を図っていたが、その方法ではフューズ素子の切れ残り等による不具合も発生する可能性がありそれを防止することが出来る。
【００９０】
また、ライト、リードの動作中に充放電電流により発生するノイズによる動作マージンの低減が図れる。
【００９１】
次に本発明の第２の実施の形態を説明する。
【００９２】
第２の実施の形態における半導体記憶装置の冗長回路の一部を示した図４を参照すると、上述した第１の実施の形態との相違点は、ビット線ＲＴ０にプルアップ回路１を備え、ビット線ＲＢ０にはプルダウン回路を接続しない構成とする点である。図示しないが逆に、ビット線ＲＢ０にプルダウン回路２を備え、ビット線ＲＴ０にはプルアップ回路１を接続しない構成とする構成でもよい。
【００９３】
図４において、メインセル（図示せず）に不良が発見されたとすると、冗長ビット対線ＲＴ０、ＲＢ０が、不良セルが発見された正規のビット線にとって置き換わる場合は、置換情報記憶回路３から出力されるビット線対置換情報である冗長信号ＲＥＤ０はハイレベルとなる。
【００９４】
冗長信号ＲＥＤ０のハイレベルによりビット線ＲＴ０に接続されているプルアップ回路１のＰ型ＭＯＳトランジスタはオフになる。
【００９５】
また、前述したようにカラムの不良アドレスが外部情報により選択された場合は、冗長ビット線線ＲＴ０、ＲＢ０のカラムスイッチの制御信号ＲＹＳＷ０はハイレベルとなり、冗長ビット線対ＲＴ０、ＲＢ０が選択される。
【００９６】
このときプリチャージ信号発生回路５の一方の入力端には冗長信号ＲＥＤ０からハイレベルが入力されプリチャージ信号発生回路５の他方の入力信号であるプリチャージ信号ＰＲＥ１の情報もプリチャージ動作時にはハイレベルが入力される。
【００９７】
このハイレベルにより、冗長信号ＲＥＤ０プリチャージ信号発生回路５の内部プリチャージ信号ＰＲＥ２はハイレベルとなり、冗長ビット対線ＲＴ０、ＲＢ０は正規のビット線と同様にプリチャージ動作が行われ、ライト、リード動作とも可能となる。
【００９８】
一方、正規のメインセルに不良が存在しなかった場合は、置換情報記憶回路３から出力されたカラムスイッチ制御信号ＲＹＳＷ０は常にロウレベルとなり、非選択となる。つまり冗長ビット線対ＲＴ０，ＲＢ０はいかなる動作状態においても常に非選択となる。
【００９９】
また、この場合置換情報記憶回路３から出力される冗長信号ＲＥＤ０は常にロウレベルとなるため、プリチャージ信号発生回路５の出力信号である内部プリチャージ信号ＰＲＥ２は、外部プリチャージ信号ＰＲＥ１に関係なく一義的にロウレベルになり、プリチャージ回路６は非アクティブとなりビット線対ＲＴ０，ＲＢ０のプリチャージ動作は行われない。
【０１００】
また、冗長ビット線ＲＴ０に接続されているプルアップ回路１のＰチャネル型ＭＯＳトランジスタのゲートにはロウレベルが入力されるのでＰチャネル型ＭＯＳトランジスタはオン状態となる。
【０１０１】
よって冗長ビット線対ＲＴ０，ＲＢ０の一方の信号ＲＴ０はプルアップ回路によりハイレベルに固定され、他方のＲＢ０は冗長セルのＲＴ０側のハイレベル固定により一義的にロウレベルになる。
【０１０２】
つまり、冗長ビット線対ＲＴ０、ＲＢ０の一方は常にハイレベル、他方はロウレベルに固定された状態となる。
【０１０３】
次に第３の実施の形態を説明する。
【０１０４】
第３の実施の形態における半導体記憶装置の冗長ビット線と周辺回路の一部を示した図５を参照すると、上述した第１の実施の形態との相違点は、テストにより検出された不良個所を自ら修復し冗長メモリセルに置き換える自己修復型の冗長回路置換手段（ＢＩＳＲ）の置換情報記憶回路３を用いる代わりに、ビット線対置換情報、すなわち、検出された不良個所を冗長セルに置換するための情報である冗長信号およびカラムアドレスを選択するカラムアドレス置換信号を生成するフューズ素子で構成したプログラム回路を用いることである。
【０１０５】
すなわち、プリチャージ信号発生回路５は、一方の入力に外部プリチャージ信号ＰＲＥ１を入力し、他方の入力としてプログラム回路８の出力する冗長信号ＲＥＤ０が与えられる。
【０１０６】
さらに、ビット線ＲＴ０側にはＰチャネル型ＭＯＳトランジスタで構成されるプルアップ回路１が接続され、ドレインをビット線ＲＴ０に接続し、ソースを電源電位ＶＣＣに接続し、ゲートにプログラム回路８の出力する冗長信号ＲＥＤ０を入力する。
【０１０７】
ビット線ＲＢ０側にはＮチャネル型ＭＯＳトランジスタで構成されるプルダウン回路２が接続され、ドレインをビット線ＲＢ０に接続し、ソースは接地電位ＧＮＤに接続し、ゲートにプログラム回路８の出力する冗長信号ＲＥＤ０をインバータ８で極性反転した信号を入力する。
【０１０８】
ビット線対ＲＴ０、ＲＢｎには直列にそれぞれカラムスイッチが挿入され、そのカラムスイッチはプログラム回路８の出力する制御信号ＲＹＳＷ０が入力される。
【０１０９】
動作としては、冗長ビット対線ＲＴ０、ＲＢ０が不良セルが発見された正規のビット線にとって置き換わる場合は、プログラム回路８からの冗長信号ＲＥＤ０はハイレベルとなる用にフューズがプログラムされている。
【０１１０】
したがって、プルアップ回路１のＰチャネル型ＭＯＳトランジスタはオフになり、プルダウン回路２のＮチャネル型ＭＯＳトランジスタもオフとなる。
【０１１１】
カラムの不良アドレスが外部情報により選択された場合は、制御信号ＲＹＳＷ０はハイレベルとなり、冗長ビット線対ＲＴ０、ＲＢ０が選択される。
【０１１２】
内部プリチャージ信号ＰＲＥ２はハイレベルとなり、冗長ビット対線ＲＴ０、ＲＢ０は正規のビット線と同様にプリチャージ動作が行われ、ライト、リード動作とも可能となる。
【０１１３】
一方、正規のメインセルに不良が存在しなかった場合は、プログラム回路８から出力されたカラムスイッチ制御信号ＲＹＳＷ０は常にロウレベルとなるようにフューズがプログラムされており、非選択となる。つまり冗長ビット線対ＲＴ０，ＲＢ０はいかなる動作状態においても常に非選択となる。
【０１１４】
また、この場合プログラム回路８のフューズでプログラムされた冗長信号ＲＥＤ０は常にロウレベルとなるため、内部プリチャージ信号ＰＲＥ２はロウレベルになり、プリチャージ回路６は非アクティブとなりビット線対ＲＴ０，ＲＢ０のプリチャージ動作は行われず、Ｐチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタはそれぞれオン状態となる。
【０１１５】
よって冗長ビット線対ＲＴ０，ＲＢ０の一方の信号ＲＴ０はプルアップ回路によりハイレベルに固定され、他方の信号ＲＢ０はプルダウン回路よりロウレベルに固定される。
【０１１６】
【発明の効果】
上述したように、本発明の冗長機能を備えた半導体記憶装置は、ビット線対の一方にはプルアップ手段を、他方にはプルダウン手段をそれぞれ設け、それぞれのビット線を予め定めたビット線対置換情報により同時に一方はプルアップし他方はプルダウンして、ライトおよびリード時にメインセルおよび冗長セルの充放電電流を低減する電流低減手段をを備えるので、セルの充放電電流が４０ｕＡの場合、例えば冗長ビット線が８本備えた製品では４０ｕＡ×８本＝３２０ｕＡの電流削減となる。メモリ容量が増大すれば冗長ビットの本数も増加するので効果は更に期待出来る。
【０１１７】
また、ライト、リードの動作中に充放電電流により発生するノイズによる動作マージンの低減が図れる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における冗長機能を備えた半導体装置の冗長ビット線と周辺回路の一部を示した回路図である。
【図２】本発明を実施した時の冗長セル４とプリチャージ回路６を示した回路図である。
【図３】図２の動作説明用の冗長セル内部の動作波形を示した図である。
【図４】本発明の第２の実施の形態における半導体記憶装置の冗長回路の一部を示した図である。
【図５】第３の実施の形態における半導体記憶装置の冗長ビット線と周辺回路の一部を示した図である。
【図６】ＢＩＳＲ機能を搭載した従来の半導体記憶装置の一例を示すブロック図である。
【図７】従来の１つのメモリセル４およびプリチャージ回路６を示す回路図である。
【図８】ライト動作時のメモリセルの内部動作波形を示す図である。
【図９】従来のプリチャージ回路にフューズを使用した構成のブロック図である。
【符号の説明】
１　　プルアップ回路
２　　プルダウン回路
３，２６　　置換情報記憶回路
４　　冗長セル
５　　プリチャージ信号発生回路
６　　プリチャージ回路
７　　センスアンプ出力回路
８　　プログラム回路
２２　　メモリ
２３　　パターン発生器
２４　　比較回路
２５　　不良個所演算回路
【図１】
2004013985.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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