(57)【要約】      （修正有）【課題】一般に常時使用しない特定の機能を持つ回路ブロックが含まれるという冗長性の為に半導体装置の小型化、省電力化が阻害されてきた。【解決手段】所定の回路機能を持つ第１の回路を具備し、前記第１の回路は、前記第１の回路に外部接続可能なように構成され、常時使用しない特定の機能を第１の回路に付与するように構成された第２の回路によって前記特定の機能を実現できるように構成される。第一の回路にはメモリやＦＰＧＡで構成され、第二の回路は第一の回路の特定機能を実現するための補助機能を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定の回路機能を持つ第１の回路を具備し、前記第１の回路は、常時使用しない特定の機能を第１の回路に付与するように前記第１の回路に外部接続可能に形成された第２の回路によって前記特定の機能を実現できるようにしたことを特徴とする半導体装置。
【請求項２】
前記第２の回路は、前記第１の回路の持つ特定の機能を実現するための補助機能を備え、
前記補助機能は、前記第１の回路からの指令によってのみ機能するものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の回路は、前記特定の機能動作以外の時は前記第１の回路単独で使用されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２の回路は、前記第２の回路単独で動作可能に構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２の回路は、前記特定の機能動作時以外の時は使用できないことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１の回路は、前記第２の回路を活性化する制御開始信号を出力する機能と、前記第２の回路で生成された前記特定の機能を与える信号を入力する機能とを備えたことを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記第１の装置は、前記第２の装置の電気的接続を検知したときのみ前記特定の機能動作を許可し、
前記第２の装置の電気的接続を検知しないときは、前記特定の機能動作を許可せず、前記第１の所定の回路機能のみを許可する機能を備えたことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記第１の回路は、メモリ回路であり、前記第２の回路の前記特定の機能は前記メモリ回路へのデータの書き込み機能であることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記第１の回路は、メモリの読み出し回路を含み、前記特定の機能は前記メモリの書き換えを行う回路であることを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【請求項１０】
前記第１の回路は、前記第１の装置内の所定の論理ブロックを構成する冗長配線を備えた冗長回路を含み、外部からの冗長設定によって、回路機能が特定されるように構成されており、
前記特定の機能は、前記冗長回路の設定を行う回路であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項１１】
前記第１の回路は、プログラマブルゲートアレイＦＰＧＡ（Ｆｉｅｌｄ    Ｐｒｏｇｒａｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）を含むことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１の回路は、電気ヒューズの接続または切断により、回路機能が特定されるように構成されており、
前記特定の機能は、前記電気ヒューズの接続または切断を行う回路であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項１３】
前記所定の機能は、前記第１の装置内でメモリの読み出しを行う回路を含み、前記特定の機能は、前記メモリの情報が外部に出力されるのを制御する機能であることを特徴とする請求項１乃至１２のいずれかに記載の半導体装置。
【請求項１４】
前記特定の機能は、前記第１の回路の検査回路を含むことを特徴とする請求項１乃至１３のいずれかに記載の半導体装置。
【請求項１５】
所定の回路機能を与える第１の回路を有する第１の装置と、前記第１の装置の前記第１の回路に電気的に接続された第２の回路をもつ第２の装置とを具備し、
前記第１の回路は、前記第１の回路では常時使用しない特定の機能を第１の回路に付与する第２の回路によって前記特定の機能を実現できるように構成されていることを特徴とするシステムデバイス。
【請求項１６】
前記第１の回路は、前記第２の回路を活性化する制御開始信号を出力する機能と、前記第２の回路で生成された前記特定の機能を与える信号を入力する機能とを備えたことを特徴とする請求項１５に記載のシステムデバイス。
【請求項１７】
前記第２の回路は、前記第１の回路で生成された制御開始信号を入力する機能と、前記第１の回路に対し前記特定の機能を与える信号を出力する機能とを備え、
前記第１の装置の制御開始信号により、前記第２の装置の前記特定の機能を活性化し前記第１の装置に対し特定の機能を与えるようにしたことを特徴とする請求項１５または１６に記載のシステムデバイス。
【請求項１８】
前記第１および第２の装置は、いずれも前記特定の機能を与えるための制御信号をシリアルに授受する授受回路と、前記特定の機能を与えるための制御信号を格納するレジスタとを備え、
前記第１の装置、前記第２の装置間の信号をシリアルに送受信し、前記第１の装置に特定の機能を与えるようにしたことを特徴とする請求項１５乃至１７のいずれかに記載のシステムデバイス。
【請求項１９】
前記第１の装置は、前記第２の装置の電気的接続を検知したときのみ前記特定の機能の動作を許可し、
前記第２の装置の電気的接続を検知しないときは、前記特定の機能の動作を許可せず、前記第１の所定の回路機能のみを許可する機能を備えたことを特徴とする請求項１５乃至１８のいずれかに記載のシステムデバイス。
【請求項２０】
前記第１の装置は、パッケージの１主面に外部回路との接続用の第１の接続端子を具備するとともに、前記第２の装置を、前記１主面に対向するもう一方の主面に形成された第２の接続端子を介して接続可能に形成されたことを特徴とする請求項１５乃至１９のいずれかに記載のシステムデバイス。
【請求項２１】
前記第１の装置は、パッケージの側面に導出された外部回路との接続用の第１の接続端子を具備するとともに、前記第２の装置を、１主面に形成された第２の接続端子を介して接続可能に形成されたことを特徴とする請求項１５乃至１９のいずれかに記載のシステムデバイス。
【請求項２２】
半導体基板上に集積される回路を
第１の回路と、前記第１の回路に外部接続可能なように構成され、常時使用しない特定の機能を第１の回路に付与するように構成され、前記特定の機能を実現できるようにした第２の回路とに、機能分離すると共に両者を電気的に接続可能に設計する設計工程と、
前記第１の回路を第１の装置上に形成する工程と、
前記第２の回路を第２の装置上に形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２３】
前記第１の装置は、単一の半導体基板であり、前記第２の装置は複数の半導体基板を備えたシステムデバイスであることを特徴とする請求項２２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、これを用いたシステムデバイスおよび半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
電子機器の著しい高機能化に伴い、半導体装置の微細化による高速化、軽量小型化への要求が高まっている。これらの要求に応えて、近年ＵＬＳＩ（超大規模集積回路）での微細化、高集積化が進められている。
【０００３】
このような中で、システムインパッケージ（ＳＩＰ）とよばれる技術が提案されている。例えば、フラッシュメモリを搭載したマイクロコンピュータなどにおいては、メモリの書き換えが可能であるが、このような書き換え機能自体は、常時使用するものではなく、書き換えを必要とするときにのみ必要な機能である。しかしながら、通常はこのような書き換え機能についても同一基板上に集積化されている（特許文献１、２、３、４参照）。
【０００４】
【特許文献１】
特許第２７９０４６１号公報
【特許文献２】
特許第２９７７５７６号公報
【特許文献３】
特許第２９５４２７８号公報
【特許文献４】
特許第３３５８７１０号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、さらなる高機能化、高集積化が進むにつれて、マイクロコンピュータを構成する半導体チップ（マイコンチップ）の小型化は困難であるという問題があった。
また、常時使用しない特定の機能を含んでいるために、使用電力も高くなるという問題があった。
本発明は前記実情に鑑みてなされたもので、半導体装置の小型化、省電力化をはかることを目的とする。
【０００６】
【課題を解決するための手段】
そこで本発明の半導体装置は、所定の回路機能を持つ第１の回路を具備し、前記第１の回路は、常時使用しない特定の機能を第１の回路に付与するように前記第１の回路に外部接続可能なように構成された第２の回路によって前記特定の機能を実現できるように構成されていることを特徴とする。
かかる構成によれば、常時使用しない特定の機能は、外部接続可能に形成されており、この半導体装置を構成する半導体チップの小型化を図ることができる上、省電力化が可能となる。
【０００７】
望ましくは、前記第２の回路は、前記第１の回路の持つ特定の機能を実現するための補助機能を備え、前記補助機能は、前記第１の回路からの指令によってのみ機能するものである。
かかる構成によれば、第１の回路からの指令によってのみ特定の機能が機能するため、第２の回路単体では機能せず、セキュリティ効果も高められる。
【０００８】
また望ましくは、前記第１の回路は、前記特定の機能動作以外の時は前記第１の回路単独で使用される。
かかる構成によれば、第１の回路は小型軽量化および省電力化が可能となる。
また、望ましくは、前記第２の回路は、前記第２の回路単独で動作可能に構成される。
望ましくは、前記第２の回路は、前記特定の機能動作時以外の時は使用できないようにしたことを特徴とする。
これにより、保護効果を高めることができる。
【０００９】
望ましくは、前記第１の回路は、前記第２の回路を活性化する制御開始信号を出力する機能と、前記第２の回路で生成された前記特定の機能を与える信号を入力する機能とを備えたことを特徴とする。
かかる構成によれば、第１の装置から特定の機能開始を制御することができるため、使用者は見かけ上第２の装置を意識せずに操作することができ、操作が極めて容易である。
【００１０】
また、望ましくは、前記第１の装置は、前記第２の装置の電気的接続を検知したときのみ前記特定の機能動作を許可し、前記第２の装置の電気的接続を検知しないときは、前記特定の機能動作を許可せず、前記第１の所定の回路機能のみを許可する機能を備えたことを特徴とする。
かかる構成によれば、第２の装置との電気的接続によって初めて第１の回路が特定の機能動作を許可するように構成されているため、操作が簡単でかつセキュリティ機能も発揮し得る。
【００１１】
望ましくは、前記第１の回路は、メモリ回路であり、前記第２の回路の前記特定の機能は前記メモリ回路へのデータの書き込み機能であることを特徴とする。
かかる構成によれば、メモリへの書き込み時にのみ第２の回路に接続すればよいため、装置の小型化および省電力化をはかることができる。
【００１２】
また、前記第１の回路は、メモリの読み出し回路を含み、前記特定の機能は前記メモリの書き換えを行う回路であることを特徴とする。
かかる構成によれば、書き換え回路は通常不要であり、メモリへの書き換え時にのみ第２の回路に接続すればよいため、装置の小型化および省電力化をはかることができる。
【００１３】
また、望ましくは、前記第１の回路は、前記第１の装置内の所定の論理ブロックを構成する冗長配線を備えた冗長回路を含み、外部からの冗長設定によって、回路機能が特定されるように構成されており、前記特定の機能は、前記冗長回路の設定を行う回路である。
かかる構成によれば、通常使用時には不要な、冗長回路の設定機能が、使用時にのみ接続して使用可能であるため、装置の小型化および省電力化をはかることができる。
【００１４】
望ましくは、前記第１の回路は、プログラマブルゲートアレイＦＰＧＡ（Ｆｉｅｌｄ    Ｐｒｏｇｒａｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）を含む。
また、前記第１の回路は、電気ヒューズの接続または切断により、回路機能が特定されるように構成されており、前記特定の機能は、前記電気ヒューズの接続または切断を行う回路である。
かかる構成によれば、通常使用時には不要な、電気ヒューズの接続または切断を行う回路が、使用時にのみ接続して使用可能であるため、装置の小型化および該書き込み保護をはかることができる。
【００１５】
また、望ましくは、前記所定の機能は、前記第１の装置内でメモリの読み出しを行う回路を含み、前記特定の機能は、前記メモリの情報が外部に出力されるのを制御する機能である。
かかる構成によれば、通常時には使用されず、保護機能を必要とするときのみ、この特定の機能を動作させることにより、制御機能を発揮しつつも装置の小型化をはかることができる。
【００１６】
望ましくは、前記特定の機能は、前記第１の回路の検査回路を含む。
検査機能を内蔵させる必要があるデバイスについては、小型化を阻む原因となっていたが、本発明によれば、大型化を招くことなく検査機能を奏功させることができる。
【００１７】
また、本発明のシステムデバイスは、所定の回路機能を与える第１の回路を有する第１の装置と、前記第１の装置の前記第１の回路に電気的に接続された第２の回路をもつ第２の装置とを具備し、前記第１の回路は、前記第１の回路では常時使用しない特定の機能を第１の回路に付与する第２の回路によって前記特定の機能を実現できるように構成されていることを特徴とする。
かかる構成によれば、装置の大型化を招くことなく、機能性を高めることができる。
【００１８】
望ましくは、前記第１の回路は、前記第２の回路を活性化する制御開始信号を出力する機能と、前記第２の回路で生成された前記特定の機能を与える信号を入力する機能とを備えている。
かかる構成によれば、第１の回路からの信号により第２の回路を活性化し、第２の回路から第１の回路に対して特定の機能を実現しているため、見かけ上使用者は第２の回路を意識することなく、かつ制御性よく操作することができ、特定の機能を実現させることが可能となる。
【００１９】
また、前記第２の回路は、前記第１の回路で生成された制御開始信号を入力する機能と、前記第１の回路に対し前記特定の機能を与える信号を出力する機能とを備え、前記第１の装置の制御開始信号により、前記第２の装置の前記特定の機能を活性化し前記第１の装置に対し特定の機能を与えるようにしたことを特徴とする。
かかる構成によれば、制御性よく機能を発揮し得るものとなる。
【００２０】
望ましくは、前記第１および第２の装置は、いずれも前記特定の機能を与えるための制御信号をシリアルに授受する授受回路と、前記特定の機能を与えるための制御信号を格納するレジスタとを備え、前記第１の装置、前記第２の装置間の信号をシリアルに送受信し、前記第１の装置に特定の機能を与えるようにしている。
かかる構成によれば、読み出し順序と書き込み順序が１対１対応するように配列され、制御信号をシリアルに送受信することができ、極めてシンプルな構成で情報をそのまま授受することができるため、操作性の高いものとなる。
【００２１】
望ましくは、前記第１の装置は、前記第２の装置の電気的接続を検知したときのみ前記特定の機能の動作を許可し、前記第２の装置の電気的接続を検知しないときは、前記特定の機能の動作を許可せず、前記第１の所定の回路機能のみを許可する機能を備えたことを特徴とする。
かかる構成によれば、制御性の高いシステムデバイスを得ることができる。
【００２２】
また、本発明の設計方法は、半導体基板上に集積される回路を、第１の回路と、前記第１の回路に外部接続可能なように構成され、常時使用しない特定の機能を第１の回路に付与するように構成され、前記特定の機能を実現できるようにした第２の回路とに、機能分離すると共に両者を電気的に接続可能に設計する設計工程と、前記第１の回路を第１の装置上に形成する工程と、前記第２の回路を第２の装置上に形成する工程とを含むことを特徴とする。
かかる方法によれば、機能性を低下させることなく、第１の回路の小型化をはかることができる。
【００２３】
望ましくは、前記第１の装置は、単一の半導体基板であり、前記第２の装置は複数の半導体基板を備えたシステムデバイスである。
かかる構成によれば、第１の装置をより小型化することができる。
【００２４】
本発明のシステムデバイスでは、前記第１の装置は、パッケージの１主面に外部回路との接続用の第１の接続端子を具備するとともに、前記第２の装置を、前記１主面に対向するもう一方の主面に形成された第２の接続端子を介して接続可能に形成されたことを特徴とする。
かかる構成によれば着脱が極めて容易である。
望ましくは、前記第１の装置は、パッケージの側面に導出された外部回路との接続用の第１の接続端子を具備するとともに、前記第２の装置を、１主面に形成された第２の接続端子を介して接続可能に形成されたことを特徴とする。
【００２５】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
（実施の形態１）
このシステムデバイスは、図１に示すように、回路機能を、常時使用する機能ブロック１０１を有する第１の半導体装置１００と、この半導体装置１００の第１の回路に接続される常時使用しない特定機能ブロック１１１を有する第２の装置１１０とに、２分割して構成したものである。
そして第１の半導体装置１００の制御バス端子１０３と第２の半導体装置１１０の制御バス端子１１２との間は接続線１２０で接続されており、この第２の装置のもつ特定機能を必要とするときのみ両者が接続されるようになっている。
【００２６】
ここで第１の半導体装置１００は常時使用する機能ブロック１０１に対し制御端子１０２を介して信号の入出力がなされるようになっている。
このシステムデバイスによれば、通常使用する際に必要な機能のみを備え、第１の装置には特定機能は具備しない構造となっているため、第１の装置を大幅に小型化することができる。そして常時使用しない特定の機能は、外部接続可能に形成されており、この半導体装置を構成する半導体チップの機能を低下させることなく、小型化を図ることができ、また省電力化が可能となる。
【００２７】
（実施の形態２）
このシステムデバイスは、前記実施の形態１の構成に加え、図２に示すように、第２の装置１１０は、第１の回路の持つ特定の機能を実現するための補助機能を備え、前記補助機能は、前記第１の回路からの指令によってのみ機能するようにしたものである。
すなわち、第１の装置１００は、常時使用しない特定の機能ブロック１１１を活性化する制御開始信号を出力する制御開始信号発生回路１０４と、この回路で生成された制御開始信号を制御開始信号線１２１を介して第２の装置に出力するとともに、第２の装置１１０で生成された特定機能ブロック１１１からの信号を前記実施の形態１と同様に第１の装置に供給するようにしたことを特徴とする。
【００２８】
かかる構成によれば、第１の装置１００から特定の機能の開始を制御することができるため、使用者は見かけ上第２の装置を意識せずに操作することができ、操作が極めて容易となる。
【００２９】
（実施の形態３）
前記実施の形態２では、第１および第２の装置間の信号の授受を通常の接続線で行ったが、この例では、図３に示すように、シリアルインターフェース１０６、１１６からシリアル制御信号線１２２を介して行うようにしている。
これらのシリアルインターフェース１０６、１１６はそれぞれ１対１対応した制御信号レジスタ群１０５および１１５を具備しており、逐次供給および格納されるようになっている。
【００３０】
かかる構成によれば、極めて制御性よく信号の授受を行うことができ、同一の装置内に機能をもつのと同様の機能を発揮させつつも小型化、省電力化をはかることが可能となる。
【００３１】
（実施の形態４）
前記実施の形態２では、第１および第２の装置間の信号の授受を通常の接続線で行ったが、図４に示すように第１の装置１００は、第２の装置１１０の電気的接続の有無を検地する第２装置検知回路１０７によって第２の装置の接続の有無を検知し、電気的接続がなされていると判断されたときにのみ、特定の機能動作を許可し、前記第２の装置の電気的接続を検知しないときは、前記特定の機能動作を許可せず、前記第１の所定の回路機能のみを許可する機能を備えたことを特徴とする。他の構成については実施の形態２と同様である。
【００３２】
ここでは第２の装置１１０は、第２の装置の識別情報をもつ識別信号発生回路１１３を備え、第２装置識別信号線１２３を介して第１の装置１００の第２の装置検知回路１０７で、この第２の装置１１０の電気的接続の有無が確認できるようになっている。
【００３３】
かかる構成によれば、第２の装置との電気的接続によって初めて第１の回路が特定の機能動作を許可するように構成することができ、操作が簡単でかつセキュリティ機能も発揮し得る。
【００３４】
（実施の形態５）
前記実施の形態１乃至４では、第１の装置と第２の装置との機能について説明したが、本実施の形態では、実装構造について説明する。
この例では図５に示すように、第１の装置を構成する第１の半導体チップを搭載した第１のパッケージ３０２と第２の装置を構成する第２の半導体チップを搭載した第２のパッケージ３００とを重ね、両者をボールグリッドアレイ（ＢＧＡ）端子３０１を介して接続し、システムデバイスを構成したことを特徴とする。
【００３５】
すなわち、第１のパッケージ３０２の第１の主面に、外部回路との接続用の第１の接続端子を構成するＢＧＡ端子３０４を形成するとともに、この第１の主面に対向する第２の主面に制御バス端子３０３を形成している。そして、第２のパッケージ３００は、制御バス端子３０１を構成するボールグリッドアレイ（ＢＧＡ）端子を、第１のパッケージ３０２の制御バス端子３０３に符合するように形成して構成される。
かかる構成によれば、重ねるだけで接続が可能であり、装着が容易で、かつ信頼性の高い接続が可能となる。
また、第１のパッケージ単体で使用する際には第２の主面の制御バス端子３０３を被覆するように絶縁性カバーを形成しておけばよく、一方、第２のパッケージと接続して用いられる場合には、第１のパッケージ上に載置し、圧着接合や半田接合などにより簡単にＢＧＡ端子３０４を介して容易に電気的接続が達成される。
【００３６】
（実施の形態６）
前記実施の形態５では、第１の半導体パッケージ３０２の第１の主面にＢＧＡ端子を形成しこれを制御バス端子３０３としたが、この例では、図７に示すように、第２のパッケージの側面にリード端子３０５を導出した点で前記実施の形態６と異なる。他の構成については同様に形成されている。
【００３７】
かかる構成によれば、実施の形態５と同様容易に第２の装置と第１の装置との接続が可能となり、接続が確実かつ簡単な半導体装置の形成が可能となる。
【００３８】
（実施の形態７）
この例では、前記実施の形態６で説明したシステムデバイスを、半田接合などの固定接合に代えて着脱自在に実装できるソケットを提供するものである。
【００３９】
すなわち、図７に示すように、着脱自在の蓋体を有する接続ソケット３１０を具備したことを特徴とする。この接続ソケットは、接続ソケット３１０本体の１主面に形成された凹部に、第１のパッケージ３０２を搭載するとともにリード端子を接続し、この上層に第２のパッケージを重ね、前記ソケットの蓋体を装着することにより、この蓋体の圧力で第１および第２の半導体チップの電気的接続が確実となるものである。
かかる構成によれば、接続が容易であり、また着脱が自在であるため、信頼性の高い半導体装置を提供することができる。
なお第１および第２のパッケージの接触を確実にするために、必要に応じて係止冶具を装着してもよい。
【００４０】
（実施の形態８）
この例は、前記実施の形態７で説明したソケットの変形例を示すものである。ここでは、図８に示すように、ソケットを、第１および第２基板３３０、３２０と蓋体との３段構造にし、第１および第２基板３３０、３２０に形成された凹部に第１のパッケージ３００および第２のパッケージ３０２を搭載し、周辺の枠部に制御バス端子３３２、３３３を具備し、これらを重ねて面接触させることにより自重で加圧されたのと同じ状態で電気的接続が達成されるように構成されている。
【００４１】
ここでは各装置は、パッケージの側面から導出されたリード３２１、および３３１で第１基板および第２基板のそれぞれ電気的接続が可能なように構成されている。
特定機能を駆動させた状態は３段構造のパッケージがすべて閉じた状態であるが、説明のために蓋体を開けて第１の装置が見える状態を図８（ａ）に第２の装置が見える状態を図８（ｂ）に示す。
このように、容易に着脱が可能となり信頼性の高い半導体装置を提供することが可能となる。
【００４２】
（実施の形態９）
この例は、図９に示すように、第１の装置としての半導体ウェハ３４５に、バーンインストレステストを行うための検査機能を特定の機能として、第２の装置に分離して形成したものである。
この検査機能は、製造プロセスの出来を判断するために実装に先立ち行うプロ−ビング検査機能である。プロービング検査の場合、一般的には入出力回路セルの出力電流測定やリーク電流測定など、トランジスタの出来映えを検査するＤＣ検査と、スキャンテストと呼ばれる内部論理回路のトグル率を１００％に近づけた上で上述のような電流測定が行われる。この場合、プローブカード３４３に形成されたプローブ電極を半導体ウェハ３４５に接触させ、第２の回路３００に内蔵されたバーンインストレスを接続線３４２を介して半導体ウェハに与えるとともに、半導体ウェハの出力を同様に接続線３４２を介して検査装置３４０に取り出すように構成されている。
【００４３】
このようにしてソケット３４１を介して汎用検査装置３４０に接続したプローブカード３４３を介して、プロービング検査装置から供給される電源電圧を電源供給セルに取込み、自己テストを行うという手法をとっている。
【００４４】
このように検査装置は半導体装置に不可欠のものではあるが、常時使用する必要はない。特に自己診断のためのストレス形成回路などについても、製造後のテスト以外には不要である。従ってこれらを外部回路で構成することにより大幅な小型化および省電力化をはかることが可能となる。
【００４５】
（実施の形態１０）
前記実施の形態９では、半導体ウェハの製造直後の検査に用いられる検査装置について説明したが、この例では、図１０に示すように、携帯電話等に用いられる第１の装置を内蔵した第１のパッケージ３５４にリード端子３５５を介して接続された携帯電話装置３５３の機能を、第２の装置を内蔵したパッケージ３００によって携帯電話の機能設定を行うようにしたものである。
【００４６】
第２の装置を内蔵した第２のパッケージ３００およびこれに接続されたソケット３４１は前記実施の形態９と同様に形成されている。ここではこの第２の装置を内蔵した第２のパッケージ３００に第１の装置である携帯電話への機能設定装置３５０を接続してなり、この機能設定装置３５０の機能設定操作面３５１で操作するように構成されている。
このシステムデバイスによっても小型化省電力化が可能となる。
【００４７】
（実施の形態１１）
このシステムデバイスは、図１１に示すように、ひとつの汎用書き換え装置などの機能設定装置３６０に、第１の装置として所定の機能を備え、特定機能すなわち書き換え操作の可能な３個の半導体装置３６３、３６６、・・３６９を搭載したソケット３６２、３６５、３６８を装着し、多数個の半導体装置に対して、並列的に機能設定を行うことができるようにしたものである。
【００４８】
各半導体装置３６３、３６６、・・３６９はリード端子３６４、３６７、３７０を介してソケット３６２、３６５、３６８に接続されており、このソケットを介して、第２の装置を内蔵した第２のパッケージ３００の搭載されたソケット３４１の特定機能を用いて、機能設定装置３６０操作面３６１で書き換え操作を行うように構成されている。
このシステムデバイスによれば、複数の半導体装置の書き換え操作を並行して実行することができ、作業性が向上する。
【００４９】
【実施例】
次に本発明の実施例について説明する。
（実施例１）
まず、本発明の半導体装置の設計方法について説明する。
図１２に示すようなレイアウト構成をもつ不揮発性メモリ搭載マイコン４００を、図１３に示すように、第１の装置４５０と、前記第１の装置４５０に外部接続可能なように構成され、常時使用しない特定の機能を第１の装置４５０に付与するように構成され、前記特定の機能を実現できるようにした第２の装置４７０とに、機能分離すると共に両者を電気的に接続可能に設計するようにし、これらを信号線４９０で接続するようにしたものである。
【００５０】
この不揮発性メモリ搭載マイコンは、不揮発性メモリセルアレイ４０１と、これに接続されるセンスアンプ回路４０２と、読み出し系制御回路４０３と、読み出し系デコーダ４０４と、書き込み回路４０５と、書き換えデコーダ４０６と、書き換え制御回路４０７と、電源回路４０８と、ＲＡＭ４１２とＣＰＵ４１３と、周辺回路４１４とで構成されるものである。電源回路４０８は基準電圧トリミング回路４０９と、基準電圧発生回路４１０と、書き換え電圧発生回路４１１とで構成される。
【００５１】
図１３に概要図を示すように、この回路のうち常時使用しない回路である書き換え回路４７１部分を切り出し、これを別の基板上に形成するように分割し、これを第２の装置４７０とし、残る不揮発性メモリ４５２と読み出し回路４５３などを第１の装置４５０とする。
第１の装置４５０は、書き換え回路４７１を除く部分であり、不揮発性メモリ４５２と読み出し回路４５３とを備えた読み出しのみ可能な不揮発性メモリ搭載マイコンである。
また、図１４に詳細図を示すように、第１の装置４５０に第１の装置の不揮発性メモリの書き換え装置４７０を第２の装置として外部接続したことを特徴とする。
第１の装置４５０は、不揮発性メモリアレイ４０１、これに接続されるセンスアンプ回路４０２と、読み出し系制御回路４０３と、読み出し系デコーダ４０４と、ＲＡＭ４１２とＣＰＵ４１３と、周辺回路４１４とで構成されるものである。
【００５２】
この第１の装置４５０は制御端子４５５を介して制御される。
また、第１の回路４５０の書き換え信号接続端子群４５７からバス接続線４９２を介して第２の装置４７０の書き換え制御接続端子群４７４に活性化信号が送出される。そして一方書き換え信号接続端子群４７３から指令信号が書き換えバス信号接続線４９１を介して第１の装置４５０の書き換え信号接続端子群４５７に送出される。
この装置は、常時使用しない書き換え回路４７１のみを別装置で形成し、書き換えの必要な場合のみ接続し、第１の装置からの指示によってのみ書き換え回路４７１を動作させるようにしたもので、機能性を低下させることなく、第１の装置の小型化をはかることができる。
また、第１の装置からの信号により第２の装置を活性化し、第２の装置から第１の装置に対して書き換え電源を供給することにより書き換えという特定の機能を実現しているため、見かけ上使用者は第２の装置を意識することなく、かつ制御性よく操作することができ、特定の機能を実現させることが可能となる。
【００５３】
（実施例２）
前記実施例１では書き換え回路を第２の装置として分離したが、この例では図１５に示すように、書き換え用の電源回路４０８のみを第２の装置４７０として分離したことを特徴とするものである。
この例では第１の装置の書き換え制御端子４６０から書き換え制御接続線４９３を介して、第２の装置４７０の書き換え制御端子４７９に制御信号が送信され、これによって電源回路４０８が駆動される。そして第２の回路の書き換え電源接続端子４７８から、書き換え電源接続線４９４を介して、第１の回路の書き換え電源接続端子４６１に電源電圧が供給されるように構成されている。
他部については、前記実施例１と同様に形成されており、同一部位には同一符号を付した。
【００５４】
この装置によっても、第１の装置は、１枚の基板上に電源回路４０８を集積化していた、従来に比べ大幅な小型化、省電力化を測ることが可能となる。
【００５５】
（実施例３）
この例では図１６に示すようなレイアウト構成をもつ、所定の論理ブロックを構成する冗長配線を備えた冗長回路を含み、プログラミングの可能なゲートアレイであるＦＰＧＡ５００を、図１７に示すように、第２の装置５６０としてＦＰＧＡ接続・切断回路５６１を機能分離して形成し、接続・切断時にのみ接続がなされるようにしたことを特徴とするものである。
【００５６】
図１７に要部概略図、図１８に詳細説明図を示す。すなわち図１７に示すように、第１の装置５４０と、前記第１の装置５４０に外部接続可能なように構成され、常時使用しない特定の機能である、ゲートアレイの接続切断機能を、第２の装置５６０の接続・切断回路５６１から第１の装置５４０に付与するように、機能分離すると共に両者を電気的に接続可能に設計するようにし、これらを信号線５８０で接続するようにしたものである。ここで第１の装置の接続・切断制御端子５４３から第２の装置の接続・切断制御端子に信号を供給し、第２の装置５６０を活性化し、第２の装置の接続・切断回路５６１から、第１の装置５４０のＦＰＧＡ５４１に接続・切断制御信号を送り、ＦＰＧＡ５４１を接続・切断して論理回路を生成する。
【００５７】
５４２は第１の装置の制御端子である。
図１８に示すように、第１の装置５４０と第２の装置５６０との間は接続・切断制御接続線５８１、接続・切断信号接続線５８２とによってバスで接続されている。第１の装置５４０の接続・切断制御端子５４５から第２の装置５６０の切断・制御端子５６３を経てＦＰＧＡ接続切断回路５６１に制御信号が伝達されると、ＦＰＧＡ接続切断回路５６１は接続・切断信号を生成し接続・切断信号端子５６４、５６５から第１の装置の接続・切断信号端子５４６、５４７に接続・切断信号が供給される。
【００５８】
そして第１の装置ではクロスポイントスイッチ５０３、５０７、５１１、５１５、５１９、５２３、５２７の切り替えを経てスイッチマトリックス５１３、５１７が生成され、論理ブロック５０１、５０５、５０９、５２１、５２５、５２９の組み合わせが決定される。各論理ブロック５０１、５０５、５０９、５２１、５２５、５２９の設定履歴は各論理ブロック設定メモリ５０２、５０６、５１０、５２２、５２６、５３０に記録される。またクロスポイントスイッチ５０３、５０７、５１１、５１５、５１９、５２３、５２７の切り替え履歴は、クロスポイントスイッチ設定メモリ５０４、５０８、５１２、５１６、５２０、５２４、５２８に記録される。さらにスイッチマトリックス５１３、５１７の設定履歴はスイッチマトリクス設定メモリ５１４、５１８に記録される。
５３２は周辺回路であり、５４２はこの第１の装置の制御端子である。
【００５９】
このように、本実施例によれば、通常使用時には不要な、冗長回路の設定機能が、使用時にのみ接続して使用可能であるため、装置の小型化および省電力化をはかることができる。
【００６０】
（実施例４）
この例では図１９に示すようなレイアウト構成をもつ、電気ヒューズの接続・切断回路６１１を備え電気的ヒューズによりメモリアレイの回路構成が特定される回路６００を、図２０に示すように、電気的ヒューズ接続・切断回路６４１を分離して第２の装置６４０と、この第２の装置により電気ヒューズの接続または切断により、回路機能が特定される回路６２１を備えた第１の装置６２０とに分離したことを特徴とするものである。
ここで特定の機能は、電気ヒューズの接続または切断を行う機能である。
【００６１】
図２０に要部概略図、図２１に詳細説明図を示す。すなわち図２０に示すように、この装置は、第１の装置６２０と、前記第１の装置６２０に外部接続可能なように構成され、常時使用しない特定の機能である、電気ヒューズ接続・切断機能を、第２の装置６４０の接続・切断回路６４１から第１の装置６２０に付与するように、機能分離すると共に両者を電気的に接続可能に設計し、これらを信号線６６０で接続したものである。ここで第１の装置の接続・切断制御端子６２３から第２の装置の接続・切断制御端子６４２に信号を供給し、第２の装置６４０を活性化し、第２の装置の接続・切断回路６４１から、第１の装置６２０の電気的ヒューズにより回路構成が特定される回路６２１に接続・切断制御信号を送り、この回路６２１を接続・切断して論理回路を生成する。
６２２は第１の装置の制御端子である。
【００６２】
図２１に示すように、第１の装置６２０と第２の装置６４０との間は接続・切断制御接続線６６１、接続・切断信号接続線６６２とによってバスで接続されている。第１の装置６２０の接続・切断制御端子６２４から第２の装置６４０の切断・制御端子６４３を経て電気ヒューズ接続切断回路６４１に制御信号が伝達されると、電気ヒューズ接続切断回路６４１は接続・切断信号を生成し接続・切断信号端子６４４から第１の装置の接続・切断信号端子６２５に接続・切断信号が供給される。
【００６３】
ここで第１の装置６２０は、メモリアレイ６０１、センスアンプ回路６０２、読み出し系制御回路、読み出し系デコーダ６０４、冗長デコーダ６０５、冗長ワード線６０６、デコーダ６０７、ワード線６０８、電気ヒューズ冗長回路６０９、周辺回路６１０を具備している。
かかる構成によれば、通常使用時には不要な、電気ヒューズの接続または切断を行う回路が、使用時にのみ接続して使用可能であるため、装置の小型化および省電力化をはかることができる。
【００６４】
（実施例５）
この例では図２２に示すようなレイアウト構成をもつ、メモリアレイの読み出しを制御するための制御機能を備えた回路７００を、図２３に示すように、第１の装置外への読み出しを制御する制御回路７４１を分離して第２の装置７４０と、この第２の装置７４０により許可信号を得られたときのみ、第１の装置において読み出し回路機能が特定される回路７２１を備えた第１の装置６２０とに分離したことを特徴とするものである。前記所定の機能は、前記第１の装置内でメモリの読み出しを行う回路を含み、前記特定の機能は、前記メモリの情報が外部に出力されるのを制御する機能である。
【００６５】
ここで特定の機能は、メモリの読み出しを許可する機能である。
図２３に要部概略図、図２４に詳細説明図を示す。すなわち図２３に示すように、常時使用しない特定の機能である、外部読み出し制御機能を、第２の装置７４０の外部読み出し制御回路７１０から第１の装置７２０に付与するように、機能分離すると共に両者を電気的に接続可能に設計し、これらを信号線７６０で接続したものである。ここで第１の装置の装置外読み出し制御端子７２６から第２の装置の装置外読み出し制御端子７４２に信号を供給し、第２の装置７４０を活性化し、第２の装置の外部読み出し制御回路７１０で読み出し許可鍵情報７４３を照合し、許可可能な場合にのみ第１の装置の外部出力回路７１１を活性化するものである。すなわち、外部読み出し制御回路７１０から装置外読み出し制御端子７４２を経て第１の装置の装置外読み出し制御端子７２６に、活性化信号を供給する。そこで第１の装置７２０の外部出力回路７１１はメモリデータ出力端子７１３を経てメモリアレイ７０１に格納された情報を出力するように構成されている。
【００６６】
図２４に示すように、第１の装置７２０と第２の装置７４０との間は装置外読み出し制御接続線７６０によってバス接続されている。第１の装置７２０の装置外読み出し制御端子７２６から第２の装置７４０の装置外読みだし制御端子７４２を経て外部読み出し制御装置である第２の装置７４０に制御信号が伝達されると、外部読み出し制御回路７１０は読み出し許可鍵情報７４３を照合し、読み出し制御信号を生成する。そしてこの制御信号は制御接続線７６０を介して第１の装置７２０の外部読み出し制御端子７２６に活性化信号が供給される。
ここで第１の装置７２０は、メモリアレイ７０１、センスアンプ回路７０２、内部読み出し制御回路７０３、デコーダ７０４、ＣＰＵ７０５、ＲＡＭ７０６、周辺回路７０７、制御バス７０８、外部出力回路７１１を具備している。
【００６７】
かかる構成によれば、通常時には使用されず、読出し機能を必要とするときのみ、この特定の機能を動作させることにより、制御機能を発揮しつつも装置の小型化をはかることができる。
【００６８】
（実施例６）
検査機能を内蔵させる必要があるデバイスについては、小型化を阻む原因となっていたが、本発明によれば、大型化を招くことなく検査機能を奏功させることができる。
この例では図２５に示すようなレイアウト構成をもつ、テスト回路８４２と情報設定回路８４１とを、図２６に示すように、第１の装置８２０から分離して第２の装置８４０としたものである。この装置は第１の装置８２０と、この第１の装置８２０をテストするためのテスト回路８４２と、テスト結果に基づく第１の装置の情報設定回路８４１とを統制した第２の装置８４０に分離形成したことを特徴とするものである。前記所定の機能は、前記第１の装置内でメモリの読み出しを行う回路を含み、前記特定の機能は、前記メモリの情報が外部に出力されるのを制御する機能である。
【００６９】
すなわち図２６に要部概略図、図２７に詳細説明図を示すように、常時使用しない特定の機能である、テスト機能および第１の装置の情報設定回路を、第２の装置８４０から第１の装置８２０に付与するように、機能分離すると共に両者を電気的に接続可能に設計し、これらを信号接続線８６１、８６２で接続したものである。
ここで第１の装置のテストおよび回路情報設定制御端子８２４から第２の装置のテストおよび回路情報設定制御端子８４４に信号を供給し、第２の装置８４０を活性化し、第２の装置のテスト回路８４２から第１の装置の情報設定回路８４１の設定を行う。この情報を回路情報設定端子８４５から情報設定信号接続線８６２を経て第１の装置の冗長回路８０９の設定を行うものである。すなわち、第２の装置８４０のテスト回路８４２はテスト結果に基づいて情報設定回路８４１を制御し、回路情報設定端子８４５から情報設定信号接続線８６２を介して回路第１の装置の回路情報設定端子８２５に回路情報設定信号が入力される。
【００７０】
ここで第１の装置８２０は、メモリアレイ８０１、センスアンプ回路８０２、読み出し系制御回路７０３、読み出し系デコーダ８０４、冗長デコーダ８０５、冗長ワード線８０６、デコーダ８０７、ワード線８０８、冗長回路８０９、周辺回路８１０を具備している。
検査機能を内蔵させる必要があるデバイスについては、小型化を阻む原因となっていたが、本発明によれば、大型化を招くことなく検査機能を奏功させ、冗長回路の設定を実行し、検査結果に応じた回路設定を行うことが可能となる。
【００７１】
なお、前記各実施例において、前記第１の装置および第２の装置は、単一の半導体基板であっても複数の半導体基板を備えたシステムデバイスであってもよい。
【００７２】
【発明の効果】
本発明の半導体装置によれば、所定の回路機能を持つ第１の回路を、常時使用しない特定の機能を外部接続の第２の回路によって供給し得るようにしているため、通常は、常時使用しない特定の機能を具備することなく形成されているため、この半導体装置を構成する半導体チップの小型化、省電力化が可能となる。
【００７３】
また本発明のシステムデバイスによれば、半導体装置を常時使用しない特定機能については別の装置として形成し、電気的接続によってこの特定機能を奏功し得るように形成しているため、小型で取り扱いの容易なシステムデバイスを提供することができる
【００７４】
さらにまた本発明の設計方法は、半導体基板上に集積される回路を、第１の回路と、前記第１の回路に外部接続可能なように構成され、常時使用しない特定の機能を第１の回路に付与するように構成され、前記特定の機能を実現できるようにした第２の回路とに、機能分離すると共に両者を電気的に接続可能に設計しているため、機能性を低下させることなく、第１の回路の小型化をはかることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１のシステムデバイスを示す概念図である。
【図２】本発明の実施形態２のシステムデバイスを示す概念図である。
【図３】本発明の実施形態３のシステムデバイスを示す概念図である。
【図４】本発明の実施形態４のシステムデバイスを示す概念図である。
【図５】本発明の実施形態５のシステムデバイスを示す概念図である。
【図６】本発明の実施形態６のシステムデバイスの実装形態を示す図である。
【図７】本発明の実施形態７のシステムデバイスの実装形態を示す図である。
【図８】本発明の実施形態８のシステムデバイスの実装形態を示す図である。（ａ）は、第１および第２の装置を接続し、特定機能を駆動させた状態を示す。（ｂ）は、第１の装置のみで使用するときの状態を示す図である。
【図９】本発明の実施形態９のシステムデバイスの実装形態を示す図である。
【図１０】本発明の実施形態１０のシステムデバイスの実装形態を示す図である。
【図１１】本発明の実施形態１１のシステムデバイスの実装形態を示す図である。
【図１２】本発明の従来例の半導体装置を示すレイアウト説明図である。
【図１３】本発明の実施例１のシステムデバイスの概念図である。
【図１４】本発明の実施例１のシステムデバイスの詳細説明図である。
【図１５】本発明の実施例２のシステムデバイスの詳細説明図である。
【図１６】本発明の従来例の半導体装置を示すレイアウト説明図である。
【図１７】本発明の実施例３のシステムデバイスの概念図である。
【図１８】本発明の実施例３のシステムデバイスの詳細説明図である。
【図１９】本発明の従来例の半導体装置を示すレイアウト説明図である。
【図２０】本発明の実施例４のシステムデバイスの概念図である。
【図２１】本発明の実施例４のシステムデバイスの詳細説明図である。
【図２２】本発明の従来例の半導体装置を示すレイアウト説明図である。
【図２３】本発明の実施例５のシステムデバイスの概念図である。
【図２４】本発明の実施例５のシステムデバイスの詳細説明図である。
【図２５】本発明の従来例の半導体装置を示すレイアウト説明図である。
【図２６】本発明の実施例６のシステムデバイスの概念図である。
【図２７】本発明の実施例６のシステムデバイスの詳細説明図である。
【符号の説明】
１００  第１の装置
１１０  第２の装置
１３０  接続線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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