(57)【要約】【課題】本発明は、カットダウン時に充分にチップサイズを削減可能なカットダウン方法を提供することを目的とする。【解決手段】半導体記憶装置の設計方法は、第１の数のセルアレイブロックを含む第１の半導体記憶装置を設計する第１の段階と、第１の数のセルアレイブロックのうちの所定数のセルアレイブロックを削除することで第１の数より少ない第２の数のセルアレイブロックを含む第２の半導体記憶装置を設計する第２の段階を含む。【選択図】　　　　図２
2004111443.tif 000002
【特許請求の範囲】
【請求項１】
第１の数のコアアレイブロックを含む第１の半導体記憶装置を設計する第１の段階と、
該第１の数のコアアレイブロックのうちの所定数のコアアレイブロックを削除することで該第１の数より少ない第２の数のコアアレイブロックを含む第２の半導体記憶装置を設計する第２の段階
を含む半導体記憶装置設計方法。
【請求項２】
該第１の段階は、
高電圧を発生する高電圧発生回路を該第１の半導体記憶装置のチップ周辺部に配置し、
該高電圧を制御するレギュレータ回路を該第１の半導体記憶装置のチップ中央部付近に配置する
各段階を含むことを特徴とする請求項１記載の半導体記憶装置設計方法。
【請求項３】
該第１の段階は、
高電圧を発生する高電圧発生回路を配置し、
該高電圧を該第１の数のコアアレイブロックに供給するか否かを制御するスイッチ回路を該第１の数のコアアレイブロックの各々に１つずつ設ける
各段階を含むことを特徴とする請求項１記載の半導体記憶装置設計方法。
【請求項４】
該第１の段階は、
アドレス信号をデコードするデコード論理回路を１つ配置し、
該１つのデコード論理回路から該スイッチ回路の各々にデコード信号を供給するよう配線する
各段階を含むことを特徴とする請求項３記載の半導体記憶装置設計方法。
【請求項５】
該第１の段階は該第１の数のコアアレイブロックの各々に対してＹデコーディング回路を設け、該第２の段階は削除するコアアレイブロックに対応して該Ｙデコーディング回路を削除することを特徴とする請求項１記載の半導体記憶装置設計方法。
【請求項６】
該半導体記憶装置は不揮発性半導体記憶装置であることを特徴とする請求項１記載の半導体記憶装置設計方法。
【請求項７】
複数のコアアレイブロックと、
高電圧を発生する高電圧発生回路と、
該複数のコアアレイブロックの各々に１つずつ設けられ該高電圧をコアアレイブロックに供給するか否かを制御するスイッチ回路
を含むことを特徴とする半導体記憶装置。
【請求項８】
アドレス信号をデコードし該スイッチ回路の各々にデコード信号を供給するデコード論理回路を更に含むことを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
複数のコアアレイブロックと、
チップの周辺部に配置され高電圧を発生する高電圧発生回路と、
チップの中央部付近に配置され該高電圧を制御するレギュレータ回路
を含むことを特徴とする半導体記憶装置。
【請求項１０】
縦横に配置される複数のコアアレイブロックと、
該複数のコアアレイブロックが配置される領域の外側であるチップ周辺部に配置され高電圧を発生する高電圧発生回路と、
該複数のコアアレイブロックが配置される該領域の中央部付近に配置され該高電圧を制御するレギュレータ回路
を含むことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体記憶装置の設計方法及び半導体記憶装置に関し、詳しくは半導体記憶装置のカットダウン方法及びその方法により設計される半導体記憶装置に関する。
【従来の技術】
フラッシュメモリ等の半導体記憶装置においては、メモリセルアレイを複数のブロックに分割し、Ｘデコーダ、Ｙデコーダ、センスアンプ等のメモリコア周辺回路をそれぞれのブロックに別個に設ける構成が一般にとられる。このようにブロックに分割することにより、例えばビット線やワード線の負荷を小さくして高速なデータアクセスを可能にする等の利点が得られる。
【０００２】
従来、例えば２５６Ｍｂの大容量半導体記憶装置を４ブロック構成として設計し、１２８Ｍｂの半導体記憶装置を製造する場合には、２５６Ｍｂ半導体記憶装置の４つのブロックをそれぞれ半分の大きさにカットしていた。これを一般に、カットダウン或いはチョップダウンと呼ぶ。このようなカットダウン手法によって、例えば２５６Ｍｂの大容量半導体記憶装置と１２８Ｍｂの半導体記憶装置との２品種の製品を、略一品種の設計に相当する手間をかけるだけで製造することが可能となる。
【０００３】
図１は、従来の大容量半導体記憶装置のカットダウンについて説明する図である。図１の例においては、（ａ）に示される２５６Ｍｂの半導体記憶装置を、（ｂ）に示される１２８Ｍｂの半導体記憶装置にカットダウンしている。図１（ａ）の２５６Ｍｂ半導体記憶装置においては、６４Ｍｂのコアアレイ１４を４ブロック設け、更にコア周辺回路を配置する領域として、ミドル１１、ボトム１２、及びトップ１３が設けられる。
【０００４】
図１（ｂ）の１２８Ｍｂ半導体記憶装置においては、図１（ａ）の６４Ｍｂのコアアレイ１４の各々について、アレイ構造の半分を削除して３２Ｍｂのコアアレイ１４Ａとしている。更にコア周辺回路を配置する領域であるミドル１１、ボトム１２、及びトップ１３は、基本的にそのままの回路配置で１２８Ｍｂ半導体記憶装置に用いられる。コアアレイ縦方向のデコーディングをＸデコーディング、横方向のデコーディングをＹデコーディングと総称する。Ｘデコーディングがカットダウンにより半分になるので、Ｘデコーディング用のアドレスを１ビット減らす設計変更で対応可能である。Ｙデコーディングについては、カットダウン後も設計変更なしでそのまま使用できる。
【０００５】
なお上記記載に関わる出願人が知っている先行技術は、公知・公用の技術である既存の装置に関するものであり、先行技術調査に基づく文献公知発明に関するものではない。
【０００６】
また本発明の従来例に相当する構成を示すものがある（特許文献１参照）。
【０００７】
【特許文献１】
特開平６−９６５８４
【０００８】
【発明が解決しようとする課題】
上記のようなカットダウン方法には幾つか問題点が存在する。まずカットダウン前後でブロック数に変化が無く、カットダウン後でもＹデコーディング回路が４つ必要であり、半導体記憶装置チップのサイズが充分に小さくならない。また同様に、カットダウンの前後でプリデコード回路が同一の個数必要となり、充分にチップサイズが小さくならない。
【０００９】
また上記のようなカットダウン方法では、コアアレイを半分にカットしているために、読み出し経路の負荷が変化することになる。従って、負荷に関する回路シミュレーションを実行して関連回路を再設計する必要が生じる。
【００１０】
また不揮発性半導体記憶装置（フラッシュメモリ）の場合には高電圧発生回路を設ける必要があるが、高電圧発生回路は電流密度が高く電源電圧に変動を与える懸念があるので、主に制御回路が配置されるミドル１１から離して、ボトム１２或いはトップ１３等の周辺部に配置する必要がある。このような構成において、図１に示されるようなカットダウンを行うと、高電圧発生回路からミドル１１の制御部までの距離が変わり負荷容量が変化することになる。負荷容量の変化により過渡特性に影響が生じるので、高電圧発生回路に対して回路シミュレーションを実行して再設計する必要が生じる。
【００１１】
以上を鑑みて、本発明は、カットダウン時に充分にチップサイズを削減可能なカットダウン方法を提供することを目的とする。また更に、そのようなカットダウン方法を採用した際に、回路の再設計を必要としないような効率的な回路配置・構成を提供することを目的とする。
【課題を解決するための手段】
本発明による半導体記憶装置の設計方法は、第１の数のセルアレイブロックを含む第１の半導体記憶装置を設計する第１の段階と、該第１の数のセルアレイブロックのうちの所定数のセルアレイブロックを削除することで該第１の数より少ない第２の数のセルアレイブロックを含む第２の半導体記憶装置を設計する第２の段階を含む。
【００１２】
上記設計方法によれば、カットダウンにおいて、コアアレイをカットすることなくそのままの大きさで用いるので、読み出し経路の負荷に関するシミュレーションを再実行する必要がない。またカットダウンにより、Ｙデコーディング用の回路の数を減らすことが出来るので、半導体記憶装置のチップ面積を充分に削減することが出来る。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１３】
図２は、本発明による半導体記憶装置のカットダウンについて説明する図である。図２の例においては、（ａ）に示される２５６Ｍｂの半導体記憶装置を、（ｂ）に示される１２８Ｍｂの半導体記憶装置にカットダウンしている。図２（ａ）の２５６Ｍｂ半導体記憶装置においては、６４Ｍｂのコアアレイ２４を４ブロック設け、更にコア周辺回路を配置する領域として、ミドル２１、ボトム２２、及びトップ２３が設けられる。
【００１４】
図２（ｂ）の１２８Ｍｂ半導体記憶装置においては、図２（ａ）の４つのコアアレイ２４のうち図面下部に示される２つのコアアレイ２４を削除して、上部の２つのコアアレイ２４を残す構成としている。コアアレイ２４自体の大きさはカットダウン前後で同一であり、この例では６４Ｍｂである。コア周辺回路を配置する領域のうちボトム２２及びトップ２３は、基本的にそのままの回路配置で１２８Ｍｂ半導体記憶装置に用いられる。ミドル２１については、図２（ａ）の２５６Ｍｂ半導体記憶装置の場合には４つ設けられていたＹデコーディング用の回路を、図２（ｂ）の１２８Ｍｂ半導体記憶装置においては２つ設けるように構成すればよい。
【００１５】
上記のようなカットダウン手法によれば、コアアレイをカットすることなくそのままの大きさで用いるので、読み出し経路の負荷に関するシミュレーションを再実行する必要がない。また図２（ａ）の構成では、４つのコアアレイのうち上部２つ及び下部２つの間の選択は、アドレス信号の最上位ビットを切り換えて行う。図２（ｂ）の構成では下部のコアアレイを削除しただけであるので、この最上位ビットを無効にするだけの変更ですむ。またカットダウンにより、Ｙデコーディング用の回路の数を４つから２つに減らすことが出来るので、半導体記憶装置のチップ面積を充分に削減することが出来る。
【００１６】
以下に、本発明によるデコーディング回路の構成について説明する。
【００１７】
図３は、本発明におけるデコーディング回路の基本的な構成を示す図である。
【００１８】
従来、ワード線やＹ選択のゲートに選択的に高電圧を供給するデコーディング回路は、アドレス入力をデコードするデコーダ部分、制御信号により動作を決定するロジック部分、及びデコードの結果選択されるノード（ワード線やＹ選択のゲート入力）に高電圧を選択的に供給するスイッチング部分とを含む。これら３つの部分全てを含む従来のデコーディング回路は、コアアレイの各ブロックに１つずつ設けられ、４ブロック構成の場合には４つのデコーディング回路が必要となる。このような構成では、４つのデコーディング回路にアドレス信号を供給するアドレスシーケンサや他の制御信号の負荷容量を大きくしてしまうと共に、デコーディング回路内のロジックの大部分が重複することになり無駄である。またこのような構成を本発明のカットダウン方式に適用すると、デコーディング回路の数が半減して、デコーディング回路への入力信号や高電圧の負荷が変化することになる。従って、負荷を再評価するシミュレーションが必要になる。
【００１９】
そこで本発明では図３に示されるように、デコーディング回路を、アドレスデコーディングや回路制御ロジックを演算するデコード論理ユニット３１と、信号のバッファリング及び高電圧のスイッチングをするスイッチユニット３２とに分ける構成とする。デコード論理ユニット３１は、アドレスデコーディングを演算するデコーダ３５と、回路制御ロジックを演算するロジック３６を含む。スイッチユニット３２は、高電圧スイッチ３７を含む。デコード論理ユニット３１にはアドレス信号及び制御信号が入力される。スイッチユニット３２には、デコード論理ユニット３１からの出力、ブロックを選択するブロック選択信号、及びブロックに分配された高電圧信号が入力される。デコード論理ユニット３１は半導体記憶装置に１つ設けられ、スイッチユニット３２は各ブロックに対して１つずつ設けられる。
【００２０】
図４は、デコード論理ユニット３１とスイッチユニット３２の半導体記憶装置内での配置を示す図である。
【００２１】
図４に示されるように、１つのデコード論理ユニット３１から複数のスイッチユニット３２（０）乃至３２（３）にデコード結果を示す信号が供給される。ブロックｎに対応するスイッチユニット３２（ｎ）には、高電圧（ｎ）と選択信号（ｎ）が供給される。ブロックｎが選択されたときに、高電圧（ｎ）が供給され、更に選択信号（ｎ）がアサートされる。
【００２２】
図２（ａ）に示される２５６Ｍｂ構成の半導体記憶装置の場合には、４つのスイッチユニット３２（０）乃至３２（３）が４つのブロックに対して使用される。また図２（ｂ）に示されるカットダウン時の１２８Ｍｂ半導体記憶装置の場合には、２つのスイッチユニット３２（２）乃至３２（３）が２つのブロックに対して使用される。
【００２３】
これらスイッチユニット３２（０）乃至３２（３）は、カットダウン時にその信号線の負荷変動の影響を少なくするために、必要最小限のサイズとなっている。このような構成にすることで、２５６Ｍｂ時には回路の無駄をなくすことが出来る。また１２８Ｍｂへのカットダウン時には、スイッチユニット３２（０）及び３２（１）を削除してその入力信号をディスエーブルにすれば良いので、デコード論理ユニット３１への入力信号系については特に負荷の変化が無く、シミュレーションを再度実行する必要はない。
【００２４】
以下に、本発明における高電圧供給に関する回路配置について説明する。
【００２５】
不揮発性半導体記憶装置においては、例えばメモリセルにデータを書き込むプログラム動作時に、メモリセルのドレイン端子に高電圧を供給する。ドレイン高電圧を発生する高電圧発生回路は、回路内を流れる電流の密度が高く電源電圧を変動させる可能性があるので、制御部が主に配置されるミドル２１の領域から成るべく距離的に離す必要がある。従って通常は、ボトム２２として示されるチップの周辺領域に、高電圧発生回路とレギュレータとを配置している。しかし本発明の図２に示されるようなカットダウン手法を適用すると、ボトム２２にあるレギュレータからブロック２４までの距離が約半分程度に短くなり、負荷容量が変化することになる。従ってカットダウン後において、高電圧供給に関するシミュレーションを再実行する必要がある。
【００２６】
そこで本発明においては、高電圧発生回路をチップ周辺部分に配置し、但しレギュレータはチップ中央部へ配置する構成とする。図５は、本発明における高電圧発生回路とレギュレータの配置を示す図である。図５において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００２７】
図５（ａ）には、カットダウン前の例えば２５６Ｍｂの半導体記憶装置の構成を示す。また図５（ｂ）には、カットダウン後の例えば１２８Ｍｂの半導体記憶装置の構成を示す。
【００２８】
図５（ａ）に示されるように、高電圧発生回路４１をチップ周辺部分であるボトム２２に配置し、また高電圧発生回路４１が発生する高電圧を所望の値に調整するレギュレータ４２をチップ中央部であるミドル２１に配置する。高電圧発生回路４１が発生した高電圧は、下部のコアアレイ２４の間を通りレギュレータ４２に供給される。レギュレータ４２は、受け取った高電圧を調整して一定の高電圧になるよう制御し、調整後の高電圧を各コアアレイ２４に供給する。
【００２９】
図５（ｂ）に示されるように、カットダウンする場合には、下部の２つのコアアレイ２４が削除されボトム２２がミドル２１Ａに直接に接続される。従って、高電圧発生回路４１からレギュレータ４２までの配線距離はカットダウンにより大きく変化することになる。しかしレギュレータ４２から上部の２つのコアアレイ２４までの配線は、カットダウン前後で変化は無く、レギュレータ４２から見た負荷容量の値はカットダウンの前後で同一である。
【００３０】
このように本発明においては、レギュレータをチップ中央部へ配置することにより、レギュレータから各ブロックまでの負荷容量を、カットダウンの有無に関わらず一定にすることが出来る。従って、１２８Ｍｂへのカットダウン時に新たな回路シミュレーションを必要とすることなく、大幅に開発時間を短縮することが出来る。
【００３１】
また半導体記憶装置のチップ内部では、場所によりグランド電位が若干ながら異なることがある。従って、ある電圧を実際に使用する場所と離れた場所でレギュレートすると、電圧調整がグランド電位の差によって影響を受け、調整後の電圧が所望の電圧とは異なってしまう可能性がある。従って原則的には、制御対象の電圧が使用される部位に近い位置にレギュレータを配置すべきであり、図５に示す構成はその意味でも適切な配置を実現していることになる。
【００３２】
以下に、ブースター（昇圧回路）によるワード線電位の供給について説明する。
【００３３】
不揮発性半導体記憶装置では、ブースターにより昇圧電位を生成し、これによりワード線を駆動することで確実なデータ読み出しを実現している。従来の構成においては、１つの昇圧回路から各ブロックに直接に昇圧電位を供給する構成となっている。このような構成では、昇圧回路にとって、全てのブロックが負荷として見えている。従って、本発明のカットダウン手法を実行した場合、最初は４つのブロック分の負荷が昇圧回路にかかっていたが、カットダウン後には２つのブロック分の負荷しか昇圧回路にかからないことになる。この場合、カットダウン後に昇圧回路の能力を変更すると共に、再度のシミュレーションによる検証が必要となる。
【００３４】
そこで本発明においては、図６（ａ）に示すように各ブロック２４にスイッチユニット５３を１つずつ配置する。これら複数のスイッチユニット５３は、１つの選択回路５２に接続されると共に、１つの昇圧回路５１に接続される。選択回路５２は、ブロック選択信号を供給することにより、１つのスイッチユニット５３を選択する。選択されたスイッチユニット５３は、内部のスイッチを導通させることにより、昇圧回路５１から受け取る昇圧電位を、対応するブロック２４の負荷に供給する。一時に選択されるスイッチユニット５３の数は１つであり、昇圧回路５１には常に１つの負荷５４だけが接続されることになる。
【００３５】
図６（ｂ）に示すように、カットダウンをした場合、昇圧回路５１と選択回路５２は、４つではなく２つのスイッチユニット５３に接続される。従って、昇圧回路５１にとっては、スイッチユニット５３そのものの負荷が、４つ分から２つ分に減少したことになる。しかしながら図６（ａ）の場合と同様に、選択回路５２により選択されるスイッチユニット５３の数は一時に１つであることに変わりはなく、選択されたスイッチユニット５３を介して昇圧回路５１には常に１つの負荷５４だけが接続されることになる。
【００３６】
コアアレイ２４の負荷５４と比較して、スイッチユニット５３の負荷は充分に小さいので、上述の４つ分から２つ分に減少したスイッチユニット５３の負荷を無視すると、カットダウン前後で昇圧回路５１にかかるのは一定の負荷２４である。このようにカットダウンの有無に関わり無く、昇圧回路５１にかかる負荷は同一であるので、昇圧回路５１の能力を変更する必要は無く、また再度シミュレーションを実行することで検証を行う必要も無い。
【００３７】
また図６に示されるような構成とすれば、従来技術の構成と比較して昇圧回路５１にかかる負荷が小さいので、昇圧用のキャパシタの容量を小さくすることが出来る。具体的なシミュレーション計算によれば、６４Ｍｂのデバイスに必要な昇圧回路のキャパシタ容量を１００％とすれば、４つの６４Ｍｂブロックがスイッチユニットを介して接続される図６の構成の場合、昇圧回路に必要なキャパシタの容量は１０４％であった。これに対して、４つの６４Ｍｂブロックが直接に接続される従来の構成の場合、昇圧回路に必要なキャパシタの容量は２３０％であった。
【００３８】
従って、本発明の構成とすれば、昇圧回路が有する昇圧電圧供給能力を比較的低く設定することが可能であり、回路面積の削減に貢献することが出来る。
【００３９】
図７は、本発明による不揮発性半導体記憶装置のチップレイアウトの一実施例を示す図である。
【００４０】
図７の不揮発性半導体記憶装置は、４つのコアアレイブロック（Ｑｕａｄ＃０−Ｑｕａｄ＃３）６１、各ブロックの左右両側に設けられるＸデコーダ（Ｘｄｅｃ）６２、各ブロックに１つ設けられるＹ選択回路（ＹＳＥＬ）６３、各ブロックに１つ設けられるＸＹプリデコーダ（Ｘ，Ｙ　Ｐｒｅ−Ｄｅｃｏｄｅｒ）６４、不揮発性半導体記憶装置の動作全体を制御するステートマシン（Ｓｔａｔｅ　Ｍａｃｈｉｎｅ）６５、アドレス信号を供給するアドレスシーケンサ（Ａｄｄｒｅｓｓ　Ｓｅｑｕｅｎｃｅｒ）６６、メモリセルからの読み出し電流と比較対象の電流を供給する参照セル（Ｒｅｆｅｒｅｎｃｅ）６７、冗長処理を実行する冗長処理回路（Ｒｅｄｕｎｄａｎｃｙ）６８、昇圧回路（Ｂｏｏｓｔｅｒ）６９、スイッチユニット（Ｂｏｏｓｔｅｒ　Ｓｗｉｔｃｈ）７０、基準電圧生成回路（Ｖｒｅｆ）７１、負電圧レギュレータ（ＮＥＧＲＥＧ）７２、負電圧発生回路（Ｎｅｇａｔｉｖｅ　Ｐｕｍｐ）７３、ドレイン電圧レギュレータ（ＤＲＥＧ）７４、ドレイン電圧発生回路（ＤＲＡＩＮ　ＰＵＭＰ）７５、プログラムモード時の選択ワード線電圧を発生するゲート電圧発生回路（ＰＶＰＰ）７６、パッド領域（ＰＡＤ）７７、及びゲート電圧レギュレータ（ＰＲＥＧ）７８を含む。これらの回路は、ミドル領域２１、ボトム領域２２、及びトップ領域２３に設けられる。
【００４１】
ここでドレイン電圧発生回路（ＤＲＡＩＮ　ＰＵＭＰ）７５が図５の高電圧発生回路４１に相当しボトム領域２２に配置され、ドレイン電圧レギュレータ（ＤＲＥＧ）７４が図５のレギュレータ４２に相当しミドル領域２１に配置される。また同様の考えに基づいて、ゲート電圧発生回路（ＰＶＰＰ）７６がボトム領域２２に配置され、ゲート電圧レギュレータ（ＰＲＥＧ）７８がミドル領域２１に配置されている。また昇圧回路（Ｂｏｏｓｔｅｒ）６９が図６の昇圧回路５１に相当し、複数のスイッチユニット（Ｂｏｏｓｔｅｒ　Ｓｗｉｔｃｈ）７０が図６のスイッチユニット５３又は図４のスイッチユニット３２に対応する。
【００４２】
図８は、図７の不揮発性半導体記憶装置に本発明によるカットダウン手法を適用した場合のチップレイアウトを示す図である。
【００４３】
図８の不揮発性半導体記憶装置は、２つのコアアレイブロック（Ｑｕａｄ＃２及びＱｕａｄ＃３）６１、各ブロックの左右両側に設けられるＸデコーダ（Ｘｄｅｃ）６２、各ブロックに１つ設けられるＹ選択回路（ＹＳＥＬ）６３、各ブロックに１つ設けられるＸＹプリデコーダ（Ｘ，Ｙ　Ｐｒｅ−Ｄｅｃｏｄｅｒ）６４、不揮発性半導体記憶装置の動作全体を制御するステートマシン（ＳｔａｔｅＭａｃｈｉｎｅ）６５、アドレス信号を供給するアドレスシーケンサ（Ａｄｄｒｅｓｓ　Ｓｅｑｕｅｎｃｅｒ）６６、メモリセルからの読み出し電流と比較対象の電流を供給する参照セル（Ｒｅｆｅｒｅｎｃｅ）６７、冗長処理を実行する冗長処理回路（Ｒｅｄｕｎｄａｎｃｙ）６８、昇圧回路（Ｂｏｏｓｔｅｒ）６９、スイッチユニット（Ｂｏｏｓｔｅｒ　Ｓｗｉｔｃｈ）７０、基準電圧生成回路（Ｖｒｅｆ）７１、負電圧レギュレータ（ＮＥＧＲＥＧ）７２、負電圧発生回路（Ｎｅｇａｔｉｖｅ　Ｐｕｍｐ）７３、ドレイン電圧レギュレータ（ＤＲＥＧ）７４、ドレイン電圧発生回路（ＤＲＡＩＮ　ＰＵＭＰ）７５、プログラムモード時の選択ワード線電圧を発生するゲート電圧発生回路（ＰＶＰＰ）７６、パッド領域（ＰＡＤ）７７、及びゲート電圧レギュレータ（ＰＲＥＧ）７８を含む。これらの回路は、ミドル領域２１Ａ、ボトム領域２２、及びトップ領域２３に設けられる。
【００４４】
本発明によるカットダウン方法によれば、Ｙデコーディング用の回路（Ｙ選択回路６３及びＸＹプリデコーダ６４）の数を４つから２つに減らすことが出来るので、半導体記憶装置のチップ面積を充分に削減することが出来る。またレギュレータをチップ中央部へ配置したり、スイッチユニットを各ブロックに設けたりすることにより、カットダウン時にシミュレーションを再実行する必要を無くすことで、大幅に開発時間を短縮することが出来る。
【００４５】
なお上記実施例は、４ブロック構成を２ブロック構成にカットダウンする場合について説明したが、本発明は例えば６ブロック構成を３ブロック構成にカットダウンする場合等にも適用可能であることは明らかである。また図４或いは図６に示されるスイッチユニットを各ブロック毎に設ける構成は、効率的なカットダウンという観点を離れても、デコーディング回路について無駄をなくし回路規模の削減を図るという効果があると共に、昇圧回路が有する昇圧電圧供給能力を比較的低く設定することを可能にし、更なる回路面積の削減に貢献することが出来る。また図５（ａ）に示されるようにレギュレータ回路をチップ中央部付近に配置する構成は、効率的なカットダウンという観点を離れても、制御対象の電圧が使用される部位に近い位置において電圧制御を行うことにより安定した動作を実現出来るという効果を奏する。
【００４６】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明による半導体記憶装置の設計方法によれば、カットダウンにおいて、コアアレイをカットすることなくそのままの大きさで用いるので、読み出し経路の負荷に関するシミュレーションを再実行する必要がない。またカットダウンにより、Ｙデコーディング用の回路の数を減らすことが出来るので、半導体記憶装置のチップ面積を充分に削減することが出来る。
【図面の簡単な説明】
【図１】従来の大容量半導体記憶装置のカットダウンについて説明する図である。
【図２】本発明による半導体記憶装置のカットダウンについて説明する図である。
【図３】本発明におけるデコーディング回路の基本的な構成を示す図である。
【図４】デコード論理ユニットとスイッチユニットの半導体記憶装置内での配置を示す図である。
【図５】本発明における高電圧発生回路とレギュレータの配置を示す図である。
【図６】昇圧回路とスイッチユニットの半導体記憶装置内での配置を示す図である。
【図７】本発明による不揮発性半導体記憶装置のチップレイアウトの一実施例を示す図である。
【図８】図７の不揮発性半導体記憶装置に本発明によるカットダウン手法を適用した場合のチップレイアウトを示す図である。
【符号の説明】
２１　ミドル領域
２２　ボトム領域
２３　トップ領域
２４　コアアレイ
３１　デコード論理ユニット
３２　スイッチユニット
４１　高電圧発生回路
４２　レギュレータ
５１　昇圧回路
５２　選択回路
５３　スイッチユニット
【図１】
2004111443.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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