(57)【要約】【課題】半導体基板上に形成される半導体装置であって、半導体基板の特長を有効に利用することが可能な半導体装置を提供する。【解決手段】ＳＯＩ層３の結晶方位＜１００＞に支持基板１の結晶方位＜１１０＞を一致させて形成されたＳＯＩ基板上に、ＰチャネルＭＯＳトランジスタを形成する。そして、開口部ＨＬ１を設けてその下部の支持基板を除去することによりチャネル形成領域にひずみを加える。支持基板１の一部が除去されることにより、その部分の上層の酸化膜層２およびＳＯＩ層３には歪み応力がかかることになる。よって、ＭＯＳトランジスタのチャネル形成領域を含むＳＯＩ層３にひずみを与えることが可能となり、チャネルにおけるキャリアの移動度を向上させることができる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
支持基板、酸化膜層およびＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）層が順に積層されたＳＯＩ基板と、
前記ＳＯＩ層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記ＳＯＩ層内において前記ゲート電極に隣接する位置に形成されたソース／ドレイン活性層を含むＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと
を備え、
前記支持基板のうち少なくとも前記ＭＩＳトランジスタの下方に位置する部分が除去された
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記支持基板のうち除去された部分には四方を囲む端面が露出し、前記端面は全て（１１１）面である
半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記支持基板を備える代わりに、
前記ＭＩＳトランジスタを覆う層間絶縁膜と、
前記層間絶縁膜上に貼り合わされた他の支持基板と
をさらに備える半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記支持基板の表面および除去された部分に露出した端面、並びに、前記支持基板の除去された部分に露出した前記酸化膜層を覆うように形成された金属膜
をさらに備える半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記酸化膜層を貫通して、前記ＭＩＳトランジスタの前記ソース／ドレイン活性層と前記金属膜とを電気的に接続するコンタクトプラグ
をさらに備える半導体装置。
【請求項６】
請求項１に記載の半導体装置であって、
前記支持基板と前記ＳＯＩ層とにおいては互いの結晶方位がずれている
半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体基板上に形成される半導体装置に関する。
【０００２】
【従来の技術】
従来の半導体装置の一例として、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  ＩｎｓｕｌａｔｏｒまたはＳｅｍｉｃｏｎｄｕｃｔｏｒ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成されたＰチャネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタがある。
【０００３】
ＳＯＩ基板では、シリコン基板等の支持基板、酸化膜層およびＳＯＩ層がこの順に積層される。また、ＰチャネルＭＯＳトランジスタは、ゲート電極、ゲート絶縁膜およびＰ型のソース／ドレイン活性層を備える。
【０００４】
ＳＯＩ基板にＰチャネルＭＯＳトランジスタを形成する場合、ゲート電極およびゲート絶縁膜の積層構造はＳＯＩ層の表面上に形成され、ソース／ドレイン活性層はＳＯＩ層内のゲート電極を挟む位置に形成される。
【０００５】
さて、従来の半導体装置においては、ＭＯＳトランジスタのソース／ドレイン間のチャネル方向が半導体ウェハの結晶方位＜１１０＞と平行になるように配置されるのが一般的であった。
【０００６】
しかし、チャネル方向を結晶方位＜１１０＞ではなく、結晶方位＜１００＞と平行になるよう配置することで、トランジスタ特性を変化させることができる。具体的には、チャネル方向を結晶方位＜１００＞と平行に配置することにより、ＰチャネルＭＯＳトランジスタの電流駆動力が１５パーセント程度向上し、さらに、短チャネル効果も小さくなることが分かっている（後述の特許文献１を参照）。
【０００７】
電流駆動力が向上する理由は、結晶方位＜１００＞の正孔の移動度の方が結晶方位＜１１０＞のそれよりも大きいためであり、短チャネル効果が小さくなる理由は、結晶方位＜１００＞のボロンの拡散係数の値の方が結晶方位＜１１０＞のそれよりも小さいためと考えられている。
【０００８】
よって、ＰチャネルＭＯＳトランジスタをＳＯＩ基板上に形成する場合も、そのチャネル方向がＳＯＩ層の結晶方位＜１００＞と平行になるように配置されればよい。そのためには例えば、表面側のＳＯＩ層の結晶方位＜１００＞に支持基板の結晶方位＜１１０＞を一致させて形成されたＳＯＩ基板を採用して、その表面にＰチャネルＭＯＳトランジスタ等のデバイスを形成するのがよい。
【０００９】
（１００）ウェハの場合、結晶面｛１１０｝が劈開面となる。よって、ＳＯＩ層用ウェハの結晶方位＜１００＞を支持基板のウェハの結晶方位＜１１０＞に一致させて貼り合わせれば、試験研究のための劈開時に、ウェハ厚の大部分を占める支持基板のウェハの劈開面に沿ってウェハ全体を割ることができる。そうすれば、支持基板において結晶方位＜１１０＞の断面を露出させつつ、ＳＯＩ層において結晶方位＜１００＞の断面を露出させることが可能になるという利点を有する。
【００１０】
このような、ＳＯＩ層の結晶方位＜１００＞と支持基板１の結晶方位＜１１０＞とを一致させる技術は、例えば特許文献１または特許文献２に記載されている。
【００１１】
その他、この出願の発明に関連する先行技術文献情報としては非特許文献１〜３がある。
【００１２】
【特許文献１】
特開２００２−１３４３７４号公報
【特許文献２】
特開平７−３３５５１１号公報
【非特許文献１】
Ｙ．Ｈｉｒａｎｏ  ｅｔ  ａｌ．，「Ｂｕｌｋ−Ｌａｙｏｕｔ−Ｃｏｍｐａｔｉｂｌｅ  ０．１８μｍ  ＳＯＩ−ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ  Ｕｓｉｎｇ  Ｂｏｄｙ−Ｆｉｘｅｄ  Ｐａｒｔｉａｌ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ（ＰＴＩ）」，（米国），ＩＥＥＥ  １９９９  ＳＯＩ  ｃｏｎｆ．，ｐ．１３１−１３２
【非特許文献２】
Ｓ．Ｍａｅｄａ  ｅｔ  ａｌ．，「Ｓｕｐｐｒｅｓｓｉｏｎ  ｏｆ  Ｄｅｌａｙ  Ｔｉｍｅ  Ｉｎｓｔａｂｉｌｉｔｙ  ｏｎ  Ｆｒｅｑｕｅｎｃｙ  ｕｓｉｎｇ  Ｆｉｅｌｄ  Ｓｈｉｅｌｄ  Ｉｓｏｌａｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  Ｄｅｅｐ  Ｓｕｂ−Ｍｉｃｒｏｎ  ＳＯＩ  Ｃｉｒｃｕｉｔｓ」，（米国），ＩＥＤＭ，１９９６，ｐ．１２９−１３２
【非特許文献３】
Ｌ．−Ｊ．Ｈｕａｎｇ  ｅｔ  ａｌ．，「Ｃａｒｒｉｅｒ  Ｍｏｂｉｌｉｔｙ  Ｅｎｈａｎｃｅｍｅｎｔ  ｉｎ  Ｓｔｒａｉｎｅｄ  Ｓｉ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ  Ｆａｂｒｉｃａｔｅｄ  ｂｙ  Ｗａｆｅｒ  Ｂｏｎｄｉｎｇ」，（米国），２００１  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ，ｐ．５７−５８
【００１３】
【発明が解決しようとする課題】
さて、ＳＯＩ層の結晶方位＜１００＞に支持基板の結晶方位＜１１０＞を一致させて形成されたＳＯＩ基板は、電流駆動力の向上等の理由からＰチャネルＭＯＳトランジスタの形成に適しているが、ＰチャネルＭＯＳトランジスタの電流駆動力の向上にはまだ改善の余地がある。
【００１４】
そこで、この発明の課題は、半導体基板上に形成されるＭＯＳトランジスタの電流駆動力を向上させることが可能な半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】
請求項１に記載の発明は、支持基板、酸化膜層およびＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）層が順に積層されたＳＯＩ基板と、前記ＳＯＩ層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記ＳＯＩ層内において前記ゲート電極に隣接する位置に形成されたソース／ドレイン活性層を含むＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとを備え、前記支持基板のうち少なくとも前記ＭＩＳトランジスタの下方に位置する部分が除去された半導体装置である。
【００１６】
【発明の実施の形態】
＜実施の形態１＞
本実施の形態は、ＳＯＩ層の結晶方位＜１００＞に支持基板の結晶方位＜１１０＞を一致させて形成されたＳＯＩ基板上に、ＰチャネルＭＯＳトランジスタを形成し、その下部の支持基板を除去することによりチャネル形成領域にひずみを加えるものである。
【００１７】
本実施の形態に係る半導体装置を図１および図２に示す。なお、図２は図１中の切断線ＩＩ−ＩＩにおける断面を示した図である。
【００１８】
この半導体装置はＰチャネルＭＯＳトランジスタであり、シリコン基板等の支持基板１、酸化膜層２、および、シリコン層等のＳＯＩ層３が順に積層されたＳＯＩ基板の表面に形成されている。また、このＰチャネルＭＯＳトランジスタは、ゲート電極１２、ゲート絶縁膜１１およびＰ型のソース／ドレイン活性層５を備える。
【００１９】
ゲート電極１２およびゲート絶縁膜１１の積層構造はＳＯＩ層３の表面上に形成され、Ｐ型ソース／ドレイン活性層５はＳＯＩ層３内で平面視上、ゲート電極１２に隣接する位置に形成される。なお、ソース／ドレイン活性層５の外縁は部分分離型の素子分離領域４により規定されている。
【００２０】
ゲート電極１２およびゲート絶縁膜１１の側面には側壁絶縁膜１３が形成され、ゲート電極１２およびソース／ドレイン活性層５の表面にはそれぞれシリサイド化領域１２ｂ，５ａが形成されている。また、ゲート電極１２のうちソース／ドレイン活性層５に隣接する部分は、ゲート長を短くするために細く形成されているが、コンタクトプラグ（図示せず）と接続するための引き出し部分１２ａは幅広に形成されている。なお、ＳＯＩ層３のうちゲート電極１２下方の部分は、比較的低濃度（Ｎ−）のＮ型ボディ層３ａとなっている。
【００２１】
図１および図２に示すように、この半導体装置においては、支持基板１のうちＭＯＳトランジスタの下方に位置する部分が除去され、開口部ＨＬ１が形成されている。
【００２２】
このように本実施の形態によれば、ＳＯＩ基板の支持基板１のうちＰチャネルＭＯＳトランジスタの下方に位置する部分が除去されている。支持基板１の一部が除去されることにより、その部分の上層の酸化膜層２およびＳＯＩ層３には歪み応力がかかることになる。よって、ＭＯＳトランジスタのチャネル形成領域を含むＳＯＩ層３にひずみを与えることが可能となり、チャネルにおけるキャリアの移動度を向上させることができる。
【００２３】
なお、ＳＯＩ層３にひずみを与えると、チャネルにおけるキャリアの移動度が向上することについて以下に説明する。
【００２４】
ＳＯＩ層のうち表面側（チャネル形成領域）を通常のシリコンよりも格子定数の大きくなったシリコンストレインチャネル層とし、ＳＯＩ層の残り（チャネル形成領域の隣接領域）をシリコンよりも格子定数の大きいシリコンゲルマニウム層とする構造のＭＯＳトランジスタが存在する（非特許文献３参照）。いわゆるストレインチャネル構造のＭＯＳトランジスタである。
【００２５】
シリコンよりも格子定数の大きい隣接領域にエピタキシャル成長させた表面側のシリコン層の格子定数の値は、隣接領域の格子配置の影響を受けて隣接領域の格子定数の値に略等しくなり、通常のシリコンよりも大きな格子定数を有する。よって、表面側のシリコン層は、引っ張り応力（ｓｔｒａｉｎ  ｓｔｒｅｓｓ）を受けた状態になっている。すると、チャネルにおけるキャリア移動度の上昇が見られ、特性を向上させたＭＯＳトランジスタが得られるのである。
【００２６】
本実施の形態の場合には、支持基板１の一部を除去することにより、その部分の上層の酸化膜層２およびＳＯＩ層３に歪み応力を加えている。これにより、上記ストレインチャネル構造のＭＯＳトランジスタと同様の効果が得られるわけである。
【００２７】
また、本実施の形態のＳＯＩ基板においては、支持基板１とＳＯＩ層３とにおいて互いの結晶方位をずらせている。これにより、支持基板１の劈開面とＳＯＩ層３の劈開面とを異ならせることができ、ＳＯＩ基板を割れにくくすることができる。
【００２８】
また、ストレスによりトランジスタの特性は変化するので、ストレス制御は重要である。特に、本実施の形態においては、支持基板１の一部を除去することにより、その部分の上層の酸化膜層２およびＳＯＩ層３に歪み応力を加えており、より高精度なストレス制御が必要である。本ＳＯＩ基板を用いることにより、ＰチャネルＭＯＳトランジスタにおける電流駆動能力の向上に加えて、各製造工程で生じる不確定なストレスを小さくしてストレス制御を向上させることができる。
【００２９】
なお、図１および図２の構造は容易に形成できる。例えば支持基板１の表面側にフォトレジストを形成し、これをパターニングして開口部ＨＬ１のエッチング用マスクに形成する。そしてエッチングを行い、フォトレジストを除去すれば、図１および図２の構造が得られる。
【００３０】
なお、図３および図４は、図１および図２の構造の変形例である。図４は図３中の切断線ＩＶ−ＩＶにおける断面を示した図である。この変形例では、ＰチャネルＭＯＳトランジスタのソース／ドレイン活性層５の直下の支持基板１に、ソース／ドレイン活性層５と同程度の大きさで平面視長方形状の開口部ＨＬ２が設けられている。なお、開口部ＨＬ２に露出した四方を囲む端面は全て（１１１）面である。
【００３１】
（１１１）面は結晶方位＜１１０＞に平行な面であるので、（１１１）面を露出させるエッチングを行えば、支持基板１の結晶方位＜１１０＞に平行な辺を有する開口部を支持基板に設けることができる。よって、支持基板１の除去部分を長方形に形成することができ、除去部分のサイズをＭＯＳトランジスタのサイズに応じて必要最小限に留めることが可能となる。
【００３２】
（１１１）面を露出させるエッチングは、例えば以下のように行えばよい。
【００３３】
図５および図６に示すように、まず、支持基板１の表面であってＭＯＳトランジスタ直下の位置にフォトレジストＲＭ２を形成し、フォトレジストＲＭ２に開口部ＨＬ２よりは開口面積が小さい開口ＯＰ１を設ける。なお、図６は図５中の切断線ＶＩ−ＶＩにおける断面を示した図である。
【００３４】
次に、水酸化カリウム溶液等の強アルカリ溶液でウェットエッチングを行う。すると、図７および図８に示すように、支持基板１の表面に（１１１）面を端面とする開口部ＨＬ２が形成される。水酸化カリウム溶液はシリコン酸化膜をほとんどエッチングすることがないので、酸化膜層２がエッチングストッパとなる。なお、図８は図７中の切断線ＶＩＩＩ−ＶＩＩＩにおける断面を示した図である。
【００３５】
その後、フォトレジストＲＭ２を除去すれば、図３および図４に示した構造が得られる。
【００３６】
なお、水酸化カリウム溶液以外にも、水酸化ナトリウム溶液、水酸化テトラメチルアンモニウム（Ｔｅｔｒａｍｅｔｈｙｌ  Ａｍｍｏｎｉｕｍ  Ｈｙｄｒｏｘｉｄｅ）等の強アルカリ溶液を用いてもよい。
【００３７】
図９は、複数のＭＯＳトランジスタがそのソース／ドレイン活性層５を共有して形成される場合を示した図である。この場合も、支持基板１の表面に開口部ＨＬ２を形成できる。開口部ＨＬ２は、共有、非共有いずれものソース／ドレイン活性層５の全てを覆う形で形成されればよい。
【００３８】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る半導体装置の変形例であり、支持基板１が全て除去されて、その代わりにＭＯＳトランジスタ上に形成された層間絶縁膜上に他の支持基板を貼り合わせた半導体装置である。
【００３９】
本実施の形態に係る半導体装置を図１０に示す。この半導体装置においては、支持基板１が全て除去されている。そして、ＳＯＩ層３上に形成されたＭＯＳトランジスタを覆う第１乃至第３層間絶縁膜ＩＬ１〜ＩＬ３がさらに形成されている。
【００４０】
なお、第２層間絶縁膜ＩＬ２内には第２層配線ＬＮ１が、第３層間絶縁膜膜ＩＬ３内には第３層配線ＬＮ２が、それぞれ形成されている。また、第２層配線ＬＮ１はコンタクトプラグＰＧ１によりソース／ドレイン活性層５と、第３層配線ＬＮ２はコンタクトプラグＰＧ２により第２層配線ＬＮ１と、それぞれ接続されている。
【００４１】
さて、この半導体装置においては、最上層の第３層間絶縁膜ＩＬ３の表面に、新たな他の支持基板１００が貼り合わされている。この支持基板１００についても、その結晶方位＜１１０＞をＳＯＩ層３の結晶方位＜１００＞に一致させて貼り合わせればよい。なお、他の支持基板１００にはシリコン基板を採用すればよいが、これに限る必要はなく、支持機能を有する基板であれば、例えばガラス基板やプラスチック基板など半導体以外の基板を採用してもよい。
【００４２】
本実施の形態の場合には、支持基板１は製造工程上における支持機能を担うだけであり、新たな他の支持基板１００が貼り合わされた後にはエッチングやＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等により除去される。
【００４３】
本実施の形態においては支持基板１を完全に除去しているので、ＭＯＳトランジスタとその近傍で発生した熱の放熱性に優れる。また、他の支持基板１００を備えるので、強度的な問題も生じない。
【００４４】
＜実施の形態３＞
本実施の形態も、実施の形態１に係る半導体装置の変形例であり、支持基板１の表面と、開口部ＨＬ１またはＨＬ２内の各部の表面を覆うように金属膜を形成した半導体装置である。
【００４５】
図１１は、図４の構造に基づいて本実施の形態を説明する図である。図１１に示す通り、本実施の形態においては、支持基板１の表面と開口部ＨＬ２に露出した端面および酸化膜層２とに、Ａｕ、Ａｌ、Ｗ、Ｃｕ等の金属膜ＭＴ１が例えば金属蒸着等により形成される。
【００４６】
このように、金属膜ＭＴ１を形成することで、ＭＯＳトランジスタとその近傍で発生した熱の放熱性に優れた半導体装置を実現できる。また、金属膜ＭＴ１を数百℃の高温で形成しておけば、室温に戻ったときに金属層ＭＴ１が酸化膜層２やＳＯＩ層３よりも大きく縮む。金属層ＭＴ１の方が酸化膜層２やＳＯＩ層３よりも熱膨張率が大きいからである。よって、ＳＯＩ層３にひずみを与える効果もあり、チャネルにおけるキャリアの移動度を向上させることができる。
【００４７】
＜実施の形態４＞
本実施の形態は、実施の形態３の変形例であり、支持基板１の表面側に設けた金属層ＭＴ１と、ＳＯＩ層３内のソース／ドレイン活性層５の一部とを電気的に接続した半導体装置である。
【００４８】
本実施の形態に係る半導体装置を図１２に示す。図１２では、ＭＯＳトランジスタが二組表示されている。そして、そのいずれにおいても、ソース／ドレイン活性層５の例えばソース側に酸化膜層２を貫通するコンタクトプラグＰＧ３の一端が接続されている。なお、コンタクトプラグＰＧ３は、支持基板１の側からフォトリソグラフィ技術やエッチング技術を用いて酸化膜層２の一部が開口された後、金属膜を埋め込むことにより酸化膜層２内に形成される。そして、コンタクトプラグＰＧ３の他端は金属膜ＭＴ１に接続される。
【００４９】
これにより、金属膜ＭＴ１に例えば電源電位Ｖｄｄを与えて、ＭＯＳトランジスタのソース／ドレイン活性層５の電位を固定することができる。また、金属膜ＭＴ１を支持基板１の表面全面に形成しておけば、金属膜ＭＴ１の抵抗値を低く抑えることができるので、電力消費を抑えつつ電位固定を行える。
【００５０】
なお、本実施の形態のアイデアは、もちろん実施の形態２に係る半導体装置にも適用することが可能である。図１３にその場合の半導体装置の構造を示す。この場合は、支持基板１が完全除去されているので、金属膜ＭＴ１は酸化膜層２の表面に形成されることになる。しかし、それ以外のコンタクトプラグＰＧ３等の形成は、図１２の場合と同様である。
【００５１】
なお、ソース／ドレイン活性層５に直接に接続するコンタクトプラグＰＧ３に代わって、図１４に示すようなコンタクトプラグＰＧ４を採用してもよい。このコンタクトプラグＰＧ４は、酸化膜層２、素子分離領域４ａおよび第１層間絶縁膜ＩＬ１を貫通して第２層配線ＬＮ１に接続されている。このように、直接にソース／ドレイン領域５に接続されていなくとも、配線等を介して電気的にソース／ドレイン領域５と金属膜ＭＴ１とを接続するコンタクトプラグを採用してもよい。なお、素子分離領域４ａは部分分離型ではなく、完全分離型となっている。
【００５２】
【発明の効果】
請求項１に記載の発明によれば、ＳＯＩ基板の支持基板のうち少なくともＭＩＳトランジスタの下方に位置する部分が除去されている。よって、ＭＩＳトランジスタのチャネル形成領域を含むＳＯＩ層にひずみを与えることが可能となり、チャネルにおけるキャリアの移動度を向上させることができる。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体装置を示す上面図である。
【図２】実施の形態１に係る半導体装置を示す断面図である。
【図３】実施の形態１に係る半導体装置の変形例を示す上面図である。
【図４】実施の形態１に係る半導体装置の変形例を示す断面図である。
【図５】実施の形態１に係る半導体装置の変形例の製造方法を示す上面図である。
【図６】実施の形態１に係る半導体装置の変形例の製造方法を示す断面図である。
【図７】実施の形態１に係る半導体装置の変形例の製造方法を示す上面図である。
【図８】実施の形態１に係る半導体装置の変形例の製造方法を示す断面図である。
【図９】実施の形態１に係る半導体装置の変形例を示す上面図である。
【図１０】実施の形態２に係る半導体装置を示す断面図である。
【図１１】実施の形態３に係る半導体装置を示す断面図である。
【図１２】実施の形態４に係る半導体装置を示す断面図である。
【図１３】実施の形態４に係る半導体装置を示す断面図である。
【図１４】実施の形態４に係る半導体装置を示す断面図である。
【符号の説明】
１  支持基板、２  酸化膜層、３  ＳＯＩ層、３ａ  ボディ層、４  素子分離領域、５  ソース／ドレイン活性層、ＨＬ１，ＨＬ２  開口部、ＭＴ１  金属膜、ＰＧ３  コンタクトプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004228273.tif 000009
【図８】
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【図９】
2004228273.tif 000011
【図１０】
2004228273.tif 000012
【図１１】
2004228273.tif 000013
【図１２】
2004228273.tif 000014
【図１３】
2004228273.tif 000015
【図１４】
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