(57)【要約】【課題】トリガーダイオードに流れる電流によって決まる第１ブレイクダウン電圧を調整することを課題とする。【解決手段】サイリスタとトリガーダイオードとを具備する半導体集積回路の静電気保護素子であって、サイリスタは、カソードを形成するｐ型高濃度不純物領域と、アノードを形成するｎ型高濃度不純物領域とを備え、ｐ型高濃度不純物領域がｐウェル上に設けられ、かつ抵抗体と接続されている及び／又はｎ型高濃度不純物領域がｎウェル上に設けられ、かつ抵抗体と接続されていることを特徴とする静電気保護素子により上記課題を解決する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
半導体集積回路の静電気保護素子であって、
前記静電気保護素子は、サイリスタとサイリスタをオン状態にトリガーするトリガーダイオードとを具備し、
前記トリガーダイオードは、ｎ型カソード高濃度不純物領域と、ｐ型アノード高濃度不純物領域と、両高濃度不純物領域間に形成されたゲートとを具備し、
前記ゲートは、半導体集積回路を構成するＭＯＳＦＥＴのゲートと同じ構成を有し、
前記サイリスタは、ｐウェル上に設けたカソードを形成し、かつ抵抗体と接続するｐ型高濃度不純物領域と、アノードを形成するｎ型高濃度不純物領域とを備えていることを特徴とする静電気保護素子。
【請求項２】
半導体集積回路の静電気保護素子であって、
前記静電気保護素子は、サイリスタとサイリスタをオン状態にトリガーするトリガーダイオードとを具備し、
前記トリガーダイオードは、ｎ型カソード高濃度不純物領域と、ｐ型アノード高濃度不純物領域と、両高濃度不純物領域間に形成されたゲートとを具備し、
前記ゲートは、半導体集積回路を構成するＭＯＳＦＥＴのゲートと同じ構成を有し、
前記サイリスタは、カソードを形成するｐ型高濃度不純物領域と、ｎウェル上に設けたアノードを形成し、かつ抵抗体と接続するｎ型高濃度不純物領域とを備えていることを特徴とする静電気保護素子。
【請求項３】
半導体集積回路の静電気保護素子であって、
前記静電気保護素子は、サイリスタとサイリスタをオン状態にトリガーするトリガーダイオードとを具備し、
前記トリガーダイオードは、ｎ型カソード高濃度不純物領域と、ｐ型アノード高濃度不純物領域と、両高濃度不純物領域間に形成されたゲートとを具備し、
前記ゲートは、半導体集積回路を構成するＭＯＳＦＥＴのゲートと同じ構成を有し、
前記サイリスタは、ｐウェル上に設けたカソードを形成し、かつ抵抗体と接続するｐ型高濃度不純物領域と、ｎウェル上に設けたアノードを形成し、かつ抵抗体と接続するｎ型高濃度不純物領域とを備えていることを特徴とする静電気保護素子。
【請求項４】
前記抵抗体が、多結晶シリコン、静電気保護素子がｐ型基板に形成された場合その上のｎウェル、及び静電気保護素子がｎ型基板に形成された場合その上のｐウェルから選択される請求項１〜３のいずれか１つに記載の静電気保護素子。
【請求項５】
前記トリガーダイオードのゲートが、ＧＮＤ配線、ＶＤＤ配線又は入力あるいは出力用の信号配線に接続されている請求項１〜４のいずれか１つに記載の静電気保護素子。
【発明の詳細な説明】
【０００１】
【発明の属する分野】
本発明は、静電気保護素子に関する。更に詳しくは、本発明は、半導体集積回路において、外部から半導体集積回路への静電気注入、又は帯電した半導体集積回路から外部への静電気放出現象に起因して、半導体集積回路が破壊されることから保護するために設けられる静電気保護素子に関する。
【０００２】
【従来の技術】
半導体集積回路で問題とされる静電気の帯電又は放電の現象は、半導体集積回路を機械装置又は人等が取り扱うときに、帯電した機械装置又は人等から静電気が流入して帯電する現象、あるいは、運搬時に発生する振動・摩擦等で半導体集積回路自体が帯電した後に、外部の導体に静電気を放出する現象である。このような静電気現象によって、瞬時に静電気が半導体集積回路に帯電又は半導体集積回路から放電されるため、半導体集積回路の内部に過大な電流が流れる。そして、この過大な電流に対応して過大な電圧が内部回路に印加される。そのため、半導体集積回路の内部で、接合の破壊、絶縁膜の破壊、配線の溶断等が発生し、半導体集積回路が破壊される恐れがある。
【０００３】
半導体集積回路を静電気による破壊から保護するために、一般的に、半導体集積回路の外部端子と内部回路の間に静電気保護素子が設けられており、これが静電気の迂回路となる。この静電気保護素子は、半導体集積回路を形成する製造工程を用いて形成される。ここでその製造コストを増加させないためには、半導体集積回路を形成する製造工程以外の特別な製造工程を追加せずに形成することが望ましい。
【０００４】
静電気保護素子は、電流制限素子と電圧クランプ素子とを適宜組み合わせた構成をもつ。電流制限素子は、半導体集積回路の内部を過渡的に流れる電流を制限する素子であり、例えば、拡散抵抗、多結晶シリコン抵抗等が挙げられる。一方、電圧クランプ素子は、内部回路に印加される電圧を抑制する素子であり、例えば、ダイオード、バイポーラトランジスタ、ＭＯＳトランジスタ、サイリスタ等が挙げられる。
【０００５】
なかでも、サイリスタは、電圧クランプ素子として、過大な電流を流すことに長所がある。しかしながら、例えば、電力機器向けに用いられるサイリスタがオン状態になり電流が流れ始めるトリガー電圧は高電圧であるため、サイリスタが動作する前に半導体集積回路が破壊する可能性が非常に高い。そのため、トリガー電圧Ｖｔｒを低減する工夫が必要である。
【０００６】
図７に静電気保護素子としてＳＣＲ素子に要求される、静電気サージ印加時のＩ−Ｖ特性の概略図を示す。図中、ＶｔｒはＳＣＲ素子がアバランシェ降伏し始める電圧を示し、Ｖｔ１は第１ブレイクダウン電圧を、ＶＨは保持電圧を示している。ここで、（ｉ）内部回路のゲート酸化膜を静電気サージによる破壊から保護するために、サージ印加時の酸化膜耐圧（ＢＶｏｘ）を第１ブレイクダウン電圧（Ｖｔ１）を超えないように、また（ｉｉ）保持電圧（ＶＨ）は通常動作時に回路がラッチアップしないように、内部回路の最大動作電圧（Ｖｄｄｍａｘ）より高くすることが静電気保護素子に要求される。
【０００７】
上述したような従来技術として、例えば特開２０００−１３８２９５号公報に記載の技術があり、図４（ａ）及び（ｂ）を用いて説明する。図４（ａ）は、概略断面図を、図４（ｂ）は、図４（ａ）の等価回路図を示す。この技術は、トリガー電圧を低減する工夫がなされたサイリスタを用いた静電保護素子に関する。この公報にあるサイリスタは、低電圧でオン状態にトリガーするためのトリガーダイオードを含んでいる。該トリガーダイオードは、ｎ型カソード高濃度不純物領域６と、ｐ型アノード高濃度不純物領域４と、該ｎ型カソード高濃度不純物領域６の表面に形成されるシリサイド層と、該ｐ型アノード高濃度不純物領域４の表面に形成されるシリサイド層とを電気的に絶縁する手段（素子分離領域）とを具備し、それにより、シリサイド形成工程を含む半導体集積回路の製造工程に何ら特別な工程、特にフォトグラフィ工程を追加せず、製造コストの増大を招かずに作製できる。図中、１はｐ型シリコン基板、１′はｐ型ウェル、２はｎ型ウェル、３はシャロー・トレンチ・アイソレーション（ＳＴＩ）、５はｎ型アノード高濃度不純物領域、７はｐ型カソード高濃度不純物領域、８はｐ型高濃度不純物領域、９はｎ型高濃度不純物領域、１０ａ〜ｆ、１１はシリサイド層、１２は側壁、１３はゲート酸化膜、１４はゲートポリシリコン、１５は酸化膜、１６ａ〜ｄはコンタクト、１７、１８はメタル配線、Ｄはトリガーダイオード、Ｒｎｗはｎウエルの抵抗、Ｒｐｗはｐウエルの抵抗、Ｔｒ１は第１トランジスタ、Ｔｒ２は第２トランジスタを意味する。
【０００８】
【発明が解決しようとする課題】
しかしながら、更に製造プロセスの世代が進み、最小加工寸法が小さくなると、動作させる電源電圧が低下するので、トランジスタの短チャネル効果が生じやすくなる。この対策として、ｎウェル及びｐウェルの不純物濃度を高くするか、ゲート絶縁膜を薄膜化しなければならず、ゲート絶縁膜の絶縁破壊電圧は低下する。
このように、微細化と共に、両ウェルの不純物の高濃度化によってｎウェル抵抗Ｒｎｗ及びｐウェル抵抗Ｒｐｗは低下するため、従来構造のサイリスタでは、サイリスタをオン状態にするトリガーダイオードが動作を始める電圧Ｖｔｒは低下する。
【０００９】
しかしながら、トリガーダイオードに流れる電流によって決まる第１ブレイクダウン電圧Ｖｔ１は、ウェル濃度により一義的に決定されるため、この第１ブレイクダウン電圧Ｖｔ１の調整は困難である。
そのため、トリガー電圧Ｖｔｒを低下させるだけでなく、サイリスタをオン状態にする第１ブレイクダウン電圧Ｖｔ１を、プロセスの各世代に対応できるように調整可能とすることが望まれている。更に、トリガーダイオードのゲート電位が浮遊状態の場合に生ずるサイリスタの不安定動作を抑圧することも望まれている。
【００１０】
【課題を解決するための手段】
かくして本発明によれば、半導体集積回路の静電気保護素子であって、
前記静電気保護素子は、サイリスタとサイリスタをオン状態にトリガーするトリガーダイオードとを具備し、
前記トリガーダイオードは、ｎ型カソード高濃度不純物領域と、ｐ型アノード高濃度不純物領域と、両高濃度不純物領域間に形成されたゲートとを具備し、
前記ゲートは、半導体集積回路を構成するＭＯＳＦＥＴのゲートと同じ構成を有し、
前記サイリスタは、カソードを形成するｐ型高濃度不純物領域と、アノードを形成するｎ型高濃度不純物領域とを備え、
前記ｐ型高濃度不純物領域がｐウェル上に設けられ、かつ抵抗体と接続されている及び／又はｎ型高濃度不純物領域がｎウェル上に設けられ、かつ抵抗体と接続されていることを特徴とする静電気保護素子が提供される。
【００１１】
更に本発明によれば、前記トリガーダイオードのゲートが、ＧＮＤ配線、ＶＤＤ配線又は入力あるいは出力用の信号配線に接続されていることを特徴とする静電気保護素子が提供される。
【００１２】
【発明の実施の形態】
本発明の静電気保護素子は、通常半導体基板上に形成される。半導体基板としては、シリコン基板、シリコンゲルマニウム基板等が挙げられる。これら基板はｐ型又はｎ型の導電型を有していてもよい。ｐ型を与える不純物としては、ボロン等が挙げられ、ｎ型を与える不純物としては、リン、砒素等が挙げられる。
半導体基板上には、半導体集積回路が形成される。半導体集積回路の種類は、少なくともＭＯＳＦＥＴを含みさえすれば特に限定されない。ＭＯＳＦＥＴ以外の半導体集積回路として、例えば、バイポーラトランジスタ、キャパシタ、抵抗等が挙げられる。
【００１３】
静電気保護素子は、サイリスタとサイリスタを低電圧でオン状態にトリガーするトリガーダイオードとを少なくとも具備する。
トリガーダイオードは、ｎ型カソード高濃度不純物領域と、ｐ型アノード高濃度不純物領域と、両高濃度不純物領域間に形成されたゲートとを少なくとも具備する。ｎ型カソード高濃度不純物領域において、その不純物濃度は、トリガーダイオードの所望する性質に応じて適宜設定される。一方、ｐ型アノード高濃度不純物領域において、その不純物濃度は、トリガーダイオードの所望する性質に応じて適宜設定される。
【００１４】
トリガーダイオードのゲートは、半導体集積回路を構成するＭＯＳＦＥＴのゲートと同じ構成を有している。それにより、ＭＯＳＦＥＴのゲートと同一の工程で、トリガーダイオードのゲートも形成できるため、製造工程を減らすことができる。
更に、トリガーダイオードのゲートは、ＧＮＤ配線、ＶＤＤ配線又は入力あるいは出力用の信号配線に接続されていることが好ましい。
【００１５】
次に、サイリスタは、カソードを形成するｐ型高濃度不純物領域と、アノードを形成するｎ型高濃度不純物領域とを備えている。ｐ型高濃度不純物領域において、その不純物濃度は、サイリスタの所望する性質に応じて適宜設定される。一方、ｎ型高濃度不純物領域において、その不純物濃度は、サイリスタの所望する性質に応じて適宜設定される。
更に、本発明では、ｐ型高濃度不純物領域がｐウェルに形成されているか及び／又はｎ型高濃度不純物領域がｎウェルに形成されている。加えて、ウェルに形成されている高濃度不純物領域は、抵抗体と接続している。
【００１６】
ｐウェルの不純物濃度は、サイリスタの所望する性質に応じて適宜設定される。ｎウェルの不純物濃度は、サイリスタの所望する性質に応じて適宜設定される。
ｐ型高濃度不純物領域及び／又はｎ型高濃度不純物領域と接続する抵抗体は、多結晶シリコン、静電気保護素子がｐ型基板に形成された場合その上のｎウェル、及び静電気保護素子がｎ型基板に形成された場合その上のｐウェルから選択されることが好ましい。これら抵抗体から選択することで、例えば図６（ｂ）に示すＴｒ１又はＴｒ２のベース電圧をこの抵抗体で制御できる。
以下、実施の形態に基づいて、本発明を詳細に説明する。
【００１７】
本発明の実施の形態では、半導体基板に低濃度のボロンを含有したｐ型半導体を用いた例を用いて説明するが、他の不純物を含有する半導体基板やｎ型半導体基板でも以下の説明は適用できるのはもちろんである。
実施の形態１
図１（ａ）は、本発明による実施の形態１であり、静電気保護素子であるトリガーダイオードを有するサイリスタの構造を説明する断面図である。図１（ｂ）は、図１（ａ）の等価回路図である。
【００１８】
ｐ型シリコン基板１中には、ｎ型ウェル２が形成されている。ｎ型ウェル２の表面には、ｐ型アノード高濃度不純物領域４と、ｎ型アノード高濃度不純物領域５とが形成されている。ｎ型ウェル２から離れたｐ型ウェル１′の表面には、ｐ型カソード高濃度不純物領域７とｎ型カソード高濃度不純物領域６とが形成されている。ｐ型アノード高濃度不純物領域４、ｎ型アノードゲート高濃度不純物領域５、ｐ型カソードゲート高濃度不純物領域７及びｎ型カノード高濃度不純物領域６のそれぞれの表面には、シリサイド層１０ａ〜１０ｆが形成されており、コンタクト１６ａ〜ｄを介してメタル配線１７と１８に接続されている。
【００１９】
一方、サイリスタ動作のトリガーを与えるトリガーダイオードＤは、トリガーダイオードＤのアノードとなるｐ型高濃度不純物領域８、カソードとなるｎ型高濃度不純物領域９及びｎ型ウェル２で構成されている。トリガーダイオードＤのアノードとなるｐ型高濃度不純物領域８、カソードとなるｎ型高濃度不純物領域９の上部には、半導体集積回路のＭＯＳトランジスタのゲート部分を構成するゲート酸化膜１３、ゲートポリシリコン（ゲート電極）１４、絶縁体からなるゲートの側壁１２が存在する。ゲートポリシリコン１４の上には、半導体集積回路のサリサイド工程で、シリコン上のシリサイド層１０ａ〜ｆと同時に形成されたシリサイド層１１がある。側壁１２の表面にはシリサイド層が形成されないので、トリガーダイオードＤのｐ型高濃度不純物領域８とカソードとなるｎ型高濃度不純物領域９とがシリサイド層によって短絡することがない。
【００２０】
実施の形態１では、上記構造に加え、図１（ａ）に示すように、第１ブレイクダウン電圧を制御するために、シリサイド層１０ａとメタル配線１７の間にポリシリコンあるいはｎウェル等からなる抵抗体Ｒ１を配置している。
今、シリサイド層１０ａとメタル配線１７の間に配置した抵抗体Ｒ１を４０Ω、ｐ型ウェル１′及びｎ型ウェル２のトータル抵抗値（Ｒｐｗ＋Ｒｎｗ）を３００Ωとした場合のＴＰＬ試験（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｌｉｎｅ　Ｐｕｌｓｅ　試験）結果を図８（ａ）及び（ｂ）に示す。図８（ｂ）は、図８（ａ）の拡大図である。なお、この試験は、カソード−アノード間にパルスを印加した時のＩ−Ｖ特性を測定するものであり、サイリスタの特性評価に一般的に用いられる手法である。図８（ａ）より明らかなように、抵抗体を配置する実施の形態１では、抵抗体のない従来例よりも、第１ブレイクダウン電圧が９．５Ｖから７．５Ｖまで約２Ｖ程度低下していることが分かる。
【００２１】
実施の形態２
図２（ａ）は、図１（ａ）の変形であり、本発明による第２の実施の形態であり、静電気保護素子であるトリガーダイオードを有するサイリスタの構造を説明する断面図であり、シリサイド層１０ｆとメタル配線１８の間にポリシリコンあるいはｎウェル等の抵抗体Ｒ２を配置している。図２（ｂ）は、図２（ａ）の等価回路図である。
【００２２】
実施の形態３
更に、図３（ａ）は、本発明による第３の実施の形態を示すものであり、シリサイド層１０ａとメタル配線１７の間、及びシリサイド層１０ｆとメタル配線１８の間にポリシリコンあるいはｎウェル等の抵抗体（Ｒ１、Ｒ２）を共に配置している。図３（ｂ）は、図３（ａ）の等価回路図である。
上述した実施の形態１〜３では、トリガーダイオードのゲートが、従来例と同様、ゲート電位が浮遊状態の場合について説明してきたが、以下の実施の形態では、ゲート電位を固定した他の実施例について説明する。
【００２３】
実施の形態４
図５（ａ）は、従来例の図４（ａ）に対し、トリガーダイオードのゲートポリシリコン１４をカソード側のメタル配線１７に接続した本発明の第４の実施の形態を示す。即ち、従来技術の図４（ａ）では、トリガーダイオードのゲートポリシリコン１４が浮遊状態であるのに対し、実施の形態４では、トリガーダイオードのゲートポリシリコン１４をＧＮＤ端子に接続し、電位を固定したものである。図５（ｂ）は、図５（ａ）の等価回路図である。
【００２４】
図９、図１０を用いてその効果を示す。ここで、図９は、従来構造でのＴＰＬ試験結果であり、図１０は実施の形態４のトリガーダイオードのゲート電極をＧＮＤ電位に固定した場合である。ここで、図９及び１０の電圧は、静電気保護素子を３回連続で、電流を０Ａから１００ｍＡまで掃引して得られた平均値を表している。
図９では、サイリスタの両端子に１回目に電圧を印加した時と、２回目の電圧印加で、Ｖ−Ｉ特性が変化している。即ちリーク電流の上昇（３．５Ｖで１００倍以上）が観察されたが、一方、実施の形態４ではこのようなリーク電流の上昇の抑制を実現している（図１０）。
【００２５】
図９では、トリガーダイオードのゲート電極が浮遊状態であるがために、電圧ストレスによりゲート酸化膜に何らかの欠陥が生じたためと考えられる。一方、実施の形態４では、図１０のように、トリガーダイオードのゲート電極が固定されているため、ゲート酸化膜への影響は殆どない。即ち、実施の形態４の構造のサイリスタでは、動作が安定することがわかる。
なお、上述した説明ではトリガーダイオードのゲート電極をＧＮＤ電位に固定した例で説明したが、その電位の固定はＶＤＤ電圧、あるいは入力あるいは出力用の信号配線に接続することで行っても同様な効果が得られる。
【００２６】
実施の形態５
更に、本発明の他の実施の形態として、第５の実施の形態を図６（ａ）に示す。図６（ａ）においては、上述した第３の実施の形態と第４の実施の形態を組み合わせた構成である。この構成により、サイリスタの第１ブレイクダウンＶｔ１電圧の低減と、安定動作を達成することが可能となる。図６（ｂ）は、図６（ａ）の等価回路図である。
【００２７】
なお、以上の説明では、ＣＭＯＳ半導体集積回路において、ｐ型基板１上のｎ型ウェル２の領域以外に、ｐ型シリコン基板１よりも高濃度な不純物濃度を持つｐ型ウェル１′が形成されている。しかしながら、図示はしないがｐ型ウェル１′が形成されていない構造においても、低電圧でトリガーするサイリスタが得られることは言うまでもない。
以上述べた第１ブレイクダウン電圧を制御するために配置しているシリサイド層１０ａとメタル配線１７の間、あるいはシリサイド層１０ｆとメタル配線１８の間のポリシリコンあるいはｎウェル等の抵抗体は、それぞれゲート電極形成工程又はｎウェル形成工程と同時に作製される。したがって、半導体装置の全作成工程に、追加の工程はなく、製造コストの増加はない。
【００２８】
【発明の効果】
本発明では、カソード又はアノードあるいは両方の拡散層に抵抗体を挿入することで、静電気保護素子としてＳＣＲ素子に要求される静電気サージ印加時のＩ−Ｖ特性、特に第１ブレイクダウン電圧の低減が、容易に実現可能となる。また、トリガーダイオードのゲート電極をＧＮＤ電位に固定することにより、リーク電流を抑制し、安定なサイリスタ動作を実現することが可能となる。
【図面の簡単な説明】
【図１】実施の形態１の静電気保護素子の概略説明図である。
【図２】実施の形態２の静電気保護素子の概略説明図である。
【図３】実施の形態３の静電気保護素子の概略説明図である。
【図４】従来の静電気保護素子の概略説明図である。
【図５】実施の形態４の静電気保護素子の概略説明図である。
【図６】実施の形態５の静電気保護素子の概略説明図である。
【図７】静電気保護素子としてＳＣＲ素子に要求される、静電気サージ印加時のＩ−Ｖ特性の概略図である。
【図８】実施の形態１と従来の静電気保護素子のＴＰＬ試験結果を示すグラフである。
【図９】従来構造でのＴＰＬ試験結果を示すグラフである。
【図１０】実施の形態４のトリガーダイオードのゲート電極をＧＮＤ電位に固定した場合のＴＰＬ試験結果を示すグラフである。
【符号の説明】
１　ｐ型シリコン基板
１′　ｐ型ウェル
２　ｎ型ウェル
３　シャロー・トレンチ・アイソレーション（ＳＴＩ）
４　ｐ型アノード高濃度不純物領域
５　ｎ型アノード高濃度不純物領域
６　ｎ型カソード高濃度不純物領域
７　ｐ型カソード高濃度不純物領域
８　ｐ型高濃度不純物領域
９　ｎ型高濃度不純物領域
１０ａ〜ｆ、１１　シリサイド層
１２　側壁
１３　ゲート酸化膜
１４　ゲートポリシリコン
１５　酸化膜
１６ａ〜ｄ　コンタクト
１７、１８　メタル配線
Ｄ　トリガーダイオード
Ｒｎｗ　ｎウエルの抵抗
Ｒｐｗ　ｐウエルの抵抗
Ｔｒ１　第１トランジスタ
Ｔｒ２　第２トランジスタ
Ｒ１、Ｒ２　抵抗体
Ｖｔｒ　ＳＣＲ素子がアバランシェ降伏し始める電圧
Ｖｔ１　第１ブレイクダウン電圧
ＶＨ　保持電圧
ＢＶｏｘ　酸化膜耐圧
Ｖｄｄｍａｘ　内部回路の最大動作電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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