(57)【要約】【課題】狭い凹部内に酸化膜などを埋め込んでコンタクトホールを良好に形成した半導体装置およびその製造方法を提供する。【解決手段】開口端寄りほど開口幅が狭い凹部５を表面に有してシリコン基板１上に形成された導電膜たる電極４の上に第１の絶縁膜たる酸化膜６を堆積する工程と、前記凹部５に臨んだ酸化膜６の上端コーナー部６ａをエッチングしてその膜材料を凹部５内に再付着させる工程と、前記エッチング時あるいはエッチング終了後の酸化膜６の上に第２の絶縁膜たるＮＳＧ膜７を堆積して凹部５内を埋め込む工程と、凹部５内を埋め込んだＮＳＧ膜７，酸化膜６を貫通するコンタクトホール９をエッチングにより形成する工程とを少なくとも行う。凹部５はＮＳＧ膜７，酸化膜６によってスリットなく埋め込まれることになり、コンタクトホール９を形成する際にスリットに起因するエッチストップは発生しない。【選択図】  図１
2004221365.tif 000002
【特許請求の範囲】
【請求項１】
開口端寄りほど開口幅が狭い凹部を表面に有して半導体基板上に形成された膜の上に第１の絶縁膜を堆積する工程と、
前記凹部に臨んだ前記第１の絶縁膜の上端コーナー部をエッチングしてその膜材料を前記凹部内に再付着させる工程と、
前記エッチング時あるいはエッチング終了後の前記第１の絶縁膜上に第２の絶縁膜を堆積して前記凹部内を埋め込む工程と、
前記凹部内を埋め込んだ前記第１および第２の絶縁膜を貫通するコンタクトホールをエッチングにより形成する工程と
を少なくとも行うことを特徴とする半導体装置の製造方法。
【請求項２】
凹部が電極を構成する導電膜間の間隙であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
第２の絶縁膜は基板に高周波バイアス電圧を印加して堆積することを特徴とする請求項１または請求項２のいずれかに記載の半導体装置の製造方法。
【請求項４】
開口端寄りほど開口幅が狭い凹部を表面に有して半導体基板上に形成された膜と、
前記膜上に堆積され前記凹部に臨んだ上端コーナー部が面取りされた第１の絶縁膜と、
前記第１の絶縁膜上に堆積され前記第１の絶縁膜の面取り時に前記凹部内に再付着した膜材料とともに前記凹部内を埋め込んだ第２の絶縁膜と、
前記凹部内を埋め込んだ前記第１および第２の絶縁膜を貫通して形成されたコンタクトホールと
を備えた半導体装置。
【請求項５】
凹部が電極を構成する導電膜間の間隙であることを特徴とする請求項４記載の半導体装置。
【請求項６】
第２の絶縁膜が、基板に高周波バイアス電圧を印加して堆積された絶縁膜であることを特徴とする請求項４または請求項５のいずれかに記載の半導体装置。
【請求項７】
複数のメモリセルを有する半導体装置であって、
半導体基板の活性領域に形成されたＭＩＳトランジスタのソース・ドレイン領域と、
前記ＭＩＳトランジスタのソース・ドレイン領域の内の一方の領域に接続され電荷を蓄積するストレージノード電極と、
前記ストレージノード電極を被覆したセルプレート電極と、
前記セルプレート電極上に堆積された第１の絶縁膜と、
前記第１の絶縁膜上に堆積された第２の絶縁膜と、
前記セルプレート電極間の間隙に前記ＭＩＳトランジスタのソース・ドレイン領域の内の他方の領域に達するように形成されたコンタクトホールとを有し、
前記セルプレート電極間の間隙は開口端寄りほど開口幅が狭い凹部を構成し、
前記セルプレート電極上の前記第１の絶縁膜は前記凹部に臨んだ上端コーナー部が面取りされ、
前記第１の絶縁膜上の前記第２の絶縁膜は前記第１の絶縁膜の面取り時に前記凹部内に再付着した膜材料とともに前記凹部内を埋め込んで堆積され、
前記コンタクトホールは前記凹部内の第１および第２の絶縁膜を貫通して形成された
請求項４記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に狭い凹部にコンタクトホールを形成した半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路においては、コンタクトホールはさまざまな部分に形成されており、素子パターンが微細化された最近のデバイスでは、配線や電極や絶縁膜にはさまれた狭い凹部にコンタクトホールが形成されることも少なくない。
【０００３】
図３に従来のコンタクトホール形成方法を示す。まず、図３（ａ）に示すように、シリコン基板１上に層間絶縁膜（たとえばＢＰＳＧ膜）２を堆積し、この層間絶縁膜２に開口を形成して導体プラグ３を埋め込み、そのうえに堆積したシリコン酸化膜６に穴または溝などの凹部５を形成する。この凹部５の断面は図示したように逆テーパー状になる。
【０００４】
次に、図３（ｂ）に示すように、ＳｉＨ４，Ｏ２，Ａｒ，および誘導結合型プラズマ方式（ＩＣＰ法）を使用し、シリコン基板１に高周波バイアスを印加することにより、高密度プラズマ（ＨＤＰ）ＮＳＧ（ｎｏｎｄｏｐｅｄ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜７を堆積して、このＮＳＧ膜７で凹部５内を埋め込む。凹部５にＮＳＧ膜７などの絶縁膜を埋め込む方法は例えば特許文献１に記載されている。
【０００５】
図３（ｃ）に示すように凹部５内の埋め込みが終了したら、図３（ｄ）に示すようにＮＳＧ膜７の上に酸化膜（たとえばＢＰＳＧ膜）８を堆積し、その表面を化学機械研摩法（ＣＭＰ法）によって平坦化する。そして凹部５部分の酸化膜８、ＮＳＧ膜７を貫通して導体プラグ３に達するコンタクトホール９をエッチングにより形成する。
【０００６】
【特許文献１】
特開２００２−２６１１７号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記したようにして凹部５内埋め込みを進める間には、図３（ｃ）に示すように凹部５内の下隅にＮＳＧ膜７が堆積されず、スリット１０が形成されることがある。そして、コンタクトホール９を形成するフォトリソ工程でコンタクトパターンのアライメントずれが発生すると、図３（ｄ）に示すようにコンタクトホール９がスリット１０に接触し、一部でつながることになる。
【０００８】
ところで、コンタクトホール９のエッチングに際しては、高アスペクト比を達成するために、レジストマスクに対して酸化膜８およびＮＳＧ膜７の高い選択比が要求される。この要求を満足させるために、エッチングガスとして、炭素に対するフッ素の比が低いＣ４Ｆ８，Ｃ５Ｆ８，Ｃ４Ｆ６等のフルオロカーボンガスが用いられている。またエッチング装置として、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）装置が用いられている。誘導結合型プラズマは低圧力領域で高密度なプラズマ生成が可能であるため、高アスペクト比のホールを形成するのに有効なためである。
【０００９】
しかし、高選択比を達成するために上記したようなデポの強いエッチングを実施するので、上述したようなコンタクトホール９とスリット１０とのつながりが発生して、スリット１０という極めて狭い部分がコンタクトホール９の一部になると、エッチング途中でエッチストップが発生しやすくなり、結果的にコンタクトホール９が導体プラグ３と接触しない、つまりコンタクトホール９が完全に形成されないという問題があった。
【００１０】
コンタクトパターンのアライメントずれが発生しなければ、コンタクトホール９はスリット１０に接触することがないので、コンタクトホール９は正常に形成されるのであるが、アライメントずれは常に起こりうるものであり、実際にはエッチストップがかなりの率で発生して、半導体集積回路装置の製造歩留を低下させる要因となっている。このため、エッチストップを避けることが課題となっている。
【００１１】
本発明は上記課題を解決するもので、狭い凹部内に酸化膜などを埋め込んでコンタクトホールを良好に形成した半導体装置およびその製造方法を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置の製造方法は、開口端寄りほど開口幅が狭い凹部を表面に有して半導体基板上に形成された膜の上に第１の絶縁膜を堆積する工程と、前記凹部に臨んだ前記第１の絶縁膜の上端コーナー部をエッチングしてその膜材料を前記凹部内に再付着させる工程と、前記エッチング時あるいはエッチング終了後の前記第１の絶縁膜上に第２の絶縁膜を堆積して前記凹部内を埋め込む工程と、前記凹部内を埋め込んだ前記第１および第２の絶縁膜を貫通するコンタクトホールをエッチングにより形成する工程とを少なくとも行うことを特徴とする。
【００１３】
上記構成によれば、膜表面の凹部は第１および第２の絶縁膜によってスリットなく埋め込まれることになり、コンタクトホールを形成する際にスリットに起因するエッチストップは発生しない。
【００１４】
このような方法は、微細なメモリセル形状において有効であり、たとえば凹部が電極を構成する導電膜間の間隙である時に有効である。
第２の絶縁膜は、第１の絶縁膜がスパッタされるような、基板に高周波バイアス電圧を印加して堆積することができる。
【００１５】
また本発明の半導体装置は、開口端寄りほど開口幅が狭い凹部を表面に有して半導体基板上に形成された膜と、前記凹部を含んだ膜上に形成され凹部に臨んだ上端コーナー部が面取りされた第１の絶縁膜と、前記第１の絶縁膜上に堆積され前記第１の絶縁膜の面取り時に前記凹部内に再付着した膜材料とともに前記凹部内を埋め込んだ第２の絶縁膜と、前記凹部内を埋め込んだ前記第１および第２の絶縁膜を貫通して形成されたコンタクトホールとを備えたことを特徴とする。
【００１６】
このような装置構成は、微細なメモリセル形状において有効であり、たとえば、凹部が電極を構成する導電膜間の間隙である時に有効である。
また第２の絶縁膜が、第１の絶縁膜がスパッタされるような、基板に高周波バイアス電圧を印加して堆積された絶縁膜である時に有効である。
【００１７】
好ましい具体例は、複数のメモリセルを有する半導体装置であって、半導体基板の活性領域に形成されたＭＩＳトランジスタのソース・ドレイン領域と、前記ＭＩＳトランジスタのソース・ドレイン領域の内の一方の領域に接続され電荷を蓄積するストレージノード電極と、前記ストレージノード電極を被覆したセルプレート電極と、前記セルプレート電極上に堆積された第１の絶縁膜と、前記第１の絶縁膜上に堆積された第２の絶縁膜と、前記セルプレート電極間の間隙に前記ＭＩＳトランジスタのソース・ドレイン領域の内の他方の領域に達するように形成されたコンタクトホールとを有し、前記セルプレート電極間の間隙は開口端寄りほど開口幅が狭い凹部を構成し、前記セルプレート電極上の前記第１の絶縁膜は前記凹部に臨んだ上端コーナー部が面取りされ、前記第１の絶縁膜上の前記第２の絶縁膜は前記第１の絶縁膜の面取り時に前記凹部内に再付着した膜材料とともに前記凹部内を埋め込んで堆積され、前記コンタクトホールは前記凹部内の第１および第２の絶縁膜を貫通して形成されたことを特徴とするものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（第１実施形態）
図１は、本発明の第１実施形態における半導体装置の製造方法を示す工程断面図であって、コンタクトホールを形成する工程を示す工程断面図である。
【００１９】
図１（ａ）に示す工程で、シリコン基板１の上に層間絶縁膜（たとえばＢＰＳＧ膜）２を堆積し、この層間絶縁膜２にコンタクトホールを形成して、不純物が導入されたポリシリコンなどの導体プラグ３を埋め込む。
【００２０】
この層間絶縁膜２，導体プラグ３の上に、不純物を含むポリシリコンまたは金属などからなる導電膜を堆積し、導体プラグ３の上の導電膜を選択的にエッチングして、厚い電極４を形成する。このようにして隣接して形成される電極４間の間隙は、図示したような逆テーパー状の（つまり開口端寄りほど開口幅が狭い）断面を持つ狭い凹部５となり、凹部５に臨んだ電極４の側壁は傾斜面となる。
【００２１】
次いで凹部５によって露出した層間絶縁膜２，導体プラグ３の表面および電極４の表面にＣＶＤ法などによって酸化膜６（たとえばＴＥＯＳ膜）をそれぞれの表面にほぼ忠実に沿うように堆積する。
【００２２】
図１（ｂ）に示す工程で、ＳｉＨ４，Ｏ２，Ａｒ，および誘導結合型プラズマ方式（ＩＣＰ法）を使用し、シリコン基板１に高周波バイアスを印加して、約４５０℃にて高密度プラズマ（ＨＤＰ）ＮＳＧ膜７（以下、単にＮＳＧ膜７という）を堆積する。
【００２３】
このようにすることにより、酸化膜６の上端コーナー部６ａがスパッタされて、シリコン基板１の表面に対して斜め上向きの面取り形状となり、スパッタされた膜材料が凹部５内に飛散して下端コーナー部６ｂなどに再付着する一方で、上端コーナー部６ａである斜め上向きの開口端を持つようになった凹部５内にＮＳＧ膜７が容易に堆積され、下端コーナー部６ｂなど、従来はスリットが形成されやすかった箇所も確実に埋め込まれる。
【００２４】
図１（ｃ）に示すように凹部５内の埋め込みが終了したら、図１（ｄ）に示す工程で、ＮＳＧ膜７の上に酸化膜（たとえばＢＰＳＧ膜）８を堆積し、その表面を化学機械研摩法（ＣＭＰ法）によって平坦化する。そして、凹部５内の酸化膜８、ＮＳＧ膜７、酸化膜６を貫通してエッチングして、導体プラグ３に達するコンタクトホール９を形成する。その際に、凹部５内は酸化膜８，ＮＳＧ膜７によって確実に埋め込まれ、従来は発生しがちであったスリットは存在していないので、コンタクトパターンのアライメントずれが発生してもエッチストップすることはなく、コンタクトホール９は正常に開口される。
【００２５】
なおエッチングに際しては、狭い凹部５内に高アスペクト比のコンタクトホール９を形成するために、レジストマスクに対して酸化膜８，ＮＳＧ膜７の高い選択比が要求される。この要求を満足させるために、エッチングガスとして、炭素に対するフッ素の比が低いＣ４Ｆ８，Ｃ５Ｆ８，Ｃ４Ｆ６等のフルオロカーボンガスを用いる。またエッチング装置として、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）装置を用いる。誘導結合型プラズマは低圧力領域で高密度なプラズマ生成が可能であるため、高アスペクト比のコンタクトホールを形成するのに有効である。
【００２６】
以上述べたように、逆テーパー形状の凹部５に臨んだ電極４上に酸化膜６を形成し、この酸化膜６の上端コーナー部６ａをスパッタエッチングしながら、ＮＳＧ膜７を堆積するようにしたため、スリットの発生を伴うことなく凹部５内を埋め込みできる。その結果、埋め込まれた凹部５内にコンタクトホール９を形成する際にアライメントずれがあってもエッチストップが発生することはなく、良好なコンタクトホール９を正常に形成できるのである。
（第２実施形態）
図２は、本発明の第２実施形態における半導体装置の製造方法を示す工程断面図であって、ＤＲＡＭ（Ｄｉｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセル部を形成する工程を示す工程断面図である。
【００２７】
図２（ａ）に示す工程で、シリコン基板１１にＤＲＡＭメモリセル部の活性領域を囲む素子分離用絶縁領域１２を形成し、このシリコン基板１１の上に、シリコン酸化膜，ポリシリコン膜（図示せず）を順次に堆積しパターニングして、ゲート絶縁膜１３とゲート電極１４とを形成する。そして前記活性領域にイオン注入などにより不純物を導入して、ＤＲＡＭメモリセルトランジスタのソース・ドレイン領域１５を形成する。
【００２８】
次いで薄いシリコン窒化膜１６を堆積してゲート電極１４を覆い、さらに層間絶縁膜（たとえばＢＰＳＧ膜）１７を堆積し、堆積した層間絶縁膜１７をＣＭＰにより平坦化する。次いで層間絶縁膜１７とシリコン窒化膜１６とを貫通してソース・ドレイン領域１５に達するコンタクトホール（図示せず）を形成し、形成したコンタクトホールを導体膜（Ｎ型不純物を含むポリシリコン膜）により埋め込んで、ソース・ドレイン領域５のソース側に接続される導体プラグ１８ａ（ストレージノードの一部）とドレイン側に接続される導体プラグ１８ｂ（ビット線コンタクト）とを形成する。
【００２９】
次いで薄いシリコン窒化膜１９を形成し、その上にシリコン酸化膜２０を堆積し、ストレージノード形成側の導体プラグ１８ａが存在する領域に開口部２１を形成する。
【００３０】
図２（ｂ）に示す工程で、シリコン酸化膜２０をマスクとして開口部２１（図２（ａ）参照）に対応するシリコン窒化膜１９を除去し、導体プラグ１８ａの表面を露出させる。露出した導体プラグ１８ａの表面を含む開口部２１の内面にポリシリコン膜を形成し、開口部２１内をフォトレジストで埋め、上面をエッチバック法で平坦化し、フォトレジストをアッシングなどにより除去することにより、前記ポリシリコン膜からなる底付き円筒型のストレージノード電極２２を形成する。
【００３１】
次いでフッ酸等を用いてシリコン酸化膜２０を除去し、ごく薄いシリコン窒化膜を堆積しその膜表面を酸化して、ストレージノード電極２２の上にＯＮＯ膜から成る容量絶縁膜２３を形成し、この容量絶縁膜２３の上にポリシリコン膜を堆積してセルプレート電極２４を形成する。
【００３２】
この図２（ｂ）からわかるように、セルプレート電極２４で覆われた２つのストレージノード電極２２間の間隙は逆テーパー状の（つまり開口端寄りほど開口幅が狭い）断面を持つ狭い凹部２５となり、凹部２５に臨んだセルプレート電極２４の側壁は上端に近づくほど互いに近接する傾斜面となる。したがって、先に図１を用いて説明した第１実施形態の方法と同様にしてコンタクトホールを形成することが可能である。
【００３３】
具体的には、図２（ｃ）に示す工程で、セルプレート電極２４の上に、通常の基板バイアスを印加しない熱ＣＶＤ法またはプラズマＣＶＤ法などによって酸化膜（たとえばＴＥＯＳ膜）２６を、凹部２５の内面形状にほぼ忠実に沿うように堆積する。
【００３４】
次に図２（ｄ）に示す工程で、ＳｉＨ４，Ｏ２，Ａｒ，および誘導結合型プラズマ方式（ＩＣＰ法）を使用し、シリコン基板１に高周波バイアスを印加することにより、酸化膜２６の上端コーナー部２６ａをスパッタエッチングしながら、この酸化膜２６の上にＮＳＧ膜２７を堆積する。
【００３５】
このことにより、酸化膜２６の上端コーナー部２６ａは図示したようにシリコン基板１１の表面に対して斜め上を向いた面取り形状となり、スパッタされた酸化膜２６の膜材料は凹部２５内に飛散して下端コーナー部２６ｂなどに再付着する。
【００３６】
なお、このときの条件は（ＮＳＧ膜２７の堆積速度／酸化膜２６のスパッタエッチング速度）＝３となる程度にするのが好ましいことが実験的に確認された。またＮＳＧ膜２７の堆積量は凹部２５を埋める程度にするのが好ましい。ＮＳＧ膜２７がこれより少ないとその後の酸化膜の埋め込みが困難であり、これより多いと後工程のＣＭＰでの研磨量が多くなる。
【００３７】
次に図２（ｅ）に示す工程で、ＮＳＧ膜２７の上に酸化膜（たとえばＢＰＳＧ膜）２８を堆積し、これらＮＳＧ膜２７と酸化膜２８の表面を化学機械研摩法（ＣＭＰ法）で平坦化する。そして酸化膜２８，ＮＳＧ膜２７，酸化膜２６，セルプレート電極２４，シリコン窒化膜１９を貫通してエッチングして、ソース・ドレイン領域１５のドレイン上の導体プラグ１８ｂに達するビット線用のコンタクトホール２９を形成する。
【００３８】
その際に、上記したように凹部２５内の下端コーナー部２６ｂなど、従来はスリットが形成されやすかった箇所にも酸化膜２６の膜材料やＮＳＧ膜２７が堆積されていて、スリットが存在していないため、コンタクトパターンのアライメントずれが発生してもエッチストップすることはなく、コンタクトホール２９を正常に形成できる。
【００３９】
以上述べたように、セルプレート電極２４上の層間絶縁膜としての酸化膜２６の上端コーナー部２６ａをスパッタエッチングしながら、この酸化膜２６の上にＮＳＧ膜２７を堆積することにより、セルプレート電極２４間の凹部２５が逆テーパー形状であっても、この凹部２５に臨む急峻な鋭角の酸化膜２６の上端コーナー部２６ａが面取りされて、凹部２５内にＮＳＧ膜２７が入り易くなるとともに、スパッタされた酸化膜２６の膜材料が下端コーナー部２６ｂに再付着することになり、スリットの発生を伴うことなく凹部２５内を埋め込みできる。その結果、埋め込まれた凹部２５内にビット線用コンタクトホール２９を形成する際にアライメントずれがあっても、エッチストップが発生することはなく、正常なコンタクトホール２９を形成できるのである。
【００４０】
なお、上記した第１実施形態および第２実施形態では、スリットの発生を防止するために、ＮＳＧ膜７（２７）の堆積時に酸化膜６（２６）の上端コーナー部６ａ（２６ａ）をスパッタエッチングしてその膜材料を再付着させるという方法を取ったが、これに代えて、酸化膜６（２６）の上端コーナー部６ａ（２６ａ）をＡｒ，Ｎ２，Ｘｅ，Ｈｅなどのような不活性ガスによってスパッタエッチングし、その後に基板バイアスを印加しながらＮＳＧ膜７（２７）を堆積するようにしてもよい。この方法でも酸化膜６（２６）の膜材料が凹部５（２５）内に再付着するので、スリットの発生を防止可能である。
【００４１】
【発明の効果】
以上のように本発明によれば、半導体集積回路上のさまざまな箇所に形成される逆テーパー状の狭い凹部の中に、酸化膜とスパッタエッチング性のＨＤＰ−ＮＳＧ膜とを堆積することにより、凹部内をスリットなく埋め込み可能となり、スリットに起因するエッチストップを生じることなく、良好なコンタクトホールを形成することができる。よって、スリットが発生しがちであった従来法に比べて、半導体装置を良好にかつ高歩留りで得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における半導体装置の製造方法を示す工程断面図
【図２】本発明の第２実施形態における半導体装置の製造方法を示す工程断面図
【図３】従来の半導体装置の製造方法を示す工程断面図
【符号の説明】
１    シリコン基板
２    層間絶縁膜
３    導体プラグ
４    電極
５    凹部
６    酸化膜（第１の絶縁膜）
６ａ    上端コーナー部
７    ＮＳＧ膜（第２の絶縁膜）
９    コンタクトホール
１１    シリコン基板
１５    ソース・ドレイン領域
２２    ストレージノード電極
２４    セルプレート電極
２５    凹部
２６    酸化膜（第１の絶縁膜）
２６ａ    上端コーナー部
２７    ＮＳＧ膜（第２の絶縁膜）
２９    コンタクトホール
【図１】
2004221365.tif 000003
【図２】
2004221365.tif 000004
【図３】
2004221365.tif 000005