(57)【要約】【課題】バンプ下で、最上層配線と再配線が短絡するのを防止し、短絡不良のない半導体装置を提供する。【解決手段】再配線層の配線と接続されるバンプ下に最上層配線を有する半導体装置であって、前記最上層配線が、この上層を覆う保護膜の表面形状がバンプ下で凹凸をもたないように、形成したことを特徴とする。【選択図】    図１
2004228321.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された最上層配線と、前記最上層配線に接続するように、保護膜を介して形成された再配線層と、前記再配線層に接続されたバンプを備えた半導体装置であって、
前記バンプ下に、前記バンプと前記再配線層の配線との接続面積よりも大面積で構成される最上層配線をもつ最上層素子配線構造を少なくとも１つ有することを特徴とする半導体装置。
【請求項２】
前記バンプは前記最上層配線の配線幅の範囲領域内に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板に形成された最上層配線と、前記最上層配線に接続するように、保護膜を介して形成された再配線層と、前記再配線層に接続されたバンプを備えた半導体装置であって、
前記バンプは、前記バンプに接続される再配線層と異なるノードに接続される最上層配線のエッジ上を避けて形成されたことを特徴とする半導体装置。
【請求項４】
前記バンプは、前記最上層配線のエッジ上を避けて形成されたことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記バンプは前記最上層配線の配線幅の範囲領域内に形成されていることを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
半導体基板上に素子領域を形成するとともに、前記素子領域に接続された最上層配線と、前記最上層配線に接続するように、保護膜を介して形成された再配線層と、前記再配線層に接続されたバンプを備えた半導体装置の設計方法であって、
前記バンプの配置工程が、前記バンプを配置しようとする領域に前記最上層配線のエッジが存在するか否かを検出する工程と、前記最上層配線のエッジ上を避けて形成されるように配置する工程を含むことを特徴とする半導体装置の設計方法。
【請求項７】
前記検出する工程で、前記最上層配線のエッジが存在すると判断された場合には、
前記バンプのサイズを調整することにより、バンプが、前記最上層配線のエッジ上を避けて形成されるように配置するようにしたことを特徴とする請求項６に記載の半導体装置の設計方法。
【請求項８】
前記バンプのサイズを、前記最上層配線の配線幅よりも小さくし、前記配線幅の範囲領域内に形成するようにしたことを特徴とする請求項６に記載の半導体装置。
【請求項９】
半導体基板に形成された最上層配線と、前記最上層配線に接続するように、保護膜を介して形成された再配線層と、前記再配線層に接続されたバンプを備えた半導体装置の設計方法であって、
前記バンプを配置する工程が、前記バンプに接続される再配線層と異なるノードに接続される最上層配線のエッジ上を避けて形成されるように配置する工程を含むことを特徴とする半導体装置の設計方法。
【請求項１０】
前記バンプを配置する工程が、前記最上層配線のエッジ上を避けて形成されるように配置する工程を含むことを特徴とする請求項９に記載の半導体装置の設計方法。
【請求項１１】
前記バンプを配置する工程は、前記最上層配線の配線幅の範囲領域内に位置するように配置する工程を含むことを特徴とする請求項９または１０に記載の半導体装置の設計方法。
【請求項１２】
前記バンプを配置する工程は、前記最上層配線の存在する領域を避けて配置する工程を含むことを特徴とする請求項９または１０に記載の半導体装置の設計方法。
【請求項１３】
前記請求項１乃至５に記載の最上層素子配線構造を全てのバンプ下に有するように配置する工程を含むことを特徴とする半導体装置の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特に再配線層の配線と接続されるバンプ下に素子配線層の配線を有する半導体装置に関するものである。
【０００２】
【従来の技術】
従来のバンプ下の構造は、バンプとの接合面積より大きな面積の金属膜を有している（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開平１−１２００４０
【０００４】
【発明が解決しようとする課題】
従来の半導体装置の再配線層の配線と接続されるバンプ下の最上層素子配線の構造について図５を用いて説明する。図５は再配線層の配線と接続されるバンプ下の最上層素子配線の構造の一例を示す要部拡大図である。
【０００５】
所望の素子領域の形成された半導体基板１０１上の最上層配線１０２を保護膜１０３で覆い、保護膜１０３の上に絶縁膜１０４を設け、バンプ１０５下の絶縁膜１０４を選択的に除去し、絶縁膜１０４の上に再配線層１０６を配線し、バンプ１０５下に再配線層１０６とバンプ１０５とを接続する金属膜１０７を設け、再配線層１０６とバンプ１０５とを接続している。
【０００６】
このとき、最上層配線１０２は、バンプ１０５と再配線層１０６とを接続する接続面積より幅の小さい配線になっていることが多い。
【０００７】
このように、バンプ１０５と再配線層１０６との接続面積より小さい幅の素子配線１０２が存在するので、素子配線１０２のエッジに相当する部分に段差が形成され、この段差部分に位置する保護膜の膜厚が薄くなったり、保護膜のエッジに応力がかかり、強度的に弱くなっていることがある。
【０００８】
また保護膜１０３の表面に凸凹が形成され、その上に再配線層１０６を形成することになるが、この凹凸部分のエッジに相当する部分上に応力が集中し、保護膜１０３が破壊されることもあった。
【０００９】
そしてこの再配線層１０６上に、膜厚の大きいバンプが形成されることになり、さらに大きな応力がかかることになり、成膜時のみならず、使用時すなわちバンプによるプリント基板との接続に際し、高温となるため、さらなる応力と、熱によって保護膜の劣化が生じ易い。
このような原因から、素子配線１０２のエッジ部分での段差に起因してバンプ下で再配線層１０６と素子配線層１０２とが短絡してしまうことがあった。
【００１０】
本発明は前記実情に鑑みてなされたもので、バンプ下で、最上層配線と再配線が短絡するのを防止し、短絡不良のない半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、再配線層の配線と接続されるバンプ下に最上層配線を有する半導体装置であって、前記最上層配線が、この上層を覆う保護膜の表面形状がバンプ下で凹凸をもたないように形成したことを特徴とする。
【００１２】
本発明の半導体装置は、半導体基板に形成された最上層配線と、前記最上層配線に接続するように、保護膜を介して形成された再配線層と、前記再配線層に接続されたバンプを備えた半導体装置であって、前記バンプ下に、前記バンプと前記再配線層の配線との接続面積よりも大面積で構成される最上層配線をもつ素子配線構造を少なくとも１つ有することを特徴とする。
【００１３】
この構成によれば、保護膜の表面形状に凸凹が形成されないため、再配線層の膜付け時に応力が分散され、保護膜の破壊が防止できる。
すなわち、バンプ下に相当する、最上層配線のエッジに相当する部分に段差が形成されることがないため、この段差部分に位置する保護膜の膜厚が薄くなったり、保護膜のエッジに応力がかかり、強度的に弱くなったりすることもない。
【００１４】
さらにまた、そしてこの再配線層上に、膜厚の大きいバンプが形成されることになり、さらに大きな応力がかかっても、成膜時のみならず、使用時すなわちバンプによるプリント基板との接続に際し、さらなる応力と、熱によって保護膜の劣化が生じたりすることもない。
【００１５】
また、本発明の半導体装置は、前記バンプが前記最上層配線の配線幅の範囲領域内に形成されており、バンプ下には段差がないため、保護膜の膜厚が薄くなっている部分もなく、短絡不良の発生を防止することができる。
【００１６】
又、本発明の半導体装置は、半導体基板に形成された最上層配線と、前記最上層配線に接続するように、保護膜を介して形成された再配線層と、前記再配線層に接続されたバンプを備えた半導体装置であって、前記バンプは、前記バンプに接続される再配線層と異なるノードに接続される最上層配線のエッジ上を避けて形成されたことを特徴とする。
【００１７】
かかる構成によれば、再配線層と異なるノードに接続される最上層配線のエッジに起因する段差のある領域を避けてバンプが形成されているため、バンプと異なるノードとの短絡を防止することができる。
【００１８】
また本発明の半導体装置では、前記バンプは、前記最上層配線のエッジ上を避けて形成されており、バンプ下で、最上層配線の凹凸がないため、保護膜の膜厚が薄くなったりすることもなく、より確実に短絡不良の防止をはかることができる。
【００１９】
また本発明の半導体装置では、前記バンプは前記最上層配線の配線幅の範囲領域内に形成されており、バンプ下は配線領域ではあるが、凹凸がないため、保護膜の膜厚が薄くなったりすることもなく、より確実に短絡不良の防止をはかることができる。
【００２０】
本発明の半導体装置の設計方法は、半導体基板上に素子領域を形成するとともに、前記素子領域に接続された最上層配線と、前記最上層配線に接続するように、保護膜を介して形成された再配線層と、前記再配線層に接続されたバンプを備え、前記バンプの配置工程が、前記バンプを配置しようとする領域に前記最上層配線のエッジが存在するか否かを検出する工程と、前記最上層配線のエッジ上を避けて形成されるように配置する工程を含むことを特徴とする。
【００２１】
かかる構成によれば、バンプが段差上に形成されないため、応力や熱の集中もなく、信頼性の高い膜を形成することができる。
【００２２】
本発明の半導体装置の設計方法は、前記検出する工程で、前記最上層配線のエッジが存在すると判断された場合には、前記バンプのサイズを調整することにより、バンプが、前記最上層配線のエッジ上を避けて形成されるように配置するように構成しており、リサイズにより、バンプが段差上を避けるように、設計段階で容易に調整できる。設計段階であるため、リサイズによってバンプの抵抗値に問題が生じるような場合は、バンプの材質を変更するなどの対処方法も有効である。
【００２３】
また本発明の半導体装置の設計方法では、前記バンプのサイズを、前記最上層配線の配線幅よりも小さくし、前記配線幅の範囲領域内に形成するようにしており、これにより、確実に最上層配線の段差上にバンプが形成されるのを防止することができる。
【００２４】
さらに、本発明の半導体装置の設計方法は、半導体基板に形成された最上層配線と、前記最上層配線に接続するように、保護膜を介して形成された再配線層と、前記再配線層に接続されたバンプを備え、前記バンプを配置する工程が、前記バンプに接続される再配線層と異なるノードに接続される最上層配線のエッジ上を避けて形成されるように配置する工程を含むことを特徴とする。
【００２５】
かかる方法によれば、設計段階でバンプ下に最上層配線のエッジに起因する段差がないようにすることができる。
【００２６】
また、本発明の半導体装置の設計方法は、前記バンプを配置する工程が、前記最上層配線のエッジ上を避けて形成されるように配置する工程を含むようにしており、バンプは異なるノードに接続される最上層配線のエッジのみならず最上層配線のエッジのすべてを避けて形成されるため、より確実に最上層配線を被覆した保護膜上にバンプを配置することができる。
【００２７】
また、本発明の半導体装置の設計方法は、前記バンプを配置する工程が、前記最上層配線の配線幅の範囲領域内に位置するように配置する工程を含むようにしており、より確実に最上層配線を被覆した保護膜上にバンプを配置することができる。
【００２８】
また、本発明の半導体装置の設計方法は、前記バンプを配置する工程が、前記最上層配線の存在する領域を避けて配置する工程を含むようにしており、短絡不良の確実な防止を可能にする。
【００２９】
また、本発明の半導体装置の設計方法は、前記各最上層素子配線構造を全てのバンプ下に有するように配置することにより、確実に短絡不良のない半導体装置を形成することが可能となる。
【００３０】
【発明の実施の形態】
（第１の実施の形態）
本発明の第１の実施の形態にかかる半導体装置のバンプとバンプ下の配線構造について図１を用いて説明する。
ＭＯＳＦＥＴなどの所望の半導体素子の形成された半導体基板１上のアルミニウム薄膜からなる最上層配線２を窒化シリコン膜からなる保護膜３で覆い、この保護膜３の上に酸化シリコン膜からなる絶縁膜４を設け、バンプ５下となる領域の絶縁膜４を選択的に除去し、この絶縁膜４の上に銅薄膜からなる再配線層６を配線し、バンプ５下で再配線層６とバンプ５とを接続する金薄膜からなる金属膜７を設け、再配線層６とバンプ５とを接続している。そして、最上層配線２は、バンプ５と再配線層６とを接続する接続領域でこの接続領域よりも幅広でかつ接続面積より大きい面積の配線になっている。
【００３１】
以上のように、第１の実施の形態における半導体装置によれば、最上層配線２のエッジＥｕはバンプ５下よりも外方にあるためこの上層にある保護膜３の膜厚が薄くなったとしても、対向する領域には再配線もバンプもなく、短絡を生じることはない。バンプと接続する下地の再配線層と近接するエッジＥＲの部分では最上層配線は平坦であるため、その上層の保護膜３の表面形状を平坦にすることができ、再配線層６の膜付け時に応力が分散され、保護膜３の破壊を防ぐとともに、再配線層６と最上層配線２とのショートを防ぐことができる。
【００３２】
（第２の実施の形態）
本発明の第２の実施の形態にかかる半導体装置について説明する。
本実施の形態における半導体装置の構成は、前記第１の実施の形態におけるバンプ５下の最上層配線２の配線構造を半導体装置の全てのバンプ５下に構成する。
以上のように、この半導体装置によれば、最上層配線２は、下層の配線より配線幅を大きくすることが容易であるので、バンプ５の位置が確定していれば、効率よく最上層配線２のレイアウトを実現することができ、チップ面積の増加を防ぐことができる。
【００３３】
（第３の実施の形態）
本発明の第３の実施の形態にかかる半導体装置について説明する。
本実施の形態における半導体装置の構成は、最上層配線２の幅が狭い場合に、点線で示す本来のバンプ１０５よりも小さくし、図２に示すように最上層配線２のエッジＥがバンプ５下よりも外方に位置するようにしたものである。
【００３４】
以上のように、この実施の形態における半導体装置によれば、最上層配線２に制約のある場合にも、バンプの大きさで調整することができる。また、このような場合には、バンプの材質を低抵抗の金などに代えるなど方法により、特性を変更することなく、効率よく最上層配線２のレイアウトを実現することができる。
【００３５】
（第４の実施の形態）
本発明の第４の実施の形態にかかる半導体装置について説明する。
本実施の形態における半導体装置の構成は、図３に示すように最上層配線２ＳのエッジＥがバンプに対向している場合であるが、このバンプがこの最上層配線２Ｓと同一ノードとなるような配置関係をなすようにすることにより、保護膜が薄くなったとしても相対向する部分に電位差がないため電界集中が生じることもない。
【００３６】
以上のように、この実施の形態における半導体装置によれば、最上層配線２に制約のある場合にも、バンプの配置を調整することにより、短絡不良を防止することができる。
【００３７】
このような場合には、バンプの材質を低抵抗の金などに代えるなど方法により、特性を変更することなく、効率よく最上層配線２のレイアウトを実現することができる。
【００３８】
（第５の実施の形態）
本発明の第５の実施の形態にかかる半導体装置について説明する。
本実施の形態における半導体装置の構成は、図４にフローチャートを示すように、レイアウト工程において、バンプの配置に際し、前記バンプを配置しようとする領域に前記最上層配線のエッジが存在するか否かを検出する工程と、前記最上層配線のエッジ上を避けて形成されるように配置する工程を含むことを特徴とする。
【００３９】
すなわち、素子領域のレイアウト完了後（ステップＳ１）、バンプを仮配置する（ステップＳ２）。
【００４０】
そしてこのバンプを配置しようとする領域に最上層配線のエッジが存在するか否かを検出し、判断する（ステップＳ３）。
【００４１】
この判断ステップで、バンプの下層に最上層配線のエッジが存在しない場合は設計完了である。
【００４２】
一方前記判断ステップＳ３で、当該バンプ下に最上層配線のエッジが存在すると判断された場合は、当該最上層配線が当該バンプと同一ノードであるか否かを判断する（ステップＳ４）。
【００４３】
そして同一ノードであると判断された場合には設計完了である。
【００４４】
また同一ノードでないと判断された場合には、バンプサイズをリサイズする（ステップＳ５）。
【００４５】
あるいはバンプを再配置し（ステップＳ６）、再度判断ステップＳ３に戻る。
【００４６】
かかる構成によれば、設計段階で調整することにより、バンプが段差上に形成されないようにすることができるため、応力や熱の集中もなく、信頼性の高い膜を形成することができる。
【００４７】
なお、図５に示したような構造の場合にも最上層配線１０２が上層のバンプ１０５と同一ノードである場合には、電界集中が生じないため、短絡不良が生じないようにすることができる場合もある。
【００４８】
【発明の効果】
本発明にかかる半導体装置によれば、再配線層の配線と接続されるバンプ下に最上層配線を有する半導体装置であって、最上層配線は、バンプと再配線層の配線とを接続する接続面積より大面積となるように構成しているため、バンプ下で最上層配線上の保護膜の表面形状の平坦化をはかることができる。
【００４９】
従って、再配線層の膜付け時に応力が分散され、保護膜の破壊を防ぐとともに、再配線層配線と素子配線層配線とのショートを防ぐことができる。
【００５０】
また、最上層配線は、下層の素子配線より配線幅を大きくすることが容易であるので、バンプの位置が確定していれば、効率よく最上層素子配線のレイアウトを行うことができ、チップ面積の増加を防ぐことができる。
【００５１】
また、バンプの配置を最上層配線のエッジを避けて、設計するようにすれば、レイアウト段階で容易に調整可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる半導体装置のバンプとバンプ下の最上層配線との構造を示す断面図。
【図２】本発明の第３の実施の形態にかかる半導体装置のバンプとバンプ下の最上層配線との構造を示す断面図。
【図３】本発明の第４の実施の形態にかかる半導体装置のバンプとバンプ下の最上層配線との構造を示す断面図。
【図４】本発明の第５の実施の形態にかかる半導体装置の設計工程を示すフローチャート図。
【図５】従来の半導体装置のバンプとバンプ下の配線との構造を示す断面図。
【符号の説明】
１、１０１                                                            半導体基板
２、１０２                                                            最上層配線
３、１０３                                                            保護膜
４、１０４                                                            絶縁膜
５、１０５                                                            バンプ
６、１０６                                                            再配線層
７、１０７                                                            金属膜
【図１】
2004228321.tif 000003
【図２】
2004228321.tif 000004
【図３】
2004228321.tif 000005
【図４】
2004228321.tif 000006
【図５】
2004228321.tif 000007