(57)【要約】【課題】良好にサイドウォール絶縁層を形成することができる半導体装置およびその製造方法を提供する。【解決手段】本発明の半導体装置１００の製造方法は、半導体層１６の上にゲート絶縁層２０および金属部材を含むゲート電極３０を形成する工程と、前記ゲート絶縁層２０の両側方の半導体層１６に不純物層５０、６０を形成する工程と、前記ゲート絶縁層２０および前記ゲート電極３０の少なくとも側面を覆うようにサイドウォール絶縁層４０を形成する工程と、を含み、前記サイドウォール絶縁層４０は、５５０℃以下の温度で形成された窒化シリコン膜を全面に堆積し、該窒化シリコン膜を異方性エッチングすることにより形成される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体層の上にゲート絶縁層および金属部材を含むゲート電極を形成する工程と、
前記半導体層にソースまたはドレイン領域のための不純物層を形成する工程と、
前記ゲート絶縁層および前記ゲート電極の少なくとも側面を覆うようにサイドウォール絶縁層を形成する工程と、を含み、
前記サイドウォール絶縁層は、５５０℃以下の温度で形成された窒化シリコン膜を全面に堆積し、該窒化シリコン膜を異方性エッチングすることにより形成される、半導体装置の製造方法。
【請求項２】
請求項１において、
前記窒化シリコン膜は、高密度プラズマＣＶＤ法により形成される、半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記サイドウォール絶縁層は、前記ゲート絶縁層の側面と、前記ゲート電極の側面および上面とを覆うように形成される、半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれかにおいて、
前記ゲート電極は、少なくとも前記ゲート絶縁層に接する領域に窒化タンタル層を形成し、該窒化タンタル層上にタンタル層が積層されて形成される、半導体装置の製造方法。
【請求項５】
請求項１〜３のいずれかにおいて、
前記ゲート電極は、少なくとも前記ゲート絶縁層に接する領域に窒化チタン層を形成し、該窒化チタン層上にタングステン層が積層されて形成される、半導体装置の製造方法。
【請求項６】
請求項１〜３のいずれかにおいて、
前記ゲート電極は、前記ゲート絶縁層の上に、第１窒化タンタル層と、タンタル層と、第２窒化タンタル層とが積層されて形成される、半導体装置の製造方法。
【請求項７】
半導体層の上に形成されたゲート絶縁層および金属部材を含むゲート電極と、
前記半導体層に形成されたソースまたはドレイン領域のための不純物層と、
前記ゲート絶縁層および前記ゲート電極の少なくとも側面に形成された窒化シリコン膜からなるサイドウォール絶縁層と、を含む、半導体装置。
【請求項８】
請求項７において、
前記サイドウォール絶縁層は、前記ゲート絶縁層の側面と、前記ゲート電極の側面および上面とを覆う、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、金属部材からなるゲート電極を有する半導体装置およびその製造方法に関する。
【０００２】
【背景技術】
現在の半導体集積回路に用いられる絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）では、そのゲート電極として、低抵抗化のために不純物を高濃度でドープした多結晶シリコン層が用いられることが多い。具体的なＣＭＯＳ回路（Ｃｏｍｐｌｉｍｅｎｔａｒｙ  ＭＯＳＦＥＴ回路）に用いられる半導体プロセスにおいて、特性バランスをとるために、ゲート電極材料としては、ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）にはＮ型多結晶シリコンが、ＰチャネルＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）にはＰ型多結晶シリコンが採用されている。また、ゲート電極は、さらなる低抵抗化を目的として、前記ゲート電極の上層に高融点金属シリサイド層を有する構造を採るのが一般的である。
【０００３】
しかしながら、ゲート電極を構成するポリシリコン層は不純物を高濃度でドープしているにもかかわらず、空乏化を起こしてしまうことが知られている。空乏化が発生してしまうと、ゲート電極と直列に容量が挿入されていることと等価になり、チャネルにかかる実効的な電界が低下してしまう。その結果、ＭＯＳＦＥＴの電流駆動能力が低下する。
【０００４】
上述のような問題に対して、低抵抗でゲート空乏化を起こさず、かつ様々な仕事関数を持つゲート電極材料が提案されている（特許文献１）。特許文献１においては、例えば、窒化チタン（ＴｉＮ）層を用いた構造や、ベータタンタル（β−Ｔａ）層を用いた構造が提案されている。
【０００５】
【特許文献１】
特開２００１−２９８１９２号公報
【０００６】
【発明が解決しようとする課題】
上述のような金属部材からなるゲート電極、すなわち、メタルゲートの側面に酸化シリコン層からなるサイドウォール絶縁層を形成する場合、酸化シリコン層を堆積する工程で、メタルゲートの表面が酸化されることとなってしまう。その結果、メタルゲートの抵抗の上昇や、実効チャネル長が小さくなる等、トランジスタの性能の低下を引き起こすことがある。
【０００７】
本発明の目的は、金属部材を含んで構成されるゲート電極に影響を及ぼすことなく、良好にサイドウォール絶縁層を形成することができる半導体装置およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、
半導体層の上にゲート絶縁層および金属部材を含むゲート電極を形成する工程と、
前記半導体層に、ソースまたはドレイン領域のための不純物層を形成する工程と、
前記ゲート絶縁層および前記ゲート電極の少なくとも側面を覆うようにサイドウォール絶縁層を形成する工程と、を含み、
前記サイドウォール絶縁層は、５５０℃以下の温度で形成された窒化シリコン膜を全面に堆積し、該窒化シリコン膜をエッチングすることにより形成される。
【０００９】
本発明の半導体装置の製造方法によれば、金属部材からなるゲート電極の側面に窒化シリコン膜からなるサイドウォ‐ル絶縁層を形成することができる。また、サイドウォール絶縁層のための窒化シリコン膜は、５５０℃以下、すなわちゲート電極を形成する金属部材が溶解することのない温度で形成される。そのため、ゲート電極の側面が酸化されることなく、良好なゲート電極を有する半導体装置を形成することができる。
【００１０】
本発明は、下記の態様をとることができる。
【００１１】
（Ａ）本発明の半導体装置の製造方法において、前記窒化シリコン膜は、高密度プラズマＣＶＤ法により、形成されることができる。この態様によれば、高密度プラズマＣＶＤ法により形成されているため、５５０℃以下の低温でも緻密な膜を形成することができる。そのため、良好なサイドウォール絶縁層を形成することができる。
【００１２】
（Ｂ）本発明の半導体装置の製造方法において、前記サイドウォール絶縁層は、前記ゲート絶縁層および前記ゲート電極を覆うように形成されることができる。この態様によれば、ゲート電極の上面をも窒化シリコン膜に覆われることとなり、後の配線工程でのゲート電極の酸化を防止することができる。
【００１３】
本発明の半導体装置は、半導体層の上に形成されたゲート絶縁層および金属部材を含むゲート電極と、
前記半導体層に形成されたソースまたはドレイン領域のための不純物層と、
前記ゲート絶縁層および前記ゲート電極の少なくとも側面に形成された窒化シリコン膜からなるサイドウォール絶縁層と、を含む。
【００１４】
本発明の半導体装置においては、金属部材からなるゲート電極の側面の酸化を防ぐことができる。その結果、半導体装置の性能を向上させることができる。
【００１５】
本発明の半導体装置において、前記サイドウォール絶縁層は、前記ゲート絶縁層の側面と、前記ゲート電極の側面および上面を覆うことができる。この態様によれば、ゲート電極の上面をもサイドウォール絶縁層に覆われることとなり、ゲート電極の酸化防止をさらに図ることができる。
【００１６】
【発明の実施の形態】
［第１の実施の形態］
１．半導体装置の構造
以下、本実施の形態について図面を参照しながら説明する。図１は、本実施の形態に係る半導体装置を模式的に示す断面図である。
【００１７】
まず、図１に示される半導体装置１００について説明する。ＳＯＩ基板１０は、支持基板１２上に、絶縁層（酸化シリコン層）１４および半導体層１６が積層されて構成されている。本実施の形態では、半導体層１６は、単結晶シリコン層１６を用いる。単結晶シリコン層１６には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により形成された素子分離領域１８が設けられ、素子領域が画定されている。なお、素子分離領域１８は、フィールド絶縁膜（ＬＯＣＯＳ：Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）で形成してもよい。
【００１８】
単結晶シリコン層１６上に、ゲート絶縁層２０を介して、金属部材で構成されるゲート電極３０が形成されている。本実施の形態では、ゲート電極３０は、窒化タンタル層３２、体心立方格子相のタンタル層３４、および窒化タンタル層３６が順次積層されて構成されている。窒化タンタル層３２は、少なくともゲート絶縁層２０に接する領域に形成される。また、窒化タンタル層３２は、導電性およびしきい値特性などの点を考慮すると、ＴａＮｘで表され、窒素とタンタルの組成比（ｘ）が０．２５〜１．０であることが望ましい。特に、ゲート電極３０が積層構造の場合には、タンタル層３４の結晶成長を考慮すると、窒化タンタル層３２は、窒素とタンタルの組成比（ｘ）が約０．５であることが望ましい。
【００１９】
そして、ゲート電極３０の最上層に窒化タンタル層３６を有することにより、後の配線工程でタンタル層３４が酸化されることを防止できる。さらに、最上層の窒化タンタル層３６の上には、図１に示すように、キャップ層３８として窒化シリコン層が形成されている。
【００２０】
本実施の形態では、このように、ゲート電極３０は３層の金属層が積層されて形成されているため、ゲート空乏化の問題を防ぐことができる。
【００２１】
サイドウォール絶縁層４０は、少なくともゲート絶縁層２０およびゲート電極３０の側面を覆っていればよい。サイドウォール絶縁層４０の材質は、キャップ層３８と同じ材質で形成されることが好ましく、本実施の形態では、サイドウォール絶縁層４０は、窒化シリコン膜で形成される。そのため、サイドウォール絶縁層４０の形成時に酸化性の雰囲気になることがない。その結果、サイドウォール絶縁層４０を形成する際に、金属部材からなるゲート電極の酸化を防止することができ、また、後の配線工程での酸化の防止を図ることができる。
【００２２】
ゲート絶縁層２０の両側方の単結晶シリコン層１６には、ソース領域またはドレイン領域を構成する不純物層５０、６０が設けられている。また、ゲート絶縁層２０の直下の単結晶シリコン層１６にはチャネル領域が形成される。そして、不純物層５０、６０の上には、シリサイド層７０が形成されている。
【００２３】
本発明の半導体装置によれば、キャップ層３８およびサイドウォール絶縁層４０は、窒化シリコン膜で形成されている。そのため、ゲート電極３０の上面および側面が酸化されることがなく、素子特性の劣化しない半導体装置を提供することができる。
【００２４】
２．半導体装置の製造方法
次に、図１に示す半導体装置の製造方法について、図２〜図５を参照して説明する。図２〜図５は、図１にかかる半導体装置の製造工程を模式的に示す断面図である。
【００２５】
（１）ＳＯＩ基板１０は、支持基板１２の上に、膜厚が１００ｎｍの絶縁層（酸化シリコン層）１４と、膜厚が３０ｎｍの単結晶シリコン層１６を有するものを用いる。まず、図２に示すように、単結晶シリコン層１６に公知の方法、たとえばＳＴＩ法により素子分離領域１８を形成する。
【００２６】
（２）次に、図２に示すように、たとえば、熱酸化法により、ゲート絶縁層２０となる酸化シリコン層２０ａを形成する。ゲート絶縁層２０の膜厚は、たとえば、２ｎｍとすることができる。なお、詳細な説明は省略するが、酸化シリコン層２０ａの形成前に閾値電圧を調節するためのドーパントをチャネル形成領域にドーピングしておくことができる。
【００２７】
ついで、ゲート電極となる金属層を積層する。まず、窒化タンタル層３２ａを、たとえば、３０ｎｍの膜厚になるように形成する。さらに、窒化タンタル層３２ａの上に、体心立方格子相のタンタル層３４ａを１００ｎｍの膜厚になるように、窒化タンタル層３６ａを３０ｎｍの膜厚となるように形成する。
【００２８】
窒化タンタル層３２ａ、３６ａおよび体心立方格子相のタンタル層３４ａは、キセノンガスを用いたスパッタリング、たとえば反応性スパッタリングで形成される。このスパッタリングにおいては、通常用いられるアルゴンの代わりに、より質量の大きいキセノンを用いることにより、下地のゲート絶縁層２０ならびに単結晶シリコン層１６に欠陥あるいはダメージを与えることなく、成膜中の層の表面にのみエネルギーを与えることが可能となる。また、キセノンガスの他にクリプトンガスを用いてもよい。本実施の形態においては、上述した成膜方法を採用することで、低抵抗な体心立方格子相のタンタル層３４ａが、窒化タンタル層３２ａ上に格子整合によってヘテロエピタキシー成長で形成される。さらに、これらの窒化タンタル層３２ａ、体心立方格子相のタンタル層３４ａおよび窒化タンタル層３６ａは、大気にさらされることなく、連続的に形成されることが好ましい。
【００２９】
ついで、図２に示すように、最上層の窒化タンタル層３６ａの上に、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）‐ＣＶＤ法により、膜厚５０ｎｍの窒化シリコン膜３８ａを形成する。次に、リソグラフィーおよびドライエッチングによりゲート電極のパターニングを行なう。具体的には、たとえば、窒化シリコン膜３８ａの上に所定のパターンを有するレジスト層（図示せず）を形成する。その後、このレジスト層をマスクとして、窒化シリコン膜３８ａと、窒化タンタル層３６ａと、体心立方格子相のタンタル層３４ａと、窒化タンタル層３２ａとを一括してエッチングする。このようにして、図３に示すように、ゲート絶縁層２０およびゲート電極３０が形成される。
【００３０】
また、ゲート電極３０としては、上述の他に、窒化チタン層と、タングステン層とが積層された層を形成することができる。この場合のゲート電極の形成方法は、後述する第２の実施の形態で述べる。
【００３１】
（３）次に、図４に示すように、ゲート電極３０をマスクとして、不純物をイオン注入し、ソース領域またはドレイン領域を構成する不純物層５０、６０を形成する。その後、イオン注入に伴う単結晶シリコン層１６の表面のダメージの回復や不純物の活性化を目的として熱処理行なってもよい。熱処理としては、ＲＴＡ法や、固相エピタキシー法（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：ＳＰＥ）により行なうことができる。固相エピタキシー法により行なう場合、４５０〜５５０℃の低温で処理をすることができ、金属により形成されたゲート電極３０との界面反応の抑制に有効である。また、より微細化に対応するため、半導体装置の製造工程の低温化を図る場合などに有効である。
【００３２】
（４）次に、図５に示すように、ゲート絶縁層２０およびゲート電極３０の少なくとも側面にサイドウォール絶縁層４０を形成する。具体的には、ＨＤＰ‐ＣＶＤ法により窒化シリコン層（図示せず）を、ゲート電極３０が形成された単結晶シリコン層１６の上に全面的に堆積した後、異方性ドライエッチングを行なうことにより形成される。サイドウォール絶縁層４０は、キャップ層３８と同じ材質で形成されることが好ましく、本実施の形態では、サイドウォール絶縁層４０は、窒化シリコン膜で形成される。また、サイドウォール絶縁層４０は、少なくともゲート電極３０の側面を覆っていればよい。
【００３３】
（５）次に、不純物層５０、６０上にシリサイド層７０（図１参照）を形成する。具体的には、シリサイド形成用の金属として、たとえば、ニッケル層（図示せず）をスパッタ法にて成膜し、約４５０℃の温度でアニールすることによりシリサイド化反応を起させる。その後、未反応のニッケル層を除去することにより、不純物層５０、６０上にシリサイド層７０が形成される。以上の工程により本実施の形態の半導体装置１００を形成することができる。
【００３４】
本実施の形態の製造方法による利点は、以下の通りである。
【００３５】
（Ａ）本実施の形態の製造方法では、キャップ層３８およびサイドウォール絶縁層４０を、窒化シリコン膜により形成している。そのため、金属部材を含んで構成されるゲート電極３０の上面および側面が酸化することを防ぐことができる。たとえば、サイドウォール絶縁層４０を酸化シリコン層などの酸化物層で形成する場合、ゲート電極３０において、サイドウォール絶縁層４０のために堆積された酸化シリコン層と接する領域に金属の酸化物が形成されてしまう。このことは、半導体装置の性能の低下を招く。本実施の形態の製造方法によれば、そのような問題を防ぐことができる。
【００３６】
（Ｂ）本実施の形態の製造方法では、キャップ層３８およびサイドウォール絶縁層４０のための絶縁層の形成がＨＤＰ‐ＣＶＤ法により行なわれる。ＨＤＰ‐ＣＶＤ法によれば、５５０℃より低い温度で窒化シリコン膜を形成することができる。そのため、金属部材で構成されているゲート電極を良好な状態で維持しつつ、また半導体装置の製造工程の全体を低温で行なうことができる。
【００３７】
［第２の実施の形態］
１．半導体装置の構造
次に、第２の実施の形態にかかる半導体装置２００について説明する。図６は、半導体装置２００を模式的に示す断面図である。なお、第１の実施の形態と同様の箇所には、図１、図２〜５と同様の符号を付して説明する。
【００３８】
図６に示すように、ＳＯＩ基板１０上に、ゲート絶縁層２０およびゲート電極３０が形成されている。ゲート電極３０は、窒化チタン層３１と、タングステン層３３とが積層されて形成されている。この場合は、窒化チタン層３１は、たとえば、チタンのターゲットをアルゴンガスを用いた窒素雰囲気中でスパッタして成膜する。また、タングステン層３３は、たとえば、ＣＶＤ法により成膜される。
【００３９】
ゲート絶縁層２０とゲート電極３０との側面には、サイドウォール絶縁層４０が形成されている。本実施の形態では、サイドウォール絶縁層４０は、図６に示すように、ゲート電極３０を覆うように形成されている。
【００４０】
ゲート絶縁層２０の両側方の単結晶シリコン層１６には、ソース領域またはドレイン領域を構成する不純物層５０、６０が設けられている。また、ゲート絶縁層２０の直下の単結晶シリコン層１６にはチャネル領域が形成される。そして、不純物層５０、６０の上には、シリサイド層７０が形成されている。
【００４１】
本実施の形態の半導体装置は、第１の実施の形態の半導体装置と同様の効果を有する。また、サイドウォール絶縁層４０は、ゲート電極３０の上面をも覆うように形成されているため、ゲート電極３０をより一層保護することができ、性能の劣化しない半導体装置を提供することができる。
【００４２】
２．半導体装置の製造方法
次に、図６に示す半導体装置の製造方法について説明する。なお、第１の実施の形態と同様に行なうことができる工程については、同様の図面を用い、詳細な説明を省略する。
【００４３】
（１）は、第１の実施の形態と同様に行ない、図２に示すように、単結晶シリコン層１６に素子分離領域１８を形成する。
【００４４】
（２）ついで、第１の実施の形態と同様に、図２に示すように、ゲート絶縁層２０ａを形成する。ついで、ゲート電極となる金属層を堆積する。まず、チタンのターゲットをアルゴンガスを用いた窒素雰囲気中でスパッタし、窒化チタン層を形成する。次に、窒化チタン層の上に、ＣＶＤ法によりタングステン層を形成する。タングステン層の上には、キャップ層となる窒化シリコン層を形成する。その後、キャップ層の上に所定のパターンを有するレジスト層（図示せず）を形成し、このレジスト層をマスクとして、エッチングを行ないキャップ層３８、タングステン層３３および窒化チタン層３１を一括して形成する。このようにして、ゲート絶縁層２０およびゲート電極３０が形成される。
【００４５】
（３）次に、第１の実施の形態の工程（３）と同様に行ない、ゲート絶縁層の両側方の単結晶シリコン層１６に不純物層５０、６０（図６参照）を形成する。
【００４６】
（４）次に、ゲート絶縁層２０およびゲート電極３０の少なくとも側面にサイドウォール絶縁層４０（図６参照）を形成する。具体的には、ＨＤＰ‐ＣＶＤ法により窒化シリコン層（図示せず）を、ゲート電極３０が形成された単結晶シリコン層１６の上に全面的に堆積した後、異方性ドライエッチングを行なうことにより形成される。サイドウォール絶縁層４０は、キャップ層３８と同じ材質であることが好ましく、本実施の形態では、窒化シリコン膜で形成される。また、サイドウォール絶縁層４０は、少なくともゲート電極３０の側面を覆っていればよく、本実施の形態では、図５に示すように、ゲート電極３０の全体を覆うように形成する。
【００４７】
（５）次に、不純物層５０、６０上にシリサイド層７０（図１参照）を形成する。具体的には、シリサイド形成用の金属として、たとえば、ニッケル層（図示せず）をスパッタ法にて成膜し、約４５０℃の温度でアニールすることによりシリサイド化反応を起させる。その後、未反応のニッケル層を除去することにより、不純物層５０、６０上にシリサイド層７０が形成される。以上の工程により本実施の形態の半導体装置２００を形成することができる。
【００４８】
本実施の形態の半導体装置の製造方法によれば、第１の実施の形態と同様の効果が得られる。また、キャップ層３８およびサイドウォール絶縁層４０は、ゲート電極３０を覆うように形成されているため、金属部材からなるゲート電極３０が酸化されることを防止し、さらに、後の配線工程での酸化の防止を図ることができる。
【００４９】
以上、本発明の実施の形態について述べたが、本発明は、上述の実施の形態に限定されず、本発明の要旨の範囲内で変更することが可能である。たとえば、上述の実施の形態では、半導体層としてＳＯＩ基板を用いた例について説明したが、バルク状の半導体基板を用いてもよい。
【図面の簡単な説明】
【図１】本実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】図１に示す半導体装置の製造工程を示す断面図。
【図３】図１に示す半導体装置の製造工程を示す断面図。
【図４】図１に示す半導体装置の製造工程を示す断面図。
【図５】図１に示す半導体装置の製造工程を示す断面図。
【図６】第２の実施の形態にかかる半導体装置を模式的に示す断面図。
【図７】図６に示す半導体装置の製造方法の一工程を示す断面図。
【符号の説明】
１０  ＳＯＩ基板、  １２  支持基板、  １４  絶縁層、  １６  半導体層、１８  素子分離領域、  ２０  ゲート絶縁層、  ３０  ゲート電極、  ３１  窒化チタン層３１、  ３２、３６  窒化タンタル層、  ３３  タングステン層、３４  体心立方格子相のタンタル層、  ３８  キャップ層  ４０  サイドウォール絶縁層、  ５０、６０  不純物層、  ７０  シリサイド層、  １００、２００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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