(57)【要約】【課題】配線パターンの突出部と隣の配線パターンが近接して存在する場合に、凸部及びその付近でクラックが発生するのを防止することが可能な半導体装置を提供すること。【解決手段】複数の配線パターン１３２−１，１３２−２，１３２−３…と、それに対応して設けられた複数のトランジスタを有する回路基板において、配線パターン１３２−１，１３２−２，１３２−３…は凸部Ｇを有し、該配線パターン１３２−１，１３２−２，１３２−３…に隣接する配線パターン１３２−２，１３２−３，１３２−４…の凸部に対応する領域は、前記凸部と所定の間隔を保って形成することより、クラックの発生を防止可能とした。【選択図】    図１
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【特許請求の範囲】
【請求項１】
複数の配線パターンと、それに対応して設けられた複数のトランジスタを有する回路基板において、
前記配線パターンは凸部を有し、該配線パターンに隣接する配線パターンの前記凸部に対応する領域は、前記凸部と所定の間隔を保つように対応して設けられた凹部を有することを特徴とする半導体装置。
【請求項２】
複数の配線パターンと、それに対応して設けられた複数のトランジスタを有する回路基板において、
前記配線パターンは凸部を有し、該配線パターンに隣接する配線パターンの前記凸部に対応する領域は、前記凸部と所定の間隔を保つように対応して設けられた湾曲部を有することを特徴とする半導体装置。
【請求項３】
前記所定の間隔は２μｍ〜４μｍであることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記凸部は前記トランジスタのゲート電極を形成することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記トランジスタは、シフトレジスタ部を形成しているトランジスタであることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の半導体装置を有することを特徴とする電気光学装置。
【請求項７】
請求項１乃至５のいずれか一項に記載の半導体装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、電気光学装置並びに電子機器に関し、特に、液晶表示パネルの駆動回路などの配線において、隣の配線パターンに対して略直交する方向に凸部を有する配線パターンが近接して配置されている状態で発生し易いクラックを防ぐことが可能な半導体装置、及びこれを適用した電気光学装置並びに電子機器に関する。
【０００２】
【従来の技術】
近年、液晶表示パネルなどの電気光学装置や、携帯電話などのモバイル機器を含む電子機器には、半導体装置が広く用いられている。電気光学装置や電子機器の小型化に伴い、内部の半導体回路における半導体素子を含む回路素子や配線パターンも小型化かつ微細化している。例えば、液晶プロジェクターでは、画素領域を形成する液晶表示パネル部の表示画素数が、ＳＶＧＡ，ＸＧＡ，ＳＸＧＡというように増加するに伴い、液晶表示パネルを駆動する駆動回路（ドライバ）の回路素子及び配線もより微細化する傾向にある。
【０００３】
【特許文献１】
特開２００２−４０４８６
【０００４】
【発明が解決しようとする課題】
ところで、液晶プロジェクターの液晶表示パネルの周辺には液晶表示パネル走査用ドライバであるシフトレジスタが配設されており、該シフトレジスタは走査ラインの１ラインごとにトランジスタ領域としてソース・ドレイン配線及びゲート配線を有しており、同じトランジスタ領域を構成する一組のソース・ドレイン配線とゲート配線とは互いにほぼ平行となるように形成され、しかも所定数の組のトランジスタ領域が液晶表示パネルの走査ライン分形成されている。各組のトランジスタ領域におけるゲート配線には、１本のゲート配線から分岐するような形態で突出部（以下、凸部）が形成されており、この凸部がソース・ドレイン配線の中央部を跨ぐようにして配設されている。これは、ソース・ドレイン間のチャネルにゲート電圧が確実にかかるようにするためである。
【０００５】
前述したように、液晶プロジェクターでは、画素領域を形成する液晶表示パネルの表示画素数が、ＳＶＧＡ，ＸＧＡ，ＳＸＧＡというように増加する傾向にある。
【０００６】
このため、液晶表示パネルの画素数が増え密になれば密になるほど、液晶表示パネル走査用のドライバ部分（シフトレジスタ）も走査ライン数が増加するため配線が密になり、１ラインごとに必要される上記のソース・ドレイン配線及びゲート配線も隣接する別の１ラインの配線パターンに近接して、配線パターン間の間隔（スペース）が狭くなっていく傾向にある。
【０００７】
このような配線パターンが存在する状態で、例えば、配線パターンの凸部と隣の配線パターンとの間隔が狭まった場合、上層に配線や絶縁膜などの膜を積層していくと、上層膜のストレス（応力）等にも起因して、前記凸部及びその付近でクラックが入り、そのクラックが進行して行って、上層の配線を切断してしまうという問題があった。
【０００８】
そこで、本発明は、上記の問題に鑑みてなされたもので、配線パターンの突出部と隣の配線パターンが近接して存在する場合に、凸部及びその付近でクラックが発生するのを防止することが可能な半導体装置、電気光学装置並びに電子機器を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明による半導体装置は、複数の配線パターンと、それに対応して設けられた複数のトランジスタを有する回路基板において、前記配線パターンは凸部を有し、該配線パターンに隣接する配線パターンの前記凸部に対応する領域は、前記凸部と所定の間隔を保つように対応して設けられた凹部を有することを特徴とするものである。
【００１０】
本発明のこのような構成によれば、凸部を有する配線パターンに隣接する配線パターンの前記凸部に対応する領域は、前記凸部と所定の間隔を保つように凹部を形成することにより、配線パターンの凸部と隣の配線パターンとの間で、一部だけの間隔が狭くそこにストレス（応力）が集中してクラックが生じ易くなるのを回避することができる。また、配線パターンの凸部に対応する隣の配線パターンの領域に凹部を設けた構成とすることにより、複数の配線パターン間の間隔をそのままにしてクラックの発生を防止することができる。
【００１１】
また、本発明による半導体装置は、複数の配線パターンと、それに対応して設けられた複数のトランジスタを有する回路基板において、前記配線パターンは凸部を有し、該配線パターンに隣接する配線パターンの前記凸部に対応する領域は、前記凸部と所定の間隔を保つように対応して設けられた湾曲部を有することを特徴とするものである。
【００１２】
このような構成によれば、配線パターンの凸部に対応する隣の配線パターンの領域に湾曲部を設けた構成とすることにより、複数の配線パターン間の間隔をそのままにしてクラックの発生を防止することができる一方、その湾曲部だけ配線パターンを湾曲させる構成が可能となり、配線パターンの一部を削るなどして信号路を狭めるなどする必要がなく、電気的特性を一定に保つことも可能となる。
【００１３】
また、本発明において、前記所定の間隔は２μｍ〜４μｍであることが好ましい。
【００１４】
このような構成によれば、配線パターンの凸部とこれと隣り合う配線パターンの組が、連続的に繰り返すような配線パターンではクラック発生率が高くなり易いが、配線パターンの凸部と隣の配線パターンの間隔を、２μｍ以上、より好ましくは、２μｍ〜４μｍに限定することにより、クラック発生を回避することが可能となる。
【００１５】
また、本発明において、前記凸部は前記トランジスタのゲート電極を形成することを特徴とする。
【００１６】
このような構成によれば、ＬＳＩ技術などで半導体基板にＴＦＴトランジスタなとを形成する際に、ウエル領域上に凸部形状のゲート電極を有した配線パターンを形成するときに発生するクラックを極力少なくすることが可能となる。
【００１７】
さらに、本発明において、前記トランジスタは、シフトレジスタ部を形成しているトランジスタであることを特徴とする。
【００１８】
このような構成によれば、本発明はシフトレジスタ部のように連続して複数のトランジスタを形成する際に生じやすいクラック発生を防止でき、特に有用である。
【００１９】
さらに、本発明による電気光学装置は、上述の半導体装置を有することを特徴とする。
【００２０】
このような構成によれば、本発明は液晶表示パネルなどの電気光学装置における半導体装置のクラック発生を防止でき、特に有用である。
【００２１】
さらに、本発明による電子機器は、上述の半導体装置を有することを特徴とする。
【００２２】
このような構成によれば、本発明は液晶プロジェクターや携帯電話などの電子機器における半導体装置のクラック発生を防止でき、特に有用である。
【００２３】
【発明の実施の形態】
発明の実施の形態について図面を参照して説明する。
【００２４】
図１は本発明の一実施の形態の半導体装置における配線パターン構成の平面図を示している。半導体装置として、液晶装置の駆動回路における配線パターンについて説明する。
【００２５】
図２は半導体装置を用いた電気光学装置の一例である駆動回路内蔵型のＴＦＴアクティブマトリクス駆動方式の液晶装置を示している。液晶装置１０は、ＴＦＴ（薄膜トランジスタ、Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒの略）等の回路素子が搭載されたアクティブマトリクス基板であるＴＦＴ基板と、このＴＦＴ基板に対向して配置される対向基板との間に、液晶層が封入されて画素領域を形成する液晶表示パネル部１１と、その周辺に設けられたデータ線駆動回路１２及び走査線駆動回路１３とを有して構成されいる。
【００２６】
図３は走査線駆動回路１３のシフトレジスタの回路構成を示している。走査線駆動回路１３では、第１段〜第ｍ＋１段のラッチ回路１３５０から成るシフトレジスタ１３４０を有している。垂直走査期間の最初に供給される転送開始パルスＤＹを入力するとともに、２水平走査期間に相当する周期を有するクロック信号ＣＬＹおよびその反転クロック信号ＣＬＹｉｎｖをラッチ回路１３５０に入力する構成となっている。相隣接するラッチ回路１３５０から出力される信号同士の否定論理積信号をＮＡＮＤ回路１３６２により求め、これをインバータ１３８２により反転して走査信号Ｇ１、Ｇ２、…、Ｇｍとして出力する構成となっている。Ｇ１’、Ｇ２’、…、Ｇｍ’、Ｇｍ＋１’はシフトレジスタ１３４０の各ラッチ回路１３５０から出力される信号である。
【００２７】
図１は、図３のラッチ回路１３５０を形成しているＴＦＴを拡大したものであり、また、図２の液晶装置１０のＡ部分のＴＦＴ層の配線パターンを示すものであり、ＴＦＴ層の上層にある配線パターンは省略してある。すなわち、図１は、図２に示す液晶装置における液晶表示パネル部１１の周辺に配設された走査線駆動回路１３を構成するシフトレジスタ部分（ＴＦＴ基板上の第２の層部分）の平面図を示している。液晶表示パネル部１１は画素領域を構成している。
【００２８】
図１においては、画素領域１１の所定の表示画像素数（ＳＶＧＡ，ＸＧＡなど）に応じた所定数の走査ラインに対応して、所定数のゲート配線１３２−１，１３２−２，１３２−３，…及びソース・ドレイン配線１３１−１，１３１−２，１３１−３，…が等間隔で配設されている。
【００２９】
ゲート配線１３２−１，１３２−２，１３２−３，…はそれぞれソース・ドレイン配線１３１−１，１３１−２，１３１−３，…と一対一に対応し、ゲート配線１３２−１とソース・ドレイン配線１３１−１、ゲート配線１３２−２とソース・ドレイン配線１３１−２、ゲート配線１３２−３とソース・ドレイン配線１３１−３、……でそれぞれ１つのＴＦＴ部分を構成している。
【００３０】
ゲート配線１３２−１，１３２−２，１３２−３，…は積層構造の液晶装置の同一の層に形成され、またソース・ドレイン配線１３１−１，１３１−２，１３１−３，…も前記ゲート配線１３２−１，１３２−２，１３２−３，…の層とは異なる下層の同一層に形成されている。すなわち、ゲート配線１３２−１，１３２−２，１３２−３，…とソース・ドレイン配線１３１−１，１３１−２，１３１−３，…とは互いに同層上にはなく、ゲート配線１３２−１，１３２−２，１３２−３，…は薄い絶縁膜（図５の符号８０に相当）を挟んでソース・ドレイン配線１３１−１，１３１−２，１３１−３，…の上層に形成されている。
【００３１】
ゲート配線１３２−１，１３２−２，１３２−３，…には画素領域１１の各走査ラインに並ぶように直線状（細帯状）に形成されかつゲート部を構成する凸部Ｇが形成されている。ゲート配線１３２−１，１３２−２，１３２−３，…の各凸部Ｇはそれぞれソース・ドレイン配線１３１−１，１３１−２，１３１−３，…を跨ぐように配設されている。これによって、ゲート電圧がソース・ドレイン間のチャネル（図５の符号１３１ａに相当）に確実に印加されるようにしている。
【００３２】
そして、ゲート配線１３２−２，１３２−３，…の各部Ｇは、隣接するゲート配線１３２−１，１３２−２，…にそれぞれに形成された凹部Ｐに対峙するように配置されている。なお、図１では省略されているが、拡大して描かれているＴＦＴ部と画素領域１１との間には、ＮＡＮＤ回路１３６２やインバータ１３８２が配置されている。
【００３３】
以上で、シフトレジスタのＴＦＴ部分を構成する配線パターンについて説明したが、ここでゲート配線のパターンに着目して説明する。
【００３４】
図１では、ゲート配線の互いに平行に走る直線状の配線パターン間の間隔Ａは例えば１０μｍ、ゲート配線の凸部Ｇの長さＢは８．５μｍ、従ってゲート配線の凸部Ｇと隣のゲート配線間の間隔は１．５μｍとなるが、本実施の形態では、配線パターンに依存する前述のクラック発生を防止するために、第１のゲート配線の凸部Ｇの先端とこれと近接して配設されている隣の第２のゲート配線パターンの一部分を切り欠いて凹部Ｐを形成することによって隣の配線パターンの線幅を細くし、ゲート配線の凸部Ｇと隣のゲート配線との間隔Ｄを２μｍとするように構成している。従って、互いに隣接するゲート配線同士について、ゲート配線凸部Ｇ近辺での配線パターン間の間隔Ｃは、１０．５μｍとされている。なお、第１のゲート配線の端部（図示左側）は直線部分に対して直角に曲がっているが、この曲がった配線パターンの端部と隣の配線パターンとの間隔Ｅは３μｍとしてある。
【００３５】
ゲート配線１３２−１，１３２−２，１３２−３，…の配線パターンの間隔は、画素領域の画素ピッチに依存しており、例えば、走査線駆動回路（シフトレジスタを含む）が液晶表示パネル部周辺の一方の側のみあるとすれば、画素ピッチが１４μｍであれば、ゲート配線の間隔も例えば１４μｍとされる。現状では、液晶表示パネル部の画素ピッチが１４μｍの間隔より小さくなった場合には、ゲート配線間の凸部Ｇ付近での配線パターン間隔が狭まり、例えば、１μｍを下回る間隔に形成されることになる。このような状況では配線パターンの凸部Ｇ及びその付近でのクラック発生率が高かった。
【００３６】
従って、本実施の形態では、ゲート配線のように凸部を有する配線パターンの凸部と隣の配線パターンとの間隔Ｄを、２μｍ以上に設定することに特徴がある。特に、前述の画素ピッチが１４μｍの場合には、凸部を有する配線パターンの凸部と隣の配線パターンとの間隔Ｄを２μｍ以上、より好ましくは、２μｍ〜４μｍとすることが望ましい。これによって、配線パターンの凸部と隣の配線パターンとの間隔が１μｍ近くにまで接近する不具合を解消できる。その結果、上層に積層される膜のストレス（応力）等も原因となって、凸部及びその付近でクラックが入り、そのクラックが進行して行って、上層の配線を切断してしまうという不具合を無くすことができ、大幅に製品の歩留まり向上させることが出来る。
【００３７】
図４は、図１のＴＦＴ部分の配線パターンの上層配線及び下層配線をも含めた平面図を示してある。図５は、図２（又は図４）のシフトレジスタ部分のＴＦＴを含む断面図の一例を示している。
【００３８】
図４には、図１におけるゲート配線１３２−１，１３２−２，１３２−３，…及びその下層のソース・ドレイン配線１３１−１，１３１−２，１３１−３，…に対し上下層の関係でほぼ重なるようにして、上層の配線パターン１３３−１，１３３−２，１３３−３，…及び下層配線パターン１３０−１，１３０−２，１３０−３，…が形成されている様子が平面的に示されている。
【００３９】
図５は、図４のＴＦＴ部分の断面構造に相当するもので、ガラス或いは石英で構成される基板１の上に、導電（配線）層１３０、層間絶縁膜２、ＴＦＴ層、層間絶縁膜３，４、配線層１３３、層間絶縁膜５、配線層１３４、層間絶縁膜６、及びパッシベーション（保護膜）層１３５が順次積層されている。
【００４０】
基板１は、ガラス基板、石英基板、シリコン基板等からなる。導電（配線）層１３０は、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリサイド、これらを積層したもの等からなる。
【００４１】
層間絶縁膜２，３，４，５，６は、常圧又は減圧ＣＶＤ法、又は、プラズマＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて形成される、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜、酸化シリコン膜やＨＴＯ膜等からなる。
【００４２】
ＴＦＴ層は、ソース・ドレイン配線１３１及びチャネル領域１３１ａを含む半導体層と、ゲート絶縁膜を含む絶縁膜８０と、ゲート配線及びその凸部Ｇと、層間絶縁膜３と、ソース電極３０１及びドレイン電極３０２と、ソース電極３０１，ドレイン電極３０２とソース・ドレイン配線１３１のソース，ドレインとをそれぞれコンタクトにて導電結合するコンタクトホール８１，８２と、を備えて構成されている。前記絶縁膜８０は、シリコン酸化膜（ＳｉＯ２）、多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる。
【００４３】
ゲート配線の凸部Ｇの先端部と隣のゲート配線との間隔Ｄ（図１参照）が１μｍ近くにまで接近して存在する状態では、前述したように凸部Ｇ及びその近辺を起点としてクラックが発生及び進行し、進行したクラックが伸びて層間絶縁膜３，４及び上層の配線層１３３（（図５参照）に至り，配線を断線させる。そこで、図１に示したように、配線パターン間スペースＤを２μｍ以上に広げることにより、パターン依存性に起因した、及び層間絶縁膜３，４や配線層１３３などの膜質の影響に起因したクラックの発生を防ぐことが可能となる。
【００４４】
図６は本発明の他の実施の形態の半導体装置における配線パターン構成の平面図を示している。
【００４５】
図１に示した実施の形態は、凸部を有する配線パターンと隣の配線パターン間の間隔を広げるのに、隣の配線パターンの幅を狭くして（つまり一部を削除して）２μｍ以上とするものであった。これに対して、図６の実施の形態では、凸部Ｇを有するゲート配線１３２−１ａ，１３２−２ａ，１３２−３ａ，…を凸部Ｇの基端部側で湾曲させた形状とすることにより、隣の配線パターンの幅を狭くすることなく、配線パターン間隔Ｄを２μｍ以上とするように構成している。配線パターンのその他の部分における形状及び間隔（距離関係）については、図１と同様である。
【００４６】
これによって、ゲート配線パターンを部分的に細くすることなく、所定幅に形成でき、配線パターンの導電性（抵抗）を減少させる虞れがない。
【００４７】
図７は本発明のもう１つの他の実施の形態の半導体装置における配線パターン構成の平面図を示している。
【００４８】
図１及び図６の実施の形態は、液晶表示パネル部の周辺に配置される走査線駆動回路のシフトレジスタのＴＦＴ部分における配線パターンであった。これに対して、図７の実施の形態では、細帯の線状パターン１３２−１ｂ，１３２−２ｂ，１３２−３，１３２−４ｂが連続的に配置されている状態の中で、配線パターン１３２−３のみが凸部を有するゲート配線（下層にソース・ドレイン配線１３３−３が存在する）であり、一組の配線パターン、すなわち、凸部を有するゲート配線１３２−３の凸部Ｇと隣の直線状配線パターン１３２−２ｂとの間隔Ｄを、２μｍ以上とするように構成したものである。限られたスペースの中で配線間隔２μｍを得るために、配線パターン１３２−２ｂは、ゲート配線１３２−３の凸部Ｇと向き合う所定範囲の部分に凹部Ｐを形成して線幅を細く形成してある。これにより、ゲート配線１３２−３の凸部Ｇ及びその付近（特に凸部Ｇの先端付近）でクラックが発生するのを防止することができる。
【００４９】
また、この実施の形態から明らかなように、本発明は、線状パターンが連続的に配置されている状態の中での、一組の配線パターンにおける、配線凸部と隣の直線状配線パターンとの間隔に限らず、すなわち、配線パターンが複数連続的に並行的に配設されている場合に限らず、凸部を有する１つの配線パターンとその凸部に近接して配置される１つの配線パターンのみが存在する場合においても、同様に配線間の間隔を２μｍ以上とすることで、同様な効果を得ることが可能である。特に、このような配線パターンの組（対）がある配線層に上層又は下層或いは上下層が存在する多層構造の内部において、クラックが発生するのを防止するのに有用である。
【００５０】
尚、以上述べた実施の形態では、ゲート配線のほかにソース・ドレイン配線をも配した構造について説明したが、本願発明の前提となる問題は、ソース・ドレイン配線には直接関係なく、ゲート配線の配線パターン同士の隣接関係に起因するものであるから、本願発明は、ゲート配線に限らず一般的に凸部を有する配線パターンとその隣の配線パターンとの関係に広く応用することができるものである。
【００５１】
以上述べたように本発明の半導体装置によれば、配線パターンの凸部と隣接して隣の配線パターンが存在する場合に、凸部及びその付近でクラックが発生するのを防止することが可能となる。凹部・湾曲部を設けた分、配線を近づけることが出来るので、微細化できる。微細化が進展する中で、製造的には、マスクパターンの変更だけで済み、極めて低コストで大きな歩留まり向上を図ることができる。
【００５２】
本発明は、以上述べた実施の形態に限るものではなく、本発明の要旨を変えない範囲で各実施の形態を適宜変更して実施することができる。
【００５３】
本発明は、一般的な半導体装置や液晶表示パネルだけでなく、エレクトロルミネッセンス装置、有機エレクトロルミネッセンス装置、プラズマディスプレイ装置、電気泳動ディスプレイ装置、フィールド・エミッション・ディスプレイ（電界放出表示装置）などの各種の電気光学装置においても本発明を同様に適用することが可能である。
【００５４】
本発明は、液晶プロジェクターや携帯電話などの電子機器に適用することが可能である。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置における配線パターン構成の平面図。
【図２】半導体装置の一例である駆動回路内蔵型のＴＦＴアクティブマトリクス駆動方式の液晶装置を示す平面図。
【図３】走査線駆動回路の回路構成を示す図。
【図４】図１のＴＦＴ部分の配線パターンの上層配線及び下層配線をも含めた平面図。
【図５】図２のシフトレジスタ部分のＴＦＴを含む断面図。
【図６】本発明の他の実施の形態の半導体装置における配線パターン構成の平面図。
【図７】本発明のもう１つの他の実施の形態の半導体装置における配線パターン構成の平面図。
【符号の説明】
１３２−１，１３２−２，１３２−３，…ゲート配線（配線パターン）、Ｇ…凸部（突出部）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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