(57)【要約】【課題】ゲート絶縁膜やトンネル絶縁膜等の絶縁膜（第２の絶縁膜）を形成するときに、不純物の低減した信頼性のある半導体装置の製造方法を実現できるようにする。【解決手段】半導体基板上１に形成されるケミカル酸化膜１００を、強酸化性溶液を用いたウエット洗浄により形成するようにして、ウエット洗浄工程から絶縁膜形成工程間における、ケミカル酸化膜１００への不純物の付着を低減できるようにする。これにより、低温処理を行なう絶縁膜形成工程において、ケミカル酸化膜１００を包含したゲート絶縁膜２００を形成するときに、ゲート絶縁膜の絶縁劣化を防止することができる。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
半導体基板の表面を洗浄した後、強酸化性溶液により前記半導体基板の表面を酸化して第１の絶縁膜を形成する工程と、
低温処理により前記第１の絶縁膜を包含した第２の絶縁膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の絶縁膜を、ラジカルを含む雰囲気中で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の絶縁膜を、酸化物ラジカルを含む雰囲気中でプラズマ酸化により形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２の絶縁膜を、窒化物ラジカルを含む雰囲気中でプラズマ窒化により形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第２の絶縁膜を、ＯＮＯ膜として形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記強酸化性溶液が硝酸を含む溶液であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記強酸化性溶液がオゾンを含む溶液であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記低温処理は、６５０℃以下で行なわれることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１の絶縁膜の膜厚が１ｎｍ以上であることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第２の絶縁膜がゲート絶縁膜またはトンネル絶縁膜であることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、ゲート絶縁膜の形成時に適用して好適なものである。
【０００２】
【従来の技術】
半導体装置の製造において、微小のパーティクルや微量の不純物の付着が高性能かつ高信頼性な半導体装置を実現する上での妨げとなるため、ある製造工程から次の製造工程の間に半導体基板の洗浄工程を設けている。この洗浄工程における洗浄にはさまざまな方法があるが、現在は、塩酸を含む溶液等によるウエット洗浄が主流となっている。
【０００３】
【発明が解決しようとする課題】
しかしながら、半導体基板上に絶縁膜を形成するときに、上述したウエット洗浄を行なってからの放置時間の経過にともなって、半導体基板表面に付着する有機物等の不純物が増加していくことになるが、従来では、ウエット洗浄の際に形成されるケミカル酸化膜が有機物等の不純物が付着しやすい塩酸を含む溶液によって形成されていたため、放置時間の径過にともなってこの不純物による悪影響があった。
【０００４】
具体的には、上述したケミカル酸化膜を包含したゲート酸化膜もしくはトンネル酸化膜を形成する場合に、ウエット洗浄を行なってから酸化膜の形成を行なうまでの放置時間の経過にともなって、有機物等の不純物の付着による酸化膜の急激な絶縁劣化を招き、信頼性を確保できないという問題があった。
【０００５】
本発明は上述の問題点に鑑みてなされたものであり、ゲート絶縁膜やトンネル絶縁膜等の絶縁膜（第２の絶縁膜）を形成するときに、不純物の低減した信頼性のある半導体装置の製造方法を実現することを目的とする。
【０００６】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【０００７】
本発明の半導体装置の製造方法は、半導体基板の表面を洗浄した後、強酸化性溶液により前記半導体基板の表面を酸化して第１の絶縁膜を形成する工程と、　低温処理により前記第１の絶縁膜を包含した第２の絶縁膜を形成する工程とを含むことを特徴とするものである。
【０００８】
【発明の実施の形態】
−本発明における半導体装置の製造方法の骨子−
以下に、本発明における半導体装置の製造方法の骨子について説明する。
従来、塩酸を含む溶液を用いたウエット洗浄により、半導体基板上に薄いケミカル酸化膜が形成されていたが、この塩酸を含む溶液により形成されたケミカル酸化膜は、表面に凹凸を生じて表面積が大きく、有機物等の不純物が付着しやすいものであった。これにより、このケミカル酸化膜を包含するようにゲート酸化膜もしくはトンネル酸化膜等の絶縁膜の形成を、熱酸化によらない低温処理（６５０℃以下）、例えば直接プラズマ酸化や直接プラズマ窒化にて行なう場合には、その形成温度が低いために有機物等の不純物が除去されず、この不純物による悪影響が顕著となってしまう。
【０００９】
そこで、本発明者は、ウエット洗浄の際に形成されるケミカル酸化膜を均一で緻密な膜として、有機物等の不純物が付着しにくいものとすべく半導体装置の製造方法を案出した。
【００１０】
図１は、本発明における半導体装置の製造方法の骨子を示す概略図である。
図１（ａ）に示すように、塩酸を含む溶液よりも強酸化性である溶液、例えば硝酸を含む溶液やオゾンを含む溶液、によるウエット洗浄を行なって、半導体基板１上に、ケミカル絶縁膜（第１の絶縁膜）１００を形成する。ここで、強酸化性溶液で形成されたケミカル絶縁膜１００は、酸化性が強いために、塩酸を含む溶液により形成されたものよりも均一で緻密な膜とすることができるため、膜の表面積を小さくすることができ、有機物等の不純物が付着しにくいものとすることができる。
【００１１】
続いて、図１（ｂ）に示すように、プラズマ等による低温処理を行なって、ケミカル酸化膜１００を包含したゲート絶縁膜（第２の絶縁膜）２００を形成する。このとき、形成されるゲート絶縁膜２００は、有機物等の不純物が付着しにくいケミカル酸化膜１００を包含して形成されるため、塩酸を含む溶液により形成されたケミカル酸化膜を包含して形成されたものよりも、不純物の少ないものとすることができる。
【００１２】
前述したように、半導体基板１上に形成されるケミカル絶縁膜１００を、ウエット洗浄に強酸化性溶液を用いて形成することで、ウエット洗浄工程から絶縁膜形成工程間におけるケミカル絶縁膜１００への不純物の付着を低減させることができる。これにより、低温処理を行なう絶縁膜形成工程において、ケミカル絶縁膜１００を包含したゲート絶縁膜２００を形成するときに、有機物等の不純物を低減させることができるため、ゲート絶縁膜２００の絶縁劣化を防止することができる。
【００１３】
−本発明を適用した具体的な実施形態−
次に、添付図面を参照しながら、本発明における半導体装置の製造方法の骨子を踏まえた実施形態について説明する。本実施形態では、半導体装置の一例として、埋め込みビットライン型のＳＯＮＯＳ構造の半導体記憶装置を開示する。この半導体記憶装置は、メモリセル領域（コア領域）のＳＯＮＯＳトランジスタがプレーナ型とされており、周辺回路領域にはＣＭＯＳトランジスタが形成されてなるものである。
【００１４】
図２〜図５は、本実施形態における埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示した概略断面図である。ここで、各図の左側がコア領域のゲート電極（ワードライン）に平行な断面図、右側が周辺回路領域の断面図を示している。
【００１５】
まず、図２（ａ）に示すように、Ｐ型シリコン（Ｓｉ）からなる半導体基板１上に、シリコン酸化膜（ＳｉＯ２膜）１１を熱酸化にて膜厚２０ｎｍ程度で形成した後、フォトリソグラフィーにより、周辺回路領域のトランジスタ形成領域を開口するようにレジストパターン３１を形成して、全面にリン（Ｐ）をイオン注入した後、アニール処理により不純物を熱拡散させ、Ｎウエル２を形成する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン３１を除去する。
【００１６】
続いて、図２（ｂ）に示すように、フォトリソグラフィーにより、周辺回路領域のＮＭＯＳトランジスタ形成領域を開口するようにレジストパターン３２を形成して、全面にホウ素（Ｂ）をイオン注入した後、アニール処理により不純物を熱拡散させ、ＮＭＯＳトランジスタ形成領域でトリプルウエル構造構造となるように、Ｐウエル３を形成する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン３２を除去する。
【００１７】
続いて、図２（ｃ）に示すように、シリコン酸化膜１１上に、ＣＶＤ法にてシリコン窒化膜１２を膜厚１００ｎｍ程度堆積する。そして、フォトリソグラフィーにより、周辺回路領域の素子分離領域を開口するようにレジストパターン３３を形成し、ドライエッチングにより、素子分離領域のシリコン窒化膜１２を開口する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン３３を除去する。
【００１８】
続いて、図２（ｄ）に示すように、いわゆるＬＯＣＯＳ法により、シリコン窒化膜１２で覆われていない部分にのみ、厚い素子分離用のシリコン酸化膜１３を形成し、素子活性領域を画定する。その後、ドライエッチングにより、シリコン窒化膜１２を除去する。
【００１９】
続いて、図３（ａ）に示すように、フォトリソグラフィーにより、ビットライン形状のレジストパターン３４を形成し、これをマスクとして全面に砒素（Ａｓ）をイオン注入した後、アニール処理により不純物を熱拡散させる。これにより、コア領域にソース／ドレインと兼用のビットライン拡散層４が形成される。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン３４を除去する。
【００２０】
続いて、図３（ｂ）に示すように、フッ酸（ＨＦ）によるウエットエッチングにより、シリコン酸化膜１１を除去し、コア領域及び周辺回路領域の各素子活性領域における半導体基板１の表面を露出させる。
【００２１】
続いて、図３（ｃ）に示すように、７０℃以上の硝酸を含む強酸化性溶液によるウエット洗浄により、ケミカル酸化膜（第１の絶縁膜）１４を、例えば膜厚１．０ｎｍ〜１．５ｎｍ程度で形成する。ここで、ケミカル酸化膜１４は、強酸化性溶液により形成されるため、均一で緻密な膜である。
【００２２】
なお、本発明において、強酸化性溶液とは、塩酸を含む溶液よりも酸化力の強い溶液であると定義され、また、本実施形態で示した硝酸を含む溶液に限定されるものではなく、上述した主性質を満足するものであれば適用可能であり、例えば、オゾンを含む溶液等を適用することも可能である。
【００２３】
続いて、多層絶縁膜であるＯＮＯ膜の形成を行なうが、ここで、このＯＮＯ膜の形成に用いるマイクロ波励起によるプラズマ酸化法及びプラズマ窒化法について詳細に説明する。
【００２４】
具体的には、図７に示すようなラジアルラインスロットアンテナを備えたプラズマ処理装置を用いて、プラズマ酸化処理及びプラズマ窒化処理を行なう。
このプラズマ処理装置１０００は、クラスターツール１００１に連通されたゲートバルブ１００２と、被処理体Ｗ（本実施形態では半導体基板１）を載置し、プラズマ処理時に被処理体Ｗを冷却する冷却ジャケット１００３を備えたサセプタ１００４を収納可能な処理室１００５と、処理室１００５に接続されている高真空ポンプ１００６と、マイクロ波源１０１０と、アンテナ部材１０２０と、このアンテナ部材１０２０とともにイオンプレーティングを構成するバイアス用高周波電源１００７及びマッチングボックス１００８と、ガス供給リング１０３１，１０４１を有するガス供給系１０３０，１０４０と、被処理体Ｗの温度制御を行なう温度制御部１０５０とを含み構成されている。
【００２５】
マイクロ波源１０１０は、例えば、マグネトロンからなり、通常２．４５ＧＨｚのマイクロ波（例えば、５ｋＷ）を発生することができる。マイクロ波は、その後、モード変換器１０１２により伝送形態がＴＭ、ＴＥ又はＴＥＭモードなどに変換される。
【００２６】
アンテナ部材１０２０は、温調板１０２２と、収納部材１０２３とを有している。温調板１０２２は、温度制御装置１０２１に接続され、収納部材１０２３は、遅波材１０２４と遅波材１０２４に接触するスロット電極（不図示）とを収納している。このスロット電極は、ラジアルラインスロットアンテナ（ＲＬＳＡ）又は超高能率平面アンテナと称される。但し、本実施形態ではその他の形式のアンテナ、例えば一層構造導波管平面アンテナ、誘電体基板平行平板スロットアレーなどを適用しても良い。
【００２７】
上記構成のプラズマ処理装置を用いて本実施形態のＯＮＯ膜を形成するには、まず、図３（ｄ）に示すように、低温（６５０℃以下）におけるプラズマ酸化法により、ケミカル酸化膜１４を包含したトンネル酸化膜（シリコン酸化膜）１５ａを膜厚７ｎｍ程度で形成する。
具体的には、４５０℃程度の温度条件で酸素原子を含むソースガスの雰囲気中で、そのソースガスに２ｋＷのマイクロ波を照射することにより酸素物ラジカル（Ｏ＊ラジカルまたはＯＨ＊ラジカル）を発生させて酸化処理を行ない、トンネル酸化膜１５ａを形成する。
【００２８】
続いて、図４（ａ）に示すように、熱ＣＶＤ法により、ＳｉＨ４を原料ガスとして５３０℃の温度条件で、トンネル酸化膜１５ａ上に非結晶シリコン膜１５ｂを膜厚１０ｎｍ程度に堆積する。ここで、非結晶シリコン膜の替わりに多結晶シリコン膜を形成してもよい。
【００２９】
続いて、図４（ｂ）に示すように、プラズマ窒化法により、非結晶シリコン膜１５ｂを完全に窒化し、トンネル酸化膜１５ａ上にシリコン窒化膜１５ｃを形成する。
具体的には、４５０℃程度の温度条件で窒素原子を含むソースガス、例えばＮＨ３ガスの雰囲気中で、そのソースガスに２ｋＷのマイクロ波を照射することにより窒化物ラジカル（Ｎ＊ラジカルまたはＮＨ＊ラジカル）を発生させて窒化処理を行ない、膜厚１０ｎｍ程度の非結晶シリコン膜１５ｂを完全に窒化し尽くして、膜厚１５ｎｍ程度のシリコン窒化膜１５ｃに置き換える。
【００３０】
続いて、図４（ｃ）に示すように、プラズマ酸化法により、シリコン窒化膜１５ｃの表層を酸化し、シリコン酸化膜１５ｄを形成する。
具体的には、４５０℃程度の温度条件で酸素原子を含むソースガスの雰囲気中で、そのソースガスに２ｋＷのマイクロ波を照射することにより酸素物ラジカル（Ｏ＊ラジカルまたはＯＨ＊ラジカル）を発生させて酸化処理を行ない、シリコン酸化膜１５ｄを形成する。これにより、１５ａ、１５ｃ、１５ｄの３膜からなるＯＮＯ膜１５が形成される。
【００３１】
続いて、図４（ｄ）に示すように、フォトリソグラフィーにより、周辺回路領域を開口するようにレジストパターン３５を形成し、ドライエッチングにより、周辺回路領域のＯＮＯ膜１５を除去する。その後、Ｏ２プラズマを用いた灰化処理等によりレジストパターン３５を除去する。
【００３２】
続いて、図５（ａ）に示すように、半導体基板１の表面を温度１０００℃程度の温度条件で高温加熱して、シリコン酸化膜（ＳｉＯ２膜）を膜厚８ｎｍ程度で形成した後、フォトリソグラフィーにより、周辺回路領域のＰＭＯＳトランジスタ形成領域を開口するように不図示のレジストパターンを形成して、フッ酸（ＨＦ）によるウエットエッチングにより、ＰＭＯＳトランジスタ形成領域のシリコン酸化膜を除去する。さらに、Ｏ２プラズマを用いた灰化処理等によりこの不図示のレジストパターンを除去した後、再度、半導体基板１の表面を温度１０００℃程度の温度条件で高温加熱して、シリコン酸化膜を膜厚１０ｎｍ程度で形成して、ＰＭＯＳトランジスタ形成領域に膜厚１０ｎｍ程度のゲート絶縁膜１６と、ＮＭＯＳトランジスタ形成領域に膜厚１３ｎｍ程度のゲート絶縁膜１７との異なる２種類のゲート絶縁膜が形成される。
【００３３】
続いて、図５（ｂ）に示すように、コア領域及び周辺回路領域にＣＶＤ法にて多結晶シリコン膜１８を膜厚１００ｎｍ程度に堆積する。さらに、多結晶シリコン膜１８上にＣＶＤ法にてタングステンシリサイド１９を膜厚１５０ｎｍ程度に堆積する。
【００３４】
続いて、図５（ｃ）に示すように、フォトリソグラフィー及びそれに続くドライエッチングにより、タングステンシリサイド１９及び多結晶シリコン膜１８をパターニングし、コア領域及び周辺回路領域のＰＭＯＳトランジスタ形成領域とＮＭＯＳトランジスタ形成領域に、タングステンシリサイド１９及び多結晶シリコン膜１８からなるゲート電極をそれぞれ形成する。このとき、コア領域には、このゲート電極をビットライン拡散層４と略直交するように形成する。
【００３５】
さらに、周辺回路領域にのみ、ＬＤＤ構造からなるソース／ドレイン２０，２１を形成する。
具体的に、ＰＭＯＳトランジスタ形成領域には、ゲート電極の両側における半導体基板１の表面にｐ型不純物をイオン注入し、エクステンション領域２２を形成する。他方、ＮＭＯＳトランジスタ形成領域には、ゲート電極の両側における半導体基板１の表面にｎ型不純物をイオン注入し、エクステンション領域２３を形成する。
【００３６】
次に、ＣＶＤ法により、全面にシリコン酸化膜を堆積した後、このシリコン酸化膜の全面を異方性エッチング（エッチバック）して、各ゲート電極の両側面にのみシリコン酸化膜を残し、サイドウォール２４を形成する。
【００３７】
そして、ＰＭＯＳトランジスタ形成領域には、ゲート電極及びサイドウォール２４の両側における半導体基板１の表面にｐ型不純物をイオン注入し、エクステンション領域２２と一部重畳されてなる深いソース／ドレイン２０を形成する。他方、ＮＭＯＳトランジスタ形成領域には、ゲート電極及びサイドウォール２４の両側における半導体基板１の表面にｎ型不純物をイオン注入し、エクステンション領域２３と一部重畳されてなる深いソース／ドレイン２１を形成する。
【００３８】
しかる後に、全面を覆う数層の層間絶縁膜、コンタクトホールやビアホール、各種配線層等を形成し、最上層に保護絶縁膜（ともに不図示）を形成することにより、半導体基板１上に、コア領域にはＳＯＮＯＳ型のメモリセルのアレイが形成され、周辺回路領域にはＣＭＯＳ型のトランジスタが形成される。このとき、コア領域のビットライン拡散層４は、配線で裏打ちされる。ここで、コア領域の概略図を図６（ａ）に示し、また、図６（ｂ）に図６（ａ）におけるＩ−Ｉ断面図と、ＩＩ−ＩＩ断面図を示す。図６（ａ）に示すように、ビットライン拡散層４には、配線で裏打ちするためのコンタクトホール形成部位２５がワード線１９の１６本につき１本の割合で所定箇所に形成されている。
以上の工程を経ることで、本実施形態の半導体記憶装置が完成する。
【００３９】
本実施形態では、素子分離法として、ＬＯＣＯＳ法を用いたが、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法を用いてもよい。また、プラズマ酸化の方法としては、一般的な枚葉式プラズマチャンバーに原料ガスを入れ、酸素ラジカル（Ｏ＊）を生成する方式でもよい。また、ゲート電極は、多結晶シリコン膜上にタングステンシリサイドを形成したが、コバルトなどを用いて、サリサイド化してもよい。また、コアは、プレーナ型で形成しているが、いわゆるビットライン酸化方式でもよい。また、半導体基板はＮ型でもよく、結晶面方位は（１００）でも（１１１）でもよい。また、ビットラインの裏打ちはワードライン８本につき１本でも、３２本につき１本でも、２０本につき１本でもよい。また、本実施形態におけるコア領域のメモリセルアレイの構造は仮想接地型であるが、ＮＯＲ型でも、ＮＡＮＤ型でも、その他の構造でもよい。
【００４０】
−半導体装置の特性検証結果−
図１で示した半導体装置において、ケミカル酸化膜（第１の絶縁膜）１００の形成を、従来の塩酸を含む溶液により形成したものと、本実施形態に示す硝酸を含む溶液により形成したものとで電気的特性の比較検証を行なった。
【００４１】
図８は、ゲート絶縁膜２００の絶縁耐圧の特性図であり、図８（ａ）は塩酸を含む溶液によりケミカル酸化膜１００を形成した半導体装置の特性図、図８（ｂ）は硝酸を含む溶液によりケミカル酸化膜１００を形成した半導体装置の特性図である。ここで、溶液の濃度としては、１０〜６０ｗｔ％程度である。
【００４２】
これらの特性図は、縦軸に累積不良率、横軸にゲート絶縁膜２００の絶縁破壊に至った電気量を示している。また、実線でつないだ特性は、１つの半導体装置に対するものであり、測定試料としては、ケミカル酸化膜１００形成後、直ちに低温処理（Ｏ＊ラジカル）を行なってゲート絶縁膜２００を形成したものが「１」であり、ケミカル酸化膜１００形成後、１時間放置した後に低温処理してゲート絶縁膜２００を形成したものが「２」、同様に、２時間放置してゲート絶縁膜２００を形成したものが「３」、３時間放置してゲート絶縁膜２００を形成したものを「４」である。
【００４３】
図８（ａ）に示す塩酸を含む溶液によりケミカル酸化膜１００を形成した半導体装置は、ゲート絶縁膜２００を形成するまでの放置時間が長くなると、絶縁耐圧が著しく減少することがわかる。これは、塩酸を含む溶液により形成されたケミカル酸化膜１００は、表面に凹凸を生じて表面積が大きく、有機物等の不純物が付着がしやすくなっており、放置時間の経過にともなって付着する不純物も増加し、この不純物によって絶縁耐圧が著しく減少していくと考えられる。
【００４４】
一方、図８（ｂ）に示す硝酸を含む溶液によりケミカル酸化膜１００を形成した半導体装置は、ゲート絶縁膜２００を形成するまでの放置時間が長くなっても、絶縁耐圧の減少が見られない。これは、硝酸を含む溶液により形成されたケミカル酸化膜１００は、均一で緻密な膜であり、有機物等の不純物の付着がしにくく、放置時間が長くなっても付着する不純物はそれほど変わらないため、絶縁耐圧の減少も起こらないと考えられる。
【００４５】
図８に示した検証結果により、塩酸を含む溶液よりも強酸化性溶液である硝酸を含む溶液を用いてケミカル酸化膜１００を形成することで、絶縁膜の絶縁劣化を防止することができることを実証できた。
【００４６】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４７】
（付記１）　半導体基板の表面を洗浄した後、強酸化性溶液により前記半導体基板の表面を酸化して第１の絶縁膜を形成する工程と、
低温処理により前記第１の絶縁膜を包含した第２の絶縁膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００４８】
（付記２）　前記第２の絶縁膜を、ラジカルを含む雰囲気中で形成することを特徴とする付記１に記載の半導体装置の製造方法。
【００４９】
（付記３）　前記第２の絶縁膜を、酸化物ラジカルを含む雰囲気中でプラズマ酸化により形成することを特徴とする付記１に記載の半導体装置の製造方法。
【００５０】
（付記４）　前記第２の絶縁膜を、窒化物ラジカルを含む雰囲気中でプラズマ窒化により形成することを特徴とする付記１に記載の半導体装置の製造方法。
【００５１】
（付記５）　前記第２の絶縁膜を、ＯＮＯ膜として形成することを特徴とする付記１に記載の半導体装置の製造方法。
【００５２】
（付記６）　前記強酸化性溶液が硝酸を含む溶液であることを特徴とする付記１〜５のいずれか１項に記載の半導体装置の製造方法。
【００５３】
（付記７）　前記硝酸を含む溶液の温度が７０℃以上であることを特徴とする付記６に記載の半導体装置の製造方法。
【００５４】
（付記８）　前記強酸化性溶液がオゾンを含む溶液であることを特徴とする付記１〜５のいずれか１項に記載の半導体装置の製造方法。
【００５５】
（付記９）　前記低温処理は、６５０℃以下で行なわれることを特徴とする付記１〜８のいずれか１項に記載の半導体装置の製造方法。
【００５６】
（付記１０）　前記第１の絶縁膜の膜厚が１ｎｍ以上であることを特徴とする付記１〜９のいずれか１項に記載の半導体装置の製造方法。
【００５７】
（付記１１）　前記第２の絶縁膜がゲート絶縁膜またはトンネル絶縁膜であることを特徴とする付記１〜１０のいずれか１項に記載の半導体装置の製造方法。
【００５８】
【発明の効果】
本発明によれば、低温処理により第２の絶縁膜を形成するときに、強酸化性溶液により形成された第１の絶縁膜を包含するようにすることで、有機物等の不純物が少ない絶縁膜とすることができる。これにより、半導体基板へのストレス低減を図りつつ、ゲート絶縁膜の絶縁劣化を防止した半導体装置の製造方法を実現することができる。
【図面の簡単な説明】
【図１】本発明における半導体装置の製造方法の骨子を示す概略図である。
【図２】本発明の実施形態におけるＳＯＮＯＳ型半導体記憶装置の製造方法を工程順に示した概略断面図である。
【図３】図２に引き続き、本発明の実施形態におけるＳＯＮＯＳ型半導体記憶装置の製造方法を工程順に示した概略断面図である。
【図４】図３に引き続き、本発明の実施形態におけるＳＯＮＯＳ型半導体記憶装置の製造方法を工程順に示した概略断面図である。
【図５】図４に引き続き、本発明の実施形態におけるＳＯＮＯＳ型半導体記憶装置の製造方法を工程順に示した概略断面図である。
【図６】本実施形態におけるＳＯＮＯＳ型半導体記憶装置のメモリ領域の概略図である。
【図７】プラズマ酸化処理及びプラズマ窒化処理を行なうプラズマ処理装置の概略構成図である。
【図８】ゲート絶縁膜の絶縁耐圧の特性図である。
【符号の説明】
１００　ケミカル酸化膜（第１の絶縁膜）
２００　ゲート絶縁膜（第２の絶縁膜）
１　半導体基板
２　Ｎウエル
３　Ｐウエル
４　ビットライン拡散層
１１　シリコン酸化膜（ＳｉＯ２膜）
１２　シリコン窒化膜
１３　素子分離用のシリコン酸化膜
１４　ケミカル酸化膜（第１の絶縁膜）
１５　ＯＮＯ膜
１５ａ　トンネル酸化膜（シリコン酸化膜）
１５ｂ　非結晶シリコン膜
１５ｃ　シリコン窒化膜
１５ｄ　シリコン酸化膜
１６　ゲート絶縁膜
１７　ゲート絶縁膜
１８　多結晶シリコン膜
１９　タングステンシリサイド（ワード線）
２０、２１　ソース／ドレイン
２２、２３　エクステンション領域
２４　サイドウォール
２５　コンタクトホール形成部位
３１〜３５　レジストパターン
【図１】
2004111737.tif 000003
【図２】
2004111737.tif 000004
【図３】
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【図４】
2004111737.tif 000006
【図５】
2004111737.tif 000007
【図６】
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【図７】
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【図８】
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