(57)【要約】【課題】チャネル長のばらつきを低減した横型パワーＭＯＳトランジスタおよびその製造方法を提供することを目的とする。【解決手段】シリコン基板３１の上にシリコン酸化膜３２が形成され、この上にＮ−型シリコン層３３が形成されて構成されたＳＯＩ基板３０のシリコン層３３には、溝４５が形成されている。そして、シリコン層３３に形成されたシリコン酸化膜３２まで到達したＰ型ベース領域３５は、溝４５を含むシリコン層３３の表面からの斜めイオン注入により形成されている。また、ベース領域３５に形成されたＮ＋型ソース領域３７は、溝４５を含むベース領域３５の表面からの斜めイオン注入により形成されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体支持基板上に埋込絶縁膜が形成され、この埋込絶縁膜上に半導体層が形成されて構成されたＳＯＩ基板を用い、前記半導体層の表面にゲート絶縁膜を介してポリシリコンからなるゲート電極が形成されているとともに、前記半導体層にゲート電極直下の半導体層を含んでベース領域が埋込絶縁膜まで到達して形成され、このベース領域にゲート電極直下でベース領域端から所定距離離間してソース領域が形成された横型パワーＭＯＳトランジスタにおいて、
前記ベース領域からソース領域に跨る表面にベース領域およびソース領域に内包されるように溝が形成され、この溝により前記ベース領域およびソース領域が斜めイオン注入により形成可能となるようにしたことを特徴とする横型パワーＭＯＳトランジスタ。
【請求項２】
半導体支持基板上に埋込絶縁膜が形成され、この埋込絶縁膜上に半導体層が形成されて構成されたＳＯＩ基板を用い、前記半導体層の表面にゲート絶縁膜を介してポリシリコンからなるゲート電極が形成されているとともに、前記半導体層にゲート電極直下の半導体層を含んでベース領域が埋込絶縁膜まで到達して形成され、このベース領域にゲート電極直下でベース領域端から所定距離離間してソース領域が形成された横型パワーＭＯＳトランジスタの製造方法において、
前記半導体層のベース領域およびソース領域が形成される領域に溝を形成する工程と、
前記溝を含む半導体層表面からの斜めイオン注入により前記ベース領域を形成する工程と、
前記溝を含む半導体層表面からの斜めイオン注入により前記ソース領域を形成する工程とを具備したことを特徴とする横型パワーＭＯＳトランジスタの製造方法。
【請求項３】
前記ベース領域を形成するための斜めイオン注入が異なるイオン注入条件を有する複数段階で行われることを特徴とする請求項２記載の横型パワーＭＯＳトランジスタの製造方法。
【請求項４】
前記ベース領域を形成するための斜めイオン注入が、前記複数段階のうち少なくとも第１段階は、フォトグラフィ法によるレジストパターンをマスクにして行われ、その段階より後の段階は、前記ゲート電極をマスクにしてセルフアラインで行われることを特徴とする請求項３記載の横型パワーＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、横型パワーＭＯＳトランジスタおよびその製造方法に関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いた横型パワーＭＯＳトランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
リレー装置として、従来の電磁リレー装置に代わり小型、高感度、高速、高信頼性化等した光結合型半導体リレー装置が用いられている。この光結合型半導体リレー装置は、電気信号を半導体発光素子、例えば、発光ダイオードで光信号に変換し、発光ダイオードと光結合された半導体光起電素子、例えば、光起電ダイオード（ＰＶＤ；Ｐｈｏｔｏ  Ｖｏｌｔａｉｃ  Ｄｉｏｄｅ）アレーで光信号を電気信号に変換し、この電気信号によってスイッチ素子としてのパワーＭＯＳトランジスタを駆動させ、出力接点信号を得るようにしている。このパワーＭＯＳトランジスタとして、低オン抵抗化および低容量化による性能向上のために、ＳＯＩ基板を用いた横型二重拡散型ＭＯＳＦＥＴが提案されている（例えば、特許文献１参照。）。
【０００３】
以下、図４を参照して、この種の従来の横型パワーＭＯＳトランジスタ１００について説明する。ＳＯＩ基板２０は、Ｎ型またはＰ型のシリコン基板１の上にシリコン酸化膜２が形成され、このシリコン酸化膜２の上にシリコン層３が形成されて構成されている。シリコン層３は、後述する各領域が形成されていない状態で、Ｎ−型不純物層を形成している。シリコン層３には、表面層にシリコン酸化膜２まで到達していない所定深さのＮ型ウェル領域４とシリコン酸化膜２まで到達したＰ型ベース領域５とが離間して形成されている。そして、Ｎ型ウェル領域４の表面層にＮ型ウェル領域４端から離間してＮ＋型ドレイン領域６が形成され、ベース領域５の表面層にベース領域５端からチャネル長として所定距離離間してＮ＋型ソース領域７が形成されている。シリコン層３とソース領域７との間のベース領域５上にゲート絶縁膜としての薄いシリコン酸化膜８を介してポリシリコンからなるゲート電極９が形成されている。シリコン層３とドレイン領域６との間のＮ型ウェル領域４上にフィールド酸化膜としての厚いシリコン酸化膜１０が形成されている。ゲート電極９から層間絶縁膜１１により絶縁されて、ドレイン領域６に電気的接触するドレイン電極１２が形成され、ベース領域５とソース領域７とに電気的接触するソース電極１３が形成されている。
【０００４】
上記構成のＭＯＳトランジスタ１００の製造方法について、図５（ａ）〜（ｃ）および図４を参照して説明する。
先ず、第１工程は、この工程の完了後を図５（ａ）に示すように、シリコン基板１の上にシリコン酸化膜２が形成され、シリコン酸化膜２の上にＮ−型シリコン層３が形成されたＳＯＩ基板２０を準備する。そして、ＬＯＣＯＳ酸化法によりフィールド酸化膜としての厚いシリコン酸化膜１０を形成して後、熱酸化法によりイオン注入のための薄いシリコン酸化膜２１を形成し、フォトリソグラフィ法によるレジストパターン２２をマスクにして、イオン注入法によりシリコン層３の表面層内に選択的に燐（Ｐ）を注入する。そして、レジストパターン２２を除去して後、熱拡散してＮ型ウェル領域４を形成する。
【０００５】
次に、第２工程は、この工程の完了後を図５（ｂ）に示すように、第１工程完了後、ウェットエッチ法によりシリコン酸化膜２１を除去して後、熱酸化法によりゲート絶縁膜としての薄いシリコン酸化膜８を形成する。そして、その上からＣＶＤ法によりポリシリコン膜を成長させ、レジストパターンをマスクに不要部分をドライエッチングにより除去して、ゲート電極９を形成する。そして、フォトリソグラフィ法によるレジストパターン２３をマスクにして、イオン注入法によりシリコン層３の表面層内に選択的にホウ素（Ｂ）を注入する。そして、レジストパターン２３を除去して後、熱拡散してシリコン酸化膜２まで到達したＰ型ベース領域５を形成する。
【０００６】
次に、第３工程は、この工程の完了後を図５（ｃ）に示すように、第２工程完了後、フォトリソグラフィ法によるレジストパターン２４をマスクとするとともに、ゲート電極９をマスクとするセルフアラインで、イオン注入法によりＮ型ウェル領域４およびベース領域５の表面層内に選択的にヒ素（Ａｓ）を注入する。そして、レジストパターン２４を除去して後、熱拡散してＮ型ウェル領域４の表面層にＮ＋型ドレイン領域６およびベース領域５の表面層にＮ＋型ソース領域７を形成する。
【０００７】
次に、第４工程は、この工程の完了後を図４に示すように、第３工程完了後、ＳＯＩ基板２０の表面をＣＶＤ法により層間絶縁膜１１で被覆する。ベース領域５、ドレイン領域６およびソース領域７の表面が露出するように層間絶縁膜１１およびシリコン酸化膜８にコンタクト窓を形成して後、その上からスパッタ法によりアルミニウム膜で被覆し、このアルミニウム膜をフォトリソグラフィ法およびドライエッチ法により選択的に除去して、ドレイン領域６と電気的接触するドレイン電極１２と、ベース領域５およびソース領域７と電気的接触するソース電極１３とを形成する。
【０００８】
【特許文献１】
特許第２９４３９２２号公報（図１）
【０００９】
【発明が解決しようとする課題】
ところで、上述した従来の横型パワーＭＯＳトランジスタ１００は、シリコン層３の表面層内にボロンを注入した後、熱拡散によりシリコン酸化膜２まで到達した深いＰ型ベース領域５を形成することにより、チャネル長を規制するゲート電極９直下でのベース領域５の横方向の拡散長を決定しているため、熱拡散による拡散バラツキにより、チャネル長のコントロール性が低いという問題がある。本発明は上記の問題点を解決するためになされたもので、チャネル長のコントロール性を向上させた横型パワーＭＯＳトランジスタおよびその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の横型パワーＭＯＳトランジスタは、半導体支持基板上に埋込絶縁膜が形成され、この埋込絶縁膜上に半導体層が形成されて構成されたＳＯＩ基板を用い、前記半導体層の表面にゲート絶縁膜を介してポリシリコンからなるゲート電極が形成されているとともに、前記半導体層にゲート電極直下の半導体層を含んでベース領域が埋込絶縁膜まで到達して形成され、このベース領域にゲート電極直下でベース領域端から所定距離離間してソース領域が形成された横型パワーＭＯＳトランジスタにおいて、前記ベース領域からソース領域に跨る表面にベース領域およびソース領域に内包されるように溝が形成され、この溝により前記ベース領域およびソース領域が斜めイオン注入により形成可能となるようにしたことを特徴とする。
本発明の横型パワーＭＯＳトランジスタの製造方法は、半導体支持基板上に埋込絶縁膜が形成され、この埋込絶縁膜上に半導体層が形成されて構成されたＳＯＩ基板を用い、前記半導体層の表面にゲート絶縁膜を介してポリシリコンからなるゲート電極が形成されているとともに、前記半導体層にゲート電極直下の半導体層を含んでベース領域が埋込絶縁膜まで到達して形成され、このベース領域にゲート電極直下でベース領域端から所定距離離間してソース領域が形成された横型パワーＭＯＳトランジスタの製造方法において、前記半導体層のベース領域およびソース領域が形成される領域に溝を形成する工程と、前記溝を含む半導体層表面からの斜めイオン注入により前記ベース領域を形成する工程と、前記溝を含む半導体層表面からの斜めイオン注入により前記ソース領域を形成する工程とを具備したことを特徴とする。
また、上記製造方法において、前記ベース領域を形成するための斜めイオン注入が異なるイオン注入条件を有する複数段階で行われることを特徴とする。
また、上記製造方法において、前記ベース領域を形成するための斜めイオン注入が、前記複数段階のうち少なくとも第１段階は、フォトグラフィ法によるレジストパターンをマスクにして行われ、その段階より後の段階は、前記ゲート電極をマスクにしてセルフアラインで行われることを特徴とする。
【００１１】
【発明の実施の形態】
以下に、本発明の一実施例のＳＯＩ基板を用いた横型パワーＭＯＳトランジスタ２００について、図１を参照して説明する。ＳＯＩ基板３０は、半導体支持基板である、例えば、厚さ３００μｍ、抵抗値５Ωｃｍ程度のＮ型（隣添加）またはＰ型（ホウ素添加）のシリコン基板３１の上に埋込絶縁膜である、例えば、厚さ３μｍのシリコン酸化膜３２が形成され、このシリコン酸化膜３２の上に半導体層である、例えば、厚さ１μｍのシリコン層３３が形成されて構成されている。シリコン層３３は、初期層として（後述する各領域が形成されていない状態で）、例えば、抵抗値０．５Ωｃｍ程度の低濃度一導電型であるＮ−型不純物層を形成している。シリコン層３３には、例えば、深さ０．６μｍ、不純物濃度１  ｘ  １０１７／ｃｍ３  程度のＮ型ウェル領域３４と、シリコン酸化膜３２まで到達した、例えば、表面の不純物濃度が１  ｘ  １０１８／ｃｍ３  程度の他導電型であるＰ型ベース領域３５とが離間して形成されている。そして、Ｎ型ウェル領域３４の表面層にＮ型ウェル領域３４端から離間して、例えば、深さ０．２μｍ、不純物濃度１  ｘ  １０２０／ｃｍ３程度のＮ＋型ドレイン領域３６が形成されている。また、ベース領域３５の表面層にベース領域３５端からチャネル長として所定距離離間して、例えば、深さ０．２μｍ、不純物濃度１  ｘ  １０２０／ｃｍ３程度のＮ＋型ソース領域３７が形成されている。本発明の特徴は、ベース領域３５およびソース領域３７の表面形状にあり、ベース領域３５からソース領域３７に跨る表面にベース領域３５およびソース領域３７に内包されるように溝４５が形成され、この溝４５によりベース領域３５およびソース領域３７が後述する製造工程での斜めイオン注入により形成可能となる構成としている。
【００１２】
シリコン層３３とソース領域３７との間のベース領域３５上にゲート絶縁膜としての、例えば、厚さ５０ｎｍ程度の薄いシリコン酸化膜３８を介して、例えば、厚さ０．３μｍ程度のポリシリコンからなるゲート電極３９が形成されている。ベース領域３５とドレイン領域３６との間のシリコン層３３およびＮ型ウェル領域３４上にフィールド酸化膜としての、例えば、厚さ０．３μｍ程度の厚いシリコン酸化膜４０が形成されている。ゲート電極３９から、例えば、厚さ０．５μｍ程度の層間絶縁膜４１により絶縁されて、ドレイン領域３６に電気的接触する、例えば、厚さ１μｍ程度のアルミニウムからなるドレイン電極４２が形成され、ベース領域３５とソース領域３７とに電気的接触する、例えば、厚さ１μｍ程度のアルミニウムからなるソース電極４３が形成されている。
【００１３】
上記構成のＭＯＳトランジスタの製造方法について、図２（ａ）〜（ｂ）、図３（ｃ）〜（ｄ）および図１を参照して説明する。
先ず、第１工程は、この工程の完了後を図２（ａ）に示すように、シリコン基板３１の上にシリコン酸化膜３２が形成され、このシリコン酸化膜３２の上にＮ−型シリコン層３３が形成されたＳＯＩ基板３０を準備する。そして、ＬＯＣＯＳ酸化法によりフィールド酸化膜としての厚いシリコン酸化膜４０を形成して後、熱酸化法によりイオン注入のための薄いシリコン酸化膜５１を形成し、フォトリソグラフィ法によるレジストパターン５２をマスクにして、イオン注入法によりシリコン層３３の表面層内に選択的に燐（Ｐ）を注入する。そして、レジストパターン５２を除去して後、熱拡散してＮ型ウェル領域３４を形成する。尚、Ｎ型ウェル領域３４は、図では、シリコン酸化膜３２に到達していないものを例としているが、シリコン酸化膜３２に到達するものであってもよい。
【００１４】
次に、第２工程は、この工程の完了後を図２（ｂ）に示すように、第１工程完了後、フォトリソグラフィ法によるレジストパターン５３をマスクにして、ドライエッチ法によりシリコン層３３の表面のベース領域３５が形成される領域の所定位置を選択的にエッチングして溝４５を形成する。その後、レジストパターン５３を除去する。
【００１５】
次に、第３工程は、この工程の完了後を図３（ｃ）に示すように、第２工程完了後、ウェットエッチ法によりシリコン酸化膜５１を除去して後、熱酸化法によりゲート絶縁膜としての薄いシリコン酸化膜３８を形成する。そして、その上からＣＶＤ法によりポリシリコン膜を成長させ、レジストパターンをマスクに不要部分をドライエッチングにより除去して、ゲート電極３９を形成する。そして、フォトリソグラフィ法によるレジストパターン５４をマスクおよびゲート電極３９をマスクにして、斜めイオン注入法により、イオン注入条件（注入角度、エネルギーおよびドーズ量）を複数段階に変えて溝４５を含むシリコン層３３の表面層内に選択的にホウ素（Ｂ）を注入して、シリコン酸化膜３２まで到達したＰ型ベース領域３５を形成する。イオン注入条件は、ゲート電極３９直下のベース領域３５表面の不純物濃度が均一となるように望ましい条件に設定する。例えば、第１段階は、ゲート電極３９端から所定距離、例えば０．１μｍ程度、ゲート電極３９内側に入り込んだレジストパターン５４をマスクにして、注入角度（基板の法線からの傾斜角）３０°、エネルギー３００ｋｅＶ、ドーズ量１  ｘ  １０１４／ｃｍ２の条件でイオン注入を行う。このとき、レジストパターン側面より一部ゲート電極３９およびシリコン酸化膜３８を突抜けてゲート電極直下にベース領域３５が形成される。そして、第２段階は、レジストパターン５４を除去して後、ゲート電極３９をマスクとするセルフアラインで、注入角度４５°、エネルギー１００ｋｅＶ、ドーズ量３  ｘ  １０１３／ｃｍ２の条件でイオン注入を行う。第３段階も、ゲート電極３９をマスクにセルフアラインで、注入角度６０°、エネルギー７０ｋｅＶ、ドーズ量  １ｘ  １０１４／ｃｍ２、の条件でイオン注入を行う。その後、熱拡散は行わず、不純物の活性化は後工程の高温短時間のアニールで行う。
【００１６】
次に、第４工程は、この工程の完了後を図３（ｄ）に示すように、第３工程完了後、フォトリソグラフィ法によるレジストパターン５５をマスクとするとともに、ゲート電極３９をマスクとするセルフアラインで、斜めイオン注入法によりＮ型ウェル領域３４の表面層内およびベース領域３５の溝４５を含む表面層内に選択的にヒ素（Ａｓ）を、例えば、注入角度４５°、エネルギー７０ｋｅＶ、ドーズ量２  ｘ  １０１５／ｃｍ２の条件で注入してＮ型ウェル領域３４の表面層にドレイン領域３６およびベース領域３５の溝４５を含む表面層にソース領域３７を形成する。そして、レジストパターン５５を除去して後、熱拡散は行わず、ベース領域３５、ドレイン領域３６およびソース領域３７の不純物の活性化のための高温短時間、例えば、１０００℃、３０分のアニールを行う。
【００１７】
次に、第５工程は、この工程の完了後を図１に示すように、第４工程完了後、ＳＯＩ基板３０の表面をＣＶＤ法により層間絶縁膜４１で被覆する。ベース領域３５、ドレイン領域３６およびソース領域３７の表面が露出するように層間絶縁膜４１およびシリコン酸化膜３８にコンタクト窓を形成して後、その上からスパッタ法によりアルミニウム膜で被覆し、このアルミニウム膜をフォトリソグラフィ法およびドライエッチ法により選択的に除去して、ドレイン領域３６と電気的接触するドレイン電極４２と、ベース領域３５およびソース領域３７と電気的接触するソース電極４３とを形成する。
【００１８】
以上の製造方法によれば、ベース領域３５を形成するとき、シリコン層３３に溝４５を形成し、その溝４５を含むシリコン層３３の表面から斜めイオン注入法により不純物を注入し、その不純物の熱拡散は行わない。そのため、熱拡散によるベース領域３５の横方向の拡散バラツキが発生せず、チャネル長のコントロール性を向上することができる。その結果、耐圧、オン抵抗、閾値電圧およびドレイン・ソース間リーク電流等の電気的特性の安定化した横型パワーＭＯＳトランジスタ２００を製造することができる。
【００１９】
尚、上記実施例では、一導電型としてＮ型、他導電型としてＰ型で説明したが、一導電型としてＰ型、他導電型としてＮ型で実施することもできる。
【００２０】
【発明の効果】
本発明の横型パワーＭＯＳトランジスタによれば、、熱拡散によるベース領域３５の横方向の拡散バラツキが発生せず、、横型パワーＭＯＳトランジスタの電気的特性を安定化させることができる。
【図面の簡単な説明】
【図１】本発明の一実施例の横型パワーＭＯＳトランジスタの主要部断面図。
【図２】図１の横型パワーＭＯＳトランジスタの製造工程を示す主要部断面図。
【図３】図２に続く工程を示す主要部断面図。
【図４】従来の横型パワーＭＯＳトランジスタの主要部断面図。
【図５】図４の横型パワーＭＯＳトランジスタの製造工程を示す主要部断面図。
【符号の説明】
３０  ＳＯＩ基板
３１  シリコン基板（半導体支持基板）
３２  シリコン酸化膜（埋込絶縁膜）
３３  Ｎ−型シリコン層（半導体層）
３４  Ｎ型ウェル領域
３５  Ｐ型ベース領域
３６  Ｎ＋型ドレイン領域
３７  Ｎ＋型ソース領域
３８  シリコン酸化膜（ゲート絶縁膜）
３９  ゲート電極
４５  溝
【図１】
2004296605.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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