(57)【要約】【課題】複数の電源系統を有する半導体装置において、一方の電源系に属する回路から出力された信号を、異なる電源系に属する回路の入力信号として受け取る構成の回路のインターフェース用トランジスタのゲート酸化膜の静電気サージによる破壊を防止した半導体装置を提供すること。【解決手段】例えばレベルシフタ回路などのような、複数の電源系を有し、第１の電源系に属すると共に第２の回路へ信号を出力するための第１のトランジスタを含む第１の回路と、第２の電源系に属すると共に前記第１の電源系に属する前記第１の回路の信号をゲート入力信号として受け取る第２のトランジスタを含む第２の回路と、を含んで構成される半導体装置において、第１のトランジスタ及び／又は第２のトランジスタの構成を、ソース及びドレインとしての不純物拡散層１０６上に、不純物拡散層１０６と金属配線とを接続するコンタクトホール１０８周辺にサリサイド層１１０が設けられると共に、当該コンタクトホール１０８からゲート１１２までの間にサリサイド層非形成領域１０が設けられた構成とする。【選択図】  図２
2004221324.tif 000002
【特許請求の範囲】
【請求項１】
複数の電源系を有し、第１の電源系に属すると共に第２の回路へ信号を出力するための第１のトランジスタを含む第１の回路と、第２の電源系に属すると共に前記第１の電源系に属する前記第１の回路の信号をゲート入力信号として受け取る第２のトランジスタを含む第２の回路と、を含んで構成される半導体装置であって、
前記第１の回路を構成する第１のトランジスタは、ソース及びドレインとしての不純物拡散層上に、当該不純物拡散層と金属配線とを接続するコンタクトホール周辺にシリコン及び金属を含んで構成される化合物層が設けられると共に、当該コンタクトホールからゲートまでの間にシリコン及び金属の化合物層の非形成領域が設けられること特徴とする半導体装置。
【請求項２】
前記第１の回路を構成する第１のトランジスタは、直列に接続された同一種の複数のトランジスタを含んで構成され、それら複数のトランジスタのうち少なくとも一つは、ソース及びドレインとしての不純物拡散層上に、当該不純物拡散層と金属配線とを接続するコンタクトホール周辺にシリコン及び金属を含んで構成される化合物層が設けられると共に、当該コンタクトホールからゲートまでの間にシリコン及び金属の化合物層の非形成領域が設けられること特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の回路を構成する第１のトランジスタは、直列に接続された同一種の複数のトランジスタを含んで構成されると共に、それら複数のトランジスタのうち少なくとも一つは、当該不純物拡散層上に、ソース及びドレインとしての不純物拡散層と金属配線とを接続するコンタクトホール周辺にシリコン及び金属を含んで構成される化合物層が設けられると共に、当該コンタクトホールからゲートまでの間にシリコン及び金属の化合物層の非形成領域が設けられ、且つゲートを前記第１の電源系に常時オン状態の電位となるように接続されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の回路を構成する第１のトランジスタは、直列に接続された異種の複数のトランジスタを含んで構成されると共に、それら複数のトランジスタのうち回路動作に寄与しない少なくとも一つは、ソース及びドレインとしての不純物拡散層上に、当該不純物拡散層と金属配線とを接続するコンタクトホール周辺にシリコン及び金属を含んで構成される化合物層が設けられると共に、当該コンタクトホールからゲートまでの間にシリコン及び金属の化合物層の非形成領域が設けられ、且つゲートを前記第１の電源系に常時オン状態の電位となるように接続されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
さらに、保護トランジスタを含むと共に、前記複数の電源系と接続される保護回路が設けられることを特徴とする請求項１に記載の半導体装置。
【請求項６】
複数の電源系を有し、第１の電源系に属すると共に第２の回路へ信号を出力するための第１のトランジスタを含む第１の回路と、第２の電源系に属すると共に前記第１の電源系に属する前記第１の回路の信号をゲート入力信号として受け取る第２のトランジスタを含む第２の回路と、を含んで構成される半導体装置であって、
前記第２の回路を構成する第２のトランジスタは、ソース及びドレインとしての不純物拡散層上に、当該不純物拡散層と金属配線とを接続するコンタクトホール周辺にシリコン及び金属を含んで構成される化合物層が設けられると共に、当該コンタクトホールからゲートまでの間にシリコン及び金属の化合物層の非形成領域が設けられること特徴とする半導体装置。
【請求項７】
前記第２の回路を構成する第２のトランジスタは、直列に接続された同一種の複数のトランジスタを含んで構成され、それら複数のトランジスタのうち少なくとも一つは、ソース及びドレインとしての不純物拡散層上に、当該不純物拡散層と金属配線とを接続するコンタクトホール周辺にシリコン及び金属を含んで構成される化合物層が設けられると共に、当該コンタクトホールからゲートまでの間にシリコン及び金属の化合物層の非形成領域が設けられること特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２の回路を構成する第２のトランジスタは、直列に接続された同一種の複数のトランジスタを含んで構成されると共に、それら複数のトランジスタのうち少なくとも一つは、当該不純物拡散層上に、ソース及びドレインとしての不純物拡散層と金属配線とを接続するコンタクトホール周辺にシリコン及び金属を含んで構成される化合物層が設けられると共に、当該コンタクトホールからゲートまでの間にシリコン及び金属の化合物層の非形成領域が設けられ、且つゲートを前記第２の電源系に常時オン状態の電位となるように接続されることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記第２の回路を構成する第２のトランジスタは、直列に接続された異種の複数のトランジスタを含んで構成されると共に、それら複数のトランジスタのうち回路動作に寄与しない少なくとも一つは、ソース及びドレインとしての不純物拡散層上に、当該不純物拡散層と金属配線とを接続するコンタクトホール周辺にシリコン及び金属を含んで構成される化合物層が設けられると共に、当該コンタクトホールからゲートまでの間にシリコン及び金属の化合物層の非形成領域が設けられ、且つゲートを前記第２の電源系に常時オン状態の電位となるように接続されることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
さらに、保護トランジスタを含むと共に、前記複数の電源系と接続される保護回路が設けられることを特徴とする請求項６に記載の半導体装置。
【請求項１１】
複数の電源系を有し、第１の電源系に属すると共に第２の回路へ信号を出力するための第１のトランジスタを含む第１の回路と、第２の電源系に属すると共に前記第１の電源系に属する前記第１の回路の信号をゲート入力信号として受け取る第２のトランジスタを含む第２の回路と、を含んで構成される半導体装置であって、
前記第１及び２の回路を構成する第１及び２のトランジスタは、ソース及びドレインとしての不純物拡散層上に、当該不純物拡散層と金属配線とを接続するコンタクトホール周辺にシリコン及び金属を含んで構成される化合物層が設けられると共に、当該コンタクトホールからゲートまでの間にシリコン及び金属の化合物層の非形成領域が設けられること特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、レベルシフタ回路などの、複数の電源系を有し、一方の電源系に属する回路から出力された信号を、異なる電源系に属する回路の入力信号として受け取る構成の回路を含む半導体装置、詳しくは、回路を構成するトランジスタとして、不純物拡散層の寄生抵抗を下げるためにシリコンと金属の化合物層（以下、サリサイド層と記す）を不純物拡散層の表面に形成する、いわゆるサリサイド構造を採用したトランジスタを用いた半導体装置に関する。
【０００２】
【従来の技術】
近年、複数の電源系統を有する半導体装置が主流になっている。例えば、各種表示装置を駆動するドライバＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）では、消費電力を低減させるために、制御系を低電圧（例えば３Ｖ）で駆動し、表示装置への出力電圧には、数１０Ｖの高電圧を供給して、表示品質（コントラスト）を保護するような構成となっている。また、一般的にシステムＬＳＩと呼ばれる半導体装置でも、論理回路を低電圧（例えば３Ｖ）で駆動し、出力電圧には制御対象となる半導体装置に必要な電圧（例えば５Ｖ）を供給出来るような構成になっている。この種の半導体装置には、複数の電源系統が存在し、一方の電源系に属する回路から出力された信号を、異なる電源系に属する回路の入力信号として受け取る構成の回路が含まれている。
【０００３】
このような、複数の電源系統を有する半導体装置（例えば、レベルシフタ回路など、一方の電源系に属する回路から出力された信号を、異なる電源系に属する回路の入力信号として受け取る構成の回路を含む半導体装置）においても、一般的な半導体装置と同様に、静電破壊（ＥＳＤ）などから動作回路を保護するために、保護回路が設けられるのが通常である。
【０００４】
近年、この保護回路を構成する保護トランジスタには、デバイスのクロック周波数が高速化し、寄生抵抗を出来るだけ抑えるようにソース／ドレイン上にサリサイド層を形成する構造、いわゆるサリサイド構造のトランジスタが主流になってきているが、このサリサイド構造のトランジスタは低抵抗であり、静電気サージによって容易に破壊されてしまうといった問題がある。このため、保護トランジスタが静電気サージによって容易に破壊されないように高抵抗化するため、例えば、ＵＳＰ５０２１８５３には、保護回路を構成するトランジスタとして、選択的に低抵抗のシリサイド層を形成しない構造のトランジスタを作製する方法が開示されている。また、特開平９−０２３００５号公報には、高抵抗のＴｉｘＮｙＳｉ層（ミキシング層）を設けた構成のトランジスタが開示されている。
【０００５】
【特許文献１】
ＵＳＰ５０２１８５３
【特許文献２】
特開平９−０２３００５号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、高抵抗化した保護トランジスタで構成される保護回路を使用することは、電源から侵入した静電気サージ電圧が動作回路を伝わり易くなっている一方で、保護回路に静電気サージが伝わり難くなることを意味しており、従来は有効だった保護回路では役に立たなくなることを示している。
【０００７】
従って、本発明は、複数の電源系統を有する半導体装置において、一方の電源系に属する回路から出力された信号を、異なる電源系に属する回路の入力信号として受け取る構成の回路のインターフェース用トランジスタのゲート酸化膜の静電気サージによる破壊を防止した半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題は、以下の手段により解決される。即ち、
本発明の半導体装置は、複数の電源系を有し、第１の電源系に属すると共に第２の回路へ信号を出力するための第１のトランジスタを含む第１の回路と、第２の電源系に属すると共に前記第１の電源系に属する前記第１の回路の信号をゲート入力信号として受け取る第２のトランジスタを含む第２の回路と、を含んで構成される半導体装置であって、
前記第１の回路を構成する第１のトランジスタ及び／又は前記第２の回路を構成する第２のトランジスタは、ソース及びドレインとしての不純物拡散層上に、当該不純物拡散層と金属配線とを接続するコンタクトホール周辺にシリコン及び金属を含んで構成される化合物層が設けられると共に、当該コンタクトホールからゲートまでの間にシリコン及び金属の化合物層の非形成領域が設けられること特徴としている。
【０００９】
本発明の半導体装置は、例えばレベルシフタ回路などの、複数の電源系を有し、一方の電源系に属する回路から出力された信号を、異なる電源系に属する回路の入力信号として受け取る構成の回路を含む半導体装置であり、この動作回路に用いられるインターフェイス用トランジスタとして、静電気サージが流れ難いサリサイド構造のトランジスタ、即ち、ソース及びドレインとしての不純物拡散層上に、当該不純物拡散層と金属配線とを接続するコンタクトホール周辺にシリコン及び金属を含んで構成される化合物層（サリサイド層）が設けられると共に、当該コンタクトホールからゲートまでの間にシリコン及び金属の化合物層の非形成領域が設けられた、高抵抗のトランジスタを用いることで、静電気サージを流れ難くして、インターフェース用トランジスタのゲート酸化膜の静電気サージによる破壊を防止する。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。なお、実質的に同様の機能を有するものには、全図面通して同じ符号を付して説明し、場合によってはその説明を省略することがある。
【００１１】
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体装置を構成するレベルシフタ回路を示す回路図である。第１の実施の形態に係る半導体装置を構成するレベルシフタ回路におけるトランジスタを示す平面図である。図３は、第１の実施の形態に係る半導体装置のレベルシフタ回路における他のトランジスタを示す平面図である。
【００１２】
本実施形態は、図１に示すようにレベルシフタ回路であり、電源ＶＤＤ−Ａに属する出力回路（第１の回路）と、電源ＶＤＤ−Ｂに属する入力回路（第２の回路）と、保護回路と、を含み、電源ＶＤＤ−Ａに属する出力回路から出力された信号を、電源ＶＤＤ−Ｂに属する入力回路の入力信号として受け取る構成である。
【００１３】
出力回路は、電源線３と接地線１ａとの間に、直列に接続されたＰチャンネルＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、以下、ＰＭＯＳという）トランジスタＴｒ１（第１のトランジスタ）及びＮチャンネルＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、以下、ＮＭＯＳという）トランジスタＴｒ５（第１のトランジスタ）と、直列に接続されたＰＭＯＳトランジスタＴｒ２（第１のトランジスタ）及びＮＭＯＳトランジスタＴｒ６（第１のトランジスタ）と、が並列して接続されている。ＰＭＯＳトランジスタＴｒ１のドレインとＮＭＯＳトランジスタＴｒ５のドレインは短絡され、ＰＭＯＳトランジスタＴｒ２及びＮＭＯＳトランジスタＴｒ６のゲートへと接続さると共に、入力回路を構成するＮＭＯＳトランジスタＴｒ８のゲートへと接続されている。また、ＰＭＯＳトランジスタＴｒ２のドレインとＮＭＯＳトランジスタＴｒ６のドレインは短絡され、入力回路を構成するＮＭＯＳトランジスタＴｒ７のゲートへと接続されている。
【００１４】
入力回路は、電源線４と接地線２ａとの間に、直列に接続されたＰＭＯＳトランジスタＴｒ３及びＮＭＯＳトランジスタＴｒ７と、直列に接続されたＰＭＯＳトランジスタＴｒ４及びＮＭＯＳトランジスタＴｒ８と、直列に接続されたＰＭＯＳトランジスタＴｒ２０及びＮＭＯＳトランジスタＴｒ２１と、が並列して接続されている。ＰＭＯＳトランジスタＴｒ４のドレインとＮＭＯＳトランジスタＴｒ８のドレインは短絡され、ＰＭＯＳトランジスタＴｒ３のゲートへと接続されると共に、ＰＭＯＳトランジスタＴｒ２０及びＮＭＯＳトランジスタＴｒ２１のゲートへと接続されている。ＰＭＯＳトランジスタＴｒ３のドレインとＮＭＯＳトランジスタＴｒ７のドレインは短絡され、ＰＭＯＳトランジスタＴｒ４のゲートへと接続されている。
【００１５】
保護回路は、Ｐ型基板とＮ型ｗｅｌｌ間に寄生的に形成されると共に出力回路の電源線３と接地線１ａとの間に接続されるｐｎ接合ダイオードＤ１と、Ｐ型基板とＮ型ｗｅｌｌ間に寄生的に形成されると共に入力回路の電源線４と接地線２ａとの間に接続されるｐｎ接合ダイオードＤ２と、基板抵抗Ｒ１から構成されている。また、保護回路は、接地端子ＧＮＤ−Ａ及び接地端子ＧＮＤ−Ｂの間に接続される配線抵抗Ｒ２、保護トランジスタＴｒ９及び配線抵抗Ｒ３と、電源ＶＤＤ−Ａ及び接地端子ＧＮＤ−Ａの間に接続される保護トランジスタＴｒ１０と、電源ＶＤＤ−Ｂ及び接地端子ＧＮＤ−Ｂの間に接続される保護トランジスタＴｒ１１と、から構成されいる。
【００１６】
このようなレベルシフタ回路においては、通常、電源ＶＤＤ−Ａと接地端子ＧＮＤ−Ｂとの間に静電気サージが印加された場合、ＰＮ接合ダイオードＤ１が大きく、基板抵抗Ｒ１が小さければ、電源ＶＤＤ−Ａから侵入した静電気サージはＰＮ接合ダイオードＤ１と基板抵抗Ｒ１を介して接地端子ＧＮＤ−Ｂに到達して消滅する。しかし、ＰＮ接合ダイオードＤ１と基板抵抗Ｒ１で構成される保護回路は、その保護性能が製品ごとにまちまちで、安定的な保護効果を期待できないという問題がある。静電気サージを効果的に電源ＶＤＤ−Ａから接地端子ＧＮＤ−Ｂに伝達するが、ＰＮ接合ダイオードＤ１は内部回路の規模に左右され、基板抵抗Ｒ１はレイアウトの影響を受け易いため、製品ごとに保護性能が変わってしまうのが現状である。
【００１７】
このため、ＰＮ接合ダイオードＤ１が小さく、基板抵抗Ｒ１が大きい場合（即ち保護回路が十分に機能しない場合）、電源ＶＤＤ−Ａから侵入した静電気サージ電圧は、トランジスタＴｒ２を介してトランジスタＴｒ７のゲート（Ａ点）に伝えられ、接地端子ＧＮＤ−Ｂに接続されているＢ点との間の電位差がゲート酸化膜の絶縁耐圧を越えた時点で、トランジスタＴｒ７のゲート酸化膜が破壊されてしまう。回路構成が同じなので、トランジスタＴｒ１を介してトランジスタＴｒ８のゲート酸化膜が破壊される場合もある。また、接地端子ＧＮＤ−Ａと電源ＶＤＤ−Ｂとの間に静電気サージが印加されるケースでは、出力回路を構成するトランジスタＴｒ６（或いはトランジスタＴｒ５）と入力回路を構成するトランジスタＴｒ３（或いはトランジスタＴｒ４）をそれぞれ経由して、トランジスタＴｒ７（或いはトランジスタＴｒ８）のゲートにサージ電圧が掛かるため、ゲート酸化膜破壊を招き易いといった問題がある。
【００１８】
一方、保護回路が十分に機能しない場合でも、電源ＶＤＤ−Ａから侵入した静電気サージは、保護トランジスタＴｒ１０を介して一旦接地端子ＧＮＤ−Ａへ到達し、その後、保護トランジスタＴｒ９を介して接地端子ＧＮＤ−Ｂへ到達して消滅する。このとき、この回路で設置される保護トランジスタＴｒ９は、レベルシフタが直接繋がっている接地線１ａ，２ａとは異なる接地端子ＧＮＤ−Ａと接地端子ＧＮＤ−Ｂとの間を接続する接地線１ｂ，２ｂ間に設けられるのが一般的である。これは半導体装置のチップ上に無数に配置されたレベルシフタ群を１つないし数個の保護トランジスタＴｒ９で保護するためであり、一般には接地端子ＧＮＤ−Ａのパッドや接地端子ＧＮＤ−Ｂのパッドの近傍に設置される。そのため、配線抵抗Ｒ２又はＲ３が大きくなる位置に配置されたレベルシフタに対しては、保護トランジスタＴｒ９を経由して接地端子ＧＮＤ−Ａから接地端子ＧＮＤ−Ｂへサージ電流が到達するのに時間が掛かり、この間にトランジスタＴｒ７や保護トランジスタＴｒ８のゲート酸化膜破壊が発生してしまう問題が残される。
【００１９】
さらに、上述のように、保護トランジスタＴｒ９や保護トランジスタＴｒ１０，１１が静電気サージによって容易には破壊されないように、保護トランジスタＴｒ９，Ｔｒ１０，Ｔｒ１１を、図２に示すように、ソース及びドレインとしての不純物拡散層１０６におけるコンタクトホール１０８近傍にサリサイド層１１０を形成すると共に、ゲート１１２とコンタクトホール１０８との間にサリサイド層１１０を形成しない（Ｐ型或いはＮ型不純物拡散層のままの）サリサイド層非形成領域１１４を設けた構成（但し、保護トランジスタＴｒ９は、図２に示す全面にサリサイド層を形成した構成でもよい。）、即ちサリサイド層部分形成構造のトランジスタとすると、保護トランジスタＴｒ１０と保護トランジスタＴｒ９を介しては静電気サージが伝わり難くなり、静電気サージがＴｒ７のゲート（Ａ点）に伝えられやすく、動作回路を構成するトランジスタのゲート酸化膜が破壊されやすくなっている。
【００２０】
そこで、本実施形態では、図２に示すように、出力回路を構成するＰＭＯＳトランジスタＴｒ１，Ｔｒ２、及びＮＭＯＳトランジスタＴｒ５，Ｔｒ６と、入力回路を構成するＰＭＯＳトランジスタＴｒ３，Ｔｒ４、及びＮＭＯＳトランジスタＴｒ７，Ｔｒ８とにも、ソース及びドレインとしての不純物拡散層１０６におけるコンタクトホール１０８近傍にサリサイド層１１０を形成すると共に、ゲート１１２とコンタクトホール１０８との間にサリサイド層１１０を形成しない（Ｐ型或いはＮ型不純物拡散層のままの）サリサイド層非形成領域１１４を設けた構成とする。
【００２１】
一方、図３に示すように、入力回路を構成するトランジスタＴｒ２０，２１は、ソース及びドレインとしての不純物拡散層（図２中図示しない）におけるゲート１１２とコンタクトホール１０８との間の全面にサリサイド層１１０を形成する。
【００２２】
このように、トランジスタは、ソース及びドレインとしての不純物拡散層おけるゲートとコンタクトホールとの間の全面にサリサイド層を全面に形成すると、サージ電流が急激に流れてトランジスタが破壊され易くなり、一方、ゲートとコンタクトホールの間に不純物拡散層のままの領域（サリサイド層非形成領域）を設けると、金属配線が接続されるコンタクトホール周辺のみにサリサイド層を形成して低抵抗化しつつ、サージ電流を適度に制限できるので、トランジスタ自身の静電破壊耐性は向上する。
【００２３】
このため、例えば、電源ＶＤＤ−Ａから侵入した静電気サージが、出力回路を構成するトランジスタＴｒ２又はＴｒ１を介し、それぞれの信号ラインを経由して、入力回路のＮＭＯＳトランジスタＴｒ７又はＴｒ８へと伝播する際に、ＰＭＯＳトランジスタＴｒ２及びＴｒ１のソース及びドレイン上のサリサイド層が除去されているので、サリサイド層非形成領域が高抵抗となり、サージ電圧がＮＭＯＳトランジスタＴｒ７又はＴｒ８のゲートへと伝わり難くなる。一方、入力回路のＮＭＯＳトランジスタＴｒ７及びＴｒ８のソース及びドレイン上のサリサイド層も除去されているので、サリサイド層非形成領域が高抵抗となり、ＮＭＯＳトランジスタＴｒ７及びＴｒ８のゲートとソース或いはゲートとドレインとの間にサージ電圧が掛かるのを緩和する。
【００２４】
また、例えば、接地端子ＧＮＤ−Ａから侵入した静電気サージに対しても、ＮＭＯＳトランジスタＴｒ５又はＮＭＯＳトランジスタＴｒ６を介し、それぞれの信号ラインを経由して、入力回路側のＮＭＯＳトランジスタＴｒ７又はＮＭＯＳトランジスタＴｒ８へと伝播する際に、ＮＭＯＳトランジスタＴｒ５及びＮＭＯＳトランジスタＴｒ６のソース及びドレイン上のサリサイド層が除去されているので、サリサイド層非形成領域が高抵抗となり、サージ電圧がＮＭＯＳトランジスタＴｒ７又はＮＭＯＳトランジスタＴｒ８のゲートへ伝わり難くなる。
【００２５】
更に、例えば、接地端子ＧＮＤ−Ａから電源ＶＤＤ−Ｂに抜けるルートに当たるＰＭＯＳトランジスタＴｒ３及びＴｒ４のソース及びドレイン上のサリサイド層が除去されているので、サージ電圧が抜け難くなり、結果として、ＮＭＯＳトランジスタＴｒ７及びＴｒ８のゲートとソース或いはゲートとドレイン間にサージ電圧が掛かるのを緩和する。
【００２６】
従って、本実施の形態では、出力回路側のＰＭＯＳトランジスタＴｒ１，Ｔｒ２及びＮＭＯＳトランジスタＴｒ５，Ｔｒ６、並びに、入力回路側のＰＭＯＳトランジスタＴｒ４，Ｔｒ５及びＮＭＯＳトランジスタＴｒ７，Ｔｒ８を、ソース及びドレインとしての不純物拡散層１０６上に、当該不純物拡散層１０６とコンタクトホール１０８周辺にサリサイド層１１０を形成させると共に、当該コンタクトホール１０８からゲート１１２までの間にサリサイド層非形成領域１１４を形成させた構成としたので、静電気サージが入力回路側のＮＭＯＳトランジスタＴｒ７又はＴｒ８ヘと伝播し難くなり、ＮＭＯＳトランジスタＴｒ７又はＴｒ８のゲート酸化膜破壊を防止できる。
【００２７】
本実施例では、入力回路側のＮＭＯＳトランジスタＴｒ７又はＴｒ８のゲートとソース間の電位差がゲート酸化膜の絶縁破壊電圧に到達するよりも先に、保護トランジスタＴｒ１０と保護トランジスタＴｒ９を経由してサージ電流を電源ＶＤＤ−Ａから接地端子ＧＤＮ−Ｂに流すことができ、ＮＭＯＳトランジスタＴｒ７又はＴｒ８のゲート酸化膜破壊をより確実に防止できる。また、接地端子ＧＮＤ−Ａから電源ＶＤＤ−Ｂに向けて静電気サージが抜けるケースでも、保護トランジスタＴｒ９と保護トランジスタＴｒ１１を介して電気サージを流すことができるので、ＮＭＯＳトランジスタＴｒ７又はＴｒ８のゲート酸化膜破壊を防止できる。
【００２８】
これは、静電気サージを素早く伝える必要がある保護トランジスタＴｒ９，Ｔｒ１０，Ｔｒ１１と、静電気サージを伝え難いのが望ましいトランジスタＴｒ１〜Ｔｒ８とを、何れもサリサイド層を部分的に除去した構造にしたため、同じ構造であれば、静電気サージ電流の流れ易さは、トランジスタのゲート幅に比例するので、静電気サージ電流を流さないのが望ましいトランジスタＴｒ１〜Ｔｒ８のゲート幅を回路動作上必要な最小値に設定し、静電気サージ電流を流すのが望ましいトランジスタＴｒ９〜Ｔｒ１１を、保護対象であるトランジスタＴｒ７及びＴｒ８のゲート酸化膜が破壊されないうちにサージ電流を素早く流しきる最適値に設定できるためである。
【００２９】
また、本実施形態では、動作回路に静電気サージを伝え難い構成としたため、出力回路と入力回路との間（トランジスタＴｒ２，Ｔｒ６のドレインとトランジスタＴｒ７のゲートとの接続間）に設けられる抵抗（図示せず）も低減させることができ、半導体装置の小型化が可能となる。
【００３０】
（第２の実施の形態）
図４は、本発明の実施の形態に係る半導体装置のレベルシフタ回路を示す回路図である。
【００３１】
本実施形態では、上記第１の実施形態における出力回路側のＰＭＯＳトランジスタＴｒ１，Ｔｒ２をそれぞれ２段、即ち直列に接続したＰＭＯＳトランジスタＴｒ１ａ，Ｔｒ１ｂとＰＭＯＳトランジスタＴｒ２ａ，Ｔｒ２ｂで構成し、出力回路側のＮＭＯＳトランジスタＴｒ５，Ｔｒ６をそれぞれ２段、即ち直列に接続したＮＭＯＳトランジスタＴｒ５ａ，Ｔｒ５ｂとＮＭＯＳトランジスタＴｒ６ａ，Ｔｒ６ｂで構成し、入力回路側のＰＭＯＳトランジスタＴｒ３，Ｔｒ４をそれぞれ２段、即ち直列に接続したＰＭＯＳトランジスタＴｒ３ａ，Ｔｒ３ｂとＰＭＯＳトランジスタＴｒ４ａ，Ｔｒ４ｂで構成し、入力回路側のＮＭＯＳトランジスタＴｒ７，Ｔｒ８をそれぞれ２段、即ち直列に接続したＮＭＯＳトランジスタＴｒ７ａ，Ｔｒ７ｂとＮＭＯＳトランジスタＴｒ８ａ，Ｔｒ８ｂで構成する。
【００３２】
そして、トランジスタＴｒ１ａとＴｒ１ｂ、トランジスタＴｒ２ａとＴｒ２ｂ、トランジスタＴｒ３ａとＴｒ３ｂ、トランジスタＴｒ４ａとＴｒ４ｂ、トランジスタＴｒ５ａとＴｒ５ｂ、トランジスタＴｒ６ａとＴｒ６ｂ、トランジスタＴｒ７ａとＴｒ７ｂ、トランジスタＴｒ８ａとＴｒ８ｂで構成される一対のトランジスタのうちの、一方のトランジスタを、図２に示すサリサイド層非形成領域を設けた構成のトランジスタを使用し、他方のトランジスタを、図３に示す全面にサリサイド層を形成した構成のトランジスタを使用する。これ以外は、上記第１の実施形態と同様である。なお、１対のトランジスタの両方が、図２に示すサリサイド層非形成領域を設けた構成のトランジスタを使用した形態でもよい。
【００３３】
本実施形態では、実動作回路（出力回路、入力回路）側のトランジスタの段数を２倍に増やしたので、より確実に静電気サージが伝わり難くなる構成となり、出力回路側のトランジスタＴｒ７ａ，Ｔｒ７ｂ及びトランジスタＴｒ８ａ，Ｔｒ８ｂのゲート酸化膜破壊を防止できる。
【００３４】
このため、本実施例では、静電気サージを素早く伝えることが望まれる保護トランジスタＴｒ９，Ｔｒ１０，Ｔｒ１１の構成はそのままで、静電気サージを伝え難いのが望ましいトランジスタＴｒ１〜Ｔｒ８を、それぞれ２段のトランジスタで構成し、より一層サージ電流を流れ難くしたので、保護トランジスタＴｒ９と保護トランジスタＴｒ１０又は保護トランジスタＴｒ９と保護トランジスタＴｒ１１を介してサージ電流が流れやすくなり、出力回路側のトランジスタＴｒ７ａ，Ｔｒ７ｂ及びトランジスタＴｒ８ａ，Ｔｒ８ｂのゲート酸化膜をより確実に保護できる。
【００３５】
（第３の実施の形態）
図５は、本発明の第３の実施の形態に係る半導体装置のレベルフタル回路を示す回路図である。
【００３６】
本実施形態は、上記第２の実施形態における１対のＰＭＯＳトランジスタＴｒ１ａとＴｒ１ｂ、ＰＭＯＳトランジスタＴｒ２ａとＴｒ２ｂ、ＰＭＯＳトランジスタＴｒ３ａとＴｒ３ｂ、ＰＭＯＳトランジスタＴｒ４ａとＴｒ４ｂ、ＮＭＯＳトランジスタＴｒ５ａとＴｒ５ｂ、ＮＭＯＳトランジスタＴｒ６ａとＴｒ６ｂ、ＮＭＯＳトランジスタＴｒ７ａとＴｒ７ｂ、ＮＭＯＳトランジスタＴｒ８ａとＴｒ８ｂのうち、図２に示すサリサイド層非形成領域を設けた構成のトランジスタのゲートを、それぞれ電源線３，４或いは接地線１ａ，２ａに常時オン状態になる電位となるように接続した構成である。それ以外は、第２の実施形態と同様である。
【００３７】
本実施形態では、第２の実施形態において同一ノードに接続していた１対のトランジスタのうち、図２に示すサリサイド層非形成領域を設けた構成のトランジスタのゲートを、常時オン状態となる電位に接続したので、出力回路側の駆動力を減らす、即ち、出力トランジスタ（トランジスタＴｒ１ｂ，Ｔｒ２ｂ，Ｔｒ５ａ，Ｔｒ６ａ）のゲート幅を削減でき、入力回路側では、ゲート酸化膜破壊を起こす危険のあるＮＭＯＳトランジスタのゲート幅を第２の実施形態よりも減らすことができる。これは、第２の実施形態では、ＮＭＯＳトランジスタＴｒ７ａ、Ｔｒ７ｂ、及びＮＭＯＳトランジスタＴｒ８ａとＴｒ８ｂのすべてが出力回路側の信号を受け取る構成、即ち、これら全てのトランジスタがゲート酸化膜破壊を起こす対象だったのに対し、本実施形態ではトランジスタＴｒ７ｂとＴｒ８ｂのゲートを常時オン状態になるような接続に変更したので、これらのトランジスタはゲート酸化膜破壊を起こさなくなり、残りのトランジスタＴｒ７ａとＴｒ８ａだけがゲート酸化膜破壊を起こす対象なので、ゲート酸化膜破壊を起こす危険性が減るためである。
【００３８】
また、入力回路側のＰＭＯＳトランジスタＴｒ３ａとＴｒ３ｂ、ＰＭＯＳトランジスタＴｒ４ａとＴｒ４ｂについても、一対のトランジスタの片方だけを駆動すればよいので、ＮＭＯＳ出力トランジスタ（ＮＭＯＳトランジスタＴｒ７ａ，Ｔｒ８ａ）のゲート幅をより一層削減できる。
【００３９】
また、本実施形態では、１対のトランジスタのうち、高抵抗の図２に示すサリサイド層非形成領域を設けた構成のトランジスタのゲートを常時オン接続する一方で、ゲート電位を変化させて実際に回路動作を行う他方を低抵抗の図３に示す全面にサリサイド層を形成した構成のトランジスタを用いているため、回路設計時に必要なシミュレーションパラメータ（Ｓｐｉｃｅ・Ｐａｒａｍｅｔｅｒ）をそのまま使用できると共に、出力回路側のトランジスタＴｒ７ａ，Ｔｒ７ｂ及びトランジスタＴｒ８ａ，Ｔｒ８ｂのゲート酸化膜破壊防止及び回路動作の高速化（デバイスのクロック周波数の高速化）の両立が実現可能となる。尚、一対のトランジスタの一方を常時オン接続することは、実動作に影響を及ぼさないことは勿論である。
【００４０】
（第４の実施の形態）
図６は、本発明の第４の実施の形態に係る半導体装置のレベルシフタ回路を示す回路図である。
【００４１】
本実施形態は、上記第３の実施形態における１対のトランジスタＴｒ１ａとＴｒ１ｂ、トランジスタＴｒ２ａとＴｒ２ｂ、トランジスタＴｒ３ａとＴｒ３ｂ、トランジスタＴｒ４ａとＴｒ４ｂ、トランジスタＴｒ５ａとＴｒ５ｂ、トランジスタＴｒ６ａとＴｒ６ｂ、トランジスタＴｒ７ａとＴｒ７ｂ、トランジスタＴｒ８ａとＴｒ８ｂを２種類の導電型のトランジスタのペアで構成し（一方をＰＭＯＳトランジスタで構成し、他方をＮＭＯＳトランジスタで構成する）、回路動作に寄与しない方、即ち駆動させない方のトランジスタを、図２に示すサリサイド層非形成領域を設けた構成とし、このトランジスタのゲートを、それぞれ電源線３，４或いは接地線１ａ，２ａに常時オン状態になる電位となるように接続した構成である。それ以外は、第３の実施形態と同様である。
【００４２】
本実施形態では、１対のトランジスタをＰＭＯＳトランジスタとＮＭＯＳトランジスタのペアで構成したので、正極の静電気サージに対してはＮＭＯＳトランジスタが逆方向となるため、静電気サージを伝え難くなり、逆に負極の静電気サージに対してはＰＭＯＳトランジスタが逆方向となるため静電気サージを伝え難くすることができる。
【００４３】
このため、サージ極性によらずに、確実に静電気サージを伝え難くする効果が得られる。例えば、上記第３の実施形態において、２段のＰＭＯＳトランジスタＴｒ１ａとＴｒ１ｂは正極の静電気サージが印加されたときには、どちらも順方向で動作するため、トランジスタＴｒ７ａのゲートへサージ電圧を伝えやすい性質があるが、本実施形態では、トランジスタＴｒ１ａをＮＭＯＳトランジスタで構成したので、正極の静電気サージに対しては逆方向として動作し、トランジスタＴｒ７ａのゲートへサージ電圧が伝わるのを防止する。負極の静電気サージに対しては、ＮＭＯＳトランジスタで構成したトランジスタＴｒ１ａは順方向なのでサージ電圧を伝え易いが、ＰＭＯＳトランジスタで構成したトランジスタＴｒ１ｂは逆方向となるので、トランジスタＴｒ７ａのゲートへサージ電圧が伝わるのを防ぐことができる。このように、本実施形態では、正極／負極両方の静電気サージから、確実にトランジスタＴｒ７ａ、Ｔｅ８ａのゲート酸化膜破壊を防止することができる。
【００４４】
上記第１から第４の実施形態は、レベルシフタ回路を例に説明したが、複数の電源系が存在し、一方の電源系に属する回路から出力された信号を、異なる電源系に属する回路の入力信号として受け取るインターフェース用トランジスタが含まれている回路には、すべて適用可能である。
【００４５】
上記第１から第４の実施形態は、動作回路として出力回路（第１の回路）及び入力回路（第２の回路）を構成するトランジスタとして、図２に示すサリサイド層非形成領域を設けた構成のトランジスタを使用した例を説明したが、出力回路（第１の回路）及び入力回路（第２の回路）のいずれか一方を構成するトランジスタを、図２に示すサリサイド層非形成領域を設けた構成のトランジスタを使用した形態でもよい。
【００４６】
上記第２から第４の実施形態では、トランジスタを２段にした構成（即ち２つのトランジスタを直列に接続した構成）を説明したが、３段以上の構成（即ち３つ以上のトランジスタを直列に接続した構成）としてもよい。
【００４７】
上記第３及び第４の実施形態における一対のトランジスタは、駆動トランジスタと常時オン状態のトランジスタの位置（図５及び図６における上下の配置）を入れ替えた構成としてもよい。
【００４８】
上記第１から第４の実施形態を、複数組み合わせて実施することも可能である。
【００４９】
【発明の効果】
以上、本発明によれば、複数の電源系統を有する半導体装置において、一方の電源系に属する回路から出力された信号を、異なる電源系に属する回路の入力信号として受け取る構成の回路のインターフェース用トランジスタのゲート酸化膜の静電気サージによる破壊を防止した半導体装置を提供することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る半導体装置を構成するレベルシフタ回路を示す回路図である。
【図２】第１の実施の形態に係る半導体装置を構成するレベルシフタ回路におけるトランジスタを示す平面図である。
【図３】第１の実施の形態に係る半導体装置のレベルシフタ回路における他のトランジスタを示す平面図である。
【図４】第２の実施の形態に係る半導体装置を構成するレベルシフタ回路を示す回路図である。
【図５】第３の実施の形態に係る半導体装置を構成するレベルシフタ回路を示す回路図である。
【図６】第４の実施の形態に係る半導体装置を構成するレベルシフタ回路を示す回路図である。
【符号の説明】
１ａ，１ｂ，２ａ，２ｂ    接地線
３，４            電源線
１０６            不純物拡散層
１０８            コンタクトホール
１０８            当該コンタクトホール
１１０            サリサイド層
１１２            ゲート
１１４            サリサイド層非形成領域
Ｔｒ１〜Ｔｒ２，Ｔｒ５〜Ｔｒ６            Ｐ／ＮＭＯＳトランジスタ（第１のトランジスタ）
Ｔｒ３〜Ｔｒ４，Ｔｒ７〜Ｔｒ８            Ｐ／ＮＭＯＳトランジスタ（第２のトランジスタ）
Ｔｒ９〜Ｔｒ１１    保護トランジスタ
Ｔｒ２０〜Ｔｒ２１            Ｐ／ＮＭＯＳトランジスタ
Ｄ１，Ｄ２    接合ダイオード
ＶＤＤ−Ａ，ＶＤＤ−Ｂ    電源
ＧＤＮ−Ａ，ＧＮＤ−Ｂ    接地端子
Ｒ１〜Ｒ３    抵抗
【図１】
2004221324.tif 000003
【図２】
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【図３】
2004221324.tif 000005
【図４】
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【図５】
2004221324.tif 000007
【図６】
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