(57)【要約】【課題】ＬＤＭＯＳ・ＦＥＴのゲート絶縁不良を抑制または防止する。【解決手段】半導体基板１上にゲート絶縁膜７ａを形成した後、そのゲート絶縁膜７ａ上にパワーｎチャネルＬＤＭＯＳ・ＦＥＴＱｎのゲート電極８を形成する。続いて、ゲート電極８および半導体基板１の表面を覆うような薄い絶縁膜１５を半導体基板１上に堆積する。その後、上記薄い絶縁膜１５を残したままの状態で、パワーｎチャネルＬＤＭＯＳ・ＦＥＴＱｎのソースおよびドレイン用のｎ＋型の半導体領域を形成するための不純物を半導体基板１に導入する。これにより、そのソースおよびドレイン形成のための不純物導入時に、ソース側のゲート電極８の端部近傍のゲート絶縁膜７ｂを絶縁膜１５により保護でき、そのゲート絶縁膜７ｂに損傷等が生じるのを防止できるので、パワーｎチャネルＬＤＭＯＳ・ＦＥＴＱｎのゲート絶縁不良を防止できる。【選択図】    図１４
2004288779.tif 000002
【特許請求の範囲】
【請求項１】
ソース、ゲート電極およびドレインを有するＬＤＭＯＳ・ＦＥＴを有する半導体装置の製造工程において、以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板の前記ソースを含む領域に第１導電型の第１半導体領域を形成する工程、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｄ）前記半導体基板に第１不純物を導入することにより、前記ＬＤＭＯＳ・ＦＥＴのドレイン側の半導体基板に、前記第１導電型とは反対の第２導電型の第２半導体領域を形成する工程、
（ｅ）前記ゲート電極の側面に絶縁膜を形成する工程、
（ｆ）前記絶縁膜を形成した状態で、前記半導体基板に、前記第１不純物より高濃度の第２不純物を導入することにより、前記ＬＤＭＯＳ・ＦＥＴのドレイン側の半導体基板に、ドレイン用の第２導電型の第３半導体領域を、前記第３半導体領域の端部が前記ドレイン側の前記ゲート電極の端部から離れた位置に配置されるように形成するとともに、前記ＬＤＭＯＳ・ＦＥＴのソース側の第１半導体領域に、ソース用の第２導電型の第４半導体領域を形成する工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記絶縁膜は、前記半導体基板上およびゲート電極上にも形成されていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、前記絶縁膜の形成工程後に前記絶縁膜に対して加工を施すことなく、前記絶縁膜を半導体基板上に残したままの状態で、前記第２不純物を半導体基板に導入することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記絶縁膜の厚さが、７〜４０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、前記絶縁膜の厚さが、１０〜２０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項６】
請求項４記載の半導体装置の製造方法において、前記絶縁膜が酸化シリコンからなることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、前記第２不純物のドーズ量が１×１０１５／ｃｍ２以上であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、前記第２不純物がヒ素であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、前記ＬＤＭＯＳ・ＦＥＴのオン抵抗が５Ωｍｍまたはそれ以下であることを特徴とする半導体装置の製造方法。
【請求項１０】
ソース、ゲート電極およびドレインを有するＬＤＭＯＳ・ＦＥＴを有する半導体装置の製造工程において、以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板の前記ソースを含む領域に第１導電型の第１半導体領域を形成する工程、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｄ）前記半導体基板に第１不純物を導入することにより、前記ＬＤＭＯＳ・ＦＥＴのドレイン側の半導体基板に、前記第１導電型とは反対の第２導電型の第２半導体領域を形成する工程、
（ｅ）前記ゲート電極の側面に、厚さが７〜４０ｎｍの酸化シリコンからなる絶縁膜を形成する工程、
（ｆ）前記絶縁膜を形成した状態で、前記半導体基板に、前記第１不純物よりも高濃度の第２不純物のヒ素をドーズ量が１×１０１５／ｃｍ２以上となるように導入することにより、前記ＬＤＭＯＳ・ＦＥＴのドレイン側の半導体基板に、ドレイン用の第２導電型の第３半導体領域を、前記第３半導体領域の端部が前記ドレイン側の前記ゲート電極の端部から離れた位置に配置されるように形成するとともに、前記ＬＤＭＯＳ・ＦＥＴのソース側の第１半導体領域に、ソース用の第２導電型の第４半導体領域を形成する工程。
【請求項１１】
以下の構成を含む、ソース、ゲート電極およびドレインを有するＬＤＭＯＳ・ＦＥＴを有することを特徴とする半導体装置：
（ａ）半導体基板の前記ソースを含む領域に形成された第１導電型の第１半導体領域、
（ｂ）前記半導体基板上に形成されたゲート絶縁膜、
（ｃ）前記ゲート絶縁膜上に形成されたゲート電極、
（ｄ）前記半導体基板上、前記ゲート電極の側面および上面上に形成された絶縁膜、
（ｅ）前記半導体基板のドレイン側に形成された第１不純物濃度の半導体領域であって、前記第１導電型とは反対の第２導電型の第２半導体領域、
（ｆ）前記半導体基板に形成されたドレインであって、前記第１不純物濃度よりも高い第２不純物濃度とされ、前記ドレイン側の前記ゲート電極の端部から離れた位置に設けられた第２導電型の第３半導体領域、
（ｇ）前記半導体基板の前記第１半導体領域に形成されたソースであって、端部が前記ソース側の前記ゲート電極の側面から前記絶縁膜の厚さに応じて離れるように形成された第２不純物濃度の第２導電型の第４半導体領域。
【請求項１２】
請求項１１記載の半導体装置において、前記絶縁膜の厚さが、７〜４０ｎｍであることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、前記絶縁膜の厚さが、１０〜２０ｎｍであることを特徴とする半導体装置。
【請求項１４】
請求項１１記載の半導体装置において、前記第３、第４半導体領域の不純物濃度が１×１０２０／ｃｍ３以上であることを特徴とする半導体装置。
【請求項１５】
請求項１１記載の半導体装置において、前記第２不純物がヒ素であることを特徴とする半導体装置。
【請求項１６】
請求項１１記載の半導体装置において、前記ＬＤＭＯＳ・ＦＥＴのオン抵抗が５Ωｍｍまたはそれ以下であることを特徴とする半導体装置。
【請求項１７】
請求項１１記載の半導体装置において、前記半導体基板上、前記ゲート電極の側面および上面上に形成された絶縁膜が同一の絶縁膜であることを特徴とする半導体装置。
【請求項１８】
請求項１１記載の半導体装置において、前記絶縁膜は厚さが７〜４０ｎｍの酸化シリコンからなり、前記第３、第４半導体領域の不純物濃度が１×１０２０／ｃｍ３以上であり、前記第３、第４半導体領域にヒ素が含有されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法および半導体装置技術に関し、特に、ＬＤＭＯＳ・ＦＥＴ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ・Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を有する半導体装置の製造方法および半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討したｎチャネル型のＬＤＭＯＳ・ＦＥＴの形成方法は、例えば次のとおりである。まず、ｐ型のシリコンからなる半導体基板に、ＬＤＭＯＳ・ＦＥＴのチャネル領域となるｐウエルを形成する。続いて、半導体基板の主面上にゲート絶縁膜を形成した後、その上に多結晶シリコン膜等からなる導体膜を堆積し、さらにその導体膜をパターニングすることによりゲート電極を形成する。その後、半導体基板に対してライト酸化処理を施した後、ゲート電極の端部に対して自己整合的にｎ−型の半導体領域を半導体基板に形成する。その後、ソースおよびドレイン用のｎ＋型の半導体領域を半導体基板に形成する。この時、ソース用のｎ＋型半導体領域はその端部がゲート電極の端部とほぼ一致するようにゲート電極に対して自己整合的に形成する。ドレイン用のｎ＋型半導体領域はその端部がゲート電極の端部から上記ｎ−型の半導体領域分だけ離れるように形成する。
【０００３】
なお、この種のＬＤＭＯＳ・ＦＥＴを用いる高周波パワーモジュールの構成については、例えば特開２００２−１１１４１５号公報に開示がある（例えば特許文献１）。
【０００４】
【特許文献１】
特開２００２−１１１４１５号公報
【０００５】
【発明が解決しようとする課題】
ところで、本発明者は、高利得の増幅回路の形成にあたり、その増幅回路を構成するＬＤＭＯＳ・ＦＥＴのオン抵抗を下げるため、ソース領域およびドレイン領域を形成するための不純物導入時に、ソース領域をゲート電極端部位置に対して自己整合的に形成するとともに、高濃度の不純物を半導体基板に導入したところ、ソース領域側のゲート電極端部近傍のゲート絶縁膜に損傷や不純物準位等が生じ、その結果、その損傷や不純物準位に起因してゲート電極と半導体基板との間でリーク電流が流れる不良（以下、ゲート絶縁不良という）が生じることを初めて見出した。
【０００６】
本発明の目的は、横型の電界効果トランジスタのゲート絶縁不良を抑制または防止することのできる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
すなわち、本発明は、半導体基板上にＬＤＭＯＳ・ＦＥＴのゲート電極をパターニングした後、ゲート電極および半導体基板の表面を覆うような薄い絶縁膜を半導体基板上に堆積し、さらに、ソースおよびドレイン用の半導体領域を形成するための不純物を上記薄い絶縁膜を残した状態で半導体基板に導入する工程を有するものである。
【００１０】
【発明の実施の形態】
本願発明の実施の形態を詳細に説明する前に、本実施の形態における用語の意味を説明すると次の通りである。
【００１１】
１．ＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ）は、デジタル携帯電話に使用されている無線通信方式の１つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つあり、９００ＭＨｚ帯をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯をＧＳＭ１８００またはＤＣＳ（Ｄｉｇｉｔａｌ  Ｃｅｌｌｕｌａｒ  Ｓｙｓｔｅｍ）１８００若しくはＰＣＮ、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００若しくはＰＣＳ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｓｅｒｖｉｃｅｓ）という。なお、ＧＳＭ１９００は主に北米で使用されている。北米ではその他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。
【００１２】
２．ＧＭＳＫ変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。
【００１３】
３．ＥＤＧＥ変調方式は、データ通信に用いる方式でＧＭＳＫ変調の位相シフトにさらに振幅シフトを加えた方式である。
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態では、電界効果トランジスタの代表例であるＭＯＳ・ＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ・Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏ）をＭＯＳと略し、ｐチャネル型のＭＯＳをｐＭＯＳと略し、ｎチャネル型のＭＯＳをｎＭＯＳと略す。また、横型の電界効果トランジスタであるｎチャネル型のＬＤＭＯＳ・ＦＥＴ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ  ＦＥＴ）をｎＬＤＭＯＳと略し、ｐチャネル型のＬＤＭＯＳ・ＦＥＴをｐＬＤＭＯＳと略す。
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１６】
（実施の形態１）
まず、本発明者が見出した課題について説明する。例えば携帯電話等のような移動体通信機器に用いるＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）パワーモジュールのアンプを構成するＬＤＭＯＳではオン抵抗の低減が求められている。これは、ＲＦ信号の負荷効率（ＲＦパワーモジュールへの入力信号と出力信号との比）の向上を図り高利得のアンプを実現するためである。また、その他に、電源電圧の低い機器でのオン抵抗による電圧降下分を低減して消費電力を抑えるためでもある。本発明者は、上記ＲＦパワーモジュールの開発にあたり、これを構成するＬＤＭＯＳのオン抵抗を下げるべく、ＬＤＭＯＳのソース領域およびドレイン領域を形成するための不純物導入時に、ソース領域をゲート電極に対して自己整合的に形成するとともに、高濃度の不純物を半導体基板（以下、単に基板という）に導入したところ、信頼度試験において前記ゲート絶縁不良の発生率が増大する問題が生じた。その原因は、ソース領域およびドレイン領域を形成するための不純物導入時にソース領域側のゲート電極端部近傍のゲート絶縁膜に生じた損傷や不純物準位等（以下、単に損傷等という）に起因することが本発明者により判明した。
【００１７】
図１は、上記損傷等の発生メカニズムを説明するための基板８０の部分断面図である。基板８０の主面上には、例えば酸化シリコン（ＳｉＯ２等）からなるゲート絶縁膜８１を介してｎＬＤＭＯＳのゲート電極８２がパターニングされている。ｎＬＤＭＯＳのドレイン領域側のゲート電極８２の端部近傍は部分的にフォトレジストパターン（以下、単にレジストパターンという）８３で覆われている。一方、ｎＬＤＭＯＳのソース領域側のゲート電極８２の端部は露出されている。これはソース領域の端部がゲート電極８２の端部から離れすぎてしまうとｎＬＤＭＯＳのオン抵抗が高くなってしまうので、それを防ぐべく、ソース領域の端部がゲート電極８２の端部と重なる（ほぼ一致する）ようにソース領域をゲート電極８２に対して自己整合的に形成するためである。
【００１８】
このような状態で上記ソース領域およびドレイン領域を形成するための不純物を基板８０に導入すると、ソース領域側のゲート電極８２の端部近傍のゲート絶縁膜８１部分（破線の領域Ａ）は露出されているので不純物イオンの衝突による影響を受けてしまう。その結果、そのソース領域側のゲート電極８２の端部近傍のゲート絶縁膜８１部分で上記損傷等が生じ、その損傷等を通じてゲート電極８２と基板８０との間でリーク電流が流れてしまう。特に、ゲート電極８２の下端部の角部は電界が集中し易いので、その近傍のゲート絶縁膜８１部分に損傷等が存在するとリーク電流の問題が生じ易い。そこで、現状は、ＲＦパワーモジュールの組立工程後にバーンイン試験（例えば１２５℃、２〜４時間、電源電圧を５．２Ｖ印加）を行うことで、初期不良を除去し、量産に対応している。しかし、この試験を行うと、ゲート絶縁不良の発生率が多く（例えば１０００ｐｐｍ（母数約４００００個））、バーンイン試験を行うと多大な時間とコストとがかかる、という問題がある。
【００１９】
上記のような損傷等が発生する原因は、ＬＤＭＯＳのオン抵抗を下げるために、ＬＤＭＯＳのソースおよびドレイン用の高濃度領域形成時の不純物のドーズ量を一般的なＬＤＭＯＳの場合よりも１桁高い１０１５／ｃｍ２台としていることが挙げられる。また、ＬＤＭＯＳの微細な寸法を維持したまま、オン抵抗を下げるために、不純物として原子量（質量）の大きなヒ素（Ａｓ）を用い、基板８０主面の浅い位置に高不純物濃度のソース領域を形成しているが、不純物の原子量が大きい程、上記損傷等の度合いも大きくなるので、原子量の大きな不純物を用いることも上記問題発生の大きな原因として挙げられる。
【００２０】
そこで、本実施の形態１においては、ＬＤＭＯＳのソース領域を形成するための不純物導入時に、ソース領域側のゲート電極端部近傍（少なくともゲート電極の下端部の角部近傍）に、そのゲート電極端部近傍のゲート絶縁膜を保護するような保護部材を形成しておく。これにより、ソース領域側のゲート電極の端部近傍（特にゲート電極の下端部の角部近傍）のゲート絶縁膜部分に損傷等が生じるのを低減または防止できるので、上記ゲート絶縁不良の発生を抑制または防止できる。したがって、電気的特性（ＲＦ特性、ＤＣ特性、高利得、オン抵抗）を維持したまま信頼性の高いＲＦパワーモジュールを提供することができる。また、ＲＦパワーモジュールの歩留りを向上させることができる。さらに、バーンイン試験を無くすこともできるようになるので、ＲＦパワーモジュールの製造時間を短縮でき、また、コストを大幅に低減できる。
【００２１】
ところで、具体的な方法として、ゲート電極の側面に、いわゆるサイドウォールを形成した状態で、不純物を導入する方法が考えられる。以下、その方法の一例と問題点を図２〜図５の半導体装置の要部断面図によりに説明する。
【００２２】
まず、図２に示すように、ｐ型のシリコン（Ｓｉ）単結晶からなる基板Ｓｕｂの主面上にゲート絶縁膜Ｇｏｘおよびゲート電極ＧＰを形成した後、これをマスクの一部として、例えばリンをイオン注入することにより、基板Ｓｕｂにｎ−型の半導体領域ＮＭＡをゲート電極ＧＰに対して自己整合的に形成する。続いて、図３に示すように、基板Ｓｕｂの主面上に絶縁膜ＩＦＳをＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積した後、これを異方性のドライエッチング法によりエッチバックすることにより、図４に示すように、ゲート電極ＧＰの側面にサイドウォールＩＦＳＷを形成する。この際、ゲート電極ＧＰに覆われていない基板Ｓｕｂの主面やゲート絶縁膜Ｇｏｘに、ドライエッチングによる損傷等（×印で示す）が生じる。その後、上記損傷等を残したまま、図５に示すように、基板Ｓｕｂの主面上にソース領域が露出され、ゲート電極ＧＰの端部近傍のドレイン領域の一部を覆うようなレジストパターンＲＰＡを形成した後、例えばヒ素（Ａｓ）を導入してソース用のｎ＋型の半導体領域ＮＳＡおよびドレイン用のｎ＋型の半導体領域を形成する。この際、ソース用のｎ＋型の半導体領域ＮＳＡ側のゲート電極ＧＰ側面にサイドウォールＩＦＳＷが形成されていることにより、ソース用のｎ＋型の半導体領域ＮＳＡ側のゲート電極ＧＰ端部近傍のゲート絶縁膜Ｇｏｘ部分への不純物イオンの直接的な衝突を避けることができ、そのゲート電極ＧＰ端部近傍のゲート絶縁膜Ｇｏｘ部分を保護することができるので、上記ゲート絶縁不良の発生を抑制または防止できる。しかし、この方法の場合、サイドウォールＩＦＳＷを形成するためのエッチバック処理により基板Ｓｕｂの主面およびゲート絶縁膜Ｇｏｘに生じた損傷等による影響が大きく、例えばドレイン耐圧の低下やオン抵抗の増大等、ＬＤＭＯＳの電気的特性の劣化が生じる。このようなエッチバックによる基板Ｓｕｂ主面およびゲート絶縁膜Ｇｏｘの損傷等は定量的に把握することが難しく、損傷等が生じないようにエッチバックを制御することは難しいので、この問題を回避することは困難である。また、サイドウォールＩＦＳＷは一般的にその幅が広い（約４００ｎｍ）ので、ソース用のｎ＋型の半導体領域ＮＳＡの端部がゲート電極ＧＰの端部から遠のいてしまう結果、ｎＬＤＭＯＳのオン抵抗が増大する、という問題がある。この問題は、オン抵抗を下げることで高利得のアンプを得るという最初の趣旨に逆行してしまう。さらに、エッチバック工程を追加するので製造工程が増えるという問題もある。
【００２３】
そこで、本実施の形態１では、さらに上記サイドウォールプロセスを用いた場合に生じる問題を回避できる方法を図６のフロー図および図７〜図１７の半導体装置の製造工程中の要部断面図により説明する。ここでは、例えばＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ）方式のネットワークを利用して情報を伝送するデジタル携帯電話に使用されるＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）パワーモジュールのアンプ用の半導体チップの製造工程を一例として本実施の形態１の半導体装置の製造方法を説明する。なお、図７〜図１７（図１４を除く）において、左側は、例えばアンプ用のパワーｎＬＤＭＯＳ形成領域、右側は、例えばスイッチング素子用の標準ｐＬＤＭＯＳ形成領域を例示している。
【００２４】
まず、図７に示すように、基板１を用意する。この段階の基板１は、半導体ウエハと称する平面略円形状の部材からなり、基板本体１ａと、その主面に形成された半導体層１ｂと、基板本体１ａの裏面に形成された絶縁層２とを有している。基板本体１ａは、例えばチョクラルスキー法等のような結晶引き上げ法により形成されたｐ＋型のシリコン（Ｓｉ）単結晶からなり、その抵抗率は、例えば３〜６ｍΩｃｍ程度である。半導体層１ｂは、例えばエピタキシャル法により形成されたｐ型のシリコン単結晶からなり、その厚さは、例えば３μｍ程度、その抵抗率は、例えば１８Ωｃｍ〜２３Ωｃｍ程度である。基板１の裏面の絶縁層２は、例えばＣＶＤ法で形成された酸化シリコン（ＳｉＯ２等）からなり、基板１の裏面を汚染および破損などから保護する機能を有する。続いて、半導体層１ｂの主面上にフォトリソグラフィ技術によりレジストパターンを形成した後、そのレジストパターンをマスクとして、例えばホウ素（Ｂ）等のような不純物イオンを半導体層１ｂに選択的に導入することにより、ｐ＋＋型の半導体領域３を形成する。この半導体領域３は半導体層１ｂの主面から基板本体１ａまで達するように形成されており、基板本体１ａと電気的に接続される。その後、そのレジストパターンを除去した後、半導体層１ｂの主面に、例えば酸化シリコンからなるフィールド絶縁膜４をＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により形成する。このフィールド絶縁膜４が形成された領域を分離領域として規定することができ、それ以外の領域を素子形成領域（活性領域）として規定することができる。
【００２５】
次いで、半導体層１ｂの主面上に、標準ｐＬＤＭＯＳ形成領域が露出され、それ以外が覆われるようなレジストパターンをフォトリソグラフィ技術により形成した後、そのレジストパターンをマスクとして、例えばリン（Ｐ）等のような不純物イオンを半導体層１ｂに選択的に導入することにより、標準ｐＬＤＭＯＳ形成領域にｎウエル５を形成する。続いて、ｎウエル５形成用のレジストパターンを除去した後、半導体層１ｂの主面上に、パワーｎＬＤＭＯＳ形成領域の一部が露出され、それ以外が覆われるようなレジストパターンＲＰ１をフォトリソグラフィ技術により形成した後、そのレジストパターンＲＰ１をマスクとして、例えばホウ素等のような不純物イオンを半導体層１ｂに選択的に導入することにより、パワーｎＬＤＭＯＳ形成領域にｐウエル（第１半導体領域）６を形成する。ｐウエル６はパワーｎＬＤＭＯＳのチャネル領域になる部分でもある（図６の工程ＰＷＬＰ）。
【００２６】
次いで、レジストパターンＲＰ１を除去した後、基板１に対して洗浄処理を施して半導体層１ｂの主面の清浄面を露出させた状態で、例えばウエット酸化処理を施すことにより、図８に示すように、半導体層１ｂの活性領域主面上に、例えば厚さ１１ｎｍ程度の酸化シリコンからなるゲート絶縁膜７ａを形成する（図６の工程ＧＯＸＰ）。続いて、基板１の主面上に、例えば低抵抗な多結晶シリコン等のような導体膜、タングステンシリサイド（ＷＳｉ２）等のようなシリサイド膜および酸化シリコン等のようなキャップ絶縁膜を下層から順にＣＶＤ法等により堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、パワーｎＬＤＭＯＳ形成領域および標準ｐＬＤＭＯＳ形成領域にゲート電極８およびキャップ絶縁膜９を形成する。ゲート電極８は、低抵抗な多結晶シリコン膜とタングステンシリサイド膜との積層膜構成とされているが、タングステンシリサイド膜の代わりに、窒化チタン（ＴｉＮ）などのようなバリア金属膜およびタングステン（Ｗ）等のような金属膜を下層より順次積層することで構成しても良い（図６の工程ＧＰ）。その後、基板１に対してライト酸化処理を施すことにより、図９に示すように、上記ゲート電極８の形成工程で若干エッチングされたゲート絶縁膜７ａの端部を補修する。この時、ゲート電極８の周囲の基板１の活性領域主面上にゲート絶縁膜７ｂが形成される。ゲート絶縁膜７ｂは、例えば酸化シリコンからなり、ゲート絶縁膜７ａよりも厚く形成されている（図６の工程ＬＯＸＰ）。
【００２７】
次いで、図１０に示すように、基板１の主面上に、標準ｐＬＤＭＯＳ形成領域のドレイン領域が露出され、それ以外が覆われるようなレジストパターンＲＰ２をフォトリソグラフィ技術により形成した後、これをマスクとして、例えば二フッカホウ素（ＢＦ２）を半導体層１ｂにイオン注入することにより、標準ｐＬＤＭＯＳ形成領域のドレイン領域にドレイン用のｐ−型の半導体領域１２ａを形成する（ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造）。この時の不純物イオンの打ち込みエネルギーは、例えば３０ＫｅＶ程度、ドーズ量は、例えば１０１２／ｃｍ２台である（図６の工程ＰＭＰ）。続いて、レジストパターンＰＲ２を除去した後、図１１に示すように、基板１の主面上に、パワーｎＬＤＭＯＳ形成領域のドレイン領域が露出され、それ以外が覆われるようなレジストパターンＲＰ３をフォトリソグラフィ技術により形成した後、これをマスクとして、例えばリンを半導体層１ｂにイオン注入することにより、パワーｎＬＤＭＯＳ形成領域のドレイン領域にドレイン用のｎ−型の半導体領域（第２半導体領域）１３ａを形成する（ＬＤＤ構造）。ｎ−型の半導体領域１３ａは、その端部がゲート電極８のドレイン側端部に重なる（ほぼ一致する）ように形成されている。この時の不純物イオンの打ち込みエネルギーは、例えば５０ＫｅＶ程度、ドーズ量は、例えば１０１３／ｃｍ２台である（図６の工程ＮＭＰ）。その後、レジストパターンＲＰ３を除去した後、基板１に対してアニール処理を施す（図６の工程ＳＧ・ＡＮＰ）。
【００２８】
次いで、図１２に示すように、基板１の主面上に、例えば酸化シリコン等からなる薄い絶縁膜１５をＣＶＤ法等により堆積する。この絶縁膜１５は、基板１の主面のフィールド絶縁膜４、ゲート絶縁膜７ｂ、ゲート電極８の側面、キャップ絶縁膜９の側面および上面を覆うように堆積されている。すなわち、絶縁膜１５は、ゲート電極８の端部近傍のゲート絶縁膜７ｂを保護するように形成されている。絶縁膜１５の厚さ（すなわち、ゲート電極８の側面に被着される絶縁膜１５部分の幅）は、上記サイドウォールの幅よりも薄く、例えば１５ｎｍ程度である（図６の工程ＮＴＨＤＰ）。続いて、図１３および図１４に示すように、基板１の主面上（絶縁膜１５上）に、パワーｎＬＤＭＯＳ形成領域のソース領域およびドレイン領域（ドレイン領域はゲート電極８の端部から少し離れた一部分）が露出され、それ以外が覆われるようなレジストパターンＲＰ４を形成した後、これをマスクとして、例えばヒ素（Ａｓ）を半導体層１ｂにイオン注入する。すなわち、上記のように絶縁膜１５が形成された状態のままで不純物イオンを注入する。これにより、半導体層１ｂに、パワーｎＬＤＭＯＳ形成領域のドレイン用のｎ＋型の半導体領域（第３半導体領域）１３ｂおよびソース用のｎ＋型の半導体領域（第４半導体領域）１３ｃを形成する。ドレイン用のｎ＋型の半導体領域１３ｂは、その端部が上記ドレイン用のｎ−型の半導体領域１３ａ分だけゲート電極８から離れた位置に形成されている。また、ソース用のｎ＋型の半導体領域１３ｃは、その端部が図１４に示すように絶縁膜１５の厚さに相当する長さＬ１分だけゲート電極８から離れた位置に形成されている。このドレインおよびソース用のｎ＋型の半導体領域１３ｂ，１３ｃ形成時の不純物イオンの打ち込みエネルギーは、例えば１００ＫｅＶ程度、ドーズ量は、例えば１×１０１５／ｃｍ２台程度（またはそれ以上）、イオン注入角度は、例えば０度（基板１の主面に対して垂直）である。ｎ＋型の半導体領域１３ｂ，１３ｃの不純物濃度は、例えば１×１０２０／ｃｍ３程度（またはそれ以上）である。不純物としてヒ素を用いたのは、原子量（質量）の大きなヒ素を用いることにより、半導体層１ｂの浅い位置に高不純物濃度のドレイン用のｎ＋型の半導体領域１３ｂおよびソース用のｎ＋型の半導体領域１３ｃを形成することで、パワーｎＬＤＭＯＳの微細な寸法を維持したまま、オン抵抗を低減できるからである。以上のようにしてパワーｎＬＤＭＯＳＱｎを形成する。パワーｎＬＤＭＯＳＱｎは、例えばＲＦパワーモジュールのアンプを構成する素子である。
【００２９】
このように本実施の形態１によれば、ゲート電極８の端部近傍のゲート絶縁膜７ｂ部分が絶縁膜１５で覆われた状態で、ソースおよびドレイン用のｎ＋型の半導体領域１３ｂ，１３ｃの形成のための不純物イオンを導入することにより、パワーｎＬＤＭＯＳＱｎのソース領域側のゲート電極８端部近傍のゲート絶縁膜７ｂ部分に不純物イオンが直接的に衝突するのを避けることができる。すなわち、パワーｎＬＤＭＯＳＱｎのソース領域側のゲート電極８の端部近傍のゲート絶縁膜７ｂを絶縁膜１５により保護することができる。これにより、パワーｎＬＤＭＯＳＱｎのソース領域側のゲート電極８の端部近傍のゲート絶縁膜７ｂに損傷等が生じるのを抑制または防止できるので、パワーｎＬＤＭＯＳＱｎのゲート絶縁不良を抑制または防止することができる。また、ソース用のｎ＋型の半導体領域１３ｃの端部は、図１４に示すように、ゲート電極８の端部から絶縁膜１５の厚さに相当する長さＬ１分だけ離れるが、その絶縁膜１５の厚さは上記サイドウォールの幅に比べれば極めて小さく、長さＬ１も小さいので、パワーｎＬＤＭＯＳＱｎのオン抵抗が増大しないようにできる。なお、図１４は、図１３の要部拡大断面図である（図６の工程ＮＰ）。
【００３０】
次いで、レジストパターンＲＰ４を除去した後、絶縁膜１５は残したまま、図１５に示すように、基板１の主面上に、パワーｎＬＤＭＯＳ形成領域のソース領域およびドレイン領域（ドレイン領域はゲート電極８の端部から少し離れた一部分）が露出され、それ以外が覆われるようなレジストパターンＲＰ５を形成した後、これをマスクとして、例えばホウ素を半導体層１ｂにイオン注入することにより、パワーｎＬＤＭＯＳ形成領域の上記ドレイン、ソース用のｎ＋型の半導体領域１３ｂ，１３ｃの下部（主としてパワーｎＬＤＭＯＳのチャネル側）側にｐ−型の半導体領域１７を形成する。このｐ−型の半導体領域１７は、短チャネル効果を抑制または防止する、いわゆるハロー領域（またはパンチスルーストッパ領域）である。この不純物導入工程では、不純物イオンを基板１の主面に対して斜めになるような方向から注入する。（図６の工程ＰＨＰ）。
【００３１】
次いで、レジストパターンＲＰ５を除去した後、絶縁膜１５は残したまま、図１６に示すように、基板１の主面上に、パワーｎＬＤＭＯＳ形成領域の一部、標準ｐＬＤＭＯＳ形成領域のソースおよびドレイン領域（ドレイン領域はゲート電極８の端部から少し離れた一部分）が露出され、それ以外が覆われるようなレジストパターンＲＰ６を形成した後、これをマスクとして、例えばホウ素を半導体層１ｂにイオン注入することにより、標準ｐＬＤＭＯＳのドレイン用のｐ＋型の半導体領域１２ｂおよびソース用のｐ＋型の半導体領域１２ｃを形成するとともに、パワーｎＬＤＭＯＳ形成領域にｐ＋型の半導体領域１２ｄを形成する。このようにして標準ｐＬＤＭＯＳＱｐを形成する。標準ｐＬＤＭＯＳＱｐは、例えばスイッチング素子を形成する素子なので、上記パワーｎＬＤＭＯＳＱｎに比べて高い利得が要求されない。このため、標準ｐＬＤＯＭＯＳＱｐのチャネル長は、上記パワーｎＬＤＭＯＳＱｎのチャネル長よりも長くなっている。なお、パワーｎＬＤＭＯＳ形成領域のｐ＋型の半導体領域１２ｄは上記ｐ＋＋型の半導体領域３と接続されており、これを通じて基板本体１ａと電気的に接続されている（図６の工程ＰＰ）。
【００３２】
次いで、レジストパターンＲＰ６を除去した後、基板１に対して例えばＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）等のようなアニール処理を施す（図６の工程ＤＩ・ＡＮＰ）。続いて、絶縁膜１５は残したまま、図１７に示すように、基板１の主面上に、例えば酸化シリコンからなる絶縁膜２０をＣＶＤ法等により堆積した後、絶縁膜２０，１５に半導体層１ｂに達するコンタクトホールＣＮＴをフォトリソグラフィ技術およびドライエッチング技術により形成する（図６の工程ＩＤＰおよび工程ＣＮＴＰ）。その後、基板１の主面上に、例えば窒化チタン（ＴｉＮ）膜をスパッタリング法により堆積した後、その上にタングステン膜をＣＶＤ法等によって堆積する。続いて、そのタングステン膜をエッチバックした後、基板１の主面上に、例えばチタン（Ｔｉ）膜、アルミニウム（Ａｌ）−シリコン−銅（Ｃｕ）合金膜、チタン膜および窒化チタン膜を下層から順にスパッタリング法により堆積する。続いて、その積層膜をフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、第１層配線Ｍ１を形成する（図６の工程Ｍ１Ｐ）。これ以降は、通常の半導体装置の製造工程を経て、上記アンプ用の半導体チップを製造する。その後、この半導体チップをモジュール基板上に、他の半導体チップおよび電子部品とともに搭載してＲＦパワーモジュールを組み立てる。
【００３３】
このように本実施の形態１によれば、パワーｎＬＤＭＯＳＱｎのソースおよびドレイン用のｎ＋型の半導体領域１３ｂ，１３ｃを形成するための不純物イオンの導入工程に際して、ソース領域側のゲート電極８の端部近傍のゲート絶縁膜７ｂを絶縁膜１５により保護できるので、ゲート電極８の端部近傍のゲート絶縁膜７ｂに損傷等が生じるのを抑制または防止でき、パワーｎＬＤＭＯＳＱｎのゲート絶縁不良を抑制または防止することが可能となる。したがって、ＲＦパワーモジュールの歩留りおよび信頼性を向上させることが可能となる。
【００３４】
また、保護用の絶縁膜１５の厚さが上記サイドウォールの幅に比べれば極めて小さいので、パワーｎＬＤＭＯＳＱｎのオン抵抗が増大しないようにできる。図１８は、絶縁膜１５の厚さ（横軸）と、ｎＬＤＭＯＳＱｎのオン抵抗Ｒｏｎおよびゲート絶縁不良発生率Ｎ（縦軸）との関係を簡単に示したグラフである。絶縁膜１５が厚くなるにつれ、ゲート絶縁不良発生率Ｎは下がるが、逆にオン抵抗Ｒｏｎは増大してしまう。このことから絶縁膜１５の厚さの下限は、ゲート絶縁不良の発生率の目標値で決まり、絶縁膜１５の厚さの上限は、オン抵抗Ｒｏｎの目標値で決まる。本発明者の検討によれば、絶縁膜１５の厚さは、例えば７〜４０ｎｍ程度が好ましい。特に、本実施の形態１のオン抵抗の目標値（すなわち、オン抵抗が１〜５Ωｍｍ）からすると、絶縁膜１５の厚さは、例えば７〜２３ｎｍ程度、さらには、例えば１０〜２０ｎｍ程度が好ましい。本実施の形態１では、上記のように絶縁膜１５の厚さとして、例えば１０〜２０ｎｍの中間の１５ｎｍを選択することにより、ゲート絶縁不良の発生率を、例えば１５０ｐｐｍ（母数約４００００個）程度にまで低減できた。
【００３５】
また、本実施の形態１によれば、上記サイドウォールプロセスのようなエッチバック工程が無いので、上記のような基板８０の主面およびゲート絶縁膜８１に損傷等が生じることもなく、パワーｎＬＤＭＯＳＱｎのドレイン耐圧の低下やオン抵抗の増大等のような電気的特性の劣化が生じることもない。したがって、ＲＦパワーモジュールの性能および信頼性を確保できる。また、上記サイドウォールプロセスのようなエッチバック工程を追加しないので、ＲＦパワーモジュールのアンプ用の半導体チップの製造工程も増えることもない。したがって、ＲＦパワーモジュールの製造時間やコストが増大することも無い。
【００３６】
また、標準ｐＬＤＭＯＳＱｐのドレイン用のｎ−型の半導体領域１２ａを形成するための不純物導入工程を、保護用の絶縁膜１５の形成工程後に行うと、ｎ−型の半導体領域１２ａの端部が絶縁膜１５の厚さ分だけゲート電極８の端部から離れてしまい、標準ｐＬＤＭＯＳＱｐのオン抵抗が増大してしまう。そこで、本実施の形態１では、標準ｐＬＤＭＯＳＱｐのドレイン用のｎ−型の半導体領域１２ａを形成するための不純物導入工程を、保護用の絶縁膜１５の形成工程前に行うことにより、ｎ−型の半導体領域１２ａの端部がゲート電極８から離れてしまうのを防止できるので、標準ｐＬＤＭＯＳＱｐのオン抵抗の増大を防止でき、標準ｐＬＤＭＯＳＱｐの良好な電気的特性を確保できる。
【００３７】
次に、図１９は、本実施の形態１のＲＦパワーモジュールＰＭを用いたデジタル携帯電話機システムの一例を示している。
【００３８】
デジタル携帯電話機システム２２は、例えばＧＳＭ９００とＤＣＳ１８００との２つの周波数帯を使用可能（デュアルバンド方式）で、それぞれの周波数帯でＧＭＳＫ変調方式とＥＤＧＥ変調方式との２つの通信方式を使用可能であり、音声等を入力するためのマイクＭＩＣと、信号処理回路部ＳＰＣと、上記ＲＦパワーモジュールＰＭと、送受信切換え用のスイッチ回路ＳＷＣと、信号電波の送受信用のアンテナＡＮＴと、低雑音増幅器ＬＡＭＰと、音声等を出力するためのスピーカＳＰとを有している。
【００３９】
上記信号処理回路ＳＰＣは、各種信号処理を行う回路であり、ベースバンド回路や変復調用回路を有している。ベースバンド回路は、音声信号をベースバンド信号に変換したり、受信信号を音声信号に変換したり、変調方式切換信号やバンド切換信号を生成したりする機能を有しており、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）やマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構成されている。変復調用回路は、受信信号をダウンコンバートして復調しベースバンド信号を生成したり送信信号を変調したりする機能を有している。
【００４０】
上記ＲＦパワーモジュールＰＭは、電波の周波数がＤＣＳ帯の送信信号を取り扱う高周波電力増幅回路ＡＭＰ１と、電波の周波数がＧＳＭ帯の送信信号を取り扱う高周波電力増幅回路ＡＭＰ２とを有している。また、ＧＳＭ９００とＤＣＳ１８００との２つの周波数帯の各々でＧＭＳＫ変調方式とＥＤＧＥ変調方式との両通信方式を使用可能なように切換スイッチを有している。図２０は、ＲＦパワーモジュールＰＭの基本的な機能を示した説明図である。ＧＳＭ帯の信号またはＤＣＳ帯の入力信号Ｐｉｎが入力されると、それを増幅して出力信号Ｐｏｕｔを出力する。また、図２１は、ＲＦパワーモジュールＰＭの高周波電力増幅回路ＡＭＰ（ＡＭＰ１，ＡＭＰ２）の回路図の一例を示している。本実施の形態１の高周波電力増幅回路ＡＭＰは、例えば３段のパワーｎＬＤＭＯＳＱｎ１〜Ｑｎ３（上記パワーｎＬＤＭＯＳＱｎ）と、これらのパワーｎＬＤＭＯＳＱｎ１〜Ｑｎ３にバイアス電圧を印加するバイアス回路ＢＩＡＳと、整合回路Ｍ１〜Ｍ９と、コンデンサと、コイルと、抵抗とを有している。この高周波電力増幅回路ＡＭＰの出力レベルは、上記バイアス回路ＢＩＡＳからの供給電圧および電源回路からの電源電圧Ｖｄｄによって制御される。電源電圧Ｖｄｄは、例えば４．７Ｖ程度であり、上記パワーｎＬＤＭＯＳＱｎ１〜Ｑｎ３のドレインに供給される。上記バイアス回路ＢＩＡＳは、複数の抵抗を有している。この回路では、バイアス回路ＢＩＡＳの入力に制御電圧Ｖａｂｃ（ＧＭＳＫ方式を選択した場合）または制御電圧Ｖａｐｃ（ＥＤＧＥ方式を選択した場合）が入力されると、その電圧がバイアス回路ＢＩＡＳの抵抗で分圧されて所望のゲートバイアス電圧が生成され、そのゲートバイアス電圧が各々のｎＭＯＳＱｎ１，Ｑｎ２，Ｑｎ３のゲート電極に入力されるようになっている。
【００４１】
（実施の形態２）
本実施の形態２では、前記保護用の絶縁膜１５を除去する工程を追加した例を図２２のフロー図と、図２３および図２４の半導体装置の製造工程中の要部断面図とにより説明する。なお、図２３および図２４において、左側は、例えば前記パワーｎＬＤＭＯＳ形成領域、右側は、例えば前記標準ｐＬＤＭＯＳ形成領域を例示している。
【００４２】
まず、本実施の形態２の図２２の工程ＰＷＬＰから工程ＳＧ・ＡＮＰまでで前記実施の形態１（図６参照）と異なるのは、この工程までの間に図２２では標準ｐＬＤＭＯＳのｐ−型の半導体領域１２ａの形成工程（図６の工程ＰＭＰ）が無いことである。
【００４３】
続いて、本実施の形態２でも、前記実施の形態１と同様に、図２３に示すように、基板１の主面上に、絶縁膜１５を堆積する。絶縁膜１５の厚さや形成方法は、前記実施の形態１と同じであるが、本実施の形態２では絶縁膜１５を、例えば窒化シリコン（Ｓｉ３Ｎ４等）で形成する（図２２の工程ＮＴＨＤＰ）。
【００４４】
その後、前記実施の形態１と同様に、基板１の主面（絶縁膜１５）上に、前記レジストパターンＲＰ４を形成した後、例えばヒ素等のような不純物をイオン注入することにより、半導体層１ｂにパワーｎＬＤＭＯＳのドレインおよびソース用のｎ＋型の半導体領域１３ｂ，１３ｃを形成する（図２２の工程ＮＰ）。本実施の形態２でも、前記実施の形態１と同様に、ゲート電極８の端部近傍のゲート絶縁膜７ｂを絶縁膜１５により保護できるので、ゲート電極８の端部近傍のゲート絶縁膜７ｂでの損傷等の発生を抑制または防止でき、パワーｎＬＤＭＯＳのゲート絶縁不良を抑制または防止できる。
【００４５】
次いで、レジストパターンＲＰ４を除去した後、絶縁膜１５も、例えば熱リン酸（１６０℃程度に熱したリン酸（Ｈ３ＰＯ４））等を用いたウエットエッチング法により図２４に示すように選択的に除去する（図２２の工程ＮＴＨＥＰ）。本実施の形態２では、絶縁膜１５を窒化シリコン膜としたことにより、基板１の酸化シリコン膜を除去することなく、絶縁膜１５のみを選択的に除去できる。また、絶縁膜１５の除去方法としてウエットエッチング法を用いることにより、基板１の主面のゲート絶縁膜７ａ，７ｂやフィールド絶縁膜４に損傷等を与えることなく、絶縁膜１５を除去することができる。
【００４６】
続いて、前記実施の形態１の図１５で説明したのと同様にパワーｎＬＤＭＯＳ形成領域にパンチスルーストッパ用のｐ−型の半導体領域１７を形成する（図２２の工程ＰＨＰ）。その後、前記実施の形態１の図１０（図６の工程ＰＭＰ）で説明したのと同様に標準ｐＬＤＭＯＳのｐ−型の半導体領域１２ａを形成する。本実施の形態２では絶縁膜１５を除去してしまうので、ｐ−型の半導体領域１２ａの形成工程を、絶縁膜１５の堆積工程およびｎ＋型の半導体領域１３ｂ，１３ｃの形成のための不純物導入工程よりも後に行うことができる。すなわち、ｐ−型の半導体領域１２ａの形成工程を前記実施の形態１よりも後の工程で行うことができる（図２２の工程ＰＭＰ）。その後、前記実施の形態１の図１６で説明したのと同様に標準ｐＬＤＭＯＳのｐ＋型の半導体領域１２ｂを形成する（図２２の工程ＰＰ）。これ以降は前記実施の形態１と同様なので説明を省略する。
【００４７】
本実施の形態２によれば、絶縁膜１５を除去するので、その分、前記実施の形態１よりも工程が増えるものの、それ以外の効果については前記実施の形態１と同様の効果が得られる上、以下の効果を得ることができる。
【００４８】
すなわち、絶縁膜１５を残しておく場合、その絶縁膜１５の堆積工程後の不純物導入工程については、絶縁膜１５の厚さを見越して不純物イオンの導入条件を設定したり、工程順を変えたりする必要が生じる場合があるが、本実施の形態２では、絶縁膜１５を除去してしまうので、そのような必要が生じない、という効果を得ることができる。
【００４９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５０】
例えば前記実施の形態１，２では、ＲＦパワーモジュールのパワーｎＬＤＭＯＳを３段設けたが、２段構成または４段構成にしても良い。
【００５１】
また、前記実施の形態１，２では、パワーｎＬＤＭＯＳに適用した場合について説明したが、パワーｐＬＤＭＯＳに適用することもできる。
【００５２】
また、前記実施の形態１，２では、ＧＳＭ９００とＤＣＳ１８００との２つの周波数帯の電波を取り扱うことが可能なデュアルバンド方式に適用した場合について説明したが、上記２つの周波数帯の他に、例えばＰＣＳ帯の電波をも取り扱うことが可能な、いわゆるトリプルバンド方式に適用しても良い。
【００５３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるデジタル携帯電話に適用した場合について説明したが、それに限定されるものではなく、例えばＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）等のような移動体通信機能を有する情報処理装置やパーソナルコンピュータ等のような情報処理装置にも適用できる。
【００５４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００５５】
すなわち、半導体基板上にＬＤＭＯＳ・ＦＥＴのゲート電極をパターニングした後、ゲート電極および半導体基板の表面を覆うような薄い絶縁膜を半導体基板上に堆積し、さらに、ソースおよびドレイン用の半導体領域を形成するための不純物を上記薄い絶縁膜を残した状態で半導体基板に導入することにより、上記不純物導入時にゲート電極端部近傍のゲート絶縁膜を薄い絶縁膜により保護することができ、ゲート電極端部近傍のゲート絶縁膜に損傷や不純物準位が生じるのを抑制または防止できるので、ＬＤＭＯＳ・ＦＥＴのゲート絶縁不良を抑制または防止することが可能となる。
【図面の簡単な説明】
【図１】ゲート絶縁膜の損傷等の発生メカニズムを説明するための半導体基板の部分断面図である。
【図２】本発明者が検討した半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】本発明の一実施の形態である半導体装置の製造工程のフロー図である。
【図７】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３の半導体装置の製造工程中の要部拡大断面図である。
【図１５】図１３および図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】本発明の一実施の形態の半導体装置の保護用の絶縁膜の厚さ（横軸）と、横型トランジスタのオン抵抗およびゲート絶縁不良発生率（縦軸）との関係を簡単に示したグラフ図である。
【図１９】本発明の一実施の形態１の半導体装置を用いたデジタル携帯電話機システムの一例の説明図である。
【図２０】本発明の一実施の形態の半導体装置の基本的な機能を示した説明図である。
【図２１】図２０の半導体装置の電力増幅回路の一例の回路図である。
【図２２】本発明の他の実施の形態である半導体装置の製造工程のフロー図である。
【図２３】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
１  半導体基板
１ａ  半導体基板本体
１ｂ  半導体層
２  絶縁層
３  半導体領域
４  フィールド絶縁膜
５  ｎウエル
６  ｐウエル（第１半導体領域）
７ａ，７ｂ  ゲート絶縁膜
８  ゲート電極
９  キャップ絶縁膜
１２ａ  半導体領域
１３ａ  半導体領域（第２半導体領域）
１３ｂ  半導体領域（第３半導体領域）
１３ｃ  半導体領域（第４半導体領域）
１５  絶縁膜
１７  半導体領域
２０  絶縁膜
２２  デジタル携帯電話機システム
８０  半導体基板
８１  ゲート絶縁膜
８２  ゲート電極
８３  フォトレジストパターン
Ｓｕｂ  半導体基板
Ｇｏｘ  ゲート絶縁膜
ＮＭＡ  半導体領域
ＩＦＳ  絶縁膜
ＩＦＳＷ  サイドウォール
ＮＳＡ  半導体領域
ＲＰＡ  フォトレジストパターン
ＲＰ１〜ＲＰ６  フォトレジストパターン
Ｑｎ，Ｑｎ１〜Ｑｎ３  パワーｎチャネル型のＬＤＭＯＳ・ＦＥＴ
Ｑｐ  標準ｐチャネル型のＬＤＭＯＳ・ＦＥＴ
ＰＭ  ＲＦパワーモジュール
ＭＩＣ  マイク
ＳＰＣ  信号処理回路部
ＳＷＣ  スイッチ回路
ＳＰ  スピーカ
ＡＮＴ  アンテナ
ＬＡＭＰ  低雑音増幅器
Ｐｉｎ  入力信号
Ｐｏｕｔ  出力信号
ＢＩＡＳ  バイアス回路
Ｍ１〜Ｍ９  整合回路
Ｖｄｄ  電源電圧
Ｖａｂｃ  制御電圧
Ｖａｐｃ  制御電圧
【図１】
2004288779.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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