(57)【要約】【課題】リファレンスメモリセルを基にコアメモリセルに記憶されている値を判定する際に、リファレンスメモリセルの設定の制御を簡単かつ容易にすることができる半導体記憶装置を提供することを課題とする。【解決手段】ｎ（ｎは３以上の整数）値を記憶可能な一又は複数のコアメモリセル（４０１）と、ｎ値を記憶可能であってｍ（ｍはｎ−１個以下１以上の整数）個の値を記憶するリファレンスメモリセル（４１１〜４１３）と、リファレンスメモリセルの読み出し出力を基にコアメモリセルに記憶されている値を判定する判定回路（４３１〜４３３）とを有する半導体記憶装置が提供される。【選択図】        図４
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【特許請求の範囲】
【請求項１】
ｎ（ｎは３以上の整数）値を記憶可能な一又は複数のコアメモリセルと、
ｎ値を記憶可能であってｍ（ｍはｎ−１個以下１以上の整数）個の値を記憶するリファレンスメモリセルと、
前記リファレンスメモリセルの読み出し出力を基に前記コアメモリセルに記憶されている値を判定する判定回路と
を有する半導体記憶装置。
【請求項２】
前記リファレンスメモリセルは、最大読み出し出力に対応する値を記憶する一又は複数の最大リファレンスメモリセルと、最小読み出し出力に対応する値を記憶する一又は複数の最小リファレンスメモリセルのみを有し、
前記判定回路は、前記最大リファレンスメモリセル及び前記最小リファレンスメモリセルのみの読み出し出力を基に前記コアメモリセルに記憶されている値を判定する請求項１記載の半導体記憶装置。
【請求項３】
前記リファレンスメモリセルは、最大読み出し出力に対応する値を記憶する複数の最大リファレンスメモリセルと、最小読み出し出力に対応する値を記憶する複数の最小リファレンスメモリセルのみを有し、
前記判定回路は、使用する最大リファレンスメモリセル及び最小リファレンスメモリセルの数の比率に応じて、前記コアメモリセルに記憶されている値を判定するための閾値を決め、該閾値を基に前記コアメモリセルに記憶されている値を判定する請求項１記載の半導体記憶装置。
【請求項４】
前記コアメモリセル及び前記リファレンスメモリセルは、同じ値を記憶するときには読み出し出力が同じである請求項２記載の半導体記憶装置。
【請求項５】
前記判定回路は、前記一又は複数の最大リファレンスメモリセル及び前記一又は複数の最小リファレンスメモリセルの読み出し出力の平均値を前記閾値とする請求項４記載の半導体記憶装置。
【請求項６】
前記コアメモリセル及び前記リファレンスメモリセルは４値を記憶可能であり、
前記判定回路は、３個の最大リファレンスメモリセル及び１個の最小リファレンスメモリセルの読み出し出力の平均値を第１の閾値とし、２個の最大リファレンスメモリセル及び２個の最小リファレンスメモリセルの読み出し出力の平均値を第２の閾値とし、１個の最大リファレンスメモリセル及び３個の最小リファレンスメモリセルの読み出し出力の平均値を第３の閾値とし、前記コアメモリセルに記憶されている値を判定する請求項５記載の半導体記憶装置。
【請求項７】
前記判定回路は、異なるリファレンスメモリセルを用いて前記第１〜第３の閾値を並列に生成する請求項６記載の半導体記憶装置。
【請求項８】
前記判定回路は、共通のリファレンスメモリセルを共用して前記第１〜第３の閾値を時分割で生成する請求項６記載の半導体記憶装置。
【請求項９】
前記判定回路は、４個の最大リファレンスメモリセル及び４個の最小リファレンスメモリセルを基に前記第１〜第３の閾値を生成する請求項６記載の半導体記憶装置。
【請求項１０】
前記コアメモリセル及び前記リファレンスメモリセルは、４値以上の値を記憶可能であり、
前記判定回路は、３種類の値に対応するリファレンスメモリセルの読み出し出力を基に前記コアメモリセルに記憶されている値を判定する請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に３値以上を記憶可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
不揮発性記憶装置における大容量化に対する要求から、多値メモリセル（以下、メモリセルを単にセルという。）が採用されている。すなわち、コアセルに格納するデータとして３値以上の多値データを扱うことで、１セル当りに多ビットの情報を記憶させることができるので、等価的にビットコストを削減できるのである。
【０００３】
しかしながら、コアセルのデータは書き換えを行うにつれて劣化するという問題がある。これに対して、コアセル領域内にリファレンスセルを設けることで、コアセルとデータ劣化特性が同じリファレンスレベルを作る手法がとられている。いわゆるダイナミックリファレンス方式と呼ばれる読み出し方式である。すなわち、コアセル領域内に設けたメモリセルをリファレンスセルとして使用することで、コアセルと同じ（すくなくとも類似した）劣化特性を持つリファレンスセルが実現でき、多値データの読み出しを可能にしている。
【０００４】
また、下記の特許文献１が公開されている。
【０００５】
【特許文献１】
特開平８−２７４２８２号公報
【０００６】
【発明が解決しようとする課題】
ダイナミックリファレンスセルはコアセル領域内に設けられているため、コアセルのデータ消去時に、ダイナミックリファレンスも一緒に消去されてしまう。したがって、消去動作の後、ダイナミックリファレンスセルの閾値設定を行うことになる。例えば、ワード線毎に用意されている各ダイナミックリファレンスセルに多値のレベル設定を精度良く行う必要がある。
【０００７】
図１１に示すように、通常隣あう多値レベルのデータが格納されたリファレンスセルＲｅｆ０〜Ｒｅｆ３が用いられる。すなわち、例えばコアセルが４値を扱う場合、値“０”の電流レベルＤ０、値“１”の電流レベルＤ１、値“２”の電流レベルＤ２、及び値“３”の電流レベルＤ３が存在する。レベルＤ０及びＤ１を判定するリファレンスレベルＲｅｆ０１を構成するためにレベルＤ０及びレベルＤ１のデータをダイナミックリファレンスセルＲｅｆ０及びＲｅｆ１に設定したものを併用して用いる。同様に、レベルＤ１及びＤ２、又はレベルＤ２及びＤ３を判定するリファレンスＲｅｆ１２又はＲｅｆ２３を構成するために、それぞれレベルＤ１及びＤ２、又はレベルＤ２及びＤ３のデータをダイナミックリファレンスセルＲｅｆ１及びＲｅｆ２又はダイナミックリファレンスセルＲｅｆ２及びＲｅｆ３に設定する必要がある。したがって、消去動作後ダイナミックリファレンスセルにはレベルＤ０〜Ｄ３の全てを設定することになり、リファレンス設定制御が複雑である。
【０００８】
さらに、多値セルは多値データを扱うがゆえ読み出しマージンが小さいという問題もある。ダイナミックリファレンスセルの閾値分布を小さく設定することで、多値データの読み出しマージンを大きくすることができるが、全ての多値データを格納するダイナミックリファレンスセルにおいてそれぞれ、閾値分布を小さく設定することになり、これもリファレンス設定制御を複雑にならしめることになる。
【０００９】
本発明の目的は、リファレンスメモリセルを基にコアメモリセルに記憶されている値を判定する際に、リファレンスメモリセルの設定の制御を簡単かつ容易にすることができる半導体記憶装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明の一観点によれば、ｎ（ｎは３以上の整数）値を記憶可能な一又は複数のコアメモリセルと、ｎ値を記憶可能であってｍ（ｍはｎ−１個以下１以上の整数）個の値を記憶するリファレンスメモリセルと、リファレンスメモリセルの読み出し出力を基にコアメモリセルに記憶されている値を判定する判定回路とを有する半導体記憶装置が提供される。
【００１１】
本発明によれば、コアメモリセル及びリファレンスメモリセルはｎ値を記憶可能であり、ｎ−１個以下のｍ個の値を記憶するリファレンスメモリセルの読み出し出力を基にコアメモリセルに記憶されている値を判定する。ｎ個の値を記憶するリファレンスメモリセルを用いて判定する場合に比べて、より少ないｍ個の値を記憶するリファレンスメモリセルを設定するだけでよいので、リファレンスメモリセルの設定の制御が簡単かつ容易になる。
【００１２】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態による半導体記憶装置の構成例を示す。半導体記憶装置１００は、半導体チップであり、複数の消去ブロック１０１を有する。各消去ブロック１０１は、中央部に複数のリファレンスメモリセル（以下、メモリセルを単にセルという。）１０３を有し、その両側に複数のコアセル１０２を有する。コアセル１０２及びリファレンスセル１０３は、３値以上の値を記憶可能な一又は複数のセルを有する。コアセル１０２は、値を記憶するための本来のセルである。リファレンスセル１０３は、コアセル１０２に記憶されている値を判定するためのセルである。
【００１３】
図の水平方向にワードラインＷＬ（図２）がのび、垂直方向にビットラインＢＬ（図２）がのびる。同一のワードラインＷＬに接続されたコアセル１０２及びリファレンスセル１０３は、同一のワードラインＷＬにより選択可能である。コアセル１０２及びリファレンスセル１０３は、同じ値を記憶するときには読み出し出力が同じである。消去ブロック１０１単位で消去が行われるので、同一消去ブロック１０１内のコアセル１０２及びリファレンスセル１０３は、同時に消去される。
【００１４】
図２は、上記のコアセル１０２及びリファレンスセル１０３の構造例を示す半導体記憶装置の断面図である。コアセル１０２及びリファレンスセル１０３は、同じ構造を有し、例えばフラッシュメモリの不揮発性半導体記憶装置である。ｐ型領域内に、ｎ＋型のソースＳ及びｎ＋型のドレインＤが形成される。ソースＳ及びドレインＤの間には、チャネル領域が形成される。チャネル領域の上には、絶縁膜を介してフローティングゲートＦＧが形成される。コントロールゲートＣＧは、フローティングゲートＦＧの上に絶縁膜を介して形成される。フローティングゲートＦＧ及びコントロールゲートＣＧは、例えばポリシリコンである。読み出し時に、コントロールゲートＣＧは、ワードラインＷＬに接続される。ソースＳは、グランド電位に接続される。ドレインＤは、ビットラインＢＬに接続される。
【００１５】
このセルは、フローティングゲートＦＧ内の負電荷（電子）量に応じて、３値以上の多値を記憶可能である。すなわち、トランジスタ閾値レベルに応じて、値を記憶する。例えば、ワードラインＷＬを８〜９Ｖに、ビットラインＢＬを５〜６Ｖに設定することにより、チャネル領域のホットエレクトロンをフローティングゲートＦＧに注入し、値を書き込むことができる。ワードラインＷＬの電圧又は書き込み回数を制御することにより、異なる値を書き込むことができる。具体的には、ファウラー・ノルドハイムトンネル電流による消去により、フローティングゲートＦＧから電子を基板に排出し、その後に書き込みを行う。コアセル１０２及びリファレンスセル１０３は、同じ値を記憶するときには読み出し出力が同じである。
【００１６】
図３は、コアセル１０２に記憶されている値の判定方法を説明するための読み出し電流分布図である。横軸は、読み出し電流Ｉｒを示す。読み出しを行うには、ワードラインＷＬに所定の読み出し電圧を印加し、ビットラインに所定の電圧を印加する。すると、ソースＳ及びドレインＤ間には、記憶している値に応じた読み出し電流Ｉｒが流れる。読み出し電流ＩｒがＤ０のときには値“０”が、Ｄ１のときには値“１”が、Ｄ２のときには値“２”が、Ｄ３のときには値“３”が記憶されていることになる。例えば、フローティングゲートＦＧ内に電子がない場合には、トランジスタ閾値レベルが最も低く、最大の電流レベルＤ０が流れる。逆に、フローティングゲートＦＧ内に最大の電子が存在する場合には、トランジスタ閾値レベルが最も高く、最小の電流レベルＤ３が流れる。
【００１７】
次に、値“０”〜“３”の判別方法を説明する。最も高い閾値レベルに設定したリファレンスセルＲｅｆＢと最も低い閾値レベルに設定したリファレンスセルＲｅｆＡをそれぞれ複数用意し、併用する組み合わせを変更することで全てのリファレンスレベルＲｅｆ０１，Ｒｅｆ１２，Ｒｅｆ２３を実現する。リファレンスセルＲｅｆＡは、電流レベルＤ０に対応する値を記憶するセルである。リファレンスセルＲｅｆＢは、電流レベルＤ３に対応する値を記憶するセルである。リファレンスレベルＲｅｆ０１は電流レベルＤ０及びＤ１の境界を示す閾値、リファレンスレベルＲｅｆ１２は電流レベルＤ１及びＤ２の境界を示す閾値、リファレンスレベルＲｅｆ２３は電流レベルＤ２及びＤ３の境界を示す閾値である。
【００１８】
例えばコアセルが４値のレベルＤ０〜Ｄ４を扱う場合、レベルＤ０及びＤ１の境界を判定するリファレンスレベルＲｅｆ０１を構成するためにレベルＤ０及びＤ３のデータをダイナミックリファレンスセルＲｅｆＡ及びＲｅｆＢに設定したものを併用して用いる。例えば、レベルＤ０のデータのリファレンスセルＲｅｆＡを３個、レベルＤ３のデータのリファレンスセルＲｅｆＢを１個用いる。
【００１９】
同様に、レベルＤ１及びＤ２の境界、レベルＤ２及びＤ３の境界を判定するリファレンスレベルＲｅｆ１２及びＲｅｆ２３を構成するためにも、すべてレベルＤ０及びＤ３のデータをダイナミックリファレンスセルＲｅｆＡ及びＲｅｆＢに設定したものを用いる。使用するリファレンスセルの数はそれぞれ、例えば、リファレンスレベルＲｅｆ１２の場合は、リファレンスセルＲｅｆＡを２個、リファレンスセルＲｅｆＢを２個用いる。リファレンスレベルＲｅｆ２３の場合は、リファレンスセルＲｅｆＡを１個、リファレンスセルＲｅｆＢを３個用いる。
【００２０】
すなわち、リファレンスレベルＲｅｆ０１，Ｒｅｆ１２，Ｒｅｆ２３は、リファレンスセルＲｅｆＡの出力電流レベルをＡで表し、リファレンスセルＲｅｆＢの出力電流レベルをＢで表すと、次式（１）〜（３）のようになる。
【００２１】
Ｒｅｆ０１＝（３Ａ＋Ｂ）／４      ・・・（１）
Ｒｅｆ１２＝（２Ａ＋２Ｂ）／４    ・・・（２）
Ｒｅｆ２３＝（Ａ＋３Ｂ）／４      ・・・（３）
【００２２】
最も高い閾値レベルに設定したリファレンスセルＲｅｆＢと最も低い閾値レベルに設定したリファレンスセルＲｅｆＡを用意することで、多値を切り分ける全てのリファレンスレベルＲｅｆ０１，Ｒｅｆ１２，Ｒｅｆ２３を生成することができる。例えば、４値レベルを扱う多値セルの場合、消去動作後ダイナミックリファレンスセルにはＤ０〜Ｄ３の全てのレベルを設定する必要はなく、Ｄ０及びＤ３のレベルのみのリファレンスセルＲｅｆＡ，ＲｅｆＢの設定を行えば良く、閾値設定制御が容易である。閾値設定制御が容易な理由の一つとして例を挙げるならば、次のことが挙げられる。すなわち、４値を扱う場合、Ｄ０を消去状態、Ｄ１〜Ｄ３をプログラム状態とすると、図１１の場合ではコアセル領域（コアセル１０２及びリファレンスセル１０３を含む領域）内の各リファレンスセルの閾値設定を行う際、コアセル領域外にそれぞれのレベルに対応したリファレンスセルを用意しなければならなかった。一方、本実施形態ではＤ３のレベルのみプログラムによる閾値設定を行えば良いのでコアセル領域外に用意すべきリファレンスセルはＤ３に対応した１個で良いことになるのである。
【００２３】
また、コアセル領域内のリファレンスセルに対し１つのリファレンスレベルを生成するために、複数のリファレンスセルが併用されるため、プロセス変動等によるダイナミックリファレンスセルの閾値変動が平均化され抑えられることで、精度良くリファレンスレベルを生成することができる。
【００２４】
さらに、リファレンスセルの閾値分布自体を小さく設定する機構を設ければ、読み出しのマージンを大きくすることができる。すなわち、例えば最も低い閾値レベルに設定したダイナミックリファレンスセルＲｅｆＡでは、消去が十分に行なわれたかどうかをコアセル領域外にある消去レベルの閾値が設定されたリファレンスセルとソースドレイン電流の値を比較し消去ベリファイを行えるが、消去ベリファイを行うことで閾値分布の高閾値側のレベルを決定することになる。一方、閾値分布の低閾値側のレベルに関して、コアセル領域外に新たにリファレンスセルを用意しベリファイすることで、設定すべきダイナミックリファレンスの分布を越えて消去されたセルに対して弱いプログラムを行うよう制御することで、リファレンスセルの閾値分布を小さくできる。
【００２５】
これにより、生成されるリファレンスレベルの分布を小さくでき、読み出しマージンを大きくすることができる。繰り返しになるが、例えば、４値レベルを扱う多値セルの場合、Ｄ０及びＤ３のみ又はＤ３のみのレベルをリファレンスセルに設定すれば良く、閾値設定制御が容易である。
【００２６】
図４は、本実施形態による半導体記憶装置の回路構成例を示す。コアセル４０１は、読出し時に同一ワードラインＷＬにより選択されるｎ個のコアセルＣ１、Ｃ２、…、Ｃｎを有し、図１のコアセル１０２に対応する。ここでは、コアセル４０１に４値のデータ、すなわち“０”、“１”、“２”、或いは、“３”の何れかのデータが格納されている。リファレンスセル４１１〜４１３は、リファレンスセルＡ及びＢからなり、コアセル４０１と同一ワードラインＷＬに接続され、コアセル４０１と同時に選択される。リファレンスセルＡは、図３のリファレンスセルＲｅｆＡに相当し、レベルＤ０のデータを記憶する。リファレンスセルＢは、図３のリファレンスセルＲｅｆＢに相当し、レベルＤ３のデータを記憶する。
【００２７】
リファレンスセル４１１は、３個のリファレンスセルＡ及び１個のリファレンスセルＢを有する。リファレンスセル４１２は、２個のリファレンスセルＡ及び２個のリファレンスセルＢを有する。リファレンスセル４１３は、１個のリファレンスセルＡ及び３個のリファレンスセルＢを有する。
【００２８】
コアセルＣｉ（ｉ＝１〜ｎ）のビットラインＢＬは、それぞれｎ個の電流電圧変換回路（カスコード回路）４０２に接続されている。電流電圧変換回路４０２は、コアセルＣｉのビットラインＢＬに流れる読み出し電流Ｉｒを電圧に変換する。すなわち、１アドレスにつき、２×ｎビットが出力される。
【００２９】
リファレンスセル４１１のビットラインＢＬは、電流電圧変換回路（カスコード回路）４２１に接続されている。電流電圧変換回路４２１は、上記の式（１）に応じて、リファレンスセル４１１の４本のビットラインＢＬに流れる平均読み出し電流Ｉｒを電圧に変換し、リファレンスレベルＲｅｆ０１を出力する。
【００３０】
すなわち、リファレンスレベルＲｅｆ０１は、電流電圧変換回路４２１の出力であり、電流電圧変換回路４２１の入力としてコアセル４０１と同時に選択された３つのダイナミックリファレンスセルＡ及び１つのダイナミックリファレンスセルＢのビットラインＢＬをショートして電流加算を行ったものを電圧変換したものである。
【００３１】
リファレンスセル４１２のビットラインＢＬは、電流電圧変換回路（カスコード回路）４２２に接続されている。電流電圧変換回路４２２は、上記の式（２）に応じて、リファレンスセル４１２の４本のビットラインＢＬに流れる平均読み出し電流Ｉｒを電圧に変換し、リファレンスレベルＲｅｆ１２を出力する。
【００３２】
すなわち、リファレンスレベルＲｅｆ１２は、電流電圧変換回路４２２の出力であり、電流電圧変換回路４２２の入力としてコアセル４０１と同時に選択された２つのダイナミックリファレンスセルＡ及び２つのダイナミックリファレンスセルＢのビットラインＢＬをショートして電流加算を行ったものを電圧変換したものである。
【００３３】
リファレンスセル４１３のビットラインＢＬは、電流電圧変換回路（カスコード回路）４２３に接続されている。電流電圧変換回路４２３は、上記の式（３）に応じて、リファレンスセル４１３の４本のビットラインＢＬに流れる平均読み出し電流Ｉｒを電圧に変換し、リファレンスレベルＲｅｆ２３を出力する。
【００３４】
すなわち、リファレンスレベルＲｅｆ２３は、電流電圧変換回路４２３の出力であり、電流電圧変換回路４２３の入力としてコアセル４０１と同時に選択された１つのダイナミックリファレンスセルＡ及び３つのダイナミックリファレンスセルＢのビットラインＢＬをショートして電流加算を行ったものを電圧変換したものである。
【００３５】
３個のセンスアンプ群４３１〜４３３は、第１の入力として電流電圧変換回路４０２の出力を入力し、第２の入力としてリファレンスレベルＲｅｆ０１、Ｒｅｆ１２及びＲｅｆ２３を入力する。センスアンプ群４３１〜４３３は、それぞれｎ個のセンスアンプ４０３を有する。センスアンプ群４３１は、リファレンスレベルＲｅｆ０１を基準として、電流電圧変換回路４０２の出力の大きさを比較して出力する。センスアンプ群４３２は、リファレンスレベルＲｅｆ１２を基準として、電流電圧変換回路４０２の出力の大きさを比較して出力する。センスアンプ群４３３は、リファレンスレベルＲｅｆ２３を基準として、電流電圧変換回路４０２の出力の大きさを比較して出力する。リファレンスレベルＲｅｆ０１，Ｒｅｆ１２，Ｒｅｆ２３を基に、コアセル４０１に記憶されている値を判定することができる。
【００３６】
センスアンプ群４３１〜４３３は、バイナリデータ出力Ｓｉ０、Ｓｉ１及びＳｉ２を出力する。ただし、図中にはＳｉ（ｉ＝１〜ｎ）と表記し、Ｓｉは３ビットのセンス出力データ（Ｓｉ０，  Ｓｉ１，  Ｓｉ２）を意味する。論理回路Ｔｉ（ｉ＝１〜ｎ）は、３ビットのセンス出力データＳｉ（ｉ＝１〜ｎ）を２ビットの出力データＯｉ（ｉ＝１〜ｎ）に変換する論理回路である。すなわち、４値を示す２ビットデータＯｉを出力する。
【００３７】
上記のようにして、コアセル４０１に格納されている多値情報を読み出すことができる。また、消去動作後ダイナミックリファレンスセル４１１〜４１３の閾値設定の際、ダイナミックリファレンスＡに関してはプログラムの必要がなく、ダイナミックリファレンスＢに関してのみ、データ“３”を書きこむことで設定が完了する。
【００３８】
なお、ダイナミックリファレンスセルＢは、最も高い閾値レベルに設定されているが、読出し時ドレインソース間電流が流れるものとして上記の説明を行った。読出し時のドレインソース間電流が無視できる位小さい場合には、ダイナミックリファレンスセルＢは省略できる。
【００３９】
すなわち、リファレンスセル群４１１〜４１３は、最大読み出し出力に対応する値を記憶する複数のリファレンスセルＡのみを有し、使用するリファレンスセルＡの数を変えて、コアセルに記憶されている値を判定するための閾値を決め、該閾値を基にコアセルに記憶されている値を判定することができる。
【００４０】
（第２の実施形態）
図５は、本発明の第２の実施形態による半導体記憶装置の回路構成例を示す。第２の実施形態は、基本的には第１の実施形態と同じであるので、第１の実施形態と異なる点を説明する。第１の実施形態では、異なるリファレンスセル４１１〜４１３を用いて３つのリファレンスレベルＲｅｆ０１，Ｒｅｆ１２，Ｒｅｆ２３を並列に生成する例を示した。本実施形態では、共通のリファレンスセル５１１を共用して３つのリファレンスレベルＲｅｆ０１，Ｒｅｆ１２，Ｒｅｆ２３を時分割で生成する例を示す。
【００４１】
リファレンスセル５１１は、３個の最大リファレンスセルＡ及び３個の最小リファレンスセルＢを有し、コアセル４０１と同一のワードラインＷＬに接続されて選択される。制御回路５１５は、スイッチ制御信号ＳＷをスイッチ５１２に出力する。スイッチ５１２は、スイッチ制御信号ＳＷに応じて、リファレンスセル５１１の６個の出力のうちの４個と電流電圧変換回路５１３との接続を行う。
【００４２】
図６に示すように、まず期間Ｔ１では、図４のリファレンスセル４１１と同様に、３個のリファレンスセルＡ及び１個のリファレンスセルＢの出力を電流電圧変換回路５１３に接続する。電流電圧変換回路５１３は、上記の式（１）に応じて、リファレンスレベルＲｅｆ０１を出力する。
【００４３】
次に、期間Ｔ２では、図４のリファレンスセル４１２と同様に、２個のリファレンスセルＡ及び２個のリファレンスセルＢの出力を電流電圧変換回路５１３に接続する。電流電圧変換回路５１３は、上記の式（２）に応じて、リファレンスレベルＲｅｆ１２を出力する。
【００４４】
次に、期間Ｔ３では、図４のリファレンスセル４１３と同様に、１個のリファレンスセルＡ及び３個のリファレンスセルＢの出力を電流電圧変換回路５１３に接続する。電流電圧変換回路５１３は、上記の式（３）に応じて、リファレンスレベルＲｅｆ２３を出力する。
【００４５】
センスアンプ群５１４は、ｎ個のセンスアンプ４０３を有し、電流電圧変換回路５１３の出力電圧を基準として、電流電圧変換回路４０２の出力電圧を比較して出力する。具体的には、期間Ｔ１ではリファレンスレベルＲｅｆ０１を基準とし、期間Ｔ２ではリファレンスレベルＲｅｆ１２を基準とし、期間Ｔ３ではリファレンスレベルＲｅｆ２３を基準とし、比較を行い、バイナリデータ出力ｓｉを出力する。
【００４６】
制御回路５１５は、ラッチＬｉに制御信号ＬＴｍ（ｍ＝１〜３）を出力する。図６に示すように、まず期間Ｔ１では、制御信号ＬＴ１のみにパルスが生じ、ラッチＬｉはリファレンスレベルＲｅｆ０１を基準としたバイナリデータ出力ｓｉをラッチして記憶する。次に、期間Ｔ２では、制御信号ＬＴ２のみにパルスが生じ、ラッチＬｉはリファレンスレベルＲｅｆ１２を基準としたバイナリデータ出力ｓｉをラッチして記憶する。次に、期間Ｔ３では、制御信号ＬＴ３のみにパルスが生じ、ラッチＬｉはリファレンスレベルＲｅｆ２３を基準としたバイナリデータ出力ｓｉをラッチして記憶する。
【００４７】
その結果、各ラッチ回路Ｌｉの出力として、第１の実施形態と同様に３ビットの出力データＳｉが得られる。その後の処理については、第１の実施形態と同様に、論理回路Ｔｉが３ビットデータＳｉを２ビット出力データＯｉに変換する。
【００４８】
よって、コアセル４０１に格納されている多値情報を読み出すことができる。特に、シーケンシャルに（ここでは３つのシーケンスを使用して）読み出しを行う場合、コアセル４０１と同時に選択されるダイナミックリファレンスセル５１１の数を減らすことができる。また、第１の実施形態と同様に、消去動作後ダイナミックリファレンスの閾値設定の際、ダイナミックリファレンスＡに関してはプログラムの必要がなく、ダイナミックリファレンスＢに関してのみ、データ“３”を書きこむことで設定が完了する。
【００４９】
（第３の実施形態）
図７は、本発明の第３の実施形態による半導体記憶装置の回路構成例を示す。第３の実施形態の回路構成は、第２の実施形態の回路構成とほぼ同じ構成となっている。異なる点は、ダイナミックリファレンスＡ及びダイナミックリファレンスＢの個数がそれぞれ４個に増えていることである。リファレンスセル７１１は、４個のリファレンスセルＡ及び４個のリファレンスセルＢを有する。制御回路５１５は、スイッチ制御信号ＳＷをスイッチ７１２に出力する。スイッチ７１２は、スイッチ制御信号ＳＷに応じて、リファレンスセル７１１の８個の出力のうちの５個と電流電圧変換回路５１３とを接続する。なお、電流電圧変換回路５１３は、第２の実施形態に比べて、入出力の負荷の調整が必要となる。この場合、下記のように、４個のリファレンス閾値レベルＲｅｆ１〜Ｒｅｆ４を生成できる。
【００５０】
Ｒｅｆ１＝（４Ａ＋Ｂ）／５
Ｒｅｆ２＝（３Ａ＋２Ｂ）／５
Ｒｅｆ３＝（２Ａ＋３Ｂ）／５
Ｒｅｆ４＝（Ａ＋４Ｂ）／５
【００５１】
４値の多値を扱う場合、３個のリファレンスレベルＲｅｆ０１，Ｒｅｆ１２，Ｒｅｆ２３を設定すれば良く、レベルＲｅｆ１，Ｒｅｆ２，Ｒｅｆ３及びＲｅｆ４のうちから任意の３レベルをリファレンスレベルＲｅｆ０１，Ｒｅｆ１２，Ｒｅｆ２３に使用することができる。
【００５２】
図８は、レベルＲｅｆ０１としてＲｅｆ１を設定し、レベルＲｅｆ１２としてＲｅｆ２を設定し、レベルＲｅｆ２３としてＲｅｆ４を設定した場合の読み出し電流分布の例を示す。この場合、レベルＲｅｆ３は使用されないことになる。これにより、レベルＲｅｆ１２のＲｅｆ０１に対する閾値の差よりＲｅｆ２３に対する閾値の差を大きく設定することができる。これは、例えば、データレベルＤ２及びＤ３間の読み出しマージンがデータレベルＤ０及びＤ１間の読み出しマージンに比べ小さい場合に有効である。データレベルＤ０〜Ｄ３は、書き換え回数の増加によりシフトすることがある。その結果、データレベル間のマージンに偏りが生じることがある。そのような場合、本実施形態のように、４個のレベルＲｅｆ１〜Ｒｅｆ４から３個のレベルＲｅｆ０１，Ｒｅｆ１２，Ｒｅｆ２３を選択することが有効である。
【００５３】
（第４の実施形態）
図９は、本発明の第４の実施形態による半導体記憶装置を説明するための読み出し電流分布図である。第１〜第３の実施形態では４値を記憶可能な場合を例に説明した。本実施形態では、コアセル及びリファレンスセルが８値のデータレベル９０１ａ〜９０１ｈを記憶可能な場合を例に説明する。この場合も、最大リファレンスセルＲｅｆＡ及び最小リファレンスセルＲｅｆＢのみを用いて７個のリファレンスレベルＲｅｆ１〜Ｒｅｆ７を生成する。リファレンスセルＲｅｆＡはレベル９０１ａのデータ記憶に設定され、リファレンスセルＲｅｆＢはレベル９０１ｈのデータ記憶に設定される。第１〜第３の実施形態と同様に、７個のリファレンスレベルＲｅｆ１〜Ｒｅｆ７を基に、８値のデータレベル９０１ａ〜９０１ｈを判定することができる。
【００５４】
（第５の実施形態）
図１０は、本発明の第５の実施形態による半導体記憶装置を説明するための読み出し電流分布図である。第４の実施形態では、２種の最大リファレンスセルＲｅｆＡ及び最小リファレンスセルＲｅｆＢを用いて読み出し判定する場合を説明した。本実施形態では、３種のリファレンスセルＲｅｆＡ，ＲｅｆＢ及びＲｅｆＣを用いて読み出し判定する。すなわち、最大リファレンスセルＲｅｆＡ及び最小リファレンスセルＲｅｆＢの他に、中間リファレンスセルＲｅｆＣを用いる。リファレンスセルＲｅｆＡはレベル１００１ａのデータ記憶に設定され、リファレンスセルＲｅｆＢはレベル１００１ｈのデータ記憶に設定され、リファレンスセルＲｅｆＣはレベル１００１ｅのデータ記憶に設定される。
【００５５】
４個のリファレンスレベルＲｅｆ１〜Ｒｅｆ４は、第１〜第４の実施形態と同様に、リファレンスセルＲｅｆＡ及びＲｅｆＣを基に生成される。また、３個のリファレンスレベルＲｅｆ５〜Ｒｅｆ７は、第１〜第４の実施形態と同様に、リファレンスセルＲｅｆＢ及びＲｅｆＣを基に生成される。７個のリファレンスレベルＲｅｆ１〜Ｒｅｆ７を用いて、８値のデータレベル１００１ａ〜１００１ｈを判定することができる。これにより、データレベル１００１ａ〜１００１ｅのマージンとデータレベル１００１ｅ〜１００１ｈのマージンを異ならせることができる。
【００５６】
第１〜第５の本実施形態によれば、ｎ（ｎは３以上の整数）値を記憶可能な一又は複数のコアセルと、ｎ値を記憶可能であってｍ（ｍはｎ−１個以下１以上の整数）個の値を記憶するリファレンスセルとを有し、リファレンスセルの読み出し出力を基にコアセルに記憶されている値を判定する。第５の実施形態では、コアセル及びリファレンスセルは４値以上の値を記憶可能であり、３種類の値に対応するリファレンスセルＲｅｆＡ，ＲｅｆＢ，ＲｅｆＣの読み出し出力を基にコアセルに記憶されている値を判定する。
【００５７】
第１〜第４の実施形態では、最大読み出し出力に対応する値を記憶する一又は複数の最大リファレンスセルと、最小読み出し出力に対応する値を記憶する一又は複数の最小リファレンスセルのみを有し、最大リファレンスセル及び最小リファレンスセルのみの読み出し出力を基にコアセルに記憶されている値を判定する。具体的には、使用する最大リファレンスセル及び最小リファレンスセルの数の比率に応じて、コアセルに記憶されている値を判定するための閾値を決め、該閾値を基にコアセルに記憶されている値を判定する。
【００５８】
以上のように、多値ダイナミックリファレンスセルの閾値設定を最も高い閾値レベルと最も低い閾値レベルに限定し、併用する組み合わせを変更することで全てのリファレンスレベルを実現し、閾値設定の制御を容易にできる。また、複数のリファレンスセルを併用して出力を平均化することでリファレンスセルの閾値ばらつきを等価的に抑えることができる。また、ダイナミックリファレンスの閾値分布を小さく制御する機構を別に設ければ、生成されたリファレンスレベルの有する閾値分布を小さくすることができ、多値データの読み出しマージンを大きくすることが可能である。
【００５９】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００６０】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００６１】
（付記１）ｎ（ｎは３以上の整数）値を記憶可能な一又は複数のコアメモリセルと、
ｎ値を記憶可能であってｍ（ｍはｎ−１個以下１以上の整数）個の値を記憶するリファレンスメモリセルと、
前記リファレンスメモリセルの読み出し出力を基に前記コアメモリセルに記憶されている値を判定する判定回路と
を有する半導体記憶装置。
（付記２）前記リファレンスメモリセルは、最大読み出し出力に対応する値を記憶する一又は複数の最大リファレンスメモリセルと、最小読み出し出力に対応する値を記憶する一又は複数の最小リファレンスメモリセルのみを有し、
前記判定回路は、前記最大リファレンスメモリセル及び前記最小リファレンスメモリセルのみの読み出し出力を基に前記コアメモリセルに記憶されている値を判定する付記１記載の半導体記憶装置。
（付記３）前記リファレンスメモリセルは、最大読み出し出力に対応する値を記憶する複数の最大リファレンスメモリセルと、最小読み出し出力に対応する値を記憶する複数の最小リファレンスメモリセルのみを有し、
前記判定回路は、使用する最大リファレンスメモリセル及び最小リファレンスメモリセルの数の比率に応じて、前記コアメモリセルに記憶されている値を判定するための閾値を決め、該閾値を基に前記コアメモリセルに記憶されている値を判定する付記１記載の半導体記憶装置。
（付記４）前記コアメモリセル及び前記リファレンスメモリセルは、同じ値を記憶するときには読み出し出力が同じである付記２記載の半導体記憶装置。
（付記５）前記判定回路は、前記一又は複数の最大リファレンスメモリセル及び前記一又は複数の最小リファレンスメモリセルの読み出し出力の平均値を前記閾値とする付記４記載の半導体記憶装置。
（付記６）前記コアメモリセル及び前記リファレンスメモリセルは４値を記憶可能であり、
前記判定回路は、３個の最大リファレンスメモリセル及び１個の最小リファレンスメモリセルの読み出し出力の平均値を第１の閾値とし、２個の最大リファレンスメモリセル及び２個の最小リファレンスメモリセルの読み出し出力の平均値を第２の閾値とし、１個の最大リファレンスメモリセル及び３個の最小リファレンスメモリセルの読み出し出力の平均値を第３の閾値とし、前記コアメモリセルに記憶されている値を判定する付記５記載の半導体記憶装置。
（付記７）前記コアメモリセル及び前記リファレンスメモリセルは、同一のワードラインにより選択可能である付記６記載の半導体記憶装置。
（付記８）前記コアメモリセル及び前記リファレンスメモリセルは、同一の消去ブロック内に設けられる付記７記載の半導体記憶装置。
（付記９）前記判定回路は、異なるリファレンスメモリセルを用いて前記第１〜第３の閾値を並列に生成する付記６記載の半導体記憶装置。
（付記１０）前記判定回路は、共通のリファレンスメモリセルを共用して前記第１〜第３の閾値を時分割で生成する付記６記載の半導体記憶装置。
（付記１１）前記判定回路は、３個の最大リファレンスメモリセル及び３個の最小リファレンスメモリセルを用いて前記第１〜第３の閾値を生成する付記１０記載の半導体記憶装置。
（付記１２）前記判定回路は、４個の最大リファレンスメモリセル及び４個の最小リファレンスメモリセルを基に前記第１〜第３の閾値を生成する付記６記載の半導体記憶装置。
（付記１３）前記コアメモリセル及び前記リファレンスメモリセルは、４値以上の値を記憶可能であり、
前記判定回路は、３種類の値に対応するリファレンスメモリセルの読み出し出力を基に前記コアメモリセルに記憶されている値を判定する付記１記載の半導体記憶装置。
（付記１４）前記リファレンスメモリセルは、最大読み出し出力に対応する値を記憶する複数の最大リファレンスメモリセルのみを有し、
前記判定回路は、使用する最大リファレンスメモリセルの数を変えて、前記コアメモリセルに記憶されている値を判定するための閾値を決め、該閾値を基に前記コアメモリセルに記憶されている値を判定する付記１記載の半導体記憶装置。
（付記１５）前記コアメモリセル及び前記リファレンスメモリセルは、トランジスタにより構成され、トランジスタ閾値レベルに応じて値を記憶する付記１記載の半導体記憶装置。
（付記１６）さらに、前記コアメモリセル及び前記リファレンスメモリセルが出力する読み出し電流を電圧に変換するための電流電圧変換回路を有する付記１記載の半導体記憶装置。
（付記１７）さらに、前記電流電圧変換回路により変換された前記コアメモリセルの読み出し出力電圧と前記リファレンスメモリセルの読み出し出力電圧に応じた閾値電圧とを比較するためのセンスアンプを有する付記１６記載の半導体記憶装置。
（付記１８）前記コアメモリセル及び前記リファレンスメモリセルは、同じ値を記憶するときには読み出し出力が同じである付記１記載の半導体記憶装置。
（付記１９）前記コアメモリセル及び前記リファレンスメモリセルは、同一のワードラインにより選択可能である付記１記載の半導体記憶装置。
（付記２０）前記コアメモリセル及び前記リファレンスメモリセルは、同一の消去ブロック内に設けられる付記１記載の半導体記憶装置。
【００６２】
【発明の効果】
以上説明したように、コアメモリセル及びリファレンスメモリセルはｎ値を記憶可能であり、ｎ−１個以下のｍ個の値を記憶するリファレンスメモリセルの読み出し出力を基にコアメモリセルに記憶されている値を判定する。ｎ個の値を記憶するリファレンスメモリセルを用いて判定する場合に比べて、より少ないｍ個の値を記憶するリファレンスメモリセルを設定するだけでよいので、リファレンスメモリセルの設定の制御が簡単かつ容易になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による半導体記憶装置の構成例を示す図である。
【図２】コアセル及びリファレンスセルの構造例を示す半導体記憶装置の断面図である。
【図３】コアセルに記憶されている値の判定方法を説明するための読み出し電流分布図である。
【図４】第１の実施形態による半導体記憶装置の回路構成例を示す図である。
【図５】本発明の第２の実施形態による半導体記憶装置の回路構成例を示す図である。
【図６】第２の実施形態による回路の動作を説明するためのタイミングチャートである。
【図７】本発明の第３の実施形態による半導体記憶装置の回路構成例を示す図である。
【図８】図７の回路に対応する読み出し電流分布の例を示す図である。
【図９】本発明の第４の実施形態による半導体記憶装置を説明するための読み出し電流分布図である。
【図１０】本発明の第５の実施形態による半導体記憶装置を説明するための読み出し電流分布図である。
【図１１】従来技術によるリファレンスレベル発生方法を示す電流分布図である。
【符号の説明】
１００  半導体記憶装置
１０１  消去ブロック
１０２  コアメモリセル
１０３  リファレンスメモリセル
４０１  コアメモリセル
４１１〜４１３  リファレンスメモリセル
４０２，４２１〜４２３  電流電圧変換回路
４３１〜４３３  センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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