(57)【要約】      （修正有）【課題】レイアウト面積を減らし、ノイズ特性を悪化させない、ｎビットのデジタル制御信号に従い入力信号を等比級数的に利得制御し増幅する可変利得増幅回路を提供する。【解決手段】演算増幅器４、当該回路の入力端子１と演算増幅器４とに接続された第１の可変インピーダンス、演算増幅器の反転入力端子と演算増幅器の出力端子とに接続された第２の可変インピーダンス、一端が演算増幅器の反転入力端子に接続された第３の可変インピーダンス、一端が当該回路の入力端子に接続され、他端が第３の可変インピーダンスの他端に接続された第４の可変インピーダンス、一端が第３の可変インピーダンスの他端に接続され、他端が演算増幅器４の出力端子３に接続された第５の可変インピーダンス、を備え、第１〜３の可変インピーダンスは、上位ビット群により制御され、第４〜５の可変インピーダンスは、下位ビット群により制御される。【選択図】        図１
2004336129.tif 000002
【特許請求の範囲】
【請求項１】
可変インピーダンス回路を用いた可変利得増幅回路において、
演算増幅器と、
当該回路の入力端子と前記演算増幅器とに接続された第１の可変インピーダンスと、
前記演算増幅器の反転入力端子と前記演算増幅器の出力端子とに接続された第２の可変インピーダンスと、
一端が前記演算増幅器の前記反転入力端子に接続された第３の可変インピーダンスと、
一端が当該回路の入力端子に接続され、他端が前記第３の可変インピーダンスの他端に接続された第４の可変インピーダンスと、
一端が前記第３の可変インピーダンスの前記他端に接続され、他端が前記演算増幅器の出力端子に接続された第５の可変インピーダンスと、
を備え、
前記第１の可変インピーダンス、前記第２の可変インピーダンス及び前記第３の可変インピーダンスは、上位ビット群により制御され、
前記第４の可変インピーダンス及び前記第５の可変インピーダンスは、下位ビット群により制御されることを特徴とする可変インピーダンス回路を用いた可変利得増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデジタル制御信号に従い入力信号を等比級数的に利得制御し増幅するための、可変利得増幅器に関するものである。
【０００２】
【従来の技術】
従来ｎビットのデジタル制御信号に従い入力信号を等比級数的に利得制御し増幅するための可変利得増幅器はたとえば図８に示すように、演算増幅器と一方の端子を演算増幅器の反転入力端子に接続した（２のｎ乗＋１）個の容量とそのうちの（２のｎ乗−１）個の容量の他端を入力端子または出力端子につなぎ変えるスイッチで構成し、ｎビットデコーダの出力でスイッチを制御することで構成していた。
【０００３】
ここで具体的に、入出力ゲインを０．５倍から４倍まで８ビットのデジタル信号で等比級数的に制御する可変利得増幅器を考えてみる。容量の合計を１０ｐＦとすれば、入力端子と演算増幅器の反転入力との間に固定的に接続する容量は３．３３３３ｐＦ、出力端子と演算増幅器の反転入力との間に固定的に接続する容量は２ｐＦ、最初に出力端子から入力端子に繋ぎ替える容量は０．０１８１ｐＦ、最後に出力端子から入力端子に繋ぎ替える容量は０．０１３１ｐＦとなる。このように固定的に接続した容量と接続を変更する容量の比は１００倍以上になり精度良く実現することが困難である。また、入出力端子間で繋ぎ替える容量とスイッチの数は２５５個にもなり、ＩＣとして実現する場合もレイアウト面積の増大をまねく。
【０００４】
可変利得増幅器の第二の従来例としては図９に示すようにｍビットの可変利得増幅器と（ｎ−ｍ）ビットの可変増幅器を直列に接続する方法がある。具体的に、入出力ゲインを０．５倍から４倍まで８ビットのデジタル信号で等比級数的に制御する可変利得増幅器を４ビットの可変利得増幅器を２段直列につなぐ場合を考えてみる。前段の可変利得増幅器の可変利得範囲を０．５倍から３．５３９５倍に設定し上位４ビットで制御すると、入力端子と演算増幅器の反転入力との間に固定的に接続する容量は３．３３３３ｐＦ、出力端子と演算増幅器の反転入力との間に固定的に接続する容量は２．２０２９ｐＦ、最初に出力端子から入力端子に繋ぎ替える容量は０．２９６０ｐＦ、最後に出力端子から入力端子に繋ぎ替える容量は０．２３２３ｐＦとなる。次に後段は可変利得範囲を１倍から１．１３０１倍に設定し下位４ビットで制御すると、入力端子と演算増幅器の反転入力との間に固定的に接続する容量は５ｐＦ、出力端子と演算増幅器の反転入力との間に固定的に接続する容量は４．６９４６ｐＦ、最初に出力端子から入力端子に繋ぎ替える容量は０．０２０４ｐＦ、最後に出力端子から入力端子に繋ぎ替える容量は０．０２０３ｐＦとなる。
【０００５】
後段の容量比が１００倍以上大きい事に対する対策としては図１０に示す構成がある。この構成では入出力端子に繋ぎ替える容量と演算増幅器の反転入力間に容量を挿入することで、実効の容量値を下げることができるため容量比を小さくすることができる。簡単のため、挿入した容量と繋ぎ替える容量をすべて同じ大きさとして計算すると入力端子と演算増幅器の反転入力との間に固定的に接続する容量は５ｐＦ、出力端子と演算増幅器の反転入力との間に固定的に接続する容量は４．６５４９ｐＦ、挿入した容量と出力端子から入力端子に繋ぎ替える容量は０．３６７６ｐＦとなる。繋ぎ替える容量を同じ大きさにしたことによる利得誤差は最大０．００３４％と十分に小さく、無視しうるものである。このように構成した場合、演算増幅器は２個必要となるものの、帰還ループを構成する容量およびスイッチの数は３０個程度と大幅に減らすことができ、またデコーダーの構成も簡単になることから実現がたやすくなる。ただし各増幅段でノイズが発生するため、第一の従来例と比較してノイズ特性が悪化する。
【０００６】
【発明が解決しようとする課題】
ＩＣ化する際のレイアウト面積を減らし、かつノイズ特性を悪化させない、ｎビットのデジタル制御信号に従い入力信号を等比級数的に利得制御し増幅するための可変利得増幅回路を提供する。
【０００７】
【課題を解決するための手段】
上記課題を解決するため本発明による可変利得増幅回路では、
デジタル制御信号を構成する複数のデジタル制御ビット群のそれぞれで制御される、一端を共通接続し他端を信号入力端子または信号出力端子に接続する複数の可変インピーダンス回路群と演算増幅回路を用い、
最上位デジタル制御ビット群に対応するインピーダンス回路群の共通接続端子を演算増幅回路の反転入力端子に接続し、
演算増幅回路の出力端子を信号出力端子に接続し、
下位デジタル制御ビット群に対応するインピーダンス回路群の共通接続端子を上位制御ビットで制御される可変インピーダンス回路を用いて演算増幅回路の反転入力端子もしくは上位デジタル制御ビット群に対応するインピーダンス回路群の共通接続端子に接続する。
【０００８】
【発明の実施の形態】
図１は本発明の特徴を表したものである。デジタル制御ビットは、上位制御ビット群と下位制御ビット群に分けられる。上位制御ビット群は、これに対応する上位可変インピーダンス群と、下位可変インピーダンス群の共通接続点を上位可変インピーダンス群の共通接続点に接続する可変インピーダンスとを制御する。また、下位制御ビット群は、これに対応する下位可変インピーダンス群を制御している。
【０００９】
本発明の実施例である図２を用いてさらに詳細に説明する。図２において、１は信号入力端子、２はデジタル制御信号入力端子、３は信号出力端子、４は演算増幅回路、５は信号入力端子と演算増幅回路の反転入力に固定的に繋がるコンデンサー、６は信号出力端子と演算増幅回路の反転入力に固定的に繋がるコンデンサー、７〜９は最上位可変コンデンサー回路群、１０〜１２は下位可変コンデンサー回路群、１３〜１５は下位可変コンデンサー回路群の共通接続端子を演算増幅回路の反転入力端子に接続する可変コンデンサー回路群である。デジタル制御信号入力端子から入力されるｎビットデジタル制御信号のうちｍビットの上位デジタル制御信号はｍビットデコーダでデコードされ、個の最上位可変コンデンサー回路群と最大個の可変コンデンサー回路群の接続を制御する。残り（ｎ−ｍ）ビットのデジタル制御信号は（ｎ−ｍ）ビットデコーダでデコードされ、個の下位可変コンデンサー回路群の接続を制御する。信号入力端子から入力した信号はこれらコンデンサー回路網と演算増幅回路により決められる利得制御を受けて信号出力端子より出力される。各コンデンサーの値は必要とする利得制御範囲と制御ビット数にあわせて決定するのであるが、従来例と同じく入出力ゲインを０．５倍から４倍まで上位４ビット下位４ビットの計８ビットのデジタル信号で等比級数的に制御する可変利得増幅器として計算してみる。
【００１０】
まず、コンデンサーの値を計算するための回路図（図３）を用いて、この状態の利得を計算する。ここでは、下位可変コンデンサーと下位可変コンデンサーの共通端子を反転入力端子に接続する可変コンデンサーの最大値をＣ１とし、上位制御ビットの状態に合わせて可変コンデンサーのうちＣｘが定電圧に接続するものと仮定している。また、演算増幅回路のオープンループゲインが十分高く入力端子間の仮想接地が成り立つものとする。信号入力端子の電圧を、信号出力端子の電圧を、４個のコンデンサーの接続点の電圧をとすれば、反転入力端子と４個のコンデンサーの接続点の電流保存則から次の２式が得られる。
【００１１】
【数１】
2004336129.tif 000003
この式から入出力利得を計算すると、
【００１２】
【数２】
2004336129.tif 000004
となる。実際の計算はＣｘ＝０かつｎ＝０の条件でまず各コンデンサー値を計算し、次に上位制御ビットが変わったときに利得に段差が出ないようにＣｘを計算し、各コンデンサーの値を決めればよい。実際に決定した各コンデンサーの値を図４にしめし、計算上の隣接コード間利得比を図５に示す。理想的には隣接コード間利得比は０．０７０８３ｄＢになるべきであるが、下位容量群を同一容量値としたため、０．００５ｄＢ以下の利得誤差を生じている。これは平均的な利得増加分の７％程度の誤差であるため、実使用上はさほど問題にならない。また図４に示したＣｘの値を実際に実現するためには、図２に示す１３〜１５の可変コンデンサー回路の構成を重み付けしたコンデンサーで構成し、上位デジタル制御ビットのデコード値に対して複数のＳＷを操作することが必要である。
【００１３】
図６、７は本発明の他の実施例を示す。図６の例では、それぞれ、図２の例のコンデンサ１３、１４、１５を可変コンデンサ１６に置き換えている。また、図７の例では、それぞれ、図２の例のコンデンサ１３、１４、１５を可変コンデンサ１７、１８に置き換えている。
【００１４】
なお、実際にＩＣとして実現する際にはコンデンサーや配線に付く寄生素子の効果を補正するため、寄生素子までを考慮したシミュレーションないしは実測結果からのあわせこみが必要である。
【００１５】
本発明によれば、以下のものが提供される。
【００１６】
複数のデジタル制御ビット群で構成されたデジタル制御信号に従い信号入力端子に入力する入力信号と信号出力端子に出力する出力信号の入出力利得を等比級数的に設定可能な可変利得増幅回路であり、その構成は可変インピーダンス回路と増幅回路からなり、
前記増幅回路は反転入力端子と前記信号出力端子に接続した出力端子を持ち、前記可変インピーダンス回路は２つ以上の可変インピーダンス回路群からなり、
それぞれの前記可変インピーダンス回路群は一端を第一の端子に他端を第二の端子に接続した第一の可変インピーダンスと、一端を第一の端子に他端を第三の端子に接続した第二の可変インピーダンスよりなり、それぞれのインピーダンスの大きさはそれぞれの可変インピーダンス回路群に対応したデジタル制御ビット群に従い、
前記可変インピーダンス回路群のうちの最上位可変インピーダンス回路群は第二の端子を前記信号入力端子に接続し、第一の端子を前記反転入力端子に接続し、第三の端子を前記信号出力端子に接続し
前記最上位可変インピーダンス回路群以外の可変インピーダンス回路群は第二の端子を前記信号入力端子に接続し、第三の端子を前記信号出力端子に接続し、第一の端子はそれぞれの可変インピーダンス回路群に対応した可変インピーダンスの一端に接続し、
それぞれの前記可変インピーダンスの他端は前記反転入力端子もしくはそれぞれが属する可変インピーダンス回路群より上位の可変インピーダンス回路群の第一の端子に接続し、そのインピーダンスはそれぞれが属する可変インピーダンス回路群を制御するデジタル制御ビット群より上位のデジタル制御ビット群により制御されることを特徴とする可変利得増幅回路。
【００１７】
複数のデジタル制御ビット群で構成されたデジタル制御信号に従い信号入力端子に入力する入力信号と信号出力端子に出力する出力信号の入出力利得を等比級数的に設定可能な可変利得増幅回路であり、その構成は可変インピーダンス回路と増幅回路からなり、
前記増幅回路は反転入力端子と前記信号出力端子に接続した出力端子を持ち、
前記可変インピーダンス回路は２つ以上の可変インピーダンス回路群からなり、
それぞれの前記可変インピーダンス回路群は一端を第一の端子に接続した複数のインピーダンスよりなり、それぞれのインピーダンスの他端はそれぞれの可変インピーダンス回路群に対応したデジタル制御ビット群に従い第二の端子もしくは第三の端子に接続し、
前記可変インピーダンス回路群のうちの最上位可変インピーダンス回路群は第二の端子を前記信号入力端子に接続し、第一の端子を前記反転入力端子に接続し、第三の端子を前記信号出力端子に接続し
前記最上位可変インピーダンス回路群以外の可変インピーダンス回路群は第二の端子を前記信号入力端子に接続し、第三の端子を前記信号出力端子に接続し、第一の端子はそれぞれの可変インピーダンス回路群に対応した可変インピーダンスの一端に接続し、
それぞれの前記可変インピーダンスの他端は前記反転入力端子もしくはそれぞれが属する可変インピーダンス回路群より上位の可変インピーダンス回路群の第一の端子に接続し、そのインピーダンスはそれぞれが属する可変インピーダンス回路群を制御するデジタル制御ビット群より上位のデジタル制御ビット群により制御されることを特徴とする可変利得増幅回路。
【００１８】
複数のデジタル制御ビット群で構成されたデジタル制御信号に従い信号入力端子に入力する入力信号と信号出力端子に出力する出力信号の入出力利得を等比級数的に設定可能な可変利得増幅回路であり、その構成は可変インピーダンス回路と増幅回路からなり、
前記増幅回路は反転入力端子と前記信号出力端子に接続した出力端子を持ち、
前記可変インピーダンス回路は２つ以上の可変インピーダンス回路群からなり、
それぞれの前記可変インピーダンス回路群は一端を第一の端子に接続した複数のインピーダンスよりなり、それぞれのインピーダンスの他端はそれぞれの可変インピーダンス回路群に対応したデジタル制御ビット群に従い第二の端子もしくは第三の端子に接続し、
前記可変インピーダンス回路群のうちの最上位可変インピーダンス回路群は第二の端子を前記信号入力端子に接続し、第一の端子を前記反転入力端子に接続し、第三の端子を前記信号出力端子に接続し
前記最上位可変インピーダンス回路群以外の可変インピーダンス回路群は第二の端子を前記信号入力端子に接続し、第三の端子を前記信号出力端子に接続し、第一の端子はそれぞれの可変インピーダンス回路群に対応したインピーダンスの一端と可変インピーダンスの一端に接続し、
それぞれの前記インピーダンスの他端は前記反転入力端子もしくはそれぞれが属する可変インピーダンス回路群より上位の可変インピーダンス回路群の第一の端子に接続し、
それぞれの前記可変インピーダンスの他端は固定電位に接続し、そのインピーダンスはそれぞれが属する可変インピーダンス回路群を制御するデジタル制御ビット群より上位のデジタル制御ビット群により制御されることを特徴とする可変利得増幅回路。
【００１９】
複数のデジタル制御ビット群で構成されたデジタル制御信号に従い信号入力端子に入力する入力信号と信号出力端子に出力する出力信号の入出力利得を等比級数的に設定可能な可変利得増幅回路であり、その構成は可変インピーダンス回路と増幅回路からなり、
前記増幅回路は反転入力端子と前記信号出力端子に接続した出力端子を持ち、
前記可変インピーダンス回路は２つ以上の可変インピーダンス回路群からなり、
それぞれの前記可変インピーダンス回路群は一端を第一の端子に接続した複数のインピーダンスよりなり、それぞれのインピーダンスの他端はそれぞれの可変インピーダンス回路群に対応したデジタル制御ビット群に従い第二の端子もしくは第三の端子に接続し、
前記可変インピーダンス回路群のうちの最上位可変インピーダンス回路群は第二の端子を前記信号入力端子に接続し、第一の端子を前記反転入力端子に接続し、第三の端子を前記信号出力端子に接続し
前記最上位可変インピーダンス回路群以外の可変インピーダンス回路群は第二の端子を前記信号入力端子に接続し、第三の端子を前記信号出力端子に接続し、第一の端子はそれぞれの可変インピーダンス回路群に対応した可変インピーダンスの一端に接続し、
それぞれの前記可変インピーダンスは複数のインピーダンスで構成され、
前記複数のインピーダンスの他端は前記反転入力端子もしくはそれぞれが属する可変インピーダンス回路群より上位の可変インピーダンス回路群の第一の端子と、固定電位のいずれかにそれぞれが属する可変インピーダンス回路群を制御するデジタル制御ビット群より上位のデジタル制御ビット群により接続制御されることを特徴とする可変利得増幅回路。
【００２０】
上記の可変利得増幅回路で、インピーダンスを抵抗で構成し、可変インピーダンスを抵抗とスイッチを直列に接続したもので構成した可変利得増幅回路。
【００２１】
上記の可変利得増幅回路で、インピーダンスを容量で構成し、可変インピーダンスを容量とスイッチを直列に接続したもので構成した可変利得増幅回路。
【００２２】
上記の可変利得増幅回路で、入出力信号が差動信号である可変利得増幅回路。
【００２３】
【発明の効果】
以上のように、本発明ではデジタル制御信号により等比級数的なゲイン設定が可能な可変利得増幅回路を、従来より回路規模を小さく構成でき、ＩＣ化するときのレイアウト面積を小さくすることが出来るためコスト的なメリットがある。また、増幅回路を一段で構成しているため、複数段で構成する従来の方法に比べ良好なノイズ特性を得ることが出来る。
【図面の簡単な説明】
【図１】本発明を示す図である。
【図２】本発明の実施例を表す図である。
【図３】コンデンサーの値を計算するための回路図である。
【図４】各コンデンサーの値の例を示す図である。
【図５】計算上の特性例を示すグラフである。
【図６】本発明の他の実施例を示す図である。
【図７】本発明の更に他の実施例を示す図である。
【図８】従来の回路例を示す図である。
【図９】従来の別の回路例を示す図である。
【図１０】従来のコンデンサーの値の比を小さくする方法を示す図である。
【符号の説明】
１  信号入力端子
２  デジタル制御信号入力端子
３  信号出力端子
４  演算増幅回路
５，６  コンデンサー
７〜９  最上位可変コンデンサー回路群
１０〜１２  下位可変コンデンサー回路群
１３〜１５  可変コンデンサー
１６固定コンデンサー
【図１】
2004336129.tif 000005
【図２】
2004336129.tif 000006
【図３】
2004336129.tif 000007
【図４】
2004336129.tif 000008
【図５】
2004336129.tif 000009
【図６】
2004336129.tif 000010
【図７】
2004336129.tif 000011
【図８】
2004336129.tif 000012
【図９】
2004336129.tif 000013
【図１０】
2004336129.tif 000014