(57)【要約】【課題】パワーＭＯＳＦＥＴの保護用ダイオードとして同一チップに拡散層で形成される双方向ツェナーダイオード　の降伏電圧の設計が容易となることを目的とする。【解決手段】Ｎ−ドレイン領域１中に、Ｐウェル１３と同時にＰ型耐圧領域１４、およびＰベース領域５，Ｎ＋ソース領域６と同時にＰ型拡散層３，Ｎ＋型拡散層４を形成し、ドレイン・ゲート間に接続される双方向ツェナーダイオードＺＤＧを、Ｎ＋ドレイン領域２，Ｐ型耐圧領域１４＋Ｐ型拡散層３，Ｎ＋型拡散層４により構成している。【選択図】　図１
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【特許請求の範囲】
【請求項１】
高濃度一導電型ドレイン領域上の低濃度一導電型ドレイン領域に形成された他導電型ベース領域、高濃度一導電型ソース領域および他導電型ウェルにより構成された縦型絶縁ゲート電界効果トランジスタ本体と同一チップ上に拡散層で形成されて、ドレイン・ゲート間に接続された保護用の双方向ツェナーダイオードを有する縦型絶縁ゲート電界効果トランジスタにおいて、
前記双方向ツェナーダイオードが、前記高濃度一導電型ドレイン領域と、前記高濃度一導電型ドレイン領域とＰＮ接合させて前記低濃度一導電型ドレイン領域に低濃度一導電型ドレイン領域より高濃度で形成した他導電型層と、他導電型層に形成した高濃度一導電型拡散層とで構成されたことを特徴とする縦型絶縁ゲート電界効果トランジスタ。
【請求項２】
前記他導電型層が、前記他導電型ベース領域と同時に形成された他導電型拡散層と、前記他導電型ウェルと同時に他導電型拡散層の直下に前記ＰＮ接合させて形成され、前記ＰＮ接合の耐圧を主分担する他導電型耐圧領域とで形成されていることを特徴とする請求項１記載の縦型絶縁ゲート電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は縦型絶縁ゲート電界効果トランジスタに関し、特に、保護用ダイオードを同一チップ上に備えた電力用の縦型絶縁ゲート電界効果トランジスタに関する。
【０００２】
【従来の技術】
コイルを負荷とするモーター・アクチュエーターやリレーなどに使われる電力用縦型絶縁ゲート電界効果トランジスタ（以下パワーＭＯＳＦＥＴと記す）は、コイル負荷でオフする際に発生するコイルの逆起電力サージを吸収することができる保護用ダイオードとともに用いられるのが一般的である。この保護用ダイオードとして、双方向ツェナーダイオードをゲート・ソース間及びドレイン・ゲート間にそれぞれ挿入してパワーＭＯＳＦＥＴ本体と同一チップ上に集積してなることを特徴とするパワーＭＯＳＦＥＴが、特開平３−０３８８８１号公報に記載されている。以下、このパワーＭＯＳＦＥＴについて、ドレイン・ゲート間の双方向ツェナーダイオードを拡散層で形成したものについて、図３および図４を参照して説明する。尚、パワーＭＯＳＦＥＴは、チップのセル部にトランジスタ機能を有する多数の並列接続されたユニットセルが通常配置されているが、本明細書での説明に用いる図面では、便宜上、１セル分のみを図示している。
【０００３】
Ｎ−ドレイン領域１がＮ＋ドレイン領域２上に形成されている。パワーＭＯＳＦＥＴ本体として、Ｎ−ドレイン領域１中にＰベース領域５，Ｎ＋ソース領域６が形成されているとともに，Ｎ＋ソース領域６とＮ−ドレイン領域１間のＰベース領域５上にゲート絶縁膜８を介してポリシリコンからなるゲート電極９が形成されている。ＤｉはＰベース領域５とＮ−ドレイン領域１間の接合ダイオード、ＴｒはＰベース領域５，Ｎ＋ソース領域６，Ｎ−ドレイン領域１をそれぞれベース，エミッタ，コレクタとする寄生トランジスタ、ＲＢは寄生ベース抵抗である。ゲート・ソース間には、双方向ツェナーダイオードＺＧＳ（Ｎ型ポリシリコン膜１０−１，Ｐ＋型ポリシリコン膜１１，Ｎ型ポリシリコン膜１０−２からなる）を接続している。ドレイン・ゲート間にはＮ−ドレイン領域１中に形成したＮ＋ドレイン領域１２，Ｐ型拡散層３，Ｎ＋型拡散層４からなる双方向ツェナーダイオードＺＤＧを接続している。ツェナーダイオードＺＧＳは本体のゲートポリシリコンに連続して形成している。ツェナーダイオードＺＤＧはＮ−ドレイン領域１中にイオン注入と、押込で形成している。降伏電圧を本体ＦＥＴの降伏電圧より下げるためドレイン領域１と同一導電型でドレイン領域１よりやや高濃度の層１２を形成しておき、この中にツェナーダイオードを形成している。
【０００４】
上記構成のパワーＭＯＳＦＥＴの動作を図５および図６を参照して説明する。　　ゲート電圧ＶＧＳが上昇してパワーＭＯＳＦＥＴがオンすると、ドレイン電流ＩＤＳが上昇し、ドレイン電圧ＶＤＳはＶＤＳ（ｏｎ）となる。ｔｏｆｆで入力電圧は下がりパワーＭＯＳＦＥＴのドレイン電圧ＶＤＳは急上昇しはじめるがＢＶＺＧＳ＋ＢＶＺＤＧを越えた瞬間にパワーＭＯＳＦＥＴのドレイン電圧ＶＤＳの上昇を抑えるようにゲート電圧が印加される。つまり、小電力のツェナーダイオードＺＤＧでも本体のパワーＭＯＳＦＥＴの増幅作用を使って充分大きな放電電流を流すことができる。
尚、ツェナーダイオードＺＤＧの降伏電圧ＢＶＺＤＧは以下の条件を満たすように設計される。
ＢＶＺＤＧ＜ＬＶＣＥＲ−ＢＶＺＧＳ，
ＬＶＣＥＲ……寄生トランジスタのラッチバック電圧、
ＢＶＺＧＳ……ツェナーダイオードＺＧＳの降伏電圧、
また、ＢＶＺＧＳは以下の条件を満たすように設計される。
ＶＧＳ（ｏｎ）＜ＢＶＺＧＳ＜ＶＧＳ（ｍａｘ），
ＶＧＳ（ｏｎ）……パワーＭＯＳＦＥＴがオンする時のゲート電圧、
ＶＧＳ（ｍａｘ）……ゲート破壊電圧
【０００５】
【発明が解決しようとする課題】
上述した従来のパワーＭＯＳＦＥＴでは、寄生トランジスタのラッチバックを防止するためのドレイン・ゲート間に挿入される拡散層タイプの双方向ツェナーダイオードＺＤＧの降伏電圧ＢＶＺＤＧをパワーＭＯＳＦＥＴ本体の降伏電圧ＢＶＤＳより下げるため、双方向ツェナーダイオードＺＤＧ　は、Ｎ−ドレイン領域１よりやや高濃度のＮ＋ドレイン領域１２にツェナーダイオードが形成されて構成されている。この双方向ツェナーダイオードＺＤＧ　の降伏電圧ＢＶＺＤＧは負性抵抗波形であり、降伏電圧ＢＶＺＤＧを設計するとき、ブレークダウン後の負性抵抗波形による電圧低下を考慮する必要があり、設計が難しくなるという問題がある。また、パワーＭＯＳＦＥＴの製造工程において、このＮ＋ドレイン領域１２を形成する工程が必要であり工程数が増加するという問題がある。
本発明は上記問題点に鑑みてなされたものであり、その目的は、双方向ツェナーダイオードＺＤＧ　の降伏電圧ＢＶＺＤＧの設計が容易となる縦型絶縁ゲート電界効果トランジスタを提供することである。また、このとき、製造工程を増加させない縦型絶縁ゲート電界効果トランジスタを提供することである。
【０００６】
【課題を解決するための手段】
本発明の縦型絶縁ゲート電界効果トランジスタは、高濃度一導電型ドレイン領域上の低濃度一導電型ドレイン領域に形成された他導電型ベース領域、高濃度一導電型ソース領域および他導電型ウェルにより構成された縦型絶縁ゲート電界効果トランジスタ本体と同一チップ上に拡散層で形成されて、ドレイン・ゲート間に接続された保護用の双方向ツェナーダイオードを有する縦型絶縁ゲート電界効果トランジスタにおいて、双方向ツェナーダイオードが、高濃度一導電型ドレイン領域と、高濃度一導電型ドレイン領域とＰＮ接合させて低濃度一導電型ドレイン領域に低濃度一導電型ドレイン領域より高濃度で形成した他導電型層と、他導電型層に形成した高濃度一導電型拡散層とで構成されたことを特徴とする。
また、上記縦型絶縁ゲート電界効果トランジスタにおいて、他導電型層が、他導電型ベース領域と同時に形成された他導電型拡散層と、他導電型ウェルと同時に他導電型拡散層の直下に上記ＰＮ接合させて形成され、上記ＰＮ接合の耐圧を主分担する他導電型耐圧領域とで形成されていることを特徴とする。
【０００７】
【発明の実施の形態】
以下に、本発明に基づき第１実施例のＮチャネル型パワーＭＯＳＦＥＴについて図１を参照して説明する。尚、図３に示したパワーＭＯＳＦＥＴと同一部分は同一符号を付して、重複する説明を省略する。図３に示したＰウェル７の替わりにＮ−ドレイン領域１中の同じ位置にＮ＋ドレイン領域２まで到達するＰウェル１３を形成している。そして、このＰウェル１３を形成するとき同時に、図３に示したＮ＋ドレイン領域１２の替わりにＰ型拡散層３の直下のＮ−ドレイン領域１中にＮ＋ドレイン領域２まで到達するドレイン領域１と反対導電型でドレイン領域１よりやや高濃度のＰ型耐圧領域１４を形成し、ドレイン・ゲート間に接続される双方向ツェナーダイオードＺＤＧを、Ｎ＋ドレイン領域２，Ｐ型耐圧領域１４＋Ｐ型拡散層３，Ｎ＋型拡散層４により構成している。このとき、双方向ツェナーダイオードＺＤＧの降伏電圧は、Ｎ＋ドレイン領域２とＰ型耐圧領域１４とのＰＮ接合において、ドレイン領域１よりやや高濃度のＰ型耐圧領域１４側で主に決定されるため、本体ＦＥＴの降伏電圧より下げられる。
【０００８】
上記構成により、双方向ツェナーダイオード（ＮＰＮ接合）のベース長（Ｐ型耐圧領域１４＋Ｐ型拡散層３からなるＰ層）が従来と比べて数倍長い構造となる。この構造により、ソース（エミッタ）側から来る順方向（ＶＦ）電荷をそのＰ層で中和しやすくなるため、２次降伏現象が起こりにくく、双方向ツェナーダイオードＺＤＧの降伏電圧ＢＶＺＤＧのブレークダウン波形はハードな波形となる。またＰ型耐圧領域１４まで電荷が影響しにくいため、降伏電圧ＢＶＺＤＧは、Ｎ＋ドレイン領域２とＰ型耐圧領域１４とのＰＮ接合による降伏電圧ＢＶＣＢＯで主に決定され、ＢＶＣＢＯ≒ＬＶＣＥＯ　（＝ＢＶＺＤＧ）となり、耐圧設計が容易となる。また、Ｐ型耐圧領域１４は、Ｐウェル１３と同時に形成され、工程を追加する必要がない。
【０００９】
次に、本発明に基づき第２実施例のＮチャネル型パワーＭＯＳＦＥＴについて図２を参照して説明する。第１実施例が、チャネルが半導体本体の面方向に形成されるゲートプレーナ型のＭＯＳＦＥＴでの実施例であるのに対して、第２実施例は、チャネルが半導体本体の溝深さ方向に形成されるＵＭＯＳ構造のＭＯＳＦＥＴでの実施例である。Ｎ−ドレイン領域２１がＮ＋ドレイン領域２２上に形成されている。パワーＭＯＳＦＥＴ本体として、Ｎ−ドレイン領域２１中にＰベース領域２５，Ｎ＋ソース領域２６が形成されているとともに，Ｐベース領域２５を貫通する溝３２の内部にゲート絶縁膜２８を介してポリシリコンからなるゲート電極２９が形成されている。ゲート・ソース間には、双方向ツェナーダイオードＺＧＳ（Ｎ型ポリシリコン膜３０−１，Ｐ＋型ポリシリコン膜３１，Ｎ型ポリシリコン膜３０−２からなる）を接続している。図１に示したＰウェル１３と同様にＮ−ドレイン領域２１中にＮ＋ドレイン領域２２まで到達するＰウェル３３を形成している。そして、Ｎ−ドレイン領域２１中に、Ｐウェル３３と同時にドレイン領域２１と反対導電型でドレイン領域２１よりやや高濃度のＰ型耐圧領域３４、およびＰベース領域２５，Ｎ＋ソース領域２６と同時にＰ型拡散層２３，Ｎ＋型拡散層２４を形成しており、ドレイン・ゲート間に接続される双方向ツェナーダイオードＺＤＧを、Ｎ＋ドレイン領域２２，Ｐ型耐圧領域３４＋Ｐ型拡散層２３，Ｎ＋型拡散層２４により構成している。このとき、双方向ツェナーダイオードＺＤＧの降伏電圧は、Ｎ＋ドレイン領域２２とＰ型耐圧領域３４とのＰＮ接合において、ドレイン領域２１よりやや高濃度のＰ型耐圧領域３４側で主に決定されるため、本体ＦＥＴの降伏電圧より下げられる。
【００１０】
上記構成により、双方向ツェナーダイオード（ＮＰＮ接合）のベース長（Ｐ型耐圧領域３４＋Ｐ型拡散層２３からなるＰ層）が従来と比べて数倍長い構造となる。この構造により、ソース（エミッタ）側から来る順方向（ＶＦ）電荷をそのＰ層で中和しやすくなるため、２次降伏現象が起こりにくく、双方向ツェナーダイオードＺＤＧの降伏電圧ＢＶＺＤＧのブレークダウン波形はハードな波形となる。またＰ型耐圧領域３４まで電荷が影響しにくいため、降伏電圧ＢＶＺＤＧは、Ｎ＋ドレイン領域２２とＰ型耐圧領域３４とのＰＮ接合による降伏電圧ＢＶＣＢＯで主に決定され、ＢＶＣＢＯ≒ＬＶＣＥＯ　（＝ＢＶＺＤＧ）となり、耐圧設計が容易となる。また、Ｐ型耐圧領域３４は、Ｐウェル３３と同時に形成され、工程を追加する必要がない。
【００１１】
【発明の効果】
以上説明したように、本発明はドレイン・ゲート間の双方向ツェナーダイオードの降伏電圧を高濃度一導電型ドレイン領域と他導電型耐圧領域とのＰＮ接合で主に決定するようにしたので、保護用ダイオードとしての双方向ツェナーダイオードＺＤＧ　の降伏電圧ＢＶＺＤＧの設計がＢＶＣＢＯ≒ＬＶＣＥＯ　（＝ＢＶＺＤＧ）となるため容易となる。また、この縦型絶縁ゲート電界効果トランジスタを製造するとき、製造工程を増加させなくてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施例のパワーＭＯＳＦＥＴの主要部断面図。
【図２】本発明の第２実施例のパワーＭＯＳＦＥＴの主要部断面図。
【図３】従来のパワーＭＯＳＦＥＴの主要部断面図。
【図４】図３のパワーＭＯＳＦＥＴの等価回路図。
【図５】図３のパワーＭＯＳＦＥＴのコイル負荷駆動時の等価回路図。
【図６】図３のパワーＭＯＳＦＥＴのコイル負荷駆動時のタイミングチャート。
【符号の説明】
１，２１　Ｎ−ドレイン領域
２，２２　Ｎ＋ドレイン領域
３，２３　Ｐ型拡散層
４，２４　Ｎ＋型拡散層
５，２５　Ｐベース領域
６，２６　Ｎ＋ソース領域
９，２９　ゲート電極
１３，３３　Ｐウェル
１４，３４　Ｐ型耐圧領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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