(57)【要約】【課題】本発明は、ＤＣ−ＤＣレギュレータからの内部電圧電源の電圧低下を防ぐことが可能な半導体集積回路を提供することを目的とする。【解決手段】半導体集積回路は、外部から供給される外部電源電圧を伝播する第１の電源配線と、内部回路に内部電源電圧を供給する第２の電源配線と、第１の電源配線にドレイン端が接続され第２の電源配線にソース端が接続され複数箇所に配置される複数のＮＭＯＳトランジスタと、複数のＮＭＯＳトランジスタのゲートに基準電位を共通に供給するレギュレータ回路を含む【選択図】　　　図４
2004022647.tif 000002
【特許請求の範囲】
【請求項１】
外部から供給される外部電源電圧を伝播する第１の電源配線と、
内部回路に内部電源電圧を供給する第２の電源配線と、
該第１の電源配線にドレイン端が接続され該第２の電源配線にソース端が接続され複数箇所に配置される複数のＮＭＯＳトランジスタと、
該複数のＮＭＯＳトランジスタのゲートに基準電位を共通に供給するレギュレータ回路
を含むことを特徴とする半導体集積回路。
【請求項２】
該複数のＮＭＯＳトランジスタは該半導体集積回路内で分散して配置されることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
該レギュレータ回路は、該外部電源電圧を降圧することにより該基準電位を生成することを特徴とする請求項１記載の半導体集積回路。
【請求項４】
該レギュレータ回路は、
該外部電源電圧を降圧することにより該基準電位を生成する回路と、
該基準電位にドレイン端が接続されるダミーＮＭＯＳトランジスタと、
該ダミーＮＭＯＳトランジスタのソース端に接続されるダミー負荷と、
該ダミーＮＭＯＳトランジスタのソース端の電位が所定の電位となるように該基準電位を生成する回路をフィードバック制御する回路
を含むことを特徴とする請求項３記載の半導体集積回路。
【請求項５】
外部から外部電源電圧を供給される電源電圧端子と、
該電源電圧端子から内部回路に電源電圧を供給する電源配線ツリーと、
該電源配線ツリー上の複数の箇所に挿入される複数のＮＭＯＳトランジスタと、
該複数のＮＭＯＳトランジスタのゲートに基準電位を共通に供給するレギュレータ回路
を含むことを特徴とする半導体集積回路。
【請求項６】
該複数のＮＭＯＳトランジスタは該半導体集積回路内で分散して配置されることを特徴とする請求項５記載の半導体集積回路。
【請求項７】
該レギュレータ回路は、該外部電源電圧を降圧することにより該基準電位を生成することを特徴とする請求項５記載の半導体集積回路。
【請求項８】
外部から外部電源電圧を供給される電源電圧端子と、
該電源電圧端子に接続される第１の電源配線と、
該第１の電源配線上の複数の位置で該外部電源電圧を降圧することにより内部電源電圧を生成するレギュレータと、
該レギュレータの生成した該内部電源電圧を内部回路に供給する第２の電源配線
を含み、該レギュレータは、
該第１の電源配線上の複数の箇所に挿入される複数の出力トランジスタと、
該複数の出力トランジスタのゲートに基準電位を共通に供給する基準電圧供給配線と、
該基準電位を生成する基準電位生成回路
を含むことを特徴とする半導体集積回路。
【請求項９】
該複数の出力トランジスタは該半導体集積回路内で分散して配置されることを特徴とする請求項８記載の半導体集積回路。
【請求項１０】
該基準電位生成回路は、該外部電源電圧を降圧することにより該基準電位を生成することを特徴とする請求項８記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体集積回路に関し、詳しくは内蔵のＤＣ−ＤＣレギュレータを備えた半導体集積回路に関する。
【従来の技術】
近年の半導体集積回路においては、微細化と高集積化に伴い内部回路が動作するための電源電圧が低くなる傾向にある。その結果、内部にＤＣ−ＤＣレギュレータを設け、外部から供給する外部電源電圧をレギュレータで降下させて内部電源電圧を生成し、この内部電源電圧を集積回路内部の各回路部分に供給することが行われる。
【０００２】
図１は、従来の半導体集積回路における電源電圧供給に関する構成を示す図である。
【０００３】
図１の半導体集積回路において、電源入力端子１１から供給される外部電源電圧ＶＣＣは、ＤＣ−ＤＣレギュレータ１２に供給される。ＤＣ−ＤＣレギュレータ１２は、外部電源電圧ＶＣＣを降圧して内部電源電圧を生成し、電源供給ライン１３に出力する。電源供給ライン１３は、各内部回路１５に内部電源電圧を供給するために、半導体集積回路内部の各部に配線される。また電源供給ライン１３は、発振を抑制するためにコンデンサを接続する端子１４に接続される。グラウンド端子１６には外部からグラウンド電位ＶＳＳが入力され、半導体集積回路内部の各回路に供給される。
【０００４】
図２は、図１に示される電源電圧を供給する構成の動作を説明するための図である。
【０００５】
図２においては外部電源電圧をＶ１とし、内部電源電圧をＶ２として示す。ＤＣ−ＤＣレギュレータ１２は、外部電源電圧Ｖ１を受け取り、これを降圧することで内部電源電圧Ｖ２を生成する。内部電源電圧Ｖ２は、電源供給ライン１３に出力される。電源供給ライン１３は長距離に渡って配線されるため、図２の上部に示されるように配線抵抗により電圧降下が発生する。ここで図２の上部において、横軸は配線の距離に対応し縦軸は電源電圧に相当する。
【発明が解決しようとする課題】
上記のような半導体集積回路内部での配線抵抗による電源電圧の低下は、従来より回路の誤動作を発生する要因として認識されている。これを解決するために例えば、ソフトウェアを使用して電源配線に流れる電流を見積もることで電源配線を最適化しながら太くする等の方法があるが、これによる電圧降下削減の効果には限界がある。また電源を消費する回路モジュール毎にレギュレータを設け、各回路モジュールで電源電圧の安定化をはかる等の方式がある。しかし電源回路は半導体集積回路内で大きな面積を占めるので、この方式はコスト的な観点から実用的ではない。また電源電圧の低下分を見込んで電圧マージンを有する回路設計とする等の方法も考えられるが、パフォーマンスに制限を課すことになり望ましくない。近年半導体集積回路の電源電圧が特に低くなっている結果、内部電源電圧に許容される変動幅が狭くなっており、設計上の選択事項を調整することで対応することは難しくなってきている。
【０００６】
以上を鑑みて、本発明は、面積の増大を招くことなくＤＣ−ＤＣレギュレータからの内部電圧電源の電圧低下を防ぐことが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
本発明による半導体集積回路は、外部から供給される外部電源電圧を伝播する第１の電源配線と、内部回路に内部電源電圧を供給する第２の電源配線と、該第１の電源配線にドレイン端が接続され該第２の電源配線にソース端が接続され複数箇所に配置される複数のＮＭＯＳトランジスタと、該複数のＮＭＯＳトランジスタのゲートに基準電位を共通に供給するレギュレータ回路を含むことを特徴とする。
【０００７】
上記半導体集積回路においては、第１の電源配線が長距離に渡って配線され配線抵抗により電圧降下が発生しても、共通の基準電位をゲート入力とする複数のＮＭＯＳトランジスタにより、ドレイン側の外部電源電圧からソース側に内部電源電圧を生成する。従って、この内部電源電圧は、基準電位からＮＭＯＳトランジスタの閾値電圧分だけ下がった電圧となる。このようにして、本発明による半導体集積回路では、内部各位置における第２の電源配線において、略一定の内部電源電圧を保つことが可能となる。
【０００８】
レギュレータは複数のＮＭＯＳトランジスタのゲートに電圧を印加するだけであり、レギュレータから各ＮＭＯＳトランジスタのゲートに接続される配線には殆ど電流は流れない。従ってこの配線が長距離引き回されても、配線に沿った電圧降下は殆ど生じない。
【０００９】
なお上記構成において、複数のＮＭＯＳトランジスタは、レギュレータの出力部分に通常設けられている出力供給用のトランジスタであると考えることが出来る。即ち本発明においては、レギュレータの電源供給ポイントを複数にして分散配置する構成とし、外部電源電圧が配線抵抗で低下した場合であっても、半導体集積回路の各部に分散配置された各電源供給ポイントで電圧制御することにより、所定の電圧を実現していることになる。
【００１０】
この際、必要に応じて電源供給ポイントを増やすことにより、太い電源配線を必要とすることなく、大消費電流の回路に安定した電源を供給することが可能となる。またレギュレータの出力トランジスタを電源配線ツリー上に分散配置させることで、電源供給ポイントから消費する場所までの距離が短くなると共に、電源供給ポイントを複数箇所設けることで１箇所当たりの消費電流も小さくなる。そのため電源供給配線の配線抵抗に起因する電圧の低下を最小限に抑えることが可能となる。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１１】
図３は、本発明による半導体集積回路における電源電圧供給に関する構成を示す図である。
【００１２】
図３の半導体集積回路において、電源入力端子２１から供給される外部電源電圧ＶＣＣは、ＤＣ−ＤＣレギュレータ２２に供給される。ＤＣ−ＤＣレギュレータ２２は、外部電源電圧ＶＣＣを降圧して基準電圧を生成し、基準電圧供給ライン２３に出力する。基準電圧供給ライン２３は、複数の電圧制御トランジスタ回路２４にＤＣ−ＤＣレギュレータ２２から直接に接続される。
【００１３】
電源入力端子２１から供給される外部電源電圧ＶＣＣは更に、半導体集積回路の外周に設けられる電源配線３０を介して、各電圧制御トランジスタ回路２４に直接に供給される。電圧制御トランジスタ回路２４は、ＤＣ−ＤＣレギュレータ２２から供給される基準電圧に基づいて、電源配線３０から供給される外部電源電圧ＶＣＣを所定の電圧に降圧し、これにより内部電源電圧を生成する。電圧制御トランジスタ回路２４が生成した内部電源電圧は、電源供給ライン２５を介して半導体集積回路の各内部回路２６に供給される。図３においては、電源供給ライン２５は基幹線のみを示すが、実際には細かく枝分かれして各内部回路２６の各部に接続される。
【００１４】
また電源供給ライン２５は、発振を抑制するためにコンデンサを接続する端子２８に接続される。グラウンド端子２７には外部からグラウンド電位ＶＳＳが入力され、半導体集積回路内部の各回路に供給される。
【００１５】
図４は、図３に示される電源電圧を供給する構成の動作を説明するための図である。
【００１６】
図４においては外部電源電圧をＶ１とし、電圧制御トランジスタ回路２４が生成する内部電源電圧をＶ２とし、ＤＣ−ＤＣレギュレータ２２が生成する基準電圧をＶ３として示す。
【００１７】
ＤＣ−ＤＣレギュレータ２２は、外部電源電圧Ｖ１を受け取り、これを降圧することで基準電圧Ｖ３を生成する。この基準電圧Ｖ３は、基準電圧供給ライン２３を介して半導体集積回路内の各部に設けられる電圧制御トランジスタ回路２４に供給される。電圧制御トランジスタ回路２４は、図４に示されるようにＮＭＯＳトランジスタよりなり、ＤＣ−ＤＣレギュレータ２２からの基準電圧Ｖ３をゲート入力として受け取る。ＮＭＯＳトランジスタのソース側は電源供給ライン２５を介して各内部回路２６に接続され、ドレイン側は電源配線３０に接続される。この構成では、内部回路２６に接続される電源供給ライン２５側の電圧が降下すると、対応する電圧制御トランジスタ回路２４のＮＭＯＳトランジスタに流れる電流が増大する。このように、半導体集積回路内の電源配線ツリー上の複数箇所に配置されるＮＭＯＳトランジスタは、ソースフォロワを形成するように接続される。
【００１８】
電源配線３０は長距離に渡って配線されるため、図４の上部に示されるように配線抵抗により電圧降下が発生する。ここで図４の上部において、横軸は配線の距離に対応し縦軸は電源電圧に相当する。本発明においては、上述のように基準電圧Ｖ３をゲート入力とするＮＭＯＳトランジスタ２４により、ドレイン側の外部電源電圧Ｖ１からソース側に内部電源電圧Ｖ２を生成する。従って、この内部電源電圧Ｖ２は、基準電圧Ｖ３からＮＭＯＳトランジスタの閾値電圧分だけ下がった電圧となる。このようにして、本発明による電源電圧供給回路では、半導体集積回路の各部における電源供給ライン２５において、略一定の内部電源電圧を保つことが可能となる。
【００１９】
なおＤＣ−ＤＣレギュレータ２２は電圧制御トランジスタ回路であるＮＭＯＳトランジスタ２４のゲートに電圧を印加するだけであり、基準電圧供給ライン２３には殆ど電流は流れない。従って基準電圧供給ライン２３が長距離配線となっても、基準電圧供給ライン２３に沿った電圧降下は殆ど生じない。また基準電圧発生用のＤＣ−ＤＣレギュレータ２２は、負荷電流を殆ど供給する必要が無いため、従来のような駆動能力の大きなものを使用する必要はない。
【００２０】
なお上記構成において、電圧制御トランジスタ回路であるＮＭＯＳトランジスタ２４は、ＤＣ−ＤＣレギュレータの出力部分に通常設けられている出力供給用のトランジスタであると考えることが出来る。即ち本発明においては、レギュレータの電源供給ポイントを複数にして分散配置する構成とし、外部電源電圧が配線抵抗で低下した場合であっても、半導体集積回路の各部に分散配置された各電源供給ポイントで電圧制御することにより、所定の電圧を実現していることになる。この際、必要に応じて電源供給ポイントを増やすことにより、太い電源配線を必要とすることなく、大消費電流の回路に安定した電源を供給することが可能となる。
【００２１】
また本発明のようにＤＣ−ＤＣレギュレータの出力トランジスタを電源配線ツリー上に分散配置させた場合には、電源供給ポイントから消費する場所までの距離が短くなると共に、電源供給ポイントを複数箇所設けることで１箇所当たりの消費電流も小さくなる。そのため電源供給ラインの配線抵抗に起因する電圧の低下を最小限に抑えることが可能である。
【００２２】
ＤＣ−ＤＣレギュレータは、通常その出力電圧を常時モニタし、出力変動を抑えるようにフィードバック制御するように機能する。しかし本発明においては、電源供給ポイントであるＮＭＯＳトランジスタ２４のゲートに一定の電圧を供給するのみであり、最終的な負荷部分（電源供給ライン２５に接続される内部回路２６）の電圧はモニターしていない。
【００２３】
この回路構成で問題となるのは、トランジスタの閾値電圧Ｖｔｈに製造バラツキがある場合、基準電圧Ｖ３が一定であっても生成される内部電源電圧Ｖ２がばらついてしまうことである。以下に、このような製造バラツキを補償する構成について説明する。
【００２４】
図５は、本発明によるＤＣ−ＤＣレギュレータ２２の構成の一例を示す回路図である。
【００２５】
図５のＤＣ−ＤＣレギュレータ２２は、差動アンプ４１、ＮＭＯＳトランジスタ４２及び４３、抵抗Ｒ１乃至Ｒ３を含む。ＮＭＯＳトランジスタ４３と抵抗Ｒ３とでダミー負荷回路５０を構成する。ダミー負荷回路５０のＮＭＯＳトランジスタ４３は、電圧制御トランジスタ回路２４のＮＭＯＳトランジスタと同様の回路素子であり、またダミー負荷回路５０の抵抗Ｒ３は、電圧制御トランジスタ回路２４のＮＭＯＳトランジスタにかかるのと同様な負荷を実現する。
【００２６】
ダミー負荷回路５０のＮＭＯＳトランジスタ４３と抵抗Ｒ３との間のノードＢは、抵抗Ｒ１及びＲ２からなる分圧回路に接続される。この分圧回路で分圧された電圧が、差動アンプ４１の一方の入力に供給される。差動アンプ４１の他方の入力には基準電圧Ｖｒｅｆが供給される。差動アンプ４１の出力はＮＭＯＳトランジスタ４２のゲートに印加され、入力電圧Ｖｉｎに対して降圧された出力電圧Ｖｏｕｔの電位を制御する。
【００２７】
このようにダミー負荷回路５０を設け、ダミー負荷回路５０におけるＮＭＯＳトランジスタ４３のソース側電圧をモニタし、モニタ電圧を基準電源電圧の発生部分にフィードバックする。これにより、閾値電圧Ｖｔｈの製造バラツキに依存しない一定の出力電圧を実現することが可能となる。
【００２８】
従来の一般的なレギュレータ回路においては、ＮＭＯＳトランジスタ４２の出力電圧Ｖｏｕｔ側を検出して一定の電圧を供給するように制御する。これに対して本発明によるＤＣ−ＤＣレギュレータ２２は、ダミー負荷回路５０を設け、ダミー負荷回路５０の負荷抵抗への供給電圧をセンスすることにより、トランジスタのＶｔｈの製造バラツキをキャンセルするよう構成される。ＮＭＯＳトランジスタの閾値電圧の製造ばらつきは、１つの半導体集積回路チップ内においては略同一となるので、ダミー負荷回路５０のＮＭＯＳトランジスタ４３のソース側電位をモニタすることで、電圧制御トランジスタ回路２４のＮＭＯＳトランジスタのソース側電位を精度良く制御することが可能である。
【００２９】
なお内部電源電圧が３Ｖ程度の場合であれば、閾値電圧Ｖｔｈのバラツキを考慮しても電圧変動は５％程度の誤差に納まる。従って、内部電源電圧に特に高い精度が要求される場合、或いは低い内部電源電圧を生成することが要求されない場合は、図５に示すようなダミー負荷回路５０を設けなくともよい。この場合、ＮＭＯＳトランジスタ４２の出力電圧Ｖｏｕｔ側をモニタして、一定の電圧を供給するように制御すればよい。
【００３０】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明による半導体集積回路においては、外部電源電圧用の電源配線が長距離に渡って引き回され配線抵抗により電圧降下が発生しても、共通の基準電位をゲート入力とする複数のＮＭＯＳトランジスタにより、ドレイン側の外部電源電圧からソース側に内部電源電圧を生成する。従って、この内部電源電圧は、基準電位からＮＭＯＳトランジスタの閾値電圧分だけ下がった電圧となる。このようにして本発明による半導体集積回路では、内部の各位置において、略一定の内部電源電圧を保つことが可能となる。
【００３１】
本発明において、複数のＮＭＯＳトランジスタは、レギュレータの出力部分に通常設けられている出力供給用のトランジスタであると考えることが出来る。即ち本発明においては、レギュレータの電源供給ポイントを複数にして分散配置する構成とし、外部電源電圧が配線抵抗で低下した場合であっても、半導体集積回路の各部に分散配置された各電源供給ポイントで電圧制御することにより、所定の電圧を実現していることになる。この際、必要に応じて電源供給ポイントを増やすことにより、太い電源配線を必要とすることなく、大消費電流の回路に安定した電源を供給することが可能となる。
【００３２】
またレギュレータの出力トランジスタを電源配線ツリー上に分散配置させることで、電源供給ポイントから消費する場所までの距離が短くなると共に、電源供給ポイントを複数箇所設けることで１箇所当たりの消費電流も小さくなる。そのため電源供給配線の配線抵抗に起因する電圧の低下を最小限に抑えることが可能となる。
【図面の簡単な説明】
【図１】従来の半導体集積回路における電源電圧供給に関する構成を示す図である。
【図２】図１に示される電源電圧を供給する構成の動作を説明するための図である。
【図３】本発明による半導体集積回路における電源電圧供給に関する構成を示す図である。
【図４】図３に示される電源電圧を供給する構成の動作を説明するための図である。
【図５】本発明によるＤＣ−ＤＣレギュレータの構成の一例を示す回路図である。
【符号の説明】
２１　電源電圧端子
２２　ＤＣ−ＤＣレギュレータ
２３　基準電圧供給ライン
２４　電圧制御トランジスタ回路
２５　電源供給ライン
２６　内部回路
２７　グラウンド電圧端子
【図１】
2004022647.tif 000003
【図２】
2004022647.tif 000004
【図３】
2004022647.tif 000005
【図４】
2004022647.tif 000006
【図５】
2004022647.tif 000007