(57)【要約】【課題】工程追加を必要とすることなく縦型トランジスタ素子間の縮小（高集積化）を実現する。【解決手段】Ｐ−型半導体基板１と、半導体基板１の表面に形成されたＮ型埋め込み拡散層５と、Ｎ型埋め込み拡散層５上に形成されたＰ＋型埋め込み拡散層８と、半導体基板１上に形成されたＮ−型のエピタキシャル成長層１０とを備え、半導体基板１の深さ方向にエミッタ領域のＰ＋型エミッタ拡散層２２、ベース領域のＮ＋型ベース拡散層１４、及びコレクタ領域のＰ＋型埋め込み拡散層８が配設された縦型ＰＮＰトランジスタ素子を有する半導体装置において、Ｎ型埋め込み拡散層５の両端部または一端部が、Ｐ＋型埋め込み拡散層８と同時に埋め込み形成されたＰ＋型アイソレーション拡散層９に接合させた。【選択図】　図１１
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【特許請求の範囲】
【請求項１】
Ｐ−型半導体基板と、前記半導体基板の表面に形成されたＮ型埋め込み拡散層と、前記半導体基板上に形成されたＮ−型のエピタキシャル成長層とを備え、前記半導体基板の深さ方向にエミッタ領域、ベース領域、及びコレクタ領域が配設された縦型トランジスタ素子を有する半導体装置において、
前記Ｎ型埋め込み拡散層の両端部または一端部が、前記半導体基板の表面に埋め込み形成されたＰ＋型アイソレーション拡散層に接合させたことを特徴とする半導体装置。
【請求項２】
隣接配置された複数の上記縦型トランジスタ素子を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
上記縦型トランジスタ素子は、ＮＰＮトランジスタまたはＰＮＰトランジスタであることを特徴とする請求項１乃至２記載の半導体装置。
【請求項４】
Ｐ−型半導体基板と、前記半導体基板の表面に形成されたＮ型埋め込み拡散層と、前記Ｎ型埋め込み拡散層上に形成されたＰ＋型埋め込み拡散層と、前記半導体基板上に形成されたＮ−型のエピタキシャル成長層とを備え、前記半導体基板の深さ方向にエミッタ領域、ベース領域、及びコレクタ領域が配設された縦型ＰＮＰトランジスタ素子を有する半導体装置において、
前記Ｎ型埋め込み拡散層の両端部または一端部が、前記Ｐ＋型埋め込み拡散層と同時に埋め込み形成されたＰ＋型アイソレーション拡散層に接合させたことを特徴とする半導体装置。
【請求項５】
隣接配置された複数の上記縦型ＰＮＰトランジスタ素子を有することを特徴とする請求項４記載の半導体装置。
【請求項６】
Ｐ−型半導体基板と、前記半導体基板の表面に形成されたＮ型埋め込み拡散層と、前記Ｎ型埋め込み拡散層上に形成されたＰ＋型埋め込み拡散層と、前記半導体基板上に形成されたＮ−型のエピタキシャル成長層とを備え、前記半導体基板の深さ方向にエミッタ領域、ベース領域、及びコレクタ領域が配設された縦型ＰＮＰトランジスタ素子を有する半導体装置の製造方法において、前記Ｎ型埋め込み拡散層の両端部または一端部と接合するように、前記Ｐ＋型埋め込み拡散層と同時にＰ＋型アイソレーション拡散層を埋め込み形成することを特徴とする半導体装置の製造方法。
【請求項７】
上記半導体基板上に隣接するように複数の上記縦型ＰＮＰトランジスタ素子形成することを特徴とする請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の縦型バイポーラトランジスタが隣接して配置された半導体装置及びその製造方法に関するものであり、特に、縦型ＰＮＰトランジスタ間のアイソレーション構造の改良に関するものである。
【０００２】
【従来の技術】
複数の縦型ＰＮＰトランジスタをアイソレーションで分離し、共存させた半導体装置が知られている。このような半導体装置の一例を図１２に示す。図１２に示す半導体装置では、隣接する縦型ＰＮＰトランジスタ１０１，１０２間が、下層アイソレーション１０３及び上層アイソレーション１０４によって分離されている。
【０００３】
縦型ＰＮＰトランジスタ１０１，１０２の構造は同じであり、いずれもＰ−型半導体基板１０５上に埋め込み拡散により形成されたＮ型埋め込み拡散層１０６と、Ｎ型埋め込み拡散層１０６上に形成されたコレクタ領域となるＰ＋型埋め込み拡散層１０７と、Ｐ−型半導体基板１０５上にエピタキシャル成長により形成されたベース領域１０８ａとなるＮ−型エピタキシャル成長層１０８と、Ｎ−型エピタキシャル成長層１０８に埋め込み形成されたＰ＋型コレクタ取出し層１０９と、Ｎ−型エピタキシャル成長層１０８に形成されたＮ＋型ベースコンタクト層１１０及びＰ＋型エミッタ層１１１と、これらＰ＋型コレクタ取出し層１０９、Ｎ＋型ベースコンタクト層１１０、Ｐ＋型エミッタ層１１１にそれぞれ電気的に接続されたコレクタ電極１１２、ベース電極１１３、エミッタ電極１１４等を備えている。
【０００４】
【発明が解決しようとする課題】
ところで、上記縦型ＰＮＰトランジスタにおいて、コレクタ領域を形成するＰ＋型埋め込み拡散層１０７、及びそれをＰ−型基板１０５と電気的に分離するためのＮ型埋め込み拡散層１０６は、その性能を向上させるために、より深く形成することが好ましい。しかしながら、Ｎ型埋め込み拡散層１０６は、深く形成するに伴って大きな横方向への広がりが起こる。このため、縦型ＰＮＰトランジスタ１０１，１０２間の素子間距離を縮小にしようとする場合や縦型ＰＮＰトランジスタ１０１，１０２の素子サイズを変更せず単に素子特性の改善を目的にＰ＋型埋め込み拡散層１０７及びＮ型埋め込み拡散層１０６の不純物濃度を大きくする場合に、図１３に示すようにＮ＋型埋め込み拡散層１０６同士が接続してしまうという不都合が発生する。
【０００５】
本発明は、かかる従来の実情に鑑みて提案されたものであり、隣接する縦型ＰＮＰトランジスタの素子間隔を縮小又は、Ｐ＋型埋め込み拡散層１０７及びＮ型埋め込み拡散層１０６の不純物濃度を大きくしようとした際に発生するＮ型埋め込み拡散層の接続を回避することができ、工程追加等を必要とすることなく素子間の縮小（高集積化）及び電気的特性の改善を実現することが可能な半導体装置を提供することを目的とし、さらにはその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上述の目的を達成するために、本発明に係る半導体装置は、Ｐ−型半導体基板と、前記半導体基板の表面に形成されたＮ型埋め込み拡散層と、前記半導体基板上に形成されたＮ−型のエピタキシャル成長層とを備え、前記半導体基板の深さ方向にエミッタ領域、ベース領域、及びコレクタ領域が配設された縦型トランジスタ素子を有する半導体装置において、前記埋め込み拡散層の両端部または一端部が、前記半導体基板の表面に埋め込み形成されたＰ＋型アイソレーションに接合させたことを特徴とするものである。
また、本発明に係る半導体装置は、Ｐ−型半導体基板と、前記半導体基板の表面に形成されたＮ型埋め込み拡散層と、前記Ｎ型埋め込み拡散層上に形成されたＰ＋型埋め込み拡散層と、前記半導体基板上に形成されたＮ−型のエピタキシャル成長層とを備え、前記半導体基板の深さ方向にエミッタ領域、ベース領域、及びコレクタ領域が配設された縦型ＰＮＰトランジスタ素子を有する半導体装置において、前記Ｎ型埋め込み拡散層の両端部または一端部が、前記Ｐ＋型埋め込み拡散層と同時に埋め込み形成されたＰ＋型アイソレーション拡散層に接合させたことを特徴とするものである。
【０００７】
また更に、本発明の半導体装置の製造方法は、Ｐ−型半導体基板と、前記半導体基板の表面に形成されたＮ型埋め込み拡散層と、前記Ｎ型埋め込み拡散層上に形成されたＰ＋型埋め込み拡散層と、前記半導体基板上に形成されたＮ−型のエピタキシャル成長層とを備え、前記半導体基板の深さ方向にエミッタ領域、ベース領域、及びコレクタ領域が配設された縦型ＰＮＰトランジスタ素子を有する半導体装置の製造方法において、前記Ｎ型埋め込み拡散層の両端部または一端部と接合するように、前記Ｐ＋型埋め込み拡散層と同時にＰ＋型アイソレーション拡散層を埋め込み形成することを特徴とするものである。
【０００８】
Ｐ＋型埋め込み拡散層の拡散については、Ｎ型埋め込み拡散層領域では弱く（小さく）、Ｐ−型半導体基板内では強い（大きい）。したがって、Ｐ＋型埋め込み拡散層と同時に埋め込み形成されるＰ＋型アイソレーション拡散層は、不純物濃度がＰ＋型埋め込み拡散層と同濃度であるが、Ｎ型埋め込み拡散層上に形成されたＰ＋型埋め込み拡散層よりも該Ｐ＋型アイソレーション拡散層の方が深く拡散する。したがって、Ｐ＋型アイソレーション拡散層をＰ＋型埋め込み拡散層と同時に埋め込み形成しておけば、Ｎ型埋め込み拡散層を深く形成又は隣接する縦型ＰＮＰトランジスタの素子サイズを縮小するよう各々隣接するＮ型埋め込み拡散層の間隔を小さくしても、このＰ＋型アイソレーション拡散層によって確実に分離される。また、このＰ＋型アイソレーション拡散層は、Ｐ＋型埋め込み拡散層と同時に形成することができるので、工程等を追加する必要はない。
【０００９】
【発明の実施の形態】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照しながら詳細に説明する。
【００１０】
本発明の半導体装置を製造するには、先ず、図１に示すように、Ｐ型基板１の表面に酸化膜２ａを形成し、フォトエッチング処理により所定の領域に開口部３を形成した後、この開口部３に臨む領域にＮ型不純物（例えばリンＰ）４を拡散させ、図２に示すようにＮ型埋め込み拡散層５を形成する。ここでは２つの縦型ＰＮＰトランジスタに対応して、Ｎ型埋め込み拡散層５を隣接して２カ所形成する。
【００１１】
次に、酸化膜２ｂを形成し、図２に示すように、隣接する２カ所のＮ型埋め込み拡散層５間の領域に開口部６を形成し、この開口部６に臨む領域にＰ＋型不純物（例えばボロンＢ）７を埋め込む。これにより、図３に示すように、Ｎ型埋め込み拡散層５上にコレクタ領域であるＰ＋型埋め込み拡散層８が形成されると同時に、Ｎ型埋め込み拡散層５の間にＰ＋型アイソレーション拡散層９が形成される。
【００１２】
Ｐ＋型埋め込み拡散層８とＰ＋型アイソレーション拡散層９は、いずれもＰ＋型拡散層であり、不純物濃度も同じである。ただし、Ｐ＋型埋め込み拡散層８は、Ｎ型埋め込み拡散層５上に形成されているため、深さ方向にはさほど拡散しない。これに対して、Ｐ＋型アイソレーション拡散層９は、Ｐ−型半導体基板１内で拡散するため、Ｐ＋型埋め込み拡散層８に比べてＰ＋型アイソレーション拡散層９の方が深く拡散し、Ｎ型埋め込み拡散層５の端部を包含するように接合されているので、これらＮ型埋め込み拡散層５の間は確実に分離される。
【００１３】
次いで、酸化膜２ｂを除去した後、エピタキシャル成長を行い、図４に示すように、Ｎ−型エピタキシャル成長層１０を形成する。その際、Ｎ型埋め込み拡散層５及びＰ＋型埋め込み拡散層８並びにＰ＋型アイソレーション拡散層９の拡散もＰ−型半導体基板１内やＮ−型エピタキシャル成長層１０内で進行する。
【００１４】
次に、図５に示すように、酸化膜１１を形成し、所定の領域に開口部１２を形成した後、この開口部１２に臨む領域にＮ型不純物（例えばリンＰ）１３を拡散し、図６に示すようにベース領域であるＮ型ベース拡散層１４を形成する。
尚、ベース領域はＮ−型エピタキシャル成長層１０を用いても良い。
【００１５】
Ｎ型ベース層１４形成後、酸化膜１５を形成し、図７に示すように、この酸化膜１５をフォトエッチング処理して開口部１６を形成する。そして、この開口部１６に臨む領域にＰ＋型不純物（例えばボロンＢ）１７を埋め込み、図８に示すように、上層アイソレーション拡散層１８を形成する。この上層アイソレーション拡散層１８は、Ｐ＋型アイソレーション拡散層９上に形成され、Ｐ＋型アイソレーション拡散層９と繋がって、表面から深さ方向に縦型ＰＮＰトランジスタを分離する。　また、上層アイソレーション拡散層１８と同時にＰ＋型埋め込み拡散層８と接続されるＰ＋型コレクタ取出し拡散層１９が形成される。
【００１６】
続いて、図９に示すように、エミッタ領域であるＰ＋型エミッタ拡散層２２を形成する。
【００１７】
さらに、図１０に示すように、Ｎ＋型ベースコンタクト層２７を形成する。
【００１８】
最後に、図１１に示すように、Ｐ＋型コレクタ取出し拡散層１９、Ｎ＋型ベースコンタクト層２７、Ｐ＋型エミッタ層２２にそれぞれ電気的に接続されたコレクタ電極２８、ベース電極２９、エミッタ電極３０等を形成し、縦型ＰＮＰトランジスタを完成する。
【００１９】
以上により作製される半導体装置においては、Ｐ−型半導体基板１と、半導体基板１の表面に形成されたＮ型埋め込み拡散層５と、Ｎ型埋め込み拡散層５上に形成されたＰ＋型埋め込み拡散層８と、半導体基板１上に形成されたＮ−型のエピタキシャル成長層１０とを備え、半導体基板１の深さ方向にエミッタ領域のＰ＋型エミッタ拡散層２２、ベース領域のＮ型ベース拡散層１４、及びコレクタ領域のＰ＋型埋め込み拡散層８が配設された縦型ＰＮＰトランジスタ素子を有する半導体装置において、Ｎ型埋め込み拡散層５の両端部または一端部が、Ｐ＋型埋め込み拡散層８と同時に埋め込み形成されたＰ＋型アイソレーション拡散層９に接合させたことにより縦型ＰＮＰトランジスタ素子間を分離されている。
【００２０】
このように、Ｎ型埋め込み拡散層５の両端部または一端部をＰ＋型アイソレーション拡散層９に接合形成すれば、Ｎ型埋め込み拡散層５を深く形成又は素子サイズを縮小するよう各々隣接するＮ型埋め込み拡散層５の間隔を小さくしても、このＰ＋型アイソレーション拡散層９によって確実に分離される。また、Ｐ＋型アイソレーション拡散層９は、Ｐ＋型埋め込み拡散層８と同時に形成されるので、なんら工程を追加する必要はなく、製造上、極めて有利である。
【００２１】
なお、上記の例では、縦型ＰＮＰトランジスタ素子に関して述べたが、縦型ＮＰＮトランジスタ素子のＮ型埋め込み拡散層に本発明を適用しても上述の効果が得られる。
【００２２】
【発明の効果】
以上の説明からも明らかなように、本発明によれば、Ｎ型埋め込み拡散層を深く形成又は隣接する縦型ＰＮＰトランジスタの素子サイズを縮小するよう各々隣接するＮ型埋め込み拡散層の間隔を小さくしようとした際に発生するＮ＋埋め込み拡散層の接続を確実に回避することができ、工程追加等を必要とすることなく素子の特性改善又は素子サイズの縮小（高集積化）を実現することが可能である。
【図面の簡単な説明】
【図１】本発明を適用した半導体装置の製造プロセスを示すものであり、Ｎ型不純物拡散工程を示す概略断面図である。
【図２】Ｎ型埋め込み拡散層形成工程及びＰ＋型不純物埋め込み工程を示す概略断面図である。
【図３】Ｐ＋型埋め込み拡散層及びＰ＋型アイソレーション拡散層の形成工程を示す概略断面図である。
【図４】エピタキシャル成長工程を示す概略断面図である。
【図５】Ｎ型不純物拡散工程を示す概略断面図である。
【図６】Ｎ型ベース拡散層形成工程を示す概略断面図である。
【図７】Ｐ＋型不純物埋め込み工程を示す概略断面図である。
【図８】上層アイソレーション拡散層及びＰ＋型コレクタ取だし拡散層の形成工程を示す概略断面図である。
【図９】Ｐ＋型エミッタ層形成工程を示す概略断面図である。
【図１０】Ｎ＋型ベースコンタクト層形成工程を示す概略断面図である。
【図１１】本発明を適用した半導体装置の一例を示す概略断面図である。
【図１２】従来の半導体装置の一例を示す概略断面図である。
【図１３】Ｎ型埋め込み拡散層同士が接続された状態を示す概略断面図である。
【符号の説明】
１　　　Ｐ−型基板
５　　　Ｎ型埋め込み拡散層
８　　　Ｐ＋型埋め込み拡散層
９　　　Ｐ＋型アイソレーション拡散層
１０　　Ｎ−型エピタキシャル成長層
１４　　Ｎ型ベース拡散層
１８　　上層アイソレーション拡散層
１９　　Ｐ＋型コレクタ取出し拡散層
２２　　Ｐ＋型エミッタ拡散層
２７　　Ｎ＋型ベースコンタクト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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