(57)【要約】【課題】ＳＦＱ論理回路のバイアス電流の分布を知ることができる方法を提供する。【解決手段】回路データ入力部１００がＳＦＱ論理回路のデータを入力し、等価回路生成部１０１が、入力されたＳＦＱ論理回路データに基づいて、ＳＦＱ論理回路のバイアスラインを抵抗とインダクタンスから構成される等価回路に置き換えた後、当該等価回路内のインダクタンスを抵抗に置き換えて、抵抗のみから構成される等価回路を生成し、バイアス電流分布算出部１０２が、当該生成された抵抗のみから構成される等価回路に基づいて、前記ＳＦＱ論理回路におけるバイアス電流分布を算出する。【選択図】      図１
2004288772.tif 000002
【特許請求の範囲】
【請求項１】
単一磁束量子（ＳＦＱ）を情報担体として用いたＳＦＱ論理回路におけるバイアス電流をシミュレーションする方法であって、
前記ＳＦＱ論理回路データを入力するステップと、
前記入力されたＳＦＱ論理回路データに基づいて、前記ＳＦＱ論理回路のバイアスラインを抵抗のみからなる回路に置き換えるステップと、
前記抵抗のみから構成される等価回路に基づいて、前記ＳＦＱ論理回路におけるバイアス電流分布を算出するステップとを有する
ことを特徴とするＳＦＱ論理回路におけるバイアス電流シミュレーション方法。
【請求項２】
請求項１に記載のＳＦＱ論理回路におけるバイアス電流シミュレーション方法において、
前記ＳＦＱ論理回路のバイアスラインを抵抗のみからなる回路に置き換えるステップは、
前記ＳＦＱ論理回路のバイアスラインを抵抗とインダクタンスから構成される等価回路に置き換えるステップと、
前記抵抗とインダクタンスから構成される等価回路内のインダクタンスを抵抗に置き換えて、抵抗のみから構成される等価回路を生成するステップとを有することを特徴とするＳＦＱ論理回路におけるバイアス電流シミュレーション方法。
【請求項３】
単一磁束量子（ＳＦＱ）を情報担体として用いたＳＦＱ論理回路におけるバイアス電流をシミュレーションする装置であって、
前記ＳＦＱ論理回路データを入力する手段と、
前記入力されたＳＦＱ論理回路データに基づいて、前記ＳＦＱ論理回路のバイアスラインを抵抗のみからなる回路に置き換える手段と、
前記抵抗のみから構成される等価回路に基づいて、前記ＳＦＱ論理回路におけるバイアス電流分布を算出する手段とを備える
ことを特徴とするＳＦＱ論理回路におけるバイアス電流シミュレーション装置。
【請求項４】
請求項３に記載のＳＦＱ論理回路におけるバイアス電流シミュレーション装置において、
前記ＳＦＱ論理回路のバイアスラインを抵抗のみからなる回路に置き換える手段は、
前記ＳＦＱ論理回路のバイアスラインを抵抗とインダクタンスから構成される等価回路に置き換える手段と、
前記抵抗とインダクタンスから構成される等価回路内のインダクタンスを抵抗に置き換えて、抵抗のみから構成される等価回路を生成する手段とを備える
ことを特徴とするＳＦＱ論理回路におけるバイアス電流シミュレーション装置。
【請求項５】
請求項１または請求項２に記載のＳＦＱ論理回路におけるバイアス電流シミュレーション方法をコンピュータに実行させるためのＳＦＱ論理回路におけるバイアス電流シミュレーションプログラム。
【請求項６】
請求項１または請求項２に記載のＳＦＱ論理回路におけるバイアス電流シミュレーション方法をコンピュータに実行させるためのＳＦＱ論理回路におけるバイアス電流シミュレーションプログラムを記録した記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，本発明は、単一磁束量子（Ｓｉｎｇｌｅ  Ｆｌｕｘ  Ｑｕａｎｔｕｍ［ＳＦＱ］）を情報担体として用いるＳＦＱ論理回路に関し、特に、ＳＦＱ論理回路におけるバイアス電流をシミュレーションする方法、装置、プログラムおよびそのプログラムを記録した記録媒体に関する。
【０００２】
【従来の技術】
単一磁束量子を情報担体として用いたＳＦＱ論理回路は、超高速かつ低消費電力で動作するという特長を有する。このため、ペタフロップススケールのコンピュータや基幹系のハイエンドルータ、ソフトウエア無線用のＡ／Ｄコンバータなど様々な応用が期待されている。しかしながら、ＳＦＱ論理回路技術はＣＭＯＳ回路技術に比べると未成熟であり、現在では、約１万個のジョセフソン接合を含む回路の完全動作を目指している段階である。
【０００３】
このようなＳＦＱ論理回路に関しては、例えば、以下の特許文献１に記載された、受動伝送線路の占有面積を縮小することによるチップ面積の縮小化を図る技術がある。
【０００４】
ここで、ＳＦＱ論理回路の大規模集積化を阻む要因の１つとして、ＳＦＱ論理回路を駆動させるためのバイアス電流供給の間題がある。ＳＦＱ論理回路のような超伝導回路は一般に磁場に対して敏感で、回路動作実験は通常厳重な磁気シールド下で行われる。回路が大規模化すると、回路を駆動するために必要となる直流バイアス電流も増加するため、バイアス電流自身が作り出す磁場の影響が無視できなくなるおそれがある。従って、ＳＦＱ論理回路の大規模化のためには、バイアス電流が回路動作にどの程度の影響を及ぼすのかを調べ、問題が深刻であれば適切に対処する必要がある。
【０００５】
ここで、図８に示すＴＦＦ（Ｔｏｇｇｌｅ  Ｆｌｉｐ−Ｆｌｏｐ）セルを使った実験の結果、バイアスラインを流れる電流が予想以上に回路の動作マージンを減少させていることが確認される。図中、１０はＴＦＦセル、１２はＳＦＱパルスの伝わる信号ラインであるＳＦＱ信号ライン、１３はバイアスラインである。
【０００６】
図８に示すＴＦＦセル１０の四隅に電流注入ポート（ＰＯＲＴ１，ＰＯＲＴ２，ＰＯＲＴ３，ＰＯＲＴ４）を設け、そのうち２個所の電流注入ポート（ＰＯＲＴ３，ＰＯＲＴ４）を介して、非接地の閉ループで直流制御電流Ｉｃ  をＴＦＦセル１０に流した。そして、残りの２個所の電流注入ポートのうちの一方（ＰＯＲＴ１）から、ＴＦＦセル１０が必要とする接地バイアス電流ＩＢ  を供給し、回路の動作バイアスマージンを調べたところ、ほとんどのセルである一定以上の電流値で動作マージンの縮小が現れた。従って、回路が大規模化して供給するバイアス電流量が増加すると、バイアス電流の作り出す磁場が動作マージンの縮小を引き起こす危険性が高くなる。
【０００７】
この問題に対しては、従来から、バイアスライン１３にシールドを施すことで、バイアスライン１３を流れる電流の回路動作に及ぼす影響を排除しようとしてきた。例えば、設計したＳＦＱセルであるＴＦＦセル１０のバイアスライン１３が超伝導ストリップライン構造をしていれば、バイアス電流が作り出す磁場が回路動作に及ぼす影響は常識的に考えれば極めて少ないと考えられる。
【０００８】
【特許文献１】
特開２００１−６８９９５号公報
【０００９】
【発明が解決しようとする課題】
しかし、バイアスラインにシールドを施す上記従来技術では、例えば図８におけるＳＦＱ信号ライン１２とバイアスライン１３が交差する領域（バイアスブリッジ）などすべての個所にシールドを施すことはできないため、バイアス電流の回路動作に及ぼす影響を完全に排除することはできないというのが現状である。
【００１０】
次に、シールドの有効性の限界について説明する。図９にシールド構造の断面図を示す。シールド構造はバイアスライン１３を絶縁層１３５で包み、さらに、超伝導シールド１３１で包み込むことで実現する。現状の超伝導回路作製プロセスでは、シールド構造を実現するためには、図９に示すグランド層１３４、ベース層１３３、カウンタ層１３２の超伝導３層全てを使わなければならない。しかし、実際の回路では、バイアスライン１３とＳＦＱ信号ライン１２とが交差する領域が存在する。
【００１１】
この領域をバイアスブリッジと呼んでいるが、この付近ではバイアスライン１３にシールドを施すことは、現状の超伝導３層の回路作製プロセスでは不可能である。上記のように、シールド構造実現には超伝導３層全てが必要であるが、ＳＦＱ信号ライン１２用にカウンタ層を使うと、どうしてもシールドできない部分ができるからである。
【００１２】
図１０にＥｘ−ＯＲセルの回路レイアウトを示す。Ｅｘ−ＯＲセル２０におけるＳＦＱ信号の入出力付近で、ＳＦＱ信号ライン１２とバイアスライン１３とが交差して、バイアスブリッジ１１となっていることがわかる。なお、図１０のバイアスライン１３にはシールドが施されている。
【００１３】
図１１は、図１０に示すＥｘ−ＯＲセル２０の回路に回路を駆動させるためのバイアス電流を流すことによる回路動作への影響を示す図である。すなわち、Ｅｘ−ＯＲセル２０に、あるポートからバイアス電流を流す一方で、ポート間にクローズドループのクローズド電流を流し、どれくらいの電流の範囲で回路が正常に動作しているかを示したものである。図１１中の、例えばＰｏｒｔ１（３→２）の表示は、図１０に示すＥｘ−ＯＲセル２０のＰｏｒｔ１からバイアス電流を流す一方で、Ｐｏｒｔ３からＰｏｒｔ２にクローズド電流を流したことを意味する。図１１から、シールドを施すことができないバイアスブリッジ１１付近を流れるバイアス電流が少なからず回路動作に影響を及ぼしていることがわかる。
【００１４】
つまり、シールド構造そのものは、バイアス電流の影響を低減するのに非常に有効であるが、実際の回路では、すべてのバイアスライン１３をシールドすることができないため、バイアス電流に対する対処策としてのシールドの有効性には限界があるのである。
【００１５】
本発明は、上記問題点を解決し、ＳＦＱ論理回路のバイアス電流の分布を知ることができるバイアス電流シミュレーション方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記のように、バイアスライン１３を流れるバイアス電流の影響を完全に避けることは難しいが、ある程度のバイアス電流値であれば、その影響は小さく無視しても差し支えないレベルである。問題はどこまでバイアス電流を流せるかという許容量である。
【００１７】
あるここまでのバイアス電流を許容するという臨界値を設定すれば、すべてのセルに対してバイアス電流の影響を調べる必要があるにせよ、バイアスブリッジ１１に流すことのできるバイアス電流の許容量は、すべてのセルに対して自ずと決まってくる。
【００１８】
大規模な回路にバイアス電流を供給する際、すべてのセルについてそのバイアスライン１３を流れる電流の分布を計算で求めることができれば、その回路動作にバイアス電流が深刻な影響を及ぼすかどうかを事前に知ることが可能であり、設計上大変有効である。
【００１９】
本発明では、何が何でもバイアス電流の影響を押さえ込むという発想を転換して、バイアス電流が回路動作に及ぼす影響が、ここまでは無視できるというある許容値を各々のセルについて実験的に把握しておき、事前に回路全体のバイアス電流分布をシミュレーションすることで、危険個所をあらかじめ察知し、必要に応じてレイアウト変更を行うということが可能なバイアス電流シミュレーション技術を提供する。
【００２０】
すなわち、本発明のＳＦＱ論理回路におけるバイアス電流シミュレーション方法は、単一磁束量子（ＳＦＱ）を情報担体として用いたＳＦＱ論理回路におけるバイアス電流をシミュレーションする方法であって、前記ＳＦＱ論理回路データを入力するステップと、前記入力されたＳＦＱ論理回路データに基づいて、前記ＳＦＱ論理回路のバイアスラインを抵抗のみからなる回路に置き換えるステップと、前記抵抗のみから構成される等価回路に基づいて、前記ＳＦＱ論理回路におけるバイアス電流分布を算出するステップとを有することを特徴とする。
【００２１】
また、本発明は、前記ＳＦＱ論理回路におけるバイアス電流シミュレーション方法において、前記ＳＦＱ論理回路のバイアスラインを抵抗のみからなる回路に置き換えるステップは、前記ＳＦＱ論理回路のバイアスラインを抵抗とインダクタンスから構成される等価回路に置き換えるステップと、前記抵抗とインダクタンスから構成される等価回路内のインダクタンスを抵抗に置き換えて、抵抗のみから構成される等価回路を生成するステップとを有することを特徴とする。
【００２２】
また、本発明のＳＦＱ論理回路におけるバイアス電流シミュレーション装置は、単一磁束量子（ＳＦＱ）を情報担体として用いたＳＦＱ論理回路におけるバイアス電流をシミュレーションする装置であって、前記ＳＦＱ論理回路データを入力する手段と、前記入力されたＳＦＱ論理回路データに基づいて、前記ＳＦＱ論理回路のバイアスラインを抵抗のみからなる回路に置き換える手段と、前記抵抗のみから構成される等価回路に基づいて、前記ＳＦＱ論理回路におけるバイアス電流分布を算出する手段とを備えることを特徴とする
また、本発明は、前記ＳＦＱ論理回路におけるバイアス電流シミュレーション装置において、前記ＳＦＱ論理回路のバイアスラインを抵抗のみからなる回路に置き換える手段は、前記ＳＦＱ論理回路のバイアスラインを抵抗とインダクタンスから構成される等価回路に置き換える手段と、前記抵抗とインダクタンスから構成される等価回路内のインダクタンスを抵抗に置き換えて、抵抗のみから構成される等価回路を生成する手段とを備えることを特徴とする。
【００２３】
また、本発明のプログラムは、前記ＳＦＱ論理回路におけるバイアス電流シミュレーション方法をコンピュータに実行させるためのＳＦＱ論理回路におけるバイアス電流シミュレーションプログラムである。
【００２４】
また、本発明のプログラムを記録した記録媒体は、前記ＳＦＱ論理回路におけるバイアス電流シミュレーション方法をコンピュータに実行させるためのＳＦＱ論理回路におけるバイアス電流シミュレーションプログラムを記録した記録媒体である。
【００２５】
本発明を用いることにより、ＳＦＱ論理回路のバイアス電流の分布を知ることが可能となる。
【００２６】
また、本発明のＳＦＱ論理回路におけるバイアス電流シミュレーションプログラムを記録した記録媒体によれば、前記ＳＦＱ論理回路におけるバイアス電流シミュレーションプログラムを、ＣＤ−ＲＯＭ、ＣＤＲ／Ｗ、フレキシブルディスク等の記録媒体に格納して提供することが可能となる。
【００２７】
【発明の実施の形態】
以下に、図を用いて、本発明の実施の形態を説明する。図１は、本発明を実現するバイアス電流シミュレーション装置の構成の一例を示す図である。１はバイアス電流シミュレーション装置、１００は回路データ入力部、１０１は等価回路生成部、１０２はバイアス電流分布算出部、１０３は換算値記憶部である。
【００２８】
回路データ入力部１００は、ＳＦＱ論理回路のデータを入力する。等価回路生成部１０１は、入力されたＳＦＱ論理回路データに基づいて、ＳＦＱ論理回路のバイアスラインを抵抗とインダクタンスから構成される等価回路に置き換えた後、当該等価回路内のインダクタンスを抵抗に置き換えて、抵抗のみから構成される等価回路を生成する。
【００２９】
また、バイアス電流分布算出部１０２は、当該生成された抵抗のみから構成される等価回路に基づいて、前記ＳＦＱ論理回路におけるバイアス電流分布を算出する。換算値記憶部１０３には、上記抵抗とインダクタンスから構成される等価回路内のインダクタンスと、当該インダクタンスを置き換える抵抗の値との対応関係が記憶されている。
【００３０】
図２は、本発明に係るバイアス電流シミュレーション処理フローの一例を示す図である。まず、ＳＦＱ論理回路データを入力する（ステップＳ１）。例えば、図３（Ａ）に示すＪＴＬ（ジョセフソン伝送線路）セル３０の回路データを入力する。次に、入力された回路データに基づいて、前記ＳＦＱ論理回路のバイアスラインを抵抗とインダクタンスから構成される等価回路に置き換える（ステップＳ２）。
【００３１】
即ち、一般に、超伝導体は、電気回路的にはインダクタンスとして振る舞うため、セルを並べることで形成されるＳＦＱ論理回路のバイアスライン網は、インダクタンス回路網である。さらに正確には、ジョセフソン接合にある一定の電流を供給するためのフィード抵抗も回路網に含まれているので、抵抗とインダクタンスで構成される回路網であると言えるため、ステップＳ１で入力された回路データに基づいて、抵抗とインダクタンスから構成される等価回路に置き換えるのである。
【００３２】
例えば、ステップＳ１において入力された図３（Ａ）のＪＴＬセル３０の回路データに基づいて、ＪＴＬセル３０のバイアスライン１３を図３（Ｂ）に示すような等価回路に置き換える。図３（Ａ）の楕円で囲ったバイアスフィード抵抗１４の部分が図３（Ｂ）の等価回路におけるＲ１  に相当し、バイアスライン１３のバイアスフィード抵抗１４以外の部分が、例えば図３（Ｂ）の等価回路におけるインダクタンスＬ１  〜Ｌ６  に相当する。なお、上記置き換えには、例えば、３次元電磁界解析ツールを用いる。
【００３３】
次に、置き換えられた抵抗とインダクタンスから構成される等価回路内のインダクタンスを抵抗に置き換えて、抵抗のみから構成される等価回路を生成する（ステップＳ３）。かかるステップＳ３について、以下に詳述する。
【００３４】
例えば、図３（Ｂ）に示すような等価回路を並べたインダクタンス回路網自体は、等電位であり、ＪＴＬセル３０のジョセフソン接合に供給される電流は、インダクタンス回路網の形状に全く依存しない。
【００３５】
一方、インダクタンス回路網を流れる電流の分布は、フィード抵抗の位置や大きさのほか、バイアスライン１３のインダクタンスの大きさにも強く依存する。具体的には、上記インダクタンス回路網内に多数存在するインダクタンスループのそれぞれについて、ループ内の磁束の量子化条件を満足するような電流分布をとる。つまり、バイアスライン網内の電流分布は、フィード抵抗に関しては等電位則を満足しつつ、それ以外ではインダクタンスループの磁束量子化条件を満足するような分布になる。
【００３６】
それぞれのインダクタンスループで磁束の量子化条件を満足するような電流分布になるということは、インダクタンスの小さなパスほどたくさんの電流が流れるということであり、これは抵抗の小さなパスほどたくさんの電流が流れるということと等価である。従って、インダクタンス回路網は抵抗回路網に置き換えることが可能である。
【００３７】
このことを説明するイメージ図を図４に示す。即ち、図４（Ａ）に示すようなインダクタンスループにおいては、Ｌ１０×Ｉ１２＝Ｌ１１×Ｉ１３という磁束量子化条件が成立し、インダクタンスが小さなパスの方に大きな電流が流れる。従って、図４（Ａ）に示すようなインダクタンスループは、抵抗の小さなパスほどたくさんの電流が流れることを示す図４（Ｂ）の抵抗回路に置き換えることが可能である。この場合、本発明においては、Ｌ１０とＬ１１の比とＲ１１とＲ１２の比とが等しくなるように置き換えを行う。その結果、生成された抵抗回路においては、等電位則（Ｒ１１×Ｉ１２＝Ｒ１２×Ｉ１３）が成立する。
【００３８】
本発明において、インダクタンスから抵抗への置き換えは、例えば、当該インダクタンスと抵抗の値との対応関係が記憶された換算値記憶部１０３を参照することにより行う。
【００３９】
ただし、置き換えた抵抗で発生する電位が、バイアスフィード抵抗１４で発生する電位と同程度であると、バイアスフィード抵抗１４に関して満足すべき等電位則にも影響を及ぼしてしまうため、発生電位がバイアスフィード抵抗１４で発生する電位に比べて全く無視できるほど微小な抵抗で置き換える。
【００４０】
上記置き換えにより、ステップＳ３においては、例えば、図３（Ｂ）に示す等価回路から、図５に示すような抵抗Ｒ１  、ＲＡ  、ＲＣ  、ＲＤ  から構成される各ＪＴＬセル３０のバイアスライン１３の等価回路が生成される。なお、Ｒ１  はバイアスフィード抵抗１４に相当する。
【００４１】
そして、生成された抵抗のみから構成される等価回路に基づいて、ＳＦＱ論理回路におけるバイアス電流分布を算出する（ステップＳ４）。
【００４２】
図６及び図７は、図５に示す等価回路に基づくバイアス電流のシミュレーション実験を示す図である。図６に示すように、Ｊ１  乃至Ｊ４  の４個のＪＴＬセル３０を並べた上で、２．５ｍＶの電圧をかけてバイアス電流を流す。なお、図５における各抵抗値は、例えばＲ１  が８．３４Ω、ＲＡ  が７．１７ｐΩ、ＲＣ  が５．４３ｐΩ、ＲＤ  が７．１７ｐΩであるとする。
【００４３】
上記実験の結果、図７に示すように、例えば、セルＪ２  の図５における抵抗Ｒ１  の位置における電流値は４４０．５μＡであり、セルＪ１  の図５における抵抗Ｒ１  の位置における電流値は２９９．２μＡであり、セルＪ３  の図５における抵抗Ｒ１  の位置における電流値は２４６．２μＡであり、セルＪ２  の図５における抵抗Ｒ２  の位置における電流値は２１２．４μＡとなった。
【００４４】
【発明の効果】
本発明を用いることにより、ＳＦＱ論理回路のバイアス電流の分布を知ることができるため、バイアス電流の影響の有無を予め予測することが可能となる。
【図面の簡単な説明】
【図１】バイアス電流シミュレーション装置の構成の一例を示す図である。
【図２】バイアス電流シミュレーション処理フローの一例を示す図である。
【図３】ＪＴＬセルのレイアウトの一例を示す図である。
【図４】インダクタンス回路網から抵抗回路網への置き換えを示す図である。
【図５】ＪＴＬセルのバイアスラインの等価回路の一例を示す図である。
【図６】バイアス電流のシミュレーション実験を示す図である。
【図７】バイアス電流のシミュレーション実験の結果を示す図である。
【図８】ＴＦＦセルを示す図である。
【図９】シールド構造の断面図を示す図である。
【図１０】Ｅｘ−ＯＲセルを示す図である。
【図１１】バイアス電流の回路動作への影響を示す図である。
【符号の説明】
１  バイアス電流シミュレーション装置
１０  ＴＦＦセル
１１  バイアスブリッジ
１２  ＳＦＱ信号ライン
１３  バイアスライン
１４  バイアスフィード抵抗
２０  Ｅｘ−ＯＲセル
３０  ＪＴＬセル
１００  回路データ入力部
１０１  等価回路生成部
１０２  バイアス電流分布算出部
１０３  換算値記憶部
１３１  超伝導シールド
１３２  カウンタ層
１３３  ベース層
１３４  グランド層
１３５  絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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