(57)【要約】【課題】ＭＯＳＦＥＴを用いた従来の定電流回路は電圧降下や低電圧動作が不充分であった。あるいは、製造工程の追加、コストの増加を招くという課題があった。【解決手段】ＳＯＩ基板を用いたＭＯＳＦＥＴのボディを通常の逆の電源電位をかけバックゲートバイアス効果によりデブレション動作とし、かつゲートをソースと接続することにより、飽和領域の動作とした。【効果】デプレションでの飽和領域動作のＭＯＳＦＥＴを用いるので電圧降下が少なく、低電圧動作に適し、かつ製造工程の追加や、コストの増加がない定電流回路が提供できる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
シリコン・オン・インシュレータ基板を用いた半導体集積装置において、
ソース電極と、ドレイン電極と、ゲートを制御するゲート電極と、チャネル直下に形成されたボディに接続されたボディ電極とを有する絶縁ゲート電界効果型トランジスタを含み、
該絶縁ゲート電界効果型トランジスタの該ソース電極と該ゲート電極とに第１の極性の電源電圧が供給され、該ボディ電極に第２の極性の電源電圧が供給されてなる定電流回路を備え、該ドレイン電極からの電流を第２の極性の電源電圧が供給された負荷に供給することを特徴とする半導体集積装置。
【請求項２】
前記絶縁ゲート電界効果型トランジスタが、デプレション状態でかつ飽和状態で動作することを特徴とする請求項１記載の半導体集積装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は埋め込み酸化膜層を有するシリコン・オン・インシュレータ（以下ＳＯＩと略す）基板を用いた半導体集積装置、特に絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた集積回路において、電圧降下の少なく、かつ、より低電圧で動作する定電流回路を備えた半導体集積装置に関する。
【０００２】
【従来の技術】
従来の代表的なＭＯＳＦＥＴを用いた定電流回路としては、図６の例のように、ＭＯＳＦＥＴ６３や抵抗６４等を用いてＭＯＳＦＥＴのスレッショルド電圧にほぼ近い電圧を作り、定電流源となるＭＯＳＦＥＴ６１のゲート電極に加えることにより、ＭＯＳＦＥＴ６１を飽和領域で動作させ、定電流特性を作り出していた。（例えば、特許文献１の代表図２０３のＭＯＳＦＥＴ参照）。
【０００３】
あるいは図７のように定電流源となるＭＯＳＦＥＴ７１にチャネルドープを過剰に加えてデブレション動作として、ソース電極とゲート電極を接続することにより、飽和領域で動作させ、定電流特性を作り出していた等の回路方式がある。
【特許文献１】
特開昭５６−０３１２１１号公報
【０００４】
【発明が解決しようとする課題】
さて、前述したほぼスレッショルド電圧をまず作り、ＭＯＳＦＥＴのゲート電極に加えることにより、ＭＯＳＦＥＴを飽和領域の動作をさせて定電流特性を得る図６の回路方式は定電流源となるＭＯＳＦＥＴ６１の両端においてほぼスレッショルド分以上の電圧降下が起きる。したがって、近年ますますデバイスの微細化が進み耐圧が低下し、低い電源電圧で使用することが多い集積回路において、定電流源でスレッショルド分に相当する電圧降下が起きると、その分だけ負荷にかけられる電圧が低下し、正常に動作する領域が狭くなるという課題がある。
【０００５】
また、ＭＯＳＦＥＴ７１にチャネルドープを過剰に加えてデブレション動作として、飽和領域で動作させ、定電流特性を作り出す図７の方式はデプレションとする為のチャネルドープの工程を余計に必要とするのでコスト上昇を招くという課題があった。
【０００６】
そこで本発明はこのような課題を解決するもので、その目的とするところは、電圧降下が少ない定電流源を、余計な製造工程の追加なしに、コスト上昇も招かない定電流源の回路を提供することである。
【０００７】
【課題を解決するための手段】
本発明の半導体集積装置の要旨は、ＳＯＩ基板を用いた半導体集積装置において、ＭＯＳＦＥＴのソース電極とゲート電極とに、ソース側に加えるべき極性の電源電位をともに加え、またチャネル直下に形成されたボディに前記ソース側に接続した反対の極性の電源電位を接続し、ドレイン電極を負荷側に接続したことである。
【０００８】
すなわち、本発明の半導体集積装置は、シリコン・オン・インシュレータ基板を用いた半導体集積装置において、ソース電極と、ドレイン電極と、ゲートを制御するゲート電極と、チャネル直下に形成されたボディに接続されたボディ電極とを有する絶縁ゲート電界効果型トランジスタを含み、該絶縁ゲート電界効果型トランジスタの該ソース電極と該ゲート電極とに第１の極性の電源電圧が供給され、該ボディ電極に第２の極性の電源電圧が供給されてなる定電流回路を備え、該ドレイン電極からの電流を第２の極性の電源電圧が供給された負荷に供給することを特徴とする。
【０００９】
また、本発明の半導体集積装置は、前記絶縁ゲート電界効果型トランジスタが、デプレション状態でかつ飽和状態で動作することを特徴とする。
【００１０】
本発明の上記の構成によれば、ＭＯＳＦＥＴのボディにソース電極とは逆の極性の電源電圧が加わっているのでいわゆるバックゲート効果によりスレッショルド電圧（閾値電圧）が低下し、デプレション状態を作り出せる。そして、デプレションの状況下においてソース電極とゲート電極が接続されているので、飽和領域で動作することになり、負荷の変動にかかわらず定電流を流す定電流回路となる。また、デプレション状態であるので、ＭＯＳＦＥＴのソース、ドレイン間の電圧降下は原理的にはほぼ０の状態にまでになり、負荷側には電圧降下による動作範囲の制約や、電源電圧の動作範囲を該定電流源が障害を引き起こすことがない。
【００１１】
また、デプレションの状況を作りだすのに、接続方法のみで実現しているので、製造工程の追加やコストの増加はない。
従って、電圧降下が少なく、かつ、より低電圧で動作し、また製造工程の追加やコストの増加がない定電流回路が実現する。
【００１２】
【発明の実施の形態】
以下、実施例により本発明の詳細を示す。図１は本発明の第１の実施例を示す回路図である。図１において１１はＰ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴのソース電極は正極の電源である＋ＶＤＤに接続され該電圧がソース電極に供給されている。また、ゲート電極も正極の電源である＋ＶＤＤに接続され該電圧がゲート電極に供給されている。ドレイン電極は負荷１２に接続され、負荷１２の他端は負極の電源である−ＶＳＳに接続されている。すなわち負荷の一端にはドレイン電極からの電流が供給され、その他端は負極の電源電圧が供給されている。ボティー電極は負極の電源である−ＶＳＳに接続され、該電圧が供給されている。
【００１３】
さて、Ｐ型ＭＯＳＦＥＴ１１はＳＯＩ上に形成され、電位的に独立したボディが負極の電源である−ＶＳＳに接続されているのでソース電位の＋ＶＤＤとの間で大きな電位差がある。通常はＭＯＳＦＥＴのスレッショルド電圧の定義は基板（ボディに相当）が電源の＋ＶＤＤ、もしくはソース電極に接続した状態でなされる。それに対し、ボディ（基板）電位をソース電極以外の電位にした場合はボディがどの電位をとるかによってＭＯＳＦＥＴのスレッショルド電圧は影響を受ける。これはバックゲート効果とよばれている。このバックゲート効果によるスレッショルド電圧の変化分は以下のように近似的に表される。
【００１４】
ΔＶＴＨ＝｛（２εｓｉεｏ・ｑ・ＮＳＵＢ）１／２／Ｃｏ｝・｛（２Φｆ＋Ｖ）１／２−（２Φｆ）１／２｝
ここで、εｓｉ  はシリコンの比誘電率、εｏは真空の誘電率、ｑは電子の電荷量、  ＮＳＵＢはボディの不純物濃度、Ｃｏは単位面積当たりのゲート容量、Ｖは電源電圧、Φｆはボディの不純物濃度によってインストリックなシリコンとの間に生じるフェルミ電位である。
【００１５】
図１においてＰ型ＭＯＳＦＥＴ１１のソースとボディは電源電位の差があり、このとき前記式から見られるように、バックゲート効果によるスレッショルド電圧の変化分が大きく、かつスレッショルドを低下させる方向に働き、Ｐ型ＭＯＳＦＥＴ１１はデプレション領域で動作する。もしくはデプレション領域で動作するように通常のスレッショルド電圧（ソースとボディが同電位時）、電源電圧、各定数を設定することが出来る。ＭＯＳＦＥＴのスレッショルド電圧がデプレション、つまり負のスレッショルド電圧−ＶＴＤを持つとき、Ｐ型ＭＯＳＦＥＴ１１は常にＯＮ（オン）する。また飽和領域か否かの判定式はソース・ドレイン間の電位差ＶＤＳがソース・ゲート間の電位差ＶＧＳとスレッショルド電圧ＶＴＨの差より大きいか否かで判定される。図１におけるＰ型ＭＯＳＦＥＴ１１の接続の場合には
ＶＧＳ−ＶＴＨ  ＝０−（−ＶＴＤ）＝  ＶＴＤ  ≧０
よって
ＶＤＳ−ＶＴＤ  ≧０
の関係が満たされる場合は飽和領域動作となり、定電流特性を示す。
つまり
ＩＤＳ＝１／２・βＰ（ＶＴＤ）２
となり、電源電圧や負荷の変動によらない定電流回路となっていることが解る。
なお、ここで、ＩＤＳはＰ型ＭＯＳＦＥＴ１１のソース・ドレイン間に流れる電流であり、βＰはＰ型ＭＯＳＦＥＴ１１のコンダクタンス定数である。
【００１６】
以上、回路構成から説明したが、現実のデバイス上で構成が実現できることを以下のデバイスの構造で説明する。図１のＭＯＳＦＥＴ１１は埋め込み酸化膜を有するＳＯＩ基板の上に形成されている。この様子を図４で次に説明する。図４はＳＯＩ基板において、ＭＯＳＦＥＴを構成した断面図である。図４において、４５は二酸化珪素（ＳｉＯ２）を主成分とする埋め込み酸化膜層である。また、４１はＰ型拡散からなり、ソースとなる、４２はＰ型拡散からなり、ドレインとなる、４３はゲート電極である。また、図４では部分空乏層型のＳＯＩであって、４４はＮ型の薄い濃度の拡散層からなるボディである。また、４６は基板である。また、４７は二酸化珪素（ＳｉＯ２）を主成分とする選択的酸化膜層（ＬＯＣＯＳ）であって絶縁層である。ボディ４４はＭＯＳＦＥＴのチャネル直下に位置し、通常バルクのＭＯＳＦＥＴでは基板のウエルに相当するものである。しかし、ＳＯＩ基板においては埋め込み酸化膜４５の絶縁層が存在しているので、ボディ４４はそのままでは電位的に独立している。図５は図４のＭＯＳＦＥＴを上から見た平面図であって、図４において示したボディ４４の電位を取り出す場合の一例を示すものである。図５において、５１はＰ型拡散からなり、ソースとなる、５２はＰ型拡散からなり、ドレインとなる、５３はゲート電極である。ゲート電極５３はコンタクト穴５７により、配線層に接続される。また、５８はＮ型拡散である。該Ｎ型拡散５８は図４では表現できないので省略している。図５においては図４に示すボディ４４はゲート５３の下に存在するので見えない。しかし、ゲート５３のチャネル直下に存在し、Ｎ型拡散層５８に電気的につながり、コンタクト穴５９により、配線層に接続される。図４、図５においては煩雑さを避けるために配線層を表記していないが、更に金属配線層の工程を付加へることにより、図１の回路が構成される。
【００１７】
さて、図１の場合にはソースがＰ型拡散層で正極性の電源電位が加えられ、また、ボディがＮ型拡散層であって、負極性の電源電位が加えられている。したがって、ソースとボディの接触面においてはＰＮ接合のダイオードが寄生的に形成されていて、かつ順方向に電位が加わっている。したがって通常では導通してしまうことがあり得る。しかしながら、ＰＮ接合面にはＰＮの仕事関数差に対応する次の接触電位ＶＢが存在する。このダイオードの接触電位ＶＢは次のように表される。
【００１８】
ＶＢ＝  −（ｋＴ／ｑ）・Ｌｏｇｅ｛（ｎＮ・ｎＰ）／ｎｉ２｝
ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子１個の電荷量、ｎＮはＮ拡散の不純物濃度、ｎＰはＰ拡散の不純物濃度、ｎｉは単結晶シリコンにおける熱励起されて伝導帯に存在する電子密度、Ｌｏｇｅは自然対数である。
したがってプロセスの不純物拡散濃度によって接触電位は若干、異なるものの、通常の代表的な製造プロセスでは０．６Ｖから０．８Ｖ程度ある。近年微細化にともなって耐圧の低下とともに電源を低い電圧で使用することが多くなってきた。電源電圧が前述の接触電位より低い電圧で使用する場合には寄生のＰＮダイオードが順方向でも電流は流れない。本発明は近年の微細化され、電源電圧が充分、低い場合には有効な定電流回路となるのである。
【００１９】
さて、図２は第２の実施例の回路図である。図２おいては定電流源となるＭＯＳＦＥＴ２１をＮ型ＭＯＳＦＥＴにより構成したものである。図１のＰ型ＭＯＳＦＥＴからＮ型ＭＯＳＦＥＴに変えたことにより、電源の極性、および負荷への接続、ボディ電位の接続を逆に構成しているだけで、基本的動作は図１の実施例とほぼ同様である。定電流源を負極の電源側の方が都合のよい負荷には図２が使用される。
【００２０】
さて、図３は第３の実施例の回路図である。前述したように、図１の場合にはソースがＰ型拡散層で正極性の電源電位が加えられ、また、ボディがＮ型拡散層であって、負極性の電源電位が加えられる。この際の寄生のＰＮダイオードによる電流が問題となる仕様条件に適するように工夫したのが、図３である。
【００２１】
図３において、Ｐ型ＭＯＳＦＥＴ３１と負荷３２は図１のそれぞれＰ型ＭＯＳＦＥＴ１１と負荷１２に対応している。図３においての違いはＰ型ＭＯＳＦＥＴ３３を付加したことであり、Ｐ型ＭＯＳＦＥＴ３３のゲート電極とソース電極は接続され、Ｐ型ＭＯＳＦＥＴ１１のボディと負極の電源−ＶＳＳの間に挿入されている。このゲート・ソース間を接続したＰ型ＭＯＳＦＥＴ３３により、＋ＶＤＤから−ＶＳＳに電流が流れるのが阻止されるので、Ｐ型ＭＯＳＦＥＴのソースのＰ型拡散とボディのＮ型拡散間で順方向のＰＮダイオードがあっても電流が流れなくなる。したがって、図１の第１の実施例を示す回路では電源電圧が接触電位ＶＢよりも低いという条件がついていたが、図３の第３の実施例ではこの条件は解除された定電流回路となっている。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示す回路図である。
【図４】本発明の第１の実施例で使用するＭＯＳＦＥＴの断面図である。
【図５】本発明の第１の実施例で使用するＭＯＳＦＥＴの平面図である。
【図６】従来の定電流回路の第１の例を示す回路図である。
【図７】従来の定電流回路の第２の例を示す回路図である。
【符号の説明】
１１、３１、３３、６１、６３、７１  ・・・  Ｐ型ＭＯＳＦＥＴ
１２、２２、３２、６２  ・・・  負荷
２１  ・・・  Ｎ型ＭＯＳＦＥＴ
４１、５１  ・・・  ソースとなるＰ型拡散
４２、５２  ・・・  ドレインとなるＰ型拡散
４３、５３  ・・・  ゲート電極
４４  ・・・  ボディ
４５  ・・・  埋め込み酸化膜層
４６  ・・・  基板
４７  ・・・  選択的酸化膜層
５７、５９  ・・・  コンタクト穴
５８  ・・・  Ｎ型拡散
６４  ・・・  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004288978.tif 000008
【図７】
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