(57)【要約】【課題】フッ素イオンによりボロンイオンのチャネル領域への横方向拡散を抑制して短チャネル効果の発生を防止するｐチャネル型ＭＯＳトランジスタには、フッ素イオン注入時の欠陥による影響起因のるリーク電流を減らすプロセスが必要となっている。【解決手段】フッ素イオン注入領域形成用のフッ素イオン注入、ｐ型ＬＤＤ６形成用のイオン注入後で、かつ、ゲート電極３，２３のサイドウォールの形成前に９００℃以上の熱処理を行うことにより、フッ素イオン注入による結晶欠陥を回復することが出来，その結果ｐチャネル型ＭＯＳトランジスタのリークレベルを低くすることができ，かつリークのばらつきも小さくできる。【選択図】      図１
2004228528.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にＭＯＳトランジスタを形成する半導体装置の製造方法であって、前記ＭＯＳトランジスタを形成する工程は、ｐ型ＭＯＳトランジスタ形成予定領域上のゲート電極をマスクとして前記半導体基板中にフッ素を導入して埋込フッ素領域を形成する埋込フッ素領域形成工程と、ｐ型ＭＯＳトランジスタ形成予定領域上のゲート電極をマスクとして前記半導体基板中にｐ型不純物を導入してｐ型ソース／ドレイン電界緩和領域とするｐ型ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）形成工程と、前記半導体基板を９００℃以上で熱処理して前記半導体基板中の結晶欠陥を除去する第１熱処理工程と、前記ゲート電極横に側壁絶縁膜を形成するサイドウォール形成工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１熱処理工程と前記サイドウォール形成工程との間に、ｎ型ＭＯＳトランジスタ形成予定領域上のゲート電極をマスクとして前記半導体基板中にｎ型不純物を導入してｎ型ソース／ドレイン電界緩和領域とするｎ型ＬＤＤ形成工程と、前記半導体基板を熱処理して前記半導体基板中の不純物を活性化させ、かつ、結晶欠陥を除去する第２熱処理工程と、を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ＭＯＳトランジスタのゲート電極を形成した後で、かつ、前記第１熱処理工程の前に、ｎ型ＭＯＳトランジスタ形成予定領域上のゲート電極をマスクとして前記半導体基板中にｎ型不純物を導入してｎ型ソース／ドレイン電界緩和領域とするｎ型ＬＤＤ形成工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記埋込フッ素領域形成工程と前記ｐ型ＬＤＤ形成工程との間に、ｐ型ＭＯＳトランジスタ形成予定領域上のゲート電極をマスクとして前記半導体基板中にｎ型不純物を導入し、深さ方向において前記ｐ型ソース／ドレイン電界緩和領域と前記埋込フッ素領域との間にｎ型ポケット領域を形成する工程を有することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１熱処理工程は、９００℃で２０〜４０分行うことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１熱処理工程は、９５０〜１０５０℃の温度範囲の０秒のスパイクアニールであることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第１熱処理工程は、９５０〜１０５０℃の温度範囲にて０〜２０秒の間のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）であること特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はｐチャネル型ＭＯＳトランジスタを含む半導体装置の製造方法に関し、特にｐチャネル型ＭＯＳトランジスタの信頼性向上のためにｐチャネル型ＭＯＳトランジスタのソース／ドレイン領域下方にフッ素を導入する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳトランジスタを含む半導体装置は微細化に伴い、短チャネル効果等の問題を回避するために種々の対策が講じられている。そのような中で、ｐチャネル型ＭＯＳトランジスタに対してはホットキャリアによる経時変化を防止するために低濃度のソース／ドレイン（ＬＤＤ）領域形成前に予めその下方にフッ素を導入しておく技術がある。この技術は、例えば特許文献１に以下のように記載されている。
【０００３】
図７（ａ）に示すように、例えばｎ型半導体基板５１上にゲート酸化膜５２を介してゲート電極５３を形成した後に、該ゲート電極５３をマスクにして斜め上方（例えば４５度の角度）から例えばフッ素イオン（１９Ｆ  ＋）注入して、ゲート電極５３の下方に入り込む形でフッ素イオン注入領域５４を形成する。次に、図７（ｂ）に示すように、ゲート電極５３をマスクにして上方から例えば２フッ化ボロンイオンをフッ素イオン注入角より小さい傾角で注入して低濃度のＰ  −型ソース／ドレイン拡散層５６を形成する。その後、該ゲート電極５３の両側壁部にサイドウォール５７を形成し，続いてＮ  ２雰囲気中、９５０℃−０秒でスパイクアニールを行う。続いて、図７（ｃ）に示すように、ゲート電極５３及びサイドウォール５７をマスクにして例えば２フッ化ボロンイオンを注入した後に、Ｎ２雰囲気中、例えば１０１０℃―１０秒もしくは１０５０℃−０秒のスパイクアニールによる熱処理をして高濃度のｐ  ＋型ソース／ドレイン拡散層５８を形成する。
【０００４】
このように、先に注入したフッ素イオンがゲート酸化膜界面まで拡散することにより，ゲート酸化膜の高い信頼性が得られる。またフッ素イオンによりボロンイオンのチャネル領域への横方向拡散が抑制されて、短チャネル効果の発生が防止される。更に、フッ素イオンを注入しておくことにより、拡散によって形成されたソース／ドレイン拡散層の電気的活性度が向上し、電流駆動能力の向上がはかれる。
【０００５】
【特許文献１】
特開平０８−３３５５６０公報（段落番号００１３〜００１６、図４）
【０００６】
【発明が解決しようとする課題】
しかしながら、上記特許文献１ではソース／ドレイン拡散層のイオン注入よりも前に注入したフッ素イオンによる半導体基板の結晶欠陥が、高濃度のｐ  ＋型ソース／ドレイン拡散層形成時に１０５０℃の高温によるアニールを行った場合でも完全には除去されないことが発明者らにより確認された。
【０００７】
そこで、本発明の目的は、ＣＭＯＳ構成のトランジスタのうちｐチャネル型ＭＯＳトランジスタに対して行うフッ素イオン注入を信頼性の良い注入層とすることができる半導体装置の製造方法を提供するものである。
【０００８】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板にＭＯＳトランジスタを形成する半導体装置の製造方法であって、前記ＭＯＳトランジスタを形成する工程は、ｐ型ＭＯＳトランジスタ形成予定領域上のゲート電極をマスクとして前記半導体基板中にフッ素を導入して埋込フッ素領域を形成する埋込フッ素領域形成工程と、ｐ型ＭＯＳトランジスタ形成予定領域上のゲート電極をマスクとして前記半導体基板中にｐ型不純物を導入してｐ型ソース／ドレイン電界緩和領域とするｐ型ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）形成工程と、前記半導体基板を９００℃以上で熱処理して前記半導体基板中の結晶欠陥を除去する第１熱処理工程と、前記ゲート電極横に側壁絶縁膜を形成するサイドウォール形成工程とを有することを特徴とする。
【０００９】
上記本発明の半導体装置の製造方法において、前記第１熱処理工程と前記サイドウォール形成工程との間に、ｎ型ＭＯＳトランジスタ形成予定領域上のゲート電極をマスクとして前記半導体基板中にｎ型不純物を導入してｎ型ソース／ドレイン電界緩和領域とするｎ型ＬＤＤ形成工程と、前記半導体基板を熱処理して前記半導体基板中の不純物を活性化させ、かつ、結晶欠陥を除去する第２熱処理工程と、を有する。
【００１０】
上記本発明の半導体装置の製造方法において、前記ＭＯＳトランジスタのゲート電極を形成した後で、かつ、前記第１熱処理工程の前に、ｎ型ＭＯＳトランジスタ形成予定領域上のゲート電極をマスクとして前記半導体基板中にｎ型不純物を導入してｎ型ソース／ドレイン電界緩和領域とするｎ型ＬＤＤ形成工程を有する。
【００１１】
上記本発明の半導体装置の製造方法において、前記埋込フッ素領域形成工程と前記ｐ型ＬＤＤ形成工程との間に、ｐ型ＭＯＳトランジスタ形成予定領域上のゲート電極をマスクとして前記半導体基板中にｎ型不純物を導入し、深さ方向において前記ｐ型ソース／ドレイン電界緩和領域と前記埋込フッ素領域との間にｎ型ポケット領域を形成する工程を有する。
【００１２】
上記本発明の半導体装置の製造方法において、前記第１熱処理工程は、９００℃で２０〜４０分行う、或いは、９５０〜１０５０℃の温度範囲の０秒のスパイクアニールである、或いは、９５０〜１０５０℃の温度範囲にて０〜２０秒の間のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）である。
【００１３】
【発明の実施の形態】
次に、本発明の第１の実施形態を図面を参照して説明する。図１及び図２は本発明をｐＭＯＳトランジスタとｎＭＯＳトランジスタで構成されるＣＭＯＳ型半導体装置に適用した実施形態を製造工程順に示す断面図である。以下、製造工程に従って説明する。
【００１４】
先ず、図１（ａ）に示すように、例えばシリコン基板１（ｐチャネル型ＭＯＳトランジスタ形成領域）及び２１（ｎチャネル型ＭＯＳトランジスタ形成領域）全面におよそ５ｎｍの膜厚のゲート酸化膜２を熱酸化により形成し、更にその上におよそ１５０ｎｍの膜厚のポリシリコン層を積層する。この後、ｐチャネル型ＭＯＳトランジスタ形成領域及びｎチャネル型ＭＯＳトランジスタ形成領域上に図示しないレジスト膜を形成し、レジスト膜を介してポリシリコン層を選択的にエッチングしてｐチャネルゲート電極３及びｎチャネルゲート電極２３を形成する。
【００１５】
次に、ｎチャネル型ＭＯＳトランジスタ形成領域をレジストで覆い（図示省略）、ｐチャネルゲート電極３をマスクにして例えばフッ素イオン（１９Ｆ  ＋）を加速電圧１５ＫｅＶでおよそ１Ｅ１５／ｃｍ  ２注入して、フッ素イオン注入領域４を形成する。このフッ素イオンは、後工程でのソース・ドレイン拡散層形成用に注入するボロンイオン（１１Ｂ  ＋）のチャネル領域への横方向拡散を抑制する働きをする。
【００１６】
次に、図１（ｂ）のように、ｐチャネルゲート電極３をマスクにして砒素（Ａｓ）を注入して、フッ素イオン注入領域４よりも浅くｎ型ポケット領域５を形成する。この後、ボロンイオンをイオン注入して低い不純物濃度のｐ型低不純物濃度ソース・ドレイン拡散層（ｐ型ＬＤＤ）６を形成する。
【００１７】
次にレジストを除去した後、図１（ｃ）のように、フッ素イオン注入領域４、ｎ型ポケット領域５、ｐ型ＬＤＤ６を形成する際にイオン注入により半導体基板内に発生した結晶欠陥を除去するために、例えば９５０℃で０秒のスパイクアニールによる熱処理を行う。
【００１８】
次に、図２（ａ）に示すように、ｐチャネル型ＭＯＳトランジスタ形成領域をレジストで覆い（図示省略）、ｎチャネルゲート電極２３をマスクにしてリンを注入してｎ型低不純物濃度ソース・ドレイン拡散層（ｎ型ＬＤＤ）２６を形成する。
【００１９】
次にレジストを除去した後、図２（ｂ）に示すように、ｎ型ＬＤＤ２６を形成する際にイオン注入不純物の活性化を行い，かつ，半導体基板内に発生した結晶欠陥を除去するために、９５０℃で０秒のスパイクアニールを行う。
【００２０】
次に、図２（ｃ）に示すように、基板全面におよそ１００ｎｍの膜厚のシリコン酸化膜（ＳｉＯ  ２）を形成した後に、シリコン酸化膜をＲＩＥ法によりエッチングして、シリコン酸化膜をゲート電極３、２３の両側壁部にのみ残す。これが絶縁膜としてのサイドウォール７で、エッチングガスとして例えばＣＦ  ４／ＣＨＦ  ３系ガスを用い、該ガスの流量は１２０／１２０ｓｃｃｍ、圧力は１．５Ｔｏｒｒ、ＲＦパワーは１２０Ｗ程度とする。
【００２１】
続いて、図３に示すように、ｐチャネルゲート電極３及びサイドウォール７をマスクにして例えばボロンイオンを加速電圧５ＫｅＶでおよそ１Ｅ１５／ｃｍ  ２注入する。この後、Ｎ  ２雰囲気中、１０５０℃で０秒のスパイクアニールをしてｐチャネル型ＭＯＳトランジスタのｐ  ＋型ソース／ドレイン拡散層８を形成する。ｐ  ＋型ソース／ドレイン拡散層８を形成する前と１０５０℃のアニールをする間に、ｎ  ＋型ソース／ドレイン拡散層２８を形成するが説明は省略する。
【００２２】
上述したｐ型ＬＤＤ６形成の際のイオン注入による半導体基板中の結晶欠陥を除去する熱処理は、９００℃以上で、例えば、９００℃―２０分〜４０分のアニール，また９５０℃、１０００℃、１０５０℃の０秒（スパイクアニール）から１０秒の間の時間で熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）であれば良く、９５０℃で０秒のスパイクアニールに限定されない。この熱処理によりｐチャネル型ＭＯＳトランジスタのリークレベルは低くなり，リークのばらつきも小さくなる。９００℃でも６０分を超えるとｐ型ＬＤＤ層の拡散によりソース−ドレイン間耐圧が低くなってしまう。
【００２３】
ｐ型ＬＤＤ６形成の際のイオン注入による半導体基板中の結晶欠陥を除去する熱処理の最適化を行うために、ｐ型ＬＤＤ６形成後の熱履歴を極力減らすという目的と併せて、種々の条件で熱処理を行った試料を作製した。
【００２４】
図４は熱処理条件（ｐ  ＋型ソース／ドレイン拡散層８形成用の１０５０℃−０秒のスパイクアニールによる熱処理は全ての試料に対して行われたもの）によるｐチャネル型ＭＯＳトランジスタのリークレベルを試料毎に全点測定した結果を示すグラフである。測定時には、ゲート及びドレインに逆バイアスを印加し、ソースは接地した。横軸がリーク電流の対数表示、縦軸は試料の測定点の測定累積数を示し、リーク電流の低い順に累積カウントしたものである。基準試料としてこの工程で熱処理を行わないものを用意した。
【００２５】
図４のグラフからわかるように、９００℃、２０分の熱処理を行った試料及び、１０００℃、１０５０℃のスパイクアニール、１０１０℃、１０秒のＲＴＡによる試料もリークレベルとしては許容範囲に収まっており，ばらつきも小さくなっている。これに比べて、熱処理を行わない試料（ｐ  ＋型ソース／ドレイン拡散層８形成用の１０５０℃−０秒のスパイクアニールによる熱処理はあり）は試料内でのリーク電流ばらつきが３桁程度と大きく、しかも、許容リーク値も高くなる点がある。
【００２６】
従って、本実施形態のように、フッ素イオン注入領域４形成用のフッ素イオン注入、ｐ型ＬＤＤ６形成用のイオン注入後で、かつ、サイドウォール７の形成前に９００℃以上の熱処理を行うことにより、ｐチャネル型ＭＯＳトランジスタのリークレベルを低くすることができ，かつ，ばらつきを小さくすることが出来る。
【００２７】
次に、本発明の第２の実施形態を図面を参照して説明する。本実施形態は図１（ｂ）の工程までは第１の実施形態と同じである。
【００２８】
第１の実施形態では図１（ｂ）の工程でｐ型ＬＤＤ６を形成した後に、図１（ｃ）の工程でｐ型ＬＤＤ６を形成した際のイオン注入により半導体基板内に発生した結晶欠陥を除去する熱処理を行ったが、この実施形態では行わない。この後、図５（ａ）のように、ｐチャネル型ＭＯＳトランジスタ形成領域をレジストで覆い（図示省略）、ｎチャネルゲート電極２３をマスクにしてリンを注入してｎ型低不純物濃度ソース・ドレイン拡散層（ｎ型ＬＤＤ）２６を形成する。
【００２９】
次にレジストを除去した後、図５（ｂ）のように、フッ素イオン注入領域４、ｎ型ポケット領域５、ｐ型ＬＤＤ６、ｎ型ＬＤＤ２６を形成する際にイオン注入により半導体基板内に発生した結晶欠陥を除去するために、例えば９５０℃−０秒のスパイクアニールによる熱処理を行う。
【００３０】
次に、図５（ｃ）に示すように、基板全面におよそ１００ｎｍの膜厚のシリコン酸化膜（ＳｉＯ  ２）を形成した後に、シリコン酸化膜をＲＩＥ法によりエッチングして、ゲート電極３、２３の両側壁部にのみ残してサイドウォール７を形成する。後は第１の実施形態と同じである。
【００３１】
本実施形態においても、上述したフッ素イオン注入領域４、ｎ型ポケット領域５、ｐ型ＬＤＤ６、ｎ型ＬＤＤ２６形成の際のイオン注入による半導体基板中の結晶欠陥を除去する熱処理は、上記熱処理条件に代えて、９００℃以上で、例えば、９００℃―２０分〜４０分のアニール，また９５０℃、１０００℃、１０５０℃の０秒（スパイクアニール）から１０秒の間の時間で熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を行えば、ｐチャネル型ＭＯＳトランジスタのリークレベルは低くなり，かつ，ばらつきも小さくなる．９５０℃でスパイクアニールを行った試料のリーク電流を試料内で全点測定した結果を図６に示す。リークレベルとしては低いレベルで安定しており，リークばらつきも小さいことがわかる。
【００３２】
また、第２の実施形態では、第１の実施形態で行ったｎ型ＬＤＤ２６形成後の９５０℃で０秒のスパイクアニールを省略でき、ｐ型ＬＤＤ６及びｎ型ＬＤＤ２６の拡散を抑え、工程数を少なくすることができる。
【００３３】
【発明の効果】
以上説明したように本発明は、フッ素イオン注入領域形成用のフッ素イオン注入、ｐ型ＬＤＤ形成用のイオン注入後で、かつ、ゲート電極のサイドウォールの形成前に９００℃以上の熱処理を行うことにより、フッ素イオン注入による結晶欠陥を許容レベル以下に少なくすることができ、ｐチャネル型ＭＯＳトランジスタのリークレベルを低くすることができ，かつ，ばらつきを小さくすることが出来る。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の製造方法を製造工程順に示す断面図である。
【図２】図１に続く製造工程を示す断面図である。
【図３】図２に続く製造工程を示す断面図である。
【図４】本発明の半導体装置の第１の製造方法により作製した試料のｐチャネル型ＭＯＳトランジスタのリーク電流の分布を示すグラフである。
【図５】本発明の半導体装置の第２の製造方法を製造工程順に示す断面図である。
【図６】本発明の半導体装置の第２の製造方法により作製した試料のｐチャネル型ＭＯＳトランジスタのリーク電流の分布を示すグラフである。
【図７】従来のｐチャネル型ＭＯＳトランジスタの製造方法を製造工程順に示す断面図である。
【符号の説明】
１、２１、５１    シリコン基板
２、５２    ゲート酸化膜
３、５３    ｐチャネルゲート電極
４、５４    フッ素イオン注入領域
５    ｎ型ポケット領域
６、５６    ｐ型低不純物濃度ソース／ドレイン拡散層（ｐ型ＬＤＤ）
７、５７    サイドウォール絶縁膜
８、５８    ｐ  ＋型ソース／ドレイン拡散層
２３    ｎチャネルゲート電極
２６    ｎ型低不純物濃度ソース／ドレイン拡散層（ｎ型ＬＤＤ）
２８    ｎ  ＋型ソース／ドレイン拡散層
【図１】
2004228528.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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