(57)【要約】【課題】半導体装置の電源供給の安定性を向上させる。【解決手段】最上の配線層はアルミニウムからなる配線層で構成され、その直下の配線層は銅からなる配線層で構成される半導体装置において、最上の配線層のシート抵抗がその直下の配線層のそれよりも小さくなるように最上の配線層の厚さをその直下の配線層のそれよりも厚くする。そして、最上の配線層に複数の周回電源配線ＶＲとパッドＰＤとを設け、その複数の周回電源配線ＶＲの各々とパッドＰＤとを最上の配線層の電源配線ＶＬＢ１を通じて直接電気的に接続した。これにより、パッドＰＤから各周回電源配線ＶＲまでの電圧降下を低減できるので、パッドＰＤから各周回電源配線ＶＲまでの電源供給の安定性を向上させることが可能なようになっている。【選択図】　　図４
2004111796.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップの主面に配置された第１回路領域と、前記半導体チップの主面上に形成された複数の配線層とを備え、
前記複数の配線層は、銅を主体とする材料からなる複数の第１配線が形成された第１配線層と、前記複数の配線層のうちの最上の配線層であって、アルミニウムを主体とする材料からなる複数の第２配線が形成された第２配線層とを有しており、
前記第２配線層の第２配線は、その直下に配置された前記第１配線層の第１配線よりも厚く形成されており、
前記第２配線層の第２配線は、複数の外部端子と、前記第１回路領域の外周に沿うように配置された複数の第１電源配線と、前記複数の外部端子の各々を前記複数の第１電源配線の各々に直接接続させるように設けられた第２電源配線と有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第２配線のシート抵抗は、前記第１配線のシート抵抗よりも低いことを特徴とする半導体装置。
【請求項３】
半導体チップの主面に配置された第１回路領域と、前記半導体チップの主面上に形成された複数の配線層とを備え、
前記複数の配線層は、銅を主体とする材料からなる複数の第１配線が形成された第１配線層と、前記複数の配線層のうちの最上の配線層であって、アルミニウムを主体とする材料からなる複数の第２配線が形成された第２配線層とを有しており、
前記第２配線層の第２配線のシート抵抗は、その直下に配置された前記第１配線層の第１配線のシート抵抗よりも低くされており、
前記第２配線層の第２配線は、複数の外部端子と、前記第１回路領域の外周に沿うように配置された複数の第１電源配線と、前記複数の外部端子の各々を前記複数の第１電源配線の各々に直接接続させるように設けられた第２電源配線と有することを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、前記第２配線の厚さは、前記第１配線よりも厚いことを特徴とする半導体装置。
【請求項５】
半導体チップの主面に配置された第１回路領域と、前記半導体チップの主面上に形成された複数の配線層とを備え、
前記複数の配線層は、銅を主体とする材料からなる複数の第１配線が形成された第１配線層と、前記複数の配線層のうちの最上の配線層であって、アルミニウムを主体とする材料からなる複数の第２配線が形成された第２配線層とを有しており、
前記第２配線層の第２配線は、その直下に配置された前記第１配線層の第１配線よりも厚く形成されており、
前記第２配線層の第２配線は、複数の外部端子と、前記第１回路領域の外周に沿うように配置された複数の第１電源配線と、前記複数の外部端子の各々を前記複数の第１電源配線の各々に直接接続させるように設けられた第２電源配線と、前記第１回路領域上に配置され、前記複数の第１電源配線のうちの最内周の第１電源配線と直接接続された複数の第３電源配線とを有することを特徴とする半導体装置。
【請求項６】
半導体チップの主面に配置された第１回路領域と、前記半導体チップの主面上に形成された複数の配線層とを備え、
前記複数の配線層は、銅を主体とする材料からなる複数の第１配線が形成された第１配線層と、前記複数の配線層のうちの最上の配線層であって、アルミニウムを主体とする材料からなる複数の第２配線が形成された第２配線層とを有しており、
前記第２配線層の第２配線のシート抵抗は、その直下に配置された前記第１配線層の第１配線のシート抵抗よりも低くされており、
前記第２配線層の第２配線は、複数の外部端子と、前記第１回路領域の外周に沿うように配置された複数の第１電源配線と、前記複数の外部端子の各々を前記複数の第１電源配線の各々に直接接続させるように設けられた第２電源配線と、前記第１回路領域上に配置され、前記複数の第１電源配線のうちの最内周の第１電源配線と直接接続された複数の第３電源配線とを有することを特徴とする半導体装置。
【請求項７】
請求項５または６記載の半導体装置において、前記複数の第３電源配線は第１方向に沿って延在されており、前記複数の外部端子のうち、前記第３電源配線に電源電圧を供給するための電源用の外部端子は、前記第１方向の両端側に偏って配置されていることを特徴とする半導体装置。
【請求項８】
請求項５、６または７記載の半導体装置において、前記第３電源配線は、前記第１配線を介して前記複数の第１電源配線のうち、前記第３電源配線と同電位の電源電圧を供給する第１電源配線と電気的に接続されていることを特徴とする半導体装置。
【請求項９】
請求項５、６、７または８記載の半導体装置において、前記第２配線は、前記第３電源配線に沿うように前記第１回路領域上に配置された複数の第４電源配線を有しており、前記複数の第４電源配線は、前記第１配線を介して、前記複数の第１電源配線のうち、前記最内周の第１電源配線以外の第１電源配線であって、前記第４電源配線と同電位の電源電圧を供給する第１電源配線と電気的に接続されていることを特徴とする半導体装置。
【請求項１０】
半導体チップの主面に配置された第１回路領域と、前記半導体チップの主面上に形成された複数の配線層とを備え、
前記複数の配線層は、複数の第１配線が形成された第１配線層と、前記複数の配線層のうちの最上の配線層であって、前記第１配線層よりもシート抵抗の低い複数の第２配線が形成された第２配線層とを有しており、
前記第２配線層の第２配線は、複数の外部端子と、前記第１回路領域の外周に沿うように配置された複数の第１電源配線と、前記複数の外部端子の各々を前記複数の第１電源配線の各々に直接接続させるように設けられた第２電源配線と有することを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体装置において、前記外部端子と第１電源配線とを接続する第２電源配線の配置により切断された第１電源配線を前記第１配線を介して電気的に接続したことを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体装置において、前記複数の第１電源配線の各々に前記第２電源配線を通じて直接接続される前記複数の外部端子を互いに隣接させて配置したことを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置において、前記複数の第１電源配線は、電位の異なる複数種類の電源系統の電源配線を有することを特徴とする半導体装置。
【請求項１４】
半導体チップに形成された複数の配線層のうち、アルミニウムを主体とする材料からなる第１配線を有する最上の配線層のシート抵抗が、その直下の銅を主体とする材料からなる第２配線を有する配線層のシート抵抗よりも低いことを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、前記第２配線の厚さは、前記第１配線よりも厚いことを特徴とする半導体装置。
【請求項１６】
請求項１〜１５のいずれか１項に記載の半導体装置において、前記第２配線の厚さは、前記第１配線の厚さの２倍以上であることを特徴とする半導体装置。
【請求項１７】
請求項１〜１６のいずれか１項に記載の半導体装置において、前記第２配線のシート抵抗は、前記第１配線のシート抵抗の１／３またはそれ以下であることを特徴とする半導体装置。
【請求項１８】
請求項１〜１７のいずれか１項に記載の半導体装置において、前記最上の配線層には外部端子および電源配線のみが配置されていることを特徴とする半導体装置。
【請求項１９】
半導体チップに設けられた複数の配線層のうち、配線のシート抵抗が最も低い配線層に複数の外部端子と、前記半導体チップの第１回路領域の外周に沿うように配置される複数の電源配線とを配置し、前記複数の外部端子の各々と、前記複数の電源配線の各々とを前記配線のシート抵抗が最も低い配線層の配線で直接接続したことを特徴とする半導体装置。
【請求項２０】
請求項１９記載の半導体装置において、前記配線のシート抵抗が最も低い配線層は、アルミニウムを主体とする材料からなる配線を有しており、前記複数の配線層のうち、前記配線のシート抵抗が最も低い配線層以外の配線層の少なくとも１つの配線層は、銅を主体とする材料からなる配線を有していることを特徴とする半導体装置。
【請求項２１】
請求項１９または２０記載の半導体装置において、前記配線のシート抵抗が最も低い配線層には、前記外部端子および電源配線のみが配置されていることを特徴とする半導体装置。
【請求項２２】
請求項１９、２０または２１記載の半導体装置において、前記配線のシート抵抗が最も低い配線層の配線の膜厚が、他の配線層の配線よりも厚いことを特徴とする半導体装置。
【請求項２３】
半導体チップの複数の配線層のうち、最上の配線層のシート抵抗を最も低くし、その最上の配線層に外部端子および電源配線のみを設けたことを特徴とする半導体装置。
【請求項２４】
請求項２３記載の半導体装置において、前記最上の配線層の配線はアルミニウムを主体とする材料からなり、前記最上の配線層の下層の配線層の少なくとも１つの配線層の配線は銅を主体とする材料からなることを特徴とする半導体装置。
【請求項２５】
請求項２３または２４記載の半導体装置において、前記最上の配線層の外部端子と電源配線とを、最上の配線層の配線により直接接続したことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置技術に関し、特に、半導体装置の電源配線技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
例えば論理回路を有する半導体装置では、半導体チップの中央に内部回路を配置し、その外周を取り囲むように複数の入出力回路セルを配置し、さらに、その入出力回路セル毎に外部端子を配置するのが基本的な構成とされている。この構成では、上記内部回路の外周に沿って延在するような平面環状の複数の電源配線（以下、周回電源配線という）を複数の上記外部端子と上記内部回路との間を通過するように配置し、この複数の周回電源配線を通じて上記複数の入出力回路セルや上記内部回路に電源電圧を供給している。各周回電源配線への電源供給は電源用の外部端子から行われている。
【０００３】
本発明者が検討した技術では、上記外部端子と周回電源配線とが同一の配線層に形成されているので、上記電源用の外部端子を、最外周の周回電源配線よりも内周の所望の周回電源配線と接続する場合、その電源用の外部端子と所望の周回電源配線との間に少なくとも最外周の周回電源配線が存在するので、上記電源用の外部端子と所望の周回電源配線とを直接的（一体的）に接続することができず、その電源用の外部端子をスルーホールを通じて別の配線層に迂回させて所望の周回電源配線と接続するようにしている。
【０００４】
なお、電源配線技術については、例えば特開２０００−３１１９６４号公報に開示があり、電源パッド１２と、上記周回電源配線に相当する電源用の配線層とを別の配線層に形成し、コンタクトを介して電気的に接続する構成が開示されている。
【０００５】
【発明が解決しようとする課題】
ところが、上記電源用の外部端子を所望の周回電源配線とスルーホールを通じて別の配線層に迂回させて所望の周回電源配線と接続する技術においては、以下のような新規な課題があることを本発明者が初めて見出した。
【０００６】
すなわち、電源用の外部端子を、シート抵抗の異なる他の配線層の配線（迂回配線）を経由して所望の周回電源配線に接続することになるので、その電源用の外部端子から所望の周回電源配線までの間で生じる電圧降下が極端に大きくなる結果、入出力回路セルや内部回路への電源供給が不安定になる場合がある、という問題がある。このような問題は、半導体装置の機能の向上や電源電圧の低下によって顕著になる。これは、半導体装置の機能向上に伴い電流量が増大する結果、半導体装置内での電流の変動や電圧降下が大きくなるからである。また、半導体装置の電源電圧は、消費電力の低減や素子の信頼性確保等の観点から低くなる傾向にあるが、電源電圧の低下により、許容される電源電圧の変動量も厳しくなるからである。また、本発明者の検討によれば、上記問題は、配線構造の変化、特に銅（Ｃｕ）を主体とする配線とアルミニウム（Ａｌ）を主体とする配線とを有する半導体装置において特に顕著になることを初めて見出した。近年は、ダマシン配線技術の採用により銅を主体とする低抵抗な微細配線構造が採用されつつある。しかし、ボンディングワイヤと銅を用いた外部端子との接続技術は未だ開発段階である一方、ボンディングワイヤとアルミニウムを用いた外部端子との接続技術は既に成熟しており銅を用いた場合よりも安価にできるため、銅配線構造でも最上の配線層は外部端子のためにアルミニウムを主体とする配線を持つことが多い。この場合に、最上の配線層のアルミニウムを主体とする配線とその直下の銅を主体とする配線とでシート抵抗に違いが生じることに起因して、上記電源用の外部端子と周回電源配線との間の迂回配線での電圧降下が極端に増大し電源供給が不安定になる問題が顕著になる。
【０００７】
一方、相対的に高抵抗な迂回配線の線幅を広くして低抵抗化する対策も考えられるが、ただ単純に配線幅を広くするだけの対策をとると入出力回路セルの配置領域を圧迫する、という新たな問題が生じる。
【０００８】
本発明の目的は、半導体装置の電源供給の安定性を向上させることのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
すなわち、本発明は、複数の外部端子と、第１回路領域の外周に沿うように配置された複数の第１電源配線とを同一の配線層で直接接続するものである。
【００１２】
また、本発明は、最上の配線層のアルミニウムを主体とする材料からなる配線のシート抵抗が、その直下の配線層の銅を主体とする材料からなる配線のシート抵抗よりも低いものである。
【００１３】
【発明の実施の形態】
本実施の形態を詳細に説明する前に、本実施の形態における用語の意味を説明すると次の通りである。
【００１４】
１．配線のシート抵抗とは、単位ｓｑｕａｒｅ当たりの配線の抵抗値、すなわち、単位配線幅で単位配線長だけの配線の抵抗値を言う。シート抵抗をＲｓ、配線長をＬ、配線幅をＷ、厚さをｄとすると、配線の抵抗値Ｒは、Ｒ＝Ｒｓ（Ｌ／Ｗ）＝ρ（Ｌ／Ｗ）［Ω］で表すことができる。ρは、抵抗率［Ω・ｃｍ］であり、Ｒ＝Ｒｓ（Ｌ／Ｗ）＝ρ／ｄ（Ｌ／Ｗ）となる。シート抵抗は厚さにより変わる。単位は、［Ω／ｓｑｕａｒｅ］とされる。
【００１５】
２．本実施の形態において、例えば銅からなる、または銅を主配線材料とするあるいは銅を主体とする材料と表現した場合、主成分として銅が用いられていることを意図する。すなわち、一般に高純度な銅であっても、不純物が含まれることは当然であり、添加物や不純物も銅からなる部材に含まれることを排除するものではない。また、上記の表現には、銅からなる部材の表面に他の材料からなる金属膜が形成された積層構造も含むものである。これは銅に限らず、その他の金属、例えばアルミニウム、窒化チタン等でも同様である。
【００１６】
３．シリコンナイトライド、窒化ケイ素または窒化シリコン膜というときは、Ｓｉ３Ｎ４のみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。
【００１７】
４．埋込配線または埋込メタル配線とは、一般にシングルダマシン（ｓｉｎｇｌｅ　ｄａｍａｓｃｅｎｅ）やデュアルダマシン（ｄｕａｌ　ｄａｍａｓｃｅｎｅ）等のように、絶縁膜に形成された溝や孔などのような配線開口部の内部に導電膜を埋め込んだ後、絶縁膜上の不要な導電膜を除去する配線形成技術によってパターニングされた配線をいう。また、一般に、シングルダマシンとは、プラグメタルと、配線用メタルとの２段階に分けて埋め込む、埋込配線プロセスを言う。同様にデュアルダマシンとは、一般にプラグメタルと、配線用メタルとを一度に埋め込む、埋込配線プロセスを言う。一般に、銅埋込配線を多層構成で使用されることが多い。
【００１８】
５．導電性バリア膜とは、一般に銅が層間絶縁膜内や下層へ拡散するのを防止するために、埋込配線の側面または底面に比較的薄く形成される拡散バリア性を有する導電膜であり、一般に、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）等のような高融点金属またはその窒化物等が使用される。
【００１９】
６．低誘電率な絶縁膜（Ｌｏｗ−Ｋ絶縁膜）とは、酸化シリコン膜（例えばＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）酸化膜）の誘電率よりも低い誘電率を有する絶縁膜を例示できる。一般的には、ＴＥＯＳ酸化膜の比誘電率ε＝４．１〜４．２程度以下を低誘電率な絶縁膜と言う。
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。以下、本発明の実施の形態を図面に基づき説明する。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００２１】
（実施の形態１）
本実施の形態では、例えば銅（Ｃｕ）配線構造を有する半導体装置について説明する。銅配線構造は、多層配線構造中に銅を主配線材料とする配線層（以下、銅配線層という）を有する配線構造である。銅配線構造であっても、最上の配線層には、アルミニウム（Ａｌ）を主配線材料とする配線層（以下、アルミニウム配線層という）が配置されている。これは、前記したように、ボンディングワイヤ（以下、ワイヤという）と銅を用いたボンディングパッド（外部端子、以下、パッドという）との接続技術は未だ開発段階である一方、ワイヤとアルミニウムを用いたパッドとの接続技術は既に成熟しており銅の場合よりも安価にできる等のような理由からである。本実施の形態では、この最上のアルミニウム配線層の膜厚を、低抵抗化を目的として直下の銅配線層の膜厚よりも厚くしており、そのシート抵抗は、例えば他の銅配線層の約１／３程度とされている。この場合、最上のアルミニウム配線層は、厚すぎて線幅の細い信号配線をパターニングできないこと等から、最上のアルミニウム配線層を主として電源配線として利用することが好ましいと思料される。すなわち、最上の配線層にアルミニウム配線層を配置し、その他の配線層に銅配線層を配置し、かつ、電源配線としての利用価値を高めるため上記アルミニウム配線層の膜厚が上記銅配線層に比べて極端に厚い、という縦構造は、現段階のプロセスの１つの有力な解であると思料できる。さらに、本発明者は、電源設計向きの低抵抗な最上のアルミニウム配線層の利用法について、様々な観点から検討を行った。図１は、パッドＰＤおよび周回電源配線（第２配線、第１電源配線）ＶＲの接続状態を示す半導体チップ１Ｃの一例の要部平面図、図２および図３は、それぞれ図１のＸ１−Ｘ１線およびＹ１−Ｙ１線の配線層の要部断面図を示している。図１の符号Ａは内部回路領域（第１回路領域）、符号Ｂは周辺回路領域（第２回路領域）を示している。また、図２および図３の符号２ａ，２ｂは層間絶縁膜、符号の３は表面保護膜を示している。パッドＰＤおよび周回電源配線ＶＲは、例えばアルミニウムを主体とする材料からなり、最上の配線層に配置されている。このパッドＰＤおよび周回電源配線ＶＲの下層には、絶縁膜２ｂを介して、電源配線（第１配線）ＶＬＡ１が周回電源配線ＶＲの延在方向に対して交差（ここでは直交）するように延在された状態で配置されている。電源配線ＶＬＡ１は、例えば銅を主体とする材料からなり、例えばシングルダマシン法やデュアルダマシン法（以下、ダマシン法という）によって形成されている。パッドＰＤおよび周回電源配線ＶＲは、その厚さが下層の電源配線ＶＬＡ１の厚さに比べて極端に厚くされており、パッドＰＤおよび周回電源配線ＶＲのシート抵抗は、電源配線ＶＬＡ１のそれよりも低くなるようにされている。この電源配線の接続方式によれば、電源電圧供給用のパッドＰＤをスルーホールＴＨａ内の導体部を介して下層の電源配線ＶＬＡ１に接続し、さらにスルーホールＴＨｂ内の導体部を介して再び最上層の所望の周回電源配線ＶＲに接続している。しかし、この場合、最上のアルミニウムを主配線材料とするパッドＰＤおよび周回電源配線ＶＲと、その直下の銅を主配線材料とする電源配線ＶＬＡ１とでシート抵抗に違いがあることに起因して、パッドＰＤと周回電源配線ＶＲとの間の迂回配線（スルーホールＴＨａ，ＴＨｂおよび電源配線ＶＬＡ１を含む配線）での電圧降下が極端に増大し各回路への電源供給が不安定になることを本発明者が初めて見出した。
【００２２】
そこで、本実施の形態では、最上の低抵抗なアルミニウム配線層は、パッドおよび電源配線（周回電源配線のみ、または周回電源配線とそれ以外の電源配線を含む電源配線）の専用の配線層として使用し、さらに、そのパッドと電源配線とを一体的に形成して直接接続するようにした。これにより、電源用のパッドから電源配線までの電圧降下を低減できるので、パッドから電源配線、すなわち、各回路への電源供給の安定性を向上させることができる。このため、半導体装置の回路動作の安定性を向上させることが可能となる。したがって、半導体装置の機能を益々向上させることが可能となる。また、相対的に高抵抗な迂回配線の線幅を広くする必要もないので、周辺回路領域の配線配置領域を圧迫することもなく、信号配線の配置の容易性や配置密度を向上させることが可能となる。さらに、パッドＰＤが厚いので、ボンディング強度を向上させることができる。また、パッドＰＤ下のクラック等を低減または防止できる。このため、半導体装置の歩留まりおよび信頼性を向上させることが可能となる。図４は、本実施の形態のパッドＰＤ（ＰＤ１ａ，ＰＤ１ｂ，ＰＤ２ａ，ＰＤ２ｂ）および周回電源配線ＶＲ（ＶＲ１ａ，ＶＲ１ｂ，ＶＲ２ａ，ＶＲ２ｂ）の接続状態を示す半導体チップ１Ｃの一例の要部平面図、図５および図６は、それぞれ図４のＸ２−Ｘ２線およびＹ２−Ｙ２線の配線層の要部断面図を示している。図４の符号Ｖは電源領域、符号Ｓは信号領域を示している。最上の配線層の周辺回路領域Ｂには、パッドＰＤ、周回電源配線ＶＲおよび電源配線（第２配線、第２電源配線）ＶＬＢ１が配置されている。パッドＰＤ、周回電源配線ＶＲおよび電源配線ＶＬＢ１は、例えばアルミニウムを主体とする材料からなる。平面略四角形状のパッドＰＤは、半導体チップ１Ｃの外周近傍に配置されている。表面保護膜３には、パッドＰＤの一部が露出されるような開口部が形成されており、その開口部を通じてパッドＰＤにワイヤＷＲが電気的に接続される。ワイヤＷＲは、例えば金（Ａｕ）またはアルミニウムからなる。平面帯状の周回電源配線ＶＲは、内部回路領域Ａの外周に沿って環状に配置されている。この周回電源配線ＶＲから周辺回路や内部回路への電源電圧が供給されるようになっている。ここでは１つの半導体チップ１Ｃ内の集積回路に異なる電源電圧を供給することが可能な場合が例示されている。すなわち、パッドＰＤ１ａ，ＰＤ１ｂおよび周回電源配線ＶＲ１ａ，ＶＲ１ｂは、例えば３．３Ｖ程度の電源電圧を供給するための配線である。このうち、パッドＰＤ１ａおよび周回電源配線ＶＲ１ａは、高電位（ＶＤＤ１：例えば３．３Ｖ）側の電源電圧を供給するための配線であり、パッドＰＤ１ｂおよび周回電源配線ＶＲ１ｂは、基準電位（ＶＳＳ１：例えば接地電位で０Ｖ）側の電源電圧を供給するための配線である。また、パッドＰＤ２ａ，ＰＤ２ｂおよび周回電源配線ＶＲ２ａ，ＶＲ２ｂは、上記パッドＰＤ１ａ，ＰＤ１ｂおよび周回電源配線ＶＲ１ａ，ＶＲ１ｂよりも相対的に低い、例えば１．２Ｖ程度の電源電圧を供給するための配線である。このうち、パッドＰＤ２ａおよび周回電源配線ＶＲ２ａは、高電位（ＶＤＤ２：例えば１．２Ｖ）側の電源電圧を供給するための配線であり、パッドＰＤ２ｂおよび周回電源配線ＶＲ２ｂは、基準電位（ＶＳＳ２：例えば接地電位で０Ｖ）側の電源電圧を供給するための配線である。このようなパッドＰＤ、周回電源配線ＶＲおよび電源配線ＶＬＢ１の下層には、絶縁膜２ｂを介して、電源配線（第１配線）ＶＬＡ２が周回電源配線ＶＲの延在方向に沿うように配置されている。電源配線ＶＬＢＡ２は、例えば銅を主体とする材料からなり、例えばダマシン法によって形成されている。パッドＰＤ、周回電源配線ＶＲおよび電源配線ＶＬＢ１は、その厚さが下層の電源配線ＶＬＡ２の厚さに比べて極端に厚くされており、パッドＰＤ、周回電源配線ＶＲおよび電源配線ＶＬＢ１のシート抵抗は、その下層の電源配線ＶＬＡ２のそれよりも低くなるように設定されている。ところで、本実施の形態の電源配線の接続方式によれば、互いに電気的に接続されるパッドＰＤ、周回電源配線ＶＲおよび電源配線ＶＬＢ１が一体的に形成されている。すなわち、パッドＰＤが、電源配線ＶＬＢ１を通じて所望の周回電源配線ＶＲと直接電気的に接続されている。言い換えれば、パッドＰＤは、シート抵抗が相対的に高い下層の銅配線層を迂回せずに直接所望の周回電源配線ＶＲと電気的に接続されている。このため、電源用のパッドＰＤから周回電源配線ＶＲまでの間での電源配線の電圧降下を図１の場合よりも大幅に低減できる。この電圧降下の低減効果は、高電位（ＶＤＤ１，ＶＤＤ２）用と基準電位（ＶＳＳ１，ＶＳＳ２）用との両方の電源配線で得られる。内部回路での電源電圧が１．２Ｖの半導体装置において、内部回路での電圧降下の許容値が、例えば６０ｍＶ程度とされる半導体装置があるが、図１の接続方式であるとパッド周りだけで６０ｍＶの電圧降下になってしまう。これに対して本実施の形態によれば、内部回路での電圧降下を３０ｍＶ程度に、すなわち、図１の場合の半分程度にまで抑えることができる。したがって、本実施の形態によれば、高電位および基準電位の両方の電源用のパッドＰＤから周辺回路および内部回路への電源供給の安定性を向上させることができるので、半導体装置の回路動作の安定性を向上させることができ、半導体装置の機能を益々向上させることが可能となる。また、パッドＰＤよりも下層の相対的に高抵抗な銅配線の線幅を広くする必要もないので、周辺回路領域の配線配置領域を圧迫することもなく、信号配線の配置の容易性や配置密度を向上させることが可能となる。このような構成では、パッドＰＤと周回電源配線ＶＲとを接続する電源配線ＶＬＢ１が、周回配線ＶＲの延在方向（図１のＸ方向）に対して交差（ここでは直交）するように配置されるので、周回電源配線ＶＲは、上記電源配線ＶＬＢ１の配置領域で物理的に切断されるが、その物理的に切断された周回電源配線ＶＲ同士が、図５に例示するようにスルーホールＴＨｃ内の導体部を通じて下層の電源配線ＶＬＡ２に接続され、これを通じて互いに電気的に接続されている。また、ここでは、例えば周回電源配線ＶＲとその接続を補う電源配線ＶＬＡ２とは排他的な位置関係にあり、周回電源配線ＶＲが存在する位置には、スルーホールＴＨｃ部を除いて電源配線ＶＬＡ２は存在しないような設計になっている。
【００２３】
また、図７は本発明者が検討した半導体装置の電源供給方式を比較のために示した説明図である。符号５０はパッド、符号５１は半導体基板、符号５２は層間絶縁膜、符号５３はワイヤ、符号５４は銅を主配線材料とする電源配線を示している。矢印は電源供給の様子を示している。この方式の場合、ワイヤ５３を通じて半導体チップの外周のパッド５０に供給された電源電圧は、相対的に高抵抗な下層の電源配線５４を通じて半導体チップの外周の周辺回路領域や半導体チップの中央の内部回路領域に供給されてようになっている。このため、パッド５０から周辺回路または内部回路までの間での電圧降下が極端に大きくなる。また、その電圧降下の増大を防ぐべく電源配線５４等の幅を広くしなければならず、周辺回路領域の配線領域を圧迫し、信号配線の配置容易性や配置密度を低下させる。この場合の第１層配線における信号配線可能領域は、例えば２２％程度である。
【００２４】
これに対して、図８は本実施の形態の半導体装置の電源供給方式の説明図である。符号１Ｓは半導体基板（以下、基板という）、符号２は層間絶縁膜を示している。矢印は電源供給の様子を示している。本実施の形態では、最上の配線層にパッドＰＤおよび電源配線ＶＬＢ１を設けた他に、それと同一材料で一体的に形成された電源配線（第２配線、第３電源配線、第４電源配線）ＶＬＢ２が設けられている。電源配線ＶＬＢ２は、半導体チップ１Ｃの中央の内部回路領域上を通過するように形成されている。このような構造では、ワイヤＷＲを通じて半導体チップ１Ｃの外周のパッドＰＤに供給された電源電圧が、相対的に最も低抵抗な最上の配線層における電源配線ＶＬＢ１，ＶＬＢ２を通じて半導体チップ１Ｃの外周の周辺回路領域および半導体チップ１Ｃの中央の内部回路領域の直上の位置まで直接的に供給されて、そこから銅を主配線材料とする相対的に高抵抗な下層の電源配線ＶＬＡ３およびスルーホールＴＨ内の導体膜等を通じて下方の周辺回路および内部回路に供給されるようになっている。このため、高電位および基準電位の両方の電源用のパッドＰＤから周辺回路および内部回路までの電源配線での電圧降下を大幅に低減でき、パッドＰＤから周辺回路や内部回路への電源供給の安定性を向上させることができるので、半導体装置の回路動作の安定性を向上させることができ、半導体装置の機能を益々向上させることが可能となる。また、パッドＰＤよりも下層の相対的に高抵抗な銅配線の線幅を広くする必要もないので、周辺回路領域や内部回路領域の配線配置領域を圧迫することもなく、信号配線の配置の容易性や配置密度を向上させることが可能となる。この場合、第１層配線での信号配線可能領域を、例えば４４％程度に、すなわち、図７の場合の２倍程度に増大させることができる。
【００２５】
次に、本実施の形態の具体例について説明する。図９は、本実施の形態の半導体装置を構成する半導体チップ１Ｃの全体平面図を示している。平面四角形状の半導体チップ１Ｃの中央には、平面四角形状の内部回路領域Ａが配置されている。内部回路領域Ａには、例えばＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）等のような複数のプロセッサが配置されており、その各々のプロセッサが同時に種々の処理を分担しながら並列処理することが可能な構成となっている。このような多数の命令やデータを同時に並列処理をすることで処理性能を上げることにより、映像処理等のような所望の処理をリアルタイムに高速処理することが可能となっている。この内部回路領域Ａの外周から半導体チップ１Ｃの外周までの間には上記した周辺回路領域Ｂが配置されている。周辺回路領域Ｂは、内部回路領域Ａの外周近傍の入出力回路領域Ｂ１と、さらにその外周のパッド領域Ｂ２とを有している。入出力回路領域Ｂ１には、複数の入出力回路セルが半導体チップ１Ｃの外周に沿って並んで配置されている。その入出力回路セルには、例えば入力回路、出力回路または入出力双方向回路の他、静電破壊防止用の保護回路等のような種々のインターフェイス回路が形成されている。また、パッド領域Ｂ２には、複数のパッドＰＤが半導体チップ１Ｃの外周に沿って並んで配置されている。パッドＰＤは、信号用のパッドと電源用のパッドとを有している。信号用のパッドＰＤは、上記した入出力回路セル毎に配置されている。ここでは、パッドＰＤが千鳥配置されている場合が例示されている。このようなパッドＰＤの配置とすることにより、小さな面積で、より多くのパッドＰＤを配置することが可能となっている。このため、多ピンを必要とする半導体装置の小型化が可能となっている。
【００２６】
次に、図１０および図１１は上記入出力回路セルＩ／Ｏの模式的な平面図、図１２は図１１のＹ３−Ｙ３線の最上の配線層およびその直下の配線層の要部断面図を示している。図１０は主として基板１Ｓの主面（デバイス形成面）を示している。図１０の符号ＮＷＬはｎウエル、符号ＰＷＬはｐウエルを示している。図１１は図１０に周回電源配線ＶＲを付加した平面を示している。図１２の符号２ａ１，２ａ２は、層間絶縁膜を示している。
【００２７】
入出力回路セルＩ／Ｏは、入出力バッファ等のように、内部回路と外部とのインターフェイスに必要な一連の回路をまとめて有するものである。外部からの信号（例えば３．３Ｖ）と内部信号（例えば１．２Ｖ）とのインターフェイスは、入出力回路セルＩ／Ｏを介して行われる。このため、入出力回路セルＩ／Ｏは、パッドＰＤの近傍に配置する必要があるとともに、入出力回路セルＩ／Ｏには少なくとも２種類の電源電圧を供給する必要がある。保護回路領域ＥＳＤは内部回路を静電破壊等のような過電圧から保護するための回路が配置された領域であり、出力バッファ回路領域ＯＢおよび入力バッファ回路領域ＩＢは内部回路と外部とのインターフェイスに必要となるバッファ回路が配置された領域であり、それぞれ、例えば３．３Ｖ程度の電源電圧で動作する。レベルシフタ回路領域ＬＳは、入出力信号の電圧レベルを変換する回路が配置された領域であり、例えば１．２Ｖ程度の電源電圧で動作する。各周辺回路領域の回路を構成するｐＭＩＳはｎウエルＮＷＬ側に配置され、ｎＭＩＳはｐウエルＰＬＷ側に配置されている。ｎウエルＮＷＬおよびｐウエルＰＷＬは周回電源配線ＶＲに沿って環状に配置されている。入出力回路セルＩ／Ｏセルは、これらの回路領域を図１０および図１１の横方向に並べ、電源電圧を供給するパターンを加えてセル化されている。この電源電圧を供給するパターンは、周回電源配線ＶＲ（ＶＲ１ｃ，ＶＲ１ｄ，ＶＲ１ｅ，ＶＲ１ｆ，ＶＲ１ｇ，ＶＲ１ｈ，ＶＲ２ｃ，ＶＲ２ｄ）によって構成される。周回電源配線ＶＲは、各周辺回路の上方を通過するように互いに平行になるように配置されている。パッドＰＤから内部回路領域Ａに向かって６本分の周回電源配線ＶＲ１ｃ，ＶＲ１ｄ，ＶＲ１ｅ，ＶＲ１ｆ，ＶＲ１ｇ，ＶＲ１ｈは、例えば３．３Ｖ程度の相対的に高い電源電圧を供給するための電源配線である。このうち、周回電源配線ＶＲ１ｃ，ＶＲ１ｆ，ＶＲ１ｇは、高電位ＶＤＤ１（例えば３．３Ｖ）側の電源電圧を供給するための配線であり、周回電源配線ＶＲ１ｄ，ＶＲ１ｅ，ＶＲ１ｈは、基準電位ＶＳＳ１（例えば接地電位で０Ｖ）側の電源電圧を供給するための配線である。また、内部回路領域ＡからパッドＰＤに向かって２本分の周回電源配線ＶＲ２ｃ，ＶＲ２ｄは、例えば１．２Ｖ程度の相対的に低い電源電圧を供給するための電源配線である。このうち、周回電源配線ＶＲ２ｃは、基準電位ＶＳＳ２（例えば接地電位で０Ｖ）側の電源電圧を供給するための配線であり、最も内側の周回電源配線ＶＲ２ｄは、高電位ＶＤＤ２（例えば３．３Ｖ）側の電源電圧を供給するための配線である。なお、周回電源配線ＶＲ１ｃ，ＶＲ１ｄは保護回路領域ＥＳＤの回路駆動用の電源配線であり、周回電源配線ＶＲ１ｅ，ＶＲ１ｆは出力バッファ回路領域ＯＢの回路駆動用の電源配線であり、周回電源配線ＶＲ１ｇ，ＶＲ１ｈは入力バッファ回路領域ＩＢの回路駆動用の電源配線であり、周回電源配線ＶＲ２ｃ，ＶＲ２ｄはレベルシフタ回路領域ＬＳの回路駆動用の電源配線である。
【００２８】
入出力回路セルＩ／ＯのバッドＰＤは、スルーホールＴＨｄ内の導体部を通じて下層の信号配線ＳＬ１と電気的に接続されている。信号配線ＳＬ１は、例えば銅を主体とする材料からなり、例えばダマシン法によって形成されている。信号配線ＳＬ１は、保護回路、入力バッファ、出力バッファおよびレベルシフト回路を介して内部回路と電気的に接続される。ここでのパッドＰＤや周回電源配線ＶＲの材料も上記図４および図５で説明したのと同じである。また、パッドＰＤおよび周回電源配線ＶＲの厚さは、上記信号配線ＳＬ１よりも厚く形成されており、パッドＰＤおよび周回電源配線ＶＲのシート抵抗は、信号配線ＳＬ１のシート抵抗よりも低くなるように設計されている。
【００２９】
次に、図１３は、本実施の形態の電源セルＶＣ（ＶＣＡ１〜ＶＣＡ４）の一例の模式的な平面図、図１４〜図１６はそれぞれ図１３のＹ４−Ｙ４線、Ｘ３−Ｘ３線およびＸ４−Ｘ４線の最上の配線層およびその直下の配線層の要部断面図、図１７〜図１９はそれぞれ図１３のＹ５−Ｙ５線、Ｙ６−Ｙ６線およびＹ７−Ｙ７線の最上の配線層およびその直下の配線層の要部断面図を示している。また、図２０は、本実施の形態の他の電源セＶＣ（ＶＣＢ１〜ＶＣＢ４）の例の模式的な平面図、図２１〜図２４はそれぞれ図２０のＹ８−Ｙ８線、Ｙ９−Ｙ９線、Ｙ１０−Ｙ１０線およびＹ１１−Ｙ１１線の最上の配線層およびその直下の配線層の要部断面図を示している。
【００３０】
電源セルＶＣは、本実施の形態の手法を適用するのに当たり、周回電源配線ＶＲとパッドＰＤとを接続するための配線パターン（電源配線ＶＬＢ１）、分断された周回電源配線ＶＲを接続するための配線パターン（電源配線ＶＬＡ２）および必要な回路素子をまとめて有するものである（図１３および図２０参照）。ここでは周回電源配線ＶＲが４種類（３．３Ｖ系および１．２Ｖ系のそれぞれに高低２つの電位（高電位ＶＤＤ，基準電位ＶＳＳ））が存在するため、４種類の電源セルＶＣが必要となる。図１３の４種類の電源セルＶＣ（ＶＣＡ１〜ＶＣＡ４）は、電源用のパッドＰＤと周回電源配線ＶＲとを直接接続するためタイプの電源セルであり、図２０の４種類の電源セルＶＣ（ＶＣＢ１〜ＶＣＢ４）は、パッドＰＤを電源配線ＶＬＡ１を介して所望の周回電源配線ＶＲと接続するタイプの電源セルである。これらの電源セルＶＣ（ＶＣＡ１〜ＶＣＡ４，ＶＣＢ１〜ＶＣＢ４）を組み合わせ配置することにより、電源用のパッドＰＤと周回電源配線ＶＲとを電気的に接続する。本実施の形態では、図１３の電源セルＶＣＡ１〜ＶＣＡ４をメインとして使用するが、パッドＰＤと周回電源配線ＶＲとをその下層の迂回配線を通じて接続することが必要な場合（例えば迂回配線を使用してでも電源補強を行うことが必要な場合等）には、図２０の電源セルＶＣＢ１〜ＶＣＢ４を用いることもある。ここでのパッドＰＤ、周回電源配線ＶＲ、電源配線ＶＬＡ１，ＶＬＢ１の材料も上記図４および図５で説明したのと同じである。また、パッドＰＤ、周回電源配線ＶＲおよび電源配線ＶＬＢ１の厚さは、その下層の電源配線ＶＬＡ１，ＶＬＡ２よりも厚く形成されており、パッドＰＤ、周回電源配線ＶＲおよび電源配線ＶＬＢ１のシート抵抗は、電源配線ＶＬＡ１，ＶＬＡ２のシート抵抗よりも低くなるように設計されている。
【００３１】
図１３の電源セルＶＣＡ１，ＶＣＡ２は、例えば３．３Ｖの電源電圧を供給するためのセルである。このうち、電源セルＶＣＡ１は、高電位（ＶＤＤ１：例えば３．３Ｖ）の電源電圧を供給する側である。この電源セルＶＣＡ１のパッドＰＤは、電源配線ＶＬＢ１および周回電源配線ＶＲ１ｃ，ＶＲ１ｆ，ＶＲ１ｇと一体的に最上の配線層に形成されており、電源配線ＶＬＢ１を通じて周回配線ＶＲ１ｃ，ＶＲ１ｆ，ＶＲ１ｇと直接接続されている。図１３および図１６に示す接続配線ＶＲＡは、隣接する電源セルＶＣの周回電源配線ＶＲと下層の電源配線ＶＬＡ２との接続を確実に行うためのパターンである。この接続配線ＶＲＡは、パッドＰＤや周回電源配線ＶＲと同様にアルミニウムを主体とする材料からなり、スルーホールＴＨｅ内の導体部を通じて下層の電源配線ＶＬＡ２と電気的に接続されている。一方、電源セルＶＣＡ２は、基準電位（ＶＳＳ１：例えば接地電位で０Ｖ）の電源電圧を供給する側である。この電源セルＶＣＡ２のパッドＰＤは、電源配線ＶＬＢ１および周回電源配線ＶＲ１ｄ，ＶＲ１ｅ，ＶＲ１ｈと一体的に最上の配線層に形成されており、電源配線ＶＬＢ１を通じて周回配線ＶＲ１ｄ，ＶＲ１ｅ，ＶＲ１ｈと直接接続されている。
【００３２】
図１３の電源セルＶＣＡ３，ＶＣＡ４は、例えば１．２Ｖの電源電圧を供給するためのセルである。このうち、電源セルＶＣＡ３は、高電位（ＶＤＤ２：例えば１．２Ｖ）の電源電圧を供給する側である。この電源セルＶＣＡ３のパッドＰＤは、電源配線ＶＬＢ１および周回電源配線ＶＲ２ｃと一体的に最上の配線層に形成されており、電源配線ＶＬＢ１を通じて周回配線ＶＲ２ｃと直接接続されている。一方、電源セルＶＣＡ４は、基準電位（ＶＳＳ２：例えば接地電位で０Ｖ）の電源電圧を供給する側である。この電源セルＶＣＡ４のパッドＰＤは、電源配線ＶＬＢ１および周回電源配線ＶＲ２ｄと一体的に最上の配線層に形成されており、電源配線ＶＬＢ１を通じて周回配線ＶＲ２ｄと直接接続されている。
【００３３】
図２０の電源セルＶＣＢ１，ＶＣＢ２は、例えば３．３Ｖの電源電圧を供給するためのセルである。このうち、電源セルＶＣＢ１は、高電位（ＶＤＤ１）の電源電圧を供給する側である。この電源セルＶＣＢ１では、パッドＰＤとそれに最も近い周回電源配線ＶＲ１ｃとが電源配線ＶＬＢ１を通じて直接接続されているとともに、周回電源配線ＶＲ１ｆ，ＶＲ１ｇが電源配線ＶＬＢ１を通じて直接接続されている。この電源セルＶＣＢ１のパッドＰＤは、電源配線ＶＬＢ１を通じて周回電源配線ＶＲ１ｃと接続されているとともに、スルーホールＴＨａを通じて下層の電源配線ＶＬＡ１に接続され、さらにスルーホールＴＨｂを通じて、最上の周回電源配線ＶＲ１ｆ，ＶＲ１ｇと間接的に接続されている。一方、電源セルＶＣＢ２は、基準電位（ＶＳＳ１）の電源電圧を供給する側である。この電源セルＶＣＢ２では、周回電源配線ＶＲ１ｄ，ＶＲ１ｅが電源配線ＶＬＢ１を通じて直接接続されている。この電源セルＶＣＢ２のパッドＰＤは、スルーホールＴＨａを通じて下層の電源配線ＶＬＡ１に接続され、さらにスルーホールＴＨｂを通じて、最上の周回電源配線ＶＲ１ｄ，ＶＲ１ｅ，ＶＲ１ｈと間接的に接続されている。
【００３４】
電源セルＶＣＢ３，ＶＣＢ４は、例えば１．２Ｖの電源電圧を供給するためのセルである。このうち、電源セルＶＣＢ３は、高電位（ＶＤＤ２）の電源電圧を供給する側である。この電源セルＶＣＢ３のパッドＰＤは、スルーホールＴＨａを通じて下層の電源配線ＶＬＡ１に接続され、さらにスルーホールＴＨｂを通じて、最上の周回電源配線ＶＲ２ｃと間接的に接続されている。一方、電源セルＶＣＢ４は、基準電位（ＶＳＳ２）の電源電圧を供給する側である。この電源セルＶＣＢ４のパッドＰＤは、スルーホールＴＨａを通じて下層の電源配線ＶＬＡ１に接続され、さらにスルーホールＴＨｂを通じて、最上の周回電源配線ＶＲ２ｄと間接的に接続されている。
【００３５】
次に、図２５は上記入出力回路セルＩ／Ｏと電源セルＶＣとの配置例を示している。また、図２６〜図２８は図２５のＸ５−Ｘ５線、Ｘ６−Ｘ６線およびＸ７−Ｘ７線の断面図を示している。さらに、図２９は周辺回路領域での電源供給の流れを矢印Ｐ１で示している。図２９の破線は入出力回路セルＩ／Ｏの一群の領域を示している。
【００３６】
本実施の形態の半導体装置では、周辺回路領域Ｂの入出力回路領域Ｂ１に上記入出力回路セルＩ／Ｏおよび電源セルＶＣを並べて配置することで周辺回路領域の全体的な回路レイアウトを行う。この時、入出力回路セルＩ／Ｏおよび電源セルＶＣ内の同一線上に位置し、かつ、隣接する周回電源配線ＶＲのパターン同士がつなぎ合わされて入出力回路領域Ｂ１に環状の周回電源配線ＶＲが形成される。入出力回路セルＩ／Ｏは、電源用のパッドＰＤと周回電源配線ＶＲの接続部との配置領域以外の空き領域に配置される。電源セルＶＣと入出力回路セルＩ／Ｏとは同じ位置に重複して配置することはできない。本実施の形態では、周回電源配線ＶＲが全て最上の配線層の電源配線ＶＬＢ１を通じて電源用のパッドＰＤと直接接続されている。これにより、電源用のパッドＰＤから半導体チップ１Ｃの周辺回路および内部回路への安定した電源供給ができるので、複数のデータ処理を並列にしかも高速に処理することが要求される半導体装置においても安定した回路動作が可能となる。電源配線ＶＬＢ１により物理的に分断された周回電源配線ＶＲ同士は、スルーホールＴＨｅを通じて下層の同一の電源配線ＶＬＡ２に接続されることで互いに電気的に接続されている。このような周回電源配線ＶＲは、特に以下の点に留意することで実現できる。第１のルールは、電源セルＶＣを隣接して配置することである。第２のルールは、外側の周回電源配線ＶＲに接続される電源セルＶＣのペア（高電位側ＶＤＤと基準電位側ＶＳＳとのペア）から先に、複数の入出力回路セルＩ／Ｏの一群の両端（周回電源配線ＶＲの延在方向両端）に隣接する位置に配置していくことである。上記第１のルールの必要性を図３０により説明する。図３０には電源セルＶＣを隣り合わせて配置しない場合の例を示している。この場合、入出力回路セルＩ／Ｏ１，Ｉ／Ｏ２に対しては、電源用のパッドＰＤから直接電源を供給することができない。電源セルＶＣを隣接させずにバラバラに配置すると、必ずこのような入出力回路セルＩ／Ｏ１，Ｉ／Ｏ２が存在するようになるため、電源セルＶＣは隣り合わせて配置することが望ましい。次に、上記第２のルールの必要性を図３１により説明する。図３１には内側の周回電源配線に接続される電源セルＶＣから先に入出力回路セルＩ／Ｏの一群の両端に隣接して配置させた場合の一例を示している。この場合、入出力回路セルＩ／Ｏの一群（破線で示す）に対しては、電源用のパッドＰＤから直接電源を供給することができない。これは、外側から６本分の周回電源配線ＶＲは、入出力回路セルＩ／Ｏの一群の両端に配置された電源セルＶＣの電源配線ＶＬＢ１に邪魔されるため、その入出力回路セルＩ／Ｏの一群側に到るには一旦スルーホールおよび下層の電源配線ＶＬＡ２を介さなければならないからである。したがって、図３１に示すような入出力回路セルＩ／Ｏの一群を存在させないようにするためには、外側の周回電源配線ＶＲに接続される電源セルＶＣから先に、入出力回路セルＩ／Ｏの一群の両端に隣接して配置していく必要がある。
【００３７】
次に、本実施の形態の半導体装置のさらに具体的な構成例について説明する。図３２は、本実施の形態の半導体装置の最上の配線層を示した半導体チップ１Ｃの全体平面図、図３３は図３２の半導体チップ１Ｃの要部拡大平面図、図３４は図３２の半導体チップ１Ｃの角部の要部拡大平面図、図３５は図３２の半導体装置の電源配線の接続状態を説明するための半導体チップの要部拡大平面図、図３６〜図３８はそれぞれ図３５のＹ１２−Ｙ１２線、Ｙ１３−Ｙ１３およびＹ１４−Ｙ１４線の最上の配線層およびその直下の配線層の断面図である。なお、図３５では図面を見易くするために最上の配線層の直下の配線層の配線を黒く塗りつぶして示している。
【００３８】
半導体チップ１Ｃの四隅近傍に存在する湾曲した接続配線ＶＲＢは、セル化されていないパターンである（図３２および図３４参照）。このように入出力回路セルＩ／Ｏや電源セルＶＣが存在しない箇所には接続配線ＶＲＢを配置することで上記周回電源配線ＶＲが形成されている。接続配線ＶＲＢも、上記パッドＰＤ、周回電源配線ＶＲ１ａ〜ＶＲ１ｈ，ＶＲ２ａ〜ＶＲ２ｄおよび電源配線ＶＬＢ１等と同様に最上の配線層に形成され、例えばアルミニウムを主体とする材料で構成されている。
【００３９】
また、ここでは、上記した周回電源配線ＶＲ２ｄよりも内側の内部回路領域Ａに、周回電源配線ＶＲ２ｅ，２ｆが内部回路領域Ａの外周に沿って延在するように配置されている。周回電源配線ＶＲ２ｅ，ＶＲ２ｆは、例えば１．２Ｖ程度の電源電圧を内部回路に供給するための配線である。このうち、上記周回電源配線ＶＲ２ｄに隣接する周回電源配線ＶＲ２ｅは、高電位（ＶＤＤ２：例えば１．２Ｖ）を供給する電源配線であり、これに隣接するさらに内側の周回電源配線ＶＲ２ｆは、基準電位（ＶＳＳ２：例えば接地電位で０Ｖ）を供給する電源配線である。この周回電源配線ＶＲ２ｅ，２ｆは、実質的に電源配線の幅を太くすることにより電源供給を強化することを主目的として形成されており、上記パッドＰＤ、周回電源配線ＶＲ１ａ〜ＶＲ１ｈ，ＶＲ２ａ〜ＶＲ２ｄおよび電源配線ＶＬＢ１と同様に最上の配線層に形成され、例えばアルミニウムを主体とする材料で構成されている。また、この周回電源配線ＶＲ２ｅ，２ｆは、上記と同様に電源配線ＶＬＢ１を通じて電源用のパッドＰＤと直接接続されている。すなわち、内部回路領域Ａに最も近い最内周の周回電源配線ＶＲ２ｅ，２ｆに対しても、半導体チップ１Ｃの最外周に近い電源用のパッドＰＤから直接電源供給がなされるようになっている。
【００４０】
さらに、本実施の形態の半導体装置の最上の配線層において半導体チップ１Ｃの中央には、内部回路領域Ａの一辺からそれに対向する辺まで一方向に延在する平面帯状の複数の電源配線ＶＬＢ２が、電源配線ＶＬＢ２の幅方向に沿って互いに平行になるように並んで配置されている。すなわち、内部回路領域Ａは、複数の電源配線ＶＬＢ２によって覆われるような状態になっている。電源配線ＶＬＢ２は、例えば１．２Ｖ程度の電源電圧を内部回路に供給するための配線であり、高電位（ＶＤＤ２：例えば１．２Ｖ）の電源配線ＶＬＢ２と、基準電位（ＶＳＳ２：例えば接地電位で０Ｖ）の電源配線ＶＬＢ２とが、電源配線ＶＬＢ２の幅方向に沿って交互に所定の間隔をおいて配置されている。基準電位供給用の電源配線ＶＬＢ２は、上記した周回電源配線ＶＲ２ｆと一体的に形成されて直接電気的に接続されている。すなわち、本実施の形態では電源用のパッドＰＤは、電源配線ＶＬＢ１および周回電源配線ＶＲ２ｆを通じて半導体チップ１Ｃ中央の電源配線ＶＬＢ２と直接接続されている。したがって、パッドＰＤから内部回路までの低電位側の電源配線の電圧降下を低減できるので、内部回路に対する基準電位側の電源供給の安定性を向上させることができる。一方、高電位供給用の電源配線ＶＬＢ２は、周回電源配線ＶＲ２ｆが存在するので一旦スルーホールＴＨｆを介して下層の電源配線ＶＬＡ４に接続され、それを介してさらにスルーホールＴＨｇ，ＴＨｅを通じて上記周回電源配線ＶＲ２ｅと間接的に電気的に接続されている（図３５参照）。このことは、高電位供給用の電源配線ＶＬＢ２が、基準電位供給用の電源配線ＶＬＢ２よりも弱い（すなわち、電圧降下が相対的に大きいことを意味する。そこで、本実施の形態では、相対的に弱い高電位供給側の電源配線ＶＬＢ２と電気的に接続される周回電源配線ＶＲ２ｅと、その直ぐ外側の周回電源配線ＶＲ２ｄとを、例えば主配線材料がアルミニウムからなる同層の電源配線ＶＬＢ３で接続する（この周回電源配線ＶＲ２ｄ，ＶＲ２ｆおよび電源配線ＶＬＢ３は一体的に形成されている。図３５の符号Ｃ参照）。これにより、実質的な配線幅を太くし、また、電源配線ＶＬＢ２と、周回電源配線ＶＲとの接続数を可能な限りとることにより、高電位（ＶＤＤ２）供給電源の補強を行っている。したがって、パッドＰＤから内部回路までの高電位側の電源配線の電圧降下を低減できるので、内部回路に対する高電位側の電源供給の安定性も向上させることができる。また、基準電位供給用の周回電源配線ＶＲ２ｆについても、スルーホールＴＨｈを通じて下層の電源配線ＶＬＡ４に接続し、さらにその電源配線ＶＬＡ４をスルーホールＴＨｉを通じて最上の配線層の周回電源配線ＶＲ２ｃと電気的に接続することにより、同様の補強を行っている（図３５の符号Ｄ）。これにより、内部回路に対する基準電位側の電源供給の安定性をさらに強固なものにすることが可能となる。上記の説明では、１．２Ｖ系の電源補強について説明したが、上記符号Ｃ，Ｄの手段は、入出力回路セルＩ／Ｏでの３．３Ｖ系の電源（高電位ＶＤＤ１および基準電位ＶＳＳ１）の補強手段として使用することもできる。
【００４１】
また、本実施の形態では、上記のように電源配線ＶＬＢ２は、一方向に多数配置される。このため、電源配線ＶＬＢ２の長手方向両端側の半導体チップ１Ｃの外辺近傍には、例えば１．２Ｖ電源（ＶＤＤ２，ＶＳＳ２）用のパッドＰＤを複数配置する。これにより、電源配線ＶＬＢ２を補強することが可能となる。したがって、内部回路への電源供給の安定性を向上させることができ、内部回路の動作安定性を向上させることが可能となる。また、電源配線ＶＬＢ２の長手方向両端側の半導体チップ１Ｃの外辺近傍には、電源用のパッドＰＤから電源配線ＶＬＢ２に直接電源が供給されるようにするだけではなく、下層の電源配線ＶＬＡ５を使用してでも高電位電源および基準電位電源用のパッドＰＤと周回電源配線ＶＲ２ｅ，ＶＲ２ｆとを接続する必要がある（図３５の符号Ｅ）。すなわち、電源用のパッドＰＤから電源配線ＶＬＢ２への電源供給線数を増やす。これにより、電源配線ＶＬＢ２を補強することができるので、内部回路への電源供給の安定性を向上させることができ、内部回路の動作安定性を向上させることが可能となる。このため、電源配線ＶＬＢ２の長手方向両端側に配置される内部回路電源用のパッドＰＤの数は、電源配線ＶＬＢ２の幅方向両端側に配置される内部回路電源用のパッドＰＤの数よりも多く配置される。周辺回路電源用のパッドＰＤの数は、半導体チップ１Ｃの四辺に均等となるように配置される。また、本実施の形態では、高電位および基準電位の電源供給用の電源配線ＶＬＢ２の数を、高電位および基準電位の電源供給用のパッドＰＤの数よりも多くしている。これにより、少ない電源用のパッドＰＤでも、半導体チップ１Ｃの内部回路領域Ａの多くの内部回路に安定した電源供給が可能となる。パッドＰＤの大きさや隣接間隔はあまり小さくできないので、パッドＰＤの数により半導体チップ１Ｃの大きさが左右されることがあるが、本実施の形態では電源用のパッドＰＤの数をあまり多くしないでも多くの内部回路に安定した電源供給ができるので、半導体チップ１Ｃのサイズ増大を招くことなく、信頼性および機能性の高い半導体装置を提供することが可能となる。
【００４２】
次に、本実施の形態の半導体装置の縦構造の一例を説明する。図３９は、本実施の形態の半導体装置の内部回路領域における要部断面図を示している。
【００４３】
基板１Ｓは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる。基板１Ｓの主面（デバイス形成面）には、溝形の分離部（ＳＧＩ（Ｓｈａｌｌｏｗ　Ｇｒｏｏｖｅ　Ｉｓｏｌａｔｉｏｎ）またはＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ））４が形成されている。この溝形の分離部４は、基板１Ｓの主面に形成された溝内に、例えば酸化シリコン膜が埋め込まれることで形成されている。また、基板１Ｓの主面側には、ｐ型ウエルＰＷＬおよびｎ型ウエルＮＷＬが形成されている。ｐ型ウエルＰＷＬには、例えばホウ素が導入され、ｎ型ウエルＮＷＬには、例えばリンが導入されている。このような分離部２に囲まれたｐ型ウエルＰＷＬおよびｎ型ウエルＮＷＬの活性領域には、ｎＭＩＳＱｎおよびｐＭＩＳＱｐが形成されている。
【００４４】
このような基板１Ｓ主面上には、例えば窒化シリコンからなる絶縁膜５ａを介してその絶縁膜５ａよりも相対的に厚い絶縁膜６が堆積されている。この絶縁膜６は、ｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲート電極の狭いスペースを埋め込むことのできるリフロー性の高い膜、例えばＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐｅｄ　Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜からなる。また、スピン塗布法によって形成されるＳＯＧ（Ｓｐｉｎ　ＯｎＧｌａｓｓ）　膜で構成しても良い。絶縁膜６には、基板１Ｓまたは上記ゲート電極の一部が露出されるようなコンタクトホール７が形成されている。このコンタクトホール７内には、プラグ８ａが形成されている。プラグ８ａは、例えばコンタクトホール７の内部を含む絶縁膜６上にＣＶＤ法等で相対的に薄い窒化チタン（ＴｉＮ）膜等のバリア膜および相対的に厚いタングステン（Ｗ）膜の導電体膜を下層から順に堆積した後、絶縁膜６上の不要な窒化チタン膜およびタングステン膜をＣＭＰ法またはエッチバック法によって除去し、コンタクトホール７内のみにこれらの膜を残すことで形成されている。
【００４５】
絶縁膜６上には、上記絶縁膜５ａと同一の材料からなる相対的に薄い絶縁膜５ｂと、相対的に厚い絶縁膜９ａとが下層から順に堆積されている。絶縁膜９ａは、例えば酸化シリコン（ＳｉＯ２等）からなる。この絶縁膜５ｂ，９ａには、配線溝が形成されており、その溝内に最下層埋込配線ＭＬが形成されている。最下層埋込配線ＭＬは、例えばタングステンからなる相対的に厚い導体膜が、その表面（側面および底面）に形成されたチタン（Ｔｉ）または窒化チタン（ＴｉＮ）の単体膜あるいはチタン上に窒化チタンを積み重ねるように形成された積層膜で覆われるような構造を有している。この最下層埋込配線ＭＬは、プラグ８ａを通じてｎＭＩＳＱｎおよびｐＭＩＳＱｐのソースおよびドレイン用の半導体領域やゲート電極と電気的に接続されている。最下層埋込配線Ｌ１の厚い導体膜材料は、タングステンに限定されず種々変更可能であり、例えばアルミニウム（Ａｌ）またはアルミニウム合金等でも良い。
【００４６】
絶縁膜９ａおよび最下層埋込配線ＭＬ上には、絶縁膜５ｃ，１０ａが下層から順に堆積されている。絶縁膜５ｃは、例えば窒化シリコン膜からなる。絶縁膜１０ａは、例えばＳｉＯＦ等のようなＬｏｗ−Ｋ絶縁膜上に酸化シリコン膜等を堆積した積層構造を有している。絶縁膜１０ａにＬｏｗ−Ｋ絶縁膜を有する構成としたことにより、絶縁膜１０ａを酸化シリコン膜で形成した場合に比べて絶縁膜１０ａの誘電率を下げることができる。Ｌｏｗ−Ｋ絶縁膜として、例えばＳｉＬＫ（米Ｔｈｅ　Ｄｏｗ　Ｃｈｅｍｉｃａｌ　Ｃｏ製、比誘電率＝２．７、耐熱温度＝４９０℃以上、絶縁破壊耐圧＝４．０〜５．０ＭＶ／Ｖｍ）またはポリアリルエーテル（ＰＡＥ）系材料のＦＬＡＲＥ（米Ｈｏｎｅｙｗｅｌｌ　Ｅｌｅｃｔｒｏｎｉｃ　Ｍａｔｅｒｉａｌｓ製、比誘電率＝２．８、耐熱温度＝４００℃以上）等のような有機ポリマー系の材料や、例えばＨＳＧ−Ｒ７（日立化成工業製、比誘電率＝２．８、耐熱温度＝６５０℃）、Ｂｌａｃｋ　Ｄｉａｍｏｎｄ（米Ａｐｐｌｉｅｄ　Ｍａｔｅｒｉａｌｓ，Ｉｎｃ製、比誘電率＝３．０〜２．４、耐熱温度＝４５０℃）またはｐ−ＭＴＥＳ（日立開発製、比誘電率＝３．２）等のような有機シリカガラス（ＳｉＯＣ）系材料を用いても良い。これらの場合も上記同様に誘電率を下げる効果を得ることができる。
【００４７】
この絶縁膜５ｃ，１０ａにはスルーホールＴＨ１が形成されており、そのスルーホールＴＨ１内にはプラグ８ｂが形成されている。プラグ８ｂの構成や材料は、上記プラグ８ａと同じである。絶縁膜１０ａおよびプラグ８ｂ上には、絶縁膜１１ａを介して絶縁膜１０ｂが堆積されている。絶縁膜１１ａは、例えば炭化シリコン（ＳｉＣ）等からなる。絶縁膜１１ａを炭化シリコン膜としたことにより、絶縁膜１１ａを窒化シリコン膜とした場合に比べて絶縁膜１１ａの誘電率を下げることができる。炭化シリコン膜としては、例えばＢＬＯｋ（ＡＭＡＴ社製、比誘電率＝４．３）がある。絶縁膜１１ａの他の材料として、例えば炭窒化シリコン（ＳｉＣＮ）または酸窒化シリコン（ＳｉＯＮ）を用いても良い。その場合も上記同様に誘電率を下げる効果を得ることができる。絶縁膜１０ｂの構成および材料は、絶縁膜１０ａと同じである。絶縁膜１１ａ，１０ｂには配線溝が形成されており、その配線溝内には第１層埋込配線Ｍ１が形成されている（シングルダマシン構造）。第１層埋込配線Ｍ１は、例えば銅（Ｃｕ）からなる相対的に厚い導体膜が、その表面（側面および底面）に形成された窒化チタン（ＴｉＮ）、タンタル（Ｔａ）または窒化タンタル（ＴａＮ）の単体膜あるいはそれらの積層膜等からなる導電性バリア膜で覆われるような構造を有している。この第１層埋込配線Ｍ１は、プラグ８ｂを通じて最下層埋込配線ＭＬと電気的に接続されている。
【００４８】
絶縁膜１０ｂおよび第１層埋込配線Ｍ１上には、絶縁膜１１ｂを介して絶縁膜１０ｃが堆積されている。また、絶縁膜１０ｃ上には、絶縁膜１１ｃを介して絶縁膜１０ｄが堆積されている。絶縁膜１１ｂ，１１ｃの構成および材料は、上記絶縁膜１１ａと同じであり、絶縁膜１０ｃ，１０ｄの構成および材料は、上記絶縁膜１０ａと同じである。この絶縁膜１０ｄ，１１ｃには配線溝が形成され、絶縁膜１０ｃ，１１ｂにはその配線溝の底面から下方に延びるスルーホールＴＨ２が形成されている。この配線溝内には、第２層埋込配線Ｍ２が形成されている。第２層埋込配線Ｍ２の材料構成は、上記第１層埋込配線Ｍ１と同じである。この第２層埋込配線Ｍ２は、スルーホールＴＨ２内の導体膜部分を通じて第１層埋込配線Ｍ１と電気的に接続されている（デュアルダマシン構造）。これより上層の第３層埋込配線Ｍ３および第４層埋込配線Ｍ４の構造は、第２層埋込配線Ｍ２と同様の埋込銅配線構造とされている。ただし、第４層埋込配線Ｍ４の厚さ（スルーホール部分を除く配線部分の厚さであり、絶縁膜１１ｇ，１０ｇの厚さの和または配線溝の深さにほぼ等しい厚さ）ｄ１は、例えば０．４５μｍ程度であり、その下層の第１層埋込配線Ｍ１、第２層埋込配線Ｍ２および第３層埋込配線Ｍ３のその厚さ（各埋込配線の配線溝の深さにほぼ等しく、例えば０．２μｍ程度）よりも厚く形成されている。この第４層埋込配線Ｍ４のシート抵抗は、例えば６０ｍΩ／ｓｑｕａｒｅ程度である。また、第４層埋込配線Ｍ４は、最上の配線層の直下の配線層である。上記した電源配線ＶＬＡ１，ＶＬＡ２，ＶＬＡ３，ＶＬＡ４等は、この第４層埋込配線Ｍ４と同様の縦構造とされている。このように本実施の形態では、銅を主配線材料とする多層配線構造としたことにより、配線抵抗を低減できるので、半導体装置の動作速度を向上させることが可能となる。また、絶縁膜１０ｅ，１０ｆ，１０ｄ，１０ｈの構成および材料は上記絶縁膜１０ａと同じである。また、絶縁膜１１ｄ，１１ｅ，１１ｆ，１１ｇ，１１ｈの構成および材料は、絶縁膜１１ａと同じである。上記層間絶縁膜２ａ１は、絶縁膜１１ｆ，１０ｇを有する構造とされる。また、上記層間絶縁膜２ａ２は、絶縁膜１１ｇ，１０ｈを有する構造とされる。第３層埋込配線Ｍ３は、絶縁膜１１ｄ，１０ｅに形成されたスルーホールＴＨ３を通じて第２層埋込配線Ｍと電気的に接続されている。また、第４層埋込配線Ｍ４は、絶縁膜１１ｆ，１０ｇに形成されたスルーホールＴＨ４を通じて第３層埋込配線Ｍ３と電気的に接続されている。このように本実施の形態では、配線層間の絶縁膜にＬｏｗ−Ｋ材料を用いることにより、配線容量を低減できるので、半導体装置の動作速度を向上させることが可能となる。絶縁膜１０ｈおよび第４層埋込配線Ｍ４上の絶縁膜１１ｈ上には、絶縁膜９ｂが堆積されている。上記層間絶縁膜２ｂは、絶縁膜１１ｈ，９ｂを有する構造とされる。絶縁膜９ｂの構成および材料は、上記絶縁膜９ａと同じである。絶縁膜９ｂ上には、上記パッドＰＤが形成されている。パッドＰＤの形成された配線層は最上の配線層である。パッドＰＤは、相対的に薄い導体膜１２ａと、例えばアルミニウムを主体とする相対的に厚い導体膜１３ａと、相対的に薄い導体膜１２ｂとを下層から順に積み重ねた構造を有している。導体膜１２ａは、例えばチタン、窒化チタンおよびチタンを下層から順に積み重ねた構造を有している。導体膜１２ｂは、例えば窒化チタンの単体膜からなる。上記電源配線ＶＬＢ１，ＶＬＢ２，ＶＬＢ３等は、このパッドＰＤと同様の縦構造とされている。ただし、パッドＰＤに関しては、ワイヤＷＲが接続される部分の導体膜１２ｂが除去されており、ワイヤＷＲは直接導体膜１３ａと接触した状態で接合されている。
【００４９】
パッドＰＤや電源配線ＶＬＢ１，ＶＬＢ２，ＶＬＢ３等のシート抵抗は、最上の配線層をパッドＰＤと電源配線との専用の配線層とすることを考慮すると、その直下の配線層の第４層埋込配線Ｍ４のシート抵抗の１／３またはそれ以下というように低くすることが好ましい。本実施の形態では、パッドＰＤや電源配線ＶＬＢ１，ＶＬＢ２，ＶＬＢ３等のシート抵抗は、例えば１８〜２０ｍΩ／ｓｑｕａｒｅ程度である。このようなシート抵抗値を得るために、パッドＰＤや電源配線ＶＬＢ１，ＶＬＢ２，ＶＬＢ３等のような最上の配線層に配置されている配線の厚さ（導体膜１２ａ，１２ｂ，１３ａの厚さの総和）は、その直下の第４層埋込配線Ｍ４の厚さｄ１よりも厚くされており、その厚さｄ１の２倍以上、好ましくは３倍または４倍程度とされている。具体的にはパッドＰＤや電源配線ＶＬＢ１，ＶＬＢ２，ＶＬＢ３等の厚さ（導体膜１２ａ，１２ｂ，１３ａの厚さの総和）は、例えば２μｍ程度である。このような厚さにすることにより、最上の配線層のシート抵抗を小さくできるとともに、パッドＰＤに関しては厚くしたことにより、ワイヤＷＲのボンディング強度を向上させることができるので、半導体装置の歩留まりや信頼性を向上させることができる。上記絶縁膜１１ｈ，９ｂには、スルーホールＴＨ５が形成されており、パッドＰＤは、そのスルーホールＴＨ５内のプラグ８ｃを通じて第４層埋込配線Ｍ４と電気的に接続されている。プラグ８ｃの構造は、上記プラグ８ａ等と同じである。絶縁膜９ｂ上には表面保護膜３が形成されている。表面保護膜３は、例えば酸化シリコンからなる絶縁膜３ａ、窒化シリコンからなる絶縁膜３ｂおよびポリイミド樹脂等からなる絶縁膜３ｃが下層から順に堆積された構成を有している。
【００５０】
次に、本実施の形態の主要な効果について説明する。内部回路領域Ａの周回電源配線ＶＲ２ｅ，２ｆまでの電圧降下について本実施の形態の結果について述べる。図４０は、本実施の形態の電源用のパッドＰＤと各周回電源配線ＶＲとの接続状態を模式的に示した説明図、図４１は図４０のパスＰ１の要部斜視図、図４２は図４１の切断面Ｆ１の断面図、図４３は図４０のパスＰ２の要部斜視図、図４４は図４３の切断面Ｆ２の断面図をそれぞれ示している。図４０のパスＰ１は、本実施の形態により電源用のパッドＰＤを内部回路領域Ａの周回電源配線ＶＲ２ｅに直接接続した場合を示し、パスＰ２は、電源用のパッドＰＤを下層の電源配線ＶＬＡ１に迂回させてから周回電源配線ＶＲ２ｅに間接接続した場合を示している。なお、パスＰ１とパスＰ２との違いは、電源用のパッドＰＤと周回電源配線ＶＲ２ｅとをアルミニウム配線層で接続しているか、銅配線層で接続しているかの違いだけしかない。
【００５１】
ここで、本発明者は、パッド領域Ｂ２、入出力回路領域Ｂ１および内部回路領域Ａ内の各電源配線部分での電圧降下を計算した。ここでは、半導体装置の動作周波数が、例えば３５０ＭＨｚ、内部回路への電源電圧が、例えば１．２Ｖ、消費電力が、例えば１．８Ｗと仮定すると、半導体チップ内部の消費電流が１．５Ａとされた。また、１辺のパッドＰＤの数を１３と仮定することにより、１個のパッドＰＤから流れる電流を、例えば０．０５８Ａ／ＰＡＤと見積もった。
【００５２】
パッド領域Ｂ２については、例えば次のような結果が得られた。パッド領域Ｂ２での電源配線部分のアルミニウム配線層のシート抵抗は、例えば０．０１８Ω／ｓｑｕａｒｅ程度、平均配線長は、例えば４５μｍ程度、配線幅は、例えば３２μｍ程度である。上記消費電流結果と、これらのパラメータを用いた結果により、パッド領域Ｂ２での電源配線部の電圧降下は、パスＰ１，Ｐ２ともに、例えば１．４６ｍＶ程度であった。
【００５３】
入出力回路領域Ｂ１については、例えば次のような結果が得られた。入出力回路領域Ｂ１での電源配線部の平均配線長は、例えば２６１μｍ程度、配線幅は、例えば３２μｍ程度、銅配線層のシート抵抗は、例えば０．０６Ω／ｓｑｕａｒｅ程度である。これらのパラメータにより入出力回路領域Ｂ１での電源配線部分の電圧降下は、パスＰ１では、例えば８．４２ｍＶ程度、パスＰ２では、例えば２８．２２ｍＶ程度であった（両者はシート抵抗の値のみが異なり、その他のパラメータは等しい）。
【００５４】
内部回路領域Ａの周回電源配線ＶＲについては、例えば次のような結果が得られた。内部回路領域Ａの周回電源配線ＶＲの１辺の長さが、例えば６９３０μｍ程度より、１個のパッドＰＤが受け持つ平均配線長は、例えば５３３．０８μｍ程度、配線幅は、例えば２４．６μｍ程度である。これにより、内部回路領域Ａでの電源配線部（周回電源配線ＶＲ部分）の電圧降下は、パスＰ１，Ｐ２ともに、例えば３．２８ｍＶ程度であった。
【００５５】
上記の結果から電源配線の電圧降下のうち支配的になっているのは、入出力回路領域Ｂ１での電圧降下であることが分かる。本実施の形態によれば、パスＰ２の接続方式に比べて電圧降下を約２０ｍＶ低減できる。さらに、この低減効果は、高電位ＶＤＤ側と基準電位ＶＳＳ側との双方で得ることができる。このため、本実施の形態によれば、パスＰ２の接続方式に比べて電圧降下を約４０ｍＶ低減することができる。これは、パスＰ２の接続方式の約６０％に相当する。
【００５６】
また、本発明者は、半導体装置の動作周波数を４１０ＭＨｚとした場合に同様の測定を行った。この時、消費電力を、例えば２．１Ｗ程度と仮定し、消費電流を、例えば０．０６７Ａと見積もった。他のパラメータについては、上記の比較で用いたものと同様である。その結果、本実施の形態によれば、パスＰ２の場合に比べて電源配線の電圧降下を約２３ｍＶ程度低減できた。これは、パスＰ２の接続方式の約６０％に相当する。
【００５７】
このように本実施の形態によれば、半導体装置の電源配線の電圧降下に支配的となる入出力回路領域Ｂ１での電圧降下を低減する上で高い効果を得ることができる。また、半導体装置の動作周波数に係わらず一定の割合で電源配線の電圧降下を低減することができる。特に、半導体装置の高速動作時に内部回路への電源供給が弱くなると半導体装置の動作に影響がでるため、高い周波数で電源配線の電圧降下をより効果的に低減することができる本実施の形態は、電源設計手法として有効な技術である。
【００５８】
（実施の形態２）
半導体装置の周辺回路領域では、例えば異電位で動作する入出力回路がある場合や対ノイズ面等から電源を意図的に分離したい場合等がある。本実施の形態２は、そのような場合の対策を説明するもので、半導体装置の周辺回路に対して電源電圧を供給するための第１の周回電源配線を局所的に切り離し、その局所的に切り離された周回電源配線部分を、第１の周回電源配線とは別の第２の周回電源配線として使用する場合について説明する。この第１、第２の周回電源配線に供給される電源電圧は同じでも異なっていても良いが、電源電圧の供給源が異なっており、第１、第２の周回電源配線は互いに独立した電源系統となっている。このような場合、周辺回路に電源電圧を供給する第１、第２の周回電源配線は、各々を見ると環状ではなくなるが、これは本実施の形態の長所を損なうものではないため、本実施の形態の応用例として考えられる。
【００５９】
図４５は、本実施の形態２の半導体装置の周辺回路領域の周回電源配線ＶＲの一例を簡略化して示している。ここでは、周辺回路領域Ｂの周回電源配線ＶＲが、第１の周回電源配線ＶＲ１ａ，ＶＲ１ｂと、第２の周回電源配線ＶＲ３ａ，３ｂとに分かれている場合が例示されている。第１の周回電源配線ＶＲ１ａ，１ｂは、前記したように、例えば３．３Ｖ程度の電源電圧（周回電源配線ＶＲ１ａは高電位で周回電源配線ＶＲ１ｂは基準電位）を周辺回路に供給するための電源配線である。また、第２の周回電源配線ＶＲ３ａ，３ｂは、例えば２．５Ｖ程度の電源電圧を周辺回路に供給するための電源配線である。周回電源配線ＶＲ３ａは高電位で、例えば２．５Ｖ程度、周回電源配線ＶＲ３ｂは基準電位で、例えば０Ｖ程度を供給する。この場合も周辺回路の電源用のパッドＰＤは、電源配線ＶＬＢ１を通じて第１、第２の周回電源配線ＶＲ１ａ，１ｂ，３ａ，３ｂと直接電気的に接続されている。また、内部回路の電源用のパッドＰＤも、電源配線ＶＬＢ１を通じて内部回路領域Ａに近い周回電源配線ＶＲ２ａ，ＶＲ２ｂと直接電気的に接続されている。また、図４６は、本実施の形態２の半導体装置の周辺回路領域Ｂのさらに具体的な拡大平面図を示している。領域Ｇは、例えば３．３Ｖ系の電源電圧供給用の周回電源配線ＶＲが配置された領域を示し、領域Ｈは、例えば２．５Ｖ系の電源電圧供給用の周回電源配線ＶＲが配置された領域を示している。領域Ｇ，Ｈの各々の周回電源配線ＶＲは、互いに電気的に切り離され独立して電源供給がなされるようになっている。
【００６０】
本実施の形態２によれば、周辺回路領域に異電位で動作する入出力回路や対ノイズ面等から電源を意図的に分離した構造等を有する半導体装置においても、パッドＰＤから周辺回路（例えば動作電圧が３．３Ｖ系の周辺回路および２．５Ｖ系の周辺回路）および内部回路への電源配線経路での電圧降下を低減でき、電源供給の安定性を向上させることができるので、その半導体装置の性能を向上させることができる。
【００６１】
（実施の形態３）
図４７〜図４９は本発明の他の実施の形態である半導体装置を示している。図４７は本実施の形態３の半導体装置を構成する半導体チップ１Ｃの一例の全体平面図、図４８は図４７のアナログ回路部分の一例の要部拡大平面図、図４９は図４８のＹ１５−Ｙ１５線の断面図を示している。なお、図４８では図面を見易くするために最上の配線層の直下の配線層の配線を黒く塗りつぶして示している。
【００６２】
本実施の形態３の半導体装置は、例えば同一の半導体チップ１Ｃの内部回路領域Ａにデジタル回路領域ＤＣＡとアナログ回路領域ＡＣＡとの両方が配置された混在型の半導体装置である。各パッドＰＤと周回電源配線ＶＲとの接続状態は、前記実施の形態１，２と同様なので説明を省略する。アナログ回路領域ＡＣＡには、電位の異なる２種類の電源配線が配置されている。一方は、電源配線ＶＬＢ４および電源配線ＶＬＢ５を有する電源系統である。他方は、電源配線ＶＬＢ６，ＶＬＢ７を有する電源系統である。これらの電源配線ＶＬＢ４，ＶＬＢ５，ＶＬＢ６，ＶＬＢ７は、最上の配線層に形成されたパッドＰＤと同様にアルミニウムを主体とする材料で構成されている。一方の電源系統の複数本の電源配線ＶＬＢ４は、最内周の周回電源配線ＶＲ２ｅと一体的に形成された高電位供給用の電源配線である。また、電源配線ＶＬＢ５は、周回電源配線ＶＲ２ｃと一体的に形成された基準電位供給用の電源配線である。電源配線ＶＬＢ５は、平面櫛歯状に形成されており、その歯が上記電源配線ＶＬＢ４と噛み合うように配置されている。
【００６３】
他方の電源系統の電源配線ＶＬＢ６は、例えば基準電位供給用の電源配線であり、電源配線ＶＬＢ７は、例えば高電位供給用の電源配線である。電源配線ＶＬＢ６，ＶＬＢ７は、各々が櫛歯状に形成され、その各々の櫛歯が噛み合うようにアナログ回路領域ＡＣＡに配置されている。本実施の形態３では、アナログ回路がデジタル回路に比べてノイズに弱いので、アナログ回路の電源を強化するために、アナログ回路の一部の電源をデジタル回路の電源から切り離すとともに、その切り離されたアナログ回路の電源についても前記実施の形態１，２で説明したように、パッドＰＤから直接供給されるような構成とされている。すなわち、電源用のパッドＰＤは電源配線ＶＬＢ１を通じてアナログ回路用の電源配線ＶＬＢ６，ＶＬＢ７と直接電気的に接続されている。これにより、パッドＰＤからアナログ回路まで電源経路での電圧降下を低減できるので、アナログ回路に対して安定した電源供給が可能となる。その結果、アナログ回路をノイズに対して強い構成にすることができる。したがって、半導体装置の動作信頼性を向上させることが可能となる。
【００６４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６５】
例えば配線層のうち最もシート抵抗が低い層が最上の配線層でない場合は、シート抵抗が最も小さい配線層に周回電源配線やパッドを配置し、その周回電源配線とパッドとを接続する。例えば最上の配線層に電源用のパッドが配置され、シート抵抗が最も低い配線層に周回電源配線が配置される場合には、上記電源用のパッドをスルーホールを通じて周回電源配線と電気的に接続するようにしても良い。また、最もシート抵抗の小さい配線層にパッドおよび周回電源配線の両方を配置してそのパッドおよび周回電源配線を前記実施の形態のように直接接続しても良い。電源セルや入出力回路セルについては、周回電源配線を構成するために有するパターンを最もシート抵抗の低い配線層で置き換え、迂回配線パターンも適当な配線層を用いて置き換えることにより容易に応用できる。
【００６６】
また、前記実施の形態では、最上の配線層とその直下の配線層との材料が異なる場合について説明したが、これに限定されるものではなく、最上の配線層とその直下の配線層のシート抵抗値に差がある場合に本実施の形態で説明した技術を適用できる。例えば最上の配線層もその直下の配線層も同じアルミニウムを主体とする材料または銅を主体とする材料で構成されていても、その各々の配線のシート抵抗値が異なれば本実施の形態の方法を適用することで安定した電源供給を可能とする上で効果がある。
【００６７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である論理回路を有する半導体装置に適用した場合について説明したが、それに限定されるものではなく、例えばＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）またはフラッシュメモリ（ＥＥＰＲＯＭ；Ｅｌｅｃｔｒｉｃ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）等のようなメモリ回路を有する半導体装置や上記メモリ回路と論理回路とを同一基板に設けている混載型の半導体装置にも適用できる。
【００６８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００６９】
すなわち、複数の外部端子と、第１回路領域の外周に沿うように配置された複数の電源配線とを同一の配線層で直接接続することにより、半導体装置の電源供給の安定性を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である外部端子および電源配線の接続状態を示す半導体チップの一例の要部平面図である。
【図２】図１のＸ１−Ｘ１線の配線層の要部断面図である。
【図３】図１のＹ１−Ｙ１線の配線層の要部断面図である。
【図４】本発明の一実施の形態である外部端子および周回電源配線の接続状態を示す半導体チップの一例の要部平面図である。
【図５】図４のＸ２−Ｘ２線の配線層の要部断面図である。
【図６】図４のＹ２−Ｙ２線の配線層の要部断面図である。
【図７】本発明者が検討した半導体装置の電源供給方式を比較のために示した説明図である。
【図８】本発明の一実施の形態である半導体装置の電源供給方式の説明図である。
【図９】本発明の一実施の形態である半導体装置を構成する半導体チップの全体平面図である。
【図１０】図９の半導体チップの入出力回路セルの模式的な要部平面図である。
【図１１】図１０に電源配線を付加して示した半導体チップの要部平面図である。
【図１２】図１１のＹ３−Ｙ３線の最上の配線層およびその直下の配線層の要部断面図である。
【図１３】図９の半導体チップの電源セルの一例の模式的な要部平面図である。
【図１４】図１３のＹ４−Ｙ４線の最上の配線層およびその直下の配線層の要部断面図である。
【図１５】図１３のＹ５−Ｙ５線の最上の配線層およびその直下の配線層の要部断面図である。
【図１６】図１３のＹ６−Ｙ６線の最上の配線層およびその直下の配線層の要部断面図である。
【図１７】図１３のＹ７−Ｙ７線の最上の配線層およびその直下の配線層の要部断面図である。
【図１８】図１３のＸ３−Ｘ３線の最上の配線層およびその直下の配線層の要部断面図である。
【図１９】図１３のＸ４−Ｘ４線の最上の配線層およびその直下の配線層の要部断面図である。
【図２０】図９の半導体チップの電源セルの他の例の模式的な要部平面図である。
【図２１】図２０のＹ８−Ｙ８線の最上の配線層およびその直下の配線層の要部断面図である。
【図２２】図２０のＹ９−Ｙ９線の最上の配線層およびその直下の配線層の要部断面図である。
【図２３】図２０のＹ１０−Ｙ１０線の最上の配線層およびその直下の配線層の要部断面図である。
【図２４】図２０のＹ１１−Ｙ１１線の最上の配線層およびその直下の配線層の要部断面図である。
【図２５】本発明の一実施の形態である半導体装置の周辺回路領域の入出力回路セルおよび電源セルの配置例を示す半導体チップの要部平面図である。
【図２６】図２５のＸ５−Ｘ５線の断面図である。
【図２７】図２５のＸ６−Ｘ６線の断面図である。
【図２８】図２５のＸ７−Ｘ７線の断面図である。
【図２９】図２５の半導体装置の電源供給の様子を示す半導体チップの要部平面図である。
【図３０】電源セルを隣り合わせて配置しない場合に生じる不具合の説明図である。
【図３１】内側の周回電源配線に接続される電源セルＶＣから先に入出力回路セルの一群の両端に隣接して配置させた場合に生じる不具合の説明図である。
【図３２】本発明の一実施の形態である半導体装置の最上の配線層を示した半導体チップの全体平面図である。
【図３３】図３２の半導体チップの要部拡大平面図である。
【図３４】図３２の半導体チップの角部の要部拡大平面図である。
【図３５】図３２の半導体装置の電源配線の接続状態を説明するための半導体チップの要部拡大平面図である。
【図３６】図３５のＹ１２−Ｙ１２線の最上の配線層およびその直下の配線層の断面図である。
【図３７】図３５のＹ１３−Ｙ１３線の最上の配線層およびその直下の配線層の断面図である。
【図３８】図３５のＹ１４−Ｙ１４線の最上の配線層およびその直下の配線層の断面図である。
【図３９】本発明の一実施の形態である半導体装置の内部回路領域における要部断面図である。
【図４０】電源用のパッドと各周回電源配線との接続状態を本発明の実施の形態と本発明者が検討した技術とで比較して模式的に示した説明図である。
【図４１】図４０のパスＰ１の要部斜視図である。
【図４２】図４１の切断面Ｅ１の断面図である。
【図４３】図４０のパスＰ２の要部斜視図である。
【図４４】図４３の切断面Ｅ２の断面図である。
【図４５】本発明の他の実施の形態である半導体装置の半導体チップの全体平面図である。
【図４６】本発明の他の実施の形態である半導体装置の要部拡大平面図である。
【図４７】本発明のさらに他の実施の形態である半導体装置の半導体チップの全体平面図である。
【図４８】図４７の半導体装置の要部拡大平面図である。
【図４９】図４８のＹ１５−Ｙ１５線の最上の配線層およびその直下の配線層の断面図である。
【符号の説明】
１Ｃ　半導体チップ
１Ｓ　半導体基板
２，２ａ，２ａ１，２ａ２，２ｂ　層間絶縁膜
３　表面保護膜
３ａ〜３ｃ　絶縁膜
４　分離部
５ａ〜５ｃ　絶縁膜
６　絶縁膜
７　コンタクトホール
８ａ〜８ｃ　プラグ
９ａ，９ｂ　絶縁膜
１０ａ〜１０ｈ　絶縁膜
１１ａ〜１１ｈ　絶縁膜
１２ａ，１２ｂ　導体膜
１３ａ　導体膜
５０　ボンディングパッド
５１　半導体基板
５２　層間絶縁膜
５３　ボンディングワイヤ
５４　電源配線
５５　第１層配線
ＰＤ　ボンディングパッド（第２配線、外部端子）
ＰＤ１ａ，ＰＤ１ｂ　ボンディングパッド（第２配線、外部端子）
ＰＤ２ａ，ＰＤ２ｂ　ボンディングパッド（第２配線、外部端子）
ＶＲ，ＶＲ１ａ，ＶＲ１ｂ　周回電源配線（第２配線、第１電源配線）
ＶＲ１ｃ，ＶＲ１ｄ，ＶＲ１ｅ　周回電源配線（第２配線、第１電源配線）
ＶＲ１ｆ，ＶＲ１ｇ，ＶＲ１ｈ　周回電源配線（第２配線、第１電源配線）
ＶＲ２ａ，ＶＲ２ｂ　周回電源配線（第２配線、第１電源配線）
ＶＲ２ｃ，ＶＲ２ｄ　周回電源配線（第２配線、第１電源配線）
ＶＲ２ｅ，ＶＲ２ｆ　周回電源配線（第２配線、第１電源配線）
ＶＲＡ，ＶＲＢ　接続配線（第２配線）
ＶＬＡ１，ＶＬＡ２，ＶＬＡ３，ＶＬＡ４，ＶＬＡ５　電源配線（第１配線）
ＶＬＢ１　電源配線（第２配線、第２電源配線）
ＶＬＢ２　電源配線（第２配線、第３電源配線、第４電源配線）
ＶＬＢ３，ＶＬＢ４，ＶＬＢ５，ＶＬＢ６，ＶＬＢ７　電源配線（第２配線）
ＴＨ，ＴＨａ，ＴＨｂ，ＴＨｃ，ＴＨｄ，ＴＨｅ　スルーホール
ＴＨ１〜ＴＨ５　スルーホール
Ａ　内部回路領域（第１回路領域）
Ｂ　周辺回路領域
Ｂ１　入出力回路領域
Ｂ２　ボンディングパッド領域
Ｖ　電源領域
Ｓ　信号領域
ＷＲ　ボンディングワイヤ
ＮＷＬ　ｎウエル
ＰＷＬ　ｐウエル
Ｉ／Ｏ，Ｉ／Ｏ１，Ｉ／Ｏ２　入出力回路セル
ＥＳＤ　保護回路領域
ＯＢ　出力バッファ回路領域
ＩＢ　入力バッファ回路
ＬＳ　レベルシフタ回路領域
ＳＬ１　信号配線
Ｑｐ　ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑｎ　ｎチャネル型のＭＩＳ・ＦＥＴ
ＡＣＡ　アナログ回路領域
ＤＣＡ　デジタル回路領域
【図１】
2004111796.tif 000003
【図２】
2004111796.tif 000004
【図３】
2004111796.tif 000005
【図４】
2004111796.tif 000006
【図５】
2004111796.tif 000007
【図６】
2004111796.tif 000008
【図７】
2004111796.tif 000009
【図８】
2004111796.tif 000010
【図９】
2004111796.tif 000011
【図１０】
2004111796.tif 000012
【図１１】
2004111796.tif 000013
【図１２】
2004111796.tif 000014
【図１３】
2004111796.tif 000015
【図１４】
2004111796.tif 000016
【図１５】
2004111796.tif 000017
【図１６】
2004111796.tif 000018
【図１７】
2004111796.tif 000019
【図１８】
2004111796.tif 000020
【図１９】
2004111796.tif 000021
【図２０】
2004111796.tif 000022
【図２１】
2004111796.tif 000023
【図２２】
2004111796.tif 000024
【図２３】
2004111796.tif 000025
【図２４】
2004111796.tif 000026
【図２５】
2004111796.tif 000027
【図２６】
2004111796.tif 000028
【図２７】
2004111796.tif 000029
【図２８】
2004111796.tif 000030
【図２９】
2004111796.tif 000031
【図３０】
2004111796.tif 000032
【図３１】
2004111796.tif 000033
【図３２】
2004111796.tif 000034
【図３３】
2004111796.tif 000035
【図３４】
2004111796.tif 000036
【図３５】
2004111796.tif 000037
【図３６】
2004111796.tif 000038
【図３７】
2004111796.tif 000039
【図３８】
2004111796.tif 000040
【図３９】
2004111796.tif 000041
【図４０】
2004111796.tif 000042
【図４１】
2004111796.tif 000043
【図４２】
2004111796.tif 000044
【図４３】
2004111796.tif 000045
【図４４】
2004111796.tif 000046
【図４５】
2004111796.tif 000047
【図４６】
2004111796.tif 000048
【図４７】
2004111796.tif 000049
【図４８】
2004111796.tif 000050
【図４９】
2004111796.tif 000051