(57)【要約】【課題】半導体素子の測定に用いられるパッケージであって、接続されるべきプリント配線板に対向するようにダイパッドの裏側面に搭載される半導体素子を、ダイパッドの表側面に搭載されるとして測定する場合と同一の治具やソフトウェアを用いて測定できるパッケージを提供する。【解決手段】本発明の測定用パッケージは、セラミックから成るパッケージ本体（３４）と、パッケージ本体（３４）から引き出される複数の測定リード（３６）とを備える。パッケージ本体（３４）は、その内部に、半導体素子を搭載する平坦な搭載パッドを有する。パッケージ本体（３４）の表面には、搭載パッドの片側の面に対向する開口部と、その開口部を覆う蓋（３８）とが設けられ、パッケージ本体（３４）は、開口部から搭載パッドの上記片側の面まで延びる空洞部分を有する。測定リード（３６）は、パッケージ本体（３４）の周囲から蓋（３８）を有する表面側に引き出される。【選択図】        図２
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【特許請求の範囲】
【請求項１】
半導体素子が収納可能なパッケージであって、
セラミックから成るパッケージ本体と、前記パッケージ本体から引き出される複数の第１のリードとを備え、
前記パッケージ本体は、その本体内部に、前記半導体素子を搭載する平坦な搭載パッドを有し、
前記パッケージ本体の表面において、前記搭載パッドの片側の面（以下、「搭載パッドの第１の搭載面」という。）に対向する位置に第１の開口部が設けられ、
前記パッケージ本体は、前記第１の開口部から前記搭載パッドの第１の搭載面まで延びる空洞部分を有し、
前記第１のリードは、前記パッケージ本体の周囲から前記パッケージ本体の前記第１の開口部を有する第１の表面側に引き出されることを特徴とする半導体素子用パッケージ。
【請求項２】
さらに、前記パッケージ本体の表面において、前記搭載パッドの前記第１の搭載面の裏面である第２の搭載面に対向する位置に、第２の開口部が設けられ、
前記パッケージ本体は、前記第２の開口部から前記搭載パッドの第２の搭載面まで延びる空洞部分を有することを特徴とする請求項１に記載の半導体素子用パッケージ。
【請求項３】
さらに、前記パッケージ本体の周囲から前記パッケージ本体の前記第１の表面に対向する第２の表面側に引き出される複数の第２のリードを備える請求項１に記載の半導体素子用パッケージ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば多層半導体素子の測定に用いられるパッケージに関する。
【０００２】
【従来の技術】
従来、半導体素子の電気的特性の測定に用いられる測定用パッケージとして、セラミックパッケージが用いられてきた。セラミックパッケージは、量産される他のパッケージよりもケース自体が大きいので容易に半導体素子を収納できる。セラミックパッケージは、セラミックから成るパッケージ本体とそのパッケージ本体から引き出される複数の測定リードとを備える。一般的に、パッケージ本体は矩形型で、長方形の主面の中央部に蓋を有し、その蓋を開けて露出する内部のダイパッドに半導体素子を搭載できるようになっている。通常、パッケージ本体には蓋が１つだけ設けられ、ダイパッドの一方の面にのみ半導体素子を搭載できる。パッケージ本体の表面において、蓋を有する面を第１の面、その第１の面に対向する面を第２の面とすると、測定リードは、パッケージ本体の周囲（側面）から、第２の面側に引き出される。
【０００３】
例えば、従来のセラミックパッケージには、蓋の裏面にも半導体素子を取り付け可能とし、２つの半導体素子を同じパッケージに収納するものがある（例えば、特許文献１参照。）。
【０００４】
一方、近年、２以上の半導体素子を積層して１つのパッケージに収納するマルチチップパッケージ（ＭＣＰ）が盛んに開発されている。これは、半導体素子の高密度実装を可能にし、軽量化および小型化が求められる携帯電話等の携帯小型機器に利用される。このＭＣＰにおいて、ダイパッドの両面に半導体素子が搭載される場合がある。同一の半導体素子であっても、その半導体素子が搭載されるダイパッドの面が異なると、一方の半導体素子から他方を見たときに半導体素子の左右が逆になる。従って、測定リードと半導体素子の電極パッドとの接続が、ダイパッドの表面および裏面側で、ダイパッドの平面に関して鏡面対称であるとき、それら２つの半導体素子について、素子内部の部品と測定リードが接続されるプリント配線板（配線パターン）との接続関係が異なってしまう。これにより、同一の半導体素子であっても、搭載されるダイパッドの面によって、その半導体素子を、コア品およびミラー品として区別する。通常、ＭＣＰにおいて、接続されるプリント配線板に対向するように位置される半導体素子をミラー品、ミラー品が搭載されたダイパッドの面の裏面に搭載される半導体素子をコア品という（半導体素子をダイパッドのそれぞれの面に搭載する場合の素子内部の部品の配置は、それら２つの場合の配置を同一平面上に並べたときに、鏡面対称である）。
【０００５】
【特許文献１】
特開平７−２２１２１１号公報（第２頁、図１）
【０００６】
【発明が解決しようとする課題】
従来のセラミックパッケージは、ダイパッドの一方の主面にしか半導体素子を搭載できず、半導体素子をコア品としてしか測定できない、つまり、ミラー品として測定できないという問題があった。また、測定できたとしても、測定用テスターのソフトウェアを変更する必要があり、非常に手間がかかるという問題があった。
【０００７】
さらに、ＭＣＰとしてパッケージングされた半導体素子を測定できることが望まれる。
【０００８】
さらに、１つの半導体素子をコア品およびミラー品の両方の場合で測定することができることが望まれる。
【０００９】
本発明の目的は、パッケージ内においてダイパッドの両面いずれにも搭載される半導体素子を、それぞれの場合について、同一の治具およびソフトウェアを用いて評価測定できるパッケージを提供することである。
【００１０】
【課題を解決するための手段】
本発明による半導体素子用パッケージは、半導体素子が収納可能なパッケージである。そのパッケージは、セラミックから成るパッケージ本体と、前記のパッケージ本体から引き出される複数の第１のリードとを備える。前記のパッケージ本体は、その本体内部に、前記の半導体素子を搭載する平坦な搭載パッドを有し、前記のパッケージ本体の表面において、前記の搭載パッドの片側の面（搭載パッドの第１の搭載面）に対向する位置に第１の開口部が設けられ、前記のパッケージ本体は、前記の第１の開口部から前記の搭載パッドの第１の搭載面まで延びる空洞部分を有する。また、前記の第１のリードは、前記のパッケージ本体の周囲から前記のパッケージ本体の前記の第１の開口部を有する第１の表面側に引き出される。
【００１１】
【発明の実施の形態】
以下に、添付の図面を参照して、本発明の実施の形態の測定用パッケージについて説明する。
実施の形態１．
図１は、マルチチップパッケージ（以下、「ＭＣＰ」という。）の構造を図式的に示す断面図である。図１において、ＭＣＰ２は、パッケージ本体４と、パッケージ本体４の周囲のうち対向する２辺から引き出された複数のリード６とを備える。パッケージ本体４の内部中央には、平坦なダイパッド８が位置される。ダイパッド８の一方の搭載面には、第１の半導体チップ１０および第２の半導体チップ１２が積層されて搭載される。また、ダイパッド８の他方の搭載面（上述の搭載面の裏面）には、第３の半導体チップ１４が搭載される。半導体チップとダイパッド、および、積層される２つの半導体チップ同士は、それぞれ、導電性接着剤１６を介して接続される。リード６（パッケージ本体４の内部に位置する部分）と各々の半導体チップの電極パッド（図示されない）は、ワイヤボンディングにより、金属ワイヤ１８を介して電気的に接続される。ここで、リードと半導体チップの電極パッドとの接続は、ダイパッド８の表面側および裏面側で、ダイパッド８の平面に関して鏡面対称である。パッケージ本体４は、ＭＣＰ２をプリント配線板（配線パターン）に接続した場合にそのプリント配線板に対向する側の第１の表面２０、および、その第１の表面２０に対向する第２の表面２２を備える。リード６は、パッケージ本体４の周囲から、第１の表面２０側に引き出される。従って、ＭＣＰ２においては、第１の半導体素子１０および第２の半導体素子１２はコア品、第３の半導体素子１４はミラー品である。以下に、ミラー品である第３の半導体チップ１４を測定する場合の測定用セラミックパッケージについて説明する。
【００１２】
図２は、ＭＣＰにおけるミラー品を測定する場合の測定用パッケージの概観図である。図２において、測定用パッケージ３２は、セラミックから成るパッケージ本体３４と、パッケージ本体３４から引き出された複数の測定リード３６とを備える。パッケージ本体３４は、矩形型であり、その周囲の４辺のうち対向する２辺（長辺）から測定リード３６が引き出される。また、パッケージ本体３４の対向する２つの長方形の主面のうち一方の主面の中央部に、蓋３８が設けられている（以下、パッケージ本体３４において蓋３８が設けられた主面を、「パッケージ本体３４の第１の主面４０」という。）。測定リード３６は、パッケージ本体３４の周囲から第１の主面４０に平行に引き出され、パッケージ本体３４の周囲近傍でパッケージ本体３４の第１の主面４０側にほぼ直角に折り曲げられ、その第１の主面４０に垂直に延びる。
【００１３】
図３は、図２の測定用パッケージの図式的な断面図である。図３を参照すると、パッケージ本体３４は、その内部中央に平坦なダイパッド４２を有する。ダイパッド４２は、その両面が、パッケージ本体３４の第１の主面４０に平行になるように位置される。また、パッケージ本体３４の表面において、そのダイパッド４２の一方の面（以下、「ダイパッドの第１の搭載面」という。）に対向する位置に、開口部が設けられる。その開口部は、セラミックから成る蓋３８で覆われる。さらに、パッケージ本体３４は、その開口部からダイパッド４２の第１の搭載面まで延びる空洞部分４４を有する（パッケージ本体３４の内部において、空洞部分４４以外はセラミックで占められる。）。空洞部分４４の断面は、開口部の形状および大きさに一致し、空洞部分４４内には、ダイパッド４２の第１の搭載面の一部が露出する。これにより、測定用パッケージ２４に半導体素子を収納する場合、蓋３８を開けて露出するダイパッド４２の第１の搭載面に半導体素子を搭載できる。結果として、セラミックパッケージ３２は、第３の半導体チップ１４をミラー品として収納できる。図３に示されるように、半導体チップ１４とダイパッド４２は、導電性接着剤４６を介して接続される。また、測定リード３６と半導体チップ１４は、ワイヤボンディングにより、金属ワイヤ４８を介して電気的に接続される。
【００１４】
図４は、図２の測定用パッケージ３２を、図２における矢印Ａの方向から見た上面図である。図４においては、蓋３８が開けられ、ダイパッド４２に搭載された半導体チップ１４が露出している。図４は、測定リード３６と半導体チップ１４との接続を詳細に示す。半導体チップ１４をダイパッド４２に搭載する際には、空洞部分４４に露出した測定リード３６の各々の端子と半導体チップ１４の対応する電極パッド５０とを、金属ワイヤ４８を用いて、ワイヤボンディングする。これは、以下に述べられる他の実施の形態の測定用パッケージにおいても同様である。なお、図３の断面図においては、簡単のために、測定リード３６と半導体チップ１４との接続がより図式的に示されている。これは、以下で示される測定用パッケージの断面図においても同様である。
【００１５】
本実施の形態による半導体素子の測定用パッケージにより、接続されるべきプリント配線板に対向するようにダイパッドに搭載される半導体素子（ミラー品）についても測定を行うことができる。
【００１６】
実施の形態２．
図５は、本発明の実施の形態２による半導体素子測定用パッケージの概観図である。図５において、測定用パッケージ５２は、セラミックから成るパッケージ本体５４と、パッケージ本体５４から引き出された複数の測定リード５６とを備える。パッケージ本体５４は、矩形型であり、その周囲の４辺のうち対向する２辺（長辺）から測定リード５６が引き出される。また、パッケージ本体５４の対向する２つの長方形の主面のうち一方の主面の中央部に、蓋５８が設けられている（以下、パッケージ本体５４において蓋５８が設けられた主面を、「パッケージ本体５４の第１の主面６０」という。）。測定リード５６は、パッケージ本体５４の周囲から第１の主面６０に平行に引き出され、パッケージ本体５４の周囲近傍でパッケージ本体５４の第１の主面６０側にほぼ直角に折り曲げられ、その第１の主面６０に対して垂直に延びる。さらに、図５を参照すると、本実施の形態による測定用パッケージ５２は、パッケージ本体５４の第１の主面６０に対向する主面（以下、「パッケージ本体５４の第２の主面６２」という。）に、第２の蓋６４を備える。
【００１７】
図６は、図５の測定用パッケージ５２の図式的な断面図である。図６において、図３に示された測定用パッケージ３２（実施の形態１による測定用パッケージ）と同一の構成要素には、同一の符号を付し、これらについては説明を省略する。本実施の形態による測定用パッケージ５２においては、その第２の主面６２において、ダイパッド４２の第１の搭載面の裏面（以下、「ダイパッド４２の第２の搭載面」という。）に対向する位置に開口部とその開口部を覆う第２の蓋６４とが設けられる。さらに、パッケージ本体５４は、ダイパッド４２の第２の搭載面と第２の主面６２の間に、空洞部分６６を有する（パッケージ本体５４の内部において、空洞部分４４，６６以外はセラミックで占められる。）。空洞部分６６の断面は、第２の主面６２に設けられた開口部の形状および大きさに一致し、空洞部分６６内には、ダイパッド４２の第２の搭載面の一部が露出する。これにより、測定用パッケージ５４に半導体素子を収納する場合、蓋５８を開けて露出するダイパッド４２の第１の搭載面および蓋６４を開けて露出するダイパッド４２の第２の搭載面、つまり、ダイパッド４２の両面に半導体素子を搭載できる。結果として、セラミックパッケージ５２は、コア品として動作する半導体素子およびミラー品として動作する半導体素子を同時に収納できる。
【００１８】
本実施の形態による半導体素子の測定用パッケージによれば、ダイパッドの両面に半導体素子を搭載して、半導体素子の測定を行うことができる。つまり、ＭＣＰにおける半導体素子の測定を行うことができる。従って、ミラー品の半導体素子を測定する場合、コア品と同時にパッケージングした状態で測定を行うことができる。
【００１９】
実施の形態３．
図７は、本発明の実施の形態３による半導体素子測定用パッケージの概観図である。図７おいて、図２に示された測定用パッケージ（実施の形態１による測定用パッケージ）と同一の構成要素には、同一の符号を付し、これらの構成要素については説明を省略する。本実施の形態による測定用パッケージ７２が、実施の形態１による測定用パッケージ３２と異なる点は、パッケージ本体３４の周囲のうち対向する２辺（測定リード３６が引き出される２辺と同一）から、パッケージ本体３４の第１の主面４０に対向する第２の主面側に、複数の測定リード７６が引き出される点である。
【００２０】
図８は、図７の測定用パッケージ７２の図式的な断面図である。図８において、図３に示された測定用パッケージ３２（実施の形態１による測定用パッケージ）と同一の構成要素には、同一の符号を付し、これらについては説明を省略する。図８を参照すると、測定リード３６および測定リード７８は、パッケージ本体３４の周囲から引き出された１つの測定リードを、パッケージ本体３４の周囲近傍で２方向に分岐することにより得られる。測定リード７６は、ダイパッド４２に平行な面に関して、測定リード３６と対称に配置される。
【００２１】
このセラミックパッケージ７２のダイパッド４２に半導体素子を搭載して半導体素子の評価測定を行うとき、半導体素子をコア品として測定する場合は、測定リード７６を用い、半導体素子をミラー品として測定する場合は、測定リード３６を用いる。具体的に説明すると、半導体素子をコア品として測定する場合は、測定リード７６をＩＣテスタに設けられたソケットの所定の穴に差し込み、半導体素子をミラー品として測定する場合は、測定リード３６をＩＣテスタに設けられたソケットの所定の穴に差し込む。図９は、セラミックパッケージ７２内に収納された半導体素子の、コア品またはミラー品としての測定を説明する図である。図９の（１）および図９の（２）は、同一の半導体素子を、それぞれ、コア品およびミラー品としてＩＣテスタに設置する様子を同じ地点から見た図である。図９の（１）および図９の（２）において、ＩＣテスタの位置は固定されている。図９の（１）において、例えば、パッケージ本体３４の周囲のうち一辺（以下、「第１の辺」という。）から引き出された測定ピン７６の列７６Ａは、上記ソケットの所定の穴に差し込まれる。同じ半導体素子をミラー品として測定する場合は、このセラミックパッケージ７２を１８０度回転させることにより、図９の（１）において測定ピン７６の列７６Ａが差し込まれていた穴に、パッケージ本体３４の第１の辺に対向する辺（以下、「第２の辺」という。）から引き出された測定ピン３６の列３６Ｂが差し込まれる。
【００２２】
本実施の形態による半導体素子の測定用パッケージによれば、半導体素子を、同一のパッケージを用いて、コア品としてもミラー品としても測定できる。つまり、半導体素子をパッケージ内のダイパッドの両面どちらに搭載する場合であっても、その半導体素子の測定が行える。また、ダイパッドの一方の面に搭載されている半導体素子を、ダイパッドの他方の面に搭載し直す等の煩雑な作業を必要とせずに、半導体素子の測定が行える。
【００２３】
【発明の効果】
本発明による半導体素子用パッケージは、半導体素子が収納可能なパッケージであって、セラミックから成るパッケージ本体と、パッケージ本体から引き出される複数の第１のリードとを備え、パッケージ本体は、その本体内部に、半導体素子を搭載する平坦な搭載パッドを有し、パッケージ本体の表面において、搭載パッドの片側の面（搭載パッドの第１の搭載面）に対向する位置に第１の開口部が設けられ、パッケージ本体は、第１の開口部から搭載パッドの第１の搭載面まで延びる空洞部分を有し、第１のリードは、パッケージ本体の周囲からパッケージ本体の第１の開口部を有する第１の表面側に引き出されるので、接続されるべきプリント配線板に対向するようにダイパッドの裏側面に搭載される半導体素子を、ダイパッドの表側面に搭載されるものとして測定する場合と同一の治具やソフトウェアを用いて測定できる。
【図面の簡単な説明】
【図１】ＭＣＰの構造を図式的に示す断面図。
【図２】本発明による実施の形態１の測定用セラミックパッケージを示す概観図。
【図３】図２の測定用セラミックパッケージの断面図。
【図４】図２の測定用セラミックパッケージの上面図。
【図５】本発明の実施の形態２による測定用セラミックパッケージを示す概観図。
【図６】図５の測定用セラミックパッケージの断面図。
【図７】本発明の実施の形態３による測定用セラミックパッケージを示す概観図。
【図８】図７の測定用セラミックパッケージの断面図。
【図９】（１）は、半導体素子をコア品としてＩＣテスタに設置する様子を示す図、（２）は、半導体素子をミラー品としてＩＣテスタに設置する様子を示す図。
【符号の説明】
３２  測定用セラミックパッケージ、  ３４  パッケージ本体、  ３６  測定リード、  ３８  蓋
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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