(57)【要約】【課題】ＯＮ膜やＯＮＯ膜等の多層絶縁膜を低温で高品質に形成し、信頼性の高い半導体記憶装置及び製造方法を提供する。【解決手段】シリコン領域１０１上に下部シリコン酸化膜１０２を形成した後、例えば熱ＣＶＤ法により下部シリコン酸化膜１０２上にシリコン膜１０３を形成する。続いて、シリコン膜１０３をプラズマ窒化法により完全に窒化し、シリコン窒化膜１０４に置き換える。続いて、シリコン窒化膜１０４の表層をプラズマ酸化法により酸化し、当該表層を上部シリコン酸化膜１０５に置き換え、下部シリコン酸化膜１０２、シリコン窒化膜１０４、及び上部シリコン酸化膜１０５からなる多層絶縁膜であるＯＮＯ膜１１１を形成する。【選択図】　図１
2004095918.tif 000002
【特許請求の範囲】
【請求項１】
下部シリコン酸化膜を形成する工程と、
前記下部シリコン酸化膜上にシリコン膜を形成する工程と、
前記シリコン膜をプラズマ窒化法により完全に窒化し、前記下部シリコン酸化膜上にシリコン窒化膜を形成する工程と
を含み、
少なくとも前記下部シリコン酸化膜及び前記シリコン窒化膜を含む多層絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン窒化膜の表面をプラズマ酸化法により酸化し、上部シリコン酸化膜を形成する工程を更に含み、
前記下部シリコン酸化膜、前記シリコン窒化膜、及び前記上部シリコン酸化膜からなる前記多層絶縁膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコン窒化膜がメモリセルの電荷蓄積膜であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記多層絶縁膜をメモリセルにおける浮遊ゲートと制御ゲートとの間に設けられる誘電体膜として形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記プラズマ酸化法により、前記上部シリコン酸化膜とともに、周辺回路領域にゲート絶縁膜を同時形成することを特徴とする請求項２〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記シリコン窒化膜を、窒素を含むソースガスの雰囲気中でマイクロ波によりプラズマを励起して窒素ラジカルを発生させ、窒化処理を行なうことにより形成することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記上部シリコン酸化膜を、酸素を含むソースガスの雰囲気中でマイクロ波によりプラズマを励起して酸素ラジカルを発生させ、酸化処理を行なうことにより形成することを特徴とする請求項２〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
シリコン領域の表面をプラズマ窒化法により窒化し、シリコン窒化膜を形成する工程と、
前記シリコン窒化膜の表面及び前記シリコン領域の前記シリコン窒化膜との界面を同時にプラズマ酸化法により酸化し、前記表面に上部シリコン酸化膜を、前記界面に下部シリコン酸化膜を同時形成する工程と
を含み、
前記下部シリコン酸化膜、前記シリコン窒化膜、及び前記上部シリコン酸化膜からなる多層絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項９】
下部シリコン酸化膜を形成する工程と、
前記下部シリコン酸化膜上にＣＶＤ法によりシリコン窒化膜を形成する工程と、
前記シリコン窒化膜の表面をプラズマ酸化法により酸化する工程と
を含み、
前記下部シリコン酸化膜、前記シリコン窒化膜、及び上部シリコン酸化膜からなる多層絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板と、
前記半導体基板上に形成され、電荷捕獲機能を有するシリコン窒化膜を含む絶縁膜と、
前記絶縁膜を介して前記半導体基板上に形成されたゲート電極と、
前記半導体基板に形成された一対の不純物拡散層と
を含むメモリセルを有し、
前記シリコン窒化膜は、マイクロ波励起のプラズマ窒化のみ又は前記プラズマ窒化を含む一連の工程により形成されてなる均一且つ緻密構造の窒化膜であることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、窒化膜を含むゲート絶縁膜又は誘電体膜を有する半導体装置の製造方法、及びその窒化膜に電荷を蓄積することにより情報を保持することが可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置のメモリセルにおいて、シリコン酸化膜上にシリコン窒化膜が積層されてなるＯＮ膜や、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜が順次積層されてなるＯＮＯ膜が用いられている。
【０００３】
ＯＮ膜やＯＮＯ膜等の多層絶縁膜（以下、単に多層絶縁膜と記す場合がある。）は、メモリセル毎に電荷蓄積部である島状の浮遊ゲートを有するフローティングゲート型の不揮発性半導体メモリ（以下、単にフローティングゲート型メモリと記す。）においては、高誘電率で低リーク電流の容量絶縁膜として用いられ、シリコン窒化膜を電荷蓄積部とするＳＯＮＯＳ型やＭＮＯＳ型の不揮発性半導体メモリ（以下、単にＳＯＮＯＳ型（ＭＮＯＳ型）メモリと記す。）においては、当該電荷蓄積部のゲート絶縁膜として用いられている。
【０００４】
【発明が解決しようとする課題】
近時では、半導体メモリの微細化及び高性能化の要請が更に高まる傾向にあり、これに伴い多層絶縁膜の形成に際して、以下のような深刻な諸問題が浮上している。
【０００５】
−水素発生の影響−
ＳＯＮＯＳやＭＮＯＳ型メモリ等におけるＯＮＯ膜及びＯＮ膜の最下層の下部シリコン酸化膜はトンネル酸化膜として機能するものであり、極めて高い信頼性が要求されることから、一般にドライ酸化においては１０００℃以上、ウェット酸化においては８００℃以上の温度条件におけるシリコン表面の熱酸化により形成される。
【０００６】
続いて、下部シリコン酸化膜上に、電荷蓄積部となるシリコン窒化膜が形成される。これは、アンモニアとシランを原料ガスとした熱ＣＶＤ法により堆積され、高い均一性が要求されることに加え、以下の理由から、温度条件は７００℃〜９００℃の高温に設定される。
【０００７】
ここで、ＳＯＮＯＳ型メモリについて、シリコン窒化膜の堆積温度と高温放置による閾値（Ｖｔ）シフトとの関係を調べた結果を図３６に示す。この特性図に示すように、シリコン窒化膜の堆積温度が高いほどＶｔシフト量が低下し良好となることが判る。これは、以下の原因によるものと推察される。
【０００８】
シリコン窒化膜の形成に際して、原料ガスから多量の水素が生成され、シリコン窒化膜の堆積と同時に下部シリコン酸化膜内に侵入し、これと同時にシリコン窒化膜中にも多量の水素が閉じ込められる。ここで、多層絶縁膜としてＯＮＯ膜を形成する場合においては、更にシリコン室化膜の表面を熱酸化することにより上部シリコン酸化膜を形成するが、高温で長時間の熱処理を要するためにシリコン窒化膜中に閉じ込められていた水素が拡散し、下部シリコン酸化膜内に侵入する。この下部シリコン酸化膜への水素の侵入に起因して、下部シリコン酸化の膜質劣化を招来することが判明している。
【０００９】
シリコン窒化膜の堆積温度が高いとシリコン窒化膜中に閉じ込められる水素が少なくなり、後続の工程で拡散による下部シリコン酸化膜への水素の侵入量が低減する。これにより、Ｖｔシフト量が低下するものと考えられる。従って、水素発生を抑制して下部シリコン酸化膜の膜質を向上させ、良好なＶｔシフトを得るには、シリコン窒化膜をできるだけ高温で形成することが必要である。
【００１０】
このことは、フローティングゲート型メモリでも同様であり、多層絶縁膜の形成に高温を要することから、浮遊ゲートを通して水素が下層シリコン酸化膜に到達し、これにより下層シリコン酸化膜のトンネル酸化膜としての品質の劣化を招くことになる。
【００１１】
−高温プロセスの影響−
このように、電荷蓄積膜又は誘電体膜として機能するシリコン窒化膜を含む多層絶縁膜を形成するには高温の温度条件を要するが、これは以下に示すように素子の微細化を妨げる。
【００１２】
多層絶縁膜を有する前記各メモリでは、例えばＬＯＣＯＳ法やＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法により素子分離構造を形成する場合、基板に不純物を導入してウェルを形成した後に多層絶縁膜を形成することになるが、このときの上記した高温処理により、ウェルの不純物が熱拡散してしまい、素子の微細化が困難となる。
【００１３】
特に、埋め込みビットライン兼用のソース／ドレインを有するメモリにおいては、前記高温処理による不純物の熱拡散を防止すべく、多層絶縁膜を形成した後にソース／ドレインを形成すると、不純物のイオン注入により多層絶縁膜に欠陥を生じ、リーク電流の増加や信頼性の低下を招くという問題がある。
【００１４】
このように、半導体メモリの更なる微細化及び高性能化を図るべく、ＯＮ膜やＯＮＯ膜等の多層絶縁膜を熱ＣＶＤ法及び熱酸化法により形成するも、高温処理が必須となるために素子の微細化を妨げ、高性能の半導体メモリの実現が困難であるという現況にある。
【００１５】
本発明は、上記した課題に鑑みてなされたものであり、ＯＮ膜やＯＮＯ膜等の多層絶縁膜を低温で高品質に形成し、信頼性の高い半導体装置及び半導体記憶装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００１７】
本発明の半導体装置の製造方法は、下部シリコン酸化膜を形成する工程と、前記下部シリコン酸化膜上にシリコン膜を形成する工程と、前記シリコン膜をプラズマ窒化法により完全に窒化し、前記下部シリコン酸化膜上にシリコン窒化膜を形成する工程とを含み、少なくとも前記下部シリコン酸化膜及び前記シリコン窒化膜を含む多層絶縁膜を形成する。
【００１８】
本発明の半導体装置の製造方法は、シリコン領域の表面をプラズマ窒化法により窒化し、シリコン窒化膜を形成する工程と、前記シリコン窒化膜の表面及び前記シリコン領域の前記シリコン窒化膜との界面を同時にプラズマ酸化法により酸化し、前記表面に上部シリコン酸化膜を、前記界面に下部シリコン酸化膜を同時形成する工程とを含み、前記下部シリコン酸化膜、前記シリコン窒化膜、及び前記上部シリコン酸化膜からなる多層絶縁膜を形成する。
【００１９】
本発明の半導体装置の製造方法は、下部シリコン酸化膜を形成する工程と、前記下部シリコン酸化膜上にＣＶＤ法によりシリコン窒化膜を形成する工程と、前記シリコン窒化膜の表面をプラズマ酸化法により酸化する工程とを含み、前記下部シリコン酸化膜、前記シリコン窒化膜、及び上部シリコン酸化膜からなる多層絶縁膜を形成する。
【００２０】
本発明の半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、電荷捕獲機能を有するシリコン窒化膜を含む絶縁膜と、前記絶縁膜を介して前記半導体基板上に形成されたゲート電極と、前記半導体基板に形成された一対の不純物拡散層とを含むメモリセルを有し、前記シリコン窒化膜は、マイクロ波励起のプラズマ窒化のみ又は前記プラズマ窒化を含む一連の工程により形成されてなる均一且つ緻密構造の窒化膜である。
【００２１】
本発明の半導体記憶装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記絶縁膜を介して前記半導体基板上に形成された電荷蓄積機能を有する島状の浮遊ゲートと、前記浮遊ゲート上に形成された誘電体膜と、前記浮遊ゲート上に前記誘電体膜を介して形成された制御ゲートと、前記半導体基板に形成された一対の不純物拡散層とを含み、前記誘電体膜は、マイクロ波励起のプラズマ窒化のみ又は前記プラズマ窒化を含む一連の工程により形成されてなる均一且つ緻密構造のシリコン窒化膜を含む。
【００２２】
【発明の実施の形態】
−本発明の基本骨子−
先ず、本発明の基本骨子について説明する。
【００２３】
本発明では、製造プロセス全体を通じて低温条件、具体的には、ＲＴＡ等の１分以内程度での急速昇温、降温を行なう処理を除き、数分程度以上にわたって熱がかかる処理については、６００℃以下の低温条件で半導体記憶装置を製造することことを考慮し、このシリコン窒化膜を形成するに際して、高温を要するＣＶＤ法に替わり、励起したプラズマにより形成した窒化物のラジカルを用いた窒化処理（プラズマ窒化法）を採用する。更に、シリコン窒化膜のみならず、多層絶縁膜のシリコン酸化膜を同様にプラズマ酸化法により形成する。
【００２４】
このプラズマ窒化法は、Ｈｅ，Ｎｅ，Ａｒ，Ｋｒ，Ｘｅ，Ｒｎのうちの１種又は複数種の希ガスに加えて窒素原子を含むソースガス、例えば前記希ガスに加えてＮＨ３ガス、Ｎ２とＨ２の混合ガス及びＮ２ガスから選ばれた１種、又はＮＨ３ガスとＮ２ガスの混合ガス、又はＮＨ３ガス、Ｎ２及びＨ２の混合ガスを含む雰囲気中でマイクロ波によりプラズマを励起して窒化物ラジカル（ＮＨ＊ラジカル又はＮ＊ラジカル）を発生させ、窒化処理を行なう手法である。この手法によれば、２００℃〜６００℃程度の低温で緻密且つ良質のプラズマ窒化膜を得ることができる。なお、ソースガスの含有する希ガスとしては、Ａｒ，Ｋｒが好適であり、Ｋｒで最も良質のプラズマ窒化膜が得られる。また、水素を含有するものでは酸化レートが高い。
【００２５】
また、プラズマ酸化法は、Ｈｅ，Ｎｅ，Ａｒ，Ｋｒ，Ｘｅ，Ｒｎのうちの１種又は複数種の希ガスに加えて酸素原子を含むソースガス、例えば前記希ガスに加えてＯ２、Ｏ２とＨ２の混合ガス及びＨ２Ｏガスから選ばれた１種、またはＯ２とＨ２Ｏガスの混合ガス、またはＯ２、Ｈ２及びＨ２Ｏガスの混合ガスを含む雰囲気中でマイクロ波によりプラズマを励起して酸化物ラジカル（Ｏ＊ラジカル又はＯＨ＊ラジカル）を発生させ、酸化処理を行なう手法である。この手法によれば、２００℃〜６００℃程度の低温で緻密且つ良質のプラズマ酸化膜を得ることができる。なお、ソースガスの含有する希ガスとしては、Ａｒ，Ｋｒが好適であり、Ｋｒで最も良質のプラズマ窒化膜が得られる。また、水素を含有するものでは酸化レートが高い。
【００２６】
しかしながら、このプラズマ窒化法及びプラズマ酸化法を用いる場合、以下のような不都合がある。
通常、半導体メモリの製造に際して、メモリセル領域を含む全面にＯＮ膜やＯＮＯ膜等の多層絶縁膜を形成した後、周辺回路領域の多層絶縁膜を除去し、当該周辺回路領域に熱酸化によりゲート絶縁膜を形成する。この場合、メモリセル領域は多層絶縁膜で覆われており、そのシリコン窒化膜は基板表面に比べて酸化レートが１／３０以下と非常に遅いうえに、シリコン窒化膜がＯ２を通さないため、多層絶縁膜の上部シリコン酸化膜が僅かに増加するに留まる。この事情は、ゲート絶縁膜として酸窒化膜を形成する場合でも同様であり、シリコン窒化膜がＮ２ＯやＮＯを通さないため、メモリセルの多層絶縁膜はさほど影響を受けない。
【００２７】
ところが、周辺回路領域のゲート絶縁膜を形成する際に、上述したプラズマ酸化法やプラズマ窒化法を用いようとすると、Ｏ＊ラジカル又はＯＨ＊ラジカルの酸化力、又はＮＨ＊ラジカル又はＮ＊ラジカルの窒化力が極めて強いため、ゲート絶縁膜としてシリコン酸化膜を形成する場合にはメモリセルの多層絶縁膜のシリコン窒化膜が酸化され、ゲート絶縁膜としてシリコン酸窒化膜を形成する場合には更に多層絶縁膜のシリコン酸化膜が窒化されてしまう。このとき、例えば多層絶縁膜のシリコン窒化膜が酸化されてなるシリコン酸化膜の成長レートは、シリコン基板を酸化して形成されるシリコン酸化膜の成長レートの約０．８倍と同程度であるため、シリコン窒化膜がシリコン酸化膜に（又はシリコン酸化膜がシリコン窒化膜に）置き換わることになる。
【００２８】
本発明者は、プラズマ窒化法やプラズマ酸化法を用いて低温で緻密且つ良質の多層絶縁膜を形成するも、水素の発生を伴わず、しかも周辺回路、特にそのゲート絶縁膜を多層絶縁膜との関係で不都合を生ぜしめることなくプラズマ窒化法により首尾良く形成することを考慮し、以下に示す発明の諸態様に想到した。
【００２９】
（第１の態様）
始めに、第１の態様について説明する。図１は、第１の態様を説明するための模式図である。ここでは、メモリセル領域にＯＮＯ膜を、周辺回路領域にゲート絶縁膜を形成する場合をモデルに採り例示する。
【００３０】
本態様では、先ず図１（ａ）に示すように、シリコン半導体基板のメモリセル領域、又はこのメモリセル領域に形成された多結晶シリコン膜或いはアモルファスシリコン（ａ−Ｓｉ）膜（例えば島状の浮遊ゲート）であるシリコン領域１０１上に下部シリコン酸化膜１０２を形成した後、例えば熱ＣＶＤ法により下部シリコン酸化膜１０２上にシリコン膜１０３を形成する。シリコン膜１０３としては、多結晶シリコン膜でもａ−Ｓｉ膜でも良いが、ａ−Ｓｉ膜の場合、５７５℃以下、例えば５３０℃の低温条件で成長させることができる。原料ガスとしては水素原子を含むシランが一般に用いられるが、アンモニアを含まないために水素の発生が少ない。但し、堆積ムラによる言わば「空隙」の発生を抑止するため、シリコン膜１０３を５ｎｍ以上の膜厚に形成する必要がある。
【００３１】
続いて、図１（ｂ）に示すように、シリコン膜１０３を上述のプラズマ窒化法により完全に窒化し、シリコン窒化膜１０４に置き換える。このときの温度条件は５３０℃以下の低温、例えば４００℃で良好な処理が可能である。この低温処理により、シリコン窒化膜中の水素が脱離し、下部シリコン酸化膜へ拡散することを抑止することができる。更には、ラジカルとしてＮ＊ラジカルのみを発生させるようにすれば、そもそも原料ガスに水素を用いることなくプラズマ処理を行なうことが可能となる。
【００３２】
続いて、図１（ｃ）に示すように、シリコン窒化膜１０４の表層を上述のプラズマ酸化法により酸化し、当該表層を上部シリコン酸化膜１０５に置き換え、下部シリコン酸化膜１０２、シリコン窒化膜１０４、及び上部シリコン酸化膜１０５からなる多層絶縁膜であるＯＮＯ膜１１１を形成する。上部シリコン酸化膜１０５の形成時の温度条件は５３０℃以下の低温、例えば４００℃で良好な処理が可能である。更には、ラジカルとしてＯ＊ラジカルのみを発生させるようにすれば、原料ガスに水素を用いることなくプラズマ処理を行なうことが可能となる。
【００３３】
このとき、前記プラズマ酸化法により、上部シリコン酸化膜１０５とともに半導体基板の周辺回路領域にゲート絶縁膜１１２を同時形成するようにしても良い。これにより、熱履歴を低温且つ短時間化し、素子の微細化に対応することができる。この場合、従来のようにＯＮＯ膜を形成した後に周辺回路領域のゲート絶縁膜を形成する場合と異なり、ＯＮＯ膜１１１の形成途中（下部シリコン酸化膜１０２及びシリコン窒化膜１０４が形成された状態）で上部シリコン酸化膜１０５の形成のためのプラズマ酸化によりゲート絶縁膜１１２を同時形成するため、プラズマ酸化の強い酸化力による影響を懸念する必要はない。
【００３４】
ここで、上部シリコン酸化膜１０５についてプラズマ酸化の強い酸化力による影響を懸念する必要がないのは、膜厚を制御する必要はあるものの、同時に酸化することにより余分に酸化しないことに基づき、下部シリコン酸化膜１０２について下地へのラジカル到達による酸化を懸念する必要がないのは、適当な膜厚を選んでいることに基づく。ここで、上部シリコン酸化膜１０５を形成する際に、下部シリコン酸化膜１０２及びシリコン窒化膜１０４の合計膜厚が１５ｎｍ程度以上あれば良い。
【００３５】
（第２の態様）
次に、第２の態様について説明する。図２は、第２の態様を説明するための模式図である。ここでも、メモリセル領域にＯＮＯ膜を、周辺回路領域にゲート絶縁膜を形成する場合をモデルに採り例示する。
【００３６】
本態様では、先ず図２（ａ）に示すように、シリコン半導体基板のメモリセル領域、又はこのメモリセル領域に形成された多結晶シリコン膜或いはａ−Ｓｉ膜（例えば島状の浮遊ゲート）であるシリコン領域２０１の表層を上述のプラズマ窒化法により窒化し、シリコン窒化膜２０２を形成する。このときの温度条件は５３０℃以下の低温、例えば４００℃で良好な処理が可能である。この低温処理により、シリコン窒化膜中の水素が脱離し、下部シリコン酸化膜へ拡散することを抑止することができる。更には、ラジカルとしてＮ＊ラジカルのみを発生させるようにすれば、原料ガスに水素を用いることなくプラズマ処理を行なうことが可能となる。
【００３７】
続いて、図２（ｂ）に示すように、シリコン窒化膜２０２の表層を上述のプラズマ酸化法により酸化する。このとき、上記のプラズマ窒化によりシリコン窒化膜２０２を１５ｎｍ以下の膜厚に形成しておくことにより、シリコン窒化膜２０２の表層のみならずシリコン領域２０１のシリコン窒化膜２０２との界面も酸化され、下部シリコン酸化膜２０３、シリコン窒化膜２０２、及び上部シリコン酸化膜２０４からなる多層絶縁膜であるＯＮＯ膜２１１が形成される。下部シリコン酸化膜２０３及び上部シリコン酸化膜２０５の形成時の温度条件は５３０℃以下の低温、例えば４００℃で良好な処理が可能である。更には、ラジカルとしてＯ＊ラジカルのみを発生させるようにすれば、原料ガスに水素を用いることなくプラズマ処理を行なうことが可能となる。
【００３８】
このとき、第１の態様と同様に、前記プラズマ酸化法により、下部シリコン酸化膜２０３及び上部シリコン酸化膜２０５とともに半導体基板の周辺回路領域にゲート絶縁膜２１２を同時形成するようにしても良い。これにより、熱履歴を低温且つ短時間化し、素子の微細化に対応することができる。この場合、従来のようにＯＮＯ膜を形成した後に周辺回路領域のゲート絶縁膜を形成する場合と異なり、ＯＮＯ膜２１１の形成途中（シリコン窒化膜２０２が形成された状態）で下部シリコン酸化膜２０３及び上部シリコン酸化膜２０５の形成のためのプラズマ酸化によりゲート絶縁膜２１２を同時形成するため、プラズマ酸化の強い酸化力をうまく利用することができる。
【００３９】
本態様では、ＯＮＯ膜を形成するに際して、ＣＶＤ法を全く使用せずにシリコンから直接的に窒化膜及び酸化膜を形成するため、リーク電流の少ない極めて高品質のＯＮＯ膜を形成することができる。
【００４０】
（第３の態様）
次に、第３の態様について説明する。図３は、第３の態様を説明するための模式図である。ここでも、メモリセル領域にＯＮＯ膜を、周辺回路領域にゲート絶縁膜を形成する場合をモデルに採り例示する。
【００４１】
本態様では、先ず図３（ａ）に示すように、シリコン半導体基板のメモリセル領域、又はこのメモリセル領域に形成された多結晶シリコン膜或いはａ−Ｓｉ膜（例えば島状の浮遊ゲート）であるシリコン領域３０１上に下部シリコン酸化膜３０２を形成した後、例えば熱ＣＶＤ法又はプラズマＣＶＤ法により下部シリコン酸化膜３０２上にシリコン窒化膜３０３を形成する。ＣＶＤ法により形成されたシリコン窒化膜は多くの格子欠陥を含むため、これを電荷蓄積膜として用いる場合に適している。
【００４２】
続いて、図３（ｂ）に示すように、シリコン窒化膜３０３の表層を上述のプラズマ酸化法により酸化し、当該表層を上部シリコン酸化膜３０４に置き換え、下部シリコン酸化膜３０２、シリコン窒化膜３０３、及び上部シリコン酸化膜３０４からなる多層絶縁膜であるＯＮＯ膜３１１を形成する。上部シリコン酸化膜３０４の形成時の温度条件は５３０℃以下の低温、例えば４００℃で良好な処理が可能である。更には、ラジカルとしてＯ＊ラジカルのみを発生させるようにすれば、原料ガスに水素を用いることなくプラズマ処理を行なうことが可能となる。
【００４３】
このとき、前記プラズマ酸化法により、上部シリコン酸化膜３０４とともに半導体基板の周辺回路領域にゲート絶縁膜３１２を同時形成するようにしても良い。これにより、熱履歴を低温且つ短時間化し、素子の微細化に対応することができる。この場合、従来のようにＯＮＯ膜を形成した後に周辺回路領域のゲート絶縁膜を形成する場合と異なり、ＯＮＯ膜３１１の形成途中（下部シリコン酸化膜３０２及びシリコン窒化膜３０３が形成された状態）で上部シリコン酸化膜３０４の形成のためのプラズマ酸化によりゲート絶縁膜３１２を同時形成するため、プラズマ酸化の強い酸化力をうまく利用することができる。
【００４４】
−具体的な諸実施形態−
以下、上述した本発明の基本骨子を踏まえ、具体的な諸実施形態について説明する。
【００４５】
（第１の実施形態）
本実施形態では、埋め込みビットライン型のＳＯＮＯＳ構造の半導体記憶装置を開示する。なお便宜上、当該半導体記憶装置の構造をその製造方法と共に説明する。
【００４６】
この半導体記憶装置は、メモリセル領域のＳＯＮＯＳトランジスタがプレーナ型とされており、周辺回路領域にはＣＭＯＳトランジスタが形成されてなるものである。
図４〜図１３は、本実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。ここで、各図の（ａ）がメモリセル領域（コア領域）、（ｂ）が周辺回路領域を示しており、（ａ）の左側がゲート電極（ワードライン）に平行な断面（Ｘ断面）、右側がゲート電極に垂直な断面（Ｙ断面）にそれぞれ対応している。
【００４７】
先ず、図４に示すように、周辺回路領域１２に素子分離構造を形成し、素子活性領域を画定する。
ここでは、いわゆるＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法により、ｐ型シリコン半導体基板１の周辺回路領域１２における素子分離領域に溝を形成し、この溝を絶縁物で充填してＳＴＩ素子分離構造２を形成して素子活性領域を画定する。なお、本実施形態ではプレーナ型のメモリを開示するため、コア領域には素子分離構造を形成しない。
【００４８】
続いて、周辺回路領域１２にウェル３，４，５を形成する。
具体的には、ｎ型領域については、周辺回路領域１２のｎ型領域のみにｎ型不純物、例えばリン（Ｐ）や砒素（Ａｓ）等をイオン注入した後、アニール処理により不純物を熱拡散させ、ｎ型領域にｎウェル３を形成する。他方、ｐ型領域については、周辺回路領域１２のｐ型領域のみに先ずｎ型不純物、例えばリン（Ｐ）や砒素（Ａｓ）等を深くイオン注入し、続いてｐ型不純物、例えばホウ素（Ｂ）をｎ型不純物よりも浅くイオン注入した後、アニール処理により不純物を熱拡散させ、ｐ型領域でトリプルウェル構造となるように、深いｎウェル４及び当該ｎウェル４内にｐウェル５を形成する。
【００４９】
続いて、半導体基板１のコア領域１１にビットライン拡散層６を形成する。
具体的には、リソグラフィーによりビットライン形状のレジストマスク（不図示）を形成し、これをマスクとしてｎ型不純物、ここでは砒素（Ａｓ）をイオン注入する。ここでは、ビットライン抵抗を低減するため、２．０×１０１４（／ｃｍ２）以上のドーズ量でイオン注入する。これにより、ソース／ドレインと兼用のビットライン拡散層６が形成される。
【００５０】
続いて、前記レジストマスクを灰化処理等により除去した後、周辺回路領域１２のｐ型領域のみを覆うレジストマスク（不図示）を形成し、これをマスクとして閾値調節用のホウ素（Ｂ）のイオン注入を施す（符号４１で示す。）。なお、このイオン注入はｐ型領域のみに限らず、ｎ型領域にも適用しても良い。
【００５１】
続いて、灰化処理等により前記レジストマスクを除去し、ＨＦ処理により、コア領域１１及び周辺回路領域１２の各素子活性領域におけるシリコン表面を露出させた後、多層絶縁膜であるＯＮＯ膜を形成する。
【００５２】
ここで、ＯＮＯ膜の形成には、マイクロ波励起のプラズマ酸化法及びプラズマ窒化法を用いる。
具体的には、図１４に示すようなラジアルラインスロットアンテナを備えたプラズマ処理装置を用いてプラズマ酸化処理及びプラズマ窒化処理を行なう。このプラズマ処理装置１０００は、クラスターツール１００１に連通されたゲートバルブ１００２と、被処理体Ｗ（本実施形態では半導体基板１）を載置し、プラズマ処理時に被処理体Ｗを冷却する冷却ジャケット１００３を備えたサセプタ１００４を収納可能な処理室１００５と、処理室１００５に接続されている高真空ポンプ１０６と、マイクロ波源１０１０と、アンテナ部材１０２０と、このアンテナ部材１０２０と共にイオンプレーティングを構成するバイアス用高周波電源１００７及びマッチングボックス１００８と、ガス供給リング１０３１，１０４１を有するガス供給系１０３０，１０４０と、被処理体Ｗの温度制御を行なう温度制御部１０５０とを含み構成されている。
【００５３】
マイクロ波源１０１０は、例えば、マグネトロンからなり、通常２．４５ＧＨｚのマイクロ波（例えば、５ｋＷ）を発生することができる。マイクロ波は、その後、モード変換器１０１２により伝送形態がＴＭ、ＴＥ又はＴＥＭモードなどに変換される。
【００５４】
アンテナ部材１０２０は、温調板１０２２と、収納部材１０２３と、誘電板１０２５とを有している。温調板１０２２は、温度制御装置１０２１に接続され、収納部材１０２３は、遅波材１０２４と遅波材１０２４に接触するスロット電極（不図示）とを収納している。このスロット電極は、ラジアルラインスロットアンテナ（ＲＬＳＡ）又は超高能率平面アンテナと称される。但し、本実施形態ではその他の形式のアンテナ、例えば一層構造導波管平面アンテナ、誘電体基板平行平板スロットアレーなどを適用しても良い。
【００５５】
上記構成のプラズマ処理装置を用いて本実施形態のＯＮＯ膜を形成するには、先ず、図５に示すように、プラズマ酸化法により素子活性領域のシリコン表面に下部シリコン酸化膜２１を形成する。
具体的には、Ａｒ及びＯ２を含み水素を含まないソースガスを用い、４５０℃の温度条件でソースガスに３．５ｋＷのマイクロ波を照射することにより酸素ラジカル（Ｏ＊）を発生させて酸化処理を行い、下部シリコン酸化膜２１を形成する。なお、プラズマ酸化処理に替わって熱酸化法やＣＶＤ酸化法により下部シリコン酸化膜を形成するようにしても良い。
【００５６】
続いて、図６に示すように、熱ＣＶＤ法により、ＳｉＨ４を原料ガスとして５３０℃の温度条件で下部シリコン酸化膜２１上にアモルファスシリコン（ａ−Ｓｉ）膜３１を膜厚９ｎｍ程度に堆積する。この場合、ａ−Ｓｉ膜の替わりに多結晶シリコン膜を形成しても良い。
【００５７】
そして、図７に示すように、プラズマ窒化法によりａ−Ｓｉ膜３１を完全に窒化し、下部シリコン酸化膜２１上にシリコン窒化膜２２を形成する。
具体的には、Ｎ２及びＡｒを含み水素を含まないソースガスを用い、４５０℃の温度条件でソースガスに３．５ｋＷのマイクロ波を照射することにより窒素ラジカル（Ｎ＊）を発生させて窒化処理を行い、膜厚９ｎｍ程度のａ−Ｓｉ膜３１を完全に窒化し尽くして膜厚１８ｎｍ程度のシリコン窒化膜２２に置き換える。
【００５８】
そして、プラズマ酸化法により、シリコン窒化膜２２の表層を酸化し、上部シリコン酸化膜を形成する。本実施形態では、当該プラズマ酸化により、コア領域１１の上部シリコン酸化膜とともに、周辺回路領域１２に各ゲート絶縁膜を形成する。
【００５９】
具体的には、図８に示すように、先ずコア領域１１のみをレジストマスク（不図示）で覆い、これをマスクとしてドライエッチングにより周辺回路領域１２に形成されたシリコン窒化膜２２を除去し、続いてＨＦ処理により周辺回路領域１２に形成された下部シリコン酸化膜２１を除去して、周辺回路領域１２における半導体基板１の表面を露出させる。
【００６０】
続いて、前記レジストマスクを灰化処理等により除去した後、図９に示すように、Ａｒ及びＯ２を含み水素を含まないソースガスを用い、４５０℃の温度条件でソースガスに３．５ｋＷのマイクロ波を照射することにより酸素ラジカル（Ｏ＊）を発生させて酸化処理を行い、コア領域１１ではシリコン窒化膜２２の表層を酸化してシリコン酸化膜３０を形成し、それと同時に周辺回路領域１２では膜厚８ｎｍ程度のシリコン酸化膜３２を形成する。
【００６１】
続いて、図１０に示すように、周辺回路領域１２の薄膜ゲート絶縁膜を形成する部分、ここではｎ型領域のみを露出させるレジストマスク（不図示）を形成し、これをマスクとしてＨＦ処理を施し、ｎ型領域のシリコン酸化膜３２を除去する。
【００６２】
続いて、前記レジストマスクを灰化処理等により除去した後、図１１に示すように、上述したプラズマ酸化法により、露出した半導体基板１の表面に膜厚７ｎｍ程度のシリコン酸化膜を形成するに相当する酸化処理を行なう。このとき、コア領域１１では、シリコン窒化膜２２の表層が更に酸化されてシリコン酸化膜に置き換えられ、結果として膜厚１０ｎｍ程度となる上部シリコン酸化膜２３が形成され、それと同時に周辺回路領域１２では、ｎ型領域に膜厚７ｎｍ程度の薄膜のゲート絶縁膜２４が、ｐ型領域に前述した膜厚８ｎｍ程度相当（シリコン酸化膜３２）のプラズマ酸化を経た膜厚７ｎｍ程度相当のプラズマ酸化により、結果として膜厚１３ｎｍ程度となるゲート絶縁膜２５がそれぞれ形成される。
【００６３】
このようにして、コア領域１１には、プラズマ酸化により形成された膜厚８ｎｍ程度の下部シリコン酸化膜２１、プラズマ窒化により形成され、その後の２度のプラズマ酸化により表層が膜減りした膜厚８ｎｍ程度の電荷蓄積膜であるシリコン窒化膜２２、及びプラズマ酸化により形成された上部シリコン酸化膜２３からなるＯＮＯ膜７が形成される。他方、周辺回路領域１２には、ｎ型領域に膜厚８ｎｍ程度の薄いゲート絶縁膜２４が、ｐ型領域には膜厚１３ｎｍ程度のゲート絶縁膜２５がそれぞれ形成される。
【００６４】
続いて、図１２に示すように、ＣＶＤ法によりコア領域１１及び周辺回路領域１２の全面に多結晶シリコン膜３３を形成する。
【００６５】
続いて、図１３に示すように、リソグラフィー及びそれに続くドライエッチングにより多結晶シリコン膜３３をパターニングし、コア領域１１及び周辺回路領域１２のｎ型領域とｐ型領域にゲート電極８をそれぞれ形成する。このとき、コア領域１１では、ゲート電極８をビットライン拡散層６と略直交するように形成する。
【００６６】
続いて、周辺回路領域１２にのみ、ソース／ドレイン９，１０を形成する。
具体的には、ｎ型領域について、ゲート電極８の両側における半導体基板１の表面にｎ型不純物をイオン注入し、エクステンション領域２６を形成する。他方、ｐ型領域について、ゲート電極８の両側における半導体基板１の表面にｐ型不純物をイオン注入し、エクステンション領域２７を形成する。
【００６７】
次に、ＣＶＤ法により全面にシリコン酸化膜を堆積した後、このシリコン酸化膜の全面を異方性エッチング（エッチバック）して、各ゲート電極８の両側面にのみシリコン酸化膜を残し、サイドウォール２８を形成する。
【００６８】
そして、ｎ型領域については、ゲート電極及びサイドウォール２８の両側における半導体基板１の表面にｎ型不純物をイオン注入し、エクステンション領域２６と一部重畳されてなる深いソース／ドレイン９を形成する。他方、ｐ型領域については、ゲート電極８及びサイドウォール２８の両側における半導体基板１の表面にｐ型不純物をイオン注入し、エクステンション領域２７と一部重畳されてなる深いソース／ドレイン１０を形成する。このとき、ソース／ドレイン９，１０の表面を露出させておき、サリサイドプロセスを行なって周辺回路領域１２のソース／ドレイン９，１０上及びゲート電極８上にシリサイド層を形成するようにしても良い。
【００６９】
しかる後、全面を覆う数層の層間絶縁膜、コンタクトホールやビアホール、各種配線層等を形成し、最上層に保護絶縁膜（共に不図示）を形成することにより半導体基板１上に、ＳＯＮＯＳ型のメモリセル及びＣＭＯＳトランジスタを有する周辺回路を備えた半導体記憶装置を多数形成する。そして、これを分割してパッケージ化することにより個々の半導体記憶装置を作製する。
【００７０】
以上説明したように、本実施形態によれば、電荷蓄積膜として機能するＯＮＯ膜７を低温で高品質に形成し、しかも周辺回路のゲート絶縁膜２４，２５をＯＮＯ膜７と共に首尾良く形成し、信頼性の高い低コストのＳＯＮＯＳ型の半導体記憶装置を実現することが可能となる。
【００７１】
（第２の実施形態）
本実施形態では、フローティングゲート型の半導体記憶装置を開示する。なお便宜上、当該半導体記憶装置の構造をその製造方法と共に説明する。
【００７２】
メモリセル領域にはフローティングゲート型トランジスタが形成され、周辺回路領域にはＣＭＯＳトランジスタが形成されてなるものである。
図１５〜図２６は、本実施形態によるフローティングゲート型トランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。なお、第１の実施形態で説明した構成部材等については便宜上、同符号を記す。ここで、図２０を除く各図の（ａ）がメモリセル領域（コア領域）、（ｂ）が周辺回路領域を示しており、（ａ）の左側が制御ゲート（ワードライン）に平行な断面（Ｘ断面）、右側が制御ゲートに垂直な断面（Ｙ断面）にそれぞれ対応し、図２０がＸ断面に対応している。
【００７３】
先ず、図１５に示すように、コア領域１１及び周辺回路領１２にそれぞれ素子分離構造を形成し、素子活性領域を画定する。
ここでは、いわゆるＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法により、ｐ型シリコン半導体基板１のコア領域１１及び周辺回路領域１２における素子分離領域に溝を形成し、この溝を絶縁物で充填してＳＴＩ素子分離構造２を形成し、各素子活性領域を画定する。
【００７４】
続いて、周辺回路領域１２にウェル３，４，５を形成する。
具体的には、ｎ型領域については、周辺回路領域１２のｎ型領域のみにｎ型不純物、例えばリン（Ｐ）や砒素（Ａｓ）等をイオン注入した後、アニール処理により不純物を熱拡散させ、ｎ型領域にｎウェル３を形成する。他方、ｐ型領域については、周辺回路領域１２のｐ型領域のみに先ずｎ型不純物、例えばリン（Ｐ）や砒素（Ａｓ）等を深くイオン注入し、続いてｎ型不純物、例えばホウ素（Ｂ）をｎ型不純物よりも浅くイオン注入した後、アニール処理により不純物を熱拡散させ、ｐ型領域でトリプルウェル構造となるように、深いｎウェル４及び当該ｎウェル４内にｐウェル５を形成する。
【００７５】
続いて、周辺回路領域１２のｐ型領域のみを覆うレジストマスク（不図示）を形成し、これをマスクとして閾値調節用のホウ素（Ｂ）のイオン注入を施す（符号４１で示す。）。なお、このイオン注入はｐ型領域のみに限らず、ｎ型領域にも適用しても良い。
【００７６】
続いて、図１６に示すように、前記レジストマスクを灰化処理等により除去した後、ＨＦ処理により、コア領域１１及び周辺回路領域１２の各素子活性領域におけるシリコン表面を露出させ、引き続いて熱酸化により各素子活性領域に膜厚１０ｎｍ程度のトンネル酸化膜４２を形成する。このトンネル酸化膜の形成には、低温化という観点からは熱酸化法の替わりに上述のプラズマ酸化法を用いても好適である。
【００７７】
続いて、図１７に示すように、熱ＣＶＤ法によりＳｉＨ４とＰＨ３を原料ガスとして５３０℃の温度条件で全面に膜厚９０ｎｍ程度のリン（Ｐ）ドープされてなるアモルファスシリコン（ａ−Ｓｉ）膜４３を堆積する。
【００７８】
続いて、図１８に示すように、リソグラフィー及びドライエッチングによりａ−Ｓｉ膜４３をパターニングし、後述のワードラインと垂直方向について個々に分断されてなる浮遊ゲート４４を形成する。このとき、周辺回路領域１２ではａ−Ｓｉ膜４３を全面的に残しておく。
【００７９】
続いて、誘電体膜として、多層絶縁膜であるＯＮＯ膜を形成する。
先ず、図１９に示すように、上述のプラズマ窒化法によりシリコン窒化膜４５を形成する。
具体的には、第１の実施形態と同様に、図１４に示すラジアルラインスロットアンテナを備えたプラズマ処理装置を用い、Ａｒ及びＮ２を含み水素を含まないソースガスを用い、４５０℃の温度条件でソースガスに３．５ｋＷのマイクロ波を照射することにより窒素ラジカル（Ｎ＊）を発生させてａ−Ｓｉ膜４３の表層を窒化処理し、膜厚１２ｎｍ程度のシリコン窒化膜４５を形成する。
【００８０】
続いて、図２０に示すように、上述のプラズマ酸化法によりシリコン窒化膜４５の上下に下部シリコン酸化膜４６及び上部シリコン酸化膜４７を同時形成する。
具体的には、Ａｒ及びＯ２を含み水素を含まないソースガスを用い、４５０℃の温度条件でソースガスに３．５ｋＷのマイクロ波を照射することにより酸素ラジカル（Ｏ＊）を発生させて酸化処理する。このとき、ａ−Ｓｉ膜４３のシリコン窒化膜４５との界面４ｎｍ程度を酸化膜に置き換えて下部シリコン酸化膜４６を形成すると同時に、シリコン窒化膜４５の上層５ｎｍ程度を酸化膜に置き換えて上部シリコン酸化膜４７を形成する。このとき、コア領域１１では、上記のプラズマ窒化及びプラズマ酸化により膜厚８１ｎｍ程度に膜減りした浮遊ゲート４４上に膜厚４ｎｍ程度の下部シリコン酸化膜４６、膜厚６ｎｍ程度に膜減りしたシリコン窒化膜４５、及び膜厚４ｎｍ程度の上部シリコン酸化膜４７からなるＯＮＯ膜５１が形成される。なお、以下の図２１〜図２６については、図示の便宜上、４５，４６，４７の３層を１層のＯＮＯ膜５１として簡易化して図示する。
【００８１】
続いて、図２１に示すように、ドライエッチングにより周辺回路領域１２のＯＮＯ膜５１及びａ−Ｓｉ膜４３を除去し、更にＨＦ処理により周辺回路領域１２の素子活性領域におけるシリコン表面を露出させる。
【００８２】
続いて、図２２に示すように、周辺回路領域１２の素子活性領域におけるシリコン表面を熱酸化し、膜厚８ｎｍ程度のシリコン酸化膜４８を形成する。このとき、熱酸化法による酸化力はさほど強くないため、コア領域１１のＯＮＯ膜５１の酸化は無視し得る程度のものである。
【００８３】
続いて、図２３に示すように、周辺回路領域１２の薄膜ゲート絶縁膜を形成する部分、ここではｎ型領域のシリコン酸化膜４８をＨＦ処理により除去する。
【００８４】
続いて、図２４に示すように、周辺回路領域１２のｎ型及びｐ型領域のシリコン表面に膜厚７ｎｍ程度のシリコン酸化膜を形成するに相当する熱酸化を施し、ｎ型領域には膜厚１０ｎｍ程度の薄膜のゲート絶縁膜４９を、ｐ型領域には膜厚８ｎｍ程度相当の熱酸化を経た１０ｎｍ程度の熱酸化により結果として膜厚１６ｎｍ程度となるゲート絶縁膜５０をそれぞれ形成する。
【００８５】
続いて、図２５に示すように、ＣＶＤ法により全面にａ−Ｓｉ膜５２を堆積した後、図２６に示すように、リソグラフィー及びドライエッチングによりａ−Ｓｉ膜５２（コア領域１１では更にａ−Ｓｉ膜４３）をパターニングし、コア領域１１には、誘電体膜であるＯＮＯ膜５１を介して浮遊ゲート４４と容量結合するワードラインとして機能する制御ゲート５３を、周辺回路領域１２にはＣＭＯＳトランジスタの構成要素となるゲート電極５４をそれぞれ形成する。このとき、ａ−Ｓｉ膜５２のドライエッチングにより、制御ゲート５３の形成と同時に浮遊ゲート４４の制御ゲート５３からはみ出した部分を除去する。
【００８６】
続いて、コア領域１１にのみエクステンション領域８１を形成する。
具体的には、制御ゲート５３の両側における半導体基板１の表面にｎ型不純物をイオン注入し、エクステンション領域８１を形成する。
【００８７】
続いて、周辺回路領域１２にのみエクステンション領域２６を形成する。
具体的には、ｎ型領域について、ゲート電極５４の両側における半導体基板１の表面にｎ型不純物をイオン注入し、エクステンション領域２６を形成する。他方、ｐ型領域について、ゲート電極５４の両側における半導体基板１の表面にｐ型不純物をイオン注入し、エクステンション領域２７を形成する。
【００８８】
次に、ＣＶＤ法により全面にシリコン酸化膜を堆積した後、このシリコン酸化膜の全面を異方性エッチング（エッチバック）して、各ゲート電極５４の両側面にのみシリコン酸化膜を残し、サイドウォール２８を形成する。
【００８９】
続いて、コア領域１１には、制御ゲート５３及びサイドウォール２８の両側における半導体基板１の表面にｎ型不純物をイオン注入し、エクステンション領域８１と一部重畳されてなる深いソース／ドレイン８２を形成する。
【００９０】
そして、周辺回路領域１２には、ｎ型領域については、ゲート電極及びサイドウォール２８の両側における半導体基板１の表面にｎ型不純物をイオン注入し、エクステンション領域２６と一部重畳されてなる深いソース／ドレイン９を形成する。他方、ｐ型領域については、ゲート電極５４及びサイドウォール２８の両側における半導体基板１の表面にｐ型不純物をイオン注入し、エクステンション領域２７と一部重畳されてなる深いソース／ドレイン１０を形成する。このとき、ソース／ドレイン９，１０の表面を露出させておき、サリサイドプロセスを行なって周辺回路領域１２のソース／ドレイン９，１０上及びゲート電極５４上にシリサイド層を形成するようにしても良い。
【００９１】
しかる後、全面を覆う数層の層間絶縁膜、コンタクトホールやビアホール、各種配線層等を形成し、最上層に保護絶縁膜（共に不図示）を形成することにより半導体基板１上に、フローティングゲート型のメモリセル及びＣＭＯＳトランジスタを有する周辺回路を備えた半導体記憶装置を多数形成する。そして、これを分割してパッケージ化することにより個々の半導体記憶装置を作製する。
【００９２】
以上説明したように、本実施形態によれば、誘電体膜として機能するＯＮＯ膜５１を低温で高品質に、しかもシリコン窒化膜の上下のシリコン酸化膜を同時形成し、工程数の削減を図りつつも信頼性の高い低コストのフローティングゲート型の半導体記憶装置を実現することが可能となる。
【００９３】
（第３の実施形態）
本実施形態では、埋め込みビットライン型のＳＯＮＯＳ構造の半導体記憶装置を開示する。なお便宜上、当該半導体記憶装置の構造をその製造方法と共に説明する。
【００９４】
この半導体記憶装置は、メモリセル領域のＳＯＮＯＳトランジスタがプレーナ型とされており、周辺回路領域にはＣＭＯＳトランジスタが形成されてなるものである。
図２７〜図３５は、本実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。なお、第１の実施形態で説明した構成部材等については便宜上、同符号を記す。ここで、各図の（ａ）がメモリセル領域（コア領域）、（ｂ）が周辺回路領域を示しており、（ａ）の左側がゲート電極（ワードライン）に平行な断面（Ｘ断面）、右側がゲート電極に垂直な断面（Ｙ断面）にそれぞれ対応している。
【００９５】
先ず、図２７に示すように、周辺回路領域１２にウェル３，４，５を形成する。
具体的には、ｎ型領域については、周辺回路領域１２のｎ型領域のみにｎ型不純物、例えばリン（Ｐ）や砒素（Ａｓ）等をイオン注入した後、アニール処理により不純物を熱拡散させ、ｎ型領域にｎウェル３を形成する。他方、ｐ型領域については、周辺回路領域１２のｐ型領域のみに先ずｎ型不純物、例えばリン（Ｐ）や砒素（Ａｓ）等を深くイオン注入し、続いてｎ型不純物、例えばホウ素（Ｂ）をｎ型不純物よりも浅くイオン注入した後、アニール処理により不純物を熱拡散させ、ｐ型領域でトリプルウェル構造となるように、深いｎウェル４及び当該ｎウェル４内にｐウェル５を形成する。
【００９６】
続いて、周辺回路領域１２に素子分離構造を形成し、素子活性領域を画定する。
ここでは、いわゆるＬＯＣＯＳ法により、ｐ型シリコン半導体基板１の周辺回路領域１２における素子分離領域にフィールド酸化膜６１を形成し、素子活性領域を画定する。なお、本実施形態ではプレーナ型のメモリを開示するため、コア領域には素子分離構造を形成しない。
【００９７】
続いて、周辺回路領域１２のｐ型領域のみを覆うレジストマスク（不図示）を形成し、これをマスクとして閾値調節用のホウ素（Ｂ）のイオン注入を施す（符号４１で示す。）。なお、このイオン注入はｐ型領域のみに限らず、ｎ型領域にも適用しても良い。
【００９８】
続いて、半導体基板１のコア領域１１にビットライン拡散層６を形成する。
具体的には、リソグラフィーによりビットライン形状のレジストマスク（不図示）を形成し、これをマスクとしてｎ型不純物、ここでは砒素（Ａｓ）をイオン注入する。ここでは、ビットライン抵抗を低減するため、２．０×１０１４（／ｃｍ２）以上のドーズ量でイオン注入する。これにより、ソース／ドレインと兼用のビットライン拡散層６が形成される。
【００９９】
続いて、灰化処理等により前記レジストマスクを除去し、ＨＦ処理により、コア領域１１及び周辺回路領域１２の各素子活性領域におけるシリコン表面を露出させた後、多層絶縁膜であるＯＮＯ膜を形成する。
【０１００】
具体的には、先ず図２８に示すように、上述のプラズマ酸化法により、素子活性領域のシリコン表面に下部シリコン酸化膜６２を形成する。
具体的には、図１４に示すようなラジアルラインスロットアンテナを備えたプラズマ処理装置において、Ａｒ及びＯ２を含み水素を含まないソースガスを用い、４５０℃の温度条件でソースガスに３．５ｋＷのマイクロ波を照射することにより酸素ラジカル（Ｏ＊）を発生させて酸化処理を行い、下部シリコン酸化膜６２を形成する。この下部シリコン酸化膜６２の形成には、熱酸化ではなくプラズマ酸化を用いることにより、低温で緻密な膜を形成でき、ビットライン拡散層６の不純物拡散を抑制することができる。
【０１０１】
続いて、図２９に示すように、下部シリコン酸化膜６２上に熱ＣＶＤ法によりシリコン窒化膜６３を形成する。
具体的には、熱ＣＶＤ法により、ＳｉＨ２Ｃｌ２及びＮＨ３を原料ガスとし、７３０℃の温度条件にて膜厚１５ｎｍ程度のシリコン窒化膜６３を堆積する。ここで、プラズマ窒化ではなく熱ＣＶＤを行なうことにより、ＳＯＮＯＳ型のメモリセルに適したトラップの多い電荷蓄積膜として機能するシリコン窒化膜を形成することができる。
【０１０２】
続いて、図３０に示すように、コア領域１１のみをレジストマスク（不図示）で覆い、これをマスクとしてドライエッチングにより周辺回路領域１２に形成されたシリコン窒化膜６３を除去し、続いてＨＦ処理により周辺回路領域１２に形成された下部シリコン酸化膜６２を除去して、周辺回路領域１２における半導体基板１の表面を露出させる。
【０１０３】
続いて、前記レジストマスクを灰化処理等により除去した後、プラズマ酸化法により、コア領域１１の上部シリコン酸化膜６４とともに、周辺回路領域１２にゲート絶縁膜２４，２５を形成する。
【０１０４】
具体的には、先ず図３１に示すように、Ａｒ及びＯ２を含み水素を含まないソースガスを用い、４５０℃の温度条件でソースガスに３．５ｋＷのマイクロ波を照射することにより酸素ラジカル（Ｏ＊）を発生させて酸化処理を行い、コア領域１１ではシリコン窒化膜６３の表層を酸化してシリコン酸化膜７０を形成し、それと同時に周辺回路領域１２では膜厚８ｎｍ程度のシリコン酸化膜３２を形成する。
【０１０５】
続いて、図３２に示すように、周辺回路領域１２の薄膜ゲート絶縁膜を形成する部分、ここではｎ型領域のみを露出させるレジストマスク（不図示）を形成し、これをマスクとしてＨＦ処理を施し、ｎ型領域のシリコン酸化膜３２を除去する。
【０１０６】
続いて、前記レジストマスクを灰化処理等により除去した後、図３３に示すように、上述したプラズマ酸化法により、露出した半導体基板１の表面に膜厚７ｎｍ程度のシリコン酸化膜を形成するに相当する酸化処理を行なう。このとき、コア領域１１では、シリコン窒化膜６３の表層が更に酸化されてシリコン酸化膜に置き換えられ、結果として膜厚１０ｎｍ程度となる上部シリコン酸化膜６４が形成され、それと同時に周辺回路領域１２では、ｎ型領域に膜厚７ｎｍ程度の薄膜のゲート絶縁膜２４が、ｐ型領域に前述した膜厚８ｎｍ程度相当（シリコン酸化膜３２）のプラズマ酸化を経た膜厚７ｎｍ程度相当のプラズマ酸化により、結果として膜厚１３ｎｍ程度となるゲート絶縁膜２５がそれぞれ形成される。
【０１０７】
このようにして、コア領域１１には、プラズマ酸化により形成された膜厚８ｎｍ程度の下部シリコン酸化膜６２、熱ＣＶＤにより形成され、その後の２度のプラズマ酸化により表層が膜減りした膜厚１０ｎｍ程度の電荷蓄積膜であるシリコン窒化膜６３、及びプラズマ酸化により形成された上部シリコン酸化膜２３からなるＯＮＯ膜７１が形成される。他方、周辺回路領域１２には、ｎ型領域に膜厚８ｎｍ程度の薄いゲート絶縁膜２４が、ｐ型領域には膜厚１３ｎｍ程度のゲート絶縁膜２５がそれぞれ形成される。
【０１０８】
続いて、図３４に示すように、ＣＶＤ法によりコア領域１１及び周辺回路領域１２の全面に多結晶シリコン膜３３を形成した後、タングステンシリサイド膜７２を形成する。
【０１０９】
続いて、図３５に示すように、リソグラフィー及びそれに続くドライエッチングにより多結晶シリコン膜３３及びタングステンシリサイド膜７２をパターニングし、コア領域１１及び周辺回路領域１２のｎ型領域とｐ型領域にゲート電極７３をそれぞれ形成する。このとき、コア領域１１では、ゲート電極７３をビットライン拡散層６と略直交するように形成する。
【０１１０】
続いて、周辺回路領域１２にのみ、ソース／ドレイン９，１０を形成する。
具体的には、ｎ型領域について、ゲート電極７３の両側における半導体基板１の表面にｎ型不純物をイオン注入し、エクステンション領域２６を形成する。他方、ｐ型領域について、ゲート電極７３の両側における半導体基板１の表面にｐ型不純物をイオン注入し、エクステンション領域２７を形成する。
【０１１１】
次に、ＣＶＤ法により全面にシリコン酸化膜を堆積した後、このシリコン酸化膜の全面を異方性エッチング（エッチバック）して、各ゲート電極７３の両側面にのみシリコン酸化膜を残し、サイドウォール２８を形成する。
【０１１２】
そして、ｎ型領域については、ゲート電極及びサイドウォール２８の両側における半導体基板１の表面にｎ型不純物をイオン注入し、エクステンション領域２６と一部重畳されてなる深いソース／ドレイン９を形成する。他方、ｐ型領域については、ゲート電極７３及びサイドウォール２８の両側における半導体基板１の表面にｐ型不純物をイオン注入し、エクステンション領域２７と一部重畳されてなる深いソース／ドレイン１０を形成する。
【０１１３】
しかる後、全面を覆う数層の層間絶縁膜、コンタクトホールやビアホール、各種配線層等を形成し、最上層に保護絶縁膜（共に不図示）を形成することにより半導体基板１上に、ＳＯＮＯＳ型のメモリセル及びＣＭＯＳトランジスタを有する周辺回路を備えた半導体記憶装置を多数形成する。そして、これを分割してパッケージ化することにより個々の半導体記憶装置を作製する。
【０１１４】
以上説明したように、本実施形態によれば、電荷蓄積膜として機能するＯＮＯ膜７１を高い電荷蓄積機能を保ちつつ高品質に形成し、しかも周辺回路のゲート絶縁膜２４，２５をＯＮＯ膜７１と共に首尾良く形成し、信頼性の高い低コストのＳＯＮＯＳ型の半導体記憶装置を実現することが可能となる。
【０１１５】
なお、本発明は上述した諸実施形態に限定されるものではない。例えば諸実施形態では、多層絶縁膜としてＯＮＯ膜を例示したが、シリコン酸化膜上にシリコン窒化膜が形成されてなるＯＮ膜に適用しても好適である。この場合、例えば上述のプラズマ酸化法によりシリコン酸化膜を形成した後、シリコン膜を堆積し、これを上述のプラズマ窒化法により窒化し尽くしてシリコン窒化膜を形成したり、または、ＣＶＤ法によりシリコン酸化膜を形成した後、このシリコン酸化膜の表層を上述のプラズマ窒化法により窒化してシリコン窒化膜を形成すること等が考えられる。
【０１１６】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１１７】
（付記１）下部シリコン酸化膜を形成する工程と、
前記下部シリコン酸化膜上にシリコン膜を形成する工程と、
前記シリコン膜をプラズマ窒化法により完全に窒化し、前記下部シリコン酸化膜上にシリコン窒化膜を形成する工程と
を含み、
少なくとも前記下部シリコン酸化膜及び前記シリコン窒化膜を含む多層絶縁膜を形成することを特徴とする半導体装置の製造方法。
【０１１８】
（付記２）前記シリコン窒化膜の表面をプラズマ酸化法により酸化し、上部シリコン酸化膜を形成する工程を更に含み、
前記下部シリコン酸化膜、前記シリコン窒化膜、及び前記上部シリコン酸化膜からなる前記多層絶縁膜を形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０１１９】
（付記３）前記シリコン膜を７００℃以下の温度条件で形成することを特徴とする付記１又は２に記載の半導体装置の製造方法。
【０１２０】
（付記４）前記シリコン窒化膜がメモリセルの電荷蓄積膜であることを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
【０１２１】
（付記５）前記多層絶縁膜をメモリセルにおける浮遊ゲートと制御ゲートとの間に設けられる誘電体膜として形成することを特徴とする付記２又は３に記載の半導体装置の製造方法。
【０１２２】
（付記６）前記プラズマ酸化法により、前記上部シリコン酸化膜とともに、周辺回路領域にゲート絶縁膜を同時形成することを特徴とする付記２〜５のいずれか１項に記載の半導体装置の製造方法。
【０１２３】
（付記７）前記シリコン膜の膜厚が５ｎｍ以上であることを特徴とする付記１〜６に記載の半導体装置の製造方法。
【０１２４】
（付記８）前記シリコン窒化膜を、窒素を含むソースガスの雰囲気中でマイクロ波によりプラズマを励起して窒素ラジカルを発生させ、窒化処理を行なうことにより形成することを特徴とする付記１〜７のいずれか１項に記載の半導体装置の製造方法。
【０１２５】
（付記９）前記ソースガスは水素を含まないものであることを特徴とする付記８に記載の半導体装置の製造方法。
【０１２６】
（付記１０）前記上部シリコン酸化膜を、酸素を含むソースガスの雰囲気中でマイクロ波によりプラズマを励起して酸素ラジカルを発生させ、酸化処理を行なうことにより形成することを特徴とする付記２〜９のいずれか１項に記載の半導体装置の製造方法。
【０１２７】
（付記１１）前記ソースガスは水素を含まないものであることを特徴とする付記１０に記載の半導体装置の製造方法。
【０１２８】
（付記１２）シリコン領域の表面をプラズマ窒化法により窒化し、シリコン窒化膜を形成する工程と、
前記シリコン窒化膜の表面及び前記シリコン領域の前記シリコン窒化膜との界面を同時にプラズマ酸化法により酸化し、前記表面に上部シリコン酸化膜を、前記界面に下部シリコン酸化膜を同時形成する工程と
を含み、
前記下部シリコン酸化膜、前記シリコン窒化膜、及び前記上部シリコン酸化膜からなる多層絶縁膜を形成することを特徴とする半導体装置の製造方法。
【０１２９】
（付記１３）前記シリコン領域がメモリセル毎に形成された島状の浮遊ゲートであるとともに、前記多層絶縁膜がメモリセルにおける前記浮遊ゲートと制御ゲートとの間に設けられる誘電体膜であることを特徴とする付記１２に記載の半導体装置の製造方法。
【０１３０】
（付記１４）前記シリコン領域が半導体基板であるとともに、前記多層絶縁膜がメモリセルの電荷蓄積膜であり、
前記多層絶縁膜を形成した後、当該多層絶縁膜上にゲート電極を形成する工程を更に含むことを特徴とする付記１２に記載の半導体装置の製造方法。
【０１３１】
（付記１５）前記プラズマ酸化法により、前記シリコン酸化膜とともに、周辺回路領域にゲート絶縁膜を同時形成することを特徴とする付記１２〜１４のいずれか１項に記載の半導体装置の製造方法。
【０１３２】
（付記１６）前記プラズマ窒化法により形成した際の前記シリコン窒化膜の膜厚が１５ｎｍ以下であることを特徴とする付記１２〜１５のいずれか１項に記載の半導体装置の製造方法。
【０１３３】
（付記１７）前記シリコン窒化膜を、窒素を含むソースガスの雰囲気中でマイクロ波によりプラズマを励起して窒素ラジカルを発生させ、窒化処理を行なうことにより形成することを特徴とする付記１０〜１４のいずれか１項に記載の半導体装置の製造方法。
【０１３４】
（付記１８）前記ソースガスは水素を含まないものであることを特徴とする付記１７に記載の半導体装置の製造方法。
【０１３５】
（付記１９）前記シリコン酸化膜を、酸素を含むソースガスの雰囲気中でマイクロ波によりプラズマを励起して酸素ラジカルを発生させ、窒化処理を行なうことにより形成することを特徴とする付記１０〜１５のいずれか１項に記載の半導体装置の製造方法。
【０１３６】
（付記２０）前記ソースガスは水素を含まないものであることを特徴とする付記１９に記載の半導体装置の製造方法。
【０１３７】
（付記２１）下部シリコン酸化膜を形成する工程と、
前記下部シリコン酸化膜上にＣＶＤ法によりシリコン窒化膜を形成する工程と、
前記シリコン窒化膜の表面をプラズマ酸化法により酸化する工程と
を含み、
前記下部シリコン酸化膜、前記シリコン窒化膜、及び上部シリコン酸化膜からなる多層絶縁膜を形成することを特徴とする半導体装置の製造方法。
【０１３８】
（付記２２）前記シリコン窒化膜がメモリセルの電荷蓄積膜であることを特徴とする付記２１に記載の半導体装置の製造方法。
【０１３９】
（付記２３）前記多層絶縁膜がをメモリセルにおける浮遊ゲートと制御ゲートとの間に設けられる誘電体膜として形成することを特徴とする付記２１又は２２に記載の半導体装置の製造方法。
【０１４０】
（付記２４）前記プラズマ酸化法により、前記上部シリコン酸化膜とともに、周辺回路領域にゲート絶縁膜を同時形成することを特徴とする付記２１〜２３のいずれか１項に記載の半導体装置の製造方法。
【０１４１】
（付記２５）前記ＣＶＤ法により形成した際の前記シリコン窒化膜の膜厚が５ｎｍ以上であることを特徴とする付記２１〜２４に記載の半導体装置の製造方法。
【０１４２】
（付記２６）前記シリコン窒化膜を、窒素を含むソースガスの雰囲気中でマイクロ波によりプラズマを励起して窒素ラジカルを発生させ、窒化処理を行なうことにより形成することを特徴とする付記２１〜２５のいずれか１項に記載の半導体装置の製造方法。
【０１４３】
（付記２７）前記ソースガスは水素を含まないものであることを特徴とする付記２６に記載の半導体装置の製造方法。
【０１４４】
（付記２８）前記上部シリコン酸化膜を、酸素を含むソースガスの雰囲気中でマイクロ波によりプラズマを励起して酸素ラジカルを発生させ、窒化処理を行なうことにより形成することを特徴とする付記２１〜２７のいずれか１項に記載の半導体装置の製造方法。
【０１４５】
（付記２９）前記ソースガスは水素を含まないものであることを特徴とする付記２８に記載の半導体装置の製造方法。
【０１４６】
（付記３０）半導体基板と、
前記半導体基板上に形成され、電荷捕獲機能を有するシリコン窒化膜を含む絶縁膜と、
前記絶縁膜を介して前記半導体基板上に形成されたゲート電極と、
前記半導体基板に形成された一対の不純物拡散層と
を含むメモリセルを有し、
前記シリコン窒化膜は、マイクロ波励起のプラズマ窒化のみ又は前記プラズマ窒化を含む一連の工程により形成されてなる均一且つ緻密構造の窒化膜であることを特徴とする半導体記憶装置。
【０１４７】
（付記３１）前記絶縁膜は、下部シリコン酸化膜上に前記シリコン窒化膜が積層されてなる多層絶縁膜であることを特徴とする付記３０に記載の半導体記憶装置。
【０１４８】
（付記３２）前記絶縁膜は、前記下部シリコン酸化膜、前記シリコン窒化膜、及び上部シリコン酸化膜からなる多層絶縁膜であることを特徴とする付記３０に記載の半導体記憶装置。
【０１４９】
（付記３３）前記下部シリコン酸化膜及び前記上部シリコン酸化膜の一方又は双方は、マイクロ波励起のプラズマ酸化により形成されてなる均一且つ緻密構造の酸化膜であることを特徴とする付記３１又は３２に記載の半導体記憶装置。
【０１５０】
（付記３４）周辺回路の構成要素であるトランジスタのゲート絶縁膜は、マイクロ波励起のプラズマ酸化により形成されてなる均一且つ緻密構造の酸化膜であり、前記上部シリコン酸化膜と同時形成されてなるものであることを特徴とする付記３３に記載の半導体記憶装置。
【０１５１】
（付記３５）半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記絶縁膜を介して前記半導体基板上に形成された電荷蓄積機能を有する島状の浮遊ゲートと、
前記浮遊ゲート上に形成された誘電体膜と、
前記浮遊ゲート上に前記誘電体膜を介して形成された制御ゲートと、
前記半導体基板に形成された一対の不純物拡散層と
を含み、
前記誘電体膜は、マイクロ波励起のプラズマ窒化のみ又は前記プラズマ窒化を含む一連の工程により形成されてなる均一且つ緻密構造のシリコン窒化膜を含むことを特徴とする半導体記憶装置。
【０１５２】
（付記３６）前記誘電体膜は、下部シリコン酸化膜上に前記シリコン窒化膜が積層されてなる多層絶縁膜であることを特徴とする付記３５に記載の半導体記憶装置。
【０１５３】
（付記３７）前記誘電体膜は、前記下部シリコン酸化膜、前記シリコン窒化膜、及び上部シリコン酸化膜からなる多層絶縁膜であることを特徴とする付記３５又は３６に記載の半導体記憶装置。
【０１５４】
（付記３８）前記下部シリコン酸化膜及び前記上部シリコン酸化膜の一方又は双方は、マイクロ波励起のプラズマ酸化により形成されてなる均一且つ緻密構造の酸化膜であることを特徴とする付記３６又は３７に記載の半導体記憶装置。
【０１５５】
【発明の効果】
本発明によれば、水素の発生を伴うことなく、ＯＮ膜やＯＮＯ膜等の多層絶縁膜を低温で高品質に形成し、信頼性の高い半導体記憶装置を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の態様を説明するための模式的断面図である。
【図２】本発明の第２の態様を説明するための模式的断面図である。
【図３】本発明の第３の態様を説明するための模式的断面図である。
【図４】第１の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第１の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第１の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第１の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第１の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、第１の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、第１の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図１３】図１２に引き続き、第１の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図１４】諸実施形態で用いるラジアルラインスロットアンテナを備えたプラズマ処理装置の概略構成を示す模式図である。
【図１５】第２の実施形態によるフローティングゲート型トランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図１６】図１５に引き続き、第２の実施形態によるフローティングゲート型トランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図１７】図１６に引き続き、第２の実施形態によるフローティングゲート型トランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図１８】図１７に引き続き、第２の実施形態によるフローティングゲート型トランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図１９】図１８に引き続き、第２の実施形態によるフローティングゲート型トランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図２０】図１９に引き続き、第２の実施形態によるフローティングゲート型トランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図２１】図２０に引き続き、第２の実施形態によるフローティングゲート型トランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図２２】図２１に引き続き、第２の実施形態によるフローティングゲート型トランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図２３】図２２に引き続き、第２の実施形態によるフローティングゲート型トランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図２４】図２３に引き続き、第２の実施形態によるフローティングゲート型トランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図２５】図２４に引き続き、第２の実施形態によるフローティングゲート型トランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図２６】図２５に引き続き、第２の実施形態によるフローティングゲート型トランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図２７】第３の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図２８】図２７に引き続き、第３の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図２９】図２８に引き続き、第３の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図３０】図２９に引き続き、第３の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図３１】図３０に引き続き、第３の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図３２】図３１に引き続き、第３の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図３３】図３２に引き続き、第３の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図３４】図３３に引き続き、第３の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図３５】図３４に引き続き、第３の実施形態による埋め込みビットライン型のＳＯＮＯＳトランジスタを含む半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図３６】シリコン窒化膜の堆積温度と高温放置による閾値（Ｖｔ）シフトとの関係を調べた結果を示す特性図である。
【符号の説明】
１　ｐ型シリコン半導体基板
２　ＳＴＩ素子分離構造
３　ｎウェル
４　深いｎウェル
５　ｐウェル
６　ビットライン拡散層
７，５１，７１，９１　ＯＮＯ膜
８，５４　ゲート電極
９，１０，８２　ソース／ドレイン
１１　メモリセル（コア）領域
１２　周辺回路領域
２１，４６，６２，８２　下部シリコン酸化膜
２２，４５，６３，８１　シリコン窒化膜
２３，４７，６４，８３　上部シリコン酸化膜
２４，２５，４９，５０　ゲート絶縁膜
２６，２７，８１　エクステンション領域
３１，４３　アモルファスシリコン（ａ−Ｓｉ）膜
３２，４８，７０　シリコン酸化膜
３３　多結晶シリコン膜
４２　トンネル酸化膜
４４　浮遊ゲート
５３　制御ゲート
６１　フィールド酸化膜
７２　タングステンシリサイド膜
【図１】
2004095918.tif 000003
【図２】
2004095918.tif 000004
【図３】
2004095918.tif 000005
【図４】
2004095918.tif 000006
【図５】
2004095918.tif 000007
【図６】
2004095918.tif 000008
【図７】
2004095918.tif 000009
【図８】
2004095918.tif 000010
【図９】
2004095918.tif 000011
【図１０】
2004095918.tif 000012
【図１１】
2004095918.tif 000013
【図１２】
2004095918.tif 000014
【図１３】
2004095918.tif 000015
【図１４】
2004095918.tif 000016
【図１５】
2004095918.tif 000017
【図１６】
2004095918.tif 000018
【図１７】
2004095918.tif 000019
【図１８】
2004095918.tif 000020
【図１９】
2004095918.tif 000021
【図２０】
2004095918.tif 000022
【図２１】
2004095918.tif 000023
【図２２】
2004095918.tif 000024
【図２３】
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【図２４】
2004095918.tif 000026
【図２５】
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【図２６】
2004095918.tif 000028
【図２７】
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【図２８】
2004095918.tif 000030
【図２９】
2004095918.tif 000031
【図３０】
2004095918.tif 000032
【図３１】
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【図３２】
2004095918.tif 000034
【図３３】
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【図３４】
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【図３５】
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【図３６】
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