(57)【要約】【課題】デバイスプログラムを作成する過度の負担をユーザに強いることなくメモリ空間の一部をアクセスするアドレスパターンを発生させることができるアドレスパターン発生装置及び半導体集積回路試験装置を提供する。【解決手段】奇数行演算回路２０は偶数行演算回路２２の以前の演算結果を用いてカラムアドレス演算信号Ｄ１で指定される演算を行い、偶数行演算回路２２は自己の以前の演算結果を用いてカラムアドレス演算信号Ｄ２で指定される演算を行う。インデックス制御部１６から偶数行演算回路２２の演算を無効にするインデックスコマンド信号Ｃ２が出力された場合には、演算コマンド選択部１８はカラムアドレス演算信号Ｄ２に代えてカラムアドレス演算信号Ｄ１を選択して偶数行演算回路２２へ出力する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
予め生成されたデバイスプログラムに従って被試験対象に印加するアドレスパターンを発生するアドレスパターン発生装置であって、
前記デバイスプログラムに従って、自身の前回の演算結果を用いて演算を行い、前記アドレスパターンの一部を発生する第１演算回路と、
前記デバイスプログラムに従って、前記第１演算回路の前回の演算結果を用いて前記アドレスパターンの前記一部を除いた残りを発生する第２演算回路と、
前記デバイスプログラムに従って、前記第１演算回路及び前記第２演算回路の少なくとも一方の演算を無効にする無効演算制御部と、
前記無効演算制御部から前記第１演算回路の演算を無効にする無効信号が出力された場合に、前記第２演算回路で行われる演算を前記第１演算回路に対しても行わしめる演算切替部と
を備えることを特徴とするアドレスパターン発生装置。
【請求項２】
前記第１演算回路及び前記第２演算回路は、前記アドレスパターンを分割した部分アドレスパターンを個別に発生する部分アドレスパターン発生回路を複数備え、各々の部分アドレスパターン発生回路で発生した部分アドレスパターンを合成して前記被試験対象に印加する前記アドレスパターンとすることを特徴とする請求項１記載のアドレスパターン発生装置。
【請求項３】
前記無効信号は、少なくとも１つの前記部分アドレスパターン発生回路で行われる演算を無効とする信号であることを特徴とする請求項２記載のアドレスパターン発生装置。
【請求項４】
前記第１演算回路は、前記アドレスパターンのカラムアドレスを演算するカラムアドレス演算部と、
前記アドレスパターンのロウアドレスを演算するロウアドレス演算部と
を備えることを特徴とする請求項１記載のアドレスパターン発生装置。
【請求項５】
前記カラムアドレス演算部は、前記アドレスパターンのカラムアドレスを分割した部分カラムアドレスパターンを個別に発生する部分カラムアドレスパターン発生回路を複数備え、各々の部分カラムアドレスパターン発生回路で発生した部分カラムアドレスパターンを合成して前記カラムアドレスとし、
前記ロウアドレス演算部は、前記アドレスパターンのロウアドレスを分割した部分ロウアドレスパターンを個別に発生する部分ロウアドレスパターン発生回路を複数備え、各々の部分ロウアドレスパターン発生回路で発生した部分ロウアドレスパターンを合成して前記ロウアドレスとする
ことを特徴とする請求項４記載のアドレスパターン発生装置。
【請求項６】
前記無効信号は、前記部分カラムアドレスパターン発生回路の少なくとも１つ、又は、前記部分ロウアドレスパターン発生回路の少なくとも１つで行われる演算を無効とする信号であることを特徴とする請求項５記載のアドレスパターン発生装置。
【請求項７】
請求項１から請求項６の何れか一項に記載のアドレスパターン発生装置を備えることを特徴とする半導体集積回路試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、被試験対象としての半導体集積回路に印加するアドレスパターンを発生するアドレスパターン発生装置、及び、当該アドレスパターン発生装置を備える半導体集積回路試験装置に関する。
【０００２】
【従来の技術】
いわゆるＩＣテスタといわれる半導体集積回路試験装置は、予めユーザによってプログラムされたデバイスプログラムに従って、被試験対象としての半導体集積回路にアドレスパターン及び試験パターンを印加し、半導体集積回路から得られる信号と予め定められた期待値とを比較してパス・フェイルを判定し、この判定結果に基づいて半導体集積回路の良否を試験するものである。上記のアドレスパターン及び試験パターンを印加するために、半導体集積回路試験装置にはアドレスパターン発生装置及び試験パターン発生装置が設けられる。
【０００３】
近年、被試験対象としての半導体集積回路の動作速度が向上しているため、半導体集積回路試験装置も高速化が図られている。特に、上記のアドレスパターン発生装置は、アドレスパターンを発生させる回路構成を並列化し、基準クロックに同期して各々の回路を動作させて基準クロックの１クロック分で２つのアドレスパターンを発生させることで高速化を図っている。かかる構成の高速化が図られた半導体集積回路試験装置においても、従来の装置と同様に図４に示す順でアドレスをアクセスして試験を行う場合が多い。
【０００４】
図４は、試験時におけるメモリアクセス順の一例を示す図である。尚、図４においては、ロウアドレス及びカラムアドレスがそれぞれ３ビットかならなるメモリ空間を有する半導体集積回路の試験を行う場合のアクセス順を示している。図４においては、アドレス（０００，０００）からロウアドレスを変化させずにカラムアドレスを順次インクリメントし、カラムアドレスが「１１１」になったときにロウアドレスをインクリメントして「００１」にするとともに、カラムアドレスを「０００」とし、以下同様にカラムアドレス及びロウアドレスを変化させてアドレス（１１１，１１１）まで順にアクセスしている。
【０００５】
上述したように、アドレスパターン発生装置は予めユーザによってプログラムされたデバイスプログラムに従ったアドレスパターンを発生するが、被測定対象としての半導体集積回路のメモリ空間の大きさ毎にデバイスプログラムを用意するのは非効率的である。このため、アドレスパターン発生装置は、カラムアドレスの桁上げ（キャリー）に従ってロウアドレスがインクリメントするように構成され、ユーザがカラムアドレスを順次インクリメントさせるプログラムを作成するだけで、図４に示す順で半導体集積回路のメモリ空間をアクセスするアドレスパターンを発生させることができるように構成されている。
【０００６】
【発明が解決しようとする課題】
ところで、半導体集積回路試験装置の試験においては、一度試験を行った半導体集積回路に対して再試験を行うことがある。再試験において図４に示す順で全てのアドレスをアクセスすると、再試験に要する時間が先に行った試験と同程度必要になるため、試験時間が長くなってしまう。再試験は先に行った試験結果を参考にして行うことが多いため、必ずしもメモリ空間全てに対して行う必要はなく、特定の領域のみを試験すれば良い。このため、メモリ空間を分割し、分割した特定の領域のみ試験を行う方法が案出されている。
【０００７】
図５は、分割したメモリ空間のアクセス方法の一例を示す図である。尚、図５においては、図４に示したメモリ空間を４つの領域に分割した場合を例に挙げて図示している。アドレス（０００，０００）からロウアドレスを変化させずにカラムアドレスを順次インクリメントし、カラムアドレスが「０１１」になったときにロウアドレスをインクリメントして「００１」にするとともに、カラムアドレスを「０００」とし、以下同様にカラムアドレス及びロウアドレスを変化させてアドレス（０１１，０１１）まで順にアクセスする。その後、アドレスをアドレス（０００，１００）に設定しロウアドレスを変化させずにカラムアドレスを順次インクリメントし、カラムアドレスが「１１１」になったときにロウアドレスをインクリメントして「００１」にするとともに、カラムアドレスを「１００」とし、以下同様にカラムアドレス及びロウアドレスを変化させてアドレス（０１１，１１１）まで順にアクセスする。
【０００８】
かかるアドレスパターンは、ユーザがアクセスするアドレスを逐一追いかけてデバイスプログラムを作成することで発生させることができる。しかしながら、この方法でアドレスパターンを発生させようとすると、メモリ空間の大きさ及びメモリ空間の分割の仕方毎にデバイスプログラムを用意する必要があり、デバイスプログラムを作成するユーザの負担が大きくなってしまうという問題がある。
【０００９】
本発明は上記事情に鑑みてなされたものであり、デバイスプログラムを作成する過度の負担をユーザに強いることなくメモリ空間の一部をアクセスするアドレスパターンを発生させることができるアドレスパターン発生装置及び半導体集積回路試験装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明のアドレスパターン発生装置は、予め生成されたデバイスプログラムに従って被試験対象（５０）に印加するアドレスパターンを発生するアドレスパターン発生装置であって、前記デバイスプログラムに従って、自身の前回の演算結果を用いて演算を行い、前記アドレスパターンの一部を発生する第１演算回路（２２）と、前記デバイスプログラムに従って、前記第１演算回路の前回の演算結果を用いて前記アドレスパターンの前記一部を除いた残りを発生する第２演算回路（２０）と、前記デバイスプログラムに従って、前記第１演算回路及び前記第２演算回路の少なくとも一方の演算を無効にする無効演算制御部（１６）と、前記無効演算制御部から前記第１演算回路の演算を無効にする無効信号が出力された場合に、前記第２演算回路で行われる演算を前記第１演算回路に対しても行わしめる演算切替部（１８）とを備えることを特徴としている。
この発明によれば、第２演算回路の演算結果に基づいて第１演算回路と第２演算回路とが演算を行っているときに、第１演算回路の演算を無効にする無効信号が出力されたときに、第２演算回路で行われる演算を第１演算回路に対しても行わしめるようにしており、ユーザが装置構成を気にせずにデバイスプログラムを作成することができるため、デバイスプログラムを作成する過度の負担をユーザに強いることなくメモリ空間の一部をアクセスするアドレスパターンを発生させることができる。
また、前記第１演算回路及び前記第２演算回路が、前記アドレスパターンを分割した部分アドレスパターンを個別に発生する部分アドレスパターン発生回路を複数備え、各々の部分アドレスパターン発生回路で発生した部分アドレスパターンを合成して前記被試験対象に印加する前記アドレスパターンとすることを特徴としている。
また、前記無効信号が、少なくとも１つの前記部分アドレスパターン発生回路で行われる演算を無効とする信号であることを特徴としている。
更に、本発明のアドレスパターン発生装置は、前記第１演算回路が、前記アドレスパターンのカラムアドレスを演算するカラムアドレス演算部と、前記アドレスパターンのロウアドレスを演算するロウアドレス演算部とを備えることを特徴としている。
また、前記カラムアドレス演算部が、前記アドレスパターンのカラムアドレスを分割した部分カラムアドレスパターンを個別に発生する部分カラムアドレスパターン発生回路を複数備え、各々の部分カラムアドレスパターン発生回路で発生した部分カラムアドレスパターンを合成して前記カラムアドレスとし、前記ロウアドレス演算部は、前記アドレスパターンのロウアドレスを分割した部分ロウアドレスパターンを個別に発生する部分ロウアドレスパターン発生回路を複数備え、各々の部分ロウアドレスパターン発生回路で発生した部分ロウアドレスパターンを合成して前記ロウアドレスとすることを特徴としている。
また、前記無効信号が、前記部分カラムアドレスパターン発生回路の少なくとも１つ、又は、前記部分ロウアドレスパターン発生回路の少なくとも１つで行われる演算を無効とする信号であることを特徴としている。
本発明の半導体集積回路試験装置は、上記の何れかに記載のアドレスパターン発生装置を備えることを特徴としている。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態によるアドレスパターン発生装置及び半導体集積回路試験装置について詳細に説明する。図１は、本発明の一実施形態によるアドレスパターン発生装置の構成の一部を示すブロック図である。図１に示すアドレスパターン発生装置は、制御部１０、メモリアドレス発生部１２、メモリ部１４、インデックス制御部１６、演算コマンド選択部１８、奇数行演算回路２０、偶数行演算回路２２、及び出力制御回路２４から構成される。
【００１２】
アドレスパターン発生装置は、被試験対象としての被試験デバイス５０に印加するカラムアドレスを演算により発生するカラムアドレス演算部とロウアドレスを発生するロウアドレス演算部とを備えるが、図１においてはカラムアドレスを発生するカラムアドレス演算部のみを図示している。不図示のロウアドレス演算部は、図１に示す演算コマンド選択部１８、奇数行演算回路２０、奇数行演算回路２２、及び出力制御回路２４と同様の構成を備える。
【００１３】
尚、カラムアドレス演算部及びロウアドレス演算部は、不図示のキャリー（桁上げ、桁下げ）信号線で接続されており、一方で生じたキャリー信号が他方へ出力されるよう構成されている。また、図１に示したアドレスパターン発生装置は、図示しない基準発振器が発生する基準クロックＣＬＫに同期して動作する。基準クロックＣＬＫは、数十ＭＨｚ〜百ＭＨｚ程度の周波数である。
【００１４】
制御部１０は予めユーザによりプログラミングされたデバイスプログラムに従い、パターン発生装置各部の動作を制御する。デバイスプログラムは、ユーザがエディタ等を用いて予め作成し、コンパイル装置を用いて機械語に変換した後、被試験デバイス５０を試験する前に制御部１０に記憶させておく。以下の説明においては、ユーザが作成したデバイスプロクラムをソースプログラムといい、コンパイル装置により変換されたデバイスプログラムを実行プログラムという。
【００１５】
ここで、ソースプログラムの形式について説明する。図２は、ユーザが作成するソースプログラムの一例を示す図である。尚、図２に示したプログラムは、図４に示したアドレスパターンを発生させるプログラムである。図２に示すように、ソースプログラムは複数の行からなり、各々の行毎に被試験デバイス５０の１つのカラムアドレス及び１つのロウアドレスを指定する命令が記述される。各行は、カラムアドレス制御命令、ロウアドレス制御命令、及びキャリー制御命令を記述するフィールドからなる。
【００１６】
図２中のＸはカラムアドレスであり、Ｙはロウアドレスである。例えばユーザが意図的にカラムアドレスをインクリメントさせる場合には、カラムアドレス制御命令として、「Ｘ＝Ｘ＋１」なる演算命令を記述する。尚、カラムアドレス制御命令及びロウアドレス制御命令を記述するフィールドには、インクリメント又はデクリメント等の演算命令又は「＄０」等のアドレスの特定の値を記述することができる。
【００１７】
キャリー制御命令は、カラムアドレスのキャリー（桁上げ又は桁下げ）を制御するカラムキャリー制御命令とロウアドレスのキャリーを制御するロウキャリー制御命令とがある。尚、図２においては、ロウキャリー制御命令の図示を省略している。カラムキャリー制御命令は、カラムアドレス演算部においてカラムアドレスのキャリーが生じた場合に、ロウアドレス演算部におけるロウアドレスをインクリメント又はデクリメントさせるかを制御する命令である。カラムキャリー制御命令として「ＸｔｏＹ」が記述されている場合には、カラムアドレス演算部で発生したキャリー信号は不図示のロウアドレス演算部に出力されるが、記述されていない場合には出力されない。
【００１８】
図２に示した例においては、２行目以降にロウアドレス制御命令として「Ｙ＝Ｙ」が記述され、各行にキャリー制御命令として「ＸｔｏＹ」が記述されている。かかる記述にすると、カラムアドレスがインクリメントされてカラムアドレスのキャリーが生じたときに自動的にロウアドレスがインクリメントされるため、ユーザが被試験デバイス５０のメモリ空間の大きさ、又は、アドレスパターン発生装置内におけるキャリーの発生の有無を意識せずに図４に示すようにアクセスを行うカラムアドレス及びロウアドレスを発生させることができる。尚、図２においては、理解を容易にするために、同じ内容の行を複数の行に亘って記述しているが、特定の行をループさせる命令をプログラム中に記述すれば、プログラムの記述を簡略化させることができる。
【００１９】
ユーザにより作成されたソースプログラムを実行プログラムに変換するために、図示しないコンパイル装置が用いられる。このコンパイル装置は、パーソナルコンピュータ又はワークステーションにより実現される。図１に示すように、本実施形態のアドレスパターン発生装置は、奇数行演算回路２０と偶数行演算回路２２とを並列に備えている。そして、高速化を図るため、ソースプログラムの奇数行のカラムアドレス制御命令を実行する奇数行演算回路２０（第２演算回路）は偶数行演算回路２２（第１演算回路）の演算結果を用いて演算を行い、ソースプログラムの偶数行のカラムアドレス制御命令を実行する偶数行演算回路２２は、自らの演算結果を用いて演算を行うようにしている。
【００２０】
このため、図２に示したソースプログラムから図４に示すアドレスパターンを発生させるために、コンパイル装置は以下に示す変換規則に従って、ソースプログラムを実行プログラムに変換している。つまり、ソースプログラムの奇数行に記述された制御命令を変換する場合には、その行に記述された制御命令に従った制御命令に変換し、偶数行に記述された制御命令を変換する場合には、１行前の奇数行に記述された制御命令とその行に記述された制御命令とに従った制御命令に変換する。
【００２１】
例えば、図２に示したプログラムの第３行目（奇数行）に記述されたカラムアドレス制御命令「Ｘ＝Ｘ＋１」を変換する場合には、インクリメントを示す制御命令「Ｘ＝Ｘ＋１」に変換し、第４行目（偶数行）に記述されたカラムアドレス制御命令「Ｘ＝Ｘ＋１」を変換する場合には、その前の第４行目に記述されたカラムアドレス制御命令「Ｘ＝Ｘ＋１」と第４行目に記述されたカラムアドレス制御命令「Ｘ＝Ｘ＋１」とに基づいて、値を十進数で「２」だけ増加させる制御命令「Ｘ＝Ｘ＋２」に変換する。これはロウアドレスについても同様である。
【００２２】
メモリアドレス発生部１２は、制御部１０から被試験デバイス５０の試験を開始させるテストスタート信号Ｓ１が出力された場合に、基準クロックＣＬＫに同期してメモリ部１４及びインデックス制御部１６（無効演算制御部）のアドレスを順次指定するメモリアドレス信号Ｓ２，Ｓ３をそれぞれ出力する。メモリ部１４は、被試験デバイス５０の試験を開始する前に制御部１０から不図示のデータバスを介して出力される実行プログラムの内容を記憶し、メモリアドレス発生部１２から出力されるメモリアドレス信号Ｓ２に応じてカラムアドレス演算信号Ｄ１，Ｄ２、不図示のロウアドレス演算信号及びキャリーイネーブル信号をほぼ同時に基準クロックＣＬＫに同期して順次出力する。カラムアドレス演算信号Ｄ１は、奇数行演算回路２０及び演算コマンド選択部１８（演算切替部）に出力され、カラムアドレス演算信号Ｄ２は演算コマンド選択部１８に出力される。
【００２３】
インデックス制御部１６は、被試験デバイス５０の試験を開始する前に制御部１０から不図示のデータバスを介して出力されるインデックスコマンドを記憶し、メモリアドレス発生部１２から出力されるメモリアドレス信号Ｓ３に応じてインデックスコマンド信号Ｃ１，Ｃ２の少なくとも一方を基準クロックＣＬＫに同期して出力する。インデックスコマンド信号Ｃ１は奇数行演算回路２０に出力され、インデックスコマンド信号Ｃ２は演算コマンド選択部１８に出力される。ここで、インデックスコマンドとは、奇数行演算回路２０及び偶数行演算回路２２で行われる演算を無効にするコマンドである。
【００２４】
ここで、被試験デバイス５０の試験を開始する前に実行プログラムをメモリ部１４に記憶させるとともに、インデックスコマンドをインデックス制御部１６に記憶させ、メモリアドレス発生部１２から出力されるメモリアドレス信号Ｓ２に応じてカラムアドレス演算信号Ｄ１，Ｄ２等の信号を出力させるのは、高速動作を行う被試験デバイス５０の試験を可能にするためである。つまり、被試験デバイス５０の試験時に制御部１０からデータバスＢ１を介してこれらの信号を出力していたのでは、高速動作を行う被試験デバイス５０の試験を行う上で支障をきたすからである。
【００２５】
演算コマンド選択部１８は、インデックス制御部１６からインデックスコマンド信号Ｃ２が出力されない状態においては、メモリ部１４から出力されるカラムアドレス演算信号Ｄ２を偶数行演算回路２２に出力し、インデックスコマンド信号Ｃ２が出力されたときに、カラムアドレス演算信号Ｄ１を偶数行演算回路２２に出力する。
【００２６】
前述したように、コンパイル装置によってソースプログラムの奇数行に記述された制御命令は、その行に記述された制御命令に従った制御命令に変換されるため、その行（奇数行）で行われる演算を無効にしてアドレスパターンの値を変化させないためには、単にその行（奇数行）で行われる演算を無効にしさえすればよい。これに対し、偶数行に記述された制御命令は、１行前の奇数行に記述された制御命令とその行に記述された制御命令とに従った制御命令に変換されるため、単にその行で行われた演算を無効にしても意図した結果が得られない。このため、演算コマンド選択部１８は、インデックスコマンド信号Ｃ２が出力されたときに、メモリ部Ｄ１から出力されるカラムアドレス演算信号Ｄ１を偶数行演算回路２２に出力して、奇数行演算回路２０で行われる演算と同様の演算を行わしめるようにしている。
【００２７】
奇数行演算回路２０及び偶数行演算回路２２は、メモリ部１４から出力されるカラムアドレス演算信号Ｄ１，Ｄ２それぞれに応じた演算を行って演算結果Ｄ１１，Ｄ１２をそれぞれ出力する。尚、カラムアドレス演算信号Ｄ１，Ｄ２は、ユーザにより作成されたソースプログラムの隣接する行に記載されたカラムアドレス制御命令を奇数行演算回路２０及び偶数行演算回路２２にそれぞれ実行させる演算命令である。具体的には、カラムアドレス演算信号Ｄ１はソースプログラムの奇数行に記載されたカラムアドレス制御命令を奇数行演算回路２０に実行させる信号であり、カラムアドレス演算信号Ｄ２は、ソースプログラムの偶数行に記載されたカラムアドレス制御命令を偶数行演算回路２２に実行させる信号である。
【００２８】
ここで、奇数行演算回路２０は、偶数行演算回路２２の前回の演算結果Ｄ１２に対して、メモリ部１４から出力されるカラムアドレス演算信号Ｄ１で指定される演算を行い、演算結果Ｄ１１を出力する。また、偶数行演算回路２２は、自身の前回の演算結果Ｄ１２に対して、メモリ部１４から出力されるカラムアドレス演算信号Ｄ２で指定される演算を行って演算結果Ｄ１２を出力する。
【００２９】
かかる構成とするのは、演算に要する時間を短縮するためである。つまり、奇数行演算回路２０と偶数行演算回路２２とにおいて、ソースプログラムの奇数行に記載された演算命令と偶数行に記載された演算命令とをほぼ同時に演算させることにより、演算に要する時間の短縮を図っている。
【００３０】
また、奇数行演算回路２０及び偶数行演算回路２２は、図５に示す分割されたメモリ空間を容易にアクセスするために、カラムアドレスを分割した部分カラムアドレスを個別に演算する複数の部分カラムアドレスパターン発生回路（図示省略）を備える。図３は、分割したアドレスパターン（カラムアドレス又はロウアドレス）のビットを示す図である。
【００３１】
図５に示すように、カラムアドレスが３ビットかならなるメモリ空間の場合には、１つの部分カラムアドレスパターン発生回路がカラムアドレスの０ビット目及び１ビット目からなる下位ビットＬＢを個別に演算し、もう１つの部分カラムアドレスパターン発生回路がカラムアドレスの２ビット目からなる上位ビットＵＢを個別に演算する。これは不図示のロウアドレス演算部が備える奇数行演算回路及び偶数行演算回路についても同様である。
【００３２】
かかる構成のカラムアドレス演算回路にて図５中の分割したメモリ空間Ｍ１を図示のようにアクセスする場合には、上位ビットＵＢの演算を行う部分カラムアドレスパターン発生回路を無効として、下位ビットＬＢの演算を行う部分カラムアドレスパターン発生回路のみに演算（順次インクリメント）させる。
【００３３】
メモリ空間Ｍ１のアクセスを終了した後で、分割したメモリ空間Ｍ２を図示のようにアクセスする場合には、上位ビットＵＢの演算を行う部分カラムアドレスパターン発生回路を動作させて上位ビットＵＢの値を「１」とし、下位ビットＬＢはメモリ空間Ｍ１をアクセスする場合と同様の演算を行わせる。このように、本実施形態においては、部分カラムアドレスパターン発生回路を複数設け、各々の動作（演算）を個別に制御することにより、図５に示した分割したメモリ空間のアクセスを容易にするアドレスパターンを発生している。
【００３４】
出力制御回路２４は、奇数行演算回路２０の演算結果Ｄ１１及び偶数行演算回路２２の演算結果Ｄ１２をマルチプレクスしたカラムアドレス信号Ｄ２１を基準クロックＣＬＫに同期して被試験デバイス５０に印加する。
【００３５】
以上の構成において、メモリ部１４からカラムアドレス演算信号Ｄ１，Ｄ２が出力されると、カラムアドレス演算信号Ｄ１は奇数行演算回路２０へ出力され、カラムアドレス演算信号Ｄ２は演算コマンド選択部１８を介して偶数行演算回路２２へ出力される。奇数行演算回路２０では、偶数行演算回路２２の以前の演算結果を用いてカラムアドレス演算信号Ｄ１で示される内容の演算が行われ、偶数行演算回路２２では、自己の以前の演算結果を用いてカラムアドレス演算信号Ｄ２で示される内容の演算が行われる。
【００３６】
奇数行演算回路２０の演算結果Ｄ１１及び偶数行演算回路２２の演算結果Ｄ１２は出力制御回路２４へ出力され、マルチプレクスされてカラムアドレス信号Ｄ２１として被試験デバイス５０に印加される。以上の動作を繰り返して順次カラムアドレス信号Ｄ２１が被試験デバイス５０に印加される。以上の動作を行っている最中にインデックス制御部１６からインデックスコマンド信号Ｃ１が出力されると、インデックスコマンド信号Ｃ１は奇数行演算回路２０へ入力され、入力された時点における演算が無効とされる。
【００３７】
一方、以上の動作を行っている最中にインデックス制御部１６からインデックスコマンド信号Ｃ２が出力されると、このインデックスコマンド信号Ｃ２は演算コマンド選択部１８へ入力される。演算コマンド選択部１８はインデックスコマンド信号Ｃ２が入力されると、メモリ部１４から出力されるカラムアドレス演算信号Ｄ２に代えて、カラムアドレス演算信号Ｄ１を選択して偶数行演算回路２２に出力する。偶数行演算回路２２は、このカラムアドレス演算信号Ｄ１の内容に応じた演算、即ち奇数行演算回路２０で行われる演算と同様の演算を行う。これにより、インデックスコマンド信号Ｃ２が入力された時点においては、奇数行演算回路２０から出力される演算結果Ｄ１１と偶数行演算回路２２から出力される演算結果Ｄ１２とは同じものとなる。
【００３８】
以上、本発明の一実施形態によるアドレスパターン発生装置及び半導体集積回路試験装置について説明したが、本発明は上記実施形態に制限されず、本発明の範囲内で自由に変更が可能である。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、第２演算回路の演算結果に基づいて第１演算回路と第２演算回路とが演算を行っているときに、第１演算回路の演算を無効にする無効信号が出力されたときに、第２演算回路で行われる演算を第１演算回路に対しても行わしめるようにしており、ユーザが装置構成を気にせずにデバイスプログラムを作成することができるため、デバイスプログラムを作成する過度の負担をユーザに強いることなくメモリ空間の一部をアクセスするアドレスパターンを発生させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施形態によるアドレスパターン発生装置の構成の一部を示すブロック図である。
【図２】ユーザが作成するソースプログラムの一例を示す図である。
【図３】分割したアドレスパターン（カラムアドレス又はロウアドレス）のビットを示す図である。
【図４】試験時におけるメモリアクセス順の一例を示す図である。
【図５】分割したメモリ空間のアクセス方法の一例を示す図である。
【符号の説明】
１６　　インデックス制御部（無効演算制御部）
１８　　演算コマンド選択部（演算切替部）
２０　　奇数行演算回路（第２演算回路）
２２　　偶数行演算回路（第１演算回路）
５０　　被試験デバイス（被試験対象）
【図１】
2004095060.tif 000003
【図２】
2004095060.tif 000004
【図３】
2004095060.tif 000005
【図４】
2004095060.tif 000006
【図５】
2004095060.tif 000007