(57)【要約】      （修正有）【課題】ヒステリシス回路を、抵抗を少なくして、ＩＣチップの小型化、コストダウンを図る。【解決手段】ゲートとソースとドレインの接続先を、それぞれ第１のＮＭＯＳトランジスタ（Ｑ２１）は入力ノード（ＮＶｉｎ）、ノードＮ１、Ｎ２に、第２のＮＭＯＳトランジスタ（Ｑ２２）はノードＮ１、接地ノード（ＮＶｓｓ）、ノードＮ２に、第３のＮＭＯＳトランジスタ（Ｑ２３）は出力ノード（ＮＶｏｕｔ）、接地ノード（ＮＶｓｓ）、ノードＮ１に、第４のＰＭＯＳトランジスタ（Ｑ２４）は接地ノード（ＮＶｓｓ）、電源ノード（ＮＶｄｄ）、ノードＮ２に、第５のＰＭＯＳトランジスタ（Ｑ２５）はノードＮ２、電源ノード（ＮＶｄｄ）、出力ノード（ＮＶｏｕｔ）に、第６のＮＭＯＳトランジスタ（Ｑ２６）は、電源ノード（ＮＶｄｄ）、接地ノード（ＮＶｓｓ）、出力ノード（ＮＶｏｕｔ）に接続し、第４、第６のトランジスタ（Ｑ２４、Ｑ２６）は、常時導通して抵抗負荷として動作させる。【選択図】  図１
2004228957.tif 000002
【特許請求の範囲】
【請求項１】
ゲートとソースとドレインが、それぞれ入力ノード（ＮＶｉｎ）、相互接続ノードＮ１、相互接続ノードＮ２に接続された第１のＮＭＯＳトランジスタ（Ｑ２１）と、
ゲートとソースとドレインが、それぞれ前記相互接続ノードＮ１、接地ノード（ＮＶｓｓ）、前記相互接続ノードＮ２に接続された第２のＮＭＯＳトランジスタ（Ｑ２２）と、
ゲートとソースとドレインが、それぞれ出力ノード（ＮＶｏｕｔ）、接地ノード（ＮＶｓｓ）、前記相互接続ノードＮ１に接続された第３のＮＭＯＳトランジスタ（Ｑ２３）と、
ゲートとソースとドレインが、それぞれ接地ノード（ＮＶｓｓ）、電源ノード（ＮＶｄｄ）、前記相互接続ノードＮ２に接続された第４のＰＭＯＳトランジスタ（Ｑ２４）と、
ゲートとソースとドレインが、それぞれ前記相互接続ノードＮ２、電源ノード（ＮＶｄｄ）、出力ノード（ＮＶｏｕｔ）に接続された第５のＰＭＯＳトランジスタ（Ｑ２５）と、
ゲートとソースとドレインが、それぞれ電源ノード（ＮＶｄｄ）、接地ノード（ＮＶｓｓ）、出力ノード（ＮＶｏｕｔ）に接続された第６のＮＭＯＳトランジスタ（Ｑ２６）とにより構成され、
前記電源ノード（ＮＶｄｄ）と接地ノード（ＮＶｓｓ）との間には、電源ノード側を高電位として電源電圧（Ｖｄｄ）が印加され、
前記第４、第６のトランジスタ（Ｑ２４、Ｑ２６）は、常時導通状態にあってドレイン−ソース間抵抗が抵抗負荷として動作するように形成され、前記第１、第２、第３、第５のトランジスタは、各々のゲートに印加される電圧によりＯＮ／ＯＦＦのスイッチング動作をするように形成されたものであり、
前記入力ノード（ＮＶｉｎ）に入力電圧（Ｖｉｎ）を印加して、前記出力ノード（ＮＶｏｕｔ）から出力電圧（Ｖｏｕｔ）を取り出すようにしたことを特徴とするヒステリシス回路。
【請求項２】
請求項１に記載のヒステリシス回路において、前記第１のトランジスタ（Ｑ２１）に代えて、第７のＮＰＮトランジスタ（Ｑ２７）を、そのエミッタとコレクタをそれぞれ前記相互接続ノードＮ１、相互接続ノードＮ２に接続するとともに、そのベースと入力ノード（ＮＶｉｎ）との間に第１の抵抗（Ｒ２１）を追加接続し、更に前記第２のＮＭＯＳトランジスタ（Ｑ２２）に代えて、第８のＮＰＮトランジスタ（Ｑ２８）を、そのベース、コレクタ、エミッタをそれぞれ前記相互接続ノードＮ１、相互接続ノードＮ２、接地ノード（ＮＶｓｓ）に接続したことを特徴とするヒステリシス回路。
【請求項３】
請求項１に記載のヒステリシス回路において、前記第４のトランジスタ（Ｑ２４）に代えて、第２の抵抗（Ｒ２２）を電源ノード（ＮＶｄｄ）と前記相互接続ノードＮ２との間に接続し、更に、前記第６のトランジスタ（Ｑ２６）に代えて、第３の抵抗（Ｒ２３）を出力ノード（ＮＶｏｕｔ）と接地ノード（ＮＶｓｓ）との間に接続したことを特徴とするヒステリシス回路。
【請求項４】
請求項２に記載のヒステリシス回路において、前記第４のトランジスタ（Ｑ２４）に代えて、第２の抵抗（Ｒ２２）を電源ノード（ＮＶｄｄ）と前記相互接続ノードＮ２との間に接続し、更に、前記第６のトランジスタ（Ｑ２６）に代えて、第３の抵抗（Ｒ２３）を出力ノード（ＮＶｏｕｔ）と接地ノード（ＮＶｓｓ）との間に接続したことを特徴とするヒステリシス回路。
【請求項５】
請求項４に記載のヒステリシス回路において、前記第５のトランジスタ（Ｑ５）に代えて、第９のＰＮＰトランジスタ（Ｑ２９）をそのコレクタ、ベース、エミッタをそれぞれ出力ノード（ＮＶｏｕｔ）、前記相互接続ノードＮ２、電源ノード（ＮＶｄｄ）に接続し、更に前記第３のトランジスタ（Ｑ２３）に代えて、第１０のＮＰＮトランジスタ（Ｑ３０）をそのコレクタ、エミッタをそれぞれ前記相互接続ノードＮ１、接地ノード（ＮＶｓｓ）に接続するとともに、そのベースと出力ノード（ＮＶｏｕｔ）の間に第４の抵抗（Ｒ２４）を追加挿入したことを特徴とするヒステリシス回路。
【請求項６】
請求項５に記載のヒステリシス回路において、前記第８のトランジスタのコレクタと前記相互接続ノードＮ２との接続を断つと共に、当該第８のトランジスタ（Ｑ２８）のコレクタとベースとの間を短絡する配線を追加したことを特徴とするヒステリシス回路。
【請求項７】
請求項６に記載のヒステリシス回路において、前記第７のトランジスタ（Ｑ２７）のエミッタと前記相互接続ノードＮ１との間に、コレクタとベースとを短絡した第１１のＮＰＮトランジスタ（Ｑ３１）を、そのエミッタを前記相互接続ノードＮ１側にして追加挿入したことを特徴とするヒステリシス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はヒステリシス回路に関し、特に集積化した際にＩＣチップ内に占める回路面積を小さくする目的のヒステリシス回路に関する。
【０００２】
【従来の技術】
ヒステリシス回路とは、入力電圧の上昇又は下降に応じて出力電圧が立ち上がり又は立ち下がる回路であって、出力電圧が立ち上がる時の入力電圧しきい値と、立ち下がる時の入力電圧しきい値とが異なる回路を指すものである。このヒステリシス回路は、入力信号波形の歪み是正や、入力信号に重畳したノイズに対する動作マージンを確保できることから、マイコンなどのディジタル回路内に外部からの信号を取り込む入力回路部分に多く採用される。こうした部分に採用されるヒステリシス回路は、ディジタル回路と一体的に集積化されるため、ＩＣチップ内で占める回路面積が小さいことが求められる。
【０００３】
このようなヒステリシス回路としては、従来より様々な回路方式が提案されている。図９は、そのような従来回路の一例である（特許文献１参照）。このヒステリシス回路１は、トランジスタＱ１〜Ｑ４、抵抗Ｒ１〜Ｒ６および定電流回路２からなり、出力トランジスタＱ４を制御するトランジスタＱ３のコレクタ電圧が、トランジスタＱ２のベースに正帰還される回路構成となっている。トランジスタＱ３のＯＮ／ＯＦＦ動作に応じてトランジスタＱ２がＯＮ／ＯＦＦすることで、抵抗Ｒ２、Ｒ３、Ｒ４からなる分圧回路の分圧比が変化する。その結果、入力電圧Ｖｉｎの上昇時と下降時とにおいて、トランジスタＱ３のＯＮ／ＯＦＦ状態を反転させる入力電圧Ｖｉｎ  の値（しきい値電圧）が変化するため、ヒステリシスが生成される。ここで、定電流回路２は、トランジスタＱ３のＯＦＦ動作時においてトランジスタＱ２および出力トランジスタＱ４に対しベース電流を供給するためのものである。
【０００４】
しかしながら、この回路構成は、複数のトランジスタを必要とする定電流回路２を備えているため、ＩＣ化する場合にチップ占有面積が大きくなる問題がある。加えて無信号入力時においても回路内に定電流（暗電流）が流れるため、消費電流が大きくなるという問題もある。
【０００５】
図１０は、図９の回路に改良を加えたもので、定電流回路２を必要としない回路構成とすることで素子数を少なくすると共に、無信号入力時に回路電流（暗電流）が流れないようにして消費電流を少なくした回路である（特許文献２参照）。しかしながら、この回路構成においても、入力ノードＶｉｎと接地ノードＶｓｓとの間には分圧回路１８が設けら、３個の抵抗Ｒ１２、Ｒ１３、Ｒ１４が直列接続して用いられている。また、これ以外にも抵抗Ｒ１１、Ｒ１５、Ｒ１６、Ｒ１７、Ｒ１８と多数の抵抗が用いられている。一般にこのような回路を集積回路として形成する場合、抵抗素子はＩＣチップ上でトランジスタよりも広い面積を必要とする。従って、このように抵抗素子を多数使用する回路構成では、ＩＣチップを小型化することは困難であり、コストダウンも難しいという問題がある。
【０００６】
【特許文献１】
特開２０００−１８３７０２号報
【０００７】
【特許文献１】
特開２００２−２１７６９３号報
【０００８】
【発明が解決しようとする課題】
本発明は、従来技術のこうした問題点を解決するためになされたもので、その目的は、必要とする抵抗個数の少ないヒステリシス回路を提供することにあり、それによってＩＣチップの小型化を実現し、コストダウンを図ることにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するための請求項１に記載の発明は、次のように構成したことを特徴とするヒステリシス回路である。第１のＮＭＯＳトランジスタ（Ｑ２１）のゲートとソースとドレインは、それぞれ入力ノード（ＮＶｉｎ）、相互接続ノードＮ１、相互接続ノードＮ２に接続する。第２のＮＭＯＳトランジスタ（Ｑ２２）のゲートとソースとドレインは、それぞれ相互接続ノードＮ１、接地ノード（ＮＶｓｓ）、相互接続ノードＮ２に接続する。第３のＮＭＯＳトランジスタ（Ｑ２３）のゲートとソースとドレインは、それぞれ出力ノード（ＮＶｏｕｔ）、接地ノード（ＮＶｓｓ）、相互接続ノードＮ１に接続する。第４のＰＭＯＳトランジスタ（Ｑ２４）のゲートとソースとドレインは、それぞれ接地ノード（ＮＶｓｓ）、電源ノード（ＮＶｄｄ）、相互接続ノードＮ２に接続する。第５のＰＭＯＳトランジスタ（Ｑ２５）のゲートとソースとドレインは、それぞれ相互接続ノードＮ２、電源ノード（ＮＶｄｄ）、出力ノード（ＮＶｏｕｔ）に接続する。第６のＮＭＯＳトランジスタ（Ｑ２６）のゲートとソースとドレインは、それぞれ電源ノード（ＮＶｄｄ）、接地ノード（ＮＶｓｓ）、出力ノード（ＮＶｏｕｔ）に接続する。電源ノード（ＮＶｄｄ）と接地ノード（ＮＶｓｓ）との間には、電源ノード側を高電位として電源電圧（Ｖｄｄ）を印加する。前記第４、第６のトランジスタ（Ｑ２４、Ｑ２６）は、常時導通状態にあってドレイン−ソース間抵抗が抵抗負荷として動作するように形成する。前記第１、第２、第３、第５のトランジスタ（Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２５）は、各々のゲートに印加される電圧によりＯＮ／ＯＦＦのスイッチング動作をするように形成する。前記入力ノード（ＮＶｉｎ）に入力電圧（Ｖｉｎ）を印加して、前記出力ノード（ＮＶｏｕｔ）から出力電圧（Ｖｏｕｔ）を取り出す。このようにすれば、抵抗素子を１個も使用せずにＭＯＳトランジスタのみでヒステリシス回路を構成することができる。
【００１０】
また、請求項２に記載の発明は、請求項１に記載のヒステリシス回路において、前記第１のトランジスタ（Ｑ２１）に代えて、第７のＮＰＮトランジスタ（Ｑ２７）を、そのエミッタとコレクタをそれぞれ相互接続ノードＮ１、相互接続ノードＮ２に接続するとともに、そのベースと入力ノード（ＮＶｉｎ）との間に第１の抵抗（Ｒ２１）を追加接続し、更に前記第２のＮＭＯＳトランジスタ（Ｑ２２）に代えて、第８のＮＰＮトランジスタ（Ｑ２８）を、そのベース、コレクタ、エミッタをそれぞれ前記相互接続ノードＮ１、相互接続ノードＮ２、接地ノード（ＮＶｓｓ）に接続したことを特徴とするヒステリシス回路である。
【００１１】
このようにすれば、抵抗素子は１個使用するのみで、残りはＭＯＳトランジスタとバイポーラトランジスタとによりヒステリシス回路を構成することができる。
【００１２】
また、請求項３に記載の発明は、請求項１に記載のヒステリシス回路において、前記第４のトランジスタ（Ｑ２４）に代えて、第２の抵抗（Ｒ２２）を電源ノード（ＮＶｄｄ）と前記相互接続ノードＮ２との間に接続し、更に、前記第６のトランジスタ（Ｑ２６）に代えて、第３の抵抗（Ｒ２３）を出力ノード（ＮＶｏｕｔ）と接地ノード（ＮＶｓｓ）との間に接続したことを特徴とするヒステリシス回路である。このヒステリシス回路は、抵抗素子を僅かに２個必要とするのみである。
【００１３】
また、請求項４に記載の発明は、請求項２に記載のヒステリシス回路において、前記第４のトランジスタ（Ｑ２４）に代えて、第２の抵抗（Ｒ２２）を電源ノード（ＮＶｄｄ）と相互接続ノードＮ２との間に接続し、更に、前記第６のトランジスタ（Ｑ２６）に代えて、第３の抵抗（Ｒ２３）を出力ノード（ＮＶｏｕｔ）と接地ノード（ＮＶｓｓ）との間に接続したことを特徴とするヒステリシス回路である。このヒステリシス回路は、抵抗素子を３個必要とするのみである。
【００１４】
また、請求項５に記載の発明は、請求項４に記載のヒステリシス回路において、前記第５のトランジスタ（Ｑ５）に代えて、第９のＰＮＰトランジスタ（Ｑ２９）をそのコレクタ、ベース、エミッタをそれぞれ出力ノード（ＮＶｏｕｔ）、相互接続ノードＮ２、電源ノード（ＮＶｄｄ）に接続し、更に前記第３のトランジスタ（Ｑ２３）に代えて、第１０のＮＰＮトランジスタ（Ｑ３０）をそのコレクタ、エミッタをそれぞれ相互接続ノードＮ１、接地ノード（ＮＶｓｓ）に接続するとともに、そのベースと出力ノード（ＮＶｏｕｔ）の間に第４の抵抗（Ｒ２４）を追加挿入したことを特徴とするヒステリシス回路である。このヒステリシス回路は、抵抗素子を４個必要とするのみである。
【００１５】
また、請求項６に記載の発明は、請求項５に記載のヒステリシス回路において、前記第８のトランジスタのコレクタと相互接続ノードＮ２との接続を断つと共に、当該第８のトランジスタ（Ｑ２８）のコレクタとベースとの間を短絡する配線を追加したことを特徴とするヒステリシス回路である。このヒステリシス回路も、抵抗素子は４個必要とするのみである。
【００１６】
また、請求項７に記載の発明は、請求項６に記載のヒステリシス回路において、前記第７のトランジスタ（Ｑ２７）のエミッタと相互接続ノードＮ１との間に、コレクタとベースとを短絡した第１１のＮＰＮトランジスタ（Ｑ３１）を、そのエミッタを相互接続ノードＮ１側にして追加挿入したことを特徴とするヒステリシス回路である。このヒステリシス回路も、抵抗素子は４個必要とするのみである。
【００１７】
【発明の実施の形態】
（第１の実施形態）図１に本発明の第１の実施形態のヒステリシス回路の回路構成を示す。本ヒステリシス回路は、ＮＭＯＳトランジスタＱ２１、Ｑ２２、Ｑ２３、Ｑ２６、ＰＭＯＳトランジスタＱ２４、Ｑ２５とにより構成される。第１のトランジスタＱ２１のゲートは、入力電圧Ｖｉｎが印加される入力ノードＮＶｉｎに接続されており、入力電圧ＶｉｎによりＯＮ／ＯＦＦ制御される。ソースおよびドレインは、それぞれ相互接続ノードＮ１、Ｎ２に接続される。
【００１８】
第２のトランジスタＱ２２は、ゲート、ドレイン、ソースがそれぞれ相互接続ノードＮ１、相互接続ノードＮ２、接地ノードＮＶｓｓに接続され、相互接続ノードＮ１の電圧によりＯＮ／ＯＦＦ制御される。
【００１９】
第３のトランジスタＱ２３は、ゲート、ドレイン、ソースが、それぞれ出力ノードＮＶｏｕｔ、相互接続ノードＮ１、接地ノードＮＶｓｓに接続される。出力ノードＮＶｏｕｔは、本ヒステリシス回路の出力電圧Ｖｏｕｔが現れる出力端子であり、第３のトランジスタＱ２３は、この出力電圧ＶｏｕｔによりＯＮ／ＯＦＦ制御される。後で説明するように、この第３のトランジスタＱ２３が、出力電圧ＶｏｕｔによりＯＮ／ＯＦＦ制御されることにより、出力電圧Ｖｏｕｔの立ち上がり、立ち下がりを決定する入力電圧Ｖｉｎのしきい値に変化が生じ、ヒステリシスが生成されることになる。
【００２０】
第４のトランジスタＱ２４は、ゲート、ドレイン、ソースが、それぞれ接地ノードＮＶｓｓ、相互接続ノードＮ２、電源ノードＮＶｄｄに接続される。ゲートが接地ノードＮＶｓｓに接続されていることにより、この第４のトランジスタＱ２４は、常にＯＮ状態にある。このとき、そのドレイン−ソース間は、適度な抵抗値になるように形成されおり、第１、第２のトランジスタＱ２１、Ｑ２２に対する共通の負荷抵抗として動作する。
【００２１】
第５のトランジスタＱ２５のゲート、ドレイン、ソースは、それぞれ相互接続ノードＮ２、出力ノードＮＶｏｕｔ、電源ノードＮＶｄｄに接続されており、相互接続ノードＮ２の電圧によりＯＮ／ＯＦＦのスイッチング動作をする。この第５のトランジスタＱ２５のＯＮ時のドレイン−ソース間電圧は非常に低くなるように形成されているので、この第５のトランジスタＱ２５がＯＮすると出力ノードＮＶｏｕｔには電源電圧Ｖｄｄが加わる。
【００２２】
第６のトランジスタＱ２６のゲート、ドレイン、ソースは、それぞれ電源ノードＮＶｄｄ、出力ノードＮＶｏｕｔ、接地ノードＮＶｓｓに接続されている。ゲートが電源ノードＮＶｄｄに接続されていることにより、この第６のトランジスタＱ２６も、第４のトランジスタＱ２４と同じく常にＯＮ状態にある。このときのドレイン−ソース間の抵抗値は、適度な抵抗値になるように形成されており、出力ノードＮＶｏｕｔと接地ノードＮＶｓｓとの間の負荷抵抗として動作する。
【００２３】
電源ノードＮＶｄｄと接地ノードＮＶｓｓとの間には、電源ノードＮＶｄｄ側を高電位として直流の電源電圧Ｖｄｄが印加され、回路を動作させる。
【００２４】
次に、このような回路構成の下で、入力電圧Ｖｉｎの値が変化した場合の回路の動作を説明する。入力電圧Ｖｉｎの値が“０  ”Ｖ近傍の場合、第１、第２のトランジスタＱ２１、Ｑ２２は共にＯＦＦ状態になる。従って、相互接続ノード２の電圧は、第４のトランジスタ２４がＯＮ状態にあることから電源電圧Ｖｄｄに等しくなる。相互接続ノードＮ２の電圧が電源電圧Ｖｄｄに等しいと、第５のトランジスタＱ２５のゲート−ソース間電圧は“０  ”Ｖとなるため、第５のトランジスタＱ２５はＯＦＦし、出力ノードＮＶｏｕｔには電流が供給されない。出力ノードＮＶｏｕｔに電流が供給されないと、第６のトランジスタＱ２６は常にＯＮ状態にあって抵抗として動作していることから、出力ノードＮＶｏｕｔの電圧、即ち、出力電圧Ｖｏｕｔは“０  ”Ｖとなる。この時、第３のトランジスタＱ２３は、ゲートに出力電圧Ｖｏｕｔを受けているため、第３のトランジスタＱ２３もＯＦＦする。
【００２５】
このように、入力電圧Ｖｉｎが“０  ”Ｖ付近の場合には、第１、第２、第３、第５のトランジスタＱ２１、Ｑ２２、Ｑ２３、Ｑ２５は、全てＯＦＦ状態となるため、電源ノードＮＶｏｕｔからは電流が供給されない。従って、この時の暗電流はゼロとなる。
【００２６】
この状態から入力電圧Ｖｉｎを図８に示すように、徐々に上昇させた場合を考える。簡単のため第１、第２のトランジスタＱ２１、Ｑ２２のしきい値電圧Ｖｔｈは等しいとする。ここで、ＭＯＳトランジスタのしきい値電圧Ｖｔｈとは、ドレイン−ソース間に適当な電圧を印加した状態で、ゲート−ソース間電圧を徐々に増加させていった場合に、ドレイン電流が流れ始めるときのゲート−ソース間電圧のことである。第３のトランジスタＱ２３はＯＦＦしており、第１のトランジスタＱ２１のソースが第２のトランジスタＱ２２のゲートに接続されているため、入力電圧Ｖｉｎが第１、第２のトランジスタＱ２１、Ｑ２２のしきい値電圧Ｖｔｈの和である２Ｖｔｈに達するまでは、第２のトランジスタＱ２２はＯＦＦしたままである。従って、出力電圧Ｖｏｕｔは図８に示すように“０  ”Ｖのままである。
【００２７】
入力電圧Ｖｉｎの値が２Ｖｔｈを僅かに越えると第１、第２のトランジスタＱ２１、Ｑ２２は共にＯＮし、第２のトランジスタＱ２２にドレイン電流が流れ始める。すると、第４のトランジスタＱ２４にもドレイン電流が流れ始め、相互接続ノードＮ２の電圧が低下して、第５のトランジスタＱ２５にもドレイン電流が流れ始める。第５のトランジスタＱ２５にドレイン電流が流れ始めると、そのドレイン−ソース間抵抗が低下を始める。出力電圧Ｖｏｕｔは、電源電圧Ｖｄｄを第５、第６のトランジスタＱ２５、Ｑ２６のドレイン−ソース間抵抗で分圧した電圧である。ここで先に述べたように、第６のトランジスタＱ２６のＯＮ抵抗は、第５のトランジスタＱ２５のＯＮ抵抗より高くなるように形成されている。従って、第５のトランジスタＱ２５にドレイン電流が流れ始めると、出力電圧Ｖｏｕｔは急速に上昇を始める。
【００２８】
出力ノードＮＶｏｕｔの電圧Ｖｏｕｔが上昇を始めると、これに接続された第３のトランジスタＱ２３のゲート電圧も同様に上昇し、第３のトランジスタＱ２３のドレイン電流が流れ始める。ドレイン電流が流れ始めると第１のトランジスタＱ２１を流れた電流は、第３のトランジスタＱ２３を通って接地ノードＶｓｓに流れるようになる。これにより第４のトランジスタＱ２４のドレイン電流は更に増加し、相互接続ノードＮ２の電圧が更に低下して第５のトランジスタＱ２５のドレイン−ソース間抵抗は一層低下する。すると出力電圧Ｖｏｕｔは更に上昇して、第３のトランジスタＱ２３のドレイン電流も一層増加し、そのドレイン−ソース間電圧は益々低下する。すると、第２のトランジスタＱ２２のゲート−ソース間電圧は低下を始め、そのドレイン電流は減少を始める。
【００２９】
このような帰還動作が働くことにより、入力電圧Ｖｉｎが第１、第２のトランジスタＱ２１、Ｑ２２のしきい値電圧Ｖｔｈの和である２Ｖｔｈを僅かに越えた瞬間、第１、第２、第５のトランジスタＱ２１、Ｑ２２、Ｑ２５はＯＮするが、次の瞬間、第３のトランジスタＱ２３がＯＮして、第２のトランジスタＱ２２はすぐさまＯＦＦ状態に戻る。すなわち、第１、第３、第５のトランジスタＱ２１、Ｑ２３、Ｑ２５はＯＮ状態、第２のトランジスタＱ２２はＯＦＦ状態で安定する。この時、出力電圧Ｖｏｕｔは、殆ど電源電圧Ｖｄｄに等しい高電圧に飽和した状態となる。このようにして、入力電圧Ｖｉｎが２Ｖｔｈを僅かに越えた瞬間に、出力電圧Ｖｏｕｔは、電源電圧Ｖｄｄまで瞬間的に立ち上がる動作をする（図８参照）。
【００３０】
次に、入力電圧Ｖｉｎが２Ｖｔｈを越えている状態から、逆に徐々に減少させた場合の動作を説明する。入力電圧Ｖｉｎが２Ｖｔｈを越えた時以降、第３のトランジスタＱ２３はＯＮ状態にある。この状態では、第４のトランジスタＱ２４のドレイン電流は、第１、第３のトランジスタＱ２１、Ｑ２３を通って接地ノードＮＶｓｓに流れている。第３のトランジスタＱ２３のＯＮ時のドレイン−ソース間電圧は殆ど“０  ”Ｖになるように形成されている。このため、入力電圧Ｖｉｎが徐々に低下しても、第１のトランジスタＱ２１のしきい値電圧Ｖｔｈに達するまでは、第１のトランジスタＱ２１はＯＮ状態を維持する。従って、この間においては各トランジスタのＯＮ／ＯＦＦ状態に変化はなく、出力電圧Ｖｏｕｔは電源電圧Ｖｄｄに維持されたままである。
【００３１】
入力電圧Ｖｉｎがしきい値電圧Ｖｔｈよりも僅かに低くなったとする。第１のトランジスタＱ２１のドレイン電流は減少を始める。すると、先に説明した帰還動作とは逆の帰還動作が働き、第４のトランジスタＱ２４のドレイン電流は減少、相互接続ノードＮ２の電圧は上昇、第５のトランジスタＱ２５のゲート−ソース間電圧は減少、そのドレイン電流は減少してドレイン−ソース間抵抗は増加、それにより電源電圧Ｖｄｄを分圧した出力電圧Ｖｏｕｔは減少、第３のトランジスタＱ２３のゲート電圧は下降し、そのドレイン電流は減少しドレイン電圧は逆に上昇する。その結果、第１のトランジスタＱ２１のゲート−ソース間電圧は更に減少してそのドレイン電流は、一層減少方向に向かうという動作が行なわれる。
【００３２】
このような帰還動作が働くことにより、入力電圧Ｖｉｎの値が第１のトランジスタＱ２１のしきい値電圧Ｖｔｈを僅かに下回った瞬間、第１、第３、第５のトランジスタＱ２１、Ｑ２３、Ｑ２５はＯＦＦ状態に変化する。第２のトランジスタＱ２２はＯＦＦ状態のままである。そしてこの状態では、出力ノードＮＶｏｕｔには、第５のトランジスタＱ２５から電流が供給されず、反面第６のトランジスタＱ２６を介して接地ノードＮＶｓｓに接続されているため、出力電圧Ｖｏｕｔは“０  ”Ｖの低電圧となる。即ち、入力電圧Ｖｉｎがしきい値電圧Ｖｔｈを僅かに下回った瞬間に出力電圧Ｖｏｕｔは、“０  ”Ｖまで瞬間的に立ち下がる動作をする（図８参照）。
【００３３】
このように、本実施形態のヒステリシス回路は、出力電圧Ｖｏｕｔが立ち上がる時の入力電圧Ｖｉｎのしきい値は２Ｖｔｈ、逆に出力電圧Ｖｏｕｔが立ち下がるときのしきい値はＶｔｈとなり、その間にＶｔｈだけの差を生ずるヒステリシス回路として動作する。そして図１の回路図から分かるように、本実施形態のヒステリシス回路は抵抗素子を使用せず、全てＭＯＳトランジスタで構成されている。従って、集積回路として形成した場合には、ＩＣチップ上での占有表面積が小さくなり、ＩＣチップの小型化、コストダウンに効果を発揮する。
【００３４】
（第２の実施形態）図２に、本発明の第２の実施形態のヒステリシス回路の構成を示す。本ヒステリシス回路が図１の回路と異なる点は、第１のＮＭＯＳトランジスタＱ２１を第７のＮＰＮトランジスタＱ２７に置き換え、且つ、そのベースと入力ノードＮＶｉｎとの間に第１の抵抗Ｒ２１を挿入した点、および第２のＮＭＯＳトランジスタＱ２２を、第８のＮＰＮトランジスタＱ２８に置き換えた点にある。
【００３５】
この場合の回路の動作は、図１における第１、第２のトランジスタＱ２１、Ｑ２２が電圧駆動型増幅素子であったのに対して、図２で置き換えた第７、第８のトランジスタＱ２７、Ｑ２８は電流駆動型増幅素子である点で少し異なる。すなわち、図１の場合には、第１、第２のトランジスタＱ２１、Ｑ２２は電圧駆動型増幅素子であるので、第１のトランジスタＱ２１を流れた電流が、第２のトランジスタＱ２に流れ込むことはなかった。これに対して図２の回路の場合には、第７、第８のトランジスタＱ２７、Ｑ２８は、電流駆動型増幅素子であり、第３のトランジスタＱ２３がＯＦＦ状態ではダーリントン接続された形になっているため、第７のトランジスタＱ２７のエミッタ電流は、第８のトランジスタＱ２８のベースに流れ込み電流増幅される。従って、入力電圧Ｖｉｎのしきい値の生じ方に若干の違いは生ずるが、前述した帰還動作に起因してヒステリシスを生じさせている点については、両者ともに同じである。
【００３６】
バイポーラトランジスタであるＮＰＮトランジスタのコレクタ−エミッタ間に適当な電圧を加えた状態で、ベース−エミッタ間の電圧を徐々に増加していき、コレクタ電流が流れ始める時のベース−エミッタ間電圧をＶｆとする。本実施形態の図２のヒステリシス回路の入力電圧Ｖｉｎのしきい値は、第７、第８のトランジスタＱ２７、Ｑ２８の電流増幅率が十分に高く、第１の抵抗Ｒ２１の値が比較的小さい場合には、Ｖｆと２Ｖｆの値となり、その差Ｖｆだけのヒステリシスを生ずる。
【００３７】
（第３の実施形態）図３に、本発明の第３の実施形態のヒステリシス回路の構成を示す。本ヒステリシス回路が図１の回路と異なる点は、第４のトランジスタＱ２４と第６のトランジスタＱ２６を、それぞれ第２の抵抗Ｒ２２、第３の抵抗Ｒ２３に置き換えた点にある。第４、第６のトランジスタＱ２４、Ｑ２６は、先に説明したように常時ＯＮ状態にあり、そのドレイン−ソース間はＯＮ状態においても適度の抵抗値を有するように形成されたものである。即ち、第４、第６のトランジスタＱ２４、Ｑ２６は、抵抗素子として機能していた。従って、これらを本来の抵抗素子に置き換えても何ら動作に影響を生ぜず、図３の回路は図１と同様の動作をするヒステリシス回路として機能する。入力電圧Ｖｉｎのしきい値はＶｔｈと２Ｖｔｈであり、その差Ｖｔｈのヒステリシスを生ずる。
【００３８】
（第４の実施形態）図４に、本発明の第４の実施形態のヒステリシス回路の構成を示す。本ヒステリシス回路は、第２の実施形態である図２の回路に対して、第３の実施形態の場合と同様に、第４のトランジスタＱ２４と第６のトランジスタＱ２６を、それぞれ第２の抵抗Ｒ２２、第３の抵抗Ｒ２３に置き換える変更を加えたものである。
【００３９】
従って、第３の実施形態で説明したように、元々、抵抗素子として機能していたＭＯＳトランジスタを、本来の抵抗素子に置き換えたのみであるので、第２の実施形態の図２と同様の動作をするヒステリシス回路として機能する。入力電圧Ｖｉｎのしきい値はＶｆと２Ｖｆであり、その差Ｖｆだけのヒステリシスを生ずる。
【００４０】
（第５の実施形態）図５に、本発明の第５の実施形態のヒステリシス回路の構成を示す。本ヒステリシス回路は、第４の実施形態である図４の回路における第５のトランジスタＱ２５を第９のＰＮＰトランジスタＱ２９に置き換え、また、第３のトランジスタＱ２３を第１０のＮＰＮトランジスタＱ３０に置き換え、更にその第１０のトランジスタＱ３０のベースと出力ノードＮＶｏｕｔの間に第４の抵抗Ｒ２４を追加挿入したものである。
【００４１】
第４の抵抗Ｒ２４は、置き換えた第１０のトランジスタＱ３０が電流駆動型増幅素子であるために、そのベース電流を制限するために挿入したものである。この回路も、出力電圧Ｖｏｕｔが第４の抵抗Ｒ２４、第１０のトランジスタＱ１０にを介して入力側に帰還されることにより、第４の実施形態の図４と同様の動作をするヒステリシス回路として機能する。入力電圧Ｖｉｎのしきい値も、同じくＶｆと２Ｖｆであり、その差Ｖｆだけのヒステリシスを生ずる。
【００４２】
（第６の実施形態）図６に、本発明の第７の実施形態のヒステリシス回路の構成を示す。本ヒステリシス回路は、第５の実施形態である図５の回路において、第８のトランジスタＱ２８のコレクタと相互接続ノードＮ２との接続を断つと共に、該第８のトランジスタＱ２８のコレクタとベースとの間を短絡する配線を追加する変更を加えたものである。
【００４３】
第８のトランジスタＱ２８のコレクタと相互接続ノードＮ２との接続が絶たれているため、第２の抵抗Ｒ２２を流れた電流は、全て第７のトランジスタＱ２７に流れ込む。また、第８のトランジスタＱ２８は、ダイオード接続に変更されダイオードとして機能しているため、第７のトランジスタＱ２７のエミッタから流れ出た電流は電流増幅されない。従って、入力電圧Ｖｉｎのしきい値は、第１の抵抗Ｒ２１の影響を受け易くなり、第５の実施形態である図５の場合に比べ、ヒステリシスの幅においてほぼ同等か若干大きくなる。
【００４４】
（第７の実施形態）図７に、本発明の第６の実施形態のヒステリシス回路の構成を示す。本ヒステリシス回路は、第６の実施形態である図６の回路において、第７のトランジスタＱ２７のエミッタと相互接続ノードＮ１との間に、コレクタとベースを短絡した第１１のトランジスタＱ３１を、そのエミッタを相互接続ノードＮ１側にして追加挿入したものである。
【００４５】
追加した第１１のトランジスタＱ１１は、ダイオードとして機能する。これにより入力電圧Ｖｉｎのしきい値は、２Ｖｔｈと３Ｖｔｈに変化するが、ヒステリシスの幅はＶｔｈのままである。また、この場合も第６の実施形態の場合と同様、第７のトランジスタＱ２７のエミッタから流れ出た電流は、第１１のトランジスタＱ３１によっても、また第８のトランジスタＱ２８によっても電流増幅されることがない。従って、入力電圧Ｖｉｎのしきい値は、第１の抵抗Ｒ２１の影響を受け易く、ヒステリシスの幅はＶｔｈとほぼ同等か若干大きくなる。
【００４６】
【発明の効果】
以上の説明から明らかなように、本発明の各ヒステリシス回路によれば、以下のような優れた効果を奏する。
請求項１記載のヒステリシス回路は、抵抗素子を１個も使用せず、ＭＯＳトランジスタのみを使用して回路が構成されている。従って、集積回路として形成する場合、ＩＣチップ上での占有表面積を小さく形成することが可能となり、ＩＣチップの小型化、併せてコストダウンに効果を発揮する。また、この回路構成は、無信号入力時に回路電流（暗電流）が流れない利点もある。
【００４７】
請求項２ないし７に記載のヒステリシス回路は、回路の構成素子として抵抗素子を使用しているものの、その個数は従来のヒステリシス回路に比べて少なくなっており、代わってＭＯＳトランジスタやバイポーラトランジスタを使用して回路構成がなされている。従って、この場合も、従来のヒステリシス回路と比べ、集積回路として形成する場合、ＩＣチップ上での占有表面積を小さく形成することができ、ＩＣチップの小型化、併せてコストダウンに効果を発揮する。また、これらの回路構成も、無信号入力時に回路電流（暗電流）が流れない利点がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を表すヒステリシス回路図である。
【図２】本発明の第２の実施形態を表すヒステリシス回路図である。
【図３】本発明の第３の実施形態を表すヒステリシス回路図である。
【図４】本発明の第４の実施形態を表すヒステリシス回路図である。
【図５】本発明の第４の実施形態を表すヒステリシス回路図である。
【図６】本発明の第６の実施形態を表すヒステリシス回路図である。
【図７】本発明の第７の実施形態を表すヒステリシス回路図である。
【図８】本発明回路によるヒステリシス動作を説明する図である。
【図９】従来技術を示す図１相当図である。
【図１０】従来技術を示す他の図１相当図である。
【符号の説明】
図面中、Ｎ１、Ｎ２は相互接続ノード、ＮＶｉｎは入力ノード、ＮＶｄｄは電源ノード、ＮＶｓｓは接地ノード、ＮＶｏｕｔは出力ノード、Ｖｄｄは電源電圧、Ｖｏｕｔは出力電圧、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４はそれぞれ第１、第２、第３、第４の抵抗、Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２６はそれそれ第１、第２、第３、第６のＮＭＯＳトランジスタ、Ｑ２４、Ｑ２５はそれそれ第４、第５のＰＭＯＳトランジスタ、Ｑ２７、Ｑ２８、Ｑ３０、Ｑ３１はそれそれ第７、第８、第１０、第１１のＮＰＮトランジスタ、Ｑ２９は第９のＰＮＰトランジスタを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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