(57)【要約】【課題】微細化が進展してもしきい値変動が起こり難い、積層ゲート構造を有する半導体装置を提供すること。【解決手段】第１ゲート絶縁膜４上に形成された第１ゲート電極５と、第１ゲート電極５上に形成された第２ゲート絶縁膜６と、第２ゲート絶縁膜６上に形成された第２ゲート電極７とを具備する。そして、第１ゲート電極５は第１の幅Ｗ１を持つ第１の部分５−１と、第１の幅Ｗ１よりも狭い幅Ｗ２を持つ第２の部分５−２とを有し、第２の部分５−２の側面から素子分離領域２の側面までの距離Ｌが、第１の部分５−１の側面から素子分離領域２の側面までの距離より長い。【選択図】　　図１
2004022819.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域により区画された素子領域を有する半導体基板と、
前記素子領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を具備し、
ゲート幅方向に沿った前記第１ゲート電極の断面が実質的に凸型形状を有することを特徴とする半導体装置。
【請求項２】
素子分離領域により区画された素子領域を有する半導体基板と、
前記素子領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を具備し、
前記第１ゲート電極は第１の幅を持つ第１の部分と、前記第１の幅よりも狭い幅を持つ第２の部分とを有し、
ゲート幅方向に沿った前記第２の部分の側面から前記素子分離領域の側面までの距離が、前記第１の部分の側面から前記素子分離領域の側面までの距離より長いことを特徴とする半導体装置。
【請求項３】
前記第１の部分の上面と前記第２の部分の上面との間にステップがあることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の部分は第１の導電体層を含み、前記第２の部分は第２の導電体層を含むことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第２の部分の側面と前記素子分離領域の側面との間に前記第２ゲート絶縁膜があることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記第２の部分の上面とその側面とが交わる角部が丸められていることを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記第１の部分の側面と前記素子分離領域の側面とが自己整合していることを特徴とする請求項２に記載の半導体装置。
【請求項８】
半導体基板上に第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に第１導電体層を形成する工程と、
前記第１導電体層上に第１スペーサを形成する工程と、
前記第１スペーサ上に、素子分離領域パターンに応じたパターンを持つ第１マスク層を形成する工程と、
前記第１マスク層をマスクに用いて、前記第１スペーサ、前記第１導電体層、前記第１ゲート絶縁膜及び前記半導体基板をエッチングし、トレンチを形成する工程と、
前記トレンチ内に、絶縁物を充填し、素子分離領域を形成する工程と、
前記絶縁物をマスクに用いて前記第１スペーサを除去し、前記第１導電体層上に、前記素子分離領域によって挟まれた第１スペースを形成する工程と、
前記第１スペース内に露出する前記素子分離領域の側面上に、第２スペーサを形成する工程と、
前記第２スペーサ間に、導電物を充填する工程と、
前記導電物をマスクに用いて前記素子分離領域をその上面から一部エッチングし、前記第２スペーサを露出させる工程と、
前記第２スペーサを除去し、前記導電物間に前記素子分離領域の幅より広い幅を持つ第２スペースを形成する工程と、
前記導電物上、前記第２スペース内に露出した前記第１導電体層及び前記絶縁物上に第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜上に、第２導電体層を形成する工程と、
前記第２導電体層、前記第２ゲート絶縁膜、前記導電物及び前記第１導電体層をエッチングし、積層ゲート構造を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項９】
前記第２スペースを形成した後、前記第２ゲート絶縁膜を形成する前に、前記導電物の上面とその側面とが交わる角部を丸める工程を、さらに具備することを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置及びその製造方法に係わり、特に積層ゲート構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の一つに、積層ゲート構造を有するトランジスタがある。このトランジスタの代表的な例は、例えば不揮発性半導体記憶装置のメモリセルトランジスタである。このメモリセルトランジスタは、現在、不揮発性半導体記憶装置の大規模容量化に伴ってその微細化が急速に進展しつつある。
【０００３】
図１５Ａは典型例に係る半導体装置を示す平面図、図１５Ｂは図１５Ａ中の１５Ｂ−１５Ｂ線に沿う断面図、図１５Ｃは図１５Ａ中の１５Ｃ−１５Ｃ線に沿う断面図である。なお、図１５Ａ〜図１５Ｃには、ＮＡＮＤ型不揮発性半導体記憶装置のメモリセルアレイに集積されたメモリセルトランジスタを示す。この種のメモリセルトランジスタは、例えば下記の文献に開示されている。
【０００４】
参考文献：“Ａ　０．６７μｍ２　ＳＥＬＦ−ＡＬＩＧＮＥＤ　ＳＨＡＬＬＯＷ　ＴＲＥＮＣＨ　ＩＳＯＬＡＴＩＯＮ　ＣＥＬＬ（ＳＡ−ＳＴＩ　ＣＥＬＬ）　ＦＯＲ　３Ｖ−ｏｎｌｙ　２５６Ｍｂｉｔ　ＮＡＮＤ　ＥＥＰＲＯＭｓ”　Ｓ　Ａｒｉｔｏｍｅ　ｅｔ　ａｌ．　ＩＥＤＭ　９４，　ｐｐ６１−６４．
図１５Ａ〜図１５Ｃに示すように、Ｐ型の半導体基板１０１には、素子分離領域１０２が形成されている。素子分離領域１０２は、半導体基板１０１に素子領域１０３を区画する。素子領域１０３上には第１ゲート絶縁膜１０４が形成され、第１ゲート絶縁膜１０４上には浮遊ゲート１０５が形成されている。浮遊ゲート１０５上には第２ゲート絶縁膜１０６が形成され、第２ゲート絶縁膜１０６上には、制御ゲート１０７が形成されている。制御ゲート１０７は不揮発性半導体記憶装置のワード線として機能する。制御ゲート１０７、第２ゲート絶縁膜１０６及び浮遊ゲート１０５は積層ゲート構造を形づくる。ビット線方向に沿って隣接する積層ゲート構造間下の素子領域１０３内にはＮ型拡散層１０８が形成されている。Ｎ型拡散層１０８はメモリセルトランジスタのソース、又はドレインとして機能する。また、積層ゲート構造間及び積層ゲート構造上には層間絶縁膜１０９が形成されている。層間絶縁膜１０９上には配線層１１０が形成されている。配線層１１０は不揮発性半導体記憶装置のビット線として機能する。
【０００５】
【発明が解決しようとする課題】
このようなメモリセルトランジスタにおいてその微細化が進展すると、例えば素子分離領域１０２の幅ＷＳＴＩが狭くなる。幅ＷＳＴＩが狭くなると、例えばワード線方向に沿って隣接するメモリセルトランジスタどうしが近づく。このため、特に浮遊ゲート１０５間の距離ＬＦＧ−ＦＧが短くなり、浮遊ゲート１０５間に存在する浮遊ゲート間容量ＣＦＧ−ＦＧが大きくなる。浮遊ゲート１０５は、記憶データに応じた電子の蓄積が行われる。つまり、浮遊ゲート１０５は記憶データに応じた電位を持つ。容量ＣＦＧ−ＦＧが大きくなると、浮遊ゲート１０５の電位が、隣接した他の浮遊ゲート１０５の電位の影響を受け、変動してしまう可能性を生ずる。浮遊ゲート１０５の電位変動は、メモリセルトランジスタのしきい値を変動させる。不揮発性半導体記憶装置において、メモリセルトランジスタのしきい値の変動が生ずることは、例えば記憶データの変化につながる。例えば２値記憶の装置では、記憶された１ビットデータが、例えば“１”から“０”というように反転してしまう。また、多値記憶の装置では、記憶された多ビットデータが、例えば“１１”から“１０”、又は“０１”、又は“００”というように変化してしまう。
【０００６】
この発明は上記事情に鑑み為されたもので、その主要な目的は、微細化が進展してもしきい値の変動が起こり難い、積層ゲート構造を有する半導体装置およびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記主要な目的を達成するために、この発明の第１態様に係る半導体装置では、素子分離領域により区画された素子領域を有する半導体基板と、前記素子領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を具備し、ゲート幅方向に沿った前記第１ゲート電極の断面が実質的に凸型形状を有することを特徴とする。
【０００８】
また、この発明の第２態様に係る半導体装置では、素子分離領域により区画された素子領域を有する半導体基板と、前記素子領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を具備する。そして、前記第１ゲート電極は第１の幅を持つ第１の部分と、前記第１の幅よりも狭い幅を持つ第２の部分とを有し、ゲート幅方向に沿った前記第２の部分の側面から前記素子分離領域の側面までの距離を、前記第１の部分の側面から前記素子分離領域の側面までの距離よりも長くしたことを特徴とする。
【０００９】
また、この発明の第３態様に係る半導体装置の製造方法では、半導体基板上に第１ゲート絶縁膜を形成する工程と、前記第１ゲート絶縁膜上に第１導電体層を形成する工程と、前記第１導電体層上に第１スペーサを形成する工程と、前記第１スペーサ上に、素子分離領域パターンに応じたパターンを持つ第１マスク層を形成する工程と、前記第１マスク層をマスクに用いて、前記第１スペーサ、前記第１導電体層、前記第１ゲート絶縁膜及び前記半導体基板をエッチングし、トレンチを形成する工程と、前記トレンチ内に、絶縁物を充填し、素子分離領域を形成する工程と、前記絶縁物をマスクに用いて前記第１スペーサを除去し、前記第１導電体層上に、前記素子分離領域によって挟まれた第１スペースを形成する工程と、前記第１スペース内に露出する前記素子分離領域の側面上に、第２スペーサを形成する工程と、前記第２スペーサ間に、導電物を充填する工程と、前記導電物をマスクに用いて前記素子分離領域をその上面から一部エッチングし、前記第２スペーサを露出させる工程と、前記第２スペーサを除去し、前記導電物間に前記素子分離領域の幅より広い幅を持つ第２スペースを形成する工程と、前記導電物上、前記第２スペース内に露出した前記第１導電体層及び前記絶縁物上に第２ゲート絶縁膜を形成する工程と、前記第２ゲート絶縁膜上に、第２導電体層を形成する工程と、前記第２導電体層、前記第２ゲート絶縁膜、前記導電物及び前記第１導電体層をエッチングし、積層ゲート構造を形成する工程とを具備することを特徴とする。
【００１０】
【発明の実施の形態】
以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり共通する部分には共通する参照符号を付す。
【００１１】
（第１実施形態）
図１Ａはこの発明の第１実施形態に係る半導体装置を示す平面図、図１Ｂは図１Ａ中の１Ｂ−１Ｂ線に沿う断面図、図１Ｃは図１Ａ中の１Ｃ−１Ｃ線に沿う断面図である。なお、図１Ａ〜図１Ｃには、この発明の第１実施形態に係る半導体装置を、ＮＡＮＤ型不揮発性半導体記憶装置のメモリセルアレイに集積されたメモリセルトランジスタに適用した例を示す。
【００１２】
図１Ａ〜図１Ｃに示すように、例えば半導体基板１には、素子分離領域２が形成されている。半導体基板１の例は、シリコン基板、又はシリコン基板内に形成されたウェル領域である。また、本例において半導体基板１の導電型はＰ型である。素子分離領域２は、半導体基板１に素子領域３を区画する。素子分離領域２の一例は、シャロートレンチアイソレーションである。素子領域３上には第１ゲート絶縁膜４が形成されている。第１ゲート絶縁膜の一材料例はＳｉＯ２である。第１ゲート絶縁膜４上には第１ゲート電極５が形成されている。本例において第１ゲート電極５は浮遊ゲートである。第１ゲート電極５の一材料例はＮ型、あるいはＰ型の不純物がドープされたドープトシリコンである。ドープトシリコンの構造は単結晶、多結晶、非晶質のいずれでも良い。第１ゲート電極５上には第２ゲート絶縁膜６が形成されている。第２ゲート絶縁膜６の一材料例は窒化シリコン、二酸化シリコン、窒化シリコンの３層構造からなる所謂ＯＮＯ膜である。第２ゲート絶縁膜６上には第２ゲート電極７が形成されている。本例において第２ゲート電極７は制御ゲートである。制御ゲートは不揮発性半導体記憶装置においてワード線として機能する。第２ゲート電極７の一材料例はドープトシリコンである。ドープトシリコンの構造は単結晶、多結晶、非晶質のいずれでも良い。また、本例では第２ゲート電極７を単層構造としているが積層構造でも良い。積層構造の例は、ドープトシリコン上に直接又はＳｉＯ２等のバリア層を介してシリサイドを形成した構造（ポリサイド構造）、あるいはドープトシリコン上に直接又はＳｉＯ２等のバリア層を介してメタルを形成した構造（ポリメタル構造）である。シリサイドの一材料例はＷＳｉである。また、メタルの一材料例はＷである。第２ゲート電極７、第２ゲート絶縁膜６、第１ゲート電極５は積層ゲート構造を形づくる。ビット線方向に沿って隣接する積層ゲート構造間下の素子領域３内にはＮ型拡散層８が形成されている。Ｎ型拡散層８はメモリセルトランジスタのソース、又はドレインとして機能する。また、積層ゲート構造間及び積層ゲート構造上には層間絶縁膜９が形成されている。層間絶縁膜９上には配線層１０が形成されている。配線層１０は不揮発性半導体記憶装置のビット線として機能する。
【００１３】
本第１実施形態において第１ゲート電極５は、第１の幅Ｗ１を持つ第１の部分５−１と、第１の幅Ｗ１よりも狭い幅Ｗ２を持つ第２の部分５−２とを有する。第１の部分５−１の下面は第１ゲート絶縁膜４を介して素子領域３に対向し、その側面は素子分離領域２の側面に対向する。第２の部分５−２の下面は第１の部分５−１の上面上にある。
【００１４】
本例では第１の部分５−１及び第２の部分５−２を有する第１ゲート電極５の一構造例として、第１の部分５−１の上面と第２の部分５−２の上面との間にステップがある凸型形状の断面場構造を示している。これにより、ゲート幅方向（ワード線方向）に沿った第２の部分５−２の側面から素子分離領域２の側面までの距離Ｌは、第１の部分５−１の側面から素子分離領域２の側面までの距離よりも長くなる。さらに本例では、第２の部分５−２の側面は第２ゲート絶縁膜６を介して素子分離領域２の側面に対向する構造を示している。ただし、第２の部分５−２の側面と素子分離領域２の側面との間には絶縁物があれば良く、この絶縁物は、第２ゲート絶縁膜６に限られるものではない。
【００１５】
本第１実施形態によれば、図１５Ａ〜図１５Ｃに示した典型例に係る半導体装置に比較して、例えば次のような効果を得ることができる。
【００１６】
図２Ａはこの発明の第１実施形態に係る半導体装置による代表的な効果の一例を示す断面図、図２Ｂは典型例に係る半導体装置を示す断面図である。なお、図２Ａに示す装置の素子分離領域２の幅ＷＳＴＩ及び素子領域３の幅ＷＡＡと、図２Ｂに示す装置の幅ＷＳＴＩ、幅ＷＡＡとは、互いに同じ寸法であると仮定している。
【００１７】
図２Ａに示すように、第１実施形態では、第２の部分５−２の側面から素子分離領域２の側面までの距離が、第１の部分５−１の側面から素子分離領域２の側面までの距離よりも長い。このため、図２Ｂに示す装置と、例えば幅ＷＳＴＩ、ＷＡＡの寸法を同じにした場合でも、距離ＬＦＧ−ＦＧを長くすることができる。距離ＬＦＧ−ＦＧはワード線方向に沿って隣接するメモリセルトランジスタの第１ゲート電極５間の距離である。
【００１８】
このように距離ＬＦＧ−ＦＧを長くできる結果、第１ゲート電極５間に存在するゲート間容量ＣＦＧ−ＦＧを小さくでき、第１ゲート電極５が、例えばワード線方向に沿って隣接する他の第１ゲート電極５の電位を受け難くすることができる。したがって、微細化が進展してもしきい値の変動が起こり難い、積層ゲート構造を有する半導体装置を得ることができる。このような構造は、例えば浮遊ゲートを有する不揮発性半導体記憶装置において有効である。不揮発性半導体記憶装置としては、２値記憶の不揮発性半導体記憶装置、多値記憶の不揮発性半導体記憶装置のどちらにも有効である。例えば２値記憶の装置では、記憶された１ビットデータの、例えば“１”から“０”への反転を防止することができる。また、多値記憶の装置では、記憶された多ビットデータの、例えば“１１”から“１０”、又は“０１”、又は“００”への変化を防止することができる。
【００１９】
なお、第１実施形態に係る装置において、第１の部分５−１と第２の部分５−２とは同じ導電体層から構成されても良いし、別々の導電体層から構成されても良い。
【００２０】
（第２実施形態）
図３Ａはこの発明の第２実施形態に係る半導体装置を示す平面図、図３Ｂは図３Ａ中の３Ｂ−３Ｂ線に沿う断面図、図３Ｃは図３Ａ中の３Ｃ−３Ｃ線に沿う断面図である。
【００２１】
図３Ａ〜図３Ｃに示すように、第２実施形態は、第１実施形態に係る装置における凸型形状の断面構造を有する第１ゲート電極５の、第２の部分５−２の上面と側面とが交わる角部２０を丸めた例である。
【００２２】
本第２実施形態では角部２０を丸めるので、第２ゲート電極７と第２の部分５−２の角部２０との間の電界集中を抑制できる。このため、第１実施形態に比較して、例えば第２ゲート電極７と第２の部分５−２との耐圧を向上できる、という効果をさらに得ることができる。
【００２３】
（第３実施形態）
図４Ａはこの発明の第３実施形態に係る半導体装置を示す平面図、図４Ｂは図４Ａ中の４Ｂ−４Ｂ線に沿う断面図、図４Ｃは図４Ａ中の４Ｃ−４Ｃ線に沿う断面図である。
【００２４】
図４Ａ〜図４Ｃに示すように、第３実施形態は、第１実施形態に係る装置の第１ゲート電極５のうち、第２の部分５−２の上面上に、第３の部分５−３を設けた例である。本例では第３の部分５−３の幅Ｗ３が、第２の部分５−２の幅Ｗ２よりも広い例を示している。
【００２５】
このように第２の部分５−２の上面上に、第３の部分５−３をさらに設けることも可能である。さらに第３の部分５−３の幅Ｗ３は、第２の部分５−２の幅Ｗ２よりも広くすることが可能である。もし、幅Ｗ３を、幅Ｗ２よりも広くした場合には、例えば第１ゲート電極５と第２ゲート電極７とが対向する部分の面積を大きくすることができ、第１ゲート電極５と第２ゲート電極７との結合容量が、第１実施形態に比較して大きくなる。このため、第１ゲート電極５と第２ゲート電極７との結合容量Ｃ１と、第１ゲート電極５と素子領域３との結合容量Ｃ２との比、いわゆるカップリング比Ｃ１／Ｃ２を、例えば第１実施形態に比較して大きくすることができる。カップリング比Ｃ１／Ｃ２を大きくできれば、例えば不揮発性半導体記憶装置のメモリトランジスタにおいて、電子を第１ゲート電極５に注入しやすくなり、また、第１ゲート電極５から電子を放出させやすくなる。この結果、データの書き込み／消去を行い易い、という効果を得ることができる。
【００２６】
なお、第３実施形態に係る装置において、第１の部分５−１、第２の部分５−２、第３の部分５−３は同じ導電体層から構成されても良いし、別々の導電体層から構成されても良い。また、第１、第２の部分５−１、５−２を同じ導電体層から構成し、第３の部分５−３を別の導電体層から構成しても良い。また、第２、第３の部分５−２、５−３を同じ導電体層から構成し、第１の部分５−１を別の導電体層から構成しても良い。
【００２７】
（第４実施形態）
図５はこの発明の第４実施形態に係る半導体装置を示す斜視図、図６Ａ、図６Ｂ〜図１０Ａ、図１０Ｂはそれぞれこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図である。
【００２８】
以下、この発明の第４実施形態に係る半導体装置を、その製造方法とともに説明する。
【００２９】
まず、図６Ａに示すように、半導体基板１上に、第１ゲート絶縁膜４を形成する。半導体基板１の一例はＰ型シリコン基板あるいはＰ型シリコンウェルである。第１ゲート絶縁膜４の一形成例は、Ｐ型シリコンを熱酸化することである。次いで、第１ゲート絶縁膜４上に、第１導電体層を形成する。第１導電体層の一形成例は、シリコンを、ＣＶＤ法を用いて第１ゲート絶縁膜４上に堆積し、例えば非晶質のアンドープシリコン膜５’−１を形成することである。次いで、アンドープシリコン膜５’−１上に、第１スペーサを形成する。第１スペーサの一形成例は、例えばシリコンとエッチング選択比を取ることが可能な物質、例えば窒化シリコンを、ＣＶＤ法を用いてアンドープシリコン膜５’−１上に堆積し、第１の窒化シリコン膜５１を形成することである。次いで、第１の窒化シリコン膜５１上に、素子分離領域パターンに応じたパターンを持つ第１マスク層を形成する。第１マスク層の一形成例は、例えばシリコンおよび窒化シリコンとエッチング選択比を取ることが可能な物質、例えば二酸化シリコンを、ＣＶＤ法を用いて第１の窒化シリコン膜５１上に堆積し、第１の二酸化シリコン膜５２を形成する。この後、第１の二酸化シリコン膜５２を、リソグラフィ法を用いて素子領域３に対応したパターンにパターニングする。
【００３０】
次に、図６Ｂに示すように、第１の二酸化シリコン膜５２をマスクに用いて、第１の窒化シリコン膜５１、アンドープシリコン膜５’−１、第１のゲート絶縁膜４及び半導体基板１をエッチングし、トレンチ５３を形成する。これにより、素子領域３が半導体基板１に形成される。
【００３１】
次に、図７Ａに示すように、トレンチ５３内に絶縁物を充填し、素子分離領域２を形成する。素子分離領域２の一形成例は、まず、素子領域３の側面及びトレンチ５３の底面を熱酸化し、素子領域３の側面及びトレンチ５３の底面に、第２の二酸化シリコン膜５４を形成する。この第２の二酸化シリコン膜５４は、必要に応じて形成されれば良いので省略することも可能である。なお、本例では、トレンチ５３内に、アンドープシリコン膜５’−１の側面が露出する。このため、第２の二酸化シリコン膜５４は、アンドープシリコン膜５’−１の側面にも形成される。次いで、例えば第１の窒化シリコン膜５１とエッチング選択比を取ることが可能な絶縁物、例えば二酸化シリコンを、ＣＶＤ法を用いて第２の二酸化シリコン膜５４及び第１の窒化シリコン膜５１上に堆積し、トレンチ５３内を二酸化シリコンにより埋め込む。この後、例えばＣＭＰ法を用いて二酸化シリコンを第１の窒化シリコン膜５１上まで平坦化し、トレンチ５３内に二酸化シリコンを充填し、素子分離領域２を形成する。
【００３２】
次に、図７Ｂに示すように、素子分離領域２をマスクに用いて第１の窒化シリコン膜５１を除去し、アンドープシリコン膜５’−１上に、素子分離領域によって挟まれた第１スペース５５を形成する。第１スペース５５の一形成例は、第１の窒化シリコン膜５１を、エッチャントとして例えばホットリン酸を用いたウェットエッチングによりエッチングすることである。
【００３３】
次に、図８Ａに示すように、第１のスペース５５内に露出する素子分離領域２の側面上に、第２のスペーサを形成する。第２のスペーサの一形成例は、まず、ＣＶＤ法を用いて素子分離領域２とエッチング選択比を取ることが可能な物質、例えば窒化シリコンを薄く堆積し、第２の窒化シリコン膜５６を形成する。“薄く堆積する”の意味は、例えば第１のスペース５５が窒化シリコンによって完全に埋め込まれない厚さに、窒化シリコンを堆積することである。次いで、第２の窒化シリコン膜５６を、ＲＩＥ法を用いて異方性エッチングし、第２の窒化シリコン膜５６を素子分離領域２の側面上に残す。
【００３４】
次に、図８Ｂに示すように、第２の窒化シリコン膜５６間に、導電物を充填する。導電物の一充填例は、まず、窒化シリコン膜５６とエッチング選択比を取ることが可能な導電物、例えばＮ型不純物、例えばリン、あるいはＰ型不純物、例えばボロンを含むドープトシリコンを、ＣＶＤ法を用いて素子分離領域２、アンドープシリコン膜５’−１及び第２の窒化シリコン膜５６上に堆積し、例えば非晶質の第１のドープトシリコン膜５’−２を形成する。この後、例えばＣＭＰ法を用いて第１のドープトシリコン膜５’−２を素子分離領域２上まで平坦化し、第２の窒化シリコン膜５６間に、第１のドープトシリコン膜５’−２を充填する。
【００３５】
次に、図９Ａに示すように、第１のドープトシリコン膜５’−２をマスクに用いて、素子分離領域２をエッチングし、第２の窒化シリコン膜５６を露出させる。一露出例は、素子分離領域２を、例えばシリコンをエッチングし難く、二酸化シリコンをエッチングし易いエッチャントを用いたＲＩＥ法等のドライエッチングと、エッチャントとして例えばバッファフッ酸（Ｂｕｆｆｅｒｅｄ−ＨＦ）を用いたウェットエッチングとによりエッチングすることである。
【００３６】
次に、図９Ｂに示すように、第２の窒化シリコン膜５６を除去し、第１のドープトシリコン膜５’−２間に、素子分離領域２の幅Ｗｉｓｏより広い幅Ｗｓｐｃを持つ第２スペース５７を形成する。第２スペース５７の一形成例は、第２の窒化シリコン膜５６を、エッチャントとして例えばホットリン酸を用いたウェットエッチングによりエッチングすることである。
【００３７】
次に、図１０Ａに示すように、第１のドープトシリコン膜５’−２上、第２スペース内に露出したアンドープシリコン膜５’−１上及び素子分離領域２上に、第２ゲート絶縁膜６を形成する。次いで、第２ゲート絶縁膜６上に、第２導電体層を形成する。第２導電体層の一形成例は、導電物、例えばＮ型不純物、例えばリン、あるいはＰ型不純物、例えばボロンを含むドープトシリコンを、ＣＶＤ法を用いて第２ゲート絶縁膜６上に堆積し、例えば非晶質の第２のドープトシリコン膜７’を形成することである。
【００３８】
次に、図１０Ｂに示すように、第２のドープトシリコン膜７’、第２ゲート絶縁膜６、第１のドープトシリコン膜５’−２及びアンドープシリコン膜５’−１をエッチングし、積層ゲート構造を形成する。積層ゲート構造の一形成例は、第２のドープトシリコン膜７’上に、シリコン等とエッチング選択比を取ることが可能な物質、例えば窒化シリコンを堆積し、窒化シリコン膜（図示せず）を形成する。次いで、窒化シリコン膜を、リソグラフィ法を用いて積層ゲート構造パターンに対応したパターンにパターニングする。次いで、パターニングされた窒化シリコン膜をマスクに用いて、第２のドープトシリコン膜７’、第２ゲート絶縁膜６、第１のドープトシリコン膜５’−２及びアンドープシリコン膜５’−１をエッチングし、積層ゲート構造を形成する。これにより、ワード線として機能する第２ゲート電極７、及び浮遊ゲートとして機能し、第１の部分５−１及び第２の部分５−２を含む第１ゲート電極５が得られる。なお、積層ゲート構造を得る際のエッチングは、第１ゲート絶縁膜４まで続けられても構わない。次いで、積層ゲート構造及び素子分離領域２をマスクに用いて、素子領域３に対して、この素子領域３とは異なる導電型を持つ導電性不純物イオン、例えばヒ素イオン、あるいはリンイオン、あるいはボロンイオンをイオン注入する。これにより、素子領域３に、メモリセルトランジスタのソース又はドレインとして機能する拡散層８が得られる。
【００３９】
次に、図５に示すように、図１０Ｂに示す構造上に、層間絶縁膜９を形成し、層間絶縁膜９上に、ビット線として機能する配線層１０を形成する。これにより、この発明の第４実施形態に係る半導体装置が形成される。第４実施形態に係る半導体装置は、形状的には第３実施形態に係る半導体装置に酷似する。
【００４０】
このような第４実施形態に係る半導体装置においても、第１ゲート電極５が第１の幅Ｗ１を持つ第１の部分５−１と、第１の幅Ｗ１よりも狭い幅Ｗ２を持つ第２の部分５−２とを有している。そして、第２の部分５−２の側面から素子分離領域２の側面までの距離Ｌが、第１の部分５−１の側面から素子分離領域２の側面までの距離より長い。したがって、第１実施形態と同様の効果を得ることができる。また、第１ゲート電極５が実質的に凸型形状の断面構造を有するものの、第３実施形態にも形状が類似しているので、第３実施形態と同様の効果も得ることができる。
【００４１】
（第５実施形態）
図１１はこの発明の第５実施形態に係る半導体装置を示す斜視図、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂはそれぞれこの発明の第５実施形態に係る半導体装置の一製造工程を示す斜視図である。
【００４２】
以下、この発明の第５実施形態に係る半導体装置を、その製造方法とともに説明する。
【００４３】
まず、図６Ａ〜図９Ｂを参照して説明した製造方法に従って、図１２Ａに示す構造を得る。このとき、第１のドープトシリコン膜５’−２の角部２０には、外側に羽状に広がった羽状部分２１がある。図１２Ａ中の破線枠Ａ内の拡大図を図１４Ａに示す。
【００４４】
次に、図１２Ｂに示すように、第１のドープトシリコン膜５’−２の角部２０を、例えばＣＤＥ法を用いてエッチングし、角部２０を曲面に丸める。図１２Ｂ中の破線枠Ｂ内の拡大図を図１４Ｂに示す。図１４Ｂに示すように、第１のドープトシリコン膜５’−２の上面には、例えば平坦な部分２２が残る。ただし、角部２０が丸められれば良いので、平坦な部分２２は無くても良い。この場合、第１のドープトシリコン膜５’−２の形状は、例えば図１４Ｃに示すような形状となる。また、角部２０は曲面に丸めなくても、例えば羽状部分２１を取り除くだけでも可能である。この場合、第１のドープトシリコン膜５’−２の形状は、例えば図１４Ｄに示すような形状となる。
【００４５】
次に、図１３Ａに示すように、第１のドープトシリコン膜５’−２上、第２スペース内に露出したアンドープシリコン膜５’−１上及び素子分離領域２上に、第２ゲート絶縁膜６を形成する。次いで、第２ゲート絶縁膜６上に、第２導電体層を形成する。第２導電体層の一形成例は、導電物、例えばＮ型不純物、例えばリン、あるいはＰ型不純物、例えばボロンを含むドープトシリコンを、ＣＶＤ法を用いて第２ゲート絶縁膜６上に堆積し、例えば非晶質の第２のドープトシリコン膜７’を形成することである。
【００４６】
次に、図１３Ｂに示すように、第２のドープトシリコン膜７’、第２ゲート絶縁膜６、第１のドープトシリコン膜５’−２及びアンドープシリコン膜５’−１をエッチングし、積層ゲート構造を形成する。積層ゲート構造の一形成例は、第２のドープトシリコン膜７’上に、シリコン等とエッチング選択比を取ることが可能な物質、例えば窒化シリコンを堆積し、窒化シリコン膜（図示せず）を形成する。次いで、窒化シリコン膜を、リソグラフィ法を用いて積層ゲート構造パターンに対応したパターンにパターニングする。次いで、パターニングされた窒化シリコン膜をマスクに用いて、第２のドープトシリコン膜７’、第２ゲート絶縁膜６、第１のドープトシリコン膜５’−２及びアンドープシリコン膜５’−１をエッチングし、積層ゲート構造を形成する。これにより、ワード線として機能する第２ゲート電極７、及び浮遊ゲートとして機能し、第１の部分５−１及び第２の部分５−２を含む第１ゲート電極５が得られる。なお、積層ゲート構造を得る際のエッチングは、第１ゲート絶縁膜４まで続けられても構わない。次いで、積層ゲート構造及び素子分離領域２をマスクに用いて、素子領域３に対して、この素子領域３とは異なる導電型を持つ導電性不純物イオン、例えばヒ素イオン、あるいはリンイオン、あるいはボロンイオンをイオン注入する。これにより、素子領域３に、メモリセルトランジスタのソース又はドレインとして機能する拡散層８が得られる。
【００４７】
次に、図１１に示すように、図１３Ｂに示す構造上に、層間絶縁膜９を形成し、層間絶縁膜９上に、ビット線として機能する配線層１０を形成する。これにより、この発明の第５実施形態に係る半導体装置が形成される。第５実施形態に係る半導体装置は、形状的には第２実施形態に係る半導体装置に酷似する。
【００４８】
このような第５実施形態に係る半導体装置においても、第１ゲート電極５が第１の幅Ｗ１を持つ第１の部分５−１と、第１の幅Ｗ１よりも狭い幅Ｗ２を持つ第２の部分５−２とを有している。そして、第２の部分５−２の側面から素子分離領域２の側面までの距離Ｌが、第１の部分５−１の側面から素子分離領域２の側面までの距離より長い。したがって、第１実施形態と同様の効果を得ることができる。また、形状的に第２実施形態に酷似するので、第２実施形態と同様の効果も得ることができる。
【００４９】
以上、この発明を第１〜第５実施形態により説明したが、この発明は第１〜第５実施形態それぞれに限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００５０】
例えば第１〜第５実施形態では、この発明をＮＡＮＤ型不揮発性半導体記憶装置のメモリセルトランジスタに適用した例を示したが、この発明はＮＡＮＤ型不揮発性半導体記憶装置のメモリセルトランジスタに、限って適用されるものではない。例えばＮＯＲ型、ＡＮＤ型等の不揮発性半導体記憶装置のメモリセルトランジスタにも適用することが可能である。
【００５１】
また、例えば第４、第５実施形態では、シリコン膜５’−１をアンドープシリコン膜としたが、ドープトシリコン膜に変形することも可能である。
【００５２】
また、例えばスペーサ５１、５６には窒化シリコン膜を用いたが、例えばシリコン膜５’−１や素子分離領域２と、エッチング選択比を取ることが可能な物質であれば、窒化シリコン膜に限られるものではない。
【００５３】
また、例えばスペーサ５１、５６を窒化シリコン膜としたとき、スペーサ５１、５６を除去する際のエッチャントをホットリン酸としたが、エッチャントは、ホットリン酸に限られるものではない。例えばフッ酸とグリセロールとの混合溶液、フッ酸とエチレングリコールとの混合溶液、フッ酸とエチレングリコールモノエチルエーテルとの混合溶液、及びフッ酸ベーパを用いることが可能である。
【００５４】
また、例えば第５実施形態では、第１のドープトシリコン膜５’−２の角部２０をエッチングする際に、ＣＤＥ法を用いたが、ＲＩＥ法を用いることも可能である。
【００５５】
また、第１〜第５実施形態はそれぞれ単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【００５６】
また、第１〜第５実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００５７】
また、第１〜第５実施形態ではこの発明を不揮発性半導体記憶装置のメモリセルトランジスタに適用した例に基づき説明したが、上述したメモリセルトランジスタを内蔵した半導体装置、例えばプロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【００５８】
【発明の効果】
以上説明したように、この発明によれば、微細化が進展してもしきい値変動が起こり難い、積層ゲート構造を有する半導体装置およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】図１Ａはこの発明の第１実施形態に係る半導体装置を示す平面図、図１Ｂは図１Ａ中の１Ｂ−１Ｂ線に沿う断面図、図１Ｃは図１Ａ中の１Ｃ−１Ｃ線に沿う断面図
【図２】図２Ａはこの発明の第１実施形態に係る半導体装置による代表的な効果の一例を示す断面図、図２Ｂは典型例に係る半導体装置を示す断面図
【図３】図３Ａはこの発明の第２実施形態に係る半導体装置を示す平面図、図３Ｂは図３Ａ中の３Ｂ−３Ｂ線に沿う断面図、図３Ｃは図３Ａ中の３Ｃ−３Ｃ線に沿う断面図
【図４】図４Ａはこの発明の第３実施形態に係る半導体装置を示す平面図、図４Ｂは図４Ａ中の４Ｂ−４Ｂ線に沿う断面図、図４Ｃは図４Ａ中の４Ｃ−４Ｃ線に沿う断面図
【図５】図５はこの発明の第４実施形態に係る半導体装置を示す斜視図
【図６】図６Ａはこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図、図６Ｂはこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図
【図７】図７Ａはこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図、図７Ｂはこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図
【図８】図８Ａはこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図、図８Ｂはこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図
【図９】図９Ａはこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図、図９Ｂはこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図
【図１０】図１０Ａはこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図、図１０Ｂはこの発明の第４実施形態に係る半導体装置の一製造工程を示す斜視図
【図１１】図１１はこの発明の第５実施形態に係る半導体装置を示す斜視図
【図１２】図１２Ａはこの発明の第５実施形態に係る半導体装置の一製造工程を示す斜視図、図１２Ｂはこの発明の第５実施形態に係る半導体装置の一製造工程を示す斜視図
【図１３】図１３Ａはこの発明の第５実施形態に係る半導体装置の一製造工程を示す斜視図、図１３Ｂはこの発明の第５実施形態に係る半導体装置の一製造工程を示す斜視図
【図１４】図１４Ａ〜図１４Ｄはそれぞれドープトシリコン膜５’−２を示す断面図
【図１５】図１５Ａは典型例に係る半導体装置を示す平面図、図１５Ｂは図１５Ａ中の１５Ｂ−１５Ｂ線に沿う断面図、図１５Ｃは図１５Ａ中の１５Ｃ−１５Ｃ線に沿う断面図
【符号の説明】
１…半導体基板
２…素子分離領域
３…素子領域
４…第１ゲート絶縁膜
５…第１ゲート電極
５−１…第１の部分
５−２…第２の部分
６…第２ゲート絶縁膜
７…第２ゲート電極
８…拡散層
９…層間絶縁膜
１０…配線層
２０…角部
５１…第１スペーサ
５２…第１マスク層
５３…トレンチ
５４…二酸化シリコン膜
５５…第１スペース
５６…第２スペーサ
５７…第２スペース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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