(57)【要約】【課題】当該システムで空いているタイミングセットを有効利用して、複数本のパターンプログラムを１本化して、無駄なアイドル期間を削除してデバイス試験のスループットを向上する半導体試験装置、タイミングセットの最適化方法、タイミングセットの最適化プログラムを提供する。【解決手段】既存のメインプログラムのソースファイルを受けて、各パターンプログラムで適用するタイミングセット番号の中で重複するＴＳ番号を半導体試験装置で空いている他のＴＳ番号に割付変更するメインプログラム側の割付変更ステップを具備し、メインプログラムで使用する既存の複数パターンプログラムのソースファイルを受けて、各パターンプログラムに記述されているＴＳ番号中で各パターンプログラム間で重複するＴＳ番号を半導体試験装置で空いている他のＴＳ番号に割付変更するパターンプログラム側の割付変更ステップを具備する半導体試験装置のタイミングセットの最適化方法。【選択図】　　　　図４
2004053340.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイス（ＤＵＴ）へ試験波形を印加する複数本のパターンプログラムと、
該複数本のパターンプログラムを順次シーケンシャルに実行させてＤＵＴの試験を行うメインプログラムと、を備える半導体試験装置のタイミングセットの最適化方法であって、
既存のメインプログラムのソースファイルを受けて、各パターンプログラムで適用するタイミングセット番号（ＴＳ番号）の中で重複するＴＳ番号を当該半導体試験装置で空いている他のＴＳ番号に割付変更するメインプログラム側の割付変更ステップと、
当該メインプログラムで使用する既存の複数パターンプログラムのソースファイルを受けて、各パターンプログラムに記述されているＴＳ番号中で各パターンプログラム間で重複するＴＳ番号を当該半導体試験装置で空いている他のＴＳ番号に割付変更するパターンプログラム側の割付変更ステップと、
を具備することを特徴とする半導体試験装置のタイミングセットの最適化方法。
【請求項２】
被試験デバイス（ＤＵＴ）のＩＣピンに接続して信号の授受を行う複数のテスタチャンネル毎に各々に備えられて、ＤＵＴへ供給する試験波形を所定タイミングに遅延させる複数の遅延情報を格納するタイミングセットメモリＴＳＭと、
ＤＵＴへ試験波形を印加する複数本のパターンプログラムと、
該複数本のパターンプログラムを順次シーケンシャルに実行させてＤＵＴの試験を行うメインプログラムと、を備える半導体試験装置のタイミングセットの最適化方法であって、
既存のメインプログラムのソースファイルを受けてその記述内容を解析して、各パターンプログラムで適用するタイミングセット番号（ＴＳ番号）のピンリスト記述を抽出し、抽出したＴＳ番号の中で重複するＴＳ番号の記述を特定し、特定したＴＳ番号を当該半導体試験装置で空いている他のＴＳ番号に割付変更し、複数パターンプログラムの実行シーケンスに対応して複数カ所に分散記述されているＴＳ番号のピンリスト記述を所定の１カ所へ移動させたものを生成メインプログラムとして出力するメインプログラム側の割付変更ステップと、
当該メインプログラムで使用する既存の複数パターンプログラムのソースファイルを受けてその記述内容を解析して、各パターンプログラムに記述されているＴＳ番号を抽出し、抽出したＴＳ番号の中で各パターンプログラム間で重複するＴＳ番号の記述を特定し、該メインプログラム側の割付変更ステップに対応して、特定したＴＳ番号を当該半導体試験装置で空いている他のＴＳ番号に割付変更し、割付変更した複数パターンプログラムを連続実行できる１本の生成パターンプログラムとして出力するパターンプログラム側の割付変更ステップと、
該生成メインプログラムと該生成パターンプログラムとの両方のソースファイルを受けて半導体試験装置が備える翻訳装置に基づいて、実行形態のオブジェクトを生成して出力する翻訳ステップと、
を具備することを特徴とする半導体試験装置のタイミングセットの最適化方法。
【請求項３】
該メインプログラム側の割付変更ステップは、
既存のメインプログラムのピンリスト記述内容を解析して、各パターンプログラムで適用するタイミングセット番号（ＴＳ番号）の記述を抽出するＴＳ番号抽出ステップと、
抽出したＴＳ番号の中で重複使用しているＴＳ番号を特定し、特定した重複ＴＳ番号を、ＴＳ番号重複リストとして保存するＴＳ番号重複リスト作成ステップと、
各パターンプログラムで一度も使用されていないＴＳ番号を検出し、検出したＴＳ番号をＴＳ番号空きリストとして保存するＴＳ番号空きリスト作成ステップと、
該ＴＳ番号重複リストと該ＴＳ番号空きリストとに基づいて重複するＴＳ番号に対してＴＳ番号の割付変更を行うＴＳ番号割付変更ステップと、
を具備することを特徴とする請求項１又は２記載の半導体試験装置のタイミングセットの最適化方法。
【請求項４】
該メインプログラム側の割付変更ステップは、
既存のメインプログラムのピンリスト記述内容を解析して、各パターンプログラムで適用するタイミングセット番号（ＴＳ番号）の記述を抽出するＴＳ番号抽出ステップと、
抽出したＴＳ番号の中で重複使用しているＴＳ番号を特定し、特定した重複ＴＳ番号を、ＴＳ番号重複リストとして保存するＴＳ番号重複リスト作成ステップと、
各パターンプログラムで一度も使用されていないＴＳ番号を検出し、検出したＴＳ番号をＴＳ番号空きリストとして保存するＴＳ番号空きリスト作成ステップと、
複数パターンプログラムに記述されている中で、同一タイミング条件の遅延量のものを抽出し、抽出したＴＳ番号情報とパターンプログラム情報とを作成する同一タイミング条件リストの作成ステップと、
該ＴＳ番号重複リストと該ＴＳ番号空きリストと該同一タイミング条件リストとに基づいて、同一タイミング条件で異なるＴＳ番号のものは１つのＴＳ番号に併合し、重複するＴＳ番号に対してＴＳ番号の割付変更を行うＴＳ番号割付変更ステップと、
を具備することを特徴とする請求項１又は２記載の半導体試験装置のタイミングセットの最適化方法。
【請求項５】
該パターンプログラム側の割付変更ステップは、
既存の各パターンプログラムの末尾に記述されているパターンプログラムの終了ステートメントを削除する削除ステップと、
当該パターンプログラムで記述しているＴＳ番号が、他のパターンプログラムで記述しているＴＳ番号と重複しないように当該パターンプログラムのＴＳ番号を変更するステップと、
変更した複数のパターンプログラムを受けて、実行シーケンスに対応した順番に複数のパターンプログラムを連結して１本の新規なパターンプログラムを生成する連結ステップと、
を具備することを特徴とする請求項１又は２記載の半導体試験装置のタイミングセットの最適化方法。
【請求項６】
被試験デバイス（ＤＵＴ）のＩＣピンに接続して信号の授受を行う複数のテスタチャンネル毎に各々に備えられて、ＤＵＴへ供給する試験波形を所定タイミングに遅延させる複数の遅延情報を格納するタイミングセットメモリＴＳＭと、
ＤＵＴへ試験波形を印加する複数本のパターンプログラムと、
該複数本のパターンプログラムを順次シーケンシャルに実行させてＤＵＴの試験を行うメインプログラムと、を備える半導体試験装置のタイミングセットの最適化プログラムであって、
当該メインプログラムで使用する既存の複数パターンプログラムのソースファイルを受けてその記述内容を解析して、各パターンプログラムで適用するタイミングセット番号（ＴＳ番号）が他のパターンプログラムとは異なるＴＳ番号となるように記述を変更し、
更に、複数パターンプログラムの記述を受けて１本の連結したパターンプログラムとなるように記述を変更した結果の１本の生成パターンプログラムとして生成出力した生成パターンプログラムと、
既存の該メインプログラムのソースファイルを受けてその記述内容を解析して、各パターンプログラムで適用するタイミングセット番号（ＴＳ番号）のピンリスト記述を抽出し、抽出したＴＳ番号の中で重複するＴＳ番号の記述を特定し、
特定したＴＳ番号を当該半導体試験装置で空いている他のＴＳ番号に割付変更した後、複数カ所に分散配置されているピンリストを、一群のピンリスト記述に集合して、複数パターンプログラムを実行する実行ステートメントの記述よりも以前の位置へ移動させるように生成した生成メインプログラムと、
複数パターンプログラムの実行ステートメントの記述に先立って該タイミングセットメモリＴＳＭへ該遅延情報を転送してロードする、複数カ所に記述されているタイミングセット・ロード・ステートメントを、該複数パターンプログラムの先頭位置へ移動させて１つに集約した記述に変更し、
以上を具備するパターンプログラムとメインプログラムであることを特徴とする半導体試験装置のタイミングセットの最適化プログラム。
【請求項７】
被試験デバイス（ＤＵＴ）のＩＣピンに接続して信号の授受を行う複数のテスタチャンネルの各々に備え、発生する試験波形のタイミングを所定に遅延させる複数の遅延情報を格納するタイミングセットメモリＴＳＭと、
被試験デバイス（ＤＵＴ）へ試験波形を印加する複数本のパターンプログラムと、
該複数本のパターンプログラムをシーケンシャルに実行させて被試験デバイス（ＤＵＴ）を試験するメインプログラムと、
を備える半導体試験装置であって、
既存のメインプログラムの記述内容を解析して、各パターンプログラムで適用するタイミングセット番号（ＴＳ番号）の記述を抽出し、抽出したＴＳ番号の中で重複するＴＳ番号の記述を特定し、特定したＴＳ番号を当該半導体試験装置で空いている他のＴＳ番号に割付変更し、更に、複数パターンプログラムの実行シーケンスに対応して複数カ所に分散記述されているＴＳ番号の記述を所定の１カ所へ移動させて生成出力する生成メインプログラムと、
該メインプログラムで使用する既存の複数の各パターンプログラムの記述内容を解析して、各パターンプログラムに記述されているＴＳ番号を抽出し、抽出したＴＳ番号の中で各パターンプログラム間で重複するＴＳ番号の記述を特定し、該メインプログラム側の割付変更に対応して、特定した変更対象のＴＳ番号を当該半導体試験装置で空いている他のＴＳ番号に割付変更し、更に、割付変更した複数パターンプログラムを連続実行できる１本の生成パターンプログラムとして生成出力するパターンプログラムと、
該生成メインプログラムと該生成パターンプログラムとの両方のソースファイルを受けて半導体試験装置が備える翻訳装置に基づいて、実行形態のＴＤＬ中間コードオブジェクトと、パターンプログラムメモリＰＰＭへ格納するオブジェクトパターンファイルとを生成出力する手段と、
該オブジェクトパターンファイルをパターン発生器ＰＧへロードし、該ＴＤＬ中間コードオブジェクトを半導体試験装置が備える制御用コンピュータへロードして、該オブジェクトパターンファイルに基づきパターン発生器ＰＧから連続した試験パターンを発生してデバイス試験を連続的に実行する、ことを特徴とする半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数本のパターンプログラムを１本化して、無駄なアイドル期間を削除してデバイス試験のスループットを向上する半導体試験装置、タイミングセットの最適化方法、タイミングセットの最適化プログラムに関する。特に、システムで空いているタイミングセットを有効利用して、複数本のパターンプログラムを１本化して、無駄なアイドル期間を削除可能とする半導体試験装置、タイミングセットの最適化方法、タイミングセットの最適化プログラムに関する。
【０００２】
【従来の技術】
図１は半導体試験装置の概念構成図である。これは特願２００１ー３２３１５６号にて開示されているので、構成要素及びその詳細説明については省略する。この構成例では、パターン発生器ＰＧと、試験周期発生部１０と、タイミング発生・波形整形部ＴＧＦＣと、ピンエレクトロニクスＰＥと、その他を備える。ここで、半導体試験装置は公知であり技術的に良く知られている為、その詳細説明については省略する。
【０００３】
図１の構成によれば、タイミング発生・波形整形部ＴＧＦＣ内にタイミングセットメモリＴＳＭを備えていて、ＰＧ内のパターンプログラムメモリＰＰＭから発生するＴＳ番号データＴＳＤに基づいてオンザフライで所望のＴＳ番号が選択指定され、指定されたＴＳ番号の遅延情報に基づいてクロック発生部２０で所定に遅延されたドライバパルスＤＲＰがピンエレクトロニクスを介してＤＵＴへ印加される。
【０００４】
パターンプログラムメモリＰＰＭは数十Ｍワードの容量を備えて、複数多数本のパターンプログラムをメモリ上へロードすることができる。
【０００５】
タイミングセットメモリＴＳＭは、発生するパルスのエッジのタイミングを規定する複数種類のタイミングセットデータ（遅延量データ）を格納するメモリであって、ＰＧから受けるＴＳ番号データＴＳＤが、例えば１０ビット幅のとき１０２４点を備える。また、１０２４点のタイミングセットのＴＳ番号名は、順番にＴＳ１〜ＴＳ１０２４と呼ぶ。尚、タイミングセットはストローブ信号ＳＴＢのタイミングを規定する為にも使用される。
【０００６】
近年、ＳｏＣ（Ｓｙｓｔｅｍ　Ｏｎ　ａ　Ｃｈｉｐ）と呼ばれる大規模なシステムＬＳＩに適用するファンクション試験においては、機能ブロック単位の試験項目に対応して多数のパターンプログラムを用いて全体の試験を実施する形態となっている。ＳｏＣ等のＬＳＩ試験に要する試験時間の大半は、試験パターンの実行時間である。一方で、テストコスト低減の為に、デバイス・テスト・プログラムの更なる時間短縮が求められている。
【０００７】
次に、図２はＴＤＬ言語を適用した場合のメインプログラムの簡明な要部記述例と、２本のパターンプログラムの一例と、実行フローチャートの一例である。尚、ここでは説明を容易とする為に、２個のタイミングセットＴＳ１、ＴＳ２を使用する簡明表現としている。
ここで、一方のメインプログラムは専用の制御用コンピュータ（図示なし）のメモリ上にロードされて、デバイス試験の全体の動作を制御するものであり、メインプログラムの記述内容に基づいて各種試験条件の設定をした後、パターンプログラムを所定のスタートアドレスから実行開始するように起動制御する。その後、パターンプログラム側の終了待ちをする。この繰り返しにより多数本のパターンプログラムが連続的に実行される。
【０００８】
他方のパターンプログラムはＰＧ内のパターンプログラムメモリＰＰＭに格納されていて、メインプログラムからの起動を受けた後、所定のスタートアドレスから実行開始してデバイスへ連続した試験パターンを実際に印加して所望の試験を実施する。やがて実行終了命令（ＳＴＰＳ）に至ると、試験パターンの発生が停止し、その後、メインプログラム側へ制御を戻す。
【０００９】
図２（ａ）に示すメインプログラムは、ＴＳ１とＴＳ２の２個のタイミングセットを使用して、第１のパターンプログラムＴＳＴ１、と第２のパターンプログラムＴＳＴ２をシーケンシャルに試験実行する具体例である。図２（ｂ）はＴＳＴ１、ＴＳＴ２の順序でデバイス試験を行う際の実行フローチャートである。
図２（ａ）のメインプログラムの内容を説明する。ここで、欄外の番号は説明を容易とする為のステートメント番号である。ここで、ステートメント「ｔｉｍｉｎｇ１．ｔｉｍｉｎｇ（１，Ｔ１，５０ｎＳ）；の３つの引数の中で、第１引数”１”がＴＳ番号を意味し、第３引数”５０ｎＳ”が遅延量を意味する。
メインプログラムの記述の中で、第１ステートメント「ｔｉｍｉｎｇ１．ｔｉｍｉｎｇ（１，Ｔ１，５０ｎＳ）；」は、ＴＳ１を使用して遅延量５０ｎＳを宣言している。続く第２ステートメント「ｔｉｍｉｎｇ１．ｔｉｍｉｎｇ（２，Ｔ１，８０ｎＳ）；」は、ＴＳ２を使用して遅延量８０ｎＳを宣言している。
【００１０】
続く第３ステートメント「ｔｉｍｉｎｇ１．Ｌｏａｄ（）；」は、前記で宣言したＴＳ１、ＴＳ２を図１に示すタイミングセットメモリＴＳＭへ実際に転送処理している。この転送時間はテスタチャンネルが数千チャンネルも存在し、且つ各チャンネル毎にＴＳ点数に対応するワードメモリを備えている為、全チャンネルのタイミングセットメモリＴＳＭのデータ内容を書込み更新するには、例えば数ミリ秒前後かかる。前記第１／第２／第３ステートメントは、図２（ｂ）の実行フローチャートにおけるスタートアップ処理Ｓ１１に該当する。尚、この処理期間は、ＤＵＴへ試験パターンが印加されていないアイドル期間Ａである。
【００１１】
続く第４ステートメント「Ｍｅａｓｕｒｅ＿ＦＴ．Ｅｘｅｃ（）；
やがて、図２Ｅに示す実行終了命令（ＳＴＰＳ）に至ると、試験パターンの発生を停止してメインプログラム側へ戻る。尚、この実行期間は、ＤＵＴへ試験パターンが実際に印加されて試験実行する第１試験実施期間Ｂである。この時間は、パターンプログラムの実行期間であり、デバイス試験に必須の時間である。
この結果、発生する試験波形は、図３（ａ）に示すように、ＴＳ１の遅延量５０ｎＳとＴＳ２の遅延量８０ｎＳとに基づく試験波形が発生する。尚、この図で、遅延量は試験周期（テストレート）を基準タイミングとし、これから規定した遅延量である。
【００１２】
次に、図２（ａ）に示す第５ステートメント「ｔｉｍｉｎｇ２．ｔｉｍｉｎｇ（１，Ｔ１，１０ｎＳ）；」は、ＴＳ１を使用して遅延量１０ｎＳを宣言している。続く第６ステートメント「ｔｉｍｉｎｇ２．ｔｉｍｉｎｇ（２，Ｔ１，２０ｎＳ）；」は、ＴＳ２を使用して遅延量２０ｎＳを宣言している。
【００１３】
続く第７ステートメント「ｔｉｍｉｎｇ２．Ｌｏａｄ（）；」は、上述同様に、前記で宣言したＴＳ１、ＴＳ２を図１に示すタイミングセットメモリＴＳＭへ実際に転送処理している。この転送時間はテスタチャンネルが数千チャンネルも存在する為、全チャンネルのタイミングセットメモリＴＳＭへ転送完了するには、例えば数ミリ秒前後かかる。前記第５／第６／第７ステートメントは、図２（ｂ）の実行フローチャートにおけるスタートアップ処理Ｓ１３に該当する。この処理期間は、ＤＵＴへ試験パターンが印加されていないので無駄なアイドル期間Ｃとなり、デバイス試験のスループットの低下要因となってくる。
ここで、もしも前記アイドル期間Ｃが５ミリ秒と仮定したとき、テストレート（試験周期）が５ナノ秒（２００ＭＨｚ）と仮定すると、ＤＵＴへ印加する試験パターン回数は、５ミリ秒／５ナノ秒＝１００万回となる。一方で、１本のパターンプログラムの実行時間は試験項目やパターンの記述内容によって多様であるので、マイクロ秒オーダー／ミリ秒オーダー／秒オーダーまでのものがある。
【００１４】
続く第８ステートメント「Ｍｅａｓｕｒｅ＿ＦＴ．Ｅｘｅｃ（）；
やがて、パターンプログラムＴＳＴ２中の実行終了命令（ＳＴＰＳ）に至ると、試験パターンの発生を停止してメインプログラム側へ戻る。尚、この実行期間は、ＤＵＴへ試験パターンが実際に印加されて試験実行する第２試験実施期間Ｄであり、デバイス試験に必須の時間である。
この結果、発生する試験波形は、図３（ｂ）に示すように、上述とは異なったＴＳ１の遅延量１０ｎＳとＴＳ２の遅延量２０ｎＳとに基づく試験波形を発生する。
【００１５】
上述したように従来技術によれば、第１のパターンプログラムＴＳＴ１と第２のパターンプログラムＴＳＴ２の両者において、同一ＴＳ番号であるＴＳ１とＴＳ２の２個のタイミングセットを使用して試験実行している。この結果、図２（ｂ）のスタートアップ処理Ｓ１３に示すように、第２のパターンプログラムＴＳＴ２の実行に先立って図１に示すタイミングセットメモリＴＳＭへ、タイミングセットＴＳ１、ＴＳ２の遅延量を変更更新する転送処理時間が必要となっている。
従って、もしも多数のパターンプログラムＴＳＴ１、ＴＳＴ２、…、ＴＳＴｎを順次実行させる場合には、これに比例した回数の、タイミングセットメモリＴＳＭへの転送処理時間が必要となってくる難点がある。この結果、図２（ｂ）に示す無駄なアイドル期間Ｃが多数回発生することとなる。この多数回のアイドル期間Ｃの発生に伴って、デバイス試験のスループットの低下が生じる難点がある。
【００１６】
一方で、第１に、半導体試験装置に備える全てのタイミングセットが各々のパターンプログラムＴＳＴ１〜ＴＳＴｎにおいて使用されていない場合が多い。更に第２に、各々のパターンプログラムＴＳＴ１〜ＴＳＴｎにおいて同一遅延量のタイミングセットを異なるＴＳ番号に割り付けて使用している場合も多く存在する。
【００１７】
【発明が解決しようとする課題】
近年、ＳｏＣ（Ｓｙｓｔｅｍ　Ｏｎ　ａ　Ｃｈｉｐ）と呼ばれる大規模なシステムＬＳＩに適用するファンクション試験においては、機能ブロック単位の試験項目に対応して多数のパターンプログラムを用いて全体の試験を実施する形態となっていて、膨大な量の試験パターンが使用される。その試験パターン量はますます増大し、ＬＳＩ試験に要する試験時間の大半を占めている。一方で、テストコスト低減の為に、デバイス・テスト・プログラムの更なる時間短縮が求められている。
上述説明したように従来技術においては、多数の独立したパターンプログラムＴＳＴ１、ＴＳＴ２、…、ＴＳＴｎを順次メインプログラムから実行させる形態である為、各パターンプログラムの実行毎に図２Ｃに示す無駄なアイドル期間が多数回発生してくる難点がある。
そこで、本発明が解決しようとする課題は、当該システムで空いているタイミングセットを有効利用して、複数本のパターンプログラムを１本化して、無駄なアイドル期間を削除してデバイス試験のスループットを向上する半導体試験装置、タイミングセットの最適化方法、タイミングセットの最適化プログラムを提供することである。
【００１８】
【課題を解決するための手段】
第１の解決手段を示す。ここで第４図は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイス（ＤＵＴ）へ試験波形を印加する、主に試験項目別に分割実行される複数本のパターンプログラムを具備し、
複数本のパターンプログラムを順次シーケンシャルに実行させてＤＵＴの試験を行うメインプログラム、を備える半導体試験装置のタイミングセットの最適化方法であって、
既存のメインプログラムのソースファイルを受けて、各パターンプログラムで適用するタイミングセット番号（ＴＳ番号）の中で重複するＴＳ番号を当該半導体試験装置で空いている他のＴＳ番号に割付変更するメインプログラム側の割付変更ステップを具備し、
当該メインプログラムで使用する既存の複数パターンプログラムのソースファイルを受けて、各パターンプログラムに記述されているＴＳ番号中で各パターンプログラム間で重複するＴＳ番号を当該半導体試験装置で空いている他のＴＳ番号に割付変更するパターンプログラム側の割付変更ステップを具備し、
以上を具備することを特徴とする半導体試験装置のタイミングセットの最適化方法である。
【００１９】
次に、第２の解決手段を示す。ここで第４図は、本発明に係る解決手段を示している。
被試験デバイス（ＤＵＴ）のＩＣピンに接続して信号の授受を行う複数のテスタチャンネル毎に各々に備えられて、ＤＵＴへ供給する試験波形を所定タイミングに遅延させる複数の遅延情報を格納するタイミングセットメモリＴＳＭを具備し、
パターン発生器ＰＧに格納して使用され、ＤＵＴへ試験波形を印加する、主に試験項目別に分割実行される複数本のパターンプログラムを具備し、
複数本のパターンプログラムを順次シーケンシャルに実行させてＤＵＴの試験を行うメインプログラム、を備える半導体試験装置のタイミングセットの最適化方法であって、
既存のメインプログラムのソースファイルを受けてその記述内容を解析して、各パターンプログラムで適用するタイミングセット番号（ＴＳ番号）のピンリスト記述を抽出し、抽出したＴＳ番号の中で重複するＴＳ番号の記述を特定し、特定したＴＳ番号を当該半導体試験装置で空いている他のＴＳ番号に割付変更し、複数パターンプログラムの実行シーケンスに対応して複数カ所に分散記述されているＴＳ番号のピンリスト記述を所定の先頭側の１カ所へ移動させたものを生成メインプログラムとして出力するメインプログラム側の割付変更ステップを具備し、
当該メインプログラムで使用する既存の複数パターンプログラムのソースファイルを受けてその記述内容を解析して、各パターンプログラムに記述されているＴＳ番号を抽出し、抽出したＴＳ番号の中で各パターンプログラム間で重複するＴＳ番号の記述を特定し、上記メインプログラム側の割付変更ステップに対応して、特定したＴＳ番号を当該半導体試験装置で空いている他のＴＳ番号に割付変更し、割付変更した複数パターンプログラムを連続実行できる１本の生成パターンプログラムとして出力するパターンプログラム側の割付変更ステップを具備し、
上記生成メインプログラムと上記生成パターンプログラムとの両方のソースファイルを受けて半導体試験装置が備える翻訳装置に基づいて、実行形態のオブジェクト（例えばＴＤＬ中間コードオブジェクトと、パターンプログラムメモリＰＰＭへ格納するオブジェクトパターンファイル）を生成して出力する翻訳ステップを具備し、
以上を具備することを特徴とする半導体試験装置のタイミングセットの最適化方法がある。
【００２０】
次に、第３の解決手段を示す。ここで第４図と第５図（ａ）は、本発明に係る解決手段を示している。
上述メインプログラム側の割付変更ステップの一態様は、
既存のメインプログラムのピンリスト記述内容を解析して、各パターンプログラムで適用するタイミングセット番号（ＴＳ番号）の記述を抽出するＴＳ番号抽出ステップＳ５０を具備し、
抽出したＴＳ番号の中で重複使用しているＴＳ番号を特定し、特定した重複ＴＳ番号を、ＴＳ番号重複リストとして保存するＴＳ番号重複リスト作成ステップＳ５２を具備し、
各パターンプログラムで一度も使用されていないＴＳ番号を検出し、検出したＴＳ番号をＴＳ番号空きリストとして保存するＴＳ番号空きリスト作成ステップＳ５４を具備し、
上記ＴＳ番号重複リストと上記ＴＳ番号空きリストとに基づいて重複するＴＳ番号に対してＴＳ番号の割付変更を行うＴＳ番号割付変更ステップＳ６０を具備し、
以上を具備することを特徴とする上述半導体試験装置のタイミングセットの最適化方法がある。
【００２１】
次に、第４の解決手段を示す。ここで第８図と第５図（ｂ）は、本発明に係る解決手段を示している。
上述メインプログラム側の割付変更ステップの一態様は、
既存のメインプログラムのピンリスト記述内容を解析して、各パターンプログラムで適用するタイミングセット番号（ＴＳ番号）の記述を抽出するＴＳ番号抽出ステップＳ５０を具備し、
抽出したＴＳ番号の中で重複使用しているＴＳ番号を特定し、特定した重複ＴＳ番号を、ＴＳ番号重複リストとして保存するＴＳ番号重複リスト作成ステップＳ５２を具備し、
各パターンプログラムで一度も使用されていないＴＳ番号を検出し、検出したＴＳ番号をＴＳ番号空きリストとして保存するＴＳ番号空きリスト作成ステップＳ５４を具備し、
複数パターンプログラムに記述されている中で、同一タイミング条件の遅延量のものを抽出し、抽出したＴＳ番号情報とパターンプログラム情報とを作成する同一タイミング条件リストの作成ステップ５６を具備し、
上記ＴＳ番号重複リストと上記ＴＳ番号空きリストと上記同一タイミング条件リストとに基づいて、同一タイミング条件で異なるＴＳ番号のものは１つのＴＳ番号に併合し、重複するＴＳ番号に対してＴＳ番号の割付変更を行うＴＳ番号割付変更ステップＳ６０ｂを具備し、
以上を具備することを特徴とする上述半導体試験装置のタイミングセットの最適化方法がある。
【００２２】
次に、第５の解決手段を示す。ここで第４図は、本発明に係る解決手段を示している。
上述パターンプログラム側の割付変更ステップの一態様は、
既存の各パターンプログラムの末尾に記述されているパターンプログラムの終了ステートメントを削除する削除ステップ（例えばＳＴＰＳステートメントの削除ステップＳ７２）を具備し、
当該パターンプログラムで記述しているＴＳ番号が、他のパターンプログラムで記述しているＴＳ番号と重複しないように当該パターンプログラムのＴＳ番号を変更するステップ（例えばＴＳ割付変更ステップＳ７４）を具備し、
変更した複数のパターンプログラムを受けて、実行シーケンスに対応した順番に複数のパターンプログラムを連結して１本の新規なパターンプログラムを生成する連結ステップ（例えばパターンプログラムの連結ステップＳ７６）を具備し、
以上を具備することを特徴とする上述半導体試験装置のタイミングセットの最適化方法がある。
【００２３】
次に、第６の解決手段を示す。ここで第６図と第４図は、本発明に係る解決手段を示している。
被試験デバイス（ＤＵＴ）のＩＣピンに接続して信号の授受を行う複数のテスタチャンネル毎に各々に備えられて、ＤＵＴへ供給する試験波形を所定タイミングに遅延させる複数の遅延情報を格納するタイミングセットメモリＴＳＭを具備し、
パターン発生器ＰＧに格納して使用され、ＤＵＴへ試験波形を印加する主に試験項目別に分割実行される複数本のパターンプログラムを具備し、
複数本のパターンプログラムを順次シーケンシャルに実行させてＤＵＴの試験を行うメインプログラム、を備える半導体試験装置のタイミングセットの最適化プログラムであって、
当該メインプログラムで使用する既存の複数パターンプログラムのソースファイルを受けてその記述内容を解析して、各パターンプログラムで適用するタイミングセット番号（ＴＳ番号）が他のパターンプログラムとは異なるＴＳ番号となるように記述を変更し、
更に、複数パターンプログラムの記述を受けて１本の連結したパターンプログラムとなるように記述を変更（例えば末尾の実行終了命令ＳＴＰＳを削除）した結果の１本の生成パターンプログラムとして生成出力した生成パターンプログラムを具備し、
既存のメインプログラムのソースファイルを受けてその記述内容を解析して、各パターンプログラムで適用するタイミングセット番号（ＴＳ番号）のピンリスト記述を抽出し、抽出したＴＳ番号の中で重複するＴＳ番号の記述を特定し、
特定したＴＳ番号を当該半導体試験装置で空いている他のＴＳ番号に割付変更した後、複数カ所に分散配置されているピンリストを、一群のピンリスト記述に集合して、複数パターンプログラムを実行する実行ステートメントの記述よりも以前の位置へ移動させるように生成した生成メインプログラムを具備し、
複数パターンプログラムの実行ステートメントの記述に先立ってタイミングセットメモリＴＳＭへ遅延情報を転送してロードする、複数カ所に記述されているタイミングセット・ロード・ステートメント（例えばｔｉｍｉｎｇ＊．Ｌｏａｄ（））を、複数パターンプログラムの先頭位置へ移動させて１つに集約した記述に変更し、
以上を具備するパターンプログラムとメインプログラムであることを特徴とする半導体試験装置のタイミングセットの最適化プログラムがある。
【００２４】
次に、第７の解決手段を示す。ここで第６図と第１図は、本発明に係る解決手段を示している。
被試験デバイス（ＤＵＴ）のＩＣピンに接続して信号の授受を行う複数のテスタチャンネルの各々に備え、発生する試験波形のタイミングを所定に遅延させる複数の遅延情報を格納するタイミングセットメモリＴＳＭを具備し、
パターン発生器ＰＧに格納して使用され、被試験デバイス（ＤＵＴ）へ試験波形を印加する主に試験項目別に分割されている複数本のパターンプログラムを具備し、
複数本のパターンプログラムをシーケンシャルに実行させて被試験デバイス（ＤＵＴ）を試験するメインプログラムを具備し、
以上を備える半導体試験装置であって、
既存のメインプログラムの記述内容を解析して、各パターンプログラムで適用するタイミングセット番号（ＴＳ番号）の記述を抽出し、抽出したＴＳ番号の中で重複するＴＳ番号の記述を特定し、特定したＴＳ番号を当該半導体試験装置で空いている他のＴＳ番号に割付変更し、更に、複数パターンプログラムの実行シーケンスに対応して複数カ所に分散記述されているＴＳ番号の記述を所定の先頭側の１カ所へ移動させて生成出力する生成メインプログラムを具備し、
メインプログラムで使用する既存の複数の各パターンプログラムの記述内容を解析して、各パターンプログラムに記述されているＴＳ番号を抽出し、抽出したＴＳ番号の中で各パターンプログラム間で重複するＴＳ番号の記述を特定し、メインプログラム側の割付変更に対応して、特定した変更対象のＴＳ番号を当該半導体試験装置で空いている他のＴＳ番号に割付変更し、更に、割付変更した複数パターンプログラムを連続実行できる１本の生成パターンプログラムとして生成出力するパターンプログラムを具備し、
生成メインプログラムと生成パターンプログラムとの両方のソースファイルを受けて半導体試験装置が備える翻訳装置に基づいて、実行形態のＴＤＬ中間コードオブジェクトと、パターンプログラムメモリＰＰＭへ格納するオブジェクトパターンファイルとを生成出力する手段を具備し、
上記オブジェクトパターンファイルをパターン発生器ＰＧへロードし、上記ＴＤＬ中間コードオブジェクトを半導体試験装置が備える制御用コンピュータへロードして、上記オブジェクトパターンファイルに基づきパターン発生器ＰＧから連続した試験パターンを発生してデバイス試験を連続的に実行する、ことを特徴とする半導体試験装置がある。
【００２５】
【発明の実施の形態】
以下に本発明を適用した実施の形態の一例を図面を参照しながら説明する。また、以下の実施の形態の説明内容によって特許請求の範囲を限定するものではないし、更に、実施の形態で説明されている要素や接続関係等が解決手段に必須であるとは限らない。更に、実施の形態で説明されている要素や接続関係等の形容／形態は、一例でありその形容／形態内容のみに限定するものではない。
【００２６】
本発明の第１の実施例について図４〜図７、図２を参照して説明する。尚、従来技術に対応する要素は同一符号を付し、また重複する部位の説明は省略する。
【００２７】
図４は本発明のデバイス試験のスループットを向上させるタイミングセットの最適化手段（オプチマイザ処理機能）を説明する第１のフローチャートであり、メインプログラム側の生成処理手順と、パターンプログラム側の生成処理手順とがある。図５（ａ）はＴＳ番号の割付変更を説明する図である。図６は、図５により生成されたメインプログラムのソースファイルの一例と、パターンプログラムの一例と、試験の実行フローチャートを示す図である。尚、図６のメインプログラムとパターンプログラムの欄外の番号は説明を容易とする為のステートメント番号である。
【００２８】
先ず、メインプログラム側の生成処理手順を説明する。ここで、生成元のメインプログラムは、従来と同一の図２（ａ）に示すメインプログラムの内容とする。
先ず、図４Ａに示すメインプログラム側の生成処理手順を説明する。図４においてＴＳ番号抽出ステップＳ５０では、ソースファイルのメインプログラムを受けて、この中に記述されている全てのＴＳ番号を抽出する。先ず最初に、先頭行からステートメント「ｔｉｍｉｎｇ＊．Ｌｏａｄ（）；」が検出される都度、グループ単位として分ける。そして、各グループ単位であるＴＳＴ１、ＴＳＴ２に対して、図５Ａの抽出リストに示すように、各グループ毎に記述されているステートメント「ｔｉｍｉｎｇ＊．ｔｉｍｉｎｇ（１，Ｔ＊，＊）；」を検出し、このステートメント中における「，Ｔ＊，」部位を抽出して当該グループ単位のＴＳ番号抽出リストとして保存する。ここで「＊」部位は任意の数値文字若しくは数値文字列を意味する。
この結果、図５Ａの抽出リストに示すように、ＴＳＴ１側ではＴＳ番号Ｔ１，Ｔ２がリストアップされ、ＴＳＴ２側でもＴＳ番号Ｔ１，Ｔ２がリストアップされることとなる。
【００２９】
次に、ＴＳ番号重複リスト作成ステップＳ５２では、各パターンプログラム毎に抽出したＴＳ番号抽出リストに基づいて、重複使用しているＴＳ番号を特定し、特定した重複ＴＳ番号を、図５Ｂに示すように、ＴＳ番号重複リストとして保存する。この図では、重複マークとして”○”印で示している。
【００３０】
次に、ＴＳ番号空きリスト作成ステップＳ５４では、全パターンプログラムで一度も使用されていないＴＳ番号を検出し、検出したＴＳ番号を図５Ｃに示すように、ＴＳ番号空きリストとして保存する。この図では、Ｔ３〜Ｔ２５６が空きとしてリストアップされている。尚、システム構成により使用できるＴＳ番号の個数Ｎは異なる。例えばＮ＝６４点、２５６点、１０２４点等である。そこで、当該システムで使用できるＴＳ個数Ｎの情報を予め得ておく。ここの例ではＴＳ個数Ｎ＝２５６とした場合である。
【００３１】
次に、ＴＳ番号の割付変更を行うステップＳ６０では、ＴＳ番号重複リストとＴＳ番号空きリストとに基づいて割付リストを作成し、これに基づいてメインプログラムのソースファイルを生成する。
即ち、第１に、ＴＳ番号重複リストで重複する図５Ｂに示す”○”印の重複ＴＳ番号を、ＴＳ番号空きリストで空いている空きＴＳ番号に順次置き換え処理をする。例えば、図５Ｄに示す割付リストでは、パターンプログラムＴＳＴ２のＴＳ１をＴＳ３に割付し、ＴＳ２をＴＳ３に割付するリストを生成する。前記割付リストに基づいてメインプログラムのソースファイル中の当該ＴＳ番号記述内容を変更する。この結果、図２（ａ）に示すメインプログラム中の第５／第６ステートメントは、図６Ｃの第１３／第１４のステートメントに示すように、「ｔｉｍｉｎｇ１．ｔｉｍｉｎｇ（３，Ｔ１，１０ｎＳ）；」、「ｔｉｍｉｎｇ１．ｔｉｍｉｎｇ（４，Ｔ１，２０ｎＳ）；」に記述内容を変更する。
第２に、上記のＴＳ番号変更後において、１本のパターンプログラムとして実行できるようにステートメント記述の移動と変更と削除とを行う。即ち、図６Ｃに示すように、パターンプログラムＴＳＴ２のピンリスト記述を移動させて、第１３ステートメント位置へ「ｔｉｍｉｎｇ１．ｔｉｍｉｎｇ（３，Ｔ１，１０ｎＳ）；」を移動させ、第１４ステートメントの位置へ「ｔｉｍｉｎｇ１．ｔｉｍｉｎｇ（４，Ｔ１，２０ｎＳ）；」を移動させる。更に、図６Ｄの第１６ステートメントのように、１本化したパターンプログラムを実行するステートメントに記述変更する。更に、図２（ａ）に示すパターンプログラムＴＳＴ２に係るステートメント部位は削除する。
これらの結果、図６（ａ）に示すように、ＴＳ番号が重複せず、且つ１本のパターンプログラムを実行する形態のメインプログラムのソースファイルが生成できる。この生成メインプログラムを翻訳ステップＳ８０へ供給する。
【００３２】
次に、図４に示すパターンプログラム側の生成処理手順を説明する。
先ず、パターンプログラムの終了ステートメントの検出ステップＳ７０では、図２Ｅに示す従来の１本のパターンプログラムＴＳＴ１を受けて、当該パターンプログラムの終了ステートメント「ＳＴＰＳ」を検出する。尚、「ＳＴＰＳ」に記述が無い場合は末尾のステートメントが終了位置に該当する。
【００３３】
次に、ＳＴＰＳステートメントの削除ステップＳ７２では、当該パターンプログラムにおける「ＳＴＰＳ」ステートメントを削除する。若しくは「ＮＯＰ」に変更する。
次に、パターンプログラムのＴＳ割付変更ステップＳ７４では、上述図５Ｄの割付リストに基づいて、当該パターンプログラムで記述しているＴＳ番号の記述を変更する。即ち、第１に、当該パターンプログラムに対応する割付リストの情報が存在しない場合には何もしない。第２に、当該パターンプログラムに対応する割付リストの情報が存在する場合には、その割付情報に基づいて、該当するステートメントを変更する。例えば、図６の第２７ステートメントでは、図２Ｆに示す第２４ステートメントの「ＴＳ１」を「ＴＳ３」に変更する。また、図６の第２８ステートメントでは、図２Ｆに示す第２５ステートメントの「ＴＳ２」を「ＴＳ４」に変更する。
【００３４】
次に、パターンプログラムの連結ステップＳ７６では、上記で変更したパターンプログラムと、次のパターンプログラム（例えば図２Ｆに示すＴＳＴ２）を連結して１本のパターンプログラムにする。
次に、次のパターンプログラムの有無によりループ分岐するループステップＳ７８では、第１に、連結対象の次のパターンプログラムが存在すれば、ステップ７０へループさせて、次のパターンプログラムのソースファイルを読み込んで、上述同様の処理を繰り返す。第２に、最後のパターンプログラムに至った場合はループを抜けて、生成した生成パターンプログラムを翻訳ステップＳ８０へ供給する。これらの結果、図６Ｇに示すように、１本化された生成パターンプログラムのソースファイルが生成される。
【００３５】
翻訳ステップＳ８０では、上記で生成された生成メインプログラムと、生成パターンプログラムとの両方を受けて、半導体試験装置が備える翻訳機能に基づいて、実行形態のＴＤＬ中間コードオブジェクトと、パターンプログラムメモリＰＰＭへ格納する１本のオブジェクトパターンファイルを生成する。
以上によって生成されたプログラムは、タイミングセットメモリＴＳＭへ最初の１回ロードすることによって、１本化された複数本のパターンプログラムが、図７Ａ、Ｂに示すように、間断無く連続実行することが可能となる。この結果、無駄なアイドル期間Ｃが削除される利点が得られることとなる。
【００３６】
上述した発明手段によれば、複数本のパターンプログラムを受け、複数本のパターンプログラムの中で重複使用しているＴＳ番号を、当該システムで利用可能な空きＴＳ番号に割付変更する手段と、前記複数本のパターンプログラムを連結して１本の連結パターンプログラムを生成する手段とを具備することにより、従来では個々のパターンプログラムＴＳＴ１、ＴＳＴ２毎の実行に先立って「ｔｉｍｉｎｇ＊．Ｌｏａｄ（）；」でタイミングセットメモリＴＳＭへロードするロード時間を要していたが、本発明では最初の１回のロードで済む結果、複数本のパターンプログラムを間断無く連続実行させることが可能となった。この結果、タイミングセットメモリＴＳＭへのロードに係るアイドル時間を削減できる利点が得られる。これに伴い、デバイス試験のスループットが向上できる大きな利点が得られることとなる。
【００３７】
第２の実施例について図８、図９、図５、図２を参照して説明する。
図８は本発明のデバイス試験のスループットを向上させるタイミングセットの最適化手段（オプチマイザ処理機能）を説明する第２のフローチャートである。図５（ｂ）はＴＳ番号の割付変更を説明する図である。図９は、図８により生成されたメインプログラムのソースファイルの一例と、パターンプログラムの一例と、試験の実行フローチャートを示す図である。
【００３８】
この例では、図２（ａ）のメインプログラムの記述において、ＴＳＴ２に適用するＴＳ番号ＴＳ２の遅延量条件は、ＴＳＴ１に適用するＴＳ番号ＴＳ１の遅延量と同一条件、即ち、図２（ａ）に示す第６ステートメントは、「ｔｉｍｉｎｇ２．ｔｉｍｉｎｇ（２，Ｔ１，５０ｎＳ）；」の５０ｎＳ場合と仮定する。
【００３９】
図８のフローチャートは、同一タイミング条件リストの作成ステップ５６を追加し、これに対応するＴＳ番号の割付変更を行うステップＳ６０ｂを備える処理構成である。
同一タイミング条件リストの作成ステップ５６は、図５Ｅに示す同一タイミング条件リストを生成する。即ち、複数カ所でパターンプログラム毎に記述されているピンリストの中で、同一タイミング条件のものを抽出し、抽出したＴＳ番号情報とパターンプログラム情報とをリストアップする。図５Ｈの例では、パターンプログラムＴＳＴ２のＴＳ番号ＴＳ２において、一致する相手先の”ＴＳＴ１、Ｔ１”の情報をリストアップする。
【００４０】
図８に示すＴＳ番号の割付変更を行うステップＳ６０ｂでは、上記で得た同一タイミング条件リストと、上述したＴＳ番号重複リストとＴＳ番号空きリストとに基づいて割付リストを作成し、これに基づいてメインプログラムのソースファイルを生成する。
このステップで追加した処理内容は、ＴＳ番号重複リストで重複する図５Ｂに示す”○”印の重複ＴＳ番号を、ＴＳ番号空きリストで空いている空きＴＳ番号に順次置き換え処理をするときにおいて、図５Ｇに示す割付は、図５Ｈの同一タイミング条件がＴＳＴ１のＴＳ１で存在していることが判るので、これに基づき、ＴＳＴ１側と同じＴ１をセットする。この結果、図９Ｃに示すステートメントのように重複するＴＳ番号はピンリストの宣言から削除され、且つ、図９Ｈに示す第４２ステートメントでは”Ｔ１”の記述内容となる。
従って、図８のフローチャートによれは、同一タイミング条件のものが共有化されて有効利用が計れる。この結果、空きＴＳ番号を有効に適用できる利点が得られる。この結果、空きＴＳ番号の消費が低減できる。特に、数百点もの多数のタイミングセットが使用されてくると、同一のタイミング条件が存在する確率が多くなる結果、共有利用できる頻度が多くなる。従って、有限個数のタイミングセットを有効利用することで、より多数本のパターンプログラムを１本化できる利点が得られる。
【００４１】
尚、本発明の技術的思想は、上述実施の形態の具体例に限定されるものではない。更に、本発明の技術的思想に基づき、上述実施の形態を適宜変形して広汎に応用してもよい。
【００４２】
例えば、上述実施例では、複数本のパターンファイルを１本のパターンファイルに変換する場合であったが、タイミングセットは有限であるからして、空きリストが不足することの無い範囲内で、多数本のパターンファイルの中で、所望複数本単位のパターンファイルを１本のパターンファイルとして順次生成するように処理を構成しても良い。
【００４３】
また、上述では半導体試験装置に適用する場合の具体例であったが、タイミングセットを用いて所望のタイミングの波形を発生する場合であって、本発明の要部構成を備えるボード試験装置、パターン発生器、パルスジェネレータ、ロジックアナライザ等においても、同様にして適用可能である。
【００４４】
【発明の効果】
本発明は、上述の説明内容からして、下記に記載される効果を奏する。
上述説明したように本発明によれば、当該システムで空いているタイミングセットを有効利用して、複数本のパターンプログラムを１本化して、無駄なアイドル期間を低減可能とする半導体試験装置、タイミングセットの最適化方法、タイミングセットの最適化プログラムが実現できる。
また、図４、図５、図６に示すように、本発明によれば、複数本のパターンプログラムを受け、複数本のパターンプログラムの中で重複使用しているＴＳ番号を、当該システムで利用可能な空きＴＳ番号に割付変更する手段と、前記複数本のパターンプログラムを連結して１本の連結パターンプログラムを生成する手段とを具備することにより、タイミングセットメモリＴＳＭへロードするロード時間が１回で済む結果、複数本のパターンプログラムを連続的に実行させることが可能となった。この結果、タイミングセットメモリＴＳＭへのロードに係るアイドル時間を削減できる利点が得られる結果、デバイス試験のスループットが向上する大きな利点が得られることとなる。
また、図８、図９に示すように、同一タイミング条件リストを作成し、これに基づいて、同一タイミング条件のものを同一のＴＳ番号に割付変更する処理構成を追加して備えることにより、有限個数のタイミングセットを有効に利用できる利点が得られる。従って、有限個数のタイミングセットを有効利用することで、より多数本のパターンプログラムを１本化できる利点が得られる。
従って、本発明の技術的効果は大であり、産業上の経済効果も大である。
【図面の簡単な説明】
【図１】半導体試験装置の概念構成図である。
【図２】ＴＤＬ言語を適用した場合のメインプログラムの簡明な要部記述例と、２本のパターンプログラムの一例と、実行フローチャートの一例であって、説明を容易とする為に、２個のタイミングセットＴＳ１、ＴＳ２を使用する簡明表現である。
【図３】従来の、ＴＳＴ１とＴＳＴ２のパターンプログラムの各々において、２種類のタイミングセットで試験波形を発生する様子を示す概念図である。
【図４】本発明の、デバイス試験のスループットを向上させるタイミングセットの最適化手段（オプチマイザ処理機能）を説明する第１のフローチャートである。
【図５】ＴＳ番号の割付変更を行う動作を説明する説明図である。
【図６】図５により生成されたメインプログラムのソースファイルの一例と、パターンプログラムの一例と、試験の実行フローチャートを示す図である。
【図７】図６により１本化したパターンプログラムによる４種類のタイミングセットで試験波形を発生する様子を示す概念図である。
【図８】本発明の、デバイス試験のスループットを向上させるタイミングセットの最適化手段（オプチマイザ処理機能）を説明する第２のフローチャートである。
【図９】図８により生成されたメインプログラムのソースファイルの一例と、パターンプログラムの一例と、試験の実行フローチャートを示す図である。
【符号の説明】
ＴＳ１，ＴＳ２　　ＴＳ番号
ＴＳＴ１，ＴＳＴ２　　パターンプログラム
１０　　　　　　試験周期発生部
ＤＵＴ　　　　被試験デバイス
ＰＧ　　　　　　パターン発生器
ＰＰＭ　　　　パターンプログラムメモリ
ＴＳＭ　　　　タイミングセットメモリ
【図１】
2004053340.tif 000003
【図２】
2004053340.tif 000004
【図３】
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【図４】
2004053340.tif 000006
【図５】
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【図６】
2004053340.tif 000008
【図７】
2004053340.tif 000009
【図８】
2004053340.tif 000010
【図９】
2004053340.tif 000011