(57)【要約】【課題】低コストで、容積が少なく、かつ高集積化された半導体装置を作製する技術を提供する。【解決手段】本発明は、半導体薄膜を用いて形成された半導体素子を、転写技術を用いて半導体基板を用いて形成した半導体素子上に転写して半導体装置を作製することを特徴とする。従来の作製方法と比べて、低いコストで、なおかつ高いスループットで高集積化された半導体装置を大量生産することができ、半導体装置一つ当たりの生産コストを抑えることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁性基板上に配線部と、第１の半導体素子と、第２の半導体素子とを順に積層した半導体装置の作製方法であって、
半導体基板を用いて前記第１の半導体素子の集積回路を形成し、
前記絶縁性基板に前記配線部を介して前記第１の半導体素子を接着する第１の工程と、
第１の基板表面に、金属膜と、金属酸化膜と、絶縁膜と、半導体薄膜とを順に積層し、加熱処理を施して前記金属酸化膜と半導体薄膜とを結晶化した後、該結晶化された半導体薄膜を用いて前記第２の半導体素子の集積回路を形成し、
前記第１の基板と向かい合うように、前記第２の半導体素子上に第２の基板を第１の接着剤を用いて貼り合わせ、
前記金属膜と前記結晶化された金属酸化膜との間、前記結晶化された金属酸化膜と前記絶縁膜との間、又は前記結晶化された金属酸化膜において物理的手段により剥離する第２の工程と、
前記２の工程の後、前記第１の半導体素子上に、前記第２の半導体素子を接着し、前記第１の接着剤を除去して前記第２の基板を前記第２の半導体素子から剥離する第３の工程と、
前記第１の工程乃至前記第３の工程の後、前記第１の半導体素子と前記配線部を電気的に接続した後、第２の半導体素子と前記配線部とを電気的に接続することを特徴とする半導体装置の作製方法。
【請求項２】
絶縁性基板上に配線部と、第１の半導体素子と、第２の半導体素子とを順に積層した半導体装置の作製方法であって、
半導体基板を用いて前記第１の半導体素子の集積回路を形成し、
前記絶縁性基板に形成された前記配線部と前記第１の半導体素子と電気的に接続する第１の工程と、
第１の基板表面に、金属膜と、金属酸化膜と、絶縁膜と、半導体薄膜とを順に積層し、加熱処理を施して前記金属酸化膜と半導体薄膜とを結晶化した後、該結晶化された半導体薄膜を用いて前記第２の半導体素子の集積回路を形成し、
前記第１の基板と向かい合うように、前記第２の半導体素子上に第２の基板を第１の接着剤を用いて貼り合わせ、
前記金属膜と前記結晶化された金属酸化膜との間、前記結晶化された金属酸化膜と前記絶縁膜との間、又は前記結晶化された金属酸化膜において物理的手段により剥離する第２の工程と、
前記第２の工程の後、前記第１の半導体素子上に、前記第２の半導体素子を接着し、前記第１の接着剤を除去して前記第２の基板を前記第２の半導体素子から剥離する第３の工程と、
前記第１の工程乃至第３の工程の後、第２の半導体素子と前記配線部とを電気的に接続することを特徴とする半導体装置の作製方法。
【請求項３】
絶縁性基板上に第１の配線部と、第１の半導体素子と、第２の配線部と、第２の半導体素子とを順に積層した半導体装置の作製方法であって、
半導体基板を用いて前記第１の半導体素子の集積回路を形成し、
前記絶縁性基板に形成された前記第１の配線部と、前記第１の半導体素子とを電気的に接続した後、前記第１の半導体素子上に絶縁膜を介して第２の配線部を形成する第１の工程と、
第１の基板表面に、金属膜と、金属酸化膜と、絶縁膜と、半導体薄膜とを順に積層し、加熱処理を施して前記金属酸化膜と半導体薄膜とを結晶化した後、該結晶化された半導体薄膜を用いて前記第２の半導体素子の集積回路を形成し、
前記第１の基板と向かい合うように、前記第２の半導体素子上に第２の基板を第１の接着剤を用いて貼り合わせ、
前記金属膜と前記結晶化された金属酸化膜との間、前記結晶化された金属酸化膜と前記絶縁膜との間、又は前記結晶化された金属酸化膜において物理的手段により剥離する第２の工程と、
前記第２の工程の後、前記第２の半導体素子に第２の基板と向かい合うように第３の基板を接着し、前記第１の接着剤を除去して前記第２の基板を前記第２の半導体素子から剥離する第３の工程と、
前記第１の工程乃至前記第３の工程の後、前記第２の配線部と前記第２の半導体素子とを電気的に接続することを特徴とする半導体装置の作製方法。
【請求項４】
絶縁性基板上に配線部と、第２の半導体素子と、第１の半導体素子とを順に積層した半導体装置の作製方法であって、
半導体基板を用いて前記第１の半導体素子の集積回路を形成する第１の工程と、
第１の基板表面に、金属膜と、金属酸化膜と、絶縁膜と、半導体薄膜とを順に積層し、加熱処理を施して前記金属酸化膜と半導体薄膜とを結晶化した後、該結晶化された半導体薄膜を用いて前記第２の半導体素子の集積回路を形成し、
前記第１の基板と向かい合うように、前記第２の半導体素子上に第２の基板を第１の接着剤を用いて貼り合わせ、
前記金属膜と前記結晶化された金属酸化膜との間、前記結晶化された金属酸化膜と前記絶縁膜との間、又は前記結晶化された金属酸化膜において物理的手段により剥離する第２の工程と、
前記２の工程の後、前記第１の半導体素子上に、前記第２の半導体素子を接着し、前記第１の接着剤を除去して前記第２の基板を前記第２の半導体素子から剥離する第３の工程と、
前記第２の工程の後、前記絶縁性基板に前記配線部を介して前記第２の半導体素子を接着する第４の工程と、
前記第１の工程乃至前記第４の工程の後、前記第２の半導体素子と前記配線部を電気的に接続した後、第１の半導体素子と前記配線部とを電気的に接続することを特徴とする半導体装置の作製方法。
【請求項５】
絶縁性基板上に配線部と、第２の半導体素子と、第１の半導体素子とを順に積層した半導体装置の作製方法であって、
半導体基板を用いて前記第１の半導体素子の集積回路を形成する第１の工程と、
第１の基板表面に、金属膜と、金属酸化膜と、絶縁膜と、半導体薄膜とを順に積層し、加熱処理を施して前記金属酸化膜と半導体薄膜とを結晶化した後、該結晶化された半導体薄膜を用いて前記第２の半導体素子の集積回路を形成し、
前記第１の基板と向かい合うように、前記第２の半導体素子上に第２の基板を第１の接着剤を用いて貼り合わせ、
前記金属膜と前記結晶化された金属酸化膜との間、前記結晶化された金属酸化膜と前記絶縁膜との間、又は前記結晶化された金属酸化膜において物理的手段により剥離する第２の工程と、
前記第２の工程の後、前記第１の半導体素子上に、前記第２の半導体素子を接着し、前記第１の接着剤を除去して前記第２の基板を前記第２の半導体素子から剥離する第３の工程と、
前記第３の工程の後、前記絶縁性基板に形成された前記配線部と前記第１の半導体素子と電気的に接続する第４の工程と、
前記第１の工程乃至第４の工程の後、第１の半導体素子と前記配線部とを電気的に接続することを特徴とする半導体装置の作製方法。
【請求項６】
絶縁性基板上に第１の配線部と、第２の半導体素子と、第２の配線部と、第１の半導体素子とを順に積層した半導体装置の作製方法であって、
半導体基板を用いて前記第１の半導体素子の集積回路を形成する第１の工程と、
第１の基板表面に、金属膜と、金属酸化膜と、絶縁膜と、半導体薄膜とを順に積層し、加熱処理を施して前記金属酸化膜と半導体薄膜とを結晶化した後、該結晶化された半導体薄膜を用いて前記第２の半導体素子の集積回路を形成し、
前記第１の基板と向かい合うように、前記第２の半導体素子上に第２の基板を第１の接着剤を用いて貼り合わせ、
前記金属膜と前記結晶化された金属酸化膜との間、前記結晶化された金属酸化膜と前記絶縁膜との間、又は前記結晶化された金属酸化膜において物理的手段により剥離する第２の工程と、
前記第２の工程の後、前記第２の半導体素子に第２の基板と向かい合うように第３の基板を接着し、前記第１の接着剤を除去して前記第２の基板を前記第２の半導体素子から剥離する第３の工程と、
前記第３の工程の後、前記絶縁性基板に形成された前記第１の配線部と、前記第２の半導体素子とを電気的に接続した後、前記第２の半導体素子上に前記第３の基板を介して第２の配線部を形成する第４の工程と、
前記第１の工程乃至前記第４の工程の後、前記第２の配線部と前記第１の半導体素子とを電気的に接続することを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一項において、前記半導体基板は、単結晶シリコン基板または化合物半導体基板であることを特徴とする半導体装置の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一項において、前記半導体基板は、Ｎ型またはＰ型の単結晶シリコン基板、ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＺｎＳｅ基板、ＧａＰ基板、又はＩｎＳｂ基板であることを特徴とする半導体装置の作製方法。
【請求項９】
請求項１乃至請求項８のいずれか一項において、前記半導体薄膜は、シリコンを含む薄膜であることを特徴とする半導体装置の作製方法。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、前記第１の半導体素子は、電源回路、送受信回路、メモリ、又は音声処理回路のアンプを含むことを特徴とする半導体装置の作製方法。
【請求項１１】
請求項１乃至請求項１０のいずれか一項において、前記第２の半導体素子は、画素部の走査線駆動回路、信号線駆動回路、コントローラ、ＣＰＵ、又は音声処理回路のコンバータを含むことを特徴とする半導体装置の作製方法。
【請求項１２】
請求項１乃至請求項１１のいずれか一項において、前記第１の接着剤は、剥離可能な粘着剤であることを特徴とする半導体装置の作製方法。
【請求項１３】
請求項１乃至請求項１２のいずれか一項において、前記絶縁性基板は、ポリイミド、アルミナ、セラミック、又はガラスエポキシ樹脂で形成されていることを特徴とする半導体装置の作製方法。
【請求項１４】
半導体基板を用いて集積回路を形成した半導体素子と、半導体薄膜を用いて集積回路を形成した半導体素子とが絶縁性基板上に有機樹脂又は接着剤を介して積層されていることを特徴とする半導体装置。
【請求項１５】
請求項１４において、前記半導体基板を用いて集積回路を形成した半導体素子は、前記半導体薄膜を用いて集積回路を形成した半導体素子と前記絶縁性基板との間に形成されていることを特徴とする半導体装置。
【請求項１６】
請求項１４において、前記半導体薄膜を用いて集積回路を形成した半導体素子は、前記半導体基板を用いて集積回路を形成した半導体素子と前記絶縁性基板との間に形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１４乃至請求項１６のいずれか一項において、前記半導体薄膜を用いて集積回路を形成した半導体素子の膜厚は、５０μｍ以下であることを特徴とする半導体装置。
【請求項１８】
請求項１４乃至請求項１６のいずれか一項において、前記半導体薄膜を用いて集積回路を形成した半導体素子の膜厚は、０．１μｍ以上１μｍ以下であることを特徴とする半導体装置。
【請求項１９】
請求項１４乃至請求項１８のいずれか一項において、前記半導体基板は、単結晶シリコン基板または化合物半導体基板であることを特徴とする半導体装置。
【請求項２０】
請求項１４乃至請求項１９のいずれか一項において、前記半導体基板は、Ｎ型またはＰ型の単結晶シリコン基板、ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＺｎＳｅ基板、ＧａＰ基板、又はＩｎＳｂ基板であることを特徴とする半導体装置。
【請求項２１】
請求項１４乃至請求項２０のいずれか一項において、前記半導体薄膜は、シリコンを含む薄膜であることを特徴とする半導体装置。
【請求項２２】
請求項１４乃至請求項２１のいずれか一項において、半導体基板を用いて集積回路を形成した半導体素子は、電源回路、送受信回路、メモリ、又は音声処理回路のアンプを含むことを特徴とする半導体装置。
【請求項２３】
請求項１４乃至請求項２２のいずれか一項において、前記半導体薄膜を用いて集積回路を形成した半導体素子は、画素部の走査線駆動回路、信号線駆動回路、コントローラ、ＣＰＵ、又は音声処理回路のコンバータを含むことを特徴とする半導体装置。
【請求項２４】
請求項１４乃至請求項２３のいずれか一項において、前記絶縁性基板は、ポリイミド、アルミナ、セラミック、又はガラスエポキシ樹脂で形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高集積化された半導体装置及びその作製方法に関する。具体的には、回路が集積された半導体素子（ＩＣチップ）を積層させた半導体装置及びその作製方法に関する。
【背景技術】
【０００２】
携帯電話や電子手帳などに代表される携帯用電子機器には、メールの送受信、音声認識、小型カメラによる映像の取り込み、インターネットなど様々な機能が要求されている。このため、回路規模やメモリ容量のより大きい半導体装置（パッケージ）が求められている。
【０００３】
一方、携帯用電子機器には、携帯の便利さから電子機器の更なる小型、薄型化、及び低価格化がすすんでいる。これに伴って、半導体装置（パッケージ）、抵抗等の受動部品、実装基板等の小型及び低価格化が求められており、ほぼチップサイズまでに小型化された半導体装置（パッケージ）、即ちＣＳＰ（Chip Size Package）が開発されている。（特許文献１）。
【０００４】
このため、複数の半導体基板で集積した集積回路（ＩＣチップ）を一つのパッケージに搭載し半導体装置の集積を高めたものＭＣＰ（Multi Chip Package）がある。（特許文献２）。
【特許文献１】特開平９―１２１００２号公報（第８−１０頁、第１図）
【特許文献２】特開平５―９０４８６号公報（第２−３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＭＣＰ（Multi Chip Package）としては、複数の半導体基板を用いて形成した集積回路（ＩＣチップ）を横に配列し集積を高めたものがある。これは、複数のＩＣチップを横に並べているため、パッケージの面積が大きくなり、実装基板の縮小が妨げられている。
【０００６】
また、特許文献２に記載されている半導体装置（パッケージ）は、シリコンウェハ（半導体基板）で形成される集積回路（ＩＣチップ）を複数積層したものである。シリコンウェハで形成されるＩＣチップは膜厚が比較的厚いため、これらを積層すると、パッケージの面積は少なくなるものの、パッケージの容積が増大し、この結果、パッケージを使用した電子機器の薄型化が妨げられている。
【０００７】
このため、ＭＣＰにおいてパッケージの容積を抑えようとするために、シリコンウェハで形成されるＩＣチップを薄く研磨する工程（バックグライン）が採用されている。しかし、この工程は、シリコンウェハの裏面に数十nm程度の研磨痕を残すため、半導体素子の機械的強度を低下させる原因となっている。この結果、半導体素子の研磨工程により、歩留まりが低下するという問題があった。
【０００８】
さらに、シリコンウェハはガラス基板と比べると価格が高いため、これを用いた半導体素子を複数積層すると、一パッケージあたりのコストが高くなってしまうという問題がある。
【０００９】
以上のことをふまえ、本発明では、低いコストで、容積が少なく、かつ高集積化された半導体装置を作製することを課題とする。
【課題を解決するための手段】
【００１０】
本発明は、絶縁性基板上に配線部と、第１の半導体素子と、第２の半導体素子とを順に積層した半導体装置の作製方法であって、半導体基板を用いて前記第１の半導体素子の集積回路を形成し、前記絶縁性基板に前記配線部を介して前記第１の半導体素子を接着する第１の工程と、第１の基板表面に、金属膜と、金属酸化膜と、絶縁膜と、半導体薄膜とを順に積層し、加熱処理を施して前記金属酸化膜と半導体薄膜とを結晶化した後、該結晶化された半導体薄膜を用いて前記第２の半導体素子の集積回路を形成し、前記第１の基板と向かい合うように、前記第２の半導体素子上に第２の基板を第１の接着剤を用いて貼り合わせ、前記金属膜と前記結晶化された金属酸化膜との間、前記結晶化された金属酸化膜と前記絶縁膜との間、又は前記結晶化された金属酸化膜において物理的手段により剥離する第２の工程と、前記２の工程の後、前記第１の半導体素子上に、前記第２の半導体素子を接着し、前記第１の接着剤を除去して前記第２の基板を前記第２の半導体素子から剥離する第３の工程と、前記第１の工程乃至前記第３の工程の後、前記第１の半導体素子と前記配線部を電気的に接続した後、第２の半導体素子と前記配線部とを電気的に接続することを特徴とする。
【００１１】
また、本発明は、絶縁性基板上に配線部と、第１の半導体素子と、第２の半導体素子とを順に積層した半導体装置の作製方法であって、半導体基板を用いて前記第１の半導体素子の集積回路を形成し、前記絶縁性基板に形成された前記配線部と前記第１の半導体素子と電気的に接続する第１の工程と、第１の基板表面に、金属膜と、金属酸化膜と、絶縁膜と、半導体薄膜とを順に積層し、加熱処理を施して前記金属酸化膜と半導体薄膜とを結晶化した後、該結晶化された半導体薄膜を用いて前記第２の半導体素子の集積回路を形成し、前記第１の基板と向かい合うように、前記第２の半導体素子上に第２の基板を第１の接着剤を用いて貼り合わせ、前記金属膜と前記結晶化された金属酸化膜との間、前記結晶化された金属酸化膜と前記絶縁膜との間、又は前記結晶化された金属酸化膜において物理的手段により剥離する第２の工程と、前記第２の工程の後、前記第１の半導体素子上に、前記第２の半導体素子を接着し、前記第１の接着剤を除去して前記第２の基板を前記第２の半導体素子から剥離する第３の工程と、前記第１の工程乃至第３の工程の後、第２の半導体素子と前記配線部とを電気的に接続することを特徴とする。
【００１２】
また、本発明は、絶縁性基板上に第１の配線部と、第１の半導体素子と、第２の配線部と、第２の半導体素子とを順に積層した半導体装置の作製方法であって、半導体基板を用いて前記第１の半導体素子の集積回路を形成し、前記絶縁性基板に前記第１の配線部を介して前記第１の半導体素子を接着した後、前記第１の半導体素子上に絶縁膜を介して第２の配線部を形成する第１の工程と、第１の基板表面に、金属膜と、金属酸化膜と、絶縁膜と、半導体薄膜とを順に積層し、加熱処理を施して前記金属酸化膜と半導体薄膜とを結晶化した後、該結晶化された半導体薄膜を用いて前記第２の半導体素子の集積回路を形成し、前記第１の基板と向かい合うように、前記第２の半導体素子上に第２の基板を第１の接着剤を用いて貼り合わせ、前記金属膜と前記結晶化された金属酸化膜との間、前記結晶化された金属酸化膜と前記絶縁膜との間、又は前記結晶化された金属酸化膜において物理的手段により剥離する第２の工程と、前記第２の工程の後、前記半導体素子に第２の基板と向かい合うように第３の基板を接着し、前記第１の接着剤を除去して前記第２の基板を前記第２の半導体素子から剥離する第３の工程と、前記第１の工程乃至前記第３の工程の後、前記第２の配線部と前記第２の半導体素子とを電気的に接続することを特徴とする。
【００１３】
また、本発明は、絶縁性基板上に配線部と、第２の半導体素子と、第１の半導体素子とを順に積層した半導体装置の作製方法であって、半導体基板を用いて前記第１の半導体素子の集積回路を形成する第１の工程と、第１の基板表面に、金属膜と、金属酸化膜と、絶縁膜と、半導体薄膜とを順に積層し、加熱処理を施して前記金属酸化膜と半導体薄膜とを結晶化した後、該結晶化された半導体薄膜を用いて前記第２の半導体素子の集積回路を形成し、前記第１の基板と向かい合うように、前記第２の半導体素子上に第２の基板を第１の接着剤を用いて貼り合わせ、前記金属膜と前記結晶化された金属酸化膜との間、前記結晶化された金属酸化膜と前記絶縁膜との間、又は前記結晶化された金属酸化膜において物理的手段により剥離する第２の工程と、前記２の工程の後、前記第１の半導体素子上に、前記第２の半導体素子を接着し、前記第１の接着剤を除去して前記第２の基板を前記第２の半導体素子から剥離する第３の工程と、前記第２の工程の後、前記絶縁性基板に前記配線部を介して前記第２の半導体素子を接着する第４の工程と、前記第１の工程乃至前記第４の工程の後、前記第２の半導体素子と前記配線部を電気的に接続した後、第１の半導体素子と前記配線部とを電気的に接続することを特徴とする。
【００１４】
また、本発明は、絶縁性基板上に配線部と、第２の半導体素子と、第１の半導体素子とを順に積層した半導体装置の作製方法であって、半導体基板を用いて前記第１の半導体素子の集積回路を形成する第１の工程と、第１の基板表面に、金属膜と、金属酸化膜と、絶縁膜と、半導体薄膜とを順に積層し、加熱処理を施して前記金属酸化膜と半導体薄膜とを結晶化した後、該結晶化された半導体薄膜を用いて前記第２の半導体素子の集積回路を形成し、前記第１の基板と向かい合うように、前記第２の半導体素子上に第２の基板を第１の接着剤を用いて貼り合わせ、前記金属膜と前記結晶化された金属酸化膜との間、前記結晶化された金属酸化膜と前記絶縁膜との間、又は前記結晶化された金属酸化膜において物理的手段により剥離する第２の工程と、前記第２の工程の後、前記第１の半導体素子上に、前記第２の半導体素子を接着し、前記第１の接着剤を除去して前記第２の基板を前記第２の半導体素子から剥離する第３の工程と、前記第３の工程の後、前記絶縁性基板に形成された前記配線部と前記第２の半導体素子と電気的に接続する第４の工程と、前記第１の工程乃至第４の工程の後、第１の半導体素子と前記配線部とを電気的に接続することを特徴とする。
【００１５】
また、本発明は、絶縁性基板上に第１の配線部と、第２の半導体素子と、第２の配線部と、第１の半導体素子とを順に積層した半導体装置の作製方法であって、半導体基板を用いて前記第１の半導体素子の集積回路を形成する第１の工程と、第１の基板表面に、金属膜と、金属酸化膜と、絶縁膜と、半導体薄膜とを順に積層し、加熱処理を施して前記金属酸化膜と半導体薄膜とを結晶化した後、該結晶化された半導体薄膜を用いて前記第２の半導体素子の集積回路を形成し、前記第１の基板と向かい合うように、前記第２の半導体素子上に第２の基板を第１の接着剤を用いて貼り合わせ、前記金属膜と前記結晶化された金属酸化膜との間、前記結晶化された金属酸化膜と前記絶縁膜との間、又は前記結晶化された金属酸化膜において物理的手段により剥離する第２の工程と、前記第２の工程の後、前記第２の半導体素子に第２の基板と向かい合うように第３の基板を接着し、前記第１の接着剤を除去して前記第２の基板を前記第２の半導体素子から剥離する第３の工程と、前記第３の工程の後、前記絶縁性基板に形成された前記第１の配線部と、前記第２の半導体素子とを電気的に接続した後、前記第２の半導体素子上に前記第３の基板を介して第２の配線部を形成する第４の工程と、前記第１の工程乃至前記第４の工程の後、前記第２の配線部と前記第１の半導体素子とを電気的に接続することを特徴とする。
【００１６】
なお、前記半導体基板は、単結晶シリコン基板または化合物半導体基板であり、代表的には、Ｎ型またはＰ型の単結晶シリコン基板、ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＺｎＳｅ基板、ＧａＰ基板、又はＩｎＳｂ基板である。
【００１７】
また、前記半導体薄膜は、シリコンを含む薄膜である。
【００１８】
本発明における前記第１の半導体素子は、電源回路、送受信回路、メモリ、又は音声処理回路のアンプを含む。また、前記第２の半導体素子は、画素部の走査線駆動回路、信号線駆動回路、コントローラ、ＣＰＵ、又は音声処理回路のコンバータを含む。
【００１９】
また、前記第１の接着剤は、剥離可能な接着媒体である。
【００２０】
なお、前記絶縁性基板は、ポリイミド、アルミナ、セラミック、又はガラスエポキシ樹脂で形成されている。
【００２１】
本発明で作製された半導体装置は、半導体基板を用いて形成した半導体素子と、半導体薄膜を用いて形成した半導体素子とが絶縁性基板上に有機樹脂又は接着剤を介して積層されている。
【００２２】
なお、前記半導体基板を用いて集積回路を形成した半導体素子は、前記半導体薄膜を用いて集積回路を形成した半導体素子と前記絶縁性基板との間に形成されている。
【００２３】
また、前記半導体薄膜を用いて集積回路を形成した半導体素子は、前記半導体基板を用いて集積回路を形成した半導体素子と前記絶縁性基板との間に形成されていてもよい。
なお、前記半導体薄膜を用いて集積回路を形成した半導体素子の膜厚は、５０μｍ以下、好ましくは０．１μｍ以上１μｍ以下である。
【００２４】
本発明は、半導体装置一つあたりに用いる半導体基板で形成される集積回路、代表的には単結晶シリコンＩＣの数を削減することができるので、従来のＭＣＰに比べて低いコストで、なおかつ高いスループットで大量生産することができ、半導体装置一つ当たりの生産コストを抑えることができる。
【００２５】
本発明の半導体装置を電子機器に用いることで、回路規模やメモリ容量のより大きい半導体装置を、電子機器の限られた容積の中により多く搭載することができ、電子機器の多機能を実現しつつ、小型化、軽量化させることもできる。特に携帯用電子機器の場合、その小型化、軽量化が重要視されているため、本発明の半導体装置を用いることは有効である。
【００２６】
本発明の半導体装置は、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、ＤＭＤ（Digital Micromirror Device）、ＰＤＰ（Plasma Display Panel）、ＦＥＤ（Field Emission Display）等の表示装置の駆動を制御する各種回路に用いることができる。
【００２７】
例えば、アクティブマトリクス型の液晶表示装置、発光装置の場合、各画素を選択する走査線駆動回路、選択された画素にビデオ信号を供給するタイミングを制御する信号線駆動回路、走査線駆動回路及び信号線駆動回路に供給する信号を生成するコントローラ、音声処理回路のコンバータ等をＴＦＴで作製し、シリコンウェハ等の半導体基板で作製したほうが好ましい回路（代表的には、電源回路、送受信回路、メモリ、音声処理回路のアンプ等）上に設け、積層構造の半導体装置とすることができる。
【００２８】
また本発明の電子機器は、上記表示装置のみならず、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（Digital Versatile Disc）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）までその範囲に含む。特に本発明は、ノート型パーソナルコンピュータ、携帯型ビデオカメラ、携帯型デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）に代表される携帯用電子機器に用いる場合に有効である。
【発明の効果】
【００２９】
本発明により作製した半導体装置は、集積回路が形成される半導体素子を積層した半導体装置であり、半導体素子の一部を半導体薄膜で形成するため、高集積化され、かつ容積が小さいという特徴がある。
【００３０】
また、半導体装置一つあたりに用いる半導体基板で集積回路が形成される半導体素子、代表的には単結晶シリコンＩＣの数を削減することができるので、従来のＭＣＰに比べて低いコストで、なおかつ高いスループットで大量生産することができ、半導体装置一つ当たりの生産コストを抑えることができる。
【００３１】
さらには、半導体基板を用いて集積回路を形成した半導体素子を、電源回路、送受信回路、メモリ、音声処理回路のアンプ等の高周波回路、高集積回路、又は高容量回路に適応し、半導体薄膜を用いて集積回路を形成した半導体素子をコントローラ、ＣＰＵ、音声処理回路のコンバータ、画素部が有する画素を選択する走査線駆動回路と、選択された画素にビデオ信号を供給する信号線駆動回路等のＴＦＴで作製することが可能な回路に適応することで、より小さな容積（すなわち、小面積で且つ高さの低い）でより高機能（代表的には、メモリの容量の増加等）な半導体装置を作製することができ、電子機器の限られた容積の中により多く搭載することが可能となり、電子機器の多機能を実現しつつ、小型化、軽量化させることもできる。特に携帯用電子機器の場合、その小型化、軽量化が重要視されているため、本発明の半導体装置を用いることは有効である。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。
【００３３】
（実施の形態１）
本実施の形態では、本発明の半導体装置について図１を用いて示す。
【００３４】
図１は本発明の半導体装置の断面図である。絶縁性基板（インターポーザ）１０１上に、配線層１０２及び熱圧着シート等の接着層１０３を介して、半導体基板を用いて集積回路を形成した半導体素子１０４が設けられ、該半導体素子１０４上に熱圧着シート等の接着層１０５を介して、半導体薄膜を用いて集積回路を形成した半導体素子１０６が設けられている。絶縁性基板には貫通孔１０７が形成されており、該貫通孔を介して配線層１０２と半田ボール等の外部端子１０８とが接続されている。
【００３５】
絶縁性基板１０１には、ポリイミド基板、アルミナ基板、セラミック基板、ガラスエポキシ基板等の公知材料を用いることができる。なお、積層された集積回路において発生した熱を拡散させるために、２〜３０Ｗ／ｍＫ程度の高い熱伝導率を有する材料であることが望ましい。
【００３６】
また、半導体素子表面には、電極パット１０９、１１０が形成されており、電極パット１０９、１１０と配線部１０２の端子とが、それぞれワイヤー１１１、１１３で接続されている。電極パットは、アルミニウム又はアルミニウム合金で形成されている。
【００３７】
図２は配線部１０２の上面図を示したものである。配線部１０２は、絶縁性基板１０１上に、外部端子に接続するための金属パット２２１と、半導体素子上の電極パット（図１の１０９、１１０）とワイヤー（図１の１１１、１１３）で接続される端子２２２とがあり、これらが配線２２３で接続されている。なお、配線部は、銅、金、アルミニウム、ニッケル、スズ等の薄膜が、所望の形にエッチングされて形成されている。なお、また、半導体素子の電極パットと配線部の端子とは、熱圧着法又は超音波ボンディング法を用いたワイヤーボンディング法により接続されている。このときのワイヤーは、金、金を含む合金、銅、または銅を含む合金で形成された金属の細線である。又、外部端子は、実装基板の配線と半導体装置の配線部、即ち半導体素子とを接続するための端子である。
【００３８】
半導体基板を用いて集積回路を形成した半導体素子１０４は、単結晶シリコン基板または化合物半導体基板を用いて、電界効果トランジスタ（ＦＥＴ）、バイポーラトランジスタ、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタ等の素子を形成し、これらの素子を用いて集積回路を形成したものである。なお、代表的な単結晶シリコン基板としては、Ｎ型またはＰ型の単結晶シリコン基板（（１００）基板、（１１０）基板、（１１１）基板など）があり、代表的な化合物半導体基板としてはＧａＡｓ基板、ＩｎＰ基板、ＧａＮ系エピ用のＧａＮ基板、ＳｉＣ基板、ＺｎＳｅ基板、ＧａＰ基板、ＩｎＳｂ基板などがある。
【００３９】
半導体基板を用いて集積回路を形成した半導体素子としては、代表的には、電源回路、送受信回路、メモリ、又は音声処理回路のアンプを含む。
【００４０】
半導体薄膜を用いて集積回路を形成した半導体素子１０６は、ポリシリコン膜を用いて集積回路を構成したものである。具体的には、薄膜トランジスタ（ＴＦＴ）、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどを用いて集積回路を形成する。また、半導体薄膜を用いて集積回路を形成した半導体素子としては、表示装置の場合、各画素を選択する走査線駆動回路、選択された画素にビデオ信号を供給するタイミングを制御する信号線駆動回路、コントローラ、ＣＰＵ、又は音声処理回路のコンバータを含む。
【００４１】
なお、本発明の半導体装置は、２層の半導体素子が積層されているが、この構造に限られない。半導体基板を用いて形成した半導体素子１０４及び半導体薄膜を用いて形成した半導体素子１０６が、複数ずつ積層されていてもよい。
【００４２】
なお図１では、複数の半導体素子がそれぞれ絶縁性基板に設けられた配線部（端子）とワイヤーを介して接続されているが、各半導体素子同士をワイヤーで接続しても良い。
【００４３】
（実施の形態２）
本実施の形態では、実施の形態１で述べた半導体装置の作製方法に関して述べる。本実施の形態の半導体装置は、全ての半導体素子がフェイスアップ形態である。
【００４４】
まず始めに、半導体基板を用いて集積回路を形成した半導体素子（第１の半導体素子）の作製方法を図４（Ａ）に示す。絶縁性基板４１１上に配線部４１２を形成した後、半導体基板を用いて集積回路を形成した半導体素子（第１の半導体素子）４１３を熱圧着シート等の接着層４１４を用いて接着する。なお、絶縁性基板４１１には、外部端子と半導体素子とを接続するための貫通口（図１（Ａ）の１０７）が形成されている。また、外部端子は、実装基板の配線と半導体素子とを電気的に接続するための端子である。絶縁性基板４１１、配線部４１２、接着剤４１４を用いて固定された単結晶シリコンからなる半導体素子４１３らをＡ１と示す。
【００４５】
次に、半導体薄膜を用いて集積回路を形成した半導体素子（第２の半導体素子）の作製方法を図４（Ｂ）〜図４（Ｄ）を用いて示す。始めに、図４（Ｂ）に示すように、基板４０１上に金属層を形成する。金属層４０２としては、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ、Ｎｄ、Ｆｅ、Ｎｉ、Ｃｏ、Ｚｒ、Ｚｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる単層、またはこれらの積層、或いは、これらの窒化物、例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデンからなる単層、またはこれらの積層を用いればよい。なお、金属層の合金の金属組成比又は金属層に含まれる酸素、又は窒素の組成比を適宜調節することにより、後の剥離工程の条件が異なる。このため、剥離工程を様々なプロセスに適応することが可能となる。窒化物層または金属層４０２の膜厚は１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍとする。
【００４６】
次に、金属層又は窒化物層４０２上に酸化物層４０３を形成する。このとき、金属膜４０２と酸化物層４０３との間にアモルファス状態の酸化金属膜（酸化タングステン膜）４０５が２ｎｍ〜５ｎｍ程度形成される。後の工程で剥離する際、酸化金属膜中、または酸化金属膜と酸化物層との界面、または酸化金属膜と金属層との界面で分離が生じる。酸化物層４０３しては、スパッタ法により、酸化シリコン、酸化窒化シリコン、酸化金属材料からなる層を形成すればよい。酸化物層４０３の膜厚は、窒化物層または金属層４０２の約２倍以上であることが望ましい。ここでは、酸化シリコンターゲットを用いたスパッタ法により、酸化シリコン膜を１５０ｎｍ〜２００ｎｍの膜厚とする。
【００４７】
次に、酸化物層４０３上に、水素を含む層を形成する。水素を含む層としては、半導体層または窒化物層等を適応することができる。本実施の形態では、水素を含む層として第１の半導体層４０４を形成する。この後、水素を含む層中に含まれる水素を拡散するための熱処理を行う。この工程は、結晶性半導体膜の形成プロセスとは別途行ってもよいし、兼用させて工程を省略してもよい。例えば、水素を含む膜として水素を含む非晶質シリコン膜を用い、加熱してポリシリコン膜を形成する場合、結晶化させるため５００℃以上の熱処理を行えば、ポリシリコン膜を形成すると同時に水素の拡散を行うことができる。この時に、金属層４０２と酸化物層４０３との間に形成された非晶質の金属酸化物層４０５は、結晶性を有する金属酸化物層間絶縁膜４３５となる。
【００４８】
次に、図４（Ｃ）に示すように、公知の手法により、第１の半導体層４０４を所望の形状にエッチングし、第２の半導体層４３４を形成する。第２の半導体層は、ＴＦＴ（図示しない）で形成されている。このときの第２の半導体層４３４の膜厚は、５０μｍ以下、好ましくは、０．１〜１μｍである。
【００４９】
次いで、第２の半導体層４３４を固定する支持体となる第２の基板４０６を接着剤４０７で貼りつける。なお、第２の基板４０６は、第１の基板４０１よりも剛性の高い基板、代表的には石英基板、金属基板、セラミックス基板を用いることが好ましい。また、接着剤４０７としては、有機材料からなる接着剤を用いればよい。有機材料からなる接着剤としては、反応剥離型接着剤、熱剥離型接着剤、紫外線剥離型接着剤等の光剥離型接着剤、嫌気剥離型接着剤などの各種剥離型接着剤が挙げられる。    
【００５０】
図４（Ｃ）において、第１の基板４０１及びそれに形成された金属層４０２を剥離体４５０と呼ぶ。また、酸化物層４０３から第２の半導体層４３４（即ち、金属層４０２と第２の基板４０６を固定する接着剤４０７とで挟まれた層）を被剥離体４５１という。
【００５１】
次いで図４（Ｄ）に示すように、剥離体４５０と被剥離体４５１とを、物理的手段により引き剥がす。金属酸化物層内４３５、酸化物層４０３と金属酸化物層４３５又は金属酸化物層４３５と金属層４０２との間で剥離が生じ、剥離体４５０と被剥離体４５１とを、比較的小さな力で引き剥がすことができる。
【００５２】
こうして、被剥離体４５１を剥離体４５０から分離することができる。ここで、被剥離体４５１及びそれに接着剤４０７を用いて固定された第２の基板４０４をＢ１と示す。
【００５３】
次に、第２の基板及びその上に固定された被剥離層Ｂ１を分断して、チップ状の被剥離体（以下、Ｃ１と示す。）を形成する。チップ上の被剥離体は、第２の半導体素子を有する。第２の半導体素子１４３４は、第２の半導体層４３４が分断されたものである。また、分断された第２の基板（以下、第３の基板１４０６と示す。）上に、粘着剤１４０７によって、固定されている。又、接着剤１４０７の反対側の面には、酸化物層１４０３（酸化物層４０３が分断されたもの）が形成されている。
【００５４】
次いで、図４（Ｅ）に示すように、図４（Ａ）のＡ１上に図４（Ｄ）のＣ１を固定する。具体的には、絶縁性基板４１１上に形成された第１の半導体素子４１３の表面上に被剥離体４５１、具体的には第２の半導体素子が形成されている酸化物層を接着剤４２１を用いて接着する。なお、酸化物層４０３と接着剤４２１との間に、熱伝導率の高い材料を介して接着すると、放熱性が高まる。
【００５５】
接着剤４２１としては、有機材料からなる接着剤４０７による第２の基板４０６と被剥離層４５１との密着性よりも、被剥離層４５１と第１の半導体素子４１３との密着性のほうが高い材料であることが重要である。接着剤４２１としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤が挙げられる。
【００５６】
次に、図４（Ｆ）に示すように第２の半導体素子１４３４から支持体である第３の基板１４０６及び接着剤１４０７を剥離する。有機材料からなる接着剤１４０７を、熱反応、光反応、湿度による反応、または化学反応（例えば、水、酸素等）させて、第３の基板１４０６及び接着剤１４０７を第２の半導体素子１４３４から剥離する。
【００５７】
次に、各半導体素子の電極パット４２２、４２３と配線部の端子４２４、４２５とをワイヤー４２６、４２７で接続する。まず始めに、第１の半導体素子上の電極パット４２３と配線部の端子４２４をワイヤーボンディング法で接続した後、第２の半導体素子上の電極パット４２２と配線部の端子４２５とを同様の工程で接続する。
【００５８】
こののち、気密封止方式または樹脂封止方式等で半導体素子とワイヤーを封止してもよい。気密封止方式を用いる場合、一般的にはセラミックス、金属またはガラス等のケースを用いて封止する。また樹脂封止方式を用いる場合、具体的にはモールド樹脂等が用いられる。本実施の形態では、第２の半導体素子が第１の半導体素子の保護膜としても機能するため必ずしも封止する必要はないが、半導体装置の機械的強度を高めたり、隣接する回路からの電磁ノイズを遮ったりすることができる。この後、絶縁性基板の貫通孔において、配線部４１２の端子と外部端子４２９とを接続する。
【００５９】
以上の工程により、半導体基板を用いて集積回路を形成した半導体素子、代表的には単結晶シリコン基板で集積回路が形成される半導体素子と、半導体薄膜を用いて集積回路を形成した半導体素子、代表的にはポリシリコン薄膜で集積回路が形成される半導体素子が積層された半導体装置を作製することができる。
【００６０】
なお、第２の半導体素子上に更に第３の半導体素子、第４の半導体素子を同様の工程を用いて積層することで、更に高集積化された半導体装置を作製することができる。
【００６１】
また、第１の半導体素子に第２の半導体素子の転写方法は、上記工程に限らず、他の工程を応用することもできる。
【００６２】
本実施の形態により作製した半導体装置は、半導体素子を積層した半導体装置であり、半導体素子の一部を半導体薄膜で形成するため、高集積化され、かつ容積が小さいという特徴がある。
【００６３】
また、半導体装置一つあたりに用いる半導体基板で集積回路が形成される半導体素子、代表的には単結晶シリコンＩＣの数を削減することができるので、従来のＭＣＰに比べて低いコストで、なおかつ高いスループットで大量生産することができ、半導体装置一つ当たりの生産コストを抑えることができる。
【００６４】
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２と異なる構造の半導体装置に関して述べる。本実施の形態では、第１の半導体素子がフリップチップ形態（フェイスダウン形態）である点が実施の形態２と異なる。
【００６５】
図５は、本実施の形態にかかる半導体装置の断面図である。絶縁性基板５０１上の配線部５０２と、半導体基板からなる第１の半導体素子５０３の電極パット５０４とが、バンプ等の接続端子５０５で接続されている。なお、第１の半導体素子５０３と絶縁性基板５０１及び絶縁性基板上に形成された配線部５０２は、樹脂等５０６で固定されている。また、絶縁性基板５０１には、外部端子と半導体素子とを接続するための貫通口（図示しない）が形成されており、該貫通口において配線部５０２と外部端子とが接続される。また、外部端子は実装基板の配線に接続される。絶縁性基板５０１、配線部５０２、第１の半導体素子５０３の電極パット５０４、バンプ５０５、これらを固定する樹脂５０６らをＡ２と示す。
【００６６】
次に、実施の形態２と同様の工程で、図４（Ｅ）に記載される、第３の基板１４０６に固定された半導体薄膜で形成される第２の半導体素子１４３４を形成する。このときの第２の半導体素子１４３４の膜厚は、５０μｍ以下、好ましくは、０．１〜１μｍである。なお、第３の基板１４０６と半導体薄膜で形成される第２の半導体素子１４３４とは、接着剤１４０７で固定されている。（第３の基板及び第３の基板に固定された第２の半導体素子をＣ１と示す。）。（図５（Ｂ））。
【００６７】
次に、図５（Ａ）のＡ２上に図５（Ｂ）のＣ１を接着剤５１１を用いて固定する。具体的には、絶縁性基板５０１上に形成された第１の半導体素子５０３の表面上に、第２の半導体素子が形成された酸化膜層１４０３を、接着剤５１１を用いて接着する。なお、酸化物層１４０３と接着剤５１１との間に、熱伝導率の高い材料を介して接着すると、放熱性が高まる。この後、実施の形態１と同様の手法により、第２の半導体素子１４３４から支持体である第３の基板１４０６及び接着剤１４０７を剥離する。（図５（Ｃ））。
【００６８】
次に、図５（Ｄ）に示すように、第２の半導体素子１４３４の電極パット５１２と配線部５０２の端子５１３とをワイヤー５１４で接続する。この後、絶縁性基板５０１上に積層させた集積回路４３４、５０３及びワイヤー５１４を、実施の形態２と同様の手法を用いて封止してもよい。この後、絶縁性基板５０１の貫通孔において、配線部５０２の電極パットと外部端子５１６とを接続する。
【００６９】
以上の工程により、半導体基板を用いて集積回路を形成した半導体素子、代表的には単結晶シリコン基板で集積回路が形成した半導体素子と、半導体薄膜を用いて集積回路を形成した半導体素子、代表的にはポリシリコン膜で集積回路を形成した半導体素子とが積層された半導体装置を作製することができる。
【００７０】
本実施の形態により作製した半導体装置は、集積回路を積層した半導体装置であり、集積回路が形成される半導体素子の一部を半導体薄膜で形成するため、高集積化され、かつ容積が小さいという特徴がある。
【００７１】
また、半導体装置一つあたりに用いる半導体基板で集積される半導体素子、代表的には単結晶シリコンＩＣの数を削減することができるので、従来のＭＣＰに比べて低いコストで、なおかつ高いスループットで大量生産することができ、半導体装置一つ当たりの生産コストを抑えることができる。
【００７２】
また、半導体基板を用いて作製した集積回路はフリップチップ形態なので、集積回路の電極パットと配線部の端子とを接続するワイヤーの数を削減することができ、より容積の小さな半導体装置を作製することができる。
【００７３】
（実施の形態４）
本実施の形態では、実施の形態１〜実施の形態３と異なる構造の半導体装置の作製方法に関して述べる。本実施の形態では、全ての集積回路がフリップチップ形態（フェイスダウン形態）である点が実施の形態２及び実施の形態３と異なる。
【００７４】
図６は、本実施の形態にかかる半導体装置の断面図である。図６（Ａ）に示す半導体基板で集積回路が形成される第１の半導体素子は、実施の形態３と同様の構造（図５（Ａ）のＡ２）であり、絶縁性基板５０１、第１の配線部５０２、第１の半導体素子５０３の電極パット５０４、バンプ５０５、これらを固定する樹脂５０６らを有する。
【００７５】
次に、図６（Ｂ）に示すように第１の半導体素子上に絶縁層６０１を介して第２の配線部６０２を形成する。
【００７６】
次に、実施の形態２と同様の工程で、第２の基板４０６に固定された半導体薄膜で集積回路が形成される第２の半導体層４３４を形成する。なお、第２の基板４０６と半導体薄膜で集積回路が形成される第２の半導体層４３４とは、接着剤４０７で固定されている。（第２の基板及び第２の基板に固定された第２の半導体素子をＢ１と示す。）。（図６（Ｃ））。
【００７７】
次に、図６（Ｄ）に示すように、第４の基板６０３に図６（Ｃ）のＢ１を接着剤６０４を用いて固定する。具体的には、第４の基板６０３に、第２の半導体層４３４が形成された酸化膜層４０３を、接着剤６０４を用いて接着する。なお、第４の基板６０３には、ガラス、有機樹脂、金属、プラスチック、またはセラミックス等を用いることができる。第４の基板に、膜厚の薄いものを用いることで、半導体装置の容積が小さくすることができる。また、第４の基板に、ＤＬＣ（タ゛イヤモント゛ライクカーボン）、銅、アルミニウム、等の熱伝導率のよい部材（膜、板等）を用いると、放熱効果が高まるため、好ましい。
【００７８】
つぎに、支持体である第２の基板４０６及び接着剤４０７を、第２の半導体層４３４から剥がす。この後、第２の集積回路の表面に露出している電極配線等の表面を洗浄処理やＯ2プラズマ処理で清浄な表面とすることが好ましい。この後、第４の基板を分断して、チップ状の半導体素子を形成する。ここで、チップ状の第４の基板（以下、第５の基板１６０４と示す。）、及びその上に転写された第２の半導体素子１４３４をＣ２と示す。なお、第２の半導体素子１４３４は、その表面に形成された酸化物層１４０３と、第５の基板１６０３とが、接着層によって固着されている。（図６（Ｅ））。
【００７９】
次に、図６（Ｆ）に示すように、第１の半導体素子Ａ３上に第２の半導体素子Ｃ２を接着する。具体的には、第２の配線部６０２と第２の半導体素子表面の電極パット６０５とを位置合わせしながら接着剤等で接着する。本実施の形態においては、第１の半導体素子の表面に形成された第２の配線部６０２と、第２の半導体素子表面の電極パット６０５とを異方性導電膜（ACF ; Anisotropic Conductive Film）又は異方性導電樹脂（ACF ; Anisotropic Conductive Polymer）６０６によって、圧着する。
【００８０】
次に、図６（Ｇ）に示すように、絶縁性基板５０１の貫通孔において、配線部５０２の電極パットと外部端子６０８とを接続する。
【００８１】
以上の工程により、半導体基板で集積回路が形成される半導体素子と、半導体薄膜で集積回路が形成される半導体素子とが積層された半導体装置を作製することができる。
【００８２】
本実施の形態により作製した半導体装置は、集積回路を積層した半導体装置であり、集積回路が形成される半導体素子の一部を半導体薄膜で形成するため、高集積化され、かつ容積が小さいという特徴がある。
【００８３】
また、半導体装置一つあたりに用いる半導体基板で集積回路が形成される半導体素子、代表的には単結晶シリコンＩＣの数を削減することができるので、従来のＭＣＰに比べて低いコストで、なおかつ高いスループットで大量生産することができ、半導体装置一つ当たりの生産コストを抑えることができる。
【００８４】
また、本実施の形態で作製した半導体装置の半導体素子は全て、フリップチップ形態なので、半導体素子の電極パットと配線部の端子とを接続するワイヤーを使用しないため、より容積の小さな半導体装置を作製することができる。さらには、第３の基板にガラス、有機樹脂、またはセラミックス等の絶縁性を有する部材を用いた場合、半導体装置の表面は絶縁されているため、モールド樹脂等で封止する必要がない。このため、より小さな容積を有する半導体装置を作製することができる。
【００８５】
（実施の形態５）
実施の形態１乃至実施の形態４において、第１の半導体素子と第２の半導体素子の積層順序が異なる半導体装置について示す。
図９に示すように、絶縁性基板（インターポーザ）１０１上に、配線層１０２及び熱圧着シート等の接着層１０３を介して、半導体薄膜を用いて集積回路を形成した半導体素子１０６が設けられ、該半導体素子１０６上に熱圧着シート等の接着層１０５を介して、半導体基板を用いて集積回路を形成した半導体素子１０４が設けられている。
【００８６】
（実施の形態６）
実施の形態２乃至実施形態５において、また、接着剤４０７、接着剤１４０７としては、有機材料からなる粘着剤を用いることができる。有機材料からなる粘着剤としては、反応剥離型粘着剤、熱剥離型粘着剤、紫外線剥離型粘着剤等の光剥離型粘着剤、嫌気剥離型粘着剤などの各種剥離型粘着剤が挙げられる。また、剥離可能な粘着剤で形成される粘着層を両面に有する部材（代表的には両面テープ、両面シート）を用いてもよい。
【実施例１】
【００８７】
本実施例では、実施の形態１の工程を用いて単結晶シリコン基板で形成される集積回路（第１の集積回路）と、ポリシリコン薄膜で形成される集積回路（第２の集積回路）とが積層された半導体装置の作製例を、図７及び図８を用いて説明する。
【００８８】
図７（Ａ）に示すように、ガラス基板（第１の基板７００）上にスパッタ法で金属膜７０１、ここではタングステン膜（膜厚１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍ）を形成し、さらに大気にふれることなく、酸化物膜７０２、ここでは酸化シリコン膜（膜厚１５０ｎｍ〜２００ｎｍ）を積層形成する。このとき、タングステン膜７０１と酸化シリコン膜７０２との間に、アモルファス状態の酸化タングステン膜７０３が２ｎｍ〜５ｎｍ程度形成される。なお、スパッタ法では基板端面に成膜されるため、基板端面に成膜されたタングステン膜と酸化シリコン膜とをＯ2アッシングなどで選択的に除去することが好ましい。後の工程で剥離する際、タングステン膜と酸化タングステン膜との界面、または酸化タングステン膜中、又は酸化タングステン膜と酸化シリコン膜との界面で分離が生じる。
【００８９】
次いで、ＰＣＶＤ法で下地絶縁膜となる酸化窒化シリコン膜（膜厚１００ｎｍ、図示しない。）を形成し、さらに大気にふれることなく、アモルファスシリコン膜７０４（膜厚５４ｎｍ）を積層形成する。
【００９０】
次に、公知の技術（固相成長法、レーザー結晶化方法、触媒金属を用いた結晶化方法など）を用いてポリシリコン膜を形成した後、パターニングを行って所望の形状を有するポリシリコン領域を形成し、それを活性領域とするＴＦＴ（ｐチャネルＴＦＴ７０５、７０８と、ｎチャネルＴＦＴ７０６、７０７）を作製する。この時、適宜、ゲート絶縁膜の形成、ゲート電極の形成、活性領域へのドーピングによるソース領域またはドレイン領域の形成、層間絶縁膜の形成、ソース電極またはドレイン電極の形成、活性化処理などを行う。
【００９１】
本実施例において、ポリシリコン膜の形成方法としては、触媒金属を用いた結晶化方法を用いる。具体的には、アモルファスシリコン膜に金属元素Ｎｉを添加し、５５０℃で４時間加熱する。この工程により、酸化タングステン膜７０３も結晶化する。この後、連続発振型のレーザー光をポリシリコン膜に照射して結晶化を高め、ＴＦＴのチャネル長方向とレーザービームの走査方向とを揃えるように、ポリシリコン膜を所望の形状にエッチングする。このようなポリシリコン膜を活性領域に用いたＴＦＴは、高い電界効果移動度を得ることができる。また、ｐチャネル型ＴＦＴ７０５とｎチャネル型ＴＦＴ７０６、ｐチャネル型ＴＦＴ７０８とｎチャネル型ＴＦＴ７０７とを相補的に組み合わせ、ＣＭＯＳ回路を構成している。（図７（Ｂ））。
【００９２】
次に、層間絶縁膜７０９を形成した後、コンタクトホールを開口してＴＦＴに接続される配線７１０、７１１を形成し、これを電極パットとする。（図７（Ｃ））。
【００９３】
次いで、図７（Ｄ）に示すように、水またはアルコール類に可溶な接着剤７２１を全面に塗布し、焼成する。この接着剤の組成としては、例えば、エポキシ系、アクリレート系、シリコーン系等いかなるものでもよい。ここではスピンコートで水溶性樹脂（東亜合成製：ＶＬ−ＷＳＨＬ１０）からなる膜（膜厚３０μｍ）７２１を塗布し、仮硬化させたのち本硬化させる。
【００９４】
次いで、後の剥離を行いやすくするために、タングステン層７０１と酸化シリコン層７０２との密着性を部分的に低下させる処理を行う。密着性を部分的に低下させる処理は、剥離しようとする領域の周縁に沿ってタングステン層７０１または酸化シリコン層７０２にレーザー光を部分的に照射する処理、或いは、剥離しようとする領域の周縁に沿って外部から局所的に圧力を加えて酸化シリコン層７０２の層内または界面の一部分に損傷を与える処理である。具体的にはダイヤモンドペンなどで硬い針を垂直に押しつけて荷重をかけて動かせばよい。好ましくは、スクライバー装置を用い、押し込み量を１ｍｍとし、圧力をかけて動かせばよい。このように、剥離を行う前に剥離現象が生じやすくなるような部分、即ち、きっかけをつくることが重要であり、密着性を選択的（部分的）に低下させる前処理を行うことで、剥離不良がなくなり、さらに歩留まりも向上する。
【００９５】
次いで、両面シート７２２を用い、水溶性樹脂からなる膜７２１に第２の基板７２３を貼り付ける。さらに、両面シート７２２を用い、第１の基板７００に第３の基板を貼り付ける。（図示しない）。第３の基板は、後の剥離工程で第１の基板７００が破損することを防ぐ。第２の基板７２３および第３の基板としては、第１の基板７００よりも剛性の高い基板、例えば石英基板等を用いることが好ましい。
【００９６】
次いで、図７（Ｅ）に示すように、上記密着性を部分的に低下させた領域側から剥離させ、タングステン層７０１が設けられている第１の基板７００を物理的手段により引き剥がす。比較的小さな力、（例えば、人間の手、ノズルから吹付けられるガスの風圧、超音波等）で引き剥がすことができる。本実施例では、酸化シリコン層と酸化タングステン層との間で剥離が起きる。こうして、酸化シリコン層７０２上に形成された、ポリシリコン膜で形成される集積回路を第１の基板７００から分離することができる。なお、酸化シリコン層７０２表面に酸化タングステンが残留する場合は、密着性が悪くなる場合があるので、完全にエッチング等で除去し、第１の集積回路との密着性を高めるようにしても良い。この後、第２の基板７２３を分断して、第２の集積回路を形成する。
【００９７】
次に、図８（Ａ）に示すように、絶縁性基板７３０上に、配線部７３１を形成した後、絶縁性基板及び配線部上に単結晶シリコン基板からなる第１の集積回路７３４を接着剤７３２を用いて設置する。なお、絶縁性基板７３０には、配線部７３１と半田ボール等の外部端子とを接続するための貫通口が形成されている。
【００９８】
配線部は、フォトリソグラフィー法により、金合金でパターンが形成されている。
【００９９】
また、第１の集積回路は、公知の手法によりＦＥＴが形成され、これらを用いて集積回路が形成されている。本実施例では、単結晶シリコン基板７５０上にＮＭＯＳＦＥＴ７３５、７３６とＰＭＯＳＦＥＴ７３７、７３８を形成し、これらが相補的に組み合わさって、ＣＭＯＳ回路を構成している。なお、本実施例に記載のＮＭＯＳＦＥＴ７３５、７３６とＰＭＯＳＦＥＴ７３７、７３８は、ソース領域及びドレイン領域７５２、７５３、ゲート電極７５４、層間絶縁膜７５５、７５６で形成されており（代表してＮＭＯＳＦＥＴ７３５を用いて説明する。）、層間絶縁表面において各ＦＥＴに接続される配線が電極パットとして（図８（Ａ）においては、７３９、７４０）が、表面に露出されている。また、各ＦＥＴは酸化膜７５１によって分離されている。該酸化膜は、選択酸化法（ＬＯＣＯＳ法とも呼ばれる）又はトレンチ分離法を用いて形成することができる。
【０１００】
なお、同一半導体基板上にＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを形成する場合には、基板とは異なる導電性を持つ領域（ウェル）を設ける必要があり、その方法としては、Ｎ型基板上にＰウェルを形成し、Ｐウェル上にＮチャネルトランジスタ、Ｎ型基板上にＰチャネルトランジスタを形成するＰウェル方式がある。また、Ｐ型基板上にＮウェルを形成し、Ｎウェル上にＰチャネルトランジスタ、Ｐ型基板上にＮチャネルトランジスタを形成するＮウェル方式もある。さらには、Ｎ型またはＰ型の基板上にＮウェルとＰウェルとを形成し、Ｎウェル上にＰチャネルトランジスタ、Ｐウェル上にＮチャネルトランジスタを形成するツインウェル方式もある。
【０１０１】
また、ここでは、一つのチャネル形成領域を有するＦＥＴを示したが、特に限定されず、複数のチャネルを有するＦＥＴとしてもよい。
【０１０２】
次に、図８（Ｂ）に示すように、シリコン基板で形成された第１の集積回路７３４上に、接着剤７４１を用いて第２の集積回路が形成されている酸化シリコン膜１７０２を接着する。なお、第２の集積回路は、酸化シリコン層１７０２に形成されているＣＭＯＳ回路であり、電極パットが形成されている。また、この表面に水溶性接着剤１７２１、及び両面シート１７２２によって、分断された第２の基板（以下、第３の基板１７２３と示す。）が固着されている。接着剤７４１としては、水溶性樹脂１７２１及び両面シート１７２２による第３の基板１７２３と第２の集積回路との密着性よりも、酸化シリコン層１７０２と第１の集積回路７３４との密着性のほうが高いことが重要である。本実施例では接着剤７４１に接着シートを用い、第１の集積回路表面に露出された電極パット７３９、７４０を覆わないように位置合わせをしながら接着する。
【０１０３】
次いで、図８（Ｃ）に示すように、両面シート１７２２から第３の基板１７２３を分離させたのち、両面シート１７２２を水溶性樹脂１７２１から剥がす。なお、両面シートと第３の基板を同時に水溶性樹脂から剥がしてもよい。
【０１０４】
次いで、水を用いて水溶性樹脂１７２１を溶かして除去する。ここで水溶性樹脂が残っていると、不良の原因となるため、電極パット７１０、７１１の表面を、Ｏ2プラズマ処理で清浄な表面とすることが好ましい。
【０１０５】
次に、図８（Ｄ）に示すように、第１の集積回路上の電極パット７３９、７４０と配線部の端子７４１、７４２とをそれぞれワイヤー７４３、７４４で電気的に接続したのち、第２の集積回路上の電極パット７１０、７１１と配線部の端子７４５、７４６とをそれぞれワイヤー７４７、７４８で接続する。
【０１０６】
以上の工程により、単結晶シリコン基板で集積される集積回路（第１の集積回路）と、ポリシリコン膜で集積される集積回路（第２の集積回路）とが積層された半導体装置を作製することができる。
【実施例２】
【０１０７】
実施例１において、金属膜７０１として、タングステン膜の代わりに、タングステンを含む合金、例えばＷ−Ｍｏ合金を用い、その組成比を調整することによって剥がれやすさを変化させることもできる。また、イオン注入法やイオンドーピング法を用い、酸化物膜に窒素を注入して剥がれにくくしたり、酸素を注入して剥がれやすくする処理を行っても良い。
【実施例３】
【０１０８】
本発明の電子機器の１つである携帯電話を例に挙げ、パッケージが実際に電子機器に実装されている様子を図３（Ａ）に示す。
【０１０９】
図３（Ａ）に示す携帯電話のモジュールは、プリント配線基板８１６に、メモリ８１１上に積層されたＣＰＵ８０２（８０２／８１１）、電源回路８０３、音声処理回路８２９に積層されたコントローラ８０１（８０１/８２９）、送受信回路８０４や、その他、抵抗、バッファ、容量素子等の素子が実装されている。また、パネル８００がＦＰＣ８０８によってプリント配線基板８１６に実装されている。パネル８００には、発光素子が各画素に設けられた画素部８０５と、前記画素部８０５が有する画素を選択する走査線駆動回路８０６と、選択された画素にビデオ信号を供給する信号線駆動回路８０７とが設けられている。
【０１１０】
プリント配線基板８１６への電源電圧及びキーボードなどから入力された各種信号は、複数の入力端子が配置されたプリント配線基板用のインターフェース（Ｉ/Ｆ）部８０９を介して供給される。また、アンテナとの間の信号の送受信を行なうためのアンテナ用ポート８１０が、プリント配線基板８１６に設けられている。
【０１１１】
なお、本実施例ではパネル８００にプリント配線基板８１６がＦＰＣ８０８を用いて実装されているが、必ずしもこの構成に限定されない。ＣＯＧ（Ｃhip on Glass）方式を用い、コントローラ８０１、音声処理回路８２９、メモリ８１１、ＣＰＵ８０２または電源回路８０３をパネル８００に直接実装させるようにしても良い。
【０１１２】
また、プリント配線基板８１６において、引きまわしの配線間に形成される容量や配線自体が有する抵抗等によって、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることがある。そこで、プリント配線基板８１６に容量素子、バッファ等の各種素子を設けることで、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりするのを防ぐことができる。
【０１１３】
図３（Ｂ）に、図３（Ａ）に示したモジュールのブロック図を示す。
【０１１４】
本実施例では、メモリ８１１としてＶＲＡＭ８３２、ＤＲＡＭ８２５、フラッシュメモリ８２６などが含まれている。ＶＲＡＭ８３２にはパネルに表示する画像のデータが、ＤＲＡＭ８２５には画像データまたは音声データが、フラッシュメモリには各種プログラムが記憶されている。メモリの容量を増加させると共に、実装面積も増加してしまう。このため、メモリは単結晶シリコンウェハで作製することが好ましい。
【０１１５】
電源回路８０３では、パネル８００、コントローラ８０１、ＣＰＵ８０２、音声処理回路８２９、メモリ８１１、送受信回路８０４の電源電圧が生成される。またパネルの仕様によっては、電源回路８０３に電流源が備えられている場合もある。電源回路は、パネル、コントローラ、ＣＰＵ等に供給する電流を安定に制御する機能を有する。このための素子としては、電流を多く流すことが可能なバイポーラトランジスタが適しており、この結果、電源回路は、シリコンウェハで作製することが好ましい。
【０１１６】
ＣＰＵ８０２は、制御信号生成回路８２０、デコーダ８２１、レジスタ８２２、演算回路８２３、ＲＡＭ８２４、ＣＰＵ用のインターフェース８３５などを有している。インターフェース８３５を介してＣＰＵ８０２に入力された各種信号は、一旦レジスタ８２２に保持された後、演算回路８２３、デコーダ８２１などに入力される。演算回路８２３では、入力された信号に基づき演算を行ない、各種命令を送る場所を指定する。一方デコーダ８２１に入力された信号はデコードされ、制御信号生成回路８２０に入力される。制御信号生成回路８２０は入力された信号に基づき、各種命令を含む信号を生成し、演算回路８２３において指定された場所、具体的にはメモリ８１１、送受信回路８０４、音声処理回路８２９、コントローラ８０１などに送る。ＣＰＵは、ポリシリコンを活性領域に用いたＴＦＴで作製し、薄型化を図ることができる。
【０１１７】
メモリ８１１、送受信回路８０４、音声処理回路８２９、コントローラ８０１は、それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。
【０１１８】
キーボード８３１から入力された信号は、インターフェース８０９を介してプリント配線基板８１６に実装されたＣＰＵ８０２に送られる。制御信号生成回路８２０は、キーボード８３１から送られてきた信号に従い、ＶＲＡＭ８３２に格納してある画像データを所定のフォーマットに変換し、コントローラ８０１に送付する。
【０１１９】
コントローラ８０１は、パネルの仕様に合わせてＣＰＵ８０２から送られてきた画像データを含む信号にデータ処理を施し、パネル８００に供給する。またコントローラ８０１は、電源回路８０３から入力された電源電圧やＣＰＵから入力された各種信号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（AC Cont）を生成し、パネル８００に供給する。コントローラは、ポリシリコンを活性領域に用いたＴＦＴで作製することができる。
【０１２０】
送受信回路８０４では、アンテナ８３３において電波として送受信される信号が処理されており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（Voltage Controlled Oscillator）、ＬＰＦ（Low Pass Filter）、カプラ、バランなどの高周波回路を含んでいる。送受信回路８０４において送受信される信号のうち音声情報を含む信号が、ＣＰＵ８０２からの命令に従って、音声処理回路８２９に送られる。送受信回路は、高周波回路を含んでいるため、ＧａＡｓ半導体基板又はシリコンウェハで作製する。
【０１２１】
ＣＰＵ８０２の命令に従って送られてきた音声情報を含む信号は、音声処理回路８２９において音声信号に復調され、スピーカー８２８に送られる。またマイク８２７から送られてきた音声信号は、音声処理回路８２９において変調され、ＣＰＵ８０２からの命令に従って、送受信回路８０４に送られる。音声処理回路は、アンプとコンバータで形成されている。アンプの特性のバラツキがスピーカから出力される音質に対して顕著となるため、アンプはばらつきの少ないシリコンウェハで作製することが好ましい。一方、コンバータは、ポリシリコンで形成されるＴＦＴで作製することができ、薄型化をはかることができる。
【０１２２】
実施例１又は実施例２で作製した半導体装置をメモリ８１１上に積層されたＣＰＵ８０２（８０２／８１１）、音声処理回路８２９上に積層されたコントローラ８０１（８０１／８２９）に適応することができる。なお、本実施例では、上記のような半導体装置を示しているが、この組み合わせに限られるものではない。ＴＦＴで作製することが可能な回路（コントローラ８０１、ＣＰＵ８０２、音声処理回路８２９のコンバータ、画素部が有する画素を選択する走査線駆動回路８０６と、選択された画素にビデオ信号を供給する信号線駆動回路８０７）を、シリコンウェハ等の半導体基板で作製したほうが好ましい回路（代表的には、電源回路８０３、送受信回路８０４、メモリ８１１、音声処理回路８２９のアンプ）上に任意に設け、積層構造とすることができる。
【図面の簡単な説明】
【０１２３】
【図１】本発明の半導体装置の断面を示す図。
【図２】本発明の配線部を示す図。
【図３】本発明の半導体装置を用いた電子機器のモジュールの上面図、及びそのブロック図を示す図。
【図４】本発明の実施の形態１を示す図。
【図５】本発明の実施の形態２を示す図。
【図６】本発明の実施の形態３を示す図。
【図７】本発明の実施例１を示す図。
【図８】本発明の実施例１を示す図。
【図９】本発明の半導体装置の断面を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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