(57)【要約】【課題】複数個の半導体チップが積層されていても、配線構造の改善により歩留まりや生産効率の向上、製造コストの低減が図られた半導体装置を提供する。【解決手段】複数本の端子５を有する複数個の半導体チップ２が、各端子５に電気的に接続される複数本のチップ接続配線８が実質的に同一パターンに形成されており、かつ、厚さ方向に沿って２層に積層される２枚のチップ搭載基材６に少なくとも１個ずつ搭載されている。各接続配線８に電気的に接続される複数本の中間配線１７が各接続配線８とは異なるパターンに形成されている１枚の配線基材１５が、各搭載基材６の間に配置されている。各搭載基材６および配線基材１５をそれらの積層方向に沿って一括して貫通して設けられた複数の貫通孔の内部に、各接続配線８および各中間配線１７を各基材６，１５の積層方向において電気的に接続する複数本の層間接続配線３０が形成されている。【選択図】　　図９
2004095799.tif 000002
【特許請求の範囲】
【請求項１】
複数本の端子を有する複数個の半導体チップと、
これらの半導体チップが少なくとも１個搭載されるとともに、搭載された前記各半導体チップの前記各端子に電気的に接続される複数本のチップ接続配線が実質的に同一パターンに形成されており、かつ、厚さ方向に沿って２層に積層される２枚のチップ搭載基材と、
これら２枚のチップ搭載基材の間に配置されるとともに、前記各チップ接続配線に電気的に接続される複数本の中間配線が前記各チップ接続配線とは異なるパターンに形成されている１枚の配線基材と、
前記各チップ搭載基材および前記配線基材をそれらの積層方向に沿って一括して貫通して設けられた複数の貫通孔の内部に形成され、前記各チップ接続配線および前記各中間配線を前記各基材の積層方向において電気的に接続する複数本の層間接続配線と、
を具備することを特徴とする半導体装置。
【請求項２】
前記各チップ接続配線および前記各中間配線は、前記２枚のチップ搭載基材のうちの少なくとも一方のチップ搭載基材および前記配線基材の、それぞれの互いに対向し合う主面に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数本の端子を有する複数個の半導体チップと、
これらの半導体チップが少なくとも１個搭載されるとともに、搭載された前記各半導体チップの前記各端子に電気的に接続される複数本のチップ接続配線が実質的に同一パターンに形成されており、かつ、厚さ方向に沿って２層に積層される２枚のチップ搭載基材と、
これら２枚のチップ搭載基材の間に配置されるとともに、前記各チップ接続配線に電気的に接続される複数本の中間配線が前記各チップ接続配線とは異なるパターンで形成されている第１の配線基材と、
この第１の配線基材と併せて前記各チップ搭載基材と交互に配置されるとともに、前記各チップ接続配線に電気的に接続される複数本の中間配線が、前記各チップ接続配線および前記第１の配線基材に形成されている前記各中間配線とは異なるパターンに形成されている第２の配線基材と、
前記各チップ搭載基材、前記第１の配線基材、および前記第２の配線基材を、それらの積層方向に沿って一括して貫通して設けられた複数の貫通孔の内部に形成され、前記各チップ接続配線および前記各中間配線を前記各基材の積層方向において電気的に接続する複数本の層間接続配線と、
を具備することを特徴とする半導体装置。
【請求項４】
前記各チップ接続配線および前記各中間配線は、前記２枚のチップ搭載基材のうちの少なくとも１枚の前記チップ搭載基材と、このチップ搭載基材に隣接する前記第１の配線基材もしくは前記第２の配線基材との対について、前記各基材のそれぞれの互いに対向し合う主面に形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記各チップ接続配線および前記各中間配線は、前記２枚のチップ搭載基材のうちの一方の前記チップ搭載基材と前記第１の配線基材、および他方の前記チップ搭載基材と前記第２の配線基材とのそれぞれの対について、前記各基材のそれぞれの互いに対向し合う主面に形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項６】
複数本の端子を有する複数個の半導体チップと、
これらの半導体チップが少なくとも１個搭載されるとともに、厚さ方向に沿って複数層に積層される複数枚のチップ搭載基材と、
これらのチップ搭載基材に実質的に同一パターンに形成され、前記各チップ搭載基材に搭載された前記各半導体チップの前記各端子に電気的に接続される複数本のチップ接続配線と、
前記各チップ搭載基材の積層方向に沿って前記各チップ搭載基材と交互に配置される複数枚の配線基材と、
これらの配線基材ごとに所定のパターンで、かつ、前記各チップ接続配線とは異なるパターンに形成され、前記各チップ接続配線に電気的に接続される複数本の中間配線と、
前記各チップ搭載基材および前記各配線基材を、それらの積層方向に沿って一括して貫通して設けられた複数の貫通孔の内部に形成され、前記各チップ接続配線および前記各中間配線を前記各基材の積層方向において電気的に接続する複数本の層間接続配線と、
を具備することを特徴とする半導体装置。
【請求項７】
前記各チップ接続配線および前記各中間配線は、前記各チップ搭載基材のうちの少なくとも所定の１層の前記チップ搭載基材と、このチップ搭載基材に隣接する少なくとも１枚の前記配線基材との対について、前記各基材のそれぞれの互いに対向し合う主面に形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記各配線基材が前記各チップ搭載基材と同じ枚数配置されているとともに、前記各チップ接続配線および前記各中間配線は、前記各チップ搭載基材とこれら各チップ搭載基材に隣接する前記各配線基材との全ての対について、前記各基材のそれぞれの互いに対向し合う主面に形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記各貫通孔は、前記各チップ接続配線および前記各中間配線がそれぞれ有する貫通用端子を貫通して設けられていることを特徴とする請求項１〜８のうちのいずれかに記載の半導体装置。
【請求項１０】
前記各中間配線は、前記各端子からの通電経路を、前記各端子ごとに、かつ、前記各層ごとに独立して設定可能なパターンに形成されていることを特徴とする請求項１〜９のうちのいずれかに記載の半導体装置。
【請求項１１】
前記各中間配線は、前記各半導体チップを外部に電気的に接続する複数個の外部端子と前記各端子との通電経路を、前記各端子ごとに前記各層間で切り替え可能なパターンに形成されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
半導体チップが有する複数本の端子に電気的に接続される複数本のチップ接続配線が実質的に同一パターンに形成されており、これら各チップ接続配線に前記各端子を電気的に接続されて前記半導体チップが少なくとも１個搭載された２枚のチップ搭載基材を、それらの厚さ方向に沿って２層に積層して配置する工程と、
前記各チップ接続配線に電気的に接続される複数本の中間配線が前記各チップ接続配線とは異なるパターンに形成されている１枚の配線基材を前記各チップ搭載基材の間に配置する工程と、
前記各チップ搭載基材および前記配線基材をそれらの積層方向に沿って一括して貫通して複数の貫通孔を設け、これら各貫通孔の内部に前記各チップ接続配線および前記各中間配線を前記各基材の積層方向において電気的に接続する複数本の層間接続配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記２枚のチップ搭載基材のうちの少なくとも一方のチップ搭載基材および前記配線基材について、前記チップ搭載基材の前記各チップ接続配線が形成されている主面と、前記配線基材の前記各中間配線が形成されている主面とを互いに対向させて配置することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記各貫通孔を、前記各チップ搭載基材および前記配線基材を一体化させた後に設けることを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
半導体チップが有する複数本の端子に電気的に接続される複数本のチップ接続配線が実質的に同一パターンに形成されており、これら各チップ接続配線に前記各端子を電気的に接続されて前記半導体チップが少なくとも１個搭載された２枚のチップ搭載基材を、それらの厚さ方向に沿って２層に積層して配置する工程と、
前記各チップ接続配線に電気的に接続される複数本の中間配線が前記各チップ接続配線とは異なるパターンに形成されている第１の配線基材を前記各チップ搭載基材の間に配置する工程と、
前記各チップ接続配線に電気的に接続される複数本の中間配線が、前記各チップ接続配線および前記第１の配線基材に形成されている前記各中間配線とは異なるパターンに形成されている第２の配線基材を、前記第１の配線基材と併せて前記各チップ搭載基材と交互に配置する工程と、
前記各チップ搭載基材、前記第１の配線基材、および前記第２の配線基材をそれらの積層方向に沿って一括して貫通して複数の貫通孔を設け、これら各貫通孔の内部に前記各チップ接続配線および前記各中間配線を前記各基材の積層方向において電気的に接続する複数本の層間接続配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
前記２枚のチップ搭載基材のうちの少なくとも１枚の前記チップ搭載基材と、このチップ搭載基材に隣接する前記第１の配線基材もしくは前記第２の配線基材との対について、前記チップ搭載基材の前記各チップ接続配線が形成されている主面と、前記第１の配線基材もしくは前記第２の配線基材の前記各中間配線が形成されている主面とを互いに対向させて配置することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記２枚のチップ搭載基材のうちの一方の前記チップ搭載基材と前記第１の配線基材、および他方の前記チップ搭載基材と前記第２の配線基材とのそれぞれの対について、前記各チップ搭載基材の前記各チップ接続配線が形成されている主面と、前記第１の配線基材および前記第２の配線基材のそれぞれの前記各中間配線が形成されている主面とを互いに対向させて配置することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記各貫通孔を、前記各チップ搭載基材、前記第１の配線基材、および前記第２の配線基材を一体化させた後に設けることを特徴とする請求項１５〜１７のうちのいずれかに記載の半導体装置の製造方法。
【請求項１９】
半導体チップが有する複数本の端子に電気的に接続される複数本のチップ接続配線が実質的に同一パターンに形成されており、これら各チップ接続配線に前記各端子を電気的に接続されて前記半導体チップが少なくとも１個搭載された複数枚のチップ搭載基材を、それらの厚さ方向に沿って複数層に積層して配置する工程と、
前記各チップ接続配線に電気的に接続される複数本の中間配線がそれぞれ所定のパターンで、かつ、前記各チップ接続配線とは異なるパターンに形成されている複数枚の配線基材を前記各チップ搭載基材の積層方向に沿って前記各チップ搭載基材と交互に配置する工程と、
前記各チップ搭載基材および前記各配線基材をそれらの積層方向に沿って一括して貫通して複数の貫通孔を設け、これら各貫通孔の内部に前記各チップ接続配線および前記各中間配線を前記各基材の積層方向において電気的に接続する複数本の層間接続配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２０】
前記各チップ搭載基材のうちの少なくとも所定の１層の前記チップ搭載基材と、このチップ搭載基材に隣接する少なくとも１枚の前記配線基材との対について、前記チップ搭載基材の前記各チップ接続配線が形成されている主面と、前記配線基材の前記各中間配線が形成されている主面とを互いに対向させて配置することを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記各配線基材を前記各チップ搭載基材と同じ枚数配置するとともに、前記各チップ搭載基材とこれら各チップ搭載基材に隣接する前記各配線基材との全ての対について、前記各チップ搭載基材の前記各チップ接続配線が形成されている主面と、前記各配線基材の前記各中間配線が形成されている主面とを互いに対向させて配置することを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２２】
前記各貫通孔を、前記各チップ搭載基材および前記各配線基材を一体化させた後に設けることを特徴とする請求項１９〜２１のうちのいずれかに記載の半導体装置の製造方法。
【請求項２３】
前記各貫通孔を、前記各チップ接続配線および前記各中間配線がそれぞれ有する貫通用端子を貫通して設けることを特徴とする請求項１２〜２２のうちのいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップ周辺の配線技術に係り、特に複数個の半導体チップが複数層に積層された多層構造の半導体装置である、積層半導体パッケージの配線デザイン、および多層構造の半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化が著しく進んでいる。高集積化された半導体装置の中には、例えば、１個の半導体装置の内部に半導体チップを複数個備えた、いわゆるマルチ・チップ・パッケージがある。また、マルチ・チップ・パッケージの中には、複数個の半導体チップを複数層に積層した構造からなる、いわゆる積層半導体パッケージがある。ここで、一般にシステムブロックモジュール（ＳＢＭ：Ｓｙｓｔｅｍ　Ｂｌｏｃｋ　Ｍｏｄｕｌｅ）と呼ばれる積層半導体パッケージの製造工程を、一例を挙げて簡潔に説明する。
【０００３】
先ず、複数枚のチップ搭載基板に、半導体チップを１個ないしは複数個搭載する。各チップ搭載基板には、各半導体チップが有する複数本の端子に電気的に接続される複数本のチップ接続配線が形成されている。各半導体チップは、各端子を各チップ接続配線に接続されて各チップ搭載基板に搭載される。次に、所定数の半導体チップが搭載された各チップ搭載基板を配線基板に一体化させる。通常、配線基板は、１枚の配線基板上に複数枚のチップ搭載基板をまとめて搭載できる大きさに形成されている。また、配線基板には、各チップ搭載基板に形成されている各チップ接続配線を介して、各半導体チップの各端子に電気的に接続される複数本の中間配線が形成されている。ここでは、各チップ搭載基板の各チップ接続配線が配線基板の各中間配線に電気的に接続されるように、例えばフリップチップ法により、それぞれ所定数の半導体チップが搭載された複数枚のチップ搭載基板を配線基板上の所定の各位置に搭載する。
【０００４】
次に、それぞれ所定数のチップ搭載基板が搭載された複数枚の配線基板を、それらの厚さ方向に沿って所定数積層する。この際、各チップ搭載基板と各配線基板とが積層方向に沿って交互に配置されるように各配線基板を積層する。それとともに、積層方向において互いに隣接する各チップ搭載基板の各チップ接続配線と各配線基板の各中間配線とが電気的に接続されるように各配線基板を積層する。この後、積層された各配線基板を、例えば熱圧着により一体化する。続けて、一体化された各配線基板をその積層方向の両外側から挟み込むように、外部端子基板および絶縁カバーを設ける。この際、外部端子基板を配線基板に接触する側に設けるとともに、絶縁カバーを各チップ搭載基板に接触側に設ける。外部端子基板および絶縁カバーは、例えば熱圧着により一体化された各配線基板と一体化される。
【０００５】
外部端子基板には、これに隣接する配線基板の各中間配線に電気的に接続される複数本の外部端子接続配線が形成されている。各外部端子接続配線には、積層半導体パッケージの内部の通電経路をパッケージの外部の通電経路に電気的に接続するための外部端子が形成されている。外部端子基板は、各外部端子接続配線が隣接する配線基板に形成されている各中間配線に電気的に接続されるように設けられる。これにより、各半導体チップは、各チップ接続配線、各中間配線、および各外部端子接続配線を介して、所定の経路でパッケージの外部の配線などに電気的に接続される。また、パッケージの内部の各半導体チップ、各チップ接続配線、および各中間配線などは、絶縁カバーおよび外部端子基板により外部から保護される。
【０００６】
最後に、外部端子基板および絶縁カバーと一体化された各配線基板を、各層ごとに所定数の半導体チップを備える複数個のブロックごとに切り分ける。これにより、所望の半導体システムとして機能するシステムブロックモジュール（ＳＢＭ）を得る。
【０００７】
【発明が解決しようとする課題】
前述した工程により形成されるＳＢＭに搭載する各半導体チップを、例えばメモリチップとする。メモリチップは、一般に、端子としてのデータピンを複数本有している。各データピンは、通常、各層の各半導体チップの各データピンごとに独立してモジュールの外部配線などに電気的に接続される必要がある。ここで、例えば各中間配線を各層においてすべて同一パターンに形成するとともに、各チップ接続配線を各層ごとに異なるパターンに形成することにより、各データピンの通電経路をそれぞれ電気的に独立させるとする。この場合、所定の層に配置されるべきチップ搭載基板が、他の層に配置されるべきチップ搭載基板と入れ代わらないように管理する必要がある。モジュール内の任意の２層において、たとえ１枚ずつでもチップ搭載基板が入れ代わるとＳＢＭ全体が不良品になってしまう。ひいては、ＳＢＭの歩留まりが低下し、ＳＢＭの製造工程に支障をきたすおそれがある。
【０００８】
したがって、各データピンの通電経路を各チップ搭載基板の各チップ接続配線によってそれぞれ独立に設定する場合、複数枚のチップ搭載基板を極めて慎重に管理する必要がある。これにより、ＳＢＭの製造工程が極めて煩雑なものとなる。ひいては、ＳＢＭを大量生産する際に、生産効率の低下や、製造コストの上昇を招く原因となる。
【０００９】
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、複数個の半導体チップを複数層に積層した積層半導体パッケージにおいても、配線構造の改善により歩留まりや生産効率の向上、および製造コストの低減が図られた半導体装置を提供することにある。それとともに、そのような半導体装置を容易に製造できる半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記課題を解決するために、本発明に係る半導体装置は、複数本の端子を有する複数個の半導体チップと、これらの半導体チップが少なくとも１個搭載されるとともに、搭載された前記各半導体チップの前記各端子に電気的に接続される複数本のチップ接続配線が実質的に同一パターンに形成されており、かつ、厚さ方向に沿って２層に積層される２枚のチップ搭載基材と、これら２枚のチップ搭載基材の間に配置されるとともに、前記各チップ接続配線に電気的に接続される複数本の中間配線が前記各チップ接続配線とは異なるパターンに形成されている１枚の配線基材と、前記各チップ搭載基材および前記配線基材をそれらの積層方向に沿って一括して貫通して設けられた複数の貫通孔の内部に形成され、前記各チップ接続配線および前記各中間配線を前記各基材の積層方向において電気的に接続する複数本の層間接続配線と、を具備することを特徴とするものである。
【００１１】
この半導体装置においては、２枚のチップ搭載基材に搭載された１個ないしは複数個の半導体チップの各端子に電気的に接続される各チップ接続配線が、各層の各チップ搭載基材に実質的に同一パターンに形成されている。また、各層の各チップ接続配線に電気的に接続される各中間配線が、各チップ接続配線とは異なるパターンに形成されている。さらに、各チップ接続配線および各中間配線を各基材の積層方向において電気的に接続する各層間接続配線が、各基材をそれらの積層方向に沿って一括して貫通して設けられた複数の貫通孔の内部に形成されている。したがって、この半導体装置は、各層の各半導体チップの各端子の通電経路を各層間で切り替えて、すべての層において電気的に独立させることができるとともに、そのような通電経路を高い精度で効率よく、かつ、容易に形成可能な配線構造を備えている。
【００１２】
また、前記課題を解決するために、本発明に係る半導体装置は、複数本の端子を有する複数個の半導体チップと、これらの半導体チップが少なくとも１個搭載されるとともに、搭載された前記各半導体チップの前記各端子に電気的に接続される複数本のチップ接続配線が実質的に同一パターンに形成されており、かつ、厚さ方向に沿って２層に積層される２枚のチップ搭載基材と、これら２枚のチップ搭載基材の間に配置されるとともに、前記各チップ接続配線に電気的に接続される複数本の中間配線が前記各チップ接続配線とは異なるパターンで形成されている第１の配線基材と、この第１の配線基材と併せて前記各チップ搭載基材と交互に配置されるとともに、前記各チップ接続配線に電気的に接続される複数本の中間配線が、前記各チップ接続配線および前記第１の配線基材に形成されている前記各中間配線とは異なるパターンに形成されている第２の配線基材と、前記各チップ搭載基材、前記第１の配線基材、および前記第２の配線基材を、それらの積層方向に沿って一括して貫通して設けられた複数の貫通孔の内部に形成され、前記各チップ接続配線および前記各中間配線を前記各基材の積層方向において電気的に接続する複数本の層間接続配線と、を具備することを特徴とするものである。
【００１３】
この半導体装置においては、２枚のチップ搭載基材に搭載された１個ないしは複数個の半導体チップの各端子に電気的に接続される各チップ接続配線が、各層の各チップ搭載基材に実質的に同一パターンに形成されている。また、各層の各チップ接続配線に電気的に接続される各中間配線が、第１および第２の各配線基材ごとに異なるパターンで、かつ、各チップ接続配線とは異なるパターンに形成されている。さらに、各チップ接続配線および各中間配線を各基材の積層方向において電気的に接続する各層間接続配線が、各基材をそれらの積層方向に沿って一括して貫通して設けられた複数の貫通孔の内部に形成されている。したがって、この半導体装置は、各層の各半導体チップの各端子の通電経路を各層間で切り替えて、すべての層において電気的に独立させることができるとともに、そのような通電経路を高い精度で効率よく、かつ、容易に形成可能な配線構造を備えている。
【００１４】
また、前記課題を解決するために、本発明に係る半導体装置は、複数本の端子を有する複数個の半導体チップと、これらの半導体チップが少なくとも１個搭載されるとともに、厚さ方向に沿って複数層に積層される複数枚のチップ搭載基材と、これらのチップ搭載基材に実質的に同一パターンに形成され、前記各チップ搭載基材に搭載された前記各半導体チップの前記各端子に電気的に接続される複数本のチップ接続配線と、前記各チップ搭載基材の積層方向に沿って前記各チップ搭載基材と交互に配置される複数枚の配線基材と、これらの配線基材ごとに所定のパターンで、かつ、前記各チップ接続配線とは異なるパターンに形成され、前記各チップ接続配線に電気的に接続される複数本の中間配線と、前記各チップ搭載基材および前記各配線基材を、それらの積層方向に沿って一括して貫通して設けられた複数の貫通孔の内部に形成され、前記各チップ接続配線および前記各中間配線を前記各基材の積層方向において電気的に接続する複数本の層間接続配線と、を具備することを特徴とするものである。
【００１５】
この半導体装置においては、各チップ搭載基材に搭載された１個ないしは複数個の半導体チップの各端子に電気的に接続される各チップ接続配線が、各層の各チップ搭載基材に実質的に同一パターンに形成されている。また、各チップ接続配線に電気的に接続される各中間配線が、各層の各配線基材ごとに所定のパターンで、かつ、各チップ接続配線とは異なるパターンに形成されている。さらに、各チップ接続配線および各中間配線を各基材の積層方向において電気的に接続する各層間接続配線が、各基材をそれらの積層方向に沿って一括して貫通して設けられた複数の貫通孔の内部に形成されている。したがって、この半導体装置は、各層の各半導体チップの各端子の通電経路を各層間で切り替えて、すべての層において電気的に独立させることができるとともに、そのような通電経路を高い精度で効率よく、かつ、容易に形成可能な配線構造を備えている。
【００１６】
また、前記課題を解決するために、本発明に係る半導体装置の製造方法は、半導体チップが有する複数本の端子に電気的に接続される複数本のチップ接続配線が実質的に同一パターンに形成されており、これら各チップ接続配線に前記各端子を電気的に接続されて前記半導体チップが少なくとも１個搭載された２枚のチップ搭載基材を、それらの厚さ方向に沿って２層に積層して配置する工程と、前記各チップ接続配線に電気的に接続される複数本の中間配線が前記各チップ接続配線とは異なるパターンに形成されている１枚の配線基材を前記各チップ搭載基材の間に配置する工程と、前記各チップ搭載基材および前記配線基材をそれらの積層方向に沿って一括して貫通して複数の貫通孔を設け、これら各貫通孔の内部に前記各チップ接続配線および前記各中間配線を前記各基材の積層方向において電気的に接続する複数本の層間接続配線を形成する工程と、を含むことを特徴とするものである。
【００１７】
この半導体装置の製造方法においては、半導体チップが少なくとも１個搭載され、これらの半導体チップの各端子に電気的に接続される複数本のチップ接続配線が実質的に同一パターンに形成された２枚のチップ搭載基材を、それらの厚さ方向に沿って２層に積層して配置する。続けて、各チップ接続配線に電気的に接続される複数本の中間配線が各チップ接続配線とは異なるパターンに形成されている１枚の配線基材を、各チップ搭載基材の間に配置する。そして、各チップ搭載基材および配線基材をそれらの積層方向に沿って一括して貫通して複数の貫通孔を設け、これら各貫通孔の内部に各チップ接続配線および各中間配線を各基材の積層方向において電気的に接続する複数本の層間接続配線を形成する。したがって、この半導体装置の製造方法は、各層の各半導体チップの各端子の通電経路を各層間で切り替えて、すべての層において電気的に独立させることができる配線構造を高い精度で効率よく、かつ、容易に形成可能である。
【００１８】
また、前記課題を解決するために、本発明に係る半導体装置の製造方法は、半導体チップが有する複数本の端子に電気的に接続される複数本のチップ接続配線が実質的に同一パターンに形成されており、これら各チップ接続配線に前記各端子を電気的に接続されて前記半導体チップが少なくとも１個搭載された２枚のチップ搭載基材を、それらの厚さ方向に沿って２層に積層して配置する工程と、前記各チップ接続配線に電気的に接続される複数本の中間配線が前記各チップ接続配線とは異なるパターンに形成されている第１の配線基材を前記各チップ搭載基材の間に配置する工程と、前記各チップ接続配線に電気的に接続される複数本の中間配線が、前記各チップ接続配線および前記第１の配線基材に形成されている前記各中間配線とは異なるパターンに形成されている第２の配線基材を、前記第１の配線基材と併せて前記各チップ搭載基材と交互に配置する工程と、前記各チップ搭載基材、前記第１の配線基材、および前記第２の配線基材をそれらの積層方向に沿って一括して貫通して複数の貫通孔を設け、これら各貫通孔の内部に前記各チップ接続配線および前記各中間配線を前記各基材の積層方向において電気的に接続する複数本の層間接続配線を形成する工程と、を含むことを特徴とするものである。
【００１９】
この半導体装置の製造方法においては、半導体チップが少なくとも１個搭載され、これらの半導体チップの各端子に電気的に接続される複数本のチップ接続配線が実質的に同一パターンに形成された２枚のチップ搭載基材を、それらの厚さ方向に沿って２層に積層して配置する。続けて、各チップ接続配線に電気的に接続される複数本の中間配線が各チップ接続配線とは異なるパターンに形成されている第１の配線基材を、各チップ搭載基材の間に配置する。続けて、各チップ接続配線に電気的に接続される複数本の中間配線が、各チップ接続配線および第１の配線基材に形成されている各中間配線とは異なるパターンに形成されている第２の配線基材を、第１の配線基材と併せて各チップ搭載基材と交互に配置する。そして、各チップ搭載基材、第１の配線基材、および第２の配線基材をそれらの積層方向に沿って一括して貫通して複数の貫通孔を設け、これら各貫通孔の内部に各チップ接続配線および各中間配線を各基材の積層方向において電気的に接続する複数本の層間接続配線を形成する。したがって、この半導体装置の製造方法は、各層の各半導体チップの各端子の通電経路を各層間で切り替えて、すべての層において電気的に独立させることができる配線構造を高い精度で効率よく、かつ、容易に形成可能である。
【００２０】
また、前記課題を解決するために、本発明に係る半導体装置の製造方法は、半導体チップが有する複数本の端子に電気的に接続される複数本のチップ接続配線が実質的に同一パターンに形成されており、これら各チップ接続配線に前記各端子を電気的に接続されて前記半導体チップが少なくとも１個搭載された複数枚のチップ搭載基材を、それらの厚さ方向に沿って複数層に積層して配置する工程と、前記各チップ接続配線に電気的に接続される複数本の中間配線がそれぞれ所定のパターンで、かつ、前記各チップ接続配線とは異なるパターンに形成されている複数枚の配線基材を前記各チップ搭載基材の積層方向に沿って前記各チップ搭載基材と交互に配置する工程と、前記各チップ搭載基材および前記各配線基材をそれらの積層方向に沿って一括して貫通して複数の貫通孔を設け、これら各貫通孔の内部に前記各チップ接続配線および前記各中間配線を前記各基材の積層方向において電気的に接続する複数本の層間接続配線を形成する工程と、を含むことを特徴とするものである。
【００２１】
この半導体装置の製造方法においては、半導体チップが少なくとも１個搭載され、これらの半導体チップの各端子に電気的に接続される複数本のチップ接続配線が実質的に同一パターンに形成された複数枚のチップ搭載基材を、それらの厚さ方向に沿って複数層に積層して配置する。続けて、各チップ接続配線に電気的に接続される複数本の中間配線がそれぞれ所定のパターンで、かつ、各チップ接続配線とは異なるパターンに形成されている複数枚の配線基材を、各チップ搭載基材の積層方向に沿って各チップ搭載基材と交互に配置する。そして、各チップ搭載基材および各配線基材をそれらの積層方向に沿って一括して貫通して複数の貫通孔を設け、これら各貫通孔の内部に各チップ接続配線および各中間配線を各基材の積層方向において電気的に接続する複数本の層間接続配線を形成する。したがって、この半導体装置の製造方法は、各層の各半導体チップの各端子の通電経路を各層間で切り替えて、すべての層において電気的に独立させることができる配線構造を高い精度で効率よく、かつ、容易に形成可能である。
【００２２】
【発明の実施の形態】
先ず、本発明を説明するのに先立って、前述した従来技術の課題を解決するために本発明者らが試みた技術について説明する。
【００２３】
本発明者らは、従来技術の課題を解決するために、各データピンの通電経路を各配線基板の各中間配線によってそれぞれ独立に設定する半導体装置を既に提案している（特願２００１−１６７１８５号）。この半導体装置は、具体的には、各チップ接続配線を各層においてすべて同一パターンに形成するとともに、各中間配線を各層ごとに異なるパターンに形成することにより、各データピンの通電経路をそれぞれ電気的に独立させるＳＢＭである。以下、そのような配線構造を有するＳＢＭの一例を、図１１を参照しつつ簡潔に説明する。なお、図面を見易くするために、図１１において各チップ搭載基板に搭載された各メモリチップ全体の図示を省略するとともに、各メモリチップのデータピンを各チップ搭載基板ごとに１本ずつ示す。同様に、図面を見易くするために、図１１において各チップ搭載基板、各配線基板、外部端子基板、および絶縁カバーをそれぞれ離間させて示す。
【００２４】
図１１に示すＳＢＭ（積層半導体パッケージ）１０１においては、チップ搭載基板１０２および配線基板１０３がそれぞれ４枚ずつ交互に配置されて積層されている。各チップ搭載基板１０２には、図示しないメモリチップがそれぞれ１個ずつ搭載されている。また、４層に積層された各チップ搭載基板１０２および各配線基板１０３を、それらの積層方向の両外側から挟み込むように、外部端子基板１０４および絶縁カバー１０５が設けられている。図１１において、各チップ搭載基板１０２および各配線基板１０３の層を、上側から順番にそれぞれ第１層、第２層、第３層、そして第４層とする。また、絶縁カバー１０５を第０層、外部端子基板１０４を第５層とする。
【００２５】
４個のメモリチップは、図１１において、各チップ搭載基板１０２の下側の主面上に搭載されている。各メモリチップのデータピン１０６は、ランド１０６ａおよびバンプ１０６ｂなどから構成されている。また、各チップ接続配線１０７は、４層の各チップ搭載基板１０２についてすべて同一パターンで形成されている。各チップ接続配線１０７は、それぞれヴィアプラグ１０７ａ、ランド１０７ｂ、およびバンプ１０７ｃなどから構成されている。各ヴィアプラグ１０７ａは、各チップ搭載基板１０２をそれらの厚さ方向に貫通して形成されている。各ランド１０７ｂおよび各バンプ１０７ｃは、各チップ搭載基板１０２の下側の主面上に形成されている。また、各中間配線１０８は、４層の各配線基板１０３についてすべて異なるパターンで形成されている。各中間配線１０８は、それぞれヴィアプラグ１０８ａおよびランド１０８ｂなどから構成されている。各ヴィアプラグ１０８ａは、各配線基板１０３をそれらの厚さ方向に貫通して形成されている。各ランド１０８ｂは、各配線基板１０３の下側の主面上に形成されている。
【００２６】
さらに、外部端子基板１０４には、各外部端子接続配線１０９が互いに電気的に独立して形成されている。各外部端子接続配線１０９は、それぞれヴィアプラグ１０９ａおよびランド１０９ｂなどから構成されている。各ヴィアプラグ１０９ａは、各外部端子基板１０４をそれらの厚さ方向に貫通して形成されている。各ランド１０９ｂは、各外部端子基板１０４の下側の主面上に形成されている。すなわち、各ランド１０９ｂはＳＢＭ１０１の外側に露出して形成されており、外部端子として機能する。
【００２７】
図１１に示すように、第１〜第４の各層のデータピン１０６は、すべて積層方向に沿って同じ位置において、それらの下側の各中間配線１０８のヴィアプラグ１０８ａに電気的に接続されている。また、各層の各チップ接続配線１０７のヴィアプラグ１０７ａ、ランド１０７ｂ、およびバンプ１０７ｃも、すべて積層方向に沿って同じ位置に形成されている。つまり、各チップ接続配線１０７は、各層においてすべて同一パターンに形成されている。ところが、各層の各中間配線１０８は、各層のデータピン１０６の通電経路を各層間で切り替えるように、各層ごとに異なるパターンに形成されている。これにより、図１１中一点鎖線で示すように、各層のデータピン１０６を、第１〜第４のすべての層においてそれぞれ電気的に独立した通電経路でＳＢＭ１０１の外部配線などに電気的に接続することができる。
【００２８】
このような配線構造を有するＳＢＭ１０１の場合、所定の層に配置されるべき配線基板１０３が、他の層に配置されるべき配線基板１０３と入れ代わらないように管理すればよい。４枚のチップ搭載基板１０２を各層ごとに分類して管理する必要はない。前述したように、実際のＳＢＭ１０１の製造工程においては、１枚の配線基板１０３上には複数枚のチップ搭載基板１０２が搭載される。したがって、積層半導体パッケージの内部配線構造をＳＢＭ１０１のように設定することにより、１枚の配線基板１０３上に搭載されるチップ搭載基板１０２の枚数が増えるのに反比例して、チップ搭載基板１０２および配線基板１０３の管理に要する負担を低減できる。それとともに、チップ搭載基板１０２および配線基板１０３の積層数が増えるのに反比例して、チップ搭載基板１０２および配線基板１０３の管理に要する負担を低減できる。これにより、歩留まりや生産効率の向上、および製造コストの低減が図られた半導体装置を提供できる。したがって、ＳＢＭ１０１では、基板管理などに起因する従来技術の各種問題は十分に解決されている。
【００２９】
ところが、各層間の通電経路を確保するためには、各チップ搭載基板１０２、各配線基板１０３、および外部端子基板１０４ごとに個別に、各ヴィアプラグ１０７ａ，１０８ａ，１０９ａを形成しなければならない。しかも、図１１に示すように、各ヴィアプラグ１０７ａ，１０８ａ，１０９ａは、積層方向に沿って互いに位置を合わされて形成されなければならない。このように、ＳＢＭ１０１では、ヴィアプラグを有する半導体装置の内部構造に起因する製造作業の煩雑さや、その製造作業に費やされる労力などを低減しようとする試みはなされていない。
【００３０】
本発明は、従来技術の課題を解決できるのはもちろんのこと、前述したヴィアプラグに起因する各種問題を解決して、積層半導体パッケージを大量生産する際の歩留まりや生産効率の向上、および製造コストの低減を図るためになされたものである。
【００３１】
以下、本発明の詳細を図示の実施形態によって説明する。
【００３２】
図１は、本発明の一実施形態に係る半導体装置が備える半導体チップを示す断面図および平面図である。図２は、半導体装置が備えるチップ接続基材を示す断面図および平面図である。図３は、半導体装置が備える配線基材を示す断面図および平面図である。図４は、半導体装置が備える外部端子基材を示す断面図および平面図である。図５は、本実施形態に係る半導体装置の製造方法を示す工程断面図および平面図である。図６〜図８は、それぞれ半導体装置の製造方法を示す工程断面図である。図９は、半導体装置の内部の配線構造を簡略化して示す断面図である。図１０は、半導体装置のチップ接続配線および中間配線の配線パターンを各層ごとに簡略化して示す断面図である。
【００３３】
先ず、一実施形態に係る半導体装置を、図１〜図４および図８〜図１０を参照しつつ説明する。
【００３４】
図８（ａ）に示すように、本実施形態の半導体装置１は、その内部に半導体チップ２を４個備えた、いわゆるマルチ・チップ・パッケージとして形成されている。また、半導体装置１は、４個の半導体チップ２をそれぞれ４層に分けて積層した構造からなる、いわゆる積層半導体パッケージとして構成されている。以下の説明においては、半導体装置１を、特にシステムブロックモジュール（ＳＢＭ：Ｓｙｓｔｅｍ　Ｂｌｏｃｋ　Ｍｏｄｕｌｅ）と称される積層半導体パッケージとして説明する。
【００３５】
本実施形態のＳＢＭ１おいては、図８（ａ）に示すように、４枚のチップ搭載基材６に半導体チップ２が１個ずつ搭載されている。半導体チップ２が搭載された各チップ搭載基材６は、それらの厚さ方向に沿って４層に積層されている。また、各チップ搭載基材６と対をなすように、４枚の配線基材１５が、各チップ搭載基材６の積層方向に沿って各チップ搭載基材６と交互に配置されて積層されている。これら４層に積層された各チップ搭載基材６と各配線基材１５との対を、それらの積層方向の両外側から挟み込むように外部端子基材２２および絶縁カバー２８が１枚ずつ設けられている。外部端子基材２２は配線基材１５と隣接して設けられている。絶縁カバー２８はチップ搭載基材６と隣接して設けられている。各層の半導体チップ２は、ＳＢＭ１をその厚さ方向に貫通して設けられた層間接続配線３０や各層の配線などによって、ＳＢＭ１の外部の図示しない配線などと電気的に接続される。
【００３６】
なお、図８〜図１０において、各チップ搭載基材６および各配線基材１５の層を、上側から順番にそれぞれ第１層、第２層、第３層、そして第４層とする。また、絶縁カバー２８を第０層、外部端子基材２２を第５層とする。この場合、例えば第１層に配置される配線基材１５を第１の配線基材１５、第２層に配置される配線基材１５を第２の配線基材１５、第３層に配置される配線基材１５を第３の配線基材１５、そして第４層に配置される配線基材１５を第４の配線基材１５とそれぞれ称しても構わない。
【００３７】
以下、ＳＢＭ１の構成について、主要な構成要素ごとに図面を参照しつつ詳細に説明する。
【００３８】
図１（ａ）に示すように、ＳＢＭ１が備える４個の半導体チップ２は、それぞれのチップ本体３の厚さが約５０μｍの薄肉形状に形成されている。各チップ本体３の一主面上には、図１（ｂ）に示すように、電極パッド４が７箇所に形成されている。これら各パッド４上に、端子としてのスタッドバンプ５が１本ずつ形成されている。各スタッドバンプ５は、それぞれ直径が約７０μｍ、高さが約８０μｍの凸形状に形成されている。また、各スタッドバンプ５は、例えば金（Ａｕ）により形成されている。
【００３９】
図２（ａ）に示すように、半導体チップ２が少なくとも１個搭載されるチップ搭載基材６は、その基材本体７の厚さが約５０μｍの薄肉形状に形成されている。基材本体７は、例えば絶縁材料の一種であるガラスエポキシにより形成されており、絶縁ベースとも称される。基材本体７の一主面上には、図２（ｂ）に示すように、半導体チップ２の各スタッドバンプ５に個別に電気的に接続されるチップ接続配線８が複数本形成されている。本実施形態のＳＢＭ１においては、１枚のチップ搭載基材６に１個の半導体チップ２を搭載する。前述したように、半導体チップ２は７本のスタッドバンプ５を備えている。したがって、１枚のチップ搭載基材６には、７本のチップ接続配線８が形成されている。また、本実施形態のＳＢＭ１においては、４枚のチップ搭載基材６を用いる。そして、これら４枚のチップ搭載基材６について、それぞれの基材本体７の一主面上にチップ接続配線８が実質的に同一パターンに形成されている。
【００４０】
各チップ接続配線８は、図２（ａ）および（ｂ）に示すように、インナーリード９、中継線１０、および層間接続ランド１１またはスルーホールランド１２から構成されている。インナーリード９は、半導体チップ２のスタッドバンプ５に電気的に接続される部分である。層間接続ランド１１は、後述する配線基材１５に形成されている中間配線１７に電気的に接続される部分である。スルーホールランド１２は、後述する層間接続配線３０が貫通して電気的に接続される部分、すなわち貫通用端子である。そして、中継線１０は、インナーリード９と層間接続ランド１１またはスルーホールランド１２とを電気的に接続する部分である。各チップ接続配線８は、各チップ搭載基材６の基材本体７の一主面上からの高さが約１５μｍに形成されている。また、各チップ接続配線８は、例えば銅（Ｃｕ）を用いてエッチング法により形成されている。
【００４１】
各インナーリード９上には、半導体チップ２の各スタッドバンプ５と当接し合うチップ接続バンプ１３が形成されている。また、各層間接続ランド１１上には、配線基材１５に形成されている中間配線１７が有する層間接続ランド１８と当接し合う層間接続バンプ１４が形成されている。各チップ接続バンプ１３および各層間接続バンプ１４は、それらの高さが約１０μｍに形成されている。また、各チップ接続バンプ１３および各層間接続バンプ１４は、例えば錫および銀からなる合金（Ｓｎ−Ａｇ）を用いて電解めっき法により形成されている。各半導体チップ２は、例えばフリップチップ法により各チップ搭載基材６に搭載される。
【００４２】
図３（ａ）に示すように、前述したチップ搭載基材６と対をなす配線基材１５は、その基材本体１６の厚さが約１３０μｍの薄肉形状に形成されている。基材本体１６は、例えば絶縁材料の一種であるガラスエポキシにより形成されており、絶縁ベースとも称される。基材本体１６の一主面上には、図３（ｂ）に示すように、隣接するチップ搭載基材６の各チップ接続配線８と個別に電気的に接続される中間配線１７が複数本形成されている。
【００４３】
本実施形態のＳＢＭ１においては、４枚のチップ搭載基材６の積層方向に沿って、各チップ搭載基材６に対して４枚の配線基材１５を交互に配置して積層する。また、本実施形態のＳＢＭ１においては、各層の各半導体チップ２の各スタッドバンプ５からの通電経路を、各スタッドバンプ５ごとに独立に設定する。この際、各配線基材１５の各中間配線１７を用いて、各スタッドバンプ５からの通電経路を各スタッドバンプ５ごとに各層間で切り替える。したがって、各配線基材１５の各中間配線１７は、各配線基材１５ごとに異なる配線パターンに形成されている。当然、各配線基材１５の各中間配線１７は、前述した各チップ搭載基材６の各チップ接続配線８とも異なる配線パターンに形成されている。また、各配線基材１５の各中間配線１７の本数は、各配線基材１５ごとに異なっていても構わない。４枚の配線基材１５のうち、１枚の配線基材１５に形成されている中間配線１７の配線パターンを図３（ｂ）に示す。
【００４４】
各中間配線１７は、図３（ｂ）に示すように、層間接続ランド１８、中継線１９、およびスルーホールランド２０から構成されている。層間接続ランド１８は、隣接するチップ搭載基材６に形成されているチップ接続配線８が有する層間接続ランド１１の層間接続バンプ１４と当接し合う部分である。各チップ接続配線８の各層間接続バンプ１４を介して、各中間配線１７の各層間接続ランド１８が各チップ接続配線８の各層間接続ランド１１と接触することにより、各中間配線１７と各チップ接続配線８とが電気的に接続される。スルーホールランド２０は、後述する層間接続配線３０が貫通して電気的に接続される部分、すなわち貫通用端子である。そして、中継線１９は、層間接続ランド１８とスルーホールランド２０とを電気的に接続する部分である。各中間配線１７は、各配線基材１５の基材本体１６の一主面上からの高さが約１０μｍに形成されている。また、各中間配線１７は、例えば銅（Ｃｕ）を用いてエッチング法により形成されている。
【００４５】
また、各配線基材１５には、図３（ａ）および（ｂ）に示すように、それらの基材本体１６の中央部を厚さ方向に貫通して、キャビティ部（空穴部）２１が設けられている。これらのキャビティ部２１は、半導体チップ２が搭載されたチップ搭載基材６と配線基材１５とを一体化する際に、半導体チップ２と配線基材１５とが干渉し合うのを回避するために設けられている。したがって、各キャビティ部２１は、それらの内部に各チップ搭載基材６に搭載された各半導体チップ２が収まる大きさおよび形状に形成されている。図３（ａ）は、図３（ｂ）において層間接続ランド１８およびキャビティ部２１を横切って示す断面図である。
【００４６】
図４（ａ）に示すように、配線基材１５に隣接して設けられる外部端子基材２２は、その基材本体２３の厚さが約１３０μｍの薄肉形状に形成されている。基材本体２３は、例えば絶縁材料の一種であるガラスエポキシにより形成されており、絶縁ベースとも称される。基材本体２３の一主面上には、図４（ｂ）に示すように、後述する層間接続配線３０により各層の各半導体チップ２の各スタッドバンプ５と電気的に接続される外部端子接続配線２４が複数本形成されている。
【００４７】
各外部端子接続配線２４は、図４（ｂ）に示すように、外部端子２５、中継線２６、およびスルーホールランド２７から構成されている。外部端子２５は、ＳＢＭ１が備える４個の半導体チップ２の各スタッドバンプ５と、ＳＢＭ１の外部の図示しない配線などとの電気的な接続を得る部分である。スルーホールランド２７は、後述する層間接続配線３０が貫通して電気的に接続される部分、すなわち貫通用端子である。そして、中継線２６は、外部端子２５とスルーホールランド２７とを電気的に接続する部分である。ただし、各外部端子接続配線２４は、それらのすべてが外部端子２５、中継線２６、およびスルーホールランド２７から構成されている必要はない。ＳＢＭ１が備える４個の半導体チップ２の各スタッドバンプ５間における電気的な接続状態や、あるいは各スタッドバンプ５の外部配線との接続状態などに応じた適正な構成を有していればよい。例えば、外部端子２５のみから構成される外部端子接続配線２４が存在しても構わない。各外部端子接続配線２４は、外部端子基材２２の基材本体２３の一主面上からの高さが約１０μｍに形成されている。また、各チップ接続配線８は、例えば銅（Ｃｕ）を用いてエッチング法により形成されている。
【００４８】
図８（ａ）に示すように、チップ搭載基材６に隣接して設けられる絶縁カバー２８は、その基材本体２９の厚さが約１３０μｍの薄肉形状に形成されている。基材本体２９は、例えば絶縁材料の一種であるガラスエポキシにより形成されている。
【００４９】
また、図８（ａ）に示すように、ＳＢＭ１には、これを厚さ方向に沿って貫通して、層間接続配線３０が形成されている。層間接続配線３０は、実際には複数本形成されるが、図面を見易くするために、図８（ａ）においては１本だけ図示する。各層間接続配線３０は、前述した各層の各チップ接続配線８、各中間配線１７、および各外部端子接続配線２４のそれぞれが有している各スルーホールランド１２，２０，２７を貫通して形成されている。これにより、各層の各チップ接続配線８、各中間配線１７、および各外部端子接続配線２４は電気的に接続される。すなわち、各層の各半導体チップ２は、それらの各スタッドバンプ５ごとに所定の経路で外部配線と電気的に接続される。ただし、すべてのスルーホールランド１２，２０，２７が層間接続配線３０によって貫通されるとは限らない。各半導体チップ２の各スタッドバンプ５間における電気的な接続状態や、あるいは各スタッドバンプ５の外部配線との接続状態などに応じた適正な通電経路を構成できるように、所定のスルーホールランド１２，２０，２７が層間接続配線３０によって貫通されていればよい。
【００５０】
各層間接続配線３０は、図８（ｂ）に示すように、ＳＢＭ１を厚さ方向に沿って一括して貫通して設けられた図示しない複数の貫通孔の内部に形成される。本実施形態においては、各層間接続配線３０は、外側から順番に銅（Ｃｕ）配線３０ａ、ニッケル（Ｎｉ）配線３０ｂ、および金（Ａｕ）配線３０ｃの３層構造に形成されている。Ｃｕ配線３０ａは、その厚さを約１５μｍに形成されている。Ｎｉ配線３０ｂは、その厚さを約３〜５μｍに形成されている。また、Ａｕ配線３０ｃは、その厚さを約０．０５μｍに形成されている。そして、Ｃｕ配線３０ａは、例えば電解めっき法により形成される。また、Ｎｉ配線３０ｂおよびＡｕ配線３０ｃは、例えば無電解めっき法により形成される。さらに、各層間接続配線３０の両端には、酸化防止などの所定の保護処理が施されることが好ましい。外部端子基材２２の各スルーホールランド２７および各外部端子２５についても同様である。
【００５１】
また、各半導体チップ２と各チップ搭載基材６との間には、図８（ａ）に示すように、例えば厚さが約５０μｍのシート状のチップ用接着剤３１が設けられている。同様に、各配線基材１５の各中間配線１７が形成されていない側の主面上には、例えば厚さが約２０μｍの層間接続用接着剤３２が塗布されている。なお、この層間接続用接着剤３２は、各配線基材１５の各中間配線１７が形成されている側の主面上にも塗布されている。さらに、絶縁カバー２８のチップ搭載基材６と対向する側の主面上には、例えば厚さが約２０μｍのカバー用接着剤３３が塗布されている。
【００５２】
ここで、ＳＢＭ１の内部の配線構造について、図９および図１０に示されている具体例を参照しつつ詳細に説明する。図９および図１０に示されているＳＢＭ１の内部の配線構造は、様々な配線パターンのうちの一例を示すものである。具体的には、図９および図１０は、ＳＢＭ１の内部に形成されている多数の配線のうち、各チップ接続配線８の各層間接続ランド１１および各中間配線１７の各層間接続ランド１８の付近の配線構造を簡略化して示すものである。特に、図９および図１０では、第１〜第４の各層の各層間接続ランド１１および各層間接続ランド１８のうち、積層方向に沿って同じ箇所に形成されている各層間接続ランド１１および各層間接続ランド１８に着目して、各ランド１１，１８付近の配線構造を示すものである。
【００５３】
前述したように、第１〜第４の各層の各チップ接続配線８は、４枚のチップ搭載基材６の一主面上に実質的に同一パターンに形成されている。具体的には、図１０に示すように、各層の各チップ接続配線８には、積層方向に沿って同じ箇所に各層間接続ランド１１および各層間接続バンプ１４が形成されている。また、それら各層間接続ランド１１から同じ方向に各中継線１０が延出されている。各層の各層間接続ランド１１は、各層の各チップ搭載基材６に搭載されている各半導体チップ２の各スタッドバンプ５に各中継線１０などを介して電気的に接続されている。ところが、前述したように、第１〜第４の各層の各中間配線１７は、４枚の配線基材１５の一主面上にそれぞれ異なるパターンで、かつ、各チップ接続配線８と異なる配線パターンに形成されている。なお、図１０において、各層間接続配線３０およびそれらの形成位置を、一点鎖線および白抜き矢印を用いて示す。また、第１〜第４の各層を２点鎖線で区切って示す。
【００５４】
図１０に示すように、各層の各中間配線１７には、積層方向に沿って同じ箇所に各層間接続ランド１８が形成されている。これら各層間接続ランド１８は、同じ層の各チップ接続配線８の各層間接続ランド１１と対向する位置に形成されている。したがって、各チップ搭載基材６と各配線基材１５とが一体化されると、各チップ接続配線８と各中間配線１７とは、図１０中破線で示すように、それぞれの各層間接続ランド１１，１８を介して、各層ごとに電気的に接続される。しかし、各スルーホールランド２０については、積層方向に沿って互いに重ならないように、各層ごとに異なる位置に形成されている。そして、各層の各層間接続ランド１８と各スルーホールランド２０とを電気的に接続するように各中継線１０が形成されている。ただし、各中継線１０は、各スルーホールランド２０を積層方向に沿って一括して貫通して形成されている各層間接続配線３０に電気的に接触しない位置に形成されている。
【００５５】
そして、外部端子基材２２に形成されている各外部端子接続配線２４については、各層の各スルーホールランド２０と積層方向に沿って互いに重なる位置に各スルーホールランド２７が形成されている。すなわち、各スルーホールランド２７は、各層間接続配線３０によって各層の各スルーホールランド２０と電気的に接続される位置に形成されている。
【００５６】
このようなパターンで形成された配線構造によれば、図９中一点鎖線線で示すように、積層方向に沿って同じ位置に形成されている第１〜第４の各層の層間接続ランド１１からの通電経路を、それらが互いに短絡し合わないように各層間で切り替えることができる。すなわち、各層の各半導体チップ２の各スタッドバンプ５を、各中間配線１７および各層間接続配線３０などを介して第１〜第４のすべての層においてそれぞれ電気的に独立した通電経路でＳＢＭ１の外部配線などに電気的に接続することができる。
【００５７】
例えば、４個の半導体チップ２をすべてメモリチップで構成するとする。この場合、ＳＢＭ１全体が記憶できる情報量を増大させるためには、各メモリチップの各データピンを個別に外部端子まで引き出す必要がある。このような配線構造は、本実施形態を適用することにより、容易に実現できる。また、４個のメモリチップのうち、例えば所定の２個のメモリチップについて信号の入出力を同期させる場合には、それら両メモリチップの各クロックピンが電気的に接続されていればよい。この場合、それら両メモリチップが搭載されている所定の２層の各中間配線１７について、両メモリチップの各クロックピンが電気的に接続される各スルーホールランド２０のみを積層方向に沿って互いに重なる位置に形成すればよい。このような配線構造も、本実施形態を適用することにより、容易に実現できる。
【００５８】
次に、一実施形態に係る半導体装置の製造方法を、図５〜図９を参照しつつ説明する。
【００５９】
まず、図５に示すように、例えばフリップチップ法を用いて、半導体チップ２をチップ搭載基材６に搭載する。この際、予め定められている接続ルールに従って半導体チップ２と各チップ接続配線８とが電気的に接続されるように、互いに対応する半導体チップ２の各スタッドバンプ５と、チップ搭載基材６に形成されている各チップ接続配線８の各インナーリード９とを対向させる。そして、半導体チップ２の各スタッドバンプ５と、各チップ接続配線８の各インナーリード９とを、各インナーリード９上に形成されている各チップ接続バンプ１３を介して電気的に接続する。また、半導体チップ２のチップ本体３とチップ搭載基材６の基材本体７との間に、例えば厚さが約５０μｍのシート状のチップ用接着材３１を予め設けておく。そして、この接着材３１を介して半導体チップ２をチップ本体３に固定する。この後、半導体チップ２の裏面にも、例えば厚さが約５０μｍのシート状のチップ用接着材３１を設ける。
【００６０】
次に、図６に示すように、半導体チップ２が搭載されたチップ搭載基材６と配線基材１５とを一体化させる。通常、配線基材１５は、１枚の配線基材１５の上に複数枚のチップ搭載基材６をまとめて搭載できる大きさに形成されている。例えば、１枚の配線基材１５上に、半導体チップ２が搭載されたチップ搭載基材６が２００枚搭載される。ただし、図６〜図８においては、図面を見易くするために、チップ搭載基材６と配線基材１５とを、略同じ大きさに描いている。
【００６１】
図６（ａ）に示すように、複数枚のチップ搭載基材６の各チップ接続配線８が形成されている主面と、配線基材１５の各中間配線１７が形成されている主面とが互いに直面するように、各チップ搭載基材６と配線基材１５とを対向させて配置する。この際、予め定められている接続ルールに従って各チップ接続配線８と各中間配線１７とが電気的に接続されるように、互いに対応する各チップ接続配線８の各層間接続ランド１１と各中間配線１７の各層間接続ランド１８とを位置合わせして対向させる。また、配線基材１５の各チップ搭載基材６と対向する側の主面上に、例えば厚さが約２０μｍの層間接続用接着剤３２を塗布しておく。続けて、各チップ搭載基材６および配線基材１５を、それらの両外側から加圧または熱圧着する。これにより、層間接続用接着剤３２を介して、各チップ搭載基材６と配線基材１５とを仮接着する。
【００６２】
このような工程により、各チップ搭載基材６は、予め定められている配線基材１５上の所定の各位置にそれぞれ搭載される。この際、各チップ接続配線８の各層間接続ランド１１と、各中間配線１７の各層間接続ランド１８とは、各層間接続ランド１１上に形成されている各層間接続バンプ１４を介して電気的に接続される。これにより、図６（ｂ）に示すように、複数個の半導体チップ２、複数枚のチップ搭載基材６、および１枚の配線基材１５などからなる単層体３４を作製する。続けて、前述した工程を繰り返して、単層体３４を４層分作製する。この際、各配線基材１５の各中間配線１７が形成されていない側の主面上にも、例えば厚さが約２０μｍの層間接続用接着剤３２を塗布しておく。
【００６３】
また、各チップ接続配線８および各中間配線１７を、前述したように、各層の各半導体チップ２の各スタッドバンプ５からの通電経路を、各スタッドバンプ５ごとに個別に設定できるパターン形状に形成する。すなわち、各チップ接続配線８を、４枚のチップ搭載基材６のすべてについて同一パターンに形成する。そして、各中間配線１７を、４枚の配線基材１５ごとに異なるパターンに、かつ、各チップ接続配線８とは異なるパターンで形成する。これにより、各スタッドバンプ５からの通電経路を各層間で切り替えて、外部端子２５まで個別に引き出す配線構造を実現する。
【００６４】
次に、４個の単層体３４を、図７に示すように、それらの厚さ方向に沿って４層に積層する。この際、全ての層の各チップ搭載基材６および各配線基材１５が各半導体チップ２に対してそれぞれ同じ側に位置するように、各単層体３４の姿勢を整えて配置する。また、互いに対応する各チップ接続配線８のスルーホールランド１２と各中間配線１７のスルーホールランド２０とが、全ての層において積層方向に沿って互いに重なるように、各単層体３４を位置合わせする。
【００６５】
続けて、外部端子基材２２を、第４層の単層体３４の配線基材１５に隣接して配置する。この際、外部端子基材２２を、その外部端子２５が形成されている側の主面が各単層体３４と反対側を向くように配置する。また、互いに対応する外部端子基材２２に形成されている各外部端子接続配線２４の各スルーホールランド２７と、各チップ接続配線８の各スルーホールランド１２および各中間配線１７の各スルーホールランド２０とが、積層方向に沿って互いに重なるように、外部端子基材２２を位置合わせする。併せて、絶縁カバー２８を、第１層の単層体３４の各チップ搭載基材６に隣接して配置する。この際、絶縁カバー２８の各チップ搭載基材６と対向する側の主面上に、厚さが約２０μｍのカバー用接着剤３３を塗布しておく。
【００６６】
次に、絶縁カバー２８、４個の単層体３４、および外部端子基材２２を、それらの積層方向の両外側から一括して加圧（プレス）または熱圧着する。これにより、層間接続用接着剤３２およびカバー用接着剤３３などを介して、第０層の絶縁カバー２８、第１〜第４層の各単層体３４、および第５層の外部端子基材２２を一体化する。
【００６７】
次に、各層の各チップ接続配線８の各スルーホールランド１２、各中間配線１７の各スルーホールランド２０、および各外部端子接続配線２４の各スルーホールランド２７を積層方向に沿って一括して貫通するように、一体化された絶縁カバー２８、各単層体３４、および外部端子基材２２に図示しない貫通孔を複数本形成する。各貫通孔は、各スルーホールランド１２，２０，２７のうち、予め定められている接続ルールに従う各スルーホールランド１２，２０，２７を貫通するように形成される。各貫通孔は、具体的には、一体化された絶縁カバー２８、各単層体３４、および外部端子基材２２にドリルなどを用いて一括して穴をあけることにより形成される。
【００６８】
次に、各貫通孔の内部に、図８（ｂ）に示すように、層間接続配線３０を形成する。詳しく説明すると、先ず各貫通孔の内壁を覆うように、例えば厚さが約１５μｍの銅（Ｃｕ）配線３０ａを形成する。このＣｕ配線３０ａは、例えば電解めっき法により形成される。続けて、Ｃｕ配線３０ａの内側に、例えば厚さが約３〜５μｍのニッケル（Ｎｉ）配線３０ｂを形成する。このＮｉ配線３０ｂは、例えば無電解めっき法により形成される。最後に、Ｎｉ配線３０ｂの内側に、例えば厚さが約０．０５μｍの金（Ａｕ）配線３０ｃを形成する。このＡｕ配線３０ｃは、例えば無電解めっき法により形成される。
【００６９】
このような工程により形成された配線構造によれば、図９中破線で示すように、積層方向に沿って同じ位置に形成されている第１〜第４の各層の各スタッドバンプ５の通電経路を、それらが短絡し合わないように各層間で切り替えることができる。したがって、各層の各スタッドバンプ５を、第１〜第４のすべての層においてそれぞれ電気的に独立した通電経路で外部配線などに電気的に接続することができる。この後、各層間接続配線３０の両端、ならびに外部端子基材２２の各スルーホールランド２７および各外部端子２５に酸化防止などの所定の保護処理を施す。
【００７０】
最後に、所望の層間接続配線３０が形成された絶縁カバー２８、各単層体３４、および外部端子基材２２を、各層ごとに所定数の半導体チップ２を備える複数個のブロックごとに切り分ける。これらのブロックは、それぞれ単独で所望の半導体システムとして機能するように、予め設計されている。本実施形態のブロックは、半導体チップ２が第１〜第４の各層にそれぞれ１個ずつ備えられているものとする。
【００７１】
以上説明した工程により、所望の半導体システムとして機能するシステムブロックモジュール（ＳＢＭ：Ｓｙｓｔｅｍ　Ｂｌｏｃｋ　Ｍｏｄｕｌｅ）１を得る。
【００７２】
以上説明したように、本実施形態によれば、配置される層に応じて各チップ接続基材６に異なるパターンのチップ接続配線８を形成する必要がない。チップ接続基材６に比べて枚数が大幅に少ない各配線基材１５に、各層ごとに異なるパターンの中間配線１７を形成すればよい。これにより、１枚の配線基材１５上に搭載されるチップ搭載基材６の枚数が増えるのに反比例して、各チップ搭載基材６および配線基材１５の管理に要する負担を低減できる。それとともに、チップ搭載基材６および配線基材１５の積層数が増えるのに反比例して、各チップ搭載基材６および配線基材１５の管理に要する負担を低減できる。すなわち、本実施形態では、基板管理などに起因する従来技術の課題が十分に解決されている。
【００７３】
また、各チップ接続基板６および各配線基板１５に個別にヴィアプラグを形成する必要がない。各層の各チップ接続基板６および各配線基板１５を一括して貫通して層間接続配線３０を形成すればよい。これにより、半導体装置１の製造作業自体を極めて簡潔化できる。また、半導体装置１の内部の配線構造を高い精度で効率よく形成できる。すなわち、本実施形態では、ヴィアプラグに起因する課題が飛躍的に改善されている。
【００７４】
このように、本実施形態によれば、複数個の半導体チップを複数層に積層した積層半導体パッケージを大量生産する生産現場において、歩留まりや生産効率の飛躍的な向上、あるいは製造コストの飛躍的な低減を図ることができる。したがって、本実施形態の半導体装置１は、品質が高く大量生産が可能で安価である。また、本実施形態の半導体装置の製造方法は、品質が高く大量生産が可能で安価な半導体装置１を容易に製造できる。
【００７５】
なお、本発明に係る半導体装置および半導体装置の製造方法は、前述した一実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００７６】
例えば、各チップ接続バンプ１３を各チップ接続配線８の各インナーリード９上に形成したが、各チップ接続バンプ１３を形成しなくても構わない。各インナーリード９の表面に、例えば錫および銀からなる合金（Ｓｎ−Ａｇ）を用いて、厚さが約１μｍの金属薄膜を無電解めっき法により形成する。そして、この金属薄膜を介して、各半導体チップ２の各スタッドバンプ５と、各インナーリード９との電気的な接続をとるようにしても構わない。
【００７７】
また、各チップ接続配線８の形成領域は、各チップ接続基材６の一主面上には限られない。各チップ接続配線８を各チップ接続基材６の両主面上に形成しても構わない。同様に、各中間配線１７の形成領域は、各配線基材１５の一主面上には限られない。各中間配線１７を各配線基材１５の両主面上に形成しても構わない。さらには、各半導体チップ２の搭載位置は、各チップ接続基材６の一主面上には限られない。各半導体チップ２を各チップ接続基材６の両主面上に搭載しても構わない。各層の各半導体チップ２の各スタッドバンプ５の通電経路が、各層間で互いに短絡し合わなければよい。また、各層の各半導体チップ２の各スタッドバンプ５ごとの通電経路を、所望する経路で確保できればよい。そして、各層の各半導体チップ２が、隣接する層の各半導体チップ２、各チップ接続基材６、および各配線基材１５と干渉し合わなければよい。
【００７８】
また、半導体装置１に搭載される各半導体チップ２の個数、積層数、種類、大きさ、形状、あるいは機能などは、所望する半導体装置１の機能に応じて任意の半導体チップ２を用いればよい。例えば、ＣＰＵ、画像処理用エンジン、およびメモリチップなどを混載して、半導体装置１を混載ＬＳＩとして製造しても構わない。同様に、チップ接続基材６や、配線基材１５の個数、積層数、大きさ、形状、あるいは材質なども、所望する半導体装置１の機能や、あるいは半導体装置１が備える半導体チップ２の個数、積層数、大きさ、あるいは形状などに応じて適宜、適正な基材を用いればよい。
【００７９】
また、層間接続配線３０および層間接続配線３０が形成される貫通孔は、絶縁カバー２８、チップ接続基材６、配線基材１５、および外部端子基材２２一体化した後に形成するとは限らない。半導体装置１の内部の各配線間を電気的に適正な状態で接続でき、かつ、半導体装置１の歩留まりや生産効率、あるいは品質の向上を妨げない限り、適宜、適正な時期に層間接続配線３０および貫通孔を形成すればよい。また、層間接続配線３０は、前述したＣｕ，Ｎｉ，Ａｕの３種類の金属の積層体から形成されるとは限らない。半導体装置１の内部の各配線間を電気的に適正な状態で接続できる材料であれば、他の金属を用いて層間接続配線３０を形成しても構わない。この際、層間接続配線３０を、複数種類の金属を用いて形成しても構わないし、あるいは１種類の金属だけから形成しても構わない。
【００８０】
さらに、半導体装置１は、複数個分の絶縁カバー２８、チップ接続基材６、配線基材１５、および外部端子基材２２を一体化した後に、単体ごとに切り分けて製造するとは限らない。半導体装置１の歩留まりや生産効率、あるいは品質の向上を妨げない限り、半導体装置１の製造工程の始めから単体ごとに製造しても構わない。
【００８１】
【発明の効果】
本発明に係る半導体装置によれば、これが備える配線構造は、各層の各半導体チップの各端子の通電経路を各層間で切り替えて、すべての層において電気的に独立させることができるとともに、そのような通電経路を高い精度で効率よく、かつ、容易に形成可能である。したがって、本発明の半導体装置は、複数個の半導体チップを複数層に積層した積層半導体パッケージにおいても、配線構造が改善されたことにより歩留まりや生産効率の向上、および製造コストの低減が図られている。
【００８２】
また、本発明に係る半導体装置の製造方法によれば、各層の各半導体チップの各端子の通電経路を各層間で切り替えて、すべての層において電気的に独立させることができる配線構造を高い精度で効率よく、かつ、容易に形成可能である。したがって、本発明の半導体装置の製造方法は、複数個の半導体チップを複数層に積層した積層半導体パッケージにおいても、半導体装置の配線構造を改善して歩留まりや生産効率の向上、および製造コストの低減を図ることができる。これにより、半導体装置を低コストで容易に、かつ、効率よく製造できる。
【図面の簡単な説明】
【図１】一実施形態に係る半導体装置が備える半導体チップを示す断面図および平面図。
【図２】一実施形態に係る半導体装置が備えるチップ接続基材を示す断面図および平面図。
【図３】一実施形態に係る半導体装置が備える配線基材を示す断面図および平面図。
【図４】一実施形態に係る半導体装置が備える外部端子基材を示す断面図および平面図。
【図５】一実施形態に係る半導体装置の製造方法を示す工程断面図および平面図。
【図６】一実施形態に係る半導体装置の製造方法を示す工程断面図。
【図７】一実施形態に係る半導体装置の製造方法を示す工程断面図。
【図８】一実施形態に係る半導体装置の製造方法を示す工程断面図。
【図９】一実施形態に係る半導体装置の内部の配線構造を簡略化して示す断面図。
【図１０】一実施形態に係る半導体装置のチップ接続配線および中間配線の配線パターンを各層ごとに簡略化して示す断面図。
【図１１】図９の半導体装置の層間接続配線をヴィアプラグを用いて構成した配線構造を簡略化して示す断面図。
【符号の説明】
１…ＳＢＭ（積層半導体パッケージ、半導体装置）
５…スタッドバンプ（端子）
６…チップ搭載基材
７…基材本体
８…チップ接続配線
９…インナーリード（チップ接続配線）
１０…中継線（チップ接続配線）
１１…層間接続ランド（チップ接続配線）
１２スルーホールランド（チップ接続配線）
１５…配線基材
１７…中間配線
１８…層間接続ランド（チップ接続配線）
１９…中継線（チップ接続配線）
２０スルーホールランド（チップ接続配線）
２５…外部端子
３０…層間接続配線
３０ａ…Ｃｕ配線（層間接続配線）
３０ｂ…Ｎｉ配線（層間接続配線）
３０ｃ…Ａｕ配線（層間接続配線）
【図１】
2004095799.tif 000003
【図２】
2004095799.tif 000004
【図３】
2004095799.tif 000005
【図４】
2004095799.tif 000006
【図５】
2004095799.tif 000007
【図６】
2004095799.tif 000008
【図７】
2004095799.tif 000009
【図８】
2004095799.tif 000010
【図９】
2004095799.tif 000011
【図１０】
2004095799.tif 000012
【図１１】
2004095799.tif 000013