(57)【要約】【課題】ゲート絶縁膜の劣化の懸念なく、信頼性ある低抵抗のメタルゲートトランジスタを実現する半導体装置及びその製造方法を提供する。【解決手段】第１導電型（Ｐ型またはＮ型）の半導体層１１のチャネル領域１２上にゲート絶縁膜１３及びこのゲート絶縁膜１３上に金属部材、窒化タンタル層１４１、体心立方格子相のタンタル層１４２、窒化タンタル層１４３の積層を含むゲート電極１４が構成されている。ゲート電極１４の側部には耐酸化性膜１６の被覆を介して側壁絶縁膜１７が設けられている。耐酸化性膜１６は例えば窒化シリコン膜であり、ゲート電極１４の実質部材であるタンタル層１４２の側部からの酸化を防止するために設けられる。上記ゲート電極１４及び側壁絶縁膜１７の領域を隔てて第２導電型（Ｎ型またはＰ型）の不純物拡散層１５上にシリサイド層１８が設けられている。【選択図】　　図１
2004022689.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層のチャネル領域上に形成されたゲート絶縁膜及びこのゲート絶縁膜上に金属部材で構成されるゲート電極と、
前記半導体層に前記チャネル領域を隔てて設けられた第２導電型の不純物拡散層と、
前記ゲート電極の側部に耐酸化性膜の被覆を介して設けられた側壁絶縁膜と、
前記ゲート電極及び側壁絶縁膜を隔てて前記不純物拡散層上に設けられたソース／ドレインの各コンタクト部と、
を具備したことを特徴とする半導体装置。
【請求項２】
前記ゲート電極を構成する金属部材は、耐酸化性の第１金属層及びこの第１金属層上における主たる厚さの第２金属層を含むこと特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート電極を構成する金属部材は、耐酸化性の第１金属層及びこの第１金属層上における主たる厚さの第２金属層及びこの第２金属層上における耐酸化性の第３金属層を含むこと特徴とする請求項１記載の半導体装置。
【請求項４】
前記耐酸化性膜の被覆は前記ゲート電極上部にも延在していることを特徴とする請求項１〜３いずれか一つに記載の半導体装置。
【請求項５】
前記耐酸化性膜の被覆は絶縁膜、導電膜のいずれかであることを特徴とする請求項１〜４いずれか一つに記載の半導体装置。
【請求項６】
前記半導体層は、バルクのシリコン基板、ＳＯＩ基板のいずれかに設けられることを特徴とする請求項１〜５いずれか一つに記載の半導体装置。
【請求項７】
第１導電型の半導体層のチャネル領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属部材で構成されるゲート電極を形成する工程と、
前記ゲート電極全体を被覆する耐酸化性膜を形成する工程と、
前記耐酸化性膜上に前記ゲート電極の側壁絶縁膜を形成する工程と、
前記ゲート電極及び側壁絶縁膜を隔ててソース／ドレインの各コンタクト部を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項８】
前記耐酸化性膜を形成する工程の前または後に前記ゲート電極の領域をマスクに第２導電型の不純物を導入し不純物拡散層を形成する工程を具備したことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記側壁絶縁膜を形成する工程の後に前記ゲート電極及び側壁絶縁膜の領域をマスクに第２導電型の不純物を導入し不純物拡散層を形成する工程を具備したことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１０】
前記耐酸化性膜を形成する工程の前または後に前記ゲート電極の領域をマスクに第２導電型の不純物を導入し第１不純物拡散層を形成する工程と、
前記側壁絶縁膜を形成する工程の後に前記ゲート電極及び側壁絶縁膜の領域をマスクに第２導電型の不純物を導入し第２の不純物拡散層を形成する工程と、
を具備したことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１１】
前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第１金属層及び第２金属層をパターニングする工程と、
を含むこと特徴とする請求項７〜１０いずれか一つに記載の半導体装置の製造方法。
【請求項１２】
前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第１金属層及び第２金属層をパターニングする工程と、
を含み、
前記第１金属層は、前記第２金属層におけるスパッタ金属を窒化雰囲気中で成膜することを特徴とする請求項７〜１０いずれか一つに記載の半導体装置の製造方法。
【請求項１３】
前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第２金属層上に耐酸化性の第３金属層を第２金属層より薄くスパッタ形成する工程と、
前記第１金属層、第２金属層及び第３金属層をパターニングする工程と、
を含むこと特徴とする請求項７〜１０いずれか一つに記載の半導体装置の製造方法。
【請求項１４】
前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第２金属層上に耐酸化性の第３金属層を第２金属層より薄くスパッタ形成する工程と、
前記第１金属層、第２金属層及び第３金属層をパターニングする工程と、
を含み、
前記第１、第３金属層は、それぞれ前記第２金属層におけるスパッタ金属を窒化雰囲気中で成膜することを特徴とする請求項７〜１０いずれか一つに記載の半導体装置の製造方法。
【請求項１５】
前記ゲート電極は、前記金属部材の最上部に前記耐酸化性膜を形成してからパターニングを経ることにより、前記ゲート電極を形成した時点でその最上部には前記耐酸化性膜が予め設けられているようにしたことを特徴とする請求項７〜１４いずれか一つに記載の半導体装置の製造方法。
【請求項１６】
前記耐酸化性膜の被覆は、窒化シリコン膜の被覆、または、ゲート電極を構成する金属部材の窒化による被覆のいずれかであることを特徴とする請求項７〜１４いずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、より微細化、高集積化が進み、特に線幅が０．１３μｍ以降のパターンを有するメタルゲートトランジスタを含んだ半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
微細化、高速化が要求される近年の半導体集積回路では、ＭＩＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）の微細化、高速化は必須条件である。ＭＯＳＦＥＴでは、ソース／ドレイン拡散層及びポリシリコンゲート電極上部を自己整合的にシリサイド化する、いわゆるサリサイドプロセスが用いられる。これにより、素子の寄生抵抗を低減する。
【０００３】
しかしながら、サリサイドプロセスを経てもゲート酸化膜と接するゲート電極側はポリシリコン層である。このポリシリコン層は不純物を高濃度でドープしているにもかかわらず、空乏化を起こしてしまうことが知られている。この空乏現象の発生により、ゲート酸化膜とゲート電極の間には直列に容量が挿入されることと等価になる。これにより、チャネルにかかる実効的な電界が低下し、ＭＯＳＦＥＴの電流駆動能力が低下する。
【０００４】
そこで、ゲート電極をメタルとするメタルゲートが注目される。特開平２００１−２９８１９２には、ゲート電極に窒化タンタル層を含むメタルゲートが開示されている。ポリシリコン層がゲート電極に接していないので、ゲート電極において空乏化を生じない。その結果、ゲート電極はポリシリコン層を用いた場合に比べて、チャネル領域にかかる実効的な電界の減少を抑えることができ、電流駆動能力の低下を招くことがない。
【０００５】
【発明が解決しようとする課題】
特開平２００１−２９８１９２では、酸化シリコン層でなるゲート絶縁層上に窒化タンタル層、タンタル層、及びキャップ層としての窒化タンタル層の順次積層をゲート電極としてパターニングする。その後、このゲート電極パターンをマスクにシリコン層に不純物拡散層（ソース／ドレイン拡散層）を形成する。さらに、酸化シリコン層によるゲート電極のサイドウォールスペーサを形成する。次に、不純物拡散層の露出部分をシリサイド化してシリサイド層を形成する。
【０００６】
上記構成では、サイドウォールスペーサの酸化シリコン層が、メタルゲートの主要部であるタンタル層に対して悪影響を及ぼす。酸化シリコン層堆積時から接触しているタンタル層表面が徐々に酸化されてしまうのである。その結果、メタルゲート部の抵抗上昇や、実効チャネル長（Ｌｅｆｆｅｃｔ）が小さくなる等、トランジスタ素子が不安定な特性になり易い。
【０００７】
そこで、サイドウォールスペーサを窒化シリコン層で形成することが考えられる。このようにすれば、メタルゲートの主要部であるタンタル層が酸化する恐れはない。しかしながら、窒化シリコン層はストレスが大きく、サイドウォールスペーサとして用いるとゲート酸化膜への悪影響が懸念される。
【０００８】
本発明は上記のような事情を考慮してなされたもので、ゲート絶縁膜の劣化の懸念なく、信頼性ある低抵抗のメタルゲートトランジスタを実現する半導体装置及びその製造方法を提供しようとするものである。
【０００９】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置は、
第１導電型の半導体層のチャネル領域上に形成されたゲート絶縁膜及びこのゲート絶縁膜上に金属部材で構成されるゲート電極と、
前記半導体層に前記チャネル領域を隔てて設けられた第２導電型の不純物拡散層と、
前記ゲート電極の側部に耐酸化性膜の被覆を介して設けられた側壁絶縁膜と、前記ゲート電極及び側壁絶縁膜を隔てて前記不純物拡散層上に設けられたシリサイド層と、
を具備したことを特徴とする。
【００１０】
上記本発明に係る半導体装置によれば、ゲート電極の側壁絶縁膜が耐酸化性膜の被覆を介して設けられているので、ゲート電極を構成する金属部材の側部酸化を防止することができる。また、耐酸化性膜のストレスは側壁絶縁膜によって緩和され、ゲート絶縁膜に悪影響を及ぼすことはない。
【００１１】
なお、本発明の［請求項２］に係る半導体装置は、［請求項１］に従属され、前記ゲート電極を構成する金属部材は、耐酸化性の第１金属層及びこの第１金属層上における主たる厚さの第２金属層を含むこと特徴とする。
また、本発明の［請求項３］に係る半導体装置は、［請求項１］に従属され、前記ゲート電極を構成する金属部材は、耐酸化性の第１金属層及びこの第１金属層上における主たる厚さの第２金属層及びこの第２金属層上における耐酸化性の第３金属層を含むこと特徴とする。
上記本発明の各特徴によれば、少なくとも主たる厚さの第２金属層とゲート絶縁膜の間に耐酸化性の第１金属層が設けられ、互いに影響を受けないようになっている。また、第３金属層を含むことでさらなる上層からの酸化影響防止に寄与する。
【００１２】
また、本発明の［請求項４］に係る半導体装置は、［請求項１］〜［請求項３］いずれか一つに従属され、
前記耐酸化性膜の被覆は前記ゲート電極上部にも延在していることを特徴とする。主たる厚さの第２金属層が酸化の影響を受けないように、より確実に配備する。
【００１３】
また、本発明の［請求項５］に係る半導体装置は、［請求項１］〜［請求項４］いずれか一つに従属され、
前記耐酸化性膜の被覆は絶縁膜、導電膜のいずれかであることを特徴とする。ゲート電極における絶縁膜として堆積する。あるいはゲート電極に関連する導電膜として設けることも可能である。
【００１４】
また、本発明の［請求項６］に係る半導体装置は、［請求項１］〜［請求項５］いずれか一つに従属され、
前記半導体層は、バルクのシリコン基板、ＳＯＩ基板のいずれかに設けられることを特徴とする。いずれの基板にも有用である。
【００１５】
本発明の［請求項７］に係る半導体装置の製造方法は、
第１導電型の半導体層のチャネル領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属部材で構成されるゲート電極を形成する工程と、
前記ゲート電極全体を被覆する耐酸化性膜を形成する工程と、
前記耐酸化性膜上に前記ゲート電極の側壁絶縁膜を形成する工程と、
前記ゲート電極及び側壁絶縁膜を隔ててソース／ドレインのシリサイド層を形成する工程と、
を具備したことを特徴とする。
【００１６】
上記本発明に係る半導体装置の製造方法によれば、ゲート電極全体を耐酸化性膜で被覆した上でゲート電極の側壁絶縁膜を形成する。これにより、ゲート電極を構成する金属部材の側部酸化を防止することができる。また、耐酸化性膜形成のストレスは側壁絶縁膜によって緩和され、ゲート絶縁膜に悪影響を及ぼすことはない。
【００１７】
なお、本発明の［請求項８］に係る半導体装置の製造方法は、［請求項７］に従属され、
前記耐酸化性膜を形成する工程の前または後に前記ゲート電極の領域をマスクに第２導電型の不純物を導入し不純物拡散層を形成する工程を具備したことを特徴とする。
また、本発明の［請求項９］に係る半導体装置の製造方法は、［請求項７］に従属され、
前記側壁絶縁膜を形成する工程の後に前記ゲート電極及び側壁絶縁膜の領域をマスクに第２導電型の不純物を導入し不純物拡散層を形成する工程を具備したことを特徴とする。
また、本発明の［請求項１０］に係る半導体装置の製造方法は、［請求項７］に従属され、
前記耐酸化性膜を形成する工程の前または後に前記ゲート電極の領域をマスクに第２導電型の不純物を導入し第１不純物拡散層を形成する工程と、
前記側壁絶縁膜を形成する工程の後に前記ゲート電極及び側壁絶縁膜の領域をマスクに第２導電型の不純物を導入し第２の不純物拡散層を形成する工程と、
を具備したことを特徴とする。
上記本発明の各特徴によれば、不純物拡散層を形成する工程をいずれかで挿入する。
【００１８】
本発明の［請求項１１］に係る半導体装置の製造方法は、［請求項７］〜［請求項１０］いずれか一つに従属され、
前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第１金属層及び第２金属層をパターニングする工程と、
を含むこと特徴とする。
【００１９】
また、本発明の［請求項１２］に係る半導体装置の製造方法は、［請求項７］〜［請求項１０］いずれか一つに従属され、
前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第１金属層及び第２金属層をパターニングする工程と、
を含み、
前記第１金属層は、前記第２金属層におけるスパッタ金属を窒化雰囲気中で成膜することを特徴とする。
【００２０】
また、本発明の［請求項１３］に係る半導体装置の製造方法は、［請求項７］〜［請求項１０］いずれか一つに従属され、
前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第２金属層上に耐酸化性の第３金属層を第２金属層より薄くスパッタ形成する工程と、
前記第１金属層、第２金属層及び第３金属層をパターニングする工程と、
を含むこと特徴とする。
【００２１】
また、本発明の［請求項１４］に係る半導体装置の製造方法は、［請求項７］〜［請求項１０］いずれか一つに従属され、
前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第２金属層上に耐酸化性の第３金属層を第２金属層より薄くスパッタ形成する工程と、
前記第１金属層、第２金属層及び第３金属層をパターニングする工程と、
を含み、
前記第１、第３金属層は、それぞれ前記第２金属層におけるスパッタ金属を窒化雰囲気中で成膜することを特徴とする。
【００２２】
上記本発明の［請求項１１］〜［請求項１４］に係る各特徴によれば、少なくとも主たる厚さの第２金属層とゲート絶縁膜の間に耐酸化性の第１金属層を形成し、互いに影響を受けないようにする。また、第３金属層の形成により、さらなる上層形成による酸化影響防止に寄与する。さらに、第２金属層形成の同一工程内の窒化雰囲気中で第１金属層、さらには第３金属層を成膜することができ、形成時間の短縮に寄与する。
【００２３】
また、本発明の［請求項１５］に係る半導体装置の製造方法は、［請求項７］〜［請求項１４］いずれか一つに従属され、
前記ゲート電極は、前記金属部材の最上部に前記耐酸化性膜を形成してからパターニングを経ることにより、前記ゲート電極を形成した時点でその最上部には前記耐酸化性膜が予め設けられているようにしたことを特徴とする。主たる厚さの第２金属層が酸化の影響を受けないように、より確実に配備する。
【００２４】
また、本発明の［請求項１６］に係る半導体装置の製造方法は、［請求項７］〜［請求項１４］いずれか一つに従属され、
前記耐酸化性膜の被覆は、窒化シリコン膜の被覆、または、ゲート電極を構成する金属部材の窒化による被覆のいずれかであることを特徴とする。ゲート電極上へ絶縁膜として堆積する。あるいはゲート電極に関連する導電膜として成膜することも可能である。
【００２５】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の要部を示す断面図である。半導体層１１に形成されるメタルゲートを有するＭＯＳＦＥＴの構成であり、半導体層１１がＰ型であればＮチャネルＭＯＳＦＥＴであり、半導体層１１がＮ型であればＰチャネルＭＯＳＦＥＴである。半導体層１１は、ＳＯＩ（Ｓｉｌｉｃｏｎ　ＯｎＩｎｓｕｌａｔｏｒ）基板に設けられる。あるいは所定の不純物濃度を有する所定導電型のバルクのシリコン基板に設けられる。
【００２６】
第１導電型（Ｐ型またはＮ型）の半導体層１１のチャネル領域１２上にゲート絶縁膜１３及びこのゲート絶縁膜１３上に金属部材で構成されるゲート電極１４が形成されている。ここでのゲート絶縁膜１３はシリコン酸化膜またはシリコン窒化膜を含む。また、ゲート電極１４は、窒化タンタル層１４１、体心立方格子相のタンタル層１４２、窒化タンタル層１４３の積層を含む。このうち、タンタル層１４２はゲート電極１４全体の厚さの５割以上を占める。
【００２７】
上記半導体層１１にはチャネル領域１２を隔てて第２導電型（Ｎ型またはＰ型）の不純物拡散層１５が設けられている。また、ゲート電極１４の側部に耐酸化性膜１６の被覆があり、この耐酸化性膜１６を介して側壁絶縁膜１７が設けられている。ここでの耐酸化性膜１６は窒化シリコン膜、側壁絶縁膜１７は酸化シリコン膜とし、上記窒化シリコン膜よりも厚い。耐酸化性膜１６の窒化シリコン膜は、ゲート電極１４の実質部材であるタンタル層１４２の側部からの酸化を防止するために設けられており、だいたい１０〜５０ｎｍの厚さがあればよい。
【００２８】
上記ゲート電極１４及び側壁絶縁膜１７の領域を隔てて不純物拡散層１５上にソース／ドレインのコンタクト部としてのシリサイド層１８が設けられている。シリサイド層１８はニッケルシリサイド、コバルトシリサイド、チタンシリサイド、その他適当な高融点金属のシリサイドが採用できる。もちろん、ソース／ドレインのコンタクト部はシリサイド層以外の所定の不純物層で構成されることも考えられる。
【００２９】
上記第１実施形態によれば、ゲート電極１４の側壁絶縁膜１７が耐酸化性膜１６の被覆を介して設けられているので、ゲート電極１４の大部分を構成するタンタル層１４２の側部酸化を防止することができる。耐酸化性膜１６の窒化シリコン膜は薄く、ストレスは側壁絶縁膜１７の酸化シリコン膜によって緩和される。これにより、ゲート絶縁膜１３に電界強度の悪化など悪影響を及ぼすことはない。
【００３０】
図２〜図５は、それぞれ図１のＭＯＳＦＥＴにおける要部の製造方法を工程順に示す断面図である。
図２に示すように、第１導電型（Ｐ型またはＮ型）のシリコン半導体層１１に素子領域として必要なイオン注入を経てチャネル領域１２上にゲート絶縁膜（シリコン酸化膜またはシリコン窒化膜）１３を形成する。次に、このゲート絶縁膜１３上にスパッタ法により窒化タンタル層１４１、体心立方格子相のタンタル層１４２、窒化タンタル層１４３を順次連続的に成膜する。窒化タンタル層（１４１，１４３）は、例えばタンタルのターゲットを、キセノンガスを用いた窒素雰囲気中でスパッタして成膜する。また、タンタル層（１４２）は、上記タンタルのターゲットを、キセノンガスを用いスパッタして成膜する。次に、フォトリソグラフィ技術を用いてマスクパターン（図示せず）を形成し、マスクパターンに従ってエッチングすることにより、ゲート電極１４が形成される。
【００３１】
次に、図３に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　）法により窒化シリコン膜を成膜し、ゲート電極１４全体を１０〜５０ｎｍの厚さで被覆する。これにより、少なくともゲート電極１４の側部に耐酸化性膜１６が配される。その後、このゲート電極１４の領域をマスクにイオン注入を施し、ソース／ドレインに関係する第２導電型（Ｎ型またはＰ型）の不純物拡散層１５を設ける。なお、この不純物拡散層１５のイオン注入は、図２の構成のときに実施することも考えられる。
【００３２】
次に、図４に示すように、ＣＶＤ法を用いて、ゲート電極１４を覆うように耐酸化性膜１６上に酸化シリコン膜を厚く堆積する。その後、異方性のドライエッチングを経ることによりゲート電極１４の側部にのみ酸化シリコン膜を残し、側壁絶縁膜１７を形成する。
【００３３】
次に、図５に示すように、熱リン酸等のウェットエッチングにより、少なくとも側壁絶縁膜１７に覆われていないソース／ドレイン領域の耐酸化性膜１６を除去する。この工程の前後いずれかで、必要ならばゲート電極１４及び側壁絶縁膜１７の領域をマスクとした第２回目のソース／ドレインに関係する第２導電型の不純物イオン注入を行うようにする。その後、スパッタ法を利用してシリサイド化に適した所定の高融点金属層を成膜する。その後、シリサイド化のための熱処理等を経て、不純物拡散層１５上にシリサイド層１８が設けられる。これにより、前記図１に示すような構成を得る。
【００３４】
上記第１実施形態の方法によれば、ゲート電極１４全体を耐酸化性膜１６で被覆した上でゲート電極１４の実質的なサイドウォールスペーサである側壁絶縁膜１７を形成する。これにより、ゲート電極１４を構成する金属部材の側部酸化を防止することができる。また、耐酸化性膜１６形成のストレスは小さく、側壁絶縁膜１７によって緩和され、ゲート絶縁膜１３に悪影響を及ぼすことはない。
【００３５】
図６〜図９は、本発明の第２実施形態に係る半導体装置及びその製造方法の要部を工程順に示す断面図である。メタルゲートを有するＭＯＳＦＥＴに関する構成であり、第１実施形態と同様の箇所には図１，図２〜図５と同様の符号を付して説明は省略する。
【００３６】
この第２実施形態では、ゲート電極１４の金属部材積層に続いて、耐酸化性膜１６と同じ窒化シリコン膜でなる耐酸化性膜１６１を厚く堆積する。これにより、ゲート電極１４パターニング時のハードマスクを兼ね、ゲート電極１４最上層に予め耐酸化性膜１６１が配されている形態を実現する（図６）。後の図７〜図９の構成へ至る工程は、前記図３〜図５及び図１の構成へ至る工程と同様である。
【００３７】
上記第２実施形態の構成によれば、前記第１実施形態に比べて、ゲート電極１４上部にはより確実に耐酸化性膜１６が残留する形態となる。これにより、図８から図９の工程における、側壁絶縁膜１７に覆われていないソース／ドレイン領域の耐酸化性膜１６を除去するウェットエッチング工程において、ゲート電極１４の窒化タンタル層１４３はより確実に保護される。その他は、第１実施形態と同様であり、同様の作用、効果が得られる。
【００３８】
図１０〜図１３は、本発明の第３実施形態に係る半導体装置及びその製造方法の要部を工程順に示す断面図である。メタルゲートを有するＭＯＳＦＥＴに関する構成であり、第１実施形態と同様の箇所には図１，図２〜図５と同様の符号を付して説明する。
【００３９】
図１０に示すように、第１導電型（Ｐ型またはＮ型）のシリコン半導体層１１に素子領域として必要なイオン注入を経てチャネル領域１２上にゲート絶縁膜（シリコン酸化膜またはシリコン窒化膜）１３を形成する。次に、このゲート絶縁膜１３上にスパッタ法により窒化チタン層２４１、タングステン層２４２を積層する。窒化チタン層（２４１）は、例えばチタンのターゲットを、アルゴンガスを用いた窒素雰囲気中でスパッタして成膜する。また、タングステン層（２４２）は、ＣＶＤ法を利用して成膜する。次に、フォトリソグラフィ技術を用いてマスクパターン（図示せず）を形成し、マスクパターンに従ってエッチングすることにより、ゲート電極２４が形成される。
【００４０】
次に、図１１に示すように、ＣＶＤ法により窒化シリコン膜を成膜し、ゲート電極２４全体を１０〜５０ｎｍの厚さで被覆する。これにより、少なくともゲート電極２４の側部に耐酸化性膜１６が配される。その後、このゲート電極２４の領域をマスクにイオン注入を施し、ソース／ドレインに関係する第２導電型（Ｎ型またはＰ型）の不純物拡散層１５を設ける。なお、この不純物拡散層１５のイオン注入は、図１０の構成のときに実施することも考えられる。
【００４１】
次に、図１２に示すように、ＣＶＤ法を用いて、ゲート電極２４を覆うように耐酸化性膜１６上に酸化シリコン膜を厚く堆積する。その後、異方性のドライエッチングを経ることによりゲート電極２４の側部にのみ酸化シリコン膜を残し、側壁絶縁膜１７を形成する。
【００４２】
次に、図１３に示すように、熱リン酸等のウェットエッチングにより、少なくとも側壁絶縁膜１７に覆われていないソース／ドレイン領域の耐酸化性膜１６を除去する。この工程の前後いずれかで、必要ならばゲート電極２４及び側壁絶縁膜１７の領域をマスクとした第２回目のソース／ドレインに関係する第２導電型の不純物イオン注入を行うようにしてもよい。その後、スパッタ法を利用してシリサイド化に適した所定の遷移金属層を成膜する。その後、シリサイド化のための熱処理等を経て、不純物拡散層１５上にシリサイド層１８が設けられる。
【００４３】
上記第３実施形態及びその方法においても、第１実施形態及びその方法と同様の作用、効果が得られる。すなわち、ゲート電極２４全体を耐酸化性膜１６で被覆した上でゲート電極２４の実質的なサイドウォールスペーサである側壁絶縁膜１７を形成する。これにより、ゲート電極２４を構成する金属部材の側部酸化を防止することができる。また、耐酸化性膜１６形成のストレスは小さく、側壁絶縁膜１７によって緩和され、ゲート絶縁膜１３に悪影響を及ぼすことはない。
【００４４】
なお、ゲート電極２４を構成する窒化チタン層２４１は、ゲート絶縁膜（シリコン酸化膜またはシリコン窒化膜）１３をタングステン層２４２形成時に用いられるガス（Ｆを含むガス）に晒されないようにするバリア金属として用いられる。しかし、これに限らず他の耐酸化性の金属部材を用いてもよい。また、ゲート電極の主たる金属部材についてもタングステン層２４２に限らず、モリブデン層など他の金属部材を用いることが考えられる。
【００４５】
図１４〜図１７は、本発明の第４実施形態に係る半導体装置及びその製造方法の要部を工程順に示す断面図である。メタルゲートを有するＭＯＳＦＥＴに関する構成であり、第３実施形態と同様の箇所には図１０〜図１３と同様の符号を付して説明は省略する。
【００４６】
この第４実施形態では、ゲート電極２４の金属部材積層に続いて、第２実施形態と同様に、耐酸化性膜１６と同じ窒化シリコン膜でなる耐酸化性膜１６１を厚く堆積する。これにより、ゲート電極２４パターニング時のハードマスクを兼ね、ゲート電極２４最上層に予め耐酸化性膜１６１が配されている形態を実現する（図１４）。後の図１５〜図１７の構成へ至る工程は、前記図１０〜図１３の構成へ至る工程と同様である。
【００４７】
上記第４実施形態の構成によれば、前記第３実施形態に比べて、ゲート電極２４上部にはより確実に耐酸化性膜１６が残留する形態となる。これにより、図１６から図１７の工程における、側壁絶縁膜１７に覆われていないソース／ドレイン領域の耐酸化性膜１６を除去するウェットエッチング工程において、ゲート電極２４のタングステン層２４２はより確実に保護される。その他は、第３実施形態と同様であり、同様の作用、効果が得られる。
【００４８】
図１８〜図２０は、本発明の第５実施形態に係る半導体装置及びその製造方法の要部を工程順に示す断面図である。ＭＯＳＦＥＴに関する構成であり、第１実施形態と同様の箇所には図１，図２〜図５と同様の符号を付して説明する。
【００４９】
図１８に示すように、第１導電型（Ｐ型またはＮ型）のシリコン半導体層１１に素子領域として必要なイオン注入を経てチャネル領域１２上にゲート絶縁膜（シリコン酸化膜またはシリコン窒化膜）１３を形成する。次に、このゲート絶縁膜１３上にスパッタ法により窒化タンタル層１４１、体心立方格子相のタンタル層１４２を積層する。次に、フォトリソグラフィ技術を用いてマスクパターン（図示せず）を形成し、マスクパターンに従ってエッチングすることにより、ゲート電極３４が形成される。
【００５０】
次に、図１９に示すように、窒素雰囲気でゲート電極３４を窒化する。これにより、ゲート電極３４は１０〜３０ｎｍの厚さの窒化タンタルでなる耐酸化性膜３６で被覆された形態となる。この窒化工程は、その他窒素ラジカル反応を用いたアニール等を用いることもできる。その後、このゲート電極３４の領域をマスクにイオン注入を施し、ソース／ドレインに関係する第２導電型（Ｎ型またはＰ型）の不純物拡散層１５を設ける。なお、この不純物拡散層１５のイオン注入は、図１８の構成のときに実施することも考えられる。
【００５１】
次に、図２０に示すように、ＣＶＤ法を用いて、ゲート電極３４を覆うように窒化タンタルの耐酸化性膜３６上に酸化シリコン膜を厚く堆積する。その後、異方性のドライエッチングを経ることによりゲート電極３４の側部にのみ酸化シリコン膜を残し、側壁絶縁膜１７を形成する。その後、必要ならばゲート電極３４及び側壁絶縁膜１７の領域をマスクとした第２回目のソース／ドレインに関係する第２導電型の不純物イオン注入を行う。次に、スパッタ法を利用してシリサイド化に適した所定の遷移金属層を成膜する。その後、シリサイド化のための熱処理等を経て、不純物拡散層１５上にシリサイド層１８が設けられる。
【００５２】
上記第５実施形態及びその方法によれば、ゲート電極３４の金属部材の酸化を防止する耐酸化性膜３６として導電膜の窒化タンタルを配した。耐酸化性膜１６として絶縁膜の窒化シリコン膜を利用した前記第１〜第４実施形態に比べてウェットエッチの工程が削減でき、より高信頼性の低抵抗ゲート電極の製造が期待できる。
【００５３】
【発明の効果】
以上説明したように本発明によれば、ゲート電極の側壁絶縁膜が耐酸化性膜の被覆を介して設けられているので、ゲート電極を構成する金属部材の側部酸化を防止することができる。また、耐酸化性膜のストレスは側壁絶縁膜によって緩和され、ゲート絶縁膜に悪影響を及ぼすことはない。この結果、ゲート絶縁膜の劣化の懸念なく、信頼性ある低抵抗のメタルゲートトランジスタを実現する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の要部を示す断面図である。
【図２】図１の構成における要部の製造方法を工程順に示す第１の断面図である。
【図３】図２に続く第２の断面図である。
【図４】図３に続く第３の断面図である。
【図５】図４に続く第４の断面図である。
【図６】本発明の第２実施形態に係る半導体装置及びその製造方法の要部を工程順に示す第１の断面図である。
【図７】図６に続く第２の断面図である。
【図８】図７に続く第３の断面図である。
【図９】図８に続く第４の断面図である。
【図１０】本発明の第３実施形態に係る半導体装置及びその製造方法の要部を工程順に示す第１の断面図である。
【図１１】図１０に続く第２の断面図である。
【図１２】図１１に続く第３の断面図である。
【図１３】図１２に続く第４の断面図である。
【図１４】本発明の第４実施形態に係る半導体装置及びその製造方法の要部を工程順に示す断面図である。
【図１５】図１４に続く第１の断面図である。
【図１６】図１５に続く第２の断面図である。
【図１７】図１６に続く第３の断面図である。
【図１８】本発明の第５実施形態に係る半導体装置及びその製造方法の要部を工程順に示す第１の断面図である。
【図１９】図１８に続く第２の断面図である。
【図２０】図１９に続く第３の断面図である。
【符号の説明】
１１…半導体層
１２…チャネル領域
１３…ゲート絶縁膜
１４，２４，３４…ゲート電極
１４１，１４３…窒化タンタル層
１４２…タンタル層
１５…不純物拡散層
１６，１６１，３６…耐酸化性膜
１７…側壁絶縁膜
１８…シリサイド層
２４１…窒化チタン層
２４２…タングステン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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