(57)【要約】【課題】８００ＭＨｚ以上の高周波回路においてモノリシックキャパシタのＱ値を向上し、挿入損失を低減することのできる技術を提供する。【解決手段】下部電極４、容量絶縁膜５および上部電極６からなるキャパシタＣ１の周りに、上部電極６と下部電極４との間を囲む壁状のガードＧ１（タングステンコンタクト８、プラグ７、下部電極４と同一層の金属層４ａ、プラグ１１および上部電極６と同一層の金属層６ａ）を配置し、打ち抜き層９を介して半導体基板１に接続してガードＧ１をＧＮＤ電位とする。これにより、上下電極間から漏れる輻射電力が抑えられるので、輻射損失が小さくなり、Ｑ値を向上することができ、また挿入損失を低減することができる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
同一半導体基板上に下部電極、容量絶縁膜および上部電極からなるモノリシックキャパシタとモノリシックインダクタとを有する半導体装置であって、
前記モノリシックキャパシタの側面部に絶縁層を挟んで前記上部電極と前記下部電極との間を囲む第１の導電層が配置され、前記モノリシックインダクタの側面部に絶縁層を挟んで第２の導電層が配置されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第１の導電層をＧＮＤ電位とすることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記第１の導電層は、前記モノリシックキャパシタの側面部を囲む連続体であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記第１の導電層は、前記モノリシックキャパシタの下部電極と接続していることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記第１の導電層は壁状の構造をなすことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記第１の導電層は複数の柱からなる構造をなすことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、前記柱は円柱であることを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置において、前記柱は千鳥配置されていることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記半導体基板はシリコンからなることを特徴とする半導体装置。
【請求項１０】
同一半導体基板上に下部電極、容量絶縁膜および上部電極からなるモノリシックキャパシタを備えた８００ＭＨｚ以上の高周波回路を有する半導体装置であって、
前記モノリシックキャパシタの側面部に絶縁層を挟んで前記上部電極と前記下部電極との間を囲む第１の導電層が配置されていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、前記半導体基板上にモノリシックインダクタを有し、前記モノリシックインダクタの側面部に絶縁層を挟んで第２の導電層が配置されていることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、前記第１の導電層をＧＮＤ電位とすることを特徴とする半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、前記半導体基板はシリコンからなることを特徴とする半導体装置。
【請求項１４】
同一半導体基板上に下部電極、容量絶縁膜および上部電極からなるモノリシックキャパシタとモノリシックインダクタとを有し、前記モノリシックキャパシタと前記モノリシックインダクタとがモノリシックマイクロ波集積回路の一部を構成することを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、前記半導体基板はシリコンからなることを特徴とする半導体装置。
【請求項１６】
請求項１４記載の半導体装置において、前記モノリシックキャパシタは整合回路に用いられることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、前記モノリシックキャパシタの側面部に絶縁層を挟んで前記上部電極と前記下部電極との間を囲む第１の導電層が配置されていることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、前記モノリシックインダクタの側面部に絶縁層を挟んで第２の導電層が配置されていることを特徴とする半導体装置。
【請求項１９】
請求項１７記載の半導体装置において、前記半導体基板上にトランジスタを有することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、半導体基板上に能動素子および受動素子を一体に形成した集積回路、例えばＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ  Ｍｉｃｒｏｗａｖｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：モノリシックマイクロ波集積回路）に適用して有効な技術に関する。
【０００２】
【従来の技術】
従来、携帯電話の送信用アンプに用いられている高周波パワーアンプモジュールは、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などの能動素子を１つの半導体チップで構成し、受動素子（例えば、キャパシタ、インダクタ、抵抗などの集中定数素子やマイクロストリップ線路などの分布定数回路）を半導体チップとは別にモジュール基板に搭載しこれを構成している。しかしながら、このような外付け部品を多数使用するモジュールは小型化が難しく、携帯電話の小型化への要求に対応することができない。
【０００３】
そこで、１つの半導体チップ内に能動素子と受動素子とが形成された集積回路をモジュールに用いる検討が行われている。
【０００４】
例えば、アナログ回路用容量素子の小面積化を図る半導体集積回路を提供し、それを用いたアナログ・デジタル混在半導体回路の高速化を図る技術が開示されている（例えば、特許文献１参照）。
【０００５】
また、能動素子と受動素子とを同一半導体基板上に形成した半導体集積回路において、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）キャパシタの上下電極間の絶縁不良を回避できる技術が提案されている（例えば、特許文献２参照）。
【０００６】
【特許文献１】
特開平８−３１６４１５号公報
【０００７】
【特許文献２】
特開平１１−５４７０６号公報
【０００８】
【発明が解決しようとする課題】
例えばＬＣ共振回路のＱ（Ｑｕａｌｉｔｙ  Ｆａｃｔｏｒ）値はインダクタのＱ値とキャパシタのＱ値とから決まるため、インダクタおよびキャパシタのＱ値が高いほど共振回路のＱ値は高くなり、共振器としての性能が良くなる。すなわち、低周波、高周波にかかわらず回路を構成する素子が高いＱ値を持つことは重要である。なお、Ｑ値は、一般に式（１）で表される。
【０００９】
式（１）  １／Ｑｏ＝１／Ｑｃ＋１／Ｑｅ＋１／Ｑｕ＋１／Ｑｒ
ここでＱｅは誘電体に基づくもの、Ｑｕは磁性体に基づくものである。誘電体の誘電率εおよび磁性体の透磁率μは、ＤＣ回路や低周波回路では複素数として扱われないが、高周波回路では複素数ε＝ε’−ｊε”、μ＝μ’−ｊμ”として扱われることから、Ｑｅ＝ε’／ε”、Ｑｕ＝μ’／μ”と定義される。またＱｃは導体損失に基づくもの、Ｑｒは輻射電力に基づくものであり、Ｑｃ＝ωＷｔ／Ｐｃ、Ｑｒ＝ωＷｔ／Ｐｒと定義される。ωは電気角、Ｗｔはリアクティブエネルギーの時間平均値、Ｐｃは導体損失により失われる電力、Ｐｒは自由空間に輻射される輻射電力により失われる電力である。Ｑｏは全体のＱ値である。なお、それぞれのＱの定義は与えられた構造の形態によって異なるが、上記したそれぞれのＱは最も一般的な定義を示している。
【００１０】
また、素子単体のＱ値は損失ｔａｎδの逆数であることから、式（１）は式（２）で表すことができる。
【００１１】
式（２）  ｔａｎδｏ＝ｔａｎδｃ＋ｔａｎδｅ＋ｔａｎδｕ＋ｔａｎδｒ
ここで、ｔａｎδｏは全損失（１／Ｑｏ）、ｔａｎδｃは導体（電極）に基づく損失（１／Ｑｃ）、ｔａｎδｅは媒質（電極間の媒質）の誘電体に基づく損失（１／Ｑｅ）、ｔａｎδｕは媒質（電極間の媒質）の磁性体に基づく損失（１／Ｑｕ）、ｔａｎδｒは電極から輻射される輻射電力に基づく損失（１／Ｑｒ）である。
【００１２】
ところで、半導体基板上に能動素子と受動素子とが一体に形成された集積回路に使用されるモノリシックキャパシタとして、一般に絶縁体層を金属電極で挟んだ平行平板構造のＭＩＭキャパシタが用いられている。
【００１３】
しかしながら、上記ＭＩＭ構造のモノリシックキャパシタについて本発明者が検討したところ、以下の問題点が明らかとなった。
【００１４】
すなわち、モノリシックキャパシタは、直流回路や低周波回路では集中定数回路となるが、８００ＭＨｚ以上の高周波回路では分布定数回路としての要素が顕著となる。このため、８００ＭＨｚ以上の高周波回路にモノリシックキャパシタを用いた場合、式（２）に示す電極から輻射される輻射電力に基づく損失ｔａｎδｒ、いわゆる輻射損失がモノリシックキャパシタを取り囲む状態に大きく影響されるようになり、周波数が高くなるに従って輻射損失へ与える影響は大きくなる。例えば、モノリシックキャパシタの上下電極間で発生した電束や電界が外側に引っ張られて、相対的に大きい輻射損失が発生するようになる。輻射損失が大きくなると、モノリシックキャパシタのＱ値が小さくなり、また不要な結合や挿入損失などの問題が生じてしまう。
【００１５】
本発明の目的は、８００ＭＨｚ以上の高周波回路においてモノリシックキャパシタのＱ値を向上することのできる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明は、同一半導体基板上に下部電極、容量絶縁膜および上部電極からなるモノリシックキャパシタとモノリシックインダクタとを有する半導体装置において、上記モノリシックキャパシタの側面部に絶縁層を挟んで上部電極と下部電極との間を囲む第１の導電層が配置され、上記モノリシックインダクタの側面部に絶縁層を挟んで第２の導電層が配置されるものである。
【００１９】
本発明は、同一半導体基板上に下部電極、容量絶縁膜および上部電極からなるモノリシックキャパシタを備えた８００ＭＨｚ以上の高周波回路を有する半導体装置において、上記モノリシックキャパシタの側面部に絶縁層を挟んで上部電極と下部電極との間を囲む第１の導電層が配置されるものである。
【００２０】
本発明は、同一半導体基板上に下部電極、容量絶縁膜および上部電極からなるモノリシックキャパシタとモノリシックインダクタとを有する半導体装置において、上記モノリシックキャパシタと上記モノリシックインダクタとがモノリシックマイクロ波集積回路の一部を構成し、上記モノリシックキャパシタの側面部に絶縁層を挟んで上部電極と下部電極との間を囲む第１の導電層が配置され、上記モノリシックインダクタの側面部に絶縁層を挟んで第２の導電層が配置されるものである。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
図１は、本実施の形態１である１ポート構成のモノリシックキャパシタを示す半導体基板の要部平面図および要部断面図である。図１（ａ）は、モノリシックキャパシタの要部平面図、図１（ｂ）は、同図（ａ）のＡ−Ａ’線におけるモノリシックキャパシタの要部断面図である。
【００２３】
１ポート構成のキャパシタＣ１は、半導体基板１に形成されたエピ層２上のＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜３に囲まれた領域に形成され、下部電極４、容量絶縁膜５および上部電極６によって構成されたＭＩＭ構造をなしている。下部電極４は金属膜、例えばアルミニウム（Ａｌ）合金膜からなり、プラグ７、タングステン（Ｗ）コンタクト８および打ち抜き層９を介して半導体基板１に接続されてＧＮＤ電位となる。上部電極６は金属膜、例えばアルミニウム合金膜からなり、引き出し電極１０（上部電極６と同一層）によって上部電極６に電圧が印加される。容量絶縁膜５は、例えばシリコン酸化膜、シリコン窒化膜またはシリコン窒化酸化膜などにより構成される。
【００２４】
さらに、キャパシタＣ１の側面部を取り囲むように絶縁膜ＩＳＯを介して連続した壁状のガードＧ１が配置されている。ガードＧ１は導電性の材料からなり、例えばタングステンコンタクト８、プラグ７、下部電極４と同一層の金属層４ａ、プラグ１１および上部電極６と同一層の金属層６ａを下から順に積層して構成され、打ち抜き層９を介して半導体基板１に接続されてＧＮＤ電位となる。なお、引き出し電極１０とガードＧ１とが接触しないように、引き出し電極１０が形成される領域では、ガードＧ１の一部を構成する金属層６ａおよびプラグ１１を形成しない。
【００２５】
ガードＧ１は、キャパシタＣ１の側面部に上部電極６と下部電極４との間を囲んで配置されており、ガードＧ１の幅Ｗは任意に選ぶことかできるが、ガードＧ１とキャパシタＣ１との距離ｄは２０μｍ以内が望ましい。また、ガードＧ１は、打ち抜き層９によって半導体基板１に接続されるが、ガードＧ１の全てに連続した打ち抜き層９を設けても良く、あるいはガードＧ１の一部または数ヶ所に打ち抜き層９を設けても良い。
【００２６】
なお、ガードＧ１を打ち抜き層９を介してＧＮＤ電位である半導体基板１に接続することによってガードＧ１を接地したが、絶縁膜ＩＳＯの表面に達するガードＧ１を形成し、これに接続して形成されるパッド電極を介してガードＧ１を接地してもよい。
【００２７】
キャパシタＣ１は上部電極６と下部電極４との間に誘電体としてシリコン酸化膜またはシリコン窒化膜などからなる容量絶縁膜５を使って容量値を得ているが、シリコン酸化膜の誘電率は約４、シリコン窒化膜の誘電率は約７であり、これらの容量絶縁膜５の誘電率は、半導体基板１またはエピ層２の誘電率（約１２）と比して小さい。このため、上下電極間で発生した電束や電界が上下電極間から外側に引っ張られて輻射損失が発生し、キャパシタＣ１のＱ値が小さくなる。さらに、複数のキャパシタＣ１を接近させて配置すると、上下電極間から漏洩した電界によって、隣接するキャパシタＣ１間で不要な結合が生じてしまう。
【００２８】
しかし、キャパシタＣ１の周りをガードＧ１で囲むことにより、上下電極間から漏れる輻射電力が抑えられるので、輻射損失が小さくなり、Ｑ値を向上することができる。さらに、隣接するキャパシタＣ１間での不要な結合を防ぐことができ、また挿入損失を低減することができる。
【００２９】
図２は、本実施の形態１である２ポート構成のモノリシックキャパシタを示す半導体基板の要部平面図および要部断面図である。図２（ａ）は、モノリシックキャパシタの要部平面図、図２（ｂ）は、同図（ａ）のＢ−Ｂ’線におけるモノリシックキャパシタの要部断面図である。
【００３０】
２ポート構成のキャパシタＣ２は、半導体基板１に形成されたＬＯＣＯＳ酸化膜３の上方に形成され、下部電極４、容量絶縁膜５および上部電極６によって構成されたＭＩＭ構造をなしている。下部電極４は金属膜、例えばアルミニウム合金膜からなり、引き出し電極１２（下部電極４と同一層）によって下部電極４に電圧が印加される。上部電極６は金属膜、例えばアルミニウム合金膜からなり、引き出し電極１０（上部電極６と同一層）によって上部電極６に電圧が印加される。
【００３１】
さらに、キャパシタＣ２の側面部を取り囲む連続した壁状のガードＧ２が絶縁膜ＩＳＯを介して配置されている。ガードＧ２は、前記ガードＧ１と同様であり、例えばタングステンコンタクト８、プラグ７、下部電極４と同一層の金属層４ａ、プラグ１１および上部電極６と同一層の金属層６ａを下から順に積層して構成され、打ち抜き層９を介して半導体基板１に接続されてＧＮＤ電位となる。なお、引き出し電極１０とガードＧ２とが接触しないように、引き出し電極１０が形成される領域では、ガードＧ２の一部を構成する金属層６ａおよびプラグ１１を形成しない。また、引き出し電極１２とガードＧ２とが接触しないように、引き出し電極１２が形成される領域では、ガードＧ２の一部を構成するプラグ１１、金属層４ａおよびプラグ７を形成しない。
【００３２】
２ポート構成のキャパシタＣ２においては、ガードＧ２を設けない場合と比べて、Ｑ値は若干の向上に止まるが、前記１ポート構成のキャパシタＣ１と同様に、隣接するキャパシタＣ２間での不要な結合を防ぐことができ、また挿入損失を低減することができる。
【００３３】
次に、前記２ポート構成のキャパシタＣ２の製造方法を図３〜図７を用いて工程順に説明する。
【００３４】
まず、図３（ａ）に示すように、例えばエピ層２が形成されたｐ型のシリコン単結晶からなる半導体基板１を用意する。続いて、エピ層２の表面に素子分離用のＬＯＣＯＳ酸化膜３を周知の方法で形成した後、エピ層２の上層にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法でシリコン酸化膜１３を堆積する。
【００３５】
次に、図３（ｂ）に示すように、レジストパターンをマスクとしてガードＧ２が形成される領域のシリコン酸化膜１３をエッチングした後、さらにエピ層２および半導体基板１をエッチングして、エピ層２および半導体基板１に溝１３ａを形成する。続いて、この溝１３ａにｐ型不純物、例えばボロンが添加されたシリコン多結晶膜を埋め込むことによって、ガードＧ２が形成される領域のエピ層２および半導体基板１に打ち抜き層９を形成する。
【００３６】
次に、図４（ａ）に示すように、シリコン酸化膜１３の上層にタングステン膜を、例えばスパッタ法で堆積した後、タングステン膜をエッチバックすることによって、打ち抜き層９上のシリコン酸化膜１３に囲まれた領域に、打ち抜き層９と接してガードＧ２の一部として機能するタングステンコンタクト８を形成する。
【００３７】
次に、図４（ｂ）に示すように、シリコン酸化膜１３の上層にシリコン酸化膜１４を、例えばＣＶＤ法で堆積した後、レジストパターンをマスクとしたエッチングにより、タングステンコンタクト８上のシリコン酸化膜１４を除去する。続いて、ガードＧ２の一部として機能するプラグ７をタングステンコンタクト８に接して形成する。プラグ７は、例えばアルミニウム合金膜からなる金属膜によって構成される。
【００３８】
次いで、シリコン酸化膜１４の上層に金属膜、例えばアルミニウム合金膜を、例えばスパッタ法で堆積した後、この金属膜をレジストパターンをマスクとしてエッチングし、キャパシタＣ２の下部電極４およびプラグ７に接してガードＧ２の一部として機能する金属層４ａを形成する。
【００３９】
次に、図５（ａ）に示すように、下部電極４および金属層４ａの上層にシリコン酸化膜１５を、例えばＣＶＤ法で堆積した後、図５（ｂ）に示すように、レジストパターンをマスクとしたエッチングにより、下部電極４および金属層４ａ上のシリコン酸化膜１５を除去する。
【００４０】
次に、図６（ａ）に示すように、ガードＧ２の一部として機能するプラグ１１を金属層４ａに接して形成した後、下部電極４上に容量絶縁膜５、例えばシリコン酸化膜またはシリコン窒化膜を形成する。プラグ１１は、例えばアルミニウム合金膜からなる金属膜によって構成される。
【００４１】
次に、図６（ｂ）に示すように、シリコン酸化膜１５の上層に金属膜、例えばアルミニウム合金膜を、例えばスパッタ法で堆積した後、この金属膜をレジストパターンをマスクとしてエッチングし、容量絶縁膜５上にキャパシタＣ２の上部電極６およびプラグ１１に接してガードＧ２の一部として機能する金属層６ａを形成する。
【００４２】
その後、図７に示すように、上部電極６および金属層６ａ上にシリコン酸化膜１６を堆積して、キャパシタＣ２が略完成する。
【００４３】
図８は、本実施の形態１であるモジュール回路図の一例である。
【００４４】
このモジュール回路はＲＦパワーアンプモジュールのＧＳＭ／ＤＣＳ３段アンプの一例であり、アンプ１７、入力整合回路１８、１−２段間整合回路１９ａ、２−３段間整合回路１９ｂ、出力整合回路２０および幾つかの電源ライン用容量などが形成されている。整合回路で使用されているマイクロストリップ線路はインダクタや配線で置き換えても良い。また、電源ライン用容量は電源の安定化または高調波の制御を行う機能を有する。
【００４５】
整合用のキャパシタは入力整合回路１８および段間整合回路１９ａ，１９ｂで使用されるので、３段アンプ構成をした場合は、信号線に対し直列に入るキャパシタの数は３個となる。このキャパシタにＱ値が相対的に大きい本発明のモノリシックキャパシタを適用することによって、キャパシタのＱ値が仮に３０％向上したとすると、キャパシタにおける信号の通過損失は０．２ｄＢ程度良くなり、出力などの他の条件が一定であれば、上記３個のキャパシタにより効率は１％程度向上する。また、高周波制御用のＬＣフィルタにＱ値の高い本発明のモノリシックキャパシタを用いると、ＬＣフィルタの選択度が高くなり基本周波数の減衰が抑えられて、１％程度の効率向上に繋がると考えられる。これらのことから、本発明のモノリシックキャパシタを用いることにより、アンプモジュールの総合効率が２％程度向上すると推測できる。
【００４６】
また、モジュールのキャパシタに、不要な結合や挿入損失が相対的に小さい本発明のモノリシックキャパシタを用いることによって、電界効果トランジスタなどの能動素子が形成された半導体チップにキャパシタが取り込みやすくなり、キャパシタを内蔵するＳｉ−ＭＭＩＣを用いたモジュールを形成することができる。Ｓｉ−ＭＭＩＣに搭載される回路の一例を、図中の破線で囲んだ領域に示す。キャパシタを能動素子が形成された半導体チップに取り込み、外付けのチップ部品を削減することによってアンプモジュールの小型化が実現でき、コストを下げることができる。
【００４７】
図９は、アンプモジュールにおける総合効率の向上率とキャパシタのＱ値の向上率との関係を示すシミュレーション結果のグラフ図である。
【００４８】
キャパシタのＱ値が３０％、６０％、１００％向上した場合、アンプモジュールの総合効率はそれぞれ１．９％、２．５％、３．２％向上しており、キャパシタのＱ値の向上率が大きくなるに従い、アンプモジュールの総合効率も高くなることがわかる。
【００４９】
図１０は、本実施の形態１であるモノリシックキャパシタおよびモノリシックインダクタを内蔵するＳｉ−ＭＭＩＣの一部を示すチップ平面図である。なお、図中、２１は電界効果トランジスタ、２２はモノリシックキャパシタ、２３はモノリシックインダクタ、２４はダイオード、２５はパッド、２６は配線を示す。
【００５０】
ガードを設けない従来のモノリシックキャパシタをＳｉ−ＭＭＩＣに搭載した場合、近接素子間で相互に及ぼす影響を減少させるためには、隣接するモノリシックキャパシタ間の距離を５０μｍ程度、モノリシックキャパシタと他の素子との距離を２０μｍ程度とする必要がある。
【００５１】
しかし、本発明のモノリシックキャパシタ２２では、モノリシックキャパシタ２２の周りにガード２２ａを設けているので、隣接するモノリシックキャパシタ２２間の距離およびモノリシックキャパシタ２２と他の素子との距離を従来よりも小さくすることができる。すなわち、モノリシックキャパシタ２２とガード２２ａとの距離は両者が接触しない距離、例えば１０μｍと設定でき、ガード２２ａの幅は製造工程における最小加工寸法、例えば５μｍと設定できる。従って、本発明のモノリシックキャパシタ２２を適用したＳｉ−ＭＭＩＣでは、モノリシックキャパシタ２２間の距離は２５（＝１０＋５＋１０）μｍとなり、従来の約１／２とすることができる。従って、ガード２２ａの設置は、Ｓｉ−ＭＭＩＣの小型化にも寄与することができる。
【００５２】
また、モノリシックインダクタ２３の周りにもガード２３ａを設けており、隣接する回路との不要な磁気的結合を低減することができる。
【００５３】
図１１は、インダクタにおけるガードの必要性を説明するためのインダクタの概略図である。
【００５４】
モノリシックインダクタ２３の近辺に配線２６を配置すると、モノリシックインダクタ２３から発生する磁束が配線２６との間に磁気的結合を生み、磁気的結合によって配線２６のインダクタンスが変化し、配線２６のインピーダンスも変化する。インピーダンスが変化すると電界効果トランジスタ２１が期待した性能を発揮しなくなり、また、相互にノイズなどの不要なものを伝え合ってしまう。このような磁気的結合を防止するために、モノリシックインダクタ２３の周りにシールド２３ａを設置することが望ましい。
【００５５】
図１２は、本実施の形態１であるモノリシックキャパシタおよびモノリシックインダクタを内蔵するＳｉ−ＭＭＩＣの一部を示す半導体基板の要部断面図である。図には、２ポート構成のモノリシックキャパシタ、電界効果トランジスタ（ＦＥＴ）およびモノリシックインダクタを示している。
【００５６】
２ポート構成のキャパシタＣは、半導体基板１に形成されたＬＯＣＯＳ酸化膜３の上方に形成されており、下部電極４は第１層の配線Ｌ１、上部電極６は第２層の配線Ｌ２によって構成される。第１および第２層の配線Ｌ１，Ｌ２は、例えばアルミニウム合金膜からなる。
【００５７】
さらに、キャパシタＣを取り囲むように配置されたガードＧＣは、タングステンコンタクト８、プラグ７、第１層の配線Ｌ１で構成される金属層Ｌ１ａ（下部電極４と同一層）、プラグ１１および第２層の配線Ｌ２で構成される金属層Ｌ２ａ（上部電極６と同一層）を下から順に積層して構成され、打ち抜き層９を介して半導体基板１に接続されている。プラグ７，１１は、例えばアルミニウム合金膜からなり、打ち抜き層９は、例えば高濃度のｐ型不純物が添加されたシリコン多結晶膜からなる。
【００５８】
電界効果トランジスタＴｒは、エピ層２に形成されたＬＯＣＯＳ酸化膜３に囲まれた活性領域に形成されている。エピ層２の表面に一対のドレインが形成されており、一方のドレインは低不純物濃度のｎ−型半導体領域２７と高不純物濃度のｎ＋型半導体領域２８とによって構成され、他方のドレインはｐ型半導体領域２９に囲まれたｎ＋型半導体領域２８によって構成されている。また図示はしないが、半導体基板１の裏面にソースが形成されている。
【００５９】
ｎ−型半導体領域２７およびｎ＋型半導体領域２８で囲まれたエピ層２の上にはシリコン酸化膜でゲート絶縁膜３０が構成されている。さらに、その上にはシリコン多結晶膜からなるゲート電極３１が設けられている。ゲート電極材料のシリコン多結晶膜にはｎ型不純物、例えばリンが導入されている。また、ゲート電極３１の上部には、ガードＧＣの一部を構成するタングステンコンタクト８と同じタングステンコンタクト８が積層されている。
【００６０】
インダクタＬは、半導体基板１に形成されたＬＯＣＯＳ酸化膜３の上方に形成されており、第２層の配線Ｌ２と第３層の配線Ｌ３とによって構成される。第３層の配線Ｌ３は、例えばアルミニウム合金膜からなる。
【００６１】
さらに、インダクタＬを取り囲むように配置されたガードＧＬは、タングステンコンタクト８、プラグ７、第１層の配線Ｌ１で構成される金属層Ｌ１ａ、プラグ１１、第２層の配線Ｌ２で構成される金属層Ｌ２ａ、プラグ３２および第３層の配線Ｌ３で構成される金属層Ｌ３ａを下から順に積層して構成され、打ち抜き層９を介して半導体基板１に接続されている。
【００６２】
なお、図１２に示したＳｉ−ＭＭＩＣでは、キャパシタＣを第１層の配線Ｌ１および第２層の配線Ｌ２で構成し、インダクタＬを第２層の配線Ｌ２および第３層の配線Ｌ３で構成したが、例えばキャパシタＣを第２層の配線Ｌ２および第３層の配線Ｌ３で構成し、インダクタＬを第１層の配線Ｌ１および第２層の配線Ｌ２で構成してもよい。すなわちキャパシタＣおよびインダクタＬの電極は、連続した２層の配線を用いればよい。キャパシタＣを第２層の配線Ｌ２および第３層の配線Ｌ３で構成した場合は、キャパシタＣを取り囲むガードＧＣは、タングステンコンタクト８、プラグ７、第１層の配線Ｌ１で構成される金属層Ｌ１ａ、プラグ１１、第２層の配線Ｌ２で構成される金属層Ｌ２ａ、プラグ３２および第３層の配線Ｌ３で構成される金属層Ｌ３ａからなる積層膜となる。また、インダクタＬを第１層の配線Ｌ１および第２層の配線Ｌ２で構成した場合は、インダクタＬを取り囲むガードＧＬは、タングステンコンタクト８、プラグ７、第１層の配線Ｌ１で構成される金属層Ｌ１ａ、プラグ１１および第２層の配線Ｌ２で構成される金属層Ｌ２ａからなる積層膜となる。
【００６３】
次に、前記図１２に示したＳｉ−ＭＭＩＣの製造方法を図１３〜図１７を用いて工程順に説明する。
【００６４】
まず、図１３に示すように、例えばエピ層２が形成されたｐ型のシリコン単結晶からなる半導体基板１を用意する。続いて、エピ層２の上層にＣＶＤ法でシリコン酸化膜１３を堆積した後、レジストパターンをマスクとしてキャパシタＣのガードＧＣとインダクタＬのガードＧＬが形成される領域のシリコン酸化膜１３をエッチングし、さらにエピ層２および半導体基板１をエッチングして、エピ層２および半導体基板１に溝１３ａを形成する。
【００６５】
次いで、エピ層２の上層にｐ型不純物、例えばボロンが添加されたシリコン多結晶膜を、例えばＣＶＤ法で堆積した後、このシリコン多結晶膜をエッチバックすることにより、溝１３ａの内部にシリコン多結晶膜を埋め込み、ガードＧＣ，ＧＬが形成される領域に打ち抜き層９を形成する。次に、キャパシタ形成領域、インダクタ形成領域および素子分離領域（図示せず）のエピ層２の表面に、素子分離用のＬＯＣＯＳ酸化膜３を周知の方法で形成した後、電界効果トランジスタ形成領域の一部にｐ型半導体領域２９を形成するためのｐ型不純物、例えばボロンをイオン注入する。
【００６６】
次に、図１４に示すように、シリコン酸化膜１３を除去し、エピ層２の表面を洗浄した後、半導体基板１に熱酸化処理を施して、エピ層２の表面にゲート絶縁膜３０を形成する。続いて、ＣＶＤ法でｎ型不純物、例えばリンが添加されたシリコン多結晶膜を堆積した後、レジストパターンをマスクとしてこのシリコン多結晶膜をエッチングし、シリコン多結晶膜からなるゲート電極３１を形成する。
【００６７】
その後、レジストパターンおよびゲート電極３１をマスクとしてエピ層２にｎ型不純物、例えばヒ素（Ａｓ）をイオン注入し、ゲート電極３１の片側のエピ層２にドレインの一部を構成する低不純物濃度のｎ−型半導体領域２７を形成する。続いて、レジストパターンおよびゲート電極３１をマスクとしてエピ層２およびｐ型半導体領域２９にｎ型不純物、例えばヒ素をイオン注入し、ゲート電極３１の両側のエピ層２およびｐ型半導体領域２９にドレインの他の一部を構成する高不純物濃度のｎ＋型半導体領域２８を形成する。さらに、図示はしないが、半導体基板１の裏面にｎ型不純物をイオン注入して、ソースを構成するｎ型半導体領域を形成する。
【００６８】
次に、図１５に示すように、半導体基板１上に厚さ１μｍ程度のシリコン酸化膜を堆積した後、レジストパターンをマスクとしてシリコン酸化膜をエッチング法で加工することにより、ガードＧＣ，ＧＬが形成される領域の打ち抜き層９上、電界効果トランジスタＴｒのゲート電極３１上、電界効果トランジスタＴｒのドレインの一部を構成するｎ＋型半導体領域２８上にコンタクト３３を形成する。
【００６９】
続いて、シリコン酸化膜１３の上層にタングステン膜を、例えばスパッタ法で堆積した後、タングステン膜をエッチバックすることによって、コンタクト３３の内部にタングステン膜を埋め込み、タングステンコンタクト８を形成する。打ち抜き層９上に形成されたタングステンコンタクト８は、ガードＧＣ，ＧＬの一部として機能する。
【００７０】
次に、タングステンコンタクト８の上層にシリコン酸化膜３４を堆積する。シリコン酸化膜３４は、例えばＴＥＯＳ（（ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ：Ｓｉ（ＯＨＣ２Ｈ５）４）とオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ法、または有機シランの熱分解によるＣＶＤ法で堆積することができる。
【００７１】
次に、レジストパターンをマスクとしてシリコン酸化膜３４をエッチング法で加工することにより、タングステンコンタクト８上にコンタクト３５を形成する。続いてシリコン酸化膜３４の上層に金属膜、例えばアルミニウム合金膜を堆積し、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法でこの金属膜の表面を平坦化することによって、上記コンタクト３５の内部に金属膜を埋め込み、プラグ７を形成する。このプラグ７は、ガードＧＣ，ＧＬの一部として機能する。
【００７２】
次に、シリコン酸化膜３４の上層に厚さ０．４μｍ程度の金属膜、例えばアルミニウム合金膜を、例えばスパッタ法で堆積した後、この金属膜をレジストパターンをマスクとしてエッチングし、第１層の配線Ｌ１を形成する。この第１層の配線Ｌ１により、キャパシタＣの下部電極４およびガードＧＣ，ＧＬの一部として機能する金属層Ｌ１ａが構成される。
【００７３】
次に、図１６に示すように、第１層の配線Ｌ１の上層に厚さ１．５μｍ程度のシリコン酸化膜３６、例えばＴＥＯＳ酸化膜を堆積した後、このシリコン酸化膜３６をレジストパターンをマスクとしてエッチングし、第１層の配線Ｌ１に達するコンタクト３７を形成する。続いて、シリコン酸化膜３６の上層に金属膜、例えばアルミニウム合金膜を堆積し、例えばＣＭＰ法でこの金属膜の表面を平坦化することによって、上記コンタクト３７の内部に金属膜を埋め込み、プラグ１１を形成する。このプラグ１１は、ガードＧＣ，ＧＬの一部として機能する。
【００７４】
次に、レジストパターンをマスクとしてキャパシタ形成領域のシリコン酸化膜３６をエッチングして、下部電極４を露出した後、容量絶縁膜５として機能する厚さ０．１μｍ程度のシリコン酸化膜３８を堆積する。
【００７５】
続いて、シリコン酸化膜３６，３８の上層に厚さ１．２μｍ程度の金属膜、例えばアルミニウム合金膜を、例えばスパッタ法で堆積した後、この金属膜をレジストパターンをマスクとしてエッチングし、第２層の配線Ｌ２を形成する。この第２層の配線Ｌ２により、キャパシタＣの上部電極６およびガードＧＣ，ＧＬの一部として機能する金属層Ｌ２ａが構成される。
【００７６】
次に、図１７に示すように、第２層の配線Ｌ２の上層に厚さ１．０μｍ程度のシリコン酸化膜３９、例えばＴＥＯＳ酸化膜を堆積した後、このシリコン酸化膜３９をレジストパターンをマスクとしてエッチングし、第２層の配線Ｌ２に達するコンタクト４０を形成する。続いて、シリコン酸化膜３９の上層に金属膜、例えばアルミニウム合金膜を堆積し、例えばＣＭＰ法でこの金属膜の表面を平坦化することによって、上記コンタクト４０の内部に金属膜を埋め込み、プラグ３２を形成する。このプラグ３２は、ガードＧＬの一部として機能する。
【００７７】
次に、シリコン酸化膜３９の上層に厚さ２．０μｍ程度の金属膜、例えばアルミニウム合金膜を、例えばスパッタ法で堆積した後、この金属膜をレジストパターンをマスクとしてエッチングし、第３層の配線Ｌ３を形成する。この第３層の配線Ｌ３により、インダクタＬの電極、ガードＧＬの一部として機能する金属層Ｌ３ａおよび引き出しパッドＬ３ｂが構成される。
【００７８】
その後、第３層の配線Ｌ３の上層を厚さ１．０μｍ程度のパッシベーション膜４１で覆い、引き出しパッドＬ３ｂ上のパッシベーション膜４１を除去して引き出しパッドＬ３ｂを露出させる。これにより、Ｓｉ−ＭＭＩＣが略完成する。
【００７９】
このように、本実施の形態１によれば、モノリシックキャパシタの周りをガードで囲むことにより、モノリシックキャパシタを構成する上部電極と下部電極との間から漏れる輻射電力が抑えられるので、モノリシックキャパシタのＱ値が向上し、また隣接するモノリシックキャパシタ間での不要な結合や挿入損失を低減させることができる。
【００８０】
モノリシックキャパシタのＱ値の向上により、例えばモノリシックキャパシタを搭載したモジュールの効率を高くすることができる。さらに、不要な結合または挿入損失の低減により、半導体チップにモノリシックキャパシタが取り込みやすくなるので、能動素子に加えて半導体チップに受動素子であるモノリシックキャパシタを取り込み、外付け部品を削減することによってモジュールの小型化が実現でき、コストを下げることができる。さらにモノリシックキャパシタの周りにガードを設けることにより、近接素子間の距離を小さくできるので半導体チップを小型化することができる。
【００８１】
（実施の形態２）
図１８は、本発明の実施の形態２である１ポート構成のモノリシックキャパシタを示す半導体基板の要部平面図および要部断面図である。図１８（ａ）は、モノリシックキャパシタの要部平面図、図１８（ｂ）は、同図（ａ）のＣ−Ｃ’線におけるモノリシックキャパシタの要部断面図である。
【００８２】
１ポート構成のキャパシタＣ３は、半導体基板１に形成されたエピ層２上のＬＯＣＯＳ酸化膜３に囲まれた領域に形成され、下部電極４、容量絶縁膜５および上部電極６によって構成されたＭＩＭ構造をなしている。下部電極４は金属膜、例えばアルミニウム合金膜からなり、プラグ７、タングステンコンタクト８および打ち抜き層９を介して半導体基板１に接続されてＧＮＤ電位となる。上部電極６は金属膜、例えばアルミニウム合金膜からなり、引き出し電極１０（上部電極６と同一層）によって上部電極６に電圧が印加される。
【００８３】
上部電極６および容量絶縁膜５の周りには、上部電極６と下部電極４との間を囲む連続した壁状のガードＧ３が絶縁膜ＩＳＯを介して配置されている。このガードＧ３は、プラグ１１および上部電極６と同一層の金属層６ａを積層して構成されており、下部電極４に接続され、さらにプラグ７、タングステンコンタクト８および打ち抜き層９を介して半導体基板１に接続されてＧＮＤ電位となる。なお、引き出し電極１０とガードＧ３とが接触しないように、引き出し電極１０が形成される領域では、ガードＧ３の一部を構成するプラグ１１および金属層６ａを形成しない。
【００８４】
図１９は、本発明の実施の形態２である２ポート構成のモノリシックキャパシタを示す半導体基板の要部平面図および要部断面図である。図１９（ａ）は、モノリシックキャパシタの要部平面図、図１９（ｂ）は、同図（ａ）のＤ−Ｄ’線におけるモノリシックキャパシタの要部断面図である。
【００８５】
２ポート構成のキャパシタＣ４は、半導体基板１に形成されたＬＯＣＯＳ酸化膜３上に形成され、下部電極４、容量絶縁膜５および上部電極６によって構成されたＭＩＭ構造をなしている。下部電極４は金属膜、例えばアルミニウム合金膜からなり、プラグ１１を介して接続された引き出し電極１２（上部電極６と同一層）によって下部電極４に電圧が印加される。上部電極６は金属膜、例えばアルミニウム合金膜からなり、引き出し電極１０（上部電極６と同一層）によって上部電極６に電圧が印加される。
【００８６】
上部電極６および容量絶縁膜５の周りには、上部電極６と下部電極４との間を囲む連続した壁状のガードＧ４が絶縁膜ＩＳＯを介して配置されている。このガードＧ４は、プラグ１１および上部電極６と同一層の金属層６ａを積層して構成されており、下部電極４に接続されている。なお、引き出し電極１０とガードＧ４とが接触しないように、引き出し電極１０が形成される領域では、ガードＧ４の一部を構成するプラグ１１および金属層６ａを形成しない。
【００８７】
このように、本実施の形態２によれば、ガードを設けない場合と比べて、Ｑ値は若干の向上に止まるが、隣接するモノリシックキャパシタ間での不要な結合を防ぐことができ、また挿入損失を低減することができる。
【００８８】
（実施の形態３）
図２０は、本発明の実施の形態３である１ポート構成のモノリシックキャパシタを示す半導体基板の要部平面図および要部断面図である。図２０（ａ）は、モノリシックキャパシタの要部平面図、図２０（ｂ）は、同図（ａ）のＥ−Ｅ’線におけるモノリシックキャパシタの要部断面図である。
【００８９】
１ポート構成のキャパシタＣ５は、半導体基板１に形成されたエピ層２上のＬＯＣＯＳ酸化膜３に囲まれた領域に形成され、下部電極４、容量絶縁膜５および上部電極６によって構成されたＭＩＭ構造をなしている。下部電極４は金属膜、例えばアルミニウム合金膜からなり、プラグ７、タングステンコンタクト８および打ち抜き層９を介して半導体基板１に接続されてＧＮＤ電位となる。上部電極６は金属膜、例えばアルミニウム合金膜からなり、引き出し電極１０（上部電極６と同一層）によって上部電極６に電圧が印加される。
【００９０】
上部電極６および容量絶縁膜５の周りには、上部電極６と下部電極４との間を囲むガードＧ５が絶縁膜ＩＳＯを介して配置されている。このガードＧ５は、導電性の材料からなる複数の柱４２によって構成されており、複数の柱４２がそれぞれ千鳥状に配置されて上部電極６および容量絶縁膜５の周りを囲っている。このガードＧ５は下部電極４に接続されて、プラグ７、タングステンコンタクト８および打ち抜き層９を介して半導体基板１に接続されてＧＮＤ電位となる。なお、ガードＧ５を構成する複数の柱４２は円柱であってもよい。また、引き出し電極１０とガードＧ５とが接触しないように、引き出し電極１０が形成される領域では、ガードＧ５の一部を構成する柱４２を形成しない。
【００９１】
このように、本実施の形態３によれば、ガードを千鳥状に配置された複数の柱で構成することにより、ガードの幅を相対的に小さくすることができる。
【００９２】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００９３】
たとえば、前記実施の形態では、本発明のモノリシックキャパシタをモジュールに用いるＳｉ−ＭＭＩＣに適用した場合について説明したが、同一半導体基板上に能動素子および受動素子を一体に形成したいかなる集積回路にも適用することができる。
【００９４】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００９５】
モノリシックキャパシタの周りを導電性のガードで囲むことにより、８００ＭＨｚ以上の高周波回路においてモノリシックキャパシタの上下電極の間から漏れる輻射電力が抑えられるので、モノリシックキャパシタのＱ値が向上し、また隣接するモノリシックキャパシタ間での不要な結合や挿入損失を低減させることができる。これにより、半導体チップにモノリシックキャパシタが取り込みやすくなるので、半導体基板上に電界効果トランジスタ、モノリシックキャパシタおよびモノリシックインダクタなどを一体に形成し、外付け部品を削減することによってモジュールの小型化が実現でき、コストを下げることができる。また、モノリシックキャパシタの周りにガードを設けることにより、近接素子間の距離を小さくできるので、モノリシックキャパシタを搭載した半導体チップを小型化することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である１ポート構成のモノリシックキャパシタを示す半導体基板の要部平面図および要部断面図である。（ａ）は、モノリシックキャパシタの要部平面図、（ｂ）は、同図（ａ）のＡ−Ａ’線におけるモノリシックキャパシタの要部断面図である。
【図２】本発明の実施の形態１である２ポート構成のモノリシックキャパシタを示す半導体基板の要部平面図および要部断面図である。（ａ）は、モノリシックキャパシタの要部平面図、（ｂ）は、同図（ａ）のＢ−Ｂ’線におけるモノリシックキャパシタの要部断面図である。
【図３】本発明の実施の形態１である２ポート構成のモノリシックキャパシタの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１である２ポート構成のモノリシックキャパシタの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１である２ポート構成のモノリシックキャパシタの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１である２ポート構成のモノリシックキャパシタの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１である２ポート構成のモノリシックキャパシタの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるモジュール回路図の一例である。
【図９】パワーアンプにおける総合効率の向上率とキャパシタのＱ値の向上率との関係を示すグラフ図である。
【図１０】本発明の実施の形態１であるモノリシックキャパシタおよびモノリシックインダクタを内蔵するＳｉ−ＭＭＩＣの一部を示すチップ平面図である。
【図１１】インダクタにおけるガードの必要性を説明するためのインダクタの概略図である。
【図１２】本実施の形態１であるモノリシックキャパシタおよびモノリシックインダクタを内蔵するＳｉ−ＭＭＩＣの一部を示す半導体基板の要部断面図である。
【図１３】本実施の形態１であるモノリシックキャパシタおよびモノリシックインダクタを内蔵するＳｉ−ＭＭＩＣの製造方法を示す半導体基板の要部断面図である。
【図１４】本実施の形態１であるモノリシックキャパシタおよびモノリシックインダクタを内蔵するＳｉ−ＭＭＩＣの製造方法を示す半導体基板の要部断面図である。
【図１５】本実施の形態１であるモノリシックキャパシタおよびモノリシックインダクタを内蔵するＳｉ−ＭＭＩＣの製造方法を示す半導体基板の要部断面図である。
【図１６】本実施の形態１であるモノリシックキャパシタおよびモノリシックインダクタを内蔵するＳｉ−ＭＭＩＣの製造方法を示す半導体基板の要部断面図である。
【図１７】本実施の形態１であるモノリシックキャパシタおよびモノリシックインダクタを内蔵するＳｉ−ＭＭＩＣの製造方法を示す半導体基板の要部断面図である。
【図１８】本実施の形態２である１ポート構成のモノリシックキャパシタを示す半導体基板の要部平面図および要部断面図である。（ａ）は、モノリシックキャパシタの要部平面図、（ｂ）は、同図（ａ）のＣ−Ｃ’線におけるモノリシックキャパシタの要部断面図である。
【図１９】本実施の形態２である２ポート構成のモノリシックキャパシタを示す半導体基板の要部平面図および要部断面図である。（ａ）は、モノリシックキャパシタの要部平面図、（ｂ）は、同図（ａ）のＤ−Ｄ’線におけるモノリシックキャパシタの要部断面図である。
【図２０】本実施の形態３である１ポート構成のモノリシックキャパシタを示す半導体基板の要部平面図および要部断面図である。（ａ）は、モノリシックキャパシタの要部平面図、（ｂ）は、同図（ａ）のＥ−Ｅ’線におけるモノリシックキャパシタの要部断面図である。
【符号の説明】
１  半導体基板
２  エピ層
３  ＬＯＣＯＳ酸化膜
４  下部電極
４ａ  金属層
５  容量絶縁膜
６  上部電極
６ａ  金属層
７  プラグ
８  タングステンコンタクト
９  打ち抜き層
１０  引き出し電極
１１  プラグ
１２  引き出し電極
１３  シリコン酸化膜
１３ａ  溝
１４  シリコン酸化膜
１５  シリコン酸化膜
１６  シリコン酸化膜
１７  アンプ
１８  入力整合回路
１９ａ  １−２段間整合回路
１９ｂ  ２−３段間整合回路
２０  出力整合回路
２１  電界効果トランジスタ
２２  モノリシックキャパシタ
２２ａ  ガード
２３  モノリシックダイオード
２３ａ  ガード
２４  ダイオード
２５  パッド
２６  配線
２７  ｎ−型半導体領域
２８  ｎ＋型半導体領域
２９  ｐ型半導体領域
３０  ゲート絶縁膜
３１  ゲート電極
３２  プラグ
３３  コンタクト
３４  シリコン酸化膜
３５  コンタクト
３６  シリコン酸化膜
３７  コンタクト
３８  シリコン酸化膜
３９  シリコン酸化膜
４０  コンタクト
４１  パッシベーション膜
４２  柱
ＩＳＯ  絶縁膜
Ｃ  キャパシタ
Ｃ１  キャパシタ
Ｃ２  キャパシタ
Ｃ３  キャパシタ
Ｃ４  キャパシタ
Ｃ５  キャパシタ
Ｌ  インダクタ
Ｇ１  ガード
Ｇ２  ガード
Ｇ３  ガード
Ｇ４  ガード
Ｇ５  ガード
ＧＣ  ガード
ＧＬ  ガード
Ｔｒ  電界効果トランジスタ
Ｌ１  第１層の配線
Ｌ１ａ  金属層
Ｌ２  第２層の配線
Ｌ２ａ  金属層
Ｌ３  第３層の配線
Ｌ３ａ  金属層
Ｌ３ｂ  引き出しパッド
ｄ  距離
Ｗ  幅
【図１】
2004221317.tif 000003
【図２】
2004221317.tif 000004
【図３】
2004221317.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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