(57)【要約】【課題】完全空乏型デバイス形成において、チャネル不純物導入の困難さを回避することができ、更には、ＳＯＩデバイスにおける接合容量の大部分を占める側壁成分容量を低減することを課題とする。【解決手段】凸部を有する絶縁膜（１０２１）、絶縁膜上に設けられ、ソース領域（１０３）、ドレイン領域（１０５）及びチャネル領域（１０７）を含むシリコン層（１１２）とを有するＳＯＩ型電界効果トランジスタが提供される。ソース領域及びドレイン領域は、絶縁膜の凸部の両側に設けられる。チャネル領域は、絶縁膜の凸部上であってかつソース領域及びドレイン領域の間に設けられ、その下面がソース領域及びドレイン領域の下面よりも上に位置し、その上面がソース領域及びドレイン領域の上面よりも下に位置する。【選択図】        図１
2004228365.tif 000002
【特許請求の範囲】
【請求項１】
凸部を有する絶縁膜と、
前記絶縁膜上に設けられ、ソース領域、ドレイン領域及びチャネル領域を含むシリコン層とを有し、
前記ソース領域及び前記ドレイン領域は、前記絶縁膜の凸部の両側に設けられ、
前記チャネル領域は、前記絶縁膜の凸部上であってかつ前記ソース領域及び前記ドレイン領域の間に設けられ、その下面が前記ソース領域及び前記ドレイン領域の下面よりも上に位置し、その上面が前記ソース領域及び前記ドレイン領域の上面よりも下に位置するＳＯＩ型電界効果トランジスタ。
【請求項２】
凸部を有する絶縁膜と、
前記絶縁膜上に設けられ、それぞれソース領域、ドレイン領域及びチャネル領域を含む第１の電界効果トランジスタ及び第２の電界効果トランジスタを形成するためのシリコン層とを有し、
前記第１の電界効果トランジスタは、
前記ソース領域及び前記ドレイン領域が、前記絶縁膜の凸部の両側に設けられ、
前記チャネル領域が、前記絶縁膜の凸部上であってかつ前記ソース領域及び前記ドレイン領域の間に設けられ、その下面が前記ソース領域及び前記ドレイン領域の下面よりも上に位置し、その上面が前記ソース領域及び前記ドレイン領域の上面よりも下に位置し、
前記第２の電界効果トランジスタは、前記チャネル領域が、前記ソース領域及び前記ドレイン領域の間に設けられ、前記チャネル領域の下面及び上面が前記ソース領域及び前記ドレイン領域の下面及び上面と同じ位置であるＳＯＩ型半導体装置。
【請求項３】
酸化膜上のシリコン層のチャネル領域の上部及び下部に選択的に酸素イオン又は増速酸化イオン種をイオン注入するイオン注入工程と、
熱処理又は酸化処理を行うことにより、前記チャネル領域の上部及び下部に酸化膜を形成する酸化膜形成工程と、
前記チャネル領域の上部の酸化膜を除去することによりチャネル領域を露出させる除去工程と
を有するＳＯＩ型半導体装置の製造方法。
【請求項４】
さらに、前記イオン注入工程の前に、前記チャネル領域にｎ型又はｐ型チャネルを形成するための不純物を導入する工程を有する請求項３記載のＳＯＩ型半導体装置の製造方法。
【請求項５】
前記イオン注入工程は、チャネル領域の下部に酸素イオンを注入し、チャネル領域の上部に増速酸化イオン種を注入し、
前記酸化膜形成工程は、不活性ガス中における熱処理及びドライ酸化処理を行う請求項３又は４記載のＳＯＩ型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）型半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
テクノロジーノードが１００ｎｍをきり、更に精力的に微細化が進んでいるロジック系半導体デバイスにおいては、従来用いられてきたバルク型デバイスに代わって基板とデバイス形成領域が絶縁体により分離されたＳｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ（ＳＯＩ）型デバイスが主流となりつつある。これは、デバイス領域を基板と完全に絶縁分離することにより、接合容量等寄生容量の削減、リーク電流の低減、低基板バイアス効果、高いｃｕｔ−ｏｆｆ特性などにより高速・低消費電力動作が実現できること、また、ラッチアップ・ソフトエラー耐性の大幅な向上などの大きなアドバンテージが得られることなどによる。
【０００３】
このようなＳＯＩデバイスには、図１８（Ａ）の完全空乏型デバイスと図１８（Ｂ）の部分空乏型デバイスがある。シリコン基板１８０１上には、埋め込み酸化膜（ＢＯＸ）１８０２が設けられ、その上にシリコン層１８１１が設けられる。シリコン層１８１１は、ソース領域１８０３、ソースエクステンション領域１８０４、ドレイン領域１８０５、ドレインエクステンション領域１８０６及びチャネル領域１８０７を有する。チャネル領域１８０７上には、ゲート酸化膜１８０８を介してゲート電極１８０９が設けられる。ゲート電極１８０９の側壁には、サイドウォール１８１０が設けられる。
【０００４】
図１８（Ａ）の完全空乏型デバイスは、チャネル領域１８０７が埋め込み酸化膜１８０２界面まで完全に空乏化した状態で動作する。図１８（Ｂ）の部分空乏型デバイスは、チャネル領域１８０７が完全には空乏化せず、一部中性領域１８１２が残った状態で動作する。それぞれの動作モードには長所・短所が存在し、ターゲットデバイスあるいは回路により適宜使い分けることが望ましい。この２つの動作モードは、主に埋め込み絶縁膜１８０２上のシリコン層１８１１の膜厚により決定されるため、回路の特性に合わせてそれぞれのデバイスをウェハ内、チップ内、回路内で、大きなプロセス上の工程数の増加なしで作り分けることは比較的困難であった。
【０００５】
また、図１９に示すように、完全空乏型デバイスにおける短所としては、埋め込み酸化膜１８０２上のシリコン層１８１１の膜厚が非常に薄いため、チャネル領域１８０７の不純物等によるしきい値電圧制御が困難である点、拡散層抵抗１９０１の上昇などが挙げられる。
【０００６】
図２０に示すように、拡散層の高抵抗に関しては、シリコンの選択エピタキシャル成長技術等によるｅｌｅｖａｔｅｄ  ソース／ドレイン構造なども採用されてきている。これは、ソース領域１８０３及びドレイン領域１８０５の拡散層部分にシリコン層２００３及び２００５を選択成長させ、拡散層の膜厚２００１を厚くし、拡散層の抵抗を下げるものである。しかし、サーマルバジェットの増大やフリンジ容量の増加による寄生容量の増加などの副作用も見られる。これらの点が、その理想的なｃｕｔ−ｏｆｆ特性（小さなサブスレッショルド係数）にもかかわらず完全空乏型デバイスが実用化されない大きな要因となっている。
【０００７】
また、図２１に示すように、ＳＯＩデバイスの長所として、拡散層１８０３，１８０５の底面が埋め込み酸化膜１８０２と接しているため、バルクデバイスと比較して接合底面の容量２１０２が非常に小さい（ほとんど無視できる）という点が挙げられるが、この場合、側壁の接合容量２１０１が全体接合容量のほとんどを占めるようになる。この接合容量２１０１は、ＳＯＩ基板を用いても、バルクデバイスと同じであり、更に削減することは困難であった。
【０００８】
また、下記の特許文献１及び２が公開されている。
【０００９】
【特許文献１】
特開平５−１２１７４４号公報
【特許文献２】
特開平１１−４０８１７号公報
【００１０】
【発明が解決しようとする課題】
上述してきたように、ＳＯＩデバイスは、高速・低消費電力動作という非常に魅力的な特性を有しているが、動作モードの異なるデバイスをプロセス工程数の大幅な増加なしで同一ウェハ内に作り込むことは困難であった。また、超薄膜ＳＯＩ膜厚を有する完全空乏型ＳＯＩ  ＭＯＳ電界効果トランジスタ（ＦＥＴ）においては、薄膜チャネル領域に不純物を導入することが困難であり、所望のしきい値電圧を得ることが難しい。更に、拡散層を低抵抗化するためにシリコン選択エピタキシャル成長技術を用いたｅｌｅｖａｔｅｄ  ソース／ドレイン構造（図２０）を用いた場合、フリンジ容量が増加するという問題があった。また、ＳＯＩ構造を用いても、バルクと共通な側壁接合容量２１０１（図２１）は低減することができないという問題もあった。
【００１１】
本発明の目的は、大幅なプロセス工程数の増大なしに、シリコン層の膜厚を制御し、半導体装置内において部分空乏型及び完全空乏型デバイスのそれぞれの特徴を生かした場所に自由に配置し、設計の自由度を向上させることである。
本発明の他の目的は、完全空乏型デバイス形成において、チャネル不純物導入の困難さを回避することができ、更には、ＳＯＩデバイスにおける接合容量の大部分を占める側壁成分容量を低減することである。
本発明のさらに他の目的は、ｅｌｅｖａｔｅｄ  ソース／ドレイン構造におけるフリンジ容量の増加を防ぎ、高速及び低消費電力というＳＯＩデバイスのメリットを充分に生かすことである。
【００１２】
【課題を解決するための手段】
本発明の一観点によれば、凸部を有する絶縁膜と、絶縁膜上に設けられ、ソース領域、ドレイン領域及びチャネル領域を含むシリコン層とを有するＳＯＩ型電界効果トランジスタが提供される。ソース領域及びドレイン領域は、絶縁膜の凸部の両側に設けられる。チャネル領域は、絶縁膜の凸部上であってかつソース領域及びドレイン領域の間に設けられ、その下面がソース領域及びドレイン領域の下面よりも上に位置し、その上面がソース領域及びドレイン領域の上面よりも下に位置する。
【００１３】
本発明の他の観点によれば、酸化膜上のシリコン層のチャネル領域の上部及び下部に選択的に酸素イオン又は増速酸化イオン種をイオン注入するイオン注入工程と、熱処理又は酸化処理を行うことにより、チャネル領域の上部及び下部に酸化膜を形成する酸化膜形成工程と、チャネル領域の上部の酸化膜を除去することによりチャネル領域を露出させる除去工程とを有するＳＯＩ型半導体装置の製造方法が提供される。
【００１４】
本発明によれば、大幅なプロセス工程数の増大なしに、シリコン層の膜厚を制御し、半導体装置内において部分空乏型及び完全空乏型デバイスのそれぞれの特徴を生かした場所に自由に配置し、設計の自由度を向上させることができる。また、完全空乏型デバイス形成において、チャネル不純物導入の困難さを回避することができ、更には、ＳＯＩデバイスにおける接合容量の大部分を占める側壁成分容量を低減することができる。また、ｅｌｅｖａｔｅｄ  ソース／ドレイン構造におけるフリンジ容量の増加を防ぐことができ、高速及び低消費電力というＳＯＩデバイスのメリットを充分に生かすことができる。
【００１５】
【発明の実施の形態】
図１は、本発明の実施形態によるＳＯＩ型電界効果トランジスタ（半導体装置）の構造を示す断面図である。シリコン基板１０１上には、凸部を有する埋め込みシリコン酸化膜（ＢＯＸ）１０２が設けられ、さらにその上にシリコン層１１２が設けられる。シリコン層１１２は、ソース領域１０３、ソースエクステンション領域１０４、ドレイン領域１０５、ドレインエクステンション領域１０６及びチャネル領域１０７を有する。ソース領域１０３及びドレイン領域１０５は、埋め込み酸化膜１０２の凸部の両側に設けられる。チャネル領域１０７は、埋め込み酸化膜１０２の凸部上であってかつソース領域１０３及びドレイン領域１０５の間に設けられ、その下面がソース領域１０３及びドレイン領域１０５の下面よりも上に位置し、その上面がソース領域１０３及びドレイン領域１０５の上面よりも下に位置する。チャネル領域１０７上には、ゲートシリコン酸化膜（絶縁膜）１０８を介してゲート電極（ポリシリコン）１０９が設けられる。ゲート電極１０９の側壁には、サイドウォール（シリコン酸化物）１１０が設けられる。酸化膜１０２は、絶縁膜であれば他の膜でもよい。
【００１６】
本実施形態では、電界効果トランジスタのチャネル領域１０７の部分に限定して埋め込み酸化膜１０２の膜厚を厚くし、更に、ＳＯＩ層１１２の膜厚をチャネル領域１０７を含む部分に限定して薄膜化することによりチャネル（ボディ）部の非常に薄いデバイスを作製することを特徴とする。このときのチャネル領域１０７は、シリコン基板表面より下がり、また、埋め込み酸化膜１０２はチャネル領域１０７の部分が盛り上がっているような形状となる。
【００１７】
上述のようにチャネル領域１０７の上部／下部両方向よりＳＯＩ層１１２を薄膜化することにより制御性良く効率的な薄膜ＳＯＩチャネル領域１０７の形成が可能となる。また、１マスク露光を用いることにより、電界効果トランジスタのチャネル部のみ選択的にシリコン層を薄膜化でき、更に、回路内で容易に完全空乏化型及び部分空乏化型デバイスの作り分けをすることができる。上部からのシリコン層１１２の薄膜化は、酸化及びウェットエッチングにより行われるため、図２のドライエッチングプロセスを用いた場合などと比較して急峻でない形状が得られ、後のゲート側壁（サイドウォール）１１０の形成、絶縁膜埋め込み等における問題を生じないし、ＳＯＩ層の膜厚均一性も高い。すなわち、図２に示すように、ドライエッチングによりチャネル領域１０７を薄膜化すると、急峻な段差２０１ができ、チャネル領域１０７の膜厚均一性が悪く、チャネル領域１０７へのダメージが生じる問題がある。本実施形態の製造方法では、酸化及びウェットエッチングによりチャネル領域１０７を薄膜化するため、そのような問題は生じない。製造方法の詳細は、後に説明する。
【００１８】
このようなデバイス構造をとる事により、極薄膜シリコンチャネルと低抵抗拡散層（ｅｌｅｖａｔｅｄ  ソース／ドレイン構造）の両立が可能であり、かつ、シリコン選択エピタキシャル成長技術等を用いたｅｌｅｖａｔｅｄ  ソース／ドレイン（図２０）に比べて、図１に示すように、ゲート１０９とソース／ドレイン１０３，１０５の距離１１１が離れた構造にできるため、フリンジ容量の増加を防ぐことができる。また、ＳＯＩデバイスにおいてその接合容量の大部分を占める側壁成分（図２１の容量２１０１に対応）を極限まで低減することができる。更には、ＳＯＩ層薄膜化前に、チャネル不純物を導入しておくことにより、極薄膜ＳＯＩデバイスにおいて困難なしきい値電圧制御のための不純物濃度制御が容易になる。
【００１９】
図１に示すように、ＳＯＩ層１１２の内、チャネル領域１０７の部分のみが、埋め込み酸化膜１０２の厚膜化及び表面酸化＋ウェットエッチングによる薄膜化により膜厚が薄くなっている。つまり、チャネル領域１０７は、深さ方向の位置としてウェハ表面と埋め込み酸化膜１０２の界面のちょうど中間辺りに存在することになる。上部からの薄膜化は、酸化により行われるため、シリコン選択エピタキシャル成長によるｅｌｅｖａｔｅｄソース／ドレイン構造（図２０）のようにゲート側壁を介してゲートとソース・ドレイン領域が近接していない。
【００２０】
図３〜図１６には、ＳＯＩ  ＣＭＯＳデバイス形成のためのプロセスフローの一例を示す。図３に示すように、ＳＯＩ基板を用意する。ＳＯＩ基板は、シリコン基板３０１上に埋め込みシリコン酸化膜３０２が形成され、さらにその上にシリコン層３０３が形成されている。ＳＯＩ基板は、シリコン基板に酸素イオン注入したり、シリコン基板の貼り合わせ等により形成することができる。ＳＯＩ基板は、完全空乏型電界効果トランジスタ（図１）Ｔ１及び部分空乏型電界効果トランジスタ（図１８（Ｂ））Ｔ２を製造するための領域を有する。トランジスタＴ１は、ｐチャネルＭＯＳ電界効果トランジスタＰ１及びｎチャネルＭＯＳ電界効果トランジスタＮ１を有する。トランジスタＴ２は、ｐチャネルＭＯＳ電界効果トランジスタＰ２及びｎチャネルＭＯＳ電界効果トランジスタＮ２を有する。すなわち、トランジスタＴ１及びＴ２は、それぞれＣＭＯＳを構成する。
【００２１】
次に、図４に示すように、シリコン窒化膜形成、フォトリソグラフィ及びエッチングにより、シリコン層３０３上に所定パターンのシリコン窒化膜４０１を形成する。
【００２２】
次に、シリコン窒化膜４０１をマスクとして、シリコン層３０３をドライエッチングし、図５に示すように、シリコン層３０３ａを残す。
【００２３】
次に、図６に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン酸化膜を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化し、シリコン酸化物からなる素子分離領域６０１を形成する。
【００２４】
以上は、Ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ（ＳＴＩ）により素子分離領域６０１を形成する工程を示したが、Ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ（ＬＯＣＯＳ）又はＭｅｓａ分離等により素子分離領域６０１を形成してもよい。
【００２５】
次に、図７に示すように、必要であれば、基板表面に５〜１０ｎｍ程度の犠牲酸化膜７０１を形成する。そして、所定パターンのフォトレジスト７０２をマスクとして形成し、ｎチャネル  ＭＯＳ電界効果トランジスタＮ１，Ｎ２のしきい値電圧を調整するために、ＣＭＯＳプロセスにおいて通常用いられるイオン種（Ｂ，  ＢＦ２，  Ｉｎ）７０３をイオン注入する。その後、フォトレジスト７０２を除去する。
【００２６】
次に、図８に示すように、所定パターンのフォトレジスト８０２をマスクとして形成し、ｐチャネル  ＭＯＳ電界効果トランジスタＰ１，Ｐ２のしきい値電圧を調整するために、ＣＭＯＳプロセスにおいて通常用いられるイオン種（Ｐ，  Ａｓ，  Ｓｂ）８０３をイオン注入する。その後、フォトレジスト８０２を除去する。
【００２７】
図７及び図８のイオン注入時、作製しようとするデバイスが、部分空乏型であっても完全空乏型（超薄膜）であっても、初期ＳＯＩ膜厚は比較的厚いため、通常のイオン注入装置を用いても飛程がＳＯＩ層膜厚のおよそ半分程度になるような条件を選択することができる。必要であれば、活性化のためのアニールを行う。
【００２８】
次に、図９に示すように、フォトリソグラフィプロセスにより、ＳＯＩ層を薄膜化したい領域のみにパターニングを行い、所定パターンのフォトレジスト９０１を形成する。ここで、“ＳＯＩ層を薄膜化したい領域”というのは、例えば回路中完全空乏化型デバイスＴ１を作製したい領域、更に限定して、このデバイスのチャネル領域ということができる。この時のレジスト９０１の膜厚は、この後に行われる高エネルギーイオン注入に対してマスクとなるような充分な膜厚を有する必要がある。
【００２９】
次に、上記フォトリソグラフィプロセスにおいて開口したチャネル領域３０３ａの下部に対して酸素イオン９０２を注入する。チャネル領域３０３ａの下部には、酸素イオン９０３が形成される。この時、注入エネルギーは飛程がちょうどＳＯＩ層３０３ａと埋め込み酸化膜３０２の界面付近に来るように設定し、ドーズ量は最終的に所望のＳＯＩ膜厚が得られるように設定するが、ドーズ量が大きくなりすぎると、ＳＯＩ層に多量の欠陥を誘起し、デバイス特性に深刻な影響を与えるため、５×１０１７ｃｍ−２以下の範囲とする。注入された酸素イオン９０３は、この後に行われる熱処理プロセスにおいてＳｉと結合してＳｉＯ２を形成するためのＯ源となる。
【００３０】
次に、図１０に示すように、同一レジストマスク９０１を用いて、今度は増速酸化イオン種１００２をチャネル領域３０３ａの上部にイオン注入する。チャネル領域３０３ａの上部には、イオン種１１０３が形成される。ここで用いられる増速酸化イオン種としては、しきい値電圧等に影響を与えるドナー・アクセプタ不純物は用いず、信頼性等他のデバイス特性に対してなるべく悪影響を与えないＳｉ，  Ｇｅ等のＩＶ族元素、Ａｒ，  Ｋｒ，  Ｘｅ等希ガス、ハロゲン元素を用い、ドーズ量が約１０１５ｃｍ−２台で飛程がシリコン表面から数１０ｎｍ程度となるような注入エネルギーにてイオン注入を行う。これらの増速酸化イオン種は、酸化時の酸化速度を著しく高める効果があり、例えば、特開２００１−２４４３４５号公報等にて述べられている。
【００３１】
続いて、レジストマスク９０１を除去してから、図１１に示すように、先にイオン注入したＯとＳｉを反応させてチャネル領域のみに限定して埋め込み酸化膜を成長させるために、不活性雰囲気中において熱処理を行う。この時の条件としては、例えば、Ｎ２雰囲気、１２００℃以上の温度であるが、これは、所望のＳＯＩ膜厚により最適条件を選択する。本工程終了時の形状は、図１１に示す通りであり、断面図においては、埋め込み酸化膜３０２がイオン注入された領域１１０１のみ盛り上がった（厚くなった）ような凸形状になり、それに伴って基板表面にも凸部１１０２が形成される。
【００３２】
引き続いて、図１２に示すように、ドライ酸化を行う。ここで、全熱処理工程から、温度、雰囲気を変えてそのまま酸化工程に移ることが望ましいが、一旦熱処理炉よりウェハを取り出して、再び、酸化炉に入れて処理を行っても構わない。酸化条件は、イオン注入された領域とそうでない領域との酸化速度差を大きくするために、ドライ酸化雰囲気で、例えば８００℃以下の温度で行う。酸化直後の形状は、図１２に示す通りである。この図に示すように、イオン注入された領域１２０１のみ、酸化膜厚が厚くなっている。この結果、シリコン層には、ソース／ドレイン領域３０３ｂ及びチャネル領域３０３ｃができる。
【００３３】
次に、表面に形成された酸化膜を、ＨＦ系エッチャントにより除去すると、図１３のようになる。
【００３４】
次に、図１４に示すように、基板表面にゲートシリコン酸化膜１４０１を形成し、その上に所定パターンのゲート電極（ポリシリコン）１４０２を形成する。
【００３５】
次に、図１５に示すように、ゲート電極１４０２の側壁にサイドウォール（シリコン酸化膜）１５０１を形成する。
【００３６】
次に、図１６に示すように、直上からソース／ドレイン領域１６０１にイオン注入し、斜め方向からソース／ドレインエクステンション領域１６０２にイオン注入する。ｐチャネルＭＯＳ電界効果トランジスタＰ１，Ｐ２の領域１６０１及び１６０２には、ｐ型不純物をイオン注入する。これに対し、ｎチャネルＭＯＳ電界効果トランジスタＮ１，Ｎ２の領域１６０１及び１６０２には、ｎ型不純物をイオン注入する。
【００３７】
以上により、完全空乏型電界効果トランジスタＴ１及び部分空乏型電界効果トランジスタＴ２を同一基板上に形成することができる。トランジスタＴ１は、ｐチャネルＭＯＳ電界効果トランジスタＰ１及びｎチャネルＭＯＳ電界効果トランジスタＮ１を含む。トランジスタＴ２は、ｐチャネルＭＯＳ電界効果トランジスタＰ２及びｎチャネルＭＯＳ電界効果トランジスタＮ２を含む。
【００３８】
トランジスタＴ１は、図１の構成を有し、チャネル領域１０７が、埋め込み酸化膜１０２の凸部上であってかつソース領域１０３及びドレイン領域１０５の間に設けられ、その下面がソース領域１０３及びドレイン領域１０５の下面よりも上に位置し、その上面がソース領域１０３及びドレイン領域１０５の上面よりも下に位置する。
【００３９】
トランジスタＴ２は、図１８（Ｂ）の構成を有し、チャネル領域１８０７が、ソース領域１８０３及びドレイン領域１８０５の間に設けられ、チャネル領域１８０７の下面及び上面がソース領域１８０３及びドレイン領域１８０５の下面及び上面と同じ位置である。
【００４０】
なお、図１６のイオン注入の条件を調整すれば、図１７に示すように、２種類の完全空乏型電界効果トランジスタＴ１及びＴ２を形成することができる。トランジスタＴ１は、図１の構成を有する。トランジスタＴ２は、図１８（Ａ）の構成を有し、チャネル領域１８０７が、ソース領域１８０３及びドレイン領域１８０５の間に設けられ、チャネル領域１８０７の下面及び上面がソース領域１８０３及びドレイン領域１８０５の下面及び上面と同じ位置である。トランジスタＴ１及びＴ２は、シリコン層（ソース領域、ドレイン領域及びチャネル領域を含む）の膜厚が異なるので、それぞれ異なる特性として利用できる。
【００４１】
また、図９の工程でチャネル領域３０３ａの下部に酸素イオン９０３を注入し、図１０の工程でチャネル領域３０３ａの上部に増速酸化イオン種１００３を注入する場合を説明したが、これに限定されない。チャネル領域の上部及び下部に選択的に酸素イオン又は増速酸化イオン種をイオン注入すればよい。その後、熱処理又は酸化処理を行うことにより、チャネル領域の上部及び下部に酸化膜を形成することができる。チャネル領域の下部に増速酸化イオン種を注入した場合には、熱処理により、埋め込み酸化膜３０２から酸素が供給され、チャネル領域の下部に酸化膜が形成される。増速酸化イオン種は、上記のようにＩＶ族元素、希ガス又はハロゲン元素である。
【００４２】
また、酸素のような質量の大きなイオン９０２を注入すると、シリコン層に多量の欠陥が生じる場合も考えられる。その場合、酸素イオン９０２の代わりにより軽い元素であるヘリウム（Ｈｅ）を注入して、これを核として酸化反応を進めることができる。
【００４３】
以上のように、本実施形態においては、ＳＯＩ層を、埋め込み酸化膜の厚膜化及び表面酸化＋エッチングと両方向から薄くしているが、これをいずれか一方のみで行おうとすると、必要となる注入ドーズ量が大きくなり、シリコンチャネル領域の結晶性の劣化や注入イオン種による副作用が大きくなるため好ましくなく、両方向から同時に薄膜化することがポイントとなる。
【００４４】
このようなプロセスを用いることにより、図１に示したような構造を形成することができる。ここで、チャネル不純物は、チャネルＳＯＩ層薄膜化以前に導入されているため、薄膜チャネルに不純物を導入するという困難さは回避できる。また、酸化中におけるチャネル不純物の酸化膜中への吸われが懸念されるが、その量は大きなものではなく、また、不純物によっては、チャネル表面のみ不純物濃度が減少することによって、キャリア移動度の劣化を抑制することも可能である。
【００４５】
本実施形態による構造及び製造方法を用いることにより、大幅なプロセス工程数の増大なしに、ウェハ内でＳＯＩ膜厚を制御することができ、回路中、部分空乏型及び完全空乏型デバイスをそれぞれの特徴を生かした場所に自由に配置することができ、設計の自由度が向上する。また、完全空乏型デバイス形成において、チャネル不純物導入の困難さを回避することができ、更には、ＳＯＩデバイスにおける接合容量の大部分を占める側壁成分（図２１の容量２１０１に対応）を低減することができる。また、ｅｌｅｖａｔｅｄソース／ドレイン構造（図２０）におけるフリンジ容量の増加も防ぐことができ、高速・低消費電力というＳＯＩデバイスのメリットを充分に生かすことが可能となる。
【００４６】
また、本実施形態によれば、完全空乏型及び部分空乏型構造を同一チップ（ウェハ）内で作り分けることを実現し、更にＳＯＩ型デバイスにおいて問題となる寄生抵抗・寄生容量の増加を軽減し、完全空乏化型ＳＯＩデバイスにおける製造プロセスの困難度を軽減することができる。
【００４７】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００４８】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００４９】
（付記１）凸部を有する絶縁膜と、
前記絶縁膜上に設けられ、ソース領域、ドレイン領域及びチャネル領域を含むシリコン層とを有し、
前記ソース領域及び前記ドレイン領域は、前記絶縁膜の凸部の両側に設けられ、
前記チャネル領域は、前記絶縁膜の凸部上であってかつ前記ソース領域及び前記ドレイン領域の間に設けられ、その下面が前記ソース領域及び前記ドレイン領域の下面よりも上に位置し、その上面が前記ソース領域及び前記ドレイン領域の上面よりも下に位置するＳＯＩ型電界効果トランジスタ。
（付記２）さらに、前記チャネル領域の上にゲート絶縁膜を介して設けられるゲート電極を有する付記１記載のＳＯＩ型電界効果トランジスタ。
（付記３）前記絶縁膜は酸化膜である付記１又は２記載のＳＯＩ型電界効果トランジスタ。
（付記４）凸部を有する絶縁膜と、
前記絶縁膜上に設けられ、それぞれソース領域、ドレイン領域及びチャネル領域を含む第１の電界効果トランジスタ及び第２の電界効果トランジスタを形成するためのシリコン層とを有し、
前記第１の電界効果トランジスタは、
前記ソース領域及び前記ドレイン領域が、前記絶縁膜の凸部の両側に設けられ、
前記チャネル領域が、前記絶縁膜の凸部上であってかつ前記ソース領域及び前記ドレイン領域の間に設けられ、その下面が前記ソース領域及び前記ドレイン領域の下面よりも上に位置し、その上面が前記ソース領域及び前記ドレイン領域の上面よりも下に位置し、
前記第２の電界効果トランジスタは、前記チャネル領域が、前記ソース領域及び前記ドレイン領域の間に設けられ、前記チャネル領域の下面及び上面が前記ソース領域及び前記ドレイン領域の下面及び上面と同じ位置であるＳＯＩ型半導体装置。
（付記５）さらに、前記第１及び第２の電界効果トランジスタの各チャネル領域の上にゲート絶縁膜を介して設けられるゲート電極を有する付記４記載のＳＯＩ型半導体装置。
（付記６）前記絶縁膜は酸化膜である付記４又は５記載のＳＯＩ型半導体装置。
（付記７）酸化膜上のシリコン層のチャネル領域の上部及び下部に選択的に酸素イオン又は増速酸化イオン種をイオン注入するイオン注入工程と、
熱処理又は酸化処理を行うことにより、前記チャネル領域の上部及び下部に酸化膜を形成する酸化膜形成工程と、
前記チャネル領域の上部の酸化膜を除去することによりチャネル領域を露出させる除去工程と
を有するＳＯＩ型半導体装置の製造方法。
（付記８）さらに、前記イオン注入工程の前に、前記チャネル領域にｎ型又はｐ型チャネルを形成するための不純物を導入する工程を有する付記７記載のＳＯＩ型半導体装置の製造方法。
（付記９）前記イオン注入工程は、チャネル領域の下部に酸素イオンを注入し、チャネル領域の上部に増速酸化イオン種を注入し、
前記酸化膜形成工程は、不活性ガス中における熱処理及びドライ酸化処理を行う付記７又は８記載のＳＯＩ型半導体装置の製造方法。
（付記１０）前記イオン注入工程は、チャネル領域の下部にヘリウムイオンを注入する付記７又は８記載のＳＯＩ型半導体装置の製造方法。
（付記１１）前記増速酸化イオン種は、ＩＶ族元素、希ガス又はハロゲン元素である付記７〜１０のいずれか１項に記載のＳＯＩ型半導体装置の製造方法。
【００５０】
【発明の効果】
以上説明したように、大幅なプロセス工程数の増大なしに、シリコン層の膜厚を制御し、半導体装置内において部分空乏型及び完全空乏型デバイスのそれぞれの特徴を生かした場所に自由に配置し、設計の自由度を向上させることができる。また、完全空乏型デバイス形成において、チャネル不純物導入の困難さを回避することができ、更には、ＳＯＩデバイスにおける接合容量の大部分を占める側壁成分容量を低減することができる。また、ｅｌｅｖａｔｅｄ  ソース／ドレイン構造におけるフリンジ容量の増加を防ぎ、高速及び低消費電力というＳＯＩデバイスのメリットを充分に生かすことができる。
【図面の簡単な説明】
【図１】本発明の実施形態によるＳＯＩ型半導体装置の一例を示す断面図である。
【図２】ドライエッチングによる図１の構造の形成方法を説明するための図である。
【図３】本発明の実施形態によるＳＯＩ型半導体装置の製造方法の一例を示す断面図である。
【図４】本発明の実施形態によるＳＯＩ型半導体装置の製造方法の一例を示す断面図である。
【図５】本発明の実施形態によるＳＯＩ型半導体装置の製造方法の一例を示す断面図である。
【図６】本発明の実施形態によるＳＯＩ型半導体装置の製造方法の一例を示す断面図である。
【図７】本発明の実施形態によるＳＯＩ型半導体装置の製造方法の一例を示す断面図である。
【図８】本発明の実施形態によるＳＯＩ型半導体装置の製造方法の一例を示す断面図である。
【図９】本発明の実施形態によるＳＯＩ型半導体装置の製造方法の一例を示す断面図である。
【図１０】本発明の実施形態によるＳＯＩ型半導体装置の製造方法の一例を示す断面図である。
【図１１】本発明の実施形態によるＳＯＩ型半導体装置の製造方法の一例を示す断面図である。
【図１２】本発明の実施形態によるＳＯＩ型半導体装置の製造方法の一例を示す断面図である。
【図１３】本発明の実施形態によるＳＯＩ型半導体装置の製造方法の一例を示す断面図である。
【図１４】本発明の実施形態によるＳＯＩ型半導体装置の製造方法の一例を示す断面図である。
【図１５】本発明の実施形態によるＳＯＩ型半導体装置の製造方法の一例を示す断面図である。
【図１６】本発明の実施形態によるＳＯＩ型半導体装置の製造方法の一例を示す断面図である。
【図１７】本発明の実施形態によるＳＯＩ型半導体装置の製造方法の一例を示す断面図である。
【図１８】図１８（Ａ）及び（Ｂ）は、完全空乏型デバイスと部分空乏型デバイスの断面図である。
【図１９】完全空乏型ＳＯＩ  ＭＯＳＦＥＴにおける問題点を説明するための図である。
【図２０】シリコン選択エピタキシャル成長技術を用いたｅｌｅｖａｔｅｄソース／ドレイン構造を有するＳＯＩ  ＭＯＳＦＥＴの一例を示す図である。
【図２１】ＳＯＩ  ＭＯＳＦＥＴにおける（寄生）接合容量成分を説明するための図である。
【符号の説明】
１０１  シリコン基板
１０２  埋め込み酸化膜
１０３  ソース領域
１０４  ソースエクステンション領域
１０５  ドレイン領域
１０６  ドレインエクステンション領域
１０７  チャネル領域
１０８  ゲート酸化膜
１０９  ゲート電極
１１０  サイドウォール
１１２  シリコン層
１８０１  シリコン基板
１８０２  埋め込み酸化膜
１８０３  ソース領域
１８０４  ソースエクステンション領域
１８０５  ドレイン領域
１８０６  ドレインエクステンション領域
１８０７  チャネル領域
１８０８  ゲート酸化膜
１８０９  ゲート電極
１８１０  サイドウォール
１８１１  シリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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