(57)【要約】【課題】半導体記憶装置の信頼性を向上させる技術を提供する。【解決手段】開口部に対応するパターン４０と、溝に対応するパターン４１と、フォトレジストに転写されないダミーパターン５０〜５５とを含むマスクパターンが、フォトマスク３４に設けられている。パターン４０は行列状に配列されており、行方向でピッチＰ２、列方向でピッチＰ１を成している。ダミーパターン５０は、列方向のパターン４０とピッチＰ２を成しており、ダミーパターン５１は、行方向のパターン４０とピッチＰ１を成している。このようなフォトマスク３４を用いて、メモリセルアレイ形成領域における絶縁層に、キャパシタの下部電極が形成される開口部を形成し、メモリセルアレイ形成領域と周辺回路形成領域との境界における絶縁層に溝を形成する。【選択図】　　　　図１２
2004022850.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイ形成領域と、前記メモリセルアレイ形成領域と隣接する周辺回路形成領域とを有する半導体記憶装置の製造方法であって、
（ａ）前記メモリセルアレイ形成領域及び前記周辺回路形成領域に、絶縁層を設ける工程と、
（ｂ）前記メモリセルアレイ形成領域における前記絶縁層に複数の開口部を形成するとともに、メモリセルアレイ形成領域と前記周辺回路形成領域との境界における前記絶縁層に溝を形成する工程と、
（ｃ）前記開口部の表面にキャパシタの下部電極を形成する工程と、
（ｄ）前記工程（ｃ）の後に、前記溝内を充填するとともに、前記周辺回路形成領域における前記絶縁層上にレジストを形成する工程と、
（ｅ）前記レジストをマスクに用いて、前記絶縁層を選択的にエッチングする工程と
を備え、
前記工程（ｂ）は、
（ｂ−１）前記開口部に対応する、所定ピッチで配列された複数の第１パターンと、前記第１パターンと前記所定ピッチを成して、前記第１パターンと直線的に並ぶ第１のダミーパターンと、前記溝に対応する第２パターンとを含むマスクパターンが設けられたフォトマスクを準備する工程と、
（ｂ−２）前記絶縁層の上に、フォトレジストを形成する工程と、
（ｂ−３）前記フォトマスクを用いて前記フォトレジストを露光し、前記マスクパターンを前記フォトレジストに転写する工程と、
（ｂ−４）前記工程（ｂ−３）の後に、前記フォトレジストを現像する工程と、
（ｂ−５）前記工程（ｂ−４）の後に、前記フォトレジストをマスクに用いて前記絶縁層をエッチングし、前記開口部及び前記溝を形成する工程と
を含み、
前記工程（ｂ−３）において、前記第１のダミーパターンは、前記フォトレジストに転写されない、半導体記憶装置の製造方法。
【請求項２】
メモリセルアレイ形成領域と、前記メモリセルアレイ形成領域と隣接する周辺回路形成領域とを有する半導体記憶装置の製造方法であって、
（ａ）前記メモリセルアレイ形成領域及び前記周辺回路形成領域に、絶縁層を設ける工程と、
（ｂ）前記メモリセルアレイ形成領域における前記絶縁層に複数の開口部を形成するとともに、前記メモリセルアレイ形成領域と前記周辺回路形成領域との境界における前記絶縁層に溝を形成する工程と、
（ｃ）前記開口部の表面にキャパシタの下部電極を形成するとともに、前記溝の表面にガードリング膜を形成する工程と、
（ｄ）前記工程（ｃ）の後に、前記周辺回路形成領域における前記絶縁層上にレジストを形成する工程と、
（ｅ）前記レジストをマスクに用いて、前記絶縁層を選択的にエッチングする工程と
を備え、
前記工程（ｂ）は、
（ｂ−１）前記開口部に対応する、所定ピッチで配列された複数の第１パターンと、前記第１パターンと前記所定ピッチを成して、前記第１パターンと直線的に並ぶ第１のダミーパターンと、前記溝に対応する第２パターンとを含むマスクパターンが設けられたフォトマスクを準備する工程と、
（ｂ−２）前記絶縁層の上に、フォトレジストを形成する工程と、
（ｂ−３）前記フォトマスクを用いて前記フォトレジストを露光し、前記マスクパターンを前記フォトレジストに転写する工程と、
（ｂ−４）前記工程（ｂ−３）の後に、前記フォトレジストを現像する工程と、
（ｂ−５）前記工程（ｂ−４）の後に、前記フォトレジストをマスクに用いて前記絶縁層をエッチングし、前記開口部及び前記溝を形成する工程と
を含み、
前記工程（ｂ−３）において、前記第１のダミーパターンは、前記フォトレジストに転写されない、半導体記憶装置の製造方法。
【請求項３】
前記第２パターンは蛇行している、請求項１及び請求項２のいずれか一つに記載の半導体記憶装置の製造方法。
【請求項４】
前記第２パターンは、前記第１パターンの配列方向の垂直方向に延在し、
前記第１のダミーパターンは、前記第１パターンと前記第２パターンとの間に位置し、前記第２パターンの、前記配列方向の垂直方向に沿った中心軸と前記所定ピッチを成す、請求項１乃至請求項３のいずれか一つに記載の半導体記憶装置の製造方法。
【請求項５】
前記マスクパターンは、前記第２パターンに対して前記第１のダミーパターンとは反対側に位置し、前記第２パターンの、前記配列方向の垂直方向に沿った中心軸と前記所定ピッチを成す第２のダミーパターンを更に含み、
前記工程（ｂ−３）において、前記第２のダミーパターンは、前記フォトレジストに転写されない、請求項４に記載の半導体記憶装置の製造方法。
【請求項６】
前記第１パターンは行列状に配列されており、行方向では第１のピッチを、列方向では第２のピッチを成し、
前記第１のダミーパターンは、
前記第１パターンの行ごとに設けられ、それぞれが前記第１パターンと前記第１のピッチを成して、前記行方向の前記第１パターンと直線的に並ぶ複数の第２のダミーパターンと、
前記第１パターンの列ごとに設けられ、それぞれが前記第１パターンと前記第２のピッチを成して、前記列方向の前記第１パターンと直線的に並ぶ複数の第３のダミーパターンと
を含む、請求項１乃至請求項３のいずれか一つに記載の半導体記憶装置の製造方法。
【請求項７】
前記第２パターンは、前記列方向に延在する第３パターンと、前記第３パターンと接続され、前記行方向に延在する第４パターンとを含み、前記第２のダミーパターンは、前記第１パターンと前記第３パターンとの間に位置し、前記第３パターンの前記列方向に沿った中心軸と前記第１のピッチを成し、
前記第３のダミーパターンは、前記第１パターンと前記第４パターンとの間に位置し、前記第４パターンの前記行方向に沿った中心軸と前記第２のピッチを成す、請求項６に記載の半導体記憶装置の製造方法。
【請求項８】
前記マスクパターンは、
前記第３パターンに対して前記第２のダミーパターンとは反対側に位置し、前記第３パターンの前記列方向に沿った中心軸と前記第１のピッチを成す第４のダミーパターンと、
前記第４パターンに対して前記第３のダミーパターンとは反対側に位置し、前記第４パターンの前記行方向に沿った中心軸と前記第２のピッチを成す第５のダミーパターンと
を更に含み、
前記工程（ｂ−３）において、前記第４，５のダミーパターンは、前記フォトレジストに転写されない、請求項７に記載の半導体記憶装置の製造方法。
【請求項９】
メモリセルアレイ形成領域と、前記メモリセルアレイ形成領域と隣接する周辺回路形成領域とを有する半導体記憶装置の製造方法であって、（ａ）前記メモリセルアレイ形成領域及び前記周辺回路形成領域に、絶縁層を設ける工程と、
（ｂ）前記メモリセルアレイ形成領域における前記絶縁層に開口部を形成するとともに、前記メモリセルアレイ形成領域と前記周辺回路形成領域との境界における前記絶縁層に、蛇行する溝を形成する工程と、
（ｃ）前記開口部の表面にキャパシタの下部電極を形成するとともに、前記溝の表面にガードリング膜を形成する工程と、
（ｄ）前記工程（ｃ）の後に、前記周辺回路形成領域における前記絶縁層上にレジストを形成する工程と、
（ｅ）前記レジストをマスクに用いて、前記絶縁層を選択的にエッチングする工程と
を備える、半導体記憶装置の製造方法。
【請求項１０】
前記工程（ｂ）は、
（ｂ−１）前記開口部に対応し、所定ピッチで配列された複数の第１パターンと、前記溝に対応し、前記第１パターンの配列方向に蛇行する第２パターンとを含むマスクパターンが設けられたフォトマスクを準備する工程と、
（ｂ−２）前記絶縁層の上に、フォトレジストを形成する工程と、
（ｂ−３）前記フォトマスクを用いて前記フォトレジストを露光し、前記マスクパターンを前記フォトレジストに転写する工程と、
（ｂ−４）前記工程（ｂ−３）の後に、前記フォトレジストを現像する工程と、
（ｂ−５）前記工程（ｂ−４）の後に、前記フォトレジストをマスクに用いて前記絶縁層をエッチングし、複数の前記開口部と、前記溝とを形成する工程と
を含み、
前記第２パターンは、蛇行周期が前記所定ピッチに一致し、
更に前記第２パターンは、前記配列方向の垂直方向において、
前記第１パターンに対して距離が近い方の各頂部が、前記第１パターンと直線的に並び、
前記第１パターンに対して距離が遠い方の各頂部が、互いに隣り合う第１パターンの間に位置する、請求項９に記載の半導体記憶装置の製造方法。
【請求項１１】
前記工程（ｂ）は、
（ｂ−１）前記開口部に対応し、所定ピッチで配列された複数の第１パターンと、前記溝に対応し、前記第１パターンの配列方向の垂直方向に蛇行する第２パターンとを含むマスクパターンが設けられたフォトマスクを準備する工程と、
（ｂ−２）前記絶縁層の上に、フォトレジストを形成する工程と、
（ｂ−３）前記フォトマスクを用いて前記フォトレジストを露光し、前記マスクパターンを前記フォトレジストに転写する工程と、
（ｂ−４）前記工程（ｂ−３）の後に、前記フォトレジストを現像する工程と、
（ｂ−５）前記工程（ｂ−４）の後に、前記フォトレジストをマスクに用いて前記絶縁層をエッチングし、複数の前記開口部と、前記溝とを形成する工程と
を含み、
前記第２パターンは、前記配列方向の垂直方向に沿った中心軸が前記第１パターンと前記所定ピッチを成す、請求項９に記載の半導体記憶装置の製造方法。
【請求項１２】
前記第１パターンは行列状に配列されており、行方向では第１のピッチを、列方向では第２のピッチを成し、
前記第２パターンは、前記列方向に蛇行する第３パターンと、前記第３パターンと接続され、前記行方向に蛇行する第４パターンとを含み、
前記第３パターンは、蛇行周期が前記第２のピッチに一致し、
更に前記第３パターンは、前記行方向において、
前記第１パターンに対して距離が近い方の各頂部が、前記第１パターンと直線的に並び、
前記第１パターンに対して距離が遠い方の各頂部が、前記列方向の互いに隣り合う第１パターンの間に位置し、
前記第４パターンは、蛇行周期が前記第１のピッチに一致し、
更に前記第４パターンは、前記列方向において、
前記第１パターンに対して距離が近い方の各頂部が、前記第１パターンと直線的に並び、
前記第１パターンに対して距離が遠い方の各頂部が、前記行方向の互いに隣り合う第１パターンの間に位置する、請求項１０に記載の半導体記憶装置の製造方法。
【請求項１３】
前記第１パターンは行列状に配列されており、行方向では第１のピッチを、列方向では第２のピッチを成し、
前記第２パターンは、前記列方向に蛇行する第３パターンと、前記第３パターンと接続され、前記行方向に蛇行する第４パターンとを含み、
前記第３パターンは、前記列方向に沿った中心軸が前記列方向の前記第１パターンと前記第１のピッチを成し、
前記第４パターンは、前記行方向に沿った中心軸が前記行方向の前記第１パターンと前記第２のピッチを成す、請求項１１に記載の半導体記憶装置の製造方法。
【請求項１４】
前記工程（ｂ）は、
（ｂ−１）前記開口部に対応し、所定ピッチで配列された複数の第１パターンと、前記溝に対応する第２パターンとを含むマスクパターンが設けられたフォトマスクを準備する工程と、
（ｂ−２）前記絶縁層の上に、フォトレジストを形成する工程と、
（ｂ−３）前記フォトマスクを用いて前記フォトレジストを露光し、前記マスクパターンを前記フォトレジストに転写する工程と、
（ｂ−４）前記工程（ｂ−３）の後に、前記フォトレジストを現像する工程と、
（ｂ−５）前記工程（ｂ−４）の後に、前記フォトレジストをマスクに用いて前記絶縁層をエッチングし、複数の前記開口部と、前記溝とを形成する工程と
を含み、
前記第２パターンは、前記第１パターンの配列方向に蛇行する第３パターンと、前記第３パターンと接続され、前記第１パターンの配列方向の垂直方向に蛇行する第４パターンとを含み、
前記第３パターンは、蛇行周期が前記所定ピッチに一致し、
更に前記第３パターンは、前記配列方向の垂直方向において、
前記第１パターンに対して距離が近い方の各頂部が、前記第１パターンと直線的に並び、
前記第１パターンに対して距離が遠い方の各頂部が、互いに隣り合う第１パターンの間に位置し、
前記第４パターンは、前記配列方向の垂直方向に沿った中心軸が前記第１パターンと前記所定ピッチを成す、請求項９に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、メモリセルアレイとその周辺回路とを備える半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
図２６，２９〜３３は、従来の半導体記憶装置の製造方法を工程順に示す断面図である。従来の半導体記憶装置は、メモリセルアレイが形成されている領域（以後、「メモリセルアレイ形成領域」と呼ぶ）と、メモリセルアレイの周辺回路が形成されている領域（以後、「周辺回路形成領域」と呼ぶ）とを有している。そして、メモリセルアレイ形成領域には、例えばＤＲＡＭのメモリセルアレイが形成され、周辺回路形成領域には、センスアンプ回路やサブデコーダ回路などを含む周辺回路が形成されている。以下に、図２６，２９〜３３を参照して、従来の半導体記憶装置の製造方法について説明する。
【０００３】
図２６に示すように、メモリセルアレイ形成領域に複数のビット線１０３を設け、メモリセルアレイ形成領域に隣接する周辺回路形成領域にビット線１０６を設ける。そして、ビット線１０３，１０６を覆って、メモリセルアレイ形成領域及び周辺回路形成領域に、絶縁層１１８を設ける。なお、絶縁層１１８は例えばシリコン酸化膜から成る。
【０００４】
次に、メモリセルアレイ形成領域における絶縁層１１８に、複数のストレージノードコンタクトプラグ（以後、「ＳＣプラグ」と呼ぶ）１０７を設ける。ＳＣプラグ１０７は、その上面が絶縁層１１８から露出しており、絶縁層１１８の膜厚方向に対する垂直方向において、行列状に配列されている。また、ＳＣプラグ１０７の材料には、例えばドープトポリシリコンや、メタルなどが採用される。
【０００５】
ビット線１０３は、ドープトポリシリコンやメタルなどから成る導電膜１０１と、シリコン窒化膜１０２とが積層された構造を成している。また、ビット線１０６も、ビット線１０３と同様に、ドープトポリシリコンやメタルなどから成る導電膜１０４と、シリコン窒化膜１０５とが積層された構造を成している。
【０００６】
なお図示されていないが、絶縁層１１８の下方には、複数の半導体素子が形成された半導体基板が存在する。この半導体基板のメモリセルアレイ形成領域には、複数のＭＯＳトランジスタが行列状に形成されており、周辺回路形成領域には、周辺回路を構成するトランジスタなどが形成されている。そして、ＳＣプラグ１０７は、当該半導体基板に形成されたＭＯＳトランジスタごとに設けられており、その一方のソース・ドレイン領域に電気的に接続されている。また、ビット線１０３，１０６は、ＭＯＳトランジスタのソース・ドレイン領域のうち、ＳＣプラグ１０７が接続されていない、他方のソース・ドレイン領域に電気的に接続されている。
【０００７】
次に、絶縁層１１８の上面及びＳＣプラグ１０７の上面に、シリコン窒化膜１０８と、例えばシリコン酸化膜から成る絶縁層１０９とを、この順で積層する。これにより、メモリセルアレイ形成領域及び周辺回路形成領域に、シリコン窒化膜１０８と絶縁層１０９が設けられる。そして、絶縁層１０９上にフォトレジスト（図示せず）を形成し、所定のマスクパターンを有するフォトマスク（図示せず）を用いて当該フォトレジストを露光する。これにより、フォトマスクのマスクパターンがフォトレジストに転写される。そして、フォトレジストを現像して、フォトレジストに所定の開口パターンを形成する。
【０００８】
次に、所定の開口パターンが形成されたフォトレジストをマスクに用いて、絶縁層１０９及びシリコン窒化膜１０８をエッチングする。これにより、メモリセルアレイ形成領域における絶縁層１０９及びシリコン窒化膜１０８に、ＳＣプラグ１０７を露出させる複数の開口部１１０が形成され、更に、メモリセルアレイ形成領域と周辺回路形成領域との境界における絶縁層１０９及びシリコン窒化膜１０８に溝１２０が形成される。なお、開口部１１０及び溝１２０を形成する際に使用するフォトマスクについては、後で詳細に述べる。
【０００９】
次に、全面にポリシリコン膜を形成し、開口部１１０及び溝１２０よりも上方のポリシリコン膜をＣＭＰ法にて除去する。これにより、各開口部１１０の表面には、ポリシリコン膜から成る、キャパシタの下部電極１１１が形成され、溝１２０の表面には、ポリシリコン膜から成るガードリング膜１２１が形成される。
【００１０】
図２７は、図２６に示す構造を矢視Ｃから見たときの平面図である。なお、図２７では、平面図では実際には現れないＳＣプラグ１０７及びビット線１０３，１０６を破線で示している。また、図２７中の矢視Ｄ−Ｄにおける断面図が、図２６である。
【００１１】
図２７に示すように、開口部１１０は、ＳＣプラグ１０７ごとに設けられており、絶縁層１０９の膜厚方向に対する垂直方向において、行列状に配列されている。具体的には、行方向における開口部１１０は、ピッチＰ２００を成して配列されており、列方向における開口部１１０は、ピッチＰ１００を成して配列されている。
【００１２】
溝１２０は、開口部１１０を取り囲むように形成されており、その行方向に延在する部分と、行方向の開口部１１０とはピッチＰ１０１を成している。また、溝１２０の列方向に延在する部分と、列方向の開口部１１０とはピッチＰ２０１を成している。なお、図面において、「行方向」とは紙面左右方向を、「列方向」とは紙面上下方向を意味するものとする。
【００１３】
図２８は、図２７に示す開口部１１０及び溝１２０を形成する際に使用されるフォトマスク３００を示す平面図であって、フォトマスク３００は、例えばポジ型のフォトマスクである。
【００１４】
図２８に示すように、フォトマスク３００には、開口部１１０に対応する複数のパターン２００と、溝１２０に対応するパターン２０１とを含むマスクパターン３０１が形成されている。パターン２００は行列状に配列されており、行方向においてピッチＰ２１０を成し、列方向においてピッチＰ１１０を成す。
【００１５】
パターン２０１はパターン２００を取り囲んで形成されており、その行方向に延在する部分と、行方向のパターン２００とはピッチＰ１１１を成している。また、パターン２０１の列方向に延在している部分と、列方向のパターン２００とはピッチＰ２１１を成している。
【００１６】
なお、マスクパターン３０１がフォトレジストに等倍で転写される場合には、ピッチＰ１１０，Ｐ１１１，Ｐ２１０，Ｐ２１１は、それぞれ図２７に示すピッチＰ１００，Ｐ１０１，Ｐ２００，Ｐ２０１に一致する。また、マスクパターン３０１がフォトレジストに縮小して転写される場合、例えば１／５倍に縮小されて転写される場合には、ピッチＰ１１０，Ｐ１１１，Ｐ２１０，Ｐ２１１は、そえぞれ図２７に示すピッチＰ１００，Ｐ１０１，Ｐ２００，Ｐ２０１の５倍の寸法となる。
【００１７】
次に、図２９に示すように、周辺回路形成領域における絶縁層１０９及びガードリング膜１２１の上に、レジスト１３０を形成する。これにより、レジスト１３０が溝１２０内に充填される。そして、図３０に示すように、レジスト１３０をマスクに用いて絶縁層１０９を選択的にエッチングして、メモリセル形成領域における絶縁層１０９を除去する。そして、図３１に示すように、レジスト１３０を除去する。
【００１８】
次に、図３２に示すように、下部電極１１１、ガードリング膜１２１及びメモリセルアレイ形成領域におけるシリコン窒化膜１０８の上に、キャパシタの誘電体膜１１２を形成し、かかる誘電体膜１１２上にキャパシタの上部電極１１３を形成する。これにより、メモリセルアレイ形成領域に複数のキャパシタ１１５が形成される。そして、絶縁層１０９及び上部電極１１３の上に、例えばシリコン酸化膜から成る絶縁層１４０を形成する。
【００１９】
次に、図３３に示すように、周辺回路形成領域における、絶縁層１０９，１１８，１４０及びシリコン窒化膜１０５，１０８に、ビット線１０６の導電膜１０４に接続してコンタクトプラグ１５７を形成する。コンタクトプラグ１５７は、例えばタングステンから成り、その上面は絶縁層１４０から露出している。
【００２０】
そして、コンタクトプラグ１５７と接続してメタル配線１５０を絶縁層１４０上に形成し、更に、メタル配線１５０とは電気的に絶縁されたメタル配線１５１を絶縁層１４０上に形成する。なお、メタル配線１５０，１５１は例えばアルミニウムから成る。
【００２１】
以上の工程により、メモリセルアレイ形成領域にＤＲＡＭのメモリセルアレイが形成され、周辺回路形成領域に、メモリセルアレイの周辺回路が形成される。
【００２２】
上述のような従来の半導体記憶装置の製造方法では、図３０に示す工程を実行する際、つまり、周辺回路形成領域をマスクして、メモリセルアレイ形成領域における絶縁層１０９を選択的に除去する際には、通常、フッ酸等を使用した等方性エッチングが実行される。そのため、上述の従来の半導体記憶装置の製造方法とは異なって、ガードリング膜１２１が形成されていない場合には、マスクしている周辺回路形成領域における絶縁層１０９にもフッ酸が染み込んで、かかる絶縁層１０９も除去されることがあった。そのため、上層の絶縁層１４０の上面に段差が生じて、絶縁層１４０上にメタル配線１５０，１５１を形成する際の写真製版工程において、デフォーカス等が生じることがあった。その結果、メタル配線１５０，１５１を所望の形状に形成することが困難であった。
【００２３】
しかし、上述の従来の半導体記憶装置の製造方法では、メモリセルアレイ形成領域と周辺回路形成領域との境界にガードリング膜１２１が形成されているため、図２６に示すように、フッ酸等が周辺回路形成領域における絶縁層１０９に染み込むことが無く、当該絶縁層１０９が除去されることはない。その結果、上層の絶縁層１４０の上面に段差が生じることを防止できるため、メタル配線１５０，１５１を所望の形状に形成し易くなる。
【００２４】
なお、メモリセルアレイ形成領域と周辺回路形成領域との境界に上述のようなガードリング膜１２１を設けて、上層の絶縁層の段差を低減する技術については、特開平７−７０８４号公報に開示されている。
【００２５】
【発明が解決しようとする課題】
しかし、上述の従来の半導体記憶装置の製造方法では、マスクパターン３０１において、パターン２００のピッチと、パターン２０１とパターン２００とが成すピッチとが一致しない場合、行列状に配列された開口部１１０のうち、一番端に位置する開口部１１０が、その他の開口部１１０とは異なり、所望の寸法とは大きく異なって形成されることがあった。以下に、このことについて詳細に述べる。
【００２６】
図２８に示すように、開口部１１０に対応したパターン２００は、行方向にピッチＰ２１０を、列方向にピッチＰ１１０を成して配列されている。このように、所定のピッチで配列されたパターンをフォトレジストに転写する場合、露光条件は、通常、転写するパターンが配列されたピッチ、ここではピッチＰ１１０，Ｐ２１０に合わせて調整される。言い換えれば、周期性をもって配列されたパターンをフォトレジストに転写する場合、露光条件は、転写するパターンの周期性に合わせて調整される。これにより、微細なパターンであっても、確実にフォトレジストに転写できる。
【００２７】
しかし、パターン２０１の行方向に延在する部分と行方向のパターン２００とのピッチＰ１１１が、列方向のパターン２００のピッチＰ１１０に一致しない場合、列方向において周期性が崩れる。そのため、パターン２０１とピッチＰ１１１を成す行方向のパターン２００が、所望の寸法とは大きく異なってフォトレジストに転写されることがあった。
【００２８】
また、パターン２０１の列方向に延在する部分と列方向のパターン２００とのピッチＰ２１１が、行方向のパターン２００のピッチＰ２１０に一致しない場合には、行方向において周期性が崩れる。そのため、パターン２０１とピッチＰ２１１を成す列方向のパターン２００が、所望の寸法とは大きく異なってフォトレジストに転写されることがあった。
【００２９】
このように、パターン２０１とパターン２００との位置関係によっては、行列状に配列されたパターン２００のうち、一番端に位置するパターン２００が、その他のパターン２００とは異なり、所望の寸法とは大きく異なって、フォトレジストに転写されることがあった。従って、フォトレジストを現像し、現像後のフォトレジストをマスクに用いて、開口部１１０を形成すると、行列状に配列された開口部１１０のうち、一番端に位置する開口部１１０が所望の寸法とは大きく異なって形成される場合があった。
【００３０】
例えば、図２８に示すピッチＰ１１１がピッチＰ１１０よりも小さい場合には、一番端に位置する行方向のパターン２００は、所望の寸法よりも大きくなってフォトレジストに転写される。そのため、一番端に位置する行方向の開口部１１０は、所望の寸法よりも大きく形成される。また、図２４に示すピッチＰ２１１がピッチＰ２１０よりも小さい場合には、一番端に位置する列方向のパターン２００は、所望の寸法よりも大きくなってフォトレジストに転写される。そのため、一番端に位置する列方向の開口部１１０は、所望の寸法よりも大きく形成される。このように、開口部１１０が所望の寸法よりも大きく形成される場合には、隣り合う開口部１１０が連通し、隣り合うキャパシタ１１５において、下部電極１１１がショートすることがあった。そのため、半導体記憶装置の信頼性が低下することがあった。
【００３１】
また、例えば、図２８に示すピッチＰ１１１がピッチＰ１１０よりも大きい場合には、一番端に位置する行方向のパターン２００は、所望の寸法よりも小さくなってフォトレジストに転写される。そのため、一番端に位置する行方向の開口部１１０は、所望の寸法よりも小さく形成される。また、図２８に示すピッチＰ２１１がピッチＰ２１０よりも大きい場合には、一番端に位置する列方向のパターン２００は、所望の寸法よりも小さくなってフォトレジストに転写される。そのため、一番端に位置する列方向の開口部１１０は、所望の寸法よりも小さく形成される。このように、開口部１１０が所望の寸法よりも小さく形成される場合には、その表面に形成される下部電極１１１の表面積が十分に確保できずに、キャパシタ１１５の容量が低減することがあった。
【００３２】
更に、開口部１１０が所望の寸法よりも小さく形成される場合には、その表面に形成される下部電極１１１と、ＳＣプラグ１０７及びシリコン窒化膜１０８との接触面積が小さくなるため、メモリセルアレイ形成領域における絶縁層１０９を除去した後に、下部電極１１１が倒れ易くなる。そのため、図２６に示す工程の実行後には、下部電極１１１が倒れる、いわゆる「パターン飛び」を生じることがあった。
【００３３】
このように、開口部１１０が所望の寸法よりも小さく形成される場合であっても、半導体記憶装置の信頼性が低下することがあった。
【００３４】
また、図２７に示すように、行方向あるいは列方向において、溝１２０は直線的に形成されているため、その表面に形成されるガードリング膜１２１も直線的に延在する。そのため、図３０に示す工程の実行後に、ガードリング膜１２１が、その延在方向の垂直方向において、倒れやすかった。具体的には、図３０に示すように、周辺回路形成領域におけるガードリング膜１２１の側壁は、絶縁層１０９によって支持されているが、メモリセルアレイ形成領域におけるガードリング膜１２１の側壁を支持するものは何も存在しないため、メモリセルアレイ形成領域側にガードリング膜１２１が倒れやすかった。そのため、半導体記憶装置の信頼性に問題を生じることがあった。
【００３５】
そこで、本発明は上述の問題に鑑みて成されたものであり、半導体記憶装置の信頼性を向上させる技術を提供することを目的とする。
【００３６】
【課題を解決するための手段】
この発明のうち請求項１に記載の半導体記憶装置の製造方法は、メモリセルアレイ形成領域と、前記メモリセルアレイ形成領域と隣接する周辺回路形成領域とを有する半導体記憶装置の製造方法であって、（ａ）前記メモリセルアレイ形成領域及び前記周辺回路形成領域に、絶縁層を設ける工程と、（ｂ）前記メモリセルアレイ形成領域における前記絶縁層に複数の開口部を形成するとともに、メモリセルアレイ形成領域と前記周辺回路形成領域との境界における前記絶縁層に溝を形成する工程と、（ｃ）前記開口部の表面にキャパシタの下部電極を形成する工程と、（ｄ）前記工程（ｃ）の後に、前記溝内を充填するとともに、前記周辺回路形成領域における前記絶縁層上にレジストを形成する工程と、（ｅ）前記レジストをマスクに用いて、前記絶縁層を選択的にエッチングする工程とを備え、前記工程（ｂ）は、（ｂ−１）前記開口部に対応する、所定ピッチで配列された複数の第１パターンと、前記第１パターンと前記所定ピッチを成して、前記第１パターンと直線的に並ぶ第１のダミーパターンと、前記溝に対応する第２パターンとを含むマスクパターンが設けられたフォトマスクを準備する工程と、（ｂ−２）前記絶縁層の上に、フォトレジストを形成する工程と、（ｂ−３）前記フォトマスクを用いて前記フォトレジストを露光し、前記マスクパターンを前記フォトレジストに転写する工程と、（ｂ−４）前記工程（ｂ−３）の後に、前記フォトレジストを現像する工程と、（ｂ−５）前記工程（ｂ−４）の後に、前記フォトレジストをマスクに用いて前記絶縁層をエッチングし、前記開口部及び前記溝を形成する工程とを含み、前記工程（ｂ−３）において、前記第１のダミーパターンは、前記フォトレジストに転写されない。
【００３７】
また、この発明のうち請求項２に記載の半導体記憶装置の製造方法は、メモリセルアレイ形成領域と、前記メモリセルアレイ形成領域と隣接する周辺回路形成領域とを有する半導体記憶装置の製造方法であって、（ａ）前記メモリセルアレイ形成領域及び前記周辺回路形成領域に、絶縁層を設ける工程と、（ｂ）前記メモリセルアレイ形成領域における前記絶縁層に複数の開口部を形成するとともに、前記メモリセルアレイ形成領域と前記周辺回路形成領域との境界における前記絶縁層に溝を形成する工程と、（ｃ）前記開口部の表面にキャパシタの下部電極を形成するとともに、前記溝の表面にガードリング膜を形成する工程と、（ｄ）前記工程（ｃ）の後に、前記周辺回路形成領域における前記絶縁層上にレジストを形成する工程と、（ｅ）前記レジストをマスクに用いて、前記絶縁層を選択的にエッチングする工程とを備え、前記工程（ｂ）は、（ｂ−１）前記開口部に対応する、所定ピッチで配列された複数の第１パターンと、前記第１パターンと前記所定ピッチを成して、前記第１パターンと直線的に並ぶ第１のダミーパターンと、前記溝に対応する第２パターンとを含むマスクパターンが設けられたフォトマスクを準備する工程と、（ｂ−２）前記絶縁層の上に、フォトレジストを形成する工程と、（ｂ−３）前記フォトマスクを用いて前記フォトレジストを露光し、前記マスクパターンを前記フォトレジストに転写する工程と、（ｂ−４）前記工程（ｂ−３）の後に、前記フォトレジストを現像する工程と、（ｂ−５）前記工程（ｂ−４）の後に、前記フォトレジストをマスクに用いて前記絶縁層をエッチングし、前記開口部及び前記溝を形成する工程とを含み、前記工程（ｂ−３）において、前記第１のダミーパターンは、前記フォトレジストに転写されない。
【００３８】
また、この発明のうち請求項３に記載の半導体記憶装置の製造方法は、請求項１及び請求項２のいずれか一つに記載の半導体記憶装置の製造方法であって、前記第２パターンは蛇行している。
【００３９】
また、この発明のうち請求項４に記載の半導体記憶装置の製造方法は、請求項１乃至請求項３のいずれか一つに記載の半導体記憶装置の製造方法であって、前記第２パターンは、前記第１パターンの配列方向の垂直方向に延在し、前記第１のダミーパターンは、前記第１パターンと前記第２パターンとの間に位置し、前記第２パターンの、前記配行方向の垂直方向に沿った中心軸と前記所定ピッチを成す。
【００４０】
また、この発明のうち請求項５に記載の半導体記憶装置の製造方法は、請求項４に記載の半導体記憶装置の製造方法であって、前記マスクパターンは、前記第２パターンに対して前記第１のダミーパターンとは反対側に位置し、前記第２パターンの、前記配行方向の垂直方向に沿った中心軸と前記所定ピッチを成す第２のダミーパターンを更に含み、前記工程（ｂ−３）において、前記第２のダミーパターンは、前記フォトレジストに転写されない。
【００４１】
また、この発明のうち請求項６に記載の半導体記憶装置の製造方法は、請求項１乃至請求項３のいずれか一つに記載の半導体記憶装置の製造方法であって、前記第１パターンは行列状に配列されており、行方向では第１のピッチを、列方向では第２のピッチを成し、前記第１のダミーパターンは、前記第１パターンの行ごとに設けられ、それぞれが前記第１パターンと前記第１のピッチを成して、前記行方向の前記第１パターンと直線的に並ぶ複数の第２のダミーパターンと、前記第１パターンの列ごとに設けられ、それぞれが前記第１パターンと前記第２のピッチを成して、前記列方向の前記第１パターンと直線的に並ぶ複数の第３のダミーパターンとを含む。
【００４２】
また、この発明のうち請求項７に記載の半導体記憶装置の製造方法は、請求項６に記載の半導体記憶装置の製造方法であって、前記第２パターンは、前記列方向に延在する第３パターンと、前記第３パターンと接続され、前記行方向に延在する第４パターンとを含み、前記第２のダミーパターンは、前記第１パターンと前記第３パターンとの間に位置し、前記第３パターンの前記列方向に沿った中心軸と前記第１のピッチを成し、前記第３のダミーパターンは、前記第１パターンと前記第４パターンとの間に位置し、前記第４パターンの前記行方向に沿った中心軸と前記第２のピッチを成す。
【００４３】
また、この発明のうち請求項８に記載の半導体記憶装置の製造方法は、請求項７に記載の半導体記憶装置の製造方法であって、前記マスクパターンは、前記第３パターンに対して前記第２のダミーパターンとは反対側に位置し、前記第３パターンの前記列方向に沿った中心軸と前記第１のピッチを成す第４のダミーパターンと、前記第４パターンに対して前記第３のダミーパターンとは反対側に位置し、前記第４パターンの前記行方向に沿った中心軸と前記第２のピッチを成す第５のダミーパターンとを更に含み、前記工程（ｂ−３）において、前記第４，５のダミーパターンは、前記フォトレジストに転写されない。
【００４４】
また、この発明のうち請求項９に記載の半導体記憶装置の製造方法は、メモリセルアレイ形成領域と、前記メモリセルアレイ形成領域と隣接する周辺回路形成領域とを有する半導体記憶装置の製造方法であって、（ａ）前記メモリセルアレイ形成領域及び前記周辺回路形成領域に、絶縁層を設ける工程と、（ｂ）前記メモリセルアレイ形成領域における前記絶縁層に開口部を形成するとともに、前記メモリセルアレイ形成領域と前記周辺回路形成領域との境界における前記絶縁層に、蛇行する溝を形成する工程と、（ｃ）前記開口部の表面にキャパシタの下部電極を形成するとともに、前記溝の表面にガードリング膜を形成する工程と、（ｄ）前記工程（ｃ）の後に、前記周辺回路形成領域における前記絶縁層上にレジストを形成する工程と、（ｅ）前記レジストをマスクに用いて、前記絶縁層を選択的にエッチングする工程とを備える。
【００４５】
また、この発明のうち請求項１０に記載の半導体記憶装置の製造方法は、請求項９に記載の半導体記憶装置の製造方法であって、前記工程（ｂ）は、（ｂ−１）前記開口部に対応し、所定ピッチで配列された複数の第１パターンと、前記溝に対応し、前記第１パターンの配列方向に蛇行する第２パターンとを含むマスクパターンが設けられたフォトマスクを準備する工程と、（ｂ−２）前記絶縁層の上に、フォトレジストを形成する工程と、（ｂ−３）前記フォトマスクを用いて前記フォトレジストを露光し、前記マスクパターンを前記フォトレジストに転写する工程と、（ｂ−４）前記工程（ｂ−３）の後に、前記フォトレジストを現像する工程と、（ｂ−５）前記工程（ｂ−４）の後に、前記フォトレジストをマスクに用いて前記絶縁層をエッチングし、複数の前記開口部と、前記溝とを形成する工程とを含み、前記第２パターンは、蛇行周期が前記所定ピッチに一致し、更に前記第２パターンは、前記配列方向の垂直方向において、前記第１パターンに対して距離が近い方の各頂部が、前記第１パターンと直線的に並び、前記第１パターンに対して距離が遠い方の各頂部が、互いに隣り合う第１パターンの間に位置する。
【００４６】
また、この発明のうち請求項１１に記載の半導体記憶装置の製造方法は、請求項９に記載の半導体記憶装置の製造方法であって、前記工程（ｂ）は、（ｂ−１）前記開口部に対応し、所定ピッチで配列された複数の第１パターンと、前記溝に対応し、前記第１パターンの配列方向の垂直方向に蛇行する第２パターンとを含むマスクパターンが設けられたフォトマスクを準備する工程と、（ｂ−２）前記絶縁層の上に、フォトレジストを形成する工程と、（ｂ−３）前記フォトマスクを用いて前記フォトレジストを露光し、前記マスクパターンを前記フォトレジストに転写する工程と、（ｂ−４）前記工程（ｂ−３）の後に、前記フォトレジストを現像する工程と、（ｂ−５）前記工程（ｂ−４）の後に、前記フォトレジストをマスクに用いて前記絶縁層をエッチングし、複数の前記開口部と、前記溝とを形成する工程とを含み、前記第２パターンは、前記配列方向の垂直方向に沿った中心軸が前記第１パターンと前記所定ピッチを成す。
【００４７】
また、この発明のうち請求項１２に記載の半導体記憶装置の製造方法は、請求項１０に記載の半導体記憶装置の製造方法であって、前記第１パターンは行列状に配列されており、行方向では第１のピッチを、列方向では第２のピッチを成し、前記第２パターンは、前記列方向に蛇行する第３パターンと、前記第３パターンと接続され、前記行方向に蛇行する第４パターンとを含み、前記第３パターンは、蛇行周期が前記第２のピッチに一致し、更に前記第３パターンは、前記行方向において、前記第１パターンに対して距離が近い方の各頂部が、前記第１パターンと直線的に並び、前記第１パターンに対して距離が遠い方の各頂部が、前記列方向の互いに隣り合う第１パターンの間に位置し、前記第４パターンは、蛇行周期が前記第１のピッチに一致し、更に前記第４パターンは、前記列方向において、前記第１パターンに対して距離が近い方の各頂部が、前記第１パターンと直線的に並び、前記第１パターンに対して距離が遠い方の各頂部が、前記行方向の互いに隣り合う第１パターンの間に位置する。
【００４８】
また、この発明のうち請求項１３に記載の半導体記憶装置の製造方法は、請求項１１に記載の半導体記憶装置の製造方法であって、前記第１パターンは行列状に配列されており、行方向では第１のピッチを、列方向では第２のピッチを成し、前記第２パターンは、前記列方向に蛇行する第３パターンと、前記第３パターンと接続され、前記行方向に蛇行する第４パターンとを含み、前記第３パターンは、前記列方向に沿った中心軸が前記列方向の前記第１パターンと前記第１のピッチを成し、前記第４パターンは、前記行方向に沿った中心軸が前記行方向の前記第１パターンと前記第２のピッチを成す。
【００４９】
また、この発明のうち請求項１４に記載の半導体記憶装置の製造方法は、請求項９に記載の半導体記憶装置の製造方法であって、前記工程（ｂ）は、（ｂ−１）前記開口部に対応し、所定ピッチで配列された複数の第１パターンと、前記溝に対応する第２パターンとを含むマスクパターンが設けられたフォトマスクを準備する工程と、（ｂ−２）前記絶縁層の上に、フォトレジストを形成する工程と、（ｂ−３）前記フォトマスクを用いて前記フォトレジストを露光し、前記マスクパターンを前記フォトレジストに転写する工程と、（ｂ−４）前記工程（ｂ−３）の後に、前記フォトレジストを現像する工程と、（ｂ−５）前記工程（ｂ−４）の後に、前記フォトレジストをマスクに用いて前記絶縁層をエッチングし、複数の前記開口部と、前記溝とを形成する工程とを含み、前記第２パターンは、前記第１パターンの配列方向に蛇行する第３パターンと、前記第３パターンと接続され、前記第１パターンの配列方向の垂直方向に蛇行する第４パターンとを含み、前記第３パターンは、蛇行周期が前記所定ピッチに一致し、更に前記第３パターンは、前記配列方向の垂直方向において、前記第１パターンに対して距離が近い方の各頂部が、前記第１パターンと直線的に並び、前記第１パターンに対して距離が遠い方の各頂部が、互いに隣り合う第１パターンの間に位置し、前記第４パターンは、前記配行方向の垂直方向に沿った中心軸が前記第１パターンと前記所定ピッチを成す。
【００５０】
【発明の実施の形態】
実施の形態１．
図１〜８，１３〜１７は、本発明の実施の形態１に係る半導体記憶装置の製造方法を工程順に示す断面図である。本実施の形態１に係る半導体記憶装置は、メモリセルアレイ形成領域と、それに隣接する周辺回路形成領域とを有している。メモリセルアレイ形成領域には、例えばＤＲＡＭのメモリセルアレイが形成され、周辺回路形成領域には、センスアンプ回路やサブデコーダ回路などを含む周辺回路が形成されている。以下に、図１〜８，１３〜１７を参照して、本実施の形態１に係る半導体記憶装置の製造方法について説明する。
【００５１】
まず図１に示すように、メモリセルアレイ形成領域に複数のビット線３を設け、周辺回路形成領域にビット線６を設ける。そして、ビット線３，６を覆って、メモリセルアレイ形成領域及び周辺回路形成領域に、絶縁層１８を設ける。なお、絶縁層１８は例えばシリコン酸化膜から成る。
【００５２】
次に、メモリセルアレイ形成領域における絶縁層１８に、複数のＳＣプラブ７を設ける。ＳＣプラグ７は、その上面が絶縁層１８から露出しており、絶縁層１８の膜厚方向に対する垂直方向において、行列状に配列されている。また、ＳＣプラグ７の材料には、例えばドープトポリシリコンや、メタルなどが採用される。
【００５３】
ビット線３は、ドープトポリシリコンやメタルなどから成る導電膜１と、シリコン窒化膜２とが積層された構造を成している。また、ビット線６も、ビット線３と同様に、ドープトポリシリコンやメタルなどから成る導電膜４と、シリコン窒化膜５とが積層された構造を成している。
【００５４】
なお図示されていないが、絶縁層１８の下方には、複数の半導体素子が形成された半導体基板が存在する。この半導体基板のメモリセルアレイ形成領域には、メモリセルアレイを構成する複数のＭＯＳトランジスタが行列状に形成されており、周辺回路形成領域には、周辺回路を構成するトランジスタなどが形成されている。そして、ＳＣプラグ７は、当該半導体基板に形成されたＭＯＳトランジスタごとに設けられており、その一方のソース・ドレイン領域に電気的に接続されている。また、ビット線３，６は、ＭＯＳトランジスタのソース・ドレイン領域のうち、ＳＣプラグ７が接続されていない、他方のソース・ドレイン領域に電気的に接続されている。
【００５５】
次に、絶縁層１８の上面及びＳＣプラグ７の上面に、シリコン窒化膜８と、例えばシリコン酸化膜から成る絶縁層９とを、この順で積層する。これにより、メモリセルアレイ形成領域及び周辺回路形成領域に、シリコン窒化膜８及び絶縁層９が設けられる。そして図２に示すように、絶縁層９上にフォトレジストを形成する。
【００５６】
次に図３に示すように、所定のマスクパターンを有する、例えばポジ型のフォトマスク３４を用いて、フォトレジスト３０を露光する。これにより、フォトマスク３４のマスクパターンがフォトレジスト３０に転写される。なお、図３に示す矢印３５は、フォトレジスト３０を露光する際に使用する照射光を示している。
【００５７】
次に図４に示すように、フォトレジスト３０を現像して、フォトレジスト３０に所定の開口パターンを形成する。そして、図５に示すように、所定の開口パターンが形成されたフォトレジスト３０をマスクに用いて、シリコン窒化膜８をエッチングストッパとして、絶縁層９をエッチングする。そして、シリコン窒化膜８の露出している部分をエッチングして除去する。これにより、メモリセルアレイ形成領域における絶縁層９及びシリコン窒化膜８に、ＳＣプラグ７を露出させる複数の開口部１０が形成され、更に、メモリセルアレイ形成領域と周辺回路形成領域との境界における絶縁層９及びシリコン窒化膜８に溝２０が形成される。なお、開口部１０及び溝２０を形成する際に使用するフォトマスク３４については、後で詳細に述べる。
【００５８】
次に図６に示すように、全面にポリシリコン膜２５を形成し、更に開口部１０及び溝２０を充填するレジスト３１を、ポリシリコン膜２５上に形成する。そして図７に示すように、図６に示す工程で得られた構造を上面からＣＭＰ法にて研磨し、開口部１０及び溝２０よりも上方のポリシリコン膜２５及びレジスト３１を除去する。これにより、各開口部１０の表面には、ポリシリコン膜から成る、ＤＲＡＭのキャパシタの下部電極１１が形成され、溝２０の表面には、ポリシリコン膜から成るガードリング膜２１が形成される。そして図８に示すように、開口部１０及び溝２０を充填するレジスト３１を除去する。
【００５９】
図９，１０は、図８に示す構造を矢視Ａから見たときの平面図であって、図１０は図９を部分的に拡大した図である。なお図１０では、平面図では実際には現れないＳＣプラグ７及びビット線３，６を破線で示している。また、図１０中の矢視Ｂ−Ｂにおける断面図が図８である。
【００６０】
図９，１０に示すように、開口部１０はＳＣプラグ７ごとに設けられており、絶縁層９の膜厚方向に対する垂直方向において、行列状に配列されている。開口部１０は、行方向でピッチＰ２を成し、列方向でピッチＰ１を成している。具体的には、行方向で隣り合う開口部１０において、列方向に沿った中心軸間の距離がピッチＰ２であって、列方向で隣り合う開口部１０において、行方向に沿った中心軸間の距離がピッチＰ１である。
【００６１】
溝２０は開口部１０を取り囲んで形成されている。具体的には、溝２０は、開口部１０の行方向に延在する一対の溝２０ａと、列方向に延在する一対の溝２０ｂとを有している。一対の溝２０ａは互いに所定の距離を成して配置されており、その間に開口部１０が位置している。また、一対の溝２０ｂは互いに所定の距離を成して配置されており、その間に開口部１０が位置している。そして、一方の溝２０ａは、その行方向の一端が一方の溝２０ｂの列方向の一端に接続されており、その行方向の他端が他方の溝２０ｂの列方向の一端に接続されている。また、他方の溝２０ａは、その行方向の一端が一方の溝２０ｂの列方向の他端に接続されており、その行方向の他端が他方の溝２０ｂの列方向の他端に接続されてる。このようにして、溝２０ａと溝２０ｂとは互いに連通し、開口部１０を取り囲んでいる。
【００６２】
また、溝２０ａの行方向に沿った中心軸と、行方向の開口部１０とのピッチは、ピッチＰ１の２倍であって、溝２０ｂの列方向に沿った中心軸と、列方向の開口部１０とのピッチは、ピッチＰ２の２倍である。具体的には、溝２０ａの行方向に沿った中心軸と、行方向に並ぶ開口部１０の行方向に沿った中心軸との距離がピッチＰ１の２倍であって、溝２０ｂの列方向に沿った中心軸と、列方向に並ぶ開口部１０の列方向に沿った中心軸との距離がピッチＰ２の２倍である。
【００６３】
なお、本実施の形態１に係る半導体記憶装置の周辺回路は、例えばメモリセルアレイを取り囲んで配置されるため、つまり、周辺回路形成領域とメモリセルアレイ形成領域との境界は、メモリセルアレイを取り囲んでいるため、その境界に形成された溝２０は開口部１０を取り囲んでいる。
【００６４】
図１１，１２は、図９，１０に示す開口部１０及び溝２０を形成する際に使用される上述のフォトマスク３４を示す平面図であって、マスクパターンを、例えば等倍でフォトレジストに転写する場合に使用されるフォトマスク３４を示している。なお、図１２は図１１を部分的に拡大した図である。
【００６５】
図１１，１２に示すように、フォトマスク３４には、開口部１０に対応する、略四角形の複数のパターン４０と、溝２０に対応するパターン４１と、フォトレジストには転写されない、略四角形の複数のダミーパターン５０〜５５とを含むマスクパターン５６が設けられている。
【００６６】
パターン４０は行列状に配列されており、行方向においてピッチＰ２を成し、列方向においてピッチＰ１を成している。具体的には、行方向で隣り合うパターン４０において、列方向に沿った中心軸間の距離がピッチＰ２であって、列方向で隣り合うパターン４０において、行方向に沿った中心軸間の距離がピッチＰ１である。
【００６７】
パターン４１は、パターン４０を取り囲んで形成されている。具体的には、パターン４１は、溝２０ａに対応し、行方向に延在する一対のパターン４１ａと、溝２０ｂに対応し、列方向に延在する一対のパターン４１ｂとを有している。一対のパターン４１ａは互いに所定の距離を成して配置されており、その間にパターン４０が位置している。また、一対のパターン４１ｂは互いに所定の距離を成して配置されており、その間にパターン４０が位置している。そして、一方のパターン４１ａは、その行方向の一端が一方のパターン４１ｂの列方向の一端に接続されており、その行方向の他端が他方のパターン４１ｂの列方向の一端に接続されている。また、他方のパターン４１ａは、その行方向の一端が一方のパターン４１ｂの列方向の他端に接続されており、その行方向の他端が他方のパターン４１ｂの列方向の他端に接続されてる。このようにして、パターン４１ａとパターン４１ｂとは互いに接続されており、パターン４０を取り囲んでいる。なお、パターン４１ａの列方向の幅と、パターン４１ｂの行方向の幅とは、例えばパターン４０の列方向の幅と一致している。
【００６８】
ダミーパターン５０は、パターン４１ｂの一方と列方向のパターン４０との間に、パターン４０の行ごとに設けられており、更に、パターン４１ｂの他方と列方向のパターン４０との間に、パターン４０の行ごとに設けられている。ここで、説明の便宜上、パターン４１ｂの一方と列方向のパターン４０との間に設けられてたダミーパターン５０を「ダミーパターン５０Ａ」と呼び、パターン４１ｂの他方と列方向のパターン４０との間に設けられてたダミーパターン５０を「ダミーパターン５０Ｂ」と呼ぶ場合がある。
【００６９】
各ダミーパターン５０は、行方向のパターン４０と直線的に並んでおり、パターン４０とピッチＰ２を成している。具体的には、ダミーパターン５０の列方向沿った中心軸と、列方向に並ぶパターン４０の列方向に沿った中心軸との距離がピッチＰ２である。
【００７０】
また、ダミーパターン５０は列方向においてピッチＰ１を成して配列されている。具体的には、互いに隣り合うダミーパターン５０Ａにおいて、行方向に沿った中心軸間の距離がピッチＰ１であって、互いに隣り合うダミーパターン５０Ｂにおいて、行方向に沿った中心軸間の距離がピッチＰ１である。
【００７１】
更に、ダミーパターン５０は、パターン４１ｂの列方向に沿った中心軸とピッチＰ２を成している。具体的には、ダミーパターン５０Ａの列方向に沿った中心軸と、パターン４１ｂの一方の列方向に沿った中心軸との距離がピッチＰ２であり、ダミーパターン５０Ｂの列方向に沿った中心軸と、パターン４１ｂの他方の列方向に沿った中心軸との距離がピッチＰ２である。
【００７２】
ダミーパターン５１は、パターン４１ａの一方と行方向のパターン４０との間に、パターン４０の列ごとに設けられ、更に、パターン４１ａの他方と行方向のパターン４０との間に、パターン４０の列ごとに設けられている。ここで、説明の便宜上、パターン４１ａの一方と行方向のパターン４０との間に設けられてたダミーパターン５１を「ダミーパターン５１Ａ」と呼び、パターン４１ａの他方と行方向のパターン４０との間に設けられてたダミーパターン５１を「ダミーパターン５１Ｂ」と呼ぶ場合がある。
【００７３】
各ダミーパターン５１は、列方向のパターン４０と直線的に並んでおり、パターン４０とピッチＰ１を成している。具体的には、各ダミーパターン５１は、互いに所定の距離を成して行方向に配列されたダミーパターン５１ａ，５１ｂから成り、当該ダミーパターン５１ａ，５１ｂを一つのパターンとして見た場合に、各ダミーパターン５１は列方向のパターン４０と直線的に並んでいる。
【００７４】
そして、ダミーパターン５１ａ，５１ｂの行方向に沿った中心軸と、行方向に並ぶパターン４０の行方向に沿った中心軸との距離がピッチＰ１を成す。
【００７５】
また、ダミーパターン５１はピッチＰ２を成して行方向に配列されている。具体的には、隣り合うダミーパターン５１Ａにおいて、列方向に沿った中心軸間の距離がピッチＰ２であって、隣り合うダミーパターン５１Ｂにおいて、列方向に沿った中心軸間の距離がピッチＰ２である。ここで、「ダミーパターン５１の列方向に沿った中心軸」とは、ダミーパターン５１ａの列方向に沿った中心軸と、ダミーパターン５１ｂの列方向に沿った中心軸とから同じ距離にある軸を意味している。
【００７６】
更に、ダミーパターン５１は、パターン４１ａの行方向に沿った中心軸とピッチＰ１を成している。具体的には、ダミーパターン５１Ａにおけるダミーパターン５１ａ，５１ｂの行方向に沿った中心軸と、パターン４１ａの一方の行方向に沿った中心軸との距離がピッチＰ１であり、ダミーパターン５１Ｂにおけるダミーパターン５１ａ，５１ｂの行方向に沿った中心軸と、パターン４１ａの他方の行方向に沿った中心軸との距離がピッチＰ１である。
【００７７】
ダミーパターン５２は、パターン４１ｂの一方に対してダミーパターン５０Ａとは反対側に設けられ、更に、パターン４１ｂの他方に対してダミーパターン５０Ｂとは反対側に設けられている。ここで、説明の便宜上、パターン４１ｂの一方に対してダミーパターン５０Ａとは反対側に設けられたダミーパターン５２を「ダミーパターン５２Ａ」と呼び、パターン４１ｂの他方に対してダミーパターン５０Ｂとは反対側に設けられたダミーパターン５２を「ダミーパターン５２Ｂ」と呼ぶ場合がある。
【００７８】
各ダミーパターン５２は、行方向のパターン４０と直線的に並んでおり、パターン４１ｂの列方向に沿った中心軸とピッチＰ２を成している。具体的には、ダミーパターン５２の列方向に沿った中心軸と、パターン４０ｂの列方向に沿った中心軸とがピッチＰ２を成している。
【００７９】
また、ダミーパターン５２は列方向においてピッチＰ１を成して配列されている。具体的には、互いに隣り合うダミーパターン５２Ａにおいて、行方向に沿った中心軸間の距離がピッチＰ１であって、互いに隣り合うダミーパターン５２Ｂにおいて、行方向に沿った中心軸間の距離がピッチＰ１である。
【００８０】
ダミーパターン５３は、パターン４１ａの一方に対してダミーパターン５１Ａと反対側に設けられ、更に、パターン４１ａの他方に対してダミーパターン５１Ｂと反対側に設けられる。ここで、説明の便宜上、パターン４１ａの一方に対してダミーパターン５１Ａと反対側に設けられたダミーパターン５３を「ダミーパターン５３Ａ」と呼び、パターン４１ａの他方に対してダミーパターン５１Ａと反対側に設けられたダミーパターン５３を「ダミーパターン５３Ｂ」と呼ぶ場合がある。
【００８１】
各ダミーパターン５３は、列方向のパターン４０と直線的に並んでおり、パターン４１ａの行方向に沿った中心軸とピッチＰ１を成している。具体的には、各ダミーパターン５３は、互いに所定の距離を成して行方向に配列されたダミーパターン５３ａ，５３ｂから成り、当該ダミーパターン５３ａ，５３ｂを一つのパターンとして見た場合に、各ダミーパターン５３は列方向のパターン４０と直線的に並んでいる。そして、ダミーパターン５３ａ，５３ｂの行方向に沿った中心軸と、パターン４０ａの行方向に沿った中心軸との距離がピッチＰ１を成す。
【００８２】
また、ダミーパターン５３はピッチＰ２を成して行方向に配列されている。具体的には、隣り合うダミーパターン５３Ａにおいて、列方向に沿った中心軸間の距離がピッチＰ２であって、隣り合うダミーパターン５３Ｂにおいて、列方向に沿った中心軸間の距離がピッチＰ２である。ここで、「ダミーパターン５３の列方向に沿った中心軸」とは、ダミーパターン５３ａの列方向に沿った中心軸と、ダミーパターン５３ｂの列方向に沿った中心軸とから同じ距離にある軸のことを意味している。
【００８３】
ダミーパターン５４は、ダミーパターン５０の列方向に沿った中心軸と、ダミーパターン５１ａ，５１ｂの行方向に沿った中心軸との交点に設けられている。そして、ダミーパターン５４は、ダミーパターン５０と列方向においてピッチＰ１を成し、ダミーパターン５１と行方向においてピッチＰ２を成す。具体的には、ダミーパターン５４の行方向に沿った中心軸と、ダミーパターン５０の行方向に沿った中心軸との距離がピッチＰ１を成し、ダミーパターン５４の列方向に沿った中心軸と、ダミーパターン５１の列方向に沿った中心軸とがピッチＰ２を成す。
【００８４】
ダミーパターン５５は、ダミーパターン５２の列方向に沿った中心軸と、ダミーパターン５１ａ，５１ｂの行方向に沿った中心軸との交点に設けられている。そして、ダミーパターン５５は、ダミーパターン５２と列方向においてピッチＰ１を成し、パターン４１ｂの列方向に沿った中心軸とピッチＰ２を成す。具体的には、ダミーパターン５５の行方向に沿った中心軸と、ダミーパターン５２の行方向に沿った中心軸との距離がピッチＰ１を成し、ダミーパターン５５の列方向に沿った中心軸と、パターン４１ｂの列方向に沿った中心軸とがピッチＰ２を成す。
【００８５】
なお、ダミーパターン５０，５１ａ，５１ｂ，５２，５３ａ，５３ｂ，５４，５５は、フォトレジストに転写されないように、例えばパターン４０の形状を１／４倍に縮小した形状である。
【００８６】
また、マスクパターン５６がフォトレジストに縮小して転写される場合、例えば１／５倍に縮小されて転写される場合には、図１２に示すピッチＰ１，Ｐ２は、それぞれ図１０に示すピッチＰ１，Ｐ２の５倍の寸法となる。
【００８７】
このようなマスクパターン５６が形成されたフォトマスク３４を用いて、フォトレジスト３０を露光して、その後現像すると、図４に示すような開口パターンがフォトレジスト３０に形成される。そして、フォトレジスト３０をマスクに用いて、絶縁層９及びシリコン窒化膜８をエッチングすることによって、開口部１０及び溝２０が形成される。そして、上述の図８に示す工程が実行される。
【００８８】
次に、図１３に示すように、周辺回路形成領域における絶縁層９及びガードリング膜２１の上に、レジスト３２を形成する。これにより、レジスト３２が溝２０内に充填される。そして、図１４に示すように、レジスト３２をマスクに用いて、例えばフッ酸を用いて絶縁層９を選択的にエッチングして、メモリセル形成領域における絶縁層９を除去する。そして、図１５に示すように、レジスト３２を除去する。
【００８９】
次に、図１６に示すように、下部電極１１、ガードリング膜２１及びメモリセルアレイ形成領域におけるシリコン窒化膜８の上に、キャパシタの誘電体膜１２を形成し、かかる誘電体膜１２上にキャパシタの上部電極１３を形成する。これにより、メモリセルアレイ形成領域に複数のキャパシタ１５が形成される。そして、絶縁層９及び上部電極１３の上に、例えばシリコン酸化膜から成る絶縁層３６を形成する。
【００９０】
次に、図１７に示すように、周辺回路形成領域における、絶縁層９，１８，３６及びシリコン窒化膜５，８に、ビット線６の導電膜４に接続してコンタクトプラグ３７を形成する。コンタクトプラグ３７は、例えばタングステンから成り、その上面は絶縁層３６から露出している。
【００９１】
そして、コンタクトプラグ３７と接続してメタル配線３９を絶縁層３６上に形成し、更に、メタル配線３９とは電気的に絶縁されたメタル配線３８を絶縁層３６上に形成する。なお、メタル配線３８，３９は例えばアルミニウムから成る。
【００９２】
以上の工程により、メモリセルアレイとその周辺回路とを備える半導体記憶装置が完成する。
【００９３】
このように本実施の形態１に係る半導体記憶装置の製造方法では、メモリセルアレイ形成領域と周辺回路形成領域との境界にガードリング膜２１が形成される。そのため、図１４に示すように、メモリセルアレイ形成領域の絶縁層９を除去する際に使用されるフッ酸等が、マスクしている周辺回路形成領域における絶縁層９に染み込むことが無く、当該絶縁層９が除去されることがない。その結果、上層の絶縁層３６の上面に段差が生じることを防止できるため、メタル配線３８，３９を所望の形状に形成し易くなる。
【００９４】
また、本実施の形態１に係る半導体記憶装置の製造方法では、一番端の行方向のパターン４０に対して、パターン４０の列方向のピッチと同じピッチを成すダミーパターン５１を設けているため、パターン４０の列方向において周期性が維持されている。そのため、一番端の行方向のパターン４０を、所望の寸法から大きくずれることなく、フォトレジストに転写することができる。従って、上述の従来の半導体記憶装置の製造方法を使用した場合よりも、行列状に配列された開口部１０のうち、一番端に位置する行方向の開口部１０の形状を、所望の形状に近づけることができる。
【００９５】
また、一番端の列方向のパターン４０に対して、パターン４０の行方向のピッチと同じピッチを成すダミーパターン５０を設けているため、パターン４０の行方向において周期性が維持されている。そのため、一番端の列方向のパターン４０を、所望の寸法から大きくずれることなく、フォトレジストに転写することができる。従って、上述の従来の半導体記憶装置の製造方法を使用した場合よりも、一番端に位置する列方向の開口部１０の形状を、所望の形状に近づけることができる。
【００９６】
このように、本実施の形態１に係る半導体記憶装置の製造方法によれば、行列状に配列された開口部１０のうち、一番端に位置する開口部１０の形状を、所望の形状に近づけることができるため、隣り合う開口部１０が連通したり、下部電極１１が倒れたりすることを低減することができる。そのため、従来の半導体記憶装置の製造方法を使用した場合よりも、半導体記憶装置の信頼性が向上する。
【００９７】
また、本実施の形態１に係る半導体記憶装置の製造方法では、溝２０ａに対応するパターン４１ａと、ダミーパターン５１とのピッチも、列方向のパターン４０のピッチに一致させているため、パターン４１ａを含めた列方向の周期性が維持されている。そのため、パターン４１ａを、所望の寸法から大きくずれることなく、フォトレジストに転写することができる。従って、パターン４１ａとダミーパターン５１とのピッチを、列方向のパターン４０のピッチＰ１と一致させていない場合よりも、行方向に延在する溝２０ａの形状を、所望の形状に近づけることができる。
【００９８】
同様に、溝２０ｂに対応するパターン４１ｂと、ダミーパターン５０とのピッチを、行方向のパターン４０のピッチと一致させているため、パターン４１ｂを、所望の寸法から大きくずれることなく、フォトレジストに転写することができる。従って、パターン４１ｂとダミーパターン５１とのピッチを、行方向のパターン４０のピッチＰ２と一致させていない場合よりも、列方向に延在する溝２０ｂの形状を、所望の形状に近づけることができる。
【００９９】
また、本実施の形態１に係る半導体記憶装置の製造方法では、溝２０ａに対応するパターン４１ａに対して、列方向のパターン４０のピッチと同じピッチを成すダミーパターン５３を設けているため、パターン４１ａの形状が、更に所望の形状に近づく。また、溝２０ｂに対応するパターン４１ｂに対して、行方向のパターン４０のピッチと同じピッチを成すダミーパターン５２を設けているため、パターン４１ｂの形状が、更に所望の形状に近づく。従って、ダミーパターン５２，５３を設けていない場合よりも、溝２０を所望の形状に近づけることができる。
【０１００】
ここで、上述の従来の半導体記憶装置の製造方法において、一番端に位置する行方向のパターン２００と、パターン２０１の行方向に延在する部分とのピッチが、パターン２００の列方向のピッチに一致するように、つまりピッチＰ１１１とピッチＰ１１０とが一致するようにパターン２０１を設けることによって、一番端に位置する行方向の開口部１１０を所望の形状に近づけることができる。同様に、一番端に位置する列方向のパターン２００と、パターン２０１の列方向に延在する部分とのピッチが、パターン２００の行方向のピッチに一致するように、つまりピッチＰ２１１とピッチＰ２１０とが一致するようにパターン２０１を設けることによって、一番端に位置する列方向の開口部１１０を所望の形状に近づけることができる。
【０１０１】
このように、従来の半導体記憶装置の製造方法に対して、上述のような工夫を施すことによっても、半導体記憶装置の信頼性を向上させることができるが、本実施の形態１に係る半導体記憶装置の製造方法は、この場合よりも、以下の点で優れている。
【０１０２】
従来技術において、図２４に示すように、パターン２０１の列方向に延在する部分は連続して存在しているため、パターン２０１は、一番端に位置しつつ列方向で隣り合うパターン２００の間の、パターンが存在していない部分２０５と、行方向で隣り合っている。そのため、フォトマスク３００を用いてフォトレジストを露光した際に、パターン２０１を通過した照射光が、フォトレジストに転写された、列方向で隣り合うパターン２００の間の領域に漏れることがあった。その結果、ピッチＰ２１１をピッチＰ２１０に一致させた場合であっても、一番端に位置する列方向のパターン２００の転写後の形状を十分に所望の形状に近づけることができなかった。
【０１０３】
同様に、従来技術において、パターン２０１の行方向に延在する部分は連続して存在しているため、パターン２０１は、一番端に位置しつつ行方向で隣り合うパターン２００の間の、パターンが存在していない部分２０６と、列方向で隣り合っている。そのため、フォトマスク３００を用いてフォトレジストを露光した際に、パターン２０１を通過した照射光が、フォトレジストに転写された、行方向で隣り合うパターン２００の間に漏れることがあった。その結果、ピッチＰ１１１をピッチＰ１１０に一致させた場合であっても、一番端に位置する行方向のパターン２００の転写後の形状を、十分に所望の形状に近づけることができなかった。
【０１０４】
一方、本実施の形態１では、上述のように、ダミーパターン５０は、パターン４０の行ごとに設けられており、それぞれがパターン４０とピッチＰ２を成している。そのため、一番端に位置しつつ列方向で隣り合うパターン４０の間の、パターンが存在していない部分５７と行方向で隣り合うことなく、ダミーパターン５０を配置することができる。従って、従来技術においてピッチＰ２１１をピッチＰ２１０に一致させた場合よりも、一番端に位置する列方向のパターン４０の転写後の形状を所望の形状に近づけることができる。
【０１０５】
また、本実施の形態１において、ダミーパターン５１は、パターン４０の列ごとに設けられており、それぞれがパターン４０とピッチＰ１を成している。そのため、一番端に位置しつつ行方向で隣り合うパターン４０の間の、パターンが存在していない部分５８と列方向で隣り合うことなく、ダミーパターン５１を配置することができる。従って、従来技術においてピッチＰ１１１をピッチＰ１１０に一致させた場合よりも、一番端に位置する行方向のパターン４０の転写後の形状を所望の形状に近づけることができる。
【０１０６】
なお、本実施の形態１では、図１３に示す工程で、レジスト３２を溝２０に充填させていたが、図１８に示すように、レジスト３２は溝２０を充填していなくても良い。溝２０の表面にはガードリング膜が形成されているため、レジスト３２は周辺回路形成領域の絶縁層９上に形成されているだけで良く、溝２０を充填していなくても、図１４に示す工程で、フッ酸が周辺回路形成領域の絶縁層９に染み込むことは無い。
【０１０７】
また、本実施の形態１では、溝２０の表面にガードリング膜２１を形成していたが、図１９に示すように、溝２０内にレジスト３２が充填されていれば、ガードリング膜２１を設けなくても良い。図１４に示す工程では、レジスト３２をマスクに用いて、絶縁層９をエッチングしているため、ガードリング膜２１が形成されていなくても、レジスト３２が溝２０を充填していれば、図１４に示す工程でフッ酸が周辺回路形成領域の絶縁層９に染み込むことは無い。
【０１０８】
実施の形態２．
図２０は本発明の実施の形態２に係る半導体記憶装置の製造方法で使用するフォトマスク６０を示す平面図であって、上述の図１２に対応している。また、図２１は図２０に示すフォトマスク６０を用いて製造した、本実施の形態２に係る半導体記憶装置の平面図であって、上述の図１０に対応している。
【０１０９】
上述の実施の形態１では、行方向及び列方向において、溝２０を直線状に形成しいていたが、本実施の形態２では、図２１に示すように、行方向及び列方向において溝２０を蛇行形状に形成している。また、上述の実施の形態１に係るフォトマスク３４では、フォトレジストに転写されないダミーパターンを設けていたが、本実施の形態２に係るフォトマスク６０には、そのようなダミーパターンを設けていない。以下に、本実施の形態２に係る半導体記憶装置の製造方法について詳細に説明する。
【０１１０】
上述の図１，２に示す工程を順に実行した後に、図２０に示すフォトマスク６０を用いて、フォトレジスト３０を露光する。そして、上述の図４〜８に示す工程を順に実行する。図２１は、本実施の形態２において、図８に示す構造を矢視Ａから見たときの平面図である。
【０１１１】
図２１に示すように、本実施の形態２に係る溝２０は、周辺回路形成領域とメモリセルアレイ形成領域との境界における絶縁層９に設けられており、行方向に蛇行する一対の溝２０ａと列方向に蛇行する一対の溝２０ｂとから成る。基本的には、本実施の形態２に係る溝２０ａは上述の実施の形態１に係る溝２０ａを蛇行形状にしたものであり、本実施の形態２に係る溝２０ｂは上述の実施の形態１に係る溝２０ｂを蛇行形状にしたものである。なお、本実施の形態２に係る溝２０，２０ａ，２０ｂを、実施の形態１と区別するために、以後、それぞれ「蛇行溝２０，２０ａ，２０ｂ」と呼ぶ場合がある。
【０１１２】
蛇行溝２０ａの行方向に沿った中心軸、言い換えれば蛇行の中心軸と、行方向の開口部１０とはピッチＰ１を成している。具体的には、蛇行溝２０ａの行方向に沿った中心軸と、行方向に並ぶ開口部１０の行方向に沿った中心軸との距離がピッチＰ１を成す。また、蛇行溝２０ｂの列方向に沿った中心軸、言い換えれば蛇行の中心軸と、列方向の開口部１０とはピッチＰ２を成している。具体的には、蛇行溝２０ｂの列方向に沿った中心軸と、列方向に並ぶ開口部１０の列方向に沿った中心軸との距離がピッチＰ２を成す。また、蛇行溝２０の幅は、例えば開口部１０の行方向の幅の１／４倍である。その他の構造については、上述の図９，１０に示す構造と同じであるため、その説明は省略する。
【０１１３】
次に、開口部１０及び蛇行溝２０を形成する際に使用するフォトマスク６０について、図２０を参照して説明する。なお、図２０に示すフォトマスク６０はポジ型のフォトマスクであって、マスクパターンを等倍でフォトレジストに転写する場合に使用するものである。
【０１１４】
図２０に示すように、フォトマスク６０には、開口部１０に対応する複数のパターン４０と、蛇行溝２０に対応するパターン６１とを含むマスクパターン６８が形成されている。
【０１１５】
パターン６１は、パターン４０を取り囲んで形成されている。具体的には、パターン６１は、溝２０ａに対応し、行方向に蛇行する一対のパターン６１ａと、溝２０ｂに対応し、列方向に蛇行する一対のパターン６１ｂとを有している。基本的には、パターン６１ａは図１２に示すパターン４１ａを蛇行形状にしたものであって、パターン６１ｂは図１２に示すパターン４１ｂを蛇行形状にしたものである。
【０１１６】
パターン６１ａは、その行方向に沿った中心軸、言い換えれば蛇行の中心軸と、行方向のパターン４０とがピッチＰ１を成している。具体的には、パターン６１ａの行方向に沿った中心軸と、行方向に並ぶパターン４０の行方向に沿った中心軸との距離がピッチＰ１を成す。そして、パターン６１ａの蛇行周期Ｔ１は、パターン４０の行方向のピッチＰ２と一致している。また、パターン６１ａは、列方向において、パターン４０に対して距離が近い方の各頂部６５が、パターン４０と直線的に並び、パターン４０に対して距離が遠い方の各頂部６６が、行方向の互いに隣り合うパターン４０の間に位置している。
【０１１７】
パターン６１ｂは、その列方向に沿った中心軸、言い換えれば蛇行の中心軸と、列方向のパターン４０とはピッチＰ２を成している。具体的には、パターン６１ｂの列方向に沿った中心軸と、列方向に並ぶパターン４０の列方向に沿った中心軸との距離がピッチＰ２を成す。そして、パターン６１ｂの蛇行周期Ｔ２は、パターン４０の列方向のピッチＰ１の２倍である。
【０１１８】
なお、パターン６１ａの幅ｄ４は、例えばパターン４０の行方向の幅の１／４倍であって、パターン６１ａの頂部６５とパターン４０との列方向の距離ｄ３は、例えばパターン４０の列方向の幅の１／２倍である。また、パターン６１ｂの幅ｄ２、あるいはパターン６１ｂの頂部６７とパターン４０との行方向の距離ｄ１は、例えばパターン４０の行方向の幅の１／４倍である。
【０１１９】
このようなマスクパターン６８が設けられたフォトマスク６０を用いて、フォトレジスト３０を露光して、その後現像すると、フォトレジスト３０に所定の開口パターンが形成される。そして、フォトレジスト３０をマスクに用いて、絶縁層９及びシリコン窒化膜８をエッチングすることによって、開口部１０及び蛇行溝２０が形成される。そして、上述の図８に示す工程が実行され、図２１に示す構造が得られる。
【０１２０】
次に、図１３〜１７に示す工程を順に実行する。これにより、メモリセルアレイとその周辺回路とを備える半導体記憶装置が完成する。
【０１２１】
このように本実施の形態２に係る半導体記憶装置の製造方法では、上述の実施の形態１と同様に、メモリセルアレイ形成領域と周辺回路形成領域との境界にガードリング膜２１が形成されている。そのため、メモリセルアレイ形成領域の絶縁層９を除去する際に使用されるフッ酸等が、周辺回路形成領域における絶縁層９に染み込むことが無く、当該絶縁層９が除去されることがない。その結果、上層の絶縁層３６の上面に段差が生じることを防止できるため、メタル配線３８，３９を所望の形状に形成し易くなる。
【０１２２】
また、本実施の形態２に係る半導体記憶装置の製造方法では、ガードリング膜２１が形成される蛇行溝２０は行方向及び列方向において蛇行して形成されているため、ガードリング膜２１も蛇行形状となる。そのため、行方向及び列方向において直線状に延在するガードリング膜１２１を形成している上述の従来技術よりも、図１４に示す工程の実行後に、ガードリング膜２１が転倒しにくくなる。その結果、従来の製造方法で製造された半導体記憶装置よりも、信頼性が向上する。
【０１２３】
また、本実施の形態２で使用されるフォトマスク６０に設けられたパターン６０ａは、列方向において、その頂部６５がパターン４０と直線的に並び、更に、その頂部６６が、列方向において、互いに行方向で隣り合うパターン４０の間に位置している。パターン６０ｂのように、パターン４０に近い方の頂部６７が、行方向において、互いに列方向で隣り合うパターン４０の間に位置している場合、マスクパターン６８を用いてフォトレジストを露光する際、パターン６１ｂの頂部６７を通過した照射光が、フォトレジストに転写された、列方向で互いに隣り合うパターン４０の間の領域に漏れやすかった。そのため、一番端に位置する列方向のパターン４０の転写後の形状を、十分に所望の形状に近づけることができなかった。
【０１２４】
しかし、パターン６１ａにおいては、上述のように、パターン４０に対して近い方の頂部６５が、列方向においてパターン４０と直線的に並んでいるため、マスクパターン６８を用いてフォトレジストを露光する際、パターン６１ａの頂部６５を通過した照射光が、フォトレジストに転写された、行方向で互いに隣り合うパターン４０の間の領域に漏れにくくなる。また、パターン６１ａの頂部６６は、列方向において、互いに行方向で隣り合うパターン４０の間に位置しているが、頂部６６は、パターン４０に対して頂部６５よりも遠い位置に形成されているため、頂部６６を通過した照射光は、フォトレジストに転写された、行方向で互いに隣り合うパターン４０の間の領域には漏れにくい。
【０１２５】
従って、一番端に位置する行方向のパターン４０の転写後の形状を、十分に所望の形状に近づけることができ、一番端に位置する行方向の開口部１０の形状を所望の形状に近づけることができる。その結果、パターン６０ａをパターン６０ｂのように形成した場合よりも、つまり、パターン６０ａのパターン４０に近い方の頂部６５を、列方向において、互いに行方向で隣り合うパターン４０の間に位置するように形成した場合よりも、半導体記憶装置の信頼性が向上する。なお、この効果を以後「効果１」と呼ぶ。
【０１２６】
また、本実施の形態２に係る半導体記憶装置の製造方法では、蛇行溝２０ａに対応するパターン６１ａと、行方向のパターン４０とのピッチも、列方向のパターン４０のピッチに一致させているため、列方向の周期性が維持されている。そのため、一番端に位置する行方向のパターン４０を、所望の寸法から大きくずれることなく、フォトレジストに転写することができる。従って、パターン６１ａと行方方向のパターン４０とのピッチを、列方向のパターン４０のピッチＰ１と一致させていない場合よりも、一番端に位置する行方向のパターン４０の形状を、所望の形状に近づけることができる。
【０１２７】
同様に、蛇行溝２０ｂに対応するパターン６１ｂと、列方向のパターン４０とのピッチを、行方向のパターン４０のピッチと一致させているため、一番端に位置する列方向のパターン４０を、所望の寸法から大きくずれることなく、フォトレジストに転写することができる。従って、パターン６１ｂと列方向のパターン４０とのピッチを、行方向のパターン４０のピッチＰ２と一致させていない場合よりも、一番端に位置する列方向の開口部１０の形状を、所望の形状に近づけることができる。
【０１２８】
このように、本実施の形態２に係る半導体記憶装置の製造方法によれば、行列状に配列された開口部１０のうち、一番端に位置する開口部１０の形状を、所望の形状に近づけることができるため、従来の半導体記憶装置の製造方法を使用した場合よりも、半導体記憶装置の信頼性が向上する。
【０１２９】
なお、本実施の形態２では、パターン６１ｂを上述のように形成したが、例えばパターン４０の列方向の幅を大きくすることによって、パターン６１ａのように形成しても良い。具体的には、パターン６１ｂの蛇行周期Ｔ２を、パターン４０の列方向のピッチＰ１と一致させる。そして、パターン６１ｂの頂部６７を、列方向においてパターン４０と直線的に並べて、更に、パターン４０に対して距離が遠い方の頂部６９を、列方向において、列方向で互いに隣り合うパターン４０の間に位置させる。これにより、一番端に位置する列方向の開口部１０の形状が更に所望の形状に近づく。
【０１３０】
また、蛇行溝２０の表面にガードリング膜２１を形成しているため、上述の実施の形態１と同様に、レジスト３２は溝２０を充填していなくても良い（図１８参照）。
【０１３１】
また、実施の形態１と同様に、レジスト３２を溝２０に充填させていれば、ガードリング膜２１を設けなくても良い。
【０１３２】
また、上述の「効果１」よりも、蛇行溝２０を確実に形成する効果を期待する場合には、図２２に示すように、パターン６１ａ，６１ｂの蛇行周期を例えば２倍にしても良い。図２２に示すように、パターン６１ａの蛇行周期は、行方向のパターン４０のピッチＰ２の２倍に設定されており、パターン６１ｂの蛇行周期は、列方向のパターン４０のピッチＰ１の４倍に設定されている。
【０１３３】
図２０に示すマスクパターン６８をフォトレジストに転写した場合、パターン６１ａ，６１ｂの蛇行周期が小さいため、転写したパターンが蛇行形状にならない場合あった。そのため、溝２０が蛇行形状にならないことがあった。
【０１３４】
図２２に示すように、パターン６１ａ，６１ｂの蛇行周期を大きくすることによって、転写したパターンを確実に蛇行形状にすることができる。そのため、蛇行する溝２０を確実に絶縁層９に形成することができる。
【０１３５】
実施の形態３．
図２３は本発明の実施の形態３に係る半導体記憶装置の製造方法で使用するフォトマスク８０を示す平面図である。本実施の形態３に係るフォトマスク８０は、実施の形態１に係るフォトマスク３４において、パターン４１の替わりに、図２０に示す、実施の形態２に係るフォトマスク６０に形成されているパターン６１を採用したものである。
【０１３６】
図２３に示すように、フォトマスク８０には、複数のパターン４０と、パターン６１と、フォトレジストには転写されない複数のダミーパターン５０〜５５とを含むマスクパターン８５が設けられている。
【０１３７】
パターン６１におけるパターン６１ａは、その行方向に沿った中心軸がダミーパターン５１，５３のぞれぞれとピッチＰ１を成している。また、パターン６１ｂは、その列方向に沿った中心軸がダミーパターン５０，５２のぞれぞれとピッチＰ２を成している。マスクパターン８５のその他の構成については、図１２に示すフォトマスク３４のマスクパターン５６及び図２０に示すフォトマスク６０のパターン６１と同じであるため、その説明は省略する。
【０１３８】
次に本実施の形態３に係る半導体記憶装置の製造方法について簡単に説明する。上述の図１，２に示す工程を順に実行した後に、図２３に示すフォトマスク８０を用いて、フォトレジスト３０を露光する。そして、上述の図４〜８に示す工程を順に実行する。図２４は、本実施の形態３における図８に示す構造を矢視Ａから見た際の平面図である。図２４に示すように、溝２０は蛇行形状を成している。
【０１３９】
そして、上述の図１３〜１７に示す工程を順に実行する。これにより、メモリセルアレイとその周辺回路とを備える半導体記憶装置が完成する。
【０１４０】
上述の図２０に示す、実施の形態２に係るフォトマスク６０では、露光時にパターン６１ｂの頂部６７を通過した照射光が、フォトレジストに転写された、列方向で互いに隣り合うパターン４０の間の領域に漏れやすかった。そのため、一番端に位置する列方向のパターン４０の転写後の形状を、十分に所望の形状に近づけることができなかった。また、図２２に示す、実施の形態２に係るフォトマスク６０においても、露光時にパターン６１の部分７１〜７３を通過した照射光が、フォトレジストに転写された、互いに隣り合うパターン４０の間の領域に漏れやすかった。そのため、一番端に位置するパターン４０の転写後の形状を、十分に所望の形状に近づけることができなかった。
【０１４１】
本実施の形態３に係る半導体記憶装置の製造方法で使用されるフォトマスク８０では、パターン６１ａと行方向のパターン４０との間に、それぞれとピッチＰ１を成すダミーパターン５１を設けている。そのため、列方向の周期性は維持され、更に、露光時にパターン６１ａを通過した照射光が、フォトレジストに転写された、行方向で互いに隣り合うパターン４０の間の領域に漏れにくい。
【０１４２】
また、本実施の形態３では、パターン６１ｂと列方向のパターン４０との間に、それぞれとピッチＰ２を成すダミーパターン５０を設けている。そのため、行方向の周期性は維持され、更に、露光時にパターン６１ｂを通過した照射光が、フォトレジストに転写された、列方向で互いに隣り合うパターン４０の間の領域に漏れにくい。
【０１４３】
このように、本実施の形態３では、列方向及び行方向において周期性を維持しつつ、露光時にパターン６１を通過した照射光が、フォトレジストに転写された、互いに隣り合うパターン４０の間の領域に漏れにくくしているため、上述の図２０あるいは図２２に示すフォトマスク６０を用いた場合よりも、一番端に位置する開口部を所望の形状に近づけることができる。その結果、半導体記憶装置の信頼性が向上する。
【０１４４】
また、パターン６１ａとピッチＰ１を成すダミーパターン５１，５３が設けられているため、実施の形態２よりも、溝２０ａの形状を所望の形状に近づけることができる。同様に、パターン６１ｂとピッチＰ２を成すダミーパターン５０，５２が設けられているため、実施の形態２よりも、溝２０ｂの形状を所望の形状に近づけることができる。
【０１４５】
また、図２５に示すように、パターン６１ａ，６１ｂの蛇行周期を２倍にすることによって、蛇行する溝２０を絶縁層９に形成しやすくしても良い。
【０１４６】
【発明の効果】
この発明のうち請求項１に係る半導体記憶装置の製造方法によれば、開口部に対応した第１パターンに対して、第１パターンのピッチと同じピッチを成す第１のダミーパターンを設けているため、第１パターンの配列方向において周期性が維持される。そのため、第１のダミーパターンと所定ピッチを成す、一番端の第１パターンを、所望の寸法から大きくずれることなく、フォトレジストに転写することができる。従って、複数の開口部のうち、一番端に位置する開口部の形状を、所望の形状に近づけることができる。その結果、パターン飛び等の発生を低減することができ、半導体記憶装置の信頼性が向上する。
【０１４７】
更に、メモリセルアレイ形成領域と周辺回路形成領域との境界に溝が形成されており、その溝内にはレジストが充填されるため、工程（ｅ）を実行する際に、マスクしている周辺回路形成領域の絶縁層がエッチングされることがない。
【０１４８】
また、この発明のうち請求項２に係る半導体記憶装置の製造方法によれば、第１パターンに対して、第１パターンのピッチと同じピッチを成す第１のダミーパターンを設けているため、第１パターンの配列方向において周期性が維持されている。そのため、請求項１に係る発明と同様に、複数の開口部１０のうち、一番端に位置する開口部の形状を、所望の形状に近づけることができる。その結果、パターン飛び等の発生を低減することができ、半導体記憶装置の信頼性が向上する。
【０１４９】
更に、メモリセルアレイ形成領域と周辺回路形成領域との境界にガードリング膜が形成されるため、工程（ｅ）を実行する際に、マスクしている周辺回路形成領域の絶縁層がエッチングされることがない。
【０１５０】
また、この発明のうち請求項３に係る半導体記憶装置の製造方法によれば、第２パターンが蛇行しているため、工程（ｂ−４）において、蛇行する溝が形成される。そして、工程（ｃ）において、蛇行する溝にガードリング膜が形成されるため、ガードリング膜も蛇行形状となる。従って、直線状に延在する溝にガードリング膜を形成する場合よりも、工程（ｅ）の実行後に、ガードリング膜が転倒しにくくなる。その結果、半導体記憶装置の信頼性が更に向上する。
【０１５１】
また、この発明のうち請求項４に係る半導体記憶装置の製造方法によれば、溝に対応する第２パターンと、第１のダミーパターンとのピッチも、第１パターンのピッチに一致させているため、第１パターンを含めて配列方向の周期性が維持されている。そのため、第２パターンを、所望の寸法から大きくずれることなく、フォトレジストに転写することができる。従って、第２パターンと第１のダミーパターンとのピッチを、第１パターンのピッチと一致させていない場合よりも、溝の形状を、所望の形状に近づけることができる。
【０１５２】
また、この発明のうち請求項５に係る半導体記憶装置の製造方法によれば、第１のダミーパターンと反対側にも、溝に対応する第２パターンに対して、第１パターンのピッチと同じピッチを成す第２のダミーパターンを設けているため、第１パターンの形状が、更に所望の形状に近づく。その結果、溝の形状が更に所望の形状に近づく。
【０１５３】
また、この発明のうち請求項６に係る半導体記憶装置の製造方法によれば、第１のダミーパターンは、行方向の第１パターンと直線的に並びつつ、第１パターンに対して、行方向の第１パターンのピッチと同じピッチを成す第２のダミーパターンを含んでいる。更に、第１のダミーパターンは、列方向の第１パターンと直線的に並びつつ、第１パターンに対して、列方向の第１パターンのピッチと同じピッチを成す第３のダミーパターンを含んでいる。そのため、第１パターンの行方向及び列方向において周期性が維持されている。従って、開口部が行列状に形成される場合であっても、複数の開口部のうちの一番端の開口部の形状が所望の形状に近づく。その結果、半導体記憶装置の信頼性が更に向上する。
【０１５４】
また、この発明のうち請求項７に係る半導体記憶装置の製造方法によれば、溝に対応する第３パターンと第２のダミーパターンとのピッチも、溝に対応する第４パターンと第３のダミーパターンとのピッチも、開口部に対応する第１パターンのピッチと同じであるため、溝の形状も所望の形状に近づく。
【０１５５】
また、この発明のうち請求項８に係る半導体記憶装置の製造方法によれば、第２のダミーパターンと反対側にも、第３パターンと、第１パターンのピッチと同じピッチを成す第４のダミーパターンが設けられ、第３のダミーパターンと反対側にも、第４パターンと、第１パターンのピッチと同じピッチを成す第５のダミーパターンが設けられているため、溝の形状が更に所望の形状に近づく。
【０１５６】
また、この発明のうち請求項９に係る半導体記憶装置の製造方法によれば、メモリセルアレイ形成領域と周辺回路形成領域との境界にガードリング膜が形成されているため、工程（ｅ）を実行する際に、マスクしている周辺回路形成領域の絶縁層がエッチングされることがない。
【０１５７】
また、溝が蛇行しているため、その溝に形成されるガードリング膜も蛇行形状となる。従って、直線状に延在する溝にガードリング膜を形成する場合よりも、工程（ｅ）の実行後に、ガードリング膜が転倒しにくくなる。その結果、半導体記憶装置の信頼性が向上する。
【０１５８】
また、この発明のうち請求項１０に係る半導体記憶装置の製造方法によれば、第１パターンの配列方向の垂直方向において、第２パターンにおける、第１パターンに対して距離が近い方の頂部が第１パターンと直線的に並び、更に、遠い方の頂部が互いに隣り合う第１パターンの間に位置している。そのため、マスクパターンを用いて露光する際、第２パターンを通過した照射光が、フォトレジストに転写された、互いに隣り合う第１パターンの間の領域に、漏れにくくなる。そのため、開口部が所望の形状に近づく。その結果、パターン飛び等の発生を低減でき、半導体記憶装置の信頼性が更に向上する。
【０１５９】
また、この発明のうち請求項１１に係る半導体記憶装置の製造方法によれば、開口部に対応する第１パターンに対して、第１パターンのピッチと同じピッチを成して第２パターンを設けているため、第１パターンの配列方向の周期性が維持される。そのため、複数の開口部のうち、一番端に位置する開口部の形状を、所望の形状に近づけることができる。その結果、パターン飛び等の発生を低減することができ、半導体記憶装置の信頼性が更に向上する。
【０１６０】
また、この発明のうち請求項１２に係る半導体記憶装置の製造方法によれば、第１パターンの行方向において、溝に対応した第３パターンにおける、第１パターンに対して距離が近い方の頂部が第１パターンと直線的に並び、更に、遠い方の頂部が列方向で互いに隣り合う第１パターンの間に位置している。そのため、マスクパターンを用いて露光する際、第３パターンを通過した照射光が、フォトレジストに転写された、列方向で互いに隣り合う第１パターンの間の領域に、漏れにくくなる。そして、第１パターンの列方向において、溝に対応した第４パターンにおける、第１パターンに対して距離が近い方の頂部が第１パターンと直線的に並び、更に、遠い方の頂部が行方向で互いに隣り合う第１パターンの間に位置している。そのため、マスクパターンを用いて露光する際、第４パターンを通過した照射光が、フォトレジストに転写された、行方向で互いに隣り合う第１パターンの間の領域に、漏れにくくなる。そのため、開口部が行列状に形成される場合であっても、複数の開口部のうちの一番端に位置する開口部の形状が所望の形状に近づく。
【０１６１】
また、この発明のうち請求項１３に係る半導体記憶装置の製造方法によれば、列方向の第１パターンに対して、行方向の第１パターンのピッチと同じピッチを成して第３パターンを設けている。更に、行方向の第１パターンに対して、列方向の第１パターンのピッチと同じピッチを成して第４パターンを設けている。そのため、行方向及び列方向において周期性が維持される。そのため、開口部が行列状に形成される場合であっても、複数の開口部のうちの一番端に位置する開口部の形状が所望の形状に近づく。
【０１６２】
また、この発明のうち請求項１４に係る半導体記憶装置の製造方法によれば、第１パターンの配列方向の垂直方向において、第３パターンにおける、第１パターンに対して距離が近い方の頂部が第１パターンと直線的に並び、更に、遠い方の頂部が互いに隣り合う第１パターンの間に位置している。そのため、マスクパターンを用いて露光する際、第２パターンを通過した照射光が、フォトレジストに転写された、互いに隣り合う第１パターンの間の領域に、漏れにくくなる。そのため、開口部が所望の形状に近づく。更に、第１パターンに対して、第１パターンのピッチと同じピッチを成して第４パターンを設けているため、配列方向の周期性が維持される。そのため、複数の開口部のうち、一番端に位置する開口部の形状を、所望の形状に近づけることができる。その結果、パターン飛び等の発生を低減することができ、半導体記憶装置の信頼性が更に向上する。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態１に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体記憶装置の構造を示す平面図である。
【図１０】本発明の実施の形態１に係る半導体記憶装置の構造を示す平面図である。
【図１１】本発明の実施の形態１に係る半導体記憶装置の製造方法で使用するフォトマスク３４を示す平面図である。
【図１２】本発明の実施の形態１に係る半導体記憶装置の製造方法で使用するフォトマスク３４を示す平面図である。
【図１３】本発明の実施の形態１に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態１に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態１に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態１に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態１に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図１８】本発明の実施の形態１に係る半導体記憶装置の構造を示す断面図である。
【図１９】本発明の実施の形態１に係る半導体記憶装置の構造を示す断面図である。
【図２０】本発明の実施の形態２に係る半導体記憶装置の製造方法で使用するフォトマスク６０を示す平面図である。
【図２１】本発明の実施の形態２に係る半導体記憶装置の構造を示す平面図である。
【図２２】本発明の実施の形態２に係る半導体記憶装置の製造方法で使用するフォトマスク６０を示す平面図である。
【図２３】本発明の実施の形態３に係る半導体記憶装置の製造方法で使用するフォトマスク８０を示す平面図である。
【図２４】本発明の実施の形態３に係る半導体記憶装置の構造を示す平面図である。
【図２５】本発明の実施の形態３に係る半導体記憶装置の製造方法で使用するフォトマスク８０を示す平面図である。
【図２６】従来の半導体記憶装置の製造方法を工程順に示す断面図である。
【図２７】従来の半導体記憶装置の構造を示す平面図である。
【図２８】従来の半導体記憶装置の製造方法で使用するフォトマスク３００を示す平面図である。
【図２９】従来の半導体記憶装置の製造方法を工程順に示す断面図である。
【図３０】従来の半導体記憶装置の製造方法を工程順に示す断面図である。
【図３１】従来の半導体記憶装置の製造方法を工程順に示す断面図である。
【図３２】従来の半導体記憶装置の製造方法を工程順に示す断面図である。
【図３３】従来の半導体記憶装置の製造方法を工程順に示す断面図である。
【符号の説明】
９　絶縁層、１０　開口部、１１　下部電極、１５　キャパシタ、２０　溝、２１　ガードリング膜、３４，６０，８０　フォトマスク、４０，４１，６１　パターン、５６，６８，８５　マスクパターン、５０〜５３　ダミーパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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