(57)【要約】【課題】不純物拡散層の拡がりによる実効チャネル長の減少をある程度抑制できるようにすると共に、半導体装置の微細化をさらに進展できるようにする。【解決手段】Ｎ型のシリコン基板１上に設けられたゲート酸化膜３と、このゲート酸化膜３上に設けられたゲート電極５と、このゲート電極５の両側にあるシリコン基板１に設けられたソース・ドレイン領域とを備え、このソース・ドレイン領域は、ゲート電極５の両側にあるシリコン基板１にＢ＋イオンが導入されて設けられたｐ−層７と、このｐ−層７のゲート電極５側とは反対側のシリコン基板１に連続して設けられたｐ＋層７とから構成され、ｐ−層７にはＢ＋イオンのシリコン基板１への拡散を抑制するＮ＋イオンが導入されたものである。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の両側にある半導体層に設けられたソース・ドレイン領域とを備え、
前記ソース・ドレイン領域は、
前記ゲート電極の両側にある半導体層に特定の不純物が導入されて設けられた第１の不純物拡散層と、
前記第１の不純物拡散層のゲート電極側とは反対側の半導体層に連続して設けられた第２の不純物拡散層とから構成され、
前記第１の不純物拡散層には、
前記特定の不純物の半導体層への拡散を抑制する拡散抑制用の不純物が導入されていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極下の半導体層に前記拡散抑制用の不純物が導入されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体層にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクにして、特定の不純物の半導体層への拡散を抑制する拡散抑制用の不純物を半導体層に導入する工程と、
前記拡散抑制用の不純物が導入された半導体層に前記特定の不純物を導入して、第１の不純物拡散層を形成する工程と、
前記第１の不純物拡散層が形成された半導体層のゲート電極から所定の距離だけ離れた領域に任意の不純物を導入して第２の不純物拡散層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
特定の不純物の半導体層への拡散を抑制する拡散抑制用の不純物を半導体層に導入すると共に、当該半導体層にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクにして前記特定の不純物を半導体層に導入し第１の不純物拡散層を形成する工程と、
前記第１の不純物拡散層が形成された半導体層のゲート電極から所定の距離だけ離れた領域に任意の不純物を導入して第２の不純物拡散層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
前記拡散抑制用の不純物を半導体層に導入すると共に、当該半導体層にゲート絶縁膜を形成する工程は、
前記拡散抑制用の不純物を含むゲート絶縁膜を前記半導体層に形成して当該拡散抑制用の不純物を該半導体層に拡散させる工程であることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、０．１３μｍ世代以降のｐＭＯＳトランジスタを有する低消費電力型ＬＳＩに適用して好適な半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の微細化及び高集積化はますます進みつつあり、半導体基板に形成されるＭＯＳトランジスタのゲート長はサブミクロンクラスにまで縮小されつつある。このようなサブミクロンクラスのＭＯＳトランジスタでは、ＬＤＤ構造が広く採用されている。
【０００３】
図７は従来例に係る半導体装置９０の構成例を示す断面図である。図７に示すように、この半導体装置９０はｎ型のシリコン基板１上にｐＭＯＳトランジスタ９５を備えている。図７に示すように、このｐＭＯＳトランジスタ９５には、ＬＤＤ構造が採用されている。即ち、シリコン基板１にボロン（Ｂ＋）イオンが選択的に注入され、そして熱拡散されて、低濃度のソース／ドレイン拡張層（ソース／ドレイン  エクステンション）９２と、高濃度のソース／ドレイン層９３とが設けられたものである。
【０００４】
このＬＤＤ構造を採用することによって、ＭＯＳトランジスタ９５のソース・ドレイン領域を電気抵抗の増大を抑制したまま薄く形成できる。それゆえ、半導体装置９０をサブミクロンクラスにまで縮小化しても、パンチスルーやリーク電流等の短チャネル効果をある程度抑制できる。
【０００５】
【特許文献１】
特開平５−２１７３５号公報
【０００６】
【発明が解決しようとする課題】
ところで、従来例に係る半導体装置９０によれば、ｐＭＯＳトランジスタ９５にはＬＤＤ構造が採用され、シリコン基板１に低濃度のソース／ドレイン拡張層９２と、高濃度のこのソース／ドレイン層９３とが設けられていた。
しかしながら、これらのソース／ドレイン拡張層９２と、ソース／ドレイン層９３は共にボロン（Ｂ＋）イオンがシリコン基板１に注入されて形成されたものである。このＢ＋イオンは、シリコン基板１中での拡散係数が大きい。
【０００７】
そのため、半導体装置の熱処理工程で、ソース／ドレイン拡張層９２が横方向及び深さ方向に拡がってしまい、ゲート長に対して実効チャネル長（Ｌｅｆｆ’）が大きく減少するという問題があった。
特に、ｐＭＯＳトランジスタ（以下で、電界効果トランジスタともいう）９５の微細化がゲート長０．１３μｍ程度にまで進むと、このＢ＋イオンの拡散による実効チャネル長の減少が無視できなくなり、パンチスルーの多発や、リーク電流の増大等の短チャネル効果が顕著になるおそれがあった。短チャネル効果が顕著になると、０．１３μｍ世代以降の微細化が困難となる。
【０００８】
そこで、本発明は、このような従来技術の問題点を解決したものであって、電界効果トランジスタの実効チャネル長の減少をある程度抑制できるようにすると共に、半導体装置の微細化をさらに進展できるようにした半導体装置及びその製造方法の提供を目的とする。
【０００９】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る請求項１に記載の半導体装置は、半導体層上に設けられたゲート絶縁膜と、このゲート絶縁膜上に設けられたゲート電極と、このゲート電極の両側にある半導体層に設けられたソース・ドレイン領域とを備え、このソース・ドレイン領域は、ゲート電極の両側にある半導体層に特定の不純物が導入されて設けられた第１の不純物拡散層と、この第１の不純物拡散層のゲート電極側とは反対側の半導体層に連続して設けられた第２の不純物拡散層とから構成され、第１の不純物拡散層には、特定の不純物の半導体層への拡散を抑制する拡散抑制用の不純物が導入されていることを特徴とするものである。
【００１０】
本発明に係る請求項１に記載の半導体装置によれば、ソース・ドレイン領域を構成する第１の不純物拡散層に特定の不純物の拡散を抑制する拡散抑制用の不純物が導入されているので、この第１の不純物拡散層の横方向及び深さ方向への拡がりを抑制することができる。従って、この第１の不純物拡散層の拡がりによる実効チャネル長の減少をある程度抑えることができ、半導体装置の微細化をさらに進展させることができる。
【００１１】
本発明に係る請求項２に記載の半導体装置は、請求項１に記載の半導体装置において、ゲート電極下の半導体層に拡散抑制用の不純物が導入されていることを特徴とするものである。
本発明に係る請求項２に記載の半導体装置によれば、第１の不純物拡散層からゲート電極下の半導体層への特定の不純物の拡散を、当該ゲート電極下の半導体層側からも抑制することができるので、請求項１に記載の半導体装置よりもさらに実効チャネル長の減少を抑制することができる。
【００１２】
本発明に係る請求項３に記載の半導体装置の製造方法は、半導体層にゲート絶縁膜を形成する工程と、このゲート絶縁膜上にゲート電極を形成する工程と、このゲート電極をマスクにして、特定の不純物の半導体層への拡散を抑制する拡散抑制用の不純物を半導体層に導入する工程と、この拡散抑制用の不純物が導入された半導体層に特定の不純物を導入して、第１の不純物拡散層を形成する工程と、この第１の不純物拡散層が形成された半導体層のゲート電極から所定の距離だけ離れた領域に任意の不純物を導入して第２の不純物拡散層を形成する工程とを有することを特徴とするものである。
【００１３】
本発明に係る請求項３に記載の半導体装置の製造方法によれば、第１の不純物拡散層の横方向及び深さ方向への拡がりを抑制することができる。従って、実効チャネル長の減少をある程度抑えることができる。
本発明に係る請求項４に記載の半導体装置の製造方法は、特定の不純物の半導体層への拡散を抑制する拡散抑制用の不純物を半導体層に導入すると共に、当該半導体層にゲート絶縁膜を形成する工程と、このゲート絶縁膜上にゲート電極を形成する工程と、このゲート電極をマスクにして特定の不純物を半導体層に導入し第１の不純物拡散層を形成する工程と、この第１の不純物拡散層が形成された半導体層のゲート電極から所定の距離だけ離れた領域に任意の不純物を導入して第２の不純物拡散層を形成する工程とを有することを特徴とするものである。
【００１４】
本発明に係る請求項４に記載の半導体装置の製造方法によれば、ゲート電極下の半導体層にも拡散抑制用の不純物を導入しているので、当該ゲート電極下の半導体層側からも特定の不純物の拡散を抑制できる。従って、請求項３に記載の半導体装置の製造方法よりもさらに実効チャネル長の減少を抑制することができる。
【００１５】
本発明に係る請求項５に記載の半導体装置の製造方法は、請求項４に記載の半導体装置の製造方法において、拡散抑制用の不純物を半導体層に導入すると共に、当該半導体層にゲート絶縁膜を形成する工程は、この拡散抑制用の不純物を含むゲート絶縁膜を半導体層に形成して当該拡散抑制用の不純物を該半導体層に拡散させる工程であることを特徴とするものである。
【００１６】
本発明に係る請求項５に記載の半導体装置の製造方法によれば、拡散抑制用の不純物を半導体層に導入する工程と、当該半導体層にゲート絶縁膜を形成する工程とを、拡散抑制用の不純物を含むゲート絶縁膜を半導体層に形成する一工程により行うので、請求項４に記載の半導体装置の製造方法と比べて、工程数が少なくて済む。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置１００の構成例を示す断面図である。
（１）第１実施形態
図１に示す半導体装置１００は、例えば、ｎ型のシリコン基板１上にゲート長０．１３μｍのｐＭＯＳトランジスタ５０を複数備えたＬＳＩである。この半導体装置１００は、例えばデジタルカメラやノートパソコン等の低消費電力が特に望まれる電子機器に搭載して好適な装置である。
【００１８】
図１に示すように、このｐＭＯＳトランジスタ５０はＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造になされており、ｎ型のシリコン基板１と、このシリコン基板１上に設けられたゲート酸化膜３と、このゲート酸化膜３上に設けられたゲート電極５と、このゲート電極５の両側のシリコン基板１に設けられたｐ型のソース／ドレイン拡張層（ソース／ドレイン  エクステンション）７と、このソース／ドレイン拡張層７のゲート電極５側とは反対側のシリコン基板１に連続して設けられたｐ型のソース／ドレイン層９とから構成されている。
【００１９】
以下で、ソース／ドレイン拡張層７をｐ−層７といい、このソース／ドレイン層９をｐ＋層９という。ｐＭＯＳトランジスタ５０では、このｐ−層７とｐ＋層９からソース・ドレイン領域が構成されている。そして、これらのｐ−層７及びＰ＋層９には、拡散抑制用の不純物が導入されている。
図１において、シリコン基板１は例えば単結晶シリコンからなるものである。このシリコン基板１には、リン等の不純物が少量添加されｎ型になされている。また、ゲート酸化膜３は、このシリコン基板１が酸素（Ｏ２）雰囲気中で熱酸化されて形成されたシリコン酸化膜（ＳｉＯ２）である。このゲート酸化膜３の膜厚は、例えば１００Å程度である。
【００２０】
図１に示すように、ゲート電極５はゲート酸化膜３上に設けられている。このゲート電極５は、例えば少量のリンが添加された多結晶シリコンからなるものである。このゲート電極５の表面は酸化膜でおおわれており、特に、その側壁部にはサイドウォールと呼ばれる絶縁性の側壁膜が設けられている。図１において、このサイドウォール１１は、例えばシリコン酸化膜である。
【００２１】
ｐ−層７は、シリコン基板１にｐ型の特定の不純物が導入されて形成されたものである。この特定の不純物とは、例えばボロン（Ｂ＋）イオンである。後で詳述するが、このｐ−層７は、サイドウォール１１形成前にゲート電極５をマスクにしてシリコン基板１にＢ＋イオンを注入し、その後、窒素雰囲気中でアニールすることによって形成される。
【００２２】
ｐ＋層９は、シリコン基板１にｐ型の任意の不純物が導入されて形成されたものである。この任意の不純物とは、例えばＢ＋イオンである。後で詳述するが、このｐ＋層９は、サイドウォール１１とゲート電極５をマスクにして、ｐ−層７にＢ＋イオンを注入し、その後、窒素雰囲気中でアニールすることによって形成される。従って、ｐ＋層９の不純物（Ｂ＋）濃度はｐ−層７よりも高濃度である。
【００２３】
このように、ｐＭＯＳトランジスタ５０はＬＤＤ構造になされており、ソース・ドレイン領域全体（ｐ−層７及びｐ＋層９）の電気抵抗が抑えられた状態で、チャネルと接するｐ−層７の拡散層が浅くなされている。これにより、短チャネル効果の低減が図られ、ｐＭＯＳトランジスタのゲート長はサブミクロンクラスにまで縮小可能になされている。
【００２４】
さらに、このｐＭＯＳトランジスタ５０では、ｐ−層７及びｐ＋層９に、拡散抑制用の不純物の一例となる窒素（Ｎ＋）イオンが導入されている。一般に、Ｂ＋イオンとＮ＋イオンは共にはシリコン（Ｓｉ）中の格子間Ｓｉ（点欠陥）を介して拡散することが知られている。Ｓｉ中にＮ＋イオンが存在すると、Ｂ＋イオンよりもＮ＋イオンが先に点欠陥を介して拡散する。
【００２５】
従って、ｐ−層７にＮ＋イオンが導入されていることによって、ｐ−層７を構成するＢ＋イオンの横方向（Ｘ−Ｙ方向）及び深さ方向（Ｚ方向）への拡散をＮ＋イオンによってある程度抑制することができる。これにより、ｐ−層７の拡がりによる実効チャネル長（Ｌｅｆｆ）の減少をある程度抑えることができる。また、ソース／ドレイン拡張層（ｐ−層）７とチャネル領域との極浅接合も可能である。それゆえ、０．１３μｍ世代以降の半導体装置の微細化を進展させることができる。
【００２６】
この第１実施形態では、ｎ型のシリコン基板１が本発明の半導体層に対応し、ゲート酸化膜３が本発明のゲート絶縁膜に対応している。また、ソース／ドレイン拡張層（ｐ−層）７が本発明の第１の不純物拡散層に対応し、ソース／ドレイン層（ｐ＋層）９が本発明の第２の不純物拡散層に対応している。さらに、特定の不純物はＢ＋イオンに対応し、拡散抑制用の不純物はＮ＋イオンに対応している。
【００２７】
次に、本発明の第１の実施形態に係る半導体装置１００の製造方法について説明する。図２（Ａ）〜図３（Ｃ）は半導体装置１００の製造方法を示す工程図である。ここでは、図１に示した半導体装置１００を図２（Ａ）〜図３（Ｃ）の工程図に沿って製造する場合を想定する。
図２（Ａ）において、まず始めに、シリコン基板１を用意する。次に、このシリコン基板１に図示しないウェル拡散層や素子分離層を順次形成する。そして、このシリコン基板１の表面を酸素雰囲気中で熱酸化して、ゲート酸化膜３を約１００Å程度の厚みに形成する。さらに、このゲート酸化膜３上に多結晶シリコン膜を形成する。この多結晶シリコン膜の形成は、例えばＣＶＤにより行う。そして、この多結晶シリコン膜にリン等の不純物を所定量だけイオン注入して、所定の導電性を持たせる。
【００２８】
次に、この多結晶シリコン膜をフォトリソグラフィ技術及びエッチング技術を用いてパターニングし、図２（Ｂ）に示すようにチャネルとなる領域のゲート酸化膜３上にゲート電極５を形成する。ここでエッチング技術とは、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等のドライエッチングである。図２（Ｂ）に示すゲート電極５を形成した後に、このシリコン基板１を熱酸化してゲート電極５表面に薄いシリコン酸化膜（図示せず）を形成する。
【００２９】
次に、図２（Ｃ）に示すように、このゲート電極５をマスクにして、シリコン基板１の浅い領域に窒素（Ｎ＋）イオンをイオン注入する。Ｎ＋イオンの注入エネルギは例えば１０ＫｅＶ程度であり、ドーズ量は例えば２ｅ１５／ｃｍ２程度である。このとき、図２（Ｃ）に示すように、Ｎ＋イオンをシリコン基板１に対して、例えば３０゜の傾斜をもって注入すると良い。これにより、チャネル領域となるゲート電極５下のシリコン基板１にＮ＋イオンを回り込ませることができる。
【００３０】
次に、図３（Ａ）に示すように、Ｎ＋イオンが注入されたシリコン基板１の浅い領域にｐ−層７を形成するためのＢ＋イオンを注入する。このＢ＋イオンの注入は、ゲート電極５をマスクにして行う。ここで、Ｂ＋イオンの注入エネルギは例えば１ＫｅＶ程度であり、ドーズ量は例えば２ｅ１５／ｃｍ２程度である。また、このＢ＋イオンの注入角度は例えば０゜程度である。
また、このＢ＋イオンの注入工程の前後で、このシリコン基板１にパンチスルー対策として、リン（Ｐ＋）イオン等の不純物を注入しても良い。これにより、パンチスルー対策層（図示せず）を形成できる。
【００３１】
次に、図３（Ｂ）に示すように、このシリコン基板１上にＣＶＤでシリコン酸化膜１５を形成する。そして、このシリコン酸化膜１５を異方性のドライエッチングでエッチバックして、ゲート電極５の側壁部に図３（Ｃ）に示すようなサイドウォール１１を形成する。
次に、図３（Ｃ）に示すように、このサイドウォール１１が形成されたゲート電極５をマスクにして、ｐ＋層を形成するためのＢ＋イオンをシリコン基板１の深い領域まで注入する。このＢ＋イオンの注入工程では、注入エネルギは例えば８ＫｅＶ程度であり、ドーズ量は例えば２ｅ１５／ｃｍ２程度である。また、このＢ＋イオンの注入角度は例えば０゜程度である。
【００３２】
その後、このＢ＋イオンが注入されたシリコン基板１を、窒素（Ｎ２）等の不活性ガス雰囲気中で熱処理（アニール）して、シリコン基板１に注入されたＮ＋イオンやＢ＋イオンを活性化しながら拡散させる。このアニール工程では、シリコン基板１に注入された窒素（Ｎ＋）イオンによって、ボロン（Ｂ＋）イオンは横方向及び深さ方向への拡散が抑制される。このアニール工程によって、ｐ−層７のゲート電極５から所定の距離だけ離れた領域にｐ＋層９（図１参照）が形成される。
【００３３】
そして、このアニール処理後に、図示しない層間絶縁膜やプラグ電極、メタル配線等を形成して、図１に示した半導体装置１００が完成する。この半導体装置１００の製造方法では、ゲート電極５をマスクにしてシリコン基板１の浅い領域に窒素（Ｎ＋）イオンを注入しているので、シリコン基板１に形成されるｐ−層７の横方向及び深さ方向への拡散を抑制できる。
【００３４】
つまり、図７に示した従来方式のｐＭＯＳトランジスタ９５と比べて、ｐ−層の拡がりによる実効チャネル長の減少を抑制できる（Ｌｅｆｆ’＜  Ｌｅｆｆ）。また、これと同時に、ｐ−層７の拡散層深さＸｊの増大も抑制できる。従って、パンチスルーや、ゲートリーク等の短チャネル効果をある程度抑制することができ、半導体装置のさらなる微細化を進展させることができる。
（２）第２実施形態
次に、本発明の第２の実施形態に係る半導体装置２００について説明する。図４は半導体装置２００の構成例を示す断面図である。ここでは、図１に示した半導体装置１００において、ゲート電極５下のチャネル領域にも窒素を導入する場合を前提とする。他の条件は第１実施形態と同様である。従って、図４において、半導体装置１００と同一の構造及び機能を有するものには同一符号を付し、その詳細説明を諸略する。
【００３５】
図４に示すように、この半導体装置２００は、例えば、ｎ型のシリコン１基板上にゲート長０．１３μｍのｐＭＯＳトランジスタ６０を複数備えたＵＬＳＩである。このｐＭＯＳトランジスタ６０はＬＤＤ構造になされており、ｎ型のシリコン基板１と、このシリコン基板１上に設けられたゲート絶縁膜２３と、このシリコン絶縁膜２３上に設けられたゲート電極５と、このゲート電極５周辺のシリコン基板１に設けられたｐ−層７と、このｐ−層７に隣接してシリコン基板１に設けられたｐ＋層９とから構成されている。
【００３６】
ここで、ゲート絶縁膜２３は、図１に示した半導体装置１００とは異なり、例えば、窒素（Ｎ＋）イオンを十分に含むシリコン酸化窒化膜（ＳｉＯＮ）である。図４に示す半導体装置２００では、シリコン基板１上に形成されるＳｉＯＮによって、シリコン基板１の浅い領域にＮ＋イオンが拡散される。つまり、半導体装置２００では、ｐ−層７やｐ＋層９、そしてゲート電極５下のシリコン基板１の浅い領域にもＮ＋イオンが導入されている。以下で、このＮ＋イオンが拡散したシリコン基板１の浅い領域を窒素拡散層１３ともいう。
【００３７】
図４に示す半導体装置２００では、この窒素拡散層１３とｐ−層７とが重なっているので、ｐ−層７におけるＢ＋イオンの横方向（Ｘ−Ｙ方向）及び深さ方向（Ｚ方向）への拡散はＮ＋イオンによって抑制される。さらに、この半導体装置２００では、ゲート電極５下のシリコン基板１、即ちチャネル領域も窒素拡散層１３と重なっているので、ｐ−層７からチャネル領域へのＢ＋イオンの拡散をチャネル領域側からも抑制できる。従って、この半導体装置２００は、半導体装置１００よりもｐ−層７の拡がりを抑えることができ、実効チャネル長の減少をさらに抑制できる。
【００３８】
また、この半導体装置２００では、ゲート絶縁膜２３にシリコン酸化窒化膜（ＳｉＯＮ）を用いている。このシリコン酸化窒化膜（ＳｉＯＮ）はシリコン酸化膜（ＳｉＯ２）に比べて誘電率が高いので、ｐＭＯＳトランジスタ６０のパフォーマンスも向上できる。
次に、本発明の第２の実施形態に係る半導体装置２００の製造方法について説明する。図５（Ａ）〜図６（Ｃ）は半導体装置２００の製造方法を示す工程図である。ここでは、図４に示した半導体装置２００を図５（Ａ）〜図６（Ｃ）の工程図に沿って製造する場合を想定する。
【００３９】
図５（Ａ）において、まず始めに、シリコン基板１を用意し、このシリコン基板１に図示しないウェル拡散層や素子分離層を順次形成する。次に、酸素（０２）及び窒素（Ｎ２）を含む混合ガス雰囲気中で、このシリコン基板１に熱処理を施して、ゲート絶縁膜（ＳｉＯＮ）２３を約１００Å程度の厚みに形成する。
ここで、Ｎ含有率は４％程度であり、ＳｉＯ２膜への窒素の導入方法としては熱酸化のみで形成してもランプアニールを併用してもよい。酸化温度は例えば９００゜程度である。このとき、図５Ａの矢印で示すように、ゲート絶縁膜（ＳｉＯＮ）２３中の窒素（Ｎ＋）イオンがシリコン基板１側に熱拡散して、シリコン基板１の浅い領域に窒素拡散層１３が形成される。
【００４０】
次に、図５（Ｂ）に示すように、このゲート絶縁膜２３上に多結晶シリコン膜を形成する。そして、この多結晶シリコン膜にリン等の不純物を所定量だけイオン注入して、所定の導電性を持たせる。さらに、この多結晶シリコン膜をパターニングして、図５（Ｃ）に示すようにチャネルとなる領域のゲート絶縁膜２３上にゲート電極５を形成する。
【００４１】
図５（Ｃ）に示すゲート電極５を形成した後に、このシリコン基板１を熱酸化してゲート電極５表面に薄いシリコン酸化膜（図示せず）を形成する。次に、図６（Ａ）に示すように、ゲート電極５をマスクにして、Ｎ＋イオンが導入されたシリコン基板１にｐ−層形成用のＢ＋イオンを注入する。そして、図６（Ｂ）に示すように、このシリコン基板１上にＣＶＤでシリコン酸化膜１５を形成する。
【００４２】
次に、このシリコン酸化膜１５を異方性のドライエッチングでエッチバックしてサイドウォール１１を形成する。そして、このサイドウォール１１が形成されたゲート電極５をマスクにして、シリコン基板１にｐ＋層形成用のＢ＋イオンを注入する。その後、このＢ＋イオンが注入されたシリコン基板１を、窒素（Ｎ２）等の不活性ガス雰囲気中で熱処理（アニール）して、シリコン基板１に注入されたＮ＋イオンやＢ＋イオンを活性化しながら拡散させる。
【００４３】
このアニール工程では、ゲート絶縁膜（ＳｉＯＮ）２３からシリコン基板１に拡散されたＮ＋イオンによって、Ｂ＋イオンは横方向及び深さ方向への拡散が抑制される。また、このＮ＋イオンは、ｐＭＯＳトランジスタ６０のチャネル領域にも導入されているので、ｐ−層７からチャネル領域へのＢ＋イオンの拡散をチャネル領域内部からも抑制できる。
【００４４】
このアニール工程によって、ｐ−層７のゲート電極５から所定の距離だけ離れた領域にｐ＋層９（図４参照）が形成される。そして、このアニール処理後に、図示しない層間絶縁膜やプラグ電極、メタル配線等を形成して、図４に示した半導体装置２００が完成する。
この半導体装置２００の製造方法では、シリコン基板１へのＮ＋イオンの注入工程とゲート絶縁膜２３の形成工程とを、シリコン酸化窒化膜（ＳｉＯＮ）を形成することで行っているので、半導体装置１００の製造方法と比べて、工程数が少なくて済むという利点がある。
【００４５】
また、この半導体装置２００では、ゲート絶縁膜２３にシリコン酸化窒化膜（ＳｉＯＮ）を用いている。これにより、ゲート電極５にＢ＋イオンが含まれている場合でも、このゲート電極５からシリコン基板１へのＢ＋イオンの拡散をゲート絶縁膜２３（ＳｉＯＮ）中のＮ＋イオンである程度阻止することができる。
尚、上述の第２実施形態では、シリコン基板１にＮ＋イオンを導入する手段として、シリコン酸化窒化膜（ＳｉＯＮ）２３を用いる場合について説明したが、これに限られることはない。例えば、このシリコン酸化窒化膜２３と、第１実施形態で説明したＮ＋イオンのイオン注入とを併用して、シリコン基板１にＮ＋イオンを注入しても良い。Ｎ＋イオンをさらに効率よくシリコン基板１に導入できる。
【００４６】
また、上述の第１、第２の実施形態では、本発明の拡散抑制用の不純物としてＮ＋イオンを用いる場合について説明したが、これに限られることはない。拡散抑制用の不純物は、例えばＦ＋イオンでも良い。さらに、本発明の特定の不純物はＢ＋イオンに限られることはなく、例えばＢＦ２＋イオンでも良い。
ＬＤＤ構造を有する半導体装置１００又は、２００において、Ｂ＋イオンやＢＦ２＋イオンで構成されるｐ−層７に、Ｎ＋イオンやＦ＋イオンを導入することによって、このｐ−層７の横方向（Ｘ−Ｙ方向）及び深さ方向（Ｚ方向）への拡がりをある程度抑制することができる。
【００４７】
【発明の効果】
以上説明したように、本発明によれば、ゲート電極の両側にある半導体層に特定の不純物が導入されて設けられた第１の不純物拡散層には、この特定の不純物の半導体層への拡散を抑制する拡散抑制用の不純物が導入されているので、この第１の不純物拡散層の横方向及び深さ方向への拡がりを抑制することができる。
【００４８】
従って、この第１の不純物拡散層の拡がりによる実効チャネル長の減少をある程度抑えることができ、短チャネル効果を抑制することができる。これにより、半導体装置の微細化をさらに進展させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置１００の構成例を示す断面図である。
【図２】半導体装置１００の製造方法（その１）を示す工程図である。
【図３】半導体装置１００の製造方法（その２）を示す工程図である。
【図４】本発明の第２の実施形態に係る半導体装置２００の構成例を示す断面図である。
【図５】半導体装置２００の製造方法（その１）示す工程図である。
【図６】半導体装置２００の製造方法（その２）を示す工程図である。
【図７】従来例に係る半導体装置９０の構成例を示す断面図である。
【符号の説明】
１  シリコン基板、３  ゲート酸化膜、５  ゲート電極、７  ｐ−層、９  ｐ＋層、１１  サイドウォール、１３  窒素拡散層、２３  ゲート絶縁膜、５０、６０  ｐＭＯＳトランジスタ、１００、２００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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