(57)【要約】【課題】高圧側浮遊オフセット電圧ＶＳの負変動に起因する誤動作及びラッチアップ破壊を回避し得る半導体装置を得る。【解決手段】ＮＭＯＳ１４とＰＭＯＳ１５との間において、ｎ型不純物領域２８の上面内には、ｐ型ウェル２９に接するようにｐ＋型不純物領域３３が形成されている。ｐ＋型不純物領域３３上には電極４１が形成されており、電極４１は高圧側浮遊オフセット電圧ＶＳに接続されている。ｐ＋型不純物領域３３の不純物濃度はｐ型ウェル２９の不純物濃度よりも高く、また、ｐ＋型不純物領域３３はｐ型ウェル２９よりも浅く形成されている。ｐ＋型不純物領域３３とＰＭＯＳ１５との間において、ｎ型不純物領域２８の上面内には、ｎ＋型不純物領域３２が形成されている。ｎ＋型不純物領域３２上には電極４０が形成されており、電極４０は高圧側浮遊供給絶対電圧ＶＢに接続されている。【選択図】        図４
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【特許請求の範囲】
【請求項１】
第１電極、第２電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、
前記第１電極に接続された第１の端子と、
容量性素子を介して前記第１電極に接続された第２の端子と、
第１導電型の半導体基板と、
前記半導体基板の主面内に形成された、第２導電型の第１の不純物領域と、
前記第１の不純物領域の主面内に形成された、前記第１導電型の第２の不純物領域と、
前記第２の不純物領域の主面内に形成され、前記第１の端子に接続された、前記第２導電型のソース・ドレイン領域を有する、第１のトランジスタと、
前記第１の不純物領域の主面内に形成され、前記第２の端子に接続された、前記第１導電型のソース・ドレイン領域を有する、第２のトランジスタと、
前記第１の不純物領域の前記主面内に形成され、前記第１の端子に接続された、前記第１導電型の第３の不純物領域と
を備える、半導体装置。
【請求項２】
前記第３の不純物領域は、前記第２の不純物領域よりも浅く形成されている、請求項１に記載の半導体装置。
【請求項３】
前記第３の不純物領域の不純物濃度は、前記第２の不純物領域の不純物濃度よりも高い、請求項１又は２に記載の半導体装置。
【請求項４】
前記第３の不純物領域は、前記第２の不純物領域に接して形成されている、請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記第３の不純物領域は、前記第２の不純物領域を取り囲んで形成されている、請求項４に記載の半導体装置。
【請求項６】
前記第１の不純物領域の前記主面内に形成され、前記第２の端子に接続された、前記第２導電型の第４の不純物領域をさらに備える、請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記第１の不純物領域の前記主面内に形成され、前記第２の端子に接続された、前記第１導電型の第４の不純物領域をさらに備える、請求項１〜５のいずれか一つに記載の半導体装置。
【請求項８】
前記第１の不純物領域の前記主面内に形成され、前記第１の端子に接続された、前記第１導電型の第４の不純物領域をさらに備える、請求項１〜５のいずれか一つに記載の半導体装置。
【請求項９】
前記第１の不純物領域に接して前記半導体基板の前記主面内に形成された、前記第１導電型の分離領域をさらに備え、
前記第４の不純物領域は、前記分離領域と前記第２の不純物領域との間で、前記第２の不純物領域を取り囲んで形成されている、請求項６〜８のいずれか一つに記載の半導体装置。
【請求項１０】
前記第１の不純物領域の前記主面内に形成され、前記第１又は第２の端子に接続された、前記第１導電型の第４の不純物領域と、
前記第４の不純物領域を貫通して前記第１の不純物領域の前記主面内に形成されたトレンチと、
前記トレンチの壁面を規定している部分の前記第１の不純物領域内に形成され、前記第１又は第２の端子に接続された、前記第１導電型の第５の不純物領域とをさらに備える、請求項１〜５のいずれか一つに記載の半導体装置。
【請求項１１】
前記第１の不純物領域に接して前記半導体基板の前記主面内に形成された、前記第１導電型の分離領域をさらに備え、
前記第４及び第５の不純物領域は、前記分離領域と前記第２の不純物領域との間で、前記第２の不純物領域を取り囲んで形成されている、請求項１０に記載の半導体装置。
【請求項１２】
第１電極、第２電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、
前記第１電極に接続された第１の端子と、
容量性素子を介して前記第１電極に接続された第２の端子と、
第１導電型の半導体基板と、
前記半導体基板の主面内に形成された、第２導電型の第１の不純物領域と、
前記第１の不純物領域の主面内に形成された、前記第１導電型の第２の不純物領域と、
前記第２の不純物領域の主面内に形成され、前記第１の端子に接続された、前記第２導電型のソース・ドレイン領域を有する、第１のトランジスタと、
前記第１の不純物領域の主面内に形成され、前記第２の端子に接続された、前記第１導電型のソース・ドレイン領域を有する、第２のトランジスタと、
前記第１の不純物領域の前記主面内に形成され、前記第２の端子に接続された、前記第２導電型の第３の不純物領域と
を備える、半導体装置。
【請求項１３】
第１電極、第２電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、
前記第１電極に接続された第１の端子と、
容量性素子を介して前記第１電極に接続された第２の端子と、
第１導電型の半導体基板と、
前記半導体基板の主面内に形成された、第２導電型の第１の不純物領域と、
前記第１の不純物領域の主面内に形成された、前記第１導電型の第２の不純物領域と、
前記第２の不純物領域の主面内に形成され、前記第１の端子に接続された、前記第２導電型のソース・ドレイン領域を有する、第１のトランジスタと、
前記第１の不純物領域の主面内に形成され、前記第２の端子に接続された、前記第１導電型のソース・ドレイン領域を有する、第２のトランジスタと、
前記第１の不純物領域の前記主面内に形成され、前記第２の端子に接続された、前記第１導電型の第３の不純物領域と
を備える、請求項１に記載の半導体装置。
【請求項１４】
前記第１の不純物領域に接して前記半導体基板の前記主面内に形成された、前記第１導電型の分離領域をさらに備え、
前記第３の不純物領域は、前記分離領域と前記第２の不純物領域との間で、前記第２の不純物領域を取り囲んで形成されている、請求項１２又は１３に記載の半導体装置。
【請求項１５】
第１電極、第２電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、
前記第１電極に接続された第１の端子と、
容量性素子を介して前記第１電極に接続された第２の端子と、
第１導電型の半導体基板と、
前記半導体基板の主面内に形成された、第２導電型の第１の不純物領域と、
前記第１の不純物領域の主面内に形成された、前記第１導電型の第２の不純物領域と、
前記第２の不純物領域の主面内に形成され、前記第１の端子に接続された、前記第２導電型のソース・ドレイン領域を有する、第１のトランジスタと、
前記第１の不純物領域の主面内に形成され、前記第２の端子に接続された、前記第１導電型のソース・ドレイン領域を有する、第２のトランジスタと、
前記第１の不純物領域の前記主面内に形成され、前記第１又は第２の端子に接続された、前記第１導電型の第３の不純物領域と、
前記第３の不純物領域を貫通して前記第１の不純物領域の前記主面内に形成されたトレンチと、
前記トレンチの壁面を規定している部分の前記第１の不純物領域内に形成され、前記第１又は第２の端子に接続された、前記第１導電型の第４の不純物領域とを備える、半導体装置。
【請求項１６】
第１電極、第２電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、
前記第１電極に接続された第１の端子と、
容量性素子を介して前記第１電極に接続された第２の端子と、
第１導電型の半導体基板と、
前記半導体基板の主面内に形成された、第２導電型の第１の不純物領域と、
前記第１の不純物領域の主面内に形成された、前記第１導電型の第２の不純物領域と、
前記第２の不純物領域の主面内に形成され、前記第１の端子に接続された、前記第２導電型のソース・ドレイン領域を有する、第１のトランジスタと、
前記第１の不純物領域の主面内に形成され、前記第２の端子に接続された、前記第１導電型のソース・ドレイン領域を有する、第２のトランジスタと、
前記第２の不純物領域の前記主面内に形成され、前記第１の端子に接続された、前記第１導電型の第３の不純物領域と、
前記第３の不純物領域に接して前記第２の不純物領域の前記主面内に形成され、前記第１の端子に接続された、前記第２導電型の第４の不純物領域と
を備える、半導体装置。
【請求項１７】
第１電極、第２電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、
前記第１電極に接続された第１の端子と、
容量性素子を介して前記第１電極に接続された第２の端子と、
第１導電型の半導体基板と、
前記半導体基板の主面内に形成された、第２導電型の第１の不純物領域と、
前記第１の不純物領域の主面内に形成された、前記第１導電型の第２の不純物領域と、
前記第２の不純物領域の主面内に形成され、前記第１の端子に接続された、前記第２導電型のソース・ドレイン領域を有する、第１のトランジスタと、
前記第１の不純物領域の主面内に形成され、前記第２の端子に接続された、前記第１導電型のソース・ドレイン領域を有する、第２のトランジスタと、
前記第１の不純物領域の前記主面内に形成され、前記第２の端子に接続された、前記第２導電型の第３の不純物領域と、
前記第３の不純物領域に接して前記第１の不純物領域の前記主面内に形成され、前記第２の端子に接続された、前記第１導電型の第４の不純物領域と
を備える、半導体装置。
【請求項１８】
前記第１の不純物領域に接して前記半導体基板の前記主面内に形成された、前記第１導電型の分離領域をさらに備え、
前記第３及び第４の不純物領域は、前記分離領域と前記第２の不純物領域との間で、前記第２の不純物領域を取り囲んで形成されている、請求項１５〜１７のいずれか一つに記載の半導体装置。
【請求項１９】
第１電極、第２電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、
前記第１電極に接続された第１の端子と、
容量性素子を介して前記第１電極に接続された第２の端子と、
第１導電型の半導体基板と、
前記半導体基板の主面内に形成された、第２導電型の第１の不純物領域と、
前記第１の不純物領域の主面内に形成された、前記第１導電型の第２の不純物領域と、
前記第２の不純物領域の主面内に形成され、前記第１の端子に接続された、前記第２導電型のソース・ドレイン領域を有する、第１のトランジスタと、
前記第１の不純物領域の主面内に形成され、前記第２の端子に接続された、前記第１導電型のソース・ドレイン領域を有する、第２のトランジスタと、
前記第１の不純物領域の前記主面内に形成された、前記第１導電型の第３の不純物領域と、
前記第３の不純物領域を貫通して前記第１の不純物領域の前記主面内に形成されたトレンチと、
前記トレンチの壁面を規定している部分の前記第１の不純物領域内に形成された、前記第１導電型の第４の不純物領域と、
前記第３の不純物領域に接して前記第１の不純物領域の前記主面内に形成された、前記第２導電型の第５の不純物領域と、
前記第３〜第５の不純物領域に接して前記第１の不純物領域の前記主面上に形成されたフローティング電極と
を備える、半導体装置。
【請求項２０】
前記第１の不純物領域に接して前記半導体基板の前記主面内に形成された、前記第１導電型の分離領域をさらに備え、
前記第３〜第５の不純物領域は、前記分離領域と前記第２の不純物領域との間で、前記第２の不純物領域を取り囲んで形成されている、請求項１９に記載の半導体装置。
【請求項２１】
前記第５の不純物領域とは反対側で前記第３の不純物領域に接して前記第１の不純物領域の前記主面内に形成された、前記第２導電型の第６の不純物領域をさらに備える、請求項１９に記載の半導体装置。
【請求項２２】
前記第１の不純物領域に接して前記半導体基板の前記主面内に形成された、前記第１導電型の分離領域をさらに備え、
前記第３〜第６の不純物領域は、前記分離領域と前記第２の不純物領域との間で、前記第２の不純物領域を取り囲んで形成されている、請求項２１に記載の半導体装置。
【請求項２３】
前記トレンチは、前記第２の不純物領域よりも深く形成されている、請求項１０，１１，１５，１９〜２２のいずれか一つに記載の半導体装置。
【請求項２４】
前記トレンチの形成深さは２０μｍ以下である、請求項１０，１１，１５，１９〜２２のいずれか一つに記載の半導体装置。
【請求項２５】
前記半導体基板内に形成されたライフタイムキラーをさらに備える、請求項１〜２４のいずれか一つに記載の半導体装置。
【請求項２６】
前記ライフタイムキラーは、電子線照射及びアニール、白金拡散、又は金拡散によって形成されている、請求項２５に記載の半導体装置。
【請求項２７】
前記ライフタイムキラーは、ヘリウム照射及びアニール、又はプロトン照射及びアニールによって形成されている、請求項２５に記載の半導体装置。
【請求項２８】
第１電極、第２電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、
前記第１電極に接続された第１の端子と、
容量性素子を介して前記第１電極に接続された第２の端子と、
第１導電型の第１の不純物領域と、
前記第１の不純物領域の主面内に形成された、第２導電型の第２の不純物領域と、
前記第２の不純物領域の主面内に形成され、前記第１の端子に接続された、前記第１導電型のソース・ドレイン領域を有する、第１のトランジスタと、
前記第１の不純物領域の主面内に形成され、前記第２の端子に接続された、前記第２導電型のソース・ドレイン領域を有する、第２のトランジスタと、
前記第１の不純物領域の前記主面内に形成され、前記第１の端子に接続された、前記第２導電型の第３の不純物領域と
を備える、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、インバータ等のパワーデバイスを駆動するためのパワーデバイス駆動装置に関する。
【０００２】
【従来の技術】
パワーデバイスは、直列に接続された第１及び第２のＮチャネル絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）と、パワーデバイス駆動装置とを備えている。第１のＩＧＢＴのコレクタ電極は主電源に接続されており、第２のＩＧＢＴのエミッタ電極は接地電位に接続されている。第１のＩＧＢＴのエミッタ電極と第２のＩＧＢＴのコレクタ電極とは、負荷に接続されている。負荷による逆起電圧から第１及び第２のＩＧＢＴを保護するために、フリーホイールダイオードが、第１及び第２のＩＧＢＴにそれぞれ逆並列に接続されている。
【０００３】
パワーデバイス駆動装置は、第１のＩＧＢＴを制御するための高圧側駆動部と、第２のＩＧＢＴを制御するための低圧側駆動部とを備えている。また、パワーデバイス駆動装置は、第１のＩＧＢＴのエミッタ電極に接続されたＶＳ端子と、コンデンサを介して第１のＩＧＢＴのエミッタ電極に接続されたＶＢ端子と、第１のＩＧＢＴの制御電極に接続されたＨＯ端子と、第２のＩＧＢＴのエミッタ電極に接続されたＣＯＭ端子と、コンデンサを介して第２のＩＧＢＴのエミッタ電極に接続されたＶＣＣ端子と、第２のＩＧＢＴの制御電極に接続されたＬＯ端子と、ＧＮＤ端子とを備えている。ここで、ＶＳは、高圧側駆動部の基準電位となる高圧側浮遊オフセット電圧である。ＶＢは、高圧側駆動部の電源となる高圧側浮遊供給絶対電圧であり、高圧側浮遊電源から供給される。ＨＯは、高圧側駆動部による高圧側駆動信号出力である。ＣＯＭは、共通接地である。ＶＣＣは、低圧側駆動部の電源となる低圧側固定供給電圧であり、低圧側固定供給電源から供給される。ＬＯは、低圧側駆動部による低圧側駆動信号出力である。ＧＮＤは、接地電位である。
【０００４】
以下、高圧側駆動部を例にとり、従来のパワーデバイス駆動装置について説明する。
【０００５】
高圧側駆動部は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを有するＣＭＯＳ回路を備えている。ＰＭＯＳトランジスタのソース電極はＶＢ端子に、ＮＭＯＳトランジスタのソース電極はＶＳ端子に、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各ドレイン電極はＨＯ端子に、それぞれ接続されている。
【０００６】
次に、ＣＭＯＳ回路を有する従来の半導体装置の構造について説明する。半導体装置は、ｐ−型シリコン基板と、ｐ−型シリコン基板の上面内に形成されたｎ型不純物領域と、ｎ型不純物領域の上面内に形成されたｐ型ウェルと、ｐ型ウェルの上面内に形成された、ＮＭＯＳトランジスタのｎ型のソース領域及びドレイン領域と、ｎ型不純物領域の上面内に形成された、ＰＭＯＳトランジスタのｐ型のソース領域及びドレイン領域と、ｎ型不純物領域に接してｐ−型シリコン基板の上面内に形成されたｐ＋型の分離領域とを備えている。
【０００７】
ＮＭＯＳトランジスタのソース領域とドレイン領域との間にはチャネル形成領域が規定されており、チャネル形成領域上には、ゲート絶縁膜を介してＮＭＯＳトランジスタのゲート電極が形成されている。同様に、ＰＭＯＳトランジスタのソース領域とドレイン領域との間にはチャネル形成領域が規定されており、チャネル形成領域上には、ゲート絶縁膜を介してＰＭＯＳトランジスタのゲート電極が形成されている。ＮＭＯＳトランジスタのソース領域はＶＳ端子に、ＰＭＯＳトランジスタのソース領域はＶＢ端子に、それぞれ接続されている。ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの各ドレイン領域は、ＨＯ端子に共通に接続されている。
【０００８】
なお、ＣＭＯＳ回路を有する半導体装置に関する技術は、下記の特許文献１〜４に開示されている。
【０００９】
【特許文献１】
特開平１１−６８０５３号公報
【特許文献２】
特開昭６２−１２００６３号公報
【特許文献３】
特開昭６０−７４５６０号公報
【特許文献４】
特開平５−１５２５２３号公報
【００１０】
【発明が解決しようとする課題】
従来のパワーデバイス及びパワーデバイス駆動装置において、回生期間（即ち、負荷からの逆起電圧によってフリーホイールダイオードがオンする期間）に、高圧側浮遊オフセット電圧ＶＳが共通接地ＣＯＭよりも低い負電圧に変動する可能性がある。この高圧側浮遊オフセット電圧ＶＳの負変動は、コンデンサを介して高圧側浮遊供給絶対電圧ＶＢに伝達され、高圧側浮遊供給絶対電圧ＶＢの電位も負変動してしまう。
【００１１】
高圧側浮遊供給絶対電圧ＶＢが負変動すると、その負変動はｎ型不純物領域に伝達される。その結果、通常は逆バイアスされているはずの、ｐ＋型の分離領域とｎ型不純物領域との間の寄生ダイオードや、ｐ−型シリコン基板とｎ型不純物領域との間の寄生ダイオードがターンオンしてしまい、ｎ型不純物領域内に電流が流れ込む。
【００１２】
そして、寄生ダイオードのターンオンによってｎ型不純物領域内に流れ込んだ電流に起因して、従来の半導体装置には、高圧側駆動信号出力ＨＯの論理が反転したり（誤動作）、寄生サイリスタがラッチアップしてＣＭＯＳ回路に過大な電流が流れ、場合によっては回路又は部品が損傷する（ラッチアップ破壊）という問題がある（詳しくは、同一出願人による特開２００２−２５２３３３号公報参照）。
【００１３】
本発明はかかる問題を解決するために成されたものであり、高圧側浮遊オフセット電圧ＶＳの負変動に起因する誤動作及びラッチアップ破壊を回避し得る半導体装置を得ることを目的とするものである。
【００１４】
【課題を解決するための手段】
第１の発明に係る半導体装置は、第１電極、第２電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、第１電極に接続された第１の端子と、容量性素子を介して第１電極に接続された第２の端子と、第１導電型の半導体基板と、半導体基板の主面内に形成された、第２導電型の第１の不純物領域と、第１の不純物領域の主面内に形成された、第１導電型の第２の不純物領域と、第２の不純物領域の主面内に形成され、第１の端子に接続された、第２導電型のソース・ドレイン領域を有する、第１のトランジスタと、第１の不純物領域の主面内に形成され、第２の端子に接続された、第１導電型のソース・ドレイン領域を有する、第２のトランジスタと、第１の不純物領域の主面内に形成され、第１の端子に接続された、第１導電型の第３の不純物領域とを備える。
【００１５】
第２の発明に係る半導体装置は、第１電極、第２電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、第１電極に接続された第１の端子と、容量性素子を介して第１電極に接続された第２の端子と、第１導電型の半導体基板と、半導体基板の主面内に形成された、第２導電型の第１の不純物領域と、第１の不純物領域の主面内に形成された、第１導電型の第２の不純物領域と、第２の不純物領域の主面内に形成され、第１の端子に接続された、第２導電型のソース・ドレイン領域を有する、第１のトランジスタと、第１の不純物領域の主面内に形成され、第２の端子に接続された、第１導電型のソース・ドレイン領域を有する、第２のトランジスタと、第１の不純物領域の主面内に形成され、第２の端子に接続された、第２導電型の第３の不純物領域とを備える。
【００１６】
第３の発明に係る半導体装置は、第１電極、第２電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、第１電極に接続された第１の端子と、容量性素子を介して第１電極に接続された第２の端子と、第１導電型の半導体基板と、半導体基板の主面内に形成された、第２導電型の第１の不純物領域と、第１の不純物領域の主面内に形成された、第１導電型の第２の不純物領域と、第２の不純物領域の主面内に形成され、第１の端子に接続された、第２導電型のソース・ドレイン領域を有する、第１のトランジスタと、第１の不純物領域の主面内に形成され、第２の端子に接続された、第１導電型のソース・ドレイン領域を有する、第２のトランジスタと、第１の不純物領域の主面内に形成され、第２の端子に接続された、第１導電型の第３の不純物領域とを備える。
【００１７】
第４の発明に係る半導体装置は、第１電極、第２電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、第１電極に接続された第１の端子と、容量性素子を介して第１電極に接続された第２の端子と、第１導電型の半導体基板と、半導体基板の主面内に形成された、第２導電型の第１の不純物領域と、第１の不純物領域の主面内に形成された、第１導電型の第２の不純物領域と、第２の不純物領域の主面内に形成され、第１の端子に接続された、第２導電型のソース・ドレイン領域を有する、第１のトランジスタと、第１の不純物領域の主面内に形成され、第２の端子に接続された、第１導電型のソース・ドレイン領域を有する、第２のトランジスタと、第１の不純物領域の主面内に形成され、第１又は第２の端子に接続された、第１導電型の第３の不純物領域と、第３の不純物領域を貫通して第１の不純物領域の主面内に形成されたトレンチと、トレンチの壁面を規定している部分の第１の不純物領域内に形成され、第１又は第２の端子に接続された、第１導電型の第４の不純物領域とを備える。
【００１８】
第５の発明に係る半導体装置は、第１電極、第２電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、第１電極に接続された第１の端子と、容量性素子を介して第１電極に接続された第２の端子と、第１導電型の半導体基板と、半導体基板の主面内に形成された、第２導電型の第１の不純物領域と、第１の不純物領域の主面内に形成された、第１導電型の第２の不純物領域と、第２の不純物領域の主面内に形成され、第１の端子に接続された、第２導電型のソース・ドレイン領域を有する、第１のトランジスタと、第１の不純物領域の主面内に形成され、第２の端子に接続された、第１導電型のソース・ドレイン領域を有する、第２のトランジスタと、第２の不純物領域の主面内に形成され、第１の端子に接続された、第１導電型の第３の不純物領域と、第３の不純物領域に接して第２の不純物領域の主面内に形成され、第１の端子に接続された、第２導電型の第４の不純物領域とを備える。
【００１９】
第６の発明に係る半導体装置は、第１電極、第２電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、第１電極に接続された第１の端子と、容量性素子を介して第１電極に接続された第２の端子と、第１導電型の半導体基板と、半導体基板の主面内に形成された、第２導電型の第１の不純物領域と、第１の不純物領域の主面内に形成された、第１導電型の第２の不純物領域と、第２の不純物領域の主面内に形成され、第１の端子に接続された、第２導電型のソース・ドレイン領域を有する、第１のトランジスタと、第１の不純物領域の主面内に形成され、第２の端子に接続された、第１導電型のソース・ドレイン領域を有する、第２のトランジスタと、第１の不純物領域の主面内に形成され、第２の端子に接続された、第２導電型の第３の不純物領域と、第３の不純物領域に接して第１の不純物領域の主面内に形成され、第２の端子に接続された、第１導電型の第４の不純物領域とを備える。
【００２０】
第７の発明に係る半導体装置は、第１電極、第２電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、第１電極に接続された第１の端子と、容量性素子を介して第１電極に接続された第２の端子と、第１導電型の半導体基板と、半導体基板の主面内に形成された、第２導電型の第１の不純物領域と、第１の不純物領域の主面内に形成された、第１導電型の第２の不純物領域と、第２の不純物領域の主面内に形成され、第１の端子に接続された、第２導電型のソース・ドレイン領域を有する、第１のトランジスタと、第１の不純物領域の主面内に形成され、第２の端子に接続された、第１導電型のソース・ドレイン領域を有する、第２のトランジスタと、第１の不純物領域の主面内に形成された、第１導電型の第３の不純物領域と、第３の不純物領域を貫通して第１の不純物領域の主面内に形成されたトレンチと、トレンチの壁面を規定している部分の第１の不純物領域内に形成された、第１導電型の第４の不純物領域と、第３の不純物領域に接して第１の不純物領域の主面内に形成された、第２導電型の第５の不純物領域と、第３〜第５の不純物領域に接して第１の不純物領域の主面上に形成されたフローティング電極とを備える。
【００２１】
第８の発明に係る半導体装置は、第１電極、第２電極、及び制御電極を有するスイッチングデバイスを駆動するための半導体装置であって、第１電極に接続された第１の端子と、容量性素子を介して第１電極に接続された第２の端子と、第１導電型の第１の不純物領域と、第１の不純物領域の主面内に形成された、第２導電型の第２の不純物領域と、第２の不純物領域の主面内に形成され、第１の端子に接続された、第１導電型のソース・ドレイン領域を有する、第１のトランジスタと、第１の不純物領域の主面内に形成され、第２の端子に接続された、第２導電型のソース・ドレイン領域を有する、第２のトランジスタと、第１の不純物領域の主面内に形成され、第１の端子に接続された、第２導電型の第３の不純物領域とを備える。
【００２２】
【発明の実施の形態】
実施の形態１．
図１は、パワーデバイス及びパワーデバイス駆動装置の構成を説明するための概略構成図である。パワースイッチングデバイスであるＮチャネル絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）Ｑ１，Ｑ２は、主電源である高電圧ＨＶをスイッチングする。ノードＮ３０には負荷が接続されている。フリーホイールダイオードＤ１，Ｄ２は、ノードＮ３０に接続された負荷による逆起電圧からＩＧＢＴ  Ｑ１，Ｑ２を保護する。
【００２３】
パワーデバイス駆動装置１００は、ＩＧＢＴ  Ｑ１，Ｑ２を駆動し、ＩＧＢＴ  Ｑ１を制御する高圧側制御入力ＨＩＮと、ＩＧＢＴ  Ｑ２を制御する低圧側制御入力ＬＩＮとに従って動作する。また、パワーデバイス駆動装置１００は、ＩＧＢＴ  Ｑ１を駆動する高圧側駆動部１０１と、ＩＧＢＴ  Ｑ２を駆動する低圧側駆動部１０２と、制御入力処理部１０３とを有している。
【００２４】
ここで、例えばＩＧＢＴ  Ｑ１，Ｑ２が同時にオン状態になった場合、ＩＧＢＴ  Ｑ１，Ｑ２に貫通電流が流れ、負荷に電流が流れなくなり、好ましくない状態になる。制御入力処理部１０３は、制御入力ＨＩＮ，ＬＩＮにより、そのような状態が引き起こされることを防ぐなどの処理を高圧側駆動部１０１及び低圧側駆動部１０２に対して行っている。
【００２５】
また、パワーデバイス駆動装置１００は、ＩＧＢＴ  Ｑ１のエミッタ電極に接続されたＶＳ端子と、コンデンサＣ１を介してＩＧＢＴ  Ｑ１のエミッタ電極に接続されたＶＢ端子と、ＩＧＢＴ  Ｑ１の制御電極に接続されたＨＯ端子と、ＩＧＢＴ  Ｑ２のエミッタ電極に接続されたＣＯＭ端子と、コンデンサＣ２を介してＩＧＢＴ  Ｑ２のエミッタ電極に接続されたＶＣＣ端子と、ＩＧＢＴ  Ｑ２の制御電極に接続されたＬＯ端子と、ＧＮＤ端子とを備えている。ここで、ＶＳは、高圧側駆動部１０１の基準電位となる高圧側浮遊オフセット電圧である。ＶＢは、高圧側駆動部１０１の電源となる高圧側浮遊供給絶対電圧であり、図示しない高圧側浮遊電源から供給される。ＨＯは、高圧側駆動部１０１による高圧側駆動信号出力である。ＣＯＭは、共通接地である。ＶＣＣは、低圧側駆動部１０２の電源となる低圧側固定供給電圧であり、図示しない低圧側固定供給電源から供給される。ＬＯは、低圧側駆動部１０２による低圧側駆動信号出力である。ＧＮＤは、接地電位である。
【００２６】
コンデンサＣ１，Ｃ２は、高圧側駆動部１０１及び低圧側駆動部１０２に供給される電源電圧をパワーデバイスの動作に伴う電位変動に追随させるために設けられている。
【００２７】
以上のような構成により、制御入力ＨＩＮ，ＬＩＮに基づくパワーデバイスによる主電源のスイッチングが行われる。
【００２８】
ところで、高圧側駆動部１０１は、回路の接地電位ＧＮＤに対して電位的に浮いた状態で動作するので、高圧側回路へ駆動信号を伝達するためのレベルシフト回路を有する構成となっている。
【００２９】
図２は、パワーデバイス駆動装置１００における高圧側駆動部１０１の主要部の回路図である。スイッチング素子である高耐圧ＭＯＳ１１は、上記したレベルシフト回路の役割を担っている。スイッチング素子である高圧側駆動信号出力用のＣＭＯＳ回路（以下「ＣＭＯＳ」）１２は、ＰＭＯＳトランジスタ（以下「ＰＭＯＳ」）１５及びＮＭＯＳトランジスタ（以下「ＮＭＯＳ」）１４から成り、高圧側駆動信号ＨＯを出力する。レベルシフト抵抗１３は、ＣＭＯＳ１２のゲート電位を設定するためのものであり、プルアップ抵抗に相当する役割を果たしている。
【００３０】
高耐圧ＭＯＳ１１は、高圧側制御入力ＨＩＮに従い、ＣＭＯＳ１２のスイッチングを行う。ＣＭＯＳ１２は、高圧側浮遊供給絶対電圧ＶＢ及び高圧側浮遊オフセット電圧ＶＳ間の電圧をスイッチングして高圧側駆動信号出力ＨＯに駆動信号を出力し、外部のパワーデバイスの高圧側スイッチング素子を駆動させる。
【００３１】
ここで、以降の説明においては、ＣＭＯＳ１２及びレベルシフト抵抗１３を総合して、高圧側駆動回路と称する。
【００３２】
図３は、パワーデバイス駆動装置１００における高圧島に設けられるレイアウトを示す概略平面図である。ＣＭＯＳ１２及びレベルシフト抵抗１３から成る高圧側駆動回路は高圧島と称される領域Ｒ２内に形成されており、高耐圧ＭＯＳ１１は領域Ｒ１内に形成されている。その周りを接地電位ＧＮＤのアルミニウム配線１６，１７で取り囲むことによって、シールドがなされている。
【００３３】
図４，５は、本発明の実施の形態１に係る半導体装置の構造を示す断面図であり、それぞれ図３に示したラインＩＶ−ＩＶ，Ｖ−Ｖに沿った位置の断面に対応している。図４を参照して、ｐ−型シリコン基板２１の上面内には、ｐ＋型分離領域２２、ｎ−型不純物領域２３、及びｎ型不純物領域２４，２８が形成されている。ｎ型不純物領域２８の上面内には、ｐ型ウェル２９が形成されている。ｐ＋型分離領域２２は、ｐ−型シリコン基板２１に達している。ｐ＋型分離領域２２上には電極３４が形成されており、ｐ−型シリコン基板２１の電位は、回路上最も低い電位（ＧＮＤ又はＣＯＭ電位）となっている。また、高耐圧ＭＯＳ１１のｎ＋型ソース領域１１Ｓの下部にｐ型ウェル２５が形成され、そのｐ型ウェル２５は、ゲート絶縁膜を介してゲート電極１１Ｇの下部に達し、高耐圧ＭＯＳ１１のチャネル領域を形成している。さらに、ｐ型ウェル２５内には、ソース電極３５に接するようにｐ＋型不純物領域２６及びｎ＋型ソース領域１１Ｓが形成されている。また、高耐圧ＭＯＳ１１のドレイン電極３６に接するようにｎ＋型ドレイン領域１１Ｄが形成されている。
【００３４】
高耐圧ＭＯＳ１１のドレイン電極３６は、ＣＭＯＳ１２のＰＭＯＳ１５及びＮＭＯＳ１４の各ゲート電極１５Ｇ，１４Ｇに接続されており、また、レベルシフト抵抗１３を介してＰＭＯＳ１５のソース電極３９及び高圧側浮遊供給絶対電圧ＶＢに接続されている。
【００３５】
一方、ＣＭＯＳ１２が形成されるｎ型不純物領域２８内には、ＰＭＯＳ１５のソース電極３９に接するようにｐ＋型ソース領域１５Ｓ及びｎ＋型不純物領域３０が形成されており、ドレイン電極３７に接するようにｐ＋型ドレイン領域１５Ｄが形成されている。ｎ型不純物領域２８の上面上には、ゲート絶縁膜を介してＰＭＯＳ１５のゲート電極１５Ｇが形成されている。ゲート電極１５Ｇ上には電極３８が形成されている。また、ＮＭＯＳ１４はｐ型ウェル２９内に形成され、ＮＭＯＳ１４のドレイン電極４４に接するようにｎ＋型ドレイン領域１４Ｄが形成され、ソース電極４２に接するようにｎ＋型ソース領域１４Ｓ及びｐ＋型不純物領域３１が形成されている。ｐ型ウェル２９の上面上には、ゲート絶縁膜を介してＮＭＯＳ１４のゲート電極１４Ｇが形成されている。ゲート電極１４Ｇ上には電極４３が形成されている。
【００３６】
ＮＭＯＳ１４とＰＭＯＳ１５との間において、ｎ型不純物領域２８の上面内には、ｐ型ウェル２９に接するようにｐ＋型不純物領域３３が形成されている。ｐ＋型不純物領域３３上には電極４１が形成されており、電極４１は高圧側浮遊オフセット電圧ＶＳに接続されている。ｐ＋型不純物領域３３の不純物濃度はｐ型ウェル２９の不純物濃度よりも高く、また、ｐ＋型不純物領域３３はｐ型ウェル２９よりも浅く形成されている。ｐ＋型不純物領域３３とＰＭＯＳ１５との間において、ｎ型不純物領域２８の上面内には、ｎ＋型不純物領域３２が形成されている。ｎ＋型不純物領域３２上には電極４０が形成されており、電極４０は高圧側浮遊供給絶対電圧ＶＢに接続されている。
【００３７】
図５を参照して、ｐ−型シリコン基板２１の上面内には、ｐ＋型分離領域２２、ｎ−型不純物領域５０、及びｎ型不純物領域２８が形成されている。ｐ＋型分離領域２２上には電極５２が形成されている。ｎ型不純物領域２８の上面内にはｎ＋型不純物領域５１が形成されており、ｎ＋型不純物領域５１上には電極５３が形成されている。電極５３は、高圧側浮遊供給絶対電圧ＶＢに接続されている。
【００３８】
図５に示すように、ｐ＋型ソース領域１５Ｓ、ｎ型不純物領域２８、ｐ型ウェル２９、及びｎ＋型ソース領域１４Ｓから成る横型の寄生サイリスタが存在している。寄生サイリスタは、ｐｎｐ型の寄生バイポーラトランジスタＰＢＰ１と、ｎｐｎ型の寄生バイポーラトランジスタＰＢＰ２から成る。
【００３９】
図６，７は、ｎ＋型不純物領域３２及びｐ＋型不純物領域３３の形成レイアウトの一例を模式的に示す上面図である。ｐ＋型分離領域２２は、図３に示したように領域Ｒ１，Ｒ２を四辺で囲んで形成されている。図６に示した例では、ｎ＋型不純物領域３２及びｐ＋型不純物領域３３は、ＮＭＯＳ１４とＰＭＯＳ１５とが互いに対向する一辺同士の間に形成されている。図７に示した例では、ｐ＋型不純物領域３３は、ｐ型ウェル２９の周囲を取り囲んで形成されており、ｎ＋型不純物領域３２は、ｐ＋型分離領域２２とｐ型ウェル２９との間でｐ型ウェル２９の周囲を取り囲んで形成されている。図７に示した例よりも図６に示した例の方が、チップサイズは小さくなる。
【００４０】
本実施の形態１に係るパワーデバイス及びパワーデバイス駆動装置において、回生期間に、高圧側浮遊オフセット電圧ＶＳが共通接地ＣＯＭよりも低い負電圧に変動した場合を考える。この場合、高圧側浮遊オフセット電圧ＶＳの負変動は、図１に示したコンデンサＣ１を介して高圧側浮遊供給絶対電圧ＶＢに伝達され、高圧側浮遊供給絶対電圧ＶＢの電位も負変動してしまう。図４，５を参照して、高圧側浮遊供給絶対電圧ＶＢが負変動すると、その負変動は、ｎ−型不純物領域２３，５０及びｎ型不純物領域２４，２８に伝達される。その結果、通常は逆バイアスされているはずの寄生ダイオードＰＤ１〜ＰＤ４がターンオンしてしまい、ｎ−型不純物領域２３及びｎ型不純物領域２４，２８内に電流が流れ込む。
【００４１】
しかしながら本実施の形態１に係る半導体装置によると、寄生バイポーラトランジスタＰＢＰ１のベース電流に相当する電子が、高圧側浮遊オフセット電圧ＶＳよりも高電位であるｎ＋型不純物領域３２によって吸収される。その結果、寄生バイポーラトランジスタＰＢＰ１のベース電流が抑制され、寄生サイリスタがターンオンしないため、ＣＭＯＳ１２のラッチアップ破壊を回避することができる。
【００４２】
また、寄生バイポーラトランジスタＰＢＰ２のベース電流に相当するホールが、高圧側浮遊供給絶対電圧ＶＢよりも低電位であるｐ＋型不純物領域３３によって吸収される。その結果、寄生バイポーラトランジスタＰＢＰ２のベース電流が抑制され、寄生サイリスタがターンオンしないため、ＣＭＯＳ１２のラッチアップ破壊を回避することができる。図８を参照して、ｐ＋型分離領域２２からｎ−型不純物領域５０内に流れ込んだホール電流は、ｐ型ウェル２９に到達する前に、ｐ＋型不純物領域３３によって吸収されている。また、ｐ型ウェル２９の直下のｐ−型シリコン基板２１からｎ型不純物領域２８内に流れ込んだホール電流は、ｎ＋型不純物領域３０，３２からｎ型不純物領域２８内に注入される電子によって引き寄せられるため、ｐ型ウェル２９内に流れ込むことなく、ｐ＋型不純物領域３３によって吸収される。
【００４３】
図５に示したように、ｐ＋型不純物領域３３はｐ型ウェル２９よりも浅く形成されている。そのため、ｐ＋型不純物領域３３の曲率部の電界強度は、ｐ型ウェル２９の曲率部の電界強度よりも高くなる。従って、ｐ＋型不純物領域３３はより多くのホール電流を吸収することができ、ＣＭＯＳ１２のラッチアップ破壊をより効果的に回避できる。
【００４４】
上記の通り、ｐ＋型不純物領域３３の不純物濃度はｐ型ウェル２９の不純物濃度よりも高い。そのため、ｐ＋型不純物領域３３の曲率部の電界強度は、ｐ型ウェル２９の曲率部の電界強度よりも高くなる。しかも、ｐ＋型不純物領域３３の不純物濃度を高くすると、ｐ＋型不純物領域３３内のシート抵抗や、ｐ＋型不純物領域３３と電極４１とのコンタクト抵抗が小さくなる。従って、ｐ＋型不純物領域３３はより多くのホール電流を吸収することができ、ＣＭＯＳ１２のラッチアップ破壊をより効果的に回避できる。
【００４５】
図５に示したように、ｐ＋型不純物領域３３は、寄生バイポーラトランジスタＰＢＰ２のベース層に相当するｐ型ウェル２９に接して形成されている。従って、ｐ＋型不純物領域３３とｐ型ウェル２９との間に隙間が設けられている場合と比較すると、チップサイズを削減できるのみならず、寄生バイポーラトランジスタＰＢＰ２のベース層の抵抗が下がるため、ｐ＋型不純物領域３３はより多くのホール電流を吸収することができ、ＣＭＯＳ１２のラッチアップ破壊をより効果的に回避できる。
【００４６】
高圧側浮遊オフセット電圧ＶＳの負変動に起因してｎ型不純物領域２８内に流れ込む電流は、ｐ＋型分離領域２２からｎ−型不純物領域５０を介してｎ型不純物領域２８内に流れ込むものが最も多い。従って、特にｐ＋型分離領域２２が領域Ｒ１，Ｒ２の周囲を取り囲んで形成されている場合には、図７に示したように、ｐ型ウェル２９の周囲を取り囲むようにｐ＋型不純物領域３３及びｎ＋型不純物領域３２を形成することにより、ＣＭＯＳ１２のラッチアップ破壊をより効果的に回避できる。
【００４７】
なお、ｎ＋型不純物領域３２及びｐ＋型不純物領域３３の双方ともが形成されていれば最も効果的であるが、いずれか一方のみ形成されている場合であっても有効である。
【００４８】
実施の形態２．
図９は、図５に対応させて、本発明の実施の形態２に係る半導体装置の構造を示す断面図である。図５に示したｎ＋型不純物領域３２及び電極４０に代えて、ｐ＋型不純物領域５５及び電極５６が形成されている。電極５６は高圧側浮遊供給絶対電圧ＶＢに接続されている。ｐ＋型不純物領域５５の不純物濃度はｐ型ウェル２９の不純物濃度よりも高く、また、ｐ＋型不純物領域５５はｐ型ウェル２９よりも浅く形成されている。
【００４９】
図６に示した例と同様に、ｐ＋型不純物領域５５は、ＮＭＯＳ１４とＰＭＯＳ１５とが互いに対向する一辺同士の間に形成されている。あるいは図７に示した例と同様に、ｐ＋型不純物領域５５は、ｐ＋型分離領域２２とｐ型ウェル２９との間でｐ型ウェル２９の周囲を取り囲んで形成されている。
【００５０】
高圧側浮遊オフセット電圧ＶＳの負変動に起因して、高圧側浮遊オフセット電圧ＶＳ及び高圧側浮遊供給絶対電圧ＶＢは、ｐ−型シリコン基板２１及びｐ＋型分離領域２２の電位よりも低くなる。従って、寄生ダイオードＰＤ１〜ＰＤ４がターンオンしてｎ型不純物領域２８内に電流が流れ込んだとしても、図５に示した寄生バイポーラトランジスタＰＢＰ２のベース電流に相当するホールが、ｐ＋型不純物領域５５，３３によって吸収される。その結果、寄生バイポーラトランジスタＰＢＰ２のベース電流が抑制され、寄生サイリスタがターンオンしないため、ＣＭＯＳ１２のラッチアップ破壊を回避することができる。
【００５１】
また、ｎ＋型不純物領域３２ではなくｐ＋型不純物領域５５が形成されているため、高圧側浮遊オフセット電圧ＶＳの負変動に起因して図４，５に示した寄生ダイオードＰＤ１〜ＰＤ４がターンオンしたときに、ｐ＋型不純物領域５５からｎ型不純物領域２８へ電子が注入されることはない。そのため、ｐ−型シリコン基板２１及びｐ＋型分離領域２２からのホールの供給も減少し、結果としてｎ型不純物領域２８内に流れ込むホール電流が低減されるため、ＣＭＯＳ１２のラッチアップ破壊をより効果的に回避できる。
【００５２】
なお、ｐ＋型不純物領域５５及びｐ＋型不純物領域３３の双方ともが形成されていれば最も効果的であるが、いずれか一方のみ形成されている場合であっても有効である。
【００５３】
実施の形態３．
図１０は、図５に対応させて、本発明の実施の形態３に係る半導体装置の構造を示す断面図である。図５に示したｎ＋型不純物領域３２及び電極４０に代えて、ｐ＋型不純物領域５７及び電極５８が形成されている。電極５８は高圧側浮遊オフセット電圧ＶＳに接続されている。ｐ＋型不純物領域５７の不純物濃度はｐ型ウェル２９の不純物濃度よりも高く、また、ｐ＋型不純物領域５７はｐ型ウェル２９よりも浅く形成されている。
【００５４】
図６に示した例と同様に、ｐ＋型不純物領域５７は、ＮＭＯＳ１４とＰＭＯＳ１５とが互いに対向する一辺同士の間に形成されている。あるいは図７に示した例と同様に、ｐ＋型不純物領域５７は、ｐ＋型分離領域２２とｐ型ウェル２９との間でｐ型ウェル２９の周囲を取り囲んで形成されている。
【００５５】
高圧側浮遊オフセット電圧ＶＳの負変動に起因して、高圧側浮遊オフセット電圧ＶＳ及び高圧側浮遊供給絶対電圧ＶＢは、ｐ−型シリコン基板２１及びｐ＋型分離領域２２の電位よりも低くなる。従って、寄生ダイオードＰＤ１〜ＰＤ４がターンオンしてｎ型不純物領域２８内に電流が流れ込んだとしても、図５に示した寄生バイポーラトランジスタＰＢＰ２のベース電流に相当するホールが、ｐ＋型不純物領域５７，３３によって吸収される。その結果、寄生バイポーラトランジスタＰＢＰ２のベース電流が抑制され、寄生サイリスタがターンオンしないため、ＣＭＯＳ１２のラッチアップ破壊を回避することができる。
【００５６】
また、ｐ＋型不純物領域５７，３３はいずれも高圧側浮遊オフセット電圧ＶＳに接続されて同電位であるため、ｐ＋型不純物領域５７、ｎ型不純物領域２８、及びｐ＋型不純物領域３３から成るｐｎｐ型の寄生バイポーラトランジスタが動作することがない。従って、この寄生バイポーラトランジスタが動作することに起因する高圧側駆動部１０１の誤動作を回避することもできる。
【００５７】
なお、ｐ＋型不純物領域５７及びｐ＋型不純物領域３３の双方ともが形成されていれば最も効果的であるが、いずれか一方のみ形成されている場合であっても有効である。
【００５８】
実施の形態４．
図１１は、図５に対応させて、本発明の実施の形態４に係る半導体装置の構造を示す断面図である。図５に示したｎ＋型不純物領域３２及び電極４０に代えて、ｐ＋型不純物領域５９及び電極６０が形成されている。電極６０は高圧側浮遊供給絶対電圧ＶＢに接続されている。ｐ＋型不純物領域５９は、ｐ＋型ドレイン領域１５Ｄとｎ＋型不純物領域５１との間に形成されている。
【００５９】
図１２は、ｐ＋型不純物領域５９及びｐ＋型不純物領域３３の形成レイアウトを模式的に示す上面図である。ｐ＋型分離領域２２は、図３に示したように領域Ｒ１，Ｒ２を四辺で囲んで形成されている。図１２に示すように、ｐ＋型不純物領域３３はｐ型ウェル２９の周囲を取り囲んで形成されており、ｐ＋型不純物領域５９は、ｐ＋型分離領域２２とｐ型ウェル２９及びＰＭＯＳ１５との間でｐ型ウェル２９及びＰＭＯＳ１５を取り囲んで、ｐ＋型分離領域２２と平行に形成されている。
【００６０】
上記の通り、高圧側浮遊オフセット電圧ＶＳの負変動に起因してｎ型不純物領域２８内に流れ込む電流は、ｐ＋型分離領域２２からｎ−型不純物領域５０を介してｎ型不純物領域２８内に流れ込むものが最も多い。従って、図１２に示したようにｐ＋型分離領域２２と平行にｐ＋型不純物領域５９を形成することによって、寄生バイポーラトランジスタＰＢＰ２のベース電流に相当するホールを、ｐ＋型不純物領域５９によって、ｐ型ウェル２９内に流れ込む前に効率的に吸収することができる。その結果、寄生バイポーラトランジスタＰＢＰ２のベース電流が抑制され、寄生サイリスタがターンオンしないため、ＣＭＯＳ１２のラッチアップ破壊を効率的に回避することができる。
【００６１】
なお、ｐ＋型不純物領域５９及びｐ＋型不純物領域３３の双方ともが形成されていれば最も効果的であるが、いずれか一方のみ形成されている場合であっても有効である。
【００６２】
実施の形態５．
図１３は、図９に対応させて、本発明の実施の形態５に係る半導体装置の構造を示す断面図である。ｐ＋型不純物領域５５を貫通してｎ型不純物領域２８の上面内にトレンチ６３が形成されており、トレンチ６３の内部は、シリコン酸化膜６１及びポリシリコン６２によって充填されている。また、トレンチ６３の壁面を規定している部分のｎ型不純物領域２８内には、ｐ＋型不純物領域６４が形成されている。ｐ＋型不純物領域６４は、ｐ＋型不純物領域５５及び電極５６に接している。
【００６３】
図６に示した例と同様に、ｐ＋型不純物領域５５，６４は、ＮＭＯＳ１４とＰＭＯＳ１５とが互いに対向する一辺同士の間に形成されている。あるいは図７に示した例と同様に、ｐ＋型不純物領域５５，６４は、ｐ＋型分離領域２２とｐ型ウェル２９との間でｐ型ウェル２９の周囲を取り囲んで形成されている。
【００６４】
ｐ＋型不純物領域５５に接するｐ＋型不純物領域６４をトレンチ６３の壁面に沿って形成することにより、図９に示した構造と比較すると、ｐ＋型不純物領域５５の実効的な面積を広げることが可能となる。しかも、トレンチ６３の底部の電界強度は、ｐ型ウェル２９の曲率部の電界強度よりも高い。従って、図９に示した構造と比較して、ｎ型不純物領域２８内に流れ込んだホール電流を、ｐ＋型不純物領域５５，６４によってより多く吸収できる。その結果、ＣＭＯＳ１２のラッチアップ破壊をより効率的に回避することができる。
【００６５】
また、ｐ＋型不純物領域６４の形成によってホール電流の吸収効率が高まったことから、図９に示した構造よりもｐ＋型不純物領域５５の面積を小さくでき、それによってチップサイズを削減することができる。
【００６６】
図１３に示した例では、ｐ型ウェル２９よりも深いトレンチ６３が形成されている。トレンチ６３が深く形成されているほどｐ＋型不純物領域６４の面積が増大し、ホール電流の吸収効率を高めることができる。
【００６７】
但し、トレンチ６３を２０μｍよりも深く形成すると、耐圧（ＶＢとＶＳとを短絡した状態でＧＮＤ方向に電圧を印加していき、ｐｎ接合降伏が起こる電圧）が低下するという問題が発生する。従って、耐圧性能をも満足させる必要がある場合にはトレンチ６３の深さを２０μｍ以下とすることによって、耐圧が低下することを回避できる。
【００６８】
なお、ｐ＋型不純物領域５５，６４とｐ＋型不純物領域３３とが双方とも形成されていれば最も効果的であるが、いずれか一方のみ形成されている場合であっても有効である。また、図１３では電極５６が高圧側浮遊供給絶対電圧ＶＢに接続された構造を示したが、電極５６は、高圧側浮遊オフセット電圧ＶＳに接続されていてもよい。
【００６９】
実施の形態６．
図１４は、図５に対応させて、本発明の実施の形態６に係る半導体装置の構造を示す断面図である。ｐ＋型不純物領域３３に接してｎ＋型不純物領域６６が形成されており、ｎ＋型不純物領域３２に接してｐ＋型不純物領域６５が形成されている。ｐ＋型不純物領域３３及びｎ＋型不純物領域６６は、ｐ型ウェル２９内に形成されている。ｐ＋型不純物領域３３及びｎ＋型不純物領域６６は電極６８に接しており、電極６８は高圧側浮遊オフセット電圧ＶＳに接続されている。ｎ＋型不純物領域３２及びｐ＋型不純物領域６５は電極６７に接しており、電極６７は高圧側浮遊供給絶対電圧ＶＢに接続されている。
【００７０】
図６に示した例と同様に、ｐ＋型不純物領域３３及びｎ＋型不純物領域６６、並びにｎ＋型不純物領域３２及びｐ＋型不純物領域６５は、ＮＭＯＳ１４とＰＭＯＳ１５とが互いに対向する一辺同士の間に形成されている。あるいは図７に示した例と同様に、ｐ＋型不純物領域３３及びｎ＋型不純物領域６６は、ｐ型ウェル２９の外周に沿って形成されており、ｎ＋型不純物領域３２及びｐ＋型不純物領域６５は、ｐ＋型分離領域２２とｐ型ウェル２９との間でｐ型ウェル２９の周囲を取り囲んで形成されている。
【００７１】
ｎ＋型不純物領域６６に接するｐ＋型不純物領域３３では、ｐ＋型不純物領域３３に吸収されたホールはｎ＋型不純物領域６６の電子によって即座に再結合が可能となるため、ホールが消滅しやすい。また、ｐ＋型不純物領域６５に接するｎ＋型不純物領域３２では、ｎ＋型不純物領域３２に吸収された電子はｐ＋型不純物領域６５のホールによって即座に再結合が可能となるため、電子が消滅しやすい。よって、図５に示した構造と比較すると、ｐ＋型不純物領域３３によるホールの吸収効率、及びｎ＋型不純物領域３２による電子の吸収効率を高めることができる。
【００７２】
なお、以上の説明では、上記実施の形態１を基礎として本実施の形態６に係る発明を適用する例について述べたが、本実施の形態６に係る発明は、他の全ての実施の形態にも適用可能である。
【００７３】
実施の形態７．
図１５は、図５に対応させて、本発明の実施の形態７に係る半導体装置の構造を示す断面図である。ＮＭＯＳ１４とＰＭＯＳ１５との間において、ｎ型不純物領域２８の上面内には、ｐ＋型不純物領域７１が形成されている。ｐ＋型不純物領域７１とＮＭＯＳ１４との間には、ｐ＋型不純物領域７１に接してｎ＋型不純物領域７２が形成されている。ｐ＋型不純物領域７１とＰＭＯＳ１５との間には、ｐ＋型不純物領域７１に接してｎ＋型不純物領域７０が形成されている。
【００７４】
また、ｐ＋型不純物領域７１を貫通してｎ型不純物領域２８の上面内にトレンチ７５が形成されており、トレンチ７５の内部は、シリコン酸化膜７３及びポリシリコン７４によって充填されている。また、トレンチ７５の壁面を規定している部分のｎ型不純物領域２８内には、ｐ＋型不純物領域７６が形成されている。ｐ＋型不純物領域７６は、ｐ＋型不純物領域７１に接している。
【００７５】
ｎ型不純物領域２８の上面上には、ｐ＋型不純物領域７１，７６に接するフローティング電極７７が形成されている。また、図１５に示した例では、フローティング電極７７は、ｎ＋型不純物領域７０に接することなくｎ＋型不純物領域７２に接している。但しフローティング電極７７は、ｎ＋型不純物領域７２に接することなくｎ＋型不純物領域７０に接していてもよく、あるいは、ｎ＋型不純物領域７０，７２の双方に接していてもよい。
【００７６】
図６に示した例と同様に、ｐ＋型不純物領域７１，７６及びｎ＋型不純物領域７０，７２は、ＮＭＯＳ１４とＰＭＯＳ１５とが互いに対向する一辺同士の間に形成されている。あるいは図７に示した例と同様に、ｐ＋型不純物領域７１，７６及びｎ＋型不純物領域７０，７２は、ｐ＋型分離領域２２とｐ型ウェル２９との間でｐ型ウェル２９の周囲を取り囲んで形成されている。
【００７７】
フローティング電極７７に接続されたｐ＋型不純物領域７１，７６及びｎ＋型不純物領域７０，７２は、ＰＮショート効果によって、ｐ＋型不純物領域７１，７６の電位を下げて近傍にあるホールを吸い込むとともに、ｎ＋型不純物領域７０，７２の電位を上げて近傍にある電子を吸い込む。そして、再結合速度が無限大に大きいメタルショートによってホール及び電子が再結合して消滅する。従って、高圧側浮遊オフセット電圧ＶＳの負変動に起因してｎ型不純物領域２８内に流れ込んだホール及び電子は、ｐ＋型不純物領域７１，７６及びｎ＋型不純物領域７０，７２によってそれぞれ吸い込まれて消滅するため、ＣＭＯＳ１２のラッチアップ破壊を回避することができる。
【００７８】
また、ｐ＋型不純物領域７１に接するｐ＋型不純物領域７６をトレンチ７５の壁面に沿って形成することにより、ｐ＋型不純物領域７１の実効的な面積を広げることが可能となる。しかも、トレンチ７５の底部の電界強度は、ｐ型ウェル２９の曲率部の電界強度よりも高い。従って、ｎ型不純物領域２８内に流れ込んだホール電流を、ｐ＋型不純物領域７１，７６によってより多く吸収できる。その結果、ＣＭＯＳ１２のラッチアップ破壊をより効率的に回避することができる。
【００７９】
ｎ＋型不純物領域７０，７２の一方は必ずしも形成されていなくてもよいが、双方とも形成されている方が効果的である。
【００８０】
図１５に示した例では、ｐ型ウェル２９よりも深いトレンチ７５が形成されている。トレンチ７５が深く形成されているほどｐ＋型不純物領域７６の面積が増大し、ホール電流の吸収効率を高めることができる。
【００８１】
但し、トレンチ７５を２０μｍよりも深く形成すると、耐圧が低下するという問題が発生する。従って、耐圧性能をも満足させる必要がある場合にはトレンチ７５の深さを２０μｍ以下とすることによって、耐圧が低下することを回避できる。
【００８２】
実施の形態８．
上記実施の形態１〜７に係る半導体装置について、意図的に制御された再結合中心となるエネルギー準位を導入し、この準位を利用して蓄積キャリアを再結合で消滅させる。例えば、電子線照射及びアニール、白金拡散、又は金拡散によって、ｐ−型シリコン基板２１の深さ方向全域に渡って結晶欠陥を形成し、この結晶欠陥をキャリアのライフタイムキラーとして利用する。
【００８３】
本実施の形態８に係る半導体装置によると、図４，５に示した寄生ダイオードＰＤ１〜ＰＤ４は、キャリアのライフタイムが短く抑制される。そのため、寄生ダイオードＰＤ１〜ＰＤ４中に蓄積されるキャリアの量が低減され、その結果、順電流が少なくなって、寄生ダイオードＰＤ１〜ＰＤ４の逆回復電流が抑制される。これにより、高圧側浮遊オフセット電圧ＶＳの負変動に起因する誤動作耐量が向上する。
【００８４】
また、キャリアのライフタイムキラーを形成することにより、高圧側浮遊オフセット電圧ＶＳの負変動に起因してｎ型不純物領域２８内に流れ込むホール電流が少なくなるため、ＣＭＯＳ１２のラッチアップ破壊を回避することもできる。
【００８５】
実施の形態９．
上記実施の形態８では、電子線照射及びアニール、白金拡散、又は金拡散によって結晶欠陥を形成したが、この方法ではｐ−型シリコン基板２１の深さ方向全域に渡って結晶欠陥が形成されるため、ＮＭＯＳ１４やＰＭＯＳ１５のリーク電流が増大する可能性がある。また、電子線照射は、高耐圧ＭＯＳ１１、ＮＭＯＳ１４、及びＰＭＯＳ１５のゲート酸化膜内にプラスの電荷を誘導するため、ゲート・ソース間のしきい値電圧特性が変動するおそれがある。
【００８６】
そこで、本実施の形態９では、上記実施の形態１〜７に係る半導体装置について、ヘリウム照射及びアニール、又はプロトン照射及びアニールによって、ｐ−型シリコン基板２１の所定の深さ（高耐圧ＭＯＳ１１、ＮＭＯＳ１４、及びＰＭＯＳ１５の各チャネル領域よりも深い箇所）に結晶欠陥を形成し、この結晶欠陥をキャリアのライフタイムキラーとして利用する。ヘリウム照射及びプロトン照射では、イオンの飛程（イオンのシリコン中への侵入深さ）付近に集中的に結晶欠陥が誘起される。このため、ｐ−型シリコン基板２１の深さ方向に関して局所的なキャリアライフタイム制御が可能となる。
【００８７】
本実施の形態９に係る半導体装置によると、上記実施の形態８によって得られる効果に加えて、リーク電流の増大やしきい値電圧の変動を回避できるという効果も得られる。
【００８８】
実施の形態１０．
図１６は、図５に対応させて、本発明の実施の形態１０に係る半導体装置の構造を示す断面図である。上記実施の形態１〜９では高圧側駆動部１０１の構造に関して説明したが、図１６に示すように、上記実施の形態１〜９に係る発明を低圧側駆動部１０２に適用することも可能である。
【００８９】
低圧側駆動部１０２では、ｐ＋型ソース領域１５Ｓ、ｎ型不純物領域２８、ｐ型ウェル２９、及びｎ＋型ソース領域１４Ｓから成るサイリスタが寄生している。出力端子ＬＯにＶＣＣ電圧よりも高いサージ電圧が印加されると、出力端子ＬＯに接続されているｐ＋型ドレイン領域１５Ｄからｎ型不純物領域２８へホールが流れ込み、そのホール電流がｐ型ウェル２９内に流れ込むことによって、ｎ型不純物領域２８、ｐ型ウェル２９、及びｎ＋型ソース領域１４Ｓから成る寄生バイポーラトランジスタが動作して、上記の寄生サイリスタがラッチアップに至る場合がある。
【００９０】
しかし、上記実施の形態１〜９に係る発明を適用し、例えば図１６に示すようにｐ＋型不純物領域３３，５５，６４を形成することによって、ｐ＋型ドレイン領域１５Ｄからｎ型不純物領域２８へ流れ込んだホール電流は、ｐ型ウェル２９内に流れ込む前にｐ＋型不純物領域５５，６４で吸収され、また、ｐ型ウェル２９内に流れ込んだホール電流はｐ＋型不純物領域３３で吸収される。これにより、上記寄生サイリスタのラッチアップを回避することができる。
【００９１】
【発明の効果】
第１〜第８の発明によれば、高圧側浮遊オフセット電圧の負変動に起因するラッチアップ破壊を回避することができる。
【図面の簡単な説明】
【図１】パワーデバイス及びパワーデバイス駆動装置の構成を説明するための概略構成図である。
【図２】高圧側駆動部の主要部の回路図である。
【図３】パワーデバイス駆動装置における高圧島に設けられるレイアウトを示す概略平面図である。
【図４】本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図６】ｎ＋型不純物領域及びｐ＋型不純物領域の形成レイアウトの一例を模式的に示す上面図である。
【図７】ｎ＋型不純物領域及びｐ＋型不純物領域の形成レイアウトの一例を模式的に示す上面図である。
【図８】本発明の実施の形態１に係る半導体装置の効果を説明するための断面図である。
【図９】本発明の実施の形態２に係る半導体装置の構造を示す断面図である。
【図１０】本発明の実施の形態３に係る半導体装置の構造を示す断面図である。
【図１１】本発明の実施の形態４に係る半導体装置の構造を示す断面図である。
【図１２】ｐ＋型不純物領域及びｐ＋型不純物領域の形成レイアウトを模式的に示す上面図である。
【図１３】本発明の実施の形態５に係る半導体装置の構造を示す断面図である。
【図１４】本発明の実施の形態６に係る半導体装置の構造を示す断面図である。
【図１５】本発明の実施の形態７に係る半導体装置の構造を示す断面図である。
【図１６】本発明の実施の形態１０に係る半導体装置の構造を示す断面図である。
【符号の説明】
２１  ｐ−型シリコン基板、２２  ｐ＋型分離領域、２８  ｎ型不純物領域、２９  ｐ型ウェル、１４Ｓ  ｎ＋型ソース領域、１５Ｓ  ｐ＋型ソース領域、３２，６６，７０，７２  ｎ＋型不純物領域、３３，５５，５７，５９，６４，６５，７１，７６  ｐ＋型不純物領域、６３，７５  トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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