(57)【要約】【課題】　低面積でかつ低消費電力のシーケンシャルアクセスメモリを提供する。【解決手段】　ｙ個のメモリブロック３１〜３ｙをシリアルに接続する。１つのメモリブロックに含まれる複数のメモリ回路５１に対応する行アドレスポインタ１から各メモリブロック３１〜３ｙへ行選択信号Ｑｒｉを出力する。また、同様に１つのメモリブロックに含まれる複数のメモリ回路５１に対応する列選択信号を出力する列アドレスポインタ２から各メモリブロック３１〜３ｙへ列選択信号Ｑｃｊを出力する。したがって、同一の行および列選択信号が各メモリブロックへ入力され、メモリブロックごとに順次データが入出力され、行および列アドレスポインタ１、２の回路規模を削減することが可能となる。【選択図】　　　　図１
2004095175.tif 000002
【特許請求の範囲】
【請求項１】
　所定周期で動作するアドレスポインタを用いてシーケンシャルにデータをアクセスするシーケンシャルアクセスメモリであって、
　書込データを伝達するための書込用ビット線と、
　前記書込用ビット線により伝達されたデータを記憶する第１記憶手段と、
　前記アドレスポインタの一周期後、前記第１記憶手段に記憶されたデータを記憶する第２記憶手段と、
　前記アドレスポインタの一周期後、前記第２記憶手段に記憶されたデータを読出すための読出用ビット線とを含むシーケンシャルアクセスメモリ。
【請求項２】
　前記第１記憶手段は、
　データの書込および読出動作を制御する第１および第２ワード線と、
　前記第１ワード線が選択されたとき、前記書込用ビット線を介して入力されるデータを保持する第１キャパシタと、
　前記第２ワード線が選択されたとき、前記第１キャパシタに保持されているデータが読出されるビット線とを含み、
　前記第２記憶手段は、
　前記第１ワード線が選択されたとき、前記ビット線に読出されているデータを保持する第２キャパシタと、
　前記第２ワード線が選択されたとき、前記第２キャパシタに保持されているデータを前記読出用ビット線に出力する出力手段とを含む、請求項１記載のシーケンシャルアクセスメモリ。
【請求項３】
　前記第１記憶手段は、
　データの書込および読出動作を制御する第１ないし第３ワード線と、
　前記第１ワード線が選択されたとき、前記書込用ビット線を介して入力されるデータを保持するデータ保持手段と、
　前記第２ワード線が選択されたとき、前記データ保持手段に保持されているデータを前記第２記憶手段へ出力する第１出力手段とを含み、
　前記第２記憶手段は、
　前記第１出力手段から出力されたデータを保持するキャパシタと、
　前記第３ワード線が選択されたとき、前記キャパシタに保持されているデータを前記読出用ビット線に出力する第２出力手段とを含む、請求項１記載のシーケンシャルアクセスメモリ。
【請求項４】
　前記第１記憶手段は、
　データの書込および読出動作を制御する第１ないし第３ワード線と、
　前記第１ワード線が選択されたとき、前記書込用ビット線を介して入力されるデータを保持する第１キャパシタと、
　前記第２ワード線が選択されたとき、前記第１キャパシタに保持されているデータを反転させ、前記第２記憶手段へ出力する第１反転手段とを含み、
　前記第２記憶手段は、
　前記第１反転手段から出力されたデータを保持する第２キャパシタと、
　前記第３ワード線が選択されたとき、前記第２キャパシタに保持されているデータを反転させ、前記読出用ビット線に出力する第２反転手段とを含む、請求項１記載のシーケンシャルアクセスメモリ。
【請求項５】
　前記第１記憶手段は、
　データの書込および読出動作を制御する第１ないし第３ワード線と、
　前記第１ワード線が選択されたとき、前記書込用ビット線を介して入力されるデータを保持する第１キャパシタと、
　前記第２ワード線が選択されたとき、前記第１キャパシタに保持されているデータを前記第２記憶手段へ出力する第１出力手段とを含み、
　前記第２記憶手段は、
　前記第１出力手段から出力されたデータを保持する第２キャパシタと、
　前記第３ワード線が選択されたとき、前記第２キャパシタに保持されているデータを前記読出用ビット線へ出力する第２出力手段とを含む、請求項１記載のシーケンシャルアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、シーケンシャルアクセスメモリに関し、特に、内部のメモリセルにアクセスするための行または列選択信号を出力するアドレスポインタを具備するシーケンシャルアクセスメモリに関するものである。
【背景技術】
【０００２】
　近年、信号処理技術、特に画像信号処理または映像信号処理の技術は、ＴＶ受像機、ファクシミリ送受信機、およびコピー機等に使用され、年々重要さを増してきている。これらの信号処理は、半導体技術の進歩に伴って、従来のアナログ技術から精度および信頼性の面で優れるデジタル技術を用いて行なわれるようになり、急速に発展してきている。
【０００３】
　デジタル技術を用いて信号処理を行なう場合には、信号を遅延させるためにその信号を一時的に記憶する半導体メモリが必要となる。特に、１枚の画像や映像を表わすデータに関しては、その絵を構成する各画素に対応するデータが画面の隅から順次転送され処理される。上記のようにデータを遅延させるために用いる半導体メモリとしては一般的にシーケンシャルアクセスメモリ（以下、ＳＡＭと称す）が用いられることが多い。
【０００４】
　以下、従来のＳＡＭについて図面を参照しながら説明する。図３０は、従来のＳＡＭの主要部の構成を示す図である。
【０００５】
　図３０を参照して、メモリセルアレイＭＡは、ｎ行ｍ列に配置された複数のメモリ回路ＭＣを含む。各メモリ回路ＭＣは、ｋビットのデータを保持する。メモリセルアレイＭＡの複数行に対応して複数の行選択線Ｑｒ１〜Ｑｒｎが設けられ。メモリセルアレイＭＡの複数列に対応して複数の列選択線Ｑｃ１〜Ｑｃｍが設けられる。
【０００６】
　行アドレスポインタＲＡは、メモリセルアレイＭＡの１行を順次選択するために複数の行選択線Ｑｒ１〜Ｑｒｎに順次行選択信号Ｑｒ１〜Ｑｒｎ（以下信号線およびその信号線に伝達される信号は同一符号を用いて示す）を与える。行アドレスポインタＲＡは、入力クロック信号に同期してデータ（行選択信号）を順次シフトさせるために複数のレジスタＲ、最終段のレジスタＲの出力信号を初段のレジスタＲに帰還させる偶数個の否定論理回路ＩＲを含む。否定論理回路ＩＲは、配線容量を駆動するためのバッファの役割を行なう。
【０００７】
　列アドレスポインタＣＡは、メモリセルアレイＭＡの１列を順次選択するために複数の列選択線Ｑｃ１〜Ｑｃｍに順次列選択信号Ｑｃ１〜Ｑｃｍを与える。列アドレスポインタＣＡは、行アドレスポインタＲＡと同様に、入力クロック信号に同期してデータ（列選択信号）を順次シフトさせるための複数のレジスタＲ、および最終段のレジスタＲの出力信号を初段のレジスタＲに帰還させる偶数個の否定論理回路ＩＣを含む。否定論理回路ＩＣも配線容量を駆動するためのバッファの役割を行なう。
【０００８】
　次に、上記のように構成されたＳＡＭの動作について説明する。図３１は、図３０に示す行および列アドレスポインタから出力される行および列選択信号のタイミングを説明するためのタイミングチャートである。
【０００９】
　図３１を参照して、第１サイクルでは、行アドレスポインタＲＡに含まれる複数のレジスタＲが“Ｈ”のデータをクロック信号に応答して順にシフトする。したがって、行選択信号Ｑｒ１〜Ｑｒｎが順に“Ｈ”になり、メモリセルアレイＭＡのｍ行が順に選択される。第１サイクルでは、列アドレスポインタＣＡにより列選択信号Ｑｃ１が“Ｈ”に保持される。この結果、第１列の第１行のメモリ回路ＭＣ、第１列の第２行のメモリ回路ＭＣ、…、第１列の第ｎ行のメモリ回路ＭＣが順に選択される。選択されたメモリ回路にデータが書込まれ、または、選択されたメモリ回路からデータが読出される。
【００１０】
　行アドレスポインタＲＡの最終段のレジスタＲに保持された“Ｈ”のデータは、否定論理回路ＩＲを介して初段のレジスタＲにシフトされる。このため、第２サイクルでは、行アドレスポインタＲＡに含まれる複数のレジスタＲが“Ｈ”のデータをクロック信号に応答して順にシフトし、行選択信号Ｑｒ１〜Ｑｒｎが順に“Ｈ”になる。第２サイクルでは、列アドレスポインタＣＡにより列選択信号Ｑｃ２が“Ｈ”に保持される。したがって、メモリセルアレイＭＡの第２列が選択される。この結果、第２列の第１行のメモリ回路ＭＣ、第２列の第２行のメモリ回路ＭＣ、…、第２列のｎ行のメモリ回路ＭＣが順に選択される。
【００１１】
　同様にしてｍサイクルでは、ｍ列の第１行のメモリ回路ＭＣ、ｍ列の第２行のメモリ回路ＭＣ、…、第ｍ列の第ｎ行のメモリ回路ＭＣが順に選択される。列アドレスポインタＣＡ内の最終段のレジスタＲに保持された“Ｈ”のデータは、否定論理回路ＩＣを介して初段のレジスタＲにシフトされる。この結果、メモリセルアレイＭＡの第ｍ列の第ｎ行のメモリ回路ＭＣが選択された後、第１列の第１行のメモリ回路ＭＡが選択される。その後、第１サイクル〜第ｍサイクルが順に繰り返される。
【００１２】
　次に、図３０に示す行および列アドレスポインタに含まれるレジスタ一例について説明する。図３２は、図３０に示す行および列アドレスポインタに含まれるレジスタの一例を示す回路図である。
【００１３】
　図３２を参照して、レジスタは、ｐチャネルＭＯＳトランジスタＱ１０１〜Ｑ１０４、ｎチャネルＭＯＳトランジスタＱ１０５〜Ｑ１０８、否定論理回路Ｇ２０１〜Ｇ２０４を含む。トランジスタＱ１０１およびＱ１０５がＣＭＯＳトランスミッションゲートを構成し、以下同様にトランジスタＱ１０２〜Ｑ１０４と対応するトランジスタＱ１０６〜Ｑ１０８とがそれぞれＣＭＯＳトランスミッションゲートを構成する。トランジスタＱ１０５、Ｑ１０２、Ｑ１０３、Ｑ１０８には、クロック信号ＣＬＫＡが与えられ、トランジスタＱ１０１、Ｑ１０２、Ｑ１０７、Ｑ１０４には、クロック信号ＣＬＫＢが与えられる。図３３は、図３２に示すレジスタに与えられるクロック信号を示すタイミングチャートである。クロック信号ＣＬＫＡ、ＣＬＫＢは、図３３に示すように、“Ｈ”の期間が互いに重なり合わない二層クロックを構成する。
【００１４】
　トランジスタＱ１０１およびＱ１０５には、前段のレジスタ出力される信号Ｘｊが与えられ、否定論理回路Ｇ２０４とトランジスタＱ１０４およびＱ１０８との接続点（ノードＮ３）から次段のレジスタに与えられる信号Ｘｊ＋１が出力される。信号Ｘｊ＋１は、行または列選択信号ＱとしてメモリセルアレイＭＡに与えられる。
【００１５】
　クロック信号ＣＬＫＡが“Ｌ”でありクロック信号ＣＬＫＢが“Ｈ”であるとき、トランジスタＱ１０２およびＱ１０６、およびトランジスタＱ１０３およびＱ１０７がオンし、トランジスタＱ１０１およびＱ１０５、およびトランジスタＱ１０４およびＱ１０８がオフする。したがって、ノードＮ２に与えられた信号が否定論理回路Ｇ２０１、Ｇ２０２およびトランジスタＱ１０２およびＱ１０６により構成されるラッチ回路にラッチされるとともに、トランジスタＱ１０３およびＱ１０７、および否定論理回路Ｇ２０３、Ｇ２０４を介してノードＮ３に信号Ｘｊ＋１として出力される。
【００１６】
　クロック信号ＣＬＫＡが“Ｈ”でありかつクロック信号ＣＬＫＢが“Ｌ”であるとき、トランジスタＱ１０１およびＱ１０５、トランジスタＱ１０４およびＱ１０８がオンし、トランジスタＱ１０３およびＱ１０７、およびトランジスタＱ１０２およびＱ１０６がオフする。したがって、ノードＮ１に与えられた信号ＸｊがトランジスタＱ１０１およびＱ１０５、および否定論理回路Ｇ２０１、Ｇ２０２を介してノードＮ２に入力される。また、ノードＮ３の信号Ｘｊ＋１が否定論理回路Ｇ２０３、Ｇ２０４およびトランジスタＱ１０４およびＱ１０８により構成されるラッチ回路にラッチされる。この結果、クロック信号ＣＬＫＡ、ＣＬＫＢに応答してノードＮ１に与えられた信号ＸｊがノードＮ３にシフトされる。
【００１７】
　図３３において、クロック信号ＣＬＫＡが一度だけ“Ｌ”および“Ｈ”になる時間を１周期Ｔとする。行アドレスポインタＲＡを構成するレジスタＲに与えられるクロック信号に関しては行選択信号Ｑｒ１〜Ｑｒｎの各々が“Ｈ”となっている時間が１周期Ｔに相当する。また、列アドレスポインタＣＡを構成するレジスタＲに与えられるクロック信号に関しては行選択信号Ｑｃ１〜Ｑｃｍの各々が“Ｈ”となっている時間が１周期Ｔに相当する。なお、行アドレスポインタＲＡおよび列アドレスポインタＣＡの動作タイミングを互いに入換えても上記と同様の動作が行なわれる。
【００１８】
　次に、図３０に示すメモリ回路について詳細に説明する。図３４は、図３０に示すメモリ回路の一例を示す図である。
【００１９】
　図３４を参照して、メモリ回路は、書込用ビット線ＷＢＬ、読出用ビット線ＲＢＬ、書込および読出用ワード線ＲＷＷＬ１〜ＲＷＷＬ３、ｎチャネルＭＯＳトランジスタＱ１１１〜Ｑ１１７、キャパシタＣ１１１、Ｃ１１２を含む。
【００２０】
　トランジスタＱ１１１は書込用ビット線ＷＢＬと接続される。トランジスタＱ１１１のゲートはワード線ＲＷＷＬ２と接続される。キャパシタＣ１１１はトランジスタＱ１１１および接地電位と接続される。トランジスタＱ１１２のゲートはキャパシタＣ１１１およびトランジスタＱ１１１と接続される。トランジスタＱ１１２は接地電位およびトランジスタＱ１１３と接続される。トランジスタＱ１１３は読出用ビット線ＲＢＬと接続される。トランジスタＱ１１３のゲートはワード線ＲＷＷＬ１と接続される。読出用ビット線ＲＢＬはトランジスタＱ１１７を介して所定のプリチャージ電圧ＶPと接続される。トランジスタＱ１１７のゲートには所定のプリチャージ信号ＰＣが入力される。
【００２１】
　上記の構成により、書込用ビット線ＷＢＬにより伝達されるデータがトランジスタＱ１１１を介してキャパシタＣ１１２に記憶され、キャパシタＣ１１１の電荷に応じて読出用ＲＢＬの電位が決定される。トランジスタＱ１１１〜Ｑ１１６およびキャパシタＣ１１２もトランジスタＱ１１１〜Ｑ１１３およびキャパシタＣ１１１と同様である。
【００２２】
　次に、上記のように構成されたメモリ回路の動作について説明する。図３５は、図３４に示すメモリ回路の動作を説明するためのタイミングチャートである。
【００２３】
　図３５を参照して、ワード線ＷＷＬ２が“Ｈ”であるタイミングＬ２でのメモリ回路の動作について説明する。ワード線ＷＷＬ２が“Ｈ”になる前のタイミングＰＣ１において、読出用ビット線ＲＢＬの電位は“Ｈ”にプリチャージされ、保持されている。タイミングＬ２でワード線ＲＷＷＬ２が“Ｈ”になったとき、メモリ回路を構成するトランジスタＱ１１１およびＱ１１６がオンする。このとき、ストレージキャパシタＣ１１１には書込用ビット線ＷＢＬの電位が蓄積され保持される。一方、ストレージキャパシタＣ１１２の電位が“Ｈ”ならば、トランジスタＱ１１５がオンの状態となり、読出用ビット線ＲＢＬの電位は、トランジスタＱ１１５およびＱ１１６を通じて“Ｌ”に引抜かれる。同様に、ストレージキャパシタＣ１１２の電位が“Ｌ”のとき、トランジスタＱ１１５はオフの状態となり、読出用ビット線ＲＢＬの電位は“Ｈ”のまま保持される。したがって、この２つの状態をセンスアンプ（図示省略）によりセンスすることによりメモリ回路に蓄えられた情報を読出すことが可能となる。
【特許文献１】特開昭６３−１７５９５３号公報
【特許文献２】特開平３−２６３６８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
　通常、映像信号処理においては、ＳＡＭは映像信号の１走査線分（ｘワード）のメモリ容量を１単位として用いる。このとき、ｙ単位のメモリ容量を必要とする場合においては、従来、１単位分のＳＡＭを構成すると同様にｙ単位の容量のメモリセルをＮ行Ｍ列に割振り、Ｎ行Ｍ列を順次選択するために、上記のようにＮ行Ｍ列に対応した行アドレスポインタＲＡおよび列アドレスポインタＣＡが用いられていた。したがって、メモリ容量が増大するにつれて、アドレスポインタの回路規模も同様に増大し、ＳＡＭのチップ面積および消費電力が増大するという問題点があった。
【００２５】
　本発明の目的は、上記課題を解決するためのものであって、低面積でかつ低消費電力のＳＡＭを提供することである。
【００２６】
　本発明の他の目的は、アドレスポインタの回路規模を削減することができるＳＡＭを提供することである。
【課題を解決するための手段】
【００２７】
　請求項１記載のシーケンシャルアクセスメモリは、所定周期で動作するアドレスポインタを用いてシーケンシャルにデータをアクセスするシーケンシャルアクセスメモリであって、書込データを伝達するための書込用ビット線と、書込用ビット線により伝達されたデータを記憶する第１記憶手段と、アドレスポインタの一周期後、第１記憶手段に記３されたデータを記憶する第２記憶手段と、アドレスポインタの一周期後、第２記憶手段に記憶されたデータを読出すための読出用ビット線とを含む。
【００２８】
　請求項２のシーケンシャルアクセスメモリは、請求項１記載のシーケンシャルアクセスメモリの構成に加え、上記第１記憶手段は、データの書込および読出動作を制御する第１および第２ワード線と、第１ワード線が選択されたとき、書込用ビット線を介して入力されるデータを保持する第１キャパシタと、第２ワード線が選択されたとき、第１キャパシタに保持されているデータが読出されるビット線とを含み、上記第２記憶手段は、第１ワード線が選択されたとき、ビット線に読出されているデータを保持する第２キャパシタと、第２ワード線が選択されたとき、第２キャパシタに保持されているデータを読出用ビット線に出力する出力手段とを含む。
【００２９】
　請求項３記載のシーケンシャルアクセスメモリは、請求項１記載のシーケンシャルアクセスメモリの構成に加え、上記第１記憶手段は、データの書込および読出動作を制御する第１ないし第３ワード線と、第１ワード線が選択されたとき、書込用ビット線を介して入力されるデータを保持するデータ保持手段と、第２ワード線が選択されたとき、データ保持手段に保持されているデータを第２記憶手段へ出力する第１出力手段とを含み、上記第２記憶手段は、第１出力手段から出力されたデータを保持するキャパシタと、第３ワード線が選択されたとき、キャパシタに保持されているデータを読出用ビット線に出力する第２出力手段とを含む。
【００３０】
　請求項４記載のシーケンシャルアクセスメモリは、請求項１記載のシーケンシャルアクセスメモリの構成に加え、データの書込および読出動作を制御する第１ないし第３ワード線と、第１ワード線が選択されたとき、書込用ビット線を介して入力されるデータを保持する第１キャパシタと、第２ワード線が選択されたとき、第１キャパシタに保持されているデータを反転させ、第２記憶手段へ出力する第１反転手段とを含み、上記第２記憶手段は、第１反転手段から出力されたデータを保持する第２キャパシタと、第３ワード線が選択されたとき、第２キャパシタに保持されているデータを反転させ読出用ビット線に出力する第２反転手段とを含む。
【００３１】
　請求項５記載のシーケンシャルアクセスメモリは、請求項１記載のシーケンシャルアクセスメモリの構成に加え、上記第１記憶手段は、データの書込および読出動作を制御する第１ないし第３ワード線と、第１ワード線が選択されたとき、書込用ビット線を介して入力されるデータを保持する第１キャパシタと、第２ワード線が選択されたとき、第１キャパシタに保持されているデータを第２記憶手段へ出力する第１出力手段とを含み、上記第２記憶手段は、第１出力手段から出力されたデータを保持する第２キャパシタと、第３ワード線が選択されたとき、第２キャパシタに保持されているデータを読出用ビット線へ出力する第２出力手段とを含む。
【発明の効果】
【００３２】
　請求項１ないし請求項５記載のシーケンシャルアクセスメモリにおいては、書込ビット線から伝達されたデータを第１記憶手段に記憶させ、アドレスポインタの一周期後、第１記憶手段に記憶されたデータを第２記憶手段に記憶させ、さらに、アドレスポインタの一周期後、第２記憶手段に記憶したデータを読出用ビット線へ読出しているので、内部で２周期分の遅延操作が行なわれる。したがって、アドレスポインタによる遅延操作が削減され、アドレスポインタから出力される選択信号の数を１／２に削減することができ、アドレスポインタの面積を低減することができ、シーケンシャルアクセスメモリの面積および消費電力を削減することが可能となる。
【発明を実施するための最良の形態】
【００３３】
　以下、本発明の一実施例のＳＡＭについて図面を参照しながら説明する。図１は、本発明の一実施例のＳＡＭの主要部の構成を示す図である。
【００３４】
　図１を参照して、ＳＡＭは、行アドレスポインタ１、列アドレスポインタ２、ｙ個のメモリブロック３１〜３ｙ、インバータＧ１、Ｇ３、ＡＮＤゲートＧ２を含む。メモリブロック３１は、入力ドライバ３、入力セレクタ４、メモリセルアレイ５、出力セレクタ６、センスアンプ７、出力ドライバ８を含む。他のメモリブロック３２〜３ｙもメモリブロック３１と同様の構成である。
【００３５】
　メモリセルアレイ５は、ｎ行およびｍ列に配列された複数のメモリ回路５１を含む。各メモリ回路５１は、ｋビットのデータを保持する。メモリセルアレイ５のｎ行に対応してｎ本の行選択線Ｑｒｉ（ｉ＝１〜ｎ）が設けられ、メモリセルアレイ５のｍ列に対応してｍ本の列選択線Ｑｃｊ（ｊ＝１〜ｍ）が設けられる。行選択線Ｑｒｉおよび列選択線ＱｃｊはそれぞれＡＮＤゲートＧ４と接続される。ＡＮＤゲートＧ４は、行選択信号Ｑｒｉおよび列選択信号Ｑｃｊの論理積をワード線ＷＬへ出力される。このとき、ワード線ＷＬが活性化され、メモリ回路５１は選択状態となる。
【００３６】
　入力ドライバ３、センスアンプ７および出力ドライバ８には制御信号ＲＷが入力され、読出および書込動作が制御される。入力端子ＤＩから入力された信号Ｄｉｎは、入力ドライバ３、セレクタ４、および書込用ビット線ＷＢを介してメモリ回路５１に記憶される。メモリ回路５１に記憶されている信号は、後述するアドレスポインタの一周期である時間Ｔ後に読出用ビット線ＲＢおよび出力セレクタ６を介してセンスアンプ７により読出され、出力ドライバ８を介して出力端子ＤＯへ出力される。メモリブロック３１の出力端子ＤＯは、メモリブロック３２の入力端子端子ＤＩと接続され、以降、各メモリブロックの出力端子と入力端子が順に接続され、メモリブロック３１の入力端子ＤＩから入力されたデータＤｉｎは最終段のメモリブロック３ｙの出力端子ＤＯから出力信号Ｄｏｕｔとして出力される。
【００３７】
　行アドレスポインタ１には、所定のクロック信号ＣＬＫＡ、およびクロック信号ＣＬＫＡがインバータＧ１により反転されたクロック信号ＣＬＫＢが入力される。行アドレスポインタ１は、たとえば、図３２に示すレジスタを含む図３０に示すアドレスポインタと同様の構成を有し、クロック信号ＣＬＫＡおよびＣＬＫＢに応答してメモリセルアレイ５の１行を順次選択するための行選択信号Ｑｒｉ（ｉ＝１〜ｎ）を各メモリブロック３１〜３ｙへ出力する。つまり、行アドレスポインタ１は、ｎ個の行選択信号Ｑｒｉをｙ個のメモリブロック３１〜３ｙのそれぞれへ出力する。
【００３８】
　ＡＮＤゲートＧ２にはクロック信号ＣＬＫＡおよび行アドレスポインタ１から出力されるｎ番目の行選択信号Ｑｒｎが入力される。ＡＮＤゲートＧ２は、入力したクロック信号ＣＬＫＡおよび行選択信号Ｑｒｎの論理積をクロック信号ＣＬＫＡ′として行アドレスポインタ２およびインバータＧ３へ出力する。つまり、行アドレスポインタ１が行アドレスポインタ１の１周期ごとに１つのクロック信号ＣＬＫＡ′が出力される。クロック信号ＣＬＫＡ′はインバータＧ３により反転されクロック信号ＣＬＫＢ′として行アドレスポインタ２へ入力される。
【００３９】
　行アドレスポインタ２は、入力したクロック信号ＣＬＫＡ′およびＣＬＫＢ′に応じてメモリセルアレイ５の１列を順次選択するためのｍ個の列選択信号Ｑｃｊ（ｊ＝１〜ｍ）をｙ個のメモリブロック３１〜３ｙの各々に出力する。列アドレスポインタ２は、行アドレスポインタ１と同様に図３２に示すレジスタ含む図３０に示すアドレスポインタと同様の構成を有し、クロック信号ＣＬＫＡ′およびＣＬＫＢ′に応じて行選択信号Ｑｃｊを出力する。
【００４０】
　行アドレスポインタ１から出力されるｎ個の行選択信号Ｑｒｉはｎ個の行選択信号入力端子ＲＢへ入力され、列アドレスポインタ２から出力されるｍ個の列選択信号Ｑｃｊはｍ個の列選択信号入力端子ＣＢへ入力される。この結果、各メモリブロック３１〜３ｙは、入力した行および列選択信号に応じて所定のメモリ回路５１を選択し、書込および読出動作を実行する。
【００４１】
　次に、上記のように構成されたＳＡＭの動作についてさらに詳細に説明する。図２は、図１に示すＳＡＭの動作を説明するためのタイミングチャートである。
【００４２】
　図２を参照して、第１サイクルでは、行アドレスポインタ１に含まれる複数のレジスタが“Ｈ”のデータをクロック信号ＣＬＫＡおよびＣＬＫＢに応答して順にシフトする。この結果、行選択信号Ｑｒ１〜Ｑｒｎが順に“Ｈ”になり、メモリブロック３１〜３ｙの各メモリセルアレイ５のｎ行のうち１つの行が順に選択される。一方、第１サイクルでは、列アドレスポインタ２により列選択信号Ｑｃ１が“Ｈ”に保持される。この結果、ｙ個のブロック３１〜３ｙの各メモリアレイ５の第１列の第１行のメモリ回路、第１列の第２行のメモリ回路、…、第１列の第ｎ行のメモリ回路が順に選択される。選択された各メモリ回路にはデータが書込まれまたは選択されたメモリ回路からデータが読出される。
【００４３】
　次に、第２サイクルでは、列アドレスポインタ２により列選択信号Ｑｃ２が“Ｈ”に保持される。この結果、ｙ個のメモリブロック３１〜３ｙの各メモリセルアレイ５の第２列が選択され、各メモリセルアレイ５に含まれる第２列の第１行のメモリ回路、第２列の第２行のメモリ回路、…、第２列の第ｎ行のメモリ回路が順に選択される。以降、各サイクルごとに同様に動作し、第ｍサイクルでは、第ｍ列の第１行の各メモリ回路、第ｍ列の第２行の各メモリ回路、…、第ｍ列の第ｎ行のメモリ回路が順に選択される。以降、第１サイクル第ｍサイクルが順に繰り返される。
【００４４】
　上記のように、シリアルに接続されたｙ個のメモリブロックに対して、ｎ個の行選択信号およびｍ個の列選択信号が行アドレスポインタおよび列アドレスポインタ１、２から入力される。一方、初段のメモリブロック３１のデータ入力端子ＤＩから入力されたデータＤｉｎは、入力ドライバ３および入力セレクタ４を介してメモリ回路５１に記憶される。メモリ回路５１に記憶されているデータはアドレスポインタの一周期である時間Ｔ後に出力セレクタ６を介してセンスアンプ７で読出され、出力ドライバ８を介してデータ出力端子ＤＯから次段のメモリブロック３２のデータ入力端子ＤＩへ出力される。したがって、上記の操作がメモリブロック３１〜３ｙの段数すなわちｙ回繰り返された後入力データＤｉｎは最終段のメモリブロック３ｙの出力端子ＤＯから出力データＤｏｕｔとして外部へ出力される。
【００４５】
　上記のように、本実施例のＳＡＭでは、ｎ行およびｍ列つまり１つのメモリブロックにのみ対応した行アドレスポインタおよび列アドレスポインタを用いて複数のメモリブロックの動作を制御することができ、アドレスポインタの回路規模を削減することが可能となる。つまり、ｙ個のメモリブロックを使用する場合は、行および列アドレスポインタの回路規模はｙ分の１となる。したがって、ＳＡＭのチップ面積を縮小することができるとともに、アドレスポインタでの消費電力も低減され、装置の低消費電力化も実現することが可能となる。
【００４６】
　次に、上記のように構成されたＳＡＭのレイアウトについて説明する。図３は、図１に示すＳＡＭの主要部の第１のレイアウトを示す図である。
【００４７】
　図３を参照して、ｙ個のメモリブロック３１〜３ｙは行方向に順次配置される。行アドレスポインタ１から出力される行選択信号を伝達するための行選択線Ｑｒ１〜Ｑｒｎはメモリブロック３１〜３ｙの側面を通り、各メモリブロック３１〜３ｙと接続される。一方、列アドレスポインタ２から出力される列選択信号を伝達するための列選択線Ｑｃ１〜Ｑｃｍは、メモリブロック３１〜３ｙの上をほぼ一直線の状態で配置される。上記のようにレイアウトすることにより、列選択線Ｑｃ１〜Ｑｃｍのみのために余分な面積を必要としないため、ＳＡＭが構成されるチップの面積を削減することが可能となる。また、行アドレスポインタ１の位置は、行選択線の信号遅延を各メモリブロックでほぼ等しくするため、メモリブロック３１〜３ｙのほぼ中間的に配置してもよい。
【００４８】
　次に、図３に示すレイアウトを用いたときのメモリセルアレイに含まれるビット線の配置について説明する。図４は、図３に示すＳＡＭのビット線のレイアウトを示す図である。
【００４９】
　図４を参照して、Ａ１〜Ａ７は第１メタル層、Ｐ１〜Ｐ２はポリシリコン層、Ｆ１〜Ｆ４はフィールド領域、Ｃ１〜Ｃ１０はコンタクトホールである。第１メタル層Ａ１によりビット線が構成される。フィールド領域Ｆ１、ポリシリコン層Ｐ１によりｐチャネルまたはｎチャネルＭＯＳトランジスタＱ１が構成され、フィールド領域Ｆ２およびポリシリコン層Ｐ１によりｎチャネルまたはｐチャネルＭＯＳトランジスタＱ２が構成される。トランジスタＱ１およびＱ２は図１に示す入力セレクタ４に含まれる出力インバータＩＮＶ１を構成する。
【００５０】
　また、同様にポリシリコン層Ｐ２およびフィールド領域Ｆ３およびＦ４からトランジスタＱ３およびＱ４が構成され、トランジスタＱ３およびＱ４により図１に示す出力セレクタ６に含まれる入力インバータＩＮＶ２が構成される。
【００５１】
　図４に示すようにビット線となる第１メタル層Ａ１は、ＢＬＬの範囲はほぼ一直線上に配置される。各メモリブロック３１〜３ｙのビット線は、図３に示す列選択線Ｑｃ１〜Ｑｃｍとほぼ平行に配置され、ほぼ直線上に配置される。したがって、メモリブロック３１内でのビット線のレイアウトは他のメモリブロック３２〜３ｙのビット線のレイアウトと同様となり、同じパターンを繰り返すことにより、メモリセルアレイブロック３１を構成することができ、製造工程が簡略化されるとともに高精度にビット線を形成することが可能となる。なお、上記で説明したビット線には、読出用または書込用ビット線の両方を含む。
【００５２】
　次に、ＳＡＭの主要部の第２のレイアウトについて説明する。図５は、図１に示すＳＡＭの主要部の第２のレイアウトを示す図である。
【００５３】
　図５を参照して、第２のレイアウトでは、メモリブロック３１〜３ｙが列方向にシリアルに配置される。したがって、行アドレスポインタ１から出力される行選択信号を伝達するための行選択線Ｑｒ１〜Ｑｒｎは複数のメモリブロック３１〜３ｙの上に重ねて配置される。一方、列アドレスポインタ２から出力される列選択信号を伝達するための列選択線Ｑｃ１〜Ｑｃｍは各メモリブロック３１〜３ｙの上方に配置され、各メモリブロック３１〜３ｙと接続される。したがって、行選択線Ｑｒ１〜Ｑｒｎを配置するための余分な面積が不要となり、ＳＡＭを形成するチップの面積を削減することが可能となる。
【００５４】
　また、第２のレイアウトでは、第１のレイアウトと同様に、ワード線を行選択線と平行に配置し、１つの行選択線に対応する各メモリブロックのワード線をほぼ一直線上に配置すれば、第２のレイアウトと同様に同一のレイアウトパターンを繰り返すことによりメモリブロックを構成することができ、製造工程が簡略化されるとともに高精度にワード線を形成することが可能となる。
【００５５】
　以下、本発明の他の実施例のＳＡＭについて説明する。図６は、本発明の他の実施例のＳＡＭの主要部の構成を示す図である。図６に示すＳＡＭと図１に示すＳＡＭとで異なる点は、行および列アドレスポインタ１、２に代えて１つのアドレスポインタ１ａが具備され、入力ドライバ３と入力セレクタ４との間にシリアル／パラレル変換回路３５、およびセンスアンプ７と出力ドライバ８との間にパラレル／シリアル変換回路３６が具備され、さらに、行および列選択線Ｑｒｉ、Ｑｃｊが削除され、アドレスポインタ１ａの出力が直接ワード線ＷＬへ入力される点である。その他の点は、図１に示すＳＡＭと同様であるので以下その説明を省略する。
【００５６】
　図６に示すＳＡＭは、クロック信号ＣＬＫＡおよびＣＬＫＢに応じてアドレスポインタ１ａが複数のワード線選択信号を順次“Ｈ”の状態でシフトし、複数のメモリブロック３１ａ〜３ｙａへ出力する。メモリブロック３１ａ〜３ｙａは、入力したワード線選択信号に応じて所定のワード線ＷＬが選択され、対応するメモリ回路５１が選択される。
【００５７】
　一方、入力端子ＤＩから入力されたデータは入力ドライバ３を介してシリアル／パラレル変換回路３５へ入力される。入力されたシリアルデータは、シリアル／パラレル変換回路３５によりパラレルデータに変換され入力セレクタ４へ出力される。入力セレクタ４は、入力したパラレルデータを書込用ビット線ＷＢを介してメモリ回路５１へ出力し、メモリ回路５１に所定のデータが書込まれる。
【００５８】
　また、メモリ回路５１から読出されたパラレルデータは、読出用ビット線ＲＢおよび出力セレクタ６を介してセンスアンプ７により読出される。センスアンプ７により増幅されたパラレルデータは、パラレル／シリアル変換回路３６によりシリアルデータに変換され、出力ドライバ８へ出力される。出力ドライバ８は、入力したシリアルデータを出力端子ＤＯから次段のメモリブロックの入力端子ＤＩへ出力する。以降同様にデータが伝送され、図１に示すＳＡＭと同様に、メモリブロック３１ａ〜３ｙａの段数すなわちｙ回上記動作が繰り返された後、入力データＤｉｎは最終段のメモリブロック３ｙａの出力端子ＤＯから出力データＤｏｕｔとして外部へ出力される。
【００５９】
　したがって、図６に示すＳＡＭでも、１つのメモリブロックにのみ対応したアドレスポインタを用いて複数のメモリブロックの動作を制御することができ、アドレスポインタの回路規模を削減することが可能となる。つまり、ｙ個のメモリブロックを使用する場合は、アドレスポインタの回路規模はｙ分の１となり、ＳＡＭのチップ面積を縮小することができるとともに、アドレスポインタでの消費電力も低減され、装置の低消費電力化も実現することが可能となる。以降の各回路は、図１に示すＳＡＭについて説明するが、図６に示すＳＡＭについても同様に適用することができ、同様の効果を得ることができる。
【００６０】
　次に、図１に示すＳＡＭに適用されるメモリ回路の具体例について説明する。図７は、図１に示すメモリ回路の第１の具体例を示す回路図である。
【００６１】
　図７を参照して、メモリ回路は、書込用ビット線ＷＢＬ１、書込および読出用ビット線ＲＢＬ１、読出用ビット線ＲＢＬ２、書込および読出用ワード線ＲＷＷＬ１〜ＲＷＷＬ３、ｎチャネルＭＯＳトランジスタＱ１〜Ｑ１２、ストレージキャパシタＣ１〜Ｃ４を含む。
【００６２】
　トランジスタＱ１は書込用ビット線ＷＢＬ１と接続される。トランジスタＱ１のゲートはワード線ＲＷＷＬ２と接続される。ストレージキャパシタＣ１は接地電位およびトランジスタＱ１と接続される。トランジスタＱ２のゲートはストレージキャパシタＣ１と接続される。トランジスタＱ２は接地電位およびトランジスタＱ３と接続される。トランジスタＱ３のゲートはワード線ＲＷＷＬ１と接続される。トランジスタＱ３は書込および読出用ビット線ＲＢＬ１と接続される。トランジスタＱ４〜Ｑ６およびストレージキャパシタＣ２、トランジスタＱ７〜Ｑ９およびストレージキャパシタＣ３、およびトランジスタＱ１０〜Ｑ１２およびストレージキャパシタＣ４も同様に接続される。
【００６３】
　また、読出用ビット線ＲＢＬ１はトランジスタＱ１３を介して所定のプリチャージ電圧と接続される。トランジスタＱ１３のゲートには所定のプリチャージ信号ＰＣが入力される。同様に、読出用ビット線ＲＢＬ２はトランジスタＱ１４と接続される。また、ビット線ＲＢＬ２は、図１に示すセンスアンプ７と出力セレクタ６を介して接続され、読出用ビット線ＲＢＬ１はセンスアンプ７は接続されない。
【００６４】
　次に、上記のように構成されたメモリ回路の動作について説明する。図８は、図７に示すメモリ回路の動作を説明するためのタイミングチャートである。
【００６５】
　図７および図８を参照して、ワード線ＲＷＷＬ２が“Ｈ”となるタイミングＬ２にの前に、既にプリチャージ信号ＰＣはタイミングＰＣ１で“Ｈ”となり、書込および読出用ＲＢＬ１および読出用ビット線ＲＢＬ２は“Ｈ”にプリチャージされる。次に、ワード線ＲＷＷＬ２が“Ｈ”になったとき、トランジスタＱ１、Ｑ９、Ｑ４、およびＱ１２がオンの状態になる。このとき、書込用ビット線ＷＢＬ１の電位は、トランジスタＱ１を介してストレージキャパシタＣ１に保持される。また、トランジスタＱ９がオンするため、ストレージキャパシタＣ３に保持された電位が“Ｈ”のとき、トランジスタＱ８がオンし、トランジスタＱ８およびＱ９を介して書込および読出用ビット線ＲＢＬ１の電荷が引抜かれ、その電位は“Ｌ”となる。一方、ストレージキャパシタＣ３に保持された電位が“Ｌ”のとき、トランジスタＱ８はオフし、書込および読出用ビット線ＲＢＬ１の電位は“Ｈ”を保持する。
【００６６】
　また、読出および書込用ビット線ＲＢＬ１の電位は上記のストレージキャパシタＣ１と同様にトランジスタＱ４を介してストレージキャパシタＣ２に保持される。さらにストレージキャパシタＣ４に保持されている電位が“Ｈ”のとき、読出用ビット線ＲＢＬ２の電荷はトランジスタＱ１１およびＱ１２を介して引抜かれ、その電位は“Ｌ”となる。一方、ストレージキャパシタＣ４に保持された電位が“Ｌ”のとき、トランジスタＱ１１はオフし、読出用ビット線ＲＢＬ２の電位は“Ｈ”を保持する。
【００６７】
　次に、読出用ビット線ＲＢＬ２の電位は出力セレクタ６を介してセンスアンプ７により増幅され、出力ドライバ８を介して出力データとして出力される。この出力データは、アドレスポインタが一周する周期をＴとすると、２Ｔ前のデータである。したがって、上記のようなメモリ回路を用いることにより、アドレスポインタの面積を２分の１に削減することが可能となる。上記実施例では、２Ｔ前のデータを出力するため２段のメモリセルの構成について述べているが、さらに複数段のメモリセルを構成すれば、その段数だけアドレスポインタの面積を削減することが可能となる。以下の各実施例でも同様である。
【００６８】
　次に、図７に示すメモリ回路の制御信号発生回路について説明する。図９は、図７に示すメモリ回路の制御信号発生回路の一例の構成を示す回路図である。
【００６９】
　図９を参照して、制御信号発生回路は、フリップフロップ回路（ＦＦ）Ｆ１〜Ｆｎ、インバータＧ５、ＡＮＤゲートＡ１１〜Ａ１ｎを含む。フリップフロップ回路Ｆ１は、次段のフリップフロップ回路Ｆ２およびＡＮＤゲートＧ１１と接続される。インバータＧ５は、ＡＮＤゲートＧ１１と接続される。インバータＧ５は、プリチャージ信号ＰＣを受け、その反転信号をＡＮＤゲートＡ１１へ出力する。インバータＧ１１から出力される制御信号は、ワード線ＲＷＷＬ１へ供給され、ワード線ＲＷＷＬ１を選択状態とする。以降、ｎ−１個のフリップフロップ回路Ｆ２〜ＦｎおよびＡＮＤゲートＧ１２〜Ｇ１ｎが同様に接続され、その他のワード線ＷＷＬ２〜ＲＷＷＬｎへ供給する制御信号を出力する。
【００７０】
　上記のように構成された制御信号発生回路により図７に示すタイミングでプリチャージ信号ＰＣに応じてワード線ＲＷＷＬ１〜ＲＷＷＬ３が“Ｈ”とされる。以下の各実施例に対しても、図８と同様の制御信号発生回路により所定の制御信号が発生される。
【００７１】
　上記メモリ回路は、図１に示すＳＡＭのように複数のメモリブロック３１〜３ｙをシリアルに接続せず、１つのメモリブロックのみを用いた場合でも、また、１つのアドレスポインタを用いた場合でも、アドレスポインタの面積を削減することが可能である。以下の各メモリ回路の実施例についても同様である。
【００７２】
　次に、図１に示すメモリ回路の第２の具体例について説明する。図１０は、図１に示すメモリ回路の第２の具体例を示す回路図である。
【００７３】
　図１０を参照して、書込用および読出用ワード線ＲＷＷＬ１〜ＲＷＷＬ４、書込用ビット線ＷＢＬ１、読出用ビット線ＲＢＬ１、ｎチャネルＭＯＳトランジスタＱ２１〜Ｑ３２、インバータＧ２１〜Ｇ２６、キャパシタＣ１１〜Ｃ１３を含む。
【００７４】
　トランジスタＱ２５は、書込用ビット線ＷＢＬ１と接続される。トランジスタＱ２５のゲートはワード線ＲＷＷＬ３と接続される。２個のインバータＧ２３およびＧ２４はクロスカップルされ、スタティックなメモリセルＭＣ２を構成する。メモリセルＭＣ２は、トランジスタＱ２５およびＱ２６と接続される。トランジスタＱ２６のゲートおよびトランジスタＱ３２のゲートは、ワード線ＲＷＷＬ２と接続される。ストレージキャパシタＣ１２はトランジスタＱ２６と接続される。トランジスタＱ２７のゲートはストレージキャパシタＣ１２と接続される。トランジスタＱ２７は接地電位およびトランジスタＱ２８と接続される。トランジスタＱ２８は読出用ビット線ＲＢＬ１と接続される。トランジスタＱ２８のゲートはワード線ＲＷＷＬ１と接続される。読出用ビット線ＲＢＬ１はトランジスタＱ３３を介して所定のプリチャージ電圧と接続される。トランジスタＱ３３のゲートには所定のプリチャージ信号ＰＣが入力される。
【００７５】
　他のトランジスタＱ２１〜Ｑ２４、Ｑ２９〜Ｑ３２、インバータＧ２１、Ｇ２２、Ｇ２５、Ｇ２６、ストレージキャパシタＣ１１、Ｃ１３も上記と同様に接続される。したがって、インバータＧ２１およびＧ２２によりスタティックなメモリセルＭＣ１が、インバータＧ２５およびＧ２６によりスタティックなメモリセルＭＣ３が同様に構成される。
【００７６】
　次に、上記のように構成されたメモリ回路の動作について説明する。図１１は、図１０に示すメモリ回路の動作を説明するためのタイミングチャートである。
【００７７】
　図１０および図１１を参照して、ワード線ＲＷＷＬ２が“Ｈ”であるタイミングＬ２の前に既に読出用ビット線ＲＢＬ１は、タイミングＰＣ１で“Ｈ”にプリチャージされている。次に、ワード線ＲＷＷＬ２が“Ｈ”になったとき、トランジスタＱ２１、Ｑ２６、およびＱ３２がオンの状態になる。このとき、書込用ビット線ＷＢＬ１の電位は、トランジスタＱ２１を介してメモリセルＭＣ１に保持される。これと同時に、メモリセルＭＣ２に保持された電位がトランジスタＱ２６を介してストレージキャパシタＣ１２へ送られる。したがって、メモリセルＭＣ２の電位が“Ｈ”の場合、ストレージキャパシタＣ１２の電位は“Ｈ”となり、メモリセルＭＣ２に保持された電位が“Ｌ”の場合は、ストレージキャパシタＣ１２の電位は“Ｌ”となる。
【００７８】
　さらに、ストレージキャパシタＣ１３に保持された電位が“Ｈ”のとき、トランジスタＱ３１はオンし、読出用ビット線ＲＢＬ１の電位はトランジスタＱ３２およびＱ３１を介して電荷が引抜かれ“Ｌ”となる。一方、ストレージキャパシタＣ１３に保持されている電位が“Ｌ”のとき、トランジスタＱ３１がオフし、読出用ビット線ＲＢＬ１の電位は“Ｈ”を保持する。読出用ビット線ＲＢＬ１の電位は、センスアンプでセンスされ、最終的に出力データとして出力される。この出力データは、上記の第１のメモリ回路と同様に、アドレスポインタが一周する周期をＴとすると２Ｔ前のデータである。したがって、上記と同様に、アドレスポインタの面積を２分の１に削減することが可能となる。
【００７９】
　次に、メモリ回路の第３の具体例について説明する。図１２は、図６に示すメモリ回路の第３の具体例を示す回路図である。
【００８０】
　図１２を参照して、メモリ回路は、書込用および読出用ワード線ＲＷＷＬ１〜ＲＷＷＬ３、書込用ビット線ＷＢＬ１、読出用ビット線ＲＢＬ１、ｎチャネルＭＯＳトランジスタＱ４１〜Ｑ４９、ストレージキャパシタＣ３１〜Ｃ３６、インバータＧ３１〜Ｇ３６を含む。
【００８１】
　トランジスタＱ４１は、書込用ビット線ＷＢＬ１と接続される。トランジスタＱ４１のゲート、トランジスタＱ４５のゲート、およびトランジスタＱ４９のゲートは、ワード線ＲＷＷＬ１と接続される。ストレージキャパシタＣ３１は、接地電位およびトランジスタＱ４１と接続される。インバータＧ３１は、ストレージキャパシタＣ３１と接続される。トランジスタＱ４２は、インバータＧ３１と接続される。キャパシタＣ３２は、トランジスタＱ４２と接続される。インバータＧ３２は、ストレージキャパシタＣ３２と接続される。トランジスタＱ４３は、読出用ビット線ＲＢＬ１と接続される。他のトランジスタＱ４４〜Ｑ４９、ストレージキャパシタＣ３３〜Ｃ３６、インバータＧ３３〜Ｇ３６も上記と同様に接続される。
【００８２】
　次に、上記のように構成されたメモリ回路の動作について説明する。図１３は、図１２に示すメモリ回路の動作を説明するためのタイミングチャートである。
【００８３】
　図１２および図１３を参照して、ワード線ＲＷＷＬ１が“Ｈ”となるタイミングＬ１について以下に説明する。ワード線ＲＷＷＬ１が“Ｈ”になったとき、トランジスタＱ４１、Ｑ４５、およびＱ４９はオンの状態になる。このとき、書込用ビット線ＷＢＬ１の電位は、トランジスタＱ４１を介してストレージキャパシタＣ３１に保持される。また、同時に、ストレージキャパシタＣ３３に保持された電位が、インバータＧ３３およびトランジスタＱ４５を介してストレージキャパシタＣ３４へ伝達され保持される。したがって、ストレージキャパシタＣ３３の電位が“Ｈ”のとき、ストレージキャパシタＣ３４の電位は“Ｌ”となり、ストレージキャパシタＣ３３の電位が“Ｌ”のときストレージキャパシタＣ３４の電位は“Ｈ”となる。
【００８４】
　さらに、ストレージキャパシタＣ３６の電位が、インバータＧ３６およびおよびトランジスタＱ４９を介して読出用ビット線ＲＢＬ１に読出される。したがって、ストレージキャパシタＣ３６に保持された電位が“Ｌ”のとき、読出用ビット線ＲＢＬ１の電位は“Ｈ”となり、ストレージキャパシタＣ３６の電位が“Ｈ”のとき読出用ビット線ＲＢＬ１の電位は“Ｌ”となる。
【００８５】
　次に、読出用ビット線ＲＢＬ１の電位をセンスアンプで増幅し、最終的に出力データとして出力する。この出力データは、アドレスポインタが一周する周期をＴとすると２Ｔ前のデータである。したがって、上記と同様に、アドレスポインタの面積を２分の１に削減することが可能となる。
【００８６】
　次に、メモリ回路の第４の具体例について説明する。図１４は、図１に示すメモリ回路の第４の具体例を示す回路図である。また、図１５は、図１４に示すメモリ回路の動作を説明するためのタイミングチャートである。
【００８７】
　図１４に示すメモリ回路と、図１２に示すメモリ回路とで異なる点は、図１２に示すメモリ回路からインバータＧ３１〜Ｇ３６が削除されている点である。その他の点は、図１２に示すメモリ回路と同様であり、図１２および図１３を用いて説明した動作と同様に図１４に示すメモリ回路も図１５に示すように動作する。したがって、第３のメモリ回路と同様に、アドレスポインタが一周する周期をＴとした場合、２Ｔ前のデータが出力され、アドレスポインタの面積を２分の１に削減することが可能となる。
【００８８】
　次に、メモリ回路の第５の具体例について説明する。図１６は、図１に示すメモリ回路の第５の具体例を示す回路図である。
【００８９】
　図１６を参照して、メモリ回路は、書込および読出用ワード線ＲＷＷＬ１〜ＲＷＷＬ６、書込用ビット線ＷＢＬ１、ＷＢＬ２、読出用ビット線ＲＢＬ１、ｎチャネルＭＯＳトランジスタＱ６１〜Ｑ７２、ストレージキャパシタＣ５１〜Ｃ５４を含む。
【００９０】
　トランジスタＱ６１は、書込用ビット線ＷＢＬ１と接続される。トランジスタＱ６１のゲートおよびトランジスタＱ６９のゲートはワード線ＲＷＷＬ２と接続される。トランジスタＱ６１は、ストレージキャパシタＣ５１と接続される。ストレージキャパシタＣ５１は、トランジスタＱ６１および接地電位と接続される。トランジスタＱ６２のゲートはストレージキャパシタＣ５１と接続される。トランジスタＱ６２は、接地電位およびトランジスタＱ６３と接続される。トランジスタＱ６３のゲートはワード線ＲＷＷＬ１と接続される。トランジスタＱ６３は、読出用ビット線ＲＢＬ１と接続される。他のトランジスタＱ６４〜Ｑ７２、ストレージキャパシタＣ５２〜Ｃ５４も同様に接続される。読出用ビット線ＲＢＬ１はトランジスタＱ７３を介して所定のプリチャージ電圧と接続され、トランジスタＱ７３のゲートには所定のプリチャージ信号ＰＣが入力される。
【００９１】
　上記のように、図１６に示すメモリ回路は、２つの読出用ビット線ＲＢＬ１およびＲＢＬ２が１つの読出用ビット線ＲＢＬ１を共有する。
【００９２】
　次に、上記のように構成されたメモリ回路の動作について説明する。図１７は、図１６に示すメモリ回路の動作を説明するためのタイミングチャートである。
【００９３】
　図１６および図１７を参照して、ワード線ＲＷＷＬ３が“Ｈ”となるタイミングＬ３におけるメモリ回路の動作について説明する。ワード線ＲＷＷＬ３が“Ｈ”になる前に、読出用ビット線ＲＢＬ１の電位は、タイミングＰＣ３において“Ｈ”にプリチャージされ保持されている。次に、タイミングＬ３においてワード線ＲＷＷＬ３が“Ｈ”になったとき、トランジスタＱ６１およびＱ６９がオンする。このとき、ストレージキャパシタＣ５１には、書込用ビット線ＷＢＬ１の電位が蓄積され保持される。また、同時に、ストレージキャパシタＣ５３の電位が“Ｈ”のとき、トランジスタＱ６８がオンし、読出用ビット線ＲＢＬ１の電位はトランジスタＱ６９およびＱ６８を介して“Ｌ”に引抜かれる。一方、ストレージキャパシタＣ５３の電位が“Ｌ”のとき、トランジスタＱ６８はオフし、読出用ビット線ＲＢＬ１の電位は“Ｈ”のまま保持される。上記２つの状態をセンスアンプにより読出すことによってメモリ回路に蓄えられた情報を読出すことが可能となる。
【００９４】
　次に、ワード線ＲＷＷＬ４が“Ｈ”となるタイミングＬ４におけるメモリ回路の動作について説明する。ワード線ＲＷＷＬ４が“Ｈ”になる前に、読出用ビット線ＲＢＬ１の電位は、タイミングＰＣ４において“Ｈ”にプリチャージされ保持されている。タイミングＰＣ４においてワード線ＲＷＷＬ４が“Ｈ”になったとき、トランジスタＱ６６およびＱ７０がオンする。このとき、ストレージキャパシタＣ５２には、書込用ビット線ＷＢＬ２の電位が蓄積され保持される。また、同時に、ストレージキャパシタＣ５４の電位が“Ｈ”のとき、トランジスタＱ７１がオンし、読出用ビット線ＲＢＬ１の電位はトランジスタＱ７０およびＱ７１を介して“Ｌ”へ引抜かれる。一方、ストレージキャパシタＣ５４の電位が“Ｌ”のとき、トランジスタＱ７１はオフし、読出用ビット線ＲＢＬ１の電位は“Ｈ”に保持されたままとなる。上記の２つの状態をセンスアンプにより読出すことによりメモリ回路に蓄えられた情報を読出すことが可能となる。
【００９５】
　上記のように、図１５に示すメモリ回路では、２本の書込用ビット線データを保持するメモリセル（ここでは、ストレージキャパシタＣ５１〜Ｃ５４）に記憶されているデータを１本の読出用ビット線により読出すことが可能となる。したがって、ビット線の数が削減され、メモリセルアレイの面積を削減することが可能となる。
【００９６】
　次に、図１に示す行および列アドレスポインタの具体例について説明する。以下の説明では、行アドレスポインタについて説明するが、同様の構成を列アドレスポインタに用いてもよい。また、以下に示すアドレスポインタは、図１に示すように、複数のメモリブロックをシリアルに接続したもの以外に、１つのメモリブロックのみを用いるＳＡＭについても同様に適用することが可能である。さらに、以下に示すアドレスポインタは、図６に示すＳＡＭにも同様に適用することができ、この場合は、アドレスポインタとメモリブロック内のワード線とが接続される。
【００９７】
　まず、行アドレスポインタの第１の具体例について説明する。図１８は、図１に示す行アドレスポインタ第１の具体例の構成を示すブロック図である。
【００９８】
　図１８を参照して、行アドレスポインタは、メインアドレス信号生成回路１１、サブアドレス信号生成回路１２、行選択線選択ユニット１３を含む。行選択線選択ユニット１３は、行選択線選択回路１３１〜１３Ｗを含む。
【００９９】
　メインアドレス生成回路１１は、たとえば、Ｗ本のメインアドレス信号を生成し、行選択線選択ユニット１３へ出力する。行選択線選択ユニット１３には、各メインアドレス信号に対応してＷ個の行選択線選択回路１３１〜１３Ｗが備えられ、メインアドレス信号は各々対応する行選択線選択回路１３１〜１３Ｗへ入力される。
【０１００】
　サブアドレス信号生成回路１２は、たとえば、４本のサブアドレス信号ＷＥ０〜ＷＥ３を行選択線選択ユニット１３へ出力する。４本のサブアドレス信号ＷＥ０〜ＷＥ３は行選択線選択回路１３１〜１３Ｗの各々へ入力される。行選択線選択回路１３１は、入力した１つのメインアドレス信号および４本のサブアドレス信号ＷＥ０〜ＷＥ３に応じて４本のワード線ＷＬから所定の１本のワード線ＷＬを選択する。他のワード線選択回路１３２〜１３Ｗについても同様である。
【０１０１】
　次に、図１８に示すサブアドレス信号生成回路の第１の具体例について説明する。図１９は、図１８に示すサブアドレス信号生成回路の第１の具体例の構成を示す図である。
【０１０２】
　図１８を参照して、サブアドレス信号生成回路は、マスタラッチ（Ｍ）ＭＬ１〜ＭＬ４、スレーブラッチ（Ｓ）ＳＬ１〜ＳＬ４、バッファ回路Ｂ１〜Ｂ４を含む。マスタラッチＭＬ１とスレーブラッチＳＬ１とにより１つのマスタスレーブ型のラッチが構成される。マスタラッチＭＬ１〜ＭＬ４およびスレーブラッチＳＬ１〜ＳＬ４は交互に接続され、最終段のスレーブラッチＳＬ４の出力は初段のマスタラッチＳＬ１へ入力される。したがって、４個のマスタスレーブ型のラッチをリング状に接続したシフトレジスタが構成される。スレーブラッチＳＬ１の出力はバッファ回路Ｂ１へ入力され、サブアドレス信号ＷＥ０として出力される。以降、スレーブラッチＳＬ２〜ＳＬ４およびバッファ回路Ｂ２〜Ｂ４も同様に接続され、それぞれサブアドレス信号ＷＥ１〜ＷＥ３を出力する。
【０１０３】
　上記のように構成されたシフトレジスタでは、４つのスレーブラッチＳＬ１〜ＳＬ４うち１つのスレーブラッチの出力が“Ｈ”で出力され、その他のスレーブラッチの出力が“Ｌ”となるように初期状態がセットされる。また、バッファ回路Ｂ１〜Ｂ４は、２段のインバータで構成される。以上の構成により、サブアドレス信号生成回路１２は、所定期間だけ“Ｈ”となるサブアドレス信号ＷＥ０〜ＷＥ３を出力する。
【０１０４】
　次に、図１８に示すメインアドレス信号生成回路および行選択線選択ユニットについてさらに詳細に説明する。図２０は、図１８に示すメインアドレス信号生成回路および行選択線選択ユニットの第１の具体例の構成を示すブロック図である。なお、図２０では、説明を簡略化するため、メインアドレス信号生成回路および行選択線選択ユニットの一部のみを表わしている。
【０１０５】
　図２０を参照して、メインアドレス信号生成回路１１は、マスタラッチＭＬ１１、ＭＬ１２、スレーブラッチＳＬ１１、ＳＬ１２を含む。マスタラッチＭＬ１１およびスレーブラッチＳＬ１１は、１つのマスタスレーブ型のラッチを構成し、４Ｗ本の行選択線に対応する場合は、Ｗ個のマスタラッチとＷ個のスレーブラッチが交互に接続され、図１９に示すサブアドレス信号生成回路１２と同様にリング状に接続される。スレーブラッチＳＬ１１、ＳＬ１２の各出力は、行選択線選択ユニット１３へ入力される。
【０１０６】
　メインアドレス信号生成回路１１の初期状態として、Ｗ個のスレーブラッチうち１つのスレーブラッチの出力のみが“Ｈ”となり、他のスレーブラッチの出力が“Ｌ”となるように初期設定されている。また、メインアドレス信号生成回路には、ノンオーバーラップな２相のクロック信号ＣＫ１、ＣＫ２が入力され、クロック信号ＣＫ１およびＣＫ２に応答してマスタスレーブ型のラッチによりデータを順にシフトしていく。ここで、クロック信号ＣＫ１およびＣＫ２は、サブアドレス信号生成回路１２のデータの繰り返し周期を１サイクルとした場合４サイクルが１クロック期間となり、バッファ回路Ｂ１およびＢ３の出力と等しくなる。
【０１０７】
　次に、行選択線選択ユニットについて説明する。図２０を参照して、行選択線選択ユニット１３は、行選択線選択回路１３１、１３２を含む。行選択線選択回路１３１は、ＮＡＮＤゲートＧ４１〜Ｇ４４、インバータＧ４５〜Ｇ４８を含む。行選択線選択回路１３２は、ＡＮＤゲートＧ５１〜Ｇ５４、インバータＧ５５〜Ｇ５８を含む。
【０１０８】
　スレーブラッチＳＬ１１の出力信号Ｓ１はＮＡＮＤゲートＧ４１〜Ｇ４４へ入力される。また、ＮＡＮＤゲートＧ４１にはサブアドレス信号ＷＥ０が入力される。以降、同様にサブアドレス信号ＷＥ１〜ＷＥ３がそれぞれＮＡＮＤゲートＧ４２〜Ｇ４４へ入力される。ＮＡＮＤゲートＧ４１は、入力した出力信号Ｓ１およびサブアドレス信号ＷＥ０の論理積をとり、その結果を反転しインバータＧ４５へ入力する。インバータＧ４５は入力信号をさらに反転し、行選択信号Ｑｒ０として出力する。以降、ＮＡＮＤゲートＧ４２〜Ｇ４４およびインバータＧ４６〜Ｇ４８も同様にそれぞれ行選択信号Ｑｒ１〜Ｑｒ３が出力される。行選択線選択回路１３２も上記の行選択線選択回路１３１と同様の構成を有し同様に動作し、列選択信号Ｑｒ４〜Ｑｒ７を出力する。
【０１０９】
　次に、上記のように構成された行アドレスポインタの動作について説明する。図２１は、図１９および図２０に示すサブアドレス信号生成回路、メインアドレス信号生成回路および行選択線選択ユニットの動作を説明するためのタイミングチャートである。
【０１１０】
　図２１を参照して、クロック信号ＣＫＡおよびＣＫＢに応答してサブアドレス信号生成回路１２内のマスタスレーブラッチで構成されるシフトレジスタがデータを順にシフトし、サブアドレス信号ＷＥ０〜ＷＥ３を順に“Ｈ”の状態にする。各サブアドレス信号は、クロック信号ＣＫＢの４周期ごとに“Ｈ”となる。
【０１１１】
　一方、メインアドレス信号生成回路１１内のマスタスレーブラッチＳＬ１１、ＳＬ１１およびＬ１２、ＳＬ１２はクロック信号ＣＫ１およびＣＫ２に応答して出力信号Ｓ１およびＳ２を順に“Ｈ”の状態で出力する。
【０１１２】
　行選択線選択ユニット１３は、メインアドレス信号Ｓ１、Ｓ２およびサブアドレス信号ＷＥ０〜ＷＥ３に応答して、入力信号の双方が“Ｈ”となったＮＡＮＤゲートのみが“Ｌ”の信号をインバータへ出力し、インバータが“Ｈ”の信号を出力する。したがって、列選択信号Ｑｒ０〜Ｑｒ３のうち１つが“Ｈ”の状態となり以降順に“Ｈ”の状態がシフトされていく。上記のように、行アドレスポインタをメインアドレス信号生成回路とサブアドレス信号生成回路に分離し、メインおよびサブアドレス信号の状態に応じて１つの行選択信号のみが“Ｈ”の状態となり、以降順に“Ｈ”の状態がシフトされ、所定の行選択線が順次選択されていく。なお、図６に示すＳＡＭに上記のアドレスポインタを用いる場合は、行選択信号Ｑｒ０〜Ｑｒ３がワード線選択信号となり直接ワード線ＷＬへ入力され、所定のワード線が順次選択されていく。以下の各アドレスポインタも同様である。
【０１１３】
　次に、上記のメインアドレス信号生成回路およびサブアドレス信号生成回路に用いられるメインラッチおよびスレーブラッチとなるハーフラッチについてさらに詳細に説明する。図２２は、ハーフラッチの第１の具体例の構成を示す図である。
【０１１４】
　図２２を参照して、ハーフラッチは、ＰチャネルＭＯＳトランジスタＱ８１、Ｑ８２、ｎチャネルＭＯＳトランジスタＱ８３、Ｑ８４、ＮＡＮＤゲートＧ６１、インバータＧ６２を含む。
【０１１５】
　トランジスタＱ８１およびＱ８３、Ｑ８２およびＱ８４はトランスミッションゲートを構成し、トランジスタＱ８１およびＱ８３には入力信号が入力される。トランジスタＱ８１のゲートには所定のクロック信号ＣＫＡが入力され、Ｑ８３のゲートには、クロック信号ＣＫＡと相補なクロック信号／ＣＫＡ（“／”は相補信号を示す）が入力される。トランジスタＱ８１およびＱ８３はＮＡＮＤゲートＧ６１およびトランジスタＱ８２およびＱ８４と接続される。ＮＡＮＤゲートＧ６１にはリセット信号ＲＳが入力される。ＮＡＮＤゲートＧ６１はインバータＧ６２と接続され、インバータＧ６２は出力信号を出力するとともにその信号をトランジスタＱ８２およびＱ８４へフィードバックする。トランジスタＱ８２のゲートにはクロック信号／ＣＫＡが入力され、トランジスタＱ８４のゲートにはクロック信号ＣＫＡが入力される。上記のように構成されたハーフラッチは、リセット信号ＲＳに応じてリセットされる点を除き、図３２を用いて説明したレジスタと同様に動作するので以下その説明を省略する。
【０１１６】
　次に、ハーフラッチの第２の具体例について説明する。図２３は、ハーフラッチの第２の具体例の構成を示す図である。図２３を参照して、ハーフラッチは、ｎチャネルＭＯＳトランジスタＱ８５〜Ｑ８７、インバータＧ６３を含む。トランジスタＱ８５には入力信号が入力され、トランジスタＱ８５のゲートには所定のクロック信号ＣＫＡが入力される。トランジスタＱ８７はトランジスタＱ８５および接地電位と接続され、そのゲートにはリセット信号ＲＳを受ける。トランジスタＱ８５はインバータＧ６３と接続され、インバータＧ６３は出力信号を出力するとともにその信号をトランジスタＱ８６のゲートへ入力する。トランジスタＱ８６は電源電圧ＶCCおよびインバータＧ６３の入力側と接続される。
【０１１７】
　以上のように構成されるハーフラッチは、入力信号が“Ｌ”のときにのみプルアップする。また、図２２に示すフルＣＭＯＳのハーフラッチに比較し、使用するトランジスタの数は半減される。
【０１１８】
　次に、上記のように構成された行アドレスポインタに使用されるトランジスタの数について説明する。上記の行アドレスポインタによるトランジスタ数の削減の効果を比較するため、まず、アドレスポインタをメインアドレス信号生成回路とサブアドレス信号生成回路とに分離せず１つの行選択線につき１つのシフトレジスタを用いるアドレスポインタのトランジスタ数について表１に示し、上記の行アドレスポインタに使用されるトランジスタを表２にそれぞれ示す。表１および表２では、上記の説明で用いたＷを５０とし、２００ワード時のトランジスタ数を示している。また、ハーフラッチとしては図２２に示すハーフラッチを用いている。
【０１１９】
【表１】
2004095175.tif 000003
【０１２０】
【表２】
2004095175.tif 000004
【０１２１】
　上表より、１つの行選択線につき１つのシフトレジスタを用いるアドレスポインタでは４８００Ｔｒに対して上記の行アドレスポインタでは２３１２Ｔｒとなり、使用するトランジスタは約半減されている。また、図２３に示すハーフラッチを用いた場合は、表１の場合で２８００Ｔｒとなり、表２の場合で１７７２Ｔｒとなり、この場合もほぼ使用するトランジスタは半減されている。
【０１２２】
　したがって、上記の行アドレスポインタを用いることにより、使用するトランジスタの数が削減され、行アドレスポインタの面積を削減することが可能となる。
【０１２３】
　なお、上記具体例では、ＳＡＭのトータルのワード数を４Ｗワードとして説明したが、これは、サブアドレス信号生成回路を４サイクルを１単位として構成したことによるものであり、４の整数倍にした方が説明が容易なためである。したがって、他のワード数であっても同様に適用することができ、以降に説明するアドレスポインタについても同様である。
【０１２４】
　次に、サブアドレス信号生成回路の第２の具体例について説明する。図２４は、図１８に示すサブアドレス信号生成回路の第２の具体例の構成を示す図である。
【０１２５】
　図２４を参照して、サブアドレス信号生成回路は、ハーフラッチＤＦ１、ＤＦ２、ＡＮＤゲートＧ７１〜Ｇ７４を含む。ハーフラッチＤＦ１には、クロック信号ＣＫＡが入力され、クロック信号ＣＫＡに応じて動作する。ハーフラッチＤＦ２にはクロック信号ＣＫＢが入力され、クロック信号ＣＫＢに応じて動作する。クロック信号ＣＫＢは、クロック信号ＣＫＡの“Ｌ”の期間に１回ずつクロックパルスを発生する信号である。ハーフラッチＤＦ１の入力端子Ｄ２はハーフラッチＤＦ２の出力端子ＱＣから出力される出力信号／Ｑ１が入力される。ハーフラッチＤＦ１は、入力した出力信号／Ｑ１をクロック信号ＣＫＡに応答してラッチし、出力端子Ｑから出力信号Ｑ０を出力し、出力端子ＱＣからその反転信号／Ｑ０を出力する。
【０１２６】
　出力信号Ｑ０はハーフラッチＤＦ２の入力端子Ｄへ入力されるとともに、ＡＮＤゲートＧ７３およびＧ７４へ入力される。出力信号／Ｑ０は、ＡＮＤゲートＧ７１およびＧ７２へ入力される。ハーフラッチＤＦ２は、入力した出力信号Ｑ０をクロック信号ＣＫＢに応答してラッチし、出力端子Ｑから出力信号Ｑ１を出力し、出力端子ＱＣからその反転信号／Ｑ１を出力する。出力信号Ｑ１は、ＡＮＤゲートＧ７２およびＧ７３へ入力される。出力信号／Ｑ１はＡＮＤゲートＧ７１およびＧ７４へ入力される。ＡＮＤゲートＧ７１〜Ｇ７４はそれぞれ入力した信号の論理積をとり、サブアドレス信号ＷＥ０〜ＷＥ３として出力する。上記のハーフラッチＤＦ１、ＤＦ２はジョンソンカウンタを構成する。
【０１２７】
　次に、上記のように構成されたサブアドレス信号生成回路の動作について説明する。図２５は、図２４に示すサブアドレス信号生成回路の動作を説明するためのタイミングチャートである。図２５を参照して、ハーフラッチＤＦ１およびＤＦ２は上記のようにジョンソンカウンタを構成しているので、その出力信号は、（Ｌ、Ｌ）→（Ｌ、Ｈ）→（Ｈ、Ｈ）→（Ｈ、Ｌ）の４つの状態を繰り返す。このとき、ＡＮＤゲートＧ７１〜Ｇ７４の入力信号が（Ｌ、Ｌ）、（Ｌ、Ｈ）、（Ｈ、Ｌ）のときに“Ｌ”で出力され、（Ｈ、Ｈ）のとき“Ｈ”の状態で出力される。したがって、４つのサブアドレス信号ＷＥ０〜ＷＥ３は、クロック信号ＣＫＡおよびＣＫＢに応答して所定期間だけ“Ｈ”の状態で出力され、順に“Ｈ”の状態がシフトされる。したがって、図２１に示すサブアドレス信号ＷＥ０〜ＷＥ３と同様のサブアドレス信号ＷＥ０〜ＷＥ３が出力される。
【０１２８】
　上記のサブアドレス信号生成回路では、図１９に示すサブアドレス信号生成回路より用いるハーフラッチの数が削減され、その面積を削減することが可能となる。
【０１２９】
　次に、メインアドレス信号生成回路および行選択線選択ユニットの第２の具体例について説明する。図２６は、図１８に示すメインアドレス信号生成回路および行選択線選択ユニットの第２の具体例の構成を示す図である。
【０１３０】
　図２６を参照して、メインアドレス信号生成回路１１ａは、シフトレジスタ１１１ａ、ＡＮＤゲートＧＡ０〜ＧＡＸ、ＧＢ０〜ＧＢＸを含む。シフトレジスタ１１１ａは、ハーフラッチ（ＨＬ）ＨＡ０〜ＨＡＸ、ＨＢ０〜ＨＢＸを含む。
【０１３１】
　Ｘ個のハーフラッチＨＡ０〜ＨＡＸにはクロック信号ＣＫ１が入力され、クロック信号ＣＫ１に応答してラッチ動作を行なう。Ｘ個のハーフラッチＨＢ０〜ＨＢＸにはクロック信号ＣＫ２が入力され、クロック信号ＣＫ２に応答してラッチ動作が行なわれる。クロック信号ＣＫ１およびＣＫ２は、図２４および図２５に示すサブアドレス信号ＷＥ０が“Ｈ”となる期間にクロック信号ＣＫＡと同じ幅のクロックを交互に出力する信号である。ハーフラッチＨＡ０〜ＨＡＸおよびハーフラッチＨＢ０〜ＨＢＸは交互に接続され、最終段のハーフラッチＨＢＸは初段のハーフラッチＨＡ０と接続され、シフトレジスタを構成する。シフトレジスタ１１１ａは、いずれかの連続する２個のハーフラッチのみが“Ｈ”の状態になるように初期化される。したがって、連続するハーフラッチの出力信号は半周期分だけ“Ｈ”の状態が重なった状態で順にシフトされていく。
【０１３２】
　ハーフラッチＨＡ０およびＨＢ０はＡＮＤゲートＧＡ０と接続される。また、ハーフラッチＨＢ０とハーフラッチＨＡ１とはＡＮＤゲートＧＢ０と接続される。以降、ＡＮＤゲートＧＡ１〜ＧＡＸ、ＧＢ１〜ＧＢＸが同様にハーフラッチと接続される。したがって、１つのＡＮＤゲートには連続する２つのハーフラッチの出力信号が入力される。ＡＮＤゲートＧＡ０〜ＧＡＸ、ＧＢ０〜ＧＢＸは、入力信号の論理積を出力信号ＳＡ０〜ＳＡＸ、ＳＢ０〜ＳＢＸとしてそれぞれ行選択線選択ユニット１３ａに出力する。
【０１３３】
　行選択線選択ユニット１３ａは、図２０に示す行選択線選択ユニット１３と同様に構成を有し、同様に動作するので以下その説明を省略する。また、行選択線選択ユニット１３ａに含まれる行選択線選択回路１３１ａ〜１３ＷａはＷ個あり、各行選択線選択回路に対応してメインアドレス信号生成回路１１ａ内のＡＮＤゲートおよびハーフラッチがそれぞれ１つずつ対応している。したがって、ハーフラッチＨＡ０〜ＨＡＸ、ＨＢ０〜ＨＢＸの総数は、Ｗ個となり、図２０に示すメインアドレス信号生成回路１１に含まれるハーフラッチの数の半分となっている。
【０１３４】
　次に、上記のように構成されたメインアドレス信号生成回路および行選択線選択ユニットの動作について説明する。図２７は、図２６に示すメインアドレス信号生成回路および行選択線選択ユニットの動作を説明するためのタイミングチャートである。
【０１３５】
　図２６および図２７を参照して、シフトレジスタ１１１ａは、いずれかの連続する２つのハーフラッチのみが“Ｈ”となるように設定されているので、たとえば、出力信号Ａ０、Ｂ０、およびＡ１には常にいずれかの連続する２つの信号のみが“Ｈ”の状態となっている。したがって、これらのハーフラッチからの出力信号をＡＮＤゲートで論理積をとることにより、ＡＮＤゲートの出力信号は常に１つの出力信号のみが“Ｈ”となり、たとえば、出力信号ＳＡ０、ＳＢ０のようになる。この結果、メインアドレス信号発生回路１１ａから出力される信号ＳＡ０〜ＳＡＸ、ＳＢ０〜ＳＢＸの各々とサブアドレス信号発生回路から出力されるサブアドレス信号ＷＥ０〜ＷＥ３の各々との論理積を行選択線選択ユニット１３ａによりとり、行選択信号Ｑｒ０〜Ｑｒ３のうち１つの信号が“Ｈ”で出力され、順次“Ｈ”の状態がシフトされていく。
【０１３６】
　次に、上記のサブアドレス信号発生回路、メインアドレス信号発生回路および行選択線選択ユニットの第２の具体例を用いた場合のトランジスタの削減効果について説明する。上記のように各回路を構成した場合、必要なトランジスタ数は表３に示すようになる。表３の例では、表１および表２と同様に２００ワード時のトランジスタ数を示している。また、ハーフラッチとしては図２１に示すハーフラッチを用いて計算を行なっている。
【０１３７】
【表３】
2004095175.tif 000005
【０１３８】
　表３に示すように、第２の具体例では、表２に示す第１の具体例と比較して、さらに３割程度トランジスタ数が削減されている。したがって、アドレスポインタの面積をさらに削減することができ、ＳＡＭのチップの面積を削減することが可能となる。
【０１３９】
　また、図２２に示すハーフラッチを用いた場合、上記の第２の具体例では、トランジスタ数は１４８４Ｔｒとなりトランジスタ数をさらに削減することが可能となる。
【０１４０】
　上記の第２の具体例では、メインアドレス信号生成回路とサブアドレス信号生成回路とに分離した構成について述べたが、図２６に示すメインアドレス信号生成回路を単独で用いて行アドレスポインタを構成した場合でも、ハーフラッチの数が削減されるため、同様にアドレスポインタの面積を削減することが可能となる。
【０１４１】
　次に、サブアドレス信号生成回路の第３の具体例について説明する。図２８は、図１８に示すサブアドレス信号生成回路の第３の具体例の構成を示す図である。第３の具体例では、行選択線イネーブル信号の状態に応じてサブアドレス信号を強制的に“Ｌ”の状態にするものである。通常、ＳＡＭは、低消費電力化のため読出動作において、プリチャージ用トランジスタで読出用ビット線をプリチャージし、プリチャージ後、読出用ワード線を“Ｈ”（選択状態）にして読出動作が行なわれる。したがって、サブアドレス信号を行選択線イネーブル信号に応答して強制的に“Ｌ”の状態にすることにより、プリチャージ期間中読出用ワード線を強制的に“Ｌ”の状態にすることができ、上記の読出動作を行なうことが可能となる。
【０１４２】
　図２８を参照して、サブアドレス信号生成回路は、サブアドレス信号生成回路１２ａと制御回路１２ｂを含む。サブアドレス信号生成回路１２ａは、図２４に示すサブアドレス信号生成回路と同様の構成を有し同様の動作を行なうので以下その説明を省略する。
【０１４３】
　制御回路１２ｂは、ＮＡＮＤゲートＧ１００〜Ｇ１０３、インバータＧ１０４〜Ｇ１０７を含む。ＮＡＮＤゲートＧ１００〜Ｇ１０３の各々には、サブアドレス信号生成回路１２ａから出力信号Ｓ０〜Ｓ３がそれぞれ入力される。また、ＮＡＮＤゲートＧ１００〜Ｇ１０３の各々には、行選択線イネーブル信号ＷＥが入力される。ＮＡＮＤゲートＧ１００〜Ｇ１０３は各々入力した信号の論理積をとり、その反転信号を対応するインバータＧ１０４〜Ｇ１０７へ出力する。インバータＧ１０４〜Ｇ１０７は入力した信号を反転させ、サブアドレス信号ＷＥ０〜ＷＥ３をそれぞれ出力する。
【０１４４】
　以上の構成により、サブアドレス信号ＷＥ０〜ＷＥ３は行選択線イネーブル信号ＷＥが“Ｈ”であり、かつ、出力信号Ｓ０〜Ｓ３が“Ｈ”のときにのみ“Ｈ”で出力される。
【０１４５】
　次に、上記のように構成されたサブアドレス信号生成回路を用いた行アドレスポインタの動作について説明する。この場合、メインアドレス信号生成回路および行選択線選択ユニットについては図２６に示す回路を用いるものとする。なお、図２０に示す回路を用いた場合も同様である。図２９は、図２８に示すサブアドレス信号生成回路を用いた行アドレスポインタの動作を説明するためのタイミングチャートである。
【０１４６】
　図２９を参照して、クロック信号ＣＫＡ、ＣＫＢ、ハーフラッチの出力信号Ｑ０、Ｑ１、出力信号Ｓ０〜Ｓ３（図２５中サブアドレス信号ＷＥ０〜ＷＥ３に相当する）は、図２５に示す各信号と同様であるので以下その説明を省略する。出力信号Ｓ０〜Ｓ３と行選択線イネーブル信号ＷＥとの論理積がとられ、出力信号Ｓ０〜Ｓ３は、行選択線イネーブル信号ＷＥが“Ｌ”のレベルのとき強制的に“Ｌ”にされ、サブアドレス信号ＷＥ０〜ＷＥ３のように出力される。以降、クロック信号ＣＫ２、ＣＫ１、出力信号Ａ０、Ｂ０、Ａ１、出力信号ＳＡ０、ＳＢ０は、図２７に示すタイミングチャートの各信号と同様に動作する。したがって、サブアドレス信号ＷＥ０〜ＷＥ３に応答して行選択信号Ｑｒ０〜Ｑｒ３が順次“Ｈ”の状態で出力される。つまり、行選択線イネーブル信号ＷＥが“Ｌ”の間、行選択信号Ｑｒ０〜Ｑｒ３は強制的に“Ｌ”にされ、この間に読出用ビット線がプリチャージされ、消費電力が低減される。
【０１４７】
　上記のように、行選択線イネーブル信号ＷＥの制御をサブアドレス信号生成回路において行なっているので、行アドレスポインタから出力される各行選択信号を行選択線イネーブル信号ＷＥに応じて制御する場合に比べ、使用するトランジスタの数が大幅に削減される。たとえば、行選択信号ごとに行なった場合は、２００ワード時のトランジスタ数は８００Ｔｒ必要となるが、上記実施例では、１６Ｔｒで済み、非常に少ないトランジスタ数ですべての行選択線のコントロールが可能となる。
【０１４８】
　上記第３の具体例では、読出用および書込用ワード線を用いた場合について述べたが、ワード線が読出用および書込用に専用にある場合は、読出用アドレスポインタおよび書込用アドレスポインタを専用に設け、ライトイネーブル信号ＷＥおよびセンスイネーブル信号ＳＥに応じて動作するようにすれば各信号に対して上記と同様の効果を得ることができる。
【０１４９】
　また、上記実施例では、ワード線が“Ｈ”のとき選択状態になると仮定したが、これは、一般にｎチャネルトランジスタでメモリセルを構成するためであり、ｐチャネルトランジスタでメモリセルを構成する場合は“Ｌ”の場合に選択状態となる。
【０１５０】
　また、メインアドレス信号生成回路、サブアドレス信号生成回路、および行選択線選択ユニットを構成する場合、ＮＡＮＤゲートをベースに説明したが、ＮＯＲゲート等を用いても同様に構成することができる。
【０１５１】
　また、サブアドレス信号生成回路として４つのサブアドレス信号を生成する場合について述べたが２、８、１６等の他のサブアドレス信号を用いる場合も同様に構成することができ、その場合は、サブアドレス信号の数が多いほどつまりリングカウンタの段数が多いほどトランジスタ数の削減効果は顕著となる。
【図面の簡単な説明】
【０１５２】
【図１】本発明の一実施例のシーケンシャルアクセスメモリの主要部の構成を示す図である。
【図２】図１に示すシーケンシャルアクセスメモリの動作を説明するためのタイミングチャートである。
【図３】図１に示すシーケンシャルアクセスメモリの主要部の第１のレイアウトを示す図である。
【図４】図３に示すシーケンシャルアクセスメモリのビット線のレイアウトを示す図である。
【図５】図１に示すシーケンシャルアクセスメモリの主要部の第２のレイアウトを示す図である。
【図６】本発明の他の実施例のシーケンシャルアクセスメモリの主要部の構成を示す図である。
【図７】図１に示すメモリ回路の第１の具体例の構成を示す回路図である。
【図８】図７に示すメモリ回路の動作を説明するためのタイミングチャートである。
【図９】図７に示すメモリ回路の制御信号発生回路の一例の構成を示す回路図である。
【図１０】図１に示すメモリ回路の第２の具体例の構成を示す回路図である。
【図１１】図１０に示すメモリ回路の動作を説明するためのタイミングチャートである。
【図１２】図１に示すメモリ回路の第３の具体例の構成を示す回路図である。
【図１３】図１２に示すメモリ回路の動作を説明するためのタイミングチャートである。
【図１４】図１に示すメモリ回路の第４の具体例の構成を示す回路図である。
【図１５】図１４に示すメモリ回路の動作を説明するためのタイミングチャートである。
【図１６】図１に示すメモリ回路の第５の具体例の構成を示す回路図である。
【図１７】図１６に示すメモリ回路の動作を説明するためのタイミングチャートである。
【図１８】図１に示す行アドレスポインタの第１の具体例の構成を示すブロック図である。
【図１９】図１８に示すサブアドレス信号生成回路の第１の具体例の構成を示す図である。
【図２０】図１８に示すメインアドレス信号生成回路および行選択線選択ユニットの第１の具体例の構成を示す図である。
【図２１】図１９および図２０に示すサブアドレス信号生成回路、メインアドレス信号生成回路および行選択線選択ユニットの動作を説明するためのタイミングチャートである。
【図２２】ハーフラッチの第１の具体例の構成を示す図である。
【図２３】ハーフラッチの第２の具体例の構成を示す図である。
【図２４】図１８に示すサブアドレス信号生成回路の第２の具体例の構成を示す図である。
【図２５】図２４に示すサブアドレス信号生成回路の動作を説明するためのタイミングチャートである。
【図２６】図１８に示すメインアドレス信号生成回路および行選択線選択ユニットの第２の具体例の構成を示す図である。
【図２７】図２６に示すメインアドレス信号生成回路および行選択線選択ユニットの動作を説明するためのタイミングチャートである。
【図２８】図１８に示すサブアドレス信号生成回路の第３の具体例の構成を示す図である。
【図２９】図２８に示すサブアドレス信号生成回路を用いた行アドレスポインタの動作を説明するためのタイミングチャートである。
【図３０】従来のシーケンシャルアクセスメモリの主要部の構成を示す図である。
【図３１】図３０に示す行および列アドレスポインタから出力される行および列選択信号のタイミングを説明するためのタイミングチャートである。
【図３２】図３０に示す行および列アドレスポインタに含まれるレジスタの一例を示す回路図である。
【図３３】図３２に示すレジスタに与えられるクロック信号を示すタイミングチャートである。
【図３４】図３０に示すメモリ回路の一例を示す図である。
【図３５】図３４に示すメモリ回路の動作を説明するためのタイミングチャートである。
【符号の説明】
【０１５３】
　１　行アドレスポインタ、２　列アドレスポインタ、３　入力ドライバ、４　入力セレクタ、５　メモリセルアレイ、６　出力セレクタ、７　センスアンプ、８　出力ドライバ　３１〜３ｙ　メモリブロック。
【図１】
2004095175.tif 000006
【図２】
2004095175.tif 000007
【図３】
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【図４】
2004095175.tif 000009
【図５】
2004095175.tif 000010
【図６】
2004095175.tif 000011
【図７】
2004095175.tif 000012
【図８】
2004095175.tif 000013
【図９】
2004095175.tif 000014
【図１０】
2004095175.tif 000015
【図１１】
2004095175.tif 000016
【図１２】
2004095175.tif 000017
【図１３】
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【図１４】
2004095175.tif 000019
【図１５】
2004095175.tif 000020
【図１６】
2004095175.tif 000021
【図１７】
2004095175.tif 000022
【図１８】
2004095175.tif 000023
【図１９】
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【図２０】
2004095175.tif 000025
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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