(57)【要約】【課題】高周波増幅装置のフィードバック回路系に必要である直流電流遮断用の大容量半導体キャパシタの寄生成分を低減することにより、増幅回路の利得や歪み特性の劣化を低減することを目的とする。【解決手段】ｐ型半導体から構成されるｐ型半導体基板２０５と、前記ｐ型半導体基板２０５上に形成された、ｎ型半導体からなる第１のｎ型ウェル２１０８と、前記第１のｎ型ウェル２１０８上に形成されたｐ型ウェル２１０９と、前記ｐ型ウェル２１０９上に形成された第２のｎ型ウェル２０４と、前記第２のウェル上２０４に形成された第１の誘電体層２０７と、前記誘電体層２０７上に形成された第１の金属層２０６と、を備えた半導体キャパシタ２１であって、少なくとも隣接するｐ型ウェルとｎ第２型ウェルの間には、逆バイアスになるように電圧が印加される、半導体キャパシタ。【選択図】　図２
2004022737.tif 000002
【特許請求の範囲】
【請求項１】
第１型半導体から構成される第１型半導体基板と、
前記第１型半導体基板上に形成された、第２型半導体からなるｍ層の第２型ウェルおよび第１型半導体からなるｎ層の第１型ウェルと、
前記ウェルのうち最も上のウェルの上に形成された第１の誘電体層と、
前記誘電体層上に形成された第１の金属層と、を備えた半導体キャパシタであって、
少なくとも一対の隣接する、前記第１型ウェルと前記第２型ウェルの間には、逆バイアスになるように電圧が印加される、半導体キャパシタ。
【請求項２】
前記第１型半導体がｐ型半導体であり、前記第２型半導体がｎ型半導体であり、
前記ｐ型半導体基板上に形成された第１のｎ型ウェルと、
前記第１のｎ型ウェル上に形成されたｐ型ウェルと、
前記ｐ型ウェル上に形成された、最も上のウェルである第２のｎ型ウェルと、を備えた半導体キャパシタであって、
前記第１のｎ型ウェルおよび前記第２のｎ型ウェルに電源電位が印加され、
前記ｐ型半導体基板および前記ｐ型ウェルに接地電位が印加される、請求項１に記載の半導体キャパシタ。
【請求項３】
前記第１の誘電体層および前記第１の金属層に替えて、
前記第１型半導体基板を覆う第１の絶縁体層と、
前記第１の絶縁体層上に形成された第２の金属層と、
前記第２の金属層上に形成された第２の誘電体層と、
前記第２の誘電体層上に形成された第３の金属層と、を備えた、請求項１に記載の半導体キャパシタ。
【請求項４】
第１型半導体から構成される第１型半導体基板と、
前記第１型半導体基板上に形成された、第２型半導体からなるｍ層の第２型ウェルおよび／または第１型半導体からなるｎ層の第１型ウェルと、
前記ウェルに近接して配置された第２の絶縁体と、
前記ウェルのうち最も上のウェルの上に形成された誘電体層と、
前記誘電体層上に形成された第１の金属層と、を備えた半導体キャパシタ。
【請求項５】
前記第１の誘電体層および前記第１の金属層に替えて、
前記第１型半導体基板を覆う第１の絶縁体層と、
前記第１の絶縁体層上に形成された第２の金属層と、
前記第２の金属層上に形成された第２の誘電体層と、
前記第２の誘電体層上に形成された第３の金属層と、を備えた、請求項４に記載の半導体キャパシタ。
【請求項６】
前記第２の絶縁体は、前記ウェルの少なくとも一部を囲むように配置された、請求項４または５に記載の半導体キャパシタ。
【請求項７】
前記第２の絶縁体の比誘電率が、隣接する第１型半導体と第２型半導体に逆バイアスが印加されることにより生じる空乏層の比誘電率より小さい、請求項４〜６のいずれかに記載の半導体キャパシタ。
【請求項８】
第１型半導体から構成される第１型半導体基板と、
前記第１型半導体基板上に形成された、第２型半導体からなるｍ層の第２型ウェルおよび／または第１型半導体からなるｎ層の第１型ウェルと、を備えた半導体キャパシタであって、
隣接する少なくとも一組の第１型ウェルおよび第２型ウェルが同電位に接続されるか、または第１型半導体基板および前記第１型ウェルが同電位に接続される、半導体キャパシタ。
【請求項９】
前記第１型半導体がｐ型半導体であり、前記第２型半導体がｎ型半導体であり、
前記ｐ型半導体基板上にｎ型ウェルが形成され、
前記ｐ型半導体基板と前記ｎ型ウェルが同電位に接続される、請求項８に記載の半導体キャパシタ。
【請求項１０】
前記誘電体層の誘電体の比誘電率が印加される電圧により変化し、
前記第１金属層および前記第２金属層のいずれか一方に電源電位が印加され、
前記第１金属層および前記第２金属層の他方に、外部から制御される可変電位が印加される、請求項３〜９のいずれかに記載される、半導体キャパシタ。
【請求項１１】
請求項１〜１０のいずれかに記載の半導体キャパシタを有するフィードバック回路を備え、
前記フィードバック回路は、半導体基板上に形成された増幅器の出力側を入力側にフィードバックさせるように接続される、高周波増幅装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波増幅装置に関し、特に半導体基板上に形成されたキャパシタに関する。
【０００２】
【従来の技術】
携帯電話機に代表される無線通信システムの受信回路では高利得特性と低歪み特性の両方を満足する高周波増幅装置が必要である。これを実現する方法として一般にフィードバック方式の高周波増幅装置が用いられ、この方式ではフィードバック回路に直流電流が流れることを防ぐために大きな容量値のキャパシタ素子が必要となる。図１３にこのようなフィードバック方式の高周波増幅装置の一例を示す。
【０００３】
この装置は、第１のトランジスタ４０１と第２のトランジスタ４０２からなる増幅器と、キャパシタ素子２１と抵抗３１からなるフィードバック回路により構成される。従来この装置を実現する時は、これらのディスクリート部品を組み合わせて作成していた。しかし、近年の要望されている無線通信システムの小型化のために、高周波増幅装置も半導体基板に形成する必要がでてきた。
【０００４】
図１４（ａ）は、半導体基板上に形成するキャパシタ素子の構造を示す平面図であり、図１４（ｂ）は、図１４（ａ）のＡ−Ｂ線に沿った断面図である。この図にあるように、ｐ型半導体からなるｐ型半導体基板２５５に形成した下部電極であるｎ型半導体からなるｎ型ウェル２５４を、金属配線２５２でフィードバック抵抗３１に接続する。そして、ｎ型ウェル２５４の表面には、誘電体層２５７を形成し、この誘電体層２５７の表面にポリシリコンからなる上部電極２５６を形成し、金属配線２５１を介して第２のトランジスタのコレクタに接続される構造である。
【０００５】
【発明が解決しようとする課題】
しかしながら、半導体基板上に容量が大きいキャパシタを形成すると、利得と歪特性が劣化していた。
【０００６】
この特性劣化要因はｐ型半導体基板とｎ型半導体の境界付近に存在する寄生容量と、半導体基板内の寄生抵抗によって発生する損失である。
【０００７】
これを解決する方法としては、図１５（ａ）に示す寄生成分（寄生容量および寄生抵抗）と有能電力利得の関係を示すグラフ、および図１５（ｂ）に示す寄生成分と歪み特性の関係を示すグラフに示されるように、半導体基板内の寄生容量を低減するか、または、寄生抵抗を１０ｋΩ以上または１Ω以下にすれば良いことが分かった。すなわち、半導体基板上に高周波増幅装置のフィードバック回路に使用される容量が大きいキャパシタを形成するためには、寄生容量を低下させるか、寄生抵抗を増加させるか低下させる必要がある、という課題があった。
【０００８】
本発明は、上記課題を考慮して、高周波領域においても利得特性と歪み特性が良好な半導体キャパシタ、およびそれを利用した増幅装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するための、第１の本発明は、第１型半導体から構成される第１型半導体基板と、前記第１型半導体基板上に形成された、第２型半導体からなるｍ層の第２型ウェルおよび第１型半導体からなるｎ層の第１型ウェルと、前記ウェルのうち最も上のウェルの上に形成された第１の誘電体層と、前記誘電体層上に形成された第１の金属層と、を備えた半導体キャパシタであって、少なくとも一対の隣接する、前記第１型ウェルと前記第２型ウェルの間には、逆バイアスになるように電圧が印加される、半導体キャパシタである。
【００１０】
第２の本発明は、前記第１型半導体がｐ型半導体であり、前記第２型半導体がｎ型半導体であり、前記ｐ型半導体基板上に形成された第１のｎ型ウェルと、前記第１のｎ型ウェル上に形成されたｐ型ウェルと、前記ｐ型ウェル上に形成された、最も上のウェルである第２のｎ型ウェルと、を備えた半導体キャパシタであって、前記第１のｎ型ウェルおよび前記第２のｎ型ウェルに電源電位が印加され、前記ｐ型半導体基板および前記ｐ型ウェルに接地電位が印加される、第１の本発明の半導体キャパシタである。
【００１１】
第３の本発明は、前記第１の誘電体層および前記第１の金属層に替えて、前記第１型半導体基板を覆う第１の絶縁体層と、前記第１の絶縁体層上に形成された第２の金属層と、前記第２の金属層上に形成された第２の誘電体層と、前記第２の誘電体層上に形成された第３の金属層と、を備えた、第１の本発明の半導体キャパシタである。
【００１２】
第４の本発明は、第１型半導体から構成される第１型半導体基板と、前記第１型半導体基板上に形成された、第２型半導体からなるｍ層の第２型ウェルおよび／または第１型半導体からなるｎ層の第１型ウェルと、前記ウェルに近接して配置された第２の絶縁体と、前記ウェルのうち最も上のウェルの上に形成された誘電体層と、前記誘電体層上に形成された第１の金属層と、を備えた半導体キャパシタである。
【００１３】
第５の本発明は、前記第１の誘電体層および前記第１の金属層に替えて、前記第１型半導体基板を覆う第１の絶縁体層と、前記第１の絶縁体層上に形成された第２の金属層と、前記第２の金属層上に形成された第２の誘電体層と、前記第２の誘電体層上に形成された第３の金属層と、を備えた、第４の本発明の半導体キャパシタである。
【００１４】
第６の本発明は、前記第２の絶縁体は、前記ウェルの少なくとも一部を囲むように配置された、第４または第５の本発明の半導体キャパシタである。
【００１５】
第７の本発明は、前記第２の絶縁体の比誘電率が、第１型半導体と第２型半導体が接合されることにより生じる空乏層の比誘電率より小さい、第４〜６の本発明のいずれかの半導体キャパシタである。
【００１６】
第８の本発明は、第１型半導体から構成される第１型半導体基板と、前記第１型半導体基板上に形成された、第２型半導体からなるｍ層の第２型ウェルおよび／または第１型半導体からなるｎ層の第１型ウェルと、を備えた半導体キャパシタであって、隣接する少なくとも一組の第１型ウェルおよび第２型ウェルが同電位に接続されるか、または第１型半導体基板および前記第１型ウェルが同電位に接続される、半導体キャパシタである。
【００１７】
第９の本発明は、前記第１型半導体がｐ型半導体であり、前記第２型半導体がｎ型半導体であり、前記ｐ型半導体基板上にｎ型ウェルが形成され、前記ｐ型半導体基板と前記ｎ型ウェルが同電位に接続される、第８の本発明の半導体キャパシタである。
【００１８】
第１０の本発明は、前記誘電体層の誘電体の比誘電率が印加される電圧により変化し、前記第１金属層および前記第２金属層のいずれか一方に電源電位が印加され、前記第１金属層および前記第２金属層の他方に、外部から制御される可変電位が印加される、第３〜９の本発明のいずれかの半導体キャパシタである。
【００１９】
第１１の本発明は、第１〜１０の本発明のいずれかの半導体キャパシタを有するフィードバック回路を備え、前記フィードバック回路は、半導体基板上に形成された増幅器の出力側を入力側にフィードバックさせるように接続される、高周波増幅装置である。
【００２０】
【発明の実施の形態】
以下本発明の実施の形態について、図１から図１２を用いて説明する。
【００２１】
（実施の形態１）
図１は、実施の形態１における高周波増幅装置の回路構成を示す。
【００２２】
図１に示す実施の形態１における高周波増幅装置は、入力端子Ｐ２、入力端子Ｐ２に接続された、インダクタ１０３とキャパシタ１０４からなる入力整合回路と、入力整合回路に接続された、トランジスタ１０１と第２のトランジスタ１０２からなるカスコード増幅器、カスコード増幅器の出力側に接続された、インダクタ１０５とキャパシタ１０６からなる出力整合回路、インダクタ１０５に接続された電源端子、出力整合回路に接続された出力端子Ｐ３、および、カスコード回路の出力側と入力側を接続する、直列接続されたキャパシタ２１と抵抗３１からなるフィードバック回路、を構成要素とする。
【００２３】
本発明の増幅器の一例である、トランジスタ１０１およびトランジスタ１０２からなるカスコード増幅器は、トランジスタ１０１のコレクタが、トランジスタ１０２のエミッタと接続されて構成される。
【００２４】
図２は、上記の増幅装置におけるキャパシタ２１の構成の一例を示す。図２（ａ）は、キャパシタ２１の上面図であり、図２（ｂ）は、図２（ａ）のＡ−Ｂにおける断面を示している。
【００２５】
図２に示すキャパシタ２１は、本発明の第１型半導体の一例であるｐ型半導体から構成されたｐ型半導体基板２０５の上に、本発明の第２型半導体の一例であるｎ型半導体から構成された、本発明の第１のｎ型ウェルの一例であるｎ型ウェル２１０８が形成され、ｎ型ウェル２１０８の上にｐ型半導体から構成された、本発明のｐ型ウェル２１０９が形成され、ｐ型ウェル２１０９の上に本発明の第２のｎ型ウェルの一例である、ｎ型ウェル２０４が形成され、ｎ型ウェル２０４の上には、ＳｉＮ等で形成される、本発明の第１の誘電体層の一例である誘電体層２０７が形成され、誘電体層２０７の上にはポリシリコンからなる、本発明の第１の金属層の一例である電極２０６が形成されている。すなわち、ｎ型ウェル２０４、誘電体層２０７、および電極２０６は、ＭＯＳキャパシタを形成している。
【００２６】
そして、電極２０６には、抵抗３１に至る配線２０２が接続され、ｐ型ウェル２１０９、およびｐ型半導体基板は例えばアルミ配線で形成されるサブコンタクト２０３によって接地されている。またｎ型ウェル２０４は、アルミなどで形成される配線２０１を介してトランジスタ１０２のコレクタに接続され、実質上電源電位が印加されている。なお、ここでは電源電位は、プラス電位として説明を進める。
【００２７】
次に以上の構成の高周波増幅装置の動作を説明する。
【００２８】
電源がＰ１に印加され、高周波信号が入力整合回路を通ってトランジスタ１０１のベースに入力されると、トランジスタ１０２のコレクタから出力整合回路を介して出力される。そして、トランジスタ１０２から出力整合回路に流れる高周波信号の一部が、半導体基板２０５に形成された、ＭＯＳキャパシタ２１と抵抗３１からなるフィードバック回路によってトランジスタのベース１０１に戻される。このようにして、増幅器の利得を下げトランジスタ１０１、１０２の非線形性に由来する歪みを抑制することができる。
【００２９】
ここで、フィードバック回路に使用されるキャパシタンスとして、図２に示す構成のキャパシタ２１が使用されると、ｎ型ウェル２１０８とｐ型半導体基板２０５の間には、電源電圧とほぼ等しい電圧のｐｎ逆方向バイアス電圧が加わることによって、ｎ型ウェル２１０８とｐ型半導体基板２０５の境界の空乏層が広がる。同様に、ｐ型ウェル２１０９とｎ型ウェル２１０８との間、ｎ型ウェル２０４とｐ型ウェル２１０９との間にも同様にｐｎ接合に対する逆方向バイアスが印加されるため、それぞれの境界において空乏層が広がる。この空乏層の一つ一つを寄生キャパシタとして考えると、問題となる寄生容量は、寄生キャパシタを直列に接続したものと等価となる。従って、上記のように空乏層が積層されることにって、直列接続した寄生キャパシタの分だけ寄生容量が小さくなる。このように本実施の形態の半導体キャパシタによれば、その寄生容量を小さくすることができる。
【００３０】
なお実施の形態１において、半導体基板に特に限定はなくシリコン系半導体基板やガリウム砒素系半導体を用いることができる。
【００３１】
なお誘電体膜は酸化チタンや酸化タンタルで形成されることが好ましい。
【００３２】
また、本実施の形態においては、空乏層が３層形成される例で説明したが、より多くのウェルが重ねられて空乏層が形成されると、さらに寄生容量を低下させることができる。
【００３３】
また、ｐ型半導体基板２０５の上に、ｍ層のｎ型ウェルと、ｎ層のｐ型ウェルが重ねられて形成されることも考えられる。その場合は、少なくとも一対の隣接するｎ型ウェルとｐ型ウェルの間に逆バイアスとなるように電圧が印加されればよい。その場合も、上記と同様の効果を得ることができる。
【００３４】
（実施の形態２）
図３（ａ）は、実施の形態２におけるキャパシタ素子２００１の構成を説明する平面図であり、図３（ｂ）は、図３（ａ）のＡ−Ｂ線における断面である。このキャパシタ２００１は、図１の構成の増幅装置においてキャパシタ２１に替えて使用される。
【００３５】
本実施の形態のキャパシタ２００１において、ｐ型半導体基板２００５にｎ型ウェル２００４が形成され、このｎ型ウェル２００４を囲む形状で、所定の深さおよび所定の幅を有する本発明の第２の絶縁体の一例であるトレンチ２０８がｎ型ウェルの側面にそって配置され、そして、ｎ型ウェルの底面を覆う埋め込み酸化膜２１１が配置される。
【００３６】
トレンチ２０８および埋め込み酸化膜２１１は、ＳｉＯ２などの低誘電率の絶縁体材料で構成されている。この場合の誘電率は、ｐ型半導体とｎ型半導体に逆バイアスが印加されることにより形成される空乏層の誘電率よりも小さいものが選択される。トレンチ２０８が半導体基板表面に現れる位置にＬＯＣＯＳ２１０が形成される。ｎ型ウェル２０４の表面にはＳｉＮ等で形成される誘電体２００７が形成しされ、さらにこの表面に電極２０６が形成され、一方ｎ型ウェル２０４には、ＬＯＣＯＳの誘電体層が除去され、ここに形成するポリシリコン層２０９を介してＡｌ等で形成される金属配線２０１が接続される。このようにｎ型ウェル２００４、誘電体層２００７、電極２０６は、実施の形態１と同様ＭＯＳキャパシタを形成している。。電極２０６はＡｌ等の金属配線２０２によってフィードバック回路３１に接続され、引き出された金属配線２０１は第２のトランジスタ１０２のコレクタ側に接続される。
【００３７】
このように形成されたキャパシタ素子２００１によると、ｎ型ウェル２００４は半導体基板２００５内で、トレンチ２０８と埋め込み酸化膜２１１に囲まれるため、基板内の寄生抵抗値は、高周波信号の損失がほとんど無視できるようになる程度の大きな値となる。また、ｐ型半導体基板とｎ型ウェルは逆バイアスされているが、これらの境界はトレンチ２０８と埋め込み酸化膜２１１により絶縁されているため、空乏層が形成されない。しかし、トレンチ２０８と埋め込み酸化膜２１１により、寄生キャパシタが直列に追加されたことと等価であるため、寄生容量を低下させることができる。
【００３８】
なお、本実施の形態の説明では、ｎ型ウェル２００４が、トレンチ２０８および埋め込み酸化膜２１１により囲まれる、として説明したが、ｎ型ウェル２００４上にｐ型ウェルまたはｐ型層が形成され、これらの両方がトレンチおよび埋め込み絶縁膜（すなわち絶縁体）により囲まれる構成であってもよい。または、実施の形態１の構成のウェルが絶縁体により囲まれる構成であってもよい。
【００３９】
また、上記の説明では、トレンチおよび埋め込み絶縁膜の誘電率が、ｐ型半導体とｎ型半導体に逆バイアス電圧が印加されることにより形成される空乏層の誘電率よりも小さいとして説明したが、上記空乏層の誘電率よりも大きい場合であっても、上記と同様の効果を得ることができる。
【００４０】
（実施の形態３）
図４（ａ）は、本発明の実施の形態３の半導体キャパシタ３００１であり、図４（ｂ）は、図４（ａ）のＡ−Ｂ線における断面を示す。
【００４１】
実施の形態３の半導体キャパシタ３００１は、実施の形態２の半導体キャパシタ２００１から埋め込み絶縁膜２００５を除去し、トレンチ２０８により囲まれた領域にｐｎ逆バイアスによる空乏層が３層作成されたものである。その他の点は、実施の形態２と同様であるのでその説明を省略する。
【００４２】
半導体キャパシタ３００１においては、ｐ型半導体基板２０３５にトレンチ２０８がｐ型半導体基板の厚み方向に形成され、トレンチ２０８に囲まれた部分には、ｐ型半導体基板２０３５上に形成された本発明の第１のｎ型ウェルの一例であるｎ型ウェル２１２、ｎ型ウェル２１２上に形成された本発明のｐ型ウェルの一例であるｐ型ウェル２１３、ｐ型ウェル２１３上に形成された本発明のｎ型ウェルの一例であるＤＮ層２１４（ＤＮ層とは高濃度ドープされたｎ型層のことを指す。）が形成される。すなわち、ＤＮ層２１４、誘電体２００７、および電極２０６によりＭＯＳキャパシタが形成されている。
【００４３】
ＤＮ層２１４は、ＤＮ層２１４の表面にあるＬＯＣＯＳの間に形成されたポリシリコン層２０９を介して引き出されたＡｌ等からなる金属配線２０１によりトランジスタ１０２のコレクタに接続され、電源電位が加えられる。また、ｎ型ウェル２１２にも電源電位が加えられる。そしてｐ型ウェル２１３には、ｐ型半導体基板２０３５と同様に接地電位が印加されている。すなわち、この半導体キャパシタ２０３５のｐ型半導体部分とｎ型半導体部分には逆バイアスが印加されており、ｐ型半導体部分とｎ型半導体部分との境界においては空乏層が形成されている。従って、半導体基板２０３５の厚み方向には、３層の空乏層が形成されることにより、寄生容量が低下される。また、ウェルの側方は、トレンチ２０８により囲まれているので、トレンチの材質として実施の形態１の場合と同様、比誘電率が小さい絶縁材料を使用すれば、さらに寄生容量を低下させることができる。
【００４４】
また、上記のように空乏層が３層形成されることにより、またトレンチ２０８が設置されることにより、寄生抵抗も増加させることができる。さらに、トレンチ２０８を設けることにより、半導体基板２０３５の上に形成される他の素子との電気的な分離を大きくすることもできる。
【００４５】
なお、本実施の形態の説明においては、空乏層が３層形成される場合の構成を説明したが、さらに、ｐ型ウェル、ｎ型ウェルを交互に形成して、逆バイアスを印加すれば、これらの寄生容量が直列接続されることになるので、さらに半導体キャパシタ２０３５全体の寄生容量を低下させることができる。
【００４６】
このような寄生抵抗の増加と寄生容量の低減によって、利得とＩＩＰ３の劣化を防ぐことができる。
【００４７】
なお、本実施の形態において、ｐ型ウェル２１３には、接地電位が印加されている、としてのみ説明したが、ｐ型ウェル２１３には、１０ｋΩ以上の抵抗（図示せず）が接続されていてもよい。このような抵抗により、ｐ型ウェルから信号分が接地側に漏れることを防ぐことができる。
【００４８】
（実施の形態４）
実施の形態４の半導体キャパシタ４００１の平面図を図５（ａ）に示し、図５（ａ）のＡ−Ｂ線における断面を図５（ｂ）に示す。
【００４９】
この半導体キャパシタ４００１は、ｐ型半導体基板２０４５に形成されたｎ型ウェル２２０とｎ型ウェル２２０上に形成されたｐ型ウェル２２１と、ｐ型半導体基板２０４５の表面を覆って形成されたＳｉＮ等からなる、本発明の第１の絶縁層の一例である絶縁体層２２２と、絶縁体層２２２の上に形成されたＡｌなどの金属からなる、本発明の第２の金属層の一例である金属膜２０１と、金属膜２０１上に形成された酸化チタンなどからなる、本発明の第２の誘電体層の一例である誘電体層２２４が形成され、この誘電体層２２４上に形成されたＡｌ等の金属で形成された、本発明の第３の金属層の一例である金属膜２０２と、により構成されている。誘電体層２２４は酸化チタンや酸化タンタルで形成されている。すなわち、金属膜２０１、誘電体層２２４、および金属膜２０２は、ＭＩＭキャパシタを構成している。
【００５０】
金属膜２０１は、金属配線２０１と一体化し、また、金属膜２０２は金属配線２０２と一体化している。そして、絶縁体物質を充填したトレンチ２０８がｐ型半導体基板２０５にｎ型ウェル２２０を囲む形状で形成されている。
【００５１】
また、ｎ型ウェルには、電源電位が印加され、またｐ型ウェルは接地されている。
【００５２】
このような構成のキャパシタ素子を用いると、半導体基板２０４５およぴｎ型ウェル２２０の間と、ｎ型ウェル２２０とｐ型ウェル２２１の間とにおいて、逆バイアスによる空乏層が形成されているので、絶縁体層２２２による寄生容量に加えて、これらの空乏層の寄生容量が直列に加えられることになり、全体としての寄生容量が低下する。また、トレンチ２０８が実施の形態２の場合と同様に比誘電率が小さい絶縁材料で構成されていれば、さらに寄生容量を低下させることができる。
【００５３】
また、上記の２層の空乏層、およびトレンチ２０８の絶縁性により、寄生抵抗は、増加される。このように、本実施の形態の半導体キャパシタ４００１によれば、高周波領域における特性の劣化を抑制することができる。
【００５４】
またトレンチ２０８によって他の素子との分離を容易に行うことができる。
【００５５】
なお、第１の金属膜を金属配線２０２、第２の金属膜を金属配線２０１としても同様の効果が得られる。
【００５６】
また、上記説明において、ｐ型ウェルは、接地電位が接続されている、としたが、ｐ型ウェルは１０ｋΩ程度の抵抗を介して接地されていてもよい。
【００５７】
また、本実施の形態においては、空乏層が２層形成される例で説明したが、より多くのウェルが重ねられて空乏層が形成されると、さらに寄生容量を低下させ、寄生抵抗を増加させることができる。
【００５８】
また、ｐ型半導体基板２０４５の上に、ｍ層のｎ型ウェルと、ｎ層のｐ型ウェルが重ねられて形成されることも考えられる。その場合は、少なくとも一対の隣接するｎ型ウェルとｐ型ウェルの間に逆バイアスとなるように電圧が印加されればよい。その場合も、上記と同様の効果を得ることができる。
【００５９】
（実施の形態５）
実施の形態５の半導体キャシタ５００１は、図６（ａ）にその平面図が示され、図６（ｂ）に図６（ａ）のＡ−Ｂ線における断面図が図示される。なお、図６（ａ）では誘電体層２２２とその上に形成されるＭＩＭキャパシタの部分の図示は省略する。
【００６０】
実施の形態５の半導体キャパシタ５００１においては、ＭＩＭキャパシタの部分は、実施の形態４におけるＭＩＭキャパシタと同様であるので、同じ構成要素には同一の符号を付し、その説明を省略する。
【００６１】
実施の形態５の半導体キャパシタ５００１と、実施の形態４の半導体キャパシタ４００１が異なる点を説明する。これらの半導体キャパシタが異なる点はｐ型半導体基板２０５５に形成されたトレンチの形状とｎ型ウェルの構造に関する。
【００６２】
本実施の形態の半導体キャパシタ５００１では、ｐ型半導体基板２０５５の上に形成されたｎ型ウェル２２１２が形成され、ｎ型ウェル２２１２の側方には、実施の形態４と同様にトレンチ２０８が配置される。そして、トレンチ２０８により囲まれる領域内にトレンチ２２０８がトレンチ２０８と同心状に配置される。そしてさらに、トレンチ２２０８により囲まれる領域内にトレンチ２２１８がトレンチ２０８と同心状に配置されている。
【００６３】
すなわち、ｎ型ウェル２２１２は、トレンチ２０８、２２０８、２２１８により３つの領域に区分される。そして、トレンチ２０８およひトレンチ２２０８により区分された領域の４隅の領域は、ｎ型半導体が除去され、ｐ型半導体基板２０５５と同一のｐ型半導体が充填されてｐ型半導体領域２０６５が形成されている。同様にトレンチ２２０８とトレンチ２２１８で区分される領域の４隅において、ｐ型半導体領域２０７５が形成されている。また上記の３つに区分された領域のうち、ｐ型半導体領域２０６５、２０７５以外の領域は、ｎ型半導体領域を形成している。
【００６４】
そして、上記のｎ型半導体領域どうし、およびｐ型半導体領域どうしは、それぞれの領域から引き出されたポリシリコン（図示せず）を介して、絶縁体層２２２２を通る配線２２１３により接続されている。また、ｎ型半導体領域は、電源電位に接続され、ｐ型半導体領域は、１０ｋΩ以上の抵抗５１を介して接地され、ｐ型半導体基板は直接接地されている。
【００６５】
この半導体キャパシタ５００１を用いると、トレンチ２０８、２２０８、２２１８の形成による寄生抵抗増大効果と寄生容量低減効果に加えて、ＭＩＭキャパシタを形成する金属膜２０１とｎ型ウェル２２１２の表面の間の寄生容量と、金属膜２０２とｎ型ウェル２２１２の表面の間の寄生容量が低減される。この場合、トレンチ２０８、２２０８、または２２１８が実施の形態２の場合と同様に比誘電率が小さい絶縁材料で構成されていれば、さらに寄生容量を低下させることができる。その結果、半導体キャパシタ５００１を使用した高周波増幅装置の高周波特性の劣化を抑制することができる。
【００６６】
なお、本実施の形態においては、ｎ型ウェル２０５５の底面は、ｐ型半導体基板と接するものとして説明してきたが、ｎ型ウェル２０５５の底面が埋め込み酸化膜２１１により覆われる構成もあり得る。図７（ａ）は、そのような場合の半導体キャパシタ５０１１の平面図であり、図７（ｂ）は、図７（ａ）のＡ−Ｂに沿った断面図である。このような構成によっても上記と同様の効果を得ることができる。なお、埋め込み酸化膜２１１の材質が実施の形態２の場合と同様に比誘電率が小さい絶縁材料で構成されていれば、さらに寄生容量を低下させることができる。
【００６７】
なお、本実施の形態の説明で、各トレンチは同心状に配置される、として説明してきたが、必ずしも同心状でなくてもよく、ｎ型ウェルが分割されるように各トレンチが配置される形状であればどのような形状であってもよい。
【００６８】
（実施の形態６）
図８は実施の形態６における高周波増幅装置の回路構成を示す。
【００６９】
次に実施の形態６について実施の形態１と同一の部分には同一番号を付して説明する。
【００７０】
実施の形態３が実施の形態１と異なる点は、回路３１とキャパシタ素子２１の間に、１０ｋΩ以上の抵抗器５４を介して、印加電圧を制御できる電圧制御端子Ｐ４を設け、半導体キャパシタ６００１に用いる誘電体に、印加される電圧で比誘電率が変化するＢａ０．７Ｓｒ０．３ＴｉＯ３のような物質を用いることである。この場合、電圧制御端子Ｐ４からの電圧がトランジスタ１０１のベースに印加されることを防ぐために、キャパシタ１１０８、１１０７が挿入された回路３１が半導体キャパシタ６００１の金属層２２０２とトランジスタ１０１のベースの間に挿入されている。
【００７１】
図９は、実施の形態６における半導体キャパシタ６００１の一例を示す。図９（ａ）は、半導体キャパシタ６００１の平面図を示し、図９（ｂ）は、図９（ａ）のＡ−Ｂにおける断面図を示す。
【００７２】
この半導体キャパシタ６００１の構造は、図５に示した実施の形態４の半導体キャパシタ４００１とほぼ同じデバイス構造を持っているので、同一の部分には同一番号を付して説明する。
【００７３】
金属層２２０２に１０ｋΩ以上の抵抗器５４を介してＰ４の制御電圧を印可し、金属層２２０１には電源電圧が加えられる。この時誘電体層２２２４には印加される電圧によって比誘電率が変化するＢａ０．７Ｓｒ０．３ＴｉＯ３を用いると、電源電圧と制御電圧の差が金属層２２０１と金属層２２０２にかかるので、ＭＩＭキャパシタの容量を制御できる。制御電圧は、増幅装置の出力信号が検波され、検波された信号によって制御される。このような構成、動作の増幅装置によれば、寄生容量の低減と、寄生抵抗の増大に加えて、信号の周波数が変化した時の通過位相制御やフィードバック量調整による利得制御を行うことができる。
【００７４】
ただし、誘電体と金属膜の拡散を防ぐために、金属２２０１と、金属層２２０２はそれぞれＰｔでなければならない。
【００７５】
なお、第１の金属膜を金属配線２０１とし、第２の金属膜に制御電圧を印可する構造にしても、同様の効果が得られる。
【００７６】
このような構成にすると、高周波信号の通過位相の調整（位相の回転）が広帯域で容易に行うことができる。
【００７７】
なお、図１０に記載の本実施の形態の半導体キャパシタ６００１は、図６、図７に記載の半導体キャパシタ５００１、５０１１においてＭＩＭキャパシタを、上記のような金属層２２０１、誘電体層２２２４から構成されるＭＩＭキャパシタに置き換えてもよい。その場合も上記と同様な効果を得ることができる。
【００７８】
（実施の形態７）
図１２は実施の形態７における半導体キャパシタ７００１の構成を示す。
【００７９】
以上までの実施の形態の半導体キャパシタと同一の構成要素には同一番号を付して説明する。
【００８０】
実施の形態７における半導体キャパシタ７００１は、ｐ型半導体基板２１０５上にｎ型ウェル２２０４が形成され、ｐ型半導体基板２１０５の表面には、実施の形態４に記載のＭＩＭキャパシタが形成されている。実施の形態４と異なる点は、ｎ型ウェルが金属配線２２７を介して直接接地されていることである。
【００８１】
このような構成の半導体キャパシタ７００１によれば、寄生抵抗を０にすることができるので、図１５より明らかなように、利得特性、歪み特性を改善することができる。
【００８２】
なお、ｎ型半導体がｐ型基板２１０５上に直接形成されるのではなく、図３、図７に記載のように、ｐ型半導体基板２１０５にトレンチ２０８または埋め込み酸化膜２１１が形成され、これらにより囲まれた領域に接地電位に接続されたｎ型ウェルが形成されてもよい。このような構成によっても上記と同様の効果を得ることができる。
【００８３】
また、本実施の形態では、ＭＩＭキャパシタが使用されるとして説明したが、ＭＯＳキャパシタが使用されてもよい。例えば、図２に記載の半導体キャパシタを使用する場合は、各ウェルが全て接地電位に接続されればよい。またこの場合、各ウェルのうち、一部のウェルのみが接地電位に接続されてもよい。例えば、ｎ型ウェル２０４とｐ型ウェル２１０９のみが接地されてもよいし、ｐ型ウェル２１０９とｎ型ウェル２１０８のみが接地されてもよいし、ｎ型ウェル２１０８のみが接地されてもよい。このような場合においても、寄生抵抗値を下げることができるので、上記と同様の効果が得られる。
【００８４】
また、ｐ型半導体基板２１０５上にｎ型ウェル２２０４が形成される替りに、ｍ層のｎ型ウェルおよびｎ層のｐ型ウェルが形成され、隣接する少なくとも一組のｎ型ウェルおよびｐ型ウェルが同電位に接続されてもよい。そのような場合でも、同電位にされた部分で寄生抵抗が低下するため、上記と同様の効果を得ることができる。
【００８５】
また、上記までの説明において、半導体基板に特に限定はなくシリコン系半導体基板やガリウム砒素系半導体を用いることができる。
【００８６】
また、上記までの説明において、接地電位は接地極の電位のみならず、各ｐ型半導体基板の基準電位である場合もある。
【００８７】
また、上記までの説明では、第１型半導体がｐ型半導体、第２型半導体がｎ型半導体である、として説明してきたが、第１型半導体がｎ型半導体で、第２型半導体がｐ型半導体であってもよい。ただしその場合は、電源電位がマイナス電位となる。もしくは、ｐ型半導体とｎ型半導体が逆バイアスされる関係であれば、他の形態であってもよい。
【００８８】
【発明の効果】
本発明によれば、高周波領域においても利得特性と歪み特性が良好な半導体キャパシタ、およびそれを利用した増幅装置を提供することができる。
【図面の簡単な説明】
【図１】図１は、本発明実施の形態１に係る高周波増幅装置を示す回路図である。
【図２】図２は、本発明実施の形態１に係る高周波増幅装置における半導体キャパシタの構造を示す平面図（ａ）と断面図（ｂ）である。
【図３】図３は、本発明実施の形態２に係る高周波増幅装置における半導体キャパシタの構造を示す平面図（ａ）と断面図（ｂ）である。
【図４】図４は、本発明実施の形態３に係る高周波増幅装置における半導体キャパシタの構造を示す平面図（ａ）と断面図（ｂ）である。
【図５】図５は、本発明実施の形態４に係る高周波増幅装置における半導体キャパシタの構造を示す平面図（ａ）と断面図（ｂ）である。
【図６】図６は、本発明実施の形態５に係る高周波増幅装置における半導体キャパシタの構造を示す平面図（ａ）と断面図（ｂ）である。
【図７】図７は、本発明実施の形態５に係る高周波増幅装置における半導体キャパシタの構造を示す平面図（ａ）と断面図（ｂ）である。
【図８】図８は、本発明の実施の形態６に係る高周波増幅装置を示す回路図である。
【図９】図９は、本発明の実施の形態６に係る高周波増幅装置における半導体キャパシタの構造を示す平面図（ａ）と断面図（ｂ）である。
【図１０】図１０は、本発明の実施の形態６に係る高周波増幅装置における半導体キャパシタの構造を示す平面図（ａ）と断面図（ｂ）である。
【図１１】図１１は、本発明実施の形態６に係る高周波増幅装置における半導体キャパシタの構造を示す平面図（ａ）と断面図（ｂ）である。
【図１２】図１２は、本発明実施の形態７に係る高周波増幅装置における半導体キャパシタの構造を示す平面図（ａ）と断面図（ｂ）である。
【図１３】図１３は、従来の高周波増幅装置を示す回路図である。
【図１４】図１４、従来の高周波増幅装置に係る半導体キャパシタの平面図（ａ）と断面図（ｂ）である。
【図１５】半導体キャパシタの寄生抵抗、寄生容量による有能電力利得を示す図（ａ）、ＩＩＰ３の特性を示す図（ｂ）である。
【符号の説明】
Ｐ１　電源電圧端子
Ｐ２　入力端子
Ｐ３　出力端子
Ｐ４　電圧制御端子
Ｐ５　第２のトランジスタのコレクタ側
Ｐ６　接地端
１０１　第１のトランジスタ
１０２　第２のトランジスタ
１０３　入力整合回路のインダクタ
１０４　入力整合回路のキャパシタ
１０５　出力整合回路のインダクタ
１０６　出力整合回路のキャパシタ
２１　直流遮断用半導体キャパシタ
２０１　直流遮断用キャパシタのコレクタ側電極
２０２　直流遮断用キャパシタのフィードバック側電極
２０３　サブストレート
２０４　ＤＮ層
２０５　ｐ型半導体基板
２０６　ポリシリコン電極
２０７　誘電体層
２０８　半導体キャパシタを囲むトレンチ
２０９　引き出し配線用ポリシリコン
２１０　ＬＯＣＯＳ
２１１　埋め込み酸化膜
２１２　ｎ型ウェル
２１３　ｐ型ウェル
２１４　ＤＮ層
２１５　配線
２２０　ｎ型ウェル
２２１　ｐ型ウェル
２２２　絶縁体膜
２２３　絶縁体
２２４　誘電体層
２２５　金属配線
２２６　金属配線
２２７　引き出し配線
３１　フィードバック回路
５１　コレクタ電圧バイアス抵抗
５２　接地へのバイアス抵抗
５３　電源電圧へのバイアス抵抗
４０１　直流遮断用キャパシタのコレクタ側電極
４０２　直流遮断用キャパシタのフィードバック側電極
４０３　サブストレート
４０４　Ｄｎ層
４０５　ｐ型半導体基板
４０６　ポリシリコン電極
４０７　誘電体層
４０８　半導体キャパシタを囲むトレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2004022737.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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