(57)【要約】【課題】書き込み特性のばらつきを補償する書き込み手法を提案する。【解決手段】理想的なアステロイド曲線（破線）を有するＴＭＲ素子に対して、困難軸方向の磁界Ｈ１と容易軸方向の磁界Ｈ２とを同時に作用させることにより、ＴＭＲ素子の記憶層の磁化方向を反転させることができるものとする。実際のアステロイド曲線（実線）が困難軸方向へＨｏだけずれている場合、書き込み動作時に、修正された合成磁界Ｈ１＋Ｈ２＋Ｈｏを発生させることにより、磁化反転を確実に行う。修正された合成磁界は、プログラミングされた設定データに基づいて、書き込みワード／ビット線電流を個別に制御することで、容易に生成できる。【選択図】　　図１
2004022148.tif 000002
【特許請求の範囲】
【請求項１】
困難軸及び容易軸を有する磁気抵抗効果素子の書き込み特性をテストし、
前記書き込み特性に基づいて、前記磁気抵抗効果素子の磁化反転に必要な前記困難軸方向の磁界を発生させる第１書き込み電流の値、及び、前記容易軸方向の磁界を発生させる第２書き込み電流の値をそれぞれ独立に決定し、
前記第１及び第２書き込み電流の値を設定データとしてプログラミングし、
前記設定データに基づいて、前記第１及び第２書き込み電流を生成することにより、前記磁気抵抗効果素子に対してデータの書き込みを実行する
ことを特徴とする磁気ランダムアクセスメモリの書き込み方法。
【請求項２】
前記書き込み特性のテストは、前記困難軸方向及び前記容易軸方向の磁界の強さを独立に変化させたときの前記磁気抵抗効果素子の磁化反転の有無を確認することにより行うことを特徴とする請求項１記載の磁気ランダムアクセスメモリの書き込み方法。
【請求項３】
前記困難軸方向及び前記容易軸方向の磁界の強さは、それぞれ入力データに基づいて独立に変化させることを特徴とする請求項２記載の磁気ランダムアクセスメモリの書き込み方法。
【請求項４】
前記第１及び第２書き込み電流の値は、チップごとに決定されることを特徴とする請求項１記載の磁気ランダムアクセスメモリの書き込み方法。
【請求項５】
前記第１及び第２書き込み電流の値は、メモリセルアレイごとに決定されることを特徴とする請求項１記載の磁気ランダムアクセスメモリの書き込み方法。
【請求項６】
前記第１書き込み電流の値は、前記容易軸方向に延びる書き込み線ごとに決定され、前記第２書き込み電流の値は、前記困難軸方向に延びる書き込み線ごとに決定されることを特徴とする請求項１記載の磁気ランダムアクセスメモリの書き込み方法。
【請求項７】
前記磁気抵抗効果素子の書き込み特性は、アステロイド曲線により把握することを特徴とする請求項１記載の磁気ランダムアクセスメモリの書き込み方法。
【請求項８】
前記アステロイド曲線が前記困難軸方向にずれている場合には、前記第１書き込み電流の値を設計値から変化させることを特徴とする請求項７記載の磁気ランダムアクセスメモリの書き込み方法。
【請求項９】
前記アステロイド曲線が前記困難軸方向にずれている場合には、前記第１及び第２書き込み電流の値をそれぞれ設計値から変化させることを特徴とする請求項７記載の磁気ランダムアクセスメモリの書き込み方法。
【請求項１０】
前記アステロイド曲線が前記容易軸方向にずれている場合には、前記第２書き込み電流の値を設計値から変化させることを特徴とする請求項７記載の磁気ランダムアクセスメモリの書き込み方法。
【請求項１１】
前記アステロイド曲線が前記容易軸方向にずれている場合には、前記第１及び第２書き込み電流の値をそれぞれ設計値から変化させることを特徴とする請求項７記載の磁気ランダムアクセスメモリの書き込み方法。
【請求項１２】
前記第１及び第２書き込み電流の値は、互いに異なることを特徴とする請求項１記載の磁気ランダムアクセスメモリの書き込み方法。
【請求項１３】
前記第１及び第２書き込み電流の値は、互いに等しいことを特徴とする請求項１記載の磁気ランダムアクセスメモリの書き込み方法。
【請求項１４】
前記第１書き込み電流の向きは、一定であることを特徴とする請求項１記載の磁気ランダムアクセスメモリの書き込み方法。
【請求項１５】
前記第２書き込み電流の向きは、前記磁気抵抗効果素子に対する書き込みデータの値を決定することを特徴とする請求項１記載の磁気ランダムアクセスメモリの書き込み方法。
【請求項１６】
前記第２書き込み電流の値は、前記第２書き込み電流の向きに対して、独立に制御されることを特徴とする請求項１５記載の磁気ランダムアクセスメモリの書き込み方法。
【請求項１７】
互いに交差する第１及び第２書き込み線と、前記第１及び第２書き込み線の交差点に配置される磁気抵抗効果素子と、前記第１書き込み線に第１書き込み電流を供給するための第１ドライバと、前記第２書き込み線に第２書き込み電流を供給するための第２ドライバと、前記第１書き込み電流の電流波形を制御するための第１設定データ及び前記第２書き込み電流の電流波形を制御するための第２設定データが登録される設定回路とを具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項１８】
前記第１ドライバは、前記第１設定データ又はこれをデコードしたデータにより制御され、前記第２ドライバは、前記第２設定データ又はこれをデコードしたデータにより制御されることを特徴とする請求項１７記載の磁気ランダムアクセスメモリ。
【請求項１９】
前記第１及び第２書き込み電流の電流波形は、チップごとに決定されることを特徴とする請求項１７記載の磁気ランダムアクセスメモリ。
【請求項２０】
前記第１及び第２書き込み電流の電流波形は、メモリセルアレイごとに決定されることを特徴とする請求項１７記載の磁気ランダムアクセスメモリ。
【請求項２１】
前記第１書き込み電流の電流波形は、前記第１書き込み線に固有に決定され、前記第２書き込み電流の電流波形は、前記第２書き込み線に固有に決定されることを特徴とする請求項１７記載の磁気ランダムアクセスメモリ。
【請求項２２】
請求項１７記載の磁気ランダムアクセスメモリにおいて、さらに、前記第１書き込み電流を吸収する第１シンカーと、前記第２書き込み電流を吸収する第２シンカーとを具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項２３】
前記第１シンカーの動作は、前記第１ドライバの動作が終了してから一定期間が経過した後に終了することを特徴とする請求項２２記載の磁気ランダムアクセスメモリ。
【請求項２４】
前記第２シンカーの動作は、前記第２ドライバの動作が終了してから一定期間が経過した後に終了することを特徴とする請求項２２記載の磁気ランダムアクセスメモリ。
【請求項２５】
前記第１設定データは、前記第１書き込み線に対する前記第１書き込み電流の値を決定するデータであることを特徴とする請求項１７記載の磁気ランダムアクセスメモリ。
【請求項２６】
前記第２設定データは、前記第２書き込み線に対する前記第２書き込み電流の値を決定するデータであることを特徴とする請求項１７記載の磁気ランダムアクセスメモリ。
【請求項２７】
前記第１書き込み電流の向きは、前記磁気抵抗効果素子に対する書き込みデータの値によらず、一定であることを特徴とする請求項１７記載の磁気ランダムアクセスメモリ。
【請求項２８】
前記第２書き込み電流の向きは、前記磁気抵抗効果素子に対する書き込みデータの値に応じて変化することを特徴とする請求項１７記載の磁気ランダムアクセスメモリ。
【請求項２９】
前記第２書き込み電流の電流波形は、前記第２書き込み電流の向きに対して、独立に制御されることを特徴とする請求項２８記載の磁気ランダムアクセスメモリ。
【請求項３０】
前記第１ドライバは、複数の電流供給源を有し、前記第１設定データは、前記複数の電流供給源の動作を制御するためのデータであることを特徴とする請求項１７記載の磁気ランダムアクセスメモリ。
【請求項３１】
前記複数の電流供給源の電流供給能力は、互いに等しいことを特徴とする請求項３０記載の磁気ランダムアクセスメモリ。
【請求項３２】
前記複数の電流供給源の電流供給能力は、互いに異なることを特徴とする請求項３０記載の磁気ランダムアクセスメモリ。
【請求項３３】
前記第２ドライバは、複数の電流供給源を有し、前記第２設定データは、前記複数の電流供給源の動作を制御するためのデータであることを特徴とする請求項１７記載の磁気ランダムアクセスメモリ。
【請求項３４】
前記複数の電流供給源の電流供給能力は、互いに等しいことを特徴とする請求項３３記載の磁気ランダムアクセスメモリ。
【請求項３５】
前記複数の電流供給源の電流供給能力は、互いに異なることを特徴とする請求項３３記載の磁気ランダムアクセスメモリ。
【請求項３６】
前記設定回路は、通常動作時に、前記第１及び第２設定データを出力する出力回路と、テスト動作時に、前記第１及び第２書き込み電流を制御する第１及び第２テストデータを転送する転送回路とを有することを特徴とする請求項１７記載の磁気ランダムアクセスメモリ。
【請求項３７】
前記設定回路は、前記第１及び第２設定データを半永久的に記憶するための記憶素子を有していることを特徴とする請求項１７記載の磁気ランダムアクセスメモリ。
【請求項３８】
前記記憶素子は、レーザ溶断型ヒューズであることを特徴とする請求項３７記載の磁気ランダムアクセスメモリ。
【請求項３９】
前記記憶素子は、磁気抵抗効果素子であることを特徴とする請求項３７記載の磁気ランダムアクセスメモリ。
【請求項４０】
前記記憶素子は、磁気抵抗効果素子のトンネルバリアの破壊の有無によりデータを記憶するアンチヒューズであることを特徴とする請求項３７記載の磁気ランダムアクセスメモリ。
【請求項４１】
前記第１及び第２設定データを前記アンチヒューズに電気的にプログラムするための回路を有することを特徴とする請求項４０記載の磁気ランダムアクセスメモリ。
【請求項４２】
前記磁気抵抗効果素子は、容易軸と困難軸を有し、前記容易軸は、前記第１書き込み線が延びる方向に平行で、前記困難軸は、前記第２書き込み線が延びる方向に平行であることを特徴とする請求項１７記載の磁気ランダムアクセスメモリ。
【請求項４３】
前記第１書き込み線は、書き込みワード線であり、前記第２書き込み線は、書き込みビット線であることを特徴とする請求項４２記載の磁気ランダムアクセスメモリ。
【請求項４４】
前記磁気抵抗効果素子は、２つの強磁性層と、前記２つの強磁性層の間に配置されるトンネルバリア層とを有するトンネル磁気抵抗効果素子であることを特徴とする請求項１７記載の磁気ランダムアクセスメモリ。
【請求項４５】
互いに交差する複数の第１及び第２書き込み線と、前記複数の第１及び第２書き込み線の交差点に配置される複数の磁気抵抗効果素子と、前記複数の第１書き込み線に対応した複数の第１ドライバと、前記複数の第２書き込み線に対応した複数の第２ドライバと、前記複数の第１書き込み線に流れる第１書き込み電流を制御するための第１設定データ及び前記複数の第２書き込み線に流れる第２書き込み電流を制御するための第２設定データが登録される設定回路とを具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項４６】
前記第１設定データは、前記第１書き込み電流の電流波形を、前記複数の第１書き込み線の各々に対して独立に制御するデータであり、前記第２設定データは、前記第２書き込み電流の電流波形を、前記複数の第２書き込み線の各々に対して独立に制御するデータであることを特徴とする請求項４５記載の磁気ランダムアクセスメモリ。
【請求項４７】
前記第２書き込み電流の向きは、前記磁気抵抗効果素子に対する書き込みデータの値に応じて変化し、前記第２書き込み電流の電流波形は、前記第２書き込み電流の向きに対して、独立に制御されることを特徴とする請求項４５記載の磁気ランダムアクセスメモリ。
【請求項４８】
前記複数の第１書き込み線、前記複数の第２書き込み線、前記複数の磁気抵抗効果素子、前記複数の第１ドライバ、及び、前記複数の第２ドライバにより、１つのセルアレイユニットが構成される場合に、複数のセルアレイユニットは、半導体基板上に積み重ねられ、かつ、前記設定回路は、前記複数のセルアレイユニットに共有されることを特徴とする請求項４５記載の磁気ランダムアクセスメモリ。
【請求項４９】
前記複数の第１書き込み線、前記複数の第２書き込み線、前記複数の磁気抵抗効果素子、前記複数の第１ドライバ、前記複数の第２ドライバ、及び、前記設定回路により、１つのセルアレイユニットが構成される場合に、複数のセルアレイユニットは、半導体基板上に積み重ねられることを特徴とする請求項４５記載の磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トンネル型磁気抵抗（Ｔｕｎｎｅｌｉｎｇ　Ｍａｇｎｅｔｏ　Ｒｅｓｉｓｔｉｖｅ）効果により“１”，“０”−情報を記憶するＴＭＲ素子を利用してメモリセルを構成した磁気ランダムアクセスメモリ（ＭＲＡＭ：　Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、Ｒｏｙ　Ｓｃｈｅｕｅｒｌｅｉｎ　ｅｔ．ａｌ．によって提案されたトンネル型磁気抵抗（Ｔｕｎｎｅｌｉｎｇ　Ｍａｇｎｅｔｏ　Ｒｅｓｉｓｔｉｖｅ：　以後、ＴＭＲと表記する。）　効果を利用したメモリがある（例えば、ＩＳＳＣＣ２０００　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　ｐ．１２８「Ａ　１０ｎｓ　Ｒｅａｄ　ａｎｄ　Ｗｒｉｔｅ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｓｉｎｇ　ａ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　ａｎｄ　ＦＥＴ　Ｓｗｉｔｃｈ　ｉｎ　ｅａｃｈ　Ｃｅｌｌ」を参照）。
【０００３】
磁気ランダムアクセスメモリは、ＴＭＲ素子により“１”，“０”−情報を記憶する。ＴＭＲ素子は、図４１に示すように、２つの磁性層（強磁性層）により絶縁層（トンネルバリア）を挟んだ構造を有する。ＴＭＲ素子に記憶される情報は、２つの磁性層のスピンの向きが平行か又は反平行かによって判断される。
【０００４】
ここで、図４２に示すように、平行とは、２つの磁性層のスピンの向き（磁化の方向）が同じであることを意味し、反平行とは、２つの磁性層のスピンの向きが逆向きであることを意味する（矢印の向きがスピンの向きを示している。）。
【０００５】
なお、通常、２つの磁性層の一方側には、反強磁性層が配置される。反強磁性層は、一方側の磁性層のスピンの向きを固定し、他方側のスピンの向きのみを変えることにより情報を容易に書き換えるための部材である。
【０００６】
スピンの向きが固定された磁性層は、固定層又はピン層と呼ばれる。また、書き込みデータに応じて、スピンの向きを自由に変えることができる磁性層は、自由層又は記憶層と呼ばれる。
【０００７】
図４２に示すように、２つの磁性層のスピンの向きが平行となった場合、これら２つの磁性層に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も低くなる。この状態が“１”−状態である。また、２つの磁性層のスピンの向きが反平行となった場合、これら２つの磁性層に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も高くなる。この状態が“０”−状態である。
【０００８】
次に、図４３を参照しつつ、ＴＭＲ素子に対する書き込み動作原理について簡単に説明する。
【０００９】
ＴＭＲ素子は、互いに交差する書き込みワード線と書き込みビット線との交点に配置される。そして、書き込みは、書き込みワード線と書き込みビット線に電流を流し、両配線に流れる電流により作られる合成磁界を用いて、ＴＭＲ素子のスピンの向きを平行又は反平行にすることにより達成される。
【００１０】
例えば、ＴＭＲ素子の磁化容易軸がＸ方向であり、Ｘ方向に書き込みワード線が延び、Ｘ方向に直交するＹ方向に書き込みビットが延びている場合、書き込み時には、書き込みワード線に、一方向に向かう電流を流し、書き込みビット線に、書き込みデータに応じて、一方向又は他方向に向かう電流を流す。
【００１１】
書き込みビット線に一方向に向かう電流を流すとき、ＴＭＲ素子のスピンの向きは、平行（“１”−状態）となる。一方、書き込みビット線に他方向に向かう電流を流すとき、ＴＭＲ素子のスピンの向きは、反平行（“０”−状態）となる。
【００１２】
ＴＭＲ素子のスピンの向きが変わるしくみは、次の通りである。
【００１３】
図４４のＴＭＲ曲線に示すように、ＴＭＲ素子の長辺（Ｅａｓｙ−Ａｘｉｓ）方向に磁界Ｈｙをかけると、ＴＭＲ素子の抵抗値は、例えば、１７％程度変化する。この変化率、即ち、変化の前後の抵抗値の比は、ＭＲ比と呼ばれる。
【００１４】
なお、ＭＲ比は、磁性層の性質により変化する。現在では、ＭＲ比が５０％程度のＴＭＲ素子も得られている。
【００１５】
ＴＭＲ素子には、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｙとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｘとの合成磁界がかかる。図４５の実線に示すように、Ｈａｒｄ−Ａｘｉｓ方向の磁界Ｈｘの強さによって、ＴＭＲ素子の抵抗値を変えるために必要なＥａｓｙ−Ａｘｉｓ方向の磁界Ｈｙの強さも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線及び選択されたデータ選択線の交点に存在するＴＭＲ素子のみにデータを書き込むことができる。
【００１６】
この様子をさらに図４５のアステロイド曲線を用いて説明する。
ＴＭＲ素子のアステロイド曲線は、例えば、図４５の実線で示すようになる。書き込み時の磁界Ｈｘの向きは、一定であり、書き込みデータは、磁界Ｈｙの向きにより決定される。
【００１７】
例えば、ＴＭＲ素子の自由層の磁化の向きが図４５内において下向きの場合に、Ｅａｓｙ−Ａｘｉｓ方向の磁界（上向き）ＨｙとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｘとの合成磁界の強さを示す点がアステロイド曲線（実線）の外側（例えば、黒丸の位置）にあれば、ＴＭＲ素子の自由層の磁化の向きを反転（下向き→上向き）させることができる。
【００１８】
逆に、例えば、ＴＭＲ素子の自由層の磁化の向きが図４５内において上向きの場合に、Ｅａｓｙ−Ａｘｉｓ方向の磁界（下向き）ＨｙとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｘとの合成磁界の強さを示す点がアステロイド曲線（実線）の内側（例えば、白丸の位置）にあれば、ＴＭＲ素子の自由層の磁化の向きを反転させることができない。
【００１９】
つまり、言い方を変えれば、Ｅａｓｙ−Ａｘｉｓ方向の磁界Ｈｙの強さとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｘの強さを変え、合成磁界の強さのＨｘ−Ｈｙ平面内における位置を変えることにより、ＴＭＲ素子に対するデータの書き込みを制御することができる。
【００２０】
なお、読み出しは、選択されたＴＭＲ素子に電流を流し、そのＴＭＲ素子の抵抗値を検出することにより容易に行うことができる。
【００２１】
例えば、ＴＭＲ素子に直列にスイッチ素子を接続し、選択された読み出しワード線に接続されるスイッチ素子のみをオン状態として電流経路を作る。その結果、選択されたＴＭＲ素子のみに電流が流れるため、そのＴＭＲ素子のデータを読み出すことができる。
【００２２】
【発明が解決しようとする課題】
磁気ランダムアクセスメモリにおいては、上述のように、データ書き込みは、例えば、書き込みワード線と書き込みビット線に、それぞれ、書き込み電流を流し、これにより発生する合成磁界をＴＭＲ素子に作用させることにより行う。
【００２３】
ここで、書き込み動作に関しては、ＴＭＲ素子に常に正確に書き込みデータを書き込むこと、即ち、書き込み特性の安定化が要求される。書き込み特性の安定化は、特に、ＴＭＲ素子に記憶されているデータ（ＴＭＲ素子の状態）と書き込みデータとが異なる場合に重要となる。つまり、このような場合には、ＴＭＲ素子の記憶層の磁化状態（スピンの向き）を安定して反転させなければならない。
【００２４】
図４５に示すように、アステロイド曲線がＸ軸及びＹ軸に対して対称の形を有している場合には、ＴＭＲ素子の自由層（記憶層）の磁化の向きは、反転方向（上向き、下向き）にかかわらず、磁化反転に必要な一定の合成磁界により反転させることができる。
【００２５】
しかし、例えば、製造される全てのチップ（同一又は異なるウェハから採取されるもの）、１チップ内の全てのメモリセルアレイ（ブロック）、又は、メモリセルアレイ内の全てのＴＭＲ素子に対して、ＴＭＲ素子のアステロイド曲線を同じにする、即ち、Ｘ軸及びＹ軸に対して対称の形にすることは、現実的に不可能である。
【００２６】
実際は、ＴＭＲ素子のアステロイド曲線は、例えば、図４６乃至図４９に示すように、チップごと、メモリセルアレイごと、ワード線／ビット線ごと、又は、ＴＭＲ素子ごとに、互いに異なっている（Ｘ軸及びＹ軸に対して非対称の形を有している）。
【００２７】
この場合、磁化反転に使用する合成磁界Ｈｘ＋Ｈｙの強さが一定であると仮定すると、磁化の向きの反転方向によっては、合成磁界Ｈｘ＋Ｈｙの強さがアステロイド曲線の外側まで達することができず、ＴＭＲ素子の磁化の向きを反転させることができない場合が生じる。
【００２８】
ＴＭＲ素子のアステロイド曲線がＸ軸及びＹ軸に対して非対称となる原因としては、製造プロセスにおける種々のばらつきが考えられる。その具体例として、以下のものがある。
【００２９】
▲１▼　ＴＭＲ素子の形状
設計上は、全てのＴＭＲ素子が同じ形状であったとしても、実際には、製造ばらつきにより、ＴＭＲ素子の形状は、微妙に異なるものとなる。
【００３０】
ＴＭＲ素子の形状は、磁区の大きさや、反磁界（磁性体内で発生する磁界で、かつ、外部磁界の向きに対して逆向きの磁界）の強さを決定するため、ＴＭＲ素子の形状が異なるということは、ＴＭＲ素子ごとに、磁区の大きさや反磁界の強さが異なることを意味する。つまり、ＴＭＲ素子の磁化の向きを反転させるために必要な磁界の強さが、ＴＭＲ素子ごとに異なり、ＴＭＲ素子のアステロイド曲線がＸ軸及びＹ軸に対して非対称となる。
【００３１】
▲２▼　ＴＭＲ素子の磁性層の厚さ／組成
ＴＭＲ素子の磁性層（自由層、固定層）の厚さが増えると、磁化の向きを反転させるために必要な磁界の強さも大きくなる。つまり、ＴＭＲ素子の磁性層の厚さのばらつきは、ＴＭＲ素子のアステロイド曲線がＸ軸及びＹ軸に対して非対称となる原因となる。
【００３２】
ＴＭＲ素子の自由層（記憶層）を構成する磁性材料としては、鉄族（Ｆｅ，Ｎｉ，Ｃｏなど）からなる合金を使用することが一般的であるが、合金には、組成ばらつきが存在する可能性がある。
【００３３】
ＴＭＲ素子の自由層を構成する合金に組成ばらつきが存在すると、ＴＭＲ素子ごとに、飽和磁化が異なってしまう。また、ＴＭＲ素子の自由層を構成する合金は、多結晶構造となるのが一般的であるが、結晶軸の磁気異方性が大きくなると、全てのＴＭＲ素子のアステロイド曲線をＸ軸及びＹ軸に対して対称とすることは、非常に困難となる。
【００３４】
なお、仮に、全てのＴＭＲ素子のアステロイド曲線がＸ軸及びＹ軸に対して対称であったとしても、書き込み線とＴＭＲ素子との位置関係がずれた場合には、書き込み不能、即ち、ＴＭＲ素子に必要な合成磁界を与えても、ＴＭＲ素子の自由層の磁化の向きが反転しない場合がある。
【００３５】
即ち、設計段階において、理想的なＴＭＲ素子の形状及び理想的な書き込み線とＴＭＲ素子との位置関係に基づいて、磁化の向きの反転に必要な磁界を発生させる書き込み電流の最小値を求めたとしても、製造段階において、マスクの合せずれにより、書き込み線とＴＭＲ素子との位置関係などがずれた場合には、書き込み不能となることがある。
【００３６】
このように、従来の磁気ランダムアクセスメモリにおいては、製造時に発生するＴＭＲ素子の形状のばらつきや、ＴＭＲ素子の厚さ／組成のばらつきなどにより、アステロイド曲線がＸ軸及びＹ軸に対して対称とならないＴＭＲ素子が発生し、また、アステロイド曲線がＸ軸及びＹ軸に対して対称であっても、書き込み線とＴＭＲ素子との位置関係などがずれることにより、書き込み不能となる場合があった。このような現象は、特に、磁気ランダムアクセスメモリの開発当初において度々発生していた。
【００３７】
本発明は、このような問題を解決するためになされたもので、その目的は、ＴＭＲ素子の書き込み特性のばらつきに起因する書き込み不能という現象を、書き込み電流の大きさ（書き込み磁界の強さ）を制御することで、チップごと、メモリセルアレイごと、ワード線／ビット線ごと、又は、ＴＭＲ素子ごとに、なくすことができる高信頼性、高歩留り及び低価格の磁気ランダムアクセスメモリを提供することにある。
【００３８】
【課題を解決するための手段】
（１）　　本発明の磁気ランダムアクセスメモリの書き込み方法は、困難軸及び容易軸を有する磁気抵抗効果素子の書き込み特性をテストし、前記書き込み特性に基づいて、前記磁気抵抗効果素子の磁化反転に必要な前記困難軸方向の磁界を発生させる第１書き込み電流の値、及び、前記容易軸方向の磁界を発生させる第２書き込み電流の値をそれぞれ独立に決定し、前記第１及び第２書き込み電流の値を設定データとしてプログラミングし、前記設定データに基づいて、前記第１及び第２書き込み電流を生成することにより、前記磁気抵抗効果素子に対してデータの書き込みを実行する、という一連のステップを備える。
【００３９】
前記書き込み特性のテストは、前記困難軸方向及び前記容易軸方向の磁界の強さを独立に変化させたときの前記磁気抵抗効果素子の磁化反転の有無を確認することにより行う。
【００４０】
前記困難軸方向及び前記容易軸方向の磁界の強さは、それぞれ入力データに基づいて独立に変化させる。
【００４１】
前記第１及び第２書き込み電流の値は、チップごと、又は、メモリセルアレイごとに決定される。
【００４２】
前記第１書き込み電流の値は、前記容易軸方向に延びる書き込み線ごとに決定され、前記第２書き込み電流の値は、前記困難軸方向に延びる書き込み線ごとに決定される。
【００４３】
前記磁気抵抗効果素子の書き込み特性は、アステロイド曲線により把握する。前記アステロイド曲線が前記困難軸方向にずれている場合には、前記第１書き込み電流の値を設計値から変化させる。前記アステロイド曲線が前記困難軸方向にずれている場合には、前記第１及び第２書き込み電流の値をそれぞれ設計値から変化させてもよい。
【００４４】
前記アステロイド曲線が前記容易軸方向にずれている場合には、前記第２書き込み電流の値を設計値から変化させる。前記アステロイド曲線が前記容易軸方向にずれている場合には、前記第１及び第２書き込み電流の値をそれぞれ設計値から変化させてもよい。
【００４５】
前記第１及び第２書き込み電流の値は、互いに異なっていても、等しくなっていてもよい。
【００４６】
前記第１書き込み電流の向きは、一定である。
【００４７】
前記第２書き込み電流の向きは、前記磁気抵抗効果素子に対する書き込みデータの値を決定する。前記第２書き込み電流の値は、前記第２書き込み電流の向きに対して、独立に制御される。
【００４８】
（２）　　本発明の磁気ランダムアクセスメモリは、互いに交差する第１及び第２書き込み線と、前記第１及び第２書き込み線の交差点に配置される磁気抵抗効果素子と、前記第１書き込み線に第１書き込み電流を供給するための第１ドライバと、前記第２書き込み線に第２書き込み電流を供給するための第２ドライバと、前記第１書き込み電流の電流波形を制御するための第１設定データ及び前記第２書き込み電流の電流波形を制御するための第２設定データが登録される設定回路とを備える。
【００４９】
前記第１ドライバは、前記第１設定データ又はこれをデコードしたデータにより制御され、前記第２ドライバは、前記第２設定データ又はこれをデコードしたデータにより制御される。
【００５０】
前記第１及び第２書き込み電流の電流波形は、チップごと、又は、メモリセルアレイごとに決定される。
【００５１】
前記第１書き込み電流の電流波形は、前記第１書き込み線に固有に決定され、前記第２書き込み電流の電流波形は、前記第２書き込み線に固有に決定されていてもよい。
【００５２】
本発明の磁気ランダムアクセスメモリは、さらに、前記第１書き込み電流を吸収する第１シンカーと、前記第２書き込み電流を吸収する第２シンカーとを備える。前記第１シンカーの動作は、前記第１ドライバの動作が終了してから一定期間が経過した後に終了する。
【００５３】
前記第２シンカーの動作は、前記第２ドライバの動作が終了してから一定期間が経過した後に終了する。
【００５４】
前記第１設定データは、前記第１書き込み線に対する前記第１書き込み電流の値を決定するデータである。前記第２設定データは、前記第２書き込み線に対する前記第２書き込み電流の値を決定するデータである。
【００５５】
前記第１書き込み電流の向きは、前記磁気抵抗効果素子に対する書き込みデータの値によらず、一定である。前記第２書き込み電流の向きは、前記磁気抵抗効果素子に対する書き込みデータの値に応じて変化する。
【００５６】
前記第２書き込み電流の電流波形は、前記第２書き込み電流の向きに対して、独立に制御される。
【００５７】
前記第１ドライバは、複数の電流供給源を有し、前記第１設定データは、前記複数の電流供給源の動作を制御するためのデータである。前記複数の電流供給源の電流供給能力は、互いに等しくても、異なっていてもよい。
【００５８】
前記第２ドライバは、複数の電流供給源を有し、前記第２設定データは、前記複数の電流供給源の動作を制御するためのデータである。前記複数の電流供給源の電流供給能力は、互いに等しくても、異なっていてもよい。
【００５９】
前記設定回路は、通常動作時に、前記第１及び第２設定データを出力する出力回路と、テスト動作時に、前記第１及び第２書き込み電流を制御する第１及び第２テストデータを転送する転送回路とを有する。
【００６０】
前記設定回路は、前記第１及び第２設定データを半永久的に記憶するための記憶素子を有している。前記記憶素子は、レーザ溶断型ヒューズ、磁気抵抗効果素子、又は、磁気抵抗効果素子のトンネルバリアの破壊の有無によりデータを記憶するアンチヒューズである。
【００６１】
本発明の磁気ランダムアクセスメモリは、さらに、前記第１及び第２設定データを前記アンチヒューズに電気的にプログラムするための回路を有する。
【００６２】
前記磁気抵抗効果素子は、容易軸と困難軸を有し、前記容易軸は、前記第１書き込み線が延びる方向に平行で、前記困難軸は、前記第２書き込み線が延びる方向に平行である。前記第１書き込み線は、書き込みワード線であり、前記第２書き込み線は、書き込みビット線である。
【００６３】
前記磁気抵抗効果素子は、２つの強磁性層と、前記２つの強磁性層の間に配置されるトンネルバリア層とを有するトンネル磁気抵抗効果素子である。
【００６４】
本発明の磁気ランダムアクセスメモリは、互いに交差する複数の第１及び第２書き込み線と、前記複数の第１及び第２書き込み線の交差点に配置される複数の磁気抵抗効果素子と、前記複数の第１書き込み線に対応した複数の第１ドライバと、前記複数の第２書き込み線に対応した複数の第２ドライバと、前記複数の第１書き込み線に流れる第１書き込み電流を制御するための第１設定データ及び前記複数の第２書き込み線に流れる第２書き込み電流を制御するための第２設定データが登録される設定回路とを備える。
【００６５】
前記第１設定データは、前記第１書き込み電流の電流波形を、前記複数の第１書き込み線の各々に対して独立に制御するデータであり、前記第２設定データは、前記第２書き込み電流の電流波形を、前記複数の第２書き込み線の各々に対して独立に制御するデータである。
【００６６】
前記第２書き込み電流の向きは、前記磁気抵抗効果素子に対する書き込みデータの値に応じて変化し、前記第２書き込み電流の電流波形は、前記第２書き込み電流の向きに対して、独立に制御される。
【００６７】
前記複数の第１書き込み線、前記複数の第２書き込み線、前記複数の磁気抵抗効果素子、前記複数の第１ドライバ、及び、前記複数の第２ドライバにより、１つのセルアレイユニットが構成される場合に、複数のセルアレイユニットは、半導体基板上に積み重ねられ、かつ、前記設定回路は、前記複数のセルアレイユニットに共有される。
【００６８】
前記複数の第１書き込み線、前記複数の第２書き込み線、前記複数の磁気抵抗効果素子、前記複数の第１ドライバ、前記複数の第２ドライバ、及び、前記設定回路により、１つのセルアレイユニットが構成される場合に、複数のセルアレイユニットは、半導体基板上に積み重ねられる。
【００６９】
【発明の実施の形態】
以下、図面を参照しながら、本発明の磁気ランダムアクセスメモリの例について詳細に説明する。
【００７０】
１．　書き込み原理（ＴＭＲ素子に対する磁界の印加方法）
まず、本発明の磁気ランダムアクセスメモリの書き込み原理、即ち、ＴＭＲ素子（ＭＴＪ）に対する磁界Ｈｘ，Ｈｙの印加方法について説明する。
【００７１】
本発明に関わる書き込み原理では、まず、ＴＭＲ素子のアステロイド曲線のずれ（Ｘ軸又はＹ軸に対する非対称性）のパターンを認識し、この後、そのアステロイド曲線（書き込み特性）のずれのパターンに応じて、書き込みワード／ビット線に流す書き込み電流の大きさ、即ち、磁界Ｈｘ，Ｈｙの強さを決定する。
【００７２】
（１）　　原理１
本例の書き込み原理は、ＴＭＲ素子のアステロイド曲線がＨａｒｄ−Ａｘｉｓ方向にシフトしている場合を前提とする。
【００７３】
▲１▼　例１
まず、図１に示すように、理想的なアステロイド曲線（破線）に基づいて決定された磁化反転に必要な合成磁界を、Ｈ１＋Ｈ２とする。Ｈ１は、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）方向の磁界であり、Ｈ２は、Ｙ軸（Ｅａｓｙ−Ａｘｉｓ）方向の磁界である。この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【００７４】
なお、理想的なアステロイド曲線とは、Ｘ軸及びＹ軸に対して対称の形を有するアステロイド曲線のことをいうものとする（以下、全ての例において同じ）。
【００７５】
また、例１では、図１に示すように、実際に製造された磁気ランダムアクセスメモリのＴＭＲ素子のアステロイド曲線（実線）は、理想的なアステロイド曲線に対して、Ｈａｒｄ−Ａｘｉｓ方向の磁界の向きと同じ側にシフトしているものとし、かつ、そのシフト量（オフセット量）は、磁界の強さに換算して、Ｈｏとする。
【００７６】
この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、実際のアステロイド曲線（実線）の内側に位置することになるため、書き込み時、ＴＭＲ素子に、合成磁界Ｈ１＋Ｈ２を与えても、そのＴＭＲ素子の自由層（記憶層）の磁化の向きは、反転せず、結果として、書き込み不能の状態となる。
【００７７】
そこで、例１では、書き込み時、Ｈａｒｄ−Ａｘｉｓ方向の磁界Ｈ１に、アステロイド曲線のずれに起因して発生したオフセット量Ｈｏを加算し、（Ｈ１＋Ｈｏ）を、Ｈａｒｄ−Ａｘｉｓ方向の磁界として、ＴＭＲ素子に作用させる。
【００７８】
この場合、合成磁界（Ｈ１＋Ｈｏ）＋Ｈ２の強さを示す点は、実際のアステロイド曲線（実線）の外側に位置することになるため、ＴＭＲ素子の自由層（記憶層）の磁化の向きを、反転させることができる。
【００７９】
なお、Ｈａｒｄ−Ａｘｉｓ方向の磁界（Ｈ１＋Ｈｏ）は、Ｅａｓｙ−Ａｘｉｓ方向に延びる書き込みワード線に流れる書き込み電流（向きは一定）の値を所定量だけ増加させれば、容易に発生させることができる。
【００８０】
この動作原理を実行するための回路方式については、後に詳述する。
【００８１】
このように、本例の書き込み原理では、ＴＭＲ素子のアステロイド曲線が理想の位置からずれ、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）又はＹ軸（Ｅａｓｙ−Ａｘｉｓ）に対して対称でなくなった場合に、そのずれた方向（本例では、Ｈａｒｄ−Ａｘｉｓ方向）の磁界の強さを制御することにより、理想的なアステロイド曲線と実際のアステロイド曲線とのオフセットをキャンセルしている。
【００８２】
その結果、書き込み時に書き込み不能となる事態を回避でき、書き込み動作の信頼性を向上できる。
【００８３】
▲２▼　例２
例１では、アステロイド曲線がずれた方向（Ｈａｒｄ−Ａｘｉｓ方向）の磁界の強さのみをそのオフセット量に応じて制御する。これに対し、例２では、アステロイド曲線がずれた方向（Ｈａｒｄ−Ａｘｉｓ方向）によらず、そのオフセット量に応じて、Ｈａｒｄ−Ａｘｉｓ方向及びＥａｓｙ−Ａｘｉｓ方向の磁界の強さをそれぞれ制御し、書き込み動作の信頼性を向上させる技術を提案する。
【００８４】
まず、図２に示すように、理想的なアステロイド曲線（破線）に基づいて決定された磁化反転に必要な合成磁界を、Ｈ１＋Ｈ２とする。Ｈ１は、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）方向の磁界であり、Ｈ２は、Ｙ軸（Ｅａｓｙ−Ａｘｉｓ）方向の磁界である。この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【００８５】
また、例２では、図２に示すように、実際に製造された磁気ランダムアクセスメモリのＴＭＲ素子のアステロイド曲線（実線）は、理想的なアステロイド曲線に対して、Ｈａｒｄ−Ａｘｉｓ方向の磁界の向きと同じ側にシフトしているものとし、かつ、そのシフト量（オフセット量）は、磁界の強さに換算して、Ｈｏとする。
【００８６】
この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、実際のアステロイド曲線（実線）の内側に位置することになるため、書き込み時、ＴＭＲ素子に、合成磁界Ｈ１＋Ｈ２を与えても、そのＴＭＲ素子の自由層（記憶層）の磁化の向きは、反転せず、書き込み不能の状態となる。
【００８７】
そこで、例２では、書き込み時、Ｈａｒｄ−Ａｘｉｓ方向の磁界Ｈ１に、アステロイド曲線のずれに起因して発生したオフセット量Ｈｏのうちの一部Ｈ３（例えば、Ｈｏ／２）を加算し、（Ｈ１＋Ｈ３）を、Ｈａｒｄ−Ａｘｉｓ方向の磁界として、ＴＭＲ素子に作用させる。また、Ｅａｓｙ−Ａｘｉｓ方向の磁界Ｈ２に、オフセット量Ｈｏのうちの一部Ｈ４（例えば、Ｈｏ／２）を加算し、（Ｈ２＋Ｈ４）を、Ｅａｓｙ−Ａｘｉｓ方向の磁界として、ＴＭＲ素子に作用させる。
【００８８】
この場合、合成磁界（Ｈ１＋Ｈ３）＋（Ｈ２＋Ｈ４）の強さを示す点は、実際のアステロイド曲線（実線）の外側に位置することになるため、ＴＭＲ素子の自由層（記憶層）の磁化の向きを、反転させることができる。
【００８９】
なお、Ｈａｒｄ−Ａｘｉｓ方向の磁界（Ｈ１＋Ｈ３）は、Ｅａｓｙ−Ａｘｉｓ方向に延びる書き込みワード線に流れる書き込み電流（向きは一定）の値を所定量だけ増加させれば、容易に発生させることができる。
【００９０】
また、Ｅａｓｙ−Ａｘｉｓ方向の磁界（Ｈ２＋Ｈ４）は、Ｈａｒｄ−Ａｘｉｓ方向に延びる書き込みビット線に流れる書き込み電流（書き込みデータに応じて向きが変わる）の値を所定量だけ増加させれば、容易に発生させることができる。
【００９１】
この動作原理を実行するための回路方式については、後に詳述する。
【００９２】
このように、本例の書き込み原理では、ＴＭＲ素子のアステロイド曲線が理想の位置からずれ、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）又はＹ軸（Ｅａｓｙ−Ａｘｉｓ）に対して対称でなくなった場合に、そのずれた方向（本例では、Ｈａｒｄ−Ａｘｉｓ方向）によらず、Ｈａｒｄ−Ａｘｉｓ方向及びＥａｓｙ−Ａｘｉｓ方向の磁界の強さをそれぞれ制御し、書き込み動作の信頼性を向上させている。
【００９３】
従って、選択された書き込みワード線に沿って配置される非選択のＴＭＲ素子に対する誤書き込みの懸念を減らすことができる。
【００９４】
即ち、磁気ランダムアクセスメモリのメモリセルアレイでは、選択されたＴＭＲ素子のみならず、非選択の複数のＴＭＲ素子が、選択された書き込みワード線に沿って配置される。
【００９５】
この場合、理想的なアステロイド曲線と実際のアステロイド曲線とのオフセットをキャンセルするために、書き込みワード線に流れる書き込み電流のみを増やすと、その増加量も多くなり、選択された書き込みワード線に沿って配置される非選択のＴＭＲ素子に対する誤書き込みの懸念が生じる。
【００９６】
そこで、アステロイド曲線がずれた方向（Ｈａｒｄ−Ａｘｉｓ方向）によらず、Ｈａｒｄ−Ａｘｉｓ方向及びＥａｓｙ−Ａｘｉｓ方向の磁界の強さをそれぞれ制御するようにすれば、書き込みビット線に流れる書き込み電流を増やした分だけ、書き込みワード線に流す書き込み電流の増加分を減らすことができる。
【００９７】
つまり、選択された書き込みワード線に沿って配置される非選択のＴＭＲ素子に対する誤書き込みの懸念を減らすことができる。
【００９８】
なお、選択された書き込みワード線に沿って配置される非選択のＴＭＲ素子に対する誤書き込みの懸念、及び、選択された書き込みビット線に沿って配置される非選択のＴＭＲ素子に対する誤書き込みの懸念を最大限に減らすためには、Ｈ３＝Ｈ４にするのがよい（例えば、Ｈ１＝Ｈ２，Ｈ３＝Ｈ４＝Ｈｏ／２）。
【００９９】
▲３▼　例３
例３は、例１と比べると、ＴＭＲ素子のアステロイド曲線が、理想的なアステロイド曲線に対して、Ｈａｒｄ−Ａｘｉｓ方向の磁界の向きと反対側にシフトしている点が異なっている。
【０１００】
まず、図３に示すように、理想的なアステロイド曲線（破線）に基づいて決定された磁化反転に必要な合成磁界を、Ｈ１＋Ｈ２とする。Ｈ１は、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）方向の磁界であり、Ｈ２は、Ｙ軸（Ｅａｓｙ−Ａｘｉｓ）方向の磁界である。この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【０１０１】
また、例３では、図３に示すように、実際に製造された磁気ランダムアクセスメモリのＴＭＲ素子のアステロイド曲線（実線）は、理想的なアステロイド曲線に対して、Ｈａｒｄ−Ａｘｉｓ方向の磁界の向きと反対側にシフトしているものとし、かつ、そのシフト量（オフセット量）は、磁界の強さに換算して、Ｈｏとする。
【０１０２】
この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、実際のアステロイド曲線（実線）からその外側に大きく離れることになる。つまり、ＴＭＲ素子の自由層（記憶層）の磁化の向きを反転させるための合成磁界Ｈ１＋Ｈ２の値が大き過ぎるため、非選択のＴＭＲ素子に対する誤書き込みの懸念が生じる。
【０１０３】
そこで、例３では、書き込み時、Ｈａｒｄ−Ａｘｉｓ方向の磁界Ｈ１から、アステロイド曲線のずれに起因して発生したオフセット量Ｈｏを減算し、（Ｈ１−Ｈｏ）を、Ｈａｒｄ−Ａｘｉｓ方向の磁界として、ＴＭＲ素子に作用させる。
【０１０４】
この場合、合成磁界（Ｈ１−Ｈｏ）＋Ｈ２の強さを示す点は、実際のアステロイド曲線（実線）の近傍で、その外側に位置することになるため、非選択のＴＭＲ素子に対する誤書き込みなく、選択されたＴＭＲ素子の自由層（記憶層）の磁化の向きのみを、反転させることができる。
【０１０５】
なお、Ｈａｒｄ−Ａｘｉｓ方向の磁界（Ｈ１−Ｈｏ）は、Ｅａｓｙ−Ａｘｉｓ方向に延びる書き込みワード線に流れる書き込み電流（向きは一定）の値を所定量だけ減少させれば、容易に発生させることができる。
【０１０６】
この動作原理を実行するための回路方式については、後に詳述する。
【０１０７】
このように、本例の書き込み原理では、ＴＭＲ素子のアステロイド曲線が理想の位置からずれ、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）又はＹ軸（Ｅａｓｙ−Ａｘｉｓ）に対して対称でなくなった場合に、そのずれた方向（本例では、Ｈａｒｄ−Ａｘｉｓ方向）の磁界の強さを制御することにより、理想的なアステロイド曲線と実際のアステロイド曲線とのオフセットをキャンセルしている。
【０１０８】
その結果、書き込み時に書き込み不能となる事態を回避でき、書き込み動作の信頼性を向上できる。
【０１０９】
▲４▼　例４
例１と例３の関係と同様に、例３に対して例４を提案する。
【０１１０】
例４では、アステロイド曲線がずれた方向（Ｈａｒｄ−Ａｘｉｓ方向）によらず、そのオフセット量に応じて、Ｈａｒｄ−Ａｘｉｓ方向及びＥａｓｙ−Ａｘｉｓ方向の磁界の強さをそれぞれ制御し、書き込み動作の信頼性を向上させる。
【０１１１】
まず、図４に示すように、理想的なアステロイド曲線（破線）に基づいて決定された磁化反転に必要な合成磁界を、Ｈ１＋Ｈ２とする。Ｈ１は、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）方向の磁界であり、Ｈ２は、Ｙ軸（Ｅａｓｙ−Ａｘｉｓ）方向の磁界である。この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【０１１２】
また、例４では、図４に示すように、実際に製造された磁気ランダムアクセスメモリのＴＭＲ素子のアステロイド曲線（実線）は、理想的なアステロイド曲線に対して、Ｈａｒｄ−Ａｘｉｓ方向の磁界の向きと反対側にシフトしているものとし、かつ、そのシフト量（オフセット量）は、磁界の強さに換算して、Ｈｏとする。
【０１１３】
この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、実際のアステロイド曲線（実線）からその外側に大きく離れることになる。つまり、ＴＭＲ素子の自由層（記憶層）の磁化の向きを反転させるための合成磁界Ｈ１＋Ｈ２の値が大き過ぎるため、非選択のＴＭＲ素子に対する誤書き込みの懸念が生じる。
【０１１４】
そこで、例４では、書き込み時、Ｈａｒｄ−Ａｘｉｓ方向の磁界Ｈ１から、アステロイド曲線のずれに起因して発生したオフセット量Ｈｏのうちの一部Ｈ３（例えば、Ｈｏ／２）を減算し、（Ｈ１−Ｈ３）を、Ｈａｒｄ−Ａｘｉｓ方向の磁界として、ＴＭＲ素子に作用させる。また、Ｅａｓｙ−Ａｘｉｓ方向の磁界Ｈ２から、オフセット量Ｈｏのうちの一部Ｈ４（例えば、Ｈｏ／２）を減算し、（Ｈ２−Ｈ４）を、Ｅａｓｙ−Ａｘｉｓ方向の磁界として、ＴＭＲ素子に作用させる。
【０１１５】
この場合、合成磁界（Ｈ１−Ｈ３）＋（Ｈ２−Ｈ４）の強さを示す点は、実際のアステロイド曲線（実線）の近傍で、その外側に位置することになるため、非選択のＴＭＲ素子に対する誤書き込みなく、選択されたＴＭＲ素子の自由層（記憶層）の磁化の向きのみを、反転させることができる。
【０１１６】
なお、Ｈａｒｄ−Ａｘｉｓ方向の磁界（Ｈ１−Ｈ３）は、Ｅａｓｙ−Ａｘｉｓ方向に延びる書き込みワード線に流れる書き込み電流（向きは一定）の値を所定量だけ増加させれば、容易に発生させることができる。
【０１１７】
また、Ｅａｓｙ−Ａｘｉｓ方向の磁界（Ｈ２−Ｈ４）は、Ｈａｒｄ−Ａｘｉｓ方向に延びる書き込みビット線に流れる書き込み電流（書き込みデータに応じて向きが変わる）の値を所定量だけ増加させれば、容易に発生させることができる。
【０１１８】
この動作原理を実行するための回路方式については、後に詳述する。
【０１１９】
このように、本例の書き込み原理では、ＴＭＲ素子のアステロイド曲線が理想の位置からずれ、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）又はＹ軸（Ｅａｓｙ−Ａｘｉｓ）に対して対称でなくなった場合に、そのずれた方向（本例では、Ｈａｒｄ−Ａｘｉｓ方向）によらず、Ｈａｒｄ−Ａｘｉｓ方向及びＥａｓｙ−Ａｘｉｓ方向の磁界の強さをそれぞれ制御し、書き込み動作の信頼性を向上させている。
【０１２０】
従って、選択された書き込みワード線に沿って配置される非選択のＴＭＲ素子に対する誤書き込みの懸念を減らすことができる。
【０１２１】
なお、Ｈ１、Ｈ２、Ｈ３及びＨ４の関係については、例えば、Ｈ１＝Ｈ２、Ｈ３＝Ｈ４＝Ｈｏ／２とするのがよい。
【０１２２】
（２）　　原理２
本例の書き込み原理は、ＴＭＲ素子のアステロイド曲線がＥａｓｙ−Ａｘｉｓ方向にシフトしている場合を前提とする。
【０１２３】
▲１▼　例１
まず、図５に示すように、理想的なアステロイド曲線（破線）に基づいて決定された磁化反転に必要な合成磁界を、Ｈ１＋Ｈ２とする。Ｈ１は、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）方向の磁界であり、Ｈ２は、Ｙ軸（Ｅａｓｙ−Ａｘｉｓ）方向の磁界である。この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【０１２４】
なお、理想的なアステロイド曲線とは、Ｘ軸及びＹ軸に対して対称の形を有するアステロイド曲線のことをいうものとする（以下、全ての例において同じ）。
【０１２５】
また、例１では、図５に示すように、実際に製造された磁気ランダムアクセスメモリのＴＭＲ素子のアステロイド曲線（実線）は、理想的なアステロイド曲線に対して、Ｅａｓｙ−Ａｘｉｓ方向の磁界の向き（書き込みデータに応じて異なる）と同じ側にシフトしているものとし、かつ、そのシフト量（オフセット量）は、磁界の強さに換算して、Ｈｏとする。
【０１２６】
この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、実際のアステロイド曲線（実線）の内側に位置することになるため、書き込み時、ＴＭＲ素子に、合成磁界Ｈ１＋Ｈ２を与えても、そのＴＭＲ素子の自由層（記憶層）の磁化の向きは、反転せず、結果として、書き込み不能の状態となる。
【０１２７】
そこで、例１では、書き込み時、Ｅａｓｙ−Ａｘｉｓ方向の磁界Ｈ２に、アステロイド曲線のずれに起因して発生したオフセット量Ｈｏを加算し、（Ｈ２＋Ｈｏ）を、Ｅａｓｙ−Ａｘｉｓ方向の磁界として、ＴＭＲ素子に作用させる。
【０１２８】
この場合、合成磁界Ｈ１＋（Ｈ２＋Ｈｏ）の強さを示す点は、実際のアステロイド曲線（実線）の外側に位置することになるため、ＴＭＲ素子の自由層（記憶層）の磁化の向きを、反転させることができる。
【０１２９】
なお、Ｅａｓｙ−Ａｘｉｓ方向の磁界（Ｈ２＋Ｈｏ）は、Ｈａｒｄ−Ａｘｉｓ方向に延びる書き込みビット線に流れる書き込み電流（書き込みデータに応じて向きが変わる）の値を所定量だけ増加させれば、容易に発生させることができる。
【０１３０】
この動作原理を実行するための回路方式については、後に詳述する。
【０１３１】
このように、本例の書き込み原理では、ＴＭＲ素子のアステロイド曲線が理想の位置からずれ、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）又はＹ軸（Ｅａｓｙ−Ａｘｉｓ）に対して対称でなくなった場合に、そのずれた方向（本例では、Ｅａｓｙ−Ａｘｉｓ方向）の磁界の強さを制御することにより、理想的なアステロイド曲線と実際のアステロイド曲線とのオフセットをキャンセルしている。
【０１３２】
その結果、書き込み時に書き込み不能となる事態を回避でき、書き込み動作の信頼性を向上できる。
【０１３３】
▲２▼　例２
例１では、アステロイド曲線がずれた方向（Ｅａｓｙ−Ａｘｉｓ方向）の磁界の強さのみをそのオフセット量に応じて制御する。これに対し、例２では、アステロイド曲線がずれた方向（Ｅａｓｙ−Ａｘｉｓ方向）によらず、そのオフセット量に応じて、Ｈａｒｄ−Ａｘｉｓ方向及びＥａｓｙ−Ａｘｉｓ方向の磁界の強さをそれぞれ制御し、書き込み動作の信頼性を向上させる。
【０１３４】
まず、図６に示すように、理想的なアステロイド曲線（破線）に基づいて決定された磁化反転に必要な合成磁界を、Ｈ１＋Ｈ２とする。Ｈ１は、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）方向の磁界であり、Ｈ２は、Ｙ軸（Ｅａｓｙ−Ａｘｉｓ）方向の磁界である。この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【０１３５】
また、例２では、図６に示すように、実際に製造された磁気ランダムアクセスメモリのＴＭＲ素子のアステロイド曲線（実線）は、理想的なアステロイド曲線に対して、Ｅａｓｙ−Ａｘｉｓ方向の磁界の向き（書き込みデータに応じて異なる）と同じ側にシフトしているものとし、かつ、そのシフト量（オフセット量）は、磁界の強さに換算して、Ｈｏとする。
【０１３６】
この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、実際のアステロイド曲線（実線）の内側に位置することになるため、書き込み時、ＴＭＲ素子に、合成磁界Ｈ１＋Ｈ２を与えても、そのＴＭＲ素子の自由層（記憶層）の磁化の向きは、反転せず、結果として、書き込み不能の状態となる。
【０１３７】
そこで、例２では、書き込み時、Ｅａｓｙ−Ａｘｉｓ方向の磁界Ｈ２に、アステロイド曲線のずれに起因して発生したオフセット量Ｈｏのうちの一部Ｈ４（例えば、Ｈｏ／２）を加算し、（Ｈ２＋Ｈ４）を、Ｅａｓｙ−Ａｘｉｓ方向の磁界として、ＴＭＲ素子に作用させる。また、Ｈａｒｄ−Ａｘｉｓ方向の磁界Ｈ１に、オフセット量Ｈｏのうちの一部Ｈ３（例えば、Ｈｏ／２）を加算し、（Ｈ１＋Ｈ３）を、Ｈａｒｄ−Ａｘｉｓ方向の磁界として、ＴＭＲ素子に作用させる。
【０１３８】
この場合、合成磁界（Ｈ１＋Ｈ３）＋（Ｈ２＋Ｈ４）の強さを示す点は、実際のアステロイド曲線（実線）の外側に位置することになるため、ＴＭＲ素子の自由層（記憶層）の磁化の向きを、反転させることができる。
【０１３９】
なお、Ｈａｒｄ−Ａｘｉｓ方向の磁界（Ｈ１＋Ｈ３）は、Ｅａｓｙ−Ａｘｉｓ方向に延びる書き込みワード線に流れる書き込み電流（向きは一定）の値を所定量だけ増加させれば、容易に発生させることができる。
【０１４０】
また、Ｅａｓｙ−Ａｘｉｓ方向の磁界（Ｈ２＋Ｈ４）は、Ｈａｒｄ−Ａｘｉｓ方向に延びる書き込みビット線に流れる書き込み電流（書き込みデータに応じて向きが変わる）の値を所定量だけ増加させれば、容易に発生させることができる。
【０１４１】
この動作原理を実行するための回路方式については、後に詳述する。
【０１４２】
このように、本例の書き込み原理では、ＴＭＲ素子のアステロイド曲線が理想の位置からずれ、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）又はＹ軸（Ｅａｓｙ−Ａｘｉｓ）に対して対称でなくなった場合に、そのずれた方向（本例では、Ｅａｓｙ−Ａｘｉｓ方向）によらず、Ｈａｒｄ−Ａｘｉｓ方向及びＥａｓｙ−Ａｘｉｓ方向の磁界の強さをそれぞれ制御し、書き込み動作の信頼性を向上させている。
【０１４３】
従って、選択された書き込みビット線に沿って配置される非選択のＴＭＲ素子に対する誤書き込みの懸念を減らすことができる。
【０１４４】
なお、選択された書き込みビット線に沿って配置される非選択のＴＭＲ素子に対する誤書き込みの懸念、及び、選択された書き込みワード線に沿って配置される非選択のＴＭＲ素子に対する誤書き込みの懸念を最大限に減らすためには、Ｈ３＝Ｈ４にするのがよい（例えば、Ｈ１＝Ｈ２，Ｈ３＝Ｈ４＝Ｈｏ／２）。
【０１４５】
▲３▼　例３
例３は、例１と比べると、ＴＭＲ素子のアステロイド曲線が、理想的なアステロイド曲線に対して、Ｅａｓｙ−Ａｘｉｓ方向の磁界の向き（書き込みデータに応じて異なる）と反対側にシフトしている点が異なっている。
【０１４６】
まず、図７に示すように、理想的なアステロイド曲線（破線）に基づいて決定された磁化反転に必要な合成磁界を、Ｈ１＋Ｈ２とする。Ｈ１は、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）方向の磁界であり、Ｈ２は、Ｙ軸（Ｅａｓｙ−Ａｘｉｓ）方向の磁界である。この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【０１４７】
また、例３では、図７に示すように、実際に製造された磁気ランダムアクセスメモリのＴＭＲ素子のアステロイド曲線（実線）は、理想的なアステロイド曲線に対して、Ｅａｓｙ−Ａｘｉｓ方向の磁界の向きと反対側にシフトしているものとし、かつ、そのシフト量（オフセット量）は、磁界の強さに換算して、Ｈｏとする。
【０１４８】
この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、実際のアステロイド曲線（実線）からその外側に大きく離れることになる。つまり、ＴＭＲ素子の自由層（記憶層）の磁化の向きを反転させるための合成磁界Ｈ１＋Ｈ２の値が大き過ぎるため、非選択のＴＭＲ素子に対する誤書き込みの懸念が生じる。
【０１４９】
そこで、例３では、書き込み時、Ｅａｓｙ−Ａｘｉｓ方向の磁界Ｈ２から、アステロイド曲線のずれに起因して発生したオフセット量Ｈｏを減算し、（Ｈ２−Ｈｏ）を、Ｅａｓｙ−Ａｘｉｓ方向の磁界として、ＴＭＲ素子に作用させる。
【０１５０】
この場合、合成磁界Ｈ１＋（Ｈ２−Ｈｏ）の強さを示す点は、実際のアステロイド曲線（実線）の近傍で、その外側に位置することになるため、ＴＭＲ素子の自由層（記憶層）の磁化の向きを、反転させることができる。
【０１５１】
なお、Ｅａｓｙ−Ａｘｉｓ方向の磁界（Ｈ２−Ｈｏ）は、Ｈａｒｄ−Ａｘｉｓ方向に延びる書き込みビット線に流れる書き込み電流（書き込みデータに応じて向きが変わる）の値を所定量だけ減少させれば、容易に発生させることができる。
【０１５２】
この動作原理を実行するための回路方式については、後に詳述する。
【０１５３】
このように、本例の書き込み原理では、ＴＭＲ素子のアステロイド曲線が理想の位置からずれ、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）又はＹ軸（Ｅａｓｙ−Ａｘｉｓ）に対して対称でなくなった場合に、そのずれた方向（本例では、Ｅａｓｙ−Ａｘｉｓ方向）の磁界の強さを制御することにより、理想的なアステロイド曲線と実際のアステロイド曲線とのオフセットをキャンセルしている。
【０１５４】
その結果、書き込み時に書き込み不良となる事態を回避でき、書き込み動作の信頼性を向上できる。
【０１５５】
▲４▼　例４
例１と例３の関係と同様に、例３に対して例４を提案する。
【０１５６】
例４では、アステロイド曲線がずれた方向（Ｅａｓｙ−Ａｘｉｓ方向）によらず、そのオフセット量に応じて、Ｈａｒｄ−Ａｘｉｓ方向及びＥａｓｙ−Ａｘｉｓ方向の磁界の強さをそれぞれ制御し、書き込み動作の信頼性を向上させる。
【０１５７】
まず、図８に示すように、理想的なアステロイド曲線（破線）に基づいて決定された磁化反転に必要な合成磁界を、Ｈ１＋Ｈ２とする。Ｈ１は、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）方向の磁界であり、Ｈ２は、Ｙ軸（Ｅａｓｙ−Ａｘｉｓ）方向の磁界である。この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【０１５８】
また、例４では、図８に示すように、実際に製造された磁気ランダムアクセスメモリのＴＭＲ素子のアステロイド曲線（実線）は、理想的なアステロイド曲線に対して、Ｅａｓｙ−Ａｘｉｓ方向の磁界の向きと反対側にシフトしているものとし、かつ、そのシフト量（オフセット量）は、磁界の強さに換算して、Ｈｏとする。
【０１５９】
この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、実際のアステロイド曲線（実線）からその外側に大きく離れることになる。つまり、ＴＭＲ素子の自由層（記憶層）の磁化の向きを反転させるための合成磁界Ｈ１＋Ｈ２の値が大き過ぎるため、非選択のＴＭＲ素子に対する誤書き込みの懸念が生じる。
【０１６０】
そこで、例４では、書き込み時、Ｅａｓｙ−Ａｘｉｓ方向の磁界Ｈ２から、オフセット量Ｈｏのうちの一部Ｈ４（例えば、Ｈｏ／２）を減算し、（Ｈ２−Ｈ４）を、Ｅａｓｙ−Ａｘｉｓ方向の磁界として、ＴＭＲ素子に作用させる。また、Ｈａｒｄ−Ａｘｉｓ方向の磁界Ｈ１から、アステロイド曲線のずれに起因して発生したオフセット量Ｈｏのうちの一部Ｈ３（例えば、Ｈｏ／２）を減算し、（Ｈ１−Ｈ３）を、Ｈａｒｄ−Ａｘｉｓ方向の磁界として、ＴＭＲ素子に作用させる。
【０１６１】
この場合、合成磁界（Ｈ１−Ｈ３）＋（Ｈ２−Ｈ４）の強さを示す点は、実際のアステロイド曲線（実線）の近傍で、その外側に位置することになるため、ＴＭＲ素子の自由層（記憶層）の磁化の向きを、反転させることができる。
【０１６２】
なお、Ｈａｒｄ−Ａｘｉｓ方向の磁界（Ｈ１−Ｈ３）は、Ｅａｓｙ−Ａｘｉｓ方向に延びる書き込みワード線に流れる書き込み電流（向きは一定）の値を所定量だけ増加させれば、容易に発生させることができる。
【０１６３】
また、Ｅａｓｙ−Ａｘｉｓ方向の磁界（Ｈ２−Ｈ４）は、Ｈａｒｄ−Ａｘｉｓ方向に延びる書き込みビット線に流れる書き込み電流（書き込みデータに応じて向きが変わる）の値を所定量だけ増加させれば、容易に発生させることができる。
【０１６４】
この動作原理を実行するための回路方式については、後に詳述する。
【０１６５】
このように、本例の書き込み原理では、ＴＭＲ素子のアステロイド曲線が理想の位置からずれ、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）又はＹ軸（Ｅａｓｙ−Ａｘｉｓ）に対して対称でなくなった場合に、そのずれた方向（本例では、Ｅａｓｙ−Ａｘｉｓ方向）によらず、Ｈａｒｄ−Ａｘｉｓ方向及びＥａｓｙ−Ａｘｉｓ方向の磁界の強さをそれぞれ制御し、書き込み動作の信頼性を向上させている。
【０１６６】
従って、選択された書き込みビット線に沿って配置される非選択のＴＭＲ素子に対する誤書き込みの懸念を減らすことができる。
【０１６７】
なお、Ｈ１、Ｈ２、Ｈ３及びＨ４の関係については、例えば、Ｈ１＝Ｈ２、Ｈ３＝Ｈ４＝Ｈｏ／２とするのがよい。
【０１６８】
▲５▼　例５
原理２は、アステロイド曲線がＥａｓｙ−Ａｘｉｓ方向にシフトする場合の例である。ここで、ＴＭＲ素子のデータ値は、Ｅａｓｙ−Ａｘｉｓ方向における磁化の向きによって決定される。
【０１６９】
つまり、原理２においては、特定のＴＭＲ素子に対して、例１（又は例２）に示す状況が発生しているときは、その特定のＴＭＲ素子に対して、例３（又は例４）に示す状況も発生している。例えば、特定のＴＭＲ素子にデータ“１”を書き込むときに、例１（又は例２）に示す状況が発生しているときは、その特定のＴＭＲ素子にデータ“０”を書き込むときは、例３（又は例４）に示す状況が発生している。
【０１７０】
従って、例１と例３（又は例２と例４）を組み合せることも可能である。
【０１７１】
即ち、例えば、データ“１”を書き込むときは、合成磁界の強さがＨ１＋（Ｈ２＋Ｈｏ）又は（Ｈ１＋Ｈ３）＋（Ｈ２＋Ｈ４）となるように、書き込みワード／ビット線の書き込み電流の大きさを制御し、データ“０”を書き込むときは、合成磁界の強さがＨ１＋（Ｈ２−Ｈｏ）又は（Ｈ１−Ｈ３）＋（Ｈ２−Ｈ４）となるように、書き込みワード／ビット線の書き込み電流の大きさを制御する。
【０１７２】
（３）　　原理３
本例の書き込み原理は、ＴＭＲ素子のアステロイド曲線がＨａｒｄ−Ａｘｉｓ方向及びＥａｓｙ−Ａｘｉｓ方向にシフトしている場合を前提とする。
【０１７３】
▲１▼　例１
まず、図９に示すように、理想的なアステロイド曲線（破線）に基づいて決定された磁化反転に必要な合成磁界を、Ｈ１＋Ｈ２とする。Ｈ１は、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）方向の磁界であり、Ｈ２は、Ｙ軸（Ｅａｓｙ−Ａｘｉｓ）方向の磁界である。この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【０１７４】
なお、理想的なアステロイド曲線とは、Ｘ軸及びＹ軸に対して対称の形を有するアステロイド曲線のことをいうものとする（以下、全ての例において同じ）。
【０１７５】
また、例１では、図９に示すように、実際に製造された磁気ランダムアクセスメモリのＴＭＲ素子のアステロイド曲線（実線）は、理想的なアステロイド曲線に対して、Ｈａｒｄ−Ａｘｉｓ方向の磁界の向きと同じ側及びＥａｓｙ−Ａｘｉｓ方向の磁界の向きと同じ側に、それぞれシフトしているものとし、かつ、そのシフト量（オフセット量）は、Ｈａｒｄ−Ａｘｉｓ方向に、Ｈｏｘ、Ｅａｓｙ−Ａｘｉｓ方向に、Ｈｏｙとする。
【０１７６】
この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、実際のアステロイド曲線（実線）の内側に位置することになるため、書き込み時、ＴＭＲ素子に、合成磁界Ｈ１＋Ｈ２を与えても、そのＴＭＲ素子の自由層（記憶層）の磁化の向きは、反転せず、結果として、書き込み不能の状態となる。
【０１７７】
そこで、例１では、書き込み時、Ｈａｒｄ−Ａｘｉｓ方向の磁界Ｈ１に、アステロイド曲線のずれに起因して発生したオフセット量Ｈｏｘを加算し、（Ｈ１＋Ｈｏｘ）を、Ｈａｒｄ−Ａｘｉｓ方向の磁界として、ＴＭＲ素子に作用させる。また、Ｅａｓｙ−Ａｘｉｓ方向の磁界Ｈ２に、アステロイド曲線のずれに起因して発生したオフセット量Ｈｏｙを加算し、（Ｈ２＋Ｈｏｙ）を、Ｅａｓｙ−Ａｘｉｓ方向の磁界として、ＴＭＲ素子に作用させる。
【０１７８】
この場合、合成磁界（Ｈ１＋Ｈｏｘ）＋（Ｈ２＋Ｈｏｙ）の強さを示す点は、実際のアステロイド曲線（実線）の外側に位置することになるため、ＴＭＲ素子の自由層（記憶層）の磁化の向きを、反転させることができる。
【０１７９】
なお、Ｈａｒｄ−Ａｘｉｓ方向の磁界（Ｈ１＋Ｈｏｘ）は、Ｅａｓｙ−Ａｘｉｓ方向に延びる書き込みワード線に流れる書き込み電流（向きは一定）の値を所定量だけ増加させれば、容易に発生させることができる。
【０１８０】
また、Ｅａｓｙ−Ａｘｉｓ方向の磁界（Ｈ２＋Ｈｏｙ）は、Ｈａｒｄ−Ａｘｉｓ方向に延びる書き込みビット線に流れる書き込み電流（書き込みデータに応じて向きが変わる）の値を所定量だけ増加させれば、容易に発生させることができる。
【０１８１】
この動作原理を実行するための回路方式については、後に詳述する。
【０１８２】
このように、本例の書き込み原理では、ＴＭＲ素子のアステロイド曲線が理想の位置からずれ、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）及びＹ軸（Ｅａｓｙ−Ａｘｉｓ）に対して対称でなくなった場合に、そのずれた方向（Ｈａｒｄ−Ａｘｉｓ方向及びＥａｓｙ−Ａｘｉｓ方向）の磁界の強さを制御することにより、理想的なアステロイド曲線と実際のアステロイド曲線とのオフセットをキャンセルしている。
【０１８３】
その結果、書き込み時に書き込み不能となる事態を回避でき、書き込み動作の信頼性を向上できる。
【０１８４】
▲２▼　例２
例２は、例１と比べると、ＴＭＲ素子のアステロイド曲線が、理想的なアステロイド曲線に対して、Ｈａｒｄ−Ａｘｉｓ方向の磁界の向きと反対側にシフトし、かつ、Ｅａｓｙ−Ａｘｉｓ方向の磁界の向きと反対側にシフトしている点が異なっている。
【０１８５】
まず、図１０に示すように、理想的なアステロイド曲線（破線）に基づいて決定された磁化反転に必要な合成磁界を、Ｈ１＋Ｈ２とする。Ｈ１は、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）方向の磁界であり、Ｈ２は、Ｙ軸（Ｅａｓｙ−Ａｘｉｓ）方向の磁界である。この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【０１８６】
また、例２では、図１０に示すように、実際に製造された磁気ランダムアクセスメモリのＴＭＲ素子のアステロイド曲線（実線）は、理想的なアステロイド曲線に対して、Ｈａｒｄ−Ａｘｉｓ方向の磁界の向きと反対側にシフトしているものとし、かつ、Ｅａｓｙ−Ａｘｉｓ方向の磁界の向きと反対側にシフトしているものとする。また、そのシフト量（オフセット量）は、Ｈａｒｄ−Ａｘｉｓ方向に、Ｈｏｘ、Ｅａｓｙ−Ａｘｉｓ方向に、Ｈｏｙとする。
【０１８７】
この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、実際のアステロイド曲線（実線）からその外側に大きく離れることになる。つまり、ＴＭＲ素子の自由層（記憶層）の磁化の向きを反転させるための合成磁界Ｈ１＋Ｈ２の値が大き過ぎるため、非選択のＴＭＲ素子に対する誤書き込みの懸念が生じる。
【０１８８】
そこで、例２では、書き込み時、Ｈａｒｄ−Ａｘｉｓ方向の磁界Ｈ１から、アステロイド曲線のずれに起因して発生したオフセット量Ｈｏｘを減算し、（Ｈ１−Ｈｏｘ）を、Ｈａｒｄ−Ａｘｉｓ方向の磁界として、ＴＭＲ素子に作用させる。
【０１８９】
また、書き込み時、Ｅａｓｙ−Ａｘｉｓ方向の磁界Ｈ２から、アステロイド曲線のずれに起因して発生したオフセット量Ｈｏｙを減算し、（Ｈ２−Ｈｏｙ）を、Ｅａｓｙ−Ａｘｉｓ方向の磁界として、ＴＭＲ素子に作用させる。
【０１９０】
この場合、合成磁界（Ｈ１−Ｈｏｘ）＋（Ｈ２−Ｈｏｙ）の強さを示す点は、実際のアステロイド曲線（実線）の近傍で、その外側に位置することになるため、非選択のＴＭＲ素子に対する誤書き込みなく、選択されたＴＭＲ素子の自由層（記憶層）の磁化の向きのみを、反転させることができる。
【０１９１】
なお、Ｈａｒｄ−Ａｘｉｓ方向の磁界（Ｈ１−Ｈｏｘ）は、Ｅａｓｙ−Ａｘｉｓ方向に延びる書き込みワード線に流れる書き込み電流（向きは一定）の値を所定量だけ減少させれば、容易に発生させることができる。
【０１９２】
また、Ｅａｓｙ−Ａｘｉｓ方向の磁界（Ｈ２−Ｈｏｙ）は、Ｈａｒｄ−Ａｘｉｓ方向に延びる書き込みビット線に流れる書き込み電流（書き込みデータに応じて向きが変わる）の値を所定量だけ減少させれば、容易に発生させることができる。
【０１９３】
この動作原理を実行するための回路方式については、後に詳述する。
【０１９４】
このように、本例の書き込み原理では、ＴＭＲ素子のアステロイド曲線が理想の位置からずれ、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）及びＹ軸（Ｅａｓｙ−Ａｘｉｓ）に対して対称でなくなった場合に、そのずれた方向（Ｈａｒｄ−Ａｘｉｓ方向及びＥａｓｙ−Ａｘｉｓ方向）の磁界の強さを制御することにより、理想的なアステロイド曲線と実際のアステロイド曲線とのオフセットをキャンセルしている。
【０１９５】
その結果、書き込み時に書き込み不能となる事態を回避でき、書き込み動作の信頼性を向上できる。
【０１９６】
（４）　　原理４
本例の書き込み原理は、ＴＭＲ素子のアステロイド曲線の一部がＥａｓｙ−Ａｘｉｓ方向に広がった結果、そのアステロイド曲線がＹ軸（Ｅａｓｙ−Ａｘｉｓ）に対して非対称となる場合を前提とする。
【０１９７】
このようなアステロイド曲線のずれも、ＴＭＲ素子の磁区構造や、不純物などの影響により発生し易い。
【０１９８】
▲１▼　例１
まず、図１１に示すように、理想的なアステロイド曲線（破線）に基づいて決定された磁化反転に必要な合成磁界を、Ｈ１＋Ｈ２とする。Ｈ１は、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）方向の磁界であり、Ｈ２は、Ｙ軸（Ｅａｓｙ−Ａｘｉｓ）方向の磁界である。この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【０１９９】
なお、理想的なアステロイド曲線とは、Ｘ軸及びＹ軸に対して対称の形を有するアステロイド曲線のことをいうものとする（以下、全ての例において同じ）。
【０２００】
また、例１では、図１１に示すように、実際に製造された磁気ランダムアクセスメモリのＴＭＲ素子のアステロイド曲線（実線）の一部は、理想的なアステロイド曲線に対して、Ｅａｓｙ−Ａｘｉｓ方向に広がっているものとする。
【０２０１】
この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、実際のアステロイド曲線（実線）の内側に位置することになるため、書き込み時、ＴＭＲ素子に、合成磁界Ｈ１＋Ｈ２を与えても、そのＴＭＲ素子の自由層（記憶層）の磁化の向きは、反転せず、結果として、書き込み不能の状態となる。
【０２０２】
そこで、例１では、書き込み時、Ｅａｓｙ−Ａｘｉｓ方向の磁界Ｈ２に、アステロイド曲線のずれに起因して発生したオフセット量Ｈｏｙを加算し、（Ｈ２＋Ｈｏｙ）を、Ｅａｓｙ−Ａｘｉｓ方向の磁界として、ＴＭＲ素子に作用させる。
【０２０３】
この場合、合成磁界Ｈ１＋（Ｈ２＋Ｈｏｙ）の強さを示す点は、実際のアステロイド曲線（実線）の外側に位置することになるため、ＴＭＲ素子の自由層（記憶層）の磁化の向きを、反転させることができる。
【０２０４】
なお、Ｅａｓｙ−Ａｘｉｓ方向の磁界（Ｈ２＋Ｈｏｙ）は、Ｈａｒｄ−Ａｘｉｓ方向に延びる書き込みビット線に流れる書き込み電流（書き込みデータに応じて向きが変わる）の値を所定量だけ増加させれば、容易に発生させることができる。
【０２０５】
この動作原理を実行するための回路方式については、後に詳述する。
【０２０６】
このように、本例の書き込み原理では、ＴＭＲ素子のアステロイド曲線の一部のＸ軸（Ｈａｒｄ−Ａｘｉｓ）方向又はＹ軸（Ｅａｓｙ−Ａｘｉｓ）方向の幅が広がり、そのアステロイド曲線がＸ軸又はＹ軸に対して対称でなくなった場合に、その幅が広がった方向（本例では、Ｅａｓｙ−Ａｘｉｓ方向）の磁界の強さを制御している。
【０２０７】
その結果、書き込み時に書き込み不能となる事態を回避でき、書き込み動作の信頼性を向上できる。
【０２０８】
▲２▼　例２
例２では、アステロイド曲線の変形のパターンによらず、そのオフセット量に応じて、Ｈａｒｄ−Ａｘｉｓ方向及びＥａｓｙ−Ａｘｉｓ方向の磁界の強さをそれぞれ制御し、書き込み動作の信頼性を向上させる。
【０２０９】
まず、図１２に示すように、理想的なアステロイド曲線（破線）に基づいて決定された磁化反転に必要な合成磁界を、Ｈ１＋Ｈ２とする。Ｈ１は、Ｘ軸（Ｈａｒｄ−Ａｘｉｓ）方向の磁界であり、Ｈ２は、Ｙ軸（Ｅａｓｙ−Ａｘｉｓ）方向の磁界である。この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、理想的なアステロイド曲線の外側に位置する。
【０２１０】
また、例２では、図１２に示すように、実際に製造された磁気ランダムアクセスメモリのＴＭＲ素子のアステロイド曲線（実線）の一部は、理想的なアステロイド曲線に対して、Ｅａｓｙ−Ａｘｉｓ方向に広がっているものとする。
【０２１１】
この場合、合成磁界Ｈ１＋Ｈ２の強さを示す点は、実際のアステロイド曲線（実線）の内側に位置することになるため、書き込み時、ＴＭＲ素子に、合成磁界Ｈ１＋Ｈ２を与えても、そのＴＭＲ素子の自由層（記憶層）の磁化の向きは、反転せず、結果として、書き込み不能の状態となる。
【０２１２】
そこで、例２では、書き込み時、Ｈａｒｄ−Ａｘｉｓ方向の磁界を（Ｈ１＋Ｈ３）とし、この磁界（Ｈ１＋Ｈ３）を、Ｈａｒｄ−Ａｘｉｓ方向の磁界として、ＴＭＲ素子に作用させる。また、Ｅａｓｙ−Ａｘｉｓ方向の磁界を（Ｈ２＋Ｈ４）とし、この磁界（Ｈ２＋Ｈ４）を、Ｅａｓｙ−Ａｘｉｓ方向の磁界として、ＴＭＲ素子に作用させる。
【０２１３】
この場合、合成磁界（Ｈ１＋Ｈ３）＋（Ｈ２＋Ｈ４）の強さを示す点は、実際のアステロイド曲線（実線）の外側に位置することになるため、ＴＭＲ素子の自由層（記憶層）の磁化の向きを、反転させることができる。
【０２１４】
なお、Ｈａｒｄ−Ａｘｉｓ方向の磁界（Ｈ１＋Ｈ３）は、Ｅａｓｙ−Ａｘｉｓ方向に延びる書き込みワード線に流れる書き込み電流（向きは一定）の値を所定量だけ増加させれば、容易に発生させることができる。
【０２１５】
また、Ｅａｓｙ−Ａｘｉｓ方向の磁界（Ｈ２＋Ｈ４）は、Ｈａｒｄ−Ａｘｉｓ方向に延びる書き込みビット線に流れる書き込み電流（書き込みデータに応じて向きが変わる）の値を所定量だけ増加させれば、容易に発生させることができる。
【０２１６】
この動作原理を実行するための回路方式については、後に詳述する。
【０２１７】
このように、本例の書き込み原理では、ＴＭＲ素子のアステロイド曲線が変形した場合に、その変形のパターンによらず、Ｈａｒｄ−Ａｘｉｓ方向及びＥａｓｙ−Ａｘｉｓ方向の磁界の強さをそれぞれ制御し、書き込み動作の信頼性を向上させている。
【０２１８】
従って、選択された書き込みビット線に沿って配置される非選択のＴＭＲ素子に対する誤書き込みの懸念を減らすことができる。
【０２１９】
（５）　原理５
原理１〜４は、ＴＭＲ素子のアステロイド曲線がずれたり、又は変形した場合を前提とし、これらのずれや変形に伴うアステロイド曲線のオフセットをキャンセルする技術について説明した。
【０２２０】
但し、本発明は、ＴＭＲ素子のアステロイド曲線がＸ軸及びＹ軸に対して実質的に対称となっていても、ＴＭＲ素子の書き込み特性が理想値（設計値）から変わる可能性がある場合、例えば、書き込みワード／ビット線とＴＭＲ素子との位置関係が変わった場合に、これを補正する手段として使用することができる。
【０２２１】
具体的には、マスクの合せずれなどの原因により、書き込みワード／ビット線とＴＭＲ素子との距離が、理想値よりも狭くなったり、又は、広くなったりする可能性がある。書き込みワード／ビット線とＴＭＲ素子との距離が狭くなると、ＴＭＲ素子に加わる磁界は、強くなり、逆に、広くなると、ＴＭＲ素子に加わる磁界は、弱くなる。
【０２２２】
このような現象による書き込み不能又は誤書き込みという不都合を防止するために、本発明による磁界の強さ（書き込み電流の大きさ）の制御は、非常に有効である。
【０２２３】
（６）　その他
原理１〜５で説明した書き込み原理は、磁気ランダムアクセスメモリ（チップ又はセルアレイブロック）内のハードウェアにより実現される。これらの書き込み原理は、チップごと、セルアレイブロックごと、書き込みワード／ビット線ごと、又は、ＴＭＲ素子ごとに設定される。
【０２２４】
書き込み原理の設定は、図１３及び図１４に示すように、まず、メモリセルアレイ内のＴＭＲ素子に対して書き込みテストを実施し、各ＴＭＲ素子の書き込み特性（例えば、アステロイド曲線）を把握する（ステップＳＴ１）。
【０２２５】
この後、各ＴＭＲ素子の書き込み特性のばらつきを考慮し、チップごと、セルアレイブロックごと、書き込みワード／ビット線ごと、又は、ＴＭＲ素子ごとに、書き込みワード線電流及び書き込みビット線電流の電流波形（電流値など）を決定する（ステップＳＴ２）。
【０２２６】
なお、図１３は、チップごと（又はセルアレイブロックごと）に、書き込みワード／ビット線電流の電流波形を決定する場合の例であり、図１４は、書き込みワード／ビット線ごとに、書き込みワード／ビット線電流の電流波形を決定する例であり、図１５は、ＴＭＲ素子ごとに、書き込みワード／ビット線電流の電流波形を決定する例である。
【０２２７】
そして、最後に、チップごと、セルアレイブロックごと、書き込みワード／ビット線ごと、又は、ＴＭＲ素子ごとに決定された書き込み原理、即ち、書き込みワード線電流及び書き込みビット線電流の電流波形をプログラミングする（ステップＳＴ３）。
【０２２８】
プログラミングは、チップ内の所定の箇所に設けられた設定回路に対して行う。回路方式の項目で説明するように、プログラミングは、例えば、レーザ溶断型ヒューズ、ＴＭＲ素子（ＭＴＪ）や、ＴＭＲ素子のトンネルバリアを破壊するアンチヒューズなどに対して行うことができる。
【０２２９】
テストモードにおいて、電気的に、設定回路内のプログラミング素子に対して、書き込みワード線電流及び書き込みビット線電流の電流波形をプログラミングできるような構成にしてもよい。また、テストモードにおいて、本発明の書き込み原理をテストするための機能を設けてもよい。
【０２３０】
実際の書き込み動作時には、設定回路内に記憶されたプログラミングデータに基づいて、書き込みワード線電流及び書き込みビット線電流の電流波形が決定される。
【０２３１】
書き込み電流は、書き込みワード／ビット線の一端に接続されるドライバから供給され、その他端に接続されるシンカーに吸収される。ここで、書き込み電流の遮断に際して、ドライバの機能を停止させた後、一定期間後に、シンカーの機能を停止させれば、書き込みワード／ビット線の電位を完全に０Ｖにすることができる。
【０２３２】
これらプログラミングに関する動作、テストに関する動作、及び、ドライバ／シンカーの動作に関しては、次の回路方式の項目において詳述する。
【０２３３】
２．　回路方式
以下では、上述の原理１〜５に関わる書き込み原理を実現するための磁気ランダムアクセスメモリの回路方式の例について説明する。
【０２３４】
（１）　　チップごと又はセルアレイごとに設定する場合
ＴＭＲ素子の書き込み特性又はアステロイド曲線は、製造ばらつきにより、チップごと、又は、セルアレイ（ブロック）ごとに、互いに異なる場合がある。
【０２３５】
そこで、まず、このような書き込み特性のばらつき（例えば、アステロイド曲線のずれ）に対して、チップごと、又は、セルアレイごとに、書き込み電流の大きさ、即ち、ＴＭＲ素子の自由層（記憶層）の磁化の向きを反転させるために必要な書き込み磁界の強さを設定するための回路（磁化の反転方向に対して個別に設定できる機能を含む）について説明する。
【０２３６】
▲１▼　全体構成
図１６は、本発明の一例に関わる磁気ランダムアクセスメモリの主要部の構成を示している。
【０２３７】
磁気ランダムアクセスメモリ（ＭＲＡＭ）１１は、それ自体で１つのメモリチップを構成していてもよいし、また、特定機能を有するチップ内の１つのブロックであってもよい。メモリセルアレイ（データセル）１２は、実際に、データを記憶する機能を有し、レファレンスセルアレイ１３は、読み出し動作時に、読み出しデータの値を判定するための基準を決める機能を有する。
【０２３８】
メモリセルアレイ１２及びレファレンスセルアレイ１３からなるセルアレイのＹ方向（Ｅａｓｙ−Ａｘｉｓ方向）の２つの端部のうちの１つには、ロウデコーダ＆ドライバ（ロウデコーダ＆書き込みワード線ドライバ，ロウデコーダ＆読み出しワード線ドライバ）１４が配置され、他の１つには、書き込みワード線シンカー１５が配置される。
【０２３９】
ロウデコーダ＆ドライバ１４は、書き込み動作時、例えば、ロウアドレス信号に基づいて、複数の書き込みワード線のうちの１つを選択し、かつ、選択された１つの書き込みワード線に、書き込み電流を供給する機能を有する。書き込みワード線シンカー１５は、書き込み動作時、例えば、選択された１つの書き込みワード線に供給された書き込み電流を吸収する機能を有する。
【０２４０】
ロウデコーダ＆ドライバ１４は、読み出し動作時、例えば、ロウアドレス信号に基づいて、複数の読み出しワード線（書き込みワード線と一体化されていてもよい）のうちの１つを選択し、かつ、選択された１つの読み出しワード線に、読み出し電流を流す機能を有する。センスアンプ２０は、例えば、この読み出し電流を検出して、読み出しデータを判定する。
【０２４１】
メモリセルアレイ１２のＸ方向（Ｈａｒｄ−Ａｘｉｓ方向）の２つの端部のうちの１つには、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａが配置され、他の１つには、カラムデコーダ＆書き込みビット線ドライバ／シンカー（カラムトランスファゲート、カラムデコーダを含む）１７Ａが配置される。
【０２４２】
カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａは、書き込み動作時、例えば、カラムアドレス信号に基づいて、複数の書き込みビット線（又はデータ選択線）のうちの１つを選択し、かつ、選択された１つの書き込みビット線に、書き込みデータに応じた向きを有する書き込み電流を流す機能を有する。カラムトランスファゲート及びカラムデコーダは、読み出し動作時、カラムアドレス信号により選択されたデータ選択線をセンスアンプ２０に電気的に接続する機能を有する。
【０２４３】
レファレンスセルアレイ１３のＸ方向の２つの端部のうちの１つには、レファレンスセル用カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ｂが配置され、他の１つには、レファレンスセル用カラムデコーダ＆書き込みビット線ドライバ／シンカー（カラムトランスファゲート、カラムデコーダを含む）１７Ｂが配置される。
【０２４４】
レファレンスセル用カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ｂ，１７Ｂは、レファレンスセルアレイ１３にレファレンスデータを記憶させる機能を有する。カラムトランスファゲート及びカラムデコーダは、読み出し動作時、レファレンスデータを読み出し、これをセンスアンプ２０に転送する機能を有する。
【０２４５】
アドレスレシーバ１８は、アドレス信号を受け、例えば、ロウアドレス信号を、ロウデコーダ＆ドライバ１４に転送し、カラムアドレス信号を、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａに転送する。データ入力レシーバ１９は、書き込みデータを、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａに転送する。また、出力ドライバ２１は、センスアンプ２０で検出された読み出しデータを、磁気ランダムアクセスメモリ１１の外部へ出力する。
【０２４６】
制御回路２２は、／ＣＥ（Ｃｈｉｐ　Ｅｎａｂｌｅ）信号、／ＷＥ（Ｗｒｉｔｅ　Ｅｎａｂｌｅ）信号及び／ＯＥ（Ｏｕｔｐｕｔ　Ｅｎａｂｌｅ）信号を受け、磁気ランダムアクセスメモリ１１の動作を制御する。
【０２４７】
例えば、制御回路２２は、書き込み動作時、書き込み信号ＷＲＩＴＥを、書き込み電流波形制御回路２４に与える。書き込み電流波形制御回路２４は、書き込み信号ＷＲＩＴＥを受けると、書き込みワード線ドライブ信号ＷＷＬＤＲＶ、書き込みワード線シンク信号ＷＷＬＳＮＫ、書き込みビット線ドライブ信号ＷＢＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫを生成する。
【０２４８】
書き込みワード線ドライブ信号ＷＷＬＤＲＶは、ロウデコーダ＆ドライバ１４に供給され、書き込みワード線シンク信号ＷＷＬＳＮＫは、書き込みワード線シンカー１５に供給される。書き込みビット線ドライブ信号ＷＢＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫは、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａに供給される。
【０２４９】
設定回路２３は、プログラミング素子を有しており、そのプログラミング素子には、書き込みワード／ビット線電流の電流波形を決定するための設定データがプログラムされる。プログラミング素子としては、例えば、レーザ溶断型ヒューズ、ＴＭＲ素子（ＭＴＪ）や、ＴＭＲ素子のトンネルバリアを破壊するアンチヒューズなどを使用することができる。
【０２５０】
設定回路２３は、書き込み動作時、設定データに基づいて、書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞、及び、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜７＞を生成する。
【０２５１】
書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞は、書き込み電流波形制御回路２４を経由して（書き込み電流波形制御回路２４を経由しなくてもよい）、ロウデコーダ＆ドライバ１４に与えられる。
【０２５２】
書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜３＞は、書き込み電流波形制御回路２４を経由して、又は、経由しないで、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａに与えられ、書き込みビット線電流波形信号ＢＳ＜４＞〜ＢＳ＜７＞は、書き込み電流波形制御回路２４を経由して、又は、経由しないで、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａに与えられる。
【０２５３】
ロウデコーダ＆ドライバ１４は、書き込みワード線ドライブ信号ＷＷＬＤＲＶが“Ｈ”、書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｈ”のとき、書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞に基づいて、ロウアドレス信号により選択された書き込みワード線に流れる書き込み電流の値（大きさ）を決定する。
【０２５４】
同様に、書き込みワード線シンカー１５及びカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ，１７Ａは、書き込みビット線ドライブ信号ＷＢＬＤＲＶが“Ｈ”、書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｈ”のとき、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜７＞に基づいて、カラムアドレス信号により選択された書き込みビット線に流れる書き込み電流の値（大きさ）を決定する。
【０２５５】
書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜３＞は、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａに向かう書き込み電流を流すときに、その書き込みビット線電流の値を決定する。
【０２５６】
書き込みビット線電流波形信号ＢＳ＜４＞〜ＢＳ＜７＞は、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａに向かう書き込み電流を流すときに、その書き込みビット線電流の値を決定する。
【０２５７】
書き込み電流の電流吸収タイミングに関しては、例えば、シンク信号ＷＷＬＳＮＫ，ＷＢＬＳＮＫが“Ｈ”から“Ｌ”になるタイミングを、ドライブ信号ＷＷＬＤＲＶ，ＷＢＬＤＲＶが“Ｈ”から“Ｌ”になるタイミングよりも遅らせることにより、書き込みワード／ビット線の電位を完全に０Ｖにする、といった効果を得ることができる。
【０２５８】
磁気ランダムアクセスメモリのテストモードにおいては、例えば、データ入出力端子から入力される設定データＤ＜ｊ＞に基づいて、ＴＭＲ素子に対する書き込みテストを実施することもできる。この書き込みテストにより、メモリセルアレイ１２内のＴＭＲ素子の書き込み特性を把握し、通常の書き込み動作時における書き込みワード／ビット線電流の値（合成磁界Ｈｘ，Ｈｙの強さ）を決定する。
【０２５９】
なお、このテストモードにおいて、設定データＤ＜ｊ＞は、アドレス端子から入力させるようにしてもよい。
【０２６０】
テストモードの結果を受けて、この後、設定データのプログラミング動作が行われる。このプログラミング動作は、テストモードの結果、即ち、書き込みワード／ビット線電流の値を、設定回路２３内のプログラミング素子にプログラミングする動作のことである。
【０２６１】
プログラミング動作時には、プログラム信号ＰＲＯＧが“Ｈ”になる。そして、データ入出力端子又はアドレス端子から入力される設定データＤ＜ｊ＞の値を制御し、通常の書き込み動作時における書き込みワード／ビット線電流の値を、設定回路２３内のプログラミング素子にプログラミングする。
【０２６２】
▲２▼　ロウデコーダ＆書き込みワード線ドライバ／シンカー
図１７は、ロウデコーダ＆書き込みワード線ドライバ／シンカーの回路例を示している。
【０２６３】
ロウデコーダ＆書き込みワード線ドライバ（１ロウ分）１４は、ＡＮＤゲート回路ＡＤ１、ＮＡＮＤゲート回路ＮＤＷＳ０〜ＮＤＷＳ３及びＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３から構成される。ＰチャネルＭＯＳトランジスタＷＳｉ（ｉ＝０，１，２，３）のゲートは、ＮＡＮＤゲート回路ＮＤＷＳｉの出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインは、書き込みワード線ＷＷＬｉ（ｉ＝１，・・・）の一端に接続される。
【０２６４】
ＮＡＮＤゲート回路ＮＤＷＳｉの２つの入力端子の一方には、書き込みワード線電流波形信号ＷＳ＜ｉ＞が入力され、他方には、ＡＮＤゲート回路ＡＤ１の出力信号が入力される。ＡＮＤゲート回路ＡＤ１には、書き込みワード線ドライブ信号ＷＷＬＤＲＶ及び複数ビットから構成されるロウアドレス信号（ロウｉごとに異なる）が入力される。
【０２６５】
書き込みワード線シンカー（１ロウ分）１５は、ＮチャネルＭＯＳトランジスタＴＮ１から構成される。ＮチャネルＭＯＳトランジスタＴＮ１のソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みワード線ＷＷＬｉの他端に接続される。ＮチャネルＭＯＳトランジスタＴＮ１のゲートには、書き込みワード線シンク信号ＷＷＬＳＮＫが入力される。
【０２６６】
書き込み動作時、書き込みワード線ドライブ信号ＷＷＬＤＲＶが“Ｈ”になると共に、選択されたロウｉでは、ロウアドレス信号の全てのビットが“Ｈ”となる。即ち、選択されたロウｉでは、アンド回路ＡＤ１の出力信号が“Ｈ”となるため、書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞の値に応じて、所定の値（大きさ）を有する書き込みワード線電流が書き込みワード線ＷＷＬｉに供給される。
【０２６７】
書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｈ”になると、ＮチャネルＭＯＳトランジスタＴＮ１がオン状態となるため、書き込みワード線ＷＷＬｉに流れる書き込み電流は、ＮチャネルＭＯＳトランジスタＴＮ１を経由して、接地点ＶＳＳに吸収される。
【０２６８】
このようなロウデコーダ＆書き込みワード線ドライバ／シンカーによれば、書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞の値を制御することにより、選択されたロウｉ内の書き込みワード線ＷＷＬｉに対する書き込み電流の大きさ（電流波形）を制御することができる。
【０２６９】
また、書き込みワード線ドライブ信号ＷＷＬＤＲＶを“Ｌ”に設定した後、書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｌ”に設定すれば、書き込み動作後の書き込みワード線ＷＷＬｉの電位を完全に０Ｖにすることができ、初期化に好都合である。
【０２７０】
なお、書き込みワード線電流の値（大きさ）を制御するに当たっては、第一に、複数のＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３のサイズ（チャネル幅）、即ち、駆動能力を、全て同じ値に設定し、書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞を用いて、オン状態のＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３の数を変える、という制御方法を使用できる。
【０２７１】
第二に、複数のＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３のサイズ（チャネル幅）、即ち、駆動能力を、互いに異なる値に設定し、書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞を用いて、複数のＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３のうちの１つを選択的にオン状態にする、という制御方法を使用できる。
【０２７２】
第三に、これら第一及び第二の方法を組み合せた制御方法、即ち、ＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３のサイズを変え、かつ、オン状態のＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３の数を変えて、書き込み電流の値（大きさ）を制御する、という制御方法を使用できる。
【０２７３】
▲３▼　カラムデコーダ＆書き込みビット線ドライバ／シンカー
図１８は、カラムデコーダ＆書き込みビット線ドライバ／シンカーの回路例を示している。
【０２７４】
カラムデコーダ＆書き込みビット線ドライバ／シンカー（１カラム分）１６Ａは、ＮＡＮＤゲート回路ＮＤＢＳ０〜ＮＤＢＳ３、ＡＮＤゲート回路ＡＤ２，ＡＤ３、ＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ３及びＮチャネルＭＯＳトランジスタＢＮ０から構成される。
【０２７５】
ＰチャネルＭＯＳトランジスタＢＳｉ（ｉ＝０，１，２，３）のゲートは、ＮＡＮＤゲート回路ＮＤＢＳｉの出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインは、共通に、書き込みビット線ＷＢＬｉ（ｉ＝１，・・・）の一端に接続される。
【０２７６】
ＮＡＮＤゲート回路ＮＤＢＳｉ（ｉ＝０，１，２，３）の２つの入力端子の一方には、書き込みワード線電流波形信号ＢＳ＜ｉ＞が入力され、他方には、ＡＮＤゲート回路ＡＤ２の出力信号が入力される。ＡＮＤゲート回路ＡＤ２には、書き込みビット線ドライブ信号ＷＢＬＤＲＶ、複数ビットから構成されるカラムアドレス信号（カラムｉごとに異なる）及び書き込みデータＤＡＴＡが入力される。
【０２７７】
ＮチャネルＭＯＳトランジスタＢＮ０のゲートは、ＡＮＤゲート回路ＡＤ３の出力端子に接続され、そのソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みビット線ＷＢＬｉ（ｉ＝１，・・・）の一端に接続される。ＡＮＤゲート回路ＡＤ３には、書き込みビット線シンク信号ＷＢＬＳＮＫ、複数ビットから構成されるカラムアドレス信号（カラムｉごとに異なる）及び書き込みデータの反転信号ｂＤＡＴＡが入力される。
【０２７８】
同様に、カラムデコーダ＆書き込みビット線ドライバ／シンカー（１カラム分）１７Ａは、ＮＡＮＤゲート回路ＮＤＢＳ４〜ＮＤＢＳ７、ＡＮＤゲート回路ＡＤ４，ＡＤ５、ＰチャネルＭＯＳトランジスタＢＳ４〜ＢＳ７及びＮチャネルＭＯＳトランジスタＢＮ１から構成される。
【０２７９】
ＰチャネルＭＯＳトランジスタＢＳｉ（ｉ＝４，５，６，７）のゲートは、ＮＡＮＤゲート回路ＮＤＢＳｉの出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインは、共通に、書き込みビット線ＷＢＬｉ（ｉ＝１，・・・）の他端に接続される。
【０２８０】
ＮＡＮＤゲート回路ＮＤＢＳｉ（ｉ＝４，５，６，７）の２つの入力端子の一方には、書き込みワード線電流波形信号ＢＳ＜ｉ＞が入力され、他方には、ＡＮＤゲート回路ＡＤ４の出力信号が入力される。ＡＮＤゲート回路ＡＤ４には、書き込みビット線ドライブ信号ＷＢＬＤＲＶ、複数ビットから構成されるカラムアドレス信号（カラムｉごとに異なる）及び書き込みデータの反転信号ｂＤＡＴＡが入力される。
【０２８１】
ＮチャネルＭＯＳトランジスタＢＮ１のゲートは、ＡＮＤゲート回路ＡＤ５の出力端子に接続され、そのソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みビット線ＷＢＬｉ（ｉ＝１，・・・）の他端に接続される。ＡＮＤゲート回路ＡＤ５には、書き込みビット線シンク信号ＷＢＬＳＮＫ、複数ビットから構成されるカラムアドレス信号（カラムｉごとに異なる）及び書き込みデータＤＡＴＡが入力される。
【０２８２】
書き込み動作時、書き込みビット線ドライブ信号ＷＢＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫが共に“Ｈ”となり、かつ、選択されたカラムｉでは、カラムアドレス信号の全てのビットが“Ｈ”となる。
【０２８３】
従って、選択されたカラムｉでは、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜３＞により、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａに向かって流れる書き込み電流の値（大きさ）が決定される。
【０２８４】
また、書き込みビット線電流波形信号ＢＳ＜４＞〜ＢＳ＜７＞により、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａに向かって流れる書き込み電流の値（大きさ）が決定される。
【０２８５】
書き込みビット線ＷＢＬｉに流れる書き込み電流の向きは、書き込みデータＤＡＴＡの値により決まる。
【０２８６】
例えば、書き込みデータＤＡＴＡが“１”（＝“Ｈ”）のときには、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜３＞により、少なくとも１つのＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ３がオン状態になり、また、ＮチャネルＭＯＳトランジスタＢＮ１も、オン状態となる。このため、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａに向かう書き込み電流が流れる。
【０２８７】
また、書き込みデータＤＡＴＡが“０”（＝“Ｌ”）のときには、書き込みビット線電流波形信号ＢＳ＜４＞〜ＢＳ＜７＞により、少なくとも１つのＰチャネルＭＯＳトランジスタＢＳ４〜ＢＳ７がオン状態となり、また、ＮチャネルＭＯＳトランジスタＢＮ０がオン状態となる。このため、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａからカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａに向かう書き込み電流が流れる。
【０２８８】
このようなカラムデコーダ＆書き込みビット線ドライバ／シンカーによれば、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜７＞の値を制御することにより、選択されたカラムｉ内の書き込みビット線ＷＢＬｉに対する書き込み電流の大きさ（電流波形）を制御することができる。
【０２８９】
また、書き込みビット線ドライブ信号ＷＢＬＤＲＶを“Ｌ”に設定した後、書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”に設定すれば、書き込み動作後の書き込みビット線ＷＢＬｉの電位を完全に０Ｖにすることができ、初期化に好都合である。
【０２９０】
なお、書き込みビット線電流の値（大きさ）を制御するに当たっては、第一に、複数のＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ７のサイズ（チャネル幅）、即ち、駆動能力を、全て同じ値に設定し、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜７＞を用いて、オン状態のＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ７の数を変える、という制御方法を使用できる。
【０２９１】
第二に、複数のＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ７のサイズ（チャネル幅）、即ち、駆動能力を、互いに異なる値に設定し、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜７＞を用いて、複数のＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ７のうちの１つを選択的にオン状態にする、という制御方法を使用できる。
【０２９２】
第三に、これら第一及び第二の方法を組み合せた制御方法、即ち、ＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ７のサイズを変え、かつ、オン状態のＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ７の数を変えて、書き込み電流の値（大きさ）を制御する、という制御方法を使用できる。
【０２９３】
▲４▼　書き込み電流波形制御回路
次に、書き込みワード線ドライブ信号ＷＷＬＤＲＶ、書き込みワード線シンク信号ＷＷＬＳＮＫ、書き込みビット線ドライブ信号ＷＢＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫを生成する書き込み電流波形制御回路の例について説明する。
【０２９４】
図１９は、書き込み電流波形制御回路の例を示している。
書き込み電流波形制御回路２４は、ＷＷＬＤＲＶ生成回路２５Ｘ、ＷＷＬＳＮＫ生成回路２５Ｙ、ＷＢＬＤＲＶ生成回路２６Ｘ及びＷＢＬＳＮＫ生成回路２６Ｙから構成される。
【０２９５】
ＷＷＬＤＲＶ生成回路２５Ｘは、インバータ回路ＩＶ０，ＩＶ１から構成され、書き込み信号ＷＲＩＴＥに基づいて、書き込みワード線ドライブ信号ＷＷＬＤＲＶを生成する。ＷＷＬＳＮＫ生成回路２５Ｙは、ＮＡＮＤゲート回路ＮＤ１及び遅延回路２７から構成され、書き込み信号ＷＲＩＴＥに基づいて、書き込みワード線シンク信号ＷＷＬＳＮＫを生成する。
【０２９６】
ＷＢＬＤＲＶ生成回路２６Ｘは、インバータ回路ＩＶ２，ＩＶ３から構成され、書き込み信号ＷＲＩＴＥに基づいて、書き込みビット線ドライブ信号ＷＢＬＤＲＶを生成する。ＷＢＬＳＮＫ生成回路２６Ｙは、ＮＡＮＤゲート回路ＮＤ２及び遅延回路２８から構成され、書き込み信号ＷＲＩＴＥに基づいて、書き込みビット線シンク信号ＷＢＬＳＮＫを生成する。
【０２９７】
書き込み信号ＷＲＩＴＥは、書き込み動作時に“Ｈ”となる信号である。書き込み信号ＷＲＩＴＥが“Ｌ”から“Ｈ”に変化すると、書き込みワード／ビット線ドライブ信号ＷＷＬＤＲＶ，ＷＢＬＤＲＶ及び書き込みワード／ビット線シンク信号ＷＷＬＳＮＫ，ＷＢＬＳＮＫが、ほぼ同時に“Ｌ”から“Ｈ”に変化する。
【０２９８】
遅延回路２７，２８は、書き込み信号ＷＲＩＴＥが“Ｈ”から“Ｌ”に変化し、かつ、書き込みワード／ビット線ドライブ信号ＷＷＬＤＲＶ，ＷＢＬＤＲＶが“Ｈ”から“Ｌ”に変化してから、書き込みワード／ビット線シンク信号ＷＷＬＳＮＫ，ＷＢＬＳＮＫが“Ｈ”から“Ｌ”に変化するまでの時間（インターバル）を決定する。
【０２９９】
▲５▼　設定回路
次に、書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞及び書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜３＞を生成する設定回路について説明する。
【０３００】
図２０は、設定回路の例を示している。
設定回路２３は、書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞を生成する第１部分と、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜３＞を生成する第２部分とから構成される。
【０３０１】
第１部分は、書き込みワード線電流の電流波形（大きさ）を決定する設定データがプログラムされるレジスタ＜０＞，＜１＞と、レジスタ＜０＞，＜１＞の出力信号ＴＤ＜０＞，ＴＤ＜１＞，ｂＴＤ＜０＞，ｂＴＤ＜１＞をデコードして、書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞を出力するデコーダＷＳ＜０＞〜ＷＳ＜３＞とを有している。
【０３０２】
第２部分は、書き込みビット線電流の電流波形（大きさ）を決定する設定データがプログラムされるレジスタ＜２＞〜＜４＞と、レジスタ＜２＞〜＜４＞の出力信号ＴＤ＜２＞〜ＴＤ＜４＞，ｂＴＤ＜２＞〜ｂＴＤ＜４＞をデコードして、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜７＞を出力するデコーダＢＳ＜０＞〜ＢＳ＜７＞とを有している。
【０３０３】
本例では、チップごと、又は、セルアレイごとに、書き込みワード線／ビット線電流を設定することを前提とする。チップごとに、書き込みワード線／ビット線電流を設定する場合には、チップ内には、設定回路２３が１個だけ設けられる。チップ内に複数のセルアレイが存在し、セルアレイごとに、書き込みワード線／ビット線電流を設定する場合には、チップ内には、セルアレイの数と同じ数の設定回路２３が設けられる。
【０３０４】
レジスタ＜０＞，＜１＞には、書き込みワード線電流の電流波形を決定する設定データがプログラムされる。書き込みワード線電流の電流波形は、図１７に示すように、書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞により制御される。本例では、レジスタ＜０＞，＜１＞に登録される２ビットの設定データにより、書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞のうちの１つが“Ｈ”となる。
【０３０５】
つまり、図１７のＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３のサイズを変えることにより、４通りの電流波形を実現できる。
【０３０６】
なお、レジスタ＜０＞，＜１＞に登録される２ビットの設定データにより、“Ｈ”となる書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞の数を制御するようにしてもよい。この場合、図１７のＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３のサイズを同じにしても、４通りの電流波形を実現できる。
【０３０７】
Ｄ＜０＞，Ｄ＜１＞は、テストモード時に、磁気ランダムアクセスメモリ（チップ）の外部から入力される設定データである。テストモード時には、この設定データに基づいて、書き込みワード線電流の電流波形を決定し、ＴＭＲ素子の特性をテストすることができる。
【０３０８】
また、Ｄ＜０＞，Ｄ＜１＞は、設定データの登録時に、磁気ランダムアクセスメモリ（チップ）の外部から入力される設定データでもある。設定データの登録時には、この設定データに基づいて、電気的に、レジスタ＜０＞、＜１＞内の記憶素子に設定データをプログラムすることができる。
【０３０９】
レジスタ＜２＞〜＜４＞には、書き込みビット線電流の電流波形を決定する設定データがプログラムされる。書き込みビット線電流の電流波形は、図１８に示すように、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜３＞により制御される。本例では、レジスタ＜２＞〜＜４＞に登録される３ビットの設定データにより、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜７＞のうちの１つがＨ”となる。
【０３１０】
つまり、図１８のＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ３のサイズを変えることにより、書き込みビット線ドライバ１６Ａから書き込みビット線シンカー１７Ａに向かう書き込みビット線電流の電流波形を４通りだけ用意することができる。また、ＰチャネルＭＯＳトランジスタＢＳ４〜ＢＳ７のサイズを変えることにより、書き込みビット線ドライバ１７Ａから書き込みビット線シンカー１６Ａに向かう書き込みビット線電流の電流波形を４通りだけ用意することができる。
【０３１１】
なお、レジスタ＜２＞〜＜４＞に登録される３ビットの設定データにより、“Ｈ”となる書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜７＞の数を制御するようにしてもよい。この場合、図１８のＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ７のサイズを同じにしても、書き込みビット線電流の各向きに対して、４通りの電流波形を実現できる。
【０３１２】
Ｄ＜２＞〜Ｄ＜４＞は、テストモード時に、磁気ランダムアクセスメモリ（チップ）の外部から入力される設定データである。テストモード時には、この設定データに基づいて、書き込みビット線電流の電流波形を決定し、ＴＭＲ素子の特性をテストすることができる。
【０３１３】
また、Ｄ＜２＞〜Ｄ＜４＞は、設定データの登録時に、磁気ランダムアクセスメモリ（チップ）の外部から入力される設定データでもある。設定データの登録時には、この設定データに基づいて、電気的に、レジスタ＜２＞〜＜４＞内の記憶素子に設定データをプログラムすることができる。
【０３１４】
▲６▼　レジスタ＜ｊ＞
図２０の設定回路２３内のレジスタ＜ｊ＞の回路例について説明する。
【０３１５】
Ｉ．　回路例１
図２１は、レジスタの回路例を示している。
レジスタ＜ｊ＞（ｊ＝０，１，２，３，４）は、プログラムされた設定データを、出力信号ＴＤ＜ｊ＞，ｂＴＤ＜ｊ＞として出力するためのプログラムデータ出力回路２９と、磁気ランダムアクセスメモリの外部から入力された設定データを、出力信号ＴＤ＜ｊ＞，ｂＴＤ＜ｊ＞として出力するための入力データ転送回路３０とから構成される。
【０３１６】
プログラムデータ出力回路２９は、設定データを記憶するためのレーザ溶断ヒューズ（ｌａｓｅｒ　ｂｌｏｗ　ｆｕｓｅ）２９を有している。レーザ溶断ヒューズ２９の切断の有無により、１ビットデータを記憶する。ＰチャネルＭＯＳトランジスタＰ１とレーザ溶断ヒューズ２９は、電源端子ＶＤＤと接地端子ＶＳＳの間に直列接続される。ＰチャネルＭＯＳトランジスタＰ１のゲートは、接地端子ＶＳＳに接続されるため、ＰチャネルＭＯＳトランジスタＰ１は、常に、オン状態となっている。
【０３１７】
ＰチャネルＭＯＳトランジスタＰ１とレーザ溶断ヒューズ２９の接続点は、インバータＩ９及びトランスファゲートＴＧ４を経由して、インバータＩ７の入力端に接続される。インバータＩ７の出力信号は、ｂＴＤ＜ｊ＞となり、インバータＩ８の出力信号は、ＴＤ＜ｊ＞となる。
【０３１８】
入力データ転送回路３０は、トランスファゲートＴＧ１〜ＴＧ３及びインバータＩ５，Ｉ６から構成される。インバータＩ５，Ｉ６とトランスファゲートＴＧ３は、ラッチ回路を構成している。
【０３１９】
通常動作モードにおける書き込み動作時には、テスト信号ＶＣＴＥＳＴが“Ｌ”となり、テスト信号ｂＶＣＴＥＳＴが“Ｈ”となる。このため、トランスファゲートＴＧ４は、オン状態となり、トランスファゲートＴＧ１，ＴＧ２は、オフ状態となる。
【０３２０】
従って、レーザ溶断ヒューズ２９にプログラムされた設定データが、トランスファゲートＴＧ４及びインバータＩ７〜Ｉ９を経由して、出力信号ＴＤ＜ｊ＞，ｂＴＤ＜ｊ＞として出力される。
【０３２１】
テストモードにおける書き込み動作時には、テスト信号ＶＣＴＥＳＴが“Ｈ”となり、テスト信号ｂＶＣＴＥＳＴが“Ｌ”となる。このため、トランスファゲートＴＧ１，ＴＧ２は、オン状態となり、トランスファゲートＴＧ３，ＴＧ４は、オフ状態となる。
【０３２２】
従って、外部端子（データ入力端子、アドレス端子など）から入力される設定データＤ＜ｊ＞が、トランスファゲートＴＧ１，ＴＧ２及びインバータＩ５〜Ｉ８を経由して、出力信号ＴＤ＜ｊ＞，ｂＴＤ＜ｊ＞として出力される。
【０３２３】
テストモードにおけるスタンバイ時には、テスト信号ＶＣＴＥＳＴが“Ｌ”となり、テスト信号ｂＶＣＴＥＳＴが“Ｈ”となる。このため、トランスファゲートＴＧ１，ＴＧ２は、オフ状態となり、トランスファゲートＴＧ３，ＴＧ４は、オン状態となる。
【０３２４】
従って、外部端子から入力された設定データＤ＜ｊ＞は、トランスファゲートＴＧ３及びインバータＩ５，Ｉ６からなるラッチ回路にラッチされる。この後は、ラッチ回路にラッチされた設定データに基づいて、書き込みテストを行うことができる。
【０３２５】
なお、設定データを記憶するための記憶素子としては、レーザ溶断ヒューズの他に、例えば、磁化状態によりデータを記憶するＴＭＲ素子（ＭＴＪ）や、トンネルバリアを絶縁破壊するか否かでデータを記憶するＴＭＲ素子などを使用することができる。
【０３２６】
ＩＩ．　回路例２
図２２は、レジスタの他の回路例を示している。
本例のレジスタ＜ｊ＞は、図２１のレジスタ＜ｊ＞と比較すると、プログラムデータ出力回路２９の構成に特徴を有する。即ち、図２１のレジスタ＜ｊ＞では、設定データを記憶するための素子として、レーザ溶断ヒューズ２９を使用したが、本例のレジスタ＜ｊ＞では、設定データを記憶するための素子として、ＴＭＲ素子（ＭＴＪ）を使用する。
【０３２７】
プログラムデータ出力回路２９は、設定データを記憶するためのＴＭＲ素子ＭＴＪを有している。ここで、ＴＭＲ素子ＭＴＪには、設定データを、ＴＭＲ素子の磁化状態、即ち、固定層の磁化方向と記憶層の磁化方向との関係（平行又は反平行）で記憶することができるが、本例では、そのような方法を用いない。
【０３２８】
なぜなら、設定データの値に関しては、一度、ＴＭＲ素子ＭＴＪに書き込んだ後に、再び、それを書き換えるということがない。
【０３２９】
また、ＴＭＲ素子ＭＴＪのＭＲ比が２０〜４０％であることを考慮すると、パワーオンと同時に、ＴＭＲ素子ＭＴＪのデータを出力する設定回路では、設定データの読み出し時に、ＴＭＲ素子ＭＴＪの両端に大きな電圧が印加され、誤読み出しする可能性があるからである。
【０３３０】
ＴＭＲ素子ＭＴＪは、ＴＭＲ素子ＭＴＪの両端にかかるバイアス電圧が大きくなるにつれて、ＭＲ比が小さくなる、という特性を有している。このため、設定データをＴＭＲ素子の磁化状態で記憶した場合、大きな読み出し信号量を得るために、バイアス電圧を大きくすると、ＭＲ比（“１”データと“０”データの読み出し信号差）が小さくなり、誤読み出しの可能性が大きくなる。
【０３３１】
従って、設定データを記憶するためのＴＭＲ素子ＭＴＪに対しては、固定層の磁化方向と記憶層の磁化方向との関係ではなく、トンネルバリアを絶縁破壊するか否かで、設定データをプログラムする。
【０３３２】
ＴＭＲ素子ＭＴＪの絶縁破壊を利用した設定データのプログラム方法では、半永久的に、設定データを記憶しておくことができる。
【０３３３】
ＴＭＲ素子ＭＴＪの一端は、ＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１を経由して電源端子ＶＤＤに接続され、その他端は、ＮチャネルＭＯＳトランジスタＮ２を経由して接地端子ＶＳＳに接続される。
【０３３４】
ＰチャネルＭＯＳトランジスタＰ１のゲートは、接地端子ＶＳＳに接続され、ＮチャネルＭＯＳトランジスタＮ２のゲートは、電源端子ＶＤＤに接続されるため、これらＭＯＳトランジスタＰ１，Ｎ２は、常に、オン状態となっている。
【０３３５】
ＮチャネルＭＯＳトランジスタＮ１のゲートには、クランプ電位Ｖｃｌａｍｐが入力される。クランプ電位Ｖｃｌａｍｐを適切な値に設定することにより、設定データの読み出し時に、ＴＭＲ素子ＭＴＪの電極間に高電圧が印加されるのを防止することができる。
【０３３６】
なお、クランプ電位Ｖｃｌａｍｐを生成するＶｃｌａｍｐ生成回路の例を、図２３に示す。本例のＶｃｌａｍｐ生成回路３１では、クランプ電位Ｖｃｌａｍｐは、ＢＧＲ回路の出力電圧を抵抗分割することにより得ている。クランプ電位Ｖｃｌａｍｐは、０．３〜０．５Ｖとなる。
【０３３７】
ＮＡＮＤゲート回路ＮＤ４及びＰチャネルＭＯＳトランジスタＰ２は、ＴＭＲ素子ＭＴＪの絶縁破壊を利用した設定データのプログラム方法を採用する場合に必要となる要素である。
【０３３８】
設定データのプログラム時には、プログラム信号ＰＲＯＧが“Ｈ”となる。そして、例えば、ＴＭＲ素子ＭＴＪに設定データ“１”を書き込む場合には、外部端子（データ入力端子、アドレス端子、専用端子など）から、設定データＤ＜ｊ＞として、“１”（＝“Ｈ”）を入力する。
【０３３９】
この時、ＮＡＮＤゲート回路ＮＤ４の出力信号は、“Ｌ”となり、ＰチャネルＭＯＳトランジスタＰ２は、オン状態となる。従って、ＴＭＲ素子ＭＴＪの両端には、大きな電圧が印加され、ＴＭＲ素子ＭＴＪのトンネルバリアが破壊され、結果として、ＴＭＲ素子ＭＴＪに、設定データ“１”がプログラムされる。この場合、ＴＤ＜ｊ＞は、“Ｌ”、ｂＴＤ＜ｊ＞は、“Ｈ”となる。
【０３４０】
一方、例えば、ＴＭＲ素子ＭＴＪに設定データ“０”を書き込む場合には、外部端子（データ入力端子、アドレス端子、専用端子など）から、設定データＤ＜ｊ＞として、“０”（＝“Ｌ”）を入力する。
【０３４１】
この時、ＮＡＮＤゲート回路ＮＤ４の出力信号は、“Ｈ”となり、ＰチャネルＭＯＳトランジスタＰ２は、オフ状態となる。従って、ＴＭＲ素子ＭＴＪの両端には、大きな電圧が印加されることがないため、ＴＭＲ素子ＭＴＪのトンネルバリアが破壊されずに、結果として、ＴＭＲ素子ＭＴＪに、設定データ“０”がプログラムされる。この場合、ＴＤ＜ｊ＞は、“Ｈ”、ｂＴＤ＜ｊ＞は、“Ｌ”となる。
【０３４２】
ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１の接続点は、インバータＩ９及びトランスファゲートＴＧ４を経由して、インバータＩ７の入力端に接続される。インバータＩ７の出力信号は、ｂＴＤ＜ｊ＞となり、インバータＩ８の出力信号は、ＴＤ＜ｊ＞となる。
【０３４３】
▲７▼　デコーダＷＳ＜０＞〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜７＞
図２０の設定回路２３内のデコーダＷＳ＜０＞〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜７＞の回路例について説明する。
【０３４４】
図２４は、デコーダの回路例を示している。
デコーダＷＳ＜０＞〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜７＞は、それぞれ、ＮＡＮＤゲート回路ＮＤ３及びインバータＩ１０から構成される。
【０３４５】
ＮＡＮＤゲート回路ＮＤ３には、３つの入力信号Ａ，Ｂ，Ｃが入力され、その出力信号は、インバータＩ１０に入力される。インバータＩ１０の出力信号Ｄは、書き込みワード／ビット線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜７＞となる。
【０３４６】
デコーダＷＳ＜０＞〜ＷＳ＜３＞，ＢＳ＜０＞〜ＢＳ＜７＞のデコーディング表（入力信号と出力信号との関係）を、表１に示す。
【０３４７】
【表１】
2004022148.tif 000003
【０３４８】
▲８▼　動作波形例
図２５は、図１７の書き込みワード線ドライバ／シンカーの動作波形例を示している。
【０３４９】
書き込み信号ＷＲＩＴＥが“Ｈ”になると、これを受けて、書き込みワード線ドライブ信号ＷＷＬＤＲＶ及び書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｈ”になる。この時、書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞の値に応じた電流波形を有する書き込みワード線電流が、書き込みワード線ＷＷＬｉに流れる。
【０３５０】
書き込み信号ＷＲＩＴＥが“Ｌ”になると、これを受けて、まず、書き込みワード線ドライブ信号ＷＷＬＤＲＶが“Ｌ”になる。そして、それから図１９の遅延回路２７の遅延時間により決まる一定期間が経過した後、書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｌ”になる。この一定期間は、書き込み動作終了後、書き込みワード線ＷＷＬｉの電位を０Ｖにするための期間である。
【０３５１】
図２６は、図１８の書き込みビット線ドライバ／シンカーの動作波形例を示している。
【０３５２】
書き込み信号ＷＲＩＴＥが“Ｈ”になると、これを受けて、書き込みビット線ドライブ信号ＷＢＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｈ”になる。この時、書き込みデータＤＡＴＡの値に応じた向きを有し、かつ、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜３＞，ＢＳ＜４＞〜ＢＳ＜７＞の値に応じた電流波形を有する書き込みビット線電流が、書き込みビット線ＷＢＬｉに流れる。
【０３５３】
書き込み信号ＷＲＩＴＥが“Ｌ”になると、これを受けて、まず、書き込みビット線ドライブ信号ＷＢＬＤＲＶが“Ｌ”になる。そして、それから図１９の遅延回路２８の遅延時間により決まる一定期間が経過した後、書き込みビット線シンク信号ＷＢＬＳＮＫが“Ｌ”になる。この一定期間は、書き込み動作終了後、書き込みビット線ＷＢＬｉの電位を０Ｖにするための期間である。
【０３５４】
▲９▼　まとめ
以上、説明したように、本例の磁気ランダムアクセスメモリによれば、書き込みワード／ビット線に対する書き込み電流の電流波形（大きさ）を、チップごと、又は、メモリセルアレイごとに、プログラミングにより設定できる。また、書き込みワード線電流の電流波形と書き込みビット線電流の電流波形を、互いに独立に、決定できる。さらに、書き込みビット線電流に関しては、書き込みデータの値（書き込み電流の向き）に対しても、個別に、書き込みビット線電流の電流波形を決定できる。
【０３５５】
これにより、例えば、上述の書き込み原理１〜５を実現可能にし、ＴＭＲ素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることができる。
【０３５６】
（２）　　書き込みワード／ビット線ごとに設定する場合
ＴＭＲ素子の書き込み特性又はアステロイド曲線は、製造ばらつきにより、書き込みワード／ビット線ごとに、互いに異なる場合がある。
【０３５７】
そこで、このような書き込み特性のばらつき（例えば、アステロイド曲線のずれ）に対して、書き込みワード／ビット線ごとに、書き込み電流の大きさ、即ち、ＴＭＲ素子の自由層（記憶層）の磁化の向きを反転させるために必要な書き込み磁界の強さを設定するための回路（磁化の反転方向に対して個別に設定できる機能を含む）について説明する。
【０３５８】
▲１▼　全体構成
図２７は、本発明の一例に関わる磁気ランダムアクセスメモリの主要部の構成を示している。
【０３５９】
磁気ランダムアクセスメモリ（ＭＲＡＭ）１１は、それ自体で１つのメモリチップを構成していてもよいし、また、特定機能を有するチップ内の１つのブロックであってもよい。メモリセルアレイ（データセル）１２は、実際に、データを記憶する機能を有し、レファレンスセルアレイ１３は、読み出し動作時に、読み出しデータの値を判定するための基準を決める機能を有する。
【０３６０】
メモリセルアレイ１２及びレファレンスセルアレイ１３からなるセルアレイのＸ方向の２つの端部のうちの１つには、ロウデコーダ＆ドライバ（ロウデコーダ＆書き込みワード線ドライバ，ロウデコーダ＆読み出しワード線ドライバ）１４−１が配置され、他の１つには、書き込みワード線シンカー１５が配置される。
【０３６１】
ロウデコーダ＆ドライバ１４−１は、書き込み動作時、例えば、ロウアドレス信号に基づいて、複数の書き込みワード線のうちの１つを選択し、かつ、選択された１つの書き込みワード線に、書き込み電流を供給する機能を有する。書き込みワード線シンカー１５は、書き込み動作時、例えば、選択された１つの書き込みワード線に供給された書き込み電流を吸収する機能を有する。
【０３６２】
ロウデコーダ＆ドライバ１４−１は、読み出し動作時、例えば、ロウアドレス信号に基づいて、複数の読み出しワード線（書き込みワード線と一体化されていてもよい）のうちの１つを選択し、かつ、選択された１つの読み出しワード線に、読み出し電流を流す機能を有する。センスアンプ２０は、例えば、この読み出し電流を検出して、読み出しデータを判定する。
【０３６３】
メモリセルアレイ１２のＹ方向の２つの端部のうちの１つには、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ−１が配置され、他の１つには、カラムデコーダ＆書き込みビット線ドライバ／シンカー（カラムトランスファゲート、カラムデコーダを含む）１７Ａ−１が配置される。
【０３６４】
カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ−１，１７Ａ−１は、書き込み動作時、例えば、カラムアドレス信号に基づいて、複数の書き込みビット線（又はデータ選択線）のうちの１つを選択し、かつ、選択された１つの書き込みビット線に、書き込みデータに応じた向きを有する書き込み電流を流す機能を有する。カラムトランスファゲート及びカラムデコーダは、読み出し動作時、カラムアドレス信号により選択されたデータ選択線をセンスアンプ２０に電気的に接続する機能を有する。
【０３６５】
レファレンスセルアレイ１３のＹ方向の２つの端部のうちの１つには、レファレンスセル用カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ｂが配置され、他の１つには、レファレンスセル用カラムデコーダ＆書き込みビット線ドライバ／シンカー（カラムトランスファゲート、カラムデコーダを含む）１７Ｂが配置される。
【０３６６】
レファレンスセル用カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ｂ，１７Ｂは、レファレンスセルアレイ１３にレファレンスデータを記憶させる機能を有する。カラムトランスファゲート及びカラムデコーダは、読み出し動作時、レファレンスデータを読み出し、これをセンスアンプ２０に転送する機能を有する。
【０３６７】
アドレスレシーバ１８は、アドレス信号を受け、例えば、ロウアドレス信号を、ロウデコーダ＆ドライバ１４−１に転送し、カラムアドレス信号を、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ−１，１７Ａ−１に転送する。データ入力レシーバ１９は、書き込みデータを、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ−１，１７Ａ−１に転送する。また、出力ドライバ２１は、センスアンプ２０で検出された読み出しデータを、磁気ランダムアクセスメモリ１１の外部へ出力する。
【０３６８】
制御回路２２は、／ＣＥ（Ｃｈｉｐ　Ｅｎａｂｌｅ）信号、／ＷＥ（Ｗｒｉｔｅ　Ｅｎａｂｌｅ）信号及び／ＯＥ（Ｏｕｔｐｕｔ　Ｅｎａｂｌｅ）信号を受け、磁気ランダムアクセスメモリ１１の動作を制御する。例えば、制御回路２２は、書き込み動作時、書き込み信号ＷＲＩＴＥを、書き込み電流波形制御回路・設定回路１４−２，１６Ａ−２，１７Ａ−２に与える。
【０３６９】
書き込み電流波形制御回路・設定回路１４−２，１６Ａ−２，１７Ａ−２は、書き込み信号ＷＲＩＴＥを受けると、書き込みワード／ビット線ごとに、例えば、設定回路に予めプログラムされた設定データに基づいて、書き込み電流の電流波形（大きさなど）を決定する。
【０３７０】
具体的には、書き込み電流波形制御回路・設定回路１４−２は、書き込み動作時、ロウデコーダ＆ドライバ１４−１に、書き込みワード線ドライブ信号ＷＷＬＤＲＶ及び書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞を与え、書き込みワード線シンカー１５に、書き込みワード線シンク信号ＷＷＬＳＮＫを与える。書き込み電流波形制御回路・設定回路１６Ａ−２，１７Ａ−２は、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ−１，１７Ａ−１に、書き込みビット線ドライブ信号ＷＢＬＤＲＶ、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜７＞及び書き込みビット線シンク信号ＷＢＬＳＮＫを与える。
【０３７１】
書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞は、書き込みワード線ごとに、個別に、書き込みワード線に対応して設けられるロウデコーダ＆書き込みワード線ドライバに供給される。これにより、書き込みワード線ごとに、書き込み電流の電流波形を制御することができる。
【０３７２】
また、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜７＞は、書き込みビット線ごとに、個別に、書き込みビット線に対応して設けられるカラムデコーダ＆書き込みビット線ドライバに供給される。これにより、書き込みビット線ごとに、書き込み電流の電流波形を制御することができる。
【０３７３】
書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜３＞は、一方向へ向かう書き込みビット線電流の電流波形を決定し、書き込みビット線電流波形信号ＢＳ＜４＞〜ＢＳ＜７＞は、一方向とは逆向きの他方向へ向かう書き込みビット線電流の電流波形を決定する。従って、書き込みビット線ごと、及び、書き込みデータごとに、書き込み電流の電流波形を制御することができる。
【０３７４】
書き込み電流の電流吸収タイミングに関しては、例えば、シンク信号ＷＷＬＳＮＫ，ＷＢＬＳＮＫが“Ｈ”から“Ｌ”になるタイミングを、ドライブ信号ＷＷＬＤＲＶ，ＷＢＬＤＲＶが“Ｈ”から“Ｌ”になるタイミングよりも遅らせることにより、書き込みワード／ビット線の電位を完全に０Ｖにする、といった効果を得ることができる。
【０３７５】
書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞の値は、例えば、設定回路に予めプログラムされた設定データに基づいて決定され、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜７＞の値も、同様に、例えば、設定回路に予めプログラムされた設定データに基づいて決定される。
【０３７６】
設定データを記憶するためのプログラミング素子としては、例えば、レーザ溶断型ヒューズ、ＴＭＲ素子（ＭＴＪ）や、ＴＭＲ素子のトンネルバリアを破壊するアンチヒューズなどを使用することができる。
【０３７７】
磁気ランダムアクセスメモリのテストモードにおいては、例えば、データ入出力端子から入力される設定データＤ＜ｊ＞に基づいて、ＴＭＲ素子に対する書き込みテストを実施することもできる。
【０３７８】
この書き込みテストにより、メモリセルアレイ１２内のＴＭＲ素子の書き込み特性を把握し、通常の書き込み動作時における書き込みワード／ビット線電流の値（合成磁界Ｈｘ，Ｈｙの強さ）を決定する。設定データは、アドレス端子から入力させるようにしてもよい。
【０３７９】
テストモードの結果を受けて、この後、設定データのプログラミング動作が行われる。このプログラミング動作は、テストモードの結果、即ち、書き込みワード／ビット線電流の値を、例えば、設定回路内のプログラミング素子にプログラミングする動作のことである。
【０３８０】
プログラミング動作時には、プログラム信号ＰＲＯＧが“Ｈ”になる。そして、データ入出力端子又はアドレス端子から入力される設定データＤ＜ｊ＞の値を制御し、通常の書き込み動作時における書き込みワード／ビット線電流の値を、例えば、設定回路内のプログラミング素子にプログラミングする。
【０３８１】
▲２▼　ロウデコーダ＆書き込みワード線ドライバ／シンカー
図２８は、ロウデコーダ＆書き込みワード線ドライバ／シンカーの回路例を示している。
【０３８２】
ロウデコーダ＆書き込みワード線ドライバ（１ロウ分）１４−１は、ＡＮＤゲート回路ＡＤ１、ＮＡＮＤゲート回路ＮＤＷＳ０〜ＮＤＷＳ３及びＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３から構成される。ＰチャネルＭＯＳトランジスタＷＳｉ（ｉ＝０，１，２，３）のゲートは、ＮＡＮＤゲート回路ＮＤＷＳｉの出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインは、書き込みワード線ＷＷＬｉ（ｉ＝１，・・・）の一端に接続される。
【０３８３】
ＮＡＮＤゲート回路ＮＤＷＳｉの２つの入力端子の一方には、書き込みワード線電流波形信号ＷＳ＜ｉ＞が入力され、他方には、ＡＮＤゲート回路ＡＤ１の出力信号が入力される。ＡＮＤゲート回路ＡＤ１には、書き込みワード線ドライブ信号ＷＷＬＤＲＶ及び複数ビットから構成されるロウアドレス信号（ロウｉごとに異なる）が入力される。
【０３８４】
書き込みワード線シンカー（１ロウ分）１５は、ＮチャネルＭＯＳトランジスタＴＮ１から構成される。ＮチャネルＭＯＳトランジスタＴＮ１のソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みワード線ＷＷＬｉの他端に接続される。ＮチャネルＭＯＳトランジスタＴＮ１のゲートには、書き込みワード線シンク信号ＷＷＬＳＮＫが入力される。
【０３８５】
書き込み動作時、書き込みワード線ドライブ信号ＷＷＬＤＲＶが“Ｈ”になると共に、選択されたロウｉでは、ロウアドレス信号の全てのビットが“Ｈ”となる。即ち、選択されたロウｉでは、アンド回路ＡＤ１の出力信号が“Ｈ”となるため、書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞の値に応じて、所定の値（大きさ）を有する書き込みワード線電流が書き込みワード線ＷＷＬｉに供給される。
【０３８６】
書き込みワード線シンク信号ＷＷＬＳＮＫが“Ｈ”になると、ＮチャネルＭＯＳトランジスタＴＮ１がオン状態となるため、書き込みワード線ＷＷＬｉに流れる書き込み電流は、ＮチャネルＭＯＳトランジスタＴＮ１を経由して、接地点ＶＳＳに吸収される。
【０３８７】
このようなロウデコーダ＆書き込みワード線ドライバ／シンカーによれば、書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞の値を制御することにより、選択されたロウｉ内の書き込みワード線ＷＷＬｉに対する書き込み電流の大きさ（電流波形）を制御することができる。
【０３８８】
また、書き込みワード線ドライブ信号ＷＷＬＤＲＶを“Ｌ”に設定した後、書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｌ”に設定すれば、書き込み動作後の書き込みワード線ＷＷＬｉの電位を完全に０Ｖにすることができ、初期化に好都合である。
【０３８９】
なお、書き込みワード線電流の値（大きさ）を制御するに当たっては、第一に、複数のＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３のサイズ（チャネル幅）、即ち、駆動能力を、全て同じ値に設定し、書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞を用いて、オン状態のＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３の数を変える、という制御方法を使用できる。
【０３９０】
第二に、複数のＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３のサイズ（チャネル幅）、即ち、駆動能力を、互いに異なる値に設定し、書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞を用いて、複数のＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３のうちの１つを選択的にオン状態にする、という制御方法を使用できる。
【０３９１】
第三に、これら第一及び第二の方法を組み合せた制御方法、即ち、ＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３のサイズを変え、かつ、オン状態のＰチャネルＭＯＳトランジスタＷＳ０〜ＷＳ３の数を変えて、書き込み電流の値（大きさ）を制御する、という制御方法を使用できる。
【０３９２】
▲３▼　カラムデコーダ＆書き込みビット線ドライバ／シンカー
図２９は、カラムデコーダ＆書き込みビット線ドライバ／シンカーの回路例を示している。
【０３９３】
カラムデコーダ＆書き込みビット線ドライバ／シンカー（１カラム分）１６Ａ−１は、ＮＡＮＤゲート回路ＮＤＢＳ０〜ＮＤＢＳ３、ＡＮＤゲート回路ＡＤ２，ＡＤ３、ＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ３及びＮチャネルＭＯＳトランジスタＢＮ０から構成される。
【０３９４】
ＰチャネルＭＯＳトランジスタＢＳｉ（ｉ＝０，１，２，３）のゲートは、ＮＡＮＤゲート回路ＮＤＢＳｉの出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインは、共通に、書き込みビット線ＷＢＬｉ（ｉ＝１，・・・）の一端に接続される。
【０３９５】
ＮＡＮＤゲート回路ＮＤＢＳｉ（ｉ＝０，１，２，３）の２つの入力端子の一方には、書き込みワード線電流波形信号ＢＳ＜ｉ＞が入力され、他方には、ＡＮＤゲート回路ＡＤ２の出力信号が入力される。ＡＮＤゲート回路ＡＤ２には、書き込みビット線ドライブ信号ＷＢＬＤＲＶ、複数ビットから構成されるカラムアドレス信号（カラムｉごとに異なる）及び書き込みデータＤＡＴＡが入力される。
【０３９６】
ＮチャネルＭＯＳトランジスタＢＮ０のゲートは、ＡＮＤゲート回路ＡＤ３の出力端子に接続され、そのソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みビット線ＷＢＬｉ（ｉ＝１，・・・）の一端に接続される。ＡＮＤゲート回路ＡＤ３には、書き込みビット線シンク信号ＷＢＬＳＮＫ、複数ビットから構成されるカラムアドレス信号（カラムｉごとに異なる）及び書き込みデータの反転信号ｂＤＡＴＡが入力される。
【０３９７】
同様に、カラムデコーダ＆書き込みビット線ドライバ／シンカー（１カラム分）１７Ａ−１は、ＮＡＮＤゲート回路ＮＤＢＳ４〜ＮＤＢＳ７、ＡＮＤゲート回路ＡＤ４，ＡＤ５、ＰチャネルＭＯＳトランジスタＢＳ４〜ＢＳ７及びＮチャネルＭＯＳトランジスタＢＮ１から構成される。
【０３９８】
ＰチャネルＭＯＳトランジスタＢＳｉ（ｉ＝４，５，６，７）のゲートは、ＮＡＮＤゲート回路ＮＤＢＳｉの出力端子に接続され、そのソースは、電源端子ＶＤＤに接続され、そのドレインは、共通に、書き込みビット線ＷＢＬｉ（ｉ＝１，・・・）の他端に接続される。
【０３９９】
ＮＡＮＤゲート回路ＮＤＢＳｉ（ｉ＝４，５，６，７）の２つの入力端子の一方には、書き込みワード線電流波形信号ＢＳ＜ｉ＞が入力され、他方には、ＡＮＤゲート回路ＡＤ４の出力信号が入力される。ＡＮＤゲート回路ＡＤ４には、書き込みビット線ドライブ信号ＷＢＬＤＲＶ、複数ビットから構成されるカラムアドレス信号（カラムｉごとに異なる）及び書き込みデータの反転信号ｂＤＡＴＡが入力される。
【０４００】
ＮチャネルＭＯＳトランジスタＢＮ１のゲートは、ＡＮＤゲート回路ＡＤ５の出力端子に接続され、そのソースは、接地端子ＶＳＳに接続され、そのドレインは、書き込みビット線ＷＢＬｉ（ｉ＝１，・・・）の他端に接続される。ＡＮＤゲート回路ＡＤ５には、書き込みビット線シンク信号ＷＢＬＳＮＫ、複数ビットから構成されるカラムアドレス信号（カラムｉごとに異なる）及び書き込みデータＤＡＴＡが入力される。
【０４０１】
書き込み動作時、書き込みビット線ドライブ信号ＷＢＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫが共に“Ｈ”となり、かつ、選択されたカラムｉでは、カラムアドレス信号の全てのビットが“Ｈ”となる。
【０４０２】
従って、選択されたカラムｉでは、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜３＞により、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ−１からカラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａ−１に向かって流れる書き込み電流の値（大きさ）が決定される。
【０４０３】
また、書き込みビット線電流波形信号ＢＳ＜４＞〜ＢＳ＜７＞により、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａ−１からカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ−１に向かって流れる書き込み電流の値（大きさ）が決定される。
【０４０４】
書き込みビット線ＷＢＬｉに流れる書き込み電流の向きは、書き込みデータＤＡＴＡの値により決まる。
【０４０５】
例えば、書き込みデータＤＡＴＡが“１”（＝“Ｈ”）のときには、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜３＞により、少なくとも１つのＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ３がオン状態になり、また、ＮチャネルＭＯＳトランジスタＢＮ１も、オン状態となる。このため、カラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ−１からカラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａ−１に向かう書き込み電流が流れる。
【０４０６】
また、書き込みデータＤＡＴＡが“０”（＝“Ｌ”）のときには、書き込みビット線電流波形信号ＢＳ＜４＞〜ＢＳ＜７＞により、少なくとも１つのＰチャネルＭＯＳトランジスタＢＳ４〜ＢＳ７がオン状態となり、また、ＮチャネルＭＯＳトランジスタＢＮ０がオン状態となる。このため、カラムデコーダ＆書き込みビット線ドライバ／シンカー１７Ａ−１からカラムデコーダ＆書き込みビット線ドライバ／シンカー１６Ａ−１に向かう書き込み電流が流れる。
【０４０７】
このようなカラムデコーダ＆書き込みビット線ドライバ／シンカーによれば、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜７＞の値を制御することにより、選択されたカラムｉ内の書き込みビット線ＷＢＬｉに対する書き込み電流の大きさ（電流波形）を制御することができる。
【０４０８】
また、書き込みビット線ドライブ信号ＷＢＬＤＲＶを“Ｌ”に設定した後、書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”に設定すれば、書き込み動作後の書き込みビット線ＷＢＬｉの電位を完全に０Ｖにすることができ、初期化に好都合である。
【０４０９】
なお、書き込みビット線電流の値（大きさ）を制御するに当たっては、第一に、複数のＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ７のサイズ（チャネル幅）、即ち、駆動能力を、全て同じ値に設定し、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜７＞を用いて、オン状態のＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ７の数を変える、という制御方法を使用できる。
【０４１０】
第二に、複数のＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ７のサイズ（チャネル幅）、即ち、駆動能力を、互いに異なる値に設定し、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜７＞を用いて、複数のＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ７のうちの１つを選択的にオン状態にする、という制御方法を使用できる。
【０４１１】
第三に、これら第一及び第二の方法を組み合せた制御方法、即ち、ＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ７のサイズを変え、かつ、オン状態のＰチャネルＭＯＳトランジスタＢＳ０〜ＢＳ７の数を変えて、書き込み電流の値（大きさ）を制御する、という制御方法を使用できる。
【０４１２】
▲４▼　書き込み電流波形制御回路・設定回路
次に、書き込みワード線ドライブ信号ＷＷＬＤＲＶ、書き込みワード線シンク信号ＷＷＬＳＮＫ、書き込みビット線ドライブ信号ＷＢＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫを生成する書き込み電流波形制御回路・設定回路の例について説明する。
【０４１３】
図３０は、図２７における書き込み電流波形制御回路・設定回路１４−２の例を示している。
同図では、書き込み電流波形制御回路・設定回路１４−２の１ロウ分についてのみ示す。よって、実際は、図３０に示す要素（書き込みワード線ドライバ／シンカー・トリガ回路２５及び設定回路２３Ａ）が、ロウの数だけ存在する。
【０４１４】
書き込み電流波形制御回路・設定回路１４−２は、書き込みワード線ドライバ／シンカー・トリガ回路２５及び設定回路２３Ａから構成される。
【０４１５】
書き込みワード線ドライバ／シンカー・トリガ回路２５は、書き込み信号ＷＲＩＴＥに基づいて、書き込みワード線ドライブ信号ＷＷＬＤＲＶ及び書き込みワード線シンク信号ＷＷＬＳＮＫを生成する。
【０４１６】
設定回路２３Ａは、設定データに基づいて、書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞を出力する。設定データは、プログラム信号ＰＲＯＧ、アドレス信号（ロウｉ）及び入力データＤ＜０＞〜Ｄ＜３＞に基づいて、予め、設定回路２３Ａ内のプログラミング素子（ヒューズ素子、ＴＭＲ素子など）にプログラムされる。
【０４１７】
なお、本例では、設定データのプログラムは、ウェハ状態、アセンブリ後の製品状態など、どのような時期に行ってもよい。アセンブリ後に、設定データのプログラムを行う場合には、入力データＤ＜０＞〜Ｄ＜３＞は、例えば、データ入力ピン、アドレスピンや、専用ピンなどから入力し、設定回路２３Ａに設定データを登録することができる。
【０４１８】
書き込み信号ＷＲＩＴＥは、書き込み動作時に“Ｈ”となる信号である。
【０４１９】
書き込みワード線ドライバ／シンカー・トリガ回路２５は、書き込み信号ＷＲＩＴＥが“Ｈ”になると、書き込みワード線ドライブ信号ＷＷＬＤＲＶ及び書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｈ”にする。
【０４２０】
設定回路２３Ａは、常に、設定データに基づく書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞を出力している。書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞は、書き込みワード線電流の電流波形を決める。
【０４２１】
図３１は、図２７における書き込み電流波形制御回路・設定回路１６Ａ−２の例を示している。
同図では、書き込み電流波形制御回路・設定回路１６Ａ−２の１カラム分についてのみ示す。よって、実際は、図３１に示す要素（書き込みビット線ドライバ／シンカー・トリガ回路２６−１及び設定回路２３Ｂ−１）が、カラムの数だけ存在する。
【０４２２】
書き込み電流波形制御回路・設定回路１６Ａ−２は、書き込みビット線ドライバ／シンカー・トリガ回路２６−１及び設定回路２３Ｂ−１から構成される。
【０４２３】
書き込みビット線ドライバ／シンカー・トリガ回路２６−１は、書き込み信号ＷＲＩＴＥに基づいて、書き込みビット線ドライブ信号ＷＢＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫを生成する。
【０４２４】
設定回路２３Ｂ−１は、設定データに基づいて、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜３＞を出力する。設定データは、プログラム信号ＰＲＯＧ、アドレス信号（カラムｉ）及び入力データＤ＜０＞〜Ｄ＜３＞に基づいて、予め、設定回路２３Ｂ−１内のプログラミング素子（ヒューズ素子、ＴＭＲ素子など）にプログラムされる。
【０４２５】
なお、本例では、設定データのプログラムは、ウェハ状態、アセンブリ後の製品状態など、どのような時期に行ってもよい。アセンブリ後に、設定データのプログラムを行う場合には、入力データＤ＜０＞〜Ｄ＜３＞は、例えば、データ入力ピン、アドレスピンや、専用ピンなどから入力し、設定回路２３Ｂ−１に設定データを登録することができる。
【０４２６】
書き込み信号ＷＲＩＴＥは、書き込み動作時に“Ｈ”となる信号である。
【０４２７】
書き込みビット線ドライバ／シンカー・トリガ回路２６−１は、書き込み信号ＷＲＩＴＥが“Ｈ”になると、書き込みビット線ドライブ信号ＷＢＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｈ”にする。
【０４２８】
設定回路２３Ｂ−１は、常に、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜３＞を出力している。書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜３＞は、書き込みビット線電流の電流波形を決定する。
【０４２９】
図３２は、図２７における書き込み電流波形制御回路・設定回路１７Ａ−２の例を示している。
同図では、書き込み電流波形制御回路・設定回路１７Ａ−２の１カラム分についてのみ示す。よって、実際は、図３２に示す要素（書き込みビット線ドライバ／シンカー・トリガ回路２６−２及び設定回路２３Ｂ−２）が、カラムの数だけ存在する。
【０４３０】
書き込み電流波形制御回路・設定回路１７Ａ−２は、書き込みビット線ドライバ／シンカー・トリガ回路２６−２及び設定回路２３Ｂ−２から構成される。
【０４３１】
書き込みビット線ドライバ／シンカー・トリガ回路２６−２は、書き込み信号ＷＲＩＴＥに基づいて、書き込みビット線ドライブ信号ＷＢＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫを生成する。
【０４３２】
設定回路２３Ｂ−２は、設定データに基づいて、書き込みビット線電流波形信号ＢＳ＜４＞〜ＢＳ＜７＞を出力する。設定データは、プログラム信号ＰＲＯＧ、アドレス信号（カラムｉ）及び入力データＤ＜４＞〜Ｄ＜７＞に基づいて、予め、設定回路２３Ｂ−２内のプログラミング素子（ヒューズ素子、ＴＭＲ素子など）にプログラムされる。
【０４３３】
なお、本例では、設定データのプログラムは、ウェハ状態、アセンブリ後の製品状態など、どのような時期に行ってもよい。アセンブリ後に、設定データのプログラムを行う場合には、入力データＤ＜４＞〜Ｄ＜７＞は、例えば、データ入力ピン、アドレスピンや、専用ピンなどから入力し、設定回路２３Ｂ−２に設定データを登録することができる。
【０４３４】
書き込み信号ＷＲＩＴＥは、書き込み動作時に“Ｈ”となる信号である。
【０４３５】
書き込みワード線ドライバ／シンカー・トリガ回路２６−２は、書き込み信号ＷＲＩＴＥが“Ｈ”になると、書き込みビット線ドライブ信号ＷＢＬＤＲＶ及び書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｈ”にする。
【０４３６】
設定回路２３Ｂ−２は、常に、書き込みビット線電流波形信号ＢＳ＜４＞〜ＢＳ＜７＞を出力している。書き込みビット線電流波形信号ＢＳ＜４＞〜ＢＳ＜７＞は、書き込みビット線電流の電流波形を決定する。
【０４３７】
▲５▼　書き込みワード線ドライバ／シンカー・トリガ回路
図３３は、図３０の書き込みワード線ドライバ／シンカー・トリガ回路の例を示している。
【０４３８】
書き込みワード線ドライバ／シンカー・トリガ回路２５は、書き込み電流の電流供給／遮断タイミングを決定する電流供給／遮断タイミング決定回路２５Ｘと、書き込み電流の電流吸収タイミングを決定する電流吸収タイミング決定回路２５Ｙとから構成される。
【０４３９】
電流供給／遮断タイミング決定回路２５Ｘは、複数（本例では、２つ）のインバータＩＶ０，ＩＶ１から構成される。電流供給／遮断タイミング決定回路２５Ｘは、書き込み信号ＷＲＩＴＥの“Ｈ”又は“Ｌ”のタイミングに応じて、書き込みワード線ドライブ信号ＷＷＬＤＲＶの“Ｈ”又は“Ｌ”のタイミングを決定する。
【０４４０】
電流吸収タイミング決定回路２５Ｙは、ＮＡＮＤゲート回路ＮＤ１及び遅延回路２７から構成される。電流吸収タイミング決定回路２５Ｙは、書き込み信号ＷＲＩＴＥが“Ｈ”になるとほぼ同時に、書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｈ”にし、書き込み信号ＷＲＩＴＥが“Ｌ”になった後、遅延回路２７により決まる遅延時間後に、書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｌ”にする。
【０４４１】
このように、書き込み信号ＷＲＩＴＥを“Ｌ”にした後、一定のインターバルを経た後に、書き込みワード線シンク信号ＷＷＬＳＮＫを“Ｌ”にすることにより、書き込み動作の終了後に、書き込みワード線ＷＷＬｉを完全に０Ｖにすることができる。
【０４４２】
▲６▼　書き込みビット線ドライバ／シンカー・トリガ回路
図３４は、図３１の書き込みビット線ドライバ／シンカー・トリガ回路の例を示している。
【０４４３】
書き込みビット線ドライバ／シンカー・トリガ回路２６−１は、書き込み電流の電流供給／遮断タイミングを決定する電流供給／遮断タイミング決定回路２６Ｘと、書き込み電流の電流吸収タイミングを決定する電流吸収タイミング決定回路２６Ｙとから構成される。
【０４４４】
電流供給／遮断タイミング決定回路２６Ｘは、複数（本例では、２つ）のインバータＩＶ０，ＩＶ１から構成される。電流供給／遮断タイミング決定回路２６Ｘは、書き込み信号ＷＲＩＴＥの“Ｈ”又は“Ｌ”のタイミングに応じて、書き込みビット線ドライブ信号ＷＢＬＤＲＶの“Ｈ”又は“Ｌ”のタイミングを決定する。
【０４４５】
電流吸収タイミング決定回路２６Ｙは、ＮＡＮＤゲート回路ＮＤ２及び遅延回路２８から構成される。電流吸収タイミング決定回路２６Ｙは、書き込み信号ＷＲＩＴＥが“Ｈ”になるとほぼ同時に、書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｈ”にし、書き込み信号ＷＲＩＴＥが“Ｌ”になった後、遅延回路２８により決まる遅延時間後に、書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”にする。
【０４４６】
このように、書き込み信号ＷＲＩＴＥを“Ｌ”にした後、一定のインターバルを経た後に、書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”にすることにより、書き込み動作の終了後に、書き込みビット線ＷＢＬｉを完全に０Ｖにすることができる。
【０４４７】
図３５は、図３２の書き込みビット線ドライバ／シンカー・トリガ回路の例を示している。
【０４４８】
書き込みビット線ドライバ／シンカー・トリガ回路２６−２は、書き込み電流の電流供給／遮断タイミングを決定する電流供給／遮断タイミング決定回路２６Ｘと、書き込み電流の電流吸収タイミングを決定する電流吸収タイミング決定回路２６Ｙとから構成される。
【０４４９】
電流供給／遮断タイミング決定回路２６Ｘは、複数（本例では、２つ）のインバータＩＶ０，ＩＶ１から構成される。電流供給／遮断タイミング決定回路２６Ｘは、書き込み信号ＷＲＩＴＥの“Ｈ”又は“Ｌ”のタイミングに応じて、書き込みビット線ドライブ信号ＷＢＬＤＲＶの“Ｈ”又は“Ｌ”のタイミングを決定する。
【０４５０】
電流吸収タイミング決定回路２６Ｙは、ＮＡＮＤゲート回路ＮＤ２及び遅延回路２８から構成される。電流吸収タイミング決定回路２６Ｙは、書き込み信号ＷＲＩＴＥが“Ｈ”になるとほぼ同時に、書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｈ”にし、書き込み信号ＷＲＩＴＥが“Ｌ”になった後、遅延回路２８により決まる遅延時間後に、書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”にする。
【０４５１】
このように、書き込み信号ＷＲＩＴＥを“Ｌ”にした後、一定のインターバルを経た後に、書き込みビット線シンク信号ＷＢＬＳＮＫを“Ｌ”にすることにより、書き込み動作の終了後に、書き込みビット線ＷＢＬｉを完全に０Ｖにすることができる。
【０４５２】
▲７▼　設定回路
図３６は、図３０の設定回路２３Ａの例を示している。
設定回路２３Ａは、設定データを記憶するためのＴＭＲ素子ＭＴＪを有している。本例では、ＴＭＲ素子ＭＴＪのトンネルバリアの破壊の有無により、１ビットデータを記憶する。なお、ＴＭＲ素子ＭＴＪの磁化状態（平行又は反平行）により、１ビットデータを記憶するようにしてもよい。
【０４５３】
ＴＭＲ素子ＭＴＪの一端は、ＮチャネルＭＯＳトランジスタＮ２を経由して、接地点ＶＳＳに接続される。ＮチャネルＭＯＳトランジスタＮ２は、そのゲートに電源電位ＶＤＤが印加されているため、常に、オン状態である。
【０４５４】
ＴＭＲ素子ＭＴＪの他端は、ＮチャネルＭＯＳトランジスタＮ１及びＰチャネルＭＯＳトランジスタＰ１を経由して、電源電位ＶＤＤに接続される。ＰチャネルＭＯＳトランジスタＰ１は、そのゲートに接地電位ＶＳＳが印加されているため、常に、オン状態である。ＮチャネルＭＯＳトランジスタＮ１のゲートには、クランプ電位Ｖｃｌａｍｐが印加される。
【０４５５】
ゲートにクランプ電位Ｖｃｌａｍｐが入力されるＮチャネルＭＯＳトランジスタＮ１は、通常動作時、即ち、書き込みに際して設定回路２３Ａから書き込みワード線電流波形信号ＷＳ＜０＞〜ＷＳ＜３＞を出力する時に、ＴＭＲ素子ＭＴＪに大きな電圧が印加されない（ＴＭＲ素子ＭＴＪが破壊されない）ようにする機能を有する。
【０４５６】
なお、クランプ電位Ｖｃｌａｍｐを生成するＶｃｌａｍｐ生成回路は、図２３に示すような回路により構成することができる。
【０４５７】
ＮＡＮＤゲート回路ＮＤ４及びＰチャネルＭＯＳトランジスタＰ２は、ＴＭＲ素子ＭＴＪに、書き込み電流の電流波形を決めるための設定データを書き込むときに使用される。
【０４５８】
即ち、上述したように、本例では、設定データは、トンネルバリアの破壊の有無として、半永久的に、ＴＭＲ素子ＭＴＪに記憶される。ここで、ＴＭＲ素子ＭＴＪのトンネルバリアを破壊する際には、ＰチャネルＭＯＳトランジスタＰ２をオン状態にして、ＴＭＲ素子ＭＴＪの両端に大きな電圧を与えればよい。
【０４５９】
プログラム信号ＰＲＯＧは、設定データの書き込み時に、“Ｈ”となる信号である。例えば、プログラム信号ＰＲＯＧは、アセンブリ後に、データ入力ピンやアドレスピンなどから供給することができる。また、専用ピンから、プログラム信号ＰＲＯＧを与えてもよい。
【０４６０】
ロウｉ内の設定回路２３Ａに設定データを書き込む場合には、アドレス信号（ロウｉ）の全てのビットが“Ｈ”となる。
【０４６１】
このため、設定データの書き込み時、ロウｉ内の設定回路２３Ａでは、入力データＤ＜０＞〜Ｄ＜３＞の値に応じて、ＮＡＮＤゲート回路ＮＤ４の出力信号の値が変化する。
【０４６２】
例えば、入力データＤ＜０＞が“１”（＝“Ｈ”）のときは、ＮＡＮＤゲート回路ＮＤ４の出力信号は、“Ｌ”となる。このため、ＰチャネルＭＯＳトランジスタＰ２は、オン状態となり、ＴＭＲ素子ＭＴＪのトンネルバリアが破壊され、ＴＭＲ素子ＭＴＪに、“１”が記憶される。この場合、書き込みワード線電流波形信号ＷＳ＜０＞は、“Ｈ”となる。
【０４６３】
また、入力データＤ＜０＞が“０”（＝“Ｌ”）のときは、ＮＡＮＤゲート回路ＮＤ４の出力信号は、“Ｈ”となる。このため、ＰチャネルＭＯＳトランジスタＰ２は、オフ状態となり、ＴＭＲ素子ＭＴＪのトンネルバリアは破壊されず、ＴＭＲ素子ＭＴＪに、“０”が記憶される。この場合、書き込みワード線電流波形信号ＷＳ＜０＞は、“Ｌ”となる。
【０４６４】
このように、入力データＤ＜０＞〜Ｄ＜３＞により、設定回路２３Ａに、設定データを書き込むことができ、書き込みワード線ドライブ信号ＷＳ＜０＞〜ＷＳ＜３＞の値が決定される。
【０４６５】
図３７は、図３１の設定回路２３Ｂ−１の例を示している。図３８は、図３２の設定回路２３Ｂ−２の例を示している。
図３７及び図３８の設定回路２３Ｂ−１，２３Ｂ−２の構成は、共に、上述した図３６の設定回路２３Ａと全く同じである。設定データは、ＴＭＲ素子ＭＴＪのトンネルバリアの破壊の有無により、半永久的に記憶される。
【０４６６】
プログラム信号ＰＲＯＧは、設定データの書き込み時に、“Ｈ”となる。カラムｉ内の設定回路２３Ｂ−１，２３Ｂ−２に設定データを書き込む場合には、アドレス信号（カラムｉ）の全てのビットが“Ｈ”となる。
【０４６７】
このため、設定データの書き込み時、カラムｉ内の設定回路２３Ｂ−１，２３Ｂ−２では、入力データＤ＜０＞〜Ｄ＜７＞の値に応じて、ＮＡＮＤゲート回路ＮＤ４の出力信号の値が変化する。
【０４６８】
例えば、入力データＤ＜０＞が“１”（＝“Ｈ”）のときは、ＮＡＮＤゲート回路ＮＤ４の出力信号は、“Ｌ”となる。このため、ＰチャネルＭＯＳトランジスタＰ２は、オン状態となり、ＴＭＲ素子ＭＴＪのトンネルバリアが破壊され、ＴＭＲ素子ＭＴＪに、“１”が記憶される。
【０４６９】
この場合、書き込みビット線電流波形信号ＢＳ＜０＞は、“Ｈ”となる。
【０４７０】
また、入力データＤ＜０＞が“０”（＝“Ｌ”）のときは、ＮＡＮＤゲート回路ＮＤ４の出力信号は、“Ｈ”となる。このため、ＰチャネルＭＯＳトランジスタＰ２は、オフ状態となり、ＴＭＲ素子ＭＴＪのトンネルバリアは破壊されず、ＴＭＲ素子ＭＴＪに、“０”が記憶される。
【０４７１】
この場合、書き込みビット線電流波形信号ＢＳ＜０＞は、“Ｌ”となる。
【０４７２】
このように、入力データＤ＜０＞〜Ｄ＜７＞を、設定データとして、設定回路２３Ｂ−１，２３Ｂ−２に書き込むことにより、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜３＞の値、及び、書き込みビット線電流波形信号ＢＳ＜４＞〜ＢＳ＜７＞の値が決定される。
【０４７３】
なお、入力データＤ＜０＞〜Ｄ＜３＞は、一方向に向かう書き込みビット線電流の電流波形を決定し、入力データＤ＜４＞〜Ｄ＜７＞は、一方向とは逆向きの他方向に向かう書き込みビット線電流の電流波形を決定する。
【０４７４】
各書き込みビット線において、書き込みデータ、即ち、書き込みビット線電流の向きによらず、書き込みビット線電流の電流波形を同じとする場合には、図３８の設定回路２３Ｂ−２を省略できる。この場合、書き込みビット線ドライバ／シンカー１６Ａ−１，１７Ａ−１は、共に、書き込みビット線電流波形信号ＢＳ＜０＞〜ＢＳ＜３＞により制御される。
【０４７５】
▲８▼　まとめ
以上、説明したように、本例の磁気ランダムアクセスメモリによれば、書き込みワード／ビット線に対する書き込み電流の電流波形（大きさ）を、書き込みワード線ごと、及び、書き込みビット線ごとに、プログラミングにより設定できる。また、書き込みビット線電流に関しては、書き込みデータの値（書き込み電流の向き）に対しても、個別に、書き込み電流の電流波形を決定できる。
【０４７６】
これにより、例えば、上述の書き込み原理１〜５を実現可能にし、ＴＭＲ素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることができる。
【０４７７】
（３）　　ＴＭＲ素子ごとに設定する場合
上述の（２）　の書き込みワード／ビット線ごとに、書き込み電流の電流波形を設定する回路方式の変形例として、ＴＭＲ素子ごとに、書き込み電流の電流波形を設定する回路方式を実現することができる。
【０４７８】
この場合、図３６乃至図３８の設定回路２３Ａ，２３Ｂ−１，２３Ｂ−２を、それぞれ、ＴＭＲ素子の数だけ用意し、かつ、これらを、ロウアドレス信号及びカラムアドレス信号により選択すればよい。設定回路２３Ａ，２３Ｂ−１，２３Ｂ−２の数が大幅に増えるが、理論的には、実現可能である。
【０４７９】
（４）　　メモリセルアレイを積み重ねる場合
近年では、メモリセル（ＴＭＲ素子）の高集積化を実現するため、半導体基板（チップ）上にメモリセルアレイを複数段に積み重ねるセルアレイ構造が数多く提案されている。
【０４８０】
本発明に関わる書き込み原理及びこれを実現する回路方式については、上述した通りであるが、これらを、複数段に積み重ねられたメモリセルアレイを有する磁気ランダムアクセスメモリに適用することも可能である。
【０４８１】
▲１▼　チップごと又はセルアレイごとに設定する場合
まず、書き込みワード／ビット線電流の電流波形をチップごと又はセルアレイごとに設定する場合の例について説明する。
【０４８２】
図３９は、複数段に積み重ねられたメモリセルアレイを有する磁気ランダムアクセスメモリの概略を示している。
【０４８３】
これは、上述の「　（１）　チップごと又はセルアレイごとに設定する場合」の回路例を、複数段に積み重ねられたメモリセルアレイを有する磁気ランダムアクセスメモリに適用した場合に相当する。
【０４８４】
半導体基板（磁気ランダムアクセスメモリチップ）１１Ａ上には、ｎ（ｎは、複数）段に、メモリセルアレイ１２−１，１２−２，・・・１２−ｎが積み重ねられている。ここで、メモリセルアレイ１２−１，１２−２，・・・１２−ｎは、それぞれ、周辺回路の一部、例えば、ロウデコーダ＆書き込みワード線ドライバ／シンカー、カラムデコーダ＆書き込みビット線ドライバ／シンカーなどを含んでいるものとする。
【０４８５】
入力データは、データ入力レシーバ１９を経由して、セレクタ３４に入力される。セレクタ３４は、入力データを、選択されたメモリセルアレイ１２−ｉに転送する。なお、セレクタ３４の代わりに、デマルチプレクサを用いてもよい。
【０４８６】
出力データは、メモリセルアレイ１２−１，１２−２，・・・１２−ｎのセンスアンプ２０から、セレクタ３５を経由して、データ出力ドライバ２１に転送される。セレクタ３５は、選択されたメモリセルアレイ１２−ｉのセンスアンプ２０からの出力データを、データ出力ドライバ２１に転送する。なお、セレクタ３５の代わりに、マルチプレクサを用いてもよい。
【０４８７】
設定回路２３には、書き込みワード／ビット線電流の電流波形を決定する設定データが記憶される。また、書き込み電流波形制御回路２４は、制御回路２２からの書き込み信号ＷＲＩＴＥ及び設定回路２３からの設定データに基づいて、実際に、書き込みワード／ビット線電流の電流波形を決定する。
【０４８８】
電流波形は、全てのメモリセルアレイで共通であってもよいし（チップごとの設定）、メモリセルアレイごとに異なるようにしてもよい（メモリセルアレイごとの設定）。後者の場合には、例えば、設定回路２３及び書き込み電流波形制御回路２４は、メモリセルアレイごとに設けられる。
【０４８９】
▲２▼　書き込みワード／ビット線ごとに設定する場合
次に、書き込みワード／ビット線電流の電流波形を書き込みワード／ビット線ごとに設定する場合の例について説明する。
【０４９０】
図４０は、複数段に積み重ねられたメモリセルアレイを有する磁気ランダムアクセスメモリの概略を示している。
【０４９１】
これは、上述の「　（２）　書き込みワード／ビット線ごとに設定する場合」の回路例を、複数段に積み重ねられたメモリセルアレイを有する磁気ランダムアクセスメモリに適用した場合に相当する。
【０４９２】
半導体基板（磁気ランダムアクセスメモリチップ）１１Ａ上には、ｎ（ｎは、複数）段に、メモリセルアレイ１２−１，１２−２，・・・１２−ｎが積み重ねられている。ここで、メモリセルアレイ１２−１，１２−２，・・・１２−ｎは、それぞれ、周辺回路の一部、例えば、ロウデコーダ＆書き込みワード線ドライバ／シンカー、カラムデコーダ＆書き込みビット線ドライバ／シンカーなどを含んでいるものとする。
【０４９３】
入力データは、データ入力レシーバ１９を経由して、セレクタ３４に入力される。セレクタ３４は、入力データを、選択されたメモリセルアレイ１２−ｉに転送する。なお、セレクタ３４の代わりに、デマルチプレクサを用いてもよい。
【０４９４】
出力データは、メモリセルアレイ１２−１，１２−２，・・・１２−ｎのセンスアンプ２０から、セレクタ３５を経由して、データ出力ドライバ２１に転送される。セレクタ３５は、選択されたメモリセルアレイ１２−ｉのセンスアンプ２０からの出力データを、データ出力ドライバ２１に転送する。なお、セレクタ３５の代わりに、マルチプレクサを用いてもよい。
【０４９５】
制御回路２２からの書き込み信号ＷＲＩＴＥは、メモリセルアレイ１２−１，１２−２，・・・１２−ｎに供給される。メモリセルアレイ１２−１，１２−２，・・・１２−ｎは、それぞれ、書き込み電流波形制御回路・設定回路を有している。
【０４９６】
書き込み電流波形制御回路・設定回路内の設定回路には、書き込みワード／ビット線電流の電流波形を決定する設定データが記憶される。また、書き込み電流波形制御回路・設定回路は、書き込み信号ＷＲＩＴＥ及び設定データに基づいて、書き込みワード／ビット線ごとに、実際に、書き込みワード／ビット線電流の電流波形を決定する。
【０４９７】
▲３▼　まとめ
以上、説明したように、本発明に関わる書き込み原理及びそれを実現する回路方式は、複数段に積み重ねられたメモリセルアレイを有する磁気ランダムアクセスメモリにも適用可能である。
【０４９８】
従って、このような複数段に積み重ねられたメモリセルアレイを有する磁気ランダムアクセスメモリにおいても、書き込みワード／ビット線に対する書き込み電流の電流波形を、書き込みワード／ビット線ごとに、プログラミングにより設定できる。これにより、ＴＭＲ素子の記憶層の磁化反転を確実に行い、書き込み特性の向上を図ることができる。
【０４９９】
３．　その他
本発明の書き込み原理及びそれを実現する回路方式は、セルアレイ構造のタイプにかかわらず、いかなる磁気ランダムアクセスメモリにも適用できる。
【０５００】
例えば、図４３に示すようなクロスポイント型のセルアレイ構造を有する磁気ランダムアクセスメモリは、もちろんのこと、１つ又はそれ以上のＴＭＲ素子に１つの読み出し選択スイッチ（ＭＯＳトランジスタ）を接続したセルアレイ構造を有する磁気ランダムアクセスメモリにも、本発明の書き込み原理及びそれを実現する回路方式を適用できる。
【０５０１】
また、クロスポイント型ではないが、読み出し選択スイッチを有しない磁気ランダムアクセスメモリ、読み出しビット線と書き込みビットを別々に設けた磁気ランダムアクセスメモリや、１つのＴＭＲ素子に複数ビットを記憶させるようにした磁気ランダムアクセスメモリなどにも、本発明の書き込み原理及びそれを実現する回路方式を適用できる。
【０５０２】
【発明の効果】
以上、説明したように、本発明の磁気ランダムアクセスメモリによれば、ＴＭＲ素子の書き込み特性のばらつきを考慮し、チップごと、メモリセルアレイごと、又は、書き込みワード／ビット線ごとに、書き込みワード／ビット線電流の電流波形を決定している。また、書き込み特性のばらつきが発生しているときに、書き込みワード線電流の値及び書き込みビット線電流の値を個別に制御し、その影響をなくしている。その結果、ＴＭＲ素子の記憶層の磁化反転を確実に行うことができ、書き込み特性の向上、歩留りの向上、さらには、製造コストの低減などの効果を得ることができる。
【図面の簡単な説明】
【図１】本発明に関わる書き込み原理１の例１を示す図。
【図２】本発明に関わる書き込み原理１の例２を示す図。
【図３】本発明に関わる書き込み原理１の例３を示す図。
【図４】本発明に関わる書き込み原理１の例４を示す図。
【図５】本発明に関わる書き込み原理２の例１を示す図。
【図６】本発明に関わる書き込み原理２の例２を示す図。
【図７】本発明に関わる書き込み原理２の例３を示す図。
【図８】本発明に関わる書き込み原理２の例４を示す図。
【図９】本発明に関わる書き込み原理３の例１を示す図。
【図１０】本発明に関わる書き込み原理３の例２を示す図。
【図１１】本発明に関わる書き込み原理４の例１を示す図。
【図１２】本発明に関わる書き込み原理４の例２を示す図。
【図１３】本発明に関わる書き込み方法Ｉを示す図。
【図１４】本発明に関わる書き込み方法ＩＩを示す図。
【図１５】本発明に関わる書き込み方法ＩＩＩを示す図。
【図１６】本発明の一例に関わるＭＲＡＭの全体構成を示す図。
【図１７】書き込みワード線ドライバ／シンカーの例を示す図。
【図１８】書き込みビット線ドライバ／シンカーの例を示す図。
【図１９】書き込み電流波形制御回路の例を示す図。
【図２０】設定回路の例を示す図。
【図２１】設定回路内のレジスタの例を示す図。
【図２２】設定回路内のレジスタの例を示す図。
【図２３】Ｖｃｌａｍｐ生成回路の例を示す図。
【図２４】設定回路内のデコーダの例を示す図。
【図２５】書き込みワード線電流の電流波形の例を示す図。
【図２６】書き込みビット線電流の電流波形の例を示す図。
【図２７】本発明の一例に関わるＭＲＡＭの全体構成を示す図。
【図２８】書き込みワード線ドライバ／シンカーの例を示す図。
【図２９】書き込みビット線ドライバ／シンカーの例を示す図。
【図３０】書き込み電流波形制御回路・設定回路の例を示す図。
【図３１】書き込み電流波形制御回路・設定回路の例を示す図。
【図３２】書き込み電流波形制御回路・設定回路の例を示す図。
【図３３】書き込みワード線ドライバ／シンカー・トリガ回路の例を示す図。
【図３４】書き込みビット線ドライバ／シンカー・トリガ回路の例を示す図。
【図３５】書き込みビット線ドライバ／シンカー・トリガ回路の例を示す図。
【図３６】設定回路の例を示す図。
【図３７】設定回路の例を示す図。
【図３８】設定回路の例を示す図。
【図３９】本発明に関わる回路方式を複数段に積み重ねられたメモリセルアレイを有するＭＲＡＭに適用した場合の例１を示す図。
【図４０】本発明に関わる回路方式を複数段に積み重ねられたメモリセルアレイを有するＭＲＡＭに適用した場合の例２を示す図。
【図４１】ＴＭＲ素子の構造例を示す図。
【図４２】ＴＭＲ素子の２つの状態を示す図。
【図４３】磁気ランダムアクセスメモリの書き込み動作原理を示す図。
【図４４】ＴＭＲ曲線を示す図。
【図４５】アステロイド曲線を示す図。
【図４６】アステロイド曲線のずれのパターンの例を示す図。
【図４７】アステロイド曲線のずれのパターンの例を示す図。
【図４８】アステロイド曲線のずれのパターンの例を示す図。
【図４９】アステロイド曲線のずれのパターンの例を示す図。
【符号の説明】
１１　　　　　　　　　　　：磁気ランダムアクセスメモリ、
１２，１２−１〜１２−ｎ　：メモリセルアレイ、
１３　　　　　　　　　　　：レファレンスセルアレイ、
１４，１４−１　　　　　　：ロウデコーダ＆書き込みワード線ドライバ、
１４−２，１６Ａ−２，１７Ａ−２　：書き込み電流波形制御回路・設定回路、
１５　　　　　　　　　　　：書き込みワード線シンカー、
１６Ａ，１６Ａ−１，１７Ａ，１７Ａ−１　：カラムデコーダ＆書き込みビット線ドライバ／シンカー、
１６Ｂ，１７Ｂ　　　　　　：レファレンスセル用カラムデコーダ＆書き込みビット線ドライバ／シンカー、
１８　　　　　　　　　　　：アドレスレシーバ、
１９　　　　　　　　　　　：データ入力レシーバ、
２０　　　　　　　　　　　：センスアンプ、
２１　　　　　　　　　　　：データ出力ドライバ、
２２　　　　　　　　　　　：制御回路、
２３，２３Ａ，２３Ｂ−１，２３Ｂ−２　：設定回路、
２４　　　　　　　　　　　：書き込み電流波形制御回路、
２５　　　　　　　　　　　：書き込みワード線ドライバ／シンカー・トリガ回路、
２５Ｘ，２６Ｘ　　　　　　：電流供給／遮断タイミング決定回路、
２５Ｙ，２６Ｙ　　　　　　：電流吸収タイミング決定回路、
２６，２６−１，２６−２　：書き込みビット線ドライバ／シンカー・トリガ回路、
２７，２８　　　　　　　　：遅延回路、
２９　　　　　　　　　　　：プログラムデータ出力回路、
３０　　　　　　　　　　　：入力データ転送回路、
３１　　　　　　　　　　　：Ｖｃｌａｍｐ生成回路。
【図１】
2004022148.tif 000004
【図２】
2004022148.tif 000005
【図３】
2004022148.tif 000006
【図４】
2004022148.tif 000007
【図５】
2004022148.tif 000008
【図６】
2004022148.tif 000009
【図７】
2004022148.tif 000010
【図８】
2004022148.tif 000011
【図９】
2004022148.tif 000012
【図１０】
2004022148.tif 000013
【図１１】
2004022148.tif 000014
【図１２】
2004022148.tif 000015
【図１３】
2004022148.tif 000016
【図１４】
2004022148.tif 000017
【図１５】
2004022148.tif 000018
【図１６】
2004022148.tif 000019
【図１７】
2004022148.tif 000020
【図１８】
2004022148.tif 000021
【図１９】
2004022148.tif 000022
【図２０】
2004022148.tif 000023
【図２１】
2004022148.tif 000024
【図２２】
2004022148.tif 000025
【図２３】
2004022148.tif 000026
【図２４】
2004022148.tif 000027
【図２５】
2004022148.tif 000028
【図２６】
2004022148.tif 000029
【図２７】
2004022148.tif 000030
【図２８】
2004022148.tif 000031
【図２９】
2004022148.tif 000032
【図３０】
2004022148.tif 000033
【図３１】
2004022148.tif 000034
【図３２】
2004022148.tif 000035
【図３３】
2004022148.tif 000036
【図３４】
2004022148.tif 000037
【図３５】
2004022148.tif 000038
【図３６】
2004022148.tif 000039
【図３７】
2004022148.tif 000040
【図３８】
2004022148.tif 000041
【図３９】
2004022148.tif 000042
【図４０】
2004022148.tif 000043
【図４１】
2004022148.tif 000044
【図４２】
2004022148.tif 000045
【図４３】
2004022148.tif 000046
【図４４】
2004022148.tif 000047
【図４５】
2004022148.tif 000048
【図４６】
2004022148.tif 000049
【図４７】
2004022148.tif 000050
【図４８】
2004022148.tif 000051
【図４９】
2004022148.tif 000052
【手続補正書】
【提出日】平成15年5月9日(2003.5.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０３１６
【補正方法】変更
【補正の内容】
【０３１６】
プログラムデータ出力回路２９は、設定データを記憶するためのレーザ溶断ヒューズ（ｌａｓｅｒ　ｂｌｏｗ　ｆｕｓｅ）２９Ａを有している。レーザ溶断ヒューズ２９Ａの切断の有無により、１ビットデータを記憶する。ＰチャネルＭＯＳトランジスタＰ１とレーザ溶断ヒューズ２９Ａは、電源端子ＶＤＤと接地端子ＶＳＳの間に直列接続される。ＰチャネルＭＯＳトランジスタＰ１のゲートは、接地端子ＶＳＳに接続されるため、ＰチャネルＭＯＳトランジスタＰ１は、常に、オン状態となっている。


【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０３１７
【補正方法】変更
【補正の内容】
【０３１７】
ＰチャネルＭＯＳトランジスタＰ１とレーザ溶断ヒューズ２９Ａの接続点は、インバータＩ９及びトランスファゲートＴＧ４を経由して、インバータＩ７の入力端に接続される。インバータＩ７の出力信号は、ｂＴＤ＜ｊ＞となり、インバータＩ８の出力信号は、ＴＤ＜ｊ＞となる。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０３２０
【補正方法】変更
【補正の内容】
【０３２０】
従って、レーザ溶断ヒューズ２９Ａにプログラムされた設定データが、トランスファゲートＴＧ４及びインバータＩ７〜Ｉ９を経由して、出力信号ＴＤ＜ｊ＞，ｂＴＤ＜ｊ＞として出力される。


【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図２１
【補正方法】変更
【補正の内容】
【図２１】
2004022148.tif 000053
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図３６
【補正方法】変更
【補正の内容】
【図３６】
2004022148.tif 000054
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図３７
【補正方法】変更
【補正の内容】
【図３７】
2004022148.tif 000055
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図３８
【補正方法】変更
【補正の内容】
【図３８】
2004022148.tif 000056