(57)【要約】【課題】局所的な熱ストレスもなく、素子の放熱性を考える必要がなく、また、素子自体に電流を流す必要がないので、素子に電界ストレスをかけることなく固定層の磁化を初期化することができる磁気ランダムアクセスメモリセルの磁気配向初期化方法を提案する。【解決手段】第１強磁性層７と第１強磁性層７上に形成される第１絶縁膜６とその上に形成された第２強磁性層５とからなり、半導体基板上に作製された磁気トンネル接合体と、第１強磁性層７の下部に形成された反強磁性層８と、反強磁性層８及び第２強磁性層５と電気的にそれぞれ接続された第１、第２導電層９、４と、第１導電層９と接続されたトランジスタ１２と、磁気トンネル接合体の下部に形成され、磁気トンネル接合体と電気的に分離された第３導電層１１とを有する磁気ランダムアクセスメモリセルの第１強磁性層の磁気配向初期化方法において、セルが形成された半導体チップ自身を、外部熱源で第１温度まで昇温した後、第１、第２電流を第２、第３導電層９、１１に印加する。【選択図】　　　　図２
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【特許請求の範囲】
【請求項１】
第１強磁性層と該第１強磁性層上に形成される第１絶縁膜と該第１絶縁膜上に形成された第２強磁性層とからなり、半導体基板上に作製された磁気トンネル接合体と、前記第１強磁性層の磁化を固定するために該第１強磁性層の下部に形成された反強磁性層と、該反強磁性層及び前記第２強磁性層と電気的にそれぞれ接続された第１、第２導電層と、前記第１導電層と接続されたトランジスタと、前記磁気トンネル接合体の下部に形成され、該磁気トンネル接合体と電気的に分離された第３導電層とを有する磁気ランダムアクセスメモリセルの第１強磁性層の磁気配向を初期化する方法において、
前記磁気ランダムアクセスメモリセルが形成された半導体チップ自身を、外部熱源で第１温度まで昇温した後、第１、第２電流をそれぞれ第２、第３導電層に印加することを特徴とする磁気ランダムアクセスメモリセルの磁気配向初期化方法。
【請求項２】
上記第１温度まで半導体チップを加熱する処理は、ウェハプロセス完了後、半導体ウェハに対して行う請求項１記載の磁気ランダムアクセスメモリセルの磁気配向初期化方法。
【請求項３】
上記第１温度まで半導体チップを加熱する処理は、完成した半導体ウェハから個別の半導体装置を組み立てる後半工程が完了後、個別の半導体装置に対して行う請求項１記載の磁気ランダムアクセスメモリセルの磁気配向初期化方法。
【請求項４】
上記第１電流と上記第２電流がともに電流パルスである請求項１記載の磁気ランダムアクセスメモリセルの磁気配向初期化方法。
【請求項５】
上記第１温度は、上記反強磁性層のブロッキング温度近傍である請求項１〜４のいずれか１項に記載の磁気ランダムアクセスメモリセルの磁気配向初期化方法。
【請求項６】
上記第１温度は、磁気ランダムアクセスメモリの最大動作温度近傍である請求項１〜４のいずれか１項に記載の磁気ランダムアクセスメモリセルの磁気配向初期化方法。
【請求項７】
複数の前記磁気ランダムアクセスメモリセルがマトリクス状に配置された磁気ランダムアクセスメモリセルアレイに対し、上記第１電流を第２導電層に第２電流を第３導電層に印加する処理を行う請求項１〜６のいずれか１項に記載の磁気ランダムアクセスメモリセルの磁気配向初期化方法。
【請求項８】
上記半導体チップ自身を、上記第１温度に昇温後、上記第１電流および第２電流を第２導電層と第３導電層に印加を開始した後さらに、所定の時間保持した後、第２温度に降温し、前記第１及び第２の電流の印加を停止する請求項１〜７のいずれか１項に記載の磁気ランダムアクセスメモリの磁気配向初期化方法。
【請求項９】
上記第２温度は、室温以上である請求項８記載の磁気配向初期化方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気ランダムアクセスメモリセルの磁気配向初期化方法であり、特に磁気ランダムアクセスメモリ（ＭＲＡＭ）のウェハプロセス完了後に磁気トンネル接合素子の固定層の磁気配向を初期化する方法に関する。
【０００２】
【従来技術】
ランダムアクセスメモリは、コンピュータ等の情報処理装置において主記憶装置として不可欠なものである。ランダムアクセスメモリはＤＲＡＭ等の半導体記憶装置により構成されているが、磁気抵抗素子を使った磁気ランダムアクセスメモリ（ＭＲＡＭ）により構成することも可能である。ＭＲＡＭは、１対の強磁性層の間に絶縁層または導体よりなる非磁性層を挟持した単純な構造を有し、微細化および集積化に適している。さらにＭＲＡＭは、優れた応答性を有するため、将来の超高速コンピュータのメモリとして、有望であると考えられている。
【０００３】
また、ＭＲＡＭは不揮発性であり、現在携帯電話などポータブルシステムに使用されているフラッシュメモリと比較して、高速、低電圧、低消費電力であるため、フラッシュメモリにとって変わる次世代の不揮発性メモリとして期待されている。
【０００４】
ＭＲＡＭは、メモリ担体に磁気トンネル接合素子（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ、以下「ＭＴＪ」と称する）を用い、ＭＴＪは磁化方向が一方向に固定される強磁性体層（固定層）と、磁界によって磁化方向が回転する強磁性体層（自由層）とが、絶縁膜を挟んで積層された構造である。
【０００５】
図４にＭＴＪの構造を表す模式図を示す。図４において、３が固定層、２が絶縁膜、１が自由層である。図４（ａ）と図４（ｂ）は各々磁界によって自由層の磁化方向が回転している状態を示している。すなわち、図４（ａ）は固定層３と自由層１の磁化方向が平行（同方向）の場合であり、図４（ｂ）は固定層３と自由層１の磁化方向が反平行（逆方向）の場合を示している。
【０００６】
この時、固定層３と自由層１の各磁化方向の相対的な関係によって固定層３及び自由層１間の抵抗が変化し、各々が平行（同方向）の場合は抵抗値が低く、反平行（逆方向）の場合は抵抗値が大きくなる。これは、絶縁膜２が電子の波長より十分小さい場合、トンネル効果により一方の強磁性体層内の電子は、ある確率で他方の強磁性体層へ絶縁膜２のポテンシャル障壁を越えて遷移することによる。この遷移確率は、２つの強磁性体間の相対的な磁化方向に依存し、遷移時に電子のスピン量子数の変化を伴わない磁化方向の場合（磁化方向が平行）は高く、電子のスピンの変化を伴う場合（磁化方向が反平行）の場合は低くなる。これはスピントンネル効果と呼ばれ、この電子の遷移確率の相違が電気抵抗の相違として現れる。このように、自由層１の磁化方向を制御し、ＭＴＪの電気抵抗の変化を検出することにより情報を不揮発に記憶することが可能となる。
【０００７】
固定層および自由層の構成材料としては、ＮｉＦｅ，ＣｏＦｅ等の公知の強磁性材料を用いることができ、その膜厚は数ｎｍ程度である。また、良好な出力特性を得るため、固定層を複数の構成材料の積層構造をと　ることができる。例えば、２つの強磁性層の間に非磁性層を挟んだ積層フェリ型磁性構造（例えば、Ｃｏ／Ｒｕ／Ｃｏなど）であってもよい。
【０００８】
固定層の磁化方向を固定するために、反強磁性体の交換結合磁界を用いる。このような反強磁性体は主としてＭｎ系反強磁性合金（ＰｔＭｎ，ＮｉＭｎ，ＦｅＭｎ，ＩｒＭｎなど）が用いられている。その膜厚は、５ｎｍ〜５０ｎｍ程度とされている。なお、反強磁性体は、内部のスピンが互いに反平行に配列しており、全体としては強磁性的な振る舞いをしないが、反強磁性層と強磁性層の二層膜を形成すると、その界面で働く交換結合により反強磁性層のスピンが界面を介して強磁性層に影響を与え、強磁性層の保磁力が増大する等の現象が発現する。
【０００９】
絶縁膜の構成材料は、主としてＡｌＯが用いられているが、他に、ＡｌＮ、ＢＮなどその他公知の絶縁膜を用いることができる。その膜厚は、磁気トンネル効果による抵抗変化を生じさせるために、１ｎｍ〜５ｎｍに設定される。
【００１０】
ＭＲＡＭの構造は、非特許文献１に示すように、メモリ担体であるＭＴＪとＭＴＪを選択する選択トランジスタからなる「１Ｔ＋１ＭＴＪ」のセル構造をとり、選択トランジスタにつながるワード線とＭＴＪにつながるビット線を選択することで、メモリセルを選択することができる。図５に、この「１トランジスタ＋１ＭＴＪ」型メモリセルの構造を模式的に示す。基本的な構成としては、１つのＭＴＪ１０に対し１つの選択トランジスタ１２からなり、ＭＴＪ１０を選択トランジスタ１２のドレインと接続することによって、メモリセルを形成する。
【００１１】
ＭＴＪ１０は、強磁性層５、７とその間にある絶縁膜６と、下部の強磁性層７の磁化方向を固定する反強磁性層８によって構成される。
【００１２】
ベース電極９は、反強磁性層８とトランジスタ１２を接続する導電線であり、また、反強磁性層８が期待される反強磁性特性を示すようにする下部層でもある。ビット線４は、ＭＴＪ１０と電気的に接続する導電線であり、ビット線４と書き込みワード線（「デジット線」とも呼称される）１１に電流１４、１５を流して、強磁性層５の磁化方向を変化させて、書き込み、消去を行う。また、読み出しは、ワード線１３とビット線４に電圧を印加し、選択トランジスタ１２を介してビット線電流を読み出して、状態を検知する。すなわち、「１トランジスタ＋１ＭＴＪ」型メモリセルは、ビット線４と書き込みワード線１１に電流１４、１５を流すことによってその交点にあるメモリセルの書き込み及び消去が行われ、ワード線１３により選択トランジスタ１２を導通し、そこに流れる電流を検出することにより情報が読み出される。このメモリセルをビット線４と書き込みワード線１１に沿ってマトリクス状に配列することによりＭＲＡＭのメモリセルアレイが構成される。
【００１３】
メモリセルの抵抗値、すなわちＭＴＪの抵抗値は、前述した図４に示すように、磁化の方向を固定した磁性体層（固定層）３に対して、方向を固定しない磁性体層（自由層）１の磁化方向の相対的な関係、すなわち同じ向きか逆向きかによって大きく変化する。この「低抵抗状態」と「高抵抗状態」の比は、ＭＲ比（ｍａｇｎｅｔｏ−ｒｅｓｉｓｔａｎｃｅ−ｒａｔｉｏ）と定義され、良質の材料の場合、３０〜５０％の範囲に入る。ＭＴＪの磁気トンネル効果（スピントンネル効果）による抵抗変化率（ＭＲ比）が大きいほど、「０」状態と「１」状態に対応する抵抗値の差が大きく、ＭＲＡＭの読み出し回路等の設計マージンが大きくなり、高速かつ大容量のメモリの作製が可能になる。ＭＲ比が最大になるように磁化方向を揃える、すなわち、２つの磁化方向のなす角度が０度（平行）または１８０度（反平行）にすることが重要である。
【００１４】
書き込みは、図５に示すように、ビット線４と書き込みワード線（デジット線）１１に書き込み電流１４、１５を流すことによって発生する磁界によって、自由層５の磁化方向をのみを変化させることになる。消去は、書き込みとは逆方向に電流を流し、自由層５の磁化方向のみ変化させる。読み出し動作は、ワード線１３とビット線４よって選択されたセルのビット線電流をリファレンスと比較することによって行う。
【００１５】
このようなＭＲＡＭが今後実用化され大容量化が進むと、特許文献２に示されるように階層ビット線構造が必要となる。図６に、この階層ビット線構造を示す回路図を示す。
【００１６】
すなわち、グローバルビット線（ＧＢＬ）２１は、ビット線選択トランジスタ２３によって、セルグループ１６、１７に分割される。ビット線選択トランジスタ２３はローカルビット線（ＬＢＬ）２２と接続され、ローカルビット線２２は、ＭＴＪ１９（図では抵抗で表記）と選択トランジスタ２０で構成される複数のメモリセル１８と電気的に接続される。
【００１７】
また、図７に階層ビット線構造のレイアウト断面の模式図を示す。すなわち、グローバルビット線（ＧＢＬ）２１は、ビット線選択トランジスタ２３のドレイン領域に接続され、ソース領域でローカルビット線（ＬＢＬ）２２と接続される。さらに、ＬＢＬ２２に、ＭＴＪ１９と選択トランジスタ２０からなるメモリセル１８が並列に接続される。また、書き込みワード線３６は、ＭＴＪ１９の下部に選択トランジスタのワード線と平行に設けられる。
【００１８】
このように、階層ビット線構造を用いると、ビット線が分割されるため、ビット線抵抗が減少し、ビット線に流せる電流が同一電圧では多くなり、より大きな磁界を発生させることが可能になる。なお、階層ビット線構造を作製するためには、磁気トンネル接合体を作製した後、少なくとも２層の配線層（ローカルビット線２２とグローバルビット線２１）が必要となってくる。
【００１９】
【特許文献１】
米国特許ＵＳ６２７２０４１明細書
【特許文献２】
特開１０−３３４４２０号公報
【非特許文献１】
ＩＥＥＥ　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　　ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ｖｏｌ．４３（２０００）（ｐ．１２８）
【非特許文献２】
ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｍａｇｎｅｔｉｃｓ　ｖｏｌ．３５（１９９９）　（ｐ．２８１４）
【非特許文献３】
Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　ｖｏｌ．８７（２０００）　（ｐ．３９２０）
【００２０】
【発明が解決しようとする課題】
磁気トンネル接合体作製後のプロセス工程数が増加すると、磁気トンネル接合体作製時に、固定層の磁化方向を外部磁界中で積層あるいは熱処理で初期化を行っても、その後の熱ストレスやプラズマダメージなどの要因により、固定層の磁化方向に若干の乱れが生じる。この磁化方向の乱れを図８（ａ）に示す。符号１及び３は各々ＭＴＪの自由層及び固定層を模式的に表しており、図中の矢印は各層の磁化方向を表している。すなわち、初期化時に、自由層１の磁化と平行である固定層３の磁化方向２４は、ＭＴＪ作製後のプロセスダメージ等の外因による磁化方向の変化２７によって、磁化方向が変化した磁化方向２５になる。その結果、自由層の磁化との相対な角度がずれ、ＭＲ比が低下し、所定のＭＲ比が得られないことが予想される。そのため、磁気トンネル接合体作製後は、できるだけ低温、低プラズマダメージのプロセスで行う必要がある。
【００２１】
しかし、非特許文献２によると、ＭＴＪ作製後に熱処理を行った結果、３００℃以上でＭＲ比が劣化することが報告されている。この文献に開示されるＭＴＪ作製後のアニール温度に対するＭＴＪの特性を図９（ａ）、（ｂ）に示す。図９（ａ）は処理条件に対する接合体抵抗の変化、図９（ｂ）は処理条件に対する磁気抵抗変化率（ＭＲ比）の変化を示している。処理条件は各図の横軸に示され、例えば３００＿０．５ｈｒは３００℃の熱処理を０．５時間行ったことを示している。接合体抵抗は図９（ａ）のように３３０℃まで減少した後、増加し始め、ＭＲ比は図９（ｂ）のように２７５℃でピークになるまで緩慢に増加し、３００℃を越えると急峻に減少する。これは、絶縁膜のアルミ酸化膜の酸素が強磁性層に拡散して、絶縁膜が厚くなったためである。そのため、現行のプロセスでＭＴＪ作製後、温度を３００度以下の低温で２層の配線層を形成することが必要となるが、これは大変難しい。したがって、ウェハプロセス完了後に、変化した固定層の磁化方向を確実に初期化するプロセスを行い、初期の磁化方向に戻してＭＲ比が最大にすることが必要となってくる。すなわち、図９（ｂ）に示すように、プロセスダメージなどにより劣化した固定層の磁化方向２５を自由層１の磁化方向と平行にするため、初期化プロセスによる磁化方向の変化２８によって、初期化した磁化方向２６に戻す必要がある。
【００２２】
ウェハプロセス完了後に磁化方向を初期化する技術としては、特許文献２に開示されたものがある。この従来技術は、非磁性層を介して２つの強磁性層が配置された一方の強磁性層が反強磁性層に固定されたスピンバルブ素子に関し、この反強磁性層並びに固定層の磁化方向を素子の両端に接続されたリードを介してスピンバルブ素子にパルス電流を印加することにより初期化するものである。ここに開示されたスピンバルブ素子の構造を図１０に示す。符号１０６から符号１１５で示される層が双スピンバルブとされ、符号１０６から符号１０９の層からなるスピンバルブ素子と符号１０９から符号１１５の層からなるスピンバルブ素子の積層構造をなしている。これら各層の内、符号１０６と符号１１４が反強磁性層であり、ここでは反強磁性層１１４の初期化に着目し、この初期化に関わらない他の層の詳細については省略する。この技術による初期化方法の原理は、スピンバルブ素子の両端のリード２０８、２０９に電流パルス２０２を印加することで、素子自体が発熱し、反強磁性層１１４の自発磁化をなくし、電流１３８によってつくる磁場によって、反強磁性層１１４の磁化方向を初期化するというものである。この初期化の手順をフローチャートで示したものが図１１であり、主には、パルス電流２０２をリード２０８と２０９の間に印加するステップＳ２０１、反強磁性層１１４の磁化をなくし、電流１３８によって配向させるステップＳ２０２、パルス電流２０２を除去するステップＳ２０３、強磁性層１１３を反強磁性層１１４によって磁化方向を固定するステップＳ２０４、強磁性層１１１が交換結合層１１２と強磁性層１１３によって磁化方向が固定されるステップＳ２０５を経て行う。すなわち、スピンバルブ素子に対して、固定層の磁化方向を初期化する方向にパルス電流を通す（図１１のステップＳ２０１）。すると、ジュール熱により素子自体が加熱されて反強磁性層の磁化方向が開放されるとともに、パルス電流は主として素子の導電層を流れることにより発生する磁界により、反強磁性層の磁化方向が再設定される（同ステップＳ２０２）。その後、パルス電流を除去し（同ステップＳ２０３）、強磁性層がピン止めされる（同ステップＳ２０４、Ｓ２０５）。
【００２３】
上記の従来技術は、電流パルス印加によって素子において発生するジュール熱により、反強磁性層のブロッキング温度以上に素子を加熱させ、導電層を流れるパルス電流により発生する磁界により磁化方向ならびに交換結合を再設定するものである。ここで、ブロッキング温度とは、反強磁性層の交換結合がなくなる温度のことである。
【００２４】
しかし、上記の技術は、素子自体に電流を流す必要があり、ＭＴＪに使用すると絶縁膜にジュール熱が発生する電圧をかけると、絶縁破壊が起こる可能性がある。さらに、素子の温度を局所的に高くする必要があり、素子自身が放熱性を有するため、放熱による温度の低下を補うには設定温度を維持させるのに必要な熱量以上の発熱量が必要となり、ＭＴＪの絶縁膜に必要以上の電界ストレスをかけることになるという課題がある。
【００２５】
本発明は、局所的な熱ストレスもなく、素子の放熱性を考える必要がなく、また、素子自体に電流を流す必要がないので、素子に電界ストレスをかけることなく固定層の磁化を初期化することができる磁気ランダムアクセスメモリセルの磁気配向初期化方法を提案することを目的とする。
【００２６】
【課題を解決するための手段】
本発明は上記課題に鑑みてなされたものであり、ウェハプロセス完了後に、外部から熱を与え、所定の温度まで昇温することにより、交換結合磁界を弱めた後、磁気トンネル接合素子のビット線と書き込みワード線（デジット線）にパルス電流を印加することによって発生する合成磁界により、固定層の磁化を所定の方向に向けることにより、局所的な加熱を行うことなく、固定層の磁化方向を初期化する。
【００２７】
この初期化はウェハプロセスが完了したウェハ状態で行っても良いし、アセンブリを完了した個別の半導体装置の状態で行っても良い。
【００２８】
この昇温する温度は反強磁性層のブロッキング温度であることが望ましく、ブロッキング温度が高い反強磁性層に対しては磁気ランダムアクセスメモリの最大動作温度近傍であることが望ましい。
【００２９】
さらにパルス電流印加は室温以上の温度まで降温した後、停止することが望ましい。
【００３０】
【発明の実施の形態】
本発明の実施の形態を説明する。
本発明の磁気ランダムアクセスメモリセルの磁気配向初期化方法の実施例について、図１〜図３を用いて説明する。図１は、実施例の磁気配向初期化方法のフローチャート図である。図２は、実施例の磁気配向初期化方法の対象となるＭＲＡＭセルアレイの回路図である。図３は、反強磁性材料のネール温度とブロッキング温度の説明する図表である。
【００３１】
実施例を説明する。本実施例は、第１強磁性層と該第１強磁性層上に形成される第１絶縁膜と該第１絶縁膜上に形成された第２強磁性層とからなり、半導体基板上に作製された磁気トンネル接合体と、前記第１強磁性層の磁化を固定するために該第１強磁性層の下部に形成された反強磁性層と、該反強磁性層及び前記第２強磁性層と電気的にそれぞれ接続された第１、第２導電層と、前記第１導電層と接続されたトランジスタと、前記磁気トンネル接合体の下部に形成され、該磁気トンネル接合体と電気的に分離された第３導電層とを有する磁気ランダムアクセスメモリセルの第１強磁性層の磁気配向を初期化する方法であって、前記磁気ランダムアクセスメモリセルが形成された半導体チップ自身を、外部熱源で第１温度まで昇温した後、第１、第２電流をそれぞれ第２、第３導電層に印加する。
【００３２】
本実施例の磁気ランダムアクセスメモリセルの磁気配向初期化方法について、図１のフローチャートと図２に示す４×４のＭＲＡＭメモリアレイを用いて具体的に説明する。本実施例による磁気配向方向の初期化手順の概略を示すと次のようになる。まずＭＲＡＭ等ＭＴＪが形成されたウェハ基板の温度を上げる（ステップＳ１０１）。その結果、反強磁性層と固定層の間の交換結合磁界を弱めることができる（ステップＳ１０２）。次に、デジット線ＤＬ２とビット線ＢＬ４に電流パルスを加える（ステップＳ１０３）。この電流パルスによって発生する磁界が、メモリセル２９に印加される（ステップＳ１０４）。この磁界により反強磁性層の磁化方向が変化し、固定層の磁化が変化する（ステップＳ１０５）。次に温度を下げて、交換結合磁界を大きくする（ステップＳ１０６）。最後に電流パルスを除去して、磁界をなくす（ステップＳ１０７）。これにより、終了となる。
【００３３】
次に各ステップをより詳細に説明する。すなわち、ウェハプロセス完了後、ヒーターなどでウェハ自身を加熱する（ステップＳ１０１）。温度は、固定層を固定する反強磁性体材料によって異なるが、反強磁性体のブロッキング温度近傍が良い。
【００３４】
ここで、非特許文献２で報告されている、ＦｅＭｎ、ＩｒＭｎ、ＰｔＭｎの反強磁性体のネール温度およびブロッキング温度を図３に示す。ネール温度とは、反強磁性体の自発磁化が消失する温度である。図３によると、ブロッキング温度はネール温度より低く、材料的な観点からＭＲＡＭの動作温度は、ネール温度ではなく、ブロッキング温度によって決まることがわかる。ブロッキング温度近傍では交換結合力が弱く、温度上昇によって交換結合磁界を弱める（ステップＳ１０２）。その後、デジット線とビット線に例えば８ｍＡ電流を流す（ステップＳ１０３）ことによって磁界（Ｈｄｂ）が発生し、セルに磁界が印加される（ステップＳ１０４）ことにより、固定層の磁化方向が変化し（ステップＳ１０５）、次に、温度を下げ（ステップＳ１０６）、電流パルスを除去する（ステップＳ１０７）。このようにして、初期化（修正）することができる。
【００３５】
次にこの初期化を行うに必要な回路的な制御方法を、図２を用いて説明する。図２は、本実施例の対象となるＭＲＡＭの４×４のメモリアレイの回路図である。初期化するメモリセル２９のビット線ＢＬ４とデジット線ＤＬ２に電流を流すビット線選択トランジスタ３２とデジット線選択トランジスタ３３をオン状態にしてセルに磁界を印加する。また、メモリセル２９は、ＭＴＪ３０と選択トランジスタ３１によって構成される。
【００３６】
初期化するセル２９のビット線ＢＬ４に例えば８ｍＡ、デジット線ＤＬ２に例えば８ｍＡの電流が流れるように、ＢＬ４とＤＬ２に接続されているトランジスタ３２、３３のゲートに電圧を印加して、磁界Ｈｄｂを発生させる。
【００３７】
なお、ＦｅＭｎを反強磁性層として用いる場合、ブロッキング温度近傍の１５０℃まで昇温させ、固定層の向きをデジット線とビット線に流れる電流の磁界で反強磁性層と固定層を初期化することができるが、ブロッキング温度の高いＩｒＭｎやＰｔＭｎなど反強磁性層として用いられている場合、２５０℃や３００℃近くまで昇温すると、先ほど示したようにＭＲ比が劣化する。
【００３８】
そのため、ＭＲＡＭの仕様の最大動作温度（例えば１５０℃）近くまで温度を上昇させる。前記文献によると、１５０℃で交換結合磁界（Ｈｅｘｃｈ）が、室温よりＩｒＭｎの場合で約３０％、ＰｔＭｎの場合で約１５％減少する。温度を上昇させて（ステップ１０１）、交換結合磁界を弱め（ステップ５０２）、デジット線とビット線にＦｅＭｎを用いた場合よりも大きな電流（例えば１２ｍＡ）を流す（ステップ１０３）ことによって発生する磁界が、セルに印加され（ステップ１０４）、固定層の磁化方向が変化し（ステップ１０６）、初期化（修正）することができる。
【００３９】
また、交換結合磁界と同等の磁界を発生させるには、デジット線とビット線に１０ｍＡ以上の大電流を流す必要がある。エレクトロマイグレーションを考慮して、デジット線とビット線に流す電流を例えば１００ナノ秒のパルス電流にする必要がある。
【００４０】
その後、室温付近まで下げた後（ステップ１０６）、電流の供給を停止する（ステップ１０７）。また、電流の供給を停止する温度は、交換結合力が強くなり、Ｈｄｂによって変化しなくなる温度（例えば５０℃）であってもよい。
【００４１】
以上のようにして、ＭＲＡＭセルの固定層の磁化方向を初期化することができる。
【００４２】
また、上記方法をＭＲＡＭアレイ全体に行うことによりメモリアレイの固定層の磁化を初期化することもできる。また、上記方法は、ウェハテスト後、不良ビットに対して行ってもよいし、アセンブリ後に行ってもよい。
【００４３】
以上、実施例で説明したように、本発明によれば、外部から熱を与えることにより、局所的な熱ストレスもなく、素子の放熱性を考える必要がなく、また、書き込みおよび消去動作と同様にデジット線とビット線に電流を流すため、素子自体に電流を流す必要がないので、素子に電界ストレスをかけることなく固定層の磁化を初期化することができる。また、ウェハプロセス完了後に、高温でビット線とデジット線に最適な電流を印加することで、ＭＲＡＭセルの固定層の磁化方向を初期化することにより、ＭＲ比の最大化を図ることができ、磁気トンネル接合体作製後のプロセスによるＭＲ比の劣化を回復することでき、ＭＲ比が最適化されたＭＲＡＭの作製が可能になる。さらには、熱ストレスあるいは電界ストレスによる破壊を回避でき、またＭＲ比不良のセルに対して本発明による初期化を適用することでＭＲ不良セルを救済可能なため、歩留まりが向上すると共に、ＭＲ比が大きくなるため、ＭＲＡＭの読み出しマージンが向上し、高速化にも大きく貢献する。
【００４４】
なお、上記実施例において、上記第１温度まで半導体チップを加熱する処理は、ウェハプロセス完了後、半導体ウェハに対して行うことは、可能である。
【００４５】
また、上記実施例において、上記第１温度まで半導体チップを加熱する処理は、完成した半導体ウェハから個別の半導体装置を組み立てる後半工程が完了後、個別の半導体装置に対して行う磁気ランダムメモリの磁気配向初期化方法とすることもできる。
【００４６】
そして、上記実施例において、上記第１電流と上記第２電流がともに電流パルスとすることは可能である。
【００４７】
更に、上記実施例において、上記第１温度は、上記反強磁性層のブロッキング温度近傍であるとすることができる。
【００４８】
また、上記実施例において、上記第１温度は、磁気ランダムアクセスメモリの最大動作温度近傍とすることが可能である。
【００４９】
そして、上記実施例において、複数の前記磁気ランダムアクセスメモリセルがマトリクス状に配置された磁気ランダムアクセスメモリセルアレイに対し、上記第１電流を第２導電層に第２電流を第３導電層に印加する処理を行うことができる。
【００５０】
更に、上記実施例において、上記半導体チップ自身を、上記第１温度に昇温後、上記第１電流および第２電流を第２導電層と第３導電層に印加を開始した後さらに、所定の時間保持した後、第２温度に降温し、前記第１及び第２の電流の印加を停止することは可能である。
【００５１】
また、上記実施例において、上記第２温度は、室温以上であるとすることができる。
【００５２】
【発明の効果】
本発明は、局所的な熱ストレスもなく、素子の放熱性を考える必要がなく、また、素子自体に電流を流す必要がないので、素子に電界ストレスをかけることなく固定層の磁化を初期化することができる磁気ランダムアクセスメモリセルの磁気配向初期化方法を得ることができる。
【図面の簡単な説明】
【図１】実施例の磁気配向初期化方法のフローチャート図。
【図２】実施例の磁気配向初期化方法の対象となるＭＲＡＭセルアレイの回路図。
【図３】反強磁性材料のネール温度とブロッキング温度の説明する図表。
【図４】磁気トンネル接合素子の低抵抗状態と高抵抗状態の磁化方向を示す模式図。
【図５】磁気ランダムアクセスメモリのメモリセルの模式図。
【図６】磁気ランダムアクセスメモリにおける階層ビット線構造を示す回路図。
【図７】磁気ランダムアクセスメモリにおける階層ビット線構造の断面の模式図。
【図８】本発明の課題を示す模式図。
【図９】磁気トンネル接合素子のアニール温度による抵抗変化およびＭＲ比の変化を示す図。
【図１０】スピンバルブ素子の模式図。
【図１１】従来技術の磁化方向初期化方法のフローチャート図。
【符号の説明】
１　自由層
２　絶縁層
３　固定層
４　ビット線
５　自由層
６　絶縁層
７　固定層
８　反強磁性層
９　ベース電極
１０　磁気トンネル接合体（ＭＴＪ）
１１　デジット線（書き込みワード線）
１２　トランジスタ
１３　ワード線
１４　ビット線電流
１５　デジット線電流
１６　セルグループ１
１７　セルグループ２
１８　メモリセル
１９　磁気トンネル接合素子
２０　制御トランジスタ
２１　グローバルビット線
２２　ローカルビット線
２３　選択トランジスタ
２４　磁気トンネル接合体作製後の磁化方向
２５　外因によって変化した磁化方向
２６　初期化した磁化方向
２７　熱やプラズマなどの外因による磁化方向の変化
２８　初期化による磁化方向の変化
２９　初期化するメモリセル
３０　磁気トンネル接合素子
３１　トランジスタ
３６　デジット線
１０６　反強磁性層
１０７　強磁性ピン止め層
１０８　非磁性導電層
１０９　強磁性フリー層
１１０　非磁性導電層
１１１　（内側）強磁性ピン止め層
１１２　交換結合膜
１１３　（外側）強磁性ピン止め層
１１４　反強磁性層
１１５　保護皮膜層
１７０、１７１　ハード・バイアス層
２０２　パルス電流
２０６　検知電流源
２０７　出力センサ
２０８、２０９　リード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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