(57)【要約】【課題】信頼性の高い半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある。【解決手段】半導体装置は、第１の集積回路１２が形成されてなる素子領域１８内の第１のパッド１４と素子領域１８外の第２のパッド１６とを有する第１の半導体チップ１０と、第１のパッド１４と平面的に重なる位置に配置された第３のパッド２４を有する、第２の集積回路２２が形成された第２の半導体チップ２０と、第１及び第３のパッド１４，２４間に形成された、第１のパッド１４と第３のパッド２４とを電気的に接続する電気的接合部４０と、を有する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
第１の集積回路が形成されてなる素子領域内の第１のパッドと、前記素子領域外の第２のパッドと、を有する第１の半導体チップと、
前記第１の半導体チップに搭載されてなり、前記第１のパッドと平面的に重なる位置に配置された第３のパッドを有する、第２の集積回路が形成された第２の半導体チップと、
前記第１及び第３のパッド間に形成された、前記第１のパッドと前記第３のパッドとを電気的に接続する電気的接合部と、
を有する半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の半導体チップが搭載された、配線パターンを有する配線基板と、
前記第２のパッドと前記配線パターンとを電気的に接続するワイヤと、
をさらに有する半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記配線基板は凹部を有し、
前記第１の半導体チップの少なくとも一部は、前記凹部内に配置されてなる半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１の半導体チップの前記第２の半導体チップと対向する面とは反対側の面は、前記凹部の底面と接触してなる半導体装置。
【請求項５】
請求項２から請求項４のいずれかに記載の半導体装置の製造方法において、
前記配線基板は放熱部を有し、
前記第１の半導体チップは、前記放熱部に接触してなる半導体装置。
【請求項６】
請求項１記載の半導体装置において、
配線パターンを有する配線基板をさらに有し、
前記第２のパッドは、前記配線パターンに対向して電気的に接続されてなる半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記配線基板は、凹部と、前記凹部の底面に形成された開口と、を有し、
前記第１の半導体チップの少なくとも一部は、前記凹部内に配置されてなり、
前記第２の半導体チップの少なくとも一部は、前記開口内に配置されてなる半導体装置。
【請求項８】
請求項１から請求項７のいずれかに記載の半導体装置において、
前記第３のパッドは、前記第２の半導体チップにおける前記第２の集積回路が形成されてなる第２の素子領域内に配置されてなる半導体装置。
【請求項９】
請求項１から請求項８のいずれかに記載の半導体装置において、
前記第１の半導体チップの外形は、前記第２の半導体チップの外形よりも大きい半導体装置。
【請求項１０】
請求項１から請求項９のいずれかに記載の半導体装置が実装された回路基板。
【請求項１１】
請求項１から請求項９のいずれかに記載の半導体装置を有する電子機器。
【請求項１２】
第１の集積回路が形成されてなる素子領域内の第１のパッドと前記素子領域外の第２のパッドとを有する第１の半導体チップに、第３のパッドを有する第２の集積回路が形成された第２の半導体チップを搭載し、前記第１のパッドと前記第３のパッドとを対向させて電気的に接続することを含み、
前記第１及び第３のパッドのうち、少なくとも一方には突起電極が形成されてなる半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記第１の半導体チップに前記第２の半導体チップを搭載する工程の後に、
配線パターンを有する配線基板に、前記第１の半導体チップを、前記第１の半導体チップの前記第２の半導体チップと対向する面とは反対側の面が前記配線基板に対向するように搭載すること、及び、
前記第２のパッドと前記配線パターンとを電気的に接続することをさらに含む半導体装置の製造方法。
【請求項１４】
配線パターンを有する配線基板に、第１の集積回路が形成されてなる素子領域内の第１のパッドと前記素子領域外の第２のパッドとを有する第１の半導体チップを、前記第１及び第２のパッドを有する面とは反対側の面が前記配線基板と対向するように搭載すること、その後、
前記第１の半導体チップに、第３のパッドを有する第２の集積回路が形成された第２の半導体チップを搭載し、前記第１のパッドと前記第３のパッドとを対向させて電気的に接続すること、及び、
前記第２のパッドと前記配線パターンとを電気的に接続することを含み、
前記第１及び第３のパッドのうち、少なくとも一方には突起電極が形成されてなる半導体装置の製造方法。
【請求項１５】
請求項１３又は請求項１４記載の半導体装置において、
前記第２のパッドと前記配線パターンとを、ワイヤによって電気的に接続する半導体装置の製造方法。
【請求項１６】
請求項１３から請求項１５のいずれかに記載の半導体装置の製造方法において、
前記配線基板は凹部を有し、
前記第１の半導体チップの少なくとも一部を前記凹部内に配置する半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記第１の半導体チップの前記第１及び第２のパッドが形成された面とは反対側の面を、前記凹部の底面と対向させる半導体装置の製造方法。
【請求項１８】
請求項１３から請求項１７のいずれかに記載の半導体装置の製造方法において、
前記配線基板は放熱部を有し、
前記第１の半導体チップを前記放熱部と接触させる半導体装置の製造方法。
【請求項１９】
請求項１２記載の半導体装置の製造方法において、
前記第１の半導体チップに前記第２の半導体チップを搭載する工程の後に、
前記第２のパッドを、配線基板に形成された配線パターンに対向させて電気的に接続することをさらに含む半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記配線基板は、凹部と、前記凹部の底面に形成された開口と、を有し、
前記第１の半導体チップの少なくとも一部を前記凹部内に配置し、
前記第２の半導体チップの少なくとも一部を前記開口内に配置する半導体装置の製造方法。
【請求項２１】
配線パターンを有する、開口が形成された配線基板に、第１の集積回路が形成されてなる素子領域内の第１のパッドと前記素子領域外の第２のパッドとを有する第１の半導体チップを、前記第１のパッドが形成された領域が前記開口から露出するように搭載し、前記第２のパッドと前記配線パターンとを対向させて電気的に接続すること、及び、その後、
前記第１の半導体チップに、第３のパッドを有する第２の集積回路が形成された第２の半導体チップを搭載し、前記第１のパッドと前記第３のパッドとを対向させて電気的に接続することを含み、
前記第１及び第３のパッドのうち、少なくとも一方には突起電極が形成されてなる半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、
前記開口は、前記配線基板の凹部の底面に形成されてなり、
前記第１の半導体チップの少なくとも一部を前記凹部内に配置する半導体装置の製造方法。
【請求項２３】
請求項１２から請求項２２のいずれかに記載の半導体装置の製造方法において、
前記第３のパッドは、前記第２の半導体チップにおける前記第２の集積回路が形成されてなる第２の素子領域内に配置されてなる半導体装置の製造方法。
【請求項２４】
請求項１２から請求項２３のいずれかに記載の半導体装置の製造方法において、
前記第１の半導体チップの外形は、前記第２の半導体チップの外形よりも大きい半導体装置の製造方法。
【請求項２５】
請求項１２から請求項２４のいずれかに記載の半導体装置の製造方法において、
前記突起電極は、はんだバンプとして形成されてなる半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開２０００−１１４２０６号公報
【０００４】
【発明の背景】
積層された複数の半導体チップを有する、積層型の半導体装置が知られている。素子領域上にパッドが形成された２つの半導体チップを、能動面を対向させて積層することも知られている。その場合、半導体チップに外力がかかったときに、半導体チップ内の素子に与える影響を減らすことが求められている。
【０００５】
本発明の目的は、信頼性の高い半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある。
【０００６】
【課題を解決するための手段】
（１）本発明に係る半導体装置は、第１の集積回路が形成されてなる素子領域内の第１のパッドと、前記素子領域外の第２のパッドと、を有する第１の半導体チップと、
前記第１の半導体チップに搭載されてなり、前記第１のパッドと平面的に重なる位置に配置された第３のパッドを有する、第２の集積回路が形成された第２の半導体チップと、
前記第１及び第３のパッド間に形成された、前記第１のパッドと前記第３のパッドとを電気的に接続する電気的接合部と、
を有する。本発明によれば、第１の半導体チップの素子領域内に形成された第１のパッド上には電気的接合部が形成される。そのため、第１又は第２の半導体チップに外力がかかった場合でも、電気的接合部によってその外力を吸収させることができるため、その外力が第１の半導体チップ内の素子に及ぼす影響を軽減することができ、信頼性の高い半導体装置を提供することができる。
（２）この半導体装置において、
前記第１の半導体チップが搭載された、配線パターンを有する配線基板と、
前記第２のパッドと前記配線パターンとを電気的に接続するワイヤと、
をさらに有してもよい。
（３）この半導体装置において、
前記配線基板は凹部を有し、
前記第１の半導体チップの少なくとも一部は、前記凹部内に配置されていてもよい。これによれば、厚みが薄く、実装性に優れた半導体装置を提供することができる。
（４）この半導体装置において、
前記第１の半導体チップの前記第２の半導体チップと対向する面とは反対側の面は、前記凹部の底面と接触していてもよい。
（５）この半導体装置の製造方法において、
前記配線基板は放熱部を有し、
前記第１の半導体チップは、前記放熱部に接触していてもよい。これによれば、放熱性に優れた、信頼性の高い半導体装置を提供することができる。
（６）この半導体装置において、
配線パターンを有する配線基板をさらに有し、
前記第２のパッドは、前記配線パターンに対向して電気的に接続されていてもよい。
（７）この半導体装置において、
前記配線基板は、凹部と、前記凹部の底面に形成された開口と、を有し、
前記第１の半導体チップの少なくとも一部は、前記凹部内に配置されてなり、
前記第２の半導体チップの少なくとも一部は、前記開口内に配置されていてもよい。これによれば、厚みの薄い、実装性に優れた半導体装置を提供することができる。
（８）この半導体装置において、
前記第３のパッドは、前記第２の半導体チップにおける前記第２の集積回路が形成されてなる第２の素子領域内に配置されていてもよい。これによれば、電気的接合部は、第２の半導体チップの第２の素子領域内に配置される。そのため、第１又は第２の半導体チップに外力がかかった場合でも、その外力が第２の半導体チップ内の素子に及ぼす影響を軽減することができ、信頼性の高い半導体装置を提供することができる。
（９）この半導体装置において、
前記第１の半導体チップの外形は、前記第２の半導体チップの外形よりも大きくてもよい。
（１０）本発明に係る回路基板には、上記半導体装置が実装されてなる。
（１１）本発明に係る電子機器は、上記半導体装置を有する。
（１２）本発明に係る半導体装置の製造方法は、第１の集積回路が形成されてなる素子領域内の第１のパッドと前記素子領域外の第２のパッドとを有する第１の半導体チップに、第３のパッドを有する第２の集積回路が形成された第２の半導体チップを搭載し、前記第１のパッドと前記第３のパッドとを対向させて電気的に接続することを含み、
前記第１及び第３のパッドのうち、少なくとも一方には突起電極が形成されてなる。本発明によれば、第１の素子領域内の第１のパッド又は該第１のパッドと対向する第３のパッドの少なくとも一方には突起電極が形成されてなる。そのため、第１パッドと第３のパッドとを対向させて電気的に接続する場合、第１及び第３のパッドは突起電極を介して接続されることになる。これにより、第１のパッドと第３のパッドとを電気的に接続する時に発生する力が第１の半導体チップ内の素子に及ぼす影響を、突起電極によって軽減することが可能となり、信頼性の高い半導体装置を製造することができる。
（１３）この半導体装置の製造方法において、
前記第１の半導体チップに前記第２の半導体チップを搭載する工程の後に、
配線パターンを有する配線基板に、前記第１の半導体チップを、前記第１の半導体チップの前記第２の半導体チップと対向する面とは反対側の面が前記配線基板に対向するように搭載すること、及び、
前記第２のパッドと前記配線パターンとを電気的に接続することをさらに含んでもよい。
（１４）本発明に係る半導体装置の製造方法は、配線パターンを有する配線基板に、第１の集積回路が形成されてなる素子領域内の第１のパッドと前記素子領域外の第２のパッドとを有する第１の半導体チップを、前記第１及び第２のパッドを有する面とは反対側の面が前記配線基板と対向するように搭載すること、その後、
前記第１の半導体チップに、第３のパッドを有する第２の集積回路が形成された第２の半導体チップを搭載し、前記第１のパッドと前記第３のパッドとを対向させて電気的に接続すること、及び、
前記第２のパッドと前記配線パターンとを電気的に接続することを含み、
前記第１及び第３のパッドのうち、少なくとも一方には突起電極が形成されてなる。本発明によれば、第１の素子領域内の第１のパッド又は該第１のパッドと対向する第３のパッドの少なくとも一方には突起電極が形成されてなる。そのため、第１パッドと第３のパッドとを対向させて電気的に接続する場合、第１及び第３のパッドは突起電極を介して接続されることになる。これにより、第１のパッドと第３のパッドとを接続する時に発生する力が第１の半導体チップ内の素子に及ぼす影響を、突起電極によって軽減することが可能となり、信頼性の高い半導体装置を製造することができる。
（１５）この半導体装置において、
前記第２のパッドと前記配線パターンとを、ワイヤによって電気的に接続してもよい。
（１６）この半導体装置の製造方法において、
前記配線基板は凹部を有し、
前記第１の半導体チップの少なくとも一部を前記凹部内に配置してもよい。これによれば、厚みの薄い、実装性に優れた半導体装置を製造することができる。
（１７）この半導体装置の製造方法において、
前記第１の半導体チップの前記第１及び第２のパッドが形成された面とは反対側の面を、前記凹部の底面と対向させてもよい。
（１８）この半導体装置の製造方法において、
前記配線基板は放熱部を有し、
前記第１の半導体チップを前記放熱部と接触させてもよい。
（１９）この半導体装置の製造方法において、
前記第１の半導体チップに前記第２の半導体チップを搭載する工程の後に、
前記第２のパッドを、配線基板に形成された配線パターンに対向させて電気的に接続することをさらに含んでもよい。
（２０）この半導体装置の製造方法において、
前記配線基板は、凹部と、前記凹部の底面に形成された開口と、を有し、
前記第１の半導体チップの少なくとも一部を前記凹部内に配置し、
前記第２の半導体チップの少なくとも一部を前記開口内に配置してもよい。これによれば、厚みの薄い、実装性に優れた半導体装置を製造することができる。
（２１）本発明に係る半導体装置の製造方法は、配線パターンを有する、開口が形成された配線基板に、第１の集積回路が形成されてなる素子領域内の第１のパッドと前記素子領域外の第２のパッドとを有する第１の半導体チップを、前記第１のパッドが形成された領域が前記開口から露出するように搭載し、前記第２のパッドと前記配線パターンとを対向させて電気的に接続すること、及び、その後、
前記第１の半導体チップに、第３のパッドを有する第２の集積回路が形成された第２の半導体チップを搭載し、前記第１のパッドと前記第３のパッドとを対向させて電気的に接続することを含み、
前記第１及び第３のパッドのうち、少なくとも一方には突起電極が形成されてなる。本発明によれば、第１の素子領域内の第１のパッド又は該第１のパッドと対向する第３のパッドの少なくとも一方には突起電極が形成されてなる。そのため、第１パッドと第３のパッドとを対向させて電気的に接続する場合、第１及び第３のパッドは突起電極を介して接続されることになる。これにより、第１のパッドと第３のパッドとを接続する時に発生する力が第１の半導体チップ内の素子に及ぼす影響を、突起電極によって軽減することが可能となり、信頼性の高い半導体装置を製造することができる。
（２２）この半導体装置の製造方法において、
前記開口は、前記配線基板の凹部の底面に形成されてなり、
前記第１の半導体チップの少なくとも一部を前記凹部内に配置してもよい。これによれば、厚みが薄い、実装性に優れた半導体装置を製造することができる。
（２３）この半導体装置の製造方法において、
前記第３のパッドは、前記第２の半導体チップにおける前記第２の集積回路が形成されてなる第２の素子領域内に配置されていてもよい。これによれば、突起電極は、第２の半導体チップの第２の素子領域内に配置される。そのため、第１のパッドと第３のパッドとを接続する時に発生する力が第２の半導体チップ内の素子に及ぼす影響を、突起電極によって軽減することが可能となり、信頼性の高い半導体装置を製造することができる。
（２４）この半導体装置の製造方法において、
前記第１の半導体チップの外形は、前記第２の半導体チップの外形よりも大きくてもよい。
（２５）この半導体装置の製造方法において、
前記突起電極は、はんだバンプとして形成されていてもよい。これによれば、第１のパッドと第３のパッドとを、荷重をかけることなく電気的に接続することができるため、信頼性の高い半導体装置を製造することができる。
【０００７】
【発明の実施の形態】
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
【０００８】
（第１の実施の形態）
図１及び図２は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を説明するための図である。
【０００９】
はじめに、第１の半導体チップ１０及び第２の半導体チップ２０を用意する。第１及び第２の半導体チップ１０，２０は、第１及び第２の集積回路１２，２２を有する。集積回路１２，２２は、能動素子（トランジスタ、ダイオード等）と、受動素子（抵抗、コイル、コンデンサ等）とを含んでもよい。第１及び第２の半導体チップ１０，２０の平面形状は矩形をなすことが一般的であるが、特に限定されるものではない。なお、第１の半導体チップ１０の外形は、第２の半導体チップ２０の外形よりも大きくてもよい。また、第１の半導体チップ１０はウェハ状態で用意して、以下の工程を行い、最終工程で個辺に切り分けて半導体装置を製造してもよい。
【００１０】
第１及び第２の半導体チップ１０，２０は、それぞれ、パッドを有してもよい。該パッドは、例えば、Ａｌで形成されていてもよい。該パッドは、第１及び第２の半導体チップ１０，２０のそれぞれに、複数行複数列に並んで形成されてもよい。第１の半導体チップ１０は、第１のパッド１４と第２のパッド１６とを有してもよい。ここで、第１のパッド１４は、第１の集積回路が形成されてなる素子領域１８内のパッドであり、第２のパッド１６は、素子領域１８外のパッドである。言い換えると、第１のパッド１４は、第１の集積回路１２と平面的に重なる領域（素子領域１８）内に形成されてなり、第２のパッド１６は、素子領域１８外に形成されてなる。例えば、第１のパッド１４は第１の半導体チップ１０の中央部付近に形成されてもよく、第２のパッド１６は第１の半導体チップ１０の周縁部付近に形成されてもよい。第２の半導体チップ２０は、第３のパッド２４を有する。第３のパッド２４は、後の工程（第２の半導体チップ２０を第１の半導体チップ１０に搭載する工程）で、第１のパッド１４と対向する位置に形成されるパッドである。第３のパッド２４の配置は特に限定されない。例えば、第３のパッド２４は、第２の集積回路２２と平面的に重なる領域（第２の素子領域２６）内に形成されていてもよい。なお、第２の半導体チップ２０は、第１の半導体チップ１０の第１のパッド１４と対向しない位置に形成された他のパッド（図示せず）をさらに有してもよい。なお、第１及び第２の集積回路１２，２２が能動素子と受動素子とを有する場合、素子領域１８及び第２の素子領域２６は、能動素子と平面的に重なる領域のみを指してもよく、あるいは、能動素子及び受動素子と平面的に重なる領域を指してもよい。
【００１１】
次に、第１及び第３のパッド１４，２４のうち、少なくとも一方に突起電極を形成する。例えば、第１のパッド１４に突起電極３２を形成し、かつ、第３のパッド２４に突起電極３４を形成してもよい（図１参照）。ただし、これとは別に、第３のパッド２４には突起電極を形成せず、第１のパッド１４のみに突起電極３２を形成してもよい。あるいは、第１のパッド１４には突起電極を形成せず、第３のパッド２４のみに突起電極３４を形成してもよい。突起電極３２，３４の構成や材料については特に限定されないが、例えば、はんだバンプであってもよい。突起電極は、既に公知となっているいずれの方法で形成してもよい。なお、第２のパッド１６にも突起電極（図示せず）を形成してもよい。
【００１２】
次に、第１の半導体チップ１０に第２の半導体チップ２０を搭載し、第１のパッド１４と第３のパッド２４とを対向させて電気的に接続する。すなわち、図１に示すように、第１のパッド１４と第３のパッド２４とを対向させた後に、これらを電気的に接続する。第１のパッド１４と第３のパッド２４との電気的な接続は、突起電極３２と突起電極３４との少なくとも一方がはんだバンプである場合には、これを溶融させて、第１及び第３のパッド１４，２４の間に電気的接合部４０を形成することによって実現してもよい（図２参照）。あるいは、ＡＣＦ（異方性導電フィルム）やＡＣＰ（異方性導電ペースト）を利用することで、突起電極３２と突起電極３４との間に導電粒子を介在させて、第１のパッド１４と第３のパッド２４とを電気的に接続してもよい。
【００１３】
先に説明したように、本実施の形態に係る半導体装置の製造方法によれば、第１及び第３のパッド１４，２４のうち、少なくとも一方には突起電極が形成されてなる。詳しくは、第１の半導体チップ１０の素子領域１８内の第１のパッド１４、又は、第１のパッド１４と対向する位置に配置される第３のパッド２４の、少なくとも一方には突起電極が形成されてなる。このことから、第１の半導体チップ１０の素子領域１８上では、第１の半導体チップ１０と第２の半導体チップ２０とは、必ず突起電極（突起電極３２と突起電極３４との少なくとも一方）を介して電気的に接続されることになる。そのため、第１及び第２の半導体チップを電気的に接続する時に発生する力が第１の集積回路１２に与える影響を、突起電極によって軽減することが可能となるため、信頼性の高い半導体装置を製造することができる。なお、突起電極３２と突起電極３４との少なくとも一方がはんだバンプである場合には、第１の半導体チップ１０あるいは第２の半導体チップ２０を押圧することなく半導体装置を製造することができるため、第１の集積回路１２に与える影響をさらに軽減することが可能となる。なお、第３のパッド２４が第２の半導体チップ２０の素子領域２６内に配置されている場合には、素子領域２６上では、第１の半導体チップ１０と第２の半導体チップ２０とは、必ず突起電極を介して電気的に接続されることになる。そのため、第１及び第２の半導体チップ１０，２０を電気的に接続する際に発生する力が、第２の集積回路２２に与える影響を軽減することが可能となり、信頼性の高い半導体装置を製造することができる。
【００１４】
最後に、第１及び第２の半導体チップ１０，２０間に樹脂層（図示せず）を形成してもよく、これにより半導体装置１を製造してもよい。なお、図２は、半導体装置１の断面図である。
【００１５】
半導体装置１は、第１の半導体チップ１０を有する。第１の半導体チップ１０には、第１の集積回路１２が形成されてなる素子領域１８内の第１のパッド１４と、素子領域１８外の第２のパッド１６とが形成されてなる。半導体装置１は、第２の集積回路２２が形成された第２の半導体チップ２０を有する。第２の半導体チップ２０は、第１の半導体チップ１０に搭載されてなり、第１のパッド１４と平面的に重なる位置に配置された第３のパッド２４を有する。半導体装置１は、第１及び第３のパッド１４，２４間に形成された、第１のパッド１４と第３のパッド２４とを電気的に接続する電気的接合部４０を有する。本発明によれば、第１の半導体チップ１０の素子領域１８内に形成された第１のパッド１４上には電気的接合部４０が形成される。そのため、第１又は第２の半導体チップ１０，２０に外力が加わった場合でも、素子領域１８内では、電気的接合部４０によってその外力を吸収することができるため、その外力が第１の半導体チップ１０内の素子に及ぼす影響を軽減することが可能な、信頼性の高い半導体装置を提供することができる。なお、第３のパッド２４は、第２の半導体チップ２０の第２の素子領域２６内に配置されていてもよい。これによれば、第２の素子領域２６内のパッド（第３のパッド２４）上には電気的接合部４０が形成される。そのため、外力が第２の半導体チップ２０内の素子に与える影響を軽減することが可能な、信頼性の高い半導体装置を提供することができる。
【００１６】
（第２の実施の形態）
以下、本発明を適用した第２の実施の形態に係る半導体装置の製造方法を説明する。なお、本実施の形態でも、既に説明した内容を可能な限り適用するものとする。
【００１７】
図３は、本発明を適用した第２の実施の形態に係る半導体装置の製造方法を説明するための図である。はじめに、半導体装置１を用意する。半導体装置１は、既に説明したいずれかの内容を適用して製造してもよい。
【００１８】
次に、配線基板６０を用意する。配線基板６０の材料は特に限定されるものではない。配線基板６０は、例えば、有機系又は無機系のいずれの材料で形成されていてもよく、これらの複合構造からなるものであってもよい。有機系の配線基板として、例えば、ポリエチレンテレフタレート（ＰＥＴ）からなる基板を使用してもよい。また、無機系の材料から形成された配線基板６０として、例えばセラミック基板やガラス基板が挙げられる。有機系及び無機系の材料の複合構造として、例えばガラスエポキシ基板が挙げられる。また、配線基板６０は、異なる材料からなる２つ以上の部品から形成されてもよい。例えば、配線基板６０の一部に、第１及び第２の半導体チップ１０，２０よりも放熱性の高い部材を使用すれば、放熱部を有する配線基板６０を形成することができる。また、配線基板６０の形状も、特に限定されるものではなく、例えば、配線基板６０は凹部６４を有してもよい。第１の基板６６に、開口を有する第２の基板６８を搭載することで、凹部６４を有する配線基板６０を形成してもよい。すなわち、配線基板６０は、第１の基板６６と第２の基板６８とから形成されてもよい。このとき、第１の基板６６は、第１及び第２の半導体チップ１０，２０よりも放熱性の高い部材であってもよい。
【００１９】
配線基板６０は配線パターン６２を有する。配線パターン６２は、例えば、銅箔などの金属箔を接着剤を介して配線基板６０に貼り付けて、フォトリソグラフィを適用した後にエッチングして形成してもよい。あるいは、スパッタリング等を利用して、配線パターン６２を形成してもよい。また、無電解メッキで配線パターン６２を形成するアディティブ法を適用して、配線パターン６２を形成してもよい。配線基板６０が、第１の基板６６と第２の基板６８とからなる場合、配線パターン６２は、第２の基板６８に形成してもよい。
【００２０】
なお、配線基板６０は、レジスト６１を有してもよい。これによれば、配線パターン６２を保護することができ、また、配線パターン６２と外部端子６３とのショートを防止することができる。
【００２１】
次に、配線基板６０に、半導体チップ１０を搭載する。第１の半導体チップにおける第２の半導体チップ２０と対向する面とは反対側の面１１が配線基板６０に対向するように、第１の半導体チップ１０を配線基板６０に搭載してもよい。第１の半導体チップ１０は、図示しない接着剤によって配線基板６０に固着してもよい。本実施の形態では、第１の半導体チップ１０は半導体装置１として構成されているため、本工程によって、配線基板６０に半導体装置１が搭載される。なお、配線基板６０が凹部６４を有する場合、第１の半導体チップ１０の少なくとも一部が凹部６４内に配置されるように、半導体チップ１０（半導体装置１）を搭載してもよい。これによると、半導体装置の厚みを薄くすることができるため、実装性に優れた半導体装置を製造することができる。また、第１の半導体チップ１０の面１１が凹部６４の底面６５（第１の基板６６）と接触するように、半導体装置１を搭載してもよい。また、配線基板６０が放熱部を有するとき、第１の半導体チップ１０の面１１が放熱部に接触するように、半導体装置１を搭載してもよい。これによると、放熱性に優れた、信頼性の高い半導体装置を製造することができる。第１の基板６６を放熱性の高い部材で形成して、第１の半導体チップ１０の面１１を凹部６４の底面６５に接触させてもよい。
【００２２】
次に、第１の半導体チップ１０の第２のパッド１６と、配線パターン６２とを電気的に接続する。第２のパッド１６と配線パターン６２とは、ワイヤ７０によって電気的に接続してもよい。
【００２３】
次に、樹脂層５０を形成してもよい。これにより、外力に対する信頼性の高い半導体装置を製造することができる。最後に、外部端子６３を有してもよい。外部端子６３は、配線パターン６２と電気的に接続するように形成する。外部端子６３は、例えばハンダによって形成してもよい。以上の工程によって、半導体装置２を製造してもよい。図１０は、半導体装置２の断面図である。
【００２４】
半導体装置２は、上述した半導体装置１を有する。半導体装置２は、配線基板６０を有する。配線基板６０には、配線パターン６２が形成されてなる。配線基板６０には、半導体チップ１０（詳しくは、半導体装置１）が搭載されてなる。配線基板６０は凹部６４を有してもよく、このとき、第１の半導体チップ１０の少なくとも一部は、凹部６４内に配置されていてもよい。これにより、厚みが薄く、実装性に優れた半導体装置を提供することができる。半導体装置２は、ワイヤ７０を有してもよい。ワイヤ７０によって、配線パターン６２と第１の半導体チップ１０の第２のパッド１６とを電気的に接続してもよい。半導体装置２は、さらに、樹脂層５０を有してもよい。これにより、ワイヤ７０等を保護することが可能となり、信頼性の高い半導体装置を提供することができる。なお、図５には、上述した半導体装置２を実装した回路基板１０００が示されている。また、本発明の実施の形態に係る半導体装置を有する電子機器として、図６にはノート型パーソナルコンピュータ２０００が示され、図７には携帯電話３０００が示されている。
【００２５】
（第３の実施の形態）
以下、本発明を適用した第３の実施の形態に係る半導体装置の製造方法を説明する。なお、本実施の形態でも、既に説明した内容を可能な限り適用するものとする。
【００２６】
図８は、本発明を適用した第３の実施の形態に係る半導体装置の製造方法を説明するための図である。はじめに、第１及び第２の半導体チップ１０，２０、並びに、配線基板６０を用意する。なお、これらについては、既に説明した内容のいずれかを適用することができるため、説明は省略する。
【００２７】
次に、第１の半導体チップ１０を配線基板６０に搭載する。第１の半導体チップ１０は、第１及び第２のパッド１４，１６を有する面とは反対側の面１１が配線基板６０と対向するように搭載する。第１の半導体チップ１０は、例えば図示しない接着剤によって、配線基板６０に固着してもよい。配線基板６０が凹部６４を有する場合、第１の半導体チップ１０の少なくとも一部を凹部６４内に配置してもよい。これによると、厚みの薄い、実装性に優れた半導体装置を製造することができる。なお、この場合、第１の半導体チップ１０の面１１を、凹部６４の底面６５と対向させてもよい（図８参照）。
【００２８】
次に、図８に示すように、第１の半導体チップ１０に、第２の半導体チップ２０を搭載する。このとき、第１のパッド１４と第３のパッド２４とを対向させて電気的に接続する。
【００２９】
先に説明した通り、第１の半導体チップ１０の第１パッド１４及び第２の半導体チップ２０の第３のパッド２４のうち、少なくとも一方（図８ではその両方）には突起電極が形成されてなる。そのため、第１の半導体チップ１０の素子領域１８上では、第１の半導体チップ１０と第２の半導体チップ２０とは、必ず突起電極（突起電極３２と突起電極３４との少なくとも一方）を介して電気的に接続されることになる。そのため、第１及び第２の半導体チップを電気的に接続する時に発生する力が第１の集積回路１２に与える影響を、突起電極によって軽減することが可能となるため、信頼性の高い半導体装置を製造することができる。なお、突起電極３２と突起電極３４との少なくとも一方がはんだバンプである場合、第１の半導体チップ１０あるいは第２の半導体チップ２０を押圧することなく半導体装置を製造することができるため、第１の集積回路１２に与える影響をさらに軽減することができる。また、本実施の形態に係る半導体装置の製造方法によれば、配線基板６０に第１の半導体チップ１０を搭載した後に、第１の半導体チップ１０に第２の半導体チップ２０を搭載する工程を行う。これによると、第１及び第２の半導体チップ１０，２０を積層された状態で取り扱う必要がなくなるため、また、第２の半導体チップ２０を搭載する工程を配線基板６０上で行うことができるため、製造工程での取り扱いが容易となり、半導体装置の製造効率を高めることができる。
【００３０】
次に、第２のパッド１６と配線パターン６２とを電気的に接続する。ワイヤ７０によって、第２のパッド１６と配線パターン６２とを電気的に接続してもよい。なお、第２のパッド１６と配線パターン６２とを電気的に接続する工程は、第１の半導体チップ１０に第２の半導体チップ２０を搭載する工程の前後のいずれに行ってもよい。
【００３１】
最後に、樹脂層５０や、外部端子６３を形成する工程を経て、半導体装置２を製造してもよい（図４参照）。
【００３２】
（第４の実施の形態）
以下、本発明を適用した第２の実施の形態に係る半導体装置の製造方法を説明する。なお、本実施の形態でも、既に説明した内容を可能な限り適用するものとする。
【００３３】
図９は、本発明を適用した第２の実施の形態に係る半導体装置の製造方法を説明するための図である。はじめに、半導体装置１を用意する。半導体装置１は、既に説明したいずれかの内容を適用して製造してもよい。
【００３４】
次に、配線基板８０を用意する。基板８０の材料は特に限定されず、先に説明した基板６０の内容を適用してもよい。また、基板８０の形状も特に限定されないが、基板８０は凹部８４を有してもよく、凹部８４の底面には開口８５が形成されていてもよい。開口８５を有する第１の基板８７に、開口を有する第２の基板８８を搭載することで、凹部８４と、開口８５とを有する基板８０を形成してもよい。第２の基板８８は、図９に示すように、複数層に形成された配線パターン８２を有してもよい。また、配線基板８０は、レジスト８１を有してもよい。
【００３５】
次に、第２のパッド１６を、配線パターン８２に対向させて電気的に接続する。なお、本実施の形態では、第１の半導体チップ１０は半導体装置１として構成されているため、本工程によって、半導体装置１が配線基板８０に搭載される。第２のパッド１６と配線パターン８２との電気的な接続は、例えば、第２パッド１６と配線パターン８２とを接触させて、加熱、加圧する金属接合によって、実現してもよい。あるいは、ＡＣＦ（異方性導電フィルム）や、ＡＣＰ（異方性導電ペースト）を利用して、第２の突起電極３２と配線パターン８２との間に導電粒子（図示せず）を介在させることで、第２のパッド１６と配線パターン８２とを電気的に接続してもよい。あるいは、導電部材１７を介して、第２のパッド１６と配線パターン８２とを電気的に接続してもよい（図１０参照）。導電部材１７は、例えばはんだバンプであってもよい。
【００３６】
なお、基板８０が、凹部８４と、凹部８４の底面に形成された開口８５を有する場合、第１の半導体チップ１０の少なくとも一部が凹部８４内に配置され、第２の半導体チップ４０の少なくとも一部が開口８５内に配置されるように、半導体装置１を搭載してもよい。これによれば、厚みの薄い、実装性に優れた半導体装置を製造することができる。
【００３７】
最後に、外部端子８３や、樹脂層（図示せず）形成してもよく、以上の工程によって、半導体装置３を製造することができる。図１０は、半導体装置３の断面図である。半導体装置３は半導体装置１を有する。半導体装置３は、基板８０を有する。基板８０には、配線パターン８２が形成されてなる。そして、第１の半導体チップ１０の第２のパッド１６は、配線パターン８２に対向して電気的に接続されてなる。なお、基板８０は、凹部８４と、凹部８４の底面に形成された開口８５と、を有してもよい。このとき、第１の半導体チップ１０の少なくとも一部は凹部８４内に配置されていてもよく、第２の半導体チップ４０の少なくとも一部は開口８５内に配置されていてもよい。これにより、厚みの薄い、実装性に優れた半導体装置を提供することができる。
【００３８】
（第５の実施の形態）
以下、本発明を適用した第５の実施の形態に係る半導体装置の製造方法を説明する。なお、本実施の形態でも、既に説明した内容を可能な限り適用するものとする。
【００３９】
図１１は、本発明を適用した第３の実施の形態に係る半導体装置の製造方法を説明するための図である。はじめに、第１及び第２の半導体チップ１０，２０、並びに、配線基板８０を用意する。なお、これらについては、既に説明した内容のいずれかを適用することができるため、説明は省略する。
【００４０】
次に、配線基板８０に、第１の半導体チップ１０を、第１のパッド１４が形成された領域が開口８５から露出するように搭載し、第２のパッド１６と配線パターン８２とを対向させて電気的に接続する。すなわち、第１のパッド１６が形成された領域と開口８５とが重なるように位置合わせを行った後、第２のパッド１６と配線パターン８２とを対向させて電気的に接続する。例えば、第２のパッド１６と配線パターン８２とを接触させて、加熱、加圧する金属接合によって、第２のパッド１６と配線パターン８２とを電気的に接続してもよい。あるいは、ＡＣＦ（異方性導電フィルム）や、ＡＣＰ（異方性導電ペースト）を利用して、第２のパッド１６と配線パターン８２とを電気的に接続してもよい。なお、導電部材１７を介して、第２パッド１６と配線パターン８２とを電気的に接続してもよい。
【００４１】
なお、配線基板８０が凹部８４を有する場合、開口８５は凹部８４の底面に形成されていてもよく、このとき、第１の半導体チップ１０の少なくとも一部を、凹部８４内に配置してもよい。これによると、厚みの薄い、実装性に優れた半導体装置を製造することができる。
【００４２】
次に、図１１に示すように、第１の半導体チップ１０に第２の半導体チップ２０を搭載し、第１のパッド１４と第３のパッド２４とを対向させて電気的に接続する。
【００４３】
先に説明した通り、第１の半導体チップ１０の第１パッド１４及び第２の半導体チップ２０の第３のパッド２４のうち、少なくとも一方には突起電極が形成されてなる。そのため、第１の半導体チップ１０の素子領域１８上では、第１の半導体チップ１０と第２の半導体チップ２０とは、必ず突起電極（突起電極３２と突起電極３４との少なくとも一方）を介して電気的に接続されることになる。そのため、第１及び第２の半導体チップを電気的に接続する時に発生する力が第１の集積回路１２に与える影響を、突起電極によって軽減することが可能となるため、信頼性の高い半導体装置を製造することができる。なお、突起電極３２と突起電極３４との少なくとも一方がはんだバンプである場合、第１の半導体チップ１０あるいは第２の半導体チップ２０を押圧することなく半導体装置を製造することができるため、第１の集積回路１２に与える影響をさらに軽減することができる。また、本実施の形態に係る半導体装置の製造方法によれば、配線基板８０に第１の半導体チップ１０を搭載した後に、第１の半導体チップ１０に第２の半導体チップ２０を搭載する工程を行う。これによると、第１及び第２の半導体チップ１０，２０を積層された状態で取り扱う必要がなくなるため、また、第２の半導体チップ２０を搭載する工程を配線基板８０上で行うことができるため、製造工程での取り扱いが容易となり、半導体装置の製造効率を高めることができる。なお、本実施の形態では、配線基板８０は開口８４を有し、第１の半導体チップ１０は、第１のパッド１４が形成された領域が開口８４から露出するように搭載されてなる。そのため、第１の半導体チップ１０を配線基板８０に搭載した後でも、第１のパッド１４と第３のパッド２４とを対向させて、電気的に接続することが可能となる。
【００４４】
最後に、外部端子８３を形成してもよい。外部端子８３は、配線パターン８２と電気的に接続されてなる。外部端子８３は、例えばハンダによって形成してもよい。以上の工程によって、半導体装置３を製造してもよい（図１０参照）。
【００４５】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】図１は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を示す図である。
【図２】図２は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を示す図である。
【図３】図３は、本発明を適用した第２の実施の形態に係る半導体装置の製造方法を示す図である。
【図４】図４は、本発明を適用した第２の実施の形態に係る半導体装置の製造方法を示す図である。
【図５】図５は、本発明を適用した実施の形態に係る半導体装置が実装された回路基板を示す図である。
【図６】図６は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【図７】図７は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【図８】図８は、本発明を適用した第３の実施の形態に係る半導体装置の製造方法を示す図である。
【図９】図９は、本発明を適用した第４の実施の形態に係る半導体装置の製造方法を示す図である。
【図１０】図１０は、本発明を適用した第４の実施の形態に係る半導体装置の製造方法を示す図である。
【図１１】図１１は、本発明を適用した第５の実施の形態に係る半導体装置の製造方法を示す図である。
【符号の説明】
１０  第１の半導体チップ、  １２  第１の集積回路、  １４  第１のパッド、  １６  第２のパッド、  １８  素子領域、  ２０  第２の半導体チップ、２２  第２の集積回路、  ２４  第３のパッド、  ２６  第２の素子領域、  ４０  電気的接合部
【図１】
2004288813.tif 000003
【図２】
2004288813.tif 000004
【図３】
2004288813.tif 000005
【図４】
2004288813.tif 000006
【図５】
2004288813.tif 000007
【図６】
2004288813.tif 000008
【図７】
2004288813.tif 000009
【図８】
2004288813.tif 000010
【図９】
2004288813.tif 000011
【図１０】
2004288813.tif 000012
【図１１】
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