(57)【要約】【課題】高速動作特性が向上したヘテロ構造型電界効果トランジスタを提供すること。【解決手段】ＧａＡｓからなる半絶縁性基板１上に電子走行層２、スペーサー層３及び電子供給層４をエピタキシャル成長させて作製されるヘテロ構造型電界効果トランジスタにおいて、電子走行層２がＧａＮＡｓからなり、スペーサー層３が意図的には不純物を添加しないＧａＡｓからなり、電子供給層４が一様に或いはデルタ状にＳｉをドープしたＧａＡｓからなることを特徴とするヘテロ構造型電界効果トランジスタを構成する。【選択図】    図１
2004221101.tif 000002
【特許請求の範囲】
【請求項１】
半絶縁性ＧａＡｓ基板上に電子走行層、スペーサー層及び電子供給層をエピタキシャル成長させて作製されるヘテロ構造型電界効果トランジスタにおいて、前記電子走行層がＧａＮＡｓを構成要素として有し、前記スペーサー層及び電子供給層が化合物半導体からなることを特徴とするヘテロ構造型電界効果トランジスタ。
【請求項２】
請求項１記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＧａＡｓからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＧａＡｓからなることを特徴とするヘテロ構造型電界効果トランジスタ。
【請求項３】
請求項１記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＧａＡｓ或いはＡｌＧａＡｓからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＡｌＧａＡｓからなることを特徴とするヘテロ構造型電界効果トランジスタ。
【請求項４】
請求項１記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＧａＡｓ或いはＧａＩｎＰからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＧａＩｎＰからなることを特徴とするヘテロ構造型電界効果トランジスタ。
【請求項５】
半絶縁性ＧａＡｓ基板上に電子走行層、スペーサー層及び電子供給層をエピタキシャル成長させて作製されるヘテロ構造型電界効果トランジスタにおいて、前記電子走行層がＧａＩｎＮＡｓを構成要素として有し、前記スペーサー層及び電子供給層が化合物半導体からなることを特徴とするヘテロ構造型電界効果トランジスタ。
【請求項６】
請求項５記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＧａＡｓからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＧａＡｓからなることを特徴とするヘテロ構造型電界効果トランジスタ。
【請求項７】
請求項５記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＧａＡｓ或いはＡｌＧａＡｓからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＡｌＧａＡｓからなることを特徴とするヘテロ構造型電界効果トランジスタ。
【請求項８】
請求項５記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＧａＡｓ或いはＧａＩｎＰからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＧａＩｎＰからなることを特徴とするヘテロ構造型電界効果トランジスタ。
【請求項９】
半絶縁性ＩｎＰ基板上に電子走行層、スペーサー層及び電子供給層をエピタキシャル成長させて作製されるヘテロ構造型電界効果トランジスタにおいて、前記電子走行層がＩｎＮＰを構成要素として有し、前記スペーサー層及び電子供給層が化合物半導体からなることを特徴とするヘテロ構造型電界効果トランジスタ。
【請求項１０】
請求項９記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＩｎＰからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＩｎＰからなることを特徴とするヘテロ構造型電界効果トランジスタ。
【請求項１１】
請求項９記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＩｎＰ或いはＡｌＩｎＰからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＡｌＩｎＰからなることを特徴とするヘテロ構造型電界効果トランジスタ。
【請求項１２】
請求項９記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＩｎＰ或いはＡｌＩｎＡｓからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＡｌＩｎＡｓからなることを特徴とするヘテロ構造型電界効果トランジスタ。
【請求項１３】
半絶縁性ＩｎＰ基板上に電子走行層、スペーサー層及び電子供給層をエピタキシャル成長させて作製されるヘテロ構造型電界効果トランジスタにおいて、前記電子走行層がＩｎＮＰＡｓ、ＩｎＮＰＳｂ、ＩｎＮＰＡｓＳｂまたはＧａＩｎＮＡｓを構成要素として有し、前記スペーサー層及び電子供給層が化合物半導体からなることを特徴とするヘテロ構造型電界効果トランジスタ。
【請求項１４】
請求項１３記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＩｎＰからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＩｎＰからなることを特徴とするヘテロ構造型電界効果トランジスタ。
【請求項１５】
請求項１３記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＩｎＰ或いはＡｌＩｎＰからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＡｌＩｎＰからなることを特徴とするヘテロ構造型電界効果トランジスタ。
【請求項１６】
請求項１３記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＩｎＰ或いはＡｌＩｎＡｓからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＡｌＩｎＡｓからなることを特徴とするヘテロ構造型電界効果トランジスタ。
【請求項１７】
請求項１乃至１６のいずれかに記載のヘテロ構造型電界効果トランジスタにおける前記電子走行層を、窒素原子組成の異なる半導体を交互に積層した超格子構造或いは窒素を含む半導体と窒素を含まない半導体を交互に積層した超格子構造からなる層に代えてなることを特徴とするヘテロ構造型電界効果トランジスタ。
【請求項１８】
請求項２、３、４、６、７、８、１０、１１、１２、１４、１５、１６または１７に記載のヘテロ構造型電界効果トランジスタにおける前記電子供給層中のＳｉの一部または全部をＳまたはＳｅに代えてなることを特徴とするヘテロ構造型電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はヘテロ構造型電界効果トランジスタに関し、特に、無線通信・光通信・信号計測等に用いられる、高速で動作するヘテロ構造型電界効果トランジスタに関するものである。
【０００２】
【従来の技術】
【特許文献１】特開平０６−０３７３５５号公報
【特許文献２】特開２０００−２７７８６７号公報
【非特許文献１】論文「Ｍａｒｋｕｓ  Ｗｅｙｅｒｓ，  ｅｔ  ａｌ．，  Ｊｐｎ．  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．  Ｖｏｌ．  ３１（１９９２）  ｐ．  Ｌ８５３」
【非特許文献２】論文「Ｍｉｃｈｉｏ  Ｓａｔｏ，  ｅｔ  ａｌ．，  Ｉｎｓｔ．  Ｐｈｙｓ．  Ｃｏｎｆ．  Ｓｅｒ．  Ｎｏ．  １２９：  Ｃｈａｐｔｅｒ  ６  （１９９３）  ｐ．  ５５５」
【非特許文献３】論文「Ｓｈｕｎｉｃｈｉ  Ｓａｔｏ，  Ｊｐｎ．  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．  Ｖｏｌ．  ３９（２０００）  ｐ．  ３４０３」
【非特許文献４】論文「Ｍｉｃｈｉｏ  Ｓａｔｏ，  Ｊ．  Ｃｒｙｓｔａｌ  Ｇｒｏｗｔｈ  Ｖｏｌ．  １４５（１９９４）  ｐ．  ９９」
【非特許文献５】論文「Ｍａｓａｈｉｋｏ  Ｋｏｎｄｏｗ，  ｅｔ  ａｌ．，  Ｊｐｎ．  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．Ｖｏｌ．  ３５（１９９６）  ｐ．  １２７３」。
【０００３】
図１に、ヘテロ構造型電界効果トランジスタ（以下、ＨＦＥＴと記する）の概略図を示す。図において、半絶縁性基板１の上に、電子走行層２、スペーサー層３及び電子供給層４が順次形成され、電子供給層４の上には、ソース電極６とドレイン電極７とが、ゲート電極８を挟む形で、わずかな間隙をあけて形成されている。ソース電極６及びドレイン電極７の直下に位置する半導体層にはｎ型不純物が注入されたｎ型注入層５が形成されている。
【０００４】
ＨＦＥＴでは伝導帯エネルギー位置の高い半導体にｎ型の不純物をドープして電子供給層４とし、伝導帯エネルギー位置の低い半導体にエネルギー差を利用して電子を供給する。図４に、ＨＦＥＴのエネルギー帯構造の具体例を示す。電子供給層４から電子走行層２に供給された電子は、図４に示したように、二つの半導体の界面付近に局在するので、２次元電子と称せられる。２次元電子が存在する伝導帯エネルギー位置が低い半導体が電子走行層２として機能する。
【０００５】
ソース電極６とドレイン電極７の下部に、電子走行層まで達するｎ型不純物注入領域（ｎ型注入層５）を設けることにより、電子走行層２に平行に電界をかけて、電子を走行させる。ゲート電極８にかける電圧に応じて電子走行層２に供給される電子の量が変化し、ソース電極６とドレイン電極７との間に流れる電流値が大きく変化する。これがＨＦＥＴの動作の原理である。
【０００６】
電子走行層２は意図的には不施物が添加されていない高純度の半導体で構成されているため、この層における電子の移動速度が速く、高速動作が可能となる。
また、ＨＦＥＴは半絶縁性基板１に達するエッチングを行うことにより素子間の分離が容易であり、集積化が可能である。これらの特長により、ＨＦＥＴは、高周波での動作や高速の信号処理を必要とする無線通信・光通信・信号計測等に不可欠な素子となっている。
【０００７】
ＧａＡｓ基板上にＨＦＥＴを作製する場合には、意図的には不純物を添加しないＧａＡｓ層を電子走行層２とし、伝導帯下端がＧａＡｓより高いエネルギー位置にあるＡｌＧａＡｓまたはＧａＩｎＰを電子供給層４としている。
【０００８】
電子供給層４にドーピングするＳｉなどのｎ型不純物元素が、電子走行層２を走行する電子の速度に影響を与えないよう、電子走行層２と電子供給層４の間にスペーサー層３を設け、ＨＦＥＴの動作速度の高速化を図っている。スペーサー層３としては、不施物を意図的には混入しない高純度のＡｌＧａＡｓまたはＧａＩｎＰを用いる。
【０００９】
ＨＦＥＴの動作速度の高速化には、電子走行層２と電子供給層４の伝導帯のエネルギー位置の差が大きいほうが望ましい。ＡｌＧａＡｓを電子供給層４として用いる場合、Ａｌ組成を大きくすることにより伝導帯のエネルギー位置を高くすることができる。しかしながら、Ａｌ組成の大きなＡｌＧａＡｓは酸化されやすいため、トランジスタ作製に必要なプロセスが困難となり、素子の信頼性も損なわれる。
【００１０】
ＧａＩｎＰを電子供給層４として用いる場合、ＡｌＧａＡｓを用いる場合より伝導帯のエネルギー位置を高くすることができる。また、Ｇａ組成を増加させることにより、伝導帯のエネルギー位置はより高くなる。しかしながらＧａＩｎＰの格子定数はＧａ組成により大きく変動するため、Ｇａ組成を最適値より大きくすることはＧａＡｓ基板との間の歪によりＨＦＥＴの信頼性の悪化を招く。
【００１１】
ＩｎＰ基板を用いてＨＦＥＴを作製する場合には、ＩｎＰ基板上にＩｎＰと格子整合するＧａＩｎＡｓをエピタキシャル成長させて電子走行層２とすることが一般的である。また、電子供給層４としてＧａＩｎＡｓと大きな伝導帯のエネルギー位置の差が実現できるＡｌＩｎＡｓを用いることが多い。ＩｎＰと格子整合するＧａＩｎＡｓ層の電子移動度はＧａＡｓよりも大きいこと、及び、伝導帯のエネルギー位置の差がＧａＡｓ基板を用いて実現できるものより大きくとれることより、ＩｎＰ基板を用いたＨＦＥＴは一般的にＧａＡｓ基板を用いたＨＦＥＴよりも高速で動作する。
【００１２】
ＧａＡｓに窒素を添加したＧａＮＡｓはＧａＡｓよりも長い波長で発光することが報告されている（前記特許文献１、非特許文献１及び２）。その後、ＧａＮＡｓにＩｎを添加したＧａＩｎＮＡｓを用いた半導体レーザーが報告されている（前記特許文献２及び非特許文献３）。これらの報告例では、ＧａＮＡｓ層あるいはＧａＩｎＮＡｓ層にレーザーなどの励起光あるいは電流注入により電子とホールの両方を形成させ、その電子とホールのペアが再結合する際の発光を観測している。
【００１３】
しかしながら、ＧａＮＡｓ層やＧａＩｎＮＡｓ層中において電子を走行させることについての報告はない。
【００１４】
ＩｎＰに窒素を添加したＩｎＮＰについては、その作成例すらなく、物性についても明らかになっていない。
【００１５】
【発明が解決しようとする課題】
無線通信で使用される周波数領域の高周波化、通信需要増加による光通信速度の高速化などにより、高速で動作する電子デバイスが求められている。
【００１６】
すでに説明したように、ＨＦＥＴの動作速度の高速化には、電子走行層２と電子供給層４の伝導帯のエネルギー位置の差が大きいほうが望ましい。ＡｌＧａＡｓを電子供給層４として用いる場合、Ａｌ組成を大きくすることにより伝導帯のエネルギー位置を高くすることができる。しかしながら、Ａｌ組成の大きなＡｌＧａＡｓは酸化されやすいため、トランジスタ作製に必要なプロセスが困難となり、素子の信頼性も損なわれる。
【００１７】
ＧａＩｎＰを電子供給層４として用いる場合、ＡｌＧａＡｓを用いる場合より伝導帯のエネルギー位置を高くすることができる。また、Ｇａ組成を増加させることにより、伝導帯のエネルギー位置はより高くなる。しかしながらＧａＩｎＰの格子定数はＧａ組成により大きく変動するため、Ｇａ組成を最適値より大きくすることはＧａＡｓ基板との間の歪によりＨＦＥＴの信頼性の悪化を招く。
【００１８】
本発明は上記の問題に鑑みてなされたものであり、本発明の目的は、高速動作特性が向上したヘテロ構造型電界効果トランジスタを提供することにある。
【００１９】
【課題を解決するための手段】
上記課題を解決するために、本発明は、請求項１に記載したように、
半絶縁性ＧａＡｓ基板上に電子走行層、スペーサー層及び電子供給層をエピタキシャル成長させて作製されるヘテロ構造型電界効果トランジスタにおいて、前記電子走行層がＧａＮＡｓを構成要素として有し、前記スペーサー層及び電子供給層が化合物半導体からなることを特徴とするヘテロ構造型電界効果トランジスタを構成する。
【００２０】
また、本発明は、請求項２に記載したように、
請求項１記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＧａＡｓからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＧａＡｓからなることを特徴とするヘテロ構造型電界効果トランジスタを構成する。
【００２１】
また、本発明は、請求項３に記載したように、
請求項１記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＧａＡｓ或いはＡｌＧａＡｓからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＡｌＧａＡｓからなることを特徴とするヘテロ構造型電界効果トランジスタを構成する。
【００２２】
また、本発明は、請求項４に記載したように、
請求項１記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＧａＡｓ或いはＧａＩｎＰからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＧａＩｎＰからなることを特徴とするヘテロ構造型電界効果トランジスタを構成する。
【００２３】
また、本発明は、請求項５に記載したように、
半絶縁性ＧａＡｓ基板上に電子走行層、スペーサー層及び電子供給層をエピタキシャル成長させて作製されるヘテロ構造型電界効果トランジスタにおいて、前記電子走行層がＧａＩｎＮＡｓを構成要素として有し、前記スペーサー層及び電子供給層が化合物半導体からなることを特徴とするヘテロ構造型電界効果トランジスタを構成する。
【００２４】
また、本発明は、請求項６に記載したように、
請求項５記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＧａＡｓからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＧａＡｓからなることを特徴とするヘテロ構造型電界効果トランジスタを構成する。
【００２５】
また、本発明は、請求項７に記載したように、
請求項５記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＧａＡｓ或いはＡｌＧａＡｓからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＡｌＧａＡｓからなることを特徴とするヘテロ構造型電界効果トランジスタを構成する。
【００２６】
また、本発明は、請求項８に記載したように、
請求項５記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＧａＡｓ或いはＧａＩｎＰからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＧａＩｎＰからなることを特徴とするヘテロ構造型電界効果トランジスタを構成する。
【００２７】
また、本発明は、請求項９に記載したように、
半絶縁性ＩｎＰ基板上に電子走行層、スペーサー層及び電子供給層をエピタキシャル成長させて作製されるヘテロ構造型電界効果トランジスタにおいて、前記電子走行層がＩｎＮＰを構成要素として有し、前記スペーサー層及び電子供給層が化合物半導体からなることを特徴とするヘテロ構造型電界効果トランジスタを構成する。
【００２８】
また、本発明は、請求項１０に記載したように、
請求項９記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＩｎＰからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＩｎＰからなることを特徴とするヘテロ構造型電界効果トランジスタを構成する。
【００２９】
また、本発明は、請求項１１に記載したように、
請求項９記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＩｎＰ或いはＡｌＩｎＰからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＡｌＩｎＰからなることを特徴とするヘテロ構造型電界効果トランジスタを構成する。
【００３０】
また、本発明は、請求項１２に記載したように、
請求項９記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＩｎＰ或いはＡｌＩｎＡｓからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＡｌＩｎＡｓからなることを特徴とするヘテロ構造型電界効果トランジスタを構成する。
【００３１】
また、本発明は、請求項１３に記載したように、
半絶縁性ＩｎＰ基板上に電子走行層、スペーサー層及び電子供給層をエピタキシャル成長させて作製されるヘテロ構造型電界効果トランジスタにおいて、前記電子走行層がＩｎＮＰＡｓ、ＩｎＮＰＳｂ、ＩｎＮＰＡｓＳｂまたはＧａＩｎＮＡｓを構成要素として有し、前記スペーサー層及び電子供給層が化合物半導体からなることを特徴とするヘテロ構造型電界効果トランジスタを構成する。
【００３２】
また、本発明は、請求項１４に記載したように、
請求項１３記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＩｎＰからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＩｎＰからなることを特徴とするヘテロ構造型電界効果トランジスタを構成する。
【００３３】
また、本発明は、請求項１５に記載したように、
請求項１３記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＩｎＰ或いはＡｌＩｎＰからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＡｌＩｎＰからなることを特徴とするヘテロ構造型電界効果トランジスタを構成する。
【００３４】
また、本発明は、請求項１６に記載したように、
請求項１３記載のヘテロ構造型電界効果トランジスタにおいて、前記スペーサー層が意図的には不純物を添加しないＩｎＰ或いはＡｌＩｎＡｓからなり、前記電子供給層が一様に或いはデルタ状にＳｉをドープしたＡｌＩｎＡｓからなることを特徴とするヘテロ構造型電界効果トランジスタを構成する。
【００３５】
また、本発明は、請求項１７に記載したように、
請求項１乃至１６のいずれかに記載のヘテロ構造型電界効果トランジスタにおける前記電子走行層を、窒素原子組成の異なる半導体を交互に積層した超格子構造或いは窒素を含む半導体と窒素を含まない半導体を交互に積層した超格子構造からなる層に代えてなることを特徴とするヘテロ構造型電界効果トランジスタを構成する。
【００３６】
また、本発明は、請求項１８に記載したように、
請求項２、３、４、６、７、８、１０、１１、１２、１４、１５、１６または１７に記載のヘテロ構造型電界効果トランジスタにおける前記電子供給層中のＳｉの一部または全部をＳまたはＳｅに代えてなることを特徴とするヘテロ構造型電界効果トランジスタを構成する。
【００３７】
【発明の実施の形態】
本発明に係るＨＦＥＴの特徴は、その電子走行層が窒素（Ｎ）を含有する化合物半導体からなることである。この特徴に由来して、次のようなことが可能となる。
【００３８】
ＧａＡｓ基板を用いたＨＦＥＴにおいて、電子走行層と電子供給層の間に、より大きな伝導帯のエネルギー位置の差が実現するので、動作速度の向上が可能となり、また、電子供給層に用いるＡｌＧａＡｓのＡｌ組成を低減し、Ａｌが酸化しやすいことによるトランジスタ作製プロセスの複雑化やＨＦＥＴの特性の劣化を軽減することが可能となり、さらに、電子供給層をＧａＡｓとすることができ、それによって、電子供給層と基板との間の格子の不整合からくる信頼性の低下をなくすことが可能となる。
【００３９】
ＩｎＰ基板を用いたＨＦＥＴにおいて、電子走行層と電子供給層の間に、より大きな伝導帯のエネルギー位置の差が実現するので、動作速度の向上が可能となり、また、電子供給層をＩｎＰとすることができ、それによって、電子供給層と基板との間の格子の不整合からくる信頼性の低下をなくすことが可能となる。
【００４０】
以下に、本発明の実施の形態を具体的に説明する。
【００４１】
電子走行層と電子供給層の間に、より大きな伝導帯のエネルギー位置の差を実現するために、本発明においては、ＧａＡｓ基板を用いたＨＦＥＴの場合は、Ｎを含有する化合物半導体、例えばＧａＡｓに窒素を添加してなるＧａＮＡｓを電子走行層として用いる。これは、窒素の添加により伝導帯のエネルギー位置が大きく下がる原理に基づいている。
【００４２】
また、本発明によって満足すべき性能のＨＦＥＴが得られることは、ＧａＡｓとＧａＮＡｓとの間に格子不整合による欠陥が生じないような窒素添加量では、ＧａＮＡｓ層での電子移動度がＧａＡｓと同程度となるという、本発明を実証する過程で発見した事実に基づいている。この事実も、本発明に係るＨＦＥＴを作製することによって、初めて発見されたものである。
【００４３】
ＧａＡｓ基板とＧａＮＡｓ層との格子不整合により、ＨＦＥＴの信頼性の低下が危倶されるが、少量のＩｎを併せて添加することにより格子不整合が回避できる。
【００４４】
電子走行層と電子供給層の間に、より大きな伝導帯のエネルギー位置の差を実現するために、本発明においては、ＩｎＰ基板を用いたＨＦＥＴの場合は、Ｎを含有する化合物半導体、例えばＩｎＰに窒素を添加してなるＩｎＮＰを電子走行層として用いる。ＩｎＮＰのバンドギャップ（伝導帯端と価電子帯端のエネルギー差）は窒素の添加によりＩｎＰのバンドギャップより小さくなり、伝導帯のエネルギー位置も大きく下がるという発見に基づいている。この発見も、本発明に係るＨＦＥＴを作製することによって、初めてなされたものである。
【００４５】
ＩｎＰ基板とＩｎＮＰ層との格子不整合により、ＨＦＥＴの信頼性の低下が危倶されるが、少量のＡｓやＳｂを併せて添加することにより格子不整合が回避できる。
【００４６】
ＩｎＰ基板上にＩｎＰと格子整合するＧａＩｎＡｓをエピタキシャル成長させて電子走行層とする、高速で動作するＨＦＥＴにおいて、ＧａＩｎＡｓ電子走行層に窒素を添加してＮを含有する化合物半導体とすることにより、さらに大きな伝導帯のエネルギー位置の差が実現する。
【００４７】
このように窒素を添加した化合物半導体を電子走行層に用いることにより、ＨＦＥＴの動作を高速化することができる。また、窒素の添加により伝導帯のエネルギー差が大きくなる分、動作速度を犠牲にすることなく、Ａｌの組成が小さい或いはＡｌを用いないＨＦＥＴが作製できる。
【００４８】
【実施例】
ＨＦＥＴ用のエピタキシャルウエハーは水素をキャリアガスとする有機金属気相成長法（ＭＯＣＶＤ）で成長した。ＩＩＩ族元素であるＡｌ、Ｇａ、Ｉｎの原料として、トリメチルアルミニウム、トリメチルガリウム、トリメチルインジウムをそれぞれ用いた。Ｖ族元素であるＰとＡｓの原料として、フォスフィンとアルシンを用いた。ｎ型不純物としてＳｉを用い、その原料として、ジシランを用いた。本発明に特徴的であるＮの原料としては、１，１−ジメチルヒドラジンを用いた。
【００４９】
従来の技術で述べた発光材料としてのＧａＮＡｓ或いはＧａＩｎＮＡｓのエピタキシャル結晶成長では、そのＮの原料として、ＭＯＣＶＤにおいてプラズマ分解したアンモニア（前記非特許文献１及び２）、ＭＯＣＶＤにおいてプラズマ分解した窒素ガス（前記非特許文献４）、分子線エピタキシー法においてプラズマ分解した窒素ガス（前記非特許文献５）が用いられている。本発明のエピタキシャル結晶成長はＭＯＣＶＤに限定されるものではなく、Ｎの原料は、１，１−ジメチルヒドラジンに限定されるものではない。
【００５０】
本実施例において作製するＨＦＥＴの構成は図１に示したものと変わらない。
【００５１】
ＨＦＥＴ用のエピタキシャルウエハーの構造を図２に示す。すべての実施例において、半絶縁性基板１を用い、電子走行層２の厚さ１００ｎｍ、スペーサー層３の厚さ５ｎｍ、電子供給層４の厚さ２０ｎｍとした。デルタ状にＳｉ等をドープする場合は、その位置をスペーサー層３の上端より５ｎｍとした。電子走行層２とスペーサー層３には不純物を添加せず、電子供給層４は一様にドープする場合には５×１０１７ｃｍ−３（図２の（Ａ））、デルタ状にドープする場合には１×１０１２ｃｍ−２（図２の（Ｂ））の不純物濃度とした。ここで、デルタ状とは層内の特定の深さに不純物が局在している状態を意味する。
【００５２】
ソース電極６、ゲート電極８、ドレイン電極７の材質及びサイズはすべての実施例で同一とし、本発明の特徴である窒素の添加の効果が峻別しやすいようにした。
【００５３】
（実施例１）
半絶縁性ＧａＡｓを基板１とし、電子走行層２をＧａＮＡｓ（Ｖ族元素に占めるＮの割合が５％、以下、Ｎ：５％と記す）、スペーサー層３をＡｌＧａＡｓ（ＩＩＩ族元素に占めるＡｌの割合が２５％、以下、Ａｌ：２５％と記す）、電子供給層４を一様にドープしたＡｌＧａＡｓ（Ａｌ：２５％）とするＨＦＥＴを作製した。比較のため、従来手法である、電子走行層２をＧａＡｓとするＨＦＥＴも作製した。高速スイッチング時の電流利得の遮断周波数（以下ｆＴと記す）を測定し、従来手法と本発明を比較したところ、従来手法のｆＴを１とすると本発明のｆＴは１．３となった。
【００５４】
図３の（Ａ）は、本実施例のＨＦＥＴの基板から電子供給層までのエネルギー帯構造を示したものであり、図４の（Ａ）は、このＨＦＥＴに対応する従来技術によるＨＦＥＴの基板から電子供給層までのエネルギー帯構造を示したものである。
【００５５】
図３の（Ａ）と図４の（Ａ）の比較で判るように、電子走行層と電子供給層の伝導帯エネルギーの差が、本発明により２倍程度になっており、これがｆＴの向上に寄与している。
【００５６】
伝導帯エネルギー差を２倍と大きくするために必要なＮの量は僅かに５％である。従って、結晶成長の諸条件を変更することなく、ＧａＡｓ層成長中にＮの原料を添加することのみにより、ＧａＮＡｓ層を成長することができた。特殊な成長条件を必要とせず、容易にＧａＮＡｓ層を成長できるため、ＨＦＥＴ用エピタキシャルウエハーの作製の再現性は、従来手法と同等である。
【００５７】
（実施例２）
実施例１に示す構造のうち、スペーサー層３をＧａＡｓに代えたＨＦＥＴを作製した。Ｎ原料の供給停止とＡｌ原料の供給開始との間に時間的な差ができるため、また、Ａｌ原子とＮ原子が近接して強固なＡｌＮ結合を形成することが避けられるため、ＨＦＥＴ用エピタキシャルウエハーの作製が容易である。電子供給層４よりスペーサー層３のほうが伝導帯のエネルギー位置が低いため、電子はより効率的に電子走行層２に供給され、ｆＴはさらに向上した。実施例１に記述した従来手法のＨＦＥＴのｆＴを１とすると、本発明のｆＴは１．３５であった。
【００５８】
（実施例３）
半絶縁性ＧａＡｓを基板とし、電子走行層２をＧａＮＡｓ（Ｎ：５％）、スペーサー層３をＧａＩｎＰ（Ｇａ：５２％）、電子供給層４を一様にドープしたＧａＩｎＰ（Ｇａ：５２％）とするＨＦＥＴを作製した。比較のため、従来手法である、電子走行層２をＧａＡｓとするＨＦＥＴも作製した。ｆＴを測定し、従来手法と本発明を比較したところ、従来手法のｆＴを１とすると本発明のｆＴは１．２５となった。電子走行層２と電子供給層４の伝導帯エネルギーの差が、本発明により１．６倍程度になったことが、ｆＴの向上に寄与している。
【００５９】
（実施例４）
実施例３に示す構造のうち、スペーサー層３をＧａＡｓに代えたＨＦＥＴを作製した。Ｎ原料の供給停止とＧａＩｎＰ層の成長開始との間に時間的な差ができるため、ＨＦＥＴ用エピタキシャルウエハーの作製が容易である。電子供給層４よりスペーサー層３のほうが伝導帯のエネルギー位置が低いため、電子はより効率的に電子走行層２に供給され、ｆＴはさらに向上した。実施例３に記述した従来手法のＨＦＥＴのｆＴを１とすると、本発明のｆＴは１．３であった。
【００６０】
（実施例５）
半絶縁性ＧａＡｓを基板とし、電子走行層２をＧａＮＡｓ（Ｎ：５％）、スペーサー層３をＧａＡｓ、電子供給層４を一様にドープしたＧａＡｓとするＨＦＥＴを作製した。本構造においては、電子供給層４と基板との間に格子定数の不整合はまったくない。また、酸化されやすいＡｌを含まない。電子走行層２の伝導帯のエネルギー位置は電子供給層４より十分低いため、ＨＦＥＴとして動作した。本構造のｆＴは、実施例１で記述した従来手法のＨＦＥＴと同程度であった。
【００６１】
（実施例６）
実施例１から５において、電子走行層２をＧａＩｎＮＡｓ（Ｉｎ：１．２％、Ｎ：５％）に置き換えたＨＦＥＴを作製した。このように少量のＩｎの添加により、ＧａＩｎＮＡｓの格子定数はＧａＡｓとほぼ等しくなる。実施例１から５のＧａＮＡｓからなる電子走行層２が引っ張り歪を受けていたことが緩和された効果と、添加したＩｎがさらに伝導帯のエネルギー位置を下げる効果により、ＨＦＥＴのｆＴはそれぞれ概ね０．０５ポイント向上した。
【００６２】
（実施例７）
実施例１から５において、電子走行層２を超格子構造としたＨＦＥＴを作製した。超格子構造として、２ｎｍのＧａＡｓと２ｎｍのＧａＮＡｓ（Ｎ：１０％）を２５周期積層したもの、５ｎｍのＧａＡｓと５ｎｍのＧａＮＡｓ（Ｎ：１０％）を１０周期積層したもの、２ｎｍのＧａＮＡｓ（Ｎ：２％）と２ｎｍのＧａＮＡｓ（Ｎ：８％）を２５周期積層したもの、２ｎｍのＧａＡｓと８ｎｍのＧａＮＡｓ（Ｎ：６％）を１０周期積層したものを用いた。超格子のもつ規則性により電子移動度が向上する効果により、ＨＦＥＴのｆＴはそれぞれ概ね０．０５ポイント向上した。
【００６３】
なお、電子走行層２を、一般に、窒素原子組成の異なる半導体を交互に積層した超格子構造或いは窒素を含む半導体と窒素を含まない半導体を交互に積層した超格子構造とした場合にも上記と同様の効果が現れる。
【００６４】
（実施例８）
半絶縁性ＩｎＰを基板とし、電子走行層２をＩｎＮＰ（Ｎ：５％）、スペーサー層３をＡｌＩｎＰ（Ａｌ：２５％）、電子供給層４を一様にドープしたＡｌＩｎＰ（Ａｌ：２５％）とするＨＦＥＴを作製した。比較のため、従来手法である、電子走行層２をＩｎＰとするＨＦＥＴも作製した。ｆＴを測定し、従来手法と本発明を比較したところ、従来手法のｆＴを１とすると本発明のｆＴは１．５となった。電子走行層２と電子供給層４の伝導帯エネルギーの差が、本発明により２．５倍程度になったことが、ｆＴの向上に寄与している。
【００６５】
（実施例９）
実施例８に示す構造のうち、スペーサー層３をＩｎＰに代えたＨＦＥＴを作製した。Ｎ原料の供給停止とＡｌ原料の供給開始との間に時間的な差ができるため、また、Ａｌ原子とＮ原子が近接して強固なＡｌＮ結合を形成することが避けられるため、ＨＦＥＴ用エピタキシャルウエハーの作製が容易である。電子供給層４よりスペーサー層３のほうが伝導帯のエネルギー位置が低いため、電子はより効率的に電子走行層２に供給され、ｆＴはさらに向上した。実施例８に記述した従来手法のＨＦＥＴのｆＴを１とすると、本発明のｆＴは１．６であった。本発明のＨＦＥＴは有害なＡｓをまったく含まないため、製造時の危険性が少ないと共に、廃棄した際の環境汚染も低減される。
【００６６】
（実施例１０）
半絶縁性ＩｎＰを基板とし、電子走行層２をＩｎＮＰ（Ｎ：５％）、スペーサー層３をＡｌＩｎＡｓ（Ａｌ：５２％）、電子供給層４を一様にドープしたＡｌＩｎＡｓ（Ａｌ：５２％）とするＨＦＥＴを作製した。比較のため、従来手法である、電子走行層２をＩｎＰとするＨＦＥＴも作製した。ｆＴを測定し、従来手法と本発明を比較したところ、従来手法のｆＴを１とすると本発明のｆＴは１．３となった。電子走行層２と電子供給層４の伝導帯エネルギーの差が、本発明により１．８倍程度になったことが、ｆＴの向上に寄与している。
【００６７】
（実施例１１）
実施例１０に示す構造のうち、スペーサー層３をＩｎＰに代えたＨＦＥＴを作製した。Ｎ原料の供給停止とＡｌＩｎＰの成長開始との間に時間的な差ができるため、また、Ａｌ原子とＮ原子が近接して強固なＡｌＮ結合を形成することが避けられるため、ＨＦＥＴ用エピタキシャルウエハーの作製が容易である。電子供給層４よりスペーサー層３のほうが伝導帯のエネルギー位置が低いため、電子はより効率的に電子走行層２に供給され、ｆＴはさらに向上した。実施例１０に記述した従来手法のＨＦＥＴのｆＴを１とすると、本発明のｆＴは１．３５であった。
【００６８】
（実施例１２）
半絶縁性ＩｎＰを基板とし、電子走行層２をＩｎＮＰ（Ｎ：５％）、スペーサー層３をＩｎＰ、電子供給層４を一様にドープしたＩｎＰとするＨＦＥＴを作製した。本構造においては、電子供給層４と基板との間に格子定数の不整合はまったくない。また、酸化されやすいＡｌを含まない。電子走行層２の伝導帯のエネルギー位置は電子供給層４より十分低いため、ＨＦＥＴとして動作した。本構造のｆＴは、実施例８で記述した従来手法のＨＦＥＴと同程度であった。本発明のＦＥＥＴは有害なＡｓをまったく含まないため、製造時の危険性が少ないと共に、廃棄した際の環境汚染も低減される。
【００６９】
（実施例１３）
実施例８から１２において、電子走行層２をＩｎＮＰＡｓ（Ｎ：５％、Ａｓ：２％）と置き換えたＨＦＥＴを作製した。このように少量のＡｓの添加により、ＩｎＮＰＡｓの格子定数はＩｎＰとほぼ等しくなる。実施例８から１２のＩｎＮＰからなる電子走行層２が引っ張り歪を受けていたことが緩和された効果と、添加したＡｓがさらに伝導帯のエネルギー位置を下げる効果により、ＨＦＥＴのｆＴはそれぞれ概ね０．０５ポイント向上した。
【００７０】
また、Ａｓに代えてＳｂを使い、電子走行層２をＩｎＮＰＳｂ（Ｎ：５％、Ｓｂ：１％）に置き換えたＨＦＥＴを作製した。このように少量のＳｂの添加により、ＩｎＮＰＳｂの格子定数はＩｎＰとほぼ等しくなる。実施例８から１２のＩｎＮＰからなる電子走行層２が引っ張り歪を受けていたことが緩和された効果により、ＨＦＥＴのｆＴはそれぞれ概ね０．０３ポイント向上した。
【００７１】
なお、電子走行層２をＩｎＮＰＡｓＳｂまたはＧａＩｎＮＡｓに置き換えた場合にも、上記と同様の効果が現れる。
【００７２】
（実施例１４）
実施例８から１２において、電子走行層２を超格子構造としたＨＦＥＴを作製した。超格子構造として、２ｎｍのＩｎＰと２ｎｍのＩｎＮＰ（Ｎ：１０％）を２５周期積層したもの、５ｎｍのＩｎＰと５ｎｍのＩｎＮＰ（Ｎ：１０％）を１０周期積層したもの、２ｎｍのＩｎＮＰ（Ｎ：２％）と２ｎｍのＩｎＮＰ（Ｎ：８％）を２５周期積層したもの、２ｎｍのＩｎＰと８ｎｍのＩｎＮＰ（Ｎ：６％）を１０周期積層したものを用いた。超格子のもつ規則性により電子移動度が向上する効果により、ＦＥＥＴのｆＴはそれぞれ概ね０．０５ポイント向上した。
【００７３】
なお、電子走行層２を、一般に、窒素原子組成の異なる半導体を交互に積層した超格子構造或いは窒素を含む半導体と窒素を含まない半導体を交互に積層した超格子構造とした場合にも上記と同様の効果が現れる。
【００７４】
（実施例１５）
半絶縁性ＩｎＰを基板とし、電子走行層２をＧａＩｎＮＡｓ（Ｇａ：４７％、Ｎ：５％）、スペーサー層３をＡｌＩｎＰ（Ａｌ：２５％）、電子供給層４を一様にドープしたＡｌＩｎＰ（Ａｌ：２５％）とするＨＦＥＴを作製した。比較のため、従来手法である、電子走行層２をＧａＩｎＡｓ（Ｇａ：４８％）とするＨＦＥＴも作製した。ｆＴを測定し、従来手法と本発明を比較したところ、従来手法のｆＴを１とすると本発明のｆＴは１．２５となった。電子走行層２と電子供給層４の伝導帯エネルギーの差が、本発明により１．４倍程度になったことが、ｆＴの向上に寄与している。
【００７５】
（実施例１６）
半絶縁性ＩｎＰを基板とし、電子走行層２をＧａＩｎＮＡｓ（Ｇａ：４７％、Ｎ：５％）、スペーサー層３をＡｌＩｎＡｓ（Ａｌ：５２％）、電子供給層４を一様にドープしたＡｌＩｎＡｓ（Ａｌ：５２％）とするＨＦＥＴを作製した。比較のため、従来手法である、電子走行層２をＧａＩｎＡｓ（Ｇａ：４８％）とするＨＦＥＴも作製した。ｆＴを測定し、従来手法と本発明を比較したところ、従来手法のｆＴを１とすると本発明のｆＴは１．２５となった。電子走行層２と電子供給層４の伝導帯エネルギーの差が、本発明により１．４倍程度になったことが、ｆＴの向上に寄与している。
【００７６】
（実施例１７）
実施例１５及び１６において、電子走行層２を超格子構造としたＨＦＥＴを作製した。超格子構造として、２ｎｍのＩｎＡｓと２ｎｍのＧａＮＡｓ（Ｎ：１０％）を２５周期積層したもの、５ｎｍのＩｎＡｓと５ｎｍのＧａＮＡｓ（Ｎ：１０％）を１０周期積層したもの、２ｎｍのＧａＩｎＡｓ（Ｇａ：４７％）と２ｎｍのＧａＩｎＮＡｓ（Ｇａ：４７％、Ｎ：１０％）を２５周期積層したもの、２ｎｍのＧａＩｎＮＡｓ（Ｇａ：４７％、Ｎ：２％）と２ｎｍのＧａＩｎＮＡｓ（Ｇａ：４７％、Ｎ：８％）を２５周期積層したものを用いた。いずれの場合にも超格子のもつ規則性により電子移動度が向上する効果により、ＨＦＥＴのｆＴはそれぞれ概ね０．０５ポイント向上した。
【００７７】
なお、電子走行層２を、一般に、窒素原子組成の異なる半導体を交互に積層した超格子構造或いは窒素を含む半導体と窒素を含まない半導体を交互に積層した超格子構造とした場合にも上記と同様の効果が現れる。
【００７８】
（実施例１８）
実施例１から１７においては、電子供給層４のｎ型不純物としてＳｉを用いているが、Ｓ或いはＳｅをｎ型不純物として用いても、実施例１から１７に例示したすべてのＨＦＥＴにおいて同様の結果が得られた。なお、Ｓの原料としては硫化水素を、Ｓｅの原料としてはセレン化水素を用いた。
【００７９】
（実施例１９）
実施例１から１８においては、電子供給層４におけるｎ型不純物は一様にドープされているが、実施例１から１８と電子供給層４以外の構造はまったく同じとし、図２の（Ｂ）に例示したように、電子供給層４内のｎ型不純物をデルタ状にドープして、図３の（Ｂ）に示すような電子帯構造のＨＦＥＴを作製し、ｆＴを測定した。すべてのＨＦＥＴにおいて実施例１から１８に例示した結果と同様の結果が得られた。これは、図３の（Ａ）と（Ｂ）の比較より、一様ドープ型でもデルタドープ型でも電子走行層２の電子の状態には変わりはないことより、容易に理解できる。
【００８０】
以上説明したところから明らかなように、本発明によりＨＦＥＴの電子走行層にＧａＮＡｓ、ＧａＩｎＮＡｓ、ＩｎＮＰ、ＩｎＮＰＡｓＳｂを用いることにより、電子走行層と電子供給層の間に、従来手法より大きな伝導帯のエネルギー位置の差を実現することができ、高速スイッチング時の電流利得の遮断周波数に代表されるＨＦＥＴの高周波動作特性が向上した。
【００８１】
基板と同じＧａＡｓやＩｎＰを電子供給層に用いることが可能となり、基板と電子供給層との格子不整合を完全になくすこともできる。
【００８２】
大きな伝導帯のエネルギー位置の差を実現するために必要とする窒素量及び電子走行層と基板との格子不整合を緩和するために添加する原子の量は少ないため、エピタキシャル結晶成長条件を結晶成長中に大きく変更する必要がなく、従来手法と同程度の難易度でエピタキシャルウエハーが作製でき、再現性も確保できた。
【００８３】
【発明の効果】
本発明の実施により、高速動作特性が向上したヘテロ構造型電界効果トランジスタを提供することが可能となる。
【図面の簡単な説明】
【図１】ヘテロ構造型電界効果トランジスタの断面の概略図である。
【図２】本発明に係るヘテロ構造型電界効果トランジスタ用エピタキシャルウエハーの断面図の一例を示す図であり、（Ａ）は一様ドープ型を示し、（Ｂ）はデルタドープ型を示す。
【図３】本発明に係るヘテロ構造型電界効果トランジスタの基板から電子供給層までのエネルギー帯構造の一例を示す図であり、（Ａ）は一様ドープ型を示し、（Ｂ）はデルタドープ型を示す。
【図４】従来技術によるヘテロ構造型電界効果トランジスタの基板から電子供給層までのエネルギー帯構造の一例を示す図であり、（Ａ）は一様ドープ型を示し、（Ｂ）はデルタドープ型を示す。
【符号の説明】
１…半絶縁性基板、２…電子走行層、３…スペーサー層、４…電子供給層、５…ｎ型注入層、６…ソース電極、７…ドレイン電極、８…ゲート電極。
【図１】
2004221101.tif 000003
【図２】
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【図３】
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【図４】
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