(57)【要約】【課題】電源電圧が低下してもレベルシフト回路の動作速度が低下せず、かつ、２電源間を過渡的に流れる貫通電流を抑制する。【解決手段】レベルシフト回路を構成するラッチ回路は、ＰＭＯＳトランジスタＰＡとＰＢをクロスカップルさせた構成を有し、高電源のＶＤＤ３が印加されている。そのラッチ回路の２つの節点ＯＵＴ／ＯＵＴＢにゲート／ドレインを各々接続し、ソースをラッチ回路の入力端子ＩＮＢと接続する。入力端子ＩＮに印加される信号がハイレベルからロウレベルに変化すると、ロウレベルにある節点ＯＵＴＢの電位は充電トランジスタＮＣを経由して低電源のＶＤＤにより充電される。節点ＯＵＴ／ＯＵＴＢの電位が反転すると充電トランジスタＮＣは自動的に非導通状態となり、ＶＤＤ３からＶＤＤへの貫通電流が抑制される。【選択図】      図１
2004228879.tif 000002
【特許請求の範囲】
【請求項１】
共通電源と第１の電源との電位差を振幅値とする入力信号を受ける第１の入力端子と、該入力信号と同一の振幅値を有するとともに論理レベルが相補関係にある反転入力信号を受ける第２の入力端子と、前記第１の電源より高い電位を有する第２の電源に各々ソースが接続され、互いのドレインとゲートを相互接続した１対の第１導電型トランジスタと、前記１対の第１導電型トランジスタの各ドレインと第１及び第２の節点を介してドレインが接続され、該第１及び第２の節点と接続されたトランジスタのゲートが前記第１の入力端子及び第２の入力端子と各々接続され、ソースが前記共通電源と接続される１対の第２導電型トランジスタと、前記第１若しくは第２の節点の一方にドレインが接続され、前記第１若しくは第２の節点の他方にゲートが接続され、前記第２の入力端子にソースが接続された第１の第２導電型充電トランジスタ、とを有することを特徴とするレベルシフト回路。
【請求項２】
前記第１若しくは第２の節点の一方にゲートが接続され、前記第１若しくは第２の節点の他方にドレインが接続され、前記第１の入力端子にソースが接続された第２の第２導電型充電トランジスタをさらに有することを特徴とする請求項１記載のレベルシフト回路。
【請求項３】
共通電源と第１の電源との電位差を振幅値とする入力信号を受ける第１の入力端子と、該入力信号と同一の振幅値を有するとともに論理レベルが相補関係にある反転入力信号を受ける第２の入力端子と、前記第１の電源より高い電位を有する第２の電源に各々ソースが接続され、互いのドレインとゲートを相互接続した１対の第１導電型トランジスタと、前記１対の第１導電型トランジスタの各ドレインと第１及び第２の節点を介してドレインが接続され、該第１及び第２の節点と接続されたトランジスタのゲートが前記第１の入力端子及び第２の入力端子と各々接続され、ソースが前記共通電源と接続される１対の第２導電型トランジスタと、前記第１若しくは第２の節点の一方にドレイン及びゲートが接続され、前記第２の入力端子にソースが接続された第１の第１導電型充電トランジスタ、とを有することを特徴とするレベルシフト回路。
【請求項４】
前記第１若しくは第２の節点の他方にドレイン及びゲートが接続され、前記第１の入力端子にソースが接続された第２の第１導電型充電トランジスタをさらに有することを特徴とする請求項３記載のレベルシフト回路。
【請求項５】
共通電源と第１の電源との電位差を振幅値とする入力信号を受ける第１の入力端子と、該入力信号と同一の振幅値を有するとともに論理レベルが相補関係にある反転入力信号を受ける第２の入力端子と、前記第１の電源より高い電位を有する第２の電源に各々ソースが接続され、互いのドレインとゲートを相互接続した１対の第１導電型トランジスタと、前記１対の第１導電型トランジスタの各ドレインと第１及び第２の節点を介してドレインが接続され、該第１及び第２の節点と接続されたトランジスタのゲートが前記第１の入力端子及び第２の入力端子と各々接続され、ソースが前記共通電源と接続される１対の第２導電型トランジスタと、前記第１若しくは第２の節点の一方にドレインが接続され、前記第１若しくは第２の節点の他方にゲートが接続され、前記第２の入力端子にソースが接続された第１の第２導電型充電トランジスタと、前記第１若しくは第２の節点の一方にドレイン及びゲートが接続され、前記第２の入力端子にソースが接続された第２の第１導電型充電トランジスタ、とを有することを特徴とするレベルシフト回路。
【請求項６】
前記第１若しくは第２の節点の他方にドレインが接続され、前記第１若しくは第２の節点の他方にゲートが接続され、前記第１の入力端子にソースが接続された第３の第２導電型充電トランジスタと、
前記第１若しくは第２の節点の他方にドレイン及びゲートが接続され、前記第１の入力端子にソースが接続された第４の第１導電型充電トランジスタをさらに有することを特徴とする請求項５記載のレベルシフト回路。
【請求項７】
前記第１導電型トランジスタはｐチャネル型ＭＯＳトランジスタであり、前記第２導電型トランジスタはｎチャネル型ＭＯＳトランジスタであることを特徴とする請求項１乃至６何れか一記載のレベルシフト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、異なる電源電圧が各々印加される回路間に接続することにより、それら回路間の入力信号振幅と出力信号振幅との整合を図るレベルシフト回路に関する。
【０００２】
【従来の技術】
近年の半導体集積回路は、その回路を形成するトランジスタサイズの微細化に対応すべく、低電圧化する電源電圧で動作することが求められる。同時に、多様な用途に適合できるよう、半導体集積回路は、広い電源電圧範囲で動作することが求められている。このため、半導体集積回路を構成する回路は、印加された外部電源で動作する入出力回路部と、その外部電源を降圧電源回路で降圧した内部電源で動作する内部回路から構成されることも多い。
【０００３】
異なる電源電圧で動作する回路間には、レベルシフト回路が必要となる。図９は、周知のレベルシフト回路の例（特許文献１及び特許文献２においても、ほとんど類似の回路が従来技術として説明されている。）である。図９において、インバータ回路ＩＮＶ１、ＩＮＶ２、及びレベルシフタ部ＬＳは同一の半導体集積回路に形成されている。
【０００４】
インバータＩＮＶ１は、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳと記す。）Ｐ１とＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳと記す。）Ｎ１から構成され、インバータＩＮＶ２は、ＰＭＯＳ  Ｐ２とＮＭＯＳ  Ｎ２から構成される。各インバータＩＮＶ１及びＩＮＶ２には、電源電圧ＶＤＤ（以下、「ＶＤＤ」は、電源電圧の値を示す場合と、電源配線の名称を示す場合がある。）が供給される。レベルシフタ部ＬＳは、ソースが電源電圧ＶＤＤ３（以下、「ＶＤＤ３」は、電源電圧の値を示す場合と、電源配線の名称を示す場合がある。）に接続され、ゲートとドレインが互いにクロスカップル接続されたＰＭＯＳ  ＰＡ及びＰＢと、それらＰＡ及びＰＢのドレインと接地電位配線間に接続されるＮＭＯＳ  ＮＡ及びＮＢとからなる。ＮＡ及びＮＢのゲートには、各々、ＩＮＶ２及びＩＮＶ１の出力信号が印加される。
【０００５】
図９では、同一の半導体集積回路に、高電源電圧であるＶＤＤ３（例えば、３．３Ｖ）と低電源電圧であるＶＤＤ（例えば、１．３Ｖ）とが印加される。この場合、半導体集積回路に２つの電源電圧ＶＤＤ及びＶＤＤ３を印加するか、電源電圧ＶＤＤ３から図示しない内部降圧電源回路を介して電源電圧ＶＤＤを発生させてもよい。
【０００６】
電源電圧ＶＤＤで動作する内部回路（図示せず）の出力信号は、信号の振幅が０／ＶＤＤ（信号のロウレベルが０Ｖ、信号のハイレベルがＶＤＤを意味する。以下、同じ。）であり、インバータ  ＩＮＶ１の入力端子ＩＮに印加される。この信号は、インバータ  ＩＮＶ１及びＩＮＶ２を介してレベルシフタ部ＬＳに差動信号として入力される。レベルシフタ部ＬＳは、振幅が０／ＶＤＤである信号を振幅増幅してが０／ＶＤＤ３である信号にとして出力端子ＯＵＴに出力し、電源電圧ＶＤＤ３が印加されるインバータＩＮＶＡを駆動する。
【０００７】
図１０は、特許文献２（特許第３０５５５１５号明細書）に記載されているレベルシフト回路である。図１０において、ＰＭＯＳ  ＰＣ、ＰＤ、及び２段のインバータからなるＤｅｌａｙ  Ｇａｔｅは、出力端子ＯＵＴのハイレベルをロウレベルから高速に引き上げるものである。
【０００８】
【特許文献１】
特開２０００−９１８９４号公報
【特許文献２】
特許第３０５５５１５号明細書
【０００９】
【発明が解決しようとする課題】
しかしながら、これらの従来技術にはいくつかの課題がある。図９の周知のレベルシフト回路では、一般的に、ＮＭＯＳ  ＮＡ及びＮＢの負荷駆動能力をＰＭＯＳ  ＰＡ及びＰＢの負荷駆動能力より大きくしている。レベルシフタ部ＬＳにおける節点ＯＵＴ及びＯＵＴＢの電位は、直列接続されたＮＭＯＳとＰＭＯＳの負荷駆動能力比、換言すれば、導通抵抗値で決定されるからである。従って、ＮＭＯＳとＰＭＯＳの負荷駆動能力比が同程度では、レベルシフタ部ＬＳへの入力信号であるＩＮＰ及びＩＮＢの変化に対し、節点ＯＵＴ及びＯＵＴＢの応答時間が長くなる。同時に、それら節点の電位が反転するまでＮＭＯＳとＰＭＯＳがともに導通状態となる結果、電源ＶＤＤ３とＧＮＤ間に電流が流れ、レベルシフタ部ＬＳで不要な消費電力が発生する。これらの問題を回避するため、上述の通り、レベルシフタ部ＬＳへの入力信号で制御されるＮＭＯＳのゲート幅をＰＭＯＳのゲート幅より大きくする。この結果、ＰＭＯＳに対してＮＭＯＳのレイアウト面積が大きくなり、さらに、節点ＯＵＴ及びＯＵＴＢのロウレベルからハイレベルへの反転時間が長くなるという問題が発生する。
【００１０】
図１１は、図９のレベルシフト回路におけるレベルシフタ部ＬＳを構成するＮＭＯＳ  ＮＡ及びＮＢに関し、それらのゲートチャネル幅Ｗを同じ値で変化させた場合のレベルシフト回路の遅延時間（入力端子ＩＮから出力端子ＯＵＴまでの信号の遅延時間）を回路シミュレーションした結果である。電源電圧ＶＤＤの値が０．９Ｖ及び１．３Ｖとした場合における、出力端子ＯＵＴにおける出力波形の立ち上がり時間（ｒｉｓｅ遅延）と立ち下がり時間（ｆａｌｌ遅延）別に、遅延時間を計算した。この結果、電源電圧ＶＤＤが低下すると、急激にレベルシフト回路の遅延時間が増加することがわかる。これは、レベルシフタ部ＬＳを構成するＮＭＯＳ  ＮＡ及びＮＢのゲート幅の減少にともない、遅延時間の電源電圧依存性が顕著になるからである。
【００１１】
図１０の特許文献２（特許第３０５５５１５号明細書）に記載されているレベルシフト回路は、図９のレベルシフト回路の上記課題を解決しようとするものである。図１０において、節点ＯＵＴがロウレベルからハイレベルに変化する場合、ＮＭＯＳ  ＮＢは導通状態から非導通状態に変化する。この結果、節点ＯＵＴの電位は、ＰＭＯＳ  ＰＢにより電源電圧ＶＤＤ３まで引き上げられるが、ＰＭＯＳ  ＰＢ及びＰＤがその電位引き上げ動作を補助することにより、レベルシフト回路ＬＳの動作速度を高速化しようとするものである。
【００１２】
図１２及び図１３は、図１０のレベルシフト回路におけるＰＭＯＳ  ＰＢ及びＰＤの効果を示すグラフである。図１３に示すとおり、図９のレベルシフト回路（従来１）に比べて、図１０のレベルシフト回路（従来２）では出力波形が立ち上がる場合の遅延時間（ｒｉｓｅ遅延値）は若干改善されている。しかしながら、図１２に示すとおり、出力波形が立ち下がる場合の遅延時間（ｆａｌｌ遅延値）は、図９のレベルシフト回路に対して改善はされない。レベルシフト回路の遅延時間としては、結局、図１０のレベルシフト回路は図９のものと同程度の性能しか期待できないものとなる。
【００１３】
特許文献１には、図９の周知のレベルシフト回路が有する課題のうち、レベルシフト回路の出力がハイレベルからロウレベルに変化する際に発生する貫通電流を抑制する構成が記載されている。図５の原理説明図によると、特許文献１のレベルシフト回路は、入力端子ＩＮの信号に応答して節点３のレベルがハイレベルからロウレベルに変化する際、節点４の電位をＰＭＯＳトランジスタＰ３とスイッチＳ１を介して電源ＶＤＤ１まで引き上げることにより、節点３のレベル反転を加速させる構成を有するものである。さらに、節点３及び４のレベル反転が完了すると、ＰＭＯＳトランジスタＰ１及びスイッチＳ１を経由した電源ＶＤＤ２からＶＤＤ１へのリーク電流を防止するため、所定の遅延時間経過後、スイッチＳ１を非導通とする。
【００１４】
図５の構成のうち、節点４の電位が反転した後にスイッチＳ１を導通状態から非導通状態に切り替える機能を実現するには、インバータからなる遅延回路が必要となる。この結果、遅延回路を構成するトランジスタが必要となる。さらに、節点４の電位変化を受けて動作するＰＭＯＳトランジスタＰ２のドレイン電位（節点３の電位）の変化と、そのドレイン電位に応答して動作するインバータ（遅延回路）という２段階の回路動作を経由して、スイッチＳ１の導通状態が制御される。この結果、スイッチＳ１の制御タイミングと節点４の変化タイミング間の同期をとることが困難となり、場合によっては、スイッチＳ１を非導通状態にするタイミングが遅れる結果、レベルシフト回路に貫通電流が発生する可能性もある。
【００１５】
本発明の目的は、高集積、高速かつ低消費電力で動作するレベルシフト回路を提供することにある。
【００１６】
【発明を解決するための手段】
本発明によるレベルシフト回路は、ドレインとゲートを相互接続（クロスカップル）した１対のトランジスタを負荷とするラッチ回路を有し、さらに、ロウレベルの状態にあるラッチ回路の節点電位を引き上げる充電トランジスタを有することを特徴とする。さらに、その充電トランジスタの導通状態は、ラッチ回路が有する２つの節点の電位により直接制御されることを特徴とする。
【００１７】
レベルシフト回路を構成するラッチ回路は、第１の電源電圧とほぼ同一の振幅値を有し、論理レベルが互いに異なる相補信号を入力信号とし、その第１の電源電圧より高電位の第２の電源電圧とほぼ同一の振幅値を有する信号を出力する。ラッチ回路自身には第２の電源が供給され、入力信号に応答して相補的な論理レベルを保持する２つの節点電位の変動を出力信号として取り出すものである。本発明によるレベルシフト回路においては、このラッチ回路の節点電位を第１の電源により充電する充電トランジスタを有することを特徴とする。さらに、その充電トランジスタのゲートはラッチ回路の節点と直接接続されている。この結果、ロウレベルにある節点の電位が上昇し、さらに、クロスカップルされたラッチ回路の負荷トランジスタによるフィードバック効果で、その節点の電位変動が加速される。
【００１８】
上記ラッチ回路自身のフィードバック効果で２つの節点電位が互いに反転を開始すると、本発明における充電トランジスタは自動的に導通状態から非導通状態に変化する。充電トランジスタのゲートが直接節点と接続されているためである。充電トランジスタが非導通状態となることにより、第２の電源から充電トランジスタを経由した第１の電源へのリーク電流が防止できる。
【００１９】
本発明における充電トランジスタは、ドレインとゲートが、各々、ラッチ回路の２つの節点と接続される。即ち、ロウレベルからハイレベルに変化させようとする一方の節点に充電トランジスタのドレインを接続し、逆の変化をさせようとする他方の節点とゲートとを接続する。ロウレベルからハイレベルへと一方の節点の電位変化が起こると、充電トランジスタのゲート電位を制御する他方の節点の電位はハイレベルからロウレベルに変化するため、目的とする節点の充電が完了すると充電トランジスタは非導通状態となる。
【００２０】
さらに、本発明における充電トランジスタは、ドレインとゲートをともに、ラッチ回路の一方の節点に接続してもよい。この場合、充電トランジスタは、第１の電源と一方の節点との間で、いわゆる、ダイオード接続された状態となる。
【００２１】
充電トランジスタは、ラッチ回路の一方の節点だけでなく、他方の節点にも同時に接続するとより効果的であることはいうまでもない。これにより、振幅増幅すべき入力信号のハイレベルからロウレベル、さらにはその逆の変化に対しても、レベルシフト回路の出力信号の遅延が最小となる。
【００２２】
充電トランジスタと節点との接続方法は２種類あるが、同時にその２つの接続状態にある充電トランジスタを本発明のレベルシフト回路に用いてもよい。
【００２３】
【発明の実施の形態】
図１は、本発明の第１の実施形態例に係わるレベルシフト回路の回路図である。レベルシフト回路は、電源電圧ＶＤＤで動作する内部回路（図示せず）からの入力信号を入力端子ＩＮで受け、その反転信号を出力端子ＩＮＢから出力するインバータＩＮＶ（電源電圧はＶＤＤ）と、信号振幅が０／ＶＤＤである入力信号及びその反転信号を受け、信号振幅を０／ＶＤＤ３まで増幅するレベルシフタ部ＬＳから構成される。なお、図１において、インバータＩＮＶＡは、ＬＳの出力信号を受け電源電圧ＶＤＤ３で動作する回路例であり、本実施例のレベルシフト回路に必須のものではない。レベルシフト回路の駆動能力を増幅させるための回路が必要な場合、適宜、ＩＮＶＡを追加してもよい。
【００２４】
レベルシフタ部ＬＳは、ＮＭＯＳ  ＮＣを除くと、図９の周知のレベルシフト回路におけるレベルシフタ部ＬＳと同一の回路接続関係を有する。即ち、ＰＭＯＳ  ＰＡ及びＰＢのソースは共に電源配線ＶＤＤ３に接続され、ゲートとドレインは互いに相互接続（クロスカップル）される。ＮＭＯＳ  ＮＡ及びＮＢは、そのドレインが各々ＰＭＯＳ  ＰＡ及びＰＢのドレインと接続され、そのソースがＧＮＤに接続される。換言すれば、レベルシフト回路は、ドレインとゲートを相互接続（クロスカップル）した１対のトランジスタを負荷とするラッチ回路である。ＮＡ及びＮＢのゲートには、振幅を増幅すべき入力信号と同相と逆相の信号が印加される。本実施例では、入力端子ＩＮへの入力信号とその反転信号を出力するインバータＩＮＶの出力信号をゲートに印加する例を示す。
【００２５】
本実施例では、周知のレベルシフタ部ＬＳに加えて、ＮＭＯＳ  ＮＣを有する。ＮＣのソース／ドレインの一端は節点ＯＵＴＢに、ゲートは節点ＯＵＴに各々接続される。ＮＣのソース／ドレインの他端は、ＮＭＯＳ  ＮＢのゲートとともにインバータＩＮＶの出力端子に接続される。
【００２６】
次に、図１のレベルシフト回路の動作について説明する。入力端子ＩＮに印加される入力信号がハイレベル（ＶＤＤ）からロウレベル（ＧＮＤ）に変化したとする。入力信号がハイレベルの時、レベルシフタ部ＬＳのＮＡ及びＰＢは導通状態、ＮＢ及びＰＡは非導通状態となる。この結果、節点ＯＵＴ及びＯＵＴＢは、各々、ハイレベル（ＶＤＤ３）及びロウレベル（ＧＮＤ）を維持する。このとき、ＩＮＶのＰＭＯＳ  Ｐ１は非導通状態、レベルシフタ部のＮＭＯＳ  ＮＣは導通状態となっている。
【００２７】
この状態から、入力信号がロウレベル（ＧＮＤ）に変化した場合、各トランジスタの動作状態の変化を説明する。まず、ＬＳを構成するＮＡ及びＮＢ、ＩＮＶを構成するＰ１及びＮ１の導通状態は入力信号の変化に応答して速やかに変化する。つまり、ＮＡは導通状態から非導通状態、ＮＢは非導通状態から導通状態に変化する。
【００２８】
図９に示す周知のレベルシフト回路では、ＮＡが非導通状態となっても、ＰＡも非導通状態を維持するため、ロウレベルにある節点ＯＵＴＢの電位変化は、節点ＯＵＴの電位変化により決定される。ＮＢが導通状態となると、ＰＢも導通状態を維持しているため、ＰＢとＮＢ間に貫通電流を流しながら、節点ＯＵＴの電位は緩やかにハイレベルからロウレベルに変化する。この節点ＯＵＴの電位低下がＰＡを非導通状態から導通状態に変化させ、この結果、節点ＯＵＴＢの電位が上昇を開始する。つまり、従来のレベルシフタ部ＬＳでは、節点ＯＵＴ／ＯＵＴＢの電位変化時間は、ＰＢ及びＮＢの電流駆動能力比で決定されていた。
【００２９】
これに対し、本実施例では、節点ＯＵＴＢの電位をロウレベルからハイレベルに引き上げるＮＭＯＳ  ＮＣの動作により、節点ＯＵＴ／ＯＵＴＢの変化が高速に行われる。前述の通り、入力信号をハイレベルからロウレベルに変化させた場合、ＮＡおよびＰＡは共に非導通状態となり、ＰＢおよびＮＢは共に導通状態となる。これと同時に、導通状態になったＰ１と、入力信号が変化する以前から導通状態にあるＮＣとを経由して、ロウレベルにある節点ＯＵＴＢは電源ＶＤＤにより充電される結果、電位上昇を開始する。
【００３０】
Ｐ１が導通状態となった時点でのＮＣの電位関係は次のようになっている。即ち、節点ＯＵＴＢに接続されるＮＣのソース／ドレインの一端はＧＮＤ、節点ＯＵＴに接続されるＮＣのゲート電位はＶＤＤ３、出力端子ＩＮＢに接続されるＮＣのソース／ドレインの他端はＶＤＤである。この結果、節点ＯＵＴＢの電位は、ＮＣが導通状態を維持している期間電源電圧ＶＤＤ近傍まで上昇する。
【００３１】
ＮＣの充電作用により節点ＯＵＴＢの電位が完全にＶＤＤ３まで上昇しなくとも、節点ＯＵＴＢの電位でゲートが制御されるＰＢは導通状態から非導通状態への変化が促進される。この結果、節点ＯＵＴＢおよび節点ＯＵＴの電位はＰＡ、ＰＢ、ＮＡ、ＮＢによるフィードバック作用により、各々、完全に反転する。
【００３２】
ＮＣの導通状態は、ドレインの電位を決定する節点ＯＵＴＢの電位とゲートの電位を決定する節点ＯＵＴとの電位差が、ＮＣのＶＴ（しきい値）を超えている限り維持される。換言すれば、Ｐ１およびＮＣによる節点ＯＵＴＢの充電動作は、節点ＯＵＴＢの充電が完了すれば自動的に停止することになる。レベルシフタ部の節点ＯＵＴ／ＯＵＴＢが反転し、ＰＡが導通状態となった場合、ＮＣを非導通にする必要がある。なぜなら、ＮＣが導通状態を維持し続けると、電源ＶＤＤ３と電源ＶＤＤ間には、ＰＡ−ＮＣ−Ｐ１からなる電流経路が形成され、不要な消費電力が発生するからである。
【００３３】
本実施例におけるＮＣの導通状態制御は、公知文献１の図５に記載のスイッチＳ１の開閉制御と異なり、レベルシフタ部の節点電位で直接制御される。その結果、電源ＶＤＤ３と電源ＶＤＤ間にＰＡとＮＣを経由して流れるリーク電流を最小限に抑えることができる。
【００３４】
第１の実施形態例に係わるレベルシフト回路では、レベルシフタ部を構成するラッチ回路の反転動作を促進させる充電用トランジスタを設けた。この充電用トランジスタは、ドレインとゲートが互いに相補的な電位変化をするラッチ回路の２つの節点に直接接続されることにより、レベルシフタ部への入力信号を発生させる入力回路を経由してロウレベルにある一方の節点電位を充電する。さらに、その充電がラッチ回路自体の反転動作を開始させるまでに行われると、充電用トランジスタは速やかに導通状態から非導通状態に変化し、不要な電源間のリーク電流を抑制する。この結果、本願発明のレベルシフト回路は、高速かつ低消費電力という特性を併せ持つことが可能となる。
【００３５】
図２は、本発明の第２の実施形態例に係わるレベルシフト回路である。図１のレベルシフト回路では、その動作原理をわかりやすく説明するため、節点ＯＵＴＢを充電するＮＭＯＳ  ＮＣのみを記載した。これに対し、図２のレベルシフト回路では、節点ＯＵＴ及びＯＵＴＢの両方に対して充電用トランジスタＮＤ及びＮＣを接続したものである。この２つのトランジスタＮＤ及びＮＣにより、レベルシフト回路の出力は、立ち上がり及び立ち下がりとも高速動作を実現することができる。なお、図１のレベルシフト回路では、入力端子ＩＮに印加される入力信号に対し、逆相の信号はインバータＩＮＶで発生させ、同相の信号は入力信号そのものとした。図２のレベルシフト回路では、２つの節点ＯＵＴ／ＯＵＴＢを各々充電する電流通路を明確にするため、振幅増幅すべき入力信号と同相及び逆相の信号を発生させる２つのインバータＩＮＶ１及びＩＮＶ２を使用している。当然、図２においても、入力信号と同相の信号は、入力端子ＩＮに印加される入力信号自身としても問題ない。
【００３６】
図２の接続関係について説明する。レベルシフタ部ＬＳの構成はＮＭＯＳ  ＮＤを除くと図１と同一である。ＮＤのドレインの一端及びゲートは、節点ＯＵＴ及び節点ＯＵＴＢに各々接続される。ＮＤのソース／ドレインの他端は、レベルシフタＬＳの一方の入力端子であるＩＮＰとともに、入力端子ＩＮに印加される入力信号と同相の信号を発生させるインバータＩＮＶ２の出力端子と接続される。２つのインバータＩＮＶ１及びＩＮＶ２には、いずれも電源電圧ＶＤＤが印加され、レベルシフト部ＬＳには電源電圧ＶＤＤより高電圧である電源ＶＤＤ３が印加される。
【００３７】
図２にレベルシフト回路の動作について説明する。入力端子ＩＮに印加される入力信号がハイレベル（ＶＤＤ）からロウレベル（ＧＮＤ）に変化した場合は、図１のレベルシフト回路と同じである。即ち、ロウレベルにあるノートＯＵＴＢの電位が、ＩＮＶ１のＰ１及びレベルシフタ部ＬＳのＮＣを経由して、電源ＶＤＤにより充電される。これにより、ノートＯＵＴのハイレベル（ＶＤＤ３）からロウレベル（ＧＮＤ）への変化が促進される。
【００３８】
この時のＮＭＯＳ  ＮＤの動作について検討する。入力端子ＩＮがハイレベル（ＶＤＤ）の場合、インバータＩＮＶ２のＰ２は導通状態、レベルシフタ部ＬＳのＮＤは非導通状態となっている。ＮＤのゲート電位を決定するノートＯＵＴＢの電位がロウレベル（ＧＮＤ）だからである。入力信号がハイレベルからロウレベルに変化すると、ＩＮＶ２のＰ２はその入力信号に変化に速やかに応答して非導通状態となる。一方、ＮＤのゲート電位は、そのＰ２の導通状態の変化に遅れて、上昇を開始する。つまり、入力信号がハイレベルからロウレベルに変化する際、トランジスタＮＤはＮＣ等の他のトランジスタの動作に影響を及ぼすことがない。
【００３９】
入力信号がハイレベル（ＶＤＤ）からロウレベル（ＧＮＤ）に変化した場合、インバータＩＮＶ１及びＩＮＶ２、さらに、レベルシフタＬＳを構成する各トランジスタの導通状態は、以上の説明と全く逆の動作となる。その結果、節点ＯＵＴのロウレベル（ＧＮＤ）からハイレベル（ＶＤＤ３）への変化も、低消費電力かつ高速に行われる。
【００４０】
図３から図６は、図２に示す本発明の第２の実施例に係るレベルシフト回路（本発明）、図９に示す周知のレベルシフト回路（従来１）、及び図１０に示す特許文献２のレベルシフト回路（従来２）について、各々の回路の遅延時間をシミュレーションしたものである。
【００４１】
図３は、電源電圧ＶＤＤ＝１．３Ｖ、ＶＤＤ３＝３．３Ｖの条件下、レベルシフタ部ＬＳのＮＭＯＳ  ＮＡ及びＮＢのチャネル幅Ｗを変化に対する、レベルシフト回路の出力がハイレベルからロウレベルに立ち下がる遅延時間を計算した結果である。但し、ＮＡ及びＮＢのチャネル幅は同一、ＰＡ及びＰＢのチャネル幅はともに７μｍ、ＮＣ及びＮＤのチャネル幅はともに２μｍとした。図４は、図３と同一条件下、レベルシフト回路の出力がロウレベルからハイレベルに立ち上がる遅延時間を計算した結果である。
【００４２】
図３及び図４からわかるとおり、本発明の第２の実施例に係るレベルシフト回路は、レベルシフタ部ＬＳを構成するＮＭＯＳ  ＮＡ及びＮＢのチャネル幅Ｗを小さくしても、従来のレベルシフト回路に対し遅延時間の増加を抑制することが可能である。換言すれば、同じ遅延時間を許容するならば、ＮＡ及びＮＢのトランジスタチャネル幅を小さくすることができる。レベルシフト回路の出力が変化する際、レベルシフタ部ＬＳにおけるＰＡ及びＮＡ又はＰＢ及びＮＢ間には貫通電流が発生するが、ＮＡ及びＮＢのチャネル幅が小さい結果、本願発明に係るレベルシフト回路では低消費電力で高速動作が可能となる。トランジスタのチャネル幅が小さいことによる高集積化はいうまでもない。
【００４３】
図５及び図６は、電源電圧ＶＤＤの変化に対するレベルシフト回路の遅延時間を、出力がハイレベルからロウレベルに立ち下がる遅延時間（図５）とロウレベルからハイレベルに立ち上がる遅延時間（図６）別にシミュレーションした結果である。ともに、ＮＡ及びＮＢのチャネル幅は１００μｍ、ＰＡ及びＰＢのチャネル幅は７μｍ、ＮＣ及びＮＤのチャネル幅は２μｍとした。本願発明に係る節点電位充電トランジスタにより、従来例のレベルシフト回路に対してより広い電源電圧で動作可能であることが理解できる。
【００４４】
図７は、本発明の第３の実施形態例に係わるレベルシフト回路である。図２の第２の実施例に係るレベルシフト回路とは、レベルシフタ部ＬＳにおける充電用トランジスタＰＥ及びＰＦのゲートの接続が異なる。本実施例では、節点ＯＵＴの電位を充電するＰＭＯＳ  ＰＦのドレイン及びゲートは節点ＯＵＴに接続される。つまり、ＰＦを節点ＯＵＴとインバータＩＮＶ２の出力間にダイオード接続するものである。対をなすＰＭＯＳ  ＰＥも同様に、節点ＯＵＴＢとインバータＩＮＶ１の出力間にダイオード接続される。
【００４５】
動作について説明する。ＰＥ若しくはＰＦは、いずれも、節点ＯＵＴＢ若しくはＯＵＴの電位がＶＤＤ−ＶＴＰに上昇するまで導通状態を保持し、それぞれの節点を相補的に充電する。ここで、ＶＴＰは、ＰＥ及びＰＦのしきい値である。ＰＥ若しくはＰＦは、節点の充電が完了（節点の電位がＶＤＤ−ＶＴＰ近傍まで上昇）すると、自動的に非導通状態となる結果、定常状態にて電源ＶＤＤ３とＶＤＤ間に直流電流は発生しない。
【００４６】
本実施例では、充電用トランジスタＰＥ又はＰＦのソース電位は、節点を充電期間中インバータＩＮＶ１又はＩＮＶ２により電位ＶＤＤにほぼ固定される。一般に、ＭＯＳトランジスタでは、ソース電位が基板電位（より正確には、ＭＯＳトランジスタが形成されるウエル領域の電位）に対して上昇すると、そのしきい値電圧が増加（基板バイアス効果）する為、電流駆動能力が低下する。図７におけるＰＥ及びＰＦのソース電位は、トランジスタＰＥ及びＰＦが形成されるｎ型ウエル領域の電位とほぼ同じ電源電位ＶＤＤに固定される。このため、基板バイアス効果の影響をほとんど受けることなく、節点ＯＵＴ若しくはＯＵＴＢの電位は、より電源ＶＤＤ近傍まで充電される。
【００４７】
図８は、本発明の第４の実施形態例に係わるレベルシフト回路である。同図からわかる通り、本実施例では、図２の第２の実施例と図７の第３の実施例における充電用トランジスタを共に備えた構成としている。節点の充電時間をより短縮する効果がある。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、より広い電源電圧で動作し、消費電流及び回路形成領域の面積を抑制したレベルシフト回路を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わるレベルシフト回路図である。
【図２】本発明の第２の実施形態に係わるレベルシフト回路図である。
【図３】本発明の第２の実施形態に係わるレベルシフト回路と従来技術のレベルシフト回路について、ラッチ回路における駆動トランジスタＮＡ及びＮＢのゲート幅Ｗを変化させた場合の出力立ち下がりの遅延時間を計算した結果である。
【図４】本発明の第２の実施形態に係わるレベルシフト回路と従来技術のレベルシフト回路について、ラッチ回路における駆動トランジスタＮＡ及びＮＢのゲート幅Ｗを変化させた場合の出力立ち上がりの遅延時間を計算した結果である。
【図５】本発明の第２の実施形態に係わるレベルシフト回路と従来技術のレベルシフト回路について、電源電圧ＶＤＤを変化させた場合の出力立ち下がりの遅延時間を計算した結果である。
【図６】本発明の第２の実施形態に係わるレベルシフト回路と従来技術のレベルシフト回路について、電源電圧ＶＤＤを変化させた場合の出力立ち上がりの遅延時間を計算した結果である。
【図７】本発明の第３の実施形態に係わるレベルシフト回路図である。
【図８】本発明の第４の実施形態に係わるレベルシフト回路図である。
【図９】周知のレベルシフト回路図である。
【図１０】特許文献２（特許第３０５５５１５号明細書）に記載されているレベルシフト回路図である。
【図１１】周知のレベルシフト回路において、レベルシフタ部を構成するトランジスタＮＡ及びＮＢのゲートチャネル幅Ｗを変化させた場合の出力遅延時間である。
【図１２】特許文献２に記載のレベルシフト回路において、電源電圧ＶＤＤを変化させた場合の出力立ち下がり遅延時間を計算した結果である。
【図１３】特許文献２に記載のレベルシフト回路において、電源電圧ＶＤＤを変化させた場合の出力立ち上がり遅延時間を計算した結果である。
【符号の説明】
ＶＤＤ      低電圧側の電源又はその電圧値
ＶＤＤ３    高電圧側の電源又はどの電圧値
ＧＮＤ      共通電源（グランド）
ＩＮＶ１、ＩＮＶ２、ＩＮＶＡ      インバータ回路
Ｐ１、Ｐ２、ＰＡ、ＰＢ、ＰＣ、ＰＤ    ｐチャネル型トランジスタ
Ｎ１、Ｎ２、ＮＡ、ＮＢ    ｎチャネル型トランジスタ
ＮＣ、ＮＤ    ｎチャネル型充電トランジスタ
ＰＥ、ＰＦ    ｐチャネル型充電トランジスタ
ＬＳ    レベルシフタ部
ＩＮＰ、ＩＮＢ    レベルシフタ部への入力端子
ＯＵＴ、ＯＵＴＢ    ラッチ回路の節点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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