(57)【要約】【課題】特別な回路を付加することなく、主増幅器で発生する歪を効果的に打ち消すと共に、温度特性に対しても効果的な補償を行なうことにより、ＨＩＣ化が可能な高利得、低歪の半導体増幅器を提供する。【解決手段】多段に配された複数の増幅デバイスで構成される増幅器であって、初段増幅デバイス（ＳＶ）の動作点を初段増幅デバイスが規定する所定電流値の３％〜１０％の範囲に設定し、信号が出力される最終段増幅デバイス（ＳＮ）の動作点を、前記最終段増幅デバイスが規定する所定電流値の４０％〜６０％の範囲に設定する。各増幅段の増幅デバイスの動作点を適正に設定することにより、その後段の増幅段で発生する歪を打ち消すようにする。【選択図】        図１
2004228661.tif 000002
【特許請求の範囲】
【請求項１】
多段に配された複数の増幅デバイスで構成される半導体増幅器であって、初段増幅デバイスの動作点を前記初段増幅デバイスが規定する所定電流値の３％〜１０％の範囲に設定し、信号が出力される最終段増幅デバイスの動作点を、前記最終段増幅デバイスが規定する所定電流値の４０％〜６０％の範囲に設定したことを特徴とする半導体増幅器。
【請求項２】
前記増幅デバイスが電界効果トランジスタであり、前記所定電流値が前記電界効果トランジスタのゲート−ソース間を短絡したときにドレイン端子に流れる電流値であることを特徴とする請求項１の半導体増幅器。
【請求項３】
前記電界効果トランジスタは、パルスドープ型トランジスタであることを特徴とする請求項２に記載の半導体増幅器。
【請求項４】
前記電界効果トランジスタのゲートバイアス回路は、温度補償されていることを特徴とする請求項２又は３に記載の半導体増幅器。
【請求項５】
前記最終段増幅素子は、同じ仕様の電界効果トランジスを複数並列に接続したものであることを特徴とする請求項１に記載の半導体増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＨＳ、携帯電話の基地局等のマイクロ波帯の通信分野で用いられる半導体増幅器に関するものである。
【０００２】
【従来の技術】
携帯電話、ＰＨＳ（Ｐｅｒｓｏｎａｌ  Ｈａｎｄｙ−ｐｈｏｎｅ  Ｓｙｓｔｅｍ）が普及しているが、例えば、ＰＨＳシステムでは、１．９ＧＨｚを中心に０．３ＭＨｚ（３００ｋＨｚ）のスパンでキャリア周波数が設定される。ここで、ソフトウエア的に３００ｋＨｚ離間したキャリアは同時に使わない設定がなされるので、問題とされるのは次の隣接キャリアである０．６ＭＨｚ（６００ｋＨｚ）離間したものとなる。
【０００３】
使用キャリアに対して、ＰＨＳ特有の方式で１９２ｋＨｚの信号波で変調がかけられると、そのキャリアのスペクトル幅は１９２ｋＨｚに広がる（換言すると、キャリアに対し１９２ｋＨｚの変調がかけられて出力される）。ここで使用キャリアに対し、同時に使用される隣接キャリアとの峻別度が悪くなると、雑音、混信の増加につながり好ましくない。
【０００４】
互いに隣接し変調された２つのキャリアが増幅器に同時に入力された際に、キャリアのスペクトル幅が広がる。すなわち、キャリア周波数ｆ１に対してΔＨｚの変調がかかったとすると、３次の混変調歪は、２ｆ１±ｆ２（＝ｆ１＋Δ）〜ｆ１±Δとなり、５次の混変調歪は、３ｆ１±２ｆ２（＝ｆ１＋Δ）〜ｆ１±２Δとなり、７次は、４ｆ１±３ｆ２（＝ｆ１＋Δ）〜ｆ１±３Δとなる。これらの式中でｆ１とｆ２を入れ替えた場合も同様である。
【０００５】
これをスペクトラム（例えば、３９ｄＢｍの出力時）で描いてみると、図７のようになる。すなわち、図７のスペクトラムのセンター部分を１９２ｋＨｚ変調のキャリアとすると、その両側に３次高調波による混変調歪ＩＭ３、５次高調波による混変調歪ＩＭ５、７次高調波による混変調歪ＩＭ７、９次高調波による混変調歪ＩＭ９が順次発生する。なお、このスペクトラムでは、１キャリアに対し１９２ｋＨｚの変調をかけることに代えて、１９２ｋＨｚ離れた二つのキャリアを同時に増幅器に入力することで、擬似的に１９２ｋＨｚの変調状態を作り出して測定した結果を示している。
【０００６】
ＰＨＳのようなデジタル変調方式を採用したシステムでは、送信側増幅器の線形性の評価パラメータとして、隣接チャネル漏洩電力比（Ａｄｊａｃｅｎｔ  ｃｈａｎｎｅｌ  Ｌｅａｋａｇｅ  Ｐｏｗｅｒ  Ｒａｔｉｏ；ＡＣＬＲ）が採用されている。一般に、電波法設備規則にて、基本波に近いチャネルに対する漏洩電力が厳しく規定されており、ＰＨＳの場合も最隣接チャネルである０．６ＭＨｚ離調での規格が最も厳しく規定されている。上述したように変調信号Δを１９２ｋＨｚとすると、０．６ＭＨｚ隔てた隣接のキャリア領域に現れる歪成分は、５次あるいは７次の混変調歪成分で、主な雑音、混信の発生原因となる。
【０００７】
図７のセンタキャリア部分から０．６ＭＨｚ離間した位置でのＡＣＬＲは、ＰＨＳプロトコルにおいては、最低−５５ｄＢｃが要求され、高度な応用に対しては−６９ｄＢｃ（キャリアのパワーに対して−６９ｄＢ［キャリア強度に対して約１２５万分の一の強度を意味する］）以下にすることが求められている。全入力範囲に亘って完全に線形性を示す増幅器であれば、混変調歪は発生しないが、実際の増幅器は何某かの非線形性を伴う。特にその出力が大きくなってくると、増幅器は必ず非線形性を示し歪が増加する。この歪の増加を抑制するためには、図８に示すように、増幅器の線形動作領域を拡大することが必要であり、その端的な例としては、供給電圧を増加させ増幅器の消費電流を増加させればよい。
【０００８】
しかしながら、供給電圧を大きくし電流を増加させた場合には、当然のことながら発熱も増大する。デバイスの放熱を効果的に行なっていない場合には、接合温度（Ｊｕｎｃｔｉｏｎ  Ｔｅｍｐｅｒａｔｕｒｅ）が安全規格を越えると、デバイス破壊につながる。図８は、最高接合温度として、１２５℃、この時のケース温度８５℃をその安全規格として示してある。なお、放熱対策が効果的になされている場合には、ケース温度８５℃であったとしても、接合温度を１２５℃以下にすることも可能である。しかし、ケース温度８５℃で、接合温度１２５℃を上限として、温度上昇４０℃以上を有する状態での使用が一般的である。
【０００９】
また、図８からも明らかなように、供給電圧を小さくして電流値を絞った場合は高出力を得ることができず、隣接キャリア（０．６ＭＨｚ）でのＡＣＬＲを規定値−６９ｄＢｃ以下に保つことも不可能となる。このような場合は、増幅デバイスに電界効果トランジスタ（ＦＥＴ）を用い、複数のＦＥＴを多段に配置して高出力を得ている（例えば、特許文献１参照）。なお、最終段での増幅には、複数のＦＥＴを並列接続して高出力とすることも知られている。また、前記特許文献１では、増幅デバイスのＦＥＴとして、ドレイン電流がゲート電圧に比例（通常は、ドレイン電流はゲート電圧の２乗の特性を示す）するパルスドープ型のＦＥＴを用いることにより、入力信号と出力信号との間の直線性を精度よく保ちながら、少ない消費電力で高出力信号を得ることも開示されている。
【００１０】
上述したような歪を低下させる方法の１つとして、増幅器で発生する歪とは逆位相の歪を増幅器の入力に重畳して、歪を相殺するプリディストーションと呼ばれる方法が知られている（例えば、特許文献２参照）。この方法は、入力信号を２分し、その一方は非線形特性を有する（歪を発生する）増幅器で増幅し、他方は当該増幅器に対し１８０°の位相差を発生させるような遅延素子を通過させる方法である。両方の出力信号を合算することにより、当該増幅器で発生した歪のみの信号を生成する。この歪のみの信号に対し、その振幅、位相を調整した上で入力信号に重畳させる。ここで、前記の歪のみの信号の振幅、位相は、このプリディストーション回路の後段に接続される主増幅器で発生する歪を打ち消すような振幅、位相に調整される。
【００１１】
【特許文献１】
特開平６−３２６５３０号公報
【特許文献２】
特開平６−１５２２７９号公報
【００１２】
【発明が解決しようとする課題】
特許文献２で開示されているようなプリディストーション回路を設けることにより、主増幅器で発生する歪を効果的に打ち消すことが可能となる。しかしながら、このようなプリディストーション回路を設けることは、新たな回路素子、回路ブロックが多数必要となり、必然的に回路規模が大きくなってしまう。集積回路を用いたとしても、振幅、位相の調整が必要であるため、全ての回路素子をインプロセスで作製することはできない。集積回路外部に調整用の半固定抵抗、トリマーコンデンサ等を必要とし、回路が大型化或いは部品点数が増える等の問題があり、ＨＩＣ化するのが難しくなる。
【００１３】
本発明は、上述した実情に鑑みてなされたもので、プリディストーション回路のような特別な回路を付加することなく、主増幅器で発生する歪を効果的に打ち消すと共に、温度特性に対しても効果的な補償を行なうことにより、ＨＩＣ化が可能な高利得、低歪の半導体増幅器の提供を課題とする。
【００１４】
【課題を解決するための手段】
本発明による半導体増幅器は、多段に配された複数の増幅デバイスで構成される増幅器であって、初段増幅デバイスの動作点を初段増幅デバイスが規定する所定電流値の３％〜１０％の範囲に設定し、信号が出力される最終段増幅デバイスの動作点を、前記最終段増幅デバイスが規定する所定電流値の４０％〜６０％の範囲に設定する。各増幅段の増幅デバイスの動作点を適正に設定することにより、その後段の増幅段で発生する歪を打ち消すようにする。
【００１５】
また、本発明による半導体増幅器では、増幅デバイスに電界効果トランジスタ（ＦＥＴ）を用い、当該ＦＥＴが規定する所定電流値（Ｉｄｓ０）を、ＦＥＴのゲート−ソース間を短絡したときの（すなわち、ＦＥＴのゲートをゼロバイアスに設定したとき）ドレイン端子に流れる電流値とする。また、ＦＥＴには、パルスドープ型のＦＥＴを用い、入力信号と出力信号との間の直線性を精度よく保ちながら、少ない消費電力で高出力信号を得るようにする。さらに、最終段には同じ仕様の複数のＦＥＴを並列接続し、高出力が得られるようにする。
【００１６】
また、本発明では、初段のＦＥＴのゲートバイアス回路を温度補償することにより、周囲温度の変化によるドレイン電流の変動を抑え、初段のＦＥＴによる歪発生を適正に維持し、後段のＦＥＴによる歪発生を相殺できるようにしている。
【００１７】
【発明の実施の形態】
本発明の実施の形態を図により説明する。図１は、３段の増幅デバイスを用いた半導体増幅器の概略を示す図、図２（Ａ）〜図２（Ｃ）は増幅デバイスのＩｄｓ（ドレイン電流）−Ｖｇｓ（ゲートバイアス電圧）特性で各増幅段の動作点を示す図、図３は温度補償を説明する図、図４及び図５は本発明による増幅器の全回路を示す図、図６は初段ＦＥＴのドレイン電流と０．６ＭＨｚ離れた帯域での最終出力段のＡＣＬＲを観測した図である。
【００１８】
本発明は、多段に配された複数の増幅デバイスで構成される増幅器において、前段の増幅デバイスの動作点を、後段の増幅デバイスで発生する歪を打ち消すような動作点に設定することを特徴とする。具体的には、例えば、図１に示すように、初段ＦＥＴを（ＳＶ）、第２段ＦＥＴを（ＳＸ）、最終段ＦＥＴを（ＳＮ）として３段の増幅デバイスを用いた半導体増幅器の例で説明する。
【００１９】
増幅器を構成する増幅デバイスに電界効果トランジスタ（ＦＥＴ）を用い、ＦＥＴ１段当たりの増幅度が１０ｄＢの増幅回路を３段直列接続し、全利得３０ｄＢの増幅器を想定し、最終段（３段目）は２つのＦＥＴを並列に接続したものとする。また、各ＦＥＴのゲート幅は、それぞれ３ｍｍ、１０ｍｍ、２８ｍｍ×２のパルスドープ構造の活性層を有するＦＥＴを用いたものである。なお、パルスドープ構造のＦＥＴについては、例えば、前記特許文献１に開示された構成のものを用いることができる。
【００２０】
ＦＥＴのゲートバイアス（Ｖｇｓ）を変えながら、縦軸にＦＥＴのＩｄｓ（ドレイン電流）をとり、横軸にＶｄｓ（ドレイン−ソース間電圧）をとると、Ｉｄｓ−Ｖｇｓの静特性が得られる。この静特性から一定のＶｄｓ下における、ゲートバイアスＶｇｓとドレイン電流Ｉｄｓの関係をプロットすると、図２に示すようなＩｄｓ−Ｖｇｓ特性が得られる。このＩｄｓ−Ｖｇｓ特性は、広い範囲で直線性を示すほど歪特性に優れたＦＥＴであり、これは、∂Ｉｄｓ／∂Ｖｇｓ特性が平坦であることを意味する。
【００２１】
ゲートバイアスＶｇｓがＦＥＴ閾電圧Ｖｔｈに近い、いわゆるゲートバイアスが深い領域（ドレイン電流が小さい領域）においても、活性層は完全にピンチオフせず、わずかに電流が流れる。また、ゲートバイアスＶｇｓを大きくしていくと、ＦＥＴの寄生抵抗（ドレイン、ソース電極下領域の抵抗〔ｎ＋領域という〕や、ソース、ドレイン電極とｎ＋領域との接触抵抗等）等が作用して、活性層を流れる電流は頭打ちになってくる。
【００２２】
増幅デバイスをＦＥＴで構成し、ＦＥＴのゲート−ソース間を短絡したときの（すなわち、ＦＥＴのゲートバイアスをゼロバイアスＶｇｓ＝０に設定したとき）ドレイン端子に流れる電流を（Ｉｄｓ０）とする。本発明において、例えば、増幅器を３段のＦＥＴで構成した場合、その初段ＦＥＴ（ＳＶ）の動作点を、図２（Ａ）に示すように、ゼロバイアス時のドレイン電流（Ｉｄｓ０）の３％〜１０％の範囲に設定する。中段ＦＥＴ（ＳＸ）の動作点は、図２（Ｂ）に示すように、ゼロバイアス時のドレイン電流（Ｉｄｓ０）の１５％〜３０％の範囲に設定し、最終段ＦＥＴ（ＳＮ）の動作点は、図２（Ｃ）に示すようにゼロバイアス時のドレイン電流（Ｉｄｓ０）の４０〜６０％としている。
【００２３】
初段ＦＥＴ（ＳＶ）の動作点は、ドレイン電流（Ｉｄｓ０）の３％〜１０％の範囲に設定すると、Ｉｄｓ−Ｖｇｓ特性の直線部分の下方に示すＸ位置となり、その動作点の近傍においては、∂Ｉｄｓ／∂Ｖｇｓが正（下に凸）となる。中段ＦＥＴ（ＳＸ）の動作点は、ドレイン電流（Ｉｄｓ０）の１５％〜３０％の範囲に設定すると、Ｉｄｓ−Ｖｇｓ特性の直線部分のＹで示す位置となり、その動作点の近傍に、∂Ｉｄｓ／∂Ｖｇｓの偏曲点がある。最終段ＦＥＴ（ＳＮ）の動作点は、ドレイン電流（Ｉｄｓ０）の４０〜６０％と大きくするに従い、Ｉｄｓ−Ｖｇｓ特性の直線部分の上方Ｚで示す位置となり、∂Ｉｄｓ／∂Ｖｇｓが負（上に凸）となる。
【００２４】
すなわち、中段ＦＥＴ（ＳＸ）を挟んで、初段ＦＥＴ（ＳＶ）と最終段ＦＥＴ（ＳＮ）で発生する歪が反対方向であるため、最終段では歪が互いに相殺された状態で出力される。なお、全段を中段のドレイン電流（Ｉｄｓ０）の１５〜３０％に動作点をおくことにより、同様の効果が期待できるが、最終段での出力が得られなくなり実際的ではない。出力確保と歪低減の両立を図るためには、最終段で出力を確保し、初段で歪を相殺させるという使い方が好ましい。
【００２５】
さらに、上記の動作点Ｘは、ＦＥＴ及びこのＦＥＴに与えるバイアス回路の温度特性の影響を直接的に受けるため、本発明においては、ＦＥＴの温度特性を相殺するような温度特性を有するゲートバイアス回路を設けている。ＦＥＴのドレイン電流は、その飽和領域では以下の式で表される。
Ｉｄｓ＝Ｇｍ・（Ｖｇｓ−Ｖｔｈ）ｎ
【００２６】
ここで、Ｉｄｓはドレイン電流、Ｇｍは相互コンダクタンスであり（∂Ｉｄｓ／∂Ｖｇｓ）の次元をもつものである。Ｖｇｓはゲート−ソース間に印加されるバイアス電圧、ＶｔｈはＦＥＴの閾電圧である。ｎはＦＥＴの動作層の構造に依存する値であり、一般的には１〜２の範囲である。この式より、ドレイン電流Ｉｄｓの温度特性は、相互コンダクタンスＧｍ及びＶｔｈ温度特性で決定される。前者は負の係数、後者も負の係数を有する。すなわち、温度が上昇すると、Ｇｍは小さくなりＶｔｈは深く（マイナス方向に移動）なる。前者はドレイン電流Ｉｄｓが小さくなる方向に、後者は逆に大きくなる方向に作用するので、両者の温度係数が相殺される場合もある。しかし、一般的なＦＥＴでは、後者の効果の方がｎ乗されるため大きくなる。
【００２７】
本発明では、図３に示すように、この閾電圧Ｖｔｈの温度特性を補償するバイアス回路を設ける。その具体的構成は、負電源（−Ｖｇ）を抵抗Ｒａ、Ｒｂで分割して初段ＦＥＴ（ＳＶ）のゲートにバイアス電圧を印加する回路において、ゲートと接地との間に、室温〜１００℃の範囲で正の温度係数を有する感温抵抗Ｒｓを接続する。このとき、感温抵抗Ｒｓの温度係数は、＋１０００ｐｐｍ／℃程度とするのが好ましい。
【００２８】
なお、感温抵抗として負の温度係数を有するサーミスタが知られているが、サーミスタの場合にはその温度係数の値が、温度変化とともにダイナミック（ほぼ指数関数的）に変化するため、変化の幅が大き過ぎ、ＦＥＴのバイアス回路に用いることは好ましくない。感温抵抗には、室温から１００℃程度の範囲までは、ほぼ一定の正の温度係数を持つものが好ましい。
【００２９】
図４及び図５により、本発明による半導体増幅器の具体例を説明する。増幅デバイスをＦＥＴとして、初段ＦＥＴを（ＳＶ）、第２段ＦＥＴを（ＳＸ）、最終段ＦＥＴを（ＳＮ）で示し、３段に配した増幅器の構成を用いて説明する。図４において、入力信号はＲＦ−ＩＮで与えられる。Ｒ１〜Ｒ３からなるπ型回路および、Ｌ１、Ｚ１のスタブ回路により入力インピーダンスの整合が行われた後、初段ＦＥＴ（ＳＶ）にて増幅が行われる。ＳＶのゲートバイアスはＶｇ２端子から供給され、Ｒ８〜Ｒ１０のゲートバイアス回路により分圧されてゲートに印加される。ここで、Ｒ９を半固定にすることにより、初期状態でのバイアス電圧が調整され、並列接続された感温抵抗Ｒ６及びＲ７によりその温度特性が調整される。
【００３０】
本発明においては、上記のバイアス回路により初段ＦＥＴ（ＳＶ）の動作点を、ゲート−ソース間を短絡した状態（ゲートバイアスＶｇｓ＝０）において、すなわち、Ｉｄｓ０＝Ｇｍ・Ｖｔｈｎで表される値に対し、その３％〜１０％の範囲に設定する。一般にＦＥＴのＩｄｓ−Ｖｇｓ特性は図２（Ａ）〜図２（Ｃ）の如くなる。すなわち、測定された電流Ｉｄｓのｎ乗根をゲートバイアスに対してプロットすると、その特性には直線部分が存在することになり、その直線部分をＩｄｓ＝０に延長した時のＶｇｓの値が閾電圧Ｖｔｈとなる。
【００３１】
増幅回路に用いられるＦＥＴの活性層が、パルスドープ構造である場合（以下パルスドープＦＥＴ）は、ｎ＝１であることが理論上及び経験上認められており、Ｖｇｓに対してＩｄｓそのものをプロットした時に直線部分が得られる。その一方、ドナー不純物をイオン注入法により半導体基板中に注入して活性層としたＦＥＴはｎ＝２となることが知られている。この場合には√ＩｄｓをＶｇｓに対してプロットすると、直線部分が得られ、その外挿点が閾電圧Ｖｔｈを与えることとなる。
【００３２】
図４の回路構成で、本発明では初段ＦＥＴ（ＳＶ）の動作点は、図２（Ａ）のＩｄｓ−Ｖｇｓ特性において、Ｉｄｓ０の３％〜１０％に設定されている。この場合、図２（Ａ）からも明らかなように、動作点は、Ｉｄｓ−Ｖｇｓ特性の直線部分から外れた領域にあり、増幅に際しては線形特性を示す領域から外れることになる。すなわち、意識的に歪を発生させていることになり、この歪は、後段のＦＥＴ（ＳＸ）或いはＦＥＴ（ＳＮ）で発生する歪を補償することになる。
【００３３】
初段ＦＥＴ（ＳＶ）は、そのドレインとゲート間に、Ｃ４とＲ４からなる帰還回路が設けられていて、その時定数は約５．５ＧＨｚとなるように設定され、この周波数以上で負帰還が行われる。この周波数以下では、実質的にＣ４のインピーダンスが大きくなって負帰還は生じなくなる。この初段ＦＥＴ（ＳＶ）の利得は、ＰＨＳ帯域（１．９ＧＨｚ中心）では、約１０ｄＢになるように設定されている。
【００３４】
初段ＦＥＴ（ＳＶ）と中段ＦＥＴ（ＳＸ）との間には、段間インピーダンス整合回路Ｃ８〜Ｃ１０が設けられている。Ｃ８をトリマーコンデンサとすることにより、段間のインピーダンスを調整し、増幅器全体の周波数特性を調整することが可能となる。中段ＦＥＴ（ＳＸ）と最終段ＦＥＴ（ＳＮ）との間の段間インピーダンス整合回路Ｃ１７〜Ｃ１９においても、Ｃ１７をトリマーコンデンサとして段間のインピーダンスを調整可能としている。初段と中段の段間では信号経路に直接的にトリマーコンデンサＣ８を設け、中段と終段の段間では信号経路と接地との間にトリマーコンデンサＣ１７を設け、両者を適宜調整することにより、２．０ＧＨｚのＰＨＳ基準帯域内で高域が持ち上がる特性にも、低域が持ち上がる特性にも調整できることとなる。
【００３５】
中段ＦＥＴ（ＳＸ）のゲートバイアスは、初段と同様に端子Ｖｇ２からＲ１１〜Ｒ１４の抵抗分割回路を経て供給される。Ｒ１４を半固定抵抗とすることにより、同一の端子Ｖｇ２からの供給を可能にしている。このゲートバイアス回路には、初段で使用された感温抵抗は接続されていない。また、中段ＦＥＴ（ＳＸ）の動作点は、大よそＩｄｓ０の１５％〜３０％の範囲に設定される。この動作点は、図２（Ｂ）に示すように、Ｉｄｓ−Ｖｇｓ特性の直線領域内に設定されるため、この中段ＦＥＴ（ＳＸ）で発生する歪は、意識的に動作点をずらせた初段ＦＥＴ（ＳＶ）に比較して格段に小さいものとなる。
【００３６】
この中段ＦＥＴ（ＳＸ）にも、そのドレイン−ゲート間にＣ１４とＲ１５からなる帰還回路が設けられていて、その時定数が約２５ＭＨｚに設定されている。このため、ＰＨＳ帯域内では一様に帰還作用が働き、その時の利得は１０ｄＢに設定されている。なお、利得はＦＥＴの外部付加回路のみならず、その動作点等により決定されるので、初段ＦＥＴ（ＳＸ）と動作点を異にしているために、帰還回路の時定数が異なっていても、ほぼ同じ利得を示すこととなる。
【００３７】
中段ＦＥＴ（ＳＸ）により増幅された信号は、中段と終段の段間インピーダンス整合回路Ｃ１７〜Ｃ１９を経て、図５に示すように、スタブ回路Ｚ３、Ｚ４、Ｒ１６により二分され、最終段ＦＥＴの２つの（ＳＮ）に入力される。両ＳＮのゲートに接続されるＣ２２〜Ｃ２４，Ｃ２５〜Ｃ２７も段間のインピーダンス整合回路である。各ＦＥＴにつきコンデンサが３個ずつ接続されるが、これは意識的に設けたもので、コンデンサの種類を異ならせ、寄生素子（インダクタンス等）の影響を考慮したものである。
【００３８】
最終段ＦＥＴ（ＳＮ）のドレイン−ゲート間のそれぞれに、Ｒ１７，Ｃ２８及びＲ１８，Ｃ２９からなる帰還回路が設けられる。最終段ＦＥＴ（ＳＮ）からの出力は出力インピーダンス整合回路Ｃ３４〜４８、Ｚ５〜Ｚ６により整合され、２つの（ＳＮ）からの出力をＲ２７，Ｚ７，Ｚ８で合算して出力される。
【００３９】
最終段ＦＥＴ（ＳＮ）のゲートバイアスは、Ｖｇ３端子より供給され、それぞれＲ１９〜Ｒ２５の分圧によりにバイアス点が決定される。最適バイアス点は、Ｒ２５の半固定抵抗を調整することにより設定される。本発明では、最終段ＦＥＴ（ＳＮ）の動作点は、Ｉｄｓ０の４０％〜６０％の範囲に設定される。図２（Ｃ）に示すように、Ｉｄｓ−Ｖｇｓ特性の直線領域の上方側に設定され、初段ＦＥＴ（ＳＶ）の動作点と異なる動作点にバイアスされる。この結果、両者の歪が相殺されることとなる。
【００４０】
図６はその様子を示すもので、周波数帯域１．９ＧＨｚ、キャリアから０．６ＭＨｚ離れた周波数における最終出力段の残留パワー（図７参照）を、初段ＦＥＴ（ＳＶ）のドレイン電流を変化させて観測したものである。なお、最終段の出力Ｐｏｕｔを３９ｄＢｍ、中段ＦＥＴ（ＳＸ）のドレイン電流Ｉｄ２を４００ｍＡ、最終段ＦＥＴ（ＳＮ）のドレイン電流Ｉｄ３を３０００ｍＡとした。初段ＦＥＴ（ＳＶ）のドレイン電流を変化させるには、初段ＦＥＴ（ＳＶ）のゲートバイアスを変えることにより行なう。
【００４１】
この図６によれば、隣接チャネル漏洩電力（ＡＣＬＲ）は、最初は−６５ｄＢｃ以上あったものが、ドレイン電流を増加させるに従い急激に減少し、ドレイン電流８０ｍＡ以下の規定値で、−６９ｄＢｃ以下に保つことができる。特に、ドレイン電流２０ｍＡでは、この値が−７５ｄＢｃ近くにもなる。このドレイン電流の範囲１９ｍＡ〜８０ｍＡが、初段ＦＥＴ（ＳＶ）のＩｄｓ０値の３％〜１０％に相当するものである。
【００４２】
以上のように、初段ＦＥＴ（ＳＶ）で発生する歪と最終段ＦＥＴ（ＳＮ）で発生する歪とを相殺させることにより、増幅器全体として０．６ＭＨｚ離間した周波数での隣接チャネル漏洩電力ＡＬＣＲを、規定値である−６９ｄＢｃ以下に保つことが可能となる。さらに、初段ＦＥＴ（ＳＶ）のドレイン電流を絞る（Ｉｄｓ０の小さい動作点で動作させる）ことにより、この初段で消費される電力分を最終段ＦＥＴ（ＳＮ）に充当できるため、増幅器全体の消費電力（電流）を増加させることなく、５次、７次の歪を低減することが可能となる。
【００４３】
以上の説明においては、３段の増幅器を用い、初段と終段で発生する歪を相殺する例について説明したが、本発明の効果は３段の増幅デバイスに限定されるものではない。２段、或いは４段以上の増幅デバイスを用いた場合ににおいても、同様な効果を生ぜしめることが可能である。さらに、最終段を並列ＦＥＴとした例で説明したが、並列ＦＥＴは単に出力を増大させるためのもので、単一のＦＥＴを用いる構成、又は３つ以上の並列ＦＥＴを用いる構成であってもよい。
【００４４】
また、ＦＥＴ、それもパルスドープＦＥＴの場合について説明したが、初段ＦＥＴにドレイン電流を絞った動作点を与え、発生する歪を次段、もしくは最終段で発生する歪と相殺させる構成は、このデバイスに限定されるものではない。特に、初段増幅デバイスの動作点をＩｄｓ０の３％〜１０％の範囲は、ＦＥＴに限らずＨＥＭＴ等においても同様の歪特性を有する故に、これらのデバイスに適用することも可能である。
【００４５】
さらに、上述の構成は、ＦＥＴ、ＨＥＭＴ等の電圧制御素子に限らず、バイポーラトランジスタ等の電流制御素子を用いた増幅器においても適用することができる。すなわち、バイポーラトランジスタのＩｂ（ベース電流）を絞った領域においては、Ｉｃ（コレクタ電流）、−Ｖｃｅ（コレクタ−エミッタ電圧）は同様の特性を有する。したがって、Ｉｄｓ０に代えて、例えば、Ｉｃｒ（ベース−エミッタ間に抵抗を接続したときのコレクタ電流）の３％〜１０％の値で動作点を設定することにより、同様に歪の低減を行なうことができる。
【００４６】
【発明の効果】
上述したように、本発明によれば、特別な回路を付加することなく、主増幅器で発生する歪を効果的に打ち消し、また、温度特性に対しても効果的な補償を行なうことができ、高利得、低歪の半導体増幅器を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の概略を説明する３段増幅器の例を示す図である。
【図２】本発明の動作点について説明する図である。
【図３】本発明における温度補償を説明する図である。
【図４】本発明による半導体増幅器の具体例の前半部を示す図である。
【図５】本発明による半導体増幅器の具体例の後半部を示す図である。
【図６】本発明による最終出力段のＡＣＬＲと初段ＦＥＴ（ＳＶ）のドレイン電流の関係を示す図である。
【図７】ＰＨＳ変調出力のスペクトラムを示す図である。
【図８】最終段ＦＥＴ単体のＡＣＬＲ特性を示す図である。
【符号の説明】
ＳＶ…初段ＦＥＴ、ＳＸ…中段ＦＥＴ、ＳＮ…最終段ＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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