(57)【要約】【課題】作業効率を低下させずに化合物半導体基板へのダメージを防止する。【解決手段】化合物半導体基板上に異方性エッチングにより加工された酸化シリコン膜又はシリコン膜の何れか一方の膜を有する半導体装置において、前記酸化シリコン膜又はシリコン膜の何れか一方の膜の下に他方の膜を配置し、この他方の膜が前記異方性エッチングのエッチングストッパとなっている。また、化合物半導体基板上の酸化シリコン膜又はシリコン膜の何れか一方の膜に異方性エッチングを行なう半導体装置の製造方法において、前記酸化シリコン膜又はシリコン膜の何れか一方の膜の下に他方の膜を配置し、この他方の膜をエッチングストッパとして前記一方の膜の異方性エッチングを行なう。上述した本発明によれば、化合物半導体装置の異方性エッチングに対するエッチストッパを形成することができるので、化合物半導体基板へのダメージを防止することが可能となる。【選択図】        図７
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【特許請求の範囲】
【請求項１】
化合物半導体基板上に異方性エッチングにより加工された酸化シリコン膜又はシリコン膜の何れか一方の膜を有する半導体装置において、
前記酸化シリコン膜又はシリコン膜の何れか一方の膜の下に他方の膜を配置し、この他方の膜が前記異方性エッチングのエッチングストッパとなっていることを特徴とする半導体装置。
【請求項２】
化合物半導体基板上の酸化シリコン膜又はシリコン膜の何れか一方の膜に異方性エッチングを行なう半導体装置の製造方法において、
前記酸化シリコン膜又はシリコン膜の何れか一方の膜の下に他方の膜を配置し、この他方の膜をエッチングストッパとして前記一方の膜の異方性エッチングを行なうことを特徴とする半導体装置の製造方法。
【請求項３】
前記エッチングストッパとなる他方の膜がアモルファスであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記異方性エッチングがリセスゲートの加工に用いられることを特徴とする請求項２又は請求項３に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、異方性エッチングを行なう化合物半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
マイクロ波等の高周波帯における通信用増幅器等には、シリコンよりも低消費電力で高速動作が可能であるという利点から、ガリウムヒ素（ＧａＡｓ）或いはインジウムリン（ＩｎＰ）等の化合物半導体が用いられており、より高速な回路動作を得るために用いられるＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）としてＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）がある。このＨＥＭＴでは、電子が移動するチャネル層と電子を供給する供給層とをヘテロ接合で分離して、ドナー不純物による電子の散乱を減少されることによって、電子移動度を増大させ高速動作を可能とするものである。
【０００３】
ＨＥＭＴでは、所望のしきい値を確保した状態でより低抵抗化を図るためにリセスゲート構造が採用されている。リセスゲート構造の形成について、図１乃至図６を用いて説明する。
【０００４】
先ず、ＧａＡｓからなる化合物半導体基体１には、エピタキシャル成長により、ＡｌＧａＡｓのバッファ層２、ノンドープＧａＡｓのチャネル層３ａ及びＡｌＧａＡｓの電子供給層３ｂを順次積層形成した活性層３が形成されている。電子供給層３ｂでは、一部にｎ型の不純物が導入された領域を薄く２次元的に形成することにより、ゲートリークが減少しゲート耐圧を向上させることができる。活性層３の上にはＧａＡｓのカバー層４ａ、ＡｌＧａＡｓのストッパ層４ｂ、ＧａＡｓのキャップ層４ｃを順次積層形成した中間層４が形成され、中間層４が酸化シリコンの層間絶縁膜５によって覆われている。
【０００５】
リセスゲート構造では、先ず図１に示すように、層間絶縁膜５上に堆積させたホトレジストをホトリソグラフィによって加工したレジストマスク６を形成し、このレジストマスク６を用いたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により異方性のエッチングを行なって層間絶縁膜５を除去し溝状に開口を設け、中間層４を部分的に露出させる。
【０００６】
次に、レジストマスク６を除去した後に、図２に示すように、全面にＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜７を堆積させ、ＰＳＧ膜７上にレジストマスク８を形成し、このレジストマスク８を用いたＲＩＥによるエッチングによって、図３に示すように、層間絶縁膜５の側面に側壁７´を形成する。
【０００７】
次に、図４に示すように、側壁７´をマスクとしてプラズマエッチングによる等方性のエッチングを行なって中間層４のキャップ層４ｃを除去し、図５に示すように、レジストマスク８を除去した後に、側壁７´をマスクとしてクエン酸等を用いたウエットエッチングによる等方性のエッチングを行なって中間層４のカバー層４ａ及びストッパ層４ｂを除去し、活性層３を部分的に露出させる。このエッチングでは、等方性のエッチングを行なうことにより、横方向のエッチングが進行し層間絶縁膜５下の中間層４が除去されて空洞が形成される。
【０００８】
次に、図６に示すように、スパッタ或いは蒸着によりゲート金属電極９を形成する。このゲート電極９は活性層３とショットキー接合となるが、前記空洞によって中間層とは接触しない構造となっている。
【０００９】
このリセスゲートを形成するためのエッチングでは、異方性エッチングが用いられており、この異方性エッチングによって半導体基板の活性層３にダメージを与えてしまう。シリコンの場合であれば高温アニールによってダメージを回復させることが可能であるが、化合物半導体ではヘテロ接合を用いているため、５００℃以上の高温の熱処理が適用できない。このため、化合物半導体では高温アニールによって半導体基板のダメージを回復することができず、このダメージによって抵抗値が増加する等の特性劣化の問題が残ってしまう。
【００１０】
【特許文献１】
特開平５−１３４５９号公報
【特許文献２】
特開平７−１３５２２１号公報
【００１１】
このため、前記特許文献１には、側壁形成のためのスパッタエッチングをなくすためにダミーゲートを形成する技術が記載され、特許文献２には、ゲート電極を形成した後に能動層を形成する技術が記載されている。
【００１２】
【発明が解決しようとする課題】
シリコン基板の半導体装置では酸化シリコン膜のエッチングストッパとして窒化シリコン膜を用いるのが一般的であるが、窒化シリコン膜は化合物半導体との密着性が低いため、膜が剥離するおそれがあるため使用することが難しい。
【００１３】
このため、ダメージを低減するために現状では、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）エッチングを使用する、或いはＲＦ出力を低下させる等の低ダメージ条件でエッチングを行なっているが、作業効率が低下する等の問題がある。
【００１４】
本発明の課題は、これらの問題点を解決し、作業効率を低下させずに化合物半導体基板へのダメージを防止することが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
化合物半導体基板上に異方性エッチングにより加工された酸化シリコン膜又はシリコン膜の何れか一方の膜を有する半導体装置において、前記酸化シリコン膜又はシリコン膜の何れか一方の膜の下に他方の膜を配置し、この他方の膜が前記異方性エッチングのエッチングストッパとなっている。
【００１６】
また、化合物半導体基板上の酸化シリコン膜又はシリコン膜の何れか一方の膜に異方性エッチングを行なう半導体装置の製造方法において、前記酸化シリコン膜又はシリコン膜の何れか一方の膜の下に他方の膜を配置し、この他方の膜をエッチングストッパとして前記一方の膜の異方性エッチングを行なう。
【００１７】
上述した本発明によれば、化合物半導体装置の異方性エッチングに対するエッチストッパを形成することができるので、化合物半導体基板へのダメージを防止することが可能となる。
【００１８】
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１９】
【発明の実施の形態】
（実施の形態１）
図７は、本発明の一実施の形態であるリセスゲート構造のＨＥＭＴを示す部分縦断面図である。
【００２０】
本実施の形態の半導体装置では、ＧａＡｓからなる化合物半導体基体１には、エピタキシャル成長により、ＡｌＧａＡｓのバッファ層２、ノンドープＧａＡｓのチャネル層３ａ及びＡｌＧａＡｓの電子供給層３ｂを順次積層形成した活性層３が形成されている。電子供給層３ｂでは、一部にｎ型の不純物が導入された領域を薄く２次元的に形成することにより、ゲートリークが減少しゲート耐圧を向上させることができる。活性層３の上にはＧａＡｓのカバー層４ａ、ＡｌＧａＡｓのストッパ層４ｂ、ＧａＡｓのキャップ層４ｃを順次積層形成した中間層４が形成され、中間層４が酸化シリコンの層間絶縁膜５及びＰＳＧ膜７によって覆われている。
【００２１】
本実施の形態の半導体装置では、この中間層４と層間絶縁膜５との間にノンドープシリコンのエッチングストッパ膜１０が配置されている。エッチングストッパ膜１０は異方性エッチングによるダメージが半導体基板の中間層４及び活性層３に加えられるのを防止するために設けられており、異方性エッチングの際に反応性イオンの通過を阻止するために、原子の配列がランダムになっているアモルファス状態のシリコンが最も望ましいが、多結晶シリコンであっても一定の効果は期待できる。
【００２２】
リセス構造のゲート電極９は、前記異方性エッチングによる層間絶縁膜５の開口に設けられた側壁７´に規定され、中間層４に設けられた空洞にて活性層３とショットキー接合となるが、前記空洞によって中間層４とは接触しない構造となっている。ゲート電極９の両側にはＡｌＧａＡｓのストッパ層１１ａにＧａＡｓのキャップ層１１ｂを順次積層した半導体層１１が形成され、キャップ層１１ｂの表面にソース・ドレインの電極１２がオーミック接続されている。
【００２３】
続いて、この半導体装置の製造方法について、図８乃至図１４を用いて工程毎に説明する。
先ず、ＧａＡｓからなる化合物半導体基体１には、活性層３、中間層４が形成されており、中間層４は酸化シリコンの層間絶縁膜５によって覆われているが、本実施の形態の半導体装置では、中間層４と層間絶縁膜５との間にノンドープシリコンのエッチングストッパ膜１０が配置されている。
【００２４】
リセスゲート構造の加工では、先ず図８に示すように、層間絶縁膜５上に堆積させたホトレジストをホトリソグラフィによって加工したレジストマスク６を形成し、このレジストマスク６を用いたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により異方性のエッチングを行なって層間絶縁膜５を除去し溝状に開口を設け、この際にエッチストッパ膜１０がエッチングによるダメージを防止する。
【００２５】
次に、レジストマスク６を除去した後に、図９に示すように、全面にＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜７を堆積させ、ＰＳＧ膜７上にレジストマスク８を形成し、このレジストマスク８を用いたＲＩＥによるエッチングによって、図１０に示すように、層間絶縁膜５の側面に側壁７´を形成する。この際にもエッチストッパ膜１０がエッチングによるダメージを防止する。
【００２６】
次に、側壁７´をマスクとしてプラズマエッチングによる等方性のエッチングを行なって、図１１に示すようにエッチングストッパ膜１０を開口し、図１２に示すように中間層４のキャップ層４ｃを除去し、図１３に示すように、レジストマスク８を除去した後に、側壁７´をマスクとしてクエン酸等を用いたウエットエッチングによる等方性のエッチングを行なって中間層４のカバー層４ａ及びストッパ層４ｂを除去し、活性層３を部分的に露出させる。このエッチングでは、等方性のエッチングを行なうことにより、横方向のエッチングが進行し層間絶縁膜５下の中間層４が除去されて空洞が形成される。
【００２７】
次に、図１４に示すように、スパッタ或いは蒸着により金属膜９を酸化シリコン膜１３で覆い、レジストマスク１４を用いたドライエッチングによって酸化シリコン膜１３をパターニングし、この酸化シリコン膜１３をマスクとしたイオンミリングによって前記金属膜を加工してゲート電極９を形成すると、図７に示す状態となる。また、本プロセスで側壁膜をシリコン膜にエッチストッパ膜を酸化シリコン膜またはシリコン膜／酸化シリコン膜の２層に交換しても同様の効果が得られる。
【００２８】
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００２９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、化合物半導体装置の異方性エッチングに対するエッチストッパを形成することができるという効果がある。
（２）本発明によれば、上記効果（１）により、化合物半導体基板へのダメージを防止することができるという効果がある。
（３）本発明によれば、上記効果（１）により、低ダメージ条件による作業を行なう必要がなくなるので、作業効率の低下を防止することができるという効果がある。
（４）本発明によれば、上記効果（２）により、化合物半導体装置の特性劣化を防止することができるという効果がある。
【図面の簡単な説明】
【図１】従来の半導体装置の要部を工程毎に示す部分縦断面図である。
【図２】従来の半導体装置の要部を工程毎に示す部分縦断面図である。
【図３】従来の半導体装置の要部を工程毎に示す部分縦断面図である。
【図４】従来の半導体装置の要部を工程毎に示す部分縦断面図である。
【図５】従来の半導体装置の要部を工程毎に示す部分縦断面図である。
【図６】従来の半導体装置の要部を工程毎に示す部分縦断面図である。
【図７】本発明の一実施の形態である半導体装置の要部を示す部分縦断面図である。
【図８】本発明の一実施の形態である半導体装置の要部を工程毎に示す部分縦断面図である。
【図９】本発明の一実施の形態である半導体装置の要部を工程毎に示す部分縦断面図である。
【図１０】本発明の一実施の形態である半導体装置の要部を工程毎に示す部分縦断面図である。
【図１１】本発明の一実施の形態である半導体装置の要部を工程毎に示す部分縦断面図である。
【図１２】本発明の一実施の形態である半導体装置の要部を工程毎に示す部分縦断面図である。
【図１３】本発明の一実施の形態である半導体装置の要部を工程毎に示す部分縦断面図である。
【図１４】本発明の一実施の形態である半導体装置の要部を工程毎に示す部分縦断面図である。
【符号の説明】
１…半導体基体、２…バッファ層、３…活性層、３ａ…チャネル層、３ｂ…電子供給層、４…中間層、４ａ…カバー層、４ｂ…ストッパ層、４ｃ…キャップ層、５…層間絶縁膜、６，８，１４…レジストマスク、７…ＰＳＧ膜、９…ゲート電極、１０…エッチングストッパ膜、１１…半導体層、１１ａ…ストッパ層、１１ｂ…キャップ層、１２…電極、１３…酸化シリコン膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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