(57)【要約】【課題】流れる電流によって発生する磁束が半導体基板に入り込まないような誘導素子を提供する。【解決手段】本発明による誘導素子（１）は、半導体基板上に絶縁層と配線層とが交互に積層された積層構造を有する。その積層構造は、それぞれ同一平面で巻回する第１の巻線部分（７）と第２の巻線部分（８）とが互いに隣接して配置された第１の配線層（３）と、一方の端子から他方の端子まで単一の経路を有する配線部分（１１）が配置された第２の配線層（４）と、第１の配線層（３）と第２の配線層（４）との間に挟まれた絶縁層（５）とを有する。第１の巻線部分（７）の第１の端子（９）と第２の巻線部分（８）の第１の端子（１０）との間に電圧を印可したとき、第１の巻線部分（７）および第２の巻線部分（８）を周回する電流の方向は反対方向である。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板上に絶縁層と配線層とが交互に積層された積層構造を有し、
前記積層構造は、第１の層構造と、第２の層構造と、前記第１の層構造と前記第２の層構造との間に挟まれた第１の絶縁層とから成り、
前記第１の層構造は、それぞれ同一平面で巻回する第１の巻線部分と第２の巻線部分とが互いに隣接して配置された第１の配線層を含み、
前記第２の層構造は、一方の端子から他方の端子まで単一の経路を有する第１の配線部分が配置された第２の配線層を含み、
前記第１の絶縁層は、前記第１の配線層と前記第２の配線層との間に挟まれた絶縁層であり、前記第１の絶縁層には、前記第１の配線層と前記第２の配線層とを接続するための第１のビアホールおよび第２のビアホールが形成され、
前記第１の巻線部分の第１の端子と前記第２の巻線部分の第１の端子との間に電圧を印可したとき、前記第１の巻線部分において前記第１の端子から第２の端子へ電流が周回し、前記第２の巻線部分において第２の端子から前記第１の端子へ電流が周回し、それらの周回する電流の方向が反対方向であるように、前記第１の巻線部分の前記第２の端子と前記第１の配線部分の第１の端子が、前記第１のビアホールを介して接続され、前記第１の配線部分の第２の端子と前記第２の巻線部分の前記第２の端子が、前記第２のビアホールを介して接続される誘導素子。
【請求項２】
前記第１の配線部分は、前記第１の巻線部分と前記第２の巻線部分との間の領域に対向する部分を有し、
前記第１の配線部分は、その図形の中心点に関して点対称である請求項１に記載の誘導素子。
【請求項３】
前記第１の層構造が、さらに、前記第１の配線層について前記第２の配線層側と反対側に位置される第３の配線層と、前記第１の配線層と前記第３の配線層との間に挟まれた第２の絶縁層とを含み、
前記第３の配線層には、それぞれ同一平面で巻回する第３の巻線部分と第４の巻線部分とが互いに隣接して配置され、
前記第３の巻線部分は、前記第１の巻線部分の前記第１の端子と電気的に接続される第１の端子を備え、前記第４の巻線部分は、前記第２の巻線部分の前記第１の端子と電気的に接続される第１の端子を備え、
前記第２の絶縁層には、前記第１の配線層と前記第３の配線層とを接続するための第３のビアホールおよび第４のビアホールが形成され、
前記第１の巻線部分の前記第１の端子と前記第２の巻線部分の前記第１の端子との間に電圧を印可したとき、前記第３の巻線部分において、前記第１の端子から第２の端子へ電流が周回し、前記第４の巻線部分において、第２の端子から前記第１の端子へ電流が周回し、前記第３の巻線部分および前記第４の巻線部分を周回する電流の方向が、それぞれ、前記第１の巻線部分および前記第２の巻線部分を周回する電流の方向と等しいように、前記第１の巻線部分の前記第２の端子と前記第３の巻線部分の前記第２の端子とが、前記第３のビアホールを介して接続され、前記第２の巻線部分の前記第２の端子と前記第４の巻線部分の前記第２の端子とが、前記第４のビアホールを介して接続される請求項１または請求項２に記載の誘導素子。
【請求項４】
前記第１の層構造が、さらに、前記第１の配線層について前記第２の配線層側と同じ側に位置される第３の配線層と、前記第１の配線層と前記第３の配線層との間に挟まれた第２の絶縁層とを含み、
前記第１の絶縁層は、前記第２の配線層と前記第３の配線層との間に挟まれた絶縁層であり、前記第１の絶縁層には、前記第２の配線層と前記第３の配線層とを接続するための第１のビアホールおよび第２のビアホールが形成され、
前記第２の絶縁層には、前記第１の配線層と前記第３の配線層とを接続するための第３のビアホールおよび第４のビアホールが形成され、
前記第３の配線層には、それぞれ同一平面で巻回する第３の巻線部分と第４の巻線部分とが互いに隣接して配置され、
前記第１の巻線部分の前記第１の端子と前記第２の巻線部分の前記第１の端子との間に電圧を印可したとき、前記第３の巻線部分において、その第１の端子から第２の端子へ電流が周回し、前記第４の巻線部分において、その第１の端子から第２の端子へ電流が周回し、前記第３の巻線部分および前記第４の巻線部分を周回する電流の方向が、それぞれ、前記第１の巻線部分および前記第２の巻線部分を周回する電流の方向と等しいように、前記第１の巻線部分の前記第２の端子と前記第３の巻線部分の前記第１の端子とが、前記第３のビアホールを介して接続され、前記第３の巻線部分の前記第２の端子と前記第１の配線部分の前記第１の端子とが、前記第１のビアホールを介して接続され、
前記第１の配線部分の前記第２の端子と前記第４の巻線部分の前記第１の端子とが、前記第２のビアホールを介して接続され、前記第４の巻線部分の前記第２の端子と前記第２の巻線部分の前記第２の端子とが、前記第４のビアホールを介して接続される請求項１または請求項２に記載の誘導素子。
【請求項５】
前記第２の層構造が、前記第１の層構造と前記半導体基板との間に位置され、
前記第２の層構造が、さらに、一方の端子から他方の端子まで単一の経路を有する第２の配線部分が配置された、前記第２の配線層と前記半導体基板との間に位置される第３の配線層と、一方の端子から他方の端子まで単一の経路を有する第３の配線部分が配置された、前記第３の配線層と前記半導体基板との間に位置される第４の配線層と、前記第２の配線層と前記第３の配線層との間に挟まれた第２の絶縁層と、前記第３の配線層と前記第４の配線層との間に挟まれた第３の絶縁層とを含み、
前記第２の層構造においては、前記第２の絶縁層、前記第３の配線層および前記第３の絶縁層を貫通し、前記第２の配線層と前記第４の配線層とを接続するための第３のビアホールと、前記第３の絶縁層を貫通する第４のビアホールと、前記第２の配線層と前記第２の絶縁層とを貫通する第５のビアホールと
がそれぞれ形成され、
前記第２のビアホールと前記第５のビアホールとを接続することにより、前記第１の配線層と前記第３の配線層とを接続するための第６のビアホールが形成され、
前記第１の配線部分、前記第２の配線部分および前記第３の配線部分は、それぞれ、互いに平行、かつ、前記半導体基板の表面に対して垂直に並ぶ直線部を有し、
前記第１の巻線部分の第１の端子と前記第２の巻線部分の第１の端子との間に電圧を印可したとき、前記第１の巻線部分において、前記第１の端子から前記第２の端子へ電流が周回し、前記第２の巻線部分において、前記第２の端子から前記第１の端子へ電流が周回し、それらの周回する電流の方向が反対方向であり、かつ、前記第１の巻線部分の巻回の中心と前記第２の巻線部分の巻回の中心とを結ぶ直線が、前記第１の配線部分の前記直線部、前記第２の配線部分の前記直線部および前記第３の配線部分の前記直線部が形成する平面に垂直であるように、前記第１の巻線部分の前記第２の端子と前記第１の配線部分の前記第１の端子とが、前記第１のビアホールを介して接続され、前記第１の配線部分の前記第２の端子と、前記第３の配線部分の第１の端子とが、前記第３のビアホールを介して接続され、前記第３の配線部分の第２の端子と前記第２の配線部分の第１の端子とが、前記第４のビアホールを介して接続され、かつ、前記第２の配線部分の第２の端子と前記第２の巻線部分の前記第２の端子とが、前記第６のビアホールを介して接続される請求項１に記載の誘導素子。
【請求項６】
前記第１の配線部分の前記直線部、前記第２の配線部分の前記直線部および前記第３の配線部分の前記直線部は、前記第１の配線層における前記第１の巻線部分と前記第２の巻線部分との間の領域に対向して配置される請求項５に記載の誘導素子。
【請求項７】
前記第２の層構造が、さらに、前記半導体基板と、複数の前記配線層のうち前記半導体基板に最も近い配線層との間に、超伝導体から成る電磁遮蔽板を有する請求項１から請求項６のいずれかに記載の誘導素子。
【請求項８】
各々の前記巻線部分が、四角以上の多角形状または円形状に巻回される請求項１から請求項７のいずれかに記載の誘導素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、誘導素子に関する。
【０００２】
【従来の技術】
移動体通信や衛星通信等に用いられる高周波回路として、小型かつ高密度のモノリシックマイクロ波集積回路（ＭＭＩＣ：Ｍｏｎｏｌｉｔｈｉｃ  Ｍｉｃｒｏｗａｖｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）が注目されている。これは、１つの半導体基板上に、能動素子（ＦＥＴ、ＨＥＭＴ等）および受動素子（伝送線路、容量素子、誘導素子等）が一緒に作り込まれた多層構造のマイクロ波集積回路である。そして、最近は、ＣＭＯＳでも高周波回路が製造できるようになった。このＭＭＩＣにおいては、誘導素子（以下、「インダクタ」という。）として、しばしば、らせん状のインダクタ（以下、「スパイラルインダクタ」という。）が用いられる。スパイラルインダクタは、平面状に巻回するスパイラル（らせん）状の導電パターンを有する。その導電パターンの外側端子および内側端子の少なくとも一方は、それぞれ、ビアホールまたはスルーホールを介して、別の配線層に設けられた電極と電気的に接続される。スパイラルインダクタは、インダクタの構成に必要な配線層の数が低減できるという利点を有する。
【０００３】
スパイラルインダクタの外側および内側の端子に電圧を印加すると、導電パターンに沿ってスパイラル状の電流が流れるため、その周囲に磁界が発生する。特に、そのらせんの中心部には、導電パターンが形成された平面を貫く磁束が発生する。この磁束は、半導体基板（非絶縁性基板）内に入り込む。ここで、スパイラル状の導電パターンを流れる電流に応じて磁束が変化するとき、電磁誘導作用により、基板内で渦電流が発生する。この渦電流は、上記の磁束変化を妨げる向きに生じるため、スパイラルインダクタの発生する磁束密度を低下させる。結果として、スパイラルインダクタの自己インダクタンス（Ｌ）が減少し、Ｑ（クオリティファクタ）の値が低下する。つまり、従来のスパイラルインダクタは、エネルギー損失が大きいという問題があった。また、そのようなスパイラルインダクタを含む集積回路は、そのスパイラルインダクタにおけるエネルギー損失が大きく、回路全体としてのエネルギー損失が大きくなるという問題があった。
【０００４】
Ｑ値を改善するために、従来のスパイラルインダクタには、巻回の方向が対称および反対である２つの巻線（２つのスパイラルインダクタ）を、互いに対向するように、配置するものがある（例えば、特許文献１参照。）。それら２つの巻線は、並列に接続される。これにより、電流が２つの巻線を通るときに形成される相互インダクタンスが低減され、大きいＱ値が得られる。
【０００５】
また、２つのループを並列に接続し、全体の抵抗値を低減することによって、大きいＱ値を得るインダクタンス装置がある（例えば、特許文献２参照。）。
【０００６】
さらに、方形状に巻回されたスパイラルコイルであって、その四角を、角を取るような形状にすることにより、大きいＱ値を得るものもある（例えば、特許文献３参照。）。
【０００７】
【特許文献１】
特開２０００−２０８７０４号公報（第３−４頁、第３図）
【特許文献２】
特表２００２−５０８５９２号公報（第７−１２頁、第２−４図）
【特許文献３】
特開平３−８９５４８号公報（第３頁、第３図）
【０００８】
【発明が解決しようとする課題】
しかし、特許文献１などに記載されるインダクタは、スパイラルインダクタを使用する高周波回路が、スパイラルインダクタを２つ使用するよりも、１つだけ使用する場合が多いにも関わらず、同じ２つのスパイラルインダクタを使用する回路にしか適用できないという課題があった。
【０００９】
また、特許文献１などに記載されるインダクタは、占有する面積が非常に大きいという課題があった。スパイラルインダクタは、他の素子と比較して、面積が数千、数万倍も大きく、このスパイラルインダクタを２つ使用すると、インダクタの占有する面積が非常に大きくなるという課題があった。
【００１０】
さらに、特許文献１、特許文献２および特許文献３などは、インダクタを流れる電流によって発生する磁束が半導体基板に入り込むことによって生じるＱ値の低下について全く言及していない。
【００１１】
本発明の目的は、Ｑ値が高く、エネルギー損失が小さい誘導素子を提供することである。
【００１２】
本発明の更なる目的は、それを流れる電流によって発生する磁束が半導体基板に入り込まないような誘導素子を提供することである。
【００１３】
【課題を解決するための手段】
本発明による誘導素子は、半導体基板上に絶縁層と配線層とが交互に積層された積層構造を有する。前記の積層構造は、第１の層構造と、第２の層構造と、前記の第１の層構造と前記の第２の層構造との間に挟まれた第１の絶縁層とから成る。前記の第１の層構造は、それぞれ同一平面で巻回する第１の巻線部分と第２の巻線部分とが互いに隣接して配置された第１の配線層を含み、前記の第２の層構造は、一方の端子から他方の端子まで単一の経路を有する第１の配線部分が配置された第２の配線層を含む。前記の第１の絶縁層は、前記の第１の配線層と前記の第２の配線層との間に挟まれた絶縁層であり、前記の第１の絶縁層には、前記の第１の配線層と前記の第２の配線層とを接続するための第１のビアホールおよび第２のビアホールが形成される。前記の第１の巻線部分の第１の端子と前記の第２の巻線部分の第１の端子との間に電圧を印可したとき、前記の第１の巻線部分において前記の第１の端子から第２の端子へ電流が周回し、前記の第２の巻線部分において第２の端子から前記の第１の端子へ電流が周回し、それらの周回する電流の方向が反対方向であるように、前記の第１の巻線部分の前記の第２の端子と前記の第１の配線部分の第１の端子が、前記の第１のビアホールを介して接続され、前記の第１の配線部分の第２の端子と前記の第２の巻線部分の前記の第２の端子が、前記の第２のビアホールを介して接続される。
【００１４】
【発明の実施の形態】
以下に、添付の図面を参照して、本発明の実施の形態について説明する。
実施の形態１．
図１は、本発明の実施の形態１によるスパイラルインダクタを示す図である。図１（ａ）は、本実施の形態によるスパイラルインダクタの上面図、図１（ｂ）は、図１（ａ）の破断線Ａ−Ａにおける断面図である。本実施の形態によるスパイラルインダクタ１は、半導体基板２上に配線層と絶縁層とが交互に積層された積層構造を有する。図１（ｂ）において、積層構造は、配線層３、配線層４、配線層３と配線層４との間の絶縁層５、配線層４と半導体基板２との間の絶縁層６から成る。これらは、半導体基板２上に絶縁層６、配線層４、絶縁層５および配線層３の順で積層される。スパイラルインダクタ１は、各々の配線層に、アルミニウム（Ａｌ）や銅（Ｃｕ）等から成る導電パターンを有する。図１（ａ）に示されるように、スパイラルインダクタ１は、積層構造の最上層である配線層３に、単一平面で巻回する第１の巻線部分７と第２の巻線部分８とを備える。ここで、第１の巻線部分７と第２の巻線部分８は、ともに、外側から内側に１回だけスパイラル状に巻回した形状をしている。また、そのスパイラル状の巻回は、方形状である。第１の巻線部分７と第２の巻線部分８は、形状が同一である。
【００１５】
図１（ａ）に示されるように、第１の巻線部分７および第２の巻線部分８は、近接して並んで配置される。ここで、第１の巻線部分７における巻回の始点（巻線部分７の外側の端子９）から最初の角までの直線部分を第１の直線部分、第２の巻線部分８における巻回の始点（巻線部分８の外側の端子１０）から最初の角までの直線部分を第２の直線部分とすると、第１の巻線部分７および第２の巻線部分８は、第１の直線部分と第２の直線部分が平行、かつ、互いに対向するように配置される。また、第１の巻線部分７および第２の巻線部分８は、各々の外側端子から内側端子への巻回方向が、対称、かつ、互いに逆向きであるように配置される。結果として、第１の巻線部分７および第２の巻線部分８は、配線層３において点対称の関係にある。
【００１６】
スパイラルインダクタ１は、配線層４に、一方の端子から他方の端子まで単一の経路を有する配線部分１１を備える。配線部分１１の一方の端子は、配線層３における第１の巻線部分７の内側の端子１２に、絶縁層５を貫通するビアホール１４によって電気的に接続される。また、配線部分１１の他方の端子は、第２の巻線部分８の内側の端子１３に、絶縁層５を貫通するもう１つのビアホール１５によって電気的に接続される。すなわち、配線部分１１は、第１の巻線部分７および第２の巻線部分８が設けられた配線層とは別の配線層において、それら２つの巻線部分を電気的に接続する。配線部分１１の形状は、２つの巻線部分７，８を電気的に接続できれば任意であるが、好ましくは、以下のような形状である。スパイラルインダクタ１において、配線部分１１は、直線部分（以下、「第３の直線部分」という。）を有する。その第３の直線部分は、配線層４において、上記第１の直線部分および第２の直線部分に平行に、かつ、配線層３における第１の直線部分と第２の直線部分との間の領域に対向するように位置される。配線部分１について、第３の直線部分以外の、第１の巻線部分７に接続される端子と第３の直線部分とをつなぐ部分、および、第２の巻線部分８に接続される端子と第３の直線部分とをつなぐ部分は、それぞれ、第１の巻線部分７および第２の巻線部分８に対向し、第１の巻線部分７の巻回方向および第２の巻線部分８の巻回方向に沿うように配置される。なお、配線部分は、その図形の中心点に関して点対称である。また、図１（ａ）に示されるように、第１の巻線部分７、第２の巻線部分８および配線部分１１を上述したように配置し、それを上から見たとき、その図形は、その中心点に関して点対称である。
【００１７】
以下に、上述されたスパイラルインダクタ１の動作を説明する。第１の巻線部分７の一方の端子９（巻線の外側の端子）、および、第２の巻線部分８の一方の端子１０（巻線の外側の端子）は、ビアホールを介した電極の引き出し等により、外部の素子や回路と接続される。第１の巻線部分７の端子９と第２の巻線部分８の端子１０との間に電圧を印可すると、スパイラルインダクタ１に電流が流れる。図１（ａ）における矢印は、第１の巻線部分７の端子９から第２の巻線部分８の端子１０へ電流が流れる場合の、スパイラルインダクタ１における電流の向きを示す。電流は、まず、第１の巻線部分７を外側端子９から内側端子１２に向かって流れ、ビアホール１４を通って、別の配線層４に設けられた配線部分１１に到達する。その電流は、配線部分１１を流れた後、再び、ビアホール１５によってもとの配線層３に戻り、第２の巻線部分８を内側端子１３から外側端子１０に向かって流れる。図１（ａ）に示されるように、第１の巻線部分７を流れる電流の向き、および、第２の巻線部分８を流れる電流の向きは、それぞれ、時計周りおよび反時計周りであり、互いに逆向きである。
【００１８】
図１（ｂ）における矢印は、電流が図１（ａ）の矢印の向きに流れることによって発生する磁束の向きを示す。第１の巻線部分７を流れる電流によって発生する磁束は、半導体基板２内に入り込む向きであり、第２の巻線部分８を流れる電流によって発生する磁束は、半導体基板２から出ていく向きである。図１（ｂ）に示されるように、ある瞬間において、磁束は、第１の巻線部分７を上から下へと（基板２に入り込む向きに）貫き、配線部分１１の下方を通過し、第２の巻線部分８を下から上へと（基板から出ていく向きに）貫く。これにより、基板２に入り込む磁束を削減でき、渦電流の発生を緩和することができる。結果として、スパイラルインダクタ１のエネルギー損失を低減することができる。
【００１９】
本実施の形態によるスパイラルインダクタは、他の素子を用いることなく、１つのインダクタのみで、そのインダクタを流れる電流によって発生する磁束が基板に入り込むことを防止できる。また、１つのみで使用可能なため、最適化が容易であり、使用ケースによって何度も最適化するといった必要がなくなる。従って、誰が使っても同じ効果が得られ、汎用性の高いインダクタが得られる。また、本実施の形態によるスパイラルインダクタは、ライブラリとして、再利用性の高いインダクタとして部品化（モジュール化）することも可能である。
【００２０】
また、本実施の形態によるスパイラルインダクタは、比較的簡単な構造で、磁束が基板に入り込むことを防止できる。さらに、本実施の形態によるスパイラルインダクタは、１つのインダクタを２つに分けたような形状をしており、従来のスパイラルインダクタと比較して、非常に対称性の良い素子を実現できる。
【００２１】
なお、本実施の形態によるスパイラルインダクタにおいては、その巻線部分の形状が、外側から内側に１回だけ方形状に巻回した形状であるが、これに限られない。巻線部分は、円状等の他の形状に巻回してもよく、また、巻回の回数も２回以上であってよい。さらに、近接して配置される２つの巻線部分を周回する電流の向きが互いに逆向きであれば、任意の形状であってよい。そのような場合であっても、本実施の形態によるスパイラルインダクタと同様の効果が得られる。
【００２２】
また、本実施の形態によるスパイラルインダクタにおいて、２つの巻線部分は、並んで位置されるが、これに限られない。２つの巻線部分は、周回する電流方向が互いに逆向きになるように近接して配置されればよい。そのような場合であれば、本実施の形態によるスパイラルインダクタと同様の効果が得られる。
【００２３】
また、本実施の形態によるスパイラルインダクタにおいて、２つの巻線部分は同一形状であるが、これに限られない。互いに異なる形状であっても、基板に入り込む磁束を低減できる。しかし、２つの巻線部分の形状が同じであれば、巻線部分を流れる電流の経路が対称的となり（電流の向きは互いに反対である）、結果として、発生する磁束も対称的となる（対応する２つの磁束の向きは互いに反対である）。このように磁束が対称的であれば、基板に入り込む磁束の低減をより効果的に行える。
【００２４】
なお、配線部分の形状は、本実施の形態によるスパイラルインダクタについて説明された形状に限られない。配線部分の形状は、２つの巻線部分を電気的に接続できるものであればよく、例えば、配線部分の一方の端子から他方の端子まで一直線状に延びた形状であってよい。配線部分は、抵抗を小さくしてスパイラルインダクタのＱ値を上げるために、その長さは短いことが好ましい。しかし、配線部分の形状を、その長さが短くなるように設定した場合（例えば、一方の端子と他方の端子とを直線的に結ぶ形状）、その配線部分が、２つの巻線部分の少なくとも１つに、それ（それら）を横切るように対向する場合がある（本実施の形態によるスパイラルインダクタ１においては、配線部分１１が、ビアホール１４に接続される端子からビアホール１５に接続される端子まで直線状に延びた形状である場合に、その配線部分１１が、第１の巻線部分７に対し、第１の巻線部分７の第１の直線部分を斜めに横切るように対向し、かつ、第２の巻線部分８に対し、第２の巻線部分８の第２の直線部分を斜めに横切るように対向する。）。この場合は、巻線部分を横切るように電流が流れることによって、磁場に影響を与え、それぞれの巻線部分を貫く磁束の状態を変化させる。従って、配線部分は、巻線部分と対向しないように、または、巻線部分と対向する場合は、その巻線部分の巻回方向に沿うように配置されることが好ましい。
【００２５】
なお、本実施の形態によるスパイラルインダクタにおいて、配線部分が設けられた配線層は、巻線部分が設けられた配線層の下方に位置するが、上方に位置していてもよい。その場合であっても、本実施の形態によるスパイラルインダクタと同様の効果が得られる。
【００２６】
なお、本実施の形態によるスパイラルインダクタにおいて、積層構造の最上層である配線層の上に、さらに絶縁層が積層されてもよい。
【００２７】
実施の形態２．
図２は、本発明の実施の形態２によるスパイラルインダクタを示す図である。図２（ａ）は、本実施の形態によるスパイラルインダクタの上面図、図２（ｂ）は、図２（ａ）の破断線Ｂ−Ｂにおける断面図である。ここで、実施の形態１によるスパイラルインダクタ１と同一の構成には、図１と同一の符号が付されている。本実施の形態によるスパイラルインダクタ２１が、実施の形態１によるスパイラルインダクタ１と異なる点は、図２（ｂ）に示されるように、実施の形態１によるスパイラルインダクタ１の積層構造の上に、さらに、絶縁層および配線層が順に積層されている点である。また、その配線層には、実施の形態１によるスパイラルインダクタの巻線部分と同一の巻線部分が配置されている。
【００２８】
本実施の形態によるスパイラルインダクタ２１の積層構造の最上層は、配線層２２である。配線層２２は、絶縁層２３を挟んで配線層３の上に積層される。図２（ａ）は、配線層２２の上面図を示す。配線層２２には、スパイラルインダクタ２１の２つの巻線部分２７，２８が設けられる。図１（ａ）と比較すればわかるように、配線層２２における第３の巻線部分２７および第４の巻線部分２８の形状およびそれらの配置は、配線層３における第１の巻線部分７および第２の巻線部分８の形状およびそれらの配置と同様である。第３の巻線部分２７は、第１の巻線部分７に対向し、第４の巻線部分２８は、第２の巻線部分８に対向する。
【００２９】
第３の巻線部分２７および第４の巻線部分２８は、ともに、外側から内側に１回だけ方形状に巻回した形状をしている。第３の巻線部分２７の外側の端子２９、および、第４の巻線部分２８の外側の端子３０は、ビアホールを介した電極の引き出し等により、外部の素子や回路と接続される。第３の巻線部分２７の内側の端子３２、および、第４の巻線部分２８の内側の端子３３は、それぞれ、ビアホール３４およびビアホール３５に接続される。
【００３０】
図２（ｃ）は、配線層２３における２つの巻線部分２７，２８、配線層３における２つの巻線部分７，８および配線層４における配線部分１１のそれぞれの接続を説明する図式的な図である。以下に、図２（ｃ）を用いて、スパイラルインダクタ２１の動作を説明する。ここで、第３の巻線部分２７の外側端子２９と第１の巻線部分７の外側端子９が接続され、第４の巻線部分２８の外側端子３０と第２の巻線部分８の外側端子１０が接続される。また、第３の巻線部分２７の内側端子３２と第１の巻線部分７の内側端子１２が、ビアホール３４によって接続され、かつ、第４の巻線部分２８の内側端子３３と第２の巻線部分８の内側端子１３が、ビアホール３５によって接続される。つまり、配線層２２における２つの巻線部分と配線層３における２つの巻線部分は、並列に接続される。また、別の配線層４に設けられた配線部分１１の一方の端子３６は、ビアホール３４に接続され、配線部分１１の他方の端子３７は、ビアホール３５に接続される。この場合、第１の巻線部分７の端子９と第２の巻線部分８の端子１０との間（つまり、第３の巻線部分２７の端子２９と第４の巻線部分２８の端子３０との間）に電圧を印可すると、スパイラルインダクタ２１に電流が流れる。図２（ｃ）における矢印は、スパイラルインダクタ２１を流れる電流の向きを示す。配線層２２における第３の巻線部分２７から第４の巻線部分２８への電流の流れについて説明すると、電流は、まず、第３の巻線部分２７を端子２９から端子３２に向かって流れ、端子３２からビアホール３４を通って、別の配線層４に設けられた配線部分１１に到達する。その電流は、配線部分１１を端子３６から端子３７へ流れた後、再び、ビアホール３５によってもとの配線層２２に戻り、第４の巻線部分２８を端子２８から端子３０に向かって流れる。第３の巻線部分２７を流れる電流の向き、および、第４の巻線３８を流れる電流の向きは、それぞれ、時計周りおよび反時計周りであり、互いに逆向きである。配線層３における第１の巻線部分７から第２の巻線部分８への電流の流れについて説明すると、電流は、まず、第１の巻線部分７を端子９から端子１２に向かって流れ、端子１２からビアホール３４を通って、別の配線層４に設けられた配線部分１１に到達する。その電流は、配線部分１１を端子３６から端子３７へ流れた後、再び、ビアホール３５によってもとの配線層３に戻り、第２の巻線部分８を端子１３から端子１０に向かって流れる。第１の巻線部分７を流れる電流の向き、および、第２の巻線部分８を流れる電流の向きは、それぞれ、時計周りおよび反時計周りであり、互いに逆向きである。さらに、第１の巻線部分７を流れる電流の向きは、第３の巻線部分２７を流れる電流の向きと同じであり、第２の巻線部分８を流れる電流の向きは、第４の巻線部分２８を流れる電流の向きと同じである。
【００３１】
図２（ｂ）における矢印は、電流が図２（ａ）および図２（ｃ）の矢印の向きに流れることによって発生する磁束の向きを示す。第１の巻線部分７および第３の巻線部分２７を流れる電流によって発生する磁束は、半導体基板２内に入り込む向きであり、第２の巻線部分８および第４の巻線部分２８を流れる電流によって発生する磁束は、半導体基板２から出ていく向きである。図２（ｂ）に示されるように、ある瞬間において、磁束は、第３の巻線部分２７および第１の巻線部分７を上から下へと（基板２に入り込む向きに）貫き、配線部分１１の下方を通過し、第２の巻線部分８および第４の巻線部分２８を下から上へと（基板から出ていく向きに）貫く。これにより、基板２に入り込む磁束を削減でき、渦電流の発生を緩和することができる。結果として、スパイラルインダクタ２１のエネルギー損失を低減することができる。
【００３２】
本実施の形態によるスパイラルインダクタにおいては、同じように２つの巻線部分が設けられた配線層が２層存在し、一方の配線層における巻線部分の各々が、他方の配線層に設けられた対応する巻線部分と並列に接続されているので、実施の形態１によるスパイラルインダクタと比較して、インダクタ全体の抵抗値が小さくなり、インダクタのＱ値を大きくすることができる。
【００３３】
なお、本実施の形態によるスパイラルインダクタにおいては、第３の巻線部分２７と第４の巻線部分２８が設けられた配線層２２は、第１の巻線部分と第２の巻線部分が設けられた配線層３の上方に位置されているが、その配線層２２は、配線層３と、配線部分１１が設けられる配線層４との間、つまり、配線層３の下方に位置されていてもよい。
【００３４】
なお、本実施の形態によるスパイラルインダクタにおいては、第３の巻線部分および第４の巻線部分の形状が、外側から内側に１回だけ方形状に巻回した形状であるが、これに限られない。それらの巻線部分は、円状等の他の形状に巻回してもよく、また、巻回の回数も２回以上であってよい。さらに、近接して配置される第３の巻線部分および第４の巻線部分を周回する電流の向きが互いに逆向きであり、第３の巻線部分および第４の巻線部分を周回する電流の向きが、それぞれ、第１の巻線部分および第２の巻線部分を周回する電流の向きと等しければ、任意の形状であってよい。そのような場合であっても、本実施の形態によるスパイラルインダクタと同様の効果が得られる。
【００３５】
なお、本実施の形態によるスパイラルインダクタにおいては、並列に接続される配線層が２層であったが、３層以上であってもよい。
【００３６】
なお、本実施の形態によるスパイラルインダクタにおいて、配線部分が設けられた配線層は、巻線部分が設けられた２つの配線層の下方に位置するが、それらの上方または、それらの間に位置していてもよい。その場合であっても、本実施の形態によるスパイラルインダクタと同様の効果が得られる。
【００３７】
なお、本実施の形態によるスパイラルインダクタにおいて、積層構造の最上層である配線層の上に、さらに絶縁層が積層されてもよい。
【００３８】
なお、本実施の形態によるスパイラルインダクタにおいては、それぞれ異なる配線層に設けられた並列接続される２つの巻線部分が、同一形状であり、かつ、基板の表面に垂直な方向に並んで配置されるが、必ずしもそうである必要はない。並列接続される２つの巻線部分が異なる形状であっても、および／または、並列接続される２つの巻線部分が基板の表面に垂直な方向に並んで配置されなくとも、少なくとも２つの巻線部分を貫く磁束が存在すればよい。しかし、並列接続される２つの巻線部分の形状が同じであり、かつ、それらが基板の表面に垂直な方向に並んで配置されると、それぞれの巻線部分を流れる電流の経路が対称的となり（電流の向きは同じ）、それぞれの巻線部分を貫く磁束が一致する。よって、基板に入り込む磁束の低減をより効果的に行えるという利点がある。
【００３９】
なお、本実施の形態によるスパイラルインダクタにおいても、実施の形態１によるスパイラルインダクタと同様の効果が得られる。
【００４０】
実施の形態３．
図３は、本発明の実施の形態３によるスパイラルインダクタを示す図である。図３（ａ）は、本実施の形態によるスパイラルインダクタの上面図、図３（ｂ）は、図３（ａ）の破断線Ｃ−Ｃにおける断面図である。ここで、実施の形態１によるスパイラルインダクタ１と同一の構成には、図１と同一の符号が付されている。本実施の形態によるスパイラルインダクタ４１が、実施の形態１によるスパイラルインダクタ１と異なる点は、図３（ｂ）に示されるように、実施の形態１によるスパイラルインダクタ１の積層構造における配線層３と配線層４との間に、さらに、配線層４２が設けられている点である。また、配線層４２と配線層３との間、配線層４２と配線層４との間には、それぞれ、絶縁層４３および絶縁層４４が設けられている。配線層４２には、配線層３における２つの巻線部分と形状の異なる、開いた矩形ループ状（巻回する配線の形状に含まれる）の２つの巻線部分４５，４６が配置されている。
【００４１】
図３（ｃ）は、配線層３における２つの巻線部分７，８、配線層４２における２つの巻線部分４５，４６および配線層４における配線部分１１のそれぞれの接続を説明する図式的な図である。以下に、図３（ｃ）を用いて、スパイラルインダクタ４１の動作を説明する。第１の巻線部分７の内側端子１２が、ビアホール５２によって、第１の矩形ループ４７の一方の端子４７に接続され、第１の矩形ループ４７の他方の端子４８が、ビアホール５３によって、配線部分１１の一方の端子３６に接続される。また、第２の巻線部分８の内側端子１３が、ビアホール５４によって、第２の矩形ループ４６の一方の端子４９に接続され、第２の矩形ループ４６の他方の端子５０が、ビアホール５５によって、配線部分１１の他方の端子３７に接続される。ここで、第１の巻線部分７の端子９と第２の巻線部分８の端子１０との間に電圧を印可すると、スパイラルインダクタ４１に電流が流れる。図３（ｃ）における矢印は、スパイラルインダクタ４１を流れる電流の向きを示す。電流は、まず、配線層３における第１の巻線部分７を端子９から端子１２に向かって流れ、端子１２からビアホール５２を通って、別の配線層４２に設けられた第１の矩形ループ４５に到達する。その電流は、第１の矩形ループ４５を端子４７から端子４８へ流れた後、その端子４８からビアホール５３を通って、配線層４における配線部分１１へ到達する。その後、電流は、配線部分１１を端子３６から端子３７へ流れ、その端子３７からビアホール３５によって第２の矩形ループ４６へ到達する。その後、電流は、第２の矩形ループ４６を端子５０から端子４９に向かって流れ、その端子４９からビアホール５４によって第２の巻線部分８に到達する。その後、電流は、第２の巻線部分８を端子１３から端子１０に向かって流れる。
【００４２】
第１の巻線部分７を流れる電流の向き、および、第２の巻線部分８を流れる電流の向きは、それぞれ、時計周りおよび反時計周りであり、互いに逆向きである。また、第１の矩形ループ４５を流れる電流の向き、および、第２の矩形ループ４６を流れる電流の向きは、それぞれ、時計周りおよび反時計周りであり、互いに逆向きである。従って、第１の矩形ループ４５を流れる電流の向きは、第１の巻線部分７を流れる電流の向きと同じであり、第２の矩形ループ４６を流れる電流の向きは、第２の巻線部分８を流れる電流の向きと同じである。
【００４３】
図３（ｂ）における矢印は、電流が図３（ａ）および図３（ｃ）の矢印の向きに流れることによって発生する磁束の向きを示す。第１の巻線部分７および第１の矩形ループ４５を流れる電流によって発生する磁束は、半導体基板２内に入り込む向きであり、第２の巻線部分８および第２の矩形ループ４６を流れる電流によって発生する磁束は、半導体基板２から出ていく向きである。図２（ｂ）に示されるように、ある瞬間において、磁束は、第１の巻線部分７および第１の矩形ループ４５を上から下へと（基板２に入り込む向きに）貫き、配線部分１１の下方を通過し、第２の矩形ループ４６および第２の巻線部分８を下から上へと（基板から出ていく向きに）貫く。これにより、基板２に入り込む磁束を削減でき、渦電流の発生を緩和することができる。結果として、スパイラルインダクタ４１のエネルギー損失を低減することができる。
【００４４】
本実施の形態によるスパイラルインダクタにおいては、第１の巻線部分と配線部分との間、および、第２の巻線部分と配線部分との間に、それぞれ、巻回する配線が直列接続される。これにより、実施の形態１によるスパイラルインダクタと比較して、巻回の回数が増え、自己インダクタンス（Ｌ）値を大きくできる。結果として、スパイラルインダクタのＱ値を大きくすることができる。
【００４５】
なお、本実施の形態によるスパイラルインダクタにおいては、巻線部分と配線部分との間に直列接続された巻回する配線を、開いた矩形ループ状の配線としたが、もちろん、スパイラル状の配線であってもよい。それぞれの巻回する配線の一方の端子が、対応する巻線部分の一方の端子に接続され、巻回する配線の他方の端子が、配線部分の一方の端子に接続され、その巻回する配線において周回する電流の向きと、その巻線部分において周回する電流の向きが同じであれば、その巻回する配線の形状は任意であってよい。
【００４６】
なお、本実施の形態によるスパイラルインダクタにおいては、それぞれ巻線部分と配線部分との間に直列接続される２つのループ状配線は、その形状が同一であるが、必ずしもそうである必要はない。互いに異なる形状であっても、基板に入り込む磁束を低減できる。しかし、２つのループ状配線の形状が同じであれば、ループ状配線を流れる電流の経路が対称的となり（電流の向きは互いに反対である）、結果として、発生する磁束も対称的となる（対応する２つの磁束の向きは互いに反対である）。このように磁束が対称的であれば、基板に入り込む磁束の低減をより効果的に行える。
【００４７】
なお、本実施の形態によるスパイラルインダクタにおいては、巻線部分と配線部分との間に直列接続されるループ状配線を、巻線部分とそのループ状配線が基板の表面に垂直な方向に並ぶように配置するが、必ずしもそうする必要はない。少なくとも巻線部分とループ状配線を貫く磁束が存在するように配置さればよい。しかし、巻線部分とループ状配線が、基板の表面に垂直な方向に並んで配置されると、それぞれの配線を流れる電流の経路が対称的となり、それぞれの配線を貫く磁束が一致する。よって、基板に入り込む磁束の低減をより効果的に行えるという利点がある。
【００４８】
なお、本実施の形態によるスパイラルインダクタにおいて、配線部分が設けられた配線層は、巻線部分および矩形ループがそれぞれ設けられた２つの配線層の下方に位置するが、それらの上方に位置していてもよい。その場合にも、矩形ループが設けられる配線層は、巻線部分が設けられる配線層と配線部分が設けられる配線層との間に位置される。以上のような場合であっても、本実施の形態によるスパイラルインダクタと同様の効果が得られる。
【００４９】
なお、本実施の形態によるスパイラルインダクタにおいて、積層構造の最上層である配線層の上に、さらに絶縁層が積層されてもよい。
【００５０】
なお、本実施の形態によるスパイラルインダクタにおいても、実施の形態１によるスパイラルインダクタと同様の効果が得られる。
【００５１】
実施の形態４．
図４は、本発明の実施の形態４によるスパイラルインダクタを示す図である。図４（ａ）は、本実施の形態によるスパイラルインダクタの上面図、図４（ｂ）は、図４（ａ）の破断線Ｄ−Ｄにおける断面図である。ここで、実施の形態１によるスパイラルインダクタ１と同一の構成には、図１と同一の符号が付されている。本実施の形態によるスパイラルインダクタ６１が、実施の形態１によるスパイラルインダクタ１と異なる点は、図４（ｂ）に示されるように、実施の形態１によるスパイラルインダクタ１の積層構造における配線層４と半導体基板２との間にさらに、配線層６３および配線層６４が設けられている点である。また、配線層４と配線層６３との間、配線層６３と配線層６４との間、および、配線層６４と半導体基板２との間には、それぞれ、絶縁層６６、絶縁層６７および絶縁層６８が設けられている。配線層４、配線層６３および配線層６４には、それぞれ、一方の端子から他方の端子まで単一の経路を有する配線部分７０、配線部分７１および配線部分７２が設けられている。
【００５２】
配線部分７０，７１，７２は、それぞれ、直線部分を有する。まず、配線部分７０について説明すると、配線部分７０の直線部分は、配線層４において、第１の直線部分および第２の直線部分に平行に、配線層３における第１の直線部分と第２の直線部分との間の領域に対向するように位置される。配線部分７０において、上記直線部分以外の、一方の端子と直線部分とをつなぐ部分、および、他方の端子と直線部分とをつなぐ部分は、それぞれ、第１の巻線部分７および第２の巻線部分８に対向し、第１の巻線部分７の巻回方向および第２の巻線部分８の巻回方向に沿うように配置される。結果として、配線部分７０は、第１の巻線部分７や第２の巻線部分８と、それらを横切らないように対向する。本実施の形態によるスパイラルインダクタ６１においては、配線部分７２の形状は、配線部分７０の形状と同一である。また、図４（ｂ）に示されるように、配線部分７０，７１，７２は、基板２の表面に垂直な方向に並んで配置される。
【００５３】
図４（ｃ）は、配線部分７０，７１，７２の接続の状態を図式的に示す図である。配線層３に設けられた第１の巻線部分７の端子１２は、絶縁層５に設けられたビアホール１４によって、配線層４に設けられた配線部分７０の一端（第１の巻線部分７の端子１２に対向する位置にある。）と接続される。配線部分７０の他端は、絶縁層６６、配線層６３および絶縁層６７を貫通するビアホール７５によって、配線層６４に設けられた配線部分７２の一端（配線部分７０の上記他端に対向する位置にある。）と接続される。配線部分７２の他端は、絶縁層６７に設けられたビアホール７６によって、配線層６３に設けられた配線部分７１の一端（配線部分７２の上記他端に対向する位置にある。）と接続される。配線部分７１の他端は、絶縁層６６、配線層４および絶縁層５を貫通するビアホール７７によって、第２の巻線部分８の端子１３（配線部分７１の上記他端に対向する位置にある。）に接続される。
【００５４】
ここで、本実施の形態によるスパイラルインダクタ６１において、ビアホール７７とビアホール７５は、互いにつながらないように設けられる。従って、配線部分７０のビアホール７５に接続される端子と、配線部分７１のビアホール７７に接続される端子は対向しないように位置される。その点で、配線部分７０のビアホール７５に接続される端子とその配線部分７０の直線部分とをつなぐ部分、および、配線部分７１のビアホール７７に接続される端子とその配線部分７１の直線部分とをつなぐ部分の形状は異なる。
【００５５】
上述のように接続される場合、半導体基板２の表面に垂直な方向に並んで配置される配線部分７０，７１，７２のそれぞれの直線部分は、同一平面上にあり、それらによって形成される平面は、第１の巻線部分７および第２の巻線部分８が形成される平面（配線層３）に垂直である。
【００５６】
図４（ａ）および図４（ｃ）における矢印は、スパイラルインダクタ６１を流れる電流の向きを示す。電流は、まず、配線層３における第１の巻線部分７を、端子９から端子１２に向かって流れ、端子１２からビアホール１４を通って、配線層４における配線部分７０に到達する。電流は、配線部分７０を流れ、ビアホール７５を通って、配線層６４における配線部分７２へ到達する。その後、電流は、配線部分７２を流れ、ビアホール７６を通って、配線層６３における配線部分７１へ到達する。その後、電流は、配線部分７１を流れ、ビアホール７７を通って、配線層３における第２の巻線部分８に到達する。その後、電流は、第２の巻線部分８を、端子１３から端子１０に向かって流れる。
【００５７】
図４（ｂ）における矢印は、電流が図４（ａ）および図４（ｃ）の矢印の向きに流れることによって発生する磁束の向きを示す。第１の巻線部分７を流れる電流によって発生する磁束は、半導体基板２内に入り込む向きであり、第２の巻線部分８を流れる電流によって発生する磁束は、半導体基板２から出ていく向きである。図４（ｂ）に示されるように、ある瞬間において、磁束は、第１の巻線部分７を上から下へと（基板２に入り込む向きに）貫き、配線部分７０，７１，７２のそれぞれの直線部分が形成する平面を、配線部分７１と配線部分７２の間で垂直に貫き、第２の巻線部分８を下から上へと（基板から出ていく向きに）貫く。これにより、基板２に入り込む磁束を削減でき、渦電流の発生を緩和することができる。結果として、スパイラルインダクタ６１のエネルギー損失を低減することができる。
【００５８】
本実施の形態によるスパイラルインダクタ６１においては、実施の形態１によるスパイラルインダクタ１と比較して、半導体基板２に入り込む磁束をより削減できる。結果として、スパイラルインダクタにおけるエネルギー損失が、より低減される。
【００５９】
なお、本実施の形態によるスパイラルインダクタにおいては、３つの配線部分の形状が同一であるが、必ずしもそうである必要はない。また、３つの配線部分が、それぞれ、垂直部分を有し、それらの垂直部分が基板に垂直な方向に並んで配置されるが、必ずしもそうである必要はない。さらに、３つの配線部分のそれぞれの直線部分によって形成される平面が、巻線部分が配置される平面に垂直であるが、必ずしもそうである必要はない。３つの配線部分を流れる電流によって生成される磁場により、一方の巻線部分を貫く磁束が、他方の巻線部分を逆方向に貫くことが促進され、結果として、巻線部分によって生成される磁束が基板に入り込むことを低減できればよい。しかし、３つの配線部分が、それぞれ、垂直部分を有し、それらの垂直部分が基板に垂直な方向に並んで配置されれば、基板に入り込む磁束の低減をより効果的に行える。好ましくは、一方の巻線部分の巻回の中心と他方の巻線部分の巻回の中心とを結ぶ直線が、３つの配線部分のそれぞれの直線部分によって形成される平面に垂直である。このとき、一方の巻線部分を上から下へ貫き、かつ、他方の巻線部分を下から上へ貫く磁束の経路と、３つの配線部分を流れる電流によって発生する磁束の経路が一致し、基板に入り込む磁束の低減をより効果的に行える。
【００６０】
なお、本実施の形態によるスパイラルインダクタにおいて、積層構造の最上層である配線層の上に、さらに絶縁層が積層されてもよい。
【００６１】
なお、本実施の形態によるスパイラルインダクタにおいても、実施の形態１によるスパイラルインダクタと同様の効果が得られる。
【００６２】
実施の形態５．
図５は、本発明の実施の形態５によるスパイラルインダクタを示す図である。図５（ａ）は、本実施の形態によるスパイラルインダクタの上面図、図５（ｂ）は、図５（ａ）の破断線Ｅ−Ｅにおける断面図である。ここで、実施の形態１によるスパイラルインダクタ１と同一の構成には、図１と同一の符号が付されている。本実施の形態によるスパイラルインダクタ８１が、実施の形態１によるスパイラルインダクタ１と異なる点は、配線層４と半導体基板２との間に、さらに配線層８２が設けられ、かつ、その配線層８２に超伝導体から成る電磁遮蔽板８４が配置されることである。配線層４と配線層８２との間には、絶縁層６が挟まれる。また、配線層８２と半導体基板２との間には、絶縁層８３が設けられる。
【００６３】
図５（ｂ）における矢印は、電流が図５（ａ）の矢印の向きに流れることによって発生する磁束の向きを示す。第１の巻線部分７を流れる電流によって発生する磁束は、半導体基板２内に入り込む向きであり、第２の巻線部分８を流れる電流によって発生する磁束は、半導体基板２から出ていく向きである。図５（ｂ）に示されるように、第１の巻線部分７を上から下へと（基板２に入り込む向きに）貫く磁束は、超伝導体から成る電磁遮蔽板８４によって反発される。そのような磁束の一部は、配線部分１１の下方を通過し、第２の巻線部分８を下から上へと（基板から出ていく向きに）貫く。また、別の一部は、電磁遮蔽板８４に沿って存在し、半導体基板２内に入り込まない。
【００６４】
本実施の形態によるスパイラルインダクタ８１においては、基板と、基板に最も近い配線層との間に、磁場を反発する超伝導体を配置する。これにより、基板内に入り込む磁束を削減でき、渦電流の発生を緩和することができる。結果として、スパイラルインダクタのエネルギー損失を低減することができる。
【００６５】
なお、本実施の形態によるスパイラルインダクタにおいて、積層構造の最上層である配線層の上に、さらに絶縁層が積層されてもよい。
【００６６】
なお、本実施の形態によるスパイラルインダクタにおいても、実施の形態１によるスパイラルインダクタと同様の効果が得られる。
【００６７】
なお、基板と、基板に最も近い配線層との間に、磁場を反発する超伝導体を配置するという構成は、従来のスパイラルインダクタに適用できる。従来のスパイラルインダクタに適用した場合であっても、基板に入り込む磁束を削減でき、スパイラルインダクタのエネルギー損失を低減できるという同様の効果が得られる。図６は、同一平面上でスパイラル状に巻回する従来のスパイラルインダクタに、磁場を反発する超伝導体を配置して構成された本実施の形態による別のスパイラルインダクタを示す図である。図６（ａ）は、本実施の形態によるスパイラルインダクタの上面図、図６（ｂ）は、図６（ａ）の破断線Ｆ−Ｆにおける断面図である。ここで、実施の形態１によるスパイラルインダクタ１と同一の構成には、図１と同一の符号が付されている。
【００６８】
図６（ａ）に示されるように、配線層３には、スパイラル状に巻回する巻線９５が設けられる。巻線９５の外側端子９７は、ビアホールを介した電極の引き出し等により、外部の素子や回路と接続される。巻線９５の内側端子９８は、ビアホール９９を介して、別の配線層４に設けられた電極９６と電気的に接続される。上記外側端子９７と内側端子９８との間に電圧を印加すると、巻線９５に電流が流れる。
【００６９】
図６（ｂ）における矢印は、巻線９５において、電流が図６（ａ）の矢印の向きに流れることによって発生する磁束の向きを示す。巻線９５を流れる電流によって、巻回の中心部を貫く向きに磁束が発生する。図６（ｂ）に示されるように、巻線９５を上から下へと（基板２に入り込む向きに）貫く磁束は、超伝導体から成る電磁遮蔽板８４によって反発される。そのような磁束は、電磁遮蔽板８４に沿って進み、巻線９５の外側を下から上に進み、結果として、スパイラルインダクタ９１の外部へ出ていく。これにより、基板に入り込む磁束を削減でき、渦電流の発生を緩和することができる。結果として、スパイラルインダクタのエネルギー損失を低減することができる。
【００７０】
実施の形態６．
図７は、本発明の実施の形態５によるスパイラルインダクタを示す図である。図７（ａ）は、本実施の形態によるスパイラルインダクタの上面図、図７（ｂ）は、図７（ａ）の破断線Ｇ−Ｇにおける断面図である。ここで、実施の形態１によるスパイラルインダクタ１と同一の構成には、図１と同一の符号が付されている。本実施の形態によるスパイラルインダクタ１０１が、実施の形態１によるスパイラルインダクタ１と異なる点は、配線層３に設けられる２つの巻線部分１０２，１０３の形状が、方形状に巻回する巻線部分７，８の角を取った形状であるという点である。
【００７１】
図７（ａ）において、第１の巻線部分１０２の外側端子１０４、および、第２の巻線部分１０３の外側端子１０５は、ビアホールを介した電極の引き出し等により、外部の素子や回路と接続される。第１の巻線部分１０２の端子１０４と第２の巻線部分１０３の端子１０５との間に電圧を印可すると、スパイラルインダクタ１０１に電流が流れる。図７（ａ）における矢印は、第１の巻線部分１０２の端子１０４から第２の巻線部分１０３の端子１０５へ電流が流れる場合の、スパイラルインダクタ１０１における電流の向きを示す。電流は、まず、第１の巻線部分１０２を外側端子１０４から内側端子１０６に向かって流れ、ビアホール１４を通って、別の配線層４に設けられた配線部分１１に到達する。その電流は、配線部分１１を流れた後、再び、ビアホール１５によってもとの配線層３に戻り、第２の巻線１０３を内側端子１０７から外側端子１０５に向かって流れる。図７（ａ）に示されるように、第１の巻線部分１０２を流れる電流の向き、および、第２の巻線部分１０３を流れる電流の向きは、それぞれ、時計周りおよび反時計周りであり、互いに逆向きである。図７（ｂ）における矢印は、電流が図７（ａ）の矢印の向きに流れることによって発生する磁束の向きを示す。
【００７２】
本実施の形態によるスパイラルインダクタにおいては、巻線部分における、方形状に巻回することにより形成される角を、例えば、４５度に取ることによって、この部分の電流集中を減らし、インダクタのＱ値を大きくすることができる。
【００７３】
なお、巻線部分を四角以上の多角形状または円形状に巻回することにより、電流が局所的に集中することを防ぎ、インダクタのＱ値を大きくすることができる。
【００７４】
なお、本実施の形態によるスパイラルインダクタにおいて、積層構造の最上層である配線層の上に、さらに絶縁層が積層されてもよい。
【００７５】
なお、本実施の形態によるスパイラルインダクタにおいても、実施の形態１によるスパイラルインダクタと同様の効果が得られる。
【００７６】
実施の形態７．
実施の形態１から実施の形態６において説明されたスパイラルインダクタは、移動体通信や衛星通信等に用いられるモノリシックマイクロ波集積回路（ＭＭＩＣ）に適用できる。これは、１つの半導体基板上に、能動素子（ＦＥＴ、ＨＥＭＴ等）および受動素子（伝送線路、容量素子、誘導素子等）を一緒に作り込んだマイクロ波集積回路である。ＭＭＩＣに、本発明による誘導素子を用いれば、その誘導素子を流れる電流によって発生する磁束が半導体基板に入り込むことを防止でき、結果として、ＭＭＩＣの誘導素子におけるエネルギー損失が低減できる。また、本発明による誘導素子は、従来のスパイラルインダクタと比較して、占有面積を小さく保持しつつ、磁束が半導体基板に入り込むことを防止できる。
【００７７】
【発明の効果】
本発明による誘導素子によれば、半導体基板上に絶縁層と配線層とが交互に積層された積層構造を有し、積層構造は、第１の層構造と、第２の層構造と、第１の層構造と第２の層構造との間に挟まれた第１の絶縁層とから成り、第１の層構造は、それぞれ同一平面で巻回する第１の巻線部分と第２の巻線部分とが互いに隣接して配置された第１の配線層を含み、第２の層構造は、一方の端子から他方の端子まで単一の経路を有する第１の配線部分が配置された第２の配線層を含み、第１の絶縁層は、第１の配線層と第２の配線層との間に挟まれた絶縁層であり、その第１の絶縁層には、第１の配線層と第２の配線層とを接続するための第１のビアホールおよび第２のビアホールが形成され、第１の巻線部分の第１の端子と第２の巻線部分の第１の端子との間に電圧を印可したとき、第１の巻線部分において第１の端子から第２の端子へ電流が周回し、第２の巻線部分において第２の端子から第１の端子へ電流が周回し、それらの周回する電流の方向が反対方向であるように、第１の巻線部分の第２の端子と第１の配線部分の第１の端子が、第１のビアホールを介して接続され、第１の配線部分の第２の端子と第２の巻線部分の第２の端子が、第２のビアホールを介して接続されるので、半導体基板に入り込む磁束を削減でき、渦電流の発生を緩和することができる。結果として、誘導素子のエネルギー損失を低減することができる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の実施の形態１によるスパイラルインダクタの上面図、（ｂ）は、（ａ）に示されたスパイラルインダクタの断面図である。
【図２】（ａ）は、本発明の実施の形態２によるスパイラルインダクタの上面図、（ｂ）は、（ａ）に示されたスパイラルインダクタの断面図、（ｃ）は、本発明の実施の形態２によるスパイラルインダクタの配線層間の接続を図式的に示す図である。
【図３】（ａ）は、本発明の実施の形態３によるスパイラルインダクタの上面図、（ｂ）は、（ａ）に示されたスパイラルインダクタの断面図、（ｃ）は、本発明の実施の形態３によるスパイラルインダクタの配線層間の接続を図式的に示す図である。
【図４】（ａ）は、本発明の実施の形態４によるスパイラルインダクタの上面図、（ｂ）は、（ａ）に示されたスパイラルインダクタの断面図、（ｃ）は、本発明の実施の形態４によるスパイラルインダクタの配線層間の接続を図式的に示す図である。
【図５】（ａ）は、本発明の実施の形態５によるスパイラルインダクタの上面図、（ｂ）は、（ａ）に示されたスパイラルインダクタの断面図である。
【図６】（ａ）は、本発明の実施の形態５による別のスパイラルインダクタの上面図、（ｂ）は、（ａ）に示されたスパイラルインダクタの断面図である。
【図７】本発明の実施の形態６によるスパイラルインダクタの上面図、（ｂ）は、（ａ）に示されたスパイラルインダクタの断面図である。
【符号の説明】
１  スパイラルインダクタ、  ２  半導体基板、  ３，４  配線層、  ５，６絶縁層、  ７，８  巻線部分、  ９，１０，１２，１３  端子、  １１  配線部分、  １４，１５  ビアホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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