(57)【要約】【課題】オーバードライビング動作時に外部電源電圧のレベルが上昇しても内部電圧レベルのオーバーシューティングを改善できる内部電圧発生回路及び方法を提供する。【解決手段】本発明の内部電圧発生回路は、基準電圧と内部電圧とを比較して第１駆動信号を出力する比較器、第１駆動信号に応答して内部電圧を出力する内部電圧駆動部、アクティブ信号に応答して内部電圧を感知して第２駆動信号を発生する内部電圧感知部、及び第２駆動信号に応答して第１駆動信号のレベルを制御するオーバードライビング制御トランジスタで構成される。【選択図】図３
2004288190.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧と内部電圧とを比較して第１駆動信号を出力する比較手段と；
前記第１駆動信号に応答して前記内部電圧を出力する内部電圧駆動手段と；
アクティブ信号に応答して前記内部電圧を感知し、第２駆動信号を発生する内部電圧感知手段と；
前記第２駆動信号に応答して前記第１駆動信号を制御するオーバードライビング制御手段とを備えることを特徴とする内部電圧発生回路。
【請求項２】
前記内部電圧駆動手段は、
ＰＭＯＳトランジスタを備えることを特徴とする請求項１に記載の内部電圧発生回路。
【請求項３】
前記オーバードライビング制御手段は、
前記比較回路の出力端に連結したドレインと、前記第２駆動信号が印加されるゲートと、接地電圧に連結したソースとを有するＮＭＯＳトランジスタで構成されることを特徴とする請求項１に記載の内部電圧発生回路。
【請求項４】
前記アクティブ信号は、
所定のパルス幅を有するパルス信号であることを特徴とする請求項１に記載の内部電圧発生回路。
【請求項５】
前記内部電圧感知手段は、
前記アクティブ信号が非活性化されると前記第２駆動信号を非活性化して、前記アクティブ信号が活性化され、前記内部電圧が目標電圧より小さかったり同一であれば前記第２駆動信号を活性化して、前記内部電圧が前記目標電圧より大きければ前記第２駆動信号を非活性化することを特徴とする請求項１に記載の内部電圧発生回路。
【請求項６】
前記内部電圧感知手段は、
前記アクティブ信号がローレベルならばローレベルの前記第２駆動信号を出力して、前記アクティブ信号がハイレベルであって前記内部電圧が目標電圧より小さかったり同一であればハイレベルの前記第２駆動信号を出力して、前記アクティブ信号がハイレベルであって前記内部電圧が前記目標電圧より大きければローレベルの前記第２駆動信号を出力することを特徴とする請求項１に記載の内部電圧発生回路。
【請求項７】
前記内部電圧感知手段は、
前記内部電圧と接地電圧との間に連結して前記アクティブ信号を反転して反転アクティブ信号を発生する第１インバータと；
前記内部電圧と接地電圧との間に連結して前記反転アクティブ信号を反転する第２インバータと；
前記第２インバータの出力信号を受信して第１電圧を出力する第１電圧発生回路と；
前記内部電圧に連結して前記第１インバータの出力信号に応答して前記第２駆動信号を活性化する第１トランジスタと；
接地電圧に連結して前記第１電圧が所定電圧を越えるとオンされて前記第２駆動信号を非活性化する第２トランジスタと；
前記反転アクティブ信号に応答して前記第２駆動信号を非活性化するスイッチングトランジスタとを備えることを特徴とする請求項１に記載の内部電圧発生回路。
【請求項８】
前記第１トランジスタは、
前記内部電圧が印加されるソースと、前記反転アクティブ信号が印加されるゲートと、前記第２駆動信号を発生するドレインとを有したＰＭＯＳトランジスタであることを特徴とする請求項７に記載の内部電圧発生回路。
【請求項９】
前記第２トランジスタは、
前記接地電圧が印加されるソースと、前記第１電圧が印加されるゲートと、前記第２駆動信号を発生するドレインとを有したＮＭＯＳトランジスタであることを特徴とする請求項７に記載の内部電圧発生回路。
【請求項１０】
前記スイッチングトランジスタは、
前記反転アクティブ信号が印加されるゲートと、接地電圧に連結したソースと、前記第２駆動信号を発生するドレインとを有したＮＭＯＳトランジスタであることを特徴とする請求項７に記載の内部電圧発生回路。
【請求項１１】
基準電圧と内部電圧とを比較して第１駆動信号を出力する第１比較手段と；
前記第１駆動信号に応答して前記内部電圧を出力する内部電圧駆動手段と；
前記アクティブ信号に応答して前記内部電圧を分配して分配された電圧を発生する電圧分配手段と；
前記分配された電圧と前記基準電圧とを比較して前記第２駆動信号を発生する第２比較手段と；
前記第２駆動信号に応答して前記第１駆動信号のレベルを制御するオーバードライビング制御手段とを備えることを特徴とする内部電圧発生回路。
【請求項１２】
前記内部電圧駆動手段は、
ＰＭＯＳトランジスタを備えることを特徴とする請求項１１に記載の内部電圧発生回路。
【請求項１３】
前記オーバードライビング制御手段は、
前記比較回路の出力端に連結したドレインと、前記第２駆動信号が印加されるゲートと、接地電圧に連結したソースとを有するＮＭＯＳトランジスタを備えることを特徴とする請求項１１に記載の内部電圧発生回路。
【請求項１４】
前記アクティブ信号は、
所定のパルス幅を有するパルス信号であることを特徴とする請求項１１に記載の内部電圧発生回路。
【請求項１５】
前記電圧分配手段は、
前記アクティブ信号が非活性化されると前記内部電圧を出力して、前記アクティブ信号が活性化されると前記内部電圧を分配して前記分配された電圧を発生することを特徴とする請求項１１に記載の内部電圧発生回路。
【請求項１６】
前記電圧分配手段は、
前記内部電圧が目標電圧より小さかったり同一であれば前記基準電圧より低い前記分配された電圧を発生して、前記内部電圧が前記目標電圧より大きければ前記基準電圧より高い前記分配された電圧を発生することを特徴とする請求項１１に記載の内部電圧発生回路。
【請求項１７】
前記電圧分配手段は、
前記アクティブ信号がローレベルならば前記内部電圧を出力して、前記アクティブ信号がハイレベルならば前記内部電圧を分配して前記分配された電圧を発生することを特徴とする請求項１１に記載の内部電圧発生回路。
【請求項１８】
前記電圧分配手段は、
前記内部電圧と第１ノードとに連結した第１負荷と；
前記第１ノードと第２ノードとの間に連結した第２負荷と；
前記第２ノードに連結したドレインと、前記アクティブ信号が印加されるゲートと、接地電圧に連結したソースとを有するスイッチングトランジスタとを備え、
前記第１ノードを介して前記分配された電圧を発生することを特徴とする請求項１４に記載の内部電圧発生回路。
【請求項１９】
前記スイッチングトランジスタは、
ＮＭＯＳトランジスタで構成されたことを特徴とする請求項１８に記載の内部電圧発生回路。
【請求項２０】
前記第２比較手段は、
前記アクティブ信号が非活性化されると前記第２駆動信号を非活性化して、前記アクティブ信号が活性化されると前記基準電圧と前記分配された電圧とを比較して前記分配された電圧が前記基準電圧より小さければ前記第２駆動信号を活性化して、前記分配された電圧が前記基準電圧より高ければ前記第２駆動信号を非活性化することを特徴とする請求項１１に記載の内部電圧発生回路。
【請求項２１】
前記第２比較手段は、
前記アクティブ信号がローレベルならばローレベルの前記第２駆動信号を出力して、前記アクティブ信号がハイレベルならば前記基準電圧と前記分配された電圧とを比較して前記分配された電圧が前記基準電圧より小さければハイレベルの前記第２駆動信号を発生して、前記分配された電圧が前記基準電圧より高ければローレベルの前記第２駆動信号を発生することを特徴とする請求項１１に記載の内部電圧発生回路。
【請求項２２】
前記第２比較手段は、
前記アクティブ信号を反転して反転アクティブ信号を発生する第１インバータと；
前記反転アクティブ信号に応答して前記第２駆動信号を非活性化するスイッチングトランジスタと；
前記基準電圧と前記第１ノードの電圧とを比較して前記第１ノードの電圧が前記基準電圧より低ければ前記第２駆動信号を活性化して、前記第１ノードの電圧が前記基準電圧より高ければ前記第２駆動信号を非活性化する比較器を備えることを特徴とする請求項１１に記載の内部電圧発生回路。
【請求項２３】
前記スイッチングトランジスタは、
前記反転アクティブ信号が印加されるゲートと、接地電圧に連結したソースと、前記第２駆動信号を発生するドレインとを有したＮＭＯＳトランジスタであることを特徴とする請求項２２に記載の内部電圧発生回路。
【請求項２４】
基準電圧と比較電圧とを比較して第１駆動信号を出力する比較手段と；
前記第１駆動信号に応答して内部電圧を出力する内部電圧駆動手段と； 
正常ドライビング動作時には前記内部電圧を入力して前記比較電圧を発生して、オーバードライビング動作時にはアクティブ信号に応答して前記内部電圧を分配して分配された内部電圧を前記比較電圧として発生する電圧分配手段を含むことを特徴とする内部電圧発生回路。
【請求項２５】
前記内部電圧駆動手段は、
ＰＭＯＳトランジスタを備えることを特徴とする請求項２４に記載の内部電圧発生回路。
【請求項２６】
前記アクティブ信号は、
所定のパルス幅を有するパルス信号であることを特徴とする請求項２４に記載の内部電圧発生回路。
【請求項２７】
前記電圧分配手段は、
前記アクティブ信号が非活性化されると前記内部電圧を出力して、前記アクティブ信号が活性化されると前記内部電圧を分配して前記分配された内部電圧を発生することを特徴とする請求項２４に記載の内部電圧発生回路。
【請求項２８】
前記電圧分配手段は、
前記内部電圧が目標電圧より小さかったり同一であれば前記基準電圧より低い前記分配された内部電圧を発生して、前記内部電圧が前記目標電圧より大きければ前記基準電圧より高い前記分配された内部電圧を発生することを特徴とする請求項２７に記載の内部電圧発生回路。
【請求項２９】
前記電圧分配手段は、
前記アクティブ信号がローレベルならば前記内部電圧を出力して、前記アクティブ信号がハイレベルならば前記内部電圧を分配して前記分配された内部電圧を発生することを特徴とする請求項２４に記載の内部電圧発生回路。
【請求項３０】
前記電圧分配手段は、
前記内部電圧と第１ノードとに連結した第１負荷と；
前記第１ノードと第２ノードとの間に連結した第２負荷と；
前記第２ノードに連結したドレインと、前記アクティブ信号が印加されるゲートと、接地電圧に連結したソースとを有するスイッチングトランジスタとを備え、
前記第１ノードを介して前記分配された内部電圧を発生することを特徴とする請求項２４に記載の内部電圧発生回路。
【請求項３１】
前記スイッチングトランジスタは、ＮＭＯＳトランジスタを備えることを特徴とする請求項３０に記載の内部電圧発生回路。
【請求項３２】
内部電圧と基準電圧とを比較して第１駆動信号を発生する段階と；
前記第１駆動信号に応答して前記内部電圧を出力する段階と；
アクティブ信号に応答して前記内部電圧を検出して第２駆動信号を出力する段階と； 
前記第２駆動信号に応答して前記第１駆動信号を制御する段階とを備えることを特徴とする内部電圧発生方法。
【請求項３３】
前記方法は、
前記アクティブ信号が非活性化されると前記第２駆動信号を非活性化する段階と；
前記アクティブ信号が活性化されて前記内部電圧が目標電圧より小さかったり同一であれば前記第２駆動信号を活性化する段階と；
前記アクティブ信号が活性化されて前記内部電圧が前記目標電圧より大きければ前記第２駆動信号を非活性化する段階とをさらに備えることを特徴とする請求項３２に記載の内部電圧発生方法。
【請求項３４】
前記方法は、
前記アクティブ信号がローレベルならばローレベルの前記第２駆動信号を出力する段階と；
前記アクティブ信号がハイレベルであって前記内部電圧が目標電圧より小さかったり同一であればハイレベルの前記第２駆動信号を出力する段階と；
前記アクティブ信号がハイレベルであって前記内部電圧が前記目標電圧より高ければローレベルの前記第２駆動信号を出力する段階とをさらに備えることを特徴とする請求項３２に記載の内部電圧発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、特に半導体メモリ装置の内部電圧発生回路に関する。
【背景技術】
【０００２】
従来の半導体メモリ装置の内部電圧発生回路は、大別して、メモリセルアレイのための内部電圧発生回路とメモリセルアレイの周辺回路のための内部電圧発生回路とで構成される。
これらのうち、メモリセルアレイのための内部電圧発生回路は、ビットラインの電圧を感知し、内部電圧レベルに増幅するＰＭＯＳビットラインセンス増幅器に内部電圧を供給する。
【０００３】
そして、従来の半導体メモリ装置のメモリセルアレイのための内部電圧発生回路は、ビットラインセンシング動作が実行される時発生する内部電圧のレベル降下を防止するためにオーバードライビングトランジスタを備える。それにより、ビットラインセンシング動作が実行される前に、内部電圧のレベルを上昇させて措くことにより、ビットラインセンシング動作が実行される時の内部電圧のレベル降下が防止されるようになる。これにより、ビットラインが内部電圧レベルに速く増幅できるようになり、リード及びライト速度が遅れなくなる。
【０００４】
図１は、従来の内部電圧発生回路の構成の一例を示したもので、内部電圧発生回路１０は比較器１１、ＮＭＯＳトランジスタＮ１、及びＰＭＯＳトランジスタＰ１で構成されている。
図１で、ＮＭＯＳトランジスタＮ１は、ＰＭＯＳトランジスタＰ１のオーバードライビングを制御するためのオーバードライビング制御トランジスタであって、ＰＭＯＳトランジスタＰ１は内部電圧ＶＣＣＡをドライビングするためのドライバである。
ＶＲＥＦＡは、内部電圧ＶＣＣＡのための基準電圧を、ＶＥＸＴは半導体メモリ装置外部から印加される外部電源電圧を示している。ＰＡＣＴはアクティブ信号であって、半導体メモリ装置にアクティブ命令が印加されて、ビットラインセンシング動作が実行される前に発生する所定のパルス幅を有するパルス信号である。
【０００５】
図１に示した回路の動作を説明すると次の通りである。
まず、“ロー”レベルのアクティブ信号ＰＡＣＴが印加されてＮＭＯＳトランジスタＮ１がオフされると、ＰＭＯＳトランジスタＰ１は正常ドライビング動作を実行する。“ハイ”レベルのアクティブ信号ＰＡＣＴが印加されてＮＭＯＳトランジスタＮ１がオンされると、ＰＭＯＳトランジスタＰ１はオーバードライビング動作を実行する。
【０００６】
正常ドライビング動作時に内部電圧ＶＣＣＡのレベルが基準電圧ＶＲＥＦＡのレベルより低い場合に、比較器１１は基準電圧ＶＲＥＦＡと内部電圧ＶＣＣＡとを比較してノードＡの電圧を低下させる。すると、ＰＭＯＳトランジスタＰ１は駆動能力が向上し、内部電圧ＶＣＣＡのレベルを上昇させる。
一方、正常ドライビング動作時に内部電圧ＶＣＣＡのレベルが基準電圧ＶＲＥＦＡのレベルより高い場合には、比較器１１は基準電圧ＶＲＥＦＡと内部電圧ＶＣＣＡとを比較してノードＡの電圧を上昇させる。すると、ＰＭＯＳトランジスタＰ１の駆動能力が低くなって内部電圧ＶＣＣＡのレベルを低下させる。
【０００７】
内部電圧発生回路は、正常ドライビング動作時に上述したような動作を反復的に実行することにより内部電圧ＶＣＣＡを基準電圧ＶＲＥＦＡレベルに維持する。
そして、オーバードライビング動作時にはＮＭＯＳトランジスタＮ１がオンされてノードＡのレベルを正常ドライビング動作時よりさらに低下させる。すると、ＰＭＯＳトランジスタＰ１の駆動能力が正常ドライビング動作時よりさらに向上して内部電圧ＶＣＣＡのレベルを基準電圧ＶＲＥＦＡレベルよりさらに高いレベルにオーバードライビングする。
【０００８】
ところが、この時、外部電源電圧ＶＥＸＴのレベルが上昇すると、ＰＭＯＳトランジスタＰ１のゲートとソースとの間の電圧差が大きくなってＰＭＯＳトランジスタＰ１の駆動能力が必要以上に上昇するようになって内部電圧ＶＣＣＡのレベルがオーバーシューティングされるようになる。すなわち、内部電圧ＶＣＣＡのレベルが、オーバードライビングすることを所望する電圧（以下、目標電圧という）よりはるかに高い電圧レベルにまで上昇するようになる。
このように内部電圧ＶＣＣＡのレベルが目標電圧以上にオーバーシューティングされるようになると、ビットライン電圧レベルが高まり、ライト及びリード動作時にセンシングタイムが遅れ、データライト及びリード速度が遅れるようになるという問題点がある。
【０００９】
図２は、従来の内部電圧発生回路のアクティブ信号ＰＡＣＴに対する内部電圧ＶＣＣＡの変化を示すグラフであって、実線は正常にオーバードライビング動作が実行された場合を、点線は目標電圧以上にオーバーシューティングが発生した場合を示す。
図２に示したように、アクティブ信号ＰＡＣＴが所定のパルス幅を有して発生する場合に、低いレベルの外部電源電圧ＶＥＸＴが印加されると、実線で示したように基準電圧ＶＲＥＦＡレベルを維持した内部電圧ＶＣＣＡが電圧△だけオーバードライビングされて目標電圧ＶＲＥＦＡ+△に到達するようになる。しかし、高いレベルの外部電源電圧ＶＥＸＴが印加されると、点線で示したように基準電圧ＶＲＥＦＡレベルを維持した内部電圧ＶＣＣＡが目標電圧ＶＲＥＦＡ+△を越えた電圧レベルにまで上昇するようになるオーバーシューティングが発生する。これによって、ビットラインセンシング動作時に、内部電圧ＶＣＣＡのレベルが基準電圧ＶＲＥＦＡレベルに下がることができなくなり、電圧δだけ高いレベルを維持するようになる。
【００１０】
このように従来の内部電圧発生回路は、外部電源電圧ＶＥＸＴのレベルが上昇すると、オーバードライビング動作時に目標電圧以上にオーバーシューティングが発生して内部電圧が基準電圧レベルより上昇するようになる。したがって、ビットラインセンシング動作時にセンシングタイムが増加してデータライト及びリード速度が遅れるようになる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的はオーバードライビング動作時に外部電源電圧のレベルが上昇しても内部電圧レベルのオーバーシューティングを改善できる内部電圧発生回路及び方法を提供することにある。
【課題を解決するための手段】
【００１２】
前記目的を達成するための本発明の内部電圧発生回路の第１形態は、基準電圧と内部電圧とを比較して第１駆動信号を出力する比較手段、前記第１駆動信号に応答して前記内部電圧を出力する内部電圧駆動手段、アクティブ信号に応答して前記内部電圧を感知して第２駆動信号を発生する内部電圧感知手段、及び前記第２駆動信号に応答して前記第１駆動信号を制御するオーバードライビング制御手段を備えることを特徴とする。
【００１３】
前記内部電圧駆動手段は、ＰＭＯＳトランジスタを備え、前記オーバードライビング制御手段は前記比較回路の出力端に連結したドレインと前記第２駆動信号が印加されるゲートと接地電圧に連結したソースとを有するＮＭＯＳトランジスタを備えることを特徴とする。また、アクティブ信号は所定のパルス幅を有するパルス信号であることを特徴とする。
【００１４】
前記内部電圧感知手段は、前記アクティブ信号が非活性化されると前記第２駆動信号を非活性化して、前記アクティブ信号が活性化されて前記内部電圧が目標電圧より小さかったり同一であれば前記第２駆動信号を活性化して、前記内部電圧が前記目標電圧より大きければ前記第２駆動信号を非活性化することを特徴とする。
【００１５】
前記内部電圧感知手段は、前記アクティブ信号がローレベルならばローレベルの前記第２駆動信号を出力して、前記アクティブ信号がハイレベルであって前記内部電圧が目標電圧より小さかったり同一であればハイレベルの前記第２駆動信号を出力して、前記アクティブ信号がハイレベルであって前記内部電圧が前記目標電圧より大きければローレベルの前記第２駆動信号を出力することを特徴とする。
【００１６】
前記内部電圧感知手段は、前記内部電圧と接地電圧との間に連結して前記アクティブ信号を反転して反転アクティブ信号を発生する第１インバータ、前記内部電圧と接地電圧との間に連結して前記反転アクティブ信号を反転する第２インバータ、前記第２インバータの出力信号を受信して第１電圧を出力する第１電圧発生回路、前記内部電圧に連結して前記第１インバータの出力信号に応答して前記第２駆動信号を活性化する第１トランジスタ、接地電圧に連結して前記第１電圧が所定電圧を越えるとオンされて前記第２駆動信号を非活性化する第２トランジスタ、及び前記反転アクティブ信号に応答して前記第２駆動信号を非活性化するスイッチングトランジスタを備えることを特徴とする。また、前記第１トランジスタは前記内部電圧が印加されるソースと前記反転アクティブ信号が印加されるゲートと前記第２駆動信号を発生するドレインとを有したＰＭＯＳトランジスタであって、前記第２トランジスタは前記接地電圧が印加されるソースと前記第１電圧が印加されるゲートと前記第２駆動信号を発生するドレインとを有したＮＭＯＳトランジスタであって、前記スイッチングトランジスタは前記反転アクティブ信号が印加されるゲートと接地電圧に連結したソースと前記第２駆動信号を発生するドレインとを有したＮＭＯＳトランジスタであることを特徴とする。
【００１７】
前記目的を達成するための本発明の内部電圧発生回路の第２形態は、基準電圧と内部電圧とを比較して第１駆動信号を出力する第１比較手段、前記第１駆動信号に応答して前記内部電圧を出力する内部電圧駆動手段、前記アクティブ信号に応答して前記内部電圧を分配して分配された電圧を発生する電圧分配手段、前記分配された電圧と前記基準電圧とを比較して前記第２駆動信号を発生する第２比較手段、及び前記第２駆動信号に応答して前記第１駆動信号のレベルを制御するオーバードライビング制御手段を備えることを特徴とする。
【００１８】
前記オーバードライビング制御手段は、前記比較回路の出力端に連結したドレインと前記第２駆動信号が印加されるゲートと接地電圧に連結したソースとを有するＮＭＯＳトランジスタを備えることを特徴とする。
【００１９】
前記電圧分配手段は、前記アクティブ信号が非活性化されると前記内部電圧を出力して、前記アクティブ信号が活性化されると前記内部電圧を分配して前記分配された電圧を発生することを特徴とする。前記電圧分配手段は前記内部電圧が目標電圧より小さかったり同一であれば前記基準電圧より低い前記分配された電圧を発生して、前記内部電圧が前記目標電圧より大きければ前記基準電圧より高い前記分配された電圧を発生することを特徴とする。前記電圧分配手段は前記アクティブ信号がローレベルならば前記内部電圧を出力して、前記アクティブ信号がハイレベルならば前記内部電圧を分配して前記分配された電圧を発生することを特徴とする。
【００２０】
前記電圧分配手段は、前記内部電圧と第１ノードとに連結した第１負荷、前記第１ノードと第２ノードとの間に連結した第２負荷、及び前記第２ノードに連結したドレインと前記アクティブ信号が印加されるゲートと接地電圧に連結したソースとを有するスイッチングトランジスタを備えて、前記第１ノードを介して前記分配された電圧を発生することを特徴とする。前記スイッチングトランジスタはＮＭＯＳトランジスタを備えることを特徴とする。
【００２１】
前記第２比較手段は、前記アクティブ信号が非活性化されると前記第２駆動信号を非活性化して、前記アクティブ信号が活性化されると前記基準電圧と前記分配された電圧を比較して前記分配された電圧が前記基準電圧より小さければ前記第２駆動信号を活性化して、前記分配された電圧が前記基準電圧より高ければ前記第２駆動信号を非活性化することを特徴とする。
【００２２】
前記第２比較手段は、前記アクティブ信号がローレベルならばローレベルの前記第２駆動信号を出力して、前記アクティブ信号がハイレベルならば前記基準電圧と前記分配された電圧を比較して前記分配された電圧が前記基準電圧より小さければハイレベルの前記第２駆動信号を発生して、前記分配された電圧が前記基準電圧より高ければローレベルの前記第２駆動信号を発生することを特徴とする。
【００２３】
前記第２比較手段は、前記アクティブ信号を反転して反転アクティブ信号を発生する第１インバータ、前記反転アクティブ信号に応答して前記第２駆動信号を非活性化するスイッチングトランジスタ、及び前記基準電圧と前記第１ノードの電圧とを比較して前記第１ノードの電圧が前記基準電圧より低ければ前記第２駆動信号を活性化して、前記第１ノードの電圧が前記基準電圧より高ければ前記第２駆動信号を非活性化する比較器を備えることを特徴とする。前記スイッチングトランジスタは前記反転アクティブ信号が印加されるゲートと接地電圧に連結したソースと前記第２駆動信号を発生するドレインとを有したＮＭＯＳトランジスタであることを特徴とする。
【００２４】
前記目的を達成するための本発明の内部電圧発生回路の第３形態は、基準電圧と比較電圧とを比較して第１駆動信号を出力する比較手段、前記第１駆動信号に応答して内部電圧を出力する内部電圧駆動手段、及び正常ドライビング動作時には前記内部電圧を入力して前記比較電圧を発生して、オーバードライビング動作時にはアクティブ信号に応答して前記内部電圧を分配して分配された内部電圧を前記比較電圧として発生する電圧分配手段を含むことを特徴とする。
【００２５】
前記電圧分配手段は、前記アクティブ信号が非活性化されると前記内部電圧を出力して、前記アクティブ信号が活性化されると前記内部電圧を分配して前記分配された内部電圧を発生することを特徴とする。前記電圧分配手段は前記内部電圧が目標電圧より小さかったり同一であれば前記基準電圧より低い前記分配された内部電圧を発生して、前記内部電圧が前記目標電圧より大きければ前記基準電圧より高い前記分配された内部電圧を発生することを特徴とする。
【００２６】
前記電圧分配手段は、前記アクティブ信号がローレベルならば前記内部電圧を出力して、前記アクティブ信号がハイレベルならば前記内部電圧を分配して前記分配された内部電圧を発生することを特徴とする。
【００２７】
前記電圧分配手段は、前記内部電圧と第１ノードとに連結した第１負荷、前記第１ノードと第２ノードとの間に連結した第２負荷、及び前記第２ノードに連結したドレインと前記アクティブ信号が印加されるゲートと接地電圧に連結したソースとを有するスイッチングトランジスタを備え、前記第１ノードを介して前記分配された内部電圧を発生することを特徴とする。
【００２８】
前記目的を達成するための本発明の内部電圧発生方法は、内部電圧と基準電圧とを比較して第１駆動信号を発生する段階、前記第１駆動信号に応答して前記内部電圧を出力する段階、アクティブ信号に応答して前記内部電圧を検出して第２駆動信号を出力する段階、及び前記第２駆動信号に応答して前記第１駆動信号を制御する段階を備えることを特徴とする。
【００２９】
前記方法は、前記アクティブ信号が非活性化されると前記第２駆動信号を非活性化する段階、前記アクティブ信号が活性化されて前記内部電圧が目標電圧より小さかったり同一であれば前記第２駆動信号を活性化する段階、及び前記アクティブ信号が活性化されて前記内部電圧が前記目標電圧より大きければ前記第２駆動信号を非活性化する段階をさらに備えることを特徴とする。
【００３０】
また、前記方法は、前記アクティブ信号がローレベルならばローレベルの前記第２駆動信号を出力する段階、前記アクティブ信号がハイレベルであって前記内部電圧が目標電圧より小さかったり同一であればハイレベルの前記第２駆動信号を出力する段階、及び前記アクティブ信号がハイレベルであって前記内部電圧が前記目標電圧より高ければローレベルの前記第２駆動信号を出力する段階をさらに備えることを特徴とする。
【発明の効果】
【００３１】
本発明の内部電圧発生回路は、アクティブ信号が活性化された区間で内部電圧の変化を監視して内部電圧が目標電圧を越えるとオーバードライビング動作を中止して、目標電圧内にあればオーバードライビング動作を実行する動作を可変的に実行することによって外部電源電圧が増加しても内部電圧がオーバーシューティングされることを改善できる。
したがって、本発明の内部電圧発生回路が適用される半導体メモリ装置のビットラインセンシング速度が改善されてデータリード及びライト速度が遅れなくなる。
【発明を実施するための最良の形態】
【００３２】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して本発明の内部電圧発生回路を説明する。各図面に付された同一の参照符号は同一部材を示す。
【００３３】
図３は、本発明の内部電圧発生回路の第１実施例の構成を示したもので、内部電圧発生回路２０は比較器１１、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１、及び内部電圧感知器２１で構成されている。
図３において、図１に示した構成と同一参照符号で示した構成は、図１に示した構成と同一の機能を実行するので図１の説明を参考にすれば容易に理解できるはずである。
【００３４】
図３において、内部電圧感知器２１は、アクティブ信号ＰＡＣＴに応答して内部電圧ＶＣＣＡを感知して、内部電圧ＶＣＣＡのレベルが目標電圧内にあれば信号ＶＡを活性化し、内部電圧ＶＣＣＡのレベルが目標電圧を外れると信号ＶＡを非活性化する。すなわち、内部電圧感知器２１はアクティブ信号ＰＡＣＴが非活性化されると“ロー”レベルの信号ＶＡを発生し、アクティブ信号ＰＡＣＴが活性化されると内部電圧ＶＣＣＡのレベルを感知して内部電圧ＶＣＣＡのレベルが目標電圧内にあれば“ハイ”レベルの信号ＶＡを発生し、内部電圧ＶＣＣＡのレベルが目標電圧を外れると“ロー”レベルの信号ＶＡを発生する。
【００３５】
図３に示した回路の作動を説明すると次の通りである。
まず、“ロー”レベルのアクティブ信号ＰＡＣＴが発生すると内部電圧感知器２１は、“ロー”レベルの信号ＶＡを発生して、ＮＭＯＳトランジスタＮ１はオフされる。この状態において、内部電圧発生回路２０は図１に示した回路と同様に内部電圧ＶＣＣＡレベルを基準電圧ＶＲＥＦレベルに維持するための正常ドライビング動作を実行する。
【００３６】
そして、“ハイ”レベルのアクティブ信号ＰＡＣＴが発生すると内部電圧感知器２１は、内部電圧ＶＣＣＡのレベルを感知して内部電圧ＶＣＣＡレベルが目標電圧内にあれば“ハイ”レベルの信号ＶＡを発生し、これによりＮＭＯＳトランジスタＮ１はオンされる。すると、ノードＡのレベルが正常ドライビング動作時よりさらに低くなってＰＭＯＳトランジスタＰ１の駆動能力が正常ドライビング動作時よりさらに向上し、ＰＭＯＳトランジスタＰ１がオーバードライビング動作を実行するようになる。ところが、この時、内部電圧ＶＣＣＡのレベルが目標電圧を外れるようになれば内部電圧感知器２１は“ロー”レベルの信号ＶＡを発生し、これによりＮＭＯＳトランジスタＮ１がオフされる。そうすると、ＰＭＯＳトランジスタＰ１の駆動能力が正常ドライビング動作時の駆動能力に低下し、オーバードライビング動作を中止するようになる。
【００３７】
すなわち、図３に示した内部電圧感知器２１は、アクティブ信号ＰＡＣＴが活性化された状態で内部電圧ＶＣＣＡのレベルを監視し、目標電圧内にあればＮＭＯＳトランジスタＮ１をオンしてオーバードライビング動作を実行し、目標電圧を外れるとＮＭＯＳトランジスタＮ１をオフしてオーバードライビング動作を中止する。
【００３８】
図４は、図３に示した内部電圧発生回路の内部電圧感知器の第１実施例の構成を示す。内部電圧感知器２１はインバータＩ１、Ｉ２、ＰＭＯＳトランジスタＰ２、Ｐ３、ＮＭＯＳトランジスタＮ２、Ｎ３、及び抵抗Ｒ１で構成されている。
図４において、インバータＩ１、Ｉ２のそれぞれの電源電圧として内部電圧ＶＣＣＡが印加されるように構成されている。
図４に示した内部電圧感知器を構成する構成要素それぞれの機能を説明すると次の通りである。
【００３９】
インバータＩ１は、アクティブ信号ＰＡＣＴを反転して反転アクティブ信号ＰＡＣＴＢを発生する。インバータＩ２は反転アクティブ信号ＰＡＣＴＢを反転する。ＰＭＯＳトランジスタＰ２はインバータＩ２の出力信号の電圧レベルをＰＭＯＳトランジスタＰ２のしきい電圧ＶＴＰレベルだけ低下させる。ＰＭＯＳトランジスタＰ２と抵抗Ｒ１とはインバータＩ２の出力信号の電圧を分配してノードＢに分配された電圧を発生する。ＮＭＯＳトランジスタＮ２はノードＢの電圧レベルがＮＭＯＳトランジスタＮ２のしきい電圧ＶＴＮより大きければオンされ、小さければオフされる。そして、ＰＭＯＳトランジスタＰ３は“ロー”レベルの反転アクティブ信号ＰＡＣＴＢに応答してオンされ、ノードＢの電圧レベルを上昇させる。ＮＭＯＳトランジスタＮ３は“ハイ”レベルの反転アクティブ信号ＰＡＣＴＢに応答してオンされ、正常ドライビング動作時に信号ＶＡがフローティングされることを防止する。
【００４０】
図４に示した内部電圧発生回路の内部電圧感知器の動作を説明すると次の通りである。
“ロー”レベルのアクティブ信号ＰＡＣＴが印加されるとインバータＩ１は“ハイ”レベルの信号を発生する。これにより、ＰＭＯＳトランジスタＰ３がオフされ、ＮＭＯＳトランジスタＮ３がオンされて“ロー”レベルの信号ＶＡを発生する。すると、ＮＭＯＳトランジスタＮ１がオフされ、ＰＭＯＳトランジスタＰ１は比較器１１の出力信号に応答して正常ドライビング動作を実行する。
【００４１】
“ハイ”レベルのアクティブ信号ＰＡＣＴが印加されるとインバータＩ１は“ロー”レベルの信号を発生する。これにより、ＰＭＯＳトランジスタＰ３がオンされ“ハイ”レベルの信号ＶＡを発生する。そして、“ハイ”レベルの信号ＶＡに応答してＮＭＯＳトランジスタＮ１がオンされ、ノードＡの電圧レベルを低下させる。すると、ＰＭＯＳトランジスタＰ１がオーバードライビング動作を実行するようになる。
【００４２】
そして、インバータＩ２は、“ハイ”レベルの信号を発生する。この時、インバータＩ２の出力電圧のレベルは内部電圧ＶＣＣＡレベルになる。ＰＭＯＳトランジスタＰ２と抵抗Ｒ１とは内部電圧ＶＣＣＡレベルを電圧分配し、ノードＢに分配された電圧を発生する。ＮＭＯＳトランジスタＮ２はノードＢの電圧レベルがＮＭＯＳトランジスタＮ２のしきい電圧ＶＴＮより低ければ（すなわち、内部電圧ＶＣＣＡのレベルが目標電圧内にあれば）オフされ“ハイ”レベルの信号ＶＡを維持する。すると、ＮＭＯＳトランジスタＮ１によるノードＡの電圧減少が続いてＰＭＯＳトランジスタＰ１の駆動能力を継続的に上昇させる。すなわち、ＰＭＯＳトランジスタＰ１はオーバードライビング動作を継続的に実行する。
【００４３】
一方、ＮＭＯＳトランジスタＮ２は、ノードＢの電圧レベルがＮＭＯＳトランジスタＮ２のしきい電圧ＶＴＮより高ければ（すなわち、内部電圧ＶＣＣＡのレベルが目標電圧を外れると）オンされ、信号ＶＡの電圧レベルを低下させる。すると、ＮＭＯＳトランジスタＮ１によるノードＡの電圧減少が減るようになってＰＭＯＳトランジスタＰ１の駆動能力が正常ドライビング動作時の駆動能力よりも低くなるようになる。これにより、ＰＭＯＳトランジスタＰ１はオーバードライビング動作を中止するようになる。
【００４４】
すなわち、図４に示した内部電圧感知器は、“ハイ”レベルのアクティブ信号ＰＡＣＴが発生する場合にもオーバードライビング動作の制御が可能であって、内部電圧ＶＣＣＡのレベルが目標電圧内にあればＮＭＯＳトランジスタＮ２をオンしてＰＭＯＳトランジスタＰ１がオーバードライビング動作を実行する。また、内部電圧ＶＣＣＡのレベルが目標電圧を外れるとＮＭＯＳトランジスタＮ２をオフし、ＰＭＯＳトランジスタＰ１がオーバードライビング動作を実行しないようにすることによって内部電圧ＶＣＣＡレベルのオーバーシューティングを防止する。
【００４５】
図５は、図３に示した本発明の内部電圧発生回路の内部電圧感知器の第２実施例の構成を示すブロック図であって、内部電圧感知器２１は電圧分配器２２と電圧比較器２３とで構成されている。
図５に示した内部電圧感知器のブロックそれぞれの機能を説明すると次の通りである。
電圧分配器２２は、アクティブ信号ＰＡＣＴに応答して内部電圧ＶＣＣＡを分配する。電圧比較器２３は電圧分配器２２によって分配された電圧と基準電圧ＶＲＥＦＡとを比較して信号ＶＡを発生する。
【００４６】
図５に示した内部電圧感知器の動作を説明すると次の通りである。
“ロー”レベルのアクティブ信号ＰＡＣＴが発生すれば電圧分配器２２は、電圧分配動作を実行しないようになる。電圧比較器２３は“ロー”レベルのアクティブ信号ＰＡＣＴに応答して“ロー”レベルの信号ＶＡを発生する。したがって、ＮＭＯＳトランジスタＮ１がオフされてＰＭＯＳトランジスタＰ１は正常ドライビング動作を実行するようになる。
【００４７】
そして、“ハイ”レベルのアクティブ信号ＰＡＣＴが発生すれば電圧分配器２２は、内部電圧ＶＣＣＡを分配して分配された電圧を発生する。内部電圧ＶＣＣＡが目標電圧内にあれば基準電圧ＶＲＥＦＡより低いレベルの分配された電圧を発生し、目標電圧を外れるようになれば電圧分配器２２は基準電圧ＶＲＥＦＡより高いレベルの分配された電圧を発生する。電圧比較器２３は分配された電圧と基準電圧ＶＲＥＦＡとを比較して分配された電圧が基準電圧ＶＲＥＦＡより低ければ“ハイ”レベルの信号ＶＡを発生し、基準電圧ＶＲＥＦＡより高ければ“ロー”レベルの信号ＶＡを発生する。
【００４８】
したがって、内部電圧感知器２１は、内部電圧ＶＣＣＡが目標電圧内にあれば“ハイ”レベルの信号ＶＡを発生してＮＭＯＳトランジスタＮ１をオンすることによってＰＭＯＳトランジスタＰ１がオーバードライビング動作を実行する。また、内部電圧ＶＣＣＡが目標電圧を外れるようになれば“ロー”レベルの信号ＶＡを発生してＮＭＯＳトランジスタＮ１をオフすることによってＰＭＯＳトランジスタＰ１がオーバードライビング動作を中止するようにする。
【００４９】
図６は、図５に示した内部電圧発生回路の内部電圧感知器の具体的な実施例の構成を示したもので、電圧分配器２２は抵抗Ｒ２、Ｒ３、及びＮＭＯＳトランジスタＮ４で構成され、電圧比較器２３は比較器ＣＯＭ、インバータＩ３、及びＮＭＯＳトランジスタＮ５で構成されている。抵抗Ｒ２、Ｒ３はＭＯＳトランジスタでも実現可能である。
図６において、インバータＩ３の電源電圧として内部電圧ＶＣＣＡが印加されるように構成されている。
【００５０】
図６に示した内部電圧感知器を構成する構成要素それぞれの機能を説明すると次の通りである。
ＮＭＯＳトランジスタＮ４は、“ハイ”レベルのアクティブ信号ＰＡＣＴに応答してオンされる。抵抗Ｒ２、Ｒ３はＮＭＯＳトランジスタＮ４がオンされると内部電圧ＶＣＣＡを分配し、ノードＣに分配された電圧を発生する。比較器ＣＯＭは基準電圧ＶＲＥＦＡと分配された電圧とを比較して信号ＶＡを発生する。インバータＩ３はアクティブ信号ＰＡＣＴを反転し、反転アクティブ信号ＰＡＣＴＢを発生する。ＮＭＯＳトランジスタＮ５は“ハイ”レベルの反転アクティブ信号ＰＡＣＴＢに応答してオンされ、“ロー”レベルの信号ＶＡを発生する。ＮＭＯＳトランジスタＮ５は正常ドライビング動作時に信号ＶＡがフローティングされることを防止する。
【００５１】
図６に示した内部電圧感知器の動作を説明すると次の通りである。
“ロー”レベルのアクティブ信号ＰＡＣＴが印加されるとインバータＩ３は、“ハイ”レベルの反転アクティブ信号ＰＡＣＴＢを発生する。これにより、ＮＭＯＳトランジスタＮ５がオンされて“ロー”レベルの信号ＶＡを発生する。すると、ＮＭＯＳトランジスタＮ１がオフされ、ＰＭＯＳトランジスタＰ１は正常ドライビング動作を実行するようになる。
【００５２】
“ハイ”レベルのアクティブ信号ＰＡＣＴが印加されると、ＮＭＯＳトランジスタＮ４がオンされ、電圧分配器２２はノードＣに抵抗Ｒ２、Ｒ３によって分配された電圧を発生する。電圧分配器２２は内部電圧ＶＣＣＡのレベルが目標電圧内にあれば基準電圧ＶＲＥＦＡより低い分配された電圧をノードＣに発生し、目標電圧を外れると基準電圧ＶＲＥＦＡより高い分配された電圧をノードＣに発生する。インバータＩ３は“ロー”レベルの反転アクティブ信号ＰＡＣＴＢを発生し、これによりＮＭＯＳトランジスタＮ５はオフされる。比較器ＣＯＭはノードＣの電圧と基準電圧ＶＲＥＦＡとを比較してノードＣの電圧が基準電圧ＶＲＥＦＡより低ければ“ハイ”レベルの信号ＶＡを発生し、高ければ“ロー”レベルの信号を発生する。“ハイ”レベルの信号ＶＡが発生すればＮＭＯＳトランジスタＮ１がオンされてＰＭＯＳトランジスタＰ１はオーバードライビング動作を実行するようになる。また、“ロー”レベルの信号ＶＡが発生すればＮＭＯＳトランジスタＮ１がオフされてＰＭＯＳトランジスタＰ１はオーバードライビング動作を中止するようになる。
【００５３】
図７は、本発明の内部電圧発生回路の第２実施例の構成を示す。内部電圧発生回路３０は比較器１１、ＰＭＯＳトランジスタＰ１、及び電圧分配器３１で構成されている。
図７に示した内部電圧発生回路は、ＮＭＯＳトランジスタＮ１を用いず、電圧分配器３１を用いて比較器１１に印加される信号ＶＣの電圧レベルを調節することによってオーバードライビング動作を制御する。
【００５４】
図７に示した内部電圧発生回路の動作を説明すると次の通りである。
“ロー”レベルのアクティブ信号ＰＡＣＴが印加されると電圧分配器３１は、内部電圧ＶＣＣＡを電圧ＶＣとして発生する。比較器１１は電圧ＶＣが基準電圧ＶＲＥＦＡより低ければ出力電圧のレベルを低下させ、基準電圧ＶＲＥＦＡより高ければ出力電圧のレベルを上昇させる動作を反復的に実行する。ＰＭＯＳトランジスタＰ１は比較器１１の出力電圧によって正常ドライビング動作を実行して内部電圧ＶＣＣＡのレベルを基準電圧ＶＲＥＦＡレベルに維持する。
【００５５】
“ハイ”レベルのアクティブ信号ＰＡＣＴが印加されると、電圧分配器３１は内部電圧ＶＣＣＡを分配した電圧を電圧ＶＣとして発生する。電圧分配器３１は内部電圧ＶＣＣＡが目標電圧内にあれば内部電圧ＶＣＣＡを分配して正常ドライビング動作時よりさらに低いレベルの電圧ＶＣを発生し、目標電圧を外れると内部電圧ＶＣＣＡを分配して基準電圧ＶＲＥＦＡより高いレベルの電圧ＶＣを発生する。比較器１１は正常動作時よりさらに低いレベルの電圧ＶＣが入力されると、正常動作時よりさらに低いレベルの出力電圧を発生してＰＭＯＳトランジスタＰ１がオーバードライビング動作を実行するようにし、基準電圧ＶＲＥＦＡより高いレベルの電圧ＶＣが入力されると出力電圧のレベルを上昇させてＰＭＯＳトランジスタＰ１がオーバードライビング動作を中止するようにする。
【００５６】
図８は、図７に示した内部電圧発生回路の電圧分配器の実施例の構成を示す。電圧分配器３１は抵抗Ｒ４、Ｒ５、及びＮＭＯＳトランジスタＮ６で構成されている。
図８に示した電圧分配器の動作を説明すると次の通りである。
“ロー”レベルのアクティブ信号ＰＡＣＴが印加されるとＮＭＯＳトランジスタＮ６がオフされて、電圧分配器３１は内部電圧ＶＣＣＡを電圧ＶＣとして出力する。
“ハイ”レベルのアクティブ信号ＰＡＣＴが印加されるとＮＭＯＳトランジスタＮ６がオンされ、電圧分配器３１は抵抗Ｒ４と抵抗Ｒ５とによって分配された電圧ＶＣを発生する。この時、電圧分配器３１から出力される電圧ＶＣは内部電圧ＶＣＣＡが目標電圧内にあれば正常ドライビング動作時の電圧ＶＣより低い電圧を発生し、内部電圧ＶＣＣＡが目標電圧を外れると基準電圧ＶＲＥＦＡより高い電圧を発生する。これは電圧分配器３１の抵抗Ｒ４、Ｒ５の値を適切に調節するにより可能になる。抵抗Ｒ４、Ｒ５はＭＯＳトランジスタでも実現可能である。
【００５７】
したがって、図８に示した内部電圧発生回路は、アクティブ信号ＰＡＣＴが活性化された状態において、内部電圧ＶＣＣＡが目標電圧内にあればオーバードライビング動作を実行し、目標電圧を外れるとオーバードライビング動作を中止する。
図９は、図３に示した本発明の内部電圧発生回路の内部電圧ＶＣＣＡと信号ＶＡの変化をシミュレーションしたグラフである。
【００５８】
図９に示したグラフは、内部電圧発生回路の基準電圧ＶＲＥＦＡが約１．６Ｖ、目標電圧１．６＋△（＝０．４Ｖ）が約２．０Ｖに設計されている。約４Ｖの高い外部電源電圧ＶＥＸＴが印加されて“ハイ”レベルのアクティブ信号ＰＡＣＴが発生する場合の内部電圧ＶＣＣＡと信号ＶＡの変化を示す。
【００５９】
“ハイ”レベルのアクティブ信号ＰＡＣＴが発生すれば、信号ＶＡが“ハイ”レベルに遷移する。すると、図３に示したＮＭＯＳトランジスタＮ１がオンされてＰＭＯＳトランジスタＰ１がオーバードライビング動作を実行する。すると、内部電圧ＶＣＣＡのレベルが上昇するようになる。
【００６０】
内部電圧ＶＣＣＡのレベルが目標電圧を外れると信号ＶＡが“ロー”レベルに遷移するようになって、これにより、図３に示したＮＭＯＳトランジスタＮ１がオフされてＰＭＯＳトランジスタＰ１はオーバードライビング動作を中止する。すると、内部電圧ＶＣＣＡのレベルが低下するようになる。
そして、内部電圧ＶＣＣＡのレベルが目標電圧以下に下がると信号ＶＡが再び“ハイ”レベルに遷移するようになる。そうすると、図３に示したＮＭＯＳトランジスタＮ１が再びオンされてＰＭＯＳトランジスタＰ１はオーバードライビング動作を再び実行する。
【００６１】
図９に示したグラフから分かるように、本発明の内部電圧発生回路は、アクティブ信号が活性化された区間でオーバードライビング動作を継続的に実行するのではなく、内部電圧のレベルが目標電圧内にあればオーバードライビング動作を実行して、目標電圧以上にオーバードライビングされてオーバーシューティングになればオーバードライビング動作を中止することが可能である。
【００６２】
本発明の内部電圧発生回路は、アクティブ信号が活性化された区間で内部電圧の変化を監視して内部電圧が目標電圧を越えるとオーバードライビング動作を中止し、目標電圧内にあればオーバードライビング動作を実行する動作を可変的に実行するので外部電源電圧が増加しても内部電圧がオーバーシューティングされることを改善できる。
したがって、本発明の内部電圧発生回路が適用される半導体メモリ装置のビットラインセンシング速度が改善され、データリード及びライト速度が遅れなくなる。
【００６３】
本発明は図面に示した実施例を参考しながら説明したがこれは例示に過ぎず、本技術分野の通常の知識を有する者ならばここから多様な変形及び均等な他の実施例が可能であるという点を理解するはずである。したがって、本発明の真の技術的保護範囲は添付された登録請求範囲の技術的思想により決まらなければならない。
【図面の簡単な説明】
【００６４】
【図１】従来の内部電圧発生回路の構成の一例を示すものである。
【図２】従来の内部電圧発生回路のアクティブ信号ＰＡＣＴに対する内部電圧ＶＣＣＡの変化を示すグラフである。
【図３】本発明の内部電圧発生回路の第１実施例の構成を示すものである。
【図４】図３に示した内部電圧発生回路の内部電圧感知器の第１実施例の構成を示すものである。
【図５】図３に示した本発明の内部電圧発生回路の内部電圧感知器の第２実施例の構成を示すブロック図である。
【図６】図５に示した内部電圧発生回路の内部電圧感知器の具体的な実施例の構成を示すものである。
【図７】本発明の内部電圧発生回路の第２実施例の構成を示すものである。
【図８】図７に示した内部電圧発生回路の電圧分配器の実施例の構成を示すものである。
【図９】図３に示した本発明の内部電圧発生回路の内部電圧ＶＣＣＡと信号ＶＡの変化をシミュレーションしたグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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