(57)【要約】【課題】メモリのフェイルビットマップ作成に要する時間を大幅に短縮化して迅速なメモリ検査を可能にした半導体デバイスを提供する。【解決手段】半導体デバイスＶＤ１には、複数のメモリ１１ａ〜１１ｃと共に、各々のメモリ１１ａ〜１１ｃの検査を行う自己検査回路２１ａ〜２１ｃ、およびこの自己検査回路２１ａ〜２１ｃの動作を制御する検査制御回路３１が内蔵さるとともに、一次検査結果のデータを記憶する記憶回路４１ａ〜４１ｃを備え、検査制御回路３１は、各自己検査回路２１ａ〜２１ｃにより各メモリ１１ａ〜１１ｃの全ビットにわたって複数ビット単位で並列に上記の一次検査を実行してその結果を記憶回路４１ａ〜４１ｃに記憶した後、上記の一次検査結果のデータに基づき、フェイルビットのあるメモリのみを対象として自己検査回路２１ａ〜２１ｃによってフェイルビットマップ作成用の二次検査を実行させる。【選択図】　　　　図１
2004022095.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリと共に、各々のメモリの検査を行う自己検査回路、およびこの自己検査回路の動作を制御する検査制御回路が内蔵されている半導体デバイスにおいて、
上記自己検査回路により各メモリの全ビットにわたってフェイルビットの有無のみを調べた一次検査結果のデータを記憶する記憶回路を備える一方、上記検査制御回路は、自己検査回路により各々のメモリについて複数ビット単位で並列に上記一次検査を実行してこの一次検査結果を上記記憶回路に記憶した後、上記記憶回路に記憶されている一次検査結果のデータに基づき、フェイルビットの無いメモリを除いて、フェイルビットのあるメモリに対してのみ、上記自己検査回路によってフェイルビットマップ作成用の二次検査を実行させるものであることを特徴とする半導体デバイス。
【請求項２】
複数のメモリと共に、各々のメモリの検査を行う自己検査回路、およびこの自己検査回路の動作を制御する検査制御回路が内蔵されている半導体デバイスにおいて、
上記検査制御回路は、自己検査回路による各々のメモリに対するフェイルビットマップ作成用の検査を並列に実行させるものである一方、各々の自己検査回路から並列に出力される各検査結果のデータを上記メモリへのデータ書き込み以外の期間内に順次時分割で外部に出力する時分割出力手段を備えることを特徴とする半導体デバイス。
【請求項３】
メモリと共に、このメモリの検査を行う自己検査回路、およびこの自己検査回路の動作を制御する検査制御回路が内蔵されている半導体デバイスにおいて、
外部のテスト装置から与えられるテストクロックの周波数を逓倍した逓倍クロックを発生する周波数逓倍回路を有し、また、上記自己検査回路は上記逓倍クロックに同期してメモリに対するフェイルビットマップ作成用の検査を実行するとともに、これに応じて得られるフェイルビットマップ作成用の検査結果のデータを上記逓倍クロックに同期して順次振り分けて出力するものである一方、上記自己検査回路から振り分けて出力される各検査結果のデータを上記メモリへのデータ書き込み以外の期間内に順次時分割で外部に出力する時分割出力手段を備えることを特徴とする半導体デバイス。
【請求項４】
メモリと共に、このメモリの検査を行う自己検査回路、およびこの自己検査回路の動作を制御する検査制御回路が内蔵されている半導体デバイスにおいて、
上記検査制御回路は、上記自己検査回路によりメモリを複数ビット単位でフェイルビットマップ作成用の検査を同時に実行させる一方、上記自己検査回路はフェイルビットマップ作成用の検査結果のデータを並列に出力するバスラインが複数に割り振られており、また、自己検査回路からバスラインにより割り振られて各々並列に出力される各検査結果のデータを順次時分割で外部に出力する時分割出力手段を備えることを特徴とする半導体デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリと共にこのメモリの検査を行なう自己検査回路やこの自己検査回路を制御する検査制御回路が内蔵されている半導体デバイスおよびその検査方法に係り、特には、メモリのフェイルビットマップ作成用のデータを取得するのに要する時間を短縮化するための技術に関する。
【０００２】
【従来の技術】
一般に、システムＬＳＩ等の半導体デバイスにおいては、共通の半導体基板上に複数のメモリが搭載されている。ところで、近年、この種の半導体デバイスの微細化に伴い、各メモリを構成するメモリセルサイズも小さくなる傾向にあるため、製造工程において不良が発生するおそれがある。したがって、半導体デバイスを製品出荷する前に、これらのメモリを構成する各メモリセルの不良の有無を検査することが必要となる。
【０００３】
特に、各メモリセルの不良発生箇所を解析する上では、各メモリセルのアドレスを選択して所定のデータを書き込んだ後、この書き込み後のデータを読み出して期待値と比較することにより各メモリセルごとの不良の有無を判断し、不良が生じているメモリセル（以下、これをフェイルビットと称する）のアドレスをフェイルビットマップ（ＦＢＭ）として作成することで、フェイルビットのアドレス位置を具体的に特定できるようにすることが重要となる。
【０００４】
メモリに対するフェイルビットマップ作成用のデータを取得するには、従来、半導体デバイスに対して自動テスト装置（以下、ＡＴＥと表記する）を接続し、このＡＴＥから半導体デバイスのメモリに対してアドレスやデータ等の検査用信号を供給する方法がある。
【０００５】
しかし、この方法は、半導体デバイスに対してアドレスやデータ等の検査用信号を供給するための多数の入出力ピンを別途設けることが必要となり、半導体デバイスのチップサイズの小型化が阻害される。
【０００６】
そのため、従来技術では、半導体デバイスの内部に、メモリ検査用のデータおよびアドレスを発生する自己検査回路や、この自己検査回路の動作を制御する検査制御回路を組み込み、自己検査回路で得られるフェイルビットマップ作成用のデータのみが外部に出力されるようにして、検査用信号の入出力ピンの数を削減した構成のものが提供されている。
【０００７】
図９はこのような自己検査回路等を内蔵した従来の半導体デバイスの構成を示すブロック図である。この半導体デバイスＤＶ０は、複数（この例では３個）のメモリ１０ａ，１０ｂ，１０ｃを備えるとともに、各メモリ１０ａ〜１０ｃに個別に対応した自己検査回路２０ａ〜２０ｃ、および各自己検査回路２０ａ〜２０ｃの動作を制御する検査制御回路３０が設けられている。なお、ここでは一例として、１０ａ，１０ｃの２つの各メモリはＳＲＡＭ、１０ｂのメモリはＤＲＡＭとする。
【０００８】
また、７０はＡＴＥであり、マイクロコンピュータなどからなる制御部７２と、半導体デバイスＤＶ０から出力されるフェイルビットマップ作成用のデータを記憶するフェイルビットメモリ７４とを備えている。そして、ＡＴＥ７０からは、半導体デバイスＤＶ０に対して動作用の電源や、各メモリ１０ａ〜１０ｃの動作タイミングをとるためのテストクロック等が供給される一方、半導体デバイスＤＶ０からは各メモリ１０ａ〜１０ｃに対する各自己検査回路２０ａ〜２０ｃの検査結果のデータがフェイルビットマップ作成用のデータとして１ライン分の信号線８０を介してＡＴＥ７０にシリアルに取り込まれるようになっている。
【０００９】
従来の半導体デバイスＤＶ０において、各メモリ１０ａ〜１０ｃのフェイルビットマップ（ＦＢＭ）を作成する場合の動作について、図１０のタイミング説明図を参照して説明する。なお、図１０において、『１』は選択または動作状態にあることを示し、『０』は非選択状態または非動作状態にあることを示す。また、『０／１』はデータ出力状態にあることを示し、『−』はデータの非出力状態を示す。以下の本発明の実施の形態１〜４の場合に使用する各タイミング説明図についても、これらの符号の意味は同じである。
【００１０】
まず、１回目のテストクロックにより自己検査回路２０ａがメモリ（ＳＲＡＭ）１０ａの内の一つのメモリセルのアドレスを選択してデータの書き込みを行い、２回目のテストクロックにより自己検査回路２０ａがそのメモリ１０ａから先に書き込んだデータを読み出し、この読み出したデータを期待値と比較し、その比較結果をフェイルビットマップ作成用のデータとして出力する。
【００１１】
続いて、３回目のテストクロックにより自己検査回路２０ｂが次のメモリ（ＤＲＡＭ）１０ｂを動作可能状態（ＡＴＣ）に立ち上げた後、４回目のテストクロックにより一つのメモリセルのアドレスを選択してデータの書き込みを行う。５回目のテストクロックにより自己検査回路２０ｂがこのメモリ（ＤＲＡＭ）１０ｂを動作可能状態に立ち上げた後、６回目のテストクロックにより自己検査回路２０ｂがメモリ１０ｂから先に書き込んだデータを読み出し、この読み出したデータを期待値と比較し、その比較結果をフェイルビットマップ作成用のデータとして出力する。
【００１２】
引き続いて、７回目のテストクロックにより自己検査回路２０ｃが次のメモリ（ＳＲＡＭ）１０ｃの内の一つのメモリセルのアドレスを選択してデータの書き込みを行い、８回目のテストクロックにより自己検査回路２０ｃがこのメモリ１０ｃから先に書き込んだデータを読み出し、この読み出したデータを期待値と比較し、その比較結果をフェイルビットマップ作成用のデータとして出力する。
【００１３】
１回目から８回目までのテストクロック分を１周期としたとき、この１周期の期間に３つのメモリ１０ａ〜１０ｃについてそれぞれ１ビット分のフェイルビットマップ作成用のデータが得られる。そして、このフェイルビットマップ作成用の各データは、検査制御回路３０により順次ＡＴＥ７０にシリアルに出力されてフェイルビットメモリ７４に格納される。したがって、上記検査動作を各メモリ１０ａ〜１０ｃを構成する全てのメモリセルについて実施することにより、各メモリ１０ａ〜１０ｃについてフェイルビットマップ作成用のデータを取得することができる。
【００１４】
【発明が解決しようとする課題】
このように、従来技術では、フェイルビットマップを作成する際、個々のメモリ１０ａ〜１０ｃについて、フェイルビットの有無にかかわらず各メモリセルごとにフェイルビットの有無を逐一検査しており、そのため、半導体デバイスＤＶ０に組み込まれている全てのメモリ１０ａ〜１０ｃについてフェイルビットマップ作成のためのデータを取得するためには多大の時間を要している。
【００１５】
たとえば、図９に示した構成の半導体デバイスＤＶ０の場合、各メモリ１０ａ〜１０ｃの記憶容量をいずれも１６Ｍｂｉｔとし、また、テストクロック（ＣＬＫ）の周波数を２０ＭＨｚとすると、全てのメモリ１０ａ〜１０ｃについてフェイルビットマップ作成に要する時間Ｔは、
Ｔ＝１６（Ｍｂｉｔ）×８（ＣＬＫ）／２０ＭＨｚ＝６．４秒となる。
【００１６】
上記の計算は、半導体デバイスＤＶ０に３つのメモリ１０ａ〜１０ｃが組み込まれ、かつ、各メモリ１０ａ〜１０ｃの記憶容量が共に１６Ｍビットとした場合の例であって、メモリの数や記憶容量が増えれば、それだけフェイルビットマップ作成に要する時間Ｔも増大する。しかも、ＤＲＡＭの場合にはＳＲＡＭに比べて、動作可能状態に立ち上げるために余分なクロックが必要となるため、ＤＲＡＭの数が多い場合にはさらにフェイルビットマップ作成に要する時間が増えることになる。
【００１７】
さらに、従来は、半導体デバイスＤＶ０からＡＴＥ７０に対してフェイルビットマップ作成用のデータが１本分の信号線８０を介してシリアルに出力される構成であるため、フェイルビットマップ作成用のデータをＡＴＥ７０のフェイルビットメモリ７４に格納するための時間が長くかかり、フェイルビット発生箇所を迅速に解析することが難しい。
【００１８】
本発明は、上記の課題を解決するためになされたもので、メモリと共に、このメモリの検査を行なう自己検査回路、および自己検査回路の動作を制御する検査制御回路が内蔵されている半導体デバイスにおいて、メモリのフェイルビットマップ作成に要する時間を大幅に短縮化して迅速なメモリ検査を可能にした半導体デバイスを提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明は、上記の目的を達成するために、請求項１記載の発明は、複数のメモリと共に、各々のメモリの検査を行う自己検査回路、およびこの自己検査回路の動作を制御する検査制御回路が内蔵されている半導体デバイスにおいて、上記自己検査回路により各メモリの全ビットにわたってフェイルビットの有無のみを調べた一次検査結果のデータを記憶する記憶回路を備える一方、上記検査制御回路は、自己検査回路により各々のメモリについて複数ビット単位で並列に上記一次検査を実行してこの一次検査結果を上記記憶回路に記憶した後、上記記憶回路に記憶されている一次検査結果のデータに基づき、フェイルビットの無いメモリを除いて、フェイルビットのあるメモリに対してのみ、上記自己検査回路によってフェイルビットマップ作成用の二次検査を実行させるものであることを特徴としている。
【００２０】
請求項２記載の発明は、複数のメモリと共に、各々のメモリの検査を行う自己検査回路、およびこの自己検査回路の動作を制御する検査制御回路が内蔵されている半導体デバイスにおいて、上記検査制御回路は、自己検査回路による各々のメモリに対するフェイルビットマップ作成用の検査を並列に実行させるものである一方、各々の自己検査回路から並列に出力される各検査結果のデータを上記メモリへのデータ書き込み以外の期間内に順次時分割で外部に出力する時分割出力手段を備えることを特徴としている。
【００２１】
請求項３記載の発明は、メモリと共に、このメモリの検査を行う自己検査回路、およびこの自己検査回路の動作を制御する検査制御回路が内蔵されている半導体デバイスにおいて、外部のテスト装置から与えられるテストクロックの周波数を逓倍した逓倍クロックを発生する周波数逓倍回路を有し、また、上記自己検査回路は上記逓倍クロックに同期してメモリに対するフェイルビットマップ作成用の検査を実行するとともに、これに応じて得られるフェイルビットマップ作成用の検査結果のデータを上記逓倍クロックに同期して順次振り分けて出力するものである一方、上記自己検査回路から振り分けて出力される各検査結果のデータを上記メモリへのデータ書き込み以外の期間内に順次時分割で外部に出力する時分割出力手段を備えることを特徴としている。
【００２２】
請求項４記載の発明は、メモリと共にこのメモリの検査を行う自己検査回路、およびこの自己検査回路の動作を制御する検査制御回路が内蔵されている半導体デバイスにおいて、上記検査制御回路は、上記自己検査回路によりメモリを複数ビット単位でフェイルビットマップ作成用の検査を同時に実行させる一方、上記自己検査回路はフェイルビットマップ作成用の検査結果のデータを並列に出力するバスラインが複数に割り振られており、また、自己検査回路からバスラインにより割り振られて各々並列に出力される各検査結果のデータを順次時分割で外部に出力する時分割出力手段を備えることを特徴としている。
【００２３】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１における半導体デバイスの構成を示すブロック図である。
【００２４】
この実施の形態１において、半導体デバイスＤＶ１は、複数（ここでは３つ）のメモリ１１ａ，１１ｂ，１１ｃを備えるとともに、各々のメモリ１１ａ〜１１ｃの検査を個別に行う自己検査回路２１ａ，２１ｂ，２１ｃ、および各自己検査回路２１ａ〜２１ｃの動作を制御する検査制御回路３１が設けられている。なお、ここでは、一例として、１１ａ，１１ｃの２つのメモリはＳＲＡＭ、残りの１１ｂのメモリはＤＲＡＭとする。また、各メモリ１１ａ〜１１ｃの動作タイミングをとるためのテストクロック（ＣＬＫ）は、図外のＡＴＥから供給される。
【００２５】
また、この実施の形態１の半導体デバイスＤＶ１には、各自己検査回路２１ａ〜２１ｃにより各メモリ１１ａ〜１１ｃの全ビットにわたってフェイルビットの有無のみを調べた後述の一次検査結果のデータを記憶する記憶回路４１ａ，４１ｂ，４１ｃが設けられている。
【００２６】
さらに、検査制御回路３１は、各自己検査回路２１ａ〜２１ｃにより各々のメモリ１１ａ〜１１ｃについて複数ビット単位で並列に上記一次検査を実行してこの一次検査結果を記憶回路４１ａ〜４１ｃに記憶した後、各記憶回路４１ａ〜４１ｃに記憶されている一次検査結果のデータに基づき、フェイルビットの無いメモリを除いて、フェイルビットのあるメモリに対してのみ、自己検査回路２１ａ〜２１ｃによってフェイルビットマップ作成用の二次検査を実行させるように構成されている。
【００２７】
次に、上記構成を有する半導体デバイスＤＶ１において、各メモリ１１ａ〜１１ｃのフェイルビットマップ（ＦＢＭ）を作成する場合の動作について、図２に示すタイミング説明図を参照して説明する。なお、図２において、符号『１』は選択または動作状態にあることを示し、『０』は非選択状態または非動作状態にあることを示す。また、『０／１』はデータ出力状態にあることを示し、『−』はデータの非出力状態を示す。
【００２８】
検査制御回路３１は、まず、各自己検査回路２１ａ〜２１ｃによって個々のメモリ１１ａ〜１１ｃに対して複数ビット単位（たとえば、１２８ビット分のメモリセル）のアドレスを同時に選択してデータを並列して書き込み、次に、各メモリ１１ａ〜１１ｃから先に書き込んだデータを同時に並列して読み出し、この読み出した各データを期待値と比較してフェイルビットの有無を調べる一次検査を実行する。
【００２９】
この一次検査では、各メモリ１１ａ〜１１ｂに対する検査用データの書き込みと読み出しとが複数ビット単位で並列して行なわれ、しかも、フェイルビットの有無のみを示すデータが得られればよく、フェイルビットのアドレスデータまで取得する必要はないので、各メモリ１１ａ〜１１ｂに対する検査を迅速に行うことができる。この例の場合には数十ミリ秒で一次検査を完了することができる。
【００３０】
そして、各メモリ１１ａ〜１１ｃにフェイルビットがあれば、その旨の情報を記憶回路４１ａ〜４１ｃに記憶する。ここでは、一例として、各メモリ１１ａ〜１１ｃの内、２つのメモリ（ＳＲＡＭ）１１ａ，１１ｃにフェイルビットが存在し、残りメモリ（ＤＲＡＭ）１１ｂにはフェイルビットが存在しなかったものとする。このため、２つの記憶回路４１ａ，４１ｃにはフェイルビットの存在を示すデータ（たとえばフラグ“１”）が、他の記憶回路４１ｂにはフェイルビットが存在しない旨のデータ（たとえばフラグ“０”）記憶される。
【００３１】
次に、検査制御回路３１は、各記憶回路４１ａ〜４１ｃに記憶されている一次検査結果のデータに基づき、フェイルビットの無いメモリ１１ｂを除いて、フェイルビットのあるメモリ１１ａ，１１ｃに対してのみ、自己検査回路２１ａ，２１ｃによってフェイルビットマップ作成用の二次検査を実行させる。
【００３２】
すなわち、この二次検査においては、図２に示すように、検査制御回路３１の制御に基づいて、まず、１回目のテストクロックにより自己検査回路２０ａがメモリ（ＳＲＡＭ）１１ａ内の一つのメモリセルのアドレスを選択してデータの書き込みを行い、２回目のテストクロックにより自己検査回路２１ａがそのメモリ１１ａから先に書き込んだデータを読み出し、この読み出したデータを期待値と比較し、その比較結果をフェイルビットマップ作成用のデータとして出力する。
【００３３】
続いて、３回目のテストクロックにより自己検査回路２１ｃが次のメモリ（ＳＲＡＭ）１１ｃに対して一つのメモリセルのアドレスを選択してデータの書き込みを行い、４回目のテストクロックにより自己検査回路２１ｃがこのメモリ１１ｃから先に書き込んだデータを読み出し、この読み出したデータを期待値と比較し、その比較結果をフェイルビットマップ作成用のデータとして出力する。
【００３４】
図２から分かるように、１回目から４回目までのテストクロック分を１周期としたとき、この１周期の期間にフェイルビットが存在する２つのメモリ１１ａ，１１ｃについてそれぞれ１ビット分のフェイルビットマップ作成用のデータが得られる。
【００３５】
そして、このフェイルビットマップ作成用の各データは、検査制御回路３１により順次ＡＴＥにシリアルに出力される。したがって、上記検査動作を各メモリ１１ａ，１１ｃを構成する全てのメモリセルについて実施することにより、各メモリ１１ａ，１１ｃについてのフェイルビットマップ作成用のデータを取得することができる。
【００３６】
このように、この実施の形態１の半導体デバイスＤＶ１は、一次検査において複数の各メモリ１１ａ〜１１ｃの内からフェイルビットの存在するメモリ１１ａ，１１ｃのみを抽出し、次に、二次検査においてはフェイルビットの存在するメモリ１１ａ，１１ｃだけを検査対象としてフェイルビットマップ作成用のデータを採取するので、従来のようにフェイルビットの存在の有無にかかわらず全てのメモリを対象として最初からフェイルビットマップ作成用のデータを１ビット単位で採取する場合に比べてフェイルビットマップ作成に要する時間を大幅に短縮化することができる。
【００３７】
たとえば、各メモリ１１ａ〜１１ｃの記憶容量をいずれも１６Ｍｂｉｔとし、また、テストクロック（ＣＬＫ）の周波数を２０ＭＨｚとすると、フェイルビットの存在する２つのメモリ１１ａ，１１ｃについてフェイルビットマップ作成用のデータを取得するための二次検査に要する時間Ｔは、
Ｔ＝１６（Ｍｂｉｔ）×４（ＣＬＫ）／２０ＭＨｚ＝３．２秒
である。この二次検査に要する時間に先の一次検査に要する時間を加えても３秒台であり、従来と比較すると迅速なメモリ検査が可能になる。
【００３８】
なお、この実施の形態１では、３個のメモリ１１ａ〜１１ｃを備えた場合について説明したが、本発明はこの数に限定されるものではなく、また、各メモリ１１ａ〜１１ｃの種類についてもこの実施の形態１の場合に限定されるものでないことは勿論である。
【００３９】
実施の形態２．
図３は本発明の実施の形態２における半導体デバイスの構成を示すブロック図である。
【００４０】
この実施の形態２の半導体デバイスＤＶ２は、複数（ここでは３つ）のメモリ１２ａ，１２ｂ，１２ｃを備えるとともに、各々のメモリ１２ａ〜１２ｃの検査を個別に行う各自己検査回路２２ａ，２２ｂ，２２ｃ、およびこれらの各自己検査回路２２ａ〜２２ｃの動作を制御する検査制御回路３２が設けられている。そして、この実施の形態２において、上記の各メモリ１２ａ〜１２ｃは全てＤＲＡＭで構成されている。
【００４１】
上記検査制御回路３２は、各自己検査回路２２ａ〜２２ｃによる各々のメモリ１２ａ〜１２ｃに対するフェイルビットマップ作成用の検査を並列に実行するように制御を行う。また、この半導体デバイスＤＶ２には、各々の自己検査回路２２ａ〜２２ｃから並列に出力される各検査結果のデータを上記メモリ１２ａ〜１２ｃへのデータ書き込み以外の期間を利用して順次時分割で出力する時分割出力手段としての遅延回路５２ａ，５２ｂ，５２ｃが設けられている。
【００４２】
次に、上記構成を有する半導体デバイスＤＶ２において、各メモリ１２ａ〜１２ｃについてフェイルビットマップ（ＦＢＭ）作成用のデータを取得する場合の動作について、図４に示すタイミング説明図を参照して説明する。
【００４３】
まず、１回目のテストクロック（ＣＬＫ）により各々の自己検査回路２２ａ〜２２ｃが各々のメモリ１２ａ〜１２ｃを同時に動作可能状態に立ち上げた後、２回目のテストクロックでは各メモリ１２ａ〜１２ｃはノーオペレーション（ＮＯＰ）の状態になる。３回目のテストクロックにより各自己検査回路２２ａ〜２２ｃは、各メモリ１２ａ〜１２ｃ内の各々一つのメモリセルのアドレスを同時に選択してデータの書き込みを並列して行う。４回目のテストクロックにより各自己検査回路２２ａ〜２２ｃは、各メモリ１２ａ〜１２ｃを同時に動作可能状態に立ち上げた後、５回目のテストクロックでは各メモリ１２ａ〜１２ｃはノーオペレーション（ＮＯＰ）の状態になる。６回目のテストクロックにより各自己検査回路２２ａ〜２２ｃは各メモリ１２ａ〜１２ｃから先に書き込んだデータを同時に並列して読み出し、この読み出した各データ（この例では３ビット分）を期待値と比較し、その比較結果を検査結果のデータとして出力する。
【００４４】
図４から分かるように、１回目から６回目までのテストクロック分を１周期としたとき、この１周期の期間に３つのメモリ１２ａ〜１２ｃについてそれぞれ１ビット分の検査結果のデータが同時に得られる。
【００４５】
各自己検査回路２２ａ〜２２ｃから同時に出力される各検査結果のデータは、各遅延回路５２ａ〜５２ｃに入力されるので、各遅延回路５２ａ〜５２ｃは、テストクロックに同期して順次所定の遅延時間を与えた後、これらの各検査結果のデータを検査制御回路３２に出力する。したがって、たとえば、期間ｔ１には遅延回路５２ａから、次の期間ｔ２では遅延回路５２ｂから、さらに続く期間ｔ３では遅延回路５２ｃから、それぞれ検査結果のデータが時分割で出力される。その結果、検査制御回路３２からは各検査結果のデータがフェイルビットマップ作成用のデータとして順次時系列で出力されることになる。
【００４６】
ここで、図４から分かるように、上記の各期間ｔ１〜ｔ３はいずれもテストクロックに同期しているが、期間ｔ１は各メモリ１２ａ〜１２ｃの検査データの読み出し期間であるのに対して、期間ｔ２，ｔ３は検査データの書き込みや読み出しには直接関係しない制御期間である。そして、このような制御期間ｔ２，ｔ３を利用すれば、従来のようにメモリ１２ａ〜１２ｃのデータ読み出し期間ｔ１に限って検査結果のデータを出力する場合に比べて、フェイルビットマップ作成に要する時間を大幅に短縮化することができ、迅速なメモリ検査が可能になる。
【００４７】
たとえば、各メモリ１２ａ〜１２ｃの記憶容量をいずれも１６Ｍｂｉｔとし、また、テストクロック（ＣＬＫ）の周波数を２０ＭＨｚとしたとき、従来は各メモリ１２ａ〜１２ｃについて１ビット単位で逐次フェイルビットマップ作成用のデータを採取するので、全てのメモリ１２〜１２ｃについてフェイルビットマップ作成に要する時間Ｔは、
Ｔ＝１６（Ｍｂｉｔ）×３（メモリ数）×６（ＣＬＫ）／２０ＭＨｚ＝１４．４秒である。
【００４８】
これに対して、この実施の形態２では、３つのメモリ１２ａ〜１２ｃについて同時に並列してフェイルビット作成用の検査を実行して、その検査結果のデータを６クロック分の間に外部に出力することができるため、全てのメモリ１２ａ〜１２ｃについてフェイルビットマップ作成用のデータを取得するのに要する時間Ｔは、
Ｔ＝１６（Ｍｂｉｔ）×６（ＣＬＫ）／２０ＭＨｚ＝４．８秒
となる。つまり、従来と比較すると検査時間は１／３となり、迅速なメモリ検査が可能になる。
【００４９】
なお、この実施の形態２では、３個のメモリ１２ａ〜１２ｃを備えた場合について説明したが、本発明はこの数に限定されるものではなく、また、各メモリ１２ａ〜１２ｃの種類についてもこの実施の形態２のようなＤＲＡＭのものに限定されるものでなく、ＤＲＡＭとＳＲＡＭとが混在する場合についても本発明は適用することができる。
【００５０】
実施の形態３．
図５は本発明の実施の形態３における半導体デバイスの構成を示すブロック図である。
【００５１】
この実施の形態３における半導体デバイスは、メモリ１３（ここではＤＲＡＭ）を備えるとともに、このメモリ１３の検査を行う自己検査回路２３、およびこの自己検査回２３路の動作を制御する検査制御回路３３が設けられている。
【００５２】
また、この半導体デバイスＤＶ３には、図外のＡＴＥから与えられるテストクロックの周波数を３逓倍して逓倍クロックとして出力する周波数逓倍回路６３が設けられており、この逓倍クロックはメモリ１３、自己検査回路２３、検査制御回路３３、および後述の遅延回路５３ａ〜５３ｃにそれぞれ供給されるようになっている。
【００５３】
上記の自己検査回路２３は、検査制御回路３３の制御に基づき、上記逓倍クロックに同期してメモリ１３に対するフェイルビットマップ作成用の検査を実行するとともに、これに応じて得られるフェイルビットマップ作成用の検査結果のデータを上記逓倍クロックに同期して３つに順次振り分けて出力するものである。
【００５４】
さらに、この実施の形態３の半導体デバイスＤＶ３は、自己検査回路から３つに順次振り分けて出力される各検査結果のデータを上記メモリ１３へのデータ書き込み以外の期間内に順次時分割で出力する時分割出力手段としての３つの遅延回路５３ａ，５３ｂ，５３ｃを備えている。
【００５５】
次に、上記構成を有する半導体デバイスＤＶ３において、メモリ１３のフェイルビットマップ（ＦＢＭ）を作成する場合の動作について、図６に示すタイミング説明図を参照して説明する。
【００５６】
図外のＡＴＥから与えられるテストクロックＣＬＫの周波数は周波数逓倍回路６３によって３逓倍された後、この逓倍クロックがメモリ１３、自己検査回路２３、検査制御回路３３、および遅延回路５３ａ〜５３ｃにそれぞれ供給される。したがって、メモリ１３に対する自己検査回路２３の検査動作は３倍に高速化される。
【００５７】
ここで、まず、１回目〜３回目の逓倍クロックにより自己検査回路２３がメモリ１３の内、３つのメモリセルを同時に動作可能状態に立ち上げた後、ノーオペレーション（ＮＯＰ）状態になる。４回目〜６回目の逓倍クロックによりこの自己検査回路２３は、メモリ１３内の３つのメモリセルのアドレスをバーストモード動作によって順次選択してデータの書き込みを行う。７回目〜９回目の逓倍クロックにより自己検査回路２３は、メモリ１３内の３つのメモリセルを同時に動作可能状態に立ち上げた後、ノーオペレーション（ＮＯＰ）状態になる。１０回目〜１２回目の逓倍クロックにより自己検査回路２３は、メモリ１３からバーストモード動作によって先に書き込んだデータを順次読み出し、この読み出した各データを期待値と比較し、その比較結果をフェイルビットマップ作成用のデータとして順次３つの遅延回路５３ａ〜５３ｃに振り分けて出力する。
【００５８】
図６から分かるように、１回目から１２回目までの逓倍クロック分（これはテストクロックの４クロック分に相当）を１周期としたとき、この１周期の期間にメモリ１３について３ビット分のフェイルビットマップ作成用のデータが得られる。
【００５９】
自己検査回路２３で振り分けられて出力される各検査結果のデータは、各遅延回路５３ａ〜５３ｃに順次入力されるので、各遅延回路５３ａ〜５３ｃは、テストクロックに同期して順次所定の遅延時間を与えた後、これらの各検査結果のデータを検査制御回路３３に出力する。したがって、たとえば、期間ｔ１には遅延回路５３ａから、次の期間ｔ２では遅延回路５３ｂから、さらに続く期間ｔ３では遅延回路５３ｃから、それぞれ検査結果のデータが時分割で出力される。その結果、検査制御回路３３からは各検査結果のデータがフェイルビットマップ作成用のデータとして順次時系列で出力されることになる。
【００６０】
図６から分かるように、上記の各期間ｔ１〜ｔ３は共にテストクロックに同期しているが、期間ｔ１は各メモリ１２ａ〜１２ｃの検査データの読み出し期間であるのに対して、期間ｔ２，ｔ３は検査データの書き込みや読みだしには直接関係しない期間である。そして、このような期間ｔ２，ｔ３を利用すれば、従来のようにメモリ１３のデータ読み出し期間ｔ１に限って検査結果のデータを出力する場合に比べて、フェイルビットマップ作成に要する時間を大幅に短縮化することができ、迅速なメモリ検査が可能になる。
【００６１】
たとえば、メモリ１３の記憶容量を１６Ｍｂｉｔとし、また、テストクロック（ＣＬＫ）の周波数を２０ＭＨｚとしたとき、従来の場合、メモリ１３について上記のテストクロックに同期して１ビット単位で逐次フェイルビットマップ作成用のデータを採取するので、このメモリ１３のフェイルビットマップ作成用のデータを取得するのに要する時間Ｔは、
Ｔ＝１６（Ｍｂｉｔ）／３×１２（ＣＬＫ）／２０ＭＨｚ＝３．２秒である。
【００６２】
これに対して、この実施の形態３では、３逓倍したクロック（周波数６０ＭＨｚ）でメモリ１３の検査を実行して、その検査結果のデータを外部に出力することができるため、このメモリ１３についてフェイルビットマップ作成用のデータを取得するのに要する時間Ｔは、
Ｔ＝１６（Ｍｂｉｔ）／３×１２（逓倍ＣＬＫ）／６０ＭＨｚ≒１．１秒
となる。つまり、従来と比較すると迅速なメモリ検査が可能になる。
【００６３】
なお、この実施の形態３では、半導体デバイスに一つのメモリ１３が内蔵されている場合について説明したが、本発明はこれに限定されるものでなく、複数のメモリが内蔵されている構成のものについても適用することができる。また、テストクロックを３逓倍した場合について説明したが、逓倍数はこれに限定されるものでないことは勿論である。
【００６４】
実施の形態４．
図７は本発明の実施の形態４における半導体デバイスの構成を示すブロック図である。
【００６５】
この実施の形態４における半導体デバイスは、メモリ１４（ここではＳＲＡＭ）を備えるとともに、このメモリ１４の検査を行う自己検査回路２４、およびこの自己検査回路２４の動作を制御する検査制御回路３４が設けられている。そして、各メモリ１１ａ〜１１ｃの動作タイミングをとるためのテストクロック（ＣＬＫ）は、図外のＡＴＥから供給される。また、この実施の形態４では、検査制御回路３４と図外のＡＴＥとは３ビット分を並列出力するバスライン８４により接続されている。
【００６６】
上記の検査制御回路３４は、自己検査回路２４によりメモリ１４を複数ビット単位（本例では８ビット単位とする）でフェイルビットマップ作成用の検査を同時に実行するように制御を行う。また、自己検査回路２４は、フェイルビットマップ作成用の検査結果のデータ（８ビット分）が複数（ここでは３つ）のバスライン９４ａ，９４ｂ，９４ｃによってそれぞれ３ビット単位で割り振られて出力されるようになっている。
【００６７】
さらに、この実施の形態４の半導体デバイスＤＶ４は、自己検査回路２４から各バスライン９４ａ〜９４ｃにより３に割り振られて出力される各検査結果のデータを順次時分割で出力する時分割出力手段としての遅延回路５４ａ，５４ｂ，５４ｃが設けられている。
【００６８】
次に、上記構成を有する半導体デバイスＤＶ４において、メモリ１４のフェイルビットマップ（ＦＢＭ）を作成する場合の動作について、図８のタイミング説明図を参照して説明する。
【００６９】
まず、１回目のテストクロックにより自己検査回路２４がメモリ１４内の８ビット分のメモリセルのアドレスを同時に選択してデータの書き込みを行い、２回目のテストクロックにより自己検査回路２４がそのメモリ１４から先に書き込んだ８ビット分のデータを同時に読み出し、この読み出したデータを期待値と比較し、その比較結果をフェイルビットマップ作成用のデータとして出力する。
【００７０】
自己検査回路２４から並列に出力される検査結果のデータ（８ビット分）は、バスライン９４ａ〜９４ｃによって３つに割り振られる。この例の場合、検査結果のデータの内、バスライン９４ａには３ビット分、バスライン９４ｂには３ビット分、バスライン９４ｃには２ビット分がそれぞれ割り振りされる。
【００７１】
そして、各バスライン９４ａ〜９４ｃに割り振られた検査結果のデータは、各遅延回路５４ａ〜５４ｃに入力されるので、各遅延回路５４ａ〜５４ｃは、テストクロックに同期して順次所定の遅延時間を与えた後、これらの各検査結果のデータを検査制御回路３４に出力する。したがって、たとえば、期間ｔ１には遅延回路５４ａから３ビット分、次の期間ｔ２では遅延回路５４ｂから３ビット分、さらに続く期間ｔ３では遅延回路５４ｃから２ビット分の各検査結果のデータがそれぞれ時分割で出力される。その結果、検査制御回路３４からは各検査結果の複数ビット分のデータがフェイルビットマップ作成用のデータとして順次時系列で出力されることになる。
【００７２】
図８から分かるように、１回目から４回目までのテストクロックを１周期としたとき、この１周期の期間にメモリ１４について８ビット分のフェイルビットマップ作成用のデータが得られる。
【００７３】
このように、この実施の形態４では、メモリ１４の複数（この例では８ビット分）のメモリセルに対してフェイルビットマップ作成用の検査を同時に実行し、これにより自己検査回路２４で得られる検査結果のデータを複数のバスライン９４ａ〜９４ｃにより割り振って出力するとともに、割り振られた検査結果のデータを順次時分割で複数ビット単位で出力するので、従来のようにメモリを１ビット単位で検査して、その検査結果のデータをシリアルに出力する場合に比べてフェイルビットマップ作成に要する時間を大幅に短縮化することができる。このため、迅速なメモリ検査が可能になる。
【００７４】
たとえば、メモリ１４の記憶容量を１６Ｍｂｉｔとし、また、テストクロック（ＣＬＫ）の周波数を２０ＭＨｚとしたとき、従来では、メモリ１４について上記のテストクロックに同期して１ビット単位で逐次フェイルビットマップ作成用のデータを採取するので、このメモリ１４のフェイルビットマップ作成用のデータを取得するのに要する時間Ｔは、
Ｔ＝１６（Ｍｂｉｔ）×２（ＣＬＫ）／２０ＭＨｚ＝１．６秒である。
【００７５】
これに対して、この実施の形態４では、４つのテストクロックで８ビット分の検査結果のデータを外部に出力することができるため、このメモリ１４についてフェイルビットマップ作成用のデータを取得するのに要する時間Ｔは、
Ｔ＝１６（Ｍｂｉｔ）／８×４（ＣＬＫ）／２０ＭＨｚ＝０．４秒
となる。つまり、従来と比較すると迅速なメモリ検査が可能になる。
【００７６】
なお、この実施の形態４では、半導体デバイスに一つのメモリ１４が内蔵されている場合について説明したが、本発明はこれに限定されるものでなく、複数のメモリが内蔵されている構成のものについて適用することができる。また、メモリの種類もＳＲＡＭに限らず、ＤＲＡＭであってもよく、両者が混在するものであってもよい。さらに、自己検査回路２４でメモリ１４を８ビット単位で同時に検査するようにしたので、自己検査回路２４の出力を３つのバスライン９４ａ〜９４ｃに割り振っているが、これに限定されるものでないことは勿論である。
【００７７】
また、本発明は、上記の各実施の形態１〜４で示した構成のものに限定されるものではく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることが可能である。たとえば、各実施の形態１〜４の構成を組み合わせて使用することも可能である。
【００７８】
【発明の効果】
（１）　請求項１記載の発明によれば、一次検査において複数の各メモリの内からフェイルビットの存在するメモリのみを抽出し、次に、二次検査においてフェイルビットの存在するメモリだけを検査対象としてフェイルビットマップ作成用のデータを採取するので、従来のようにフェイルビットの存在の有無にかかわらず全てのメモリを検査対象として最初からフェイルビットマップ作成用のデータを１ビット単位で採取する場合に比べてフェイルビットマップ作成に要する時間を大幅に短縮化することができる。そのため、迅速なメモリ検査が可能になる。しかも、半導体デバイスにはメモリ検査用の多数の信号入出力ピンを設ける必要がないので、これによって半導体デバイスのチップサイズの小型化が阻害されることもない。
【００７９】
（２）　請求項２記載の発明によれば、複数のメモリに対してフェイルビットマップ作成用の検査を並列して実行するとともに、これに応じて各自己検査回路から並列に出力される検査結果のデータをメモリに対する書き込み以外の時間を利用して時分割で出力するので、特に、ＤＲＡＭのようにデータの書き込み読み出しに必要な実質的な期間以外の制御期間を必要とするときには、その制御期間を利用してフェイルビットマップ作成用のデータを外部に出力することが可能になる。したがって、従来のようにメモリのデータ読み出し期間に限って検査結果のデータを出力する場合に比べて、フェイルビットマップ作成に要する時間を大幅に短縮化することができ、迅速なメモリ検査が可能になる。しかも、半導体デバイスにはメモリ検査用の多数の信号入出力ピンを設ける必要がないので、請求項１記載の発明の場合と同様に、これによって半導体デバイスのチップサイズの小型化が阻害されることもない。
【００８０】
（３）　請求項３記載の発明によれば、ＡＴＥ等のテスト装置から与えられるテストクロックの周波数を半導体デバイス内に設けた周波数逓倍回路で逓倍することにより、メモリに対する自己検査回路の検査動作を高速化し、これにより各自己検査回路から出力される検査結果のデータを逓倍クロックに同期して振り分けつつ、この検査結果のデータをメモリに対するデータ書き込み以外の期間を利用して時分割で出力するので、請求項２記載の発明の場合と同様、特に、ＤＲＡＭのようにデータの書き込み読み出しに必要な実質的な期間以外の制御期間を必要とするときには、その制御期間を利用してフェイルビットマップ作成用のデータを外部に出力することが可能になる。したがって、従来のようにメモリのデータ読み出し期間に限って検査結果のデータを出力する場合に比べて、フェイルビットマップ作成に要する時間を大幅に短縮化することができ、迅速なメモリ検査が可能になるとともに、半導体デバイスにはメモリ検査用の多数の信号入出力ピンを設ける必要もない。
【００８１】
（４）　請求項４記載の発明によれば、メモリの多数のメモリセルに対してフェイルビットマップ作成用の検査を同時に実行し、これにより自己検査回路で得られる多数の検査結果のデータを複数のバスラインに割り振って出力するとともに、割り振られた検査結果のデータを順次時分割で複数ビット単位で出力するので、従来のようにメモリを１ビット単位で検査して、その検査結果のデータをシリアルに出力する場合に比べてフェイルビットマップ作成に要する時間を大幅に短縮化することができる。このため、迅速なメモリ検査が可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体デバイスの構成を示すブロック図である。
【図２】実施の形態１に係る半導体デバイスにおいて、各メモリのフェイルビットマップ作成用のデータを取得する場合の動作のタイミング説明図である。
【図３】本発明の実施の形態２に係る半導体デバイスの構成を示すブロック図である。
【図４】実施の形態２に係る半導体デバイスにおいて、各メモリのフェイルビットマップ作成用のデータを取得する場合の動作のタイミング説明図である。
【図５】本発明の実施の形態３に係る半導体デバイスの構成を示すブロック図である。
【図６】実施の形態３に係る半導体デバイスにおいて、メモリのフェイルビットマップ作成用のデータを取得する場合の動作のタイミング説明図である。
【図７】本発明の実施の形態４に係る半導体デバイスの構成を示すブロック図である。
【図８】実施の形態４に係る半導体デバイスにおいて、メモリのフェイルビットマップ作成用のデータを取得する場合の動作のタイミング説明図である。
【図９】従来の半導体デバイスの構成を示すブロック図である。
【図１０】従来の半導体デバイスにおいて、メモリのフェイルビットマップ作成用のデータを取得する場合の動作のタイミング説明図である。
【符号の説明】
ＤＶ１〜ＤＶ４　半導体デバイス、１１ａ〜１１ｃ，１２ａ〜１２ｃ，１３，１４　メモリ、２１ａ〜２１ｃ，２２ａ〜２２ｃ，２３，２４　自己検査回路、３１，３２，３３，３４　検査制御回路、４１ａ〜４１ｃ　記憶回路、５２ａ〜５２ｃ，５３ａ〜５３ｃ，５４ａ〜５４ｃ　遅延回路（時分割出力手段）、６３
周波数逓倍回路、７０　ＡＴＥ、９４ａ〜９４ｃ　バスライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004022095.tif 000009
【図８】
2004022095.tif 000010
【図９】
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【図１０】
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