(57)【要約】【課題】キャパシタの絶縁膜の信頼性が高い半導体素子の製造方法を提供する。【解決手段】トランジスタを形成した後に、キャパシタの下部電極用メタル、絶縁膜および上部電極用メタルをこの順に堆積し、前記上部電極用メタルをパターニングして上部電極を形成した後に前記下部電極用メタルをパターニングし下部電極を形成して、キャパシタを形成するキャパシタ形成工程と、前記キャパシタ上に層間膜を堆積し、前記キャパシタおよび前記層間膜にコンタクトホールを形成するコンタクトホール形成工程と、を含む配線形成工程を含む半導体素子の製造方法である。【選択図】　なし【特許請求の範囲】
【請求項１】
トランジスタを形成した後に、前記トランジスタと電気的に連結する配線層を形成する配線層形成工程を含む半導体素子の製造方法において、
前記配線層形成工程は、
下部電極用メタル、絶縁膜および上部電極用メタルをこの順に堆積し、前記上部電極用メタルをパターニングして上部電極を形成した後に前記下部電極用メタルをパターニングし下部電極を形成して、キャパシタを形成するキャパシタ形成工程と、
前記キャパシタ上に層間膜を堆積し、前記キャパシタおよび前記層間膜にコンタクトホールを形成するコンタクトホール形成工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記キャパシタ形成工程は、前記上部電極を形成し、前記上部電極および前記絶縁膜上にオフセット酸化膜を堆積した後に、前記下部電極用メタルをパターニングして前記下部電極を形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記絶縁膜および前記オフセット酸化膜は、ＳｉＯＮからなることを特徴とする請求項２に記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関し、詳しくはキャパシタ形成時に絶縁膜の信頼性を高め、かつ、キャパシタ電極上のコンタクトホールの突き抜けを防止した半導体素子の製造方法に関する。
【０００２】
【従来の技術】
半導体素子の製造方法において、上部電極と下部電極との間に介在するキャパシタの絶縁膜の信頼性を高めることは非常に重要である。従来のキャパシタ構造を含む半導体素子の製造方法について図４を用いて説明する。図４（ａ）において、従来の製造方法では、まず、図示を省略するトランジスタをウエハ上に形成した後、前記トランジスタ上に、キャパシタの下部電極となるメタル（２Ｍ）４０１と、Ｓｉ酸化膜等で形成されるキャパシタの絶縁膜４０２と、をこの順に堆積する。
【０００３】
次いで、前記メタル（２Ｍ）４０１と絶縁膜４０２とをエッチングにより不要な領域を除去（パターニング）して、図４（ｂ）に示すように下部電極４０３を形成する。前記エッチングは、フォトリソグラフィにより、絶縁膜４０２上にレジスト（感光材料）を塗布し、現像した後、レジストで覆われていない領域を除去するために行われる。また、不要な領域を除去した後、前記レジストは有機剥離液等によって絶縁膜４０２上から除去される。尚、図４（ｂ）においては、メタル４０１をパターニングする際、下部電極４０３とともに配線用メタル４０４が形成されている。
【０００４】
下部電極４０３を形成した後、図４（ｃ）に示すように、絶縁膜４０２上にキャパシタメタル（ＣＭ）を堆積し、下部電極４０３を形成した場合と同じようにキャパシタメタル（ＣＭ）をパターニングして、前記絶縁膜４０２上に上部電極４０５を形成する。これらの工程を経ることによって、上部電極４０５、絶縁膜４０２および下部電極４０３からなるキャパシタ４０６が形成される。
【０００５】
キャパシタ４０６を形成した後、図４（ｄ）に示すように前記キャパシタ４０６および配線用メタル４０４上に層間膜４０７を堆積する。さらに、層間膜４０７の表面をＣＭＰ（化学的機械的研磨：　Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）等によって平坦化し、その後、図４（ｅ）に示すように下部電極４０３、上部電極４０５および配線用メタル４０４上にコンタクトホール４０８を開口する。最後に、図４（ｆ）に示すように前記層間膜４０７上に配線用メタル（３Ｍ）を堆積し、パターニングして配線（３Ｍ）４０９を形成して、トランジスタ上に配線層を形成している。
【０００６】
【発明が解決しようとする課題】
上述の従来の製造方法では、図４（ｂ）および（ｃ）に示すように、下部電極４０３をまずパターニングし、その後キャパシタメタル（ＣＭ）を堆積させエッチングして上部電極４０５を形成していた。しかしながら、従来の製造方法では、下部電極４０３をパターニングする際、レジストが絶縁膜４０２上に直接塗布されるため、絶縁膜４０２の上部電極と下部電極とに挟まれる領域にも当然にレジストが直接塗布されてしまう。このため、図４（ａ）における絶縁膜表面４１０の膜質が変化し、さらに、エッチング後絶縁膜４０２上のレジストを除去する際にも有機剥離液等によって膜質に影響が及ぼされるため、絶縁膜４０２の信頼性を低下させてしまう。
【０００７】
また、図４（ｅ）で示すように、下部電極４０３および上部電極４０４上にコンタクトホール４０８をエッチングによって一括に開口する際、エッチングレートの選択比が少ないと、その深さの違いから、上部電極４０５が過剰にエッチングされ、コンタクトホール４０８が上部電極４０５を突き抜けて形成される可能性がある。
【０００８】
さらに、エッチングよって下部電極４０３を形成する際、レジストを除去するための有機剥離液等が図４（ｃ）における上部電極のエッジ部４１１にしみ込むと、エッジ部４１１近傍の絶縁膜４０２の膜質に影響を及ぼしてしまう。さらに、キャパシタ４０６形成後にプラズマを用いたＣＶＤ等によって層間膜４０７を堆積する際、ＣＶＤのプラズマによって絶縁膜４０２がダメージを受けて劣化し、絶縁膜４０２の信頼性を低下させてしまうといった問題もある。
【０００９】
本発明は、前記従来における諸問題を解決し、以下の目的を達成することを課題とする。
本発明は、絶縁膜の信頼性が高いキャパシタを備えた半導体素子の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１に記載の半導体素子の製造方法は、トランジスタを形成した後に、前記トランジスタと電気的に連結する配線層を形成する配線層形成工程を含む半導体素子の製造方法において、前記配線層形成工程が、下部電極用メタル、絶縁膜および上部電極用メタルをこの順に堆積し、前記上部電極用メタルをパターニングして上部電極を形成した後に前記下部電極用メタルをパターニングして下部電極を形成し、キャパシタを形成するキャパシタ形成工程と、前記キャパシタ上に層間膜を堆積し、前記キャパシタおよび前記層間膜にコンタクトホールを形成するコンタクトホール形成工程と、を含むことを特徴とする。
【００１１】
請求項１に記載の半導体素子の製造方法によれば、絶縁膜の上に上部電極用メタルを堆積し上部電極を形成した後に、下部電極用メタルの不要部分をエッチングにより除去しパターニングして下部電極を形成するため、下部電極を形成する際、絶縁膜の上部電極と下部電極と挟まれる領域上にレジストが直接塗布されることがない。これにより、レジストと接触することによって絶縁膜の膜質が変化するのを防止することができる。
【００１２】
請求項２に記載の半導体素子の製造方法は、請求項１に記載の半導体素子の製造方法において、前記キャパシタ形成工程が、前記上部電極を形成し、前記上部電極および前記絶縁膜上にオフセット酸化膜を堆積した後に、前記下部電極用メタルをパターニングして前記下部電極を形成することを特徴とする。
【００１３】
請求項２に記載の半導体素子の製造方法によれば、下部電極を形成する前に、絶縁膜上にオフセット酸化膜を堆積するため、下部電極用メタルのエッチング後にレジストを除去する際、上部電極のエッジ部に有機剥離液等がしみ込むのを防止することができる。これにより、上部電極のエッジ部近傍の絶縁膜の膜質が変化するのを防止することができる。さらに、下部電極を形成する際のエッチングによる膜質の劣化や、層間膜をプラズマを用いた化学的気相堆積法（Ｐｌａｓｍａ　ａｓｓｉｓｔｅｄ　ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ：Ｐ−ＣＶＤ）によって堆積した場合であっても、オフセット酸化膜によってＰ−ＣＶＤのプラズマダメージによる絶縁膜の膜質の劣化を抑制することができる。
【００１４】
請求項３に記載の半導体素子の製造方法は、請求項２に記載の半導体素子の製造方法において、前記絶縁膜および前記オフセット酸化膜が、ＳｉＯＮからなることを特徴とする。
【００１５】
請求項３に記載の半導体素子の製造方法によれば、絶縁膜およびオフセット酸化膜がＳｉＯＮからなるため、エッチングにより一括してコンタクトホールを形成する際に、層間膜とオフセット酸化膜との選択比を十分に取ることができる。このため、上部電極を突き抜けて、コンタクトホールが形成されるのを防止することができる。また、絶縁膜およびオフセット酸化膜の両方にＳｉＯＮを用いるため上部電極形成時のエッチングにうけた絶縁膜のダメージを回復させることができる。さらに、ＳｉＯＮはＳｉ酸化膜よりも誘電率が高く、容量をかせぐことができるため、ＳｉＯＮを絶縁膜およびオフセット酸化膜に用いると、Ｓｉ酸化膜を用いた場合に比して面積を小さくすることができる。
【００１６】
【発明の実施の形態】
（第１の実施の形態）
本発明の半導体素子の製造方法の第１の実施形態について説明する。本実施の形態における半導体素子の製造方法は、トランジスタを形成した後の配線層形成工程において、下記の手順に従って配線層を形成する。以下、図１を用いて第１の実施の形態における半導体素子の製造方法について説明する。
【００１７】
まず、図示を省略するトランジスタを形成した後、トランジスタ上に、図１（ａ）に示すように、キャパシタ下部電極用のメタル（２Ｍ）１０１と、絶縁膜１０２と、キャパシタ上部電極用のメタル（ＣＭ）１０３とをこの順に堆積する。絶縁膜１０２としては、Ｓｉ酸化膜等を用いることができる。
【００１８】
次いで、上部電極用のメタル（ＣＭ）１０３表面にレジストを塗布し、エッチングによって不要な領域を除去してメタル（ＣＭ）１０３をパターニングし、図１（ｂ）に示すように、絶縁膜１０２上に上部電極１０４を形成する。この際、絶縁膜１０２はメタル（ＣＭ）１０３とメタル（２Ｍ）１０１との間に介在しているため、レジストが直接表面に塗布されることがない。尚、上部電極１０４および絶縁膜１０２上のレジストはエッチング後に有機剥離液等によって除去される。
【００１９】
上部電極１０４を形成した後、同様にメタル（２Ｍ）１０１をエッチングによって不要な領域を除去し、パターニングして下部電極１０５を形成する。こうして図１（ｃ）に示すように上部電極１０４／絶縁膜１０２／下部電極１０５からなるキャパシタ１０６が形成される。尚、本実施の形態においては、メタル（２Ｍ）１０１をパターニングして下部電極１０５を形成するとともに、メタル（２Ｍ）１０１と絶縁膜１０２とからなる配線用メタル１０７が形成される。
【００２０】
その後、図１（ｄ）に示すように、キャパシタ１０６および配線用メタル１０７上に層間膜１０８を堆積し、さらに、層間膜１０８の表面をＣＭＰ等によって平坦化した後、一括エッチングによって図４（ｅ）に示すように上部電極１０４、下部電極１０５および配線用メタル１０７上にコンタクトホール１０９を形成する。尚、層間膜１０８の堆積はプラズマを用いたＣＶＤ等によって行うことができる。
【００２１】
コンタクトホール１０９を形成した後、層間膜１０８上に配線用のメタル（３Ｍ）を堆積し、パターニングして、図１（ｆ）に示すように配線（３Ｍ）１１０を形成し、配線層を形成する。
【００２２】
本実施の形態の半導体素子の製造方法によれば、絶縁膜１０２の上に上部電極用のメタル（ＣＭ）１０３を堆積させた後に、メタル（ＣＭ）１０３および下部電極用のメタル（２Ｍ）１０１をエッチングするため、絶縁膜１０２はメタル（２Ｍ）のエッチングの際に上部電極１０４に覆われており、直接レジストに接触せず、絶縁膜の信頼性低下を防止することができる。
【００２３】
（第２の実施の形態）
第２の実施の形態における半導体素子の製造方法は、前記配線層形成工程において、キャパシタの下部電極を形成する前に、上部電極および絶縁膜上にオフセット酸化膜を形成する。以下、図２を用いて第２の実施の形態における半導体素子の製造方法について説明する。
【００２４】
本実施の形態において、まず、図示を省略するトランジスタを形成した後、トランジスタ上に、図２（ａ）に示すように、キャパシタ下部電極用のメタル（２Ｍ）２０１と、Ｓｉ酸化膜等の絶縁膜２０２と、キャパシタ上部電極用のメタル（ＣＭ）２０３とをこの順に堆積する。
【００２５】
次いで、上部電極用のメタル（ＣＭ）２０３の表面にレジストを塗布し、エッチングによって不要な領域を除去してメタル（ＣＭ）２０３をパターニングし、図２（ｂ）に示すように、絶縁膜２０２上に上部電極２０４を形成する。この際、第１の実施の形態と同様に絶縁膜２０２はメタル（ＣＭ）２０３とメタル（２Ｍ）２０１との間に介在しているため、レジストが直接表面に塗布されることがない。さらに、上部電極１０４および絶縁膜１０２上のレジストはエッチング後に有機剥離液等によって除去される。
【００２６】
上部電極２０４を形成した後、図２（ｃ）に示すように上部電極２０４および絶縁膜２０２の表面にオフセット酸化膜２０５を堆積する。オフセット酸化膜２０５としては、絶縁膜２０２と同様にＳｉ酸化膜等を用いることができる。オフセット酸化膜２０５を堆積した後、メタル（２Ｍ）２０１をエッチングによって不要な領域を除去し、図２（ｄ）に示すようにパターニングして下部電極２０６を形成する。
【００２７】
メタル（２Ｍ）２０１のエッチングにおいて残存するレジストを除去する際、上部電極２０４および絶縁膜２０２の露出面は全体的にオフセット酸化膜２０５によって覆われているため、上部電極エッジ部２０７に有機剥離液等がしみ込むのを防止することができる。
【００２８】
こうして、図２（ｄ）に示すように上部電極２０４／絶縁膜２０２／下部電極２０６からなるキャパシタ２０８が形成される。尚、本実施の形態においては、メタル（２Ｍ）２０１をパターニングして下部電極２０６を形成するとともに、メタル（２Ｍ）２０１と絶縁膜２０２とオフセット酸化膜２０５とからなる配線用メタル２０９が形成される。
【００２９】
その後、図２（ｅ）に示すように、プラズマを用いたＣＶＤによってキャパシタ２０８および配線用メタル２０９上に層間膜２１０を堆積し、さらに、層間膜２１０の表面をＣＭＰ等によって平坦化する。プラズマを用いたＣＶＤによって層間膜２１０を堆積する際、絶縁膜２０２はオフセット酸化膜２０５によって覆われているため、プラズマによるダメージを軽減させることができる。
【００３０】
層間膜２１０を堆積させた後、図２（ｆ）に示すように一括エッチングによって上部電極２０４、下部電極２０６および配線用メタル２０９上にコンタクトホール２１１を形成する。さらに、コンタクトホール２１１を形成した後、層間膜２１０上に配線用のメタル（３Ｍ）を堆積し、パターニングして、図２（ｇ）に示すように配線（３Ｍ）２１２を形成し、配線層を形成する。
【００３１】
本実施の形態における半導体素子の製造方法によれば、前記配線層形成工程において、キャパシタの下部電極を形成する前に、上部電極および絶縁膜上にオフセット酸化膜を形成するため、レジストが直接絶縁膜２０２に接触することによる膜質の変化の防止に加えて、上部電極エッジ部２０７近傍の絶縁膜２０２の膜質が有機剥離液等と接触することによって劣化するのを防止することができ、絶縁膜２０２の信頼性を向上させることができる。さらに、ＣＶＤによって層間膜２１０を堆積する際に、絶縁膜２０２の劣化および膜質の変化を防止することができ、絶縁膜２０２の信頼性を向上させることができる。
【００３２】
（第３の実施の形態）
第３の実施の形態における半導体素子の製造方法について図３を用いて説明する。本実施の形態において配線層は、第２の実施の形態と同様の工程でトランジスタ上に配線層を形成する際、前記絶縁膜および前記オフセット酸化膜をＳｉＯＮを用いて形成する。
【００３３】
第２の実施の形態においては、下部電極用のメタル（２Ｍ）２０１をエッチングする前に絶縁膜２０２の全面がオフセット酸化膜２０５によって覆われるため、メタル（２Ｍ）２０１をエッチングする際に有機剥離液等のしみ込みから上部電極エッジ部２０７近傍の絶縁膜２０２を保護していた。しかし、オフセット酸化膜２０５が絶縁膜２０２上に堆積されるのは上部電極２０４を形成した後であるため、上部電極用のメタル（ＣＭ）２０３をエッチングする際にダメージを受けたり、レジストを除去する際に膜質が劣化する可能性が残されている。
【００３４】
本実施の形態では、図３（ａ）に示すようにＳｉＯＮからなる絶縁膜３０１の表面にＳｉＯＮからなるオフセット酸化膜３０２を堆積するため、上部電極２０４を形成する際に受ける絶縁膜３０１の膜減り等のダメージを補うことができる。
【００３５】
また、キャパシタ形成後にコンタクトホールを一括に開口する際、層間膜表面から上部電極若しくは下部電極までの深さが異なることから、第１および第２の実施の形態においては層間膜表面からの深さが浅い上部電極上のコンタクトホールが、上部電極を突き抜けてしまう可能性がある。
【００３６】
これに対し、ＳｉＯＮからなる絶縁膜３０１およびオフセット酸化膜３０２は、層間膜２１０と比べてエッチング速度が小さいため、絶縁膜３０１およびオフセット酸化膜３０２と層間膜２１０とのエッチングレートの選択比を十分にとることができる。
【００３７】
このため、エッチングによってコンタクトホール３０３を一括形成しても、層間膜２１０表面からの深さに関わらず、図３（ｂ）に示すように、まず、層間膜２１０とオフセット酸化膜との界面までエッチングが進行する。その後、図３（ｃ）に示すように、オフセット酸化膜３０２、絶縁膜３０１の順でエッチングが進行してコンタクトホール３０３が形成されるが、オフセット酸化膜３０２と層間膜２１０との界面から上部電極２０４および下部電極２０６の表面までの深さは実質的にそれほど変わらないため、上部電極２０４が過剰にエッチングされることがない。
【００３８】
本実施の形態における半導体素子の製造方法によれば、前記絶縁膜および前記オフセット酸化膜をＳｉＯＮを用いて形成することで、第１および第２の実施の形態の効果に加えて、上部電極を形成する際のエッチングによる絶縁膜の膜質の劣化等を低減させることができ、絶縁膜の信頼性をさらに向上させることができる。また、前記層間膜と前記オフセット酸化膜とのエッチングレートの選択比を十分にとることができるため、前記上部電極を突き抜けてコンタクトホールが形成されるのを防止することができる。
【００３９】
尚、本発明において、キャパシタの上部電極および下部電極を形成するためのエッチング等を含むフォトリソグラフィの各条件、並びに、各部材の条件などは、本発明の効果を損なわない範囲で、公知のものを適宜選定することができる。
【００４０】
【発明の効果】
本発明によれば、キャパシタの絶縁膜の信頼性が高い半導体素子の製造方法を提供することができる。また、本発明によれば、コンタクトホールが上部電極を突き抜けて形成されるのを防止することができる。
【図面の簡単な説明】
【図１】第１の実施の形態における半導体素子の製造方法の工程を説明するための概略的断面図である。
【図２】第２の実施の形態における半導体素子の製造方法の工程を説明するための概略的断面図である。
【図３】第３の実施の形態における半導体素子の製造方法の工程を説明するための概略的断面図である。
【図４】従来の半導体素子の製造方法の工程を説明するための概略的断面図である。
【符号の説明】
１０１，２０１，４０１　メタル（２Ｍ）
１０２，２０２，４０２，３０１　絶縁膜
１０３，２０３　メタル（ＣＭ）
１０４，２０４，４０５　上部電極
１０５，２０５，４０３　下部電極
１０６，２０６，４０６　キャパシタ
１０７，２０９，４０４　配線用メタル
１０８，２１０，４０７　層間膜
１０９，２１１，３０３，４０８　コンタクトホール
２０７，４１１　上部電極エッジ部
【図１】
2004022551.tif 000002
【図２】
2004022551.tif 000003
【図３】
2004022551.tif 000004
【図４】
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