(57)【要約】【課題】　１セル当たり複数ビットを記憶し、漏洩電流の影響を受けることなく読み出すことが可能なデータ記憶装置を提供すること。【解決手段】　メモリセルの抵抗性交点アレイを含むデータ記憶装置。各メモリセルは直列接続された第１及び第２の抵抗素子を含む。各抵抗素子は設定可能な第１及び第２の状態を有する。該データ記憶装置は、複数の第１、第２及び第３の導体、並びに読み出し回路をさらに含む。各第１の導体は第１の磁気抵抗素子の列のデータ層に接続され、各第２の導体は第２の磁気抵抗素子の列のデータ層に接続され、各第３の導体は第１の磁気抵抗素子の行の基準層と第２の磁気抵抗素子の行の基準層との間に配置される。読み出し回路は、読み出しの際に異なる第１及び第２の電圧を印加する。選択されたメモリセルと交差する第１及び第２の導体に第１の電圧を印加し、該選択されたメモリセルと交差する第３の導体に第２の電圧を印加する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
　メモリセル(114)の各々が直列接続された第１及び第２の磁気抵抗素子(10,20)を含み、該磁気抵抗素子の各々が設定可能な第１の抵抗値状態を有するように構成された、メモリセル(114)の抵抗性交点アレイ(112)と、
　前記第１の磁気抵抗素子(10,20)の列のデータ層の各々に接続された複数の第１の導体(118)と、
　前記第２の磁気抵抗素子(10,20)の列のデータ層の各々に接続された複数の第２の導体(120)と、
　前記第１の磁気抵抗素子(10,20)の行の基準層と前記第２の磁気抵抗素子(10,20)の行の基準層との間に配置された複数の第３の導体(116)と、
　読み出し動作の際に異なる第１および第２の電圧を印加するための読み出し回路(126)であって、選択されたメモリセル(114)と交差する前記第１および前記第２の導体(120)に前記第１の電圧を印加し、前記選択されたメモリセル(114)と交差する前記第３の導体(116)に前記第２の電圧を印加する、読み出し回路と、
　からなるデータ記憶装置。
【請求項２】
　前記読み出し回路(126)は、前記第３の導体(116)上の全電流を測定することにより、前記選択されたメモリセル(114)の前記第１および前記第２の磁気抵抗素子(10,20)の抵抗値状態を判定する、請求項１に記載のデータ記憶装置。
【請求項３】
　前記読み出し回路(126)はさらに、読み出し動作の際に第３および第４の電圧を印加し、該第３の電圧を選択されていないメモリセル(114)と交差する第１の導体(118)に印加し、該第４の電圧を選択されていないメモリセル(114)と交差する第２の導体(120)に印加する、請求項１に記載のデータ記憶装置。
【請求項４】
　前記第１の電圧がグランドであり、前記第２、前記第３および前記第４の電圧がアレイ(112)電圧に等しい、請求項３に記載のデータ記憶装置。
【請求項５】
　前記第１の電圧はアレイ(112)電圧であり、前記第２、前記第３および前記第４の電圧がグランドである、請求項３に記載のデータ記憶装置。
【請求項６】
　前記第１の電圧がアレイ(112)電圧であり、前記第２の電圧がグランドであり、前記第３の電圧がεに等しく、前記第４の電圧が−εに等しく、グランド＜ε＜＜Ｖａである、請求項３に記載のデータ記憶装置。
【請求項７】
　前記読み出し回路(126)は、前記選択されたメモリセル(114)と交差する前記第２の導体(120)に前記第２の電圧を印加するためのセンスアンプ(130)を含む、請求項１に記載のデータ記憶装置。
【請求項８】
　前記抵抗性素子(10,20)が磁気抵抗素子(10,20)である、請求項１に記載のデータ記憶装置。
【請求項９】
　前記磁気抵抗素子(10,20)が磁気トンネル接合である、請求項８に記載のデータ記憶装置。
　
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、記憶装置の分野に関し、詳しくは、１メモリセル当たり複数のビットを記憶させることが可能な磁気ランダムアクセスメモリ（「ＭＲＡＭ」）に関する。
【背景技術】
【０００２】
　磁気ランダムアクセスメモリ（「ＭＲＡＭ」）は、短期および長期のデータ記憶装置として検討されている不揮発性メモリである。ＭＲＡＭは、ＤＲＡＭ、ＳＲＡＭおよびフラッシュメモリなどの短期メモリよりも消費電力が少ない。ＭＲＡＭは、ハードディスクなどの従来の長期記憶装置よりもはるかに（数桁）高速に読み出しおよび書き込み動作を実行することができる。さらに、ＭＲＡＭはハードディスクよりも小型であり、電力の消費が少ない。また、ＭＲＡＭは、超高速プロセッサおよびネットワーク装置などの組み込み用途についても検討されている。
【０００３】
　ＭＲＡＭ装置は、１つまたは複数のメモリセルアレイと、メモリセルの行に交差するワードラインと、メモリセルの列に交差するビットラインとを含む。各メモリセルは、ワードラインとビットラインの交点に配置される。
【０００４】
　各メモリセルは磁気トンネル接合などの磁気抵抗素子を含むことができる。各磁気抵抗素子は、抵抗値を２つの状態のうちの一方に設定することにより論理値を記憶する。選択された磁気抵抗素子に記憶された論理値は、選択された磁気抵抗素子の抵抗値状態を判定することにより読み出すことができる。抵抗値状態は、選択された磁気抵抗素子にセンス電流を流し、そのセンス電流を検出することにより判定することができる。
【０００５】
　メモリセルアレイの磁気抵抗素子は、複数の並列な経路を通して互いに接続される。ある交点において見られる抵抗は、他の行及び列の磁気抵抗素子の抵抗と並列になっているその交点における磁気抵抗素子の抵抗に等しい。したがって、磁気抵抗素子の各アレイは交点抵抗網として特徴付けることができる。
【０００６】
　磁気抵抗素子が交点抵抗網として接続されているので、寄生電流や漏洩電流によって、選択された磁気抵抗素子に対する読み出し動作が妨害される可能性がある。そのため、ダイオードやトランジスタのような遮断素子を磁気抵抗素子に接続することができる。これらの遮断素子は寄生電流を遮断することができる。
【０００７】
　あるいは、寄生電流は、本出願と同じ譲受人の米国特許第６，２５９，６４４号に開示されている「等電位」法を用いることにより対処することもできる。米国特許第６，２５９，６４４号に開示されている「等電位」法は、選択された線に対してある電位をかけ、選択されていないビットラインおよび選択されていないワードラインの一部に同じ電位を与えることを含む。寄生電流は、センス電流を妨害しないように分流される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
　本発明の目的の１つは、１セル当たり複数ビットを記憶する磁気記憶装置を提供することである。本発明の他の目的は、そのような磁気記憶装置において漏洩電流の影響を受けることなく読み出しを行なう方法を提供することである。
【課題を解決するための手段】
【０００９】
　本発明は一実施形態において、メモリセルの各々が直列接続された第１及び第２の磁気抵抗素子を含み、該磁気抵抗素子の各々が設定可能な第１の抵抗値状態を有するように構成された、前記メモリセルの抵抗性交点アレイと、
　前記第１の磁気抵抗素子の列のデータ層の各々に接続された複数の第１の導体と、
　前記第２の磁気抵抗素子の列のデータ層の各々に接続された複数の第２の導体と、
　前記第１の磁気抵抗素子の行の基準層と前記第２の磁気抵抗素子の行の基準層との間に配置された複数の第３の導体と、
　読み出し動作の際に異なる第１および第２の電圧を印加するための読み出し回路であって、選択されたメモリセルと交差する前記第１および前記第２の導体に前記第１の電圧を印加し、前記選択されたメモリセルと交差する前記第３の導体に前記第２の電圧を印加する、読み出し回路と、
　からなるデータ記憶装置である。
【発明を実施するための最良の形態】
【００１０】
　ここで図１を参照する。図１はＭＲＡＭ装置１１０を示している。ＭＲＡＭ装置１１０はメモリセル１１４のアレイ１１２を含む。各メモリセル１１４は、直列接続された第１および第２の磁気抵抗素子を含む。メモリセル１１４は行列に配列され、行がｘ方向に沿って延在し、列がｙ方向に沿って延在する。ＭＲＡＭ装置１１０の図を分かりやすくするため、比較的少数のメモリセル１１４しか図示していない。実際には、任意のサイズのアレイを用いることができる。
【００１１】
　ワードライン１１６はｘ方向に沿って延在する。各ワードライン１１６は、第１の磁気抵抗素子の行を第２の磁気抵抗素子の行に接続する。第１のビットライン１１８および第２のビットライン１２０は、ｙ方向に沿って延在する。第１のビットライン１１８の各々は、第１の磁気抵抗素子１０の列に接触している。第１の磁気抵抗素子の各々は、ワードライン１１６と第１のビットライン１１８との交点に配置される。第２のビットライン１２０の各々は、第２の磁気抵抗素子の列に接触している。第２の磁気抵抗素子の各々は、ワードライン１１６と第２のビットライン１２０との交点に配置される。
【００１２】
　アレイ１１２の磁気抵抗素子は、複数の並列な経路を通して互いに接続される。ある交点において見られる抵抗は、他の行及び列の磁気抵抗素子の抵抗と並列になっているその交点における磁気抵抗素子の抵抗に等しい。したがって、磁気抵抗素子の各アレイは２レベル交点抵抗網として特徴付けることができる。
【００１３】
　ＭＲＡＭ装置１１０はさらに、第１および第２の行デコーダ１２２ａ，１２２ｂと、第１および第２の列デコーダ１２４ａ，１２４ｂと、読み出し／書き込み回路１２６とを含む。デコーダ１２２ａ、１２２ｂ、１２４ａおよび１２４ｂは、読み出しおよび書き込み動作の際にワードラインおよびビットライン１１６、１１８および１２０を選択する。
【００１４】
　読み出し／書き込み回路１２６は、書き込み動作の際に選択されたワードライン１１６およびビットライン１１８，１２０に書き込み電流を供給するための電流源１２８を含む。読み出し／書き込み回路１２６は、センスアンプ１３０と、グランド接続１３２と、読み出し動作の際に電圧を印加するための電圧源１３４とを含む。
【００１５】
　書き込み動作の際、読み出し／書き込み回路１２６は、選択されたメモリセル１１４の第１および第２の磁気抵抗素子に論理値を書き込む。論理値は、第１および第２のトンネル接合のデータ層の磁化ベクトルの方向を設定することにより、トンネル接合などの磁気抵抗素子に書き込むことができる。
【００１６】
　読み出し動作の際、読み出し／書き込み回路１２６は、等電位法を用いて、選択されたメモリセル１１４の第１および第２の磁気抵抗素子にセンス電流を流す。寄生電流は、センス電流を妨害しないように分流される。読み出し／書き込み回路１２６は、センス電流を検出することにより第１および第２の磁気抵抗素子の抵抗値状態を判定する。
【００１７】
　等電位法の一実施形態を図２ａに示す。センスアンプ１３０の第１の入力にアレイ電圧（Ｖａ）を印加し、選択されたワードライン１１６をセンスアンプ１３０の第２の入力に接続する。センスアンプ１３０の第２の入力は、電圧（Ｖａ’）を選択されたワードライン１１６に接続する。ただし、Ｖａ’＝Ｖａである。選択されたビットライン１１８および１２０はグランド１３２に接続される。第１および第２の磁気抵抗素子１０および２０を通ってセンス電流（ＩS10，ＩS20）がそれぞれ流れる。センスアンプ１３０は、ワードライン１１６上の全電流（ＩS10＋ＩS20）に比例する出力電圧を生成することにより、選択されたメモリセル１１４の抵抗値状態を判定する。２つの磁気抵抗素子が４つの検出可能に異なる抵抗値状態を有する場合、その電流の和（ＩS10＋ＩS20）から４つの異なる論理レベルのうちの１つを推定することができる。
【００１８】
　寄生電流を最小限に抑えるためには、上側にある選択されていないビットライン１１８全てに電圧Ｖ１を印加するとともに、下側にある選択されていないビットライン１２０全てに電圧Ｖ２を印加する。選択されないワードライン１１６は全て浮いた状態にしてよい。寄生電流（ＩP10，ＩP20）は、電圧Ｖ１およびＶ２が印加された磁気抵抗素子１０および２０を通してそれぞれ流れる。電圧Ｖ１およびＶ２はアレイ電圧（Ｖａ）に設定することができ、それによりＶ１＝Ｖ２＝Ｖａになる。
【００１９】
　図２ｂは、等電位法の別の実施形態を示している。センスアンプ１３０の第１および第２の入力を、グランド（ＧＮＤ）および選択されたワードライン１１６にそれぞれ接続する。選択されたビットライン１１８および１２０にアレイ電圧（Ｖａ）を印加する。上側にある全ての選択されていないビットライン１１８全てに電圧Ｖ１を印加し、下側にある選択されていないビットライン１２０全てに電圧Ｖ２を印加する。Ｖ１＝Ｖ２＝ＧＮＤである。あるいは、εをグランド（ＧＮＤ）よりもわずか数ミリボルト（たとえば、数十ミリボルト）だけ高い電圧とし、Ｖ１＝εおよびＶ２＝−εとすることもできる。したがって、ＧＮＤ＜ε＜＜Ｖａとなる。このようにアレイ１１２の上側および下側部分にバイアスをかけることにより、寄生電流（ＩP10、ＩP20）がセンス電流（ＩS10、ＩS20）を妨害しなくなる。
【００２０】
　本メモリセルは、何らかの特定の種類または構成に限定されない。２つの磁気抵抗素子を含むメモリセルの例を図３および図４に示す。
【００２１】
　次に図３を参照する。図３は、第１および第２の磁気トンネル接合１０および２０を含むデュアルビットメモリセル１１４を示している。第１の磁気トンネル接合１０は、第１のデータ層１２と、基準層１４の上側部分１４ａと、データ層１２と上側部分１４ａとの間にある第１の絶縁性トンネル障壁１６とを含む。第１のデータ層１２は強磁性材料から形成され、通常その容易軸に沿って２つの方向（一方を実線で、他方を破線で示す）のうちの一方に向けることが可能な磁化（ベクトルＭ１で示す）を有する。第１の基準層１４ａも強磁性材料から形成され、通常その容易軸に沿って２つの方向のうちの一方に向けることが可能な磁化（ベクトルＭ３で示す）を有する。第１のデータ層１２の容易軸と第１の基準層１４ａの容易軸は、同じ方向になっている。
【００２２】
　第１のデータ層１２の磁化ベクトルと基準層１４の上側部分１４ａの磁化ベクトル（Ｍ１とＭ３）が同じ方向を向いている場合、第１の磁気トンネル接合１０の向きは「平行」であると呼ばれる。第１のデータ層１２の磁化ベクトルと基準層１４の上側部分１４ａの磁化ベクトル（Ｍ１とＭ３）が反対方向を向いている場合、第１の磁気トンネル接合１０の向きは「反平行」であると呼ばれる。これら２つの安定した向き、平行および反平行は、「０」および「１」の論理値に対応させることができる。
【００２３】
　第１の絶縁性トンネル障壁１６により、第１のデータ層１２と第１の基準層１４ａとの間に量子力学的トンネル現象が生じる。このトンネル現象は電子スピン依存性であり、それにより第１の磁気トンネル接合１０の抵抗値は、第１のデータ層１２の磁化ベクトルと第１の基準層１４ａの磁化ベクトル（Ｍ１とＭ３）の相対的な向きの関数になる。たとえば、磁気トンネル接合１０の磁化の向きが平行である場合、第１の磁気トンネル接合１０の抵抗値は第１の値（Ｒ）になり、磁化の向きが反平行である場合、第２の値（Ｒ１＋ΔＲ１）になる。第１の絶縁性トンネル障壁１６は、酸化アルミニウム（Ａｌ2Ｏ3）、二酸化シリコン（ＳｉＯ2）、酸化タンタル（Ｔａ2Ｏ5）、窒化シリコン（Ｓｉ3Ｎ4）、窒化アルミニウム（ＡｌＮ）、または酸化マグネシウム（ＭｇＯ）などで形成することができる。第１の絶縁性トンネル障壁１６には、他の誘電体および何らかの特定の半導体材料を用いることもできる。
【００２４】
　第２の磁気トンネル接合２０は、第２のデータ層２２と、第２の基準層１４ｂと、第２のデータ層２２と第２の基準層１４ｂとの間にある第２の絶縁性トンネル障壁２４とを含む。第２のデータ層２２は強磁性材料から形成され、通常その容易軸に沿って２つの方向のうちの一方に向けることが可能な磁化（ベクトルＭ２で示す）を有する。第２の基準層１４ｂも強磁性材料から形成され、通常その容易軸に沿って２つの方向のうちの一方に向けることが可能な磁化（同じベクトルＭ３で示す）を有する。第２の絶縁性トンネル障壁２４によって、第２のデータ層２２と第２の基準層１４ｂとの間に、量子力学的トンネル現象が生じる。第２の磁気トンネル接合２０の抵抗値は、第２のデータ層２２の磁化ベクトルと第２の基準層１４ｂの磁化ベクトル（Ｍ２とＭ３）の相対的な向きの関数になる。
【００２５】
　ワードライン１１６は強磁性被覆３６で被覆される。第１の基準層１４ａは、ワードライン１１６と第１の絶縁性トンネル障壁１６との間にある被覆３６の部分で形成される。第２の基準層１４ｂは、ワードライン１１６と第２の絶縁性トンネル障壁２４との間にある被覆３６の部分で形成される。ワードライン１１６に対する被覆の厚さの描写は、強調して描いてある。被覆３６の厚さは約１ｎｍ〜５０ｎｍにすることができる（通常の値は４ｎｍである）。
【００２６】
　第１のビットライン１１８は第１のデータ層１２に接触し、第２のビットライン１２０は第２のデータ層２２に接触している。
【００２７】
　ワードライン１１６に電流を供給することにより、ワードライン１１６の周囲に磁界が生成されるようになる。ワードライン１１６に電流が流れると、その磁界により、基準層の磁化ベクトル（Ｍ３）がワードライン１１６の周囲で時計回りの方向を向くようになる（図３に示すように）。電流が反対方向に流れると、その磁界により、基準層の磁化ベクトル（Ｍ３）がワードライン１１６の周囲で反時計回りの方向を向くようになる。磁化は、第１の基準層１４ａにおいてある方向を向き、第２の基準層１４ｂにおいてそれと反対の方向を向く。被覆３６は磁界の伝導経路を提供する。
【００２８】
　データ層１２および２２の保磁力は、基準層１４ａおよび１４ｂの保磁力よりもはるかに大きい。データ層の保磁力は、基準層の保磁力よりも少なくとも２〜５倍に大きくすることができる。たとえば、データ層の保磁力は約２５Ｏｅにすることができ、基準層の保磁力は約５Ｏｅにすることができる。したがって、基準層１４ａ及び１４ｂは、データ層１２及び２２よりも「軟らかい」とみなされる。なぜなら、基準層の磁化ベクトル（Ｍ３）が非常に反転しやすいからである。基準層の保磁力は、できる限り小さくすることが好ましい。
【００２９】
　次に図４を参照する。図４は、別のタイプのデュアルビットメモリセル１１４を示している。メモリセル１１４の第１のビット１０は、スペーサ層１６と、スペーサ層１６の一方の側にあるデータ層１２と、スペーサ層１６の他方の側にある硬い基準層１４とを含む。第２のビット２０は、スペーサ層２４と、スペーサ層２４の一方の側にあるデータ層２２と、スペーサ層２４の他方の側にある硬い基準層２６とを含む。ビット１０および２０が磁気トンネル接合である場合、スペーサ層１６および２４は絶縁性トンネル障壁であり、基準層１４および２６はピン止め層である。ピン止め層は対象範囲内の磁界がかけられた場合に回転しないように固定された磁化の向きを有する。従って、データ層の磁化の向きは、２つの方向のうちのいずれか、すなわちピン止め層の磁化と同じ方向かピン止め層の磁化と反対の方向かのいずれかに向けることができる。
【００３０】
　ピン止め層の磁化の向きは、反強磁性（ＡＦ）ピンニング層（図示せず）によって固定することができる。ＡＦピンニング層は、ピン止め層の磁化を一方向に固定するための大きな交番磁界を与える。
【００３１】
　ワードライン１１６は両ビット１０，２０のそれぞれの基準層１４および２６に接続され、第１のビットライン１１８は第１のビット１０のデータ層１２に接続され、第２のビットライン１２０は第２のビット２０のデータ層２２に接続される。第１のビット１０は２つの抵抗値状態を有し、第２のビット２０は２つの抵抗値状態を有する。４つの抵抗値状態が検出可能に異なるものであれば、１回の読み出し動作で、メモリセル１１４の抵抗値状態が判明する。
【００３２】
　本メモリセルは２ビットに限定されない。１メモリセル当たりの磁気抵抗素子を追加することにより、さらにビットを追加することができる。
【００３３】
　本発明は磁気トンネル接合に限定されない。本発明は、巨大磁気抵抗（ＧＭＲ）素子などの他のタイプの磁気抵抗素子も含む。ＧＭＲ素子は、ＴＭＲ素子と同じ基本構造を有するが、データ層と基準層が絶縁性トンネル障壁の代わりに導電性かつ非磁性の金属層で分離されている点が異なる。データ層と基準層の磁化ベクトルの相対的な向きは、ＧＭＲ素子の面内抵抗に影響を及ぼす。他のタイプの素子には、トップスピンバルブやボトムスピンバルブが含まれる。
【００３４】
　本発明は磁気抵抗素子に限定されない。メモリセルのメモリ素子は、相変化材料から構成することもできる。そのような素子の抵抗値は、相変化材料の相を変更することによって、ある状態から別の状態へ（たとえば、結晶状態から非晶質状態に）変化させることができる。
【００３５】
　あるいは、メモリセルはポリマーメモリ素子を含むこともできる。ポリマーメモリ素子は、有極性の導電性ポリマー分子から形成される。ポリマーメモリ素子の場合、データはポリマー分子内に「永久的分極」として記憶される（ＭＲＡＭメモリセルではデータが「永久的磁気モーメント」として記憶されるのに対して）。ポリマーメモリ素子の抵抗値（ＲまたはＲ＋？Ｒ）は、ポリマー分子の分極の方向に応じて異なる。ポリマーメモリセル素子の読み出しは、それらの抵抗値を読み出すことにより行なうことができる。ポリマーメモリセルへの書き込みは、選択されたワードラインおよびビットラインに印加した電圧によって生成される電界をかけることにより行なうことができる。
【００３６】
　本発明のいくつかの特定の実施形態について説明および図示してきたが、本発明は説明および図示した特定の形態や部品配置に限定されない。そうではなく、本発明は特許請求の範囲にしたがって解釈される。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態によるＭＲＡＭ装置を示す図である。
【図２ａ】本発明の一実施形態によるＭＲＡＭ装置を読み出すための方法を示す図である。
【図２ｂ】本発明の一実施形態によるＭＲＡＭ装置を読み出すための方法を示す図である。
【図３】本発明の第１の実施形態によるマルチビットメモリセルを示す図である。
【図４】本発明の第２の実施形態によるマルチビットメモリセルを示す図である。
【符号の説明】
【００３８】
１０，２０　磁気トンネル接合
１１０　ＭＲＡＭ装置
１１２　メモリセルアレイ
１１４　メモリセル
１１６　ワードライン
１１８，１２０　ビットライン
１２６　読み出し／書き込み回路
１３０　センスアンプ
【図１】
2004095162.tif 000003
【図２ａ】
2004095162.tif 000004
【図２ｂ】
2004095162.tif 000005
【図３】
2004095162.tif 000006
【図４】
2004095162.tif 000007