(57)【要約】　【課題】　ストレスマイグレーションによる不良発生を防止することにより、配線の信頼性を向上させると共に半導体装置の歩留まりを高くする。　【解決手段】　半導体基板１０１の上に結晶性を有するバリア膜１０７を堆積した後、バリア膜１０７の上に、非エピタキシャル成長させたシード層１０８を堆積し、その後、シード層１０８の上に導電膜１０９を堆積する。その後、シード層１０８及び導電膜１０９に対してアニール処理を行なってシード層１０８及び導電膜１０９を一体化させる。シード層１０８の厚さは、シード層１０８及び導電膜１０９の合計厚さの４分の１以下又は１２０ｎｍ以下である。【選択図】　　　図２
2004111926.tif 000002
【特許請求の範囲】
【請求項１】
　結晶構造を有するバリア膜上に、非エピタキシャル成長させた第１導電膜を堆積する工程と、
　前記第１導電膜上に第２導電膜を形成する工程と、
　前記第１導電膜及び前記第２導電膜を加熱して一体化させることにより第３導電膜を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
　結晶構造を有するバリア膜上に第１導電膜を堆積する工程と、
　前記第１導電膜上に第２導電膜を形成する工程と、
　前記第１導電膜及び前記第２導電膜を加熱して一体化させることにより第３導電膜を形成する工程とを備え、
　前記第１導電膜の厚さを、前記第１導電膜及び前記第２導電膜の合計厚さの４分の１以下に設定することを特徴とする半導体装置の製造方法。
【請求項３】
　結晶構造を有するバリア膜上に第１導電膜を堆積する工程と、
　前記第１導電膜上に第２導電膜を形成する工程と、
　前記第１導電膜及び前記第２導電膜を加熱して一体化させることにより第３導電膜を形成する工程とを備え、
　前記第１導電膜の厚さを１２０ｎｍ以下に設定することを特徴とする半導体装置の製造方法。
【請求項４】
　前記第１導電膜及び前記第２導電膜はいずれも銅又は銅を主成分とする金属よりなることを特徴とする請求項１、２又は３に記載の半導体装置の製造方法。
【請求項５】
　前記第３導電膜の比抵抗値は１．９μΩ・ｃｍ以下であることを特徴とする請求項１、２又は３に記載の半導体装置の製造方法。
【請求項６】
　一体化する前の前記第１導電膜及び前記第２導電膜の積層膜の比抵抗値は２．２μΩ・ｃｍ以上であることを特徴とする請求項１、２又は３に記載の半導体装置の製造方法。
【請求項７】
　前記第１導電膜を堆積する工程の絶対温度を、前記第１導電膜の融点の絶対温度の３分の１以下に設定することを特徴とする請求項１、２又は３に記載の半導体装置の製造方法。
【請求項８】
　前記第１導電膜及び前記第２導電膜を加熱して一体化させることにより前記第３導電膜を形成する工程の絶対温度を、前記第３導電膜の融点の絶対温度の２分の１以下に設定することを特徴とする請求項１、２又は３に記載の半導体装置の製造方法。
【請求項９】
　前記バリア膜はタンタル膜又はタンタル合金膜であることを特徴とする請求項１、２又は３に記載の半導体装置の製造方法。
【請求項１０】
　前記タンタル膜の結晶構造又は前記タンタル合金膜の結晶構造はβ構造であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
　前記第１導電膜を堆積する工程において物理的気相成長法又は化学的気相成長法により前記第１導電膜を形成することを特徴とする請求項１、２又は３に記載の半導体装置の製造方法。
【請求項１２】
　前記第２導電膜を形成する工程において化学的気相成長法又はメッキ法により前記第２導電膜を形成することを特徴とする請求項１、２又は３に記載の半導体装置の製造方法。
【請求項１３】
　前記第１導電膜及び前記第２導電膜を加熱して一体化させることにより前記第３導電膜を形成する工程を２００℃以下の温度で実施することを特徴とする請求項１、２又は３に記載の半導体装置の製造方法。
【請求項１４】
　前記バリア膜は絶縁膜に設けられた凹部の壁面上に形成されており、
　前記第１導電膜を堆積する工程は、前記凹部における前記バリア膜上に前記第１導電膜を、前記凹部が途中まで埋まるように形成する工程を含み、
　前記第２導電膜を形成する工程は、前記凹部における前記第１導電膜上に前記第２導電膜を、前記凹部が完全に埋まるように形成する工程を含み、
　前記第１導電膜及び前記第２導電膜を加熱して一体化させることにより第３導電膜を形成する工程よりも後に、前記第３導電膜のうち前記凹部の外側部分を除去することによって前記凹部に配線を形成する工程をさらに備えていることを特徴とする請求項１、２又は３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、半導体装置の製造方法に関し、特に、高ストレスマイグレーション（ＳＭ）耐性を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
　従来、シリコンよりなる半導体基板上に形成されたＬＳＩの配線材料として、アルミニウムが主に使用されてきた。それに対して、近年、半導体集積回路の高集積化及び高速化のために、アルミニウムよりも低抵抗であると共に高エレクトロマイグレーション（ＥＭ）耐性を有する銅が配線材料として注目されている。また、銅膜の成膜方法としては、溝又はホールの埋め込み性能が優れている電解メッキ法が使用されている（例えば特許文献１参照）。
【０００３】
　図６（ａ）〜（ｄ）は、従来の半導体装置の製造方法、具体的には従来の銅配線の形成方法の各工程を示す断面図である。
【０００４】
　まず、図６（ａ）に示すように、半導体素子等（図示省略）が設けられた半導体基板１の上に、第１の銅配線３が埋め込まれた第１の絶縁膜２を形成する。次に、第１の絶縁膜２の上に第２の絶縁膜４を形成した後、第２の絶縁膜４に、第１の銅配線３に達するホール５と、ホール５と接続する配線溝６とを形成する。
【０００５】
　次に、図６（ｂ）に示すように、ホール５及び配線溝６の底部及び壁面を含む第２の絶縁膜４の上に、タンタル（Ｔａ）よりなる厚さ３０ｎｍ程度のバリア膜７、及び銅（Ｃｕ）よりなる厚さ１５０ｎｍ程度のシード層８を順次スパッタ法を用いて堆積する。
【０００６】
　次に、図６（ｃ）に示すように、電解メッキ法を用いて銅膜９をホール５及び配線溝６が完全に埋まるように堆積する。その後、銅膜９を安定化させるために、銅膜９に対して、２００℃の温度で６０分間程度アニール処理を行なう。これにより、シード層８と銅膜９とが一体化する（以下、シード層８と銅膜９とが一体化してなる銅膜を改めて銅膜９とする）。
【０００７】
　次に、化学機械研磨（ＣＭＰ）法を用いて、銅膜９及びバリア膜７のそれぞれにおける配線溝６の外側部分を除去する。これにより、図６（ｄ）に示すように、ホール５及び配線溝６にバリア膜７を挟んで第２の銅配線９Ａが形成される。
【特許文献１】特開平１１−２８３９７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
　しかしながら、図６（ａ）〜（ｄ）に示す従来の銅配線の形成方法においては、ストレスマイグレーション（ＳＭ）に起因して不良が発生するという問題がある。
【０００９】
　本願発明者らが、この問題の原因を検討した結果、銅配線形成後の工程、例えば銅配線上におけるシリコン窒化膜若しくは層間絶縁膜の堆積、又はシンター処理等の工程でウェハが加熱されて銅膜の再結晶化が起こり、それにより銅膜中にボイドが形成されてしまうことが明らかになった。例えば図６（ｄ）に示す工程で第２の銅配線９Ａを形成した後に、図７に示すように、第２の銅配線９Ａの上にシリコン窒化膜１０及び第３の絶縁膜（層間絶縁膜）１１を順次形成した場合、前述のメカニズムによって、第２の銅配線９Ａの内部にボイド１２が形成される結果、半導体装置の歩留まりが低下する。尚、半導体装置が製品として出荷された後においても、半導体装置の動作時に発生する熱によって銅配線中にボイドが生じ、その結果、半導体装置の信頼性が低下するという問題もある。このような銅メッキ後の工程や半導体装置の動作時におけるボイド発生を防止するために、メッキ直後の銅膜に対してアニールを十分に行なっておく方法が考えられる。ところが、例えば図６（ｃ）に示す工程で電解メッキ法を用いてホール５及び配線溝６に銅膜９を埋め込んだ後、銅膜９に対して、３００℃の温度で６０分間程度アニール処理を行なった場合には図８に示すような問題が生じる。すなわち、アニール温度が高すぎるために、銅膜９におけるホール５又は配線溝６の内部に形成されている部分にボイド１３が生じる。
【００１０】
　以上のように、銅メッキ直後のアニール処理温度が高温であると、このアニール時点でボイドが発生してしまう一方、前述のアニール処理温度が低温であると、その後の工程や半導体装置の動作時にボイドが発生してしまうというトレードオフの関係が存在する。
【００１１】
　前記に鑑み、本発明は、ストレスマイグレーションによる不良発生を防止することにより、配線の信頼性を向上させると共に半導体装置の歩留まりを高くすることを目的とする。
【課題を解決するための手段】
【００１２】
　前記の目的を達成するするために、本発明に係る第１の半導体装置の製造方法は、結晶構造を有するバリア膜上に、非エピタキシャル成長させた第１導電膜を堆積する工程と、第１導電膜上に第２導電膜を形成する工程と、第１導電膜及び第２導電膜を加熱して一体化させることにより第３導電膜を形成する工程とを備えている。
【００１３】
　第１の半導体装置の製造方法によると、結晶構造を有するバリア膜上に、非エピタキシャル成長させた第１導電膜を堆積するため、第１導電膜及びその上に形成される第２導電膜はそれぞれ結晶粒径が小さくなると共にエネルギー状態が高くなる。このため、ボイドの発生がない小さい活性化エネルギーつまり低温でも、第１導電膜及び第２導電膜を容易に結晶化することができる。また、第１導電膜の結晶粒径が小さいため、第１導電膜の結晶化は下側のバリア膜の結晶構造と格子整合を取りながら進行する。このため、バリア膜と第１導電膜との間の密着性が向上するので、ボイドを発生させることなく第１導電膜及び第２導電膜を結晶化させて第３導電膜を形成することができる。また、その後の工程や半導体装置の動作時に第３導電膜に熱が加えられた場合にも、第３導電膜が既に十分に結晶化しているため、第３導電膜の再結晶化を抑制でき、それにより第３導電膜中におけるボイド発生を防止できる。すなわち、このように形成された第３導電膜を配線として用いた場合には、ストレスマイグレーションによる不良発生を防止できるので、配線の信頼性を向上させることができると共に半導体装置の歩留まりを高くすることができる。
【００１４】
　本発明に係る第２の半導体装置の製造方法は、結晶構造を有するバリア膜上に第１導電膜を堆積する工程と、第１導電膜上に第２導電膜を形成する工程と、第１導電膜及び第２導電膜を加熱して一体化させることにより第３導電膜を形成する工程とを備え、第１導電膜の厚さを、第１導電膜及び第２導電膜の合計厚さの４分の１以下に設定する。
【００１５】
　第２の半導体装置の製造方法によると、結晶構造を有するバリア膜上に形成される第１導電膜（例えばシード層）の厚さが、第１導電膜及びその上に形成される第２導電膜（例えばメッキ膜）の合計厚さの４分の１以下である。このため、第１導電膜及び第２導電膜に対する熱処理において、ボイド発生の原因となる高温を用いることなく、第１導電膜及び第２導電膜を十分に結晶化して第３導電膜を形成することができる。また、その後の工程や半導体装置の動作時に第３導電膜に熱が加えられた場合にも、第３導電膜が既に十分に結晶化しているため、第３導電膜の再結晶化を抑制でき、それにより第３導電膜中におけるボイド発生を防止できる。すなわち、このように形成された第３導電膜を配線として用いた場合には、ストレスマイグレーションによる不良発生を防止できるので、配線の信頼性を向上させることができると共に半導体装置の歩留まりを高くすることができる。
【００１６】
　本発明に係る第３の半導体装置の製造方法は、結晶構造を有するバリア膜上に第１導電膜を堆積する工程と、第１導電膜上に第２導電膜を形成する工程と、第１導電膜及び第２導電膜を加熱して一体化させることにより第３導電膜を形成する工程とを備え、第１導電膜の厚さを１２０ｎｍ以下に設定する。
【００１７】
　第３の半導体装置の製造方法によると、結晶構造を有するバリア膜上に形成される第１導電膜（例えばシード層）の厚さが１２０ｎｍ以下である。このため、第１導電膜及びその上に形成される第２導電膜（例えばメッキ膜）に対する熱処理において、ボイド発生の原因となる高温を用いることなく、第１導電膜及び第２導電膜を十分に結晶化して第３導電膜を形成することができる。また、その後の工程や半導体装置の動作時に第３導電膜に熱が加えられた場合にも、第３導電膜が既に十分に結晶化しているため、第３導電膜の再結晶化を抑制でき、それにより第３導電膜中におけるボイド発生を防止できる。すなわち、このように形成された第３導電膜を配線として用いた場合には、ストレスマイグレーションによる不良発生を防止できるので、配線の信頼性を向上させることができると共に半導体装置の歩留まりを高くすることができる。
【００１８】
　第１、第２又は第３の半導体装置の製造方法において、第１導電膜及び第２導電膜はいずれも銅又は銅を主成分とする金属よりなることが好ましい。
【００１９】
　このようにすると、高エレクトロマイグレーション（ＥＭ）耐性を有する低抵抗の銅配線を形成することができる。
【００２０】
　第１、第２又は第３の半導体装置の製造方法において、第３導電膜の比抵抗値は１．９μΩ・ｃｍ以下であることが好ましい。
【００２１】
　第１、第２又は第３の半導体装置の製造方法において、一体化する前の第１導電膜及び第２導電膜の積層膜の比抵抗値は２．２μΩ・ｃｍ以上であることが好ましい。
【００２２】
　第１、第２又は第３の半導体装置の製造方法において、第１導電膜を堆積する工程の絶対温度を、第１導電膜の融点の絶対温度の３分の１以下に設定することが好ましい。
【００２３】
　第１、第２又は第３の半導体装置の製造方法において、第１導電膜及び第２導電膜を加熱して一体化させることにより第３導電膜を形成する工程の絶対温度を、第３導電膜の融点の絶対温度の２分の１以下に設定することが好ましい。
【００２４】
　第１、第２又は第３の半導体装置の製造方法において、バリア膜はタンタル膜又はタンタル合金膜であってもよい。この場合、タンタル膜の結晶構造又はタンタル合金膜の結晶構造がβ構造であると次のような効果が得られる。すなわち、第１導電膜及び第２導電膜が銅又は銅を主成分とする合金よりなる場合、β構造のタンタルの結晶構造と銅の結晶構造とが似ているので、バリア膜の上に第１導電膜及び第２導電膜を成膜させることが容易になる。
【００２５】
　第１、第２又は第３の半導体装置の製造方法において、第１導電膜を堆積する工程で物理的気相成長法又は化学的気相成長法により第１導電膜を形成してもよい。
【００２６】
　第１、第２又は第３の半導体装置の製造方法において、第２導電膜を形成する工程で化学的気相成長法又はメッキ法により第２導電膜を形成してもよい。
【００２７】
　第１、第２又は第３の半導体装置の製造方法において、第１導電膜及び第２導電膜を加熱して一体化させることにより第３導電膜を形成する工程を２００℃以下の温度で実施することが好ましい。
【００２８】
　このようにすると、第１導電膜及び第２導電膜に対して低温アニールを行なうため、ボイドを発生させることなく各導電膜を十分に結晶化することができる。
【００２９】
　第１、第２又は第３の半導体装置の製造方法において、バリア膜は絶縁膜に設けられた凹部の壁面上に形成されており、第１導電膜を堆積する工程は、凹部におけるバリア膜上に第１導電膜を、凹部が途中まで埋まるように形成する工程を含み、第２導電膜を形成する工程は、凹部における第１導電膜上に第２導電膜を、凹部が完全に埋まるように形成する工程を含み、第１導電膜及び第２導電膜を加熱して一体化させることにより第３導電膜を形成する工程よりも後に、第３導電膜のうち凹部の外側部分を除去することによって凹部に配線を形成する工程をさらに備えていることが好ましい。
【００３０】
　このようにすると、高信頼性を有する埋め込み配線を確実に形成することができる。
【発明の効果】
【００３１】
　本発明によると、結晶性を有するバリア膜上にシード層を薄く堆積することによって、シード層上に形成された導電膜に対して、ボイドが生じない低い温度で熱処理を行なっても、導電膜を十分に結晶化することができる。また、その後の工程や半導体装置の動作時に導電膜に熱が加えられた場合にも、導電膜が既に十分に結晶化しているため、導電膜の再結晶化を抑制でき、それにより導電膜中におけるボイド発生を防止できる。従って、このように形成された導電膜を配線として用いることにより、ストレスマイグレーションによる不良発生を防止できるので、配線の信頼性を向上させることができると共に半導体装置の歩留まりを高くすることができる。
【発明を実施するための最良の形態】
【００３２】
　（本発明の基本原理）
　本発明の特徴は、結晶構造を有するバリア膜上に、非エピタキシャル成長させた薄い第１導電膜（例えばシード層）を堆積した後、第１導電膜上に第２導電膜（例えばメッキ膜）を堆積することである。
【００３３】
　まず、結晶構造を有するバリア膜上に、非エピタキシャル成長させたシード層を堆積する点について説明する。ある結晶構造を有するバリア膜上にシード層を非エピタキシャル成長させると、言い換えると、エピタキシャル成長のように硬い結晶構造を形成する代わりにエピタキシャル成長させる場合よりも低い温度で不完全な結晶化状態のシード層を堆積すると、バリア膜上のシード層は堆積時点では十分な結晶性を持たない。すなわち、比較的アモルファスな膜状態でシード層が堆積される。その後、シード層上にメッキ膜を堆積し、続いてアニール工程によりシード層とメッキ膜とを一体化させ、シード層とメッキ膜とが一体化してなる導電膜を完全に結晶化させる。ここで、シード層及びその上に形成されるメッキ膜はそれぞれ結晶粒径が小さくエネルギー状態が高いため、小さい活性化エネルギーつまり低温でも、シード層及びメッキ膜のそれぞれを容易に結晶化することができる。
【００３４】
　また、前述のアニール工程において、下側のバリア膜が既に結晶構造を有しているため、バリア膜上のシード層は、このバリア膜の結晶構造と格子整合を取りながら結晶化されると共に、シード層上のメッキ膜は、シード層の結晶構造と格子整合を取りながら結晶化される。その理由は、周辺の結晶格子と整合するように結晶化していく方が、より小さい結晶化エネルギ−で安定した結晶構造を形成できるためである。従って、バリア膜とシード層との間の密着性が向上するので、ボイドを発生させることなくシード層及びメッキ膜のそれぞれを結晶化させることができる。尚、バリア膜としてはシード層やメッキ膜との間で格子整合を取りやすい結晶質の材料を用いることが望ましい。
【００３５】
　次に、結晶構造を有するバリア膜上に、薄いシード層を堆積することによって得られる効果について説明する。具体的には、シードＣｕ層の厚さと、メッキＣｕ膜のアニールによる抵抗低下との関係を調べ、それによりストレスマイグレーション現象の解明を試みた結果について説明する。
【００３６】
　図１は、シードＣｕ層の厚さが５０ｎｍ、１００ｎｍ及び１５０ｎｍのそれぞれである場合における、アニール前のメッキＣｕ膜（正確にはバリア膜、シードＣｕ層及びメッキＣｕ膜からなる積層膜）のシート抵抗測定値及びアニール後のＣｕ膜（正確にはバリア膜、及びシードＣｕ層とメッキＣｕ膜とが一体化したＣｕ膜からなる積層膜）のシート抵抗測定値を示している。尚、メッキＣｕ膜の厚さは、シードＣｕ層の厚さとメッキＣｕ膜の厚さとの合計が７００ｎｍの一定値になるように決定している。
【００３７】
　図１に示すように、シードＣｕ層の厚さが５０ｎｍである場合、アニール前のメッキＣｕ膜のシート抵抗測定値は０．０３３０ｍΩ／ｍｍ2 であり、アニール後のＣｕ膜のシート抵抗測定値は０．０２６６ｍΩ／ｍｍ2 である。このシート抵抗に基づいてＣｕ膜の比抵抗値を求めると、アニール前のメッキＣｕ膜の比抵抗値は２．３１μΩ・ｃｍと高くなる一方、アニール後のＣｕ膜の比抵抗値は１．８６μΩ・ｃｍと低くなる。ここで、アニール後のＣｕ膜の比抵抗値はＣｕの単結晶膜の比抵抗値１．７μΩ・ｃｍにかなり接近していることがわかる。
【００３８】
　また、シードＣｕ層の厚さが１００ｎｍである場合、アニール前のメッキＣｕ膜のシート抵抗測定値は０．０３２１ｍΩ／ｍｍ2 であり、アニール後のＣｕ膜のシート抵抗測定値は０．０２６５ｍΩ／ｍｍ2 である。このシート抵抗に基づいてＣｕ膜の比抵抗値を求めると、アニール前のメッキＣｕ膜の比抵抗値は２．２５μΩ・ｃｍと高くなる一方、アニール後のＣｕ膜の比抵抗値は１．８６μΩ・ｃｍと低くなる。この場合もアニール後のＣｕ膜の比抵抗値はＣｕの単結晶膜の比抵抗値１．７μΩ・ｃｍにかなり接近していることがわかる。
【００３９】
　しかし、シードＣｕ層の厚さが１５０ｎｍである場合、アニール前のメッキＣｕ膜のシート抵抗測定値は０．０３１２ｍΩ／ｍｍ2 であり、アニール後のＣｕ膜のシート抵抗測定値は０．０２７７ｍΩ／ｍｍ2 である。このシート抵抗に基づいてＣｕ膜の比抵抗値を求めると、アニール前のメッキＣｕ膜の比抵抗値は２．１８μΩ・ｃｍとなって、シードＣｕ層の厚さが５０ｎｍ又は１００ｎｍであった時と比較して低くなる。逆に、アニール後のＣｕ膜の比抵抗値は１．９３μΩ・ｃｍとなって、シードＣｕ層の厚さが５０ｎｍ又は１００ｎｍであった時と比較して高くなる。すなわち、シードＣｕ層の厚さが１５０ｎｍである場合におけるアニール後のＣｕ膜の比抵抗値については、Ｃｕの単結晶膜の比抵抗値１．７μΩ・ｃｍからの差が大きくなっていることが分かる。
【００４０】
　よって、シードＣｕ層の厚さがある程度薄い場合には、アニール後のＣｕ膜の抵抗値が大きく低下していること、つまりアニール後のＣｕ膜の結晶化がＣｕの単結晶に近い状態まで進行していることが分かる。一方、シードＣｕ層の厚さが厚い場合には、アニール後のＣｕ膜の比抵抗値が十分に低下していないと共にアニール前のメッキＣｕ膜の比抵抗値と比べて変化の度合いも小さいこと、つまりアニール後のＣｕ膜の結晶化が完全ではないことが分かる。
【００４１】
　ここで、膜の比抵抗が高いということは、その膜の結晶粒径が小さく且つ電子が粒界で散乱されている状態を意味している。すなわち、結晶粒径が小さい膜ほどエネルギー状態が高い膜であり、ある程度の活性化エネルギーさえ与えられれば、隣り合う結晶粒同士が容易に結合して結晶粒径が拡大し、それにより単結晶に近い結晶構造が形成される。
【００４２】
　以上のように、アニール前の結晶粒径が小さいほど、つまりアニール前の比抵抗値が高いほど、比較的低いアニール温度でも結晶粒径を拡大させることができ、その結果、単結晶の比抵抗値に近い、低い比抵抗値を有する膜を形成することが出来る。具体的には、アニール前のＣｕメッキ膜の比抵抗値は２．２μΩ・ｃｍ以上で且つ２．７μΩ・ｃｍ以下であることが望ましく、アニール後のＣｕ膜の比抵抗値は１．７μΩ・ｃｍ以上で且つ１．９μΩ・ｃｍ以下であることが望ましい。
【００４３】
　図２は、シードＣｕ層の厚さを色々変化させながら、メッキＣｕ膜に対して比較的低温の１５０℃で１２０分間アニール処理を実施した場合におけるアニール前後のＣｕ膜のシート抵抗値の変化を示している。尚、メッキＣｕ膜の厚さは、シードＣｕ層の厚さとメッキＣｕ膜の厚さとの合計が７００ｎｍの一定値になるように決定している。図２において、横軸はシードＣｕ層の厚さを示しており、縦軸はメッキＣｕ膜の抵抗低下率（＝（１−Ｒafter ／Ｒbefore）×１００［％］）を示しており、エラーバーは抵抗低下率の最大値及び最小値を示している。ここで、Ｒbeforeはアニール前のメッキＣｕ膜のシート抵抗値であり、Ｒafter はアニール後のＣｕ膜のシート抵抗値である。また、図２に示す抵抗低下率は、ウェハ面内の２２５点で測定した抵抗低下率の平均値である。この結果より、シードＣｕ層の厚さが厚いほど、抵抗低下率が小さくなることが分かる。また、シードＣｕ層の厚さが１２０ｎｍ以下になると、抵抗低下率は、シードＣｕ層の厚さの変化によってはほとんど影響されずに比較的高い値で安定していることが分かる。
【００４４】
　以上の結果より、第１導電膜であるシードＣｕ層の厚さが薄いほど、第３導電膜であるアニール後のＣｕ膜のシート抵抗低下率が大きくなること、及びアニール後のＣｕ膜の比抵抗値が低くなることがわかる。ここで、比抵抗値は結晶粒界の密度を反映しているので、第１導電膜であるシードＣｕ層の厚さが薄いほど、第３導電膜であるアニール後のＣｕ膜の結晶粒径が拡大していることになる。尚、アニール後のＣｕ膜のシート抵抗低下率は、シードＣｕ層の厚さが１２０ｎｍ以下の範囲では略一定となっている。一方、シードＣｕ層の厚さが１５０ｎｍの場合においては、アニール後のＣｕ膜のシート抵抗低下率が小さくなると共に、アニール後のＣｕ膜の比抵抗値が比較的高い値になる。このことは、アニール後のＣｕ膜の結晶成長が不十分であることを示している。この場合、メッキ後の工程における加熱処理や半導体装置の動作時の熱によって、Ｃｕ膜の結晶成長が更に進んでＣｕ膜の体積が収縮するので、アニール後のＣｕ膜内にボイドが形成されるものと考えられる。
【００４５】
　図３は、シードＣｕ層の厚さが１５０ｎｍ及び１００ｎｍのそれぞれである場合における、メッキＣｕ膜よりなるビア配線のＳＭ耐性試験（ビア抵抗の高温保管（２５０℃）試験）の結果を示している。尚、メッキＣｕ膜の厚さは、シードＣｕ層の厚さとメッキＣｕ膜の厚さとの合計が５００ｎｍの一定値になるように決定している。また、図３においては、シードＣｕ層の厚さが１５０ｎｍである場合及び１００ｎｍである場合のそれぞれについて、ＳＭ耐性試験の結果を、２枚のウェハを用いて別々に得られた不良率（任意単位：a.u.）で表している。
【００４６】
　具体的には、図３に示すように、シードＣｕ層の厚さが、メッキＣｕ膜及びシードＣｕ層の合計厚さの約１／３である１５０ｎｍである場合には不良率は０．８a.u.前後と高い。それに対して、シードＣｕ層の厚さが、メッキＣｕ膜及びシードＣｕ層の合計厚さの約１／５である１００ｎｍである場合には不良率は０．１a.u.前後と低い。すなわち、シードＣｕ層の厚さが薄くなるに従って、不良率が大きく低下していることが分かる。
【００４７】
　また、シード層を薄くすることによる前述の効果は、バリア膜、第１導電膜及び第２導電膜のそれぞれの材料の種類、並びに各導電膜の成膜方法に関わらず得られるものである。以下、その理由を説明する。
【００４８】
　本発明では、結晶性を有するバリア膜上に第１導電膜であるシード層を薄く堆積することにより、その上に形成される第２導電膜であるメッキ膜等の導電膜の結晶性を少なくすることができる。言い換えると、シード層上に第２導電膜をよりアモルファスライクに成膜させることができる。一方、シード層自体もある程度結晶性を持つので、シード層を厚くするにつれて、シード層自体の結晶性（配向性）が大きくなる。その結果、その上に堆積されるメッキ膜等の結晶性（配向性）も顕著になり、アニール工程において周辺の膜と格子整合を取りながら膜の結晶化を進行させることが難しくなる。従って、シード層を薄くすることにより、その上に形成される導電膜自体の結晶性（配向性）を少なくできるので、導電膜形成後の熱処理（好ましくは低温熱処理）によって導電膜の結晶構造を最も安定な構造に落ち着かせることができる。その結果、後の工程や半導体装置の動作時にメッキ膜等の導電膜に熱が加えられても、結晶の異常成長が生じないので、ボイドの発生を抑制することが出来る。
【００４９】
　以上に説明したように、本発明のポイントは、メッキ等による導電膜形成直後の高温熱処理を無くしてボイド発生を抑制するために、結晶性を有するバリア膜上にシード層を薄く堆積することによって、導電膜形成直後の熱処理を低温で行なっても、導電膜を十分に結晶化できるようにすることである。
【００５０】
　具体的には、結晶性を有するバリア膜上に形成されるシードＣｕ層の厚さを、メッキＣｕ膜及びシードＣｕ層の合計厚さの４分の１以下又は１２０ｎｍ以下に設定することによって、メッキ直後に２００℃以下の低温アニールを行なったとしても、メッキＣｕ膜を十分に結晶化することができる。このようにすると、その後の工程で加熱処理が行なわれた場合又は半導体装置の動作時に熱が発生した場合にも、メッキＣｕ膜及びシードＣｕ層とが一体化したＣｕ膜の再結晶化（Ｃｕ原子の移動）つまり該Ｃｕ膜の体積変化（収縮）を抑制できるので、ボイド形成を抑制できるものと考えられる。
【００５１】
　（実施形態）
　以下、本発明の一実施形態に係る半導体装置の製造方法について、本発明の効果が最も顕著に現れるＣｕを配線材料として用いる場合を例として、図面を参照しながら説明する。
【００５２】
　図４（ａ）〜（ｃ）及び図５（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００５３】
　まず、図４（ａ）に示すように、半導体素子等（図示省略）が設けられた半導体基板１０１の上に、例えば銅よりなる第１の配線１０３が埋め込まれた第１の絶縁膜１０２を形成する。尚、図示は省略しているが、第１の配線１０３と第１の絶縁膜１０２との間には、例えばタンタルよりなるバリア膜が形成されている。次に、第１の絶縁膜１０２の上に第２の絶縁膜１０４を形成した後、第２の絶縁膜１０４に、第１の配線１０３に達するホール１０５と、ホール１０５と接続する配線溝１０６とを形成する。
【００５４】
　次に、図４（ｂ）に示すように、ホール１０５及び配線溝１０６の底部及び壁面を含む第２の絶縁膜１０４の上に、結晶構造を有するバリア膜１０７、例えば厚さ３０ｎｍ程度のタンタル（Ｔａ）膜をスパッタ法を用いて堆積する。次に、バリア膜１０７の上に、非エピタキシャル成長させたシード層１０８、例えば厚さ１００ｎｍ程度の銅（Ｃｕ）膜をスパッタ法を用いて堆積する。
【００５５】
　次に、図４（ｃ）に示すように、例えば電解メッキ法を用いて導電膜１０９、例えば厚さ６００ｎｍ程度の銅膜をホール１０５及び配線溝１０６が完全に埋まるように堆積する。その後、シード層１０８及び導電膜１０９を安定化させるために、シード層１０８及び導電膜１０９に対して、１００℃以上で且つ２００℃以下の温度、例えば１５０℃で１２０分間程度アニール処理を行なう。これにより、図５（ａ）に示すように、シード層１０８と導電膜１０９とが一体化する（以下、シード層１０８と導電膜１０９とが一体化してなる導電膜を改めて導電膜１０９とする）。
【００５６】
　次に、例えばＣＭＰ法を用いて、導電膜１０９及びバリア膜１０７のそれぞれにおける配線溝１０６の外側部分を除去する。これにより、図５（ｂ）に示すように、ホール１０５及び配線溝１０６にバリア膜１０７を挟んで、銅よりなる第２の配線１０９Ａが形成される。
【００５７】
　次に、図５（ｃ）に示すように、第２の配線１０９Ａの上を含む第２の絶縁膜１０４の上にシリコン窒化膜１１０及び第３の絶縁膜１１１を順次形成する。
【００５８】
　本実施形態によると、結晶性を有するバリア膜１０７上に、非エピタキシャル成長させたシード層１０８を堆積するため、シード層１０８及びその上に形成される導電膜１０９はそれぞれ結晶粒径が小さくなると共にエネルギー状態が高くなる。このため、ボイドの発生がない小さい活性化エネルギーつまり低温でも、シード層１０８及び導電膜１０９を容易に結晶化することができる。また、シード層１０８の結晶粒径が小さいため、シード層１０８の結晶化は下側のバリア膜１０７の結晶構造と格子整合を取りながら進行する。このため、バリア膜１０７とシード層１０８との間の密着性が向上するので、ボイドを発生させることなくシード層１０８及び導電膜１０９を結晶化させることができる。
【００５９】
　具体的には、バリア膜１０７上のシード層１０８の厚さ（１００ｎｍ）は、シード層１０８及びその上に形成される導電膜１０９の合計厚さ（７００ｎｍ）の４分の１以下又は１２０ｎｍ以下である。このため、導電膜１０９を安定化させるために低温（具体的には１００℃以上で且つ２００℃以下の温度）で熱処理を行なっても、導電膜１０９を十分に結晶化することができる。言い換えると、導電膜１０９の形成直後の熱処理において、ボイド発生の原因となる高温を用いることなく導電膜１０９を十分に結晶化することができる。また、その後の工程（例えばシリコン窒化膜１１０又は第３の絶縁膜１１１の堆積工程）や半導体装置の動作時に、配線を構成する導電膜１０９（シード層１０８と一体化している）に熱が加えられた場合にも、導電膜１０９は既に十分に結晶化しているため、導電膜１０９の再結晶化を抑制でき、それにより導電膜１０９中におけるボイド発生を防止できる。すなわち、ストレスマイグレーションによる不良発生を防止できるので、配線の信頼性を向上させることができると共に半導体装置の歩留まりを高くすることができる。
【００６０】
　また、本実施形態によると、電解メッキ法により導電膜１０９を形成した直後の熱処理を１５０℃の低温で行なっているので、該熱処理に起因して導電膜１０９にボイドが生じることがないことは言うまでもない。更に、アニール工程の後に、配線溝１０６からはみ出した導電膜１０９及びバリア膜１０７を除去するＣＭＰ工程を行なっているため、バリア膜１０７と導電膜１０９との間の膜剥がれを防ぐことができる。その理由は、アニール工程においてバリア膜１０７の結晶性と合うように格子整合を取りながらシード層１０８及びメッキ膜（アニール前の導電膜１０９）をこの順に結晶化させて膜の一体化を行なった後に、ＣＭＰにより平坦化を行なっているためである。
【００６１】
　尚、前述の本発明の効果を確実に得るためには、シード層１０８及びアニール前の導電膜１０９の合計厚さに対するシード層１０８の厚さの比率が１／３０以上で且つ１／４以下であるか、又はシード層１０８の厚さが２０ｎｍ以上で且つ１２０ｎｍ以下であることが好ましい。
【００６２】
　但し、シード層の厚さが、シード層及びその上に形成される導電膜の合計厚さの１／４以下であっても、導電膜の厚さがシード層の厚さと比較して厚すぎる場合には次のような問題が生じる。すなわち、この場合、薄いシード層のアモルファス性が厚い導電膜に伝わらないので、導電膜を均一に結晶化することが困難になる。言い換えると、シード層が比較的高いアモルファス性を有する膜であっても、導電膜は不完全且つ不均一な結晶性を有する膜になる。その結果、シード層及び導電膜に対して均一な結晶化を十分に進めるためには、導電膜の形成後に通常よりも高温でアニールを行なわなければならない。これは、導電膜中におけるボイド発生の原因となる。
【００６３】
　従って、本実施形態においては、シード層１０８及び導電膜１０９の合計厚さに対するシード層１０８の厚さの比率が１／４以下であって、且つシード層１０８上に形成される導電膜１０９の厚さが所定の範囲内、つまり低温アニール（具体的には１００℃以上で且つ２００℃以下の温度での熱処理）によって導電膜１０９の全体を均一に結晶化できる範囲内にあることが好ましい。
【００６４】
　また、本実施形態において、シード層１０８を堆積する工程の絶対温度を、シード層１０８の融点の絶対温度の１０分の１以上で且つ３分の１以下に設定することが好ましい。このようにすると、成膜時の結晶成長が抑制されるので、よりアモルファスに近い状態でシード層１０８を堆積することができる。このように、アモルファスライクな状態でシード層１０８を堆積する方法として、物理的気相成長法、化学的気相成長法又は無電解メッキ法等を用いることができる。特に、化学的気相成長法を用いる場合には、他の方法と比較して高い温度であってもアモルファスライクなシード層を形成できるという特徴がある。具体的には、化学的気相成長法（ＣＶＤ法）により導電膜を堆積する際には導電膜中に不純物原子が混入するため、導電膜の結晶成長が抑制される。このため、比較的高温であっても導電膜の結晶化が進行しにくくなるので、導電膜の融点の絶対温度の４分の１を越える温度であってもアモルファスライクな導電膜を形成することができる。
【００６５】
　また、本実施形態において、シード層１０８及び導電膜１０９を加熱して一体化させる工程の絶対温度を、シード層１０８及び導電膜１０９が一体化してなる導電膜（アニール後の導電膜１０９）の融点の絶対温度の５分の１以上で且つ２分の１以下に設定することが好ましい。このようにすると、先の工程である、シード層１０８及び導電膜１０９を堆積する工程で導電膜１０９は既にある程度結晶化されているので、比較的低い温度であっても、硬い結晶構造を持つ導電膜１０９を形成することができる。また、既にある程度結晶構造を持つ導電膜１０９において、低い温度で比較的緩やかに結晶化を進行させることにより、導電膜１０９とその周辺との間に一旦形成された格子整合を崩すことなく、シード層１０８及び導電膜１０９を一体化させた膜の結晶化を、周辺の膜との密着性が良好な状態で完了させることができる。
【００６６】
　また、本実施形態において、シード層１０８及び導電膜１０９を構成する導電材料は特に限定されるものではないが、シード層１０８及び導電膜１０９は銅又は銅を主成分とする金属よりなることが好ましい。このようにすると、高エレクトロマイグレーション（ＥＭ）耐性を有する低抵抗の銅配線を形成することができる。
【００６７】
　また、本実施形態において、バリア膜１０７を構成する材料は特に限定されるものではないが、バリア膜１０７として例えばタンタル膜又はタンタル合金膜等を用いることができる。ここで、バリア膜１０７の少なくとも表面部がβ構造のタンタル膜又はタンタル合金膜であると、次のような効果が得られる。すなわち、シード層１０８及び導電膜１０９が銅又は銅を主成分とする合金よりなる場合、β構造のタンタル又はタンタル合金の結晶構造と銅の結晶構造とが似ているので、バリア膜１０７の上にシード層１０８及び導電膜１０９を成膜させることが容易になる。
【００６８】
　また、本実施形態において、シード層１０８の成膜方法は特に限定されるものではないが、例えば物理的気相成長法又は化学的気相成長法を用いてシード層１０８を成膜することができる。
【００６９】
　また、本実施形態において、導電膜１０９の成膜方法は特に限定されるものではないが、例えば化学的気相成長法又はメッキ法を用いて導電膜１０９を成膜することができる。また、ホール又は溝に導電膜１０９を埋め込む場合、電解メッキ法を用いて導電膜１０９を成膜することが好ましい。このようにすると、ホール又は溝に導電膜１０９を確実に埋め込むことができる。
【００７０】
　さらに、本発明の適用対象は本実施形態に限定されるものではないが、本発明を本実施形態の様に埋め込み銅配線の形成に適用した場合、前述の本発明の効果が特に顕著に発揮される。
【産業上の利用可能性】
【００７１】
　以上に説明したように、本発明に係る半導体装置の製造方法は、ボイドを発生させることなく配線用導電膜を形成できるという効果を有するため、高ストレスマイグレーション耐性を有する半導体装置を製造する場合に特に有用である。
【図面の簡単な説明】
【００７２】
【図１】シードＣｕ層の厚さが５０ｎｍ、１００ｎｍ及び１５０ｎｍのそれぞれである場合における、アニール前のメッキＣｕ膜のシート抵抗測定値及びアニール後のＣｕ膜のシート抵抗測定値を示す図である。
【図２】シードＣｕ層の厚さを色々変化させながら、メッキＣｕ膜に対してアニール処理を実施した場合におけるアニール前後のＣｕ膜のシート抵抗値の変化を示す図である。
【図３】シードＣｕ層の厚さが１５０ｎｍ及び１００ｎｍのそれぞれである場合における、メッキＣｕ膜よりなるビア配線のＳＭ耐性試験（ビア抵抗の高温保管（２５０℃）試験）の結果を示す図である。
【図４】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】（ａ）〜（ｄ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【図７】従来の半導体装置の製造方法における問題点を説明する図である。
【図８】従来の半導体装置の製造方法における問題点を説明する図である。
【符号の説明】
【００７３】
　１０１　　半導体基板
　１０２　　第１の絶縁膜
　１０３　　第１の配線
　１０４　　第２の絶縁膜
　１０５　　ホール
　１０６　　配線溝
　１０７　　バリア膜
　１０８　　シード層
　１０９　　導電膜
　１０９Ａ　第２の配線
　１１０　　シリコン窒化膜
　１１１　　第３の絶縁膜
【図１】
2004111926.tif 000003
【図２】
2004111926.tif 000004
【図３】
2004111926.tif 000005
【図４】
2004111926.tif 000006
【図５】
2004111926.tif 000007
【図６】
2004111926.tif 000008
【図７】
2004111926.tif 000009
【図８】
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