(57)【要約】【課題】冗長回路の使用の有無にかかわらず、不良解析に掛かる時間を削減する。【解決手段】主メモリ部は、アドレスの異なる偶数個の副メモリ部により構成されている。副メモリ部は、メモリセル、互いに異なるデータ端子に対応するビット線、センスアンプおよびビット線をデータバス線に接続するコラムスイッチ回路を有している。主メモリ部のコラムスイッチ領域は、鏡面対称に形成されている。このため、冗長メモリ部を使用する救済時におけるビット線のデータ端子番号の並び順を、容易に冗長メモリ部を使用しない非救済時と同じにできる。この結果、不良解析時に、救済品と非救済品とでビット線の並び順を考慮する必要がなくなり、不良解析に掛かる時間を短縮できる。【選択図】　　　図１
2004095003.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルにそれぞれ接続され、互いに異なるデータ端子に対応する複数のビット線と、前記ビット線にそれぞれ接続された複数のセンスアンプと、前記ビット線をデータバス線にそれぞれ接続する複数のコラムスイッチ回路とを有し、前記ビット線の配線方向の直交方向に配列された複数の副メモリ部と、
アドレスの異なる偶数個の前記副メモリ部で構成された複数の主メモリ部と、
前記副メモリ部の少なくとも一つを有し、前記主メモリ部内の前記副メモリ部のうち不良の副メモリ部が無効にされたときに有効にされる冗長メモリ部と、
前記各主メモリ部に形成され、前記コラムスイッチ回路が配置されるコラムスイッチ領域とを備え、
前記コラムスイッチ領域は、前記ビット線の配線方向を軸として鏡面対称に形成されていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記各副メモリ部において、前記コラムスイッチ回路は、前記ビット線の配線方向に沿って一列に配置されており、
前記各主メモリ部内の互いに隣接する前記副メモリ部において、前記コラムスイッチ回路は、前記データ端子の番号の並び順を逆にして配置されていることを特徴とする半導体メモリ。
【請求項３】
請求項２記載の半導体メモリにおいて、
前記データバス線は、前記ビット線の配線方向の直交方向に並ぶ前記コラムスイッチ回路の列ごとに、この列に沿ってそれぞれ配線されていることを特徴とする半導体メモリ。
【請求項４】
請求項１記載の半導体メモリにおいて、
前記コラムスイッチ回路は、
ドレインが前記データバス線のいずれかに接続され、アドレスに応じて選択されるコラム選択信号をゲートで受ける第１トランジスタと、
ゲートが前記ビット線のいずれかに接続され、ドレインが読み出し動作時に前記第１トランジスタのソースに電気的に接続される第２トランジスタとを備えていることを特徴とする半導体メモリ。
【請求項５】
請求項１記載の半導体メモリにおいて、
前記データバス線は、メモリセルから読み出される読み出しデータと、メモリセルに書き込まれる書き込みデータとが転送されることを特徴とする半導体メモリ。
【請求項６】
請求項５記載の半導体メモリにおいて、
前記コラムスイッチ回路は、
ドレインが前記データバス線のいずれかに接続され、アドレスに応じて選択されるコラム選択信号をゲートで受ける第１トランジスタと、
ゲートが前記ビット線に接続され、ソースがソース電源に接続された第２トランジスタと、
ドレインが前記第１トランジスタのソースに接続され、ソースが前記第２トランジスタのドレインに接続され、読み出し動作時に活性化レベルに変化する読み出し制御信号をゲートで受ける第３トランジスタと、
ドレインが前記ビット線に接続され、ソースが前記第１トランジスタのソースに接続され、書き込み動作時に活性化レベルに変化する書き込み制御信号をゲートで受ける第４トランジスタとを備えていることを特徴とする半導体メモリ。
【請求項７】
請求項１記載の半導体メモリにおいて、
前記アドレスに応じて選択される複数のコラム選択信号を、前記副メモリ部にそれぞれ伝達するための複数の第１コラム選択線と、
前記主メモリ部および前記冗長メモリ部の前記副メモリ部にそれぞれ形成され、前記コラムスイッチ回路に接続された第２コラム選択線と、
前記主メモリ部の前記副メモリ部のうち不良のある副メモリ部を示す不良情報が格納される不良情報記憶部と、
前記不良情報記憶部の記憶内容に応じて切り替えられ、前記第１コラム選択線を、前記不良のある副メモリ部の前記第２コラム選択線から切り離し、前記主メモリ部の正常に動作する副メモリ部および前記冗長メモリ部の副メモリ部の前記第２コラム選択線に接続する冗長スイッチ部とを備えていることを特徴とする半導体メモリ。
【請求項８】
請求項１記載の半導体メモリにおいて、
前記ビット線は、相補のビット線対の一方のビット線を構成し、
前記データバス線は、相補のデータバス線対の一方のデータバス線を構成し、
前記各センスアンプは、前記各ビット線対に共有され、
前記コラムスイッチ領域は、前記ビット線対に対応するコラムスイッチ回路を含むことを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、製造工程で発生した不良を救済する冗長回路を有する半導体メモリに関する。
【０００２】
【従来の技術】
ＤＲＡＭ等の半導体メモリでは、良品率である歩留を向上し、チップコストを下げるために、製造工程で発生した不良を救済する冗長回路を有している。不良を含む回路は、試験工程において冗長回路に置き換えられ、不良が救済される。
一方、半導体メモリの開発時および量産を開始した直後における不良解析は、歩留を向上するために重要である。不良解析の結果を製造工程にフィードバックすることで、歩留を早期に安定させることができる。
【０００３】
上記不良解析では、まず、不良個所を特定するために、ＬＳＩテスタを使用して電気的解析が実施される。この際、ＬＳＩテスタで不良と判定されたメモリセルの位置がフェイルビットマップとして出力される。フェイルビットマップは、ＬＳＩテスタでの試験結果を視覚的に確認できるため、非常に有用である。そして、フェイルビットマップに基づいて、実際の不良個所（特定のメモリセル、センスアンプ、ワード線、またはデコーダ等）が特定される。この後、不良個所について顕微鏡等を使用した物理的解析が実施され、不良原因が特定される。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の冗長回路を有する半導体メモリでは、不良を含む回路を冗長回路に置き換えたか否かで、ビット線とデータ端子の番号との対応が変わる場合があった。具体的には、冗長回路による置き換えのないときにビット０のデータ端子に対応するビット線が、冗長回路への置き換え後には、ビット１のデータ端子に対応してしまうという問題があった。
このため、特に、物理的解析では、不良個所を特定するために多大な時間が掛かっていた。不良解析に時間が掛かると、製造工程へのフィードバックが遅れ、歩留を早期に安定させることが困難になる。
【０００５】
この問題を解決し、物理的解析を円滑に実施するために、従来、冗長回路の使用の有無に応じて、フェイルビットマップを２つ作成していた。しかし、２つのフェイルビットマップする場合、試験設計の時間が増加し、設計効率が低下してしまう。また、２つのフェイルビットマップを使い分ける煩わしさがある。
本発明の目的は、冗長回路の使用の有無にかかわらず、ビット線とデータ端子の番号との対応を統一し、不良解析に掛かる時間を削減することにある。
【０００６】
【課題を解決するための手段】
請求項１の半導体メモリでは、各副メモリ部は、メモリセルにそれぞれ接続された複数のビット線と、ビット線にそれぞれ接続された複数のセンスアンプと、ビット線をデータバス線にそれぞれ接続する複数のコラムスイッチ回路とを有している。副メモリ部内のビット線は、互いに異なるデータ端子に対応している。副メモリ部は、ビット線の配線方向の直交方向に配列されている。
各主メモリ部は、アドレスの異なる偶数個の副メモリ部により構成されている。冗長メモリ部は、各主メモリ部と同じ構成を有している。冗長メモリ部は、主メモリ部内の副メモリ部のうち不良の副メモリ部が無効にされたときに有効にされる。すなわち、半導体メモリが不良を有するとき、副メモリ単位で不良の救済が実施される。各主メモリ部において、コラムスイッチ回路が配置されるコラムスイッチ領域は、ビット線の配線方向を軸として鏡面対称に形成されている。
【０００７】
コラムスイッチ領域が鏡面対称にされているため、冗長メモリ部を使用する救済時におけるビット線のデータ端子番号の並び順を、容易に冗長メモリ部を使用しない非救済時と同じにできる。この結果、不良解析時に、救済品と非救済品とでビット線の並び順を考慮する必要がなくなり、不良解析が容易になる。したがって、不良解析に掛かる時間を短縮できる。
【０００８】
また、コラムスイッチ領域を鏡面対称にすることで、コラムスイッチ領域のレイアウトサイズを小さくできる。
請求項２の半導体メモリでは、各副メモリ部において、コラムスイッチ回路は、ビット線の配線方向に沿って一列に配置されている。各主メモリ部内の互いに隣接する副メモリ部において、コラムスイッチ回路は、データ端子の番号の並び順を逆にして配置されている。このため、各主メモリ部の互いに隣接する副メモリ部において、一方の副メモリ部のビット線を、一方向に並ぶコラムスイッチ回路に順次接続し、他方の副メモリ部のビット線を逆方向に並ぶコラムスイッチに順次接続することで、ビット線のデータ端子番号の並び順を同じにし、かつ、コラムスイッチ領域を鏡面対称にできる。
【０００９】
請求項３の半導体メモリでは、データバス線は、ビット線の配線方向の直交方向に並ぶコラムスイッチ回路の列ごとに、この列に沿ってそれぞれ配線されている。データバス線をコラムスイッチ回路の列毎にそれぞれ配線することで、データバス線を同じデータ端子の番号のコラムスイッチ回路に合わせて、コラムスイッチ回路上で複雑に曲げる必要がなくなる。このため、データバス線の配線レイアウトが容易になる。また、データバス線の配線領域を最小限にできる。
【００１０】
請求項４の半導体メモリでは、コラムスイッチ回路は、第１および第２のトランジスタを有している。第１トランジスタは、ドレインがデータバス線のいずれかに接続され、アドレスに応じて選択されるコラム選択信号をゲートで受けている。第２トランジスタは、ゲートがビット線のいずれかに接続され、ドレインが読み出し動作時に第１トランジスタのソースに電気的に接続される。第２トランジスタは、ゲートをビット線に接続しているため、ビット線の電圧を増幅する機能を有している。この方式は、一般にダイレクトセンス方式と称される。本発明は、ダイレクトセンス方式の半導体メモリにも適用できる。
【００１１】
請求項５の半導体メモリでは、データバス線は、メモリセルから読み出される読み出しデータと、メモリセルに書き込まれる書き込みデータとが転送される。データバス線を、読み出しデータおよび書き込みデータで共有することで、データバス線の本数を削減できる。このため、レイアウト設計が容易になる。また、データバス線のレイアウト領域を削減することで、チップサイズを小さくできる。
【００１２】
請求項６の半導体メモリでは、コラムスイッチ回路は、第１〜第４トランジスタを有している。第１トランジスタは、ドレインがデータバス線のいずれかに接続され、アドレスに応じて選択されるコラム選択信号をゲートで受けている。第２トランジスタは、ゲートがビット線に接続され、ソースがソース電源に接続されている。第３トランジスタは、ドレインが第１トランジスタのソースに接続され、ソースが第２トランジスタのドレインに接続され、読み出し動作時に活性化レベルに変化する読み出し制御信号をゲートで受けている。第４トランジスタは、ドレインがビット線に接続され、ソースが第１トランジスタのソースに接続され、書き込み動作時に活性化レベルに変化する書き込み制御信号をゲートで受けている。
【００１３】
読み出し動作時に動作する第２および第３トランジスタと、書き込み動作時に動作する第４トランジスタとを、第１トランジスタに並列に接続することで、データバス線を、読み出しデータおよび書き込みデータで容易に共有できる。
請求項７の半導体メモリでは、各第１コラム選択線は、アドレスに応じて選択される複数のコラム選択信号を、副メモリ部にそれぞれ伝達する。第２コラム選択線は、主メモリ部および冗長メモリ部の副メモリ部にそれぞれ形成され、コラムスイッチ回路に接続されている。不良情報記憶部は、主メモリ部の副メモリ部のうち不良のある副メモリ部を示す不良情報が格納される。冗長スイッチ部は、不良情報記憶部の記憶内容に応じて切り替えられ、第１コラム選択線を不良のある副メモリ部の第２コラム選択線から切り離し、主メモリ部の正常に動作する副メモリ部の第２コラム選択線および冗長メモリ部の副メモリ部の第２コラム選択線に接続する。
【００１４】
例えば、半導体メモリに不良が存在するとき、冗長スイッチ部は、不良のある副メモリ部の第２コラム選択線を避け、第１コラム選択線を順次隣接する第２コラム選択線に接続する。このように、不良があるときに、第１コラム選択線と第２コラム選択線との接続を順次シフトしていく方式は、一般にシフト冗長方式と称される。シフト冗長方式では、コラム選択線の接続が順次シフトするため、副メモリ部のレイアウトによっては、冗長メモリ部を使用するときに、ビット線のデータ端子番号の並び順が変わってしまう場合がある。本発明を、シフト冗長方式の半導体メモリにも適用することで、この問題を解決できる。すなわち、不良解析時に、救済品と非救済品とでビット線の並び順を考慮する必要がなくなり、不良解析が容易になる。
【００１５】
請求項８の半導体メモリでは、ビット線は、相補のビット線対の一方のビット線を構成する。データバス線は、相補のデータバス線対の一方のデータバス線を構成する。各センスアンプは、各ビット線対に共有される。コラムスイッチ領域は、ビット線対に対応するコラムスイッチ回路を含む。すなわち、本発明は、相補のビット線対を有する半導体メモリの各ビット線に対して適用できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体メモリの一実施形態を示している。図中、太線で示した信号線は、複数ビットで構成されている。図の左側の二重丸は、外部端子を示している。先頭に”／”の付いている信号は、負論理を示している。
この半導体メモリは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、コマンドデコーダ１０、アドレス入力回路１２、不良情報記憶部１４、タイミング制御回路１６、アドレスデコーダ１８、データ入出力回路２０およびメモリセルアレイ２２を有している。擬似ＳＲＡＭは、図示した以外にも、リフレッシュ動作を所定の間隔で自動的に実行するためのリフレッシュタイマ、リフレッシュアドレスカウンタ、リフレッシュ制御回路等を有している。本発明は、リフレッシュ動作とは直接関係ないため、図示および説明を省略する。
【００１７】
コマンドデコーダ１０は、チップイネーブル信号／ＣＥ、出力イネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥをデコードし、デコード結果をタイミング制御回路１６に出力する。
アドレス入力回路１２は、アドレス端子を介してアドレス信号ＡＤＤを受信し、受信したアドレス信号ＡＤＤをアドレスデコーダ１８に出力する。アドレス信号ＡＤＤは、複数ビットからなるロウアドレス信号および複数ビットからなるコラムアドレス信号で構成されている。この擬似ＳＲＡＭにおいては、ロウアドレス信号およびコラムアドレス信号は、同じタイミングでアドレス端子に供給される。
【００１８】
不良情報記憶部１４は、ヒューズを有する複数のヒューズ回路で形成されている。ヒューズ回路のヒューズは、試験工程での検査結果に基づいてプログラムされる。具体的には、ヒューズ回路は、例えば、コラムアドレスの各ビットに対応して形成されている。そして、不良のメモリセル等を含むコラムアドレスにおいて、”１”が立っているビットに対応するヒューズ回路のヒューズがカットされる。また、不良情報記憶部１４には、冗長メモリ部ＲＵを使用することを示すヒューズ回路も形成されている。不良情報記憶部１４は、ヒューズのプログラムに応じて、所定の冗長情報信号ＲＩＮＦを出力する。不良情報記憶部１４のプログラムにより、いわゆるコラム冗長が行われる。
【００１９】
なお、実際の擬似ＳＲＡＭは、いわゆるロウ冗長を行うために、ロウアドレス信号に対応する不良を救済する不良情報記憶部および冗長回路を有している。しかし、ロウ冗長の回路については、本発明と直接関係ないため、図示および説明を省略する。
タイミング制御回路１６は、コマンドデコーダ１０からの制御信号を受け、メモリセルアレイ２２およびデータ入出力回路２０の動作を制御するタイミング信号を出力する。アドレスデコーダ１８は、アドレス入力回路１２からのアドレス信号ＡＤＤをデコードし、そのデコード信号ＡＤＥＣをメモリセルアレイ２２に出力する。
【００２０】
データ入出力回路２０は、読み出し動作時にメモリセルアレイ２２からコモンデータバスＤＢ上に伝達された読み出しデータをデータ端子ＤＱに出力する。データ端子ＤＱは、８ビット（ＤＱ０−７）で構成されている。データ入出力回路２０は、書き込み動作時にデータ端子ＤＱを介して供給される書き込みデータをコモンデータバスＣＤＢを介してメモリセルアレイ２２に出力する。
【００２１】
メモリセルアレイ２２は、コラムデコーダＣＤＥＣ、冗長スイッチ部ＲＳＷ、複数の主メモリ部ＭＵ、および冗長メモリ部ＲＵを有している。主メモリ部ＭＵは、２つの副メモリ部ＳＵをそれぞれ有している。冗長メモリ部ＲＵは、１つの副メモリ部ＳＵを有している。なお、メモリセルアレイ２２は、ロウデコーダを有しているが、本発明と直接関係しないため、図示および説明を省略する。
【００２２】
図２は、図１に示したメモリセルアレイ２２の要部を示している。なお、図２以降では、データ端子ＤＱ０、ＤＱ１に対応する回路について説明する。擬似ＳＲＡＭは、データ端子ＤＱ２−７に対応する回路も有しているが、それら回路は、データ端子ＤＱ０、ＤＱ１に対応する回路と同様なため、図示および説明を省略する。
コラムデコーダＣＤＥＣは、コラムアドレス信号のデコード信号ＡＤＥＣに応じて第１コラム選択線ＣＬ１（ＣＬ１０、ＣＬ１１、ＣＬ１３、．．．ＣＬｎ）のいずれかにコラム選択信号（高レベル）を出力する。
【００２３】
冗長スイッチ部ＲＳＷは、複数のスイッチを有している。冗長スイッチ部ＲＳＷは、冗長情報信号ＲＩＮＦに応じて、第１コラム選択線ＣＬ１を所定の第２コラム選択線ＣＬ２（ＣＬ２０、ＣＬ２１、ＣＬ２３、．．．ＣＬ２ｎ、ＲＣＬ２）に接続する。第２コラム選択線ＲＣＬ２は、冗長メモリ部ＲＵに形成されるコラム選択線を示している。
図２では、左から２番目の主メモリ部ＭＵにおける左側の副メモリ部ＳＵのメモリセルＭＣに不良がある例を示している。このとき、不良の存在する主メモリ部ＭＵの第２コラム選択線ＣＬ２２は、第１コラム選択線ＣＬ１２に接続されない。すなわち、冗長スイッチ部ＲＳＷの各スイッチは、不良情報記憶部１４の記憶内容（冗長情報信号ＲＩＮＦ）に応じて切り替えられ、第１コラム選択線ＣＬ１を不良の存在する第２コラム選択線ＣＬ２から切り離し、正常に動作する主メモリ部および冗長メモリ部の第２コラム選択線ＣＬ２に接続する。このように、メモリセルアレイ２２に不良が存在するときに、不良を避けて第１コラム選択線ＣＬ１を順次隣接する第２コラム選択線ＣＬ２に切り替える方式は、一般に、シフト冗長方式と称されている。
【００２４】
副メモリ部ＳＵは、ビット線ＢＬ、／ＢＬの配線方向に直交する方向（図の横方向）に配列されている。主メモリ部ＭＵおよび冗長メモリ部ＲＵの各副メモリ部ＳＵ（一点鎖線の枠）は、データ端子ＤＱ０、ＤＱ１にそれぞれ対応するビット線対ＢＬ０、ＢＬ１（または／ＢＬ０、／ＢＬ１）および第２コラム選択線ＣＬ２を有している。すなわち、各副メモリ部ＳＵは、互いに異なるデータ端子ＤＱ０、ＤＱ１に対応するビット線ＢＬ０、ＢＬ１（または／ＢＬ０、／ＢＬ１）を有している。ビット線対ＢＬ、／ＢＬおよび第２コラム選択線ＣＬ２は、図の縦方向に沿って配線されている。また、コラム選択線ＣＬ１、ＣＬ２は、互いに異なるアドレスが割り当てられている。このため、主メモリ部ＭＵおよび冗長メモリ部ＲＵ内の副メモリ部ＳＵは、アクセスされるアドレスが互いに異なっている。
【００２５】
各ビット線ＢＬ、／ＢＬには、複数のメモリセルＭＣが接続されている。メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬ（または／ＢＬ）との間に配置された転送トランジスタとを有している。転送トランジスタのゲートは、ワード線ＷＬに接続されている。
【００２６】
主メモリ部ＭＵには、ビット線分離領域ＩＳＯ、プリチャージ領域ＰＲＥ、センスアンプ領域ＳＡ、コラムスイッチ領域ＣＳＲ、およびビット線分離領域ＩＳＯが、ビット線ＢＬ、／ＢＬの配線方向に沿って配置されている。ビット線ＢＬ、／ＢＬは、ビット線分離領域ＩＳＯに形成されるスイッチ回路を介して接続されている。コラムスイッチ領域ＣＳＲには、各副メモリ部ＳＵ毎に、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１に接続されたコラムスイッチ回路ＣＳＷが形成されている。
【００２７】
なお、特に図示していないが、図の下側のビット線分離領域ＩＳＯの下側には、ビット線ＢＬ、／ＢＬにそれぞれ接続された複数のメモリセルＭＣが形成されている。プリチャージ領域ＰＲＥ、センスアンプ領域ＳＡおよびコラムスイッチ領域ＣＳＲの各回路は、図示したメモリセルＭＣおよび図の下側のビット線分離領域ＩＳＯの下側に存在する図示しないメモリセルＭＣにより共有される。そして、ロウアドレス信号に応じてビット線分離領域ＩＳＯの一方が遮断されることにより、図の上側および下側に配線されたビット線ＢＬ、／ＢＬのうち一方が選択される。
【００２８】
図３は、図２の主メモリ部ＭＵにおける２つのビット線分離領域ＩＳＯ、プリチャージ領域ＰＲＥ、センスアンプ領域ＳＡ、およびコラムスイッチ領域ＣＳＲの詳細を示している。
各ビット線分離領域ＩＳＯには、ビット線リセット信号ＢＲＳＬ（またはＢＲＳＲ）に応じてビット線ＢＬ、／ＢＬをイコライズするｎＭＯＳトランジスタと、ビット線トランスファ信号ＢＬＴＲに応じてビット線ＢＬ、／ＢＬをセンスアンプ領域ＳＡ形成されるセンスアンプにそれぞれ接続するｎＭＯＳトランジスタとが、ビット線対ＢＬ、／ＢＬ毎に形成されている。プリチャージ領域ＰＲＥには、ビット線リセット信号ＢＲＳに応じてビット線ＢＬ、／ＢＬをプリチャージ電源線ＶＰＲにそれぞれ接続するｎＭＯＳトランジスタが、ビット線対ＢＬ、／ＢＬ毎に形成されている。
【００２９】
センスアンプ領域ＳＡには、互いに帰還する２つのインバータで構成され、入力と出力とがビット線ＢＬ、／ＢＬにそれぞれ接続されたセンスアンプ（ラッチ回路）が、ビット線対ＢＬ、／ＢＬ毎に形成されている。
コラムスイッチ領域ＣＳＲには、コラムスイッチ回路ＣＳＷが、ビット線ＢＬ、／ＢＬ毎にそれぞれ形成されている。コラムスイッチ回路ＣＳＷは、例えば図の左端のビット線ＢＬ０に対応して、ドレインがローカルデータバス線ＬＤＢ０に接続され、ゲートがコラム選択信号が伝達される第２コラム選択線ＣＬ２０に接続された第１トランジスタＭ１１と、ゲートがビット線／ＢＬ０に接続され、ソースが接地線（ソース電源）に接続された第２トランジスタＭ２１と、ドレインが第１トランジスタＭ１１のソースに接続され、ソースが第２トランジスタＭ２１のドレインに接続され、読み出し動作時に活性化レベルに変化する読み出し制御信号ＲＣＬをゲートで受ける第３トランジスタＭ３１と、ドレインがビット線ＢＬ０に接続され、ソースが第１トランジスタＭ１１のソースに接続され、書き込み動作時に活性化レベルに変化する書き込み制御信号ＷＣＬをゲートで受ける第４トランジスタＭ４１とを有している。
【００３０】
あるいは、コラムスイッチ回路ＣＳＷは、図の左側のビット線／ＢＬ０に対応して、ドレインがローカルデータバス線／ＬＤＢ０に接続され、ゲートがコラム選択信号が伝達される第２コラム選択線ＣＬ２０に接続された第１トランジスタＭ１２と、ゲートがビット線ＢＬ０に接続され、ソースが接地線（ソース電源）に接続された第２トランジスタＭ２２と、ドレインが第１トランジスタＭ１２のソースに接続され、ソースが第２トランジスタＭ２２のドレインに接続され、読み出し動作時に活性化レベルに変化する読み出し制御信号ＲＣＬをゲートで受ける第３トランジスタＭ３２と、ドレインがビット線／ＢＬ０に接続され、ソースが第１トランジスタＭ２１のソースに接続され、書き込み動作時に活性化レベルに変化する書き込み制御信号ＷＣＬをゲートで受ける第４トランジスタＭ４２とを有している。ビット線ＢＬ１、／ＢＬ１およびその他のビット線ＢＬ０、／ＢＬ０のコラムスイッチ回路ＣＳＷも、上述と同様に形成されている。
【００３１】
第２トランジスタＭ２１、Ｍ２２は、ゲートをビット線／ＢＬ、ＢＬにそれぞれ接続されており、ビット線／ＢＬ、ＢＬの電圧を増幅する機能を有している。この方式は、一般にダイレクトセンス方式と称される。
コラムスイッチ領域ＣＳＲには、ビット線対ＢＬ０、／ＢＬ０（またはＢＬ１、／ＢＬ１）に対応してローカルデータバス線ＬＤＢ（ローカルデータバス線対ＬＤＢ０、／ＬＤＢ０またはＬＤＢ１、／ＬＤＢ）が２本ずつ配線されている。ローカルデータバス線ＬＤＢは、メモリセルＭＣから読み出される読み出しデータと、メモリセルＭＣに書き込まれる書き込みデータとを転送する。すなわち、ローカルデータバス線ＬＤＢは、読み出し動作および書き込み動作に共通のバス線である。ローカルデータバス線ＬＤＢを、読み出しデータおよび書き込みデータで共有することで、ローカルデータバス線ＬＤＢの本数を削減でき、ローカルデータバス線ＬＤＢに接続されるトランジスタのジャンクション容量（負荷）を低減できる。この結果、データの入出力時間が短縮されるため、アクセス時間を短くできる。なお、本実施形態では、ローカルデータバス線ＬＤＢの本数を削減する代わりに、ローカルデータバス線ＬＤＢを各ビット線ＢＬ、／ＢＬに２本ずつ配線している。このため、不良解析時に、救済品と非救済品とでビット線ＢＬ、／ＢＬの並び順を考慮する必要がなくなり、不良解析が容易になる。したがって、不良解析に掛かる時間を短縮できる。
【００３２】
図３の最も左側のビット線対ＢＬ０、／ＢＬ０は、コラムスイッチ回路ＣＳＷを介して図の上側のローカルデータバス線ＬＤＢ０、／ＬＤＢ０に接続され、その隣のビット線対ＢＬ１、／ＢＬ１は、コラムスイッチ回路ＣＳＷを介して図の下側のローカルデータバス線ＬＤＢ１、／ＬＤＢ１に接続され、その隣のビット線対ＢＬ０、／ＢＬ０は、コラムスイッチ回路ＣＳＷを介して図の下側のローカルデータバス線ＬＤＢ０、／ＬＤＢ０に接続され、図の最も右側のビット線対ＢＬ１、／ＢＬ１は、コラムスイッチ回路ＣＳＷを介して図の上側のローカルデータバス線ＬＤＢ１、／ＬＤＢ１に接続されている。
【００３３】
ローカルデータバス線ＬＤＢは、ビット線ＢＬ、／ＢＬの配線方向に沿って配線されたグローバルデータバス線ＧＤＢにそれぞれ接続されている。グローバルデータバス線ＧＤＢは、図示しないリードアンプ、ライトアンプを介して図１に示したコモンデータバス線ＣＤＢに接続されている。
図４は、図２および図３に示したコラムスイッチ領域ＣＳＲを示している。
【００３４】
データ端子ＤＱ０、ＤＱ１、ＤＱ０、ＤＱ１にそれぞれ対応し、図３の左側から並ぶコラムスイッチ回路ＣＳＷ（正確には、ビット線対に対応するコラムスイッチ回路対）は、図４の左上、左下、右下および右上にそれぞれレイアウトされている。すなわち、各副メモリ部ＳＵにおいて、コラムスイッチ回路ＣＳＷは、ビット線ＢＬ、／ＢＬの配線方向に沿って一列に配置されている。
【００３５】
また、各主メモリ部ＭＵおよび冗長メモリ部ＲＵ内の互いに隣接する副メモリ部ＳＵにおいて、コラムスイッチ回路ＣＳＷは、データ端子ＤＱの番号の並び順を逆にして配置されている。換言すれば、図の左側の副メモリ部ＳＵでは、コラムスイッチ回路ＣＳＷは、データ端子ＤＱの番号が上から昇順になるように配置されている。図の右側の副メモリ部ＳＵでは、コラムスイッチ回路ＣＳＷは、データ端子ＤＱの番号が下から昇順になるように配置されている。
【００３６】
図４に示した例では、互いに隣接する副メモリ部ＳＵにおいて、互いに対向するコラムスイッチ回路ＣＳＷのデータ端子番号は相違する。しかし、ローカルデータバス線ＬＤＢは、ビット線ＢＬ、／ＢＬの配線方向の直交方向に並ぶコラムスイッチ回路ＣＳＷの列ごとに配線される。このため、ローカルデータバス線ＬＤＢをコラムスイッチ領域ＣＳＲ上で複雑に曲げる必要がなくなり、ローカルデータバス線ＬＤＢの配線レイアウトが容易になる。
【００３７】
図５は、図２および図３に示したコラムスイッチ領域におけるトランジスタの配置を示している。図６は、図２および図３に示したコラムスイッチ領域における配線層を示している。
図５において、コラムスイッチ領域ＣＳＲは、ビット線ＢＬ、／ＢＬの配線方向（図の上下方向）を軸として、鏡面対称に形成されている。具体的には、コラムスイッチ領域ＣＳＲに形成されるトランジスタは、図の一点鎖線を軸にして、鏡面対称に形成されている。
【００３８】
一点鎖線上には、図３に示した第２トランジスタＭ２１、Ｍ２２のソース領域（接地領域）が形成されている。鏡面対象にすることで、接地領域を図の左右のコラムスイッチ回路ＣＳＷで共有できる。このため、コラムスイッチ領域ＣＳＲのレイアウトサイズを小さくできる。
また、主メモリ部ＭＵにおいて、コラムスイッチ回路ＣＳＷを上記のように互い違いに配置し、ローカルデータバス線ＬＤＢを図の左右方向に並ぶコラムスイッチ回路ＣＳＷの列毎に配線するとともに、コラムスイッチ領域ＣＳＲをビット線ＢＬ、／ＢＬの配線方向を軸として鏡面対称にすることで、冗長メモリ部ＲＵを使用する救済時において、コラムスイッチ領域ＣＳＲにおけるビット線ＢＬ、／ＢＬの並び順（図６の左からＤＱ０、ＤＱ１、ＤＱ０、ＤＱ１）は、冗長メモリ部ＲＵを使用しない非救済時と容易に同じにできる。この結果、不良解析時に、救済品と非救済品とでビット線ＢＬ、／ＢＬの並び順を考慮する必要がなくなり、不良解析が容易になる。
【００３９】
以上、本実施形態では、主メモリ部ＭＵにおいて、２つの副メモリ部ＳＵに含まれるコラムスイッチ領域ＣＳＲをビット線ＢＬ、／ＢＬの配線方向を軸として鏡面対称に形成し、各主メモリ部ＭＵおよび冗長メモリ部ＲＵ内で互いに隣接する副メモリ部のコラムスイッチ回路ＣＳＷを、データ端子ＤＱの異なる番号に対応させることで、冗長メモリ部ＲＵを使用する救済時におけるビット線ＢＬ、／ＢＬのデータ端子ＤＱの番号の並び順を、冗長メモリ部ＲＵを使用しない非救済時と同じにできる。この結果、不良解析時に、救済品と非救済品とでビット線ＢＬ、／ＢＬの並び順を考慮する必要がなくなり、不良解析が容易にできる。したがって、不良解析に掛かる時間を短縮できる。
【００４０】
コラムスイッチ領域ＣＳＲに複数組のローカルデータバス線ＬＤＢを配線することで、ビット線ＢＬ、／ＢＬの配線方向の直交方向に並ぶコラムスイッチ回路ＣＳＷのデータ端子番号が異なる場合にも、ローカルデータバス線ＬＤＢをコラムスイッチ領域ＣＳＲ上で複雑に曲げる必要がなくなる。このため、ローカルデータバス線ＬＤＢの配線レイアウトが容易になる。また、ローカルデータバス線ＬＤＢの配線領域を最小限にできる。
【００４１】
ローカルデータバス線ＬＤＢを読み出しデータおよび書き込みデータで共有することで、コラムスイッチ領域ＣＳＲに配線されるローカルデータバス線ＬＤＢの本数を削減できる。この結果、コラムスイッチ領域ＣＳＲに複数組のローカルデータバス線ＬＤＢを容易に配線できる。コラムスイッチ領域ＣＳＲに複数組のローカルデータバス線ＬＤＢを容易に配線する場合にも、ローカルデータバス線ＬＤＢのレイアウト領域を最小限にでき、擬似ＳＲＡＭのチップサイズが増加することを防止できる。
【００４２】
さらに、本発明は、ダイレクトセンス方式のコラムスイッチ回路ＣＳＷを有する擬似ＳＲＡＭあるいはシフト冗長方式の擬似ＳＲＡＭに適用できる。
なお、上述した実施形態では、本発明を擬似ＳＲＡＭに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、ＤＲＡＭまたはＳＲＡＭに適用してもよい。
【００４３】
上述した実施形態では、各副メモリ部ＳＵに２つのデータ端子ＤＱ０、ＤＱ１に対応するビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１およびコラムスイッチ回路ＣＳＷを形成した例ついて述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、各副メモリ部ＳＵに４つのデータ端子ＤＱ０−ＤＱ３に対応するビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２、ＢＬ３、／ＢＬ３およびコラムスイッチ回路ＣＳＷを形成してもよい。
【００４４】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００４５】
【発明の効果】
請求項１の半導体メモリでは、不良を救済する単位でコラムスイッチ領域が鏡面対称にされているため、冗長メモリ部を使用する救済時におけるビット線のデータ端子番号の並び順を、容易に冗長メモリ部を使用しない非救済時と同じにできる。この結果、不良解析時に、救済品と非救済品とでビット線の並び順を考慮する必要がなくなり、不良解析が容易になる。したがって、不良解析に掛かる時間を短縮できる。また、コラムスイッチ領域を鏡面対称にすることで、コラムスイッチ領域のレイアウトサイズを小さくできる。
【００４６】
請求項２の半導体メモリでは、ビット線のデータ端子番号の並び順を同じにし、かつ、コラムスイッチ領域を鏡面対称にできる。
請求項３の半導体メモリでは、データバス線の配線レイアウトが容易になる。また、データバス線の配線領域を最小限にできる。
請求項４の半導体メモリでは、本発明をダイレクトセンス方式の半導体メモリに適用できる。
【００４７】
請求項５の半導体メモリでは、データバス線を、読み出しデータおよび書き込みデータで共有することで、データバス線の本数を削減できる。このため、レイアウト設計が容易になる。また、データバス線のレイアウト領域を削減することで、チップサイズを小さくできる。
請求項６の半導体メモリでは、読み出し動作時に動作する第２および第３トランジスタと、書き込み動作時に動作する第４トランジスタとを、第１トランジスタに並列に接続することで、データバス線を、読み出しデータおよび書き込みデータで容易に共有できる。
【００４８】
請求項７の半導体メモリでは、本発明をシフト冗長方式の半導体メモリに適用することで、不良解析時に、救済品と非救済品とでビット線の並び順を考慮する必要がなくなり、不良解析が容易になる。
請求項８の半導体メモリでは、本発明を、相補のビット線対を有する半導体メモリの各ビット線に対して適用できる。
【図面の簡単な説明】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したメモリセルアレイの要部の概要を示すブロック図である。
【図３】図２の主メモリ部の詳細を示す回路図である。
【図４】図２および図３に示したコラムスイッチ領域を示すレイアウト図である。
【図５】図２および図３に示したコラムスイッチ領域におけるトランジスタの配置を示すレイアウト図である。
【図６】図２および図３に示したコラムスイッチ領域における配線層を示すレイアウト図である。
【符号の説明】
１０　コマンドデコーダ
１２　アドレス入力回路
１４　不良情報記憶部
１６　タイミング制御回路
１８　アドレスデコーダ
２０　データ入出力回路
２２　メモリセルアレイ
ＡＤＤ　アドレス信号
ＡＤＥＣ　デコード信号
ＢＬ、／ＢＬ　ビット線（ビット線対）
／ＣＥ　チップイネーブル信号
ＣＬ１　第１コラム選択線
ＳＬ２　第２コラム選択線
ＣＤＥＣ　コラムデコーダ
ＣＳＲ　コラムスイッチ領域
ＣＳＷ　コラムスイッチ回路
ＤＢ　コモンデータバス
ＤＱ（ＤＱ０−７）　データ端子
ＧＤＢ　グローバルデータバス線
ＩＳＯ　ビット線分離領域
ＬＤＢ０、／ＬＤＢ０、ＬＤＢ１、／ＬＤＢ１　ローカルデータバス線
Ｍ１１、Ｍ１２　第１トランジスタ
Ｍ２１、Ｍ２２　第２トランジスタ
Ｍ３１、Ｍ３２　第３トランジスタ
Ｍ４１、Ｍ４２　第４トランジスタ
ＭＣ　メモリセル
ＭＵ　主メモリ部
／ＯＥ　出力イネーブル信号
ＲＩＮＦ　冗長情報信号
ＲＵ　冗長メモリ部
ＰＲＥ　プリチャージ領域
ＲＣＬ　読み出し制御信号
ＲＳＷ　冗長スイッチ部
ＳＡ　センスアンプ領域
ＳＵ　副メモリ部
ＷＣＬ　書き込み制御信号
／ＷＥ　ライトイネーブル信号
ＷＬ　ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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