(57)【要約】【課題】書き込み動作の信頼性を向上できる半導体記憶装置及びその制御方法を提供すること。【解決手段】第１方向に沿って複数形成されたワード線と、前記第１方向に直交する第２方向に沿って複数形成されたビット線と、前記ワード線と前記ビット線との交点に設けられ、磁気抵抗素子を含むメモリセルと、前記ワード線を選択するロウデコーダと、前記ビット線を選択するカラムデコーダと、前記ロウデコーダ及び前記カラムデコーダによって選択された選択ワード線及び選択ビット線に、第１、第２書き込み電流をそれぞれ供給して、前記選択ワード線及び前記選択ビット線の交点に設けられた選択メモリセルにデータを書き込む書き込み回路とを具備し、前記書き込み回路は、温度に応じて前記第１、第２書き込み電流の電流値を変化させることを特徴としている。【選択図】    図１２
2004288311.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に沿って複数形成されたワード線と、
前記第１方向に直交する第２方向に沿って複数形成されたビット線と、
前記ワード線と前記ビット線との交点に設けられ、磁気抵抗素子を含むメモリセルと、
前記ワード線を選択するロウデコーダと、
前記ビット線を選択するカラムデコーダと、
前記ロウデコーダ及び前記カラムデコーダによって選択された選択ワード線及び選択ビット線に、第１、第２書き込み電流をそれぞれ供給して、前記選択ワード線及び前記選択ビット線の交点に設けられた選択メモリセルにデータを書き込む書き込み回路と
を具備し、前記書き込み回路は、温度に応じて前記第１、第２書き込み電流の電流値を変化させる
ことを特徴とする半導体記憶装置。
【請求項２】
第１方向に沿って複数形成されたワード線と、
前記第１方向に直交する第２方向に沿って複数形成されたビット線と、
前記ワード線と前記ビット線との交点に設けられ、磁気抵抗素子を含むメモリセルと、
前記ワード線を選択するロウデコーダと、
前記ビット線を選択するカラムデコーダと、
前記ロウデコーダ及び前記カラムデコーダによって選択された選択ワード線及び選択ビット線に、第１、第２書き込み電流をそれぞれ供給して、前記選択ワード線及び前記選択ビット線の交点に設けられた選択メモリセルにデータを書き込む書き込み回路と
を具備し、前記書き込み回路は、前記第１、第２書き込み電流の電流値を温度に応じて変化させると共に、前記第１、第２書き込み電流のいずれか一方の電流値を書き込みデータに応じて変化させる
ことを特徴とする半導体記憶装置。
【請求項３】
前記書き込み回路は、前記第１、第２書き込み電流を前記選択ワード線及び前記選択ビット線にそれぞれ供給する第１、第２ＭＯＳトランジスタと、
前記第１、第２ＭＯＳトランジスタのゲートに電流を供給し、供給電流に温度依存性を有する電流源回路と
を備えることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記書き込み回路は、前記第１書き込み電流を前記選択ワード線に供給する第１ＭＯＳトランジスタ群と、
前記第２書き込み電流を前記選択ビット線に供給する第２ＭＯＳトランジスタ群と
を備え、前記第１、第２ＭＯＳトランジスタ群において、オン状態とされるＭＯＳトランジスタの数が温度上昇に伴って減少する
ことを特徴とする請求項１または２記載の半導体記憶装置。
【請求項５】
前記第１、第２ＭＯＳトランジスタ群において、オン状態にすべきＭＯＳトランジスタの情報を温度毎に保持する保持回路と
前記保持回路から前記情報を温度に応じて読み出し、前記第１、第２ＭＯＳトランジスタ群におけるＭＯＳトランジスタのオン／オフを制御する読み出し回路と
を更に備えることを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記書き込み回路は、前記第１書き込み電流を前記選択ワード線に供給する第１ＭＯＳトランジスタと、
前記第２書き込み電流を前記選択ビット線の一端側から供給する第２ＭＯＳトランジスタと、
前記第２書き込み電流を前記選択ビット線の他端側から供給する第３ＭＯＳトランジスタと、
前記第１乃至第３ＭＯＳトランジスタのゲートに電流を供給し、供給電流に温度依存性を有する電流源回路と
を備えることを特徴とする請求項２記載の半導体記憶装置。
【請求項７】
前記書き込み回路は、前記第１書き込み電流を前記選択ワード線に供給する第１ＭＯＳトランジスタと、
前記第２書き込み電流を前記選択ビット線の一端側から供給する第２ＭＯＳトランジスタと、
前記第２書き込み電流を前記選択ビット線の他端側から供給する第３ＭＯＳトランジスタと
を備え、前記第２、第３ＭＯＳトランジスタは、書き込みデータに応じて供給する電流値を変化させる
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項８】
前記書き込み回路は、前記第１書き込み電流を前記選択ワード線に供給する第１ＭＯＳトランジスタ群と、
前記第２書き込み電流を前記選択ビット線の一端側から供給する第２ＭＯＳトランジスタ群と、
前記第２書き込み電流を前記選択ビット線の他端側から供給する第３ＭＯＳトランジスタ群と
を備え、前記第１乃至第３ＭＯＳトランジスタ群において、オン状態とされるＭＯＳトランジスタの数が温度上昇に伴って減少する
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項９】
前記第１乃至第３ＭＯＳトランジスタ群において、オン状態にすべきＭＯＳトランジスタの情報を温度毎に保持する保持回路と
前記保持回路から前記情報を温度に応じて読み出し、前記第１乃至第３ＭＯＳトランジスタ群におけるＭＯＳトランジスタのオン／オフを制御する読み出し回路と
を更に備えることを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
温度に応じて最適な前記第１、第２書き込み電流の電流値を探索する書き込み電流設定回路と、
前記書き込み電流設定回路で得られた前記第１、第２書き込み電流の電流値に関する情報を、温度データと共に保持する保持回路と、
前記保持回路に保持されている前記情報を、温度に応じて読み出す読み出し回路と
を更に具備し、前記書き込み回路は、前記読み出し回路によって前記保持回路から読み出された前記情報に基づいて、前記第１、第２書き込み電流を供給することを特徴とする請求項１乃至４及び６乃至８いずれか１項記載の半導体記憶装置。
【請求項１１】
温度に応じて最適な前記第１、第２書き込み電流の電流値を探索する書き込み電流設定回路を更に具備し、
前記保持回路に保持される前記情報は、前記電流設定回路で得られた前記第１、第２書き込み電流の電流値に基づく
ことを特徴とする請求項５または９記載の半導体記憶装置。
【請求項１２】
前記温度に応じて最適な前記第１、第２書き込み電流の電流値を探索する際に、前記メモリセルに書き込むデータパターンを生成するデータパターンジェネレータを更に具備し、
前記電流設定回路は、前記データパターンジェネレータが生成するデータパターンと、前記メモリセルから読み出した読み出しデータとを比較する比較回路と、
前記比較回路において、比較結果が一致した回数をカウントするカウント回路とを備え、
前記保持回路は、前記カウント回路におけるカウント数が最大になった際の、前記第１、第２書き込み電流の電流値に関する情報を保持する
ことを特徴とする請求項１０または１１記載の半導体記憶装置。
【請求項１３】
前記第１、第２書き込み電流の電流値は、互いに異なる値である
ことを特徴とする請求項１乃至１２いずれか１項記載の半導体記憶装置。
【請求項１４】
前記書き込み回路は、前記第１、第２書き込み電流の電流値の比率を一定に保ちつつ、温度に応じて変化させる
ことを特徴とする請求項１乃至１３いずれか１項記載の半導体記憶装置。
【請求項１５】
第１方向に沿って複数形成されたワード線と、第１方向に直交する第２方向に沿って複数形成されたビット線との交点に設けられ、磁気抵抗素子を含むメモリセルにデータを書き込む為に前記ワード線及び前記ビット線にそれぞれ供給する第１、第２書き込み電流の最適値に関するデータを、温度毎に保持部に保持させるステップと、
書き込み時、温度を検出するステップと、
前記温度を検出するステップにおいて検出された温度に対応するデータを、前記保持部から読み出すステップと、
前記保持部から読み出した前記データに応じて、ワード線カレントソース及びビット線カレントソースが前記ワード線及び前記ビット線に、最適な前記第１、第２書き込み電流を供給して、前記メモリセルにデータを書き込むステップと
を具備することを特徴とする半導体記憶装置の制御方法。
【請求項１６】
前記第１、第２書き込み電流の最適値に関するデータを、温度毎に保持部に保持させるステップは、
温度を所定の温度に設定するステップと、
メモリセルアレイへデータパターンジェネレータが発生したデータパターンを複数の前記第１、第２書き込み電流によって書き込むステップと、
前記メモリセルへ書き込んだデータを検証して、正常に書き込まれたメモリセル数の最も多い前記第１、第２書き込み電流の電流値を、温度データと共に第１レジスタに保持させるステップと、
温度を変えて、前記メモリセルアレイへ前記データパターンを書き込むステップに戻るステップと
を備えることを特徴とする請求項１５記載の半導体記憶装置の制御方法。
【請求項１７】
前記メモリセルアレイへ前記データパターンを書き込むステップの前に、前記第１レジスタ及び第２レジスタの値を初期値に設定するステップを更に備え、
前記メモリセルアレイへ前記データパターンを書き込むステップにおいては、前記ワード線カレントソース及び前記ビット線カレントソースが、前記第１レジスタに保持されている値に基づいて前記第１、第２書き込み電流を発生し、
前記メモリセルへ書き込んだデータを検証し、前記電流値を前記第１レジスタに保持させるステップは、
前記メモリセルアレイに含まれるメモリセルからデータを読み出すステップと、
前記メモリセルから読み出したデータと前記データパターンとを比較するステップと、
前記メモリセルから読み出したデータと前記データパターンとが一致した場合には、カウンタがカウント数をカウントアップするステップと、
前記メモリセルアレイに含まれる所定の数の前記メモリセルについて前記比較するステップ及びカウントアップするステップが終了した後、前記カウンタのカウント数と、前記第２レジスタに保持される値とを比較するステップと、
前記カウンタのカウント数が前記第２レジスタに保持される値よりも大きい場合には、前記第２レジスタの値を前記カウンタのカウント数に書き換えると共に、前記第１レジスタの値を前記データパターンの書き込みに用いた前記第１、第２書き込み電流の電流値に応じた値に書き換えるステップと、
前記第１、第２書き込み電流の電流値を変えて、前記データパターンを書き込むステップに戻るステップと
を備えることを特徴とする請求項１６記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置及びその制御方法に関するもので、例えば磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏ  ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の読み出し動作に関するものである。
【０００２】
【従来の技術】
ＭＲＡＭは、磁気抵抗効果を利用して“１”または“０”情報を蓄積させることでメモリ動作を行うデバイスである。そして、不揮発性、高集積性、高信頼性、及び高速動作を兼ね備え、従来のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等に対して置き換え可能なメモリデバイスとして期待されている。
【０００３】
ＭＲＡＭのメモリセルは通常、複数の強磁性体を積層した構造を有する。情報の記憶は、メモリセルを構成する複数の強磁性体の磁化の相対方向が、平行であるか、または反平行であるかを、２進の情報に対応させて行う。ＭＲＡＭにおける書き込み動作は、各セルの強磁性体の磁化方向を、クロスストライプ状に配置された書き込み線に電流を流して生じる電流磁界によって反転させることによって行われる。記録保持時の消費電力は原理的にゼロであり、また電源を切っても記録保持が行われる不揮発性メモリである。記録情報の読み出しは、メモリセルの電気抵抗が、セルを構成する強磁性体の磁化方向とセンス電流との相対角、または複数の強磁性層間の磁化の相対角によって変化する現象、所謂磁気抵抗効果を利用して行う。
【０００４】
ＭＲＡＭは、従来の誘電体を用いた半導体メモリとその機能を比較すると、（１）完全な不揮発性であり、１０１５回以上の書き換え回数が可能であること、（２）非破壊読み出しが可能であり、リフレッシュ動作を必要としないため読み出しサイクルを短くすることが可能であること、（３）電荷蓄積型のメモリセルに比べて放射線に対する耐性が強いこと、等の多くの利点を有している。ＭＲＡＭの単位面積あたりの集積度、書き込み・読み出し時間は、概ねＤＲＡＭと同程度となりうることが予想される。従って、不揮発性という大きな特色を生かし、携帯機器用の外部記録装置、ＬＳＩ混載用途、更にはパーソナルコンピュータの主記憶メモリへの応用が期待されている。
【０００５】
現在実用化の検討が進められているＭＲＡＭでは、メモリセルに強磁性トンネル効果（Ｔｕｎｎｎｅｌ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ：以下ＴＭＲ効果と略記）を示す素子が用いられている（例えば非特許文献１参照）。ＴＭＲ効果を示す素子は、主として強磁性層／絶縁層／強磁性層からなる三層膜で構成され、電流は絶縁層をトンネルして流れる。トンネル抵抗値は、両強磁性金属層の磁化の相対角の余弦に比例して変化し、両磁化が反平行の場合に極大値をとる。例えば、ＮｉＦｅ／Ｃｏ／Ａｌ２Ｏ３／Ｃｏ／ＮｉＦｅトンネル接合（ＭＴＪ：Ｍａｇｎｅｔｏ  Ｔｕｎｎｅｌｉｎｇ  Ｊｕｎｃｔｉｏｎ）では、５０Ｏｅ以下の低磁界において２５％を超える磁気抵抗変化率が見出されている（例えば非特許文献２参照）。
【０００６】
また、上記のようにＭＴＪ素子を用いたＭＲＡＭの特性改善を目的とした多くの提案が為されてきている。例えば、磁界感度の改善を目的として、一方の強磁性体に隣接して反強磁性体を配置し、磁化方向を固着させた所謂スピンバルブ構造のＭＴＪ素子が提案されている（例えば非特許文献３参照）。また、磁気抵抗変化率のバイアス依存性を改善するために、二重のトンネルバリアを設けたＭＴＪ素子が提案されている（例えば非特許文献４参照）。更には、配線周囲に高透磁率磁性材料によるキーパー層ないしヨーク構造を設けた構造が提案されている（例えば特許文献１乃至４参照）。これは、磁束をキーパー層ないしヨーク構造内に収束させることで、ＭＴＪ近傍に生じる磁界の向上を図り、書き込み電流値を低減するための構造である。同じく書き込み電流値の低減のために、配線とＭＴＪの配置を変化させた構造が開示されている（特許文献５乃至８参照）。また、磁気抵抗素子の書き込み閾値は、温度依存性を持つことが知られている（例えば非特許文献５、６参照）。
【０００７】
【特許文献１】
米国特許第５，９４０，３１９号明細書
【０００８】
【特許文献２】
米国特許第５，９５６，２６７号明細書
【０００９】
【特許文献３】
欧州特許第００／１０１７２号明細書
【００１０】
【特許文献４】
特開平８−３０６０１４号公報
【００１１】
【特許文献５】
米国特許第５，９４６，２２８号明細書
【００１２】
【特許文献６】
米国特許第６，０７２，７１８号明細書
【００１３】
【特許文献７】
米国特許第６，１０４，６３３号明細書
【００１４】
【特許文献８】
米国特許第６，００５，８００号明細書
【００１５】
【非特許文献１】
“ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  ２０００  Ｄｉｇｅｓｔ  Ｐａｐａｒ”，  ＴＡ７．２
【００１６】
【非特許文献２】
“ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｍａｇｎｅｔｉｃｓ”，  １９９７年，  ３３号，  ｐ．３５５３
【００１７】
【非特許文献３】
“Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ”，  １９９７年，  ３６号，  ｐ．２００
【００１８】
【非特許文献４】
“Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ”，  １９９７年，  ３６号，  ｐ．１３８０
【００１９】
【非特許文献５】
“ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｍａｇｎｅｔｉｃｓ”，  ２００１年，  ３７号，  ｐ．１９７０
【００２０】
【非特許文献６】
“２００２  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ”，  １２−３
【００２１】
【発明が解決しようとする課題】
上記のように、従来よりＭＲＡＭは次世代のメモリデバイスとして活発な研究が為されている。しかし、上記従来のＭＲＡＭには、隣接セル間の書き込み時の干渉に起因する問題があった。
【００２２】
従来のＭＲＡＭでは、複数の書き込み線が概ね直交するように配置されており、２本の書き込み線の直交する箇所にＭＴＪ素子が配置される。そして書き込み時には、選択メモリセルに接続される２本の書き込み線に電流を供給する。その結果、選択メモリセルには２本の書き込み線による合成磁界の影響を受けて、データが書き込まれる。この際、選択メモリセルに与えられた磁界の影響を受けて、選択メモリセルに隣接する非選択メモリセルにもデータが書き込まれるという問題があった。
【００２３】
この発明は、上記事情に鑑みてなされたもので、その目的は、書き込み動作の信頼性を向上できる半導体記憶装置及びその制御方法を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するために、この発明の一態様に係る半導体記憶装置は、第１方向に沿って複数形成されたワード線と、前記第１方向に直交する第２方向に沿って複数形成されたビット線と、前記ワード線と前記ビット線との交点に設けられ、磁気抵抗素子を含むメモリセルと、前記ワード線を選択するロウデコーダと、前記ビット線を選択するカラムデコーダと、前記ロウデコーダ及び前記カラムデコーダによって選択された選択ワード線及び選択ビット線に、第１、第２書き込み電流をそれぞれ供給して、前記選択ワード線及び前記選択ビット線の交点に設けられた選択メモリセルにデータを書き込む書き込み回路とを具備し、前記書き込み回路は、温度に応じて前記第１、第２書き込み電流の電流値を変化させることを特徴としている。
【００２５】
また、この発明の一態様に係る半導体記憶装置の制御方法は、第１方向に沿って複数形成されたワード線と、第１方向に直交する第２方向に沿って複数形成されたビット線との交点に設けられ、磁気抵抗素子を含むメモリセルにデータを書き込む為に前記ワード線及び前記ビット線にそれぞれ供給する第１、第２書き込み電流の最適値に関するデータを、温度毎に保持部に保持させるステップと、書き込み時、温度を検出するステップと、前記温度を検出するステップにおいて検出された温度に対応するデータを、前記保持部から読み出すステップと、前記保持部から読み出した前記データに応じて、ワード線カレントソース及びビット線カレントソースが前記ワード線及び前記ビット線に、最適な前記第１、第２書き込み電流を供給して、前記メモリセルにデータを書き込むステップとを具備することを特徴としている。
【００２６】
上記のような半導体記憶装置及びその制御方法であると、書き込み時において、温度に応じて最適な書き込み電流を供給している。従って、隣接するメモリセルへの誤書き込みを抑制しつつ、選択メモリセルへの書き込みを確実に行うことが出来る。その結果、書き込み動作における最大の動作マージンを得ることが出来る。
【００２７】
更に、この発明の一態様に係る半導体記憶装置は、第１方向に沿って複数形成されたワード線と、前記第１方向に直交する第２方向に沿って複数形成されたビット線と、前記ワード線と前記ビット線との交点に設けられ、磁気抵抗素子を含むメモリセルと、前記ワード線を選択するロウデコーダと、前記ビット線を選択するカラムデコーダと、前記ロウデコーダ及び前記カラムデコーダによって選択された選択ワード線及び選択ビット線に、第１、第２書き込み電流をそれぞれ供給して、前記選択ワード線及び前記選択ビット線の交点に設けられた選択メモリセルにデータを書き込む書き込み回路とを具備し、前記書き込み回路は、前記第１、第２書き込み電流の電流値を温度に応じて変化させると共に、前記第１、第２書き込み電流のいずれか一方の電流値を書き込みデータに応じて変化させることを特徴としている。
【００２８】
上記のような半導体記憶装置であると、書き込み時において、温度に応じて最適な書き込み電流を供給している。従って、上記した効果が得られる。更に書き込み時において、書き込みデータに応じて書き込み電流の値を変化させている。従って、温度変化や構造上の原因によって、書き込み閾値特性が理想の場合に対してずれた場合であっても、信頼性良く書き込み動作を行うことが出来る。
【００２９】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００３０】
この発明の第１の実施形態に係る半導体記憶装置について図１を用いて説明する。図１はＭＲＡＭのブロック図である。
【００３１】
図示するように、ＭＲＡＭ１０は、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、ディジット線セレクタ１４、ディジット線カレントソース１５、ディジット線カレントシンク１６、ビット線セレクタ１７、ビット線カレントソース／カレントシンク１８、１９、及びセンスアンプ２０を備えている。
【００３２】
メモリセルアレイ１１は、マトリクス状に配置された複数のメモリセルを備えている。各メモリセルは、それぞれが磁気抵抗素子を含んでいる。そして、メモリセルアレイ１１内には、互いに直交するビット線ＢＬと、ディジット線ＤＬ及びワード線ＷＬが配置されている。メモリセルは、ビット線ＢＬと、ディジット線ＤＬ及びワード線との交点に配置されており、ビット線ＢＬ及びワード線と接続されている。またディジット線ＤＬは、メモリセルの近傍を通過するように配置されている。メモリセルアレイ１１内において、同一列のメモリセルは同一のビット線ＢＬに接続され、同一行のメモリセルは同一のワード線ＷＬに接続されている。また同一行のメモリセルの近傍には、同一のディジット線ＤＬが配置されている。メモリセルアレイの詳細については後述する。
【００３３】
ロウデコーダ１２は、外部より入力されたロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。またカラムデコーダ１３は、外部より入力されたカラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。
【００３４】
ディジット線セレクタ１４は、ロウアドレスデコード信号に基づいて、メモリセルアレイ１１のディジット線ＤＬを選択する。
【００３５】
ディジット線カレントソース１５は、ディジット線セレクタ１４によって選択されたディジット線ＤＬに書き込み電流を供給する。この電流は、選択メモリセルの近傍を通ってディジット線カレントシンク１６に流れ込む。
【００３６】
ビット線セレクタ１７は、カラムアドレスデコード信号に基づいて、メモリセルアレイ１１のビット線ＢＬを選択する。
【００３７】
ビット線カレントソース／カレントシンク１８、１９は、カレントソースまたはカレントシンクのいずれかとして機能する。書き込み時において、ビット線カレントソース・カレントシンク１８、１９の一方がカレントソースとして機能する場合には、他方がカレントシンクとして機能する。そして、ビット線セレクタ１７によって選択されたビット線ＢＬに電流を供給する。そして、カレントソースから供給された電流は、カレントシンクに流れ込む。ビット線カレントソース・カレントシンク１８、１９のいずれが電流を供給するかによって、メモリセルへの書き込みデータを制御できる。勿論、ディジット線ＤＬに流す電流によって書き込みデータを制御する場合には、ディジット線カレントソース１５及びディジット線カレントシンク１６が、互いにカレントソース及びカレントシンクのいずれかとして機能するように構成されれば良い。
【００３８】
センスアンプ２０は、読み出し動作時において、ビット線に読み出したデータを増幅する。
【００３９】
次に、メモリセルアレイ１１の構成について、図２を用いて説明する。図２はメモリセルアレイ１１の回路図である。
【００４０】
図示するように、メモリセルアレイ１１は、マトリクス状に配置された複数（（ｍ＋１）×（ｎ＋１））個のメモリセルを有している（図２では（３×４）個のみ示す）。メモリセルの各々は、磁気抵抗素子３０及びスイッチングトランジスタ３１を含んでいる。磁気抵抗素子３０は、例えばＭＴＪ素子である。磁気抵抗素子３０の一端は、ビット線ＢＬ０〜ＢＬｎのいずれかに接続され、他端はスイッチングトランジスタ３１の電流経路の一端に接続されている。スイッチングトランジスタ３１のゲートはワード線ＷＬ０〜ＷＬｍのいずれかに接続され、電流経路の他端は接地電位に接続されている。そして、磁気抵抗素子３０に近接して、ディジット線ＤＬ０〜ＤＬｍのいずれかが設けられている。同一行に配置されたメモリセルのスイッチングトランジスタ３１のゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続されている。また、同一行に配置されたメモリセルの磁気抵抗素子３０の近傍に、ディジット線ＤＬ０〜ＤＬｍのいずれかが配線されている。更に同一列に配置されたメモリセルの磁気抵抗素子３０の一端は、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。なお、ディジット線ＤＬ０〜ＤＬｍとビット線ＢＬ０〜ＢＬｎとは、互いに直交するように配置されている。
【００４１】
次に、メモリセルアレイ１１の平面パターンについて、図３を用いて説明する。図３はメモリセルアレイ１１の平面図であり、簡単化の為に、スイッチングトランジスタの図示を省略している。なお、図中に示す方向を、それぞれ困難軸方向及び容易軸方向と定義づけることとする。
【００４２】
図示するように、困難軸方向に沿って（１＋ｎ）本のビット線ＢＬ０〜ＢＬｎが設けられ（図３ではビット線ＢＬ０〜ＢＬ２のみ示す）、困難軸方向に直交する容易軸方向に沿って（１＋ｍ）本のディジット線ＤＬ０〜ＤＬｍが設けられている（図３ではディジット線ＤＬ０〜ＤＬ３のみ示す）。そして、ビット線ＢＬ０〜ＢＬｎとディジット線ＤＬ０〜ＤＬｍとの交点部分に磁気抵抗素子３０が配置されている。ビット線ＢＬ０〜ＢＬｎは磁気抵抗素子３０の一端と電気的に接続されている。他方、ディジット線ＤＬ０〜ＤＬｍは磁気抵抗素子３０と電気的に分離されつつ、近接配置されている。
【００４３】
磁気抵抗素子３０は、長手方向が容易軸方向に沿い、短手方向が困難軸方向に沿った略長方形の形状を有している。磁気抵抗素子の形状は、長方形の形状に限られるものではなく、例えば長軸が容易軸方向に沿った楕円形状などであってもよい。そして、磁気抵抗素子３０の他端は、金属配線層３２及びコンタクトプラグＣＰを介してスイッチングトランジスタ３１（図示せず）に接続される。
【００４４】
次に、メモリセルアレイ１１の断面構造について、図４を用いて説明する。図４は図３におけるＸ１−Ｘ１’線に沿った断面図である。
【００４５】
図示するように、半導体基板３３中には素子分離領域ＳＴＩが形成されており、素子分離領域によって周囲を取り囲まれた素子領域ＡＡ内に、スイッチングトランジスタ３１が形成されている。スイッチングトランジスタ３１は、半導体基板３３の表面内に形成された不純物拡散層３４、図示せぬゲート絶縁膜、及びゲート電極３５を備えている。ゲート電極３５はワード線ＷＬ０〜ＷＬｍのいずれかとして機能するものであり、容易軸方向（紙面に対して垂直方向）に沿ってストライプ状に形成されている。
【００４６】
また半導体基板３３上には層間絶縁膜３６が形成されている。層間絶縁膜３６は、スイッチングトランジスタ３１を被覆しており、また層間絶縁膜３６内には、コンタクトプラグ３７、３８が形成されている。コンタクトプラグ３７、３８は、スイッチングトランジスタ３１の不純物拡散層３４の一方（ソース領域）及び他方（ドレイン領域）にそれぞれ接続されている。
【００４７】
層間絶縁膜３６上には、コンタクトプラグ３７、３８にそれぞれ接続された金属配線層３９、４０が形成されている。金属配線層３９は接地電位に接続されており、コンタクトプラグ３７を介してスイッチングトランジスタ３１のソース領域に接地電位を供給する。更に、層間絶縁膜４１が層間絶縁膜３６上に形成されている。層間絶縁膜４１は、金属配線層３９、４０を被覆しており、また層間絶縁膜４１内には、コンタクトプラグ４２が形成されている。コンタクトプラグ４２は、金属配線層４０に接続されている。
【００４８】
層間絶縁膜４１上には、コンタクトプラグ４２に接続された金属配線層４３、金属配線層４３と電気的に分離された金属配線層４４が形成されている。金属配線層４４はディジット線ＤＬ０〜ＤＬｍのいずれかとして機能するものであり、容易軸方向に沿ってストライプ状に形成されている。また、金属配線層４４は、各々が電気的に接続されるスイッチングトランジスタ３１のゲート電極３５と、ほぼ重なるようにして形成されている。更に、層間絶縁膜４５が層間絶縁膜４１上に形成されている。層間絶縁膜４５は金属配線層４３、４４を被覆しており、また層間絶縁膜４５内にはコンタクトプラグ４６が形成されている。コンタクトプラグ４６は、金属配線層４３と接続されている。
【００４９】
層間絶縁膜４５上には、コンタクトプラグ４６に接続された金属配線層３２が形成されている。また金属配線層３２上には磁気抵抗素子３０が形成されている。磁気抵抗素子３０は、層間絶縁膜４５及び金属配線層３２を挟んで金属配線層４４と重なるようにして形成されている。磁気抵抗素子３０は、絶縁膜を磁性体膜で挟み込んだ構造を有するＭＴＪ素子である。すなわち、金属配線層３２上に磁性体膜４７が形成され、磁性体膜４７上に絶縁膜４８が設けられ、磁性体膜４９が絶縁膜４８上に設けられている。これらの磁性体膜４７、４９、及び絶縁膜４８がＴＭＲ素子を構成している。磁性体膜４９の磁化の向きは、予め所定の方向に向くよう設定されている。その上で、磁性体膜４７の磁化の向きを磁性体膜４９に対して平行、または反平行とすることで、２つの状態を作り出し、“０”データ、または“１”データを書き込む。更に、層間絶縁膜５０が層間絶縁膜４５上に形成されている。層間絶縁膜５０は金属配線層３２及び磁気抵抗素子３０の周辺を被覆している。また層間絶縁膜５０上には、磁性体膜４９に接続されるようにして金属配線層５１が形成されている。金属配線層５１はビット線ＢＬ０〜ＢＬｎのいずれかとして機能するものであり、困難軸方向（紙面内の左右方向）に沿ってストライプ状に形成されている。
【００５０】
次に上記構成のＭＲＡＭの動作について、図１、図２及び図３を用いて説明する。まず、書き込み動作について、ビット線ＢＬ１とワード線ＷＬ２（ディジット線ＤＬ２）との交点に配置されたメモリセルＭＣ２１にデータを書き込む場合を例に挙げて説明する。
【００５１】
まず、ディジット線セレクタ１４が、ロウデコーダ１２より与えられたロウアドレスデコード信号に基づいて、ディジット線ＤＬ２を選択する。そして、ディジット線カレントソース１５が、ディジット線セレクタ１４により選択されたディジット線ＤＬ２に電流を供給する。ディジット線カレントソース１５によって供給された電流は、ディジット線カレントシンク１６に流れ込む。この電流により、ディジット線ＤＬ２の周囲に困難軸方向の磁界が形成される。
【００５２】
また、ビット線セレクタ１７が、カラムデコーダ１３により与えられたカラムアドレスデコード信号に基づいて、ビット線ＢＬ１を選択する。これにより、ビット線ＢＬ１は、ビット線カレントソース／カレントシンク１８、１９に接続される。そして、ビット線カレントソース１８、１９のいずれかが、ビット線ＢＬ１に書き込み電流を供給する。ビット線カレントソース１８、１９の一方によって供給された電流は、ビット線カレントシンク１８、１９の他方に流れ込む。この電流により、ビット線ＢＬ１の周囲に容易軸方向の磁界が形成される。そして、ビット線ＢＬ１を流れる電流の向き（いずれのビット線カレントソースが電流を供給するか）によって、メモリセルＭＣ２１には、“０”データ、または“１”データが書き込まれる。
【００５３】
図５は本実施形態に係るＭＲＡＭのメモリセルの斜視図である。図示するように、ディジット線ＤＬに流れる書き込み電流Ｉ２によって、図示するような向きの困難軸方向磁界Ｈｘが発生する。また、ビット線に流れる書き込み電流Ｉ１によって、図示するような向きの容易軸方向磁界Ｈｙが発生する。書き込み動作に当たって、ディジット線カレントソース１５及びビット線カレントソース１８、１９は、困難軸方向磁界Ｈｘと容易軸方向磁界Ｈｙの大きさとが等しくなるよう、ディジット線ＤＬ及びセンス線ＳＬにそれぞれ書き込み電流Ｉ１、Ｉ２を供給する。
【００５４】
次に読み出し動作について、同じくメモリセルＭＣ２１からデータを読み出す場合を例に挙げて説明する。
【００５５】
まず、ロウデコーダ１２により与えられたロウアドレスデコード信号に基づいて、ワード線ＷＬ２が選択される。これにより、メモリセルＭＣ２１のスイッチングトランジスタ３１はオン状態となる。
【００５６】
そして、ビット線セレクタ１７がビット線ＢＬ１を選択する。これにより、ビット線ＢＬ１はビット線カレントソース１８に接続される。そして、ビット線カレントソース１８から読み出し電流がビット線ＢＬ１に供給される。
【００５７】
読み出し電流はメモリセルＭＣ２１の磁気抵抗素子３０及びスイッチングトランジスタ３１を通って接地電位に流れ込む。この結果、磁気抵抗素子３０における電圧降下が、ビット線ＢＬ１に現れる。すなわち、メモリセルＭＣ２１に保持されているデータがビット線ＢＬ１に読み出される。
【００５８】
そして、ビット線セレクタ１７によってビット線ＢＬ１に接続されたセンスアンプ２０が、ビット線ＢＬ１に読み出されたデータを増幅する。
【００５９】
上記本実施形態に係るＭＲＡＭであると、選択メモリセルに隣接するメモリセルへの誤書き込みの発生を抑制し、書き込み動作の信頼性を向上できる。この点に付き以下説明する。
【００６０】
図６は、メモリセルアレイの平面図であり、図３を簡略化したものである。なお、図面では（６×４）個のメモリセルのみを図示している。そして、上記で説明したように、ディジット線ＤＬ２とビット線ＢＬ１との交点にあるメモリセルＭＣ２１にデータを書き込む場合を想定する。
【００６１】
メモリセルＭＣ２１にデータを書き込む場合には、上記のように、ディジット線ＤＬ２及びビット線ＢＬ１に書き込み電流Ｉ１、Ｉ２が供給される。これにより、メモリセルＭＣ２１には困難軸方向磁界Ｈｘ及び容易軸方向磁界Ｈｙが与えられる。この際、メモリセルＭＣ２１と同一行にあるメモリセルＭＣ２０、ＭＣ２２、ＭＣ２３、…ＭＣ２ｎにも、ディジット線ＤＬ２に流れる電流Ｉ２により困難軸方向磁界Ｈｘが与えられる。また、メモリセルＭＣ２１と同一列にあるメモリセルＭＣ０１、ＭＣ１１、ＭＣ３１、ＭＣ４１、…ＭＣｍ１にも、ビット線ＳＬ１に流れる電流Ｉ２により容易軸方向磁界Ｈｙが与えられる。また、メモリセルＭＣ２０、ＭＣ２２は、ディジット線ＤＬ２に流れる電流Ｉ１による困難軸方向磁界Ｈｘのみならず、ビット線ＢＬ１に流れる電流Ｉ２による容易軸方向の漏れ磁界Ｈｙの影響も受ける。またメモリセルＭＣ１１、ＭＣ３１は、ビット線ＢＬ１に流れる電流Ｉ２による容易軸方向Ｈｙのみならず、ディジット線ＤＬ２に流れる電流Ｉ１による困難軸方向の漏れ磁界Ｈｘの影響も受ける。以下では、ディジット線ＤＬ２とビット線ＢＬ１のいずれかによってのみ磁界の影響を受けるメモリセルＭＣ０１、ＭＣ４１…、及びメモリセルＭＣ２３…を半選択セル、ディジット線ＤＬ２とビット線ＢＬ１との両方から漏れ磁界の影響を受けるメモリセルＭＣ１１、ＭＣ３１、ＭＣ２０、ＭＣ２２を隣接セルと呼ぶことにする。
【００６２】
ＭＲＡＭでは、選択メモリセルＭＣ２１にデータを書き込む際の半選択セルへのデータの誤書き込みの原因として、半選択セルにおける不良の存在（書き込み閾値が低い）、及び熱攪乱による磁化反転の２つが知られている。従って、半選択セルへのデータの誤書き込みを防止するように、素子の材料選定や構造設計が行われる。
【００６３】
隣接セルでは、ディジット線及びビット線の一方のみならず、他方からの漏れ磁界の影響を受ける。従って、誤書き込みに関して、最も慎重な設計が求められる。すなわち、隣接セルへの誤書き込みを如何に防止するかが、ＭＲＡＭの書き込み動作マージンを最大にする方法であるということが出来る。
【００６４】
図７、図８は、配線周囲における磁界分布を示す図である。図７は、３ｍＡの電流の流れる幅ｗ＝３００ｎｍ、厚さｈ＝１００ｎｍの配線上面から５０ｎｍ離れた位置における、配線幅方向の磁界強度分布を示している。縦軸が磁界強度であり、横軸が配線の中心位置からの距離である。図８は、幅、厚さともに１００ｎｍの配線上面の磁界強度を、二次元等高線で示している。縦軸が容易軸方向、横軸が困難軸方向を示している。図７、図８に示されるように、配線周囲の磁界は、緩やかに減衰しつつ拡がっている。仮に図８において、配線を１００ｎｍ間隔で配置した場合、隣接配線位置（ｘ＝２００ｎｍ）における磁界強度は、原点（ｘ＝０ｎｍ）における値の１／７程度にまで減衰する。この値の比を、以後減衰定数ａと定義づけることにする。減衰定数は、配線形状、並びにシールド及び磁界集中に用いられる強磁性体膜の有無により変化する。
【００６５】
図９は、選択メモリセルの書き込み閾値を示すグラフ（アステロイド曲線）である。縦軸は容易軸方向磁界Ｈｙ、横軸は困難軸方向磁界Ｈｘである。なお、書き込み閾値は、単磁区磁化の一斉回転を仮定し、下記の所謂Ｓｔｏｎｅｒ−Ｗｏｌｆａｒｔｈの関係式により導き出したものである。Ｓｔｏｎｅｒ−Ｗｏｌｆａｒｔｈの関係式として、以下の式を用いた。
Ｈｘ（２／３）＋Ｈｙ（２／３）＝Ｈｓ（２／３）
なお、選択メモリセルＭＣ２１の容易軸方向の異方性磁界Ｈｓ（保持力）を３０Ｏｅと仮定している。図中の破線は、選択メモリセルの書き込み閾値の特性がばらついた場合を示しており、容易軸方向の異方性磁界が３σで５Ｏｅばらつくものと仮定した。
【００６６】
例えば図５における選択メモリセルＭＣ２１のアステロイド曲線が、図８である。そして、Ｈｘ（２／３）＋Ｈｙ（２／３）＞３０（２／３）Ｏｅが満たされた場合に、磁気抵抗素子素子の磁化の向きが変化し、データが書き込まれる。すなわち、図９中に示す領域のそれぞれが、書き込み領域、非書き込み領域となる。
【００６７】
図１０は、選択メモリセルに困難軸方向で隣接する隣接セルのアステロイド曲線である。図９と同じく、縦軸は容易軸方向磁界Ｈｙ、横軸は困難軸方向磁界Ｈｘである。図６の例であると、選択メモリセルＭＣ２１に隣接して、且つビット線ＢＬ１を共通とする隣接セルＭＣ１１またはＭＣ３１のアステロイド曲線に相当する。これらの隣接セルＭＣ１１、ＭＣ３１は、図７、図８で説明したように、ディジット線ＤＬ２に流れる電流Ｉ１による困難軸方向磁界Ｈｘの漏れ磁界の影響を受ける。従って、図１０に示すように、困難軸方向磁界Ｈｘが大きいと、容易にデータが書き込まれてしまう。
【００６８】
また図１１は、選択メモリセルに容易軸方向で隣接する隣接セルのアステロイド曲線である。図９と同じく、縦軸は容易軸方向磁界Ｈｙ、横軸は困難軸方向磁界Ｈｘである。図６の例であると、選択メモリセルＭＣ２１に隣接して、且つディジット線ＤＬ２を共通とする隣接セルＭＣ２０またはＭＣ２２のアステロイド曲線に相当する。これらの隣接セルＭＣ２０、ＭＣ２２は、図７、図８で説明したように、ビット線ＢＬ１に流れる電流Ｉ２による容易軸方向磁界Ｈｙの漏れ磁界の影響を受ける。従って、図１１に示すように、容易軸方向磁界Ｈｙが大きいと、容易にデータが書き込まれてしまう。
【００６９】
図１２は、図９乃至図１１のグラフを重ねたものである。図１２に示されるように、図１０、図１１に示した隣接セルへの誤書き込みの発生閾値を鑑みた場合、誤書き込みを防止しつつ、確実に選択メモリセルへデータを書き込む為には、次の条件が満たされることが必要である。すなわち、容易軸方向での隣接セルＭＣ２０、ＭＣ２２のアステロイド曲線と、困難軸方向での隣接セルＭＣ１１、ＭＣ３１のアステロイド曲線と、選択メモリセルＭＣ２１のアステロイド曲線とで囲まれた範囲内に、容易軸方向磁界Ｈｙ及び困難軸方向磁界Ｈｘが設定されていることである。また、異方性磁界のバラツキを考慮した場合には、上記範囲より狭い、図１２において斜線で示した範囲内に、容易軸方向磁界Ｈｙ及び困難軸方向磁界Ｈｘが設定されていることが必要である。この動作領域内において、最大の動作条件（動作マージン）が得られるのは、容易軸方向での隣接セルのアステロイド曲線と困難軸方向での隣接セルのアステロイド曲線との交点Ｐ１と、原点とを結ぶ直線上である。すなわち、理想的なアステロイドを考えた場合、容易軸方向磁界Ｈｙ＝困難軸方向磁界Ｈｘが満たされる場合に、最大の動作マージンが与えられる。すなわち、隣接セルへの誤書き込みを防止しつつ、選択メモリセルへ確実に書き込みを行うことが出来る。また、書き込み電流の設定値としては、電流源回路の動作マージンなどを考えて、発生する磁界が、Ｐ１と、原点とを結ぶ直線上であって、なおかつ、斜線部の中心近傍にするのが、望ましい。
【００７０】
ところで、磁界は金属配線層に電流を流すことによって発生する。発生する磁界の強度は電流値に依存すると共に、電流が流れる金属配線層の形状や金属配線からの距離にも依存する。但し、メモリセルアレイ内においては、磁気抵抗素子に用いられる膨大な数の磁性体がアレイ状に並んでいる。従って、実際の発生磁界は非常に複雑な様相を呈することになる。しかし、近似的には、アンペールの定理から、配線周囲の磁界は配線を取り囲む閉じた積分線路長ｌで電流値を除算することにより、見積もることができる。図１３は金属配線層の断面図である。図示するように、金属配線層５２の表面からｋだけ離れた閉路を考えると、その線路長ｌは以下の式で表される。
ｌ＝２（ｗ＋ｈ）＋２π・ｋ
但し、ｗは金属配線層５２の幅、ｈは高さである。すると、この金属配線層の周囲に形成される磁界Ｈは以下の式で表される。
Ｈ＝Ｉ／ｌ＝Ｉ／２・（ｗ＋ｈ＋π・ｋ）
本実施形態の場合について、より具体的に図５を用いて説明する。ディジット線ＤＬの幅をｗ１、厚さをｈ１、磁性体膜に対向する側のディジット線ＤＬ表面とメモリセルの磁気抵抗素子３０の磁性体膜４７までの最短距離をｋ１、ビット線ＢＬの幅をｗ２、厚さをｈ２、磁性体膜に対向する側のビット線ＢＬ表面とメモリセルの磁気抵抗素子３０の磁性体膜４７までの最短距離をｋ２とし、ディジット線ＤＬに流れる書き込み電流をＩ１、ビット線ＳＬに流れる書き込み電流をＩ２とする。すると、ディジット線カレントソース１５がディジット線ＤＬに書き込み電流Ｉ１を供給することにより発生する困難軸方向磁界Ｈｘは、以下の式で表される。
Ｈｘ＝Ｉ１／２・（ｗ１＋ｈ１＋π・ｋ１）
また、ビット線カレントソース１８、１９がビット線ＢＬに書き込み電流Ｉ２を供給することにより発生する容易軸方向磁界Ｈｙは、以下の式で表される。
Ｈｙ＝Ｉ２／（ｗ２＋ｈ２＋π・ｋ２）
の関係で磁界Ｈｙが発生する。
【００７１】
すなわち、Ｈｘ＝α１×Ｉ１、Ｈｙ＝α２×Ｉ２（但しα１、α２は金属配線層の形状等に関する係数）である。従って、本実施形態においてＨｘ＝Ｈｙを満たすためには、Ｉ１＝Ｉ２×（α２／α１）が満たされることが必要である。但し、前述のように、磁界強度は金属配線層の形状以外の要素に依存する場合もある。従って、Ｈｘ＝Ｈｙが満たされれば、書き込み電流の値は、必ずしもＩ１＝Ｉ２×（α２／α１）の関係に限定されるものではない。
【００７２】
次に、この発明の第２の実施形態に係る半導体記憶装置について、図１４乃至図１７を用いて説明する。図１４乃至図１７は、ＭＲＡＭセルのアステロイド曲線である。
【００７３】
上記第１の実施形態では、磁気抵抗素子の書き込み閾値について、単磁区磁化の一斉反転を仮定し、理想的なアステロイド曲線が得られる場合について説明した。しかし、磁気抵抗素子は、磁化反転過程において、磁壁、異方性分散、エッジドメイン等の影響を受ける。その結果、閾値曲線は理想的なアステロイド曲線からずれていくのが通常である。これらを数値的に厳密に表現することは容易ではないが、現象的には磁壁の存在により、困難軸方向に延びたアステロイド曲線が生じることが知られている。
【００７４】
本実施形態は、上記のように、アステロイド曲線が理想的な形状からずれた場合に関するものである。
【００７５】
上記のように、困難軸方向に一定値だけ延びたアステロイド曲線についてのＳｔｏｎｅｒ−Ｗｏｌｆａｒｔｈの関係式は、以下のように表される。
（ｂ×Ｈｘ）（２／３）＋Ｈｙ（２／３）＝Ｈｓ（２／３）
但しｂは係数であり、定数であるか、何らかの変数を持った関数であるかは、場合によって異なる。図１４は、選択メモリセルにおいて、上記関係式に従ったアステロイド曲線である。第１の実施形態と同様に、容易軸方向の異方性磁界Ｈｓを３０Ｏｅと仮定している。また、図中の破線は容易軸方向の異方性磁界が３σで５Ｏｅばらついた場合を示している。
【００７６】
また図１５、図１６は、選択メモリセルに困難軸方向及び容易軸方向で隣接する隣接セルのアステロイド曲線である。すなわち、図６において選択メモリセルをＭＣ２１とした場合、図１５は隣接セルＭＣ１１及びＭＣ３１、図１６は隣接セルＭＣ２０、ＭＣ２２のアステロイド曲線である。
【００７７】
図１７は、図１４乃至図１６のグラフを重ねたものである。すなわち、誤書き込みを防止しつつ、確実に選択メモリセルへデータを書き込むためには、容易軸方向での隣接セルＭＣ２０、ＭＣ２２のアステロイド曲線と、困難軸方向での隣接セルＭＣ１１、ＭＣ３１のアステロイド曲線と、選択メモリセルＭＣ２１のアステロイド曲線とで囲まれた範囲内に、容易軸方向磁界Ｈｙ及び困難軸方向磁界Ｈｘが設定されていることが必要である。また、異方性磁界のバラツキを考慮した場合には、上記範囲より狭い図１７の斜線で示した範囲内に設定されていることが必要である。このことは、上記第１の実施形態と同様である。
【００７８】
しかし、第１の実施形態と異なり、上記動作領域内において最大の動作条件が得られるのは、容易軸方向での隣接セルのアステロイド曲線と困難軸方向での隣接セルのアステロイド曲線との交点Ｐ２と、原点とを結ぶ直線上ではない。磁界のバラツキを考慮した、両隣接セルの最小のアステロイド曲線の交点Ｐ３と、原点との交点とを結ぶ直線上である。すなわち、交点Ｐ３と原点とを結ぶ、Ｈｘ＝ｃ×Ｈｙ（ｃ：係数）なる関係を満たすような線形な動作が、最大の動作マージンを与える。ｃはｂ×ｃ＝１を満たす程度の値である。また、書き込み電流の設定値としては、電流源回路の動作マージンなどを考えて、発生する磁界が、交点Ｐ３と、原点とを結ぶ直線上であって、なおかつ、斜線部の中心近傍にするのが、望ましい。
【００７９】
また、上記第１の実施形態と同様に、電流と金属配線層の形状との関係を考えると、本実施形態においては、Ｈｘ＝ｃ×Ｈｙを満たすためには、Ｉ１＝Ｉ２×ｃ×（α２／α１）が満たされれば良い。
【００８０】
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１、第２の実施形態を実現するための周辺回路の具体例に関するものである。図１８は、本実施形態に係るＭＲＡＭの、特に周辺回路の回路図である。
【００８１】
図示するように、ディジット線カレントソース１５は、ｐチャネルＭＯＳトランジスタ６０、６１を備えている。ｐチャネルＭＯＳトランジスタ６０の電流経路の一端は電源電位に接続され、他端はｐチャネルＭＯＳトランジスタ６１の電流経路の一端に接続されている。ｐチャネルＭＯＳトランジスタ６１の電流経路の他端はディジット線カレントソース１５の出力端であり、ディジット線セレクタ１４を介してディジット線ＤＬに接続される。またｐチャネルＭＯＳトランジスタ６１のゲートには、書き込み命令信号の反転信号／ＷＲＩＴＥが入力される。
【００８２】
ディジット線カレントシンク１６は、ディジット線ＤＬ毎に設けられた複数のｎチャネルＭＯＳトランジスタ６２、６２、…を備えている。各ｎチャネルＭＯＳトランジスタ６２の電流経路は、ディジット線ＤＬと接地電位との間に接続され、ゲートには書き込み命令信号ＷＲＩＴＥが入力される。
【００８３】
ビット線カレントソース／カレントシンク１８は、カレントソース１８−１、カレントシンク１８−２を備えている、カレントソース１８−１は、ｐチャネルＭＯＳトランジスタ６３、６４を有している。ｐチャネルＭＯＳトランジスタ６３の電流経路の一端は電源電位に接続され、他端はｐチャネルＭＯＳトランジスタ６４の電流経路の一端に接続されている。ｐチャネルＭＯＳトランジスタ６４の電流経路の他端はカレントソース１８−１の出力端であり、ビット線セレクタ１７を介してビット線ＢＬに接続される。またｐチャネルＭＯＳトランジスタ６４のゲートには、書き込み信号ＷＲＩＴＥと反転データ信号／ＤＡＴＡとのＮＡＮＤ信号が入力される。カレントシンク１８−２は、ｎＭＯＳトランジスタ６５を有している。ｎチャネルＭＯＳトランジスタ６５の電流経路は、ビット線セレクタ１７によって選択されるビット線ＢＬと接地電位との間に接続されている。またｎチャネルＭＯＳトランジスタ６５のゲートには、書き込み信号ＷＲＩＴＥとデータ信号ＤＡＴＡとのＡＮＤ信号が入力される。
【００８４】
ビット線カレントソース／カレントシンク１９は、カレントソース１９−１、カレントシンク１９−２を備えている、カレントソース１９−１は、ｐチャネルＭＯＳトランジスタ６６、６７を有している。ｐチャネルＭＯＳトランジスタ６６の電流経路の一端は電源電位に接続され、他端はｐチャネルＭＯＳトランジスタ６７の電流経路の一端に接続されている。ｐチャネルＭＯＳトランジスタ６７の電流経路の他端はカレントソース１９−１の出力端であり、ビット線セレクタ１７を介してビット線ＢＬに接続される。またｐチャネルＭＯＳトランジスタ６７のゲートには、書き込み信号ＷＲＩＴＥとデータ信号ＤＡＴＡとのＮＡＮＤ信号が入力される。カレントシンク１９−２は、ｎＭＯＳトランジスタ６８を有している。ｎチャネルＭＯＳトランジスタ６８の電流経路は、ビット線セレクタ１７によって選択されるビット線ＢＬと接地電位との間に接続されている。またｎチャネルＭＯＳトランジスタ６８のゲートには、書き込み信号ＷＲＩＴＥと反転データ信号／ＤＡＴＡとのＡＮＤ信号が入力される。
【００８５】
カレントソース１５、１８−１、１９−１にそれぞれ含まれるｐチャネルＭＯＳトランジスタ６０、６３、６６のゲートには、電流供給回路７０が接続されている。電流供給回路７０は、ｐチャネルＭＯＳトランジスタ７１、ｎチャネルＭＯＳトランジスタ７２、７３、及び電流源７４を備えている。
【００８６】
ｐチャネルＭＯＳトランジスタ７１の電流経路の一端は電源電位に接続され、電流経路の他端及びゲートは共通接続されている。ｎチャネルＭＯＳトランジスタ７２の電流経路は、ｐチャネルＭＯＳトランジスタ７１の電流経路の他端とゲートとの接続ノードと。接地電位との間に接続されている。またｎチャネルＭＯＳトランジスタ７２のゲートは、ｎチャネルＭＯＳトランジスタ７３のゲートに接続されている。ｎチャネルＭＯＳトランジスタ７３の電流経路の一端は接地電位に接続され、他端はゲートと共通接続され且つ電流源７４に接続されている。そして、ｐチャネルＭＯＳトランジスタ７１の電流経路の他端とゲートとの接続ノードは、カレントソース１５、１８−１、１９−１にそれぞれ含まれるｐチャネルＭＯＳトランジスタ６０、６３、６６のゲートに接続されている。すなわち、ｐチャネルＭＯＳトランジスタ７１と、ｐチャネルＭＯＳトランジスタ６０、６３、６６とでカレントミラー回路が形成されている。
【００８７】
電流供給回路７０に含まれる電流源７４の具体的な構成例について、図１９を用いて説明する。図１９は電流源７４の回路図である。図示するように、電流源７４はバンドギャップリファレンス（ＢＧＲ）回路を利用したものであり、大まかには回路ブロック７５、７６、及びｐチャネルＭＯＳトランジスタ７７、７８を含んでいる。
【００８８】
回路ブロック７５は、ｐチャネルＭＯＳトランジスタ７９、８０、ｎチャネルＭＯＳトランジスタ８１、８２、抵抗素子８３、及びダイオード８４、８５を有している。ｐチャネルＭＯＳトランジスタ７９は、電流経路の一端が電源電位に接続され、他端がｎチャネルＭＯＳトランジスタ８１の電流経路の一端に接続され、ゲートがｐチャネルＭＯＳトランジスタ８０のゲートに接続されている。ｐチャネルＭＯＳトランジスタ８０は、電流経路の一端が電源電位に接続され、他端がゲート及びｎチャネルＭＯＳトランジスタ８２の電流経路の一端に接続されている。ｎチャネルＭＯＳトランジスタ８１は、ゲートと前記電流経路の一端とが共通接続され、電流経路の他端がダイオード８４のアノードに接続されている。ダイオード８４のカソードは接地電位に接続されている。ｎチャネルＭＯＳトランジスタ８２は、ゲートがｎチャネルＭＯＳトランジスタ８１のゲートに接続され、電流経路の他端が抵抗素子８３の一端に接続されている。抵抗素子８３の他端はダイオード８５のアノードに接続され、ダイオード８５のカソードは接地電位に接続されている。
【００８９】
回路ブロック７６は、ｐチャネルＭＯＳトランジスタ８６、８７、ｎチャネルＭＯＳトランジスタ８８、８９、抵抗素子９０、及びダイオード９１を有している。ｐチャネルＭＯＳトランジスタ８６は、電流経路の一端が電源電位に接続され、他端がゲート及びｎチャネルＭＯＳトランジスタ８８の電流経路の一端に接続され、ゲートがｐチャネルＭＯＳトランジスタ８７のゲートに接続されている。ｐチャネルＭＯＳトランジスタ８７は、電流経路の一端が電源電位に接続され、他端がｎチャネルＭＯＳトランジスタ８９の電流経路の一端に接続されている。ｎチャネルＭＯＳトランジスタ８８は、電流経路の他端が抵抗素子９０の一端に接続され、ゲートがｎチャネルＭＯＳトランジスタ８９のゲート及び電流経路の一端に接続されている。抵抗素子９０の他端は接地電位に接続されている。ｎチャネルＭＯＳトランジスタ８９は、電流経路の一端とゲートとが共通接続され、電流経路の他端がダイオード９１のアノードに接続されている。ダイオード９１のカソードは接地電位に接続されている。
【００９０】
そして、ｐチャネルＭＯＳトランジスタ７９のゲートと、ｐチャネルＭＯＳトランジスタ８０のゲート及び電流経路の他端との接続ノードの電位が、回路ブロック７５の出力信号となる。また、ｐチャネルＭＯＳトランジスタ８６のゲート及び電流経路の他端と、ｐチャネルＭＯＳトランジスタ８７のゲートとの接続ノードの電位が、回路ブロック７６の出力信号となる。
【００９１】
ｐチャネルＭＯＳトランジスタ７７、７８は、電流経路の一端が電源電位に接続され、他端が共通接続され、それぞれのゲートに回路ブロック７５、７６の出力信号がそれぞれ入力される。そして、ｐチャネルＭＯＳトランジスタ７７、７８の電流経路の他端の接続ノードにおける電流が、電流源７４の出力電流Ｉｓｏｕｒｃｅとなる。この出力電流Ｉｓｏｕｒｃｅは、電流源回路７０におけるｎチャネルＭＯＳトランジスタ７３の電流経路の他端及びゲートに供給される。
【００９２】
次に、上記構成の各回路の書き込み時における動作について説明する。書き込み時には、書き込み命令信号ＷＲＩＴＥが“Ｈ”レベルとされる。そして、“１”データ書き込み時には、データ信号ＤＡＴＡが“Ｈ”レベルとされる。従って、従って、書き込み命令信号ＷＲＩＴＥとデータ信号ＤＡＴＡとのＮＡＮＤ演算結果は“Ｌ”レベル、ＡＮＤ演算結果は“Ｈ”レベル、書き込み命令信号ＷＲＩＴＥと反転データ信号／ＤＡＴＡとのＮＡＮＤ演算結果は“Ｈ”レベル、ＡＮＤ演算結果は“Ｌ”レベルとなる。
【００９３】
よって、ディジット線カレントソース１５におけるｐチャネルＭＯＳトランジスタがオン状態となる。また、ディジット線カレントシンク１６におけるｎチャネルＭＯＳトランジスタ６２がオン状態となる。従って、電流源７４が出力する電流Ｉｓｏｕｒｃｅに応じて電流供給回路７０が出力する電流に基づいて、ディジット線ソース１５がディジット線ＤＬに書き込み電流Ｉ１を供給する。この書き込み電流Ｉ１は、ディジット線カレントシンク１６におけるいずれかのｎチャネルＭＯＳトランジスタ６２を介して接地電位に流れ込む。
【００９４】
更に、ビット線カレントソース／カレントシンク１８においては、ｐチャネルＭＯＳトランジスタ６４がオフ状態、ｎチャネルＭＯＳトランジスタ６５がオン状態となり、カレントシンク１８−２が動作する。またビット線カレントソース／カレントシンク１９においては、ｐチャネルＭＯＳトランジスタ６７がオン状態、ｎチャネルＭＯＳトランジスタ６８がオフ状態となり、カレントソース１９−１が動作する。従って、電流供給回路７０が出力する電流に基づいて、カレントソース１９−１がビット線ＢＬに書き込み電流Ｉ２を供給する。この書き込み電流Ｉ２は、カレントシンク１８−２におけるｎチャネルＭＯＳトランジスタ６５を介して接地電位に流れ込む。
【００９５】
電流供給回路７０は、電流源７４の出力する電流Ｉｓｏｕｒｃｅに応じた電流を供給する。以下、電流源７４の動作を説明する。図１９に示す電流源７４は、温度に依存せずに一定の電流Ｉｓｏｕｒｃｅを出力する。回路ブロック７５において、ダイオード８４、８５のスイッチング特性が同じであると仮定する。すると、ｎチャネルＭＯＳトランジスタ８１とダイオード８４との接続ノードＡ点における電位Ｖａ、及びｎチャネルＭＯＳトランジスタ８２と抵抗素子８３との接続ノードＢ点における電位Ｖｂは以下の式で表される。
Ｖａ＝Ｖｊａ
Ｖｂ＝Ｖｊｂ＋Ｒ１・Ｉｆ
但し、Ｖｊａ、Ｖｊｂはそれぞれダイオード８４、８５における電圧降下、Ｒ１は抵抗素子８３の抵抗値、ＩｆはｐチャネルＭＯＳトランジスタ８０の供給する電流値である。カレントミラー回路の特性から、Ｖａ＝Ｖｂであるから、電流Ｉｆは以下の式で表される。
Ｉｆ＝（Ｖｊａ−Ｖｊｂ）／Ｒ１＝ΔＶｊ／Ｒ１
すなわち、電流Ｉｆは温度が上昇すると増加する。ｐチャネルＭＯＳトランジスタ８０と７８とはカレントミラー回路を形成するから、ｐチャネルＭＯＳトランジスタ７８が供給する電流Ｉ１１は以下の式で表される。
Ｉ１１＝（Ｗ１３／Ｗ１０）×Ｉｆ＝（Ｗ１３／Ｗ１０）×（ΔＶｊ／Ｒ１）
但し、Ｗ１０、Ｗ１３は、ｐチャネルＭＯＳトランジスタ８０、７８のチャネル幅である。すなわち、Ｉ１１は、ｐチャネルＭＯＳトランジスタ８０、７８のチャネル幅の比で決定される。
【００９６】
また回路ブロック７６において、ｎチャネルＭＯＳトランジスタ８８と抵抗素子９０との接続ノードＣ点における電位Ｖｃ、及びｎチャネルＭＯＳトランジスタ８９とダイオード９１との接続ノードＤ点における電位Ｖｄは以下の式で表される。
Ｖｃ＝Ｒ２・Ｉｒ
Ｖｄ＝Ｖｊ
但し、ＩｒはｐチャネルＭＯＳトランジスタ８６の供給する電流値、Ｖｊはダイオード９１における電圧降下である。カレントミラー回路の特性から、Ｖｃ＝Ｖｄであるから、電流Ｉｒは以下の式で表される。
Ｉｒ＝Ｖｊ／Ｒ２
すなわち、電流Ｉｒは温度が上昇すると低減する。ｐチャネルＭＯＳトランジスタ８６と７７とはカレントミラー回路を形成するから、ｐチャネルＭＯＳトランジスタ７７が供給する電流Ｉ１０は以下の式で表される。
Ｉ１０＝（Ｗ１２／Ｗ１１）×Ｉｒ＝（Ｗ１２／Ｗ１１）×（Ｖｊ／Ｒ２）
但し、Ｗ１１、Ｗ１２は、ｐチャネルＭＯＳトランジスタ７７、８６のチャネル幅である。すなわち、Ｉ１０は、ｐチャネルＭＯＳトランジスタ８６、７７のチャネル幅の比で決定される。
【００９７】
そして、電流源７４の出力電流ＩｓｏｕｒｃｅはＩ１０＋Ｉ１１であるから、以下の式で表される。
Ｉｓｏｕｒｃｅ＝（Ｗ１３／Ｗ１０）×（ΔＶｊ／Ｒ１）＋（Ｗ１２／Ｗ１１）×（Ｖｊ／Ｒ２）
ΔＶｊの温度に関する微係数と、Ｖｊの温度に関する微係数とは等しくない。従って、（Ｗ１３／Ｗ１０）、Ｒ１、（Ｗ１２／Ｗ１１）、Ｒ２の各パラメータを適切に調節することにより、Ｉｓｏｕｒｃｅを温度に依存しないように設計できる。すなわち、図２０のグラフに示すように、電流Ｉ１０、Ｉ１１が互いに温度依存性を相殺することにより、Ｉｓｏｕｒｃｅは温度に対して一定の値となる。
【００９８】
上記構成の回路構成において、書き込み電流Ｉ１、Ｉ２の値は、ディジット線カレントソース１５のｐチャネルＭＯＳトランジスタ６０のゲート幅Ｗ１、ビット線カレントソース／カレントシンク１８、１９のｐチャネルＭＯＳトランジスタ６３、６６のゲート幅Ｗ２、Ｗ３によって制御できる。上記第１、第２の実施形態において、書き込み電流Ｉ１、Ｉ２の関係は、それぞれＩ１＝Ｉ２×（α２／α１）、Ｉ１＝Ｉ２×ｃ×（α２／α１）である。従って、（α２／α１）及びｃ×（α２／α１）に応じて、それぞれのトランジスタのゲート幅Ｗ１、Ｗ２、Ｗ３を設計する。すなわち、Ｗ１＝Ｗ２×（α２／α１）＝Ｗ３×（α２／α１）、及びＷ１＝Ｗ２×ｃ×（α２／α１）＝Ｗ３×ｃ×（α２／α１）とする。例えばＩ１＝Ｉ２に設定したい場合には、Ｗ１＝Ｗ２＝Ｗ３とする。
【００９９】
また、電流供給回路７０は、動作の安定及び高速化を図るため、書き込み時以外でも動作させておく場合が一般的である。その際、消費電力を抑えるため電流供給回路７０には大きな駆動力を持たせないことが望ましい。すなわち、非書き込み時には、書き込みに必要な電流よりも小さい電流を供給するように設計する。そのため、電流供給回路７０のｐチャネルＭＯＳトランジスタ７１のゲート幅Ｗ０は、Ｗ０＜Ｗ１、Ｗ２とすることが望ましい。
【０１００】
なお、ビット線カレントソース１８−１、１９−１がそれぞれ供給する書き込み電流Ｉ２は同一である必要はない。例えば図２１に示すように、アステロイド曲線が容易軸方向にずれていたとする。すると、“１”データを書き込む場合と“０”データを書き込む場合とで、容易軸方向の閾値磁界が異なる。すなわち、ビット線ＢＬに流すべき書き込み電流Ｉ２の値が異なる。このような場合には、ビット線カレントソース１８−１、１９−１のｐチャネルＭＯＳトランジスタ６３、６６のゲート幅Ｗ２、Ｗ３を異なる値で設計する。例えば、ディジット線カレントソース１５の供給する書き込み電流Ｉ１を、ビット線カレントソース１８−１の供給する書き込み電流Ｉ２のｋ倍に、ビット線カレントソース１８−１の供給する書き込み電流Ｉ２を、ビット線カレントソース１９−１の供給する書き込み電流Ｉ２のｌ倍にしたい場合には、Ｗ１＝ｋ×Ｗ２、Ｗ２＝ｌ×Ｗ３とすれば良い。
【０１０１】
図２２は、上記第３の実施形態の変形例に係るＭＲＡＭの周辺回路の回路図である。本変形例は、書き込み電流Ｉ１、Ｉ２を、それぞれ別々の電流供給回路によって制御するための構成を示すものである。
【０１０２】
図示するように、電流供給回路７０−１、７０−２が、ディジット線カレントソース１５、ビット線カレントソース１８−１及び１８−２にそれぞれ対応して設けられている。電流供給回路７０−１、７０−２は、それぞれ上記第３の実施形態と同様の構成を有しているので説明は省略する。そして電流供給回路７０−１は、ディジット線カレントソース１５のｐチャネルＭＯＳトランジスタ６０のゲートに所定の信号を供給して、ディジット線カレントソース１５が供給する書き込み電流Ｉ１を制御する。また電流供給回路７０−２は、ビット線カレントソース１８−１、１９−１のｐチャネルＭＯＳトランジスタ６３、６６のゲートに所定の信号を供給して、ビット線カレントソース１８−１、１９−１が供給する書き込み電流Ｉ２を制御する。
【０１０３】
本変形例の場合であっても、上記第３の実施形態で説明したとおり、ディジット線カレントソースのｐチャネルＭＯＳトランジスタ６０、ビット線カレントソース１８−１のｐチャネルＭＯＳトランジスタ６３、ビット線カレントソースのｐチャネルＭＯＳトランジスタ６６のゲート幅Ｗ１、Ｗ２、Ｗ３を制御することで、上記第１、第２の実施形態を実現できる。
【０１０４】
次に、この発明の第４の実施形態に係る半導体記憶装置について説明する。本実施形態は、温度によってアステロイド曲線の形状が変化した場合においても、上記第１、第２の実施形態で説明した書き込み電流Ｉ１、Ｉ２の関係を維持するための回路構成に関するものである。
【０１０５】
図２３はアステロイド曲線を示している。図示するように、アステロイド曲線は低温になると拡がり、高温になると縮む。すなわち、低温になるとＭＴＪ素子の書き込み閾値磁界は上昇し、高温になると低下する。従って、書き込み電流Ｉ１、Ｉ２の絶対値は、上記第１、第２の実施形態で説明した書き込み電流Ｉ１、Ｉ２の関係を維持させつつ、温度によって変化させる必要がある。本実施形態は、このような場合における周辺回路の構成を示すものである。
【０１０６】
本実施形態に係るＭＲＡＭは、上記第３の実施形態で説明した図１８における電流供給回路７０、及び図２２における電流供給回路７０−１、７０−２の電流源７４を、図２４に示す構成に置き換えたものである。図２４は、電流源７４の回路図である。
【０１０７】
図示するように、本実施形態に係る電流源７４は、上記第３の実施形態で説明した図１９に示す構成において、回路ブロック９２及びｐチャネルＭＯＳトランジスタ９３を付加した構成を有している。ｐチャネルＭＯＳトランジスタ９２は、電流経路がｐチャネルＭＯＳトランジスタ７８の電流経路の他端と、ｐチャネルＭＯＳトランジスタ７７の電流経路の他端との間に接続され、ゲートには、制御信号Ｏｐｔ１の反転信号が入力される。
【０１０８】
回路ブロック９３は、ｐチャネルＭＯＳトランジスタ９４、及びｎチャネルＭＯＳトランジスタ９５〜９７を有している。ｐチャネルＭＯＳトランジスタ９４は、電流経路の一端が電源電位に接続され、他端が、ｎチャネルＭＯＳトランジスタ９６の電流経路の一端及びゲートに接続され、ゲートに回路ブロック７５の出力信号が入力される。ｎチャネルＭＯＳトランジスタ９５は、電流経路の一端がｐチャネルＭＯＳトランジスタ７７、９２の接続ノードに接続され、他端がｎＭＯＳトランジスタ９７の電流経路の一端に接続され、ゲートに制御信号Ｏｐｔ２が入力される。ｎチャネルＭＯＳトランジスタ９６は、電流経路の一端及びゲートが共通接続され、電流経路の他端が接地電位に接続されている。ｎチャネルＭＯＳトランジスタ９７は、電流経路の他端が接地電位に接続され、ゲートがｎチャネルＭＯＳトランジスタ９６のゲートに接続されている。そして、ｎチャネルＭＯＳトランジスタの供給する電流を、電流Ｉ１２とする。従って、電流源７４の出力電流Ｉｓｏｕｒｃｅは、Ｉ１０、Ｉ１１、及びＩ１２によって決定される。
【０１０９】
次に上記構成の電流源７４の動作について、図２５を用いて説明する。図２５は、電流と温度との関係を示すグラフである。
【０１１０】
前述の通り、回路ブロック７５は、温度に対して増加する成分を与える。また回路ブロック７６は、温度に対して減少する成分を与える。回路ブロック９３は、回路ブロック７５の出力信号に応じて動作するから、温度に対して増加する成分を与える。従って、ｐチャネルＭＯＳトランジスタ７７、７８、ｎチャネルＭＯＳトランジスタ９５が供給する電流Ｉ１０、Ｉ１１、Ｉ１２は、それぞれ図２５に示すような温度依存性を有する。そして、Ｉｓｏｕｒｃｅは、Ｉ１０、Ｉ１１、及びＩ１２に依存する。
【０１１１】
まず、制御信号Ｏｐｔ１＝Ｏｐｔ２＝“Ｌ”の場合、ｐチャネルＭＯＳトランジスタ９２及びｎチャネルＭＯＳトランジスタ９５はオフ状態である。従って、Ｉｓｏｕｒｃｅ＝Ｉ１０である。
【０１１２】
次に、制御信号Ｏｐｔ１＝“Ｈ”、Ｏｐｔ２＝“Ｌ”の場合、ｐチャネルＭＯＳトランジスタ９２はオン状態、ｎチャネルＭＯＳトランジスタ９５はオフ状態である。従って、Ｉｓｏｕｒｃｅ＝Ｉ１０＋Ｉ１１となる。この場合に、電流源７４は最大の電流を供給できる。
【０１１３】
次に、制御信号Ｏｐｔ１＝“Ｌ”、Ｏｐｔ２＝“Ｈ”の場合、ｐチャネルＭＯＳトランジスタ９２はオフ状態、ｎチャネルＭＯＳトランジスタ９５はオン状態である。従って、Ｉｓｏｕｒｃｅ＝Ｉ１０−Ｉ１２となる。この場合に、電流源７４の最小の電流を供給できる。
【０１１４】
次に、制御信号Ｏｐｔ１＝Ｏｐｔ２＝“Ｈ”の場合、ｐチャネルＭＯＳトランジスタ９２及びｎチャネルＭＯＳトランジスタ９５はオン状態である。従って、Ｉｓｏｕｒｃｅ＝Ｉ１０＋Ｉ１１−Ｉ１２となる。この場合、電流源７４は、制御信号Ｏｐｔ１＝“Ｈ”、Ｏｐｔ２＝“Ｌ”の場合と、制御信号Ｏｐｔ１＝“Ｌ”、Ｏｐｔ２＝“Ｈ”の場合との中間の電流を供給できる。
【０１１５】
上記のように、本実施形態に係る電流源であると、ＢＧＲ回路において温度依存性を持たせている。上記第３の実施形態で説明した図１９の構成であると、電流源７４の出力電流Ｉｓｏｕｒｃｅは下記の式で表される。
Ｉｓｏｕｒｃｅ＝（Ｗ１３／Ｗ１０）×（ΔＶｊ／Ｒ１）＋（Ｗ１２／Ｗ１１）×（Ｖｊ／Ｒ２）
そして、一般的にΔＶｊの温度に関する微係数は、Ｖｊの温度に関する微係数よりも小さい。従って、（Ｗ１３／Ｗ１０）÷Ｒ１＝（Ｗ１２／Ｗ１１）÷Ｒ２とすることで、電流源７４は、高温になると電流供給量が減少する。すなわち、出力電流Ｉｓｏｕｒｃｅに対して、温度が上昇するに従って電流量が低下する電流Ｉ１０の影響が、温度が上昇するに従って電流量が増加する電流Ｉ１１の影響よりも大きくなる。従って、出力電流Ｉｓｏｕｒｃｅは、温度の上昇に伴って減少する。
【０１１６】
更に本実施形態に係る回路構成であると、温度上昇に対して負の増加傾向を有する電流Ｉ１０に対して、正の増加傾向を有する電流Ｉ１１を加算し、温度上昇に対して正の増加傾向を有する電流Ｉ１２を減算できる。そして、電流Ｉ１０に対する電流Ｉ１１の加算は、制御信号Ｏｐｔ１によって行われ、電流Ｉ１０に対する電流Ｉ１２の減算は、制御信号Ｏｐｔ２によって行われる。従って、制御信号Ｏｐｔ１、Ｏｐｔ２によって、出力電流Ｉｓｏｕｒｃｅは下記の４種類の値に設定できる（図２５参照）。
Ｏｐｔ１＝“Ｌ”、Ｏｐｔ２＝“Ｌ”：Ｉｓｏｕｒｃｅ＝Ｉ１０
Ｏｐｔ１＝“Ｈ”、Ｏｐｔ２＝“Ｌ”：Ｉｓｏｕｒｃｅ＝Ｉ１０＋Ｉ１１
Ｏｐｔ１＝“Ｌ”、Ｏｐｔ２＝“Ｈ”：Ｉｓｏｕｒｃｅ＝Ｉ１０−Ｉ１２
Ｏｐｔ１＝“Ｈ”、Ｏｐｔ２＝“Ｈ”：Ｉｓｏｕｒｃｅ＝Ｉ１０＋Ｉ１１−Ｉ１２
すなわち、温度変化に伴うアステロイド曲線の変化に応じて、最も適当な出力電流Ｉｓｏｕｒｃｅを選ぶことで、最適な書き込み電流Ｉ１、Ｉ２を供給できる。なお、温度に対する電流変化がアステロイド曲線の変化と一致するＩｓｏｕｒｃｅがあれば、全温度範囲において制御信号Ｏｐｔ１、Ｏｐｔ２は一定で良いが、そうでない場合には、温度範囲によって、制御信号Ｏｐｔ１、Ｏｐｔ２を切り替えても良い。
【０１１７】
図２６は、上記第４の実施形態の変形例に係る電流源７４の回路図である。本変形例は、上記第４の実施形態の図２４において、回路ブロック９４のｐチャネルＭＯＳトランジスタのゲートに、回路ブロック７５の出力信号ではなく回路ブロック７６の出力信号を入力したものである。本構成であると、回路ブロック９３は、温度上昇に対して減少する成分を与えるようになる。すなわち、電流Ｉ１２は、温度上昇と共に減少する。
【０１１８】
上記のように、本変形例であると、温度上昇に対して負の増加傾向を有する電流Ｉ１０に対して、正の増加傾向を有する電流Ｉ１１を加算し、温度上昇に対して負の増加傾向を有する電流Ｉ１２を減算できる。そして、電流Ｉ１０に対する電流Ｉ１１の加算は、制御信号Ｏｐｔ１によって行われ、電流Ｉ１０に対する電流Ｉ１２の減算は、制御信号Ｏｐｔ２によって行われる。この場合、電流源７４の出力電流Ｉｓｏｕｒｃｅの温度に対する変化の度合いを、図２４、図２５の場合に比べて緩やかにすることが出来る。
【０１１９】
次に、この発明の第５の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第４の実施形態と同様に、温度変化に応じて電流Ｉｓｏｕｒｃｅが変化する電流源に関するものである。第４の実施形態であると、電流源７４は、その出力電流Ｉｓｏｕｒｃｅを１次関数的に変化させる。しかし、アステロイド曲線の温度に対する依存性は、必ずしも単純な１次関数では無い場合があり、特に高温になるほど縮みやすいという傾向がある。本実施形態は、このような場合に対応するための電流源の構成を示すものである。図２８は、本実施形態に係る電流源７４の回路図である。
【０１２０】
図示するように、電流源７４は、回路ブロック７５−１、７６−１、９３、及びｐチャネルＭＯＳトランジスタ９９〜１００を備えている。本実施形態に係る回路ブロック７５−１、７６−１、９３は、上記第４の実施形態における回路ブロック７５、７６、９３と同様であるので説明は省略する。なお、回路ブロック９３におけるｐチャネルＭＯＳトランジスタ９４のゲートには、回路ブロック７５−１の出力信号が入力され、ｎチャネルＭＯＳトランジスタ９５のゲートには温度電圧Ｖｔｅｍｐが入力される。温度電圧Ｖｔｅｍｐについては後述する。
【０１２１】
ｐチャネルＭＯＳトランジスタ９８の電流経路の一端は電源電位に接続され、ゲートには回路ブロック７６−１の出力信号が入力される。ｐチャネルＭＯＳトランジスタ９９の電流経路の一端は電源電位に接続され、ゲートには回路ブロック７６−１の出力信号が入力される。ｐチャネルＭＯＳトランジスタ１００は、電流経路の一端がｐチャネルＭＯＳトランジスタ９９の電流経路の他端に接続され、ゲートには温度電圧Ｖｔｅｍｐの反転信号が入力される。そして、ｐチャネルＭＯＳトランジスタ９８、１００の電流経路の他端、及び回路ブロック９３におけるｎチャネルＭＯＳトランジスタの電流経路の一端は共通接続されている。この共通接続ノードにおける電流が、電流源７４の出力電流Ｉｓｏｕｒｃｅとなる。
【０１２２】
図２９は、温度センサの回路図である。温度センサは、温度に応じた温度電圧Ｖｔｅｍｐを生成する。図示するように、温度センサ１１０は、回路ブロック７５−２、７６−２、１２０、及びｐチャネルＭＯＳトランジスタ１１１を備えている。回路ブロック７５−２、７６−２の構成は、第４の実施形態における回路ブロック７５、７６と同様であるので説明は省略する。
【０１２３】
ｐチャネルＭＯＳトランジスタ１１１は、電流経路の一端が電源電位に接続され、ゲートには回路ブロック７６−２の出力信号が入力される。
【０１２４】
回路ブロック１２０は、ｐチャネルＭＯＳトランジスタ１２１、及びｐチャネルＭＯＳトランジスタ１２２、１２３を有している。ｐチャネルＭＯＳトランジスタ１２１は、電流経路の一端が電源電位に接続され、ゲートには回路ブロック７５−２の出力信号が入力される。ｎチャネルＭＯＳトランジスタ１２２は、電流経路の一端とゲートとが共通接続され、その共通接続ノードはｐチャネルＭＯＳトランジスタ１２１の電流経路の他端に接続されている。またｎチャネルＭＯＳトランジスタ１２２の電流経路の他端は、接地電位に接続されている。ｎチャネルＭＯＳトランジスタ１２３は、電流経路の一端がｐチャネルＭＯＳトランジスタ１１１の電流経路の他端に接続され、他端が接地電位に接続され、ゲートがｎチャネルＭＯＳトランジスタ１２２のゲートに接続されている。
【０１２５】
上記構成の温度センサ１１０において、ｐチャネルＭＯＳトランジスタ１１１とｎチャネルＭＯＳトランジスタ１２３との接続ノードの電位を、インバータで反転させた電圧が、温度電圧Ｖｔｅｍｐである。
【０１２６】
上記温度センサ１１０において、回路ブロック７５−２は、温度上昇と共に増加する要素であり、回路ブロック７６−２は温度上昇と共に減少する成分である。そして、ｐチャネルＭＯＳトランジスタ１１１とｎチャネルＭＯＳトランジスタ１２３との接続ノードの電流は、ｐチャネルＭＯＳトランジスタ１１１が供給する電流と、ｎチャネルＭＯＳトランジスタ１２３の供給する電流の差である。温度上昇と共に、ｐチャネルＭＯＳトランジスタ１１１が供給する電流は減少し、ｎチャネルＭＯＳトランジスタ１２３が供給する電流は増加する。その結果、ｐチャネルＭＯＳトランジスタ１１１とｎチャネルＭＯＳトランジスタ１２３の接続ノードの電位は低下する。逆に、温度が低下すれば、ｐチャネルＭＯＳトランジスタ１１１が供給する電流は増加し、ｎチャネルＭＯＳトランジスタ１２３が供給する電流は減少する。その結果、ｐチャネルＭＯＳトランジスタ１１１とｎチャネルＭＯＳトランジスタ１２３の接続ノードの電位は上昇する。
【０１２７】
そして、ｐチャネルＭＯＳトランジスタ１１１とｎチャネルＭＯＳトランジスタ１２３の接続ノードの電位はインバータで反転されて、温度電圧Ｖｔｅｍｐとなる。従って、ある所定の閾値温度より低い場合には、温度電圧Ｖｔｅｍｐ＝“Ｌ”レベル、高い場合には、温度電圧Ｖｔｅｍｐ＝“Ｈ”レベルとなる。
【０１２８】
次に上記構成の電流源７４の動作について、図３０を用いて説明する。図３０は、温度と温度電圧Ｖｔｅｍｐ、及び温度と電流との関係を示すグラフである。
【０１２９】
ｐチャネルＭＯＳトランジスタ９８、９９は、回路ブロック７６−１の出力信号に応じて動作する。従って、ｐチャネルＭＯＳトランジスタ９８、９９が供給する電流Ｉ１３、Ｉ１５は、温度上昇に伴って低下する。回路ブロック９３は、回路ブロック７５−１の出力信号に応じて動作する。従って、ｎチャネルＭＯＳトランジスタ９５の供給する電流Ｉ１４は、温度上昇に伴って増加する。すなわち、電流Ｉ１３、Ｉ１４、及びＩ１５は、図３０に示す特性を有する。そして、Ｉｓｏｕｒｃｅは、Ｉ１３、Ｉ１４、及びＩ１５に依存する。
【０１３０】
まず、所定の温度よりも低い場合、温度電圧Ｖｔｅｍｐ＝“Ｌ”である。従って、ｐチャネルＭＯＳトランジスタ１００はオフ状態であり、回路ブロック９３のｎチャネルＭＯＳトランジスタ９５もオフ状態である。従って、Ｉｓｏｕｒｃｅ＝Ｉ１３である。
【０１３１】
次に、所定の温度よりも高い場合、温度電圧Ｖｔｅｍｐ＝“Ｈ”である。従って、ｐチャネルＭＯＳトランジスタ１００はオン状態であり、回路ブロック９３のｎチャネルＭＯＳトランジスタ９５もオン状態である。従って、Ｉｓｏｕｒｃｅ＝Ｉ１３＋Ｉ１５−Ｉ１４である。その結果、所定の温度の前後で、電流源７４の出力電流Ｉｓｏｕｒｃｅの傾きが変化する。本実施形態の場合であると、所定の温度を超えると、Ｉｓｏｕｒｃｅの傾きが大きくなる。
【０１３２】
上記のように、本実施形態に係るＭＲＡＭでは、電流源と温度センサとを組み合わせている。そして温度センサによって所定の温度を超えたことを検出した場合に、出力電流Ｉｓｏｕｒｃｅが、温度上昇に伴って減少する成分Ｉ１４に依存するようにしている。そのため、電流源７４の温度上昇に伴う出力電流Ｉｓｏｕｒｃｅの低下の度合い、温度上昇と共に大きくすることが出来る。その結果、温度が高くなるほど縮み度合いが大きくなるアステロイド曲線を有するＭＲＡＭにおいても、上記第１、第２の実施形態で説明した書き込み電流Ｉ１、Ｉ２の関係を実現することが出来る。
【０１３３】
なお図３１は、電流源７４内部に温度センサ１１０を組み込んだ一例を示す回路図である。図３１の例であると、温度センサ１１０における回路ブロック７５−２の出力信号を、ｐチャネルＭＯＳトランジスタ９４のゲートに入力し、回路ブロック７６−２の出力信号を、ｐチャネルＭＯＳトランジスタ９９のゲートに入力している。すなわち、回路ブロック７５−２を回路ブロック７５−１として流用し、回路ブロック７６−２を、回路ブロック７６−１として流用している。本構成であっても、図３０の動作を実現でき、同時に回路構成を小さくできる。
【０１３４】
図３２は、上記第５の実施形態の変形例に係る電流源７４の回路図である。本変形例は、上記第５の実施形態における図３１において、回路ブロック７５−２の出力信号をｐチャネルＭＯＳトランジスタ９９、１１１のゲートに入力し、回路ブロック７６−２の出力信号をｐチャネルＭＯＳトランジスタ９４、１２１のゲートに入力している。
【０１３５】
従って、温度センサ１１０におけるｐチャネルＭＯＳトランジスタ１１１とｎチャネルＭＯＳトランジスタ１２３との接続ノードの電位は、温度上昇と共に高くなり、温度低下と共に低くなる。従って、温度電圧Ｖｔｅｍｐは、図３０の構成の場合とは逆になる。すなわち、所定の温度より低い場合にはＶｔｅｍｐ＝“Ｈ”レベル、高い場合にはＶｔｅｍｐ＝“Ｌ”レベルとなる。
【０１３６】
すると、Ｖｔｅｍｐ＝“Ｌ”レベルの場合には、ｐチャネルＭＯＳトランジスタ１００及びｎチャネルＭＯＳトランジスタ９５はオフ状態であるから、電流源７４の出力電流Ｉｓｏｕｒｃｅ＝Ｉ１３である。Ｖｔｅｍｐ＝“Ｈ”レベルの場合には、ｐチャネルＭＯＳトランジスタ１００及びｎチャネルＭＯＳトランジスタ９７はオン状態である。この場合、ｐチャネルＭＯＳトランジスタ９９の供給する電流Ｉ１５は温度上昇と共に増加し、ｎチャネルＭＯＳトランジスタ９５の供給する電流Ｉ１４は温度上昇と共に低下する。そして、電流源７４の出力電流Ｉｓｏｕｒｃｅ＝Ｉ１３＋Ｉ１５−Ｉ１４となる。すなわち図３３に示すように、所定の温度以上の場合には、Ｉｓｏｕｒｃｅの傾きはＩ１３と同じであり、所定の温度以下の場合には、傾きは緩やかになる。
【０１３７】
次に、この発明の第６の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第５の実施形態と同様に、電流源７４の供給する電流Ｉｓｏｕｒｃｅの傾きを、特定の温度を境に変化させるものである。第５の実施形態では、電流Ｉｓｏｕｒｃｅの傾きが変わるポイントは１点のみであったが、本実施形態では２つのポイントで傾きを変えるものである。図３４は、本実施形態に係るＭＲＡＭの電流源７４の回路図である。
【０１３８】
電流源７４は、上記第５の実施形態で説明した図３１に示す構成において、温度センサを更に追加した構成を有している。図示するように、電流源７４は、回路ブロック７６−１、９３−１、９３−２、ｐチャネルＭＯＳトランジスタ９８、９９−１、９９−２、１００−１、１００−２、及び温度センサ１１０−１、１１０−２を備えている。
【０１３９】
回路ブロック７６−１は、上記第５の実施形態における図３１で説明した回路ブロック７６−１と同様の構成を有している。また回路ブロック９３−１、９３−２も、図３１における回路ブロック９３と同様の構成を有している。更に温度センサ１１０−１、１１０−２も、図３１における温度センサ１１０と同様の構成を有している。従って、これらの説明は省略する。なお、温度センサ１１０−１、１１０−２が出力する温度電圧を、それぞれＶｔｅｍｐ１、Ｖｔｅｍｐ２と呼ぶことにする。
【０１４０】
ｐチャネルＭＯＳトランジスタ９８は、電流経路の一端が電源電位に接続され、他端が電流源７４の出力ノード（電流Ｉｓｏｕｒｃｅが出力されるノード）に接続され、ゲートに回路ブロック７６−１の出力信号が入力される。ｐチャネルＭＯＳトランジスタ９９−１は、電流経路の一端が電源電位に接続され、ゲートに温度センサ１１０−１の回路ブロック７６−２の出力信号が入力される。ｐチャネルＭＯＳトランジスタ１００−１は、電流経路の一端がｐチャネルＭＯＳトランジスタ９９−１の電流経路の他端に接続され、他端が電流源７４の出力ノードに接続され、ゲートに温度電圧Ｖｔｅｍｐ１の反転信号が入力される。
【０１４１】
ｐチャネルＭＯＳトランジスタ９９−２は、電流経路の一端が電源電位に接続され、ゲートに温度センサ１１０−２の回路ブロック７６−３の出力信号が入力される。ｐチャネルＭＯＳトランジスタ１００−２は、電流経路の一端がｐチャネルＭＯＳトランジスタ１００−２の電流経路の他端に接続され、他端が電流源７４の出力ノードに接続され、ゲートに温度電圧Ｖｔｅｍｐ２の反転信号が入力される。
【０１４２】
回路ブロック９３−１においては、ｐチャネルＭＯＳトランジスタ９４のゲートに温度センサ１１０−１の回路ブロック７５−２の出力信号が入力される。またｎチャネルＭＯＳトランジスタ９５は、電流経路の一端が電流源７４の出力ノードに接続され、ゲートに温度電圧Ｖｔｅｍｐ１が入力される。
【０１４３】
回路ブロック９３−２においては、ｐチャネルＭＯＳトランジスタ９４のゲートに温度センサ１１０−２の回路ブロック７５−３の出力信号が入力される。またｎチャネルＭＯＳトランジスタ９５は、電流経路の一端が電流源７４の出力ノードに接続され、ゲートに温度電圧Ｖｔｅｍｐ２が入力される。
【０１４４】
温度センサ１１０−１、１１０−２は、上記第５の実施形態で説明した動作を行う。すなわち、所定の温度以下では温度電圧Ｖｔｅｍｐ１、Ｖｔｅｍｐ２は“Ｌ”レベルであり、所定の温度以上では温度電圧Ｖｔｅｍｐ１、Ｖｔｅｍｐ２は“Ｈ”レベルである。但し、図３５の温度と電圧との関係を示すグラフに示されるように、互いの出力が反転する閾値が異なっている。温度センサ１１０−１では、温度Ｔ１を境に温度電圧Ｖｔｅｍｐ１の出力が反転する。温度センサ１１０−２では、温度Ｔ１よりも高い温度Ｔ２を境に温度電圧Ｖｔｅｍｐ２の出力が反転する。
【０１４５】
次に、本実施形態に係る電流源７４の動作を、図３５を用いて説明する。図３５は、温度に対する温度電圧Ｖｔｅｍｐ１、Ｖｔｅｍｐ２、及び電流Ｉｓｏｕｒｃｅの変化を示すグラフである。
【０１４６】
まず温度がＴ１以下の場合について説明する。この場合、Ｖｔｅｍｐ１＝Ｖｔｅｍｐ２＝“Ｌ”レベルである。従って、ｐチャネルＭＯＳトランジスタ１００−１、１００−２、及び回路ブロック９３−１、９３−２のｎチャネルＭＯＳトランジスタ９５はオフ状態である。従って、電流源７４の出力電流Ｉｓｏｕｒｃｅは、ｐチャネルＭＯＳトランジスタ９８が出力する電流Ｉ２０によって決まり、Ｉｓｏｕｒｃｅ＝Ｉ２０である。
【０１４７】
次に、温度Ｔ１〜Ｔ２の場合について説明する。この場合、Ｖｔｅｍｐ１＝“Ｈ”レベル、Ｖｔｅｍｐ２＝“Ｌ”レベルである。従って、ｐチャネルＭＯＳトランジスタ１００−１、及び回路ブロック９３−１のｎチャネルＭＯＳトランジスタ９５がオン状態、ｐチャネルＭＯＳトランジスタ１００−２、及び回路ブロック９３−２のｎチャネルＭＯＳトランジスタ９５がオフ状態となる。よって、電流源７４の出力電流Ｉｓｏｕｒｃｅは、ｐチャネルＭＯＳトランジスタ９８、９９−１、及び回路ブロック９３−１のｎチャネルＭＯＳトランジスタ９５がそれぞれ出力する電流Ｉ２０、Ｉ２１、Ｉ２２によって決まる。すなわち、出力電流Ｉｓｏｕｒｃｅ＝Ｉ２０＋Ｉ２１−Ｉ２２となる。その結果、電流Ｉｓｏｕｒｃｅの温度変化の傾きは、温度Ｔ１以下の場合よりも大きくなり、温度と共に、より低下の度合いを増す。
【０１４８】
次に温度Ｔ２以上の場合について説明する。この場合、Ｖｔｅｍｐ１＝Ｖｔｅｍｐ２＝“Ｈ”レベルである。従って、ｐチャネルＭＯＳトランジスタ１００−１、１００−２、及び回路ブロック９３−１、９３−２のｎチャネルＭＯＳトランジスタ９５がオン状態となる。よって、電流源７４の出力電流Ｉｓｏｕｒｃｅは、ｐチャネルＭＯＳトランジスタ９８、９９−１、並びに回路ブロック９３−１及び９３−２のｎチャネルＭＯＳトランジスタ９５、９５がそれぞれ出力する電流Ｉ２０、Ｉ２１、Ｉ２２、Ｉ２３、及びＩ２４によって決まる。すなわち、出力電流Ｉｓｏｕｒｃｅ＝Ｉ２０＋Ｉ２１−Ｉ２２＋Ｉ２３−Ｉ２４となる。その結果、電流Ｉｓｏｕｒｃｅの温度変化の傾きは、温度Ｔ１〜Ｔ２の場合よりも大きくなり、温度と共に、より低下の度合いを増す。
【０１４９】
上記のように、本実施形態に係るＭＲＡＭであると、電流源７４に２つの温度センサ１１０−１、１１０−２を組み合わせている。そして、温度センサ１１０−１の出力が反転した際に、電流源７４の出力電流ＩｓｏｕｒｃｅがＩ２０だけでなくＩ２１、Ｉ２２にも依存するようにしている。更に、温度センサ１１０−２の出力が反転した際には、Ｉ２０、Ｉ２１、Ｉ２２だけでなく、Ｉ２３、Ｉ２４にも依存するようにしている。その結果、出力電流Ｉｓｏｕｒｃｅの温度に対する傾きの変化を、上記第５の実施形態に比べてより細かく設定できる。
【０１５０】
図３６は、上記第６の実施形態の変形例に係る電流源７４の回路図である。本変形例は、第５の実施形態で説明した図３１に示す温度センサと、第５の実施形態の変形例で説明した図３２に示す温度センサとを組み合わせたものである。
【０１５１】
図示するように、図３４に示す構成において、温度センサ１１０−１の構成を、図３２に示す温度センサ１１０の構成に置き換えている。従って、温度センサ１１０−１は、温度Ｔ１以下では“Ｈ”レベル、温度Ｔ１以上では“Ｌ”レベルとなる温度電圧Ｖｔｅｍｐ１を出力する。また、ｐチャネルＭＯＳトランジスタ９９−１のゲートには、温度センサ１１０−１の回路ブロック７５−２の出力信号が入力され、回路ブロック９３−１のｐチャネルＭＯＳトランジスタ９４のゲートには、温度センサ１１０−１の回路ブロック７６−２の出力信号が入力される。
【０１５２】
次に、上記変形例に係る電流源７４の動作を、図３７を用いて説明する。図３７は、温度に対する温度電圧Ｖｔｅｍｐ１、Ｖｔｅｍｐ２、及び電流Ｉｓｏｕｒｃｅの変化を示すグラフである。
【０１５３】
まず温度がＴ１以下の場合について説明する。この場合、Ｖｔｅｍｐ１＝“Ｈ”レベル、Ｖｔｅｍｐ２＝“Ｌ”レベルである。従って、ｐチャネルＭＯＳトランジスタ１００−１、及び回路ブロック９３−１のｎチャネルＭＯＳトランジスタ９５がオン状態、ｐチャネルＭＯＳトランジスタ１００−２、及び回路ブロック９３−２のｎチャネルＭＯＳトランジスタ９５がオフ状態である。よって、電流源７４の出力電流Ｉｓｏｕｒｃｅは、Ｉｓｏｕｒｃｅ＝Ｉ２０＋Ｉ２１−Ｉ２２となる。
【０１５４】
次に温度がＴ１〜Ｔ２の場合について説明する。この場合、Ｖｔｅｍｐ１＝Ｖｔｅｍｐ２＝“Ｌ”レベルである。従って、ｐチャネルＭＯＳトランジスタ１００−１、１００−２、並びに回路ブロック９３−１及び９３−２のｎチャネルＭＯＳトランジスタ９５、９５がオフ状態である。よって、Ｉｓｏｕｒｃｅ＝Ｉ１０であり、電流Ｉｓｏｕｒｃｅの温度変化の傾きは、温度Ｔ１以下の場合よりも大きくなる。
【０１５５】
次に温度Ｔ２以上の場合について説明する。この場合、Ｖｔｅｍｐ１＝“Ｌ”レベル、Ｖｔｅｍｐ２＝“Ｈ”レベルである。従って、ｐチャネルＭＯＳトランジスタ１００−１及び回路ブロック９３−１のｎチャネルＭＯＳトランジスタ９５がオフ状態、ｐチャネルＭＯＳトランジスタ１００−２及び回路ブロック９３−２のｎチャネルＭＯＳトランジスタ９５がオン状態である。よって、Ｉｓｏｕｒｃｅ＝Ｉ１０＋Ｉ２３−Ｉ２４となる。その結果、電流Ｉｓｏｕｒｃｅの温度変化の傾きは、温度Ｔ１〜Ｔ２の場合よりも大きくなり、温度と共に、より低下の度合いを増す。
【０１５６】
すなわち、図３７に示すように、本変形例であると、温度に伴う電流Ｉｓｏｕｒｃｅの傾きの変化を、上記第６の実施形態の場合に比べて緩やかにすることが出来る。
【０１５７】
なお、上記第４乃至第６の実施形態は、上記第３の実施形態の変形例で説明した、ビット線ＢＬに供給する書き込み電流Ｉ２が書き込みデータによって異なる場合においても適用可能なのは言うまでもない。
【０１５８】
次に、この発明の第７の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第３の実施形態と異なる方法により、上記第１、第２の実施形態を実現するための周辺回路の具体例に関するものである。上記第３の実施形態では、ディジット線カレントソース１５及びビット線カレントソース１８−１、１９−１におけるトランジスタのゲート電圧を制御して、最適な書き込み電流Ｉ１、Ｉ２を得ていた。しかし本実施形態は、ディジット線カレントソース１５及びビット線カレントソース１８−１、１９−１において、オン状態のトランジスタの数を制御することにより、最適な書き込み電流Ｉ１、Ｉ２を得るものである。図３８は、本実施形態に係るＭＲＡＭの、特に周辺回路の回路図である。
【０１５９】
ディジット線カレントソース１６、ビット線カレントソース１８−１、１９−２は、上記第３乃至第６の実施形態と同様であるので説明は省略する。また電流供給回路７０も上記第３の実施形態と同様であるので説明は省略する。
【０１６０】
ディジット線カレントソース１５は、７つのｐチャネルＭＯＳトランジスタ１３０〜１３６を備えている。ｐチャネルＭＯＳトランジスタ１３０は、電流経路の一端が電源電位に接続され、ゲートが電流供給回路７０の出力ノード（ｐチャネルＭＯＳトランジスタ７１のゲート）に接続されている。ｐチャネルＭＯＳトランジスタ１３１は、電流経路の一端がｐチャネルＭＯＳトランジスタ１３０の電流経路の他端に接続され、ゲートが接地されている。すなわち、ｐチャネルＭＯＳトランジスタ１３１は常時オン状態である。ｐチャネルＭＯＳトランジスタ１３２は、電流経路の一端が電源電位に接続され、ゲートが電流供給回路７０の出力ノードに接続されている。ｐチャネルＭＯＳトランジスタ１３３は、電流経路の一端がｐチャネルＭＯＳトランジスタ１３２の電流経路の他端に接続され、ゲートには制御信号ＳＲ１１が入力される。ｐチャネルＭＯＳトランジスタ１３４は、電流経路の一端が電源電位に接続され、ゲートが電流供給回路７０の出力ノードに接続されている。ｐチャネルＭＯＳトランジスタ１３５は、電流経路の一端がｐチャネルＭＯＳトランジスタ１３４の電流経路の他端に接続され、ゲートには制御信号／ＳＲ１２が入力される。ｐチャネルＭＯＳトランジスタ１３６は、電流経路の一端が、ｐチャネルＭＯＳトランジスタ１３１、１３３、１３５の電流経路の他端に接続され、ゲートに反転書き込み命令信号／ＷＲＩＴＥが入力される。そして、ｐチャネルＭＯＳトランジスタ１３６の電流経路の他端が、ディジット線カレントソース１５の出力ノードとなり、ディジット線セレクタ１４によって選択されたディジット線ＤＬに接続される。制御信号ＳＲ１１、／ＳＲ１２については後述する。
【０１６１】
ビット線カレントソース１８−１は、ディジット線カレントソース１５とほぼ同様の構成を有している。すなわち、ビット線カレントソース１８−１は、７つのｐチャネルＭＯＳトランジスタ１３７〜１４３を備えている。ｐチャネルＭＯＳトランジスタ１３７は、電流経路の一端が電源電位に接続され、ゲートが電流供給回路７０の出力ノードに接続されている。ｐチャネルＭＯＳトランジスタ１３８は、電流経路の一端がｐチャネルＭＯＳトランジスタ１３７の電流経路の他端に接続され、ゲートが接地されている。すなわち、ｐチャネルＭＯＳトランジスタ１３８は常時オン状態である。ｐチャネルＭＯＳトランジスタ１３９は、電流経路の一端が電源電位に接続され、ゲートが電流供給回路７０の出力ノードに接続されている。ｐチャネルＭＯＳトランジスタ１４０は、電流経路の一端がｐチャネルＭＯＳトランジスタ１３９の電流経路の他端に接続され、ゲートには制御信号ＳＲ２１が入力される。ｐチャネルＭＯＳトランジスタ１４１は、電流経路の一端が電源電位に接続され、ゲートが電流供給回路７０の出力ノードに接続されている。ｐチャネルＭＯＳトランジスタ１４２は、電流経路の一端がｐチャネルＭＯＳトランジスタ１４１の電流経路の他端に接続され、ゲートには制御信号／ＳＲ２２が入力される。ｐチャネルＭＯＳトランジスタ１４３は、電流経路の一端が、ｐチャネルＭＯＳトランジスタ１３８、１４０、１４２の電流経路の他端に接続され、ゲートに、書き込み命令信号ＷＲＩＴＥと反転データ信号／ＤＡＴＡとのＮＡＮＤ信号が入力される。そして、ｐチャネルＭＯＳトランジスタ１４３の電流経路の他端が、ビット線カレントソース１８−１の出力ノードとなり、ビット線セレクタ１７によって選択されたビット線ＢＬに接続される。。制御信号ＳＲ２１、／ＳＲ２２については後述する。
【０１６２】
ビット線カレントソース１８−２も、ディジット線カレントソース１５とほぼ同様の構成を有している。すなわち、ビット線カレントソース１８−２は、７つのｐチャネルＭＯＳトランジスタ１４４〜１５０を備えている。ｐチャネルＭＯＳトランジスタ１４４は、電流経路の一端が電源電位に接続され、ゲートが電流供給回路７０の出力ノードに接続されている。ｐチャネルＭＯＳトランジスタ１４５は、電流経路の一端がｐチャネルＭＯＳトランジスタ１４４の電流経路の他端に接続され、ゲートが接地されている。すなわち、ｐチャネルＭＯＳトランジスタ１４５は常時オン状態である。ｐチャネルＭＯＳトランジスタ１４６は、電流経路の一端が電源電位に接続され、ゲートが電流供給回路７０の出力ノードに接続されている。ｐチャネルＭＯＳトランジスタ１４７は、電流経路の一端がｐチャネルＭＯＳトランジスタ１４６の電流経路の他端に接続され、ゲートには制御信号ＳＲ３１が入力される。ｐチャネルＭＯＳトランジスタ１４８は、電流経路の一端が電源電位に接続され、ゲートが電流供給回路７０の出力ノードに接続されている。ｐチャネルＭＯＳトランジスタ１４９は、電流経路の一端がｐチャネルＭＯＳトランジスタ１４８の電流経路の他端に接続され、ゲートには制御信号／ＳＲ３２が入力される。ｐチャネルＭＯＳトランジスタ１５０は、電流経路の一端が、ｐチャネルＭＯＳトランジスタ１４５、１４７、１４９の電流経路の他端に接続され、ゲートに、書き込み命令信号ＷＲＩＴＥとデータ信号ＤＡＴＡとのＮＡＮＤ信号が入力される。そして、ｐチャネルＭＯＳトランジスタ１５０の電流経路の他端が、ビット線カレントソース１８−２の出力ノードとなり、ビット線セレクタ１７によって選択されたビット線ＢＬに接続される。
【０１６３】
次に、上記構成のディジット線カレントソース１５、ビット線カレントソース１８−１、１８−２の動作について説明する。まず、ディジット線カレントソース１５の動作について説明する。
【０１６４】
前述の通り、ｐチャネルＭＯＳトランジスタ１３１は常時オン状態である。従って、ディジット線カレントソース１５の供給する書き込み電流Ｉ１のデフォルト値は、ｐチャネルＭＯＳトランジスタ１３０の供給する電流Ｉ１００によって決まる。すなわち、制御信号ＳＲ１１＝／ＳＲ１２＝“Ｈ”レベルの際の書き込み電流Ｉ１は、下記の式で与えられる。
Ｉ１＝Ｉ１００＝（Ｗ１０／Ｗ０）×Ｉ９０
但し、Ｗ１０はｐチャネルＭＯＳトランジスタ１３０のゲート幅、Ｗ０は電流供給回路７０におけるｐチャネルＭＯＳトランジスタ７１のゲート幅、Ｉ９０はｐチャネルＭＯＳトランジスタ７１が供給する電流値である。この場合、書き込み電流Ｉ１は最小となる。
【０１６５】
制御信号ＳＲ１１＝“Ｌ”レベル、／ＳＲ１２＝“Ｈ”レベルの場合には、更にｐチャネルＭＯＳトランジスタ１３３がオン状態となる。従って、書き込み電流Ｉ１は下記の式で与えられる。
Ｉ１＝Ｉ１００＋Ｉ１１０＝（（Ｗ１０＋Ｗ１１）／Ｗ０）×Ｉ９０
但し、Ｉ１１０はｐチャネルＭＯＳトランジスタ１３２が供給する電流値、Ｗ１１はｐチャネルＭＯＳトランジスタ１３２のゲート幅である。
【０１６６】
制御信号ＳＲ１１＝“Ｈ”レベル、／ＳＲ１２＝“Ｌ”レベルの場合には、ｐチャネルＭＯＳトランジスタ１３３がオフ状態、ｐチャネルＭＯＳトランジスタ１３５がオン状態となる。従って、書き込み電流Ｉ１は下記の式で与えられる。
Ｉ１＝Ｉ１００＋Ｉ１２０＝（（Ｗ１０＋Ｗ１２）／Ｗ０）×Ｉ９０
但し、Ｉ１２０はｐチャネルＭＯＳトランジスタ１３４が供給する電流値、Ｗ１２はｐチャネルＭＯＳトランジスタ１３４のゲート幅である。
【０１６７】
制御信号ＳＲ１１＝／ＳＲ１２＝“Ｌ”レベルの場合には、ｐチャネルＭＯＳトランジスタ１３３、１３５がオン状態となる。従って、書き込み電流Ｉ１は下記の式で与えられる。
Ｉ１＝Ｉ１００＋Ｉ１１０＋Ｉ１２０＝（（Ｗ１０＋Ｗ１１＋Ｗ１２）／Ｗ０）×Ｉ９０
この場合、書き込み電流Ｉ１は最大となる。
【０１６８】
次に、ビット線カレントソース１８−１の動作について説明する。ビット線カレントソース１８−１の動作も、ディジット線カレントソース１５と同様である。制御信号Ｓ２１＝／ＳＲ２２＝“Ｈ”レベルの場合、すなわち、ビット線カレントソース１８−１の供給する書き込み電流Ｉ２のデフォルト値は、下記の式で与えられる。
Ｉ２＝Ｉ２００＝（Ｗ２０／Ｗ０）×Ｉ９０
但し、Ｉ２００はｐチャネルＭＯＳトランジスタ１３７の供給する電流値、Ｗ２０はｐチャネルＭＯＳトランジスタ１３７のゲート幅である。この場合、書き込み電流Ｉ２は最小となる。
【０１６９】
制御信号ＳＲ２１＝“Ｌ”レベル、／ＳＲ２２＝“Ｈ”レベルの場合、書き込み電流Ｉ２は下記の式で与えられる。
Ｉ２＝Ｉ２００＋Ｉ２１０＝（（Ｗ２０＋Ｗ２１）／Ｗ０）×Ｉ９０
但し、Ｉ２１０はｐチャネルＭＯＳトランジスタ１３９が供給する電流値、Ｗ２１はｐチャネルＭＯＳトランジスタ１３９のゲート幅である。
【０１７０】
制御信号ＳＲ２１＝“Ｈ”レベル、／ＳＲ２２＝“Ｌ”レベルの場合、書き込み電流Ｉ２は下記の式で与えられる。
Ｉ２＝Ｉ２００＋Ｉ２２０＝（（Ｗ２０＋Ｗ２２）／Ｗ０）×Ｉ９０
但し、Ｉ２２０はｐチャネルＭＯＳトランジスタ１４１が供給する電流値、Ｗ２２はｐチャネルＭＯＳトランジスタ１４１のゲート幅である。
【０１７１】
制御信号ＳＲ２１＝／ＳＲ２２＝“Ｌ”レベルの場合、書き込み電流Ｉ２は下記の式で与えられる。
Ｉ２＝Ｉ２００＋Ｉ２１０＋Ｉ２２０＝（（Ｗ２０＋Ｗ２１＋Ｗ２２）／Ｗ０）×Ｉ９０
この場合、ビット線カレントソース１８−１が供給する書き込み電流Ｉ２は最大となる。
【０１７２】
次に、ビット線カレントソース１９−１の動作について説明する。ビット線カレントソース１９−１の動作も、ディジット線カレントソース１５と同様である。制御信号Ｓ３１＝／ＳＲ３２＝“Ｈ”レベルの場合、すなわち、ビット線カレントソース１９−１の供給する書き込み電流Ｉ２のデフォルト値は、下記の式で与えられる。
Ｉ２＝Ｉ３００＝（Ｗ３０／Ｗ０）×Ｉ９０
但し、Ｉ３００はｐチャネルＭＯＳトランジスタ１４４の供給する電流値、Ｗ３０はｐチャネルＭＯＳトランジスタ１４４のゲート幅である。この場合、書き込み電流Ｉ２は最小となる。
【０１７３】
制御信号ＳＲ３１＝“Ｌ”レベル、／ＳＲ３２＝“Ｈ”レベルの場合、書き込み電流Ｉ２は下記の式で与えられる。
Ｉ２＝Ｉ３００＋Ｉ３１０＝（（Ｗ３０＋Ｗ３１）／Ｗ０）×Ｉ９０
但し、Ｉ３１０はｐチャネルＭＯＳトランジスタ１４６が供給する電流値、Ｗ３１はｐチャネルＭＯＳトランジスタ１４６のゲート幅である。
【０１７４】
制御信号ＳＲ３１＝“Ｈ”レベル、／ＳＲ３２＝“Ｌ”レベルの場合、書き込み電流Ｉ２は下記の式で与えられる。
Ｉ２＝Ｉ３００＋Ｉ３２０＝（（Ｗ３０＋Ｗ３２）／Ｗ０）×Ｉ９０
但し、Ｉ３２０はｐチャネルＭＯＳトランジスタ１４８が供給する電流値、Ｗ３２はｐチャネルＭＯＳトランジスタ１４８のゲート幅である。
【０１７５】
制御信号ＳＲ３１＝／ＳＲ３２＝“Ｌ”レベルの場合、書き込み電流Ｉ２は下記の式で与えられる。
Ｉ２＝Ｉ３００＋Ｉ３１０＋Ｉ３２０＝（（Ｗ３０＋Ｗ３１＋Ｗ３２）／Ｗ０）×Ｉ９０
この場合、ビット線カレントソース１９−１が供給する書き込み電流Ｉ２は最大となる。
【０１７６】
従って、上記構成のディジット線カレントソース１５及びビット線カレントソース１８−１、１８−２において、制御信号ＳＲ１１、／ＳＲ１２、ＳＲ２１、／ＳＲ２２、ＳＲ３１、／ＳＲ３２によって、書き込み電流Ｉ１、Ｉ２の値を制御できる。上記第１、第２の実施形態において、書き込み電流Ｉ１、Ｉ２の関係は、それぞれＩ１＝Ｉ２×（α２／α１）、Ｉ１＝Ｉ２×ｃ×（α２／α１）である。従って、（α２／α１）及びｃ×（α２／α１）に応じて、制御信号ＳＲ１１、／ＳＲ１２、ＳＲ２１、／ＳＲ２２、ＳＲ３１、／ＳＲ３２をコントロールすれば良い。
【０１７７】
各制御信号は、デフォルトではＳＲ１１＝ＳＲ２１＝ＳＲ３１＝／ＳＲ１２＝／ＳＲ２２＝／ＳＲ３２＝“Ｈ”レベルとしておくことが望ましい。この場合、書き込み電流Ｉ１＝（Ｗ１０／Ｗ０）×Ｉ９０であり、ビット線カレントソース１８−１が供給する書き込み電流Ｉ２＝（Ｗ２０／Ｗ０）×Ｉ９０である。すなわち、Ｉ１＝（Ｗ１０／Ｗ２０）×Ｉ２の関係にある。この状態で、制御信号ＳＲ１１を“Ｌ”レベルにすると、書き込み電流Ｉ１＝（（Ｗ１０＋Ｗ１１）／Ｗ０）×Ｉ９０となる。従って、Ｉ１とＩ２との関係を、Ｉ１＝（（Ｗ１０＋Ｗ１１）／Ｗ２０）×Ｉ２に変更することが出来る。
【０１７８】
また、上記第３の実施形態において図２１を用いて説明したように、書き込みデータに応じて、ビット線に供給する書き込み電流Ｉ２の値を変えたい場合には、ビット線カレントソース１８−１と１９−１とでオン状態のトランジスタの数を変えればよい。デフォルトでは、ビット線カレントソース１８−１の供給する書き込み電流Ｉ２と、ビット線カレントソース１９−１の供給する書き込み電流Ｉ２’との関係は、Ｉ２＝（Ｗ２０／Ｗ３０）×Ｉ２’である。この状態で、例えば／ＳＲ３２を“Ｌ”レベルにすると、書き込み電流Ｉ２’＝（（Ｗ３０＋Ｗ３２）／Ｗ０）×Ｉ９０となる。従って、Ｉ２とＩ２’との関係を、Ｉ２＝（Ｗ２０／（Ｗ３０＋Ｗ３２））×Ｉ２’に変更することが出来る。なお、Ｗ２０＝Ｗ３０にしておくことが好ましい。
【０１７９】
ここで、各制御信号の設定方法について、図３９を用いて説明する。図３９は、制御信号ＳＲ１１、／ＳＲ１２、ＳＲ２１、／ＳＲ２２、ＳＲ３１、／ＳＲ３２を生成する設定回路の回路図である。設定回路は、制御信号毎に設けられる。すなわち、設定回路は１つの制御信号毎に割り当てられており、各設定回路が、対応する制御信号のデータを保持する。
【０１８０】
図示するように、設定回路１６０は、ｐチャネルＭＯＳトランジスタ１６１、１６５、１６７、１６９、１７３、ｎチャネルＭＯＳトランジスタ１６２、１６６、１６８、１７４、インバータ１６３、１６４、１７１、１７２、１７５、１７６、及びヒューズ素子１７０を備えている。ｐチャネルＭＯＳトランジスタ１６１及びｎチャネルＭＯＳトランジスタ１６２は、電流経路の一端同士、他端同士が共通接続され、電流経路の一端にはデータ信号Ｄ＜ｊ＞（ｊ＝１１、１２、２１、２２、３１、３２）が入力される。ｐチャネルＭＯＳトランジスタ１６１のゲートには制御信号／ＲＳＳＥＴが入力され、ｎチャネルＭＯＳトランジスタ１６２のゲートには制御信号ＲＳＳＥＴが入力されている。インバータ１６３、１６４は直列接続され、インバータ１６３の入力端は、ｐチャネルＭＯＳトランジスタ１６１及びｎチャネルＭＯＳトランジスタ１６２の電流経路の他端に接続されている。ｐチャネルＭＯＳトランジスタ１６５及びｎチャネルＭＯＳトランジスタ１６６は、電流経路の一端同士、他端同士が共通接続されている。そして、電流経路の一端が、インバータ１６３の入力端に接続され、他端がインバータ１６４の出力端に接続されている。ｐチャネルＭＯＳトランジスタ１６５のゲートには制御信号／ＲＳＳＥＴが入力され、ｎチャネルＭＯＳトランジスタ１６６のゲートには制御信号ＲＳＳＥＴが入力されている。ｐチャネルＭＯＳトランジスタ１６７及びｎチャネルＭＯＳトランジスタ１６８は、電流経路の一端同士、他端同士が共通接続されている。そして電流経路の一端がインバータ１６４の出力端に接続されている。ｐチャネルＭＯＳトランジスタ１６７のゲートには反転テスト信号／ＲＳＴＥＳＴが入力され、ｎチャネルＭＯＳトランジスタ１６８のゲートにはテスト信号ＲＳＴＥＳＴが入力されている。上記の構成を、以降回路ブロック１７７と呼ぶことにする。
【０１８１】
ｐチャネルＭＯＳトランジスタ１６９は、電流経路の一端が電源電位に接続され、他端がヒューズ素子１７０を介して接地電位に接続され、ゲートが接地されている。インバータ１７１、１７２は直列接続され、インバータ１７１の入力端は、ｐチャネルＭＯＳトランジスタ１７１とヒューズ素子１７０との接続ノードに接続されている。ｐチャネルＭＯＳトランジスタ１７３及びｎチャネルＭＯＳトランジスタ１７４は、電流経路の一端同士、他端同士が共通接続されている。そして電流経路の一端が、インバータ１７２の出力端に接続されている。ｐチャネルＭＯＳトランジスタ１７３のゲートにはテスト信号ＲＳＴＥＳＴが入力され、ｎチャネルＭＯＳトランジスタ１７４のゲートには反転テスト信号／ＲＳＴＥＳＴが入力されている。以上の構成を、以降、回路ブロック１７８と呼ぶことにする。
【０１８２】
共通接続されたｐチャネルＭＯＳトランジスタ１６７とｎチャネルＭＯＳトランジスタ１６８の電流経路の他端は、回路ブロック１７７の出力ノードとなり、インバータ１７５の入力端に接続されている。また、共通接続されたｐチャネルＭＯＳトランジスタ１７３とｎチャネルＭＯＳトランジスタ１７４の電流経路の他端は、回路ブロック１７８の出力ノードとなり、インバータ１７５の入力端に接続されている。インバータ１７５は、インバータ１７６と直列接続されている。そして、インバータ１７５の出力端の信号が制御信号／ＳＲ＜ｊ＞であり、インバータ１７６の出力端の信号が制御信号ＳＲ＜ｊ＞である。
【０１８３】
次に、上記構成の設定回路１６０による制御信号ＳＲ＜ｊ＞、／ＳＲ＜ｊ＞の設定方法について説明する。制御信号ＳＲ＜ｊ＞、／ＳＲ＜ｊ＞の設定は、テストモード時に行われる。テストモードにおいては、テスト信号ＲＳＴＥＳＴが“Ｈ”レベル（／ＲＳＴＥＳＴ＝“Ｌ”レベル）にされる。従って、回路ブロック１７７におけるｐチャネルＭＯＳトランジスタ１６７及びｎチャネルＭＯＳトランジスタ１６８がオン状態となる。逆に回路ブロック１７８におけるｐチャネルＭＯＳトランジスタ１７３及びｎチャネルＭＯＳトランジスタ１７４がオフ状態となる。すなわち、テストモードでは回路ブロック１７７から信号が出力されるが、回路ブロック１７８からは信号が出力されない。そして、制御信号ＲＳＳＥＴが“Ｈ”レベル（／ＲＳＳＥＴ＝“Ｌ”レベル）とされる。この状態で、データ信号Ｄ＜ｊ＞が入力される。データ信号Ｄ＜ｊ＞が“Ｈ”レベルの場合、制御信号ＳＲ＜ｊ＞も“Ｈ”レベルとなる（／ＳＲ＜ｊ＞＝“Ｌ”レベル）。逆にデータ信号Ｄ＜ｊ＞が“Ｌ”レベルの場合、制御信号ＳＲ＜ｊ＞も“Ｌ”レベルとなる。そして、制御信号ＳＲ＜ｊ＞が“Ｈ”レベル、“Ｌ”レベルのいずれが好ましいかを判断する。制御信号ＳＲ＜ｊ＞を“Ｈ”レベルにする場合には、ヒューズ素子１７０をレーザーブローする。これにより、ＳＲ＜ｊ＞＝“Ｈ”レベルが設定回路１６０に記憶される。制御信号ＳＲ＜ｊ＞を“Ｌ”レベルにする場合には、ヒューズ素子１７０は切断しない。
【０１８４】
以上のようにして、制御信号ＳＲ１１、／ＳＲ１２、ＳＲ２１、／ＳＲ２２、ＳＲ３１、／ＳＲ３２のデータを設定回路１６０に書き込む。
【０１８５】
通常動作モードにおいては、テスト信号ＲＳＴＥＳＴが“Ｌ”レベル（／ＲＳＴＥＳＴ＝“Ｈ”レベル）にされる。従って、回路ブロック１７７におけるｐチャネルＭＯＳトランジスタ１６７及びｎチャネルＭＯＳトランジスタ１６８がオフ状態となる。逆に回路ブロック１７８におけるｐチャネルＭＯＳトランジスタ１７３及びｎチャネルＭＯＳトランジスタ１７４がオン状態となる。すなわち、回路ブロック１７８からのみ信号が出力される。回路ブロック１７８からは、テストモード時にヒューズ素子１７０に書き込まれたデータに応じた信号が出力される。ヒューズ素子１７０が切られていれば、回路ブロック１７８は“Ｈ”レベルを出力する。従って、制御信号ＳＲ＜ｊ＞は“Ｈ”レベルとなる。逆にヒューズ素子１７０が切られていなければ、回路ブロック１７８は“Ｌ”レベルを出力する。従って、制御信号ＳＲ＜ｊ＞は“Ｌ”レベルとなる。
【０１８６】
上記のような設定回路１６０によって、制御信号ＳＲ＜ｊ＞の設定を行うことが出来る。なお、各制御信号ＳＲ＜ｊ＞に対応する設定回路１６０におけるデータ信号Ｄ＜ｊ＞の入力ピンは、ＭＲＡＭのデータ入力ピンを使用出来る。図３８の例であると、制御信号ＳＲ＜ｊ＞は６つある。従って、データ入力ピンが８ビットある場合には、そのうちの６つを利用すれば良い。通常動作モードからテストモードへ移行するためのテスト信号ＲＳＴＥＳＴは、通常使用しない制御信号の組み合わせで作成することが出来る。そして、このテスト信号ＲＳＴＥＳＴとライトイネーブル信号ＷＥとの論理演算により制御信号ＲＳＳＥＴを作成することが出来る。これにより、テストモード時に、データ入力ピンから制御信号１６０へのデータ信号Ｄ＜ｊ＞を入力出来る。
【０１８７】
図４０は、上記第７の実施形態の第１変形例に係るＭＲＡＭの備える設定回路１６０の回路図である。本変形例は、ヒューズ素子１７０の代わりに、磁気抵抗素子をアンチヒューズとして用いるものである。すなわち、図示するように、上記した図３９の構成においてインバータ１７１及びヒューズ素子１７０を廃している。そして、ＮＡＮＤゲート１７９、ｐチャネルＭＯＳトランジスタ１８０、ｎチャネルＭＯＳトランジスタ１８１、１８３、及び磁気抵抗素子１８２を追加している。
【０１８８】
ＮＡＮＤゲート１７９は、データ入力信号Ｄ＜ｊ＞と制御信号ＲＳＰＲＯとのＮＡＮＤ演算を行う。ｐチャネルＭＯＳトランジスタ１８０は、電流経路の一端が電源電位に接続され、他端がインバータ１８２の入力端に接続され、ゲートにＮＡＮＤゲート１７９の出力信号が入力される。ｎチャネルＭＯＳトランジスタ１８１は、電流経路がｐチャネルＭＯＳトランジスタ１６９の電流経路の他端とインバータ１７２の入力端との間に接続され、ゲートに電圧Ｖｃｌａｍｐが印加される。磁気抵抗素子１８２は、インバータ１７２の入力端と、ｎチャネルＭＯＳトランジスタ１８３の電流経路の一端との間に接続されている。ｎチャネルＭＯＳトランジスタ１８３は、電流経路の他端が接地され、ゲートに電源電位が印加される。
【０１８９】
上記構成において、制御信号ＳＲ＜ｊ＞を“Ｈ”レベルに設定する際、データ信号Ｄ＜ｊ＞＝“Ｈ”レベルが入力されると共に、制御信号ＲＳＰＲＯが“Ｈ”レベルにされる。すると、ＮＡＮＤゲート１７９の出力信号が“Ｌ”レベルになるため、ｐチャネルＭＯＳトランジスタ１８０がオン状態となる。その結果、磁気抵抗素子１８２の一端に、ｐチャネルＭＯＳトランジスタ１８０を介して電圧が印加され、磁気抵抗素子１８２のトンネルバリア膜が破壊される。従って、磁気抵抗素子１８２は導通状態となる。その結果、制御信号ＳＲ＜ｊ＞＝“Ｈ”レベルが記録される。制御信号ＳＲ＜ｊ＞を“Ｌ”レベルに設定する場合は、データ信号Ｄ＜ｊ＞は“Ｌ”レベルであり、制御信号ＲＳＰＲＯも“Ｌ”レベルであるので、ｐチャネルＭＯＳトランジスタ１８０はオフ状態である。従って、磁気抵抗素子１８２は非導通状態であり、制御信号ＳＲ＜ｊ＞＝“Ｌ”レベルが記録される。なお、本変形例ではアンチヒューズとして磁気抵抗素子を用いているが、キャパシタ素子でも良い。
【０１９０】
図４１は上記第７の実施形態の第２変形例に係るＭＲＡＭの、特に周辺回路の回路図である。本変形例に示すように、ディジット線カレントソース１５と、ビット線カレントソース１８−１、１９−１とを、別々の電流供給回路７０−１、７０−２で制御してもよい。
【０１９１】
図４２は上記第７の実施形態の第３変形例に係るＭＲＡＭの、特に周辺回路の回路図である。本変形例に示すように、ディジット線カレントソース１５と、ビット線カレントソース１８−１と１９−１とを、別々の電流供給回路７０−１、７０−２、７０−３で制御しても良い。
【０１９２】
次に、この発明の第８の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第７の実施形態に係る構成において、上記第４の実施形態で説明したように温度によってアステロイド曲線が変化した場合に対応するための構成に係るものである。図４３は、本実施形態に係るＭＲＡＭの一部領域のブロック図である。
【０１９３】
本実施形態に係るＭＲＡＭは、上記第７の実施形態で説明した図３８に示す構成において、制御回路１９０及び温度センサ２００を更に有している。温度センサ２００は、例えば上記第５の実施形態で説明した図３１における温度センサ１１０、または図３２における温度センサ１１０を複数有している。制御回路１９０は、制御信号ＳＲ１１、／ＳＲ１２、ＳＲ２１、／ＳＲ２２、ＳＲ３１、／ＳＲ３２を生成する。そして制御回路１９０は、温度センサ１１０の出力に応じて、制御信号を変える。すなわち、温度に応じて、ディジット線カレントソース１５及びビットカレントソース１８−１、１９−１における、オン状態のトランジスタ数を制御する。
【０１９４】
上記のような構成によれば、例えば図２３に示すようにアステロイド曲線が温度によって変化した場合であっても、上記第１、第２の実施形態で説明した書き込み電流Ｉ１、Ｉ２の関係を実現できる。
【０１９５】
図４４は、上記第８の実施形態の変形例に係るＭＲＡＭの一部領域のブロック図である。本変形例は、上記第８の実施形態における制御回路１９０を、複数の設定回路１６０−１〜１６０−４及び切り替え回路２１０によって実現するものである。
【０１９６】
設定回路１６０−１〜１６０−４のそれぞれは、上記第７の実施形態で説明した図３９または図４０に示す構成を有している。そして、それぞれは異なる温度範囲における、制御信号ＳＲ１１、／ＳＲ１２、ＳＲ２１、／ＳＲ２２、ＳＲ３１、／ＳＲ３２の最適値を保持している。例えば、設定回路１６０−１は温度Ｔ１〜Ｔ２、設定回路１６０−２は温度Ｔ２〜Ｔ３、設定回路１６０−３は温度Ｔ３〜Ｔ４、設定回路１６０−４は温度Ｔ４〜Ｔ５において、書き込み電流Ｉ１、Ｉ２の関係を最適にするための制御信号ＳＲ１１、／ＳＲ１２、ＳＲ２１、／ＳＲ２２、ＳＲ３１、／ＳＲ３２をそれぞれ保持している。切り替え回路２１０は、温度センサ２００が出力する温度電圧Ｖｔｅｍｐに応じて、設定回路１６０−１〜１６０−４のいずれかが出力する制御信号を選択し、ディジット線カレントソース１５、ビット線カレントソース１８−１、１９−１に伝達する。例えば、温度センサ２００により、現在の温度が温度Ｔ１〜Ｔ２の範囲内にあると判定された場合には、設定回路１６０−１に保持されている制御信号を選択する。
【０１９７】
上記構成によっても、アステロイド曲線が温度によって変化した場合に、書き込み電流Ｉ１、Ｉ２の関係を最適に出来る。
【０１９８】
なお、上記第７、第８の実施形態において、個々のカレントソースに割り当てられる制御信号は２つづつである。しかし、各カレントソースを形成するトランジスタの数を増やして、更に多くの制御信号でカレントソースを制御しても良いのは勿論である。この場合、書き込み電流Ｉ１、Ｉ２を、より精度良く制御することが可能になる。
【０１９９】
次に、この発明の第９の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第８の実施形態において、最適な書き込み電流Ｉ１、Ｉ２の関係を発見するための方法に係るものである。図４５は、本実施形態に係るＭＲＡＭのブロック図である。
【０２００】
図示するように、ＭＲＡＭ１０はメモリセルブロック３００、周辺回路ブロック４００、及び書き込み電流制御ブロック６００を備えている。メモリセルブロック３００は、上記第１の実施形態で説明した図１と同様の構成を有しているので、説明は省略する。
【０２０１】
周辺回路ブロック４００は、データ入力レシーバ４１０、アドレス入力レシーバ４２０、アドレスカウンタ４３０、データパターンジェネレータ４４０、マルチプレクサ（ＭＵＸ）４５０、４６０、モードセレクタ４７０、シーケンサ４８０、クロック発生器４９０、及び出力ドライバ５００を有している。
【０２０２】
データ入力レシーバ４１０は、外部から入力されたデータ信号を、データ入力ピンから受け取る。アドレス入力レシーバ４２０は、外部から入力されたアドレス信号を、アドレス入力ピンから受け取る。アドレスカウンタ４３０は、アドレス信号を生成する。データパターンジェネレータ４４０は、チェッカーボードパターンを生成する。マルチプレクサ４５０は、データ入力レシーバ４１０の出力と、データパターンジェネレータ４４０の出力とのいずれかを選択する。マルチプレクサ４６０は、アドレス入力レシーバ４２０の出力と、アドレスカウンタ４３０の出力とのいずれかを選択する。モードセレクタ４７０は、外部から入力された制御信号を、制御信号入力ピンから受け取る。シーケンサ４８０は、モードセレクタ４７０の出力に基づいて、書き込み動作、読み出し動作、テスト動作等の各動作における処理を、メモリセルブロック３００及び書き込み電流制御ブロック６００等に命令する。クロック発生器４９０は、内部クロックを生成する。出力ドライバ５００は、センスアンプ２０で増幅した読み出しデータを、データ出力ピンから外部へ出力する。
【０２０３】
書き込み電流制御ブロック６００は、比較器６１０、６５０、パス数カウンタ６２０、転送ゲート６３０、パス数記憶レジスタ６４０、書き込み電流設定レジスタ６６０、及びセレクタ６７０を有している。
【０２０４】
比較器６１０は、データパターンジェネレータ４４０の生成するデータと、センスアンプで増幅した読み出しデータとを比較する。パス数カウンタ６２０は、比較器６１０における比較結果が一致した回数（パス数）を計数する。転送ゲート６３０は、パス数カウンタ６２０で計数したパス数をパス数記憶レジスタ６４０に転送する。パス数記憶レジスタ６４０は、パス数を記憶する。比較器６５０は、パス数カウンタ６２０で計数したパス数と、パス数記憶レジスタ６４０に記憶されているパス数とを比較する。書き込み電流設定レジスタ６６０は、書き込み電流Ｉ１、Ｉ２の設定値を記憶する。セレクタ６７０は、書き込み電流設定レジスタ６６０に記憶されている設定値を選択する。そして、選択した設定値に基づいて、ディジット線カレントソース１５及びビット線カレントソース１８、１９を制御する。セレクタ６７０は、上記第４乃至第６の実施形態で説明した温度センサを含むものであり、周囲温度に基づいて書き込み電流設定レジスタ６６０からデータを読み出す。
【０２０５】
次に、上記構成のＭＲＡＭにおける、書き込み電流Ｉ１、Ｉ２の設定方法について説明する。まず大まかな処理の流れについて、図４６を用いて説明する。図４６は、書き込み電流Ｉ１、Ｉ２の設定方法を示すフローチャートである。
【０２０６】
まず、ウェハプロセスまたは後工程の終了後、制御信号入力ピンから、書き込み電流設定モード信号が入力される。これにより、モードセレクタ４７０は書き込み電流設定モードを選択し、シーケンサ４８０は、各回路ブロックに書き込み電流設定動作をさせる。そして、周囲温度が所定の温度に設定される（ステップＳ１）。
【０２０７】
次に、書き込み電流制御ブロック６００が、前記設定された所定の温度において最適な書き込み電流Ｉ１、Ｉ２を探す（ステップＳ２）。見つかった最適書き込み電流Ｉ１、Ｉ２は、温度データと共に書き込み電流設定レジスタ６６０に格納される。
【０２０８】
次に、別の温度で最適な書き込み電流Ｉ１、Ｉ２を設定するか否かを判断する（ステップＳ３）。別の温度で設定する場合には（ステップＳ４）、ステップＳ１に戻り、再度、異なる所定の温度に温度設定し（ステップＳ１）、書き込み電流制御ブロック６００が当該温度における最適書き込み電流Ｉ１、Ｉ２を探す。設定を行わない場合（ステップＳ４）、書き込み電流の設定フローは終了する。
【０２０９】
上記のような方法で書き込み電流設定レジスタ６６０に格納されたデータ例を、図４７乃至図５０に示す。図４７に示す例では、書き込み電流設定レジスタは、温度範囲毎に最適な書き込み電流Ｉ１、Ｉ２の値を保持する。図の例であると、温度Ｔ１〜Ｔ２における、最適なディジット線書き込み電流Ｉ１はＩｗ１、ビット線書き込み電流Ｉ２はＩｂ１である。また温度Ｔ２〜Ｔ３における、最適な書き込み電流Ｉ１はＩｗ２、書き込み電流Ｉ２はＩｂ２である。
【０２１０】
図４８に示す例は、ビット線書き込み電流Ｉ２を、“０”データ書き込み時及び“１”データ書き込み時それぞれについて記録したものである。図の例であると、温度Ｔ１〜Ｔ２では、ディジット線書き込み電流Ｉ１の最適値はＩｗ１、“０”データ書き込み時のビット線書き込み電流Ｉ２の最適値はＩｂ１０、“１”データ書き込み時のビット線書き込み電流Ｉ２の最適値はＩｂ１１である。また温度Ｔ２〜Ｔ３における最適な書き込み電流Ｉ１はＩｗ２、“０”データ書き込み時の書き込み電流Ｉ２はＩｂ２０、“１”データ書き込み時の書き込み電流Ｉ２はＩｂ２１である。
【０２１１】
図４９に示す例は、ディジット線書き込み電流Ｉ１と、書き込み電流比Ｉ１／Ｉ２を記録するものである。図の例であると、温度Ｔ１〜Ｔ２における最適書き込み電流Ｉ１はＩｗ１である。そして書き込み電流比Ｉ１／Ｉ２はｃ１０である。従って、最適書き込み電流Ｉ２はＩ１／ｃ１０＝Ｉｗ１／ｃ１０である。また温度Ｔ２〜Ｔ３における最適書き込み電流Ｉ１はＩｗ２である。そして書き込み電流比Ｉ１／Ｉ２はｃ２０である。従って、最適書き込み電流Ｉ２はＩ１／ｃ２０＝Ｉｗ２／ｃ２０である。
【０２１２】
図５０に示す例は、図４９に示す例において、ビット線書き込み電流Ｉ２を、“０”データ書き込み時及び“１”データ書き込み時それぞれについて記録したものである。図の例であると、温度Ｔ１〜Ｔ２における最適書き込み電流Ｉ１はＩｗ１である。そして、“０”データ書き込み時の書き込み電流比Ｉ１／Ｉ２はｃ１１である。また“１”データ書き込み時の書き込み電流比Ｉ１／Ｉ２はｃ１２である。従って、“０”データ書き込み時の最適書き込み電流Ｉ２はＩ１／ｃ１１＝Ｉｗ１／ｃ１１であり、“１”データ書き込み時の最適書き込み電流Ｉ２はＩ１／ｃ１２＝Ｉｗ１／ｃ１２である。また、温度Ｔ２〜Ｔ３においては、最適書き込み電流Ｉ１はＩｗ２であり、“０”データ書き込み時の最適書き込み電流Ｉ２はＩ１／ｃ２１＝Ｉｗ２／ｃ２１であり、“１”データ書き込み時の最適書き込み電流Ｉ２はＩ１／ｃ２２＝Ｉｗ２／ｃ２２である。
【０２１３】
次に、上記ステップＳ２における最適書き込み電流の検索方法について説明する。最適書き込み電流を見つけるためには、書き込み電流Ｉ１、Ｉ２を変化させつつ、書き込みが成功したか否かを検査する。すなわち、書き込み電流制御ブロックが、ディジット線カレントソース１５及びビット線カレントソース１８、１９を制御して、書き込み電流Ｉ１、Ｉ２を変化させながら、メモリセルへの書き込み特性を測定する。この際、メモリセルへ書き込むデータパターンは、データパターンジェネレータが発生するチェッカーボードパターンを用いる。チェッカーボードパターンの生成は、一般的なメモリテスタを用いて行っても良い。以下その方法を、図５１を用いつつ詳細に説明する。図５１は、最適書き込み電流の検索方法のフローチャートである。
【０２１４】
まず、パス数記憶レジスタ６４０の初期設定を行い（ステップＳ１０）、書き込み電流設定レジスタ６６０の初期設定を行う（ステップＳ１１）。前述の通り、最適書き込み電流を見つけるには、書き込み電流を変化させつつ、書き込みが成功したか否かを検査して行う。したがって、検査は複数の書き込み電流によって行う必要がある。しかし、書き込み電流Ｉ１、Ｉ２の組み合わせは無限にある。従って、例えば複数のＩ１／Ｉ２を選択し、各Ｉ１／Ｉ２において数点の観測ポイントを設定する。具体的には図５２に示すように書き込み電流Ｉ１、Ｉ２の組み合わせを選択する。図５２は書き込み電流Ｉ１、Ｉ２の組み合わせを示すグラフである。図示するように、まずＩ１／Ｉ２＝ｃ１、ｃ２、ｃ３、ｃ４となる書き込み電流Ｉ１、Ｉ２を選択する。そして、各Ｉ１／Ｉ２を満たす、原点（Ｉ１＝Ｉ２＝０）から延びる４本の直線上に、２７個の（Ｉ１、Ｉ２）の組み合わせを選択する。すなわち、この２７個の（Ｉ１、Ｉ２）の組み合わせで、メモリセルへの書き込みを行う。各組み合わせを、図中に示すように観測ポイントＰ１〜Ｐ２７と呼ぶことにする。書き込み電流設定レジスタ６６０の初期化とは、最初の書き込み時に用いる（Ｉ１、Ｉ２）を、電流設定レジスタ６６０に格納することを意味する。例えば、図５２において、観測ポイントＰ１における電流（Ｉ１、Ｉ２）が、電流設定レジスタ６６０に格納される。また、パス数記憶レジスタ６４０の初期設定とは次のことを意味する。最適書き込み電流を見つける際には、書き込み電流設定レジスタ６６０に格納されている観測ポイントにおける書き込み電流（Ｉ１、Ｉ２）を用いて、メモリセルアレイ１１にデータパターンを書き込む。そして、メモリセルアレイ１１内において、正常に書き込みが行われたメモリセル数（パス数）がカウントされ、その数が最も多い（Ｉ２、Ｉ２）が最適書き込み電流であると判断される。ステップＳ１におけるパス数記憶レジスタ６６０の初期設定では、最初の観測ポイントＰ１で書き込みを行った際のパス数との比較対象となるべき当面のパス数が、パス数記憶レジスタ６６０に格納され、そのパス数は例えばゼロでも構わない。
【０２１５】
次に、メモリセルへのデータの書き込みを行うために、発生させるべき電流磁場を設定する（ステップＳ１３）。すなわち、セレクタ６７０が、書き込み電流設定レジスタ６６０から書き込み電流設定値を読み出す。読み出される書き込み電流設定値は、図５２における観測ポイントＰ１における値（Ｉ１、Ｉ２）である。この書き込み電流設定値は、ディジット線カレントソース１５及びビット線カレントソース１８、１９に与えられる。また、アドレスカウンタ４３０がアドレス信号を生成し、マルチプレクサ４６０からカラムアドレス信号及びロウアドレス信号がカラムデコーダ１３及びロウデコーダ１２に与えられる。更に、データパターンジェネレータ４４０がチェッカーボードパターンのデータパターンを生成する。このデータパターンは、隣接するメモリセル間で書き込みデータが異なるような、データの書き込みパターンである。
【０２１６】
そして、メモリセルアレイに上記データパターンを書き込む（ステップＳ１４）。すなわち、ディジット線カレントソース１５が、書き込み電流設定値に基づいて書き込み電流Ｉ１をディジット線ＤＬに供給する。また、データパターンに基づいてビット線カレントソース１８、１９のいずれかが、書き込み電流設定値に基づく書き込み電流Ｉ２をビット線ＢＬに供給する。これによりメモリセルの磁気抵抗素子の周囲に磁場が形成され、所定のデータが書き込まれる。
【０２１７】
上記メモリセルへのデータパターンの書き込みについて、図５３及び図５４を用いて説明する。図５３は、メモリセルアレイ１１の構成を簡単に示すブロック図であり、図５４はデータパターンの一例を示す概念図である。
【０２１８】
図５３に示すように、例えばメモリセルＭＣが（５×５）個あったとする。ステップＳ１４におけるデータの書き込みは、全てのメモリセルＭＣ００〜ＭＣ４４について順次行われる。メモリセルアレイ１１へ書き込むべきデータパターンは、図５４に示すようなチェッカーボードパターンである。図５４が意味するところは、例えばビット線ＢＬ０及びディジット線ＤＬ０の交点にあるメモリセルＭＣ００に対しては“０”データを書き込み、ビット線ＢＬ１及びディジット線ＤＬ０の交点にあるメモリセルＭＣ０１に対しては“０”データを書き込むという意味であり、以下同様である。
【０２１９】
全てのメモリセルについて書き込みが終了した後、書き込みデータの検証を行う。すなわち、アドレスカウンタ４３０がアドレスを生成する（ステップＳ１５）。そして、生成されたアドレスのメモリセルからデータを読み出し（ステップＳ１６）、読み出しデータをセンスアンプ２０で増幅する。次に、メモリセルから読み出したデータと、データパターンジェネレータ４４０が生成したデータパターンとを、比較器６１０が比較する（ステップＳ１７）。両者が一致すれば（ステップＳ１８）、パス数カウンタ６２０がカウント数を１、カウントアップする（ステップＳ１９）。そして、当該アドレスが、メモリセルアレイの最終アドレスであれば、処理を終了する。そうでなければ、アドレスカウンタ４３０が次のアドレスを生成して、ステップＳ１６〜Ｓ２０の処理を繰り返す。
【０２２０】
上記の書き込みデータの検証方法を、図５３及び図５４を用いて具体的に説明する。図５３に示すメモリセルアレイへ図５４に示すデータパターンを書き込んだ後、ステップＳ１５において、アドレスカウンタ４３０がメモリセルＭＣ００に対応するアドレス信号ＡＤＤ００を生成する。すると、アドレス信号ＡＤＤ００に基づいて、カラムデコーダ１３及びロウデコーダ１２が、メモリセルＭＣ００を選択し、メモリセルＭＣ００からデータが読み出される（ステップＳ１６）。そして、メモリセルＭＣ００からの読み出しデータと、データパターンジェネレータで生成したデータパターンとを比較する（ステップＳ１７）。すなわち、図５４に示すように、メモリセルＭＣ００に書き込むべきデータは“１”である。従って、メモリセルＭＣ００に“１”が書き込まれていれば、比較器６１０での比較結果は一致する（ステップＳ１８）。よって、パス数カウンタ６２０は“１”となる（ステップＳ１９）。メモリセルＭＣ００のデータが“０”である場合、すなわちデータの書き込みが失敗している場合には、比較結果は一致しない（ステップＳ１８）ので、パス数カウンタ６２０は“０”のままである。
【０２２１】
次に、アドレスカウンタ４３０はメモリセルＭＣ０１に対応するアドレス信号ＡＤＤ０１を生成する（ステップＳ１５）。これにより、メモリセルＭＣ０１からデータが読み出される（ステップＳ１６）。次に、メモリセルＭＣ０１からの読み出しデータと、データパターンジェネレータで生成したデータパターンとを比較する（ステップＳ１７）。図５４に示すように、メモリセルＭＣ０１に書き込むべきデータは“０”である。従って、メモリセルＭＣ０１に“０”が書き込まれていれば、比較結果は一致する（ステップＳ１８）。よって、パス数カウンタはカウント数をカウントアップする。一致しなければカウントアップしない。例えばメモリセルＭＣ００に“１”が書き込まれており、且つメモリセルＭＣ０１に“０”が書き込まれていれば、パス数カウンタ６２０におけるカウント数は“２”となる。上記の処理を、メモリセルＭＣ００〜ＭＣ４４の２５個のメモリセルについて繰り返す。メモリセルＭＣ４４の検証が終了すれば（ステップＳ２０）、ステップＳ１５〜Ｓ２０の一連の処理が終了する。
【０２２２】
次に、比較器６５０が、パス数カウンタ６２０のカウント数と、パス数記憶レジスタに記憶されているパス数とを比較する（ステップＳ２１）。この時点におけるパス数カウンタ６２０のカウント数は、メモリセルアレイ１１内において正常な書き込みが行われたメモリセル数（パス数）を意味している。またパス数記憶レジスタには初期設定値が格納されている。パス数カウンタ６２０におけるカウント数が、パス数記憶レジスタ６４０のパス数よりも大きい場合には、転送ゲート６３０がオープンとなり、パス数カウンタ６２０のカウント数がパス数記憶レジスタ６４０に上書きされる。また同時に、当該書き込みを行った際の温度及び書き込み電流Ｉ１、Ｉ２が書き込み電流設定レジスタ６６０に格納される。例えば図５３、図５４の例において、パス数記憶レジスタ６４０の初期値がゼロ、書き込みに成功したメモリセル数が１０個、書き込み電流が図５２における観測ポイントＰ１の電流をＰ１（Ｉ１、Ｉ２）、温度がＴ１〜Ｔ２であったとする。すると、パス数記憶レジスタ６４０のパス数＜パス数カウンタ６２０のカウント数、であるから、パス数記憶レジスタには新たに“１０”が記憶され、書き込み電流設定レジスタ６６０にはＰ１における書き込み電流Ｐ１（Ｉ１、Ｉ２）及び温度Ｔ１〜Ｔ２が記憶される。
【０２２３】
次に、他の電流磁場設定点があれば（ステップＳ２４）、前回と同じ温度において、上記ステップＳ１３〜Ｓ２３の処理を繰り返す。図５２の例であると、次に観測ポイントＰ２における書き込み電流Ｐ２（Ｉ１、Ｉ２）による新たな電流磁場を発生させる（ステップＳ１３）。そして、書き込み電流Ｐ２（Ｉ１、Ｉ２）によるメモリセルアレイ１１へのデータパターンの書き込みを行い（ステップＳ１４）、上記した方法により書き込みデータの検証を行う。データ検証の結果、書き込みに成功したメモリセル数が、観測ポイントＰ１における場合よりも多ければ、パス数記憶レジスタ６４０及び書き込み電流設定レジスタ６６０のデータが、観測ポイントＰ２における場合のデータに書き換えられる。そうでなければ、各レジスタ６４０、６６０のデータはそのままである。以上の処理を、観測ポイントＰ１〜Ｐ２７まで繰り返す。すると、最終的には、書き込み電流設定レジスタ６６０には、書き込みに成功したメモリセル数が最も多い書き込み電流のデータが記憶されることになり、パス数記憶レジスタ６４０には、その際のパス数が記憶されることになる。すなわち、この時点において書き込み電流設定レジスタ６６０に保持されている書き込み電流が、当該温度における最適な書き込み電流である。この様子を示しているのが図５５である。
【０２２４】
図５５は、横軸に書き込み電流Ｉ１を、縦軸に書き込み電流Ｉ２をプロットしたグラフであり、各観測ポイントＰ１〜Ｐ２７を示している。また同時に、各観測ポイントＰ１〜Ｐ２７におけるパス数を示している。図中における破線で囲った領域ＡＲＥＡ１〜ＡＲＥＡ６が、所定のパス数の領域を示しており、ＡＲＥＡ１からＡＲＥＡ６に行くに従って、パス数が増加していることを示す。すなわち、観測ポイントＰ１４、Ｐ１８は領域ＡＲＥＡ６内にあるから、書き込みに成功したメモリセル数が最も多いことを示す。逆に観測ポイントＰ１〜Ｐ４及びＰ２４、Ｐ２６、Ｐ２７は領域ＡＲＥＡ１内にあるから、書き込みに成功したメモリセル数が最も少ないことを示す。観測ポイントＰ１〜Ｐ４で書き込みに失敗した原因は、書き込み電流が小さすぎて、電流磁界が書き込み閾値に達しなかったことが原因である。また観測ポイントＰ２４、Ｐ２６、Ｐ２７で書き込みに失敗した原因は、書き込み電流が大きすぎて、漏れ磁界によって隣接セルに誤書き込みを生じさせたことが原因である。
【０２２５】
図５６は、図５５において簡略化の為に観測ポイントの図示を省略したものである。最もパス数の多い領域ＡＲＥＡ６に対応する書き込み電流Ｉ１、Ｉ２こそが、当該温度における最適な書き込み電流であり、且つその領域は、上記第１の実施形態で説明した図１２における斜線の範囲の、特に中央部に相当する。そして書き込み電流設定レジスタには、上記ステップＳ１１〜Ｓ２４で説明した処理の結果、図５６における領域ＡＲＥＡ６に対応する書き込み電流Ｉ１、Ｉ２のデータが格納される。
【０２２６】
図４６に戻って説明すると、上記ステップＳ１１〜Ｓ２４の処理によって、ステップＳ２における最適書き込み電流Ｉ１、Ｉ２の検索が終了する。次に、書き込み電流を設定すべき他の温度があるか判断する（ステップＳ３）。すなわち、上記第３の実施形態でも述べたように、アステロイド曲線は温度によって変化する。換言すれば、最適な書き込み電流の値も温度によって変化する。この様子を示しているのが図５７である。図中における破線が、各温度範囲における最適な書き込み電流を示す領域（図５５、図５６における領域ＡＲＥＡ６に相当）である。図示するように、最適な書き込み電流は、温度が上昇すると共に、定電流化していく。従って、各温度毎に最適な書き込み電流の値を見つける必要がある。
【０２２７】
従って、他の温度で設定する必要が有れば（ステップＳ４）、新たな温度に温度設定した後（ステップＳ１）、図５１に示すフローを行って、その温度における最適な書き込み電流を見つける。必要な全ての温度において書き込み電流が見つかった場合には（ステップＳ４）、処理を終了する。
【０２２８】
その結果、書き込み電流設定レジスタ６６０には、図４７乃至図５０に示すようなデータが格納される。すなわち、各温度における最適な書き込み電流Ｉ１、Ｉ２が、書き込み電流設定レジスタ６６０に保持される。
【０２２９】
次に、通常の書き込み動作について、図５８を用いて簡単に説明する。図５８は、書き込み動作時のフローチャートである。
図４６、図５１で説明したフローにより、最適な書き込み電流Ｉ１、Ｉ２に関するデータが、書き込み電流設定レジスタ６６０に保持されている（ステップＳ３０）。ここでは、書き込み電流設定レジスタ６６０には図４７に示すデータが格納されているとする。
【０２３０】
まず、制御信号入力ピンから書き込みモード信号が入力される。これにより、モードセレクタ４７０は書き込みモードを選択し、シーケンサ４８０は、各回路ブロックに書き込み動作をさせる。
【０２３１】
シーケンサは、データ入力レシーバ４１０及びアドレス入力レシーバをイネーブル状態にする。これにより、データ入力レシーバ４１０は、データ入力ピンからデータ信号を受け取り、アドレス入力レシーバ４２０はアドレス信号を受け取る。ディジット線セレクタ１４は、ロウデコーダ１２で得られたロウアドレス信号に応じてディジット線を選択し、ビット線セレクタ１７は、カラムデコーダ１３で得られたカラムアドレス信号に応じてビット線を選択する（ステップＳ３１）。そしてディジット線カレントソース１５は、選択されたディジット線に書き込み電流Ｉ１を供給し、データ信号に応じてビット線カレントソース１８、１９のいずれかがビット線ＢＬに書き込み電流Ｉ２を供給する。
【０２３２】
すなわち、ディジット線カレントソース１５及びビット線カレントソース１８、１９は、書き込み電流設定レジスタ６６０から与えられるデータに応じて、供給する書き込み電流Ｉ１、Ｉ２を制御する。セレクタ６７０は温度センサを備えており、周囲温度を検出する（ステップＳ３２）。そして、セレクタ６７０は、温度に応じた最適な書き込み電流Ｉ１、Ｉ２の値を、書き込み電流設定レジスタ６６０から読み出して、ディジット線カレントソース１５及びビット線カレントソース１８、１９へ送出する（ステップＳ３３）。例えば、温度Ｔ１〜Ｔ２においては、書き込み電流設定レジスタ６６０からＩ１＝Ｉｗ１、Ｉ２＝Ｉｂ１というデータが読み出される。このデータに応じて、ディジット線カレントソース１５はＩ１＝Ｉｗ１をディジット線ＤＬに供給し、ビット線カレントソース１８、１９はＩ２＝Ｉｂ１をビット線ＢＬに供給する（ステップＳ３４）。この結果、選択メモリセルには最適な書き込み電流によって書き込みが行われる。
【０２３３】
上記本実施形態に係るＭＲＡＭであると、温度毎に最適な書き込み電流Ｉ１、Ｉ２を検索し、保持している。そして、温度に応じて最適な書き込み電流Ｉ１、Ｉ２の値を読み出して、書き込み動作を行っている。従って、温度によってアステロイド曲線が変化した場合であっても、上記第１、第２の実施形態で説明した効果が得られる。
【０２３４】
なお、本実施形態においては、ディジット線カレントソース１５及びビット線カレントソース１８、１９は、上記第３乃至第７の実施形態で示した電流供給回路７０を内在するものとして取り扱っているため、図４５では電流供給回路７０は図示していない。各カレントソース１５、１８、１９の電流を制御する場合には、例えば電流供給回路７０の電流源７４が供給する電流を直接制御しても良いし、カレントソース１５、１８、１９が第７の実施形態で説明した構成（図３８参照）を有する場合には、各制御スイッチを制御しても良い。
【０２３５】
また本実施形態では、図５７において、最適書き込み電流が温度によって１次関数的に変化する場合を例に挙げて説明した。しかし、各温度において逐一最適書き込み電流を探しているので、アステロイド曲線が温度によってどのように変化しても、常時最適な書き込み動作が可能である。
【０２３６】
更に、電流供給回路７０が上記第４乃至第６の実施形態で説明した構成、すなわち温度と共に電流源７４の供給電流がアステロイド曲線と共に変化する場合には、本実施形態におけるステップＳ２の処理は、ある１点の温度でのみ行えば十分である。
【０２３７】
更に、本実施形態では、図５１におけるステップＳ１４〜Ｓ２０の処理を、メモリセルアレイ１１の全てのメモリセルについて行う場合を例に挙げて説明した。しかし、メモリセルの特性がメモリセルアレイ内でランダムに分布していることを想定しうる場合には、ある特定の領域内のメモリセル群に対してのみ、ステップＳ１４〜Ｓ２０の処理を行えば十分である。また上記処理は、ダイソートテストを行って、不良セルを冗長セルで置き換えた後に行うのが、より精度の高い書き込み電流を発見できる点で望ましい。
【０２３８】
上記のように、この発明の第１乃至第９の実施形態に係る半導体記憶装置によれば、ディジット線カレントソース及びビット線カレントソースは、困難軸方向磁界と容易軸方向磁界とが一定の関係を維持するように、ディジット線及びビット線に電流を供給する。その一定の関係とは、書き込み時の動作マージンを最大に出来るような関係である。
【０２３９】
すなわち、上記第１の実施形態においては、理想的なアステロイド曲線を有するメモリセルにおいては、ディジット線カレントソース及びセンス線カレントソースは、困難軸方向磁界と容易軸方向磁界とが等しくなるように、ディジット線及びビット線に電流を供給する。
【０２４０】
また、上記第２の実施形態においては、アステロイド曲線が理想形状からずれた場合、ディジット線カレントソース及びビット線カレントソースは、磁界のバラツキを考慮した際の困難軸方向磁界の最小閾値と容易軸方向磁界の最小閾値とが等しくなる際の両者の比率を常に維持するように、ディジット線及びセンス線に電流を供給する。より具体的には、前記困難軸方向磁界Ｈｘ及び容易軸方向磁界Ｈｙを、選択メモリセルに困難軸方向で隣接する第１隣接メモリセルにおける困難軸方向磁界Ｈｘの最小書き込み閾値と、選択メモリセルに容易軸方向で隣接する第２隣接メモリセルにおける困難軸方向磁界Ｈｘの最小書き込み閾値とが一致し、且つ第１隣接メモリセルにおける容易軸方向磁界Ｈｙの最小書き込み閾値と、第２隣接メモリセルにおける容易軸方向磁界Ｈｙの最小書き込み閾値とが一致する際の、Ｈｘ、Ｈｙの最小書き込み閾値の比を常に保つように維持する。
【０２４１】
また、上記第１、第２の実施形態に係る構成は、第３の実施形態によって具体化される。更に第３の実施形態であると、ビット線書き込み電流Ｉ１を、書き込みデータに応じて変化させている。従って、アステロイド曲線が容易軸方向にずれた場合であっても、データの書き込み信頼性を向上できる。
【０２４２】
更に第４乃至第８の実施形態に係る構成によっても、上記第１、第２の実施形態が具体化される。これらの実施形態では、書き込み電流Ｉ１、Ｉ２の値を、温度によって変化させている。そしてその変化の度合いは、磁気抵抗素子のアステロイド曲線の温度に対する変化の度合いと一致している。従って、温度変化によって、メモリセルの書き込み閾値が変化した場合であっても、上記第１、第２の実施形態で説明した書き込み電流Ｉ１、Ｉ２の関係が実現できる。
【０２４３】
更に第９の実施形態では、最適な書き込み電流Ｉ１、Ｉ２を発見するための方法が開示されている。すなわち、上記第１、第２の実施形態で説明した書き込み電流Ｉ１、Ｉ２の関係が、第９の実施形態で説明した構成によっても実現できる。
【０２４４】
なお、Ｈｘ／Ｈｙ及びＩ１／Ｉ２の値は、必ずしも定数ではなく、何らかの関数であってもよい。また、アステロイド曲線は、温度だけでなく時間が経つにつれて変化する場合もある。従って、最適な書き込み電流の設定は、製造からの経過時間に応じて行うことが望ましい。
【０２４５】
図５９は、上記第１乃至第９の実施形態の第１変形例に係る半導体記憶装置のメモリセルの断面図である。図示するように、図４に示す構造において、絶縁膜４８上に磁性体膜７００が設けられ、磁性体膜７００上に絶縁膜７１０が設けられ、磁性体膜４９が絶縁膜７１０上に設けられている。所謂ダブルジャンクション構造を有している。磁性体膜４７、４９のスピンの向きは予め、互いに等しくなるよう所定の方向に設定されている。その上で、磁性体膜７００のスピンの向きを磁性体膜４７、４８に対して平行、または反平行とすることで、“０”データ、または“１”データを書き込む。図５９に示す構造であると、図４に示す構造よりも高いＭＲ比を得ることが出来、データ保持の観点において信頼性に優れている。なお、ＭＲ比とは“０”データ書き込み状態と“１”データ書き込み状態とにおける磁気抵抗素子の抵抗比である。
【０２４６】
図６０（ａ）、（ｂ）は、上記第１乃至第９の実施形態の第２変形例に係る半導体記憶装置のメモリセルを示しており、（ａ）図は等価回路、（ｂ）図は断面図である。図示するように、ＭＲＡＭセルは磁気抵抗素子のみで構成されている。すなわち、シリコン基板３３上に設けられた層間絶縁膜３６中にワード線ＷＬとなる金属配線層７２０が設けられている。そして金属配線層７２０上に、絶縁膜４８を磁性体膜４７、４９で挟んだ構造の磁気抵抗素子が設けられている。更に、磁性体膜４９上に、ビット線ＢＬとなる金属配線層５１が、ワード線ＷＬと直交する方向に延設されている。このようなクロスポイント型のメモリセルの場合であっても、図６０（ｃ）の断面図に示すように、ダブルジャンクション構造としても良い。
【０２４７】
図６１（ａ）、（ｂ）は、上記第１乃至第９の実施形態の第３変形例に係る半導体記憶装置のメモリセルを示しており、（ａ）図は等価回路、（ｂ）図は断面図である。図示するように、メモリセルは、磁気抵抗素子と整流素子（ダイオード）との組み合わせで形成されている。すなわち、図６０（ｂ）に示す構造において、ワード線ＷＬとなる金属配線層７２０と磁性体膜４７との間にｎ型半導体層７３０及びｐ型半導体層７４０を設けることにより、ワード線ＷＬとビット線ＢＬとの間に、磁気抵抗素子と直列にダイオード６５を挿入している。このように、磁気抵抗素子と整流素子とによってメモリセルを構成した場合であっても、図６１（ｃ）の断面図に示すように、ダブルジャンクション構造を採用しても良い。
【０２４８】
図６２（ａ）、（ｂ）は、上記第１乃至第９の実施形態の第４変形例に係る半導体記憶装置のメモリセルを示しており、（ａ）図は等価回路、（ｂ）図は断面図である。図示するように、メモリセルはクロスポイント型であり、且つディジット線ＤＬを有している。すなわち、シリコン基板３３上に設けられた層間絶縁膜３６中にビット線ＢＬとなる金属配線層５１が設けられている。またビット線ＢＬと同一のレベルにディジット線ＤＬとなる金属配線層４４が、ビット線ＢＬと平行に設けられている。更に層間絶縁膜３６中には、ビット線ＢＬと金属配線層７６０、３２によって接続され、且つディジット線ＤＬと近接するようにして磁気抵抗素子３０が設けられている。磁気抵抗素子３０は、金属配線層３２上に設けられた磁性体膜４７、磁性体膜４７上に設けられた絶縁膜４８、及び絶縁膜４８上に設けられた磁性体膜４９を有している。そして、磁性体膜４９に電気的に接続されるようにして、層間絶縁膜３６上にワード線ＷＬとなる金属配線層７２０が、ディジット線ＤＬと直交する方向に設けられている。勿論、このような構造の場合であっても、図６２（ｃ）に示すように、ダブルジャンクション構造を採用しても良い。
【０２４９】
図６３は、上記第１乃至第９の実施形態の第６変形例に係る半導体記憶装置の平面図である。上記第１乃至第９の実施形態では、ビット線ＢＬが困難軸方向に沿って形成され、ディジット線ＤＬが容易軸方向に沿って形成されている場合について説明した。従って、メモリセルに書き込まれるデータは、ビット線ＢＬに流れる電流の向きによって制御される。しかし図６３のように、ビット線ＢＬを容易軸方向に沿って形成し、ディジット線ＤＬを困難軸方向に沿って形成しても良い。この場合には、メモリセルに書き込まれるデータは、ディジット線ＤＬに流れる電流の向きによって制御される。
【０２５０】
また、上記第１、第２の実施形態及びその変形例では、ＭＴＪ素子を用いたメモリセルの場合を例に挙げて説明したが、例えばＧＭＲ（Ｇｉａｎｔ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）素子、ＣＭＲ（Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）素子を用いる場合であっても良い。
【０２５１】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【０２５２】
【発明の効果】
以上説明したように、この発明によれば、書き込み動作の信頼性を向上できる半導体記憶装置及びその制御方法を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るＭＲＡＭのブロック図。
【図２】この発明の第１の実施形態に係るＭＲＡＭの備えるメモリセルアレイの回路図。
【図３】この発明の第１の実施形態に係るＭＲＡＭの備えるメモリセルアレイの平面図。
【図４】図３におけるＸ１−Ｘ１’線に沿った断面図。
【図５】この発明の第１の実施形態に係るＭＲＡＭの備えるメモリセルの斜視図。
【図６】この発明の第１の実施形態に係るＭＲＡＭの備えるメモリセルアレイの平面図。
【図７】配線周囲の磁界強度について示しており、配線からの距離と磁界強度との関係を示す関係図。
【図８】配線周囲の磁界強度について示しており、配線からの距離と、困難軸方向磁界及び容易軸方向磁界との関係を示す関係図。
【図９】この発明の第１の実施形態に係るＭＲＡＭにおける、選択メモリセルのアステロイド曲線を示す図。
【図１０】この発明の第１の実施形態に係るＭＲＡＭにおける、隣接セルのアステロイド曲線を示す図。
【図１１】この発明の第１の実施形態に係るＭＲＡＭにおける、隣接セルのアステロイド曲線を示す図。
【図１２】この発明の第１の実施形態に係るＭＲＡＭにおける、選択メモリセル及び隣接セルのアステロイド曲線を示す図。
【図１３】配線の断面図。
【図１４】この発明の第２の実施形態に係るＭＲＡＭにおける、選択メモリセルのアステロイド曲線を示す図。
【図１５】この発明の第２の実施形態に係るＭＲＡＭにおける、隣接セルのアステロイド曲線を示す図。
【図１６】この発明の第２の実施形態に係るＭＲＡＭにおける、隣接セルのアステロイド曲線を示す図。
【図１７】この発明の第２の実施形態に係るＭＲＡＭにおける、選択メモリセル及び隣接セルのアステロイド曲線を示す図。
【図１８】この発明の第３の実施形態に係るＭＲＡＭの一部領域の回路図。
【図１９】この発明の第３の実施形態に係るＭＲＡＭの備える電流源の回路図。
【図２０】この発明の第３の実施形態に係るＭＲＡＭの備える電流源が供給する電流と温度との関係を示すグラフ。
【図２１】ＭＲＡＭセルのアステロイド曲線を示す図。
【図２２】この発明の第３の実施形態の変形例に係るＭＲＡＭの一部領域の回路図。
【図２３】ＭＲＡＭセルのアステロイド曲線を示す図。
【図２４】この発明の第４の実施形態に係るＭＲＡＭの備える電流源の回路図。
【図２５】この発明の第４の実施形態に係るＭＲＡＭの備える電流源が供給する電流と温度との関係を示すグラフ。
【図２６】この発明の第４の実施形態の変形例に係るＭＲＡＭの備える電流源の回路図。
【図２７】この発明の第４の実施形態の変形例に係るＭＲＡＭの備える電流源が供給する電流と温度との関係を示すグラフ。
【図２８】この発明の第５の実施形態に係るＭＲＡＭの備える電流源の回路図。
【図２９】この発明の第５の実施形態に係るＭＲＡＭの備える温度センサの回路図。
【図３０】この発明の第５の実施形態に係るＭＲＡＭの備える温度センサの出力する電圧、及び電流源が出力する電流と温度との関係を示すグラフ。
【図３１】この発明の第５の実施形態に係るＭＲＡＭの備える電流源の回路図。
【図３２】この発明の第５の実施形態の変形例に係るＭＲＡＭの備える電流源の回路図。
【図３３】この発明の第５の実施形態の変形例に係るＭＲＡＭの備える温度センサの出力する電圧、及び電流源が出力する電流と温度との関係を示すグラフ。
【図３４】この発明の第６の実施形態に係るＭＲＡＭの備える電流源の回路図。
【図３５】この発明の第６の実施形態に係るＭＲＡＭの備える温度センサの出力する電圧、及び電流源が出力する電流と温度との関係を示すグラフ。
【図３６】この発明の第６の実施形態の変形例に係るＭＲＡＭの備える電流源の回路図。
【図３７】この発明の第６の実施形態の変形例に係るＭＲＡＭの備える温度センサの出力する電圧、及び電流源が出力する電流と温度との関係を示すグラフ。
【図３８】この発明の第７の実施形態に係るＭＲＡＭの一部領域の回路図。
【図３９】この発明の第７の実施形態に係るＭＲＡＭが備える設定回路の回路図。
【図４０】この発明の第７の実施形態の第１変形例に係るＭＲＡＭが備える設定回路の回路図。
【図４１】この発明の第７の実施形態の第２変形例に係るＭＲＡＭの一部領域の回路図。
【図４２】この発明の第７の実施形態の第３変形例に係るＭＲＡＭの一部領域の回路図。
【図４３】この発明の第８の実施形態に係るＭＲＡＭのブロック図。
【図４４】この発明の第８の実施形態の変形例に係るＭＲＡＭのブロック図。
【図４５】この発明の第９の実施形態に係るＭＲＡＭのブロック図。
【図４６】この発明の第９の実施形態に係るＭＲＡＭにおいて、温度に応じて最適な書き込み電流を設定するための処理を示すフローチャート。
【図４７】この発明の第９の実施形態に係るＭＲＡＭが保持する、書き込み電流のデータを示す概念図。
【図４８】この発明の第９の実施形態に係るＭＲＡＭが保持する、書き込み電流のデータを示す概念図。
【図４９】この発明の第９の実施形態に係るＭＲＡＭが保持する、書き込み電流のデータを示す概念図。
【図５０】この発明の第９の実施形態に係るＭＲＡＭが保持する、書き込み電流のデータを示す概念図。
【図５１】この発明の第９の実施形態に係るＭＲＡＭにおいて、最適な書き込み電流を設定するための処理を示すフローチャート。
【図５２】この発明の第９の実施形態に係るＭＲＡＭにおいて、ディジット線及びビット線に供給する書き込み電流の関係を示すグラフであり、最適書き込み電流を探す際の観測ポイントを示す図。
【図５３】ＭＲＡＭのメモリセルの回路図。
【図５４】この発明の第９の実施形態に係るＭＲＡＭにおいて、最適な書き込み電流を設定する際に使用するデータパターンの概念図。
【図５５】この発明の第９の実施形態に係るＭＲＡＭにおいて、ディジット線及びビット線に供給する書き込み電流と、正常な書き込みが行われたメモリセル数との関係を示すグラフ。
【図５６】この発明の第９の実施形態に係るＭＲＡＭにおいて、ディジット線及びビット線に供給する書き込み電流と、正常な書き込みが行われたメモリセル数との関係を示すグラフ。
【図５７】この発明の第９の実施形態に係るＭＲＡＭにおいて、ディジット線及びビット線に供給する最適な書き込み電流の範囲が温度によって変化する様子を示すグラフ。
【図５８】この発明の第９の実施形態に係るにおける、書き込み動作時のフローチャート。
【図５９】この発明の第１乃至第９の実施形態の第１変形例に係るＭＲＡＭの備えるメモリセルの断面図。
【図６０】この発明の第１乃至第９の実施形態の第２変形例に係るＭＲＡＭの備えるメモリセルについて示しており、（ａ）図は等価回路図、（ｂ）図及び（ｃ）図は断面図。
【図６１】この発明の第１乃至第９の実施形態の第３変形例に係るＭＲＡＭの備えるメモリセルについて示しており、（ａ）図は等価回路図、（ｂ）図及び（ｃ）図は断面図。
【図６２】この発明の第１乃至第９の実施形態の第４変形例に係るＭＲＡＭの備えるメモリセルについて示しており、（ａ）図は等価回路図、（ｂ）図及び（ｃ）図は断面図。
【図６３】この発明の第１乃至第９の実施形態の第５変形例に係るＭＲＡＭの備えるメモリセルアレイの平面図。
【符号の説明】
１０…ＭＲＡＭ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラムデコーダ、１４…ディジット線セレクタ、１５…ディジット線カレントソース、１６…ディジット線カレントシンク、１７…ビット線セレクタ、１８、１９…ビット線カレントソース／カレントシンク、１８−１、１９−１…ビット線カレントソース、１８−２、１９−２…ビット線カレントシンク、２０…センスアンプ、３０、１８２…磁気抵抗素子、３１…スイッチングトランジスタ、３２…金属配線層（引き出し配線）、３３…半導体基板、３４…ソース・ドレイン領域、３５…ゲート電極（ワード線）、３６、４１、４５、５０…層間絶縁膜、３７、３８、４２、４６、６６、７６０…コンタクトプラグ、３９、４０、４３、５２…金属配線層、４４…金属配線層（ディジット線）、４７、４９、７００…磁性体膜、４８、７１０…絶縁膜、５１…金属配線層（ビット線）、６０、６１、６３、６４、６６、６７、７１、７７、７８、７９、８０、８６、８７、９２、９４、、９８〜１００、９９−１、９９−２、１００−１、１００−２、１１１、１２１、１３０〜１５０、１６１、１６５、１６７、１６９、１７３、１８０…ｐチャネルＭＯＳトランジスタ、６２、６５、６８、７２、７３、８１、８２、８８、８９、９５〜９７、１２２、１２３、１６２、１６６、１６８、１７４、１８１、１８３…ｎチャネルＭＯＳトランジスタ、７０、７０−１、７０−２…電流供給回路、７４…電流源、７５、７５−１〜７５−３、７６、７６−１〜７６−３、９３、９３−１、９３−２、１２０、１２０−１、１２０−２…回路ブロック、８３、９０…抵抗素子、８４、８５、９１…ダイオード、１１０、１１０−１、１１０−２、２００…温度センサ、１６０、１６０−１〜１６０−４…設定回路、１６３、１６４、１７１、１７２、１７５、１７６…インバータ、１７０…ヒューズ素子、１７９…ＮＡＮＤゲート、１９０…制御回路、２１０…切り替え回路、３００…メモリセルブロック、４００…周辺回路ブロック、４１０…データ入力レシーバ、４２０…アドレス入力レシーバ、４３０…アドレスカウンタ、４４０…データパターンジェネレータ、４５０、４６０…マルチプレクサ、４７０…モードセレクタ、４８０…シーケンサ、４９０…クロック発生器、５００…出力ドライバ、６００…書き込み電流制御ブロック、６１０、６５０…比較器、６２０…パス数カウンタ、６３０…転送ゲート、６４０…パス数記憶レジスタ、６６０…書き込み電流設定レジスタ、６７０…セレクタ、７２０…金属配線層（ワード線）、７３０…ｎ型半導体層、７４０…ｐ型半導体層、７５０…ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【手続補正書】
【提出日】平成16年5月26日(2004.5.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１方向に沿って複数形成されたワード線と、
前記第１方向に直交する第２方向に沿って複数形成されたビット線と、
前記ワード線と前記ビット線との交点に設けられ、磁気抵抗素子を含むメモリセルと、
前記ワード線を選択するロウデコーダと、
前記ビット線を選択するカラムデコーダと、
前記ロウデコーダ及び前記カラムデコーダによって選択された選択ワード線及び選択ビット線に、第１、第２書き込み電流をそれぞれ供給して、前記選択ワード線及び前記選択ビット線の交点に設けられた選択メモリセルにデータを書き込む書き込み回路と
を具備し、前記書き込み回路は、温度に応じて前記第１、第２書き込み電流の電流値を変化させる
ことを特徴とする半導体記憶装置。
【請求項２】
第１方向に沿って複数形成されたワード線と、
前記第１方向に直交する第２方向に沿って複数形成されたビット線と、
前記ワード線と前記ビット線との交点に設けられ、磁気抵抗素子を含むメモリセルと、
前記ワード線を選択するロウデコーダと、
前記ビット線を選択するカラムデコーダと、
前記ロウデコーダ及び前記カラムデコーダによって選択された選択ワード線及び選択ビット線に、第１、第２書き込み電流をそれぞれ供給して、前記選択ワード線及び前記選択ビット線の交点に設けられた選択メモリセルにデータを書き込む書き込み回路と
を具備し、前記書き込み回路は、前記第１、第２書き込み電流の電流値を温度に応じて変化させると共に、前記第１、第２書き込み電流のいずれか一方の電流値を書き込みデータに応じて変化させる
ことを特徴とする半導体記憶装置。
【請求項３】
温度に応じて最適な前記第１、第２書き込み電流の電流値を探索する書き込み電流設定回路と、
前記書き込み電流設定回路で得られた前記第１、第２書き込み電流の電流値に関する情報を、温度データと共に保持する保持回路と、
前記保持回路に保持されている前記情報を、温度に応じて読み出す読み出し回路と
を更に具備し、前記書き込み回路は、前記読み出し回路によって前記保持回路から読み出された前記情報に基づいて、前記第１、第２書き込み電流を供給する
ことを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記書き込み回路は、前記第１書き込み電流を前記選択ワード線に供給する第１ＭＯＳトランジスタ群と、
前記第２書き込み電流を前記選択ビット線に供給する第２ＭＯＳトランジスタ群と
を備え、前記第１、第２ＭＯＳトランジスタ群において、オン状態とされるＭＯＳトランジスタの数が温度上昇に伴って減少し、
前記半導体記憶装置は、前記第１、第２ＭＯＳトランジスタ群において、オン状態にすべきＭＯＳトランジスタの情報を温度毎に保持する保持回路と、
前記保持回路から前記情報を温度に応じて読み出し、前記第１、第２ＭＯＳトランジスタ群におけるＭＯＳトランジスタのオン／オフを制御する読み出し回路と、
温度に応じて最適な前記第１、第２書き込み電流の電流値を探索する書き込み電流設定回路を更に具備し、
前記保持回路に保持される前記情報は、前記電流設定回路で得られた前記第１、第２書き込み電流の電流値に基づく
ことを特徴とする請求項１または２記載の半導体記憶装置。
【請求項５】
第１方向に沿って複数形成されたワード線と、第１方向に直交する第２方向に沿って複数形成されたビット線との交点に設けられ、磁気抵抗素子を含むメモリセルにデータを書き込む為に前記ワード線及び前記ビット線にそれぞれ供給する第１、第２書き込み電流の最適値に関するデータを、温度毎に保持部に保持させるステップと、
書き込み時、温度を検出するステップと、
前記温度を検出するステップにおいて検出された温度に対応するデータを、前記保持部から読み出すステップと、
前記保持部から読み出した前記データに応じて、ワード線カレントソース及びビット線カレントソースが前記ワード線及び前記ビット線に、最適な前記第１、第２書き込み電流を供給して、前記メモリセルにデータを書き込むステップと
を具備することを特徴とする半導体記憶装置の制御方法。