(57)【要約】【課題】プラズマ励起を行うことのできる半導体製造装置において、異物低減による製造歩留まりの向上を図ることのできる技術を提供する。【解決手段】プラズマＣＶＤ装置１では、反応室２の内部に設置された一方の電極であるサセプタ３と呼ばれる支持台の上に半導体ウエハ４が置かれ、このサセプタ３と、その周囲を絶縁体５によって保持されたシャワーヘッドとの間に高周波電力が印加される。少なくとも反応室２の内壁、および反応室２の内部に配置された各部品の表面は、フッ素系プラズマによってエッチングされ難い窒化ガリウム（ＧａＮ）によって覆われているので、約４００℃以上の温度でのプラズマクリーニングの際、反応室２の内部の壁面および各部品のプラズマによるエッチングを防いで、異物の発生を抑えることができる。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
プラズマ励起を行うことのできる半導体製造装置であって、反応室の内壁および前記反応室の内部に配置された部品の表面が窒化ガリウムにより被覆されていることを特徴とする半導体製造装置。
【請求項２】
プラズマ励起を行うことのできる半導体製造装置であって、反応室の内壁および前記反応室の内部に配置された部品の表面が窒化ガリウムによって被覆されており、前記反応室の内部は、約４００℃以上の温度でフッ素系プラズマによりクリーニングされることを特徴とする半導体製造装置。
【請求項３】
プラズマ励起を行うことのできる半導体製造装置であって、反応室の内壁および前記反応室の内部に配置された部品の表面が窒化ガリウムによって被覆されており、前記反応室において化学的気相成長による膜の形成またはドライエッチングによる膜の加工が行われた後に、前記反応室の内部を約４００℃以上の温度でフッ素系プラズマによりクリーニングされることを特徴とする半導体製造装置。
【請求項４】
（ａ）ＣＶＤ装置の反応室に備わるサセプタ上に半導体基板を載置する工程と、
（ｂ）前記半導体基板上に化学的気相成長により膜を形成する工程と、
（ｃ）前記半導体基板を前記反応室から取り出す工程と、
（ｄ）前記反応室の内部を約４００℃以上の温度でフッ素系プラズマによりクリーニングする工程とを有し、
前記反応室の内壁および前記反応室の内部に配置された部品の表面が窒化ガリウムによって被覆されていることを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）ドライエッチング装置の反応室に備わるサセプタ上に半導体基板を載置する工程と、
（ｂ）前記半導体基板上に形成された膜をドライエッチングにより加工する工程と、
（ｃ）前記半導体基板を前記反応室から取り出す工程と、
（ｄ）前記反応室の内部を約４００℃以上の温度でフッ素系プラズマによりクリーニングする工程とを有し、
前記反応室の内壁および前記反応室の内部に配置された部品の表面が窒化ガリウムによって被覆されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、プラズマ励起を行うことのできる半導体製造装置、たとえばＣＶＤ（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）装置、およびこの半導体製造装置を用いた半導体装置の製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＣＶＤ反応の一形式であるプラズマ励起反応は、減圧状態の反応室内で高周波放電を行わせ、プラズマ粒子のエネルギーによって反応ガスを分解または相互に反応させて、基板上に反応生成物としての膜を堆積させる方法である。
【０００３】
プラズマＣＶＤ反応における制御パラメータには、熱エネルギーを用いるＣＶＤ反応では含まれないプラズマ関連要素がパラメータとして多く存在し、これらが互いに関連性を持つため、プラズマＣＶＤ反応の機構は複雑である。しかしながらこのプラズマＣＶＤ方法は、熱ＣＶＤ方法に比べて低温での膜の堆積が可能であり、たとえば４００℃以下の温度でシリコン窒化膜、シリコン酸化膜などが成膜できることから、半導体デバイスへの実用化が先行している。
【０００４】
プラズマＣＶＤ装置においては、高周波（たとえば１３．５６ＭＨ）放電が通常採用されており、主として基板が接地された電極上に置かれる平行平板型が用いられている。たとえば、槇書店発行「ＶＬＳＩとＣＶＤ」１９９７年７月３１日発行、前田和夫著、Ｐ３５６の図２１には、平行平板方式を基本としたプラズマＣＶＤ量産装置の一例が記載されている。
【０００５】
【発明が解決しようとする課題】
プラズマＣＶＤ装置では、反応室内に置かれる基板上に反応生成物が到達して膜が堆積される一方で、反応室の内壁または反応室の内部に設置された諸々の部品にも反応生成物が付着する。反応室の内部の壁面および部品に付着した反応生成物を放置しておくと、この反応生成物が剥がれて異物となるため、所定数の基板を着工した後に、４００〜５００℃程度の温度でフッ素系プラズマを用いた反応室の内部の壁面および部品のプラズマクリーニングが行なわれる。
【０００６】
しかしながら、本発明者が検討したところ、このプラズマクリーニングにおいて、反応室または部品を構成するセラミック、アルミニウムまたはステンレスなどがフッ素系プラズマによりフッ化され、生成されたフッ化物が昇華して異物となり、製造歩留まりが低下することが明らかとなった。さらに、上記フッ化物の生成により部品が劣化するため、部品を頻繁に交換する必要があり、プラズマＣＶＤ装置の稼働率が低下するという問題も生じた。
【０００７】
本発明の目的は、プラズマ励起を行うことのできる半導体製造装置において、異物低減による製造歩留まりの向上を図ることのできる技術を提供することにある。
【０００８】
また、本発明の目的は、プラズマ励起を行うことのできる半導体製造装置において、反応室内の部品の交換頻度を低減することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明は、プラズマ励起を行うことのできる半導体製造装置の反応室の内壁および反応室の内部に配置された部品の表面を窒化ガリウムにより被覆するものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
図１は、本発明の一実施の形態である平行平板型プラズマＣＶＤ装置の構成を示す模式図である。図中、１はプラズマＣＶＤ装置、２は反応室、３はサセプタ４は半導体ウエハ、５は絶縁体、６はガスノズル、７は圧力調整バルブ、８はスロットバルブ、９は石英ガラス、１０は赤外ランプ、１１はフープ、１２は絶縁セラミック、１３は温調液水路である。
【００１４】
平行平板型プラズマＣＶＤ装置は、反応室の内部に２つの平板電極を対向させ、一方の電極板上に処理するべき半導体ウエハを載置し、対向する電極との間に高周波電力を印加し、生成ガスのプラズマを発生させて半導体ウエハの主面上に化学的気相成長によって絶縁膜、半導体膜または金属・導体膜を堆積する半導体製造装置である。
【００１５】
本実施の形態のプラズマＣＶＤ装置１では、反応室２の内部に設置された一方の電極であるサセプタ３と呼ばれる支持台の上に半導体ウエハ（図中、網掛けのハッチングで示す）４が置かれ、このサセプタ３と、その周囲を絶縁体５によって保持されたシャワーヘッドとの間に高周波電力が印加される。シャワーヘッドにはガスノズル（噴出孔）６が設けられており、このガスノズル６を通して複数種の生成ガスが反応室２へ導入される。生成ガスおよび反応副生成物は、圧力調整バルブ７およびスロットバルブ８を通り排気ダクトへ排出される。
【００１６】
半導体ウエハ４が置かれたサセプタ３は、石英ガラス９を介して反応室２に装填された赤外ランプ１０で加熱され、半導体ウエハ４のサセプタ３からの昇降は、フープ１１と呼ばれるウエハ突き上げピン駆動機構によって行われる。
【００１７】
さらに、少なくとも反応室２の内壁、および反応室２の内部に配置された各部品（図では、サセプタ３、絶縁体５、ガスノズル６、石英ガラス９、フープ１１）の表面は、フッ素系プラズマによってエッチングされ難い窒化ガリウム（ＧａＮ）によって覆われている。なお、反応室２の内部のみでなく、反応生成物が付着すると考えられる排気管の内壁の一部および排気管の内部に設置される各部品（図では、圧力調整バルブ７、スロットバルブ８）の表面を窒化ガリウムで覆ってもよい。
【００１８】
反応室２の内部をプラズマクリーニングする場合は、ガスノズル６を通してフッ素系ガスを反応室２内に導入し、反応室２内の温度を４００〜５００℃程度、圧力を所定圧として反応室２内にフッ素系プラズマを発生させて、窒化ガリウムからなる皮膜で覆われた反応室２の内部の壁面および各部品の表面に付着した反応生成物を除去する。この際、セラミック、アルミニウムまたはステンレスなどからなる反応室２の内部の壁面および各部品の表面は窒化ガリウムに覆われているので、フッ素系プラズマによる反応室２の内部の壁面および各部品のエッチングを防ぐことができる。
【００１９】
次に、本発明のプラズマＣＶＤ装置をＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ　ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスの製造に適用した一例を図２〜図７を用いて説明する。図中、ＱｎはｎチャネルＭＩＳＦＥＴ（ｍｅｔａｌ　ｉｎｓｕｌａｔｏｒ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ）、ＱｐはｐチャネルＭＩＳＦＥＴである。
【００２０】
まず、図２に示すように、たとえばｐ型のシリコン単結晶からなる半導体基板（円形の薄い板状に加工した半導体ウエハ）２１を用意する。次に、この半導体基板２１を熱酸化してその表面に厚さ０．０１μｍ程度の薄いシリコン酸化膜２２を形成し、次いでその上層にＣＶＤ法で厚さ０．１μｍ程度のシリコン窒化膜２３を堆積する。
【００２１】
この後、レジストパターンをマスクとしてシリコン窒化膜２３、シリコン酸化膜２２および半導体基板２１を順次エッチングすることにより、素子分離領域の半導体基板２１に深さ０．３５μｍ程度の素子分離溝２４ａを形成する。
【００２２】
次に、図３に示すように、熱リン酸を用いたウェットエッチングでシリコン窒化膜２３を除去した後、前記図１に記載したプラズマＣＶＤ装置１を用いて、半導体基板２１上にシリコン酸化膜２４ｂを堆積する。シリコン酸化膜２４ｂは、たとえばＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ：Ｓｉ（ＯＣ２Ｈ５）４）とオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ法で堆積されたＴＥＯＳ酸化膜で構成される。
【００２３】
プラズマＣＶＤ装置１においてＴＥＯＳ酸化膜を堆積する際には、１枚の半導体基板２１上にＴＥＯＳ酸化膜を堆積する毎に、約４７０℃の温度でフッ素系プラズマを用いたプラズマクリーニングが行われる。このプラズマクリーニングによって、プラズマＣＶＤ装置１の反応室２の内壁および反応室２の内部に設置された各部品に付着した反応生成物を除去することができる。さらにプラズマＣＶＤ装置１の反応室２の内部の壁面および各部品の表面は窒化ガリウムからなる皮膜によって覆われていることから、フッ素系プラズマによる反応室２の内部の壁面および各部品のエッチングを防ぐことができるので、プラズマクリーニングにおけるフッ化物の生成を抑えて反応室２内の異物を低減することができる。
【００２４】
次に、図４に示すように、半導体基板２１上にＣＶＤ法で堆積したシリコン酸化膜２４ｂをエッチバックまたはＣＭＰ（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法で研磨して、素子分離溝２４ａの内部にシリコン酸化膜２４ｂを残すことにより素子分離領域を形成する。続いて半導体基板２１を約１０００℃でアニールすることにより、素子分離溝２４ａに埋め込んだシリコン酸化膜２４ｂを焼き締める。
【００２５】
次に、レジストパターンをマスクとして半導体基板２１に不純物をイオン注入し、ｐウェル２５およびｎウェル２６を形成する。ｐウェル２５にはｐ型の導電型を示す不純物、たとえばボロンをイオン注入し、ｎウェル２６にはｎ型の導電型を示す不純物、たとえばリンをイオン注入する。この後、各ウェル領域にＭＩＳＦＥＴのしきい値を制御するための不純物をイオン注入してもよい。
【００２６】
次に、ゲート絶縁膜となるシリコン酸化膜２７ａ、ゲート電極となるシリコン多結晶膜２８ａおよびキャップ絶縁膜となるシリコン酸化膜２９ａを順次堆積して積層膜を形成する。シリコン酸化膜２７ａは、たとえば熱酸化法または熱ＣＶＤ法により形成することができ、シリコン多結晶膜２８ａは、たとえばＣＶＤ法により形成することができる。また、シリコン酸化膜２９ａは、シリコン酸化膜２４ｂと同様に、前記図１に記載したプラズマＣＶＤ装置１を用いて形成されるＴＥＯＳ酸化膜で構成することができる。
【００２７】
次に、図５に示すように、レジストパターンをマスクとして上記積層膜をエッチングして、ゲート絶縁膜２７、ゲート電極２８およびキャップ絶縁膜２９を形成する。その後、半導体基板２１上にＣＶＤ法でシリコン酸化膜を堆積した後、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極２８の側壁にサイドウォールスペーサ３０を形成する。その後、レジストパターンをマスクとしてｐウェル２５にｎ型不純物、たとえばヒ素をイオン注入し、ｐウェル２５上のゲート電極２８の両側にｎ型半導体領域３１を形成する。ｎ型半導体領域３１は、ゲート電極２８およびサイドウォールスペーサ３０に対して自己整合的に形成され、ｎチャネルＭＩＳＦＥＴＱｎのソース・ドレインとして機能する。
【００２８】
同様に、レジストパターンをマスクとしてｎウェル２６にｐ型不純物、たとえばフッ化ボロンをイオン注入し、ｎウェル２６上のゲート電極２８の両側にｐ型半導体領域３２を形成する。ｐ型半導体領域３２は、ゲート電極２８およびサイドウォールスペーサ３０に対して自己整合的に形成され、ｐチャネルＭＩＳＦＥＴＱｐのソース・ドレインとして機能する。
【００２９】
次に、図６に示すように、半導体基板２１上にシリコン酸化膜３３を形成した後、このシリコン酸化膜３３を、たとえばＣＭＰ法で研磨することにより表面を平坦化する。シリコン酸化膜３３は、シリコン酸化膜２４ｂ，２９ａと同様に、前記図１に記載したプラズマＣＶＤ装置１を用いて形成されるＴＥＯＳ酸化膜で構成することができる。
【００３０】
次に、レジストパターンをマスクとしたエッチングによってシリコン酸化膜３３に接続孔３４を形成する。この接続孔３４はｎ型半導体領域３１またはｐ型半導体領域３２上などの必要部分に形成する。
【００３１】
さらに接続孔３４の内部を含む半導体基板２１の全面にチタン窒化膜を、たとえばＣＶＤ法で形成し、さらに接続孔３４を埋め込むタングステン膜を、たとえばＣＶＤ法で形成する。その後、接続孔３４以外の領域のチタン窒化膜およびタングステン膜を、たとえばＣＭＰ法により除去して接続孔３４の内部にプラグ３５を形成する。
【００３２】
続いて、半導体基板２１上に、たとえばタングステン膜を形成した後、レジストパターンをマスクとしたエッチングによってタングステン膜を加工し、第１配線層の配線３６を形成する。タングステン膜は、ＣＶＤ法またはスパッタ法により形成できる。
【００３３】
次に、図７に示すように、配線３６を覆う絶縁膜、たとえばシリコン酸化膜を形成した後、その絶縁膜を、たとえばＣＭＰ法で研磨することにより、表面が平坦化された層間絶縁膜３７を形成する。次いでレジストパターンをマスクとしたエッチングによって層間絶縁膜３７の所定の領域に接続孔３８を形成する。
【００３４】
次に、接続孔３８の内部を含む半導体基板２１の全面にバリアメタル層を形成し、さらに接続孔３８を埋め込む銅膜を形成する。バリアメタル層は、たとえばチタン窒化膜、タンタル膜、タンタル窒化膜などであり、たとえばＣＶＤ法またはスパッタ法で形成する。銅膜は主導体層として機能し、たとえばメッキ法で形成できる。メッキ法による銅膜の形成前に、たとえばＣＶＤ法またはスパッタ法によりシード層として薄い銅膜を形成できる。その後、接続孔３８以外の領域の銅膜およびバリアメタル層を、たとえばＣＭＰ法により除去して接続孔３８の内部にプラグ３９を形成する。
【００３５】
次に、半導体基板２１上にストッパ絶縁膜４０を形成し、さらに配線形成用の絶縁膜４１を形成する。ストッパ絶縁膜４０は、たとえばシリコン窒化膜とし、絶縁膜４１は、たとえばシリコン酸化膜とする。次いでレジストパターンをマスクとしたエッチングによってストッパ絶縁膜４０および絶縁膜４１の所定の領域に配線溝４２を形成する。
【００３６】
次に、配線溝４２の内部を含む半導体基板２１の全面にバリアメタル層４３を形成し、さらに配線溝４２を埋め込む銅膜を形成する。その後、配線溝４２以外の領域の銅膜およびバリアメタル層４３を、たとえばＣＭＰ法により除去して配線溝４２の内部に銅膜を主導体層とする第２配線層の配線４４を形成する。
【００３７】
その後、さらに上層の配線を形成した後、パッシベーション膜で半導体基板２１の全面を覆うことにより、ＣＭＯＳデバイスが略完成する。
【００３８】
なお、前記ＣＭＯＳデバイスの製造工程では、シリコン酸化膜２４ｂ，２９ａ，３３の堆積に用いるプラズマＣＶＤ装置１に本発明を適用する場合について説明したが、材料またはＣＶＤ装置の方式に限定されることなく、プラズマを用いて約４００℃以上の高温処理を行ういかなるＣＶＤ装置にも本発明を適用することができる。たとえば熱エネルギーを用いたＣＶＤ反応で半導体基板上に膜を堆積した後、約４００℃以上の温度でプラズマを用いたプラズマクリーニングを行うＣＶＤ装置などに適用することができる。
【００３９】
このように、本実施の形態によれば、プラズマＣＶＤ装置１において、反応室２の内部に付着した反応生成物を除去するために、約４００℃以上の温度でフッ素系プラズマを用いたプラズマクリーニングが行われるが、反応室２の内部の壁面および各部品の表面は窒化ガリウムからなる皮膜によって覆われていることから、フッ素系プラズマによる反応室２の内壁および各部品のエッチングを防ぐことができる。これにより、プラズマクリーニングにおけるフッ化物の生成が防止されて反応室２内の異物を低減することができ、また各部品の交換頻度を低減することができる。
【００４０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４１】
たとえば、前記実施の形態では、プラズマを用いて約４００℃以上の高温処理（本実施の形態ではプラズマクリーニング）を行うＣＶＤ装置に適用した場合について説明したが、ＣＶＤ装置に限定されるものではなく、約４００℃以上の温度でプラズマ励起を行ういかなる半導体製造装置にも本発明を適用することができ、たとえばドライエッチング装置に適用しても同様の効果が得られる。
【００４２】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００４３】
プラズマ励起を行うことのできる半導体製造装置において、約４００℃以上の温度でプラズマ処理を行う際、反応室の内部の壁面および部品を被覆する窒化ガリウムによって、反応室の内部の壁面および部品のエッチングを防ぐことができるので、異物の発生が抑えられ、また部品の交換頻度を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である平行平板型のプラズマＣＶＤ装置の構成を示す概略図である。
【図２】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法の一例である半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法の一例である半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法の一例である半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法の一例である半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法の一例である半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法の一例である半導体基板の要部断面図である。
【符号の説明】
１　プラズマＣＶＤ装置
２　反応室
３　サセプタ
４　半導体ウエハ
５　絶縁体
６　ガスノズル
７　圧力調整バルブ
８　スロットバルブ
９　石英ガラス
１０　赤外ランプ
１１　フープ
１２　絶縁セラミック
１３　温調液水路
２１　半導体基板
２２　シリコン酸化膜
２３　シリコン窒化膜
２４ａ　素子分離溝
２４ｂ　シリコン酸化膜
２５　ｐウェル
２６　ｎウェル
２７　ゲート絶縁膜
２７ａ　シリコン酸化膜
２８　ゲート電極
２８ａ　シリコン多結晶膜
２９　キャップ絶縁膜
２９ａ　シリコン酸化膜
３０　サイドウォールスペーサ
３１　ｎ型半導体領域
３２　ｐ型半導体領域
３３　シリコン酸化膜
３４　接続孔
３５　プラグ
３６　配線
３７　層間絶縁膜
３８　接続孔
３９　プラグ
４０　ストッパ絶縁膜
４１　絶縁膜
４２　配線溝
４３　バリアメタル層
４４　配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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