(57)【要約】【課題】製造工程の簡略化が可能な半導体装置およびその製造方法を提供する。【解決手段】本発明のＣｕ層１５ａからなる配線２３とキャパシタ２１とを備えた半導体装置１の製造方法は、層間絶縁層３ｂを形成する工程と、層間絶縁層３ｂ内に配線用孔７ａ、７ｂとキャパシタ用孔９ａとを形成する工程と、Ｃｕ層１５ａで配線用孔７ａ、７ｂを埋めることにより配線層を形成する工程と、Ｃｕ層１５ａでキャパシタ用孔９ａの一部を埋めることによりキャパシタの一方電極を形成する工程とを備えている。Ｃｕ層１５ａで配線用孔７ａ、７ｂを埋めることにより配線層を形成する工程と、Ｃｕ層１５ａでキャパシタ用孔９ａの一部を埋めることによりキャパシタの一方電極を形成する工程とは同一工程で行なわれる。【選択図】        図１１
2004296802.tif 000002
【特許請求の範囲】
【請求項１】
銅を含む導電体からなる配線とキャパシタとを備えた半導体装置の製造方法であって、
第１の絶縁層を形成する工程と、
前記第１の絶縁層内に配線用孔とキャパシタ用孔とを形成する工程と、
銅を含む導電体で前記配線用孔を埋めることにより配線層を形成する工程と、
銅を含む導電体で前記キャパシタ用孔の一部を埋めることにより前記キャパシタの一方電極を形成する工程とを備え、
前記銅を含む導電体で配線用孔を埋めることにより配線層を形成する工程と、前記銅を含む導電体でキャパシタ用孔の一部を埋めることによりキャパシタの一方電極を形成する工程とは同一工程で行なわれる、半導体装置の製造方法。
【請求項２】
前記配線層と前記キャパシタの一方電極とを覆う被覆層を形成する工程をさらに備える、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記配線層を覆う前記被覆層は、バリア層であることを特徴とする、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記配線層を覆う前記被覆層を除去する工程と、前記配線層を覆うバリア層を形成する工程とをさらに備える、請求項２に記載の半導体装置の製造方法。
【請求項５】
前記配線層と前記キャパシタの一方電極とを覆う前記被覆層を覆うように第２の絶縁層を形成する工程と、上部配線用孔と他方電極用孔とを前記第２の絶縁層内に形成する工程と、前記上部配線用孔を銅を含む導電体で埋めることにより上部配線層を形成する工程と、前記他方電極用孔を銅を含む導電体で埋めることにより前記キャパシタの他方電極を形成する工程とをさらに備え、前記上部配線用孔を銅を含む導電体で埋めることにより上部配線層を形成する工程と、前記他方電極用孔を銅を含む導電体で埋めることにより前記キャパシタの他方電極を形成する工程とは同一工程で行なわれる、請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項６】
配線とキャパシタとを備える半導体装置であって、
前記配線と前記キャパシタの一方電極とはともに銅を含む導電体から形成されていて、
かつ前記配線を覆うように形成されたバリア層と前記キャパシタの誘電体層とが同一層から形成されている、半導体装置。
【請求項７】
配線とキャパシタとを備える半導体装置であって、
前記配線と前記キャパシタの一方電極とはともに銅を含む導電体から形成されていて、
かつ前記配線を覆うように形成されたバリア層と前記キャパシタの誘電体層とが互いに異なる層から形成されている、半導体装置。
【請求項８】
配線が形成されている配線用孔とキャパシタが形成されているキャパシタ用孔とを備え、かつ前記配線用孔の容積は前記キャパシタ用孔の容積よりも小さいことを特徴とする、請求項６または７に記載の半導体装置。
【請求項９】
キャパシタが形成されているキャパシタ用孔を備え、前記キャパシタ用孔は、互いに径の異なる第１の部分と第２の部分とを有し、前記第１の部分と前記第２の部分との境界において前記キャパシタ用孔の径が不連続に変化していることを特徴とする、請求項６〜８のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、より特定的には銅を含む導電体からなる配線とキャパシタとを備えた半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の代表として知られているマイクロプロセッサやメモリ等のＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）においては、集積度の向上につれてキャパシタなどの個々の素子の寸法が益々微細化されてきている。これに伴ない、各素子を接続する配線についても微細化が進められ、配線の断面積が小さくされてきている。配線の断面積が減少すれば、配線の抵抗値が高くなる。このため、従来のＡｌ（アルミニウム）系金属に代わって、より抵抗値の低いＣｕ（銅）系金属を用いた配線が採用される傾向にある。
【０００３】
このようなＣｕ系金属を用いた配線とキャパシタとを備えた半導体装置の製造方法が、たとえば特開２００１−３１３３７３号公報（特許文献１）に開示されている。上記公報に開示された半導体装置の製造方法は以下の通りである。
【０００４】
絶縁層中にキャパシタ部分以外の部分を形成するためのバイアと、キャパシタ部分を形成するためのバイアおよびトレンチとが形成される。次に、これらのバイアおよびトレンチにバリア層および誘電層が付着される。このバリア層がキャパシタの下部電極となっている。続いて、キャパシタ部分の誘電層上にフォトレジストがパターニングされることにより、キャパシタ部分以外の誘電層がエッチングされ、キャパシタ部分以外のバリア層が露出される。次に、キャパシタ部分の誘電層上のフォトレジストが除去され、キャパシタ部分以外のバリア層とキャパシタ部分の誘電層とその他の露出表面との上にバリア層およびＣｕ層が付着される。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）により絶縁層上の余分なバリア層と誘電層とＣｕ層とが除去され、キャパシタを備えた半導体装置が製造される。また、上記以外のＣｕ系金属を用いた配線とキャパシタとを備えた半導体装置の製造方法は、たとえば特開２００１−１７７０７６号公報（特許文献２）に開示されている。
【０００５】
【特許文献１】
特開２００１−３１３３７３号公報
【０００６】
【特許文献２】
特開２００１−１７７０７６号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記製造方法を用いてＣｕ系金属を用いた配線とキャパシタとを備えた半導体装置を製造する場合においては、キャパシタの下部電極および配線部分のバリアメタル層を形成する工程と、キャパシタの誘電層を形成する工程と、配線部分のバリアメタル層上に形成された誘電層を除去する工程と、配線層およびキャパシタの他方電極となるＣｕ層を形成する工程と、配線層上の余分なＣｕ層を除去する工程と、配線層上にバリア層を形成する工程とが少なくとも必要である。このため、製造工程が冗長であるという問題があった。この問題により、コストや工期が余分にかかっていた。
【０００８】
したがって、本発明の目的は、製造工程の簡略化が可能な半導体装置およびその製造方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明における半導体装置の製造方法は、銅を含む導電体からなる配線とキャパシタとを備えた半導体装置の製造方法であって、第１の絶縁層を形成する工程と、第１の絶縁層内に配線用孔とキャパシタ用孔とを形成する工程と、銅を含む導電体で配線用孔を埋めることにより配線層を形成する工程と、銅を含む導電体でキャパシタ用孔の一部を埋めることによりキャパシタの一方電極を形成する工程とを備えている。銅を含む導電体で配線用孔を埋めることにより配線層を形成する工程と、銅を含む導電体でキャパシタ用孔の一部を埋めることによりキャパシタの一方電極を形成する工程とは同一工程で行なわれる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図を用いて説明する。
【００１１】
（実施の形態１）
図１〜図１１（ａ）、（ｂ）は、本発明の実施の形態１における配線とキャパシタとを備える半導体装置の製造方法を工程順に示す断面図である。
【００１２】
図１を参照して、層間絶縁層３ａ内にたとえばＣｕなどよりなる下部配線５ａ、５ｂが形成される。次に、層間絶縁層３ａおよび下部配線５ａ、５ｂを覆うように、バリア層４ａと層間絶縁層３ｂ（第１の絶縁層）とが積層して形成される。バリア層４ａは、Ｃｕの酸化防止および拡散防止のために形成される絶縁層である。層間絶縁層３ａ、３ｂは、たとえばＳｉＯ２、ＳｉＯ、ＭＳＱ（メチルシルセスキオキサンポリマー）、ＨＳＱ（水素化シルセスキオキサンポリマー）、有機ポリマーなどよりなる。バリア層４ａはたとえばＳｉＣやＳｉＣＮよりなる。
【００１３】
図２を参照して、通常の写真製版技術およびエッチング技術により、バリア層４ａの上面が露出するように、配線用孔７ａとキャパシタ用孔９ａとが層間絶縁層３ｂ内に開口される。配線用孔７ａは、配線２３が形成される配線部分１ａに開口される。キャパシタ用孔９ａは、キャパシタ２１が形成されるキャパシタ部分１ｂに開口される。このとき、配線用孔７ａとキャパシタ用孔９ａとは、配線用孔７ａの容積がキャパシタ用孔９ａの容積よりも小さくなるように開口される。
【００１４】
図３（ａ）を参照して、配線用孔７ａの周囲以外の部分を覆うようにフォトレジスト１１がパターニングされる。
【００１５】
図４（ａ）を参照して、配線用孔７ａの周囲の層間絶縁層３ｂが一定の深さまでエッチングされることにより、配線用孔７ｂが開口される。その後、フォトレジスト１１が除去される。
【００１６】
ここで、図３（ｂ）、図４（ｂ）を参照して、配線用孔７ａの周囲とキャパシタ用孔９ｂの周囲とを除く部分を覆うようにフォトレジスト１１がパターニングされ、配線用孔７ａの周囲とキャパシタ用孔９ｂの周囲との層間絶縁層３ｂが一定の深さまでエッチングされることにより、配線用孔７ｂとともにキャパシタ用孔９ｂが開口されてもよい。
【００１７】
図５を参照して、通常の写真製版技術およびエッチング技術により、配線用孔７ａおよびキャパシタ用孔９ａの底部のバリア層４ａがエッチングされる。これにより、配線用孔７ａおよびキャパシタ用孔９ａの底部には下部配線５ａ、５ｂが露出する。
【００１８】
図６を参照して、配線用孔７ａ、７ｂとキャパシタ用孔９ａとの側壁および底部と、層間絶縁層３ｂの上部とを覆うように、バリアメタル層１３が形成される。バリアメタル層１３は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタ法によりＴａＮを成膜することにより形成される。バリアメタル層１３は、下地の金属（下部配線５ａ、５ｂ）と安定した接触を得るために形成される導電層である。
【００１９】
図７を参照して、バリアメタル層１３の上部を覆うようにたとえばメッキ法によりＣｕ層１５が形成される。ここで、Ｃｕ層１５は、配線用孔７ａ、７ｂを完全に埋めるような厚さであって、かつキャパシタ用孔９ａの一部を埋めるような厚さで形成される。
【００２０】
図８を参照して、層間絶縁層３ｂよりも上の位置にあるＣｕ層１５とバリアメタル層１３とが、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法により除去される。これにより、Ｃｕ層１５は、配線部分１ａのＣｕ層１５ａとキャパシタ部分１ｂのＣｕ層１５ｂとに分離される。このＣｕ層１５ａは配線層となり、Ｃｕ層１５ｂはキャパシタの一方電極となる。
【００２１】
図９を参照して、Ｃｕ層１５ａ、１５ｂの上部と層間絶縁層３ｂの上部とを覆うように被覆層１７が形成される。被覆層１７は、たとえばＣＶＤ法などによりＳｉＣやＳｉＣＮを成膜することにより形成される。この被覆層１７は、配線層の上部を覆うバリア層１７ａおよびキャパシタの誘電体層１７ｂとなる。
【００２２】
図１０を参照して、被覆層１７の上部を覆うようにたとえばＡｌよりなる導電層１９が形成される。そして、キャパシタ部分１ｂを覆うようにフォトレジスト１１がパターニングされる。
【００２３】
図１１（ａ）を参照して、キャパシタ部分１ｂ以外の導電層１９がエッチングされることにより、キャパシタの他方電極が形成される。以上の工程により、本実施の形態における配線２３とキャパシタ２１とを備える半導体装置１が得られる。
【００２４】
なお、図３（ｂ）、図４（ｂ）に示すように配線用孔７ｂとともにキャパシタ用孔９ｂが開口された場合には、配線２３とキャパシタ２１とを備える半導体装置１は、図１１（ｂ）のようになる。この場合には、キャパシタ用孔９ａ、９ｂが、互いに径の異なるキャパシタ用孔９ａとキャパシタ用孔９ｂとから形成されている。そして、キャパシタ用孔９ａとキャパシタ用孔９ｂとの境界において、径が不連続に変化している。さらに、キャパシタ２１は段差部分２０を有している。
【００２５】
なお、本実施の形態において、層間絶縁層３ａ、３ｂとバリア層４ａ、４ｂと、被覆層１７との各々については、他の材質の絶縁体で構成されてもよい。また、下部配線５ａ、５ｂとバリアメタル層１３と導電層１９の各々については、ほかの材質の導電体で構成されてもよい。さらに、Ｃｕ層１５は、銅を含む導電層であればよい。
【００２６】
本実施の形態における半導体装置１の製造方法によれば、配線層となるＣｕ層１５ａを形成する工程と、キャパシタ２１の一方電極となるＣｕ層１５ｂを形成する工程とが同一工程で形成されている。これにより、配線層となるＣｕ層とキャパシタの一方電極となるＣｕ層とが別工程で形成される場合よりも半導体装置１の製造方法が簡略化される。また、キャパシタ２１の他方電極にＣｕ以外の導電層を用いることができる。
【００２７】
上記製造方法において好ましくは、配線層となるＣｕ層１５ａとキャパシタ２１の一方電極となるＣｕ層１５ｂとを覆う被覆層１７を形成する工程をさらに備えている。これにより、配線層を覆う被覆層１７とキャパシタの誘電体層となる被覆層１７とが同一工程により形成されるので、被覆層１７とキャパシタの誘電体層となる被覆層１７とが別工程により形成される場合よりも半導体装置１の製造方法が簡略化される。
【００２８】
上記製造方法において好ましくは、被覆層１７は、Ｃｕ層１５ａの上部を覆うバリア層１７ａである。これにより、Ｃｕ層１５ａが層間絶縁層３ｂ内に拡散することが防止される。
【００２９】
本実施の形態の半導体装置１は、配線２３とキャパシタ２１とを備え、配線２３とキャパシタ２１の一方電極とはともにＣｕ層１５から形成されていて、かつ配線２３を覆うように形成されたバリア層１７ａとキャパシタ２１の誘電体層１７ｂとが同一層から形成されている。これにより、配線２３とキャパシタ２１の一方電極とがともに同一工程で形成される。かつ、バリア層１７ａとキャパシタ２１の誘電体層１７ｂとが同一工程で形成される。したがって、半導体装置１の製造工程の簡略化が可能となる。
【００３０】
本実施の形態の半導体装置１において好ましくは、配線２３が形成されている配線用孔７ａ、７ｂとキャパシタ２１が形成されているキャパシタ用孔９ａ、９ｂとを備えている。かつ、配線用孔７ａ、７ｂの容積はキャパシタ用孔９ａ、９ｂの容積よりも小さい。これにより、配線用孔７ａ、７ｂをＣｕ層１５で埋めることにより配線層を形成し、かつキャパシタ用孔９ａ、９ｂ内にＣｕ層１５によりキャパシタの一方電極を形成する工程において、配線用孔７ａ、７ｂを完全に埋めるような厚さであって、かつキャパシタ用孔９ａ、９ｂの一部を埋めるような厚さで容易にＣｕ層１５が形成可能である。したがって、配線層となるＣｕ層１５ａとキャパシタ２１の一方電極となるＣｕ層１５ｂとが同一工程で形成可能であるので、半導体装置１の製造工程の簡略化が可能である。
【００３１】
本実施の形態の半導体装置１において好ましくは、キャパシタ用孔９ａ、９ｂが、互いに径の異なるキャパシタ用孔９ａとキャパシタ用孔９ｂとから形成されている。そして、キャパシタ用孔９ａとキャパシタ用孔９ｂとの境界において、径が不連続に変化している。これにより、キャパシタ用孔９ａとキャパシタ用孔９ｂとの境界に段差部分２０ができる。このため、キャパシタ用孔９ａ、９ｂの内壁に沿って形成されるキャパシタ２１の一方電極にも段差が生じ、キャパシタ２１の他方電極との対向面積が段差部分２０の分だけ増加する。
【００３２】
（実施の形態２）
本実施の形態の製造方法は、まず図１〜図９に示す実施の形態１の製造工程と同様の製造工程を経る。よってその説明を省略する。
【００３３】
図１２〜図１７は、本発明の実施の形態２における配線とキャパシタとを備える半導体装置の製造方法を工程順に示す断面図である。
【００３４】
図１２を参照して、被覆層１７の上部を覆うように層間絶縁層３ｃ（第２の絶縁層）が形成される。
【００３５】
図１３を参照して、通常の写真製版技術およびエッチング技術により、バリア層１７ａおよび誘電体層１７ｂの上面が露出するように、通常の写真製版技術およびエッチング技術により、上部配線用孔７ｃと他方電極用孔９ｃとが層間絶縁層３ｃ内に開口される。
【００３６】
図１４を参照して、通常の写真製版技術およびエッチング技術により、上部配線用孔７ｄと他方電極用孔９ｄとが層間絶縁層３ｃ内に開口される。
【００３７】
図１５を参照して、他方電極用孔９ａ、９ｂの周囲を覆うようにフォトレジスト１１がパターニングされ、上部配線用孔７ｃの底部のバリア層１７ａがエッチングされる。これにより、上部配線用孔７ｃの底部にはＣｕ層１５ａが露出する。
【００３８】
図１６を参照して、フォトレジスト１１が除去された後、上部配線用孔７ｃ、７ｄと他方電極用孔９ｃ、９ｄとの側壁および底部と、層間絶縁層３ｃの上部とを覆うようにバリアメタル層１４が形成される。そして、バリアメタル層１４の上部を覆うようにＣｕ層２５が形成される。ここで、Ｃｕ層２５は、上部配線用孔７ｃ、７ｄと他方電極用孔９ｃ、９ｄとを埋めるような厚さで形成される。
【００３９】
図１７を参照して、層間絶縁層３ｃよりも上の位置にあるＣｕ層２５とバリアメタル層１４とがたとえばＣＭＰ法により除去される。これにより、Ｃｕ層２５は、Ｃｕ層２５ａとＣｕ層２５ｂとに分離される。このＣｕ層２５ａは上部配線層となり、Ｃｕ層２５ｂはキャパシタの他方電極となる。そして、Ｃｕ層２５ａ、２５ｂと層間絶縁層３ｃとの上部を覆うように、バリア層２７が形成される。以上の工程により、本実施の形態における配線２３とキャパシタ２１とを備える半導体装置１が得られる。
【００４０】
本実施の形態においては、配線層となるＣｕ層１５ａの上に上部配線となるＣｕ層２５ａが形成される場合に、上部配線となるＣｕ層２５ｂとキャパシタ２１の他方電極となるＣｕ層２５ｂとが同一工程で形成される。したがって、上部配線となる銅層とキャパシタの他方電極となる銅層とが別工程で形成される場合よりも半導体装置１の製造方法が簡略化される。
【００４１】
（実施の形態３）
本実施の形態の製造方法は、まず図１〜図７に示す実施の形態１の製造工程と同様の製造工程を経る。よってその説明を省略する。
【００４２】
図１８〜図２３は、本発明の実施の形態３における配線とキャパシタとを備える半導体装置の製造方法を工程順に示す断面図である。
【００４３】
図１８を参照して、Ｃｕ層１５の上部を覆うように被覆層１７が形成される。
図１９を参照して、キャパシタ部分１ｂを覆うようにフォトレジスト１１がパターニングされる。そして、キャパシタ部分１ｂ以外の被覆層１７がエッチングされることにより、キャパシタ部分１ｂ以外のＣｕ層１５が露出される。残ったキャパシタ部分１ｂの被覆層１７はキャパシタの誘電体層１７ｂとなる。
【００４４】
図２０を参照して、フォトレジスト１１が除去される。
図２１を参照して、キャパシタの誘電体層１７ｂで覆われていない部分のＣｕ層１５およびバリアメタル層１３が、たとえばＣＭＰ法により除去される。これにより、Ｃｕ層１５は、配線部分１ａのＣｕ層１５ａとキャパシタ部分１ｂのＣｕ層１５ｂとに分離される。このＣｕ層１５ａは配線層となり、Ｃｕ層１５ｂはキャパシタの一方電極となる。
【００４５】
図２２を参照して、層間絶縁層３ｂの上部とキャパシタの誘電体層１７ｂの上部とを覆うようにバリア層１８が形成される。そして、通常の写真製版技術およびエッチング技術により、キャパシタの誘電体層１７ｂの上部のバリア層１８がエッチングされる。
【００４６】
図２３を参照して、バリア層１８の上部とキャパシタの誘電体層１７ｂの上部とを覆うように導電層２５が形成される。そして、通常の写真製版技術およびエッチング技術により、キャパシタ部分１ｂ以外の導電層２５がエッチングされる。これにより、キャパシタの他方電極が形成される。以上の工程により、本実施の形態における配線２３とキャパシタ２１とを備える半導体装置１が得られる。
【００４７】
本実施の形態においては、Ｃｕ層１５ｂとなる部分を覆う被覆層１７を除去する工程と、Ｃｕ層１５ｂを覆うバリア層１８を形成する工程とをさらに備えている。これにより、Ｃｕ層１５ｂを覆うバリア層１８とキャパシタの誘電体層１７ｂが別工程により形成されるので、バリア層１８とキャパシタの誘電体層１７ｂとの各々に適した層が形成可能となる。
【００４８】
本実施の形態の半導体装置１は、配線２３とキャパシタ２１とを備え、配線２３とキャパシタ２１の一方電極とはともにＣｕ層１５から形成されていて、かつ配線２３を覆うように形成されたバリア層１８とキャパシタ２１の誘電体層１７ｂとが互いに異なる層から形成されている。これにより、バリア層１８とキャパシタの誘電体層１７ｂとの各々に適した層が形成可能となる。
【００４９】
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【００５０】
【発明の効果】
以上のように、本発明の半導体装置の製造方法によれば、配線層となる第１の銅層とキャパシタの一方電極となる第１の銅層とが同一工程で形成されている。これにより、配線層となる銅層とキャパシタの一方電極となる銅層とが別工程で形成される場合よりも半導体装置１の製造方法が簡略化される。また、上部配線に銅以外の導電層を用いることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１〜３における配線とキャパシタとを備える半導体装置の製造方法の第１工程を示す概略断面図である。
【図２】本発明の実施の形態１〜３における配線とキャパシタとを備える半導体装置の製造方法の第２工程を示す概略断面図である。
【図３】（ａ）は、本発明の実施の形態１〜３における配線とキャパシタとを備える半導体装置の製造方法の第３工程を示す概略断面図、（ｂ）は、本発明の実施の形態１における配線とキャパシタとを備える半導体装置の製造方法の第３工程の他の例を示す概略断面図である。
【図４】（ａ）は、本発明の実施の形態１〜３における配線とキャパシタとを備える半導体装置の製造方法の第４工程を示す概略断面図、（ｂ）は、本発明の実施の形態１における配線とキャパシタとを備える半導体装置の製造方法の第４工程の他の例を示す概略断面図である。
【図５】本発明の実施の形態１〜３における配線とキャパシタとを備える半導体装置の製造方法の第５工程を示す概略断面図である。
【図６】本発明の実施の形態１〜３における配線とキャパシタとを備える半導体装置の製造方法の第６工程を示す概略断面図である。
【図７】本発明の実施の形態１〜３における配線とキャパシタを備える半導体装置の製造方法の第７工程を示す概略断面図である。
【図８】本発明の実施の形態１および２における配線とキャパシタとを備える半導体装置の製造方法の第８工程を示す概略断面図である。
【図９】本発明の実施の形態１および２における配線とキャパシタとを備える半導体装置の製造方法の第９工程を示す概略断面図である。
【図１０】本発明の実施の形態１における配線とキャパシタとを備える半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１１】（ａ）は、本発明の実施の形態１における配線とキャパシタとを備える半導体装置を示す概略断面図、（ｂ）は、本発明の実施の形態１における配線とキャパシタとを備える半導体装置の他の例を示す概略断面図である。
【図１２】本発明の実施の形態２における配線とキャパシタとを備える半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１３】本発明の実施の形態２における配線とキャパシタとを備える半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１４】本発明の実施の形態２における配線とキャパシタとを備える半導体装置の製造方法の第１２工程を示す概略断面図である。
【図１５】本発明の実施の形態２における配線とキャパシタとを備える半導体装置の製造方法の第１３工程を示す概略断面図である。
【図１６】本発明の実施の形態２における配線とキャパシタとを備える半導体装置の製造方法の第１４工程を示す概略断面図である。
【図１７】本発明の実施の形態２における配線とキャパシタとを備える半導体装置を示す概略断面図である。
【図１８】本発明の実施の形態３における配線とキャパシタとを備える半導体装置の製造方法の第８工程を示す概略断面図である。
【図１９】本発明の実施の形態３における配線とキャパシタとを備える半導体装置の製造方法の第９工程を示す概略断面図である。
【図２０】本発明の実施の形態３における配線とキャパシタとを備える半導体装置の製造方法の第１０工程を示す概略断面図である。
【図２１】本発明の実施の形態３における配線とキャパシタとを備える半導体装置の製造方法の第１１工程を示す概略断面図である。
【図２２】本発明の実施の形態３における配線とキャパシタとを備える半導体装置の製造方法の第１２工程を示す概略断面図である。
【図２３】本発明の実施の形態３における配線とキャパシタとを備える半導体装置を示す概略断面図である。
【符号の説明】
１  半導体装置、１ａ  配線部分、１ｂ  キャパシタ部分、３ａ〜３ｃ  層間絶縁層、４ａ，１７ａ，１８，２７  バリア層、５ａ，５ｂ下部配線、７ａ，７ｂ  配線用孔、７ｃ，７ｄ  上部配線用孔、９ａ，９ｂ  キャパシタ用孔、９ｃ，９ｄ  他方電極用孔、１１  フォトレジスト、１３，１４  バリアメタル層、１５，１５ａ，１５ｂ，２５，２５ａ，２５ｂ  Ｃｕ層、１７  被覆層、１７ｂ誘電体層、１９  導電層、２０  段差部分、２１  キャパシタ、２３  配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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