(57)【要約】【課題】クロスコネクトの実施に必要な２面からなるデータメモリの記憶容量を削減可能にしたデータメモリ制御方式を提供する。【解決手段】入力データから、クロスコネクト処理時の基準パルスを抽出する手段１２と、該抽出した基準パルスに基き、第１のメモリにおける第１面，第２面の各１行の記憶領域数に相当するパルス数毎に、第１パルス列を発生する手段１４と、前記抽出した基準パルスに基き、第２のメモリにおける１行の記憶領域数に相当するパルス数毎に、第２パルス列を発生する手段１５と、前記抽出した基準パルスに基き、２進パルスを発生する手段１６とを備え、第２パルス列を等分したデータを、２進パルスの０または１に対応させてクロスコネクト処理を行う。【選択図】      図１
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【特許請求の範囲】
【請求項１】
入力データに対してクロスコネクト処理を行うための第１面と第２面からなる第１のメモリと、該第１のメモリにおけるクロスコネクト処理時のアドレスデータを記憶する第２のメモリと、該第２のメモリに記憶したアドレスデータに基き、前記クロスコネクト処理の制御を行う制御手段とを備えたデータメモリ制御方式において、
前記制御手段は、
前記入力データから、クロスコネクト処理時の基準となるパルスを抽出する基準パルス抽出手段と、
該基準パルス抽出手段が抽出した基準パルスに基き、前記第１のメモリにおける第１面，第２面の各１行の記憶領域数に相当するパルス数ごとに、第１パルス列を発生する第１パルス発生手段と、
前記基準パルス抽出手段が抽出した基準パルスに基き、前記第２のメモリにおける１行の記憶領域数に相当するパルス数ごとに、第２パルス列を発生する第２パルス発生手段と、
前記基準パルス抽出手段が抽出した基準パルスに基き、２進パルスを発生する第３パルス発生手段とを備え、
前記第２パルス列を等分に区分したデータを、前記２進パルスの０または１に対応させてクロスコネクト処理を行うことを特徴とするデータメモリ制御方式。
【請求項２】
請求項１記載のデータメモリ制御方式において、
前記第２のメモリの１行の記憶領域数をＰ（整数）とし、前記第１のメモリの第１面，第２面の各１行の記憶領域数をＱ（整数）とした場合に、Ｐ／Ｑは割り切れることを特徴とするデータメモリ制御方式。
【請求項３】
請求項１又は請求項２記載のデータメモリ制御方式において、
前記入力データは、ＳＯＮＥＴ／ＳＤＨ装置に使用するＳＴＭ信号であることを特徴とするデータメモリ制御方式。
【請求項４】
請求項１〜請求項３のいずれか記載のデータメモリ制御方式において、
前記ＳＴＭ信号は、ＳＴＭ−４信号であることを特徴とするデータメモリ制御方式。
【請求項５】
請求項１〜請求項４記載のいずれかデータメモリ制御方式において、
前記第１のメモリの第１面および第２面の記憶領域数は７２０バイトであり、前記第２のメモリの記憶領域数は１０８０バイトであることを特徴とするデータメモリ制御方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データメモリ制御方式に関し、特に、ＳＤＨにおけるクロスコネクトのＴＳＷ機能をＬＳＩにて実現した場合に、クロスコネクトの実施に必要な２面からなるデータメモリの記憶容量を削減可能にしたデータメモリ制御方式に関する。
【０００２】
【従来の技術】
近年、電話，データ，映像などの電子情報の一元的サービス（ブロードバンドＩＳＤＮによるマルチメディア化）の進展により、米国，欧州などの情報端末利用者が発信した前記電子情報を、日本にいながらにして瞬時に入手することが可能になってきた。この電子情報の送受信には、異なった速度の高速データを、階層構成（ハイアラーキ）により処理するデジタル伝送方式を採用している。
【０００３】
ところで、かかるマルチメディア化が進展する以前には、日本と米国と欧州とには、デジタル伝送方式がそれぞれ異なったＰＤＨ（Ｐｌｅｓｉｏｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ：非同期デジタル・ハイアラーキ）が存在していた。この異なったＰＤＨでは、世界的に統一されたユーザ網インターフェイスに基づく、ブロードバンドＩＳＤＮの展開に支障があることが明らかになった。
【０００４】
そこで、当時のＣＣＩＴＴ（現ＩＴＵ、国際電気通信連合）は、ユーザ網インターフェイスとして１９８８年にＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ：同期デジタル・ハイアラーキ）の標準化を行い、各種の検討を経て１９９６年に一つの勧告Ｇ．７０７に統合した。
なお、北米標準として検討されてきたＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ：光同期伝送網）があるが、ＳＤＨとほぼ同じ技術であるためＳＯＮＥＴ／ＳＤＨと表記するのが一般的である。
【０００５】
ここで、本発明に係わる従来技術の説明の前に、ＳＤＨの技術的特徴と概念と多重化のイメージを説明する。
なお、この説明は「わかりやすいＳＤＨ／ＳＯＮＥＴ伝送方式」（オーム社、河西・槙・辻・上田共著）およびＩＴＵ−Ｔ（Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｓｔａｎｄａｒｄｉｚａｔｉｏｎ  Ｓｅｃｔｏｒ  ｏｆ  ＩＴＵ）の勧告Ｇ．７０７（０３／９６）による。
【０００６】
ＳＤＨの特徴は、次の３点に集約できる。
▲１▼  世界統一された同期インターフェイスであり、ＰＤＨに存在した１．５Ｍｂｉｔ／ｓ系および２Ｍｂｉｔ／ｓ系の両方の情報を対等に扱えるとともに、通信装置のマルチベンダ化が可能になる。また、同期化されているので、多重化されている情報を低速に分離せずに直接アクセスできる。
【０００７】
▲２▼  各種情報の柔軟な多重化が可能であり、６４ｋｂｉｔ／ｓをベースとする音声情報から高速データ情報まで多重化できる。このため、将来のブロードバンドサービス実現のためのインフラストラクチャを導入時点から構築できる。
【０００８】
▲３▼  運用保守性に富んだインターフェイスであり、多重化された情報のエンド・エンドのオンライン監視ができる。このため、ネットワークの高機能化，高品質化が可能となる。
【０００９】
図４（Ａ）はＩＴＵ−Ｔで標準化された多重化構造を示す図、図４（Ｂ）は日本国内で使用するＴＴＣ標準の多重化構造を示す図である。ここに、ＴＴＣ（Ｔｈｅ  Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｍｍｉｔｔｅｅ）とは電気通信技術委員会であり、ＩＴＵの国際標準勧告を受けて日本国内の標準を制定する。
また、図５はＳＤＨにおける多重化のイメージ（概念）を示す図である。
【００１０】
図４（Ａ），（Ｂ）に示すように、ＩＴＵ−Ｔ標準およびＴＴＣ標準の多重化構造は、それぞれ８階層からなる。
本明細書では、図４（Ａ）の右下から左上にかけて、「Ｃ−１１→ＶＣ−１１→ＴＵ−１１→ＴＵＧ−２→ＴＵＧ−３→ＶＣ−４→ＡＵ−４→ＡＵＧ→ＳＴＭ−Ｎ」の多重化の経路（経路▲１▼）を通る場合を、主として説明する。
【００１１】
図中のＶＣ−４等の略号については、必要に応じて後述する。
また、図中のＡＵ等には斜線を付してポインタ操作（ポインタ処理）を行っていることを示す。ポインタは、高速信号内の低速情報の識別と、周波数位相差の通過を極めて効率的に行うことができ、ＳＤＨの大きな特徴の一つである（後述）。
【００１２】
マッピングとは、多重化される情報をＶＣ（バーチャルコンテナ）（後述）に収容することをいう。
アライニングとは、ＶＣをＴＵ（トリビュータリユニット）（後述）に収容することをいう。
【００１３】
図５はＳＤＨにおける多重化フォーマットを、電子情報に相当する「ボール」を箱に入れて、ＳＯＨに相当する「貨物列車」で運ぶ場合を例にして説明する図である。
なお、図５では、日本のデジタル１次群信号である１．５４４Ｍｂｉｔ／ｓの情報をＳＴＭ−１（後述）に多重化する場合を示す。
【００１４】
即ち、図４（Ｂ）における右下から左上にかけて、「Ｃ−１１→ＶＣ−１１→ＴＵ−１１→ＴＵＧ−２→ＶＣ−３→ＡＵ−３→ＡＵＧ→ＳＴＭ−Ｎ」の経路（経路▲２▼）を通る場合である。経路▲１▼と経路▲２▼との相違点は、ＶＣ−４をＶＣ−３に代え、ＴＵＧ−３が不要な点である。
【００１５】
図５に示すように、ボール（電子情報）を箱（コンテナ：Ｃ−１１）に入れ、箱ごとに発送伝票（ＰＯＨ）を付けて仮想コンテナ（ＶＣ−１１）とし、パレットへの積み込み位置を表示し（ＴＵ−１１）、箱を４個ひもで束ねる（ＴＵＧ−２）。
【００１６】
そして、４個の束の箱を７個パレットに積み（ＶＣ−３）、輸送伝票を付け（ＰＯＨ）、貨車への積み込み位置を表示し（ポインタ）、貨車に積み込む（ＡＵ−３）。さらに、貨車を３両つないだ状態で（ＡＵＧ）、機関車をつなぎ（ＳＯＨ）、目的地に運ぶ（ＳＴＭ−１）。
【００１７】
また、ＳＤＨの別の大きな特徴としては、フレーム構造の中に伝送網の階層化概念を明確に取り入れたことである。その結果、ネットワーク設計および運用保守の階層化が可能となり、高度なネットワークサービスを提供できるようになった。
【００１８】
伝送網の階層化は、図６（Ａ）に示すように、サービス対応に規定された回線網、伝送システムはサービスのいずれからも独立したパス網、パス網を多重化する伝送媒体を意識しないセクション網および光ファイバや空間からなる伝送媒体網の４階層に分けられる。
【００１９】
ＳＤＨにおいては、図６（Ｂ）に示すように、セクション網レイヤの部分をセクションと定義し、パス網レイヤのパスの部分を高次パスと低次パスとして定義している。その結果、ＳＤＨ伝送システムを導入すればネットワークの運用保守も高度化され、ネットワーク事業運営に大きなインパクトを与える。
【００２０】
次に、前記図４（Ａ），（Ｂ）および図５に示した「ＶＣ−４からＡＵＧへの多重化」を説明する。
ここに、ＶＣとはＶｉｒｔｕａｌ  Ｃｏｎｔａｉｎｅｒ（バーチャルコンテナ、仮想コンテナ）であり、規格化された多重化単位の箱（規格化された伝送容量の単位）である（図５参照）。
【００２１】
このＶＣには余裕を持たせて情報を収容するので、各種情報の柔軟な多重化を可能とするとともに、多重化構造はすべてバイト多重となり、伝送速度は基本速度の整数倍になる。
ＶＣとしては、その収容情報の速度に対応して、ＶＣ−４，ＶＣ−３，ＶＣ−２，ＶＣ−１２，ＶＣ−１１が定義されている。なお、ＶＣ−ｎを任意の数だけ集めたコンテナもある。
【００２２】
ＡＵはＡｄｍｉｎｉｓｔｒａｔｉｖｅ  Ｕｎｉｔ（管理ユニット）であり、ＶＣ−３あるいはＶＣ−４に管理ユニット（ＡＵ）ポインタを付加した箱である。ＡＵ−３とＡＵ−４の２種類が定義されている。
ＡＵＧとはＡｄｍｉｎｉｓｔｒａｔｉｖｅ  Ｕｎｉｔ  Ｇｒｏｕｐ（管理ユニットグループ）であり、ＡＵ−４を１個、あるいは３個のＡＵ−３を多重化したものである（図５参照）。
【００２３】
図７（Ａ）はＶＣ−４からＡＵ−４を形成し、ＡＵＧに多重化される過程を示す図、図７（Ｂ）はＡＵＧからＳＴＭ−Ｎへ多重化される過程を示す図である。
図７（Ａ），（Ｂ）に示すように、ＶＣ−４は９行２６１列から構成され、最初の列はＰＯＨ（Ｐａｔｈ  Ｏｖｅｒｈｅａｄ：パスオーバーヘッド）である。
【００２４】
ＰＯＨは、パスとして定義されたＶＣ−１１あるいはＶＣ−３パスなどの生成点で付与され、情報が伝達された後の終端点まで保存される。このことは、情報を網内で転送する場合に、伝送情報の符合誤りなどの状態をエンド・エンドで監視することを保証し、高度なネットワーク運用保守を可能とする。
【００２５】
高次パスのＰＯＨは、図７（Ａ）に示すように、ＶＣ−４の第１列に位置し、Ｊ１，Ｂ３，Ｃ２，Ｇ１，Ｆ２，Ｈ４，Ｆ３，Ｋ３，Ｎ１のバイトが定義される。ポインタバイトの右隣のバイト位置を「０」とし、バイト毎にアドレスが振られている。
【００２６】
Ｊ１は、ＶＣの最初のバイトであり、この位置はＡＵポインタにより指示される。Ｊ１は、パスの生成点ごとに特有のパターンの信号（ＡＰＩ）を送信し、パスの終端点ではＡＰＩをチェックすることにより、パス設定が正しいかどうかを確認するのに使用される。
【００２７】
Ｊ１はＳＴＭ−１信号の番地０から７８２のどの番地にも載せることができる（図８（Ｂ）を用いて後述）。Ｊ１が入れられたバイトのアドレス値（番地）は、２進値に変換され、Ｈ１，Ｈ２（位置表示）に載せられる。
【００２８】
受信側ではＨ１，Ｈ２の値をみることにより、ＶＣ−４の先頭位置（Ｊ１の位置）が分かる（後述）。
Ｈ１，Ｈ２は、前述のようにＶＣのペイロードに対する位置表示に使用される。
なお、Ｊ１以外のバイトの説明は省略する。
【００２９】
ＶＣ−４はＨ１，Ｈ２，Ｈ３バイト（ポインタ）を有するＡＵ−４に収容される。ＶＣ−４とＡＵ−４との位相関係は独立であり、ポインタにより位相関係が与えられる。ポインタは、ＡＵ−４におけるＶＣ−４の先頭位置を指示する。ＡＵ−４はそのままＡＵＧとなる。
【００３０】
次に、前記図４（Ａ），（Ｂ）および図５に示した「ＡＵＧからＳＴＭ−Ｎへの多重化」を説明する。
ＳТＭ−Ｎは、Ｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｐｏｒｔ  Ｍｏｄｕｌｅ（同期転送モジュール）−Ｎである。Ｎは基本となるＳＴＭ−１の何倍の伝送速度（ビットレート）であるかを示し、整数である。Ｎの値としては１，４，１６，６４が標準化され、基本速度（Ｎ＝１）は１５５．５２Ｍｂｉｔ／ｓである。
【００３１】
図７（Ｂ）に示すように、ＡＵＧは９行２６１列の箱の４行目に１行９列の出っ張りが付いている。この出っ張りがポインタである。ＡＵＧ＃１，ＡＵＧ＃２，…，ＡＵＧ＃Ｎがバイトインタリーブされ、９行Ｎ×２６１列のＳＴＭ−Ｎが構成される。
ＳＴＭ−Ｎの最初のＮ×９列は次に説明するＳＯＨであり、このうち、１〜３行目がＲＳＯＨ、５〜９行目がＭＳＯＨである。４行目に各ＡＵＧを構成しているＡＵ−３やＡＵ−４のポインタが多重化される。
【００３２】
ＳＯＨはＳｅｃｔｉｏｎ  Ｏｖｅｒｈｅａｄ（セクションオーバーヘッド）であり、フレーム同期信号，ビット誤り検出符合，警報の発生状態表示，伝送路切替制御など、運用上の諸機能を有する。
ＳＯＨには、中間中継装置相互間あるいは中間中継装置と端局多重中継装置の間で使用される中継ＳＯＨ（ＲＳＯＨ）と、中間中継装置では何も処理せずに端局多重中間中継装置・相互間で使用される多重ＳＯＨ（ＭＳＯＨ）とがある。
【００３３】
図８（Ａ）はＳＴＭ−１の多重化フレームの概念図、図８（Ｂ）はＡＵ−４ポインタのオフセット値を示す図である。
図８（Ａ）に示すように、１〜９列目は前記ＳＯＨとポインタであり、１０列目以降の９行×２６１列はペイロードである。ペイロードには、主情報（音声情報，高速データ等）を収容する。
【００３４】
図８（Ｂ）に示すように、ＳＴＭ−１のペイロードにはＨ３バイトの次のバイトから番地（オフセット値）が振られている。Ｈ３バイトの次のバイトから「０，−，−，２，−，−，…，７８２，−，−」のように番地が振られる。ＶＣ−４のＪ１バイトが存在する番地（オフセット値）がポインタ値になる（図１１（Ａ）参照）。例えば、ＳＴＭ−１の第１行目の最初にＶＣ−４のＪ１バイトが位置するとき、ポインタ値は５２２になる。
【００３５】
次に、本願発明と関連する従来技術の本論に入る。
勧告Ｇ．７０７に基づいて製造されたユーザ網インターフェイス用のＳＯＮＥＴ／ＳＤＨ装置においては、近年の伝送容量の増大および装置インターフェースの多様化に伴って、クロスコネクト容量も増大してきた。
【００３６】
ここに、ＳＯＮＥＴ／ＳＤＨ装置とは、主に通信事業者の局間の中継網においてネットワークノード間を接続し、前述のようにデータを多重伝送する技術であるＳＯＮＥＴとＳＤＨを一括りにして表記したものであり、ＳＯＮＥＴとＳＤＨはともにノード間で同期をとり、高速通信を行う技術をいう。
【００３７】
また、クロスコネクトとは、多重化された信号からパス（回線束）単位でのタイムスロット（ТＳ：情報を多重化する部分）の入れ替えを可能にする回線設定技術をいう。具体的には、交換機に接続される回線、専用線伝送装置に接続される回線、その電話局は通過して他の電話局へ伝送される回線というように、目的別に回線を設定する技術をいう。
【００３８】
クロスコネクト容量とは、高速通信の際にクロスコネクト（回線設定）を実施可能な総量をいう。
図９は、ＳＤＨにおけるクロスコネクト装置の位置付けを示す図である。
【００３９】
次に、図１０（Ａ），（Ｂ）を参照しつつ、ＴＳＷを用いてクロスコネクトを行う場合の回路構成および処理の概念を説明する。ここに、ＴＳＷとは、タイムスイッチ（時分割型スイッチ）であり、ハードウェア，ファームウェアにより構成したスイッチング回路である。
図１０（Ａ）は従来技術のＴＳＷのブロック図、図１０（Ｂ）はＳＴＭ−１の概念図である。
【００４０】
図１０（Ａ），（Ｂ）において、１０１は、シリアル形式のＳＴＭ−１信号１１０の１行分の領域を持ったデータメモリであり、書き込み用の第１面１０１ａと読み出し用の第２面１０１ｂとからなる。また、１０２は、データメモリ１０１にＳＴＭ−１信号の書き込み制御を行う書き込み制御回路である。
【００４１】
１０３は、データメモリ１０１からデータを読み出すためのアドレスを格納したコントロールメモリ、１０４は、コントロールメモリ１０３から前記アドレスを読み出し、データメモリ１０１からの読み出し制御を行う読み出し制御回路である。
１１０ａはペイロード、１１０ｂはＲＳＯＨ（中継ＳＯＨ）、１１０ｃは管理ポインタ（ＡＵＰТＲ）、１１０ｄはＭＳＯＨ（多重ＳＯＨ）である。
【００４２】
次に、データメモリ１０１におけるクロスコネクトを説明する。
ＳＴＭ−１信号１１０の１行分をシーケンシャルにデータメモリ１０１に書き込む場合に、図１１（Ａ）に示すように、ＶＣ−４の先頭バイト（Ｊ１バイト）が図示の位置にあったと仮定する。この場合は、Ｊ１バイトが縦一列のタイムスロット（ＴＳ）に一致しないため、クロスコネクトを実施することができない。
【００４３】
そこで、図１１（Ｂ）に示すように、Ｊ１バイトがＳＯＨの隣の列に来るように、位相調整を行う。この位相調整されたＳＴＭ−１信号１１０の１行分を、データメモリ１０１にシーケンシャルに書き込む。そして、読み出し制御回路１０４により、データメモリ１０１からデータを読み出す順番を切り替え、クロスコネクトを行う。
【００４４】
【発明が解決しようとする課題】
しかしながら、従来技術を用いてクロスコネクトのＴＳＷ機能をＬＳＩ（集積回路）にて実現した場合には、次のような問題点がある。
即ち、ＳＯＮＥＴ／ＳＤＨ装置ではインターフェースの増加に伴いクロスコネクト容量が増大し、データメモリの容量が膨大になっている。その結果、Ｈ／Ｗ（ハードウェア）による実装スペ−ス・パターン配線やＦ／Ｗ（ファームウェア）による制御が、複雑になるという問題点がある。
【００４５】
本発明は、上記の事情にかんがみなされたもので、ＳＤＨにおけるクロスコネクトのＴＳＷ機能をＬＳＩにて実現した場合に、クロスコネクトの実施に必要な２面からなるデータメモリの記憶容量を削減可能にしたデータメモリ制御方式を提供する。
【００４６】
【課題を解決するための手段】
上記目的を達成するため請求項１記載の発明は、入力データに対してクロスコネクト処理を行うための第１面と第２面からなる第１のメモリ（データメモリ１１）と、前記第１のメモリにおけるクロスコネクト処理時のアドレスデータを記憶する第２のメモリ（コントロールメモリ１７）と、該第２のメモリに記憶したアドレスデータに基き、前記クロスコネクト処理の制御を行う制御手段とを備えたデータメモリ制御方式において、
前記制御手段は、
前記入力データから、クロスコネクト処理時の基準となるパルスを抽出する基準パルス抽出手段（フレームパルス抽出部１２）と、
該基準パルス抽出手段が抽出した基準パルスに基き、前記第１のメモリにおける第１面，第２面の各１行の記憶領域数に相当するパルス数ごとに、第１パルス列を発生する第１パルス発生手段（７２０進カウンタ１４）と、
前記基準パルス抽出手段が抽出した基準パルスに基き、前記第２のメモリにおける１行の記憶領域数に相当するパルス数ごとに、第２パルス列を発生する第２パルス発生手段（１０８０進カウンタ１５）と、
前記基準パルス抽出手段が抽出した基準パルスに基き、２進パルスを発生する第３パルス発生手段（２進カウンタ１６）とを備え、
前記第２パルス列を等分に区分したデータを、前記２進パルスの０または１に対応させてクロスコネクト処理を行う構成としてある。
【００４７】
このようにすれば、例えば図２，図３に示すように、第２のメモリに記憶している１０８０バイトのデータを等分し、第３パルス発生手段からの０または１のレベルに応じて第１のメモリの第１面，第２面に順次格納していくので、第１のメモリの容量を削減できる。
【００４８】
次に請求項２記載の発明は、請求項１記載のデータメモリ制御方式において、
前記第２のメモリの１行の記憶領域数をＰ（整数）とし、前記第１のメモリの第１面，第２面の各１行の記憶領域数をＱ（整数）とした場合に、Ｐ／Ｑは割り切れる構成としてある。
このようにすれば、一般的な記憶領域を持つメモリ（例えば、７２０バイトと１０８０バイト）を無駄なく有効に使用できる。
【００４９】
次に請求項３の発明は、請求項１又は請求項２記載のデータメモリ制御方式において、
前記入力データは、ＳＯＮＥＴ／ＳＤＨ装置に使用するＳＴＭ信号である構成としてある。
【００５０】
このようにすれば、ＳＴＭ信号のクロスコネクト処理に使用するメモリの容量を削減できる。
【００５１】
次に請求項４の発明は、請求項１〜請求項３のいずれかに記載のデータメモリ制御方式において、
前記ＳＴＭ信号は、ＳＴＭ−４信号である構成としてある。
このようにすれば、ＳＴＭ−４信号のクロスコネクト処理に使用するメモリ容量を削減できる。
【００５２】
次に請求項５記載の発明は、請求項１〜請求項４記載のいずれかに記載のデータメモリ制御方式において、
前記第１のメモリの第１面および第２面の記憶領域数は７２０バイトであり、前記第２のメモリの記憶領域数は１０８０バイトである構成としてある。
【００５３】
このようにすれば、従来の第１のメモリの第１面および第２面の記憶領域数は１０８０バイトであったが、本発明によれば７２０バイトで済ますことが可能となり、従来例に比較し２／３のメモリ容量で済む。
【００５４】
【発明の実施の形態】
以下、本発明を図示の実施形態に基づいて説明する。
図１は本実施形態のブロック図、図２はＴＳＷにおけるクロスコネクト実施のタイムチャート、図３はクロスコネクト実施の概念図である。
【００５５】
本実施形態は、ＳＴＭ−４信号を８ビットにパラレル変換するＴＳＷ動作を行う。このＳＴＭ−４信号は、伝送するビット列を一定の長さのフレームに区切って、周期的に繰り返す多重化伝送システムであり、一本のチャネルの信号を、フレームの中の同じビット位置あるいはタイム・スロット（ТＳ）で運ぶ方式である。
【００５６】
図１に示すように、入力されたＳＴＭ−４信号は、Ｓ／Ｐ（シリアル・パラレル変換）部１３を介してデータメモリ１１に入力し、また直接、フレームパルス抽出部１２に入力する。
データメモリ１１は、書き込み用の第１面１１ａと読み出し用の第２面１１ｂとからなり、それぞれ７２０バイトのメモリ領域を有する。
【００５７】
Ｓ／Ｐ部１３は、入力したＳＴＭ−４信号を、前記図１１（Ａ），（Ｂ）に示したように、ペイロードのＶＣ−４／３の先頭バイト（Ｊ１バイト）が、ＲＳＯＨ，ＭＳＯＨの隣の列に来るように位相調整し、８ビットのパラレルデータに変換してデータメモリ１１に出力する。
【００５８】
フレームパルス抽出部１２は、ＳＴＭ−４信号の１フレームから抽出した８ｋＨｚフレームを２分周した４ＫＨｚフレームパルスを、７２０進カウンタ１４と１０８０進カウンタ１５と２進カウンタ１６とに、それぞれ出力する。
【００５９】
７２０進カウンタ１４では、データメモリ１１に対し、Ｓ／Ｐ部１３からの８ビットパラレルデータを、データメモリ１１に書き込むためのシーケンシャルアドレスを出力する（図２の符号Ａ参照）。
【００６０】
１０８０進カウンタ１５では、コントロールメモリ１７に対し、１０８０進カウンタ値を出力する（図２の符号Ｂ参照）。
２進カウンタ１６では、演算部１８に対し、２進カウンタ値を出力する（図２の符号Ｃ参照）。
コントロールメモリ１７は、１０８０進カウンタ１５からのカウンタ値をアドレスとし、当該コントロールメモリ１７のデータを演算部１８に出力する。
【００６１】
演算部１８は、コントロールメモリ１７および２進カウンタ１６からの情報により、データメモリ１１に対して、読み出しアドレスを出力する。
データメモリ１１は、演算部１８からの読み出しアドレスのデータをＰ／Ｓ（パラレル／シリアル変換）部１９に出力する。
Ｐ／Ｓ部１９は、データメモリ１１からの８ビットパラレルデータを６２２．０８ＭＨｚのシリアルデータに変換し、ＳＴＭ−４信号を出力する。
【００６２】
次に本実施形態の動作を説明する。
本実施形態は、コントロールメモリ１７に対し、１行の３分の２の領域（１０８０バイトに対する７２０バイト）を持ち、データメモリ１１が第１面１１ａと第２面１１ｂを備えるので、２行を一周期とするＴＳＷ動作を行う。
【００６３】
即ち、ＳＴＭ−４信号の場合、１行は１０８０バイトであるので、従来のデータメモリでは１０８０バイト必要となるが、本実施形態によれば、３分の２の領域の７２０バイトでも、ＴＳＷ動作を実現することが可能となる。
【００６４】
フレームパルス抽出部１２は、入力されたＳＴＭ−４信号のフレーム同期をとり、８ＫＨｚのフレーム抽出をする。ＳＴＭ−Ｎフレームは９行であるため、本実施形態ではＴＳＷ動作が前述のように２行で一周期としているので、７２０進カウンタ１４，１０８０進カウンタ１５，２進カウンタ１６を、８ＫＨｚのパルスでロードすることができない。そのため、８ＫＨｚのフレームをフリーランでさらに２分周した４ＫＨｚのパルスでロードする。
【００６５】
７２０進カウンタ１４は、Ｓ／Ｐ部１３からのデータをデータメモリ１１に書き込むためのシーケンシャルアドレスとしてカウンタ値（７２０フレームパルスごと）を出力する（図２の符号Ａ参照）。
１０８０進カウンタ１５は、１行分のクロスコネクト情報（１行分のデータメモリ読み出しアドレス）を持っているコントロールメモリ１７に対し、アドレスを１０８０フレームパルスごとに出力し、コントロールメモリ１７はデータメモリ読み出し用アドレスを出力する（図２の符号Ｂ参照）。
【００６６】
２進カウンタ１６は、８ＫＨｚ周期でカウント値を演算部１８に出力する。
演算部１８は、コントロールメモリ１７からの１行分のデータメモリ読み出しアドレスと２進カウンタ１６からのカウンタ値より、データメモリ読み出し用アドレスに変換を行いデータメモリ１１に出力する。
【００６７】
データメモリ１１は、演算部１８からの変換された読み出しアドレスにより、データをＰ／Ｓ部１９に出力し、Ｐ／Ｓ部１９では８ビットパラレルデータを６２２．０８ＭＨｚのシリアルデータに変換し、ＳＴＭ−４信号を出力する。
【００６８】
次に、演算部１８における演算方法について、図２，図３を参照しつつ説明する。
＜２進カウンタが０の時＞（図２の符号Ｃ参照）
フレームパルス数が「０〜３５９」であれば、「エリア１」であると認識し、データメモリ１１の読み出しアドレスとして、コントロールメモリ１７から読み出したアドレスデータをそのまま出力する。
【００６９】
フレームパルス数が「３６０〜７１９」であれば、「エリア２」であると認識し、データメモリ１１の読み出しアドレスとして、コントロールメモリ１７から読み出したアドレスデータをそのまま出力する。
フレームパルス数が７２０〜１０７９であれば、「エリア３」であると認識し、データメモリ１１の読み出しアドレスとして、コントロールメモリ１７から読み出したアドレスデータからマイナス７２０の計算結果を出力する。
【００７０】
＜２進カウンタが１の時＞
フレームパルス数が「０〜３５９」であれば、「エリア４」であると認識し、データメモリ１１の読み出しアドレスとして、コントロールメモリ１７から読み出したアドレスデータからプラス３６０の計算結果を出力する。
【００７１】
フレームパルス数が「３６０〜７１９」であれば、「エリア５」であると認識し、データメモリ１１の読み出しアドレスとして、コントロールメモリ１７から読み出したアドレスデータからプラス３６０の計算結果を出力する。
【００７２】
フレームパルス数が７２０〜１０７９であれば、「エリア６」であると認識し、データメモリ１１の読み出しアドレスとして、コントロールメモリ１７から読み出したアドレスデータからそのまま出力する。
【００７３】
このようにすれば、図３に示すように、１０８０バイトのコントロールメモリ１７に格納されていた１行の１０８０バイトのアドレスデータを、７２０バイトの２面のデータメモリ１１（１１ａ，１１ｂ）に書き込むことが可能となる。従って、従来のデータメモリ容量が１０８０バイトであったのに対し、本実施形態によればデータメモリ容量が７２０バイトで済むことになり、７２０バイトは必要である。
【００７４】
なお、本実施形態ではＳＴＭ信号のクロスコネクトの場合を説明したが、パラレルデータが２面からなる第１のメモリ（データメモリ）に入力し、第２のメモリ（コントロールメモリ）に格納されたアドレスデータに基き、前記第１のメモリに格納する場合に、第１のメモリの容量を削減する手段として使用可能であるのは、勿論である。
【００７５】
【発明の効果】
以上説明したように本発明によれば、以下の効果を発揮することができる。
請求項１記載の発明によれば、例えば図２，図３に示すように、第２のメモリに記憶している１０８０バイトのデータを等分し、第３パルス発生手段からの０または１のレベルに応じて第１のメモリの第１面，第２面に順次格納していくので、第１のメモリの容量を削減できる。
【００７６】
請求項２記載の発明によれば、一般的な記憶領域を持つメモリ（例えば、７２０バイトと１０８０バイト）を無駄なく有効に使用できる。
請求項３記載の発明によれば、ＳＴＭ信号のクロスコネクト処理に使用するメモリの容量を削減できる。
【００７７】
請求項４記載の発明によれば、ＳＴＭ−４信号のクロスコネクト処理に使用するメモリ容量を削減できる。
請求項５記載の発明によれば、従来の第１のメモリの第１面および第２面の記憶領域数は１０８０バイトであったが、本発明によれば７２０バイトで済ますことが可能となり、従来例に比較し２／３のメモリ容量で済む。
【図面の簡単な説明】
【図１】本発明の実施形態のブロック図である。
【図２】同実施形態における、データ処理のタイムチャートである。
【図３】同実施形態における、データ処理の概念を説明する図である。
【図４】以下の図は従来技術を説明する図であって、（Ａ）はＩＴＵ−Ｔで標準化された多重化構造を示す図、（Ｂ）は日本国内で使用するＴＴＣ標準の多重化構造を示す図である。
【図５】ＳＤＨにおける多重化フォーマットを、電子情報に相当する「りんご」を箱に入れて、ＳＯＨに相当する「貨物列車」で運ぶ場合を例にして説明する図である。
【図６】（Ａ）は伝送網の階層化を示す図、（Ｂ）はＳＤＨにおけるセクションとパスの位置付けを示す図である。
【図７】（Ａ）はＶＣ−４からＡＵ−４を形成し、ＡＵＧに多重化される過程を示す図、（Ｂ）はＡＵＧからＳＴＭ−Ｎへ多重化される過程を示す図である。
【図８】（Ａ）はＳＴＭ−１の多重化フレームの概念図、（Ｂ）はＡＵ−４ポインタのオフセット値を示す図である。
【図９】ＳＤＨにおけるクロスコネクト装置の位置付けを示す図である。
【図１０】（Ａ）はＴＳＷを実施するブロック図、（Ｂ）はＳＴＭ−１の概念図である。
【図１１】位相調整を説明する図であって、（Ａ）は位相調整前の先頭バイト（Ｊ１バイト）の位置を示す図、（Ｂ）は位相調整後の先頭バイト（Ｊ１バイト）の位置を示す図である。
【符号の説明】
１１  データメモリ
１１ａ  データメモリの第１面
１１ｂ  データメモリの第２面
１２  フレームパルス抽出部
１３  Ｓ／Ｐ部
１４  ７２０進カウンタ
１５  １０８０進カウンタ
１６  ２進カウンタ
１７  コントロールメモリ
１８  演算部
１９  Ｐ／Ｓ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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