(57)【要約】【課題】シリサイド層が良好に形成された半導体装置およびその製造方法を提供する。【解決手段】本発明の半導体装置１００は、第１半導体層１６の上に形成されたゲート絶縁層２０およびゲート電極３０と、少なくとも前記第１半導体層１６に形成された不純物層５０，６０と、前記ゲート絶縁層２０および前記ゲート電極３０の少なくとも側面を覆うように形成されたサイドウォール絶縁層４０と、少なくとも前記不純物層５０，６０の上面に形成されたシリサイド層７０と、を含み、前記不純物層５０，６０の少なくとも表面は、シリコンと、ゲルマニウムとを含む層であり、前記シリサイド層７０は、ニッケルと、シリコンと、ゲルマニウムとを含む化合物である。【選択図】        図１
2004221115.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体層の上に形成されたゲート絶縁層およびゲート電極と、
少なくとも前記第１半導体層に形成された不純物層と、
前記ゲート絶縁層および前記ゲート電極の少なくとも側面を覆うように形成されたサイドウォール絶縁層と、
少なくとも前記不純物層の上面に形成されたシリサイド層と、を含み、
前記不純物層の少なくとも表面は、シリコンと、ゲルマニウムとを含む層であり、
前記シリサイド層は、ニッケルと、シリコンと、ゲルマニウムとを含む化合物である、半導体装置。
【請求項２】
請求項１において、
前記不純物層は、前記第１半導体層と、前記第１半導体層の表面よりせり上げられて形成された第２半導体層とに形成されている、半導体装置。
【請求項３】
請求項１または２において、
前記ゲート電極は、少なくとも前記ゲート絶縁層に接する領域に形成された窒化タンタル層と、該窒化タンタル層上に形成されたタンタル層とを含む、半導体装置。
【請求項４】
請求項１または２において、
前記ゲート電極は、少なくとも前記ゲート絶縁層に接する領域に形成された窒化チタン層と、該窒化チタン層上に形成されたタングステン層とを含む、半導体装置。
【請求項５】
請求項１または２において、
前記ゲート電極は、前記ゲート絶縁層の上に、第１窒化タンタル層と、タンタル層と、第２窒化タンタル層とが積層されている、半導体装置。
【請求項６】
半導体層の上に形成されたゲート絶縁層およびゲート電極と、
前記半導体層に形成された不純物層と、
前記ゲート絶縁層および前記ゲート電極の少なくとも側面を覆うように形成されたサイドウォール絶縁層と、
少なくとも、前記ゲート電極の上に形成されたシリサイド層と、を含み、
前記ゲート電極は、シリコンとゲルマニウムとを含む層からなり、
前記シリサイド層は、ニッケルと、シリコンと、ゲルマニウムとを含む化合物である、半導体装置。
【請求項７】
請求項１〜６のいずれかにおいて、
前記化合物は、ＮｉＳｉｘＧｅ１−ｘ（０＜ｘ＜１）である、半導体装置。
【請求項８】
第１半導体層の上にゲート絶縁層およびゲート電極を形成する工程と、
前記第１半導体層に不純物層を形成する工程と、
前記ゲート絶縁層および前記ゲート電極の少なくとも側面を覆うようにサイドウォール絶縁層を形成する工程と、
少なくとも前記不純物層の表面にシリサイド層を形成すること、を含み、
前記不純物層の少なくとも表面は、シリコンと、ゲルマニウムとを含む層で形成され、
前記シリサイド層は、前記不純物層の上にニッケルを堆積した後、熱処理行なうことにより形成される、半導体装置の製造方法。
【請求項９】
請求項８において、
前記サイドウォール絶縁層を形成した後に、
前記サイドウォール絶縁層に覆われていない前記第１不純物層の上方に、前記第１半導体層の表面よりもせり上げられた第２半導体層を形成する工程と、
前記第２半導体層に不純物を導入する工程と、を含む、半導体装置の製造方法。
【請求項１０】
請求項８または９において、
前記ゲート電極は、少なくとも前記ゲート絶縁層に接する領域に窒化タンタル層を形成し、該窒化タンタル層上にタンタル層が積層されて形成される、半導体装置の製造方法。
【請求項１１】
請求項８または９において、
前記ゲート電極は、少なくとも前記ゲート絶縁層に接する領域に窒化チタン層を形成し、該窒化チタン層上にタングステン層が積層されて形成される、半導体装置の製造方法。
【請求項１２】
請求項８または９において、
前記ゲート電極は、前記ゲート絶縁層の上に、第１窒化タンタル層と、タンタル層と、第２窒化タンタル層とが積層されて形成される、半導体装置の製造方法。
【請求項１３】
半導体層の上に、ゲート絶縁層およびゲート電極を形成する工程と、
前記半導体層に不純物層を形成する工程と、
前記ゲート絶縁層および前記ゲート電極の少なくとも側面を覆うようにサイドウォール絶縁層を形成する工程と、
少なくとも前記ゲート電極の表面にシリサイド層を形成する工程と、を含み、
前記ゲート電極は、シリコンとゲルマニウムとを含む層で形成され、
前記シリサイド層は、前記ゲート電極の上にニッケルを堆積した後、熱処理を行なうことにより形成される、半導体装置の製造方法。
【請求項１４】
請求項８〜１３のいずれかにおいて、
前記熱処理は、５５０℃よりも低い温度で行なう、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、シリサイド層およびその形成方法に特徴を有するＭＯＳトランジスタを含む半導体装置およびその製造方法に関する。
【０００２】
【背景技術】
ＭＯＳ電界効果型トランジスタ（以下「ＭＯＳトランジスタ」という）を有する半導体装置において、微細かつ高速な素子を実現するために、ソース領域またはドレイン領域（以下「ソース／ドレイン領域」という）上にＣｏシリサイド膜やＴｉシリサイド膜などのシリサイド層を自己整合的に形成するサリサイド（ＳＡＬＩＣＩＤＥ：ＳｅｌｆＡｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）技術がある。そして、ソース／ドレイン領域の低抵抗化を図るため、これまで以上にソース／ドレイン領域を基板表面から浅く形成する必要も生じている。ところが、上記のようなサリサイド技術を微細化された素子に適用することを考えると、高融点金属膜とシリコン基板とのシリサイド化反応は、高融点金属膜がシリコン基板のシリコンを消費しながら進むため、ウエルとソース領域、又はドレイン領域との接合を基板表面からの浅い領域に形成することは困難なものとなる。
【０００３】
このような問題を解決するために、シリコン基板表面のソース／ドレイン領域上にエピタキシャルシリコン層を形成することによって、ソース／ドレイン領域の表面を元々のシリコン基板の表面よりもせり上げることが行われている。ついで、せり上げられて形成されたエピタキシャル層を介して基板表面に不純物イオンを注入し、次に高融点金属膜を堆積してシリサイド化反応を行うことで、低抵抗のソース領域およびドレイン領域を形成すると同時に、元々の基板表面からの浅い領域に接合を形成することが提案されている。
【０００４】
このようにソース／ドレイン領域上にシリコンをエピタキシャル成長させ、ソース／ドレイン領域の表面を元々のシリコン基板の表面よりもせり上げる技術は、エレベーテッドソース／ドレイン技術と呼ばれている。
【０００５】
上述の技術において、エレベーテッドソース／ドレイン構造を形成するせり上げプロセスにおいては、７００℃以上の高温プロセスが必須であり、耐熱性に劣る金属で形成されたゲート電極（メタルゲート電極）に対応させることが難しい。そのため、基板表面からせり上げられて形成されるせり上げ層には、シリコンーゲルマニウム層を形成することがしばしば行なわれる。この後、さらに低抵抗化を図るためには、前記シリコンーゲルマニウム層上にシリサイドを形成しなければならない。また、半導体装置の微細化によりゲート電極の空乏化低減も求められている。そのため、ポリシリコン層からなるゲート電極の代わりに、シリコンとゲルマニウムとからなる多結晶層のゲート電極を形成する技術が開発されている。
【０００６】
ここで、シリサイド層をシリコンとゲルマニウムとを含む層の上に形成する場合、次のような現象がおこることがある。
【０００７】
コバルトやチタンなどのシリサイドを形成するための金属を全面に堆積し、シリサイド化のための熱処理を行なう。この熱処理は、６５０℃〜９００℃ほどの温度により行なわれる。しかし、ゲルマニウムは耐熱温度が低いため、良好なシリサイド層を形成することができず凝集してしまうことがある。これにより、リーク電流が増え、半導体装置の信頼性が損なわれることがある。このような問題を回避するために、シリコンーゲルマニウム層からなるゲート電極の上にさらにシリコン層を形成し、そのシリコン層の上面にシリサイドを形成する技術が開示されている（特許文献１参照）。しかし、この方法では製造工程が増加することとなってしまう。
【０００８】
【特許文献１】
特開２０００−１５０６６９号公報
【０００９】
【発明が解決しようとする課題】
本発明は、微細化されたデバイスにおいて、シリサイド層が良好に形成された半導体装置およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の半導体装置は、第１半導体層の上に形成されたゲート絶縁層およびゲート電極と、
少なくとも前記第１半導体層に形成された不純物層と、
前記ゲート絶縁層および前記ゲート電極の少なくとも側面を覆うように形成されたサイドウォール絶縁層と、
少なくとも前記不純物層の上面に形成されたシリサイド層と、を含み、
前記不純物層の少なくとも表面は、シリコンと、ゲルマニウムとを含む層であり、
前記シリサイド層は、ニッケルと、シリコンと、ゲルマニウムとを含む化合物である。
【００１１】
本発明の半導体装置は、不純物層の上にニッケルと、シリコンと、ゲルマニウムとを含む化合物からなるシリサイド層が形成されている。そのため、不純物層の低抵抗化を図ることができ、半導体装置の信頼性を向上させることができる。
【００１２】
本発明の半導体装置において、前記不純物層は、前記第１半導体層と、前記第１半導体層の表面よりせり上げられて形成された第２半導体層とに形成されていることができる。この態様によれば、第１不純物層の上に、第２不純物層が積層されてなるエレベーテッド構造をとることができ、不純物層のより一層の低抵抗化を図ることができる。
【００１３】
本発明の半導体装置は、半導体層の上に形成されたゲート絶縁層およびゲート電極と、
前記ゲート絶縁層の両側方の前記半導体層に形成された不純物層と、
前記ゲート絶縁層および前記ゲート電極の少なくとも側面を覆うように形成されたサイドウォール絶縁層と、
前記ゲート電極の上に形成されたシリサイド層と、を含み、
前記ゲート電極は、シリコンとゲルマニウムとを含む層からなり、
前記シリサイド層は、ニッケルと、シリコンと、ゲルマニウムとを含む化合物である。
【００１４】
本発明の半導体装置は、ゲート電極の上にニッケルと、シリコンと、ゲルマニウムとを含む化合物からなるシリサイド層が形成されている。そのため、ゲート電極の低抵抗化を図ることができ、半導体装置の信頼性を向上させることができる。
【００１５】
本発明の半導体装置において、前記化合物は、ＮｉＳｉｘＧｅ１−ｘ（０＜ｘ＜１）であることができる。
【００１６】
本発明の半導体装置の製造方法は、第１半導体層の上にゲート絶縁層およびゲート電極を形成する工程と、
前記第１半導体層に不純物層を形成する工程と、
前記ゲート絶縁層および前記ゲート電極の少なくとも側面を覆うようにサイドウォール絶縁層を形成する工程と、
少なくとも前記不純物層の表面にシリサイド層を形成すること、を含み、
前記不純物層の少なくとも表面は、シリコンと、ゲルマニウムとを含む層で形成され、
前記シリサイド層は、前記不純物層の上にニッケルを堆積した後、熱処理行なうことにより形成される。
【００１７】
本発明の半導体装置の製造方法によれば、シリコンとゲルマニウムとを含む不純物領域の上にニッケルを堆積しシリサイド層が形成される。ニッケルは、４５０℃〜５００℃の熱処理でシリサイド化反応を起すことができるため、ゲルマニウムが凝集することを防ぎ良好なシリサイド層を形成することができる。
【００１８】
本発明の半導体装置の製造方法において、前記サイドウォール絶縁層を形成した後に、前記サイドウォール絶縁層に覆われていない前記第１不純物層の上方に、前記第１半導体層の表面よりもせり上げられた第２半導体層を形成する工程と、前記第２半導体層に不純物を導入する工程と、を含むことができる。この態様によれば、第１不純物層の上に第２不純物層が積層されてなるエレベーテッドソース／ドレイン構造をとることができる。
【００１９】
本発明の半導体装置の製造方法は、半導体層の上に、ゲート絶縁層およびゲート電極とを形成する工程と、
前記半導体層に不純物層を形成する工程と、
前記ゲート絶縁層および前記ゲート電極の少なくとも側面を覆うようにサイドウォール絶縁層を形成する工程と、
少なくとも前記ゲート電極の表面にシリサイド層を形成する工程と、を含み、
前記ゲート電極は、シリコンとゲルマニウムとを含む層で形成され、
前記シリサイド層は、前記ゲート電極の上にニッケルを堆積した後、熱処理を行なうことにより形成される。
【００２０】
本発明の半導体装置の製造方法によれば、上述の発明と同様の効果を有し、シリコンとゲルマニウムを含むゲート電極の上面に良好なシリサイド層を形成することができる。
【００２１】
【発明の実施の形態】
［第１の実施の形態］
１．半導体装置の構造
以下、第１の実施の形態について図面を参照しながら説明する。図１は、第１の実施の形態に係る半導体装置を模式的に示す断面図である。
【００２２】
まず、図１に示される半導体装置１００について説明する。ＳＯＩ基板１０は、支持基板１２上に、絶縁層（酸化シリコン層）１４および第１半導体層１６が積層されて構成されている。本実施の形態では、第１半導体層１６は、シリコン‐ゲルマニウム層１６を用いる。シリコン‐ゲルマニウム層１６には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により形成された素子分離領域１８が設けられ、素子領域が画定されている。なお、素子分離領域１８は、フィールド絶縁膜（ＬＯＣＯＳ：Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）で形成してもよい。
【００２３】
シリコン‐ゲルマニウム層１６上に、ゲート絶縁層２０を介して、積層型のゲート電極３０が形成されている。この積層型のゲート電極３０は、窒化タンタル層３２、体心立方格子相のタンタル層３４、および窒化タンタル層３６が順次積層されて構成されている。窒化タンタル層３２は、少なくともゲート絶縁層２０に接する領域に形成される。また、窒化タンタル層３２は、導電性およびしきい値特性などの点を考慮すると、ＴａＮｘで表され、窒素とタンタルの組成比（ｘ）が０．２５〜１．０であることが望ましい。特に、ゲート電極３０が積層構造の場合には、タンタル層３４の結晶成長を考慮すると、窒化タンタル層３２は、素とタンタルの組成比（ｘ）が約０．５であることが望ましい。
【００２４】
そして、最上層に窒化タンタル層３６を有することにより、後の配線工程でタンタル層３４が酸化によってダメージを受けることを防止できる。さらに、最上層の窒化タンタル層３６の上には、キャップ層である窒化シリコン層３８が形成されている。窒化シリコン層３８が形成されていることで、後の配線工程での酸化によるダメージの軽減をさらに図ることができる。
【００２５】
本実施の形態では、このように、ゲート電極３０は３層の金属層が積層されて形成されているため、ゲート空乏化の問題を防ぐことができる。
【００２６】
ゲート絶縁層２０とゲート電極３０との側面には、サイドウォール絶縁層４０が形成されている。サイドウォール絶縁層４０は、少なくともゲート絶縁層２０およびゲート電極３０の側面を覆っていればよく、たとえば、図１に示すようにゲート電極３０の全面を覆うように形成されてもよい。サイドウォール絶縁層４０の材質は、キャップ層３８と同じ材質である窒化シリコン膜で形成されることが好ましい。これは、後の配線工程での酸化によるダメージの軽減をさらに図ることができるためである。
【００２７】
ゲート絶縁層２０の両側方のシリコン‐ゲルマニウム層１６には、不純物層からなるソース／ドレイン領域５０、６０が設けられている。なお、ゲート絶縁層２０の直下のシリコン‐ゲルマニウム層１６にはチャネル領域が形成される。
【００２８】
そして、ソース／ドレイン領域上５０、６０の上には、シリサイド層７０が形成されている。シリサイド層７０は、シリコンと、ニッケルと、ゲルマニウムとを含む化合物で構成されている。たとえば、シリサイド層７０は、ＮｉＳｉｘＧｅ１−ｘで表される化合物である。化学式中のｘの値は、０＜ｘ＜１である。好ましくは、０．３５≦ｘ＜１であり、ｘが０．３５より小さい場合、シリコンと、ゲルマニウムとが混合した状態で良好な結晶状態を保つことができず、良好なシリサイド層を形成することができないことがある。
【００２９】
本発明の半導体装置によれば、ソース／ドレイン領域５０、６０の上面にシリサイド層が良好に形成されているため、ソース／ドレイン領域５０，６０の低抵抗化を図ることができ、素子特性のより一層の向上を図ることができる。
【００３０】
２．半導体装置の製造方法
次に、図１に示す半導体装置の製造方法について、図２〜図５を参照して説明する。図２〜図５は、図１にかかる半導体装置の製造工程を模式的に示す断面図である。
【００３１】
（１）ＳＯＩ基板１０は、支持基板１２の上に、膜厚が１００ｎｍの絶縁層（酸化シリコン層）１４と、膜厚が３０ｎｍのシリコン‐ゲルマニウム層１６を有するものを用いる。まず、図２に示すように、シリコン‐ゲルマニウム層１６に公知の方法、たとえばＳＴＩ法により素子分離領域１８を形成する。
【００３２】
次に、図２に示すように、たとえば、熱酸化法により、ゲート絶縁層２０となる酸化シリコン層２０ａを形成する。ゲート絶縁層２０の膜厚は、たとえば、２ｎｍとすることができる。なお、詳細な説明は省略するが、ゲート絶縁層２０ａの形成前に閾値電圧を調節するためのドーパントをチャネル形成領域にドーピングしておくことができる。
【００３３】
ついで、ゲート電極となる金属層を積層する。まず、窒化タンタル層３２ａを、たとえば、３０ｎｍの膜厚になるように形成する。さらに、窒化タンタル層３２ａの上に、体心立方格子相のタンタル層３４ａを１００ｎｍの膜厚になるように、窒化タンタル層３６ａを３０ｎｍの膜厚となるように形成する。
【００３４】
窒化タンタル層３２ａ、３６ａおよび体心立方格子相のタンタル層３４ａは、キセノンガスを用いたスパッタリング、たとえば反応性スパッタリングで形成される。このスパッタリングにおいては、通常用いられるアルゴンの代わりに、より質量の大きいキセノンを用いることにより、下地のゲート絶縁層２０ならびにシリコン‐ゲルマニウム層１６に欠陥あるいはダメージを与えることなく、成膜中の層の表面にのみエネルギーを与えることが可能となる。また、キセノンガスの他にクリプトンガスを用いてもよい。本実施の形態においては、上述した成膜方法を採用することで、低抵抗な体心立方格子相のタンタル層３４ａが、窒化タンタル層３２ａ上に格子整合によってヘテロエピタキシー成長で形成される。さらに、これらの窒化タンタル層３２ａ、体心立方格子相のタンタル層３４ａおよび窒化タンタル層３６ａは、大気にさらされることなく、連続的に形成されることが好ましい。
【００３５】
ついで、図２に示すように、最上層の窒化タンタル層３６ａの上に、キャップ層を形成する。キャップ層としては、たとえば、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）‐ＣＶＤ法により、膜厚５０ｎｍの窒化シリコン膜３８ａを形成する。
【００３６】
（２）次に、リソグラフィーおよびドライエッチングによりゲート電極のパターニングを行なう。具体的には、たとえば、窒化シリコン膜３８ａの上に所定のパターンを有するレジスト層（図示せず）を形成する。その後、このレジスト層をマスクとして、窒化シリコン膜３８ａと、窒化タンタル層３６ａと、体心立方格子相のタンタル層３４ａと、窒化タンタル層３２ａとを一括してエッチングする。このようにして、図３に示すように、ゲート絶縁層２０およびゲート電極３０が形成される。
【００３７】
（３）次に、図４に示すように、ゲート電極３０をマスクとして、不純物をイオン注入し、不純物拡散層からなるソース／ドレイン領域５０、６０を形成する。その後、イオン注入に伴うシリコン‐ゲルマニウム層１６の表面のダメージの回復や不純物の活性化を目的として熱処理行なってもよい。熱処理としては、ＲＴＡ法や、固相エピタキシー法（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：ＳＰＥ）により行なうことができる。固相エピタキシー法により行なう場合、４５０〜５５０℃の低温で処理をすることができ、金属により形成されたゲート電極３０との界面反応の抑制に有効である。また、より微細化に対応するため、半導体装置の製造工程の低温化を図る場合などに有効である。
【００３８】
（４）次に、図５に示すように、ゲート絶縁層２０およびゲート電極３０の少なくとも側面にサイドウォール絶縁層４０を形成する。具体的には、たとえば、ＨＤＰ‐ＣＶＤ法により窒化シリコン層（図示せず）を、ゲート電極３０が形成されたシリコン‐ゲルマニウム層１６の上に全面的に堆積した後、異方性ドライエッチングを行なうことにより形成される。サイドウォール絶縁層４０は、キャップ層３８と同じ材質である窒化シリコン膜で形成されることが好ましい。また、サイドウォール絶縁層４０は、少なくともゲート電極３０の側面を覆っていればよく、図５に示すように、ゲート電極３０の全体を覆うように形成してもよい。
【００３９】
（５）次に、ソース／ドレイン領域５０、６０上にシリサイド層７０（図１参照）を形成する。具体的には、シリサイド形成用の金属としてニッケル層（図示せず）をスパッタ法にて成膜し、約４５０℃の温度でアニールすることによりシリサイド化反応を起させる。その後、未反応のニッケル層を除去することにより、ソース／ドレイン領域５０、６０上にシリサイド層７０が形成される。このようにして形成されたシリサイド層７０は、ニッケルと、シリコンと、ゲルマニウムとを含んで構成されている。具体的には、たとえば、ＮｉＳｉｘＧｅ１−ｘ（０＜ｘ＜１）で表される化合物である。以上の工程により本実施の形態の半導体装置１００を形成することができる。
【００４０】
本実施の形態の製造方法による利点は、以下の通りである。
【００４１】
（Ａ）本実施の形態の製造方法では、シリサイド層７０形成用の金属としてニッケルを堆積している。ニッケルは、コバルトや、チタンなどの金属と比して、比較的低温で良好なシリサイド層を形成することができる。具体的には、コバルトやチタンなどは、良好なシリサイド層を形成するのに６５０℃〜９００℃の熱処理をすることが必要である。しかし、ニッケルは、約４５０℃の熱処理で、低抵抗なシリサイド層を形成することができる。そのため、ニッケルをシリサイド形成用の金属として用いることにより、金属で形成されたゲート電極の界面反応を抑制し、また、半導体装置の製造工程の全体を低温で行なうことができる。
【００４２】
（Ｂ）本実施の形態の製造方法では、ソース／ドレイン領域５０、６０の上面は、シリコン‐ゲルマニウム層で形成されているが、シリサイド層形成用金属としてニッケルを用いているため、シリサイド化反応のための熱処理を約４５０℃で行なうことができる。その結果、ニッケルとゲルマニウムが凝集することなく良好なシリサイド層を形成することができる。たとえば、シリサイド層形成用の金属としてコバルトやチタンなどを用いた場合、６５０℃〜９００℃の高温で熱処理が行なわれる。６５０℃〜９００℃で熱処理を行なうと、ＴｉＧｅ２や、ＣｏＧｅ２は、凝集を起してしまい良好なシリサイド層を形成できない。しかし、本実施の形態によれば、５５０℃以下の低温でシリサイド化させることができるため、そのような問題を防ぐことができる。
【００４３】
［第２の実施の形態］
次に、第２の実施の形態について説明する。
【００４４】
１．半導体装置の構造
図６は、第２の実施の形態にかかる半導体装置２００を模式的に示す断面図である。半導体装置２００は、ＳＯＩ基板１０を有する。ＳＯＩ基板１０は、支持基板１２上に、絶縁層（酸化シリコン層）１４および第１半導体層１６が積層されて構成されている。本実施の形態では、第１半導体層１６は、単結晶シリコン層１６を用いる。単結晶シリコン層１６には、素子分離領域１８が設けられている。
【００４５】
シリコン層１６上に、ゲート絶縁層２０を介して、積層型のゲート電極３０が形成されている。ゲート電極３０の構成については、上述の半導体装置１００と同様にすることができる。
【００４６】
ゲート絶縁層２０とゲート電極３０との側面には、サイドウォール絶縁層４０が形成されている。ゲート絶縁層２０の両側方の単結晶シリコン層１６には、ソース／ドレイン領域の一部を構成する第１不純物拡散層５０ａ、６０ａが設けられている。そして、サイドウォール絶縁層４０に覆われていない領域の第１不純物拡散層５０ａ、６０ａの上には、第２半導体層が形成される。そして、第２半導体層には、第２不純物拡散層５０ｂ、６０ｂが形成されている。第２不純物拡散層５０ｂ、６０ｂは、５５０℃以下の低温で形成されているため、シリコンとゲルマニウムを含む層で構成される。すなわち、ソース／ドレイン領域は、第１不純物拡散層５０ａ、６０ａと、第２不純物拡散層５０ｂ、６０ｂとが積層されて形成される、いわゆる、エレベーテッドソース／ドレイン構造になっている。
【００４７】
そして、第２不純物拡散層５０ｂ、６０ｂの上部には、シリサイド層７０が形成されている。シリサイド層７０については、上述の半導体装置１００と同様にすることができる。
【００４８】
本発明の半導体装置によれば、ソース／ドレイン領域５０，６０の上面にシリサイド層７０が良好に形成されているため、ソース／ドレイン領域５０，６０の低抵抗化を図ることができ、素子特性のより一層の向上を図ることができる。
【００４９】
２．半導体装置の製造方法
次に、第２の実施の形態にかかる半導体装置２００の製造方法について説明する。なお、第１の実施の形態と同様に行なうことができる工程については、その詳細な説明を省略し、同じ図面を用いて説明する。
【００５０】
（１）ＳＯＩ基板（半導体層）１０は、支持基板１２の上に、膜厚が１００ｎｍの絶縁層（酸化シリコン層）１４と、膜厚が３０ｎｍの単結晶シリコン層１６を有するものを用いる。まず、図２に示すように、単結晶シリコン層１６に公知の方法、たとえばＳＴＩ法により素子分離領域１８を形成する。
【００５１】
次に、第１の実施の形態における（２）〜（４）を行ない、ゲート絶縁層２０およびゲート電極３０を形成し、ゲート絶縁層２０の両側方の半導体層１６に第１不純物拡散層５０ａ、６０ａを形成する。そして、サイドウォール絶縁層４０を形成する（図５参照）。
【００５２】
（２）次に、図７に示すように、サイドウォール絶縁層４０に覆われていない領域の第１不純物拡散層５０ａ、６０ａの上に選択的に単結晶シリコン層１６の表面よりせり上げられた第２不純物拡散層５０ｂ、６０ｂを形成する。まず、シリコンの供給源と、ゲルマニウムの供給源とが混合したガスを原料ガスとして用いて、エピタキシャル成長をさせることにより第２半導体層であるエピタキシャルシリコン‐ゲルマニウム層（図示せず）を形成する。本実施の形態では、流量が５０ｓｃｃｍのＳｉ２Ｈ６と、流量が２０ｓｃｃｍのＧｅＨ４とを混合させて原料ガスとして供給する。ゲルマンは、熱分解温度が低いため、より低温で第２半導体層を形成することができる。これにより、サイドウォール絶縁層４０に覆われていない領域の第１不純物拡散層５０ａ、６０ａの上にシリコンとゲルマニウムとが約９：１の割合で混合されたエピタキシャルシリコン‐ゲルマニウム層を形成することができる。
【００５３】
ついで、エピタキシャルシリコン‐ゲルマニウム層に、公知の技術により、不純物をイオン注入を行ない、第２不純物拡散層５０ｂ、６０ｂを形成する。このイオン注入では、第１不純物拡散層５０ａ、６０ａに注入した不純物と同じ導電型の不純物をイオン注入する。その後、必要に応じて熱処理を行なってもよい。このようにして、第１不純物拡散層５０ａ、６０ａと、第２不純物拡散層５０ｂ、６０ｂからなるいわゆるエレベーテッドソース／ドレイン構造を有するソース／ドレイン領域５０、６０が形成される。このようなエレベーテッドソース／ドレイン構造をとることにより、ソース／ドレイン領域の寄生抵抗を下げることができる。また、本実施の形態において、エレベーテッドソース／ドレイン構造のために形成したエピタキシャルシリコン‐ゲルマニウム層は、約５５０℃の低温で形成できるという利点があり、金属で形成されたゲート電極３０の界面反応を抑制し、また、半導体装置の製造工程の低温化を図ることができる。
【００５４】
（３）ついで、第１の実施の形態における（５）と同様に行ない、シリサイド層７０を形成する。
【００５５】
本実施の形態の製造方法は、第１の実施の形態と同様の利点を有し、良好なシリサイド層７０を低温で形成することができる。また、シリコン‐ゲルマニウム層の上にシリサイド層を形成する場合、凝集などの問題が起きることがあるが、そのような問題を回避することができる。
【００５６】
［第３の実施の形態］
次に第３の実施の形態について説明する。
【００５７】
１．半導体装置の構造
図８は、第３の実施の形態にかかる半導体装置３００を模式的に示す断面図である。  半導体装置３００は、ＳＯＩ基板１０を有する。ＳＯＩ基板１０は、支持基板１２の上に、絶縁層（酸化シリコン層）１４および半導体層１６が積層されて構成されている。本実施の形態では、半導体層１６は、シリコン層１６を用いる。シリコン層１６には、ＳＴＩ法により形成された素子分離領域１８が設けられ、素子領域が画定されている。なお、素子分離領域１８は、フィールド絶縁膜（ＬＯＣＯＳ）で形成してもよい。半導体装置３００は、シリコン層１６上に、ゲート絶縁層２０を介して、ゲート電極３０が形成されている。ゲート絶縁層２０としては、酸化シリコン膜、窒化膜およびオキシナイトライド膜等を使用することができる。ゲート電極３０は、種類が異なる少なくとも２種類の四族元素で形成されている。本実施の形態において、ゲート電極３０は、四族元素であるＳｉと、このＳｉとは異なる四族元素であるＧｅとを有するシリコン‐ゲルマニウム層で形成されている。
【００５８】
ゲート絶縁層２０およびゲート電極３０の側面には、サイドウォール絶縁層４０が形成されている。サイドウォール絶縁層４０の形状は、特に制限されず、少なくともゲート絶縁層２０およびゲート電極３０の側面を覆っていればよい。
【００５９】
ゲート絶縁層２０の両側方のシリコン層１６には、不純物拡散層からなるソース／ドレイン領域５０、６０が設けられている。なお、図示しないが、ゲート絶縁層２０の直下には、チャネル領域が形成される。
【００６０】
ゲート電極３０の上面と、ソース／ドレイン領域５０、６０の上面には、低抵抗化を図るために、それぞれシリサイド層７２、７４が形成されている。シリサイド層７２は、シリコンと、ゲルマニウムと、ニッケルとを含有する化合物からなる層である。たとえば、シリサイド層７２は、ＮｉＳｉｘＧｅ１−ｘで表される化合物である。化学式中のｘの値は、０＜ｘ＜１である。好ましくは、０．３５≦ｘ＜１であり、ｘが０．３５より小さい場合、シリコンと、ゲルマニウムとが混合した状態で、良好な結晶状態を保つことができないことがある。シリサイド層７４には、ＮｉＳｉからなるニッケルシリサイドが形成されている。
【００６１】
本発明の半導体装置によれば、ソース／ドレイン領域の上面にシリサイド層が５５０℃以下の低温で良好に形成されているため、ソース／ドレイン領域の低抵抗化を図ることができ、素子特性のより一層の向上を図ることができる。
【００６２】
２．半導体装置の製造方法
次に、第３の実施の形態にかかる半導体装置の製造方法について図９，１０を参照しながら説明する。図９，１０は、本実施の形態の製造工程を模式的に示す断面図である。なお、第１の実施の形態と同様に行なうことができる工程については、その詳細な説明を省略し、同じ図面を用いて説明する。
【００６３】
（１）まず、第１の実施の形態と同様に行ない、ＳＯＩ基板１０のシリコン層１６に素子分離領域１８を形成する。
【００６４】
次に、図９に示すように、シリコン層１６の上にゲート絶縁層のためのゲート絶縁層２０ａを形成する。ゲート絶縁層２０としては、たとえば、熱酸化法により酸化シリコン膜を形成することができる。なお、詳細な説明は省略するが、ゲート絶縁層２０ａの形成前に閾値電圧を調節するためのドーパントをチャネル形成領域にドーピングすることができる。
【００６５】
ついで、図９に示すように、ゲート絶縁層２０ａの上に、ゲート電極のためのゲート電極層３０ａを形成する。本実施の形態において、ゲート電極層３０ａはシラン（Ｓｉ２Ｈ６）ガスとゲルマン（ＧｅＨ４）がスとの混合ガスを原料ガスとするＣＶＤ法で成膜される。このとき、Ｓｉ２Ｈ６ガスとＧｅＨ４ガスのそれぞれのガス分圧および成膜温度などを適宜調整することにより、シリコンとゲルマニウムとが所望の割合で混合しているシリコン‐ゲルマニウム層からなるゲート電極層３０ａを形成することができる。
【００６６】
（２）ついで、リソグラフィおよびエッチングにより図１０に示すように、ゲート絶縁層２０およびゲート電極３０を形成する。ついで、ゲート電極３０をマスクとして、不純物をイオン注入し、不純物拡散層からなるソース／ドレイン領域５０、６０を形成する。その後、イオン注入に伴うシリコン層１６の表面のダメージの回復や不純物の活性化を目的として熱処理行なってもよい。熱処理としては、ＲＴＡ法や、固相エピタキシー法により行なうことができる。固相エピタキシー法により行なう場合、４５０〜５５０℃の低温で処理をすることができ、半導体装置の製造工程の低温化を図る場合に有効である。
【００６７】
（３）次に、ゲート絶縁層２０およびゲート電極３０の少なくとも側面にサイドウォール絶縁層４０（図８参照）を形成する。具体的には、たとえば、ＨＤＰ‐ＣＶＤ法により窒化シリコン層（図示せず）を、ゲート電極３０が形成されたシリコン層１６の上に全面的に堆積した後、異方性ドライエッチングを行なうことにより形成される。サイドウォール絶縁層４０は、酸化シリコン層の他に、窒化シリコン膜などを用いてもよい。
【００６８】
次に、ゲート電極３０の上面にシリサイド層７２を、ソース／ドレイン領域５０、６０のとの上面にシリサイド層７４を形成する。具体的には、シリサイド形成用の金属としてニッケル層（図示せず）をスパッタ法にて成膜し、約４５０℃の温度でアニールすることによりシリサイド化反応を起させる。その後、未反応のニッケル層を除去することにより、シリサイド層７２、７４が形成される。シリサイド層７２は、シリコン‐ゲルマニウム層からなるゲート電極３０の上に形成されるため、ニッケルとシリコンとゲルマニウムとを含む層からなる。以上の工程により本実施の形態の半導体装置３００を形成することができる。
【００６９】
本実施の形態の製造方法の利点は、以下の通りである。
【００７０】
（Ａ）本実施の形態の製造方法によれば、シリサイド層７２形成用の金属としてニッケルを堆積している。ニッケルは、コバルトや、チタンなどの金属と比して、比較的低温で良好なシリサイド層を形成することができる。具体的には、コバルトやチタンなどは、良好なシリサイド層を形成するのに６５０℃〜９００℃の熱処理をすることが必要である。しかし、ニッケルは、４５０℃の熱処理で、低抵抗なシリサイド層を形成することができる。そのため、本実施の形態の製造方法によれば、半導体装置の製造工程の全体を低温で行なうことができる。
【００７１】
（Ｂ）本実施の形態の製造方法では、ゲート電極３０は、シリコン‐ゲルマニウム層で形成されているが、シリサイド層形成用金属としてニッケルを用いているため、シリサイド化反応のための熱処理を約４５０℃で行なうことができる。その結果、ニッケルとゲルマニウムが凝集することなく良好なシリサイド層を形成することができる。たとえば、シリサイド層形成用の金属としてコバルトやチタンなどを用いた場合、６５０℃〜９００℃の高温で熱処理が行なわれる。６５０℃〜９００℃で熱処理を行なうと、ＴｉＧｅ２や、ＣｏＧｅ２は、高温に弱いため凝集してしまい良好なシリサイド層を形成できない。しかし、本実施の形態によれば、５５０℃以下の低温でシリサイド化させることができるため、そのような問題を防ぐことができる。
【００７２】
なお、第３の実施の形態においても、第２の実施の形態で述べたエレベーテッドソース／ドレイン構造をとることができる。
【００７３】
以上、本発明の実施の形態について述べたが、本発明は、上述の実施の形態に限定されず、本発明の要旨の範囲内で変更することが可能である。たとえば、上述の実施の形態では、半導体層としてＳＯＩ基板を用いた例について説明したが、バルク状の半導体基板を用いてもよい。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】図１にかかる半導体装置の製造工程を模式的に示す断面図。
【図３】図１にかかる半導体装置の製造工程を模式的に示す断面図。
【図４】図１にかかる半導体装置の製造工程を模式的に示す断面図。
【図５】図１にかかる半導体装置の製造工程を模式的に示す断面図。
【図６】第２の実施の形態にかかる半導体装置を模式的に示す断面図。
【図７】図６にかかる半導体装置の製造工程を模式的に示す断面図。
【図８】第３の実施の形態にかかる半導体装置を模式的に示す断面図。
【図９】図８にかかる半導体装置の製造工程を模式的に示す断面図。
【図１０】図８にかかる半導体装置の製造工程を模式的に示す断面図。
【符号の説明】
１０  ＳＯＩ基板、  １２  支持基板、  １４  酸化シリコン層、  １６  第１半導体層、  ２０  ゲート絶縁層、  ３０  ゲート電極、  ３２  第１窒化タンタル層、  ３４  タンタル層、  ３６  第２窒化タンタル層、  ３８  窒化シリコン膜、  ４０  サイドウォール絶縁層、  ５０、６０  ソース／ドレイン領域、  ７０、７２、７４  シリサイド層、  １００、２００、３００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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