(57)【要約】【課題】ストレージノードを備える半導体装置の製造工程において、レジスト膜の使用回数を減らす。また、エッチングによって間口径が拡大してしまうという問題を軽減する。【解決手段】半導体装置の製造方法は、第１導電層としてのビットラインパッド３およびストレージノードパッド４の上側を覆うように層間絶縁膜１１を形成する工程と、層間絶縁膜１１を貫通するようにして、第１導電層の上面に通じる複数のコンタクトホールを同時に形成する工程と、上記複数のコンタクトホールのうち一部のものの上部をより広い幅に拡張することによって第２導電層用溝とする工程と、上記複数のコンタクトホールおよび上記第２導電層用溝の内部に導電体を配置する工程とを含む。こうして、ビットラインコンタクト６、ストレージノードコンタクト７および第２導電層としてのビットライン８が得られる。【選択図】　　　　図９
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【特許請求の範囲】
【請求項１】
第１導電層の上側を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通するようにして、前記第１導電層の上面に通じる複数のコンタクトホールを同時に形成する工程と、
前記複数のコンタクトホールのうち一部のものの上部をより広い幅に拡張することによって第２導電層用溝とする工程と、
前記複数のコンタクトホールおよび前記第２導電層用溝の内部に導電体を配置する工程とを含む、半導体装置の製造方法。
【請求項２】
前記第１導電層はビットラインパッドとストレージノードパッドとを含み、
前記複数のコンタクトホールは、前記ビットラインパッドの上面に通じるビットラインコンタクトホールと前記ストレージノードパッドの上面に通じるストレージノードコンタクトホールとを含み、
前記複数のコンタクトホールのうち、前記一部のものは、前記ビットラインコンタクトホールであり、前記第２導電層用溝はビットラインを形成するための溝である、請求項１に記載の半導体装置の製造方法。
【請求項３】
第１導電層の上側を覆う層間絶縁膜と、
前記層間絶縁膜を貫通するようにして前記第１導電層の上面に通じ、内部に導電体が配置された複数のコンタクトホールと、
前記複数のコンタクトホールのうち一部のものの上側に接続され、前記複数のコンタクトホールより広い幅を有する第２導電層とを備え、
前記第２導電層の上面と、前記複数のコンタクトホールのうち前記第２導電層を形成されていないものの上面とは、ほぼ同じ高さである、半導体装置。
【請求項４】
前記第１導電層は、ビットラインパッドとストレージノードパッドとを含み、前記複数のコンタクトホールは、前記ビットラインパッドの上面に接続しているビットラインコンタクトホールと、前記ストレージノードパッドの上面に接続しているストレージノードコンタクトホールとを含み、
前記複数のコンタクトホールのうち前記第２導電層を備えているのは、前記ビットラインコンタクトであり、前記第２導電層は、ビットラインである、請求項３に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、中でも特にストレージノードを備えるＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ−Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に関するものである。
【０００２】
【従来の技術】
図１１〜図２０を参照して、従来技術に基づく半導体装置の製造方法について説明する。
【０００３】
まず、図１１に示す構造を公知技術によって製造する。図１１に示す構造においては、シリコン基板１の主表面にトランスファーゲート電極２が形成され、その上側を層間絶縁膜５が覆っている。ただし、層間絶縁膜５を上下に貫通するようにビットラインコンタクトおよびストレージノードコンタクトが設けられており、これらの上部は層間絶縁膜５の上面と同じ高さで露出することによってそれぞれビットラインパッド３およびストレージノードパッド４となっている。
【０００４】
図１２に示すように、この上側を覆うように層間絶縁膜９を形成する。図１３に示すように、層間絶縁膜９の上側を覆うようにレジスト膜３１を形成し、ビットラインパッド３の真上に当たる部分だけが開口するようにレジスト膜３１をパターニングし、レジスト膜３１をマスクとして層間絶縁膜９をエッチングする。こうすることで、図１３に示すようにストレージノードパッド４の上面ではなくビットラインパッド３の上面だけが縦穴の底に露出する。図１４に示すように、レジスト膜３１を除去し、上面を覆うように導電膜１２を形成する。導電膜１２は縦穴の内部にも形成される。この導電膜１２の上面を覆うように絶縁膜１３を形成し、さらにその上面を覆うようにレジスト膜３２を形成する。ビットラインを配置すべきパターンに合わせてレジスト膜３２をパターニングし、図１５に示すように、レジスト膜３２をマスクとして絶縁膜１３をエッチングする。絶縁膜１３はビットラインの配置すべきパターンに従って残存する形になる。さらにレジスト膜３２を除去し、絶縁膜１３をマスクとして導電膜１２をエッチングすると、図１６に示す構造が得られる。こうして、図１５において導電膜１２であった部分から、ビットラインコンタクト６とビットライン１４とが得られる。
【０００５】
図１７に示すように、この上側を層間絶縁膜１１で覆う。この層間絶縁膜１１の上側を覆うようにレジスト膜３３を形成する。レジスト膜３３に対して、ストレージノードパッド４の真上に当たる部分だけが開口するようにパターニングする。レジスト膜３３をマスクとして層間絶縁膜１１および層間絶縁膜９を貫通するようにエッチングを行なう。その結果、図１８に示すように、縦穴の底にストレージノードパッド４が露出する。図１９に示すように、この縦穴を導電体で埋めることによってストレージノードコンタクト７を形成し、ストレージノードコンタクト７および層間絶縁膜１１の上側を層間絶縁膜１５で覆う。さらにその上面を覆うようにレジスト膜３４を形成する。レジスト膜３４に対してストレージノードコンタクト７の真上に当たる部分だけが開口するようにパターニングする。レジスト膜３４をマスクとしてエッチングを行ない、縦穴を形成する。図２０に示すように、この縦穴の内面を覆う円筒状にストレージノード電極１６を形成し、さらにストレージノード電極１６を覆うように絶縁膜（図示省略）を形成し、さらにこの縦穴内部の絶縁膜表面および層間絶縁膜１５の上面を覆うようにセルプレート電極１７を形成する。こうして、シリンダ（円筒）タイプのストレージノード１８を備える半導体装置が得られる。
【０００６】
【発明が解決しようとする課題】
上述のように従来の製造方法では、図１１に示すように層間絶縁膜５の上面にビットラインパッド３およびストレージノードパッド４が露出している状態から、図２０に示すようにストレージノード１８が完成した状態に仕上げるまでに、レジスト膜３１，３２，３３，３４と、合計４回レジスト膜を使用する必要があった。半導体装置を完成させるまでのレジスト膜の使用回数は、工程数の増加および使用レジスト材料の増大に直結するため、なるべく、レジスト膜の使用回数を減らすことが望まれる。
【０００７】
また、従来の構造では、ストレージノードコンタクト７を通すべき層間膜厚、すなわち、層間絶縁膜１１，９の合計膜厚が６００ｎｍ程度もあり、一度に形成すべき縦穴のアスペクト比が大きかったため、このような深い縦穴を一度にエッチングするには間口径が約２０ｎｍ拡大してしまうという問題があった。なお、この場合のエッチングは異方性ドライエッチングである。
【０００８】
そこで、本発明は、レジスト膜の使用枚数を減らすことができ、製造工程中で一度にエッチングしなければならない縦穴のアスペクト比を小さくすることができる、半導体装置およびその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明に基づく半導体装置の製造方法は、第１導電層の上側を覆うように層間絶縁膜を形成する工程と、上記層間絶縁膜を貫通するようにして、上記第１導電層の上面に通じる複数のコンタクトホールを同時に形成する工程と、上記複数のコンタクトホールのうち一部のものの上部をより広い幅に拡張することによって第２導電層用溝とする工程と、上記複数のコンタクトホールおよび上記第２導電層用溝の内部に導電体を配置する工程とを含む。
【００１０】
また、上記目的を達成するため、本発明に基づく半導体装置は、第１導電層の上側を覆う層間絶縁膜と、内部に導電体が配置された複数のコンタクトホールと、上記複数のコンタクトホールより広い幅を有する第２導電層とを備える。複数のコンタクトホールは、上記層間絶縁膜を貫通するようにして上記第１導電層の上面に通じている。第２導電層は、上記複数のコンタクトホールのうち一部のものの上側に接続されている。上記第２導電層の上面と、上記複数のコンタクトホールのうち上記第２導電層を形成されていないものの上面とは、ほぼ同じ高さである。
【００１１】
【発明の実施の形態】
（実施の形態１）
（製造方法）
図１１および図１〜図９を参照して、本発明に基づく実施の形態１における半導体装置の製造方法について説明する。まず、図１１に示したような構造までは公知の技術によって製造しておく。ここまでは、従来の製造方法と同じである。次に、図１に示すようにこの上側に層間絶縁膜１１を形成し、さらにその上面を覆うようにレジスト膜３５を形成する。レジスト膜３５に対して、ビットラインパッド３およびストレージノードパッド４の双方の真上に対応する位置がいずれも開口するようにパターニングを行なう。このレジスト膜３５をマスクとして層間絶縁膜１１のエッチングを行ない、図２に示すように、ビットライン用コンタクトホール４１およびストレージノード用コンタクトホール４２を得る。図２ではレジスト膜３５は既に除去してある。図３に示すように、ビットライン用コンタクトホール４１およびストレージノード用コンタクトホール４２の内部を導電体で埋め、それぞれビットラインコンタクト６およびストレージノードコンタクト７とする。さらに、上側にレジスト膜３６を形成し、ビットラインを配置すべきパターンに合わせてレジスト膜３６をパターニングする。このパターニングはビットラインを配置すべきパターンに合わせたものであるので、ビットラインコンタクト６およびストレージノードコンタクト７のうちではビットラインコンタクト６の上面だけが露出している。
【００１２】
図４に示すように、レジスト膜３６をマスクとしてエッチングを行ない、ビットライン用溝４３を形成する。図５に示すように、ビットライン用溝４３内部を埋めるように導電膜１２を形成する。こうすることによってビットライン８が得られる。この状態で上面に対してＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）を行ない、図６に示すように層間絶縁膜１１を露出させる。この時点で、最上面には、ビットラインコンタクト６の上側に設けられたビットライン８の上面と、ストレージノードコンタクト７の上面とが露出している。
【００１３】
図７に示すように、この上側に層間絶縁膜１５を形成し、さらにその上面を覆うようにレジスト膜３４を形成する。レジスト膜３４に対して、ストレージノードを形成すべき箇所が開口するようにパターニングを行なう。したがって、図７に示すように、ストレージノードコンタクト７の真上に対応する位置でレジスト膜３４が開口した形になる。このレジスト膜３４をマスクとして層間絶縁膜１５のエッチングを行ない、図８に示すように、ストレージノードのための縦穴１９を得る。縦穴１９の底にはストレージノードコンタクト７の上端が露出している。図９に示すように、縦穴１９の内面を覆う円筒状にストレージノード電極１６を形成し、さらにストレージノード電極１６を覆うように絶縁膜（図示省略）を形成し、さらにこの縦穴内部の絶縁膜表面および層間絶縁膜１５の上面を覆うようにセルプレート電極１７を形成する。こうして、シリンダ（円筒）タイプのストレージノード１８を備える半導体装置が得られる。
【００１４】
（作用・効果）
上述の製造方法では、図１１に示すように層間絶縁膜５の上面にビットラインパッド３およびストレージノードパッド４が露出している状態から、図９に示すようにストレージノード１８が完成した状態に仕上げるまでに、レジスト膜３５，３６，３４と、合計３回レジスト膜を使用するだけでよい。すなわち、従来の製造方法によった場合、合計４回レジスト膜を使用する必要があったのに比べてレジスト膜の使用回数を１回減らすことができる。
【００１５】
ストレージノードコンタクト７は層間絶縁膜１１を貫通して形成するだけでよいので、貫通すべき層間絶縁膜の厚さは、従来の製造方法に比べて約３０％減らすことができる。したがって、エッチングによって間口径が拡大してしまうという問題を軽減することができる。
【００１６】
ビットラインを形成するに当たっては、従来の製造方法におけるようにビットラインコンタクト６の上に形成した層間絶縁膜１１の中に形成する（図１５、図１６参照）のではなく、ビットラインコンタクト６として一旦形成したもの（図３参照）の上端を含む一部をエッチングによって拡大してビットライン８とするので、ビットライン８とビットラインパッド３との間のビットラインコンタクト６の長さは、従来の製造方法におけるものよりもアスペクト比を小さくすることができる。したがって、より正確な加工を行なえるようになる。図の中では、厚さ、長さは誇張して描かれているので、大小関係が正確ではなく、アスペクト比の大小も必ずしも現実を反映していないが、製造方法を考慮すれば、上述のことは明らかである。
【００１７】
上述の例では、図５の構造から図６の構造に移るのにＣＭＰを用いたが、ＣＭＰの代わりに導電膜ドライエッチングによってもよい。導電膜ドライエッチングを用いても、ビットラインコンタクト、ストレージノードコンタクトおよびビットラインを同時に形成することができる。
【００１８】
（実施の形態２）
（装置構成）
図９を参照して、本発明に基づく実施の形態２における半導体装置について説明する。この半導体装置は、ＤＲＡＭとして用いられるものであり、実施の形態１で説明した半導体装置の製造方法によって得られるものである。この半導体装置は、ストレージノード１８と第１導電層とを備えている。第１導電層は、ビットラインパッド３およびストレージノードパッド４を含む。この第１導電層の上側を層間絶縁膜１１が覆っており、層間絶縁膜１１を上下に貫通するように複数のコンタクトホールが形成されている。複数のコンタクトホールは、第１導電層の上面に通じており、それぞれ内部に導電体が配置されることによってビットラインコンタクト６およびストレージノードコンタクト７を形成している。ただし、ビットラインコンタクト６は第１導電層内のビットラインパッド３に通じており、ストレージノードコンタクト７は第１導電層内のストレージノードパッド４に通じている。ビットラインコンタクト６の上側には第２導電層としてビットライン８が配置されている。ビットライン８はビットラインコンタクト６よりも幅が広くなっている。なおかつ、ビットライン８の上面と、ストレージノードコンタクト７の上面とは、ほぼ同じ高さとなっている。
【００１９】
（作用・効果）
上述の構成であれば、実施の形態１に説明したような半導体装置の製造方法を適用して得ることができる。すなわち、レジスト膜を用いる回数を従来より少なくして製造することができるので、少ない工程数で製造できる半導体装置とすることができる。したがって、従来に比べて安価に迅速に製造することができる。
【００２０】
（実施の形態３）
本発明に基づく実施の形態３としては、実施の形態１で説明した半導体装置の製造方法を適用して製造することのできる他の半導体装置の構造の例について説明する。実施の形態１で説明した半導体装置の製造方法は、図１０に示すような構造にも適用することができる。図１０に示す半導体装置は、何らかの層の上に第１配線１０１が配置されており、第１配線１０１の上方には層間絶縁膜１０６を介して第２配線１０２が配置されている。第２配線１０２の一部と第１配線１０１の一部とは、層間絶縁膜１０６の中を貫通する第１ビア１０４ａによって電気的に接続されている。第２配線１０２の上方には層間絶縁膜１０７を介して第３配線１０３が配置されている。第３配線１０３の一部は層間絶縁膜１０７の中を貫通する第２ビア１０５ａによって第２配線１０２の一部と電気的に接続されている。また、第３配線１０３の他の一部は、層間絶縁膜１０７を貫通する第２ビア１０５ｂおよび層間絶縁膜１０６の中を貫通する第１ビア１０４ｂを介して第１配線１０１の一部と電気的に接続されている。第２ビア１０５ｂの下端は、第１ビア１０４ｂの上端と、配線層を介することなく直接つながっている。第１配線１０１の上面からの高さで比較したときに、第２配線１０２の上面までの高さＴ１と第１ビア１０４ｂの上面までの高さＴ２とは、ほぼ同じ値となっている。
【００２１】
（作用・効果）
このようにすることで、実施の形態１で説明した半導体装置の製造方法を適用して、第２配線を形成することができる。また、この半導体装置の構造であれば、図１０に示した第１配線１０１と第３配線１０３とのように上下に遠く離れた導電層間の電気的接続を行なう際にも、間に他の導電層をわざわざ設けることなくコンタクト同士を直接連結させて電気的接続をするので、接続を小さなスペースで実現することができる。
【００２２】
なお、図１０に示した半導体装置の構造は、メモリデバイス、ロジックデバイスおよび混載デバイスの銅配線などに適用することができる。
【００２３】
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【００２４】
【発明の効果】
本発明に基づく半導体装置の製造方法によれば、レジスト膜の使用回数を従来よりも少なくすることができる。また、１回の工程で貫通すべき層間絶縁膜の厚さは、従来の製造方法に比べて小さくなるので、エッチングによって間口径が拡大してしまうという問題を軽減することができる。また、半導体装置に本発明の構造を適用することにより、上述の製造方法を適用して製造可能な半導体装置となる。すなわち、レジスト膜を用いる回数を従来より少なくして製造することができるので、少ない工程数で製造できる半導体装置となる。
【図面の簡単な説明】
【図１】本発明に基づく実施の形態１における半導体装置の製造方法の第１の工程の説明図である。
【図２】本発明に基づく実施の形態１における半導体装置の製造方法の第２の工程の説明図である。
【図３】本発明に基づく実施の形態１における半導体装置の製造方法の第３の工程の説明図である。
【図４】本発明に基づく実施の形態１における半導体装置の製造方法の第４の工程の説明図である。
【図５】本発明に基づく実施の形態１における半導体装置の製造方法の第５の工程の説明図である。
【図６】本発明に基づく実施の形態１における半導体装置の製造方法の第６の工程の説明図である。
【図７】本発明に基づく実施の形態１における半導体装置の製造方法の第７の工程の説明図である。
【図８】本発明に基づく実施の形態１における半導体装置の製造方法の第８の工程の説明図である。
【図９】本発明に基づく実施の形態１における半導体装置の製造方法の第９の工程の説明図であり、同時に本発明に基づく実施の形態２における半導体装置の断面図である。
【図１０】本発明に基づく実施の形態３における半導体装置の断面図である。
【図１１】従来技術に基づく半導体装置の製造方法の第１の説明図である。
【図１２】従来技術に基づく半導体装置の製造方法の第２の説明図である。
【図１３】従来技術に基づく半導体装置の製造方法の第３の説明図である。
【図１４】従来技術に基づく半導体装置の製造方法の第４の説明図である。
【図１５】従来技術に基づく半導体装置の製造方法の第５の説明図である。
【図１６】従来技術に基づく半導体装置の製造方法の第６の説明図である。
【図１７】従来技術に基づく半導体装置の製造方法の第７の説明図である。
【図１８】従来技術に基づく半導体装置の製造方法の第８の説明図である。
【図１９】従来技術に基づく半導体装置の製造方法の第９の説明図である。
【図２０】従来技術に基づく半導体装置の製造方法の第１０の説明図である。
【符号の説明】
１　シリコン基板、２　トランスファーゲート電極、３　ビットラインパッド、４　ストレージノードパッド、５　層間絶縁膜、６　ビットラインコンタクト、７　ストレージノードコンタクト、８　ビットライン、９　層間絶縁膜、１０ストレージノード、１１　層間絶縁膜、１２　導電膜、１３　絶縁膜、１４　ビットライン、１５　層間絶縁膜、１６　ストレージノード電極、１７　セルプレート電極、１８　ストレージノード、１９　縦穴、３１，３２，３３，３４，３５，３６　レジスト膜、４１　ビットライン用コンタクトホール、４２　ストレージノード用コンタクトホール、４３　ビットライン用溝、１０１　第１配線、１０２　第２配線、１０３　第３配線、１０４ａ，１０４ｂ　第１ビア、１０５ａ，１０５ｂ　第２ビア、１０６，１０７　層間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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