(57)【要約】【課題】本発明の目的は、同一の半導体チップをスタックできるようにすることにある。【解決手段】半導体チップは、半導体基板１０と、それぞれのグループ２１〜２４に複数の端子２０が含まれる、Ａ（Ａは２以上の整数）個のグループの端子２０と、集積回路１２と、を有する。それぞれのグループ２１〜２４の複数の端子２０は、予め決められた基本端子配列に従って並んでいる。Ａ個のグループ２１〜２４は、それぞれ、１点を中心に回転移動した位置に配置されている。それぞれのグループ２１〜２４は、基本端子配列の同一位置に、同一機能を実現するための同一機能端子Ｖｄｄ（あるいはＶｓｓ，ＯＥ，ＷＥ）を含む。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
それぞれの前記グループは、前記基本端子配列の同一位置に、同一機能を実現するための同一機能端子を含む半導体チップ。
【請求項２】
請求項１記載の半導体チップにおいて、
それぞれの前記グループの前記同一機能端子は、相互に電気的に接続されてなる半導体チップ。
【請求項３】
請求項１又は請求項２記載の半導体チップにおいて、
それぞれの前記グループは、同一機能回路に電気的に接続されたコンタクト端子と、前記同一機能回路に電気的に接続されないノンコンタクト端子と、からなるコンタクト／ノンコンタクト端子群を、前記基本端子配列の同一位置群に含み、
前記コンタクト端子は、それぞれの前記グループごとに、前記基本端子配列の異なる位置に配置されてなる半導体チップ。
【請求項４】
請求項３記載の半導体チップにおいて、
それぞれの前記グループの前記コンタクト端子は、相互に電気的に接続されてなる半導体チップ。
【請求項５】
請求項３又は請求項４記載の半導体チップにおいて、
前記コンタクト／ノンコンタクト端子群の端子数は、前記Ａ個のグループの数と同じかそれ以上である半導体チップ。
【請求項６】
請求項３から請求項５のいずれかに記載の半導体チップにおいて、
前記ノンコンタクト端子は、前記集積回路に電気的に接続されない半導体チップ。
【請求項７】
請求項１から請求項６のいずれかに記載の半導体チップにおいて、
前記集積回路は、変換回路を含み、前記変換回路は、Ｂ（Ｂは２以上の整数）個の変換入力部を有し、前記変換入力部に入力された入力信号に対応して、予め定められた同種類の出力信号群から少なくともその１つを選択する機能を有し、前記Ａ個のグループの端子は、前記変換入力部に電気的に接続されたＣ（Ｃは２以上の整数）個の変換端子を含み、
それぞれの前記変換端子は、前記Ｂ個の変換入力部の１つに電気的に接続され、
それぞれの前記グループは、Ｃ／Ａ個の前記変換端子を、前記基本端子配列の同一位置に含む半導体チップ。
【請求項８】
請求項７記載の半導体チップにおいて、
それぞれの前記グループの前記Ｃ／Ａ個の変換端子は、相互に電気的に接続されたＤ（Ｄは自然数）個の第１の変換端子を含み、
それぞれの前記グループは、前記第１の変換端子を、前記基本端子配列の同一位置に含む半導体チップ。
【請求項９】
請求項８記載の半導体チップにおいて、
前記Ｂは、前記Ａで割り切れない数であり、
前記Ｄは、ＢをＡで割ったときの余りの数である半導体チップ。
【請求項１０】
請求項７から請求項９のいずれかに記載の半導体チップにおいて、
それぞれの前記グループの前記Ｃ／Ａ個の変換端子は、他のいずれの前記変換端子とも電気的に接続されない第２の変換端子を含み、
それぞれの前記グループは、前記第２の変換端子を、前記基本端子配列の同一位置に含む半導体チップ。
【請求項１１】
請求項１から請求項１０のいずれかに記載の半導体チップにおいて、
前記集積回路は、同一機能を有する複数の素子からなる素子アレイと、それぞれがいずれかの前記素子に電気的に接続するためのＥ（Ｅは２以上の整数）個の素子アレイ入力部と、を有し、
前記Ａ個のグループの端子は、前記素子アレイ入力部に電気的に接続されたＦ（Ｆは２以上の整数）個の素子アレイ端子を含み、
それぞれの前記グループは、Ｆ／Ａ個の前記素子アレイ端子を、前記基本端子配列の同一位置に含む半導体チップ。
【請求項１２】
請求項１１記載の半導体チップにおいて、
それぞれの前記グループの前記Ｆ／Ａ個の素子アレイ端子は、相互に電気的に接続されたＧ（Ｇは自然数）個の第１の素子アレイ端子を含み、
それぞれの前記グループは、前記第１の素子アレイ端子を、前記基本端子配列の同一位置に含む半導体チップ。
【請求項１３】
請求項１２記載の半導体チップにおいて、
前記Ｅは、前記Ａで割り切れない数であり、
前記Ｇは、ＥをＡで割ったときの余りの数である半導体チップ。
【請求項１４】
請求項１１から請求項１３のいずれかに記載の半導体チップにおいて、
それぞれの前記グループの前記Ｆ／Ａ個の素子アレイ端子は、他のいずれの前記素子アレイ端子とも電気的に接続されない第２の素子アレイ端子を含み、
それぞれの前記グループは、前記第２の素子アレイ端子を、前記基本端子配列の同一位置に含む半導体チップ。
【請求項１５】
半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
それぞれの前記グループは、同一機能回路に電気的に接続されたコンタクト端子と、前記同一機能回路に電気的に接続されないノンコンタクト端子と、からなるコンタクト／ノンコンタクト端子群を、前記基本端子配列の同一位置群に含み、
前記コンタクト端子は、それぞれの前記グループごとに、前記基本端子配列の異なる位置に配置されてなる半導体チップ。
【請求項１６】
請求項１５記載の半導体チップにおいて、
それぞれの前記グループの前記コンタクト端子は、相互に電気的に接続されてなる半導体チップ。
【請求項１７】
請求項１５又は請求項１６記載の半導体チップにおいて、
前記コンタクト／ノンコンタクト端子群の端子数は、前記Ａ個のグループの数と同じかそれ以上である半導体チップ。
【請求項１８】
請求項１５から請求項１７のいずれかに記載の半導体チップにおいて、
前記ノンコンタクト端子は、前記集積回路に電気的に接続されない半導体チップ。
【請求項１９】
請求項１５から請求項１８のいずれかに記載の半導体チップにおいて、
前記集積回路は、変換回路を含み、前記変換回路は、Ｂ（Ｂは２以上の整数）個の変換入力部を有し、前記変換入力部に入力された入力信号に対応して、予め定められた同種類の出力信号群から少なくともその１つを選択する機能を有し、
前記Ａ個のグループの端子は、前記変換入力部に電気的に接続されたＣ（Ｃは２以上の整数）個の変換端子を含み、
それぞれの前記変換端子は、前記Ｂ個の変換入力部の１つに電気的に接続され、
それぞれの前記グループは、Ｃ／Ａ個の前記変換端子を、前記基本端子配列の同一位置に含む半導体チップ。
【請求項２０】
請求項１９記載の半導体チップにおいて、
それぞれの前記グループの前記Ｃ／Ａ個の変換端子は、相互に電気的に接続されたＤ（Ｄは自然数）個の第１の変換端子を含み、
それぞれの前記グループは、前記第１の変換端子を、前記基本端子配列の同一位置に含む半導体チップ。
【請求項２１】
請求項２０記載の半導体チップにおいて、
前記Ｂは、前記Ａで割り切れない数であり、
前記Ｄは、ＢをＡで割ったときの余りの数である半導体チップ。
【請求項２２】
請求項１９から請求項２１のいずれかに記載の半導体チップにおいて、
それぞれの前記グループの前記Ｃ／Ａ個の変換端子は、他のいずれの前記変換端子とも電気的に接続されない第２の変換端子を含み、
それぞれの前記グループは、前記第２の変換端子を、前記基本端子配列の同一位置に含む半導体チップ。
【請求項２３】
請求項１５から請求項２２のいずれかに記載の半導体チップにおいて、
前記集積回路は、同一機能を有する複数の素子からなる素子アレイと、それぞれがいずれかの前記素子に電気的に接続するためのＥ（Ｅは２以上の整数）個の素子アレイ入力部と、を有し、
前記Ａ個のグループの端子は、前記素子アレイ入力部に電気的に接続されたＦ（Ｆは２以上の整数）個の素子アレイ端子を含み、
それぞれの前記グループは、Ｆ／Ａ個の前記素子アレイ端子を、前記基本端子配列の同一位置に含む半導体チップ。
【請求項２４】
請求項２３記載の半導体チップにおいて、
それぞれの前記グループの前記Ｆ／Ａ個の素子アレイ端子は、相互に電気的に接続されたＧ（Ｇは自然数）個の第１の素子アレイ端子を含み、
それぞれの前記グループは、前記第１の素子アレイ端子を、前記基本端子配列の同一位置に含む半導体チップ。
【請求項２５】
請求項２４記載の半導体チップにおいて、
前記Ｅは、前記Ａで割り切れない数であり、
前記Ｇは、ＥをＡで割ったときの余りの数である半導体チップ。
【請求項２６】
請求項２３から請求項２５のいずれかに記載の半導体チップにおいて、
それぞれの前記グループの前記Ｆ／Ａ個の素子アレイ端子は、他のいずれの前記素子アレイ端子とも電気的に接続されない第２の素子アレイ端子を含み、
それぞれの前記グループは、前記第２の素子アレイ端子を、前記基本端子配列の同一位置に含む半導体チップ。
【請求項２７】
半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
前記集積回路は、変換回路を含み、前記変換回路は、Ｂ（Ｂは２以上の整数）個の変換入力部を有し、前記変換入力部に入力された入力信号に対応して、予め定められた同種類の出力信号群から少なくともその１つを選択する機能を有し、
前記Ａ個のグループの端子は、前記変換入力部に電気的に接続されたＣ（Ｃは２以上の整数）個の変換端子を含み、
それぞれの前記変換端子は、前記Ｂ個の変換入力部の１つに電気的に接続され、
それぞれの前記グループは、Ｃ／Ａ個の前記変換端子を、前記基本端子配列の同一位置に含む半導体チップ。
【請求項２８】
請求項２７記載の半導体チップにおいて、
それぞれの前記グループの前記Ｃ／Ａ個の変換端子は、相互に電気的に接続されたＤ（Ｄは自然数）個の第１の変換端子を含み、
それぞれの前記グループは、前記第１の変換端子を、前記基本端子配列の同一位置に含む半導体チップ。
【請求項２９】
請求項２８記載の半導体チップにおいて、
前記Ｂは、前記Ａで割り切れない数であり、
前記Ｄは、ＢをＡで割ったときの余りの数である半導体チップ。
【請求項３０】
請求項２７から請求項２９のいずれかに記載の半導体チップにおいて、
それぞれの前記グループの前記Ｃ／Ａ個の変換端子は、他のいずれの前記変換端子とも電気的に接続されない第２の変換端子を含み、
それぞれの前記グループは、前記第２の変換端子を、前記基本端子配列の同一位置に含む半導体チップ。
【請求項３１】
請求項２７から請求項３０のいずれかに記載の半導体チップにおいて、
前記集積回路は、同一機能を有する複数の素子からなる素子アレイと、それぞれがいずれかの前記素子に電気的に接続するためのＥ（Ｅは２以上の整数）個の素子アレイ入力部と、を有し、
前記Ａ個のグループの端子は、前記素子アレイ入力部に電気的に接続されたＦ（Ｆは２以上の整数）個の素子アレイ端子を含み、
それぞれの前記グループは、Ｆ／Ａ個の前記素子アレイ端子を、前記基本端子配列の同一位置に含む半導体チップ。
【請求項３２】
請求項３１記載の半導体チップにおいて、
それぞれの前記グループの前記Ｆ／Ａ個の素子アレイ端子は、相互に電気的に接続されたＧ（Ｇは自然数）個の第１の素子アレイ端子を含み、
それぞれの前記グループは、前記第１の素子アレイ端子を、前記基本端子配列の同一位置に含む半導体チップ。
【請求項３３】
請求項３２記載の半導体チップにおいて、
前記Ｅは、前記Ａで割り切れない数であり、
前記Ｇは、ＥをＡで割ったときの余りの数である半導体チップ。
【請求項３４】
請求項３１から請求項３３のいずれかに記載の半導体チップにおいて、
それぞれの前記グループの前記Ｆ／Ａ個の素子アレイ端子は、他のいずれの前記素子アレイ端子とも電気的に接続されない第２の素子アレイ端子を含み、
それぞれの前記グループは、前記第２の素子アレイ端子を、前記基本端子配列の同一位置に含む半導体チップ。
【請求項３５】
半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
前記集積回路は、同一機能を有する複数の素子からなる素子アレイと、それぞれがいずれかの前記素子に電気的に接続するためのＥ（Ｅは２以上の整数）個の素子アレイ入力部と、を有し、
前記Ａ個のグループの端子は、前記素子アレイ入力部に電気的に接続されたＦ（Ｆは２以上の整数）個の素子アレイ端子を含み、
それぞれの前記グループは、Ｆ／Ａ個の前記素子アレイ端子を、前記基本端子配列の同一位置に含む半導体チップ。
【請求項３６】
請求項３５記載の半導体チップにおいて、
それぞれの前記グループの前記Ｆ／Ａ個の素子アレイ端子は、相互に電気的に接続されたＧ（Ｇは自然数）個の第１の素子アレイ端子を含み、
それぞれの前記グループは、前記第１の素子アレイ端子を、前記基本端子配列の同一位置に含む半導体チップ。
【請求項３７】
請求項３６記載の半導体チップにおいて、
前記Ｅは、前記Ａで割り切れない数であり、
前記Ｇは、ＥをＡで割ったときの余りの数である半導体チップ。
【請求項３８】
請求項３５から請求項３７のいずれかに記載の半導体チップにおいて、
それぞれの前記グループの前記Ｆ／Ａ個の素子アレイ端子は、他のいずれの前記素子アレイ端子とも電気的に接続されない第２の素子アレイ端子を含み、
それぞれの前記グループは、前記第２の素子アレイ端子を、前記基本端子配列の同一位置に含む半導体チップ。
【請求項３９】
請求項１から請求項３８のいずれかに記載の半導体チップにおいて、
隣同士の前記グループは、３６０／Ａ°の角度で回転した位置に配置されてなる半導体チップ。
【請求項４０】
請求項１から請求項３９のいずれかに記載の半導体チップにおいて、
前記半導体基板を貫通する複数の貫通電極をさらに有し、前記貫通電極は、前記Ａ個のグループの端子に電気的に接続されてなる半導体チップ。
【請求項４１】
スタックされた、少なくとも設計上同一構造を有する複数の半導体チップを有し、
それぞれの前記半導体チップは、
半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
それぞれの前記グループは、前記基本端子配列の同一位置に、同一機能を実現するための同一機能端子を含み、
前記複数の半導体チップは、前記１点が一致し、上下の前記Ａ個のグループの端子が重なるように配置され、重なった前記端子が電気的に接続されてなる半導体装置。
【請求項４２】
スタックされた、少なくとも設計上同一構造を有する複数の半導体チップを有し、
それぞれの前記半導体チップは、
半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
それぞれの前記グループは、同一機能回路に電気的に接続されたコンタクト端子と、前記同一機能回路に電気的に接続されないノンコンタクト端子と、からなるコンタクト／ノンコンタクト端子群を、前記基本端子配列の同一位置群に含み、
前記コンタクト端子は、それぞれの前記グループごとに、前記基本端子配列の異なる位置に配置されてなり、
前記複数の半導体チップを、前記１点が一致し、相互に異なる角度で前記１点を中心に回転移動した位置であって、前記コンタクト端子の位置が前記基本端子配列において異なるグループ同士が重なる位置に配置され、重なった前記端子が電気的に接続されてなる半導体装置。
【請求項４３】
スタックされた、少なくとも設計上同一構造を有する複数の半導体チップを有し、
それぞれの前記半導体チップは、
半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
前記集積回路は、変換回路を含み、前記変換回路は、Ｂ（Ｂは２以上の整数）個の変換入力部を有し、前記変換入力部に入力された入力信号に対応して、予め定められた同種類の出力信号群から少なくともその１つを選択する機能を有し、
前記Ａ個のグループの端子は、前記変換入力部に電気的に接続されたＣ（Ｃは２以上の整数）個の変換端子を含み、
それぞれの前記変換端子は、前記Ｂ個の変換入力部の１つに電気的に接続され、
それぞれの前記グループは、Ｃ／Ａ個の前記変換端子を、前記基本端子配列の同一位置に含み、
前記複数の半導体チップは、前記１点が一致し、上下の前記Ａ個のグループの端子が重なるように配置され、重なった前記端子が電気的に接続されてなる半導体装置。
【請求項４４】
スタックされた、少なくとも設計上同一構造を有する複数の半導体チップを有し、
それぞれの前記半導体チップは、
半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
前記集積回路は、同一機能を有する複数の素子からなる素子アレイと、それぞれがいずれかの前記素子に電気的に接続するためのＥ（Ｅは２以上の整数）個の素子アレイ入力部と、を有し、
前記Ａ個のグループの端子は、前記素子アレイ入力部に電気的に接続されたＦ（Ｆは２以上の整数）個の素子アレイ端子を含み、
それぞれの前記グループは、Ｆ／Ａ個の前記素子アレイ端子を、前記基本端子配列の同一位置に含み、
前記複数の半導体チップは、前記１点が一致し、上下の前記Ａ個のグループの端子が重なるように配置され、重なった前記端子が電気的に接続されてなる半導体装置。
【請求項４５】
請求項１から請求項４０のいずれかに記載の半導体チップが実装されてなる回路基板。
【請求項４６】
請求項４１から請求項４４のいずれかに記載の半導体装置が実装されてなる回路基板。
【請求項４７】
請求項１から請求項４０のいずれかに記載の半導体チップを有する電子機器。
【請求項４８】
請求項４１から請求項４４のいずれかに記載の半導体装置を有する電子機器。
【請求項４９】
少なくとも設計上同一構造を有する複数の半導体チップを位置合わせしてスタックすることを含み、
それぞれの前記半導体チップは、
半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
それぞれの前記グループは、前記基本端子配列の同一位置に、同一機能を実現するための同一機能端子を含み、
前記位置合わせでは、前記複数の半導体チップを、前記１点が一致し、上下の前記Ａ個のグループの端子が重なるように配置する半導体装置の製造方法。
【請求項５０】
少なくとも設計上同一構造を有する複数の半導体チップを位置合わせしてスタックすることを含み、
それぞれの前記半導体チップは、
半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
それぞれの前記グループは、同一機能回路に電気的に接続されたコンタクト端子と、前記同一機能回路に電気的に接続されないノンコンタクト端子と、からなるコンタクト／ノンコンタクト端子群を、前記基本端子配列の同一位置群に含み、
前記コンタクト端子は、それぞれの前記グループごとに、前記基本端子配列の異なる位置に配置されてなり、
前記位置合わせでは、前記複数の半導体チップを、前記１点が一致し、相互に異なる角度で前記１点を中心に回転移動した位置であって、前記コンタクト端子の位置が前記基本端子配列において異なるグループ同士が重なる位置に配置する半導体装置の製造方法。
【請求項５１】
少なくとも設計上同一構造を有する複数の半導体チップを位置合わせしてスタックすることを含み、
それぞれの前記半導体チップは、
半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
前記集積回路は、変換回路を含み、前記変換回路は、Ｂ（Ｂは２以上の整数）個の変換入力部を有し、前記変換入力部に入力された入力信号に対応して、予め定められた同種類の出力信号群から少なくともその１つを選択する機能を有し、
前記Ａ個のグループの端子は、前記変換入力部に電気的に接続されたＣ（Ｃは２以上の整数）個の変換端子を含み、
それぞれの前記変換端子は、前記Ｂ個の変換入力部の１つに電気的に接続され、
それぞれの前記グループは、Ｃ／Ａ個の前記変換端子を、前記基本端子配列の同一位置に含み、
前記位置合わせでは、前記複数の半導体チップを、前記１点が一致し、上下の前記Ａ個のグループの端子が重なるように配置する半導体装置の製造方法。
【請求項５２】
少なくとも設計上同一構造を有する複数の半導体チップを位置合わせしてスタックすることを含み、
それぞれの前記半導体チップは、
半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
前記集積回路は、同一機能を有する複数の素子からなる素子アレイと、それぞれがいずれかの前記素子に電気的に接続するためのＥ（Ｅは２以上の整数）個の素子アレイ入力部と、を有し、
前記Ａ個のグループの端子は、前記素子アレイ入力部に電気的に接続されたＦ（Ｆは２以上の整数）個の素子アレイ端子を含み、
それぞれの前記グループは、Ｆ／Ａ個の前記素子アレイ端子を、前記基本端子配列の同一位置に含み、
前記位置合わせでは、前記複数の半導体チップを、前記１点が一致し、上下の前記Ａ個のグループの端子が重なるように配置する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップ、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開２００１−５３２４３号公報
【０００４】
【発明の背景】
貫通電極を有する複数の半導体チップがスタックされてなる半導体装置が知られている。このようなスタックドタイプの半導体装置を製造するために、複数の同じ半導体チップを使用すると、スタックされた半導体チップの同じ位置にある端子が電気的に接続される。例えば、チップセレクト端子同士が相互に電気的に導通してしまう。したがって、チップセレクト端子の位置が異なる複数の半導体チップをスタックする必要があり、同一の半導体チップをスタックすることは、従来できなかった。
【０００５】
本発明の目的は、同一の半導体チップをスタックできるようにすることにある。
【０００６】
【課題を解決するための手段】
（１）本発明に係る半導体チップは、半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
それぞれの前記グループは、前記基本端子配列の同一位置に、同一機能を実現するための同一機能端子を含む。本発明によれば、同一の半導体チップをスタックすることができる。
（２）この半導体チップにおいて、
それぞれの前記グループの前記同一機能端子は、相互に電気的に接続されていてもよい。
（３）この半導体チップにおいて、
それぞれの前記グループは、同一機能回路に電気的に接続されたコンタクト端子と、前記同一機能回路に電気的に接続されないノンコンタクト端子と、からなるコンタクト／ノンコンタクト端子群を、前記基本端子配列の同一位置群に含み、
前記コンタクト端子は、それぞれの前記グループごとに、前記基本端子配列の異なる位置に配置されていてもよい。
（４）この半導体チップにおいて、
それぞれの前記グループの前記コンタクト端子は、相互に電気的に接続されていてもよい。
（５）この半導体チップにおいて、
前記コンタクト／ノンコンタクト端子群の端子数は、前記Ａ個のグループの数と同じかそれ以上であってもよい。
（６）この半導体チップにおいて、
前記ノンコンタクト端子は、前記集積回路に電気的に接続されていなくてもよい。
（７）この半導体チップにおいて、
前記集積回路は、変換回路を含み、前記変換回路は、Ｂ（Ｂは２以上の整数）個の変換入力部を有し、前記変換入力部に入力された入力信号に対応して、予め定められた同種類の出力信号群から少なくともその１つを選択する機能を有し、
前記Ａ個のグループの端子は、前記変換入力部に電気的に接続されたＣ（Ｃは２以上の整数）個の変換端子を含み、
それぞれの前記変換端子は、前記Ｂ個の変換入力部の１つに電気的に接続され、
それぞれの前記グループは、Ｃ／Ａ個の前記変換端子を、前記基本端子配列の同一位置に含んでもよい。
（８）この半導体チップにおいて、
それぞれの前記グループの前記Ｃ／Ａ個の変換端子は、相互に電気的に接続されたＤ（Ｄは自然数）個の第１の変換端子を含み、
それぞれの前記グループは、前記第１の変換端子を、前記基本端子配列の同一位置に含んでもよい。
（９）この半導体チップにおいて、
前記Ｂは、前記Ａで割り切れない数であり、
前記Ｄは、ＢをＡで割ったときの余りの数であってもよい。
（１０）この半導体チップにおいて、
それぞれの前記グループの前記Ｃ／Ａ個の変換端子は、他のいずれの前記変換端子とも電気的に接続されない第２の変換端子を含み、
それぞれの前記グループは、前記第２の変換端子を、前記基本端子配列の同一位置に含んでもよい。
（１１）この半導体チップにおいて、
前記集積回路は、同一機能を有する複数の素子からなる素子アレイと、それぞれがいずれかの前記素子に電気的に接続するためのＥ（Ｅは２以上の整数）個の素子アレイ入力部と、を有し、
前記Ａ個のグループの端子は、前記素子アレイ入力部に電気的に接続されたＦ（Ｆは２以上の整数）個の素子アレイ端子を含み、
それぞれの前記グループは、Ｆ／Ａ個の前記素子アレイ端子を、前記基本端子配列の同一位置に含んでもよい。
（１２）この半導体チップにおいて、
それぞれの前記グループの前記Ｆ／Ａ個の素子アレイ端子は、相互に電気的に接続されたＧ（Ｇは自然数）個の第１の素子アレイ端子を含み、
それぞれの前記グループは、前記第１の素子アレイ端子を、前記基本端子配列の同一位置に含んでもよい。
（１３）この半導体チップにおいて、
前記Ｅは、前記Ａで割り切れない数であり、
前記Ｇは、ＥをＡで割ったときの余りの数であってもよい。
（１４）この半導体チップにおいて、
それぞれの前記グループの前記Ｆ／Ａ個の素子アレイ端子は、他のいずれの前記素子アレイ端子とも電気的に接続されない第２の素子アレイ端子を含み、
それぞれの前記グループは、前記第２の素子アレイ端子を、前記基本端子配列の同一位置に含んでもよい。
（１５）本発明に係る半導体チップは、半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
それぞれの前記グループは、同一機能回路に電気的に接続されたコンタクト端子と、前記同一機能回路に電気的に接続されないノンコンタクト端子と、からなるコンタクト／ノンコンタクト端子群を、前記基本端子配列の同一位置群に含み、
前記コンタクト端子は、それぞれの前記グループごとに、前記基本端子配列の異なる位置に配置されてなる。本発明によれば、同一の半導体チップをスタックすることができる。
（１６）この半導体チップにおいて、
それぞれの前記グループの前記コンタクト端子は、相互に電気的に接続されていてもよい。
（１７）この半導体チップにおいて、
前記コンタクト／ノンコンタクト端子群の端子数は、前記Ａ個のグループの数と同じかそれ以上であってもよい。
（１８）この半導体チップにおいて、
前記ノンコンタクト端子は、前記集積回路に電気的に接続されていなくてもよい。
（１９）この半導体チップにおいて、
前記集積回路は、変換回路を含み、前記変換回路は、Ｂ（Ｂは２以上の整数）個の変換入力部を有し、前記変換入力部に入力された入力信号に対応して、予め定められた同種類の出力信号群から少なくともその１つを選択する機能を有し、
前記Ａ個のグループの端子は、前記変換入力部に電気的に接続されたＣ（Ｃは２以上の整数）個の変換端子を含み、
それぞれの前記変換端子は、前記Ｂ個の変換入力部の１つに電気的に接続され、
それぞれの前記グループは、Ｃ／Ａ個の前記変換端子を、前記基本端子配列の同一位置に含んでもよい。
（２０）この半導体チップにおいて、
それぞれの前記グループの前記Ｃ／Ａ個の変換端子は、相互に電気的に接続されたＤ（Ｄは自然数）個の第１の変換端子を含み、
それぞれの前記グループは、前記第１の変換端子を、前記基本端子配列の同一位置に含んでもよい。
（２１）この半導体チップにおいて、
前記Ｂは、前記Ａで割り切れない数であり、
前記Ｄは、ＢをＡで割ったときの余りの数であってもよい。
（２２）この半導体チップにおいて、
それぞれの前記グループの前記Ｃ／Ａ個の変換端子は、他のいずれの前記変換端子とも電気的に接続されない第２の変換端子を含み、
それぞれの前記グループは、前記第２の変換端子を、前記基本端子配列の同一位置に含んでもよい。
（２３）この半導体チップにおいて、
前記集積回路は、同一機能を有する複数の素子からなる素子アレイと、それぞれがいずれかの前記素子に電気的に接続するためのＥ（Ｅは２以上の整数）個の素子アレイ入力部と、を有し、
前記Ａ個のグループの端子は、前記素子アレイ入力部に電気的に接続されたＦ（Ｆは２以上の整数）個の素子アレイ端子を含み、
それぞれの前記グループは、Ｆ／Ａ個の前記素子アレイ端子を、前記基本端子配列の同一位置に含んでもよい。
（２４）この半導体チップにおいて、
それぞれの前記グループの前記Ｆ／Ａ個の素子アレイ端子は、相互に電気的に接続されたＧ（Ｇは自然数）個の第１の素子アレイ端子を含み、
それぞれの前記グループは、前記第１の素子アレイ端子を、前記基本端子配列の同一位置に含んでもよい。
（２５）この半導体チップにおいて、
前記Ｅは、前記Ａで割り切れない数であり、
前記Ｇは、ＥをＡで割ったときの余りの数であってもよい。
（２６）この半導体チップにおいて、
それぞれの前記グループの前記Ｆ／Ａ個の素子アレイ端子は、他のいずれの前記素子アレイ端子とも電気的に接続されない第２の素子アレイ端子を含み、
それぞれの前記グループは、前記第２の素子アレイ端子を、前記基本端子配列の同一位置に含んでもよい。
（２７）本発明に係る半導体チップは、半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
前記集積回路は、変換回路を含み、前記変換回路は、Ｂ（Ｂは２以上の整数）個の変換入力部を有し、前記変換入力部に入力された入力信号に対応して、予め定められた同種類の出力信号群から少なくともその１つを選択する機能を有し、
前記Ａ個のグループの端子は、前記変換入力部に電気的に接続されたＣ（Ｃは２以上の整数）個の変換端子を含み、
それぞれの前記変換端子は、前記Ｂ個の変換入力部の１つに電気的に接続され、
それぞれの前記グループは、Ｃ／Ａ個の前記変換端子を、前記基本端子配列の同一位置に含む。本発明によれば、同一の半導体チップをスタックすることができる。
（２８）この半導体チップにおいて、
それぞれの前記グループの前記Ｃ／Ａ個の変換端子は、相互に電気的に接続されたＤ（Ｄは自然数）個の第１の変換端子を含み、
それぞれの前記グループは、前記第１の変換端子を、前記基本端子配列の同一位置に含んでもよい。
（２９）この半導体チップにおいて、
前記Ｂは、前記Ａで割り切れない数であり、
前記Ｄは、ＢをＡで割ったときの余りの数であってもよい。
（３０）この半導体チップにおいて、
それぞれの前記グループの前記Ｃ／Ａ個の変換端子は、他のいずれの前記変換端子とも電気的に接続されない第２の変換端子を含み、
それぞれの前記グループは、前記第２の変換端子を、前記基本端子配列の同一位置に含んでもよい。
（３１）この半導体チップにおいて、
前記集積回路は、同一機能を有する複数の素子からなる素子アレイと、それぞれがいずれかの前記素子に電気的に接続するためのＥ（Ｅは２以上の整数）個の素子アレイ入力部と、を有し、
前記Ａ個のグループの端子は、前記素子アレイ入力部に電気的に接続されたＦ（Ｆは２以上の整数）個の素子アレイ端子を含み、
それぞれの前記グループは、Ｆ／Ａ個の前記素子アレイ端子を、前記基本端子配列の同一位置に含んでもよい。
（３２）この半導体チップにおいて、
それぞれの前記グループの前記Ｆ／Ａ個の素子アレイ端子は、相互に電気的に接続されたＧ（Ｇは自然数）個の第１の素子アレイ端子を含み、
それぞれの前記グループは、前記第１の素子アレイ端子を、前記基本端子配列の同一位置に含んでもよい。
（３３）この半導体チップにおいて、
前記Ｅは、前記Ａで割り切れない数であり、
前記Ｇは、ＥをＡで割ったときの余りの数であってもよい。
（３４）この半導体チップにおいて、
それぞれの前記グループの前記Ｆ／Ａ個の素子アレイ端子は、他のいずれの前記素子アレイ端子とも電気的に接続されない第２の素子アレイ端子を含み、
それぞれの前記グループは、前記第２の素子アレイ端子を、前記基本端子配列の同一位置に含んでもよい。
（３５）本発明に係る半導体チップは、半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
前記集積回路は、同一機能を有する複数の素子からなる素子アレイと、それぞれがいずれかの前記素子に電気的に接続するためのＥ（Ｅは２以上の整数）個の素子アレイ入力部と、を有し、
前記Ａ個のグループの端子は、前記素子アレイ入力部に電気的に接続されたＦ（Ｆは２以上の整数）個の素子アレイ端子を含み、
それぞれの前記グループは、Ｆ／Ａ個の前記素子アレイ端子を、前記基本端子配列の同一位置に含む。本発明によれば、同一の半導体チップをスタックすることができる。
（３６）この半導体チップにおいて、
それぞれの前記グループの前記Ｆ／Ａ個の素子アレイ端子は、相互に電気的に接続されたＧ（Ｇは自然数）個の第１の素子アレイ端子を含み、
それぞれの前記グループは、前記第１の素子アレイ端子を、前記基本端子配列の同一位置に含んでもよい。
（３７）この半導体チップにおいて、
前記Ｅは、前記Ａで割り切れない数であり、
前記Ｇは、ＥをＡで割ったときの余りの数であってもよい。
（３８）この半導体チップにおいて、
それぞれの前記グループの前記Ｆ／Ａ個の素子アレイ端子は、他のいずれの前記素子アレイ端子とも電気的に接続されない第２の素子アレイ端子を含み、
それぞれの前記グループは、前記第２の素子アレイ端子を、前記基本端子配列の同一位置に含んでもよい。
（３９）この半導体チップにおいて、
隣同士の前記グループは、３６０／Ａ°の角度で回転した位置に配置されていてもよい。
（４０）この半導体チップにおいて、
前記半導体基板を貫通する複数の貫通電極をさらに有し、前記貫通電極は、前記Ａ個のグループの端子に電気的に接続されていてもよい。
（４１）本発明に係る半導体装置は、スタックされた、少なくとも設計上同一構造を有する複数の半導体チップを有し、
それぞれの前記半導体チップは、
半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
それぞれの前記グループは、前記基本端子配列の同一位置に、同一機能を実現するための同一機能端子を含み、
前記複数の半導体チップは、前記１点が一致し、上下の前記Ａ個のグループの端子が重なるように配置され、重なった前記端子が電気的に接続されてなる。
（４２）本発明に係る半導体装置は、スタックされた、少なくとも設計上同一構造を有する複数の半導体チップを有し、
それぞれの前記半導体チップは、
半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
それぞれの前記グループは、同一機能回路に電気的に接続されたコンタクト端子と、前記同一機能回路に電気的に接続されないノンコンタクト端子と、からなるコンタクト／ノンコンタクト端子群を、前記基本端子配列の同一位置群に含み、
前記コンタクト端子は、それぞれの前記グループごとに、前記基本端子配列の異なる位置に配置されてなり、
前記複数の半導体チップを、前記１点が一致し、相互に異なる角度で前記１点を中心に回転移動した位置であって、前記コンタクト端子の位置が前記基本端子配列において異なるグループ同士が重なる位置に配置され、重なった前記端子が電気的に接続されてなる。
（４３）本発明に係る半導体装置は、スタックされた、少なくとも設計上同一構造を有する複数の半導体チップを有し、
それぞれの前記半導体チップは、
半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
前記集積回路は、変換回路を含み、前記変換回路は、Ｂ（Ｂは２以上の整数）個の変換入力部を有し、前記変換入力部に入力された入力信号に対応して、予め定められた同種類の出力信号群から少なくともその１つを選択する機能を有し、
前記Ａ個のグループの端子は、前記変換入力部に電気的に接続されたＣ（Ｃは２以上の整数）個の変換端子を含み、
それぞれの前記変換端子は、前記Ｂ個の変換入力部の１つに電気的に接続され、
それぞれの前記グループは、Ｃ／Ａ個の前記変換端子を、前記基本端子配列の同一位置に含み、
前記複数の半導体チップは、前記１点が一致し、上下の前記Ａ個のグループの端子が重なるように配置され、重なった前記端子が電気的に接続されてなる。
（４４）本発明に係る半導体装置は、スタックされた、少なくとも設計上同一構造を有する複数の半導体チップを有し、
それぞれの前記半導体チップは、
半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
前記集積回路は、同一機能を有する複数の素子からなる素子アレイと、それぞれがいずれかの前記素子に電気的に接続するためのＥ（Ｅは２以上の整数）個の素子アレイ入力部と、を有し、
前記Ａ個のグループの端子は、前記素子アレイ入力部に電気的に接続されたＦ（Ｆは２以上の整数）個の素子アレイ端子を含み、
それぞれの前記グループは、Ｆ／Ａ個の前記素子アレイ端子を、前記基本端子配列の同一位置に含み、
前記複数の半導体チップは、前記１点が一致し、上下の前記Ａ個のグループの端子が重なるように配置され、重なった前記端子が電気的に接続されてなる。
（４５）本発明に係る回路基板は、上記半導体チップが実装されてなる。
（４６）本発明に係る回路基板は、上記半導体装置が実装されてなる。
（４７）本発明に係る電子機器は、上記半導体チップを有する。
（４８）本発明に係る電子機器は、上記半導体装置を有する。
（４９）本発明に係る半導体装置の製造方法は、少なくとも設計上同一構造を有する複数の半導体チップを位置合わせしてスタックすることを含み、
それぞれの前記半導体チップは、
半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
それぞれの前記グループは、前記基本端子配列の同一位置に、同一機能を実現するための同一機能端子を含み、
前記位置合わせでは、前記複数の半導体チップを、前記１点が一致し、上下の前記Ａ個のグループの端子が重なるように配置する。本発明によれば、同一の半導体チップをスタックすることができる。
（５０）本発明に係る半導体装置の製造方法は、少なくとも設計上同一構造を有する複数の半導体チップを位置合わせしてスタックすることを含み、
それぞれの前記半導体チップは、
半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
それぞれの前記グループは、同一機能回路に電気的に接続されたコンタクト端子と、前記同一機能回路に電気的に接続されないノンコンタクト端子と、からなるコンタクト／ノンコンタクト端子群を、前記基本端子配列の同一位置群に含み、
前記コンタクト端子は、それぞれの前記グループごとに、前記基本端子配列の異なる位置に配置されてなり、
前記位置合わせでは、前記複数の半導体チップを、前記１点が一致し、相互に異なる角度で前記１点を中心に回転移動した位置であって、前記コンタクト端子の位置が前記基本端子配列において異なるグループ同士が重なる位置に配置する。本発明によれば、同一の半導体チップをスタックすることができる。
（５１）本発明に係る半導体装置の製造方法は、少なくとも設計上同一構造を有する複数の半導体チップを位置合わせしてスタックすることを含み、
それぞれの前記半導体チップは、
半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
前記集積回路は、変換回路を含み、前記変換回路は、Ｂ（Ｂは２以上の整数）個の変換入力部を有し、前記変換入力部に入力された入力信号に対応して、予め定められた同種類の出力信号群から少なくともその１つを選択する機能を有し、
前記Ａ個のグループの端子は、前記変換入力部に電気的に接続されたＣ（Ｃは２以上の整数）個の変換端子を含み、
それぞれの前記変換端子は、前記Ｂ個の変換入力部の１つに電気的に接続され、
それぞれの前記グループは、Ｃ／Ａ個の前記変換端子を、前記基本端子配列の同一位置に含み、
前記位置合わせでは、前記複数の半導体チップを、前記１点が一致し、上下の前記Ａ個のグループの端子が重なるように配置する。本発明によれば、同一の半導体チップをスタックすることができる。
（５２）本発明に係る半導体装置の製造方法は、少なくとも設計上同一構造を有する複数の半導体チップを位置合わせしてスタックすることを含み、
それぞれの前記半導体チップは、
半導体基板と、
前記半導体基板に形成され、それぞれのグループに複数の端子が含まれる、Ａ（Ａは２以上の整数）個のグループの端子と、
前記半導体基板に形成された集積回路と、
を有し、
それぞれの前記グループの前記複数の端子は、予め決められた基本端子配列に従って並んでおり、
前記Ａ個のグループは、それぞれ、１点を中心に回転移動した位置に配置されており、
前記集積回路は、同一機能を有する複数の素子からなる素子アレイと、それぞれがいずれかの前記素子に電気的に接続するためのＥ（Ｅは２以上の整数）個の素子アレイ入力部と、を有し、
前記Ａ個のグループの端子は、前記素子アレイ入力部に電気的に接続されたＦ（Ｆは２以上の整数）個の素子アレイ端子を含み、
それぞれの前記グループは、Ｆ／Ａ個の前記素子アレイ端子を、前記基本端子配列の同一位置に含み、
前記位置合わせでは、前記複数の半導体チップを、前記１点が一致し、上下の前記Ａ個のグループの端子が重なるように配置する。本発明によれば、同一の半導体チップをスタックすることができる。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【０００８】
（第１の実施の形態）
図１は、本発明に第１の実施の形態に係る半導体チップを説明する図である。半導体チップは、半導体基板１０を有する。なお、図１では、半導体基板１０の左上の角が欠けているが、これは、後述する回転位置を理解しやすくするためのものであり、実際の製品に適用する必要はない。
【０００９】
半導体基板１０には集積回路１２が形成されている。本実施の形態では、集積回路１２は、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の機能を実現する回路を含む。本発明は、これ以外のメモリ（ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等のＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ））又は論理ＬＳＩの機能を実現する回路を有する半導体チップにも適用することができる。
【００１０】
半導体基板１０には、Ａ（Ａは２以上の整数）個のグループの端子２０が形成されている。図１に示す例では、４個のグループ２１〜２４の端子２０が形成されている。グループ２１〜２４のそれぞれに、複数（例えば１０個）の端子２０が含まれる。
【００１１】
図２は、端子の配列を説明するための図である。グループ２１〜２４のそれぞれの複数の端子２０は、予め決められた基本端子配列３０に従って並んでいる。図２に示す基本端子配列３０は、基本端子３２が一列に並んだ配列であるが、基本端子３２は、複数列で並べてもよいし、複数行複数列で並べてもよいし、曲線に沿って基本端子３２を並べてもよいし、それ以外の配列であってもよい。Ａ（例えばＡ＝４）個のグループ２１〜２４は、それぞれ、１点３４を中心に回転移動した位置に配置されている。隣同士のグループの回転角度αは、同一であってもよい。その場合、α＝３６０／Ａである。すなわち、隣同士のグループは、３６０／Ａ°の角度で回転した位置に配置してもよい。本実施の形態に係る半導体チップは、ペリフェラル型であって、矩形の半導体基板１０の各辺に沿って、グループ２１〜２４のそれぞれの複数の端子２０が配列されている。
【００１２】
グループ２１〜２４のそれぞれは、基本端子配列３０の同一位置に、同一機能を実現するための同一機能端子を含む。同一機能端子として、グループ２１〜２４のそれぞれは、図２に示す基本端子配列３０の１番の位置に、端子Ｖｄｄを含む。端子Ｖｄｄは、集積回路１２に電源（電圧Ｖｄｄ）を供給するという機能を実現するためのものである。グループ２１〜２４のそれぞれの端子Ｖｄｄは、例えば、保護回路を介して、集積回路１２に電気的に接続されている。Ａ個のグループ（例えば全てのグループ）の端子Ｖｄｄは、相互に電気的に接続されていてもよい。
【００１３】
同一機能端子として、グループ２１〜２４のそれぞれは、図２に示す基本端子配列３０の１０番の位置に、端子Ｖｓｓを含む。端子Ｖｓｓは、集積回路１２に電源（電圧Ｖｓｓ（例えばＧＮＤ））を供給するという機能を実現するためのものである。グループ２１〜２４のそれぞれの端子Ｖｓｓは、例えば保護回路を介して、集積回路１２に電気的に接続されている。Ａ個のグループ（例えば全てのグループ）の端子Ｖｓｓは、相互に電気的に接続されていてもよい。
【００１４】
同一機能端子として、グループ２１〜２４のそれぞれは、図２に示す基本端子配列３０の６番の位置に、端子ＯＥを含む。端子ＯＥは、データ出力を可能にするという機能を実現するためのものである。Ａ個のグループ（例えば全てのグループ）の端子ＯＥが同じ回路に電気的に接続されていてもよい。すなわち、グループ２１〜２４のそれぞれの端子ＯＥは、例えばバッファ回路を介して、図１に示す同一機能回路（制御回路（例えば入出力制御回路又は読出／書込制御回路））４０に電気的に接続されていてもよい。端子ＯＥには、出力イネーブル信号が入力される。Ａ個のグループ（例えば全てのグループ）の端子ＯＥは、相互に電気的に接続されていてもよい。
【００１５】
同一機能端子として、グループ２１〜２４のそれぞれは、図２に示す基本端子配列３０の７番の位置に、端子ＷＥを含む。端子ＷＥは、データ書き込みを可能にするという機能を実現するためのものである。Ａ個のグループ（例えば全てのグループ）の端子ＷＥが同じ回路に電気的に接続されていてもよい。すなわち、グループ２１〜２４のそれぞれの端子ＷＥは、例えばバッファ回路を介して、図１に示す同一機能回路（制御回路（例えば入出力制御回路又は読出／書込制御回路））４０に電気的に接続されていてもよい。端子ＷＥには、書込イネーブル信号が入力される。Ａ個のグループ（例えば全てのグループ）の端子ＷＥは、相互に電気的に接続されていてもよい。端子ＯＥが電気的に接続された同一機能回路４０と、端子ＷＥが電気的に接続された同一機能回路４０と、は同じ回路であってもよい。
【００１６】
図３は、基本端子配列に対応するように配置し直したＡグループの端子を示す図である。グループ２１〜２４のそれぞれは、基本端子配列３０の同一位置群（図３では２〜５番の位置群）４２に、コンタクト／ノンコンタクト端子群４４（あるいは４５，４６又は４７）を含む。コンタクト／ノンコンタクト端子群４４（あるいは４５，４６又は４７）は、図１に示すように同一機能回路４０に電気的に接続されたコンタクト端子ＣＳａ（あるいはＣＳｂ，ＣＳｃ又はＣＳｄ）と、同一機能回路４０に電気的に接続されないノンコンタクト端子ＮＣと、からなる。本実施の形態では、コンタクト端子ＣＳａ（あるいはＣＳｂ，ＣＳｃ又はＣＳｄ）は、チップセレクト端子であって、チップセレクト信号が入力されない場合（非選択時）には、内部回路が遮断される。同一機能回路４０は、チップセレクト回路を含んでもよい。
【００１７】
コンタクト端子ＣＳａ（あるいはＣＳｂ，ＣＳｃ又はＣＳｄ）は、それぞれのグループ２１〜２４ごとに、基本端子配列３０の異なる位置に配置されている。例えば、第１のグループ２１では基本端子配列３０の２番の位置にコンタクト端子ＣＳａが配置され、第２のグループ２２では基本端子配列３０の５番の位置にコンタクト端子ＣＳｄが配置され、第３のグループ２３では基本端子配列３０の４番の位置にコンタクト端子ＣＳｃが配置され、第４のグループ２４では基本端子配列３０の３番の位置にコンタクト端子ＣＳｂが配置されている。
【００１８】
グループ２１〜２４のそれぞれのコンタクト端子ＣＳａ（あるいはＣＳｂ，ＣＳｃ又はＣＳｄ）は、図１に示すように、相互に電気的に接続されていてもよい。コンタクト／ノンコンタクト端子群４４（あるいは４５，４６又は４７）の端子数（図３に示す例では４）は、Ａ個のグループの数と同じかそれ以上であってもよい。ノンコンタクト端子ＮＣは、集積回路１２に電気的に接続されないようになっていてもよい。
【００１９】
図１に示すように、集積回路１２は、変換回路（例えばデコーダ）５０を含んでもよい。変換回路５０は、Ｂ（Ｂは２以上の整数）個（図１では４個）の変換入力部５２を有する。変換回路５０は、変換入力部５２に入力された入力信号（例えばアドレス信号）に対応して、予め定められた同種類の出力信号群（例えば内部アドレス信号）から少なくともその１つを選択する機能を有する。
【００２０】
Ａ個のグループ２１〜２４の端子２０は、変換入力部５２に電気的に接続されたＣ（Ｃは２以上の整数）個（図１では４個）の変換端子Ａａ，Ａｂ，Ａｃ，Ａｄを含んでもよい。変換端子Ａａ，Ａｂ，Ａｃ，Ａｄのそれぞれは、Ｂ個の変換入力部５２の１つに電気的に接続されている。図３に示すように、グループ２１〜２４のそれぞれは、Ｃ／Ａ個（例えば、４／４＝１）の変換端子Ａａ（あるいはＡｂ，Ａｃ又はＡｄ）を、基本端子配列３０の同一位置（図３では８番の位置）に含んでもよい。本実施の形態では、グループ２１〜２４のそれぞれのＣ／Ａ個（例えば１個）の変換端子Ａａ（あるいはＡｂ，Ａｃ又はＡｄ）は、他のいずれの変換端子とも電気的に接続されないようになっていてもよい。
【００２１】
図１に示すように、集積回路１２は、同一機能を有する複数の素子（例えばメモリセル）からなる素子アレイ（例えばメモリセルアレイ）６０を有していてもよい。集積回路１２は、それぞれがいずれかの素子（例えばメモリセル）に電気的に接続するためのＥ（Ｅは２以上の整数）個（図１では４個）の素子アレイ入力部６２を有していてもよい。Ａ個のグループ２１〜２４の端子２０は、素子アレイ入力部６２に電気的に接続されたＦ（Ｆは２以上の整数）個（図１では４個）の素子アレイ端子（例えばデータ端子）Ｄａ，Ｄｂ，Ｄｃ，Ｄｄを含んでもよい。図３に示すように、グループ２１〜２４のそれぞれは、Ｆ／Ａ個（例えば、４／４＝１）の素子アレイ端子Ｄａ（あるいはＤｂ，Ｄｃ又はＤｄ）を、基本端子配列３０の同一位置（図３では９番の位置）に含んでもよい。
【００２２】
図４は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、半導体チップ７０，７２，７４，７６を使用する。半導体チップ７０，７２，７４，７６は、それぞれ、上述した半導体チップの内容を有する。また、半導体チップ７０，７２，７４，７６は、少なくとも設計上同一構造を有する。半導体チップ７０，７２，７４，７６の集積回路１２は、少なくとも設計上同一であってもよい。半導体チップ７０，７２，７４は、端子２０に電気的に接続された貫通電極２６（図５参照）を有する。貫通電極２６は、半導体基板１０を貫通しており、その両面での電気的接続が可能になっている。端子２０とは反対側において最も上にスタックされる半導体チップ７６は、貫通電極２６を有していなくてもよい。
【００２３】
本実施の形態では、複数の半導体チップ７０，７２，７４，７６を位置合わせしてスタックすることを含む。位置合わせでは、複数の半導体チップ７０，７２，７４，７６を、１点３４が一致し、上下のＡ個のグループ２１〜２４の端子２０が重なるように配置する。位置合わせでは、複数の半導体チップ７０，７２，７４，７６を、相互に異なる角度で１点３４を中心に回転移動した位置に配置する。図３に示す例では、半導体チップ７０を基準として、９０°回転した位置に半導体チップ７２を配置し、１８０°回転した位置に半導体チップ７４を配置し、２７０°回転した位置に半導体チップ７６を配置する。こうすることで、コンタクト端子ＣＳａ（あるいはＣＳｂ，ＣＳｃ又はＣＳｄ）の位置が基本端子配列３０において異なるグループ同士が重なる。図３に示す例では、半導体チップ７０の第１のグループ２１と、半導体チップ７２の第２のグループ２２と、半導体チップ７４の第３のグループ２３と、半導体チップ７６の第４のグループ２４と、が重なる。本実施の形態によれば、同一の半導体チップをスタックして半導体装置を得ることができる。
【００２４】
図５は、本発明の第１の実施の形態に係る半導体装置を説明する図である。半導体装置は、上述した製造方法から導き出される構成を有する。上下の半導体チップの端子２０と貫通電極２６とが電気的に接続（例えば接合）されている。上下の半導体チップ間には樹脂を設けてもよい。さらに、端子２０側において最も下に位置する半導体チップ７０には、樹脂層８０が形成され、端子２０上から樹脂層８０上に配線層８２が形成されている。配線層８２上には、外部端子８４が設けられている。外部端子８４は、外部端子８４は、ろう材から形成してもよい。ろう材は、導電性を有する金属（例えば合金）であって、溶融させて電気的な接続を図るためのものである。ろう材は、軟ろう（ｓｏｆｔ  ｓｏｌｄｅｒ）又は硬ろう（ｈａｒｄ  ｓｏｌｄｅｒ）のいずれであってもよい。ろう材として、鉛を含まないハンダ（以下、鉛フリーハンダという。）を使用してもよい。鉛フリーハンダとして、スズー銀（Ｓｎ―Ａｇ）系、スズ−ビスマス（Ｓｎ−Ｂｉ）系、スズ−亜鉛（Ｓｎ−Ｚｎ）系、あるいはスズ−銅（Ｓｎ−Ｃｕ）系の合金を使用してもよいし、これらの合金に、さらに銀、ビスマス、亜鉛、銅のうち少なくとも１つを添加してもよい。
【００２５】
図６は、本発明の第１の実施の形態に係る半導体装置を説明する図である。図６には、スタックされた半導体チップ７０，７２，７４，７６の重なった端子２０が説明されている。丸数字１は、下から１段目の半導体チップ７０の端子２０を示し、丸数字２は、下から２段目の半導体チップ７２の端子２０を示し、丸数字３は、下から３段目の半導体チップ７４の端子２０を示し、丸数字４は、下から４段目の半導体チップ７６の端子２０を示している。
【００２６】
スタックされた半導体チップ７０，７２，７４，７６において、それぞれのグループの端子Ｖｄｄ同士、端子ＯＥ同士、端子ＷＥ同士、端子Ｖｓｓ同士が重なっている（電気的に接続されている）。端子Ｖｄｄ，ＯＥ，ＷＥ，Ｖｓｓは、いずれも同一機能端子である。
【００２７】
いずれか１つの半導体チップのコンタクト端子ＣＳａ（あるいはＣＳｂ，ＣＳｃ又はＣＳｄ）は、残りの半導体チップのノンコンタクト端子ＮＣと重なっている（電気的に接続されている）。すなわち、コンタクト端子ＣＳａ（あるいはＣＳｂ，ＣＳｃ又はＣＳｄ）同士が重ならない（電気的に接続されない）ようになっている。
【００２８】
スタックされた半導体チップ７０，７２，７４，７６において、異なる変換入力部５２に電気的に接続された変換端子Ａａ，Ａｂ，Ａｃ，Ａｄが重なっている（電気的に接続されている）。また、同じ変換入力部５２に電気的に接続された変換端子Ａａ（あるいはＡｂ，Ａｃ又はＡｄ）同士が重ならない（電気的に接続されない）ようになっている。
【００２９】
スタックされた半導体チップ７０，７２，７４，７６において、異なる素子アレイ入力部６２に電気的に接続された素子アレイ端子Ｄａ，Ｄｂ，Ｄｃ，Ｄｄが重なっている（電気的に接続されている）。また、同じ素子アレイ入力部６２に電気的に接続された素子アレイ端子Ｄａ（あるいはＤｂ，Ｄｃ又はＤｄ）同士が重ならない（電気的に接続されない）ようになっている。
【００３０】
図７は、本発明の第１の実施の形態に係る半導体装置の動作を説明する図である。端子Ｖｄｄには、電圧Ｖｄｄが印加され、端子Ｖｓｓには、電圧Ｖｓｓが印加される。なお、本実施の形態では、半導体チップ７０，７２，７４，７６のそれぞれにおいて、全ての端子Ｖｄｄ同士が電気的に接続され、全ての端子Ｖｓｓ同士が電気的に接続されている。したがって、いずれか１つの端子Ｖｄｄに電圧Ｖｄｄを印加し、いずれか１つの端子Ｖｓｓに電圧Ｖｓｓを印加する。
【００３１】
デコーダ９０には、この半導体装置を選択することを示す選択信号ＣＳと、半導体チップ７０，７２，７４，７６から選択したその１つを示すアドレス信号Ａ４，Ａ５が入力され、チップセレクト信号ＣＳ０〜ＣＳ３が生成される。例えば、半導体チップ７０を選択する場合、チップセレクト信号ＣＳ０が、半導体チップ７０のコンタクト端子ＣＳａに入力されて動作可能になる。このとき、チップセレクト信号ＣＳ０は、残りの半導体チップ７２，７４，７６のノンコンタクト端子ＮＣに入力されるので、これらの半導体チップは作動しない。
【００３２】
データを書き込むときには、端子ＷＥに書込イネーブル信号ＷＥを入力する。なお、本実施の形態では、半導体チップ７０，７２，７４，７６のそれぞれにおいて、全ての端子ＷＥ同士が電気的に接続されている。したがって、いずれか１つの端子ＷＥに書込イネーブル信号ＷＥを入力する。
【００３３】
そして、符号信号（例えばアドレス信号）Ａ０〜Ａ３を、変換端子（例えばアドレス端子）Ａａ，Ａｂ，Ａｃ，Ａｄに入力する。符号信号Ａ０〜Ａ３は、変換回路５０（図１参照）によって、予め定められた同種類の出力信号群のうちの少なくとも１つ（例えば１つ）の内部符号信号（例えば内部アドレス信号）に変換される。内部符号信号によって、素子アレイ（例えばメモリセルアレイ）６０のうちの１グループが指定される。
【００３４】
本実施の形態では、半導体チップ７０，７２，７４，７６は、異なるグループ２１〜２４（異なる変換端子Ａａ，Ａｂ，Ａｃ，Ａｄ）が重なるように配置されている。例えば、１段目の半導体チップ７０の変換端子Ａａ、２段目の半導体チップ７２の変換端子Ａｄ、３段目の半導体チップ７４の変換端子Ａｃ、４段目の半導体チップ７６の変換端子Ａｂが重なっている。
【００３５】
例えば、半導体チップ７０が選択された場合には、符号信号Ａ０，Ａ１，Ａ２，Ａ３は、それぞれ、半導体チップ７０の変換端子Ａａ，Ａｂ，Ａｃ，Ａｄに入力されるが、半導体チップ７２が選択された場合には、符号信号Ａ０，Ａ１，Ａ２，Ａ３は、それぞれ、半導体チップ７２の変換端子Ａｄ，Ａａ，Ａｂ，Ａｃに入力される。すなわち、半導体チップ７０に入力される符号信号Ａ０，Ａ１，Ａ２，Ａ３は、半導体チップ７２には、符号信号Ａ１，Ａ２，Ａ３，Ａ０として入力される。このように、選択された半導体チップによって、異なる符号信号が入力されることになる。そして、変換回路５０によって変換された内部符号信号も、選択された半導体チップによって異なるが、内部符号信号は、予め定められた同種類の出力信号群のうちの少なくとも１つ（例えば１つ）であるから、出力信号が同種類であるため、動作としては正常である。例えば、メモリの場合、異なるメモリセルの番地が指定されるに過ぎない。
【００３６】
そして、データ信号Ｄ０〜Ｄ３を、素子アレイ端子（例えばデータ端子）Ｄａ，Ｄｂ，Ｄｃ，Ｄｄに入力する。データ信号Ｄ０〜Ｄ３は、図１に示す素子アレイ（例えばメモリセルアレイ）６０に入力される。例えば、素子アレイ６０のうち、１グループの素子にデータ信号Ｄ０〜Ｄ３を入力する。このグループは、上述した内部符号信号によって指定される。また、選択された半導体チップによって、異なるグループの素子が指定されるが、素子アレイ６０を構成する素子は、同一機能を有するので正常な動作がなされる。
【００３７】
本実施の形態では、半導体チップ７０，７２，７４，７６は、異なるグループ２１〜２４（異なる素子アレイ端子Ｄａ，Ｄｂ，Ｄｃ，Ｄｄ）が重なるように配置されている。例えば、１段目の半導体チップ７０の素子アレイ端子Ｄａ、２段目の半導体チップ７２の素子アレイ端子Ｄｄ、３段目の半導体チップ７４の素子アレイ端子Ｄｃ、４段目の半導体チップ７６の素子アレイ端子Ｄｂが重なっている。
【００３８】
例えば、半導体チップ７０が選択された場合には、データ信号Ｄ０，Ｄ１，Ｄ２，Ｄ３は、それぞれ、半導体チップ７０の素子アレイ端子Ｄａ，Ｄｂ，Ｄｃ，Ｄｄに入力されるが、半導体チップ７２が選択された場合には、データ信号Ｄ０，Ｄ１，Ｄ２，Ｄ３は、それぞれ、半導体チップ７２の素子アレイ端子Ｄｄ，Ｄａ，Ｄｂ，Ｄｃに入力される。すなわち、半導体チップ７０に入力されるデータ信号Ｄ０，Ｄ１，Ｄ２，Ｄ３は、半導体チップ７２には、データ信号Ｄ１，Ｄ２，Ｄ３，Ｄ０として入力される。このように、選択された半導体チップによって、異なるデータ信号が入力されることになる。
【００３９】
データを読み出すときには、端子ＯＥに出力イネーブル信号ＯＥを入力する。なお、本実施の形態では、半導体チップ７０，７２，７４，７６のそれぞれにおいて、全ての端子ＯＥ同士が電気的に接続されている。したがって、いずれか１つの端子ＯＥに出力イネーブル信号ＯＥを入力する。符号信号Ａ０〜Ａ３の入力及びデータ信号Ｄ０〜Ｄ３の出力については、上述したデータの書き込み時の説明から導き出すことができるため説明を省略する。
【００４０】
（第２の実施の形態）
図８は、本発明を適用した第２の実施の形態に係る半導体チップを説明する図である。図９は、基本端子配列に対応するように配置し直したＡグループの端子を説明する図である。
【００４１】
集積回路１００は、変換回路１１０を含む。変換回路１１０は、Ｂ（Ｂは２以上の整数）個（例えば５個）の変換入力部１１２を有する。Ｂ（例えば５）は、Ａ（端子のグループ数）で割り切れない数である。
【００４２】
Ａ個（例えば４個）のグループ１２１〜１２４の端子１２０は、変換入力部１１２に電気的に接続されたＣ（Ｃは２以上の整数）個（例えば８個）の変換端子Ａａ〜Ａｅを含む。それぞれの変換端子Ａａ〜Ａｅは、Ｂ個（例えば５個）の変換入力部１１２の１つに電気的に接続されている。それぞれのグループ１２１〜１２４は、Ｃ／Ａ（例えば８／４＝２）個の変換端子Ａａ〜Ａｅを、基本端子配列の同一位置に含む（図９参照）。
【００４３】
それぞれのグループ１２１〜１２４は、相互に電気的に接続されたＤ（Ｄは自然数）個（例えば１個）の第１の変換端子Ａｅを含む（図８参照）。それぞれのグループ１２１〜１２４は、第１の変換端子Ａｅを、基本端子配列の同一位置に含む（図９参照）。Ｄ（例えば１）は、Ｂ（例えば５）をＡ（例えば４）で割ったときの余りの数である。それぞれのグループ１２１〜１２４は、他のいずれの変換端子Ａａ〜Ａｅとも電気的に接続されない第２の変換端子Ａａ（あるいは、Ａｂ，Ａｃ又はＡｄ）を含む（図８参照）。それぞれのグループ１２１〜１２４は、第２の変換端子Ａａ（あるいは、Ａｂ，Ａｃ又はＡｄ）を、基本端子配列の同一位置に含む（図９参照）。
【００４４】
集積回路１００は、同一機能を有する複数の素子からなる素子アレイ１６０を有する。集積回路１００は、それぞれがいずれかの素子に電気的に接続するためのＥ（Ｅは２以上の整数）個（例えば５個）の素子アレイ入力部１６２を有する。Ｅ（例えば５）は、Ａ（例えば４）で割り切れない数である。
【００４５】
Ａ個（例えば４個）のグループ１２１〜１２４の端子１２０は、素子アレイ入力部１６２に電気的に接続されたＦ（Ｆは２以上の整数）個（例えば８個）の素子アレイ端子Ｄａ〜Ｄｅを含む。それぞれのグループ１２１〜１２４は、Ｆ／Ａ（例えば８／４＝２）個の素子アレイ端子Ｄａ〜Ｄｅを、基本端子配列の同一位置に含む（図９参照）。
【００４６】
それぞれのグループ１２１〜１２４は、相互に電気的に接続されたＧ（Ｇは自然数）個（例えば１個）の第１の素子アレイ端子Ｄｅを含む（図８参照）。それぞれのグループ１２１〜１２４は、第１の素子アレイ端子Ｄｅを、基本端子配列の同一位置に含む。Ｇ（例えば１）は、Ｅ（例えば５）をＡ（例えば４で割ったときの余りの数である。
【００４７】
それぞれのグループ１２１〜１２４は、他のいずれの素子アレイ端子Ｄａ〜Ｄｅとも電気的に接続されない第２の素子アレイ端子Ｄａ（あるいは、Ｄｂ，Ｄｃ又はＤｄ）を含む（図８参照）。それぞれのグループ１２１〜１２４は、第２の素子アレイ端子Ｄａ（あるいは、Ｄｂ，Ｄｃ又はＤｄ）を、基本端子配列の同一位置に含む（図９参照）。
【００４８】
本実施の形態についてその他の内容は、第１の実施の形態で説明した内容が該当する。本実施の形態でも第１の実施の形態で説明した効果を達成することができる。
【００４９】
（第３の実施の形態）
図１０は、本発明を適用した第３の実施の形態に係る半導体チップを説明する図である。本実施の形態では、基本端子配列２００が、図２に示す基本端子配列３０と異なる。すなわち、基本端子配列２００では、複数の基本端子２０２が複数行複数列で並べられている。それぞれのグループ２２１〜２２４の複数の端子２２０は、この基本端子配列２００に従って並んでいる。そして、グループ２２１〜２２４は、それぞれ、１点２３４を中心に回転移動した位置に配置されている。
【００５０】
本実施の形態についてその他の内容は、第１又は第２の実施の形態で説明した内容が該当する。本実施の形態でも第１の実施の形態で説明した効果を達成することができる。
【００５１】
図１１には、上述した実施の形態で説明した半導体装置１（あるいは半導体チップ）が実装された回路基板１０００が示されている。この半導体装置（あるいは半導体チップ）を有する電子機器として、図１２にはノート型パーソナルコンピュータ２０００が示され、図１３には携帯電話３０００が示されている。
【００５２】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】図１は、本発明の第１の実施の形態に係る半導体チップを説明する図である。
【図２】図２は、本発明の第１の実施の形態に係る半導体チップを説明する図である。
【図３】図３は、本発明の第１の実施の形態に係る半導体チップを説明する図である。
【図４】図４は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する図である。
【図５】図５は、本発明の第１の実施の形態に係る半導体装置を説明する図である。
【図６】図６は、本発明の第１の実施の形態に係る半導体装置を説明する図である。
【図７】図７は、本発明の第１の実施の形態に係る半導体装置の動作を説明する図である。
【図８】図８は、本発明の第２の実施の形態に係る半導体チップを説明する図である。
【図９】図９は、本発明の第２の実施の形態に係る半導体チップを説明する図である。
【図１０】図１０は、本発明の第３の実施の形態に係る半導体チップを説明する図である。
【図１１】図１１は、本実施の形態に係る半導体装置が実装された回路基板を示す図である。
【図１２】図１２は、本実施の形態に係る半導体装置を有する電子機器を示す図である。
【図１３】図１３は、本実施の形態に係る半導体装置を有する電子機器を示す図である。
【符号の説明】
１０…半導体基板  １２…集積回路  ２０…端子  ２１…第１のグループ  ２２…第２のグループ  ２３…第３のグループ  ２４…第４のグループ  ２６…貫通電極  ３０…基本端子配列  ３２…基本端子  ３４…点  ４０…同一機能回路５０…変換回路  ５２…変換入力部  ６０…素子アレイ  ６２…素子アレイ入力部  ７０…半導体チップ  ７２…半導体チップ  ７４…半導体チップ  ７６…半導体チップ  ８０…樹脂層  ８２…配線層  ８４…外部端子  ９０…デコーダ１００…集積回路  １１０…変換回路  １１２…変換入力部  １２０…端子  １６０…素子アレイ  １６２…素子アレイ入力部  ２００…基本端子配列  ２０２…基本端子  ２２０…端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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