(57)【要約】【課題】ポリメタルゲートの接触抵抗を低減して、ＭＩＳＦＥＴを有する半導体装置の動作速度の向上を図ることのできる技術を提供する。【解決手段】半導体基板１上に堆積された窒化シリコン膜（キャップ絶縁膜７ａ）、高融点金属膜６ｃ、ＷＮ膜６ｂを所定の形状に加工し、さらにゲート絶縁膜５が露出しないように、所定形状のＷＮ膜６ｂから露出した部分の多結晶シリコン膜６ａを所定の厚さだけエッチング除去した後、キャップ絶縁膜７ａ、高融点金属膜６ｃ、ＷＮ膜６ｂおよびＷＮ膜６ｂの下部に残った多結晶シリコン膜６ａの側壁に選択的にサイドウォール膜８を形成し、サイドウォール膜８から露出した部分の多結晶シリコン膜６ａを除去した後、半導体基板１に酸化性雰囲気で熱処理を施す。【選択図】　　　図４
2004022959.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に第１絶縁膜を介してシリコン膜を形成する工程と、
（ｂ）前記シリコン膜上にバリア膜および高融点金属膜を順次形成する工程と、（ｃ）前記高融点金属膜上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜、前記高融点金属膜、前記バリア膜を所定の形状に加工する工程と、
（ｅ）前記第１絶縁膜が露出しないように、前記所定形状のバリア膜から露出した部分の前記シリコン膜を、所定の厚さだけエッチング除去する工程と、
（ｆ）前記半導体基板上に第３絶縁膜を堆積した後、前記第３絶縁膜に異方性エッチングを施すことにより、前記第２絶縁膜、前記高融点金属膜、前記バリア膜および前記バリア膜の下部に残った前記シリコン膜の側壁に選択的に前記第３絶縁膜を残す工程と、
（ｇ）前記第３絶縁膜から露出した部分の前記シリコン膜を除去する工程と、
（ｈ）前記半導体基板に酸化性雰囲気で熱処理を施す工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）半導体基板上に第１絶縁膜を介してシリコン膜を形成する工程と、
（ｂ）前記シリコン膜上にバリア膜および高融点金属膜を順次形成する工程と、（ｃ）前記高融点金属膜上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜、前記高融点金属膜、前記バリア膜を所定の形状に加工する工程と、
（ｅ）前記第１絶縁膜が露出しないように、前記所定形状のバリア膜から露出した部分の前記シリコン膜を、所定の厚さだけエッチング除去する工程と、
（ｆ）前記半導体基板上に第３絶縁膜を堆積した後、前記第３絶縁膜に異方性エッチングを施すことにより、前記第２絶縁膜、前記高融点金属膜、前記バリア膜および前記バリア膜の下部に残った前記シリコン膜の側壁に選択的に前記第３絶縁膜を残す工程と、
（ｇ）前記第３絶縁膜から露出した部分の前記シリコン膜を除去する工程と、
（ｈ）前記半導体基板に酸化性雰囲気で熱処理を施す工程とを有し、
前記高融点金属膜は、タングステン、チタン、タンタル、コバルト、モリブデン、それらの窒化化合物、またはそれらのシリサイド化合物であり、前記バリア膜は、窒化タングステン、窒化チタン、窒化タンタル、あるいはこれら窒化化合物を上層とし、下層にタングステン、チタン、タンタル、コバルト、モリブデン、またはそれらのシリサイド化合物を配置した積層膜であることを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）半導体基板上に第１絶縁膜を介してシリコン膜を形成する工程と、
（ｂ）前記シリコン膜上にバリア膜および高融点金属膜を順次形成する工程と、（ｃ）前記高融点金属膜上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜、前記高融点金属膜、前記バリア膜を所定の形状に加工する工程と、
（ｅ）前記第１絶縁膜が露出しないように、前記所定形状のバリア膜から露出した部分の前記シリコン膜を、所定の厚さだけエッチング除去する工程と、
（ｆ）前記半導体基板上に第３絶縁膜を堆積した後、前記第３絶縁膜に異方性エッチングを施すことにより、前記第２絶縁膜、前記高融点金属膜、前記バリア膜および前記バリア膜の下部に残った前記シリコン膜の側壁に選択的に前記第３絶縁膜を残す工程と、
（ｇ）前記第３絶縁膜から露出した部分の前記シリコン膜を除去する工程と、
（ｈ）前記半導体基板に酸化性雰囲気で熱処理を施す工程とを有し、
前記高融点金属膜は、タングステン、チタン、タンタル、コバルト、モリブデン、それらの窒化化合物、またはそれらのシリサイド化合物であり、前記バリア膜は、窒化タングステン、窒化チタン、窒化タンタル、あるいはこれら窒化化合物を上層とし、下層にタングステン、チタン、タンタル、コバルト、モリブデン、またはそれらのシリサイド化合物を配置した積層膜であり、
前記（ｈ）工程の前記酸化性雰囲気は、酸素を含み、水分を含まないことを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板上に第１絶縁膜を介してシリコン膜を形成する工程と、
（ｂ）前記シリコン膜上にバリア膜および高融点金属膜を順次形成する工程と、（ｃ）前記高融点金属膜上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜、前記高融点金属膜、前記バリア膜を所定の形状に加工する工程と、
（ｅ）前記第１絶縁膜が露出しないように、前記所定形状のバリア膜から露出した部分の前記シリコン膜を、所定の厚さだけエッチング除去する工程と、
（ｆ）前記半導体基板上に第３絶縁膜を堆積した後、前記第３絶縁膜に異方性エッチングを施すことにより、前記第２絶縁膜、前記高融点金属膜、前記バリア膜および前記バリア膜の下部に残った前記シリコン膜の側壁に選択的に前記第３絶縁膜を残す工程と、
（ｇ）前記第３絶縁膜から露出した部分の前記シリコン膜を除去する工程と、
（ｈ）前記半導体基板に酸化性雰囲気で熱処理を施す工程とを有し、
前記高融点金属膜は、タングステン、チタン、タンタル、コバルト、モリブデン、それらの窒化化合物、またはそれらのシリサイド化合物であり、前記バリア膜は、窒化タングステン、窒化チタン、窒化タンタル、あるいはこれら窒化化合物を上層とし、下層にタングステン、チタン、タンタル、コバルト、モリブデン、またはそれらのシリサイド化合物を配置した積層膜であり、
前記第２絶縁膜は、窒化シリコン膜、または窒化シリコン膜と酸化シリコン膜との積層膜であり、前記第３絶縁膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）半導体基板上に第１絶縁膜を介してシリコン膜を形成する工程と、
（ｂ）前記シリコン膜上にバリア膜および高融点金属膜を順次形成する工程と、（ｃ）前記高融点金属膜上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜、前記高融点金属膜、前記バリア膜を所定の形状に加工する工程と、
（ｅ）前記第１絶縁膜が露出しないように、前記所定形状のバリア膜から露出した部分の前記シリコン膜を、所定の厚さだけエッチング除去する工程と、
（ｆ）前記半導体基板上に第３絶縁膜を堆積した後、前記第３絶縁膜に異方性エッチングを施すことにより、前記第２絶縁膜、前記高融点金属膜、前記バリア膜および前記バリア膜の下部に残った前記シリコン膜の側壁に選択的に前記第３絶縁膜を残す工程と、
（ｇ）前記第３絶縁膜から露出した部分の前記シリコン膜を除去する工程と、
（ｈ）前記半導体基板に酸化性雰囲気で熱処理を施す工程と、
（ｉ）前記シリコン膜の両側の前記半導体基板に不純物を導入して第１半導体領域を形成する工程と、
（ｊ）前記半導体基板上に第４絶縁膜を堆積した後、前記第４絶縁膜に異方性エッチングを施すことにより、前記第２絶縁膜、前記高融点金属膜、前記バリア膜および前記シリコン膜の側壁に選択的に前記第４絶縁膜を残す工程と、
（ｋ）前記第４絶縁膜の両側の前記半導体基板に不純物を導入して第２半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、微細なＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）のゲート電極の製造に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＭＩＳＦＥＴのゲート電極の低抵抗化を図るため、多結晶シリコン膜上にタングステン等の高融点金属を積層した、いわゆるポリメタルゲートが採用されている。
【０００３】
一方、ゲート電極のエッチングの際、ゲート電極下部のゲート絶縁膜もエッチングされてしまい、ゲート絶縁膜の耐圧が低下することから、ゲート電極形成後に、その側壁に熱酸化膜を形成する、いわゆるウェット・ハイドロジェン（Ｗｅｔ−Ｈｙｄｒｏｇｅｎ）酸化（以下、ＷＨ酸化と記す）処理が行われている。
【０００４】
たとえば特開２００１−３６０７２号公報には、ポリメタルゲートを構成する金属膜の側壁を保護することにより金属層の酸化等を防止する技術が開示されている。
【０００５】
また、たとえば特開平１１−２６１０５９号公報には、トランジスタのポリメタルゲートを構成する金属の露出部をＬＰＣＶＤ−ＨＴＯまたはＳｉＮで皮膜した後、その下のポリシリコン膜の加工を行い、低抵抗で、金属汚染のないトランジスタを形成する技術が開示されている。
【０００６】
また、Ｊ．Ｗ．　Ｊｕｎｇ　ｅｔ　ａｌ．　ＩＥＤＭ　２０００　ｐｐ３６５−３６８　”Ａ　ｆｕｌｌｙ　ｗｏｒｋｉｎｇ　０．１４μｍ　ＤＲＡＭ　ｔｅｃｈｎｏｌｏｇｙ　ｗｉｔｈ　ｐｏｌｙｍｅｔａｌ　（Ｗ／ＷＮｘ／Ｐｏｌｙ−Ｓｉ）　ｇａｔｅ”には、Ｗ／ＷＮｘおよびｐｏｌｙ−Ｓｉからなるゲート電極のエッチング後のＨ２ＳＯ４と純水を用いた洗浄技術が記載されている。
【０００７】
【発明が解決しようとする課題】
ところが、上記ＷＨ酸化処理を行ったポリメタルゲートにおいては、以下の課題があることを本発明者は見いだした。
【０００８】
ＷＨ酸化法は、水蒸気（酸化性雰囲気）と水素（還元性雰囲気）の混合雰囲気中において、ポリメタルゲート材料である高融点金属を還元して、シリコンのみを選択的に酸化するという方法である。この方法は、高融点金属としてタングステンを用いた場合に極めて有効である。しかし、その他の半導体製造において広く用いられている金属、たとえばチタン、タンタル、コバルト、モリブデン、またはそれらの化合物（窒化化合物、シリサイド化合物）に対しては酸化性を有するため、タングステン以外の高融点金属またはそれらの化合物をポリメタルゲート材料に用いた場合には、ＷＨ酸化処理を行うことができない。
【０００９】
また、ポリメタルゲートを構成するタングステンと多結晶シリコン膜との間には、両者の反応を抑制するバリア膜、たとえば窒化タングステン膜が設けられている。しかし、この窒化タングステン膜は、ＷＨ酸化処理で行われる熱処理によって解離しやすく、解離した窒素と多結晶シリコン膜の表面のシリコンとが結合した場合、窒化タングステン膜と多結晶シリコン膜との界面に絶縁性の窒化シリコン膜が形成される。このため、ＭＩＳＦＥＴの動作電圧の範囲（±０．５Ｖ以内）でゲート電極の接触抵抗が著しく上昇して、ソース−ドレイン間の電流低下、またはそれに伴うリングオシレータの動作速度の低下といった不具合を引き起こす。
【００１０】
さらに、酸化種であるＨ２Ｏおよびその分解物（−ＯＨ）Ｗ中は比較的タングステンを透過しやすく、これらが多結晶シリコン膜の表面に達した場合、酸化シリコンを形成して接触抵抗が上昇する原因の一つになると考えられる。
【００１１】
本発明の目的は、ポリメタルゲートの接触抵抗を低減して、ＭＩＳＦＥＴを有する半導体装置の動作速度の向上を図ることのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、半導体基板上に第１絶縁膜、シリコン膜、バリア膜、高融点金属膜および第２絶縁膜を順次形成した後、第２絶縁膜、高融点金属膜、バリア膜を所定の形状に加工し、さらに第１絶縁膜が露出しないように、所定形状のバリア膜から露出した部分のシリコン膜を、所定の厚さだけエッチング除去し、次いで第２絶縁膜、高融点金属膜、バリア膜およびバリア膜の下部に残ったシリコン膜の側壁に選択的に第３絶縁膜を残し、第３絶縁膜から露出した部分のシリコン膜を除去した後、半導体基板に酸化性雰囲気で熱処理を施すものであって、
上記高融点金属膜を、タングステン、チタン、タンタル、コバルト、モリブデン、それらの窒化化合物、またはそれらのシリサイド化合物とし、上記バリア膜を、窒化タングステン、窒化チタン、窒化タンタル、あるいはこれら窒化化合物を上層とし、下層にタングステン、チタン、タンタル、コバルト、モリブデン、またはそれらのシリサイド化合物を配置した積層膜とするものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
本発明の一実施の形態であるｎチャネルＭＩＳＦＥＴの製造方法を図１〜図９を用いて工程順に説明する。
【００１７】
まず、図１に示すように、たとえば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１をエッチングすることにより深さ０．３５μｍ程度の溝を形成する。次に、半導体基板１を約１０００℃で熱酸化することによって、溝の内壁に厚さ１０ｎｍ程度の酸化シリコン膜（図示せず）を形成した後、溝の内部を含む半導体基板１上にＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で厚さ４５０ｎｍ程度の酸化シリコン膜を堆積し、続いてＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法で溝の上部の酸化シリコン膜を研磨し、その表面を平坦化することにより素子分離溝２を形成する。
【００１８】
次に、半導体基板１にｐ型不純物（たとえばボロン）をイオン注入した後、約１０００℃の熱処理で上記不純物を拡散させることによって、半導体基板１にｐ型ウェル４を形成する。続いてフッ酸系の水溶液を用いて半導体基板１（ｐ型ウェル４）の表面をウェット洗浄した後、約８００℃の熱酸化でｐ型ウェル４の表面に厚さ６ｎｍ程度の清浄なゲート絶縁膜５を形成する。
【００１９】
次に、図２に示すように、ゲート絶縁膜５の上部に厚さ１００ｎｍ程度の多結晶シリコン膜６ａをＣＶＤ法で堆積し、多結晶シリコン膜６ａにｎ型不純物（たとえばリン）をイオン注入した後、約９５０℃の熱処理で上記不純物を活性化させる。続いてその上部にスパッタ法で厚さ５ｎｍ程度の窒化タングステン（以下、ＷＮと記す）膜６ｂと、厚さ５０ｎｍ程度の高融点金属膜６ｃとを堆積し、さらにその上部にＣＶＤ法で厚さ１５０ｎｍ程度の窒化シリコン膜７を堆積する。高融点金属膜６ｃは、たとえばタングステン、チタン、タンタル、コバルト、モリブデン、またはそれらの化合物（窒化化合物、シリサイド化合物）を例示することができる。ＷＮ膜６ｂは、多結晶シリコン膜６ａと高融点金属膜６ｃとが不所望のシリサイド層を形成することを防止するバリア膜として機能する。
【００２０】
次に、図３に示すように、レジストパターンをマスクにして窒化シリコン膜７をドライエッチングすることにより、ゲート電極を形成する領域に窒化シリコン膜７よりなるキャップ絶縁膜７ａを形成する。次いでキャップ絶縁膜７ａ上に残存するレジストパターンを除去する。
【００２１】
次に、キャップ絶縁膜７ａをマスクにして高融点金属膜６ｃおよびＷＮ膜６ｂをドライエッチングし、さらに多結晶シリコン膜６ａを６０〜９０ｎｍ程度残してエッチングする。なお、この際の多結晶シリコン膜６ａのエッチング量は、後述するライト酸化膜形成工程において、多結晶シリコン膜６ａが残存し、半導体基板１（ゲート絶縁膜５）が露出しない範囲で適宜調整することができる。
【００２２】
次に、図４に示すように、半導体基板１上にＣＶＤ法で厚さ２０ｎｍ程度の窒化シリコン膜を堆積し、異方的にエッチングすることによって、キャップ絶縁膜７ａ、ならびに前述のドライエッチングにより露出した高融点金属膜６ｃ、ＷＮ膜６ｂおよび多結晶シリコン膜６ａの側壁にサイドウォール膜８を形成する。
【００２３】
次に、図５に示すように、キャップ絶縁膜７ａおよびサイドウォール膜８をマスクにして多結晶シリコン膜６ａをドライエッチングする。このドライエッチングにより高融点金属膜６ｃ、ＷＮ膜６ｂおよび多結晶シリコン膜６ａからなるゲート電極６が形成される。
【００２４】
次に、ＷＨ酸化処理により多結晶シリコン膜６ａの側壁に、その厚さが３ｎｍ程度の薄いライト酸化膜（図示せず）を形成する。このライト酸化膜は、前述の多結晶シリコン膜６ａのエッチングの際に、この多結晶シリコン膜６ａの端部の下に位置するゲート絶縁膜５に生じたダメージを修復するために行う。
【００２５】
３ｎｍ程度の厚さのライト酸化膜を炉体熱処理装置で形成する場合、たとえば１０％の水分を含む常圧雰囲気下で７５０℃、６０分程度の熱処理が行われるが、高融点金属膜６ｃ、ＷＮ膜６ｂおよび多結晶シリコン膜６ａ（一部）の側壁が、透湿性の低い窒化シリコン膜からなるサイドウォール膜８で覆われているため、高融点金属膜６ｃおよびＷＮ膜６ｂへの酸化性雰囲気の拡散を防止することができる。従って、ポリメタルゲートの金属材料として、タングステン以外の高融点金属、たとえばチタン、タンタル、コバルト、モリブデン、またはそれらの化合物（窒化化合物、シリサイド化合物）を用いることが可能となる。
【００２６】
また、高融点金属膜６ｃ、ＷＮ膜６ｂおよび多結晶シリコン膜６ａ（一部）の側壁がサイドウォール膜８で覆われているので、短時間処理が可能で水素を含まない雰囲気下での酸化、いわゆるドライ酸化法をライト酸化膜の形成に適用することができる。その結果、熱負荷が小さくなり、ＷＮ膜６ｂからの窒素脱離のポテンシャルが低減するので、ＷＮ膜６ｂと多結晶シリコン膜６ａとの界面における窒化シリコン膜の形成が抑制されて、ＭＩＳＦＥＴの動作速度の低下を防ぐことができる。
【００２７】
次に、図６に示すように、ゲート電極６の両側のｐ型ウェル４にｎ型不純物（たとえばリン）をイオン注入することによって、ＭＩＳＦＥＴのソース・ドレインの一部を構成する拡張半導体領域９を形成し、続いて半導体基板１上にＣＶＤ法で厚さ５０ｎｍ程度の窒化シリコン膜１０を堆積する。
【００２８】
次に、図７に示すように、窒化シリコン膜１０を異方的にエッチングすることによって、前述のドライエッチングにより露出したゲート電極６の側壁にサイドウォール膜１０ａを形成し、続いて露出したゲート絶縁膜５を除去する。次いでサイドウォール膜１０ａの両側のｐ型ウェル４にｎ型不純物（たとえばヒ素）をイオン注入することによって、ＭＩＳＦＥＴのソース・ドレインの他の一部を構成する拡散半導体領域１１を形成した後、半導体基板１に熱処理を施して上記ｎ型不純物の活性化を行う。
【００２９】
次に、図８に示すように、半導体基板１上にスパッタ法で厚さ８ｎｍ程度のコバルト膜および厚さ１０ｎｍ程度の窒化チタン膜を順次堆積する。続いて半導体基板１に約５００℃の熱処理を施して拡散半導体領域１１の表面に選択的にシリサイド層１２を形成する。ここで、上記窒化チタン膜はコバルト膜の酸化防止膜として機能する。この後、未反応のコバルトおよび窒化チタン膜をウェットエッチングで除去し、次いでシリサイド層１２の低抵抗化のため７５０℃程度の熱処理を半導体基板１に施す。
【００３０】
次に、図９に示すように、半導体基板１上にＣＶＤ法で絶縁膜を堆積した後、この絶縁膜をＣＭＰ法で研磨することにより、その表面が平坦化された層間絶縁膜１３を形成する。次に、レジストパターンをマスクにしたエッチングによって層間絶縁膜１３に接続孔１４を形成する。この接続孔１４は、拡散半導体領域１１の表面に設けられたシリサイド層１２上などの必要部分に形成する。次いで層間絶縁膜１３上に残存するレジストパターンを除去した後、接続孔１４の内部を含む半導体基板１の全面に、バリア膜として機能する厚さ３０ｎｍ程度のチタン膜および厚さ２０ｎｍ程度の窒化チタン膜をスパッタ法で堆積し、さらにバリア性を向上させるために、厚さ１０ｎｍ程度の窒化チタン膜をＣＶＤ法で堆積する。続いて接続孔１４を埋め込むタングステン膜をＣＶＤ法で３００ｎｍ程度堆積する。その後、接続孔１４以外の領域のチタン膜、窒化チタン膜およびタングステン膜をＣＭＰ法により除去して接続孔１４の内部にプラグ１５を形成する。
【００３１】
続いて、半導体基板１上に金属膜、たとえばタングステン膜を形成した後、レジストパターンをマスクとしたエッチングによってタングステン膜を加工し、配線１６を形成する。上記金属膜は、たとえばＣＶＤ法またはスパッタ法により堆積できる。なお、配線１６は、絶縁膜に溝を形成し、その溝の内部に金属膜を埋め込む、いわゆるダマシン法で形成することもできる。
【００３２】
その後、配線１６上に残存するレジストパターンを除去し、さらにパッシベーション膜で半導体基板１の全面を覆うことにより、本実施の形態のｎチャネルＭＩＳＦＥＴが完成する。
【００３３】
なお、本実施の形態では、高融点金属膜６ｃと多結晶シリコン膜６ａとの間に設けられるバリア膜としてＷＮ膜６ｂを例示したが、ＷＮ以外の高融点金属の窒化膜、たとえば窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、あるいはこれら窒化化合物を上層とし、下層にタングステン、チタン、タンタル、コバルト、モリブデンまたはそれらのシリサイド化合物を配置した積層膜、たとえば窒化チタンとタングステンとの積層（ＴｉＮ／Ｗ）膜、窒化チタンとチタンとの積層（ＴｉＮ／Ｔｉ）膜、窒化チタンとタンタルとの積層（ＴｉＮ／Ｔａ）膜、窒化チタンとコバルトとの積層（ＴｉＮ／Ｃｏ）膜、窒化チタンとモリブデンとの積層（ＴｉＮ／Ｍｏ）膜、窒化チタンとチタンシリサイドとの積層（ＴｉＮ／ＴｉＳｉ２）膜、窒化チタンとコバルトシリサイドとの積層（ＴｉＮ／ＣｏＳｉ２）などを例示することができる。
【００３４】
また、本実施の形態では、ゲート電極６の上部に設けられたキャップ絶縁膜７ａを窒化シリコン膜で構成したが、ＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｌｙ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ　；　Ｓｉ（ＯＣ２Ｈ５）４）およびオゾン（Ｏ３）をソースガスに用いたプラズマＣＶＤ法で堆積されたＴＥＯＳ酸化膜と窒化シリコン膜との積層で構成してもよい。窒化シリコン膜は相対的に応力が大きいため、キャップ絶縁膜７ａに剥離等が生ずることが懸念されるが、積層膜とすることで内部応力を緩和してキャップ絶縁膜７ａの剥離を防ぐことができる。
【００３５】
このように、本実施の形態によれば、ゲート電極６を構成する高融点金属膜６ｃ、ＷＮ膜６ｂおよび多結晶シリコン膜６ａ（一部）の側壁が窒化シリコン膜からなるサイドウォール膜８で覆われているので、ライト酸化膜形成工程において高融点金属膜６ｃおよびＷＮ膜６ｂへの酸化性雰囲気の拡散が防止できる。その結果、ゲート金属材料として、タングステン以外の高融点金属またはそれらの化合物（窒化化合物、シリサイド化合物）を用いることができ、またバリア膜として、ＷＮ以外の材料を用いることができる。これにより、ゲート金属材料およびバリア膜の組み合わせの自由度が増し、その組み合わせを最適化することで接触抵抗を小さくすることができて、ＭＩＳＦＥＴの動作速度を向上させることができる。
【００３６】
また、ライト酸化膜形成工程において相対的に熱負荷が小さい熱処理であるドライ酸化を行うことができるので、高融点金属の窒化膜または高融点金属の窒化膜を含む積層膜からなるバリア膜からの窒素脱離のポテンシャルが低減して、バリア膜と多結晶シリコン膜６ａとの界面における絶縁性の窒化シリコン膜の形成が抑制され、ＭＩＳＦＥＴの動作速度の低下を防ぐことができる。
【００３７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００３８】
たとえば、前記実施の形態では、ｎチャネルＭＩＳＦＥＴを例に説明したが、シリコン膜と金属膜とからなるポリメタルゲートを有する半導体装置に広く適用することができる。
【００３９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００４０】
ポリメタルゲートを構成するゲート金属材料として、タングステン以外の高融点金属またはそれらの化合物（窒化化合物、シリサイド化合物）を用いることができ、またバリア膜として、ＷＮ以外の材料を用いることができるので、その組み合わせを最適化することで接触抵抗を小さくできて、ＭＩＳＦＥＴの動作速度を向上させることができる。
【００４１】
また、ライト酸化膜形成工程において相対的に熱負荷が小さい熱処理を行うことができるので、バリア膜からの窒素脱離のポテンシャルが低減し、バリア膜と多結晶シリコン膜との界面における接触抵抗の増加が抑制されて、ＭＩＳＦＥＴの動作速度の低下を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１　半導体基板
２　素子分離溝
３　酸化シリコン膜
４　ｐ型ウェル
５　ゲート絶縁膜
６　ゲート電極
６ａ　多結晶シリコン膜
６ｂ　窒化タングステン膜
６ｃ　高融点金属膜
７　窒化シリコン膜
７ａ　キャップ絶縁膜
８　サイドウォール膜
９　拡張半導体領域
１０　窒化シリコン膜
１０ａ　サイドウォール膜
１１　拡散半導体領域
１２　シリサイド層
１３　層間絶縁膜
１４　接続孔
１５　プラグ
１６　配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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