(57)【要約】【課題】ＤＴＭＯＳにおいて、ゲート電極と浅いウェル領域とを確実に電気的に接続すること。【解決手段】ゲート電極２２０は半導体膜２２１と高融点シリサイド膜１１３とからなる。この半導体膜２２１は、膜厚が５０ｎｍ以下の第１の半導体薄膜１０６と、第２の半導体薄膜１０７との積層膜からなる。この半導体膜２２１は、ゲート絶縁膜１０５上の上記積層膜の一部からなる第１導電型領域１１１と、第２導電型の浅いウェル領域１０４の接続領域１２０上の第２の半導体薄膜１０７からなる第２導電型領域１１２と、それらの間に位置する上記積層膜からなる非不純物導入領域１１７とからなる。第１導電型領域１１１と第２導電型の浅いウェル領域１０４とを、第２導電型領域１１２及び高融点シリサイド膜１１３を介して電気的に接続する。【選択図】　図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板内に形成された第１導電型の深いウェル領域と、
上記第１導電型の深いウェル領域内に形成された第２導電型の浅いウェル領域と、
素子分離領域と、
上記第２導電型の浅いウェル領域上に形成されたゲート絶縁膜と、
上記第２導電型の浅いウェル領域内のチャネル領域の両側に位置する第１導電型のソース領域及びドレイン領域と、
上記ゲート絶縁膜上に一部が位置すると共に、他の一部が上記第２導電型の浅いウェル領域上に位置する半導体膜と、上記半導体膜上の導電膜とからなるゲート電極と
を備え、
上記半導体膜の上記他の一部が上記第２導電型の浅いウェル領域に接触して電気的に接続され、かつ、上記半導体膜の上記他の一部及び上記導電膜により、上記ゲート絶縁膜上の上記半導体膜の上記一部と上記第２導電型の浅いウェル領域とが電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記ゲート絶縁膜上に位置する上記半導体膜の上記一部は、上記ゲート絶縁膜上に順次積層された第１の半導体薄膜と第２の半導体薄膜の一部とからなる積層膜であり、
上記第２導電型の浅いウェル領域上に位置する上記半導体膜の上記他の一部は、上記第２の半導体薄膜の他の一部からなることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
上記第２導電型の浅いウェル領域上に位置する上記半導体膜の上記他の一部は、第２導電型の不純物が導入された第２導電型領域であり、
上記ゲート絶縁膜上に位置する上記半導体膜の上記一部は、第１導電型の不純物が導入された第１導電型領域と、この第１導電型領域と上記第２導電型領域との間に位置する不純物が導入されていない非不純物導入領域とからなることを特徴とする半導体装置。
【請求項４】
請求項３に記載の上記第１導電型がＮ型であるＮ型の上記半導体装置と、請求項３に記載の上記第１導電型がＰ型であるＰ型の上記半導体装置を備えたことを特徴とするＣＭＯＳ回路。
【請求項５】
請求項１に記載の半導体装置において、
上記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜を備え、
上記ソース領域及びドレイン領域の大部分は、上記ゲート電極側壁絶縁膜に隣接すると共に、上記素子分離領域の一部を覆う第１導電型の半導体層からなり、
上記第１導電型の上記半導体層は、上記第２導電型の浅いウェル領域より上方に形成されていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
上記第２導電型の浅いウェル領域より上方に形成された上記第１導電型の半導体層の厚さは上記素子分離領域から上記ゲート電極に向かって漸次大きくなることを特徴とする半導体装置。
【請求項７】
請求項２に記載の半導体装置において、
上記第１の半導体薄膜の膜厚が５０ｎｍ以下であることを特徴とする半導体装置。
【請求項８】
請求項２に記載の半導体装置において、
上記第１の半導体薄膜は粒径が１０ｎｍ以下の多結晶シリコン膜であることを特徴とする半導体装置。
【請求項９】
半導体基板内に素子分離領域を形成する工程と、
上記素子分離領域よりも深い第１導電型の深いウェル領域を形成する工程と、
上記素子分離領域に囲まれ、かつ、上記素子分離領域よりも浅い第２導電型の浅いウェル領域を形成する工程と、
上記第２導電型の浅いウェル領域上に、ゲート絶縁膜を形成するための絶縁膜を形成する工程と、
上記第２導電型の浅いウェル領域上の上記絶縁膜の一部を除去して上記ゲート絶縁膜を形成すると共に、上記第２導電型の浅いウェル領域の一部を露出する一方、上記露出した第２導電型の浅いウェル領域の上の部分と上記ゲート絶縁膜の上の部分とを有するゲート電極用の半導体膜を形成する工程と、
上記ゲート電極用の半導体膜の側壁にゲート電極側壁絶縁膜を形成する工程と、
上記ゲート電極用の半導体膜の上記浅いウェル領域上の部分に第２導電型の不純物を注入する一方、上記ゲート電極用の半導体膜の上記ゲート絶縁膜上の部分、ソース領域及びドレイン領域に第１導電型の不純物を注入する工程と、
上記ソース領域、ドレイン領域及び上記半導体膜の上に導電膜を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
上記半導体膜は第１の半導体薄膜と第２の半導体薄膜とからなり、
上記第２導電型の浅いウェル領域上の上記絶縁膜の一部を除去して上記ゲート絶縁膜を形成すると共に、上記第２導電型の浅いウェル領域の一部を露出する一方、上記露出した第２導電型の浅いウェル領域の上の部分と上記ゲート絶縁膜の上の部分とを有するゲート電極用の半導体膜を形成する工程は、
上記第２導電型の浅いウェル領域上に上記絶縁膜と上記第１の半導体薄膜を形成する工程と、
上記第２導電型の浅いウェル領域の上の上記絶縁膜の一部と上記第１の半導体薄膜の一部を除去して上記第２導電型の浅いウェル領域の一部を露出する工程と、
上記第１の半導体薄膜、上記第２導電型の浅いウェル領域及び上記素子分離領域上に化学気相成長法により上記第２の半導体薄膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置の製造方法において、
上記ゲート電極側壁絶縁膜を形成した後に、上記ゲート電極用の半導体膜から上記素子分離領域までの距離よりも大きな層厚を有する半導体層を形成する工程と、
上記ゲート電極用の半導体膜の上の上記半導体層の部分が無くなるまで上記半導体層をエッチングする工程と、
上記半導体層の一部を除去して、分離された半導体層を形成して、この分離された半導体層を、電気的に分離された上記ソース領域及びドレイン領域とする工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法において、
上記第１の半導体薄膜を形成する工程は化学気相成長法により６５０℃以上の成長温度により形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０に記載の半導体装置の製造方法において、
上記第１の半導体薄膜を形成する工程は化学気相成長法により非結晶シリコン膜を形成した後、８００℃以下の熱処理を施すことにより結晶化させて多結晶シリコン膜にすることにより形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、その製造方法及びＣＭＯＳ回路に関する。より具体的には、ゲート電極とウェル領域が接続されたことを特徴とする動的閾値トランジスタ、その製造方法及びそれを用いたＣＭＯＳ回路に関する。
【０００２】
【従来の技術】
携帯電話に代表される携帯機器端末は目覚ましい発展を続けているが、そのバッテリーの寿命を延ばすために相補型ＭＯＳ集積回路（ＣＭＯＳ　ＬＳＩ）の低消費電力化が熱望されている。ＣＭＯＳ　ＬＳＩの消費電力は電源電圧の２乗に比例するため、低消費電力化には電源電圧を低くすることが最も有効である。しかし、電源電圧を低くすると、トランジスタの駆動力が減少するため、回路の遅延時間が増大してしまうという問題が生じる。これは、電源電圧を低くするほど顕著になる。
【０００３】
これを改善する一つの方法として、トランジスタのしきい値電圧を低くすることが考えられるが、しきい値電圧の低減に伴い、ゲートオフ時のリーク電流、すなわちスタンバイリーク電流が増大するため、許容できるスタンバイリーク電流によりしきい値の下限が限定されてしまう。
【０００４】
このような問題を解決するために、従来、ウェル領域のバイアスを変化させることにより生じる基板バイアス効果を利用した、低電圧駆動、低消費電力、かつ高速動作が可能なＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）技術として、バルク基板を用いた動的閾値動作トランジスタ（以下、ＤＴＭＯＳと言う。）が特開平１０−１６３３４２号公報に開示されている。
【０００５】
このＤＴＭＯＳの概略構造を図１４に示す。図１４（ａ）は、その平面図を示し、図１４（ｂ）は、図１４（ａ）におけるＡ−Ａ’方向の断面を、図１４（ｃ）は、図１４（ａ）におけるＢ−Ｂ’方向の断面をそれぞれ示している。ゲート電極３０６は、シリサイド膜３６１を介してウェル３０３と接続されている。なお、３０１は半導体基板、３０２は深いウェル領域、３０３は浅いウェル領域、３０４は素子分離領域、３０８はコンタクト領域、３０９はコンタクトホールである。
【０００６】
ここで、ＤＴＭＯＳの効果について説明する。ここでは、Ｎチャネル型ＤＴＭＯＳに関して考察するが、Ｐチャネル型ＤＴＭＯＳについても、符号が異なる以外は同様である。
【０００７】
上記ＤＴＭＯＳは、ゲート電極３０６と浅いウェル領域３０３とが電気的に接続されている。そのため、上記ゲート電極３０６にハイレベルの電位が与えられたときのみ浅いウェル領域３０３のポテンシャルが上昇し、基板バイアス効果により実効的なしきい値が低下し、駆動電流は通常のＭＯＳＦＥＴの場合に比べて増加する。このため、低電源電圧で低リーク電流を維持しながら大きな駆動電流を得ることができる。したがって、低電圧駆動で低消費電力なＭＯＳＦＥＴが実現される。
【０００８】
【特許文献１】
特開平１０−１６３３４２号公報（図１０〜１７）
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来技術によれば、上記シリサイド膜３６１を介してゲート電極３０６と浅いウェル領域３０３をコンタクト領域３０８において接続しているが、図１５に示すように、このコンタクト領域３０８は、ゲート電極３０６を異方性エッチングにより形成しているため、シリサイド膜３６１が非常に形成されにくい垂直段差を有する構造になっている。このため、コンタクト領域３０８の図中に○で示した底部に形成されるシリサイド膜３６１が薄くなって抵抗が大きくなったり、最悪には断線してしまうといった問題があった。これはシリサイド膜３６１が一般的には段差被覆性に乏しい物理的スパッタ法を用いて形成されているために起こる。このことがゲート電極３０６から浅いウェル領域３０３への電気信号の伝搬速度の遅延をもたらし、ＤＴＭＯＳの動作速度を遅くする要因となっていた。一方、上記コンタクト領域３０８の形状をシリサイド膜３６１が形成されやすいテーパー形状にすることも考えられるが、テーパー形状にすることは余分な面積が必要になるので微細化に不向きである。
【００１０】
本発明は、上記問題を解決するべくなされたものであり、その目的は、ゲート電極と浅いウェル領域とを確実に電気的に接続して高速動作が安定して可能なＤＴＭＯＳを実現にすることである。
【００１１】
【課題を解決するための手段】
上記の課題を解決するために、この発明の半導体装置は、
半導体基板と、
上記半導体基板内に形成された第１導電型の深いウェル領域と、
上記第１導電型の深いウェル領域内に形成された第２導電型の浅いウェル領域と、
素子分離領域と、
上記第２導電型の浅いウェル領域上に形成されたゲート絶縁膜と、
上記第２導電型の浅いウェル領域内のチャネル領域の両側に位置する第１導電型のソース領域及びドレイン領域と、
上記ゲート絶縁膜上に一部が位置すると共に、他の一部が上記第２導電型の浅いウェル領域上に位置する半導体膜と、上記半導体膜上の導電膜とからなるゲート電極と
を備える。
【００１２】
上記半導体膜の上記他の一部が上記第２導電型の浅いウェル領域に接触して電気的に接続され、かつ、上記半導体膜の上記他の一部及び上記導電膜により、上記ゲート絶縁膜上の上記半導体膜の上記一部と上記第２導電型の浅いウェル領域とが電気的に接続されている。
【００１３】
本明細書において、第１導電型とは、Ｐ型またはＮ型を意味する。また、第２導電型とは、第１導電型がＰ型の場合はＮ型、Ｎ型の場合はＰ型を意味する。
【００１４】
上記構成の半導体装置では、上記ゲート電極は、ゲート絶縁膜上に一部が位置すると共に、他の一部が第２導電型の浅いウェル領域上に位置する半導体膜と、この半導体膜上の導電膜とからなる。そして、上記半導体膜の上記他の一部が上記第２導電型の浅いウェル領域に接触して電気的に接続されている。したがって、上記ゲート電極の半導体膜の上記他の一部が直接第２導電型の浅いウェル領域に接触して電気的に接続されていること、及び、上記半導体膜の上記他の一部が上記第２導電型の浅いウェル領域の接続領域の上に存することにより、上記半導体膜の表面の段差が小さく、ひいては、導電膜の段差が小さいことになって、半導体膜の表面の導電膜が断線したり、導電膜の抵抗が大きくなったりすることがない。したがって、上記ゲート電極の半導体膜のゲート絶縁膜上の部分は、上記浅いウェル領域上の半導体膜の上記他の部分及び導電膜を介して第２導電型の浅いウェル領域に制御性良く確実に電気接続される。したがって、安定して高速動作する半導体装置（ＤＴＭＯＳ）を制御性良く確実に得ることができる。
【００１５】
１実施の形態では、上記ゲート絶縁膜上に位置する上記半導体膜の上記一部は、上記ゲート絶縁膜上に順次積層された第１の半導体薄膜と第２の半導体薄膜の一部とからなる積層膜であり、
上記第２導電型の浅いウェル領域上に位置する上記半導体膜の上記他の一部は、上記第２の半導体薄膜の他の一部からなる。
【００１６】
上記実施の形態によれば、上記ゲート絶縁膜上には第１の半導体薄膜と第２の半導体薄膜の一部とからなる積層膜（半導体膜の一部）が存在する一方、上記浅いウェル領域上には第２の半導体薄膜の他の一部（半導体膜の他の一部）が存在するから、半導体膜の表面の段差が小さくて、導電膜が断線することが無い。したがって、ゲート電極と浅いウェル領域を確実に電気接続することができて、高速動作するＤＴＭＯＳを得ることができる。さらに、上記第１の半導体薄膜が大気中の汚染物質や第２の半導体薄膜と浅いウェル領域との接続領域を加工する際のレジストなどに含まれる汚染物質からゲート絶縁膜を保護する役割を果たすため、ゲート絶縁膜の特性劣化を防止することができる。
【００１７】
また、１実施の形態では、上記第２導電型の浅いウェル領域上に位置する上記半導体膜の上記他の一部は、第２導電型の不純物が導入された第２導電型領域であり、
上記ゲート絶縁膜上に位置する上記半導体膜の上記一部は、第１導電型の不純物が導入された第１導電型領域と、この第１導電型領域と上記第２導電型領域との間に位置する不純物が導入されていない非不純物導入領域とからなる。
【００１８】
上記実施の形態によれば、上記ゲート絶縁膜上の半導体膜の一部に、不純物がドープされていない非不純物導入領域が存在するため、ゲート電極とソース及びドレイン領域との間の容量を低減することができる。また、この非不純物導入領域の存在により、ゲート電極の導電率がいずれの方向にも同じになって、回路設計が容易になる。
【００１９】
また、１実施の形態のＣＭＯＳ回路は、上記第１導電型がＮ型であるＮ型の上記半導体装置と、上記第１導電型がＰ型であるＰ型の上記半導体装置を備える。
【００２０】
上記実施の形態によれば、上記Ｎ型の半導体装置のゲート電極の絶縁膜上の半導体膜のＮ型領域及びソース及びドレイン領域にＮ型の不純物の注入を行うと同時に、上記Ｐ型の半導体装置のゲート電極の半導体膜の浅いウェル領域と接続するためのＮ型領域にＮ型の不純物の注入を行う一方、上記Ｐ型の半導体装置のゲート電極の絶縁膜上の半導体膜のＰ型領域及びソース及びドレイン領域にＰ型の不純物の注入を行うと同時に、上記Ｎ型の半導体装置のゲート電極の半導体膜の浅いウェル領域と接続するためのＰ型領域にＰ型の不純物の注入を行うことができる。したがって、新たな工程を付加することなく、ＣＭＯＳ回路を構成する上記Ｎ型及びＰ型の半導体装置のために、不純物を注入することができる。
【００２１】
また、１実施の形態は、上記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜を備え、
上記ソース領域及びドレイン領域の大部分は、上記ゲート電極側壁絶縁膜に隣接すると共に、上記素子分離領域の一部を覆う第１導電型の半導体層からなり、上記第１導電型の上記半導体層は、上記第２導電型の浅いウェル領域より上方に形成されている。
【００２２】
上記実施の形態によれば、上記ソース及びドレイン領域の一部が素子分離領域の上に在り、かつ、上記ソース及びドレイン領域が上記第１導電型の半導体層により積み上げ構造になっているため、上記ソース及びドレイン領域の寄生抵抗が減少して、駆動力が大きいＤＴＭＯＳを得ることができる。
【００２３】
また、上記実施の形態では、ソース及びドレイン領域を形成するためのドナーもしくはアクセプタとなる不純物（例えば、不純物イオン）をチャネル領域よりも積み上げられた半導体層中に注入して、その半導体層から半導体基板へ不純物を固相拡散させて接合を形成することができるため、短チャネル効果を抑制する構造を容易に形成できると共に、上記不純物を直接半導体基板中へ注入しないので結晶欠陥に起因する接合リーク電流が発生しないという利点がある。
【００２４】
また、１実施の形態では、上記第２導電型の浅いウェル領域より上方に形成された上記第１導電型の半導体層の厚さは上記素子分離領域から上記ゲート電極に向かって漸次大きくなっている。
【００２５】
上記実施の形態によれば、上記ソース及びドレイン領域の占有面積に対して表面の面積を大きくすることが可能なため、ソース及びドレイン領域と上部配線とのコンタクトを設ける際に、上記表面とコンタクトの接触面積を大きくしてコンタクト抵抗を低減することができる。
【００２６】
また、１実施の形態では、上記第１の半導体薄膜の膜厚が５０ｎｍ以下である。
【００２７】
上記実施の形態によれば、ゲート絶縁膜の上の半導体膜の一部は第１の半導体薄膜と第２の半導体薄膜の一部との積層膜からなると共に、第２導電型の浅いウェル領域の上の半導体膜は上記第２の半導体薄膜の他の一部からなる上に、第１の半導体薄膜の膜厚が５０ｎｍ以下であるから、半導体膜の段差を５０ｎｍ以下にできて、導電膜の断線を防止して、ゲート電極と第２導電型の浅いウェル領域を確実に接続することができる。上記半導体膜の段差が５０ｎｍを越えると、導電膜に断線が生じる場合があるのである。
【００２８】
また、１実施の形態では、上記第１の半導体薄膜は粒径が１０ｎｍ以下の多結晶シリコン膜である。
【００２９】
上記実施の形態によれば、上記第１の半導体薄膜は粒径が１０ｎｍ以下であるので、ピンホールが存在しない連続性の良好な５０ｎｍ以下の上記第１の半導体薄膜を得ることができる。第１の半導体薄膜の粒径が１０ｎｍを越えると、第１の半導体薄膜を５０ｎｍ以下にすると、ピンホールが生じる場合があるのである。
【００３０】
この発明の半導体装置の製造方法は、
半導体基板内に素子分離領域を形成する工程と、
上記素子分離領域よりも深い第１導電型の深いウェル領域を形成する工程と、
上記素子分離領域に囲まれ、かつ、上記素子分離領域よりも浅い第２導電型の浅いウェル領域を形成する工程と、
上記第２導電型の浅いウェル領域上に、ゲート絶縁膜を形成するための絶縁膜を形成する工程と、
上記第２導電型の浅いウェル領域上の上記絶縁膜の一部を除去して上記ゲート絶縁膜を形成すると共に、上記第２導電型の浅いウェル領域の一部を露出する一方、上記露出した第２導電型の浅いウェル領域の上の部分と上記ゲート絶縁膜の上の部分とを有するゲート電極用の半導体膜を形成する工程と、
上記ゲート電極用の半導体膜の側壁にゲート電極側壁絶縁膜を形成する工程と、
上記ゲート電極用の半導体膜の上記浅いウェル領域上の部分に第２導電型の不純物を注入する一方、上記ゲート電極用の半導体膜の上記ゲート絶縁膜上の部分、ソース領域及びドレイン領域に第１導電型の不純物を注入する工程と、
上記ソース領域、ドレイン領域及び上記半導体膜の上に導電膜を形成する工程と
を備える。
【００３１】
この発明の半導体装置の製造方法によれば、上記半導体膜の第２導電型の浅いウェル領域の上の部分に、第２導電型の不純物を注入して、この半導体膜の部分と浅いウェル領域を直接電気的に接続でき、かつ、この半導体膜の段差を小さくすることができる。したがって、導電膜を断線することなく、ゲート電極の半導体膜の絶縁膜上の部分と浅いウェル領域を確実に電気的に接続することができる。また、これを特殊なプロセス設備を用いることなく実現できる。
【００３２】
１実施の形態では、上記半導体膜は第１の半導体薄膜と第２の半導体薄膜とからなり、
上記第２導電型の浅いウェル領域上の上記絶縁膜の一部を除去して上記ゲート絶縁膜を形成すると共に、上記第２導電型の浅いウェル領域の一部を露出する一方、上記露出した第２導電型の浅いウェル領域の上の部分と上記ゲート絶縁膜の上の部分とを有するゲート電極用の半導体膜を形成する工程は、
上記第２導電型の浅いウェル領域上に上記絶縁膜と上記第１の半導体薄膜を形成する工程と、
上記第２導電型の浅いウェル領域の上の上記絶縁膜の一部と上記第１の半導体薄膜の一部を除去して上記第２導電型の浅いウェル領域の一部を露出する工程と、
上記第１の半導体薄膜、上記第２導電型の浅いウェル領域及び上記素子分離領域上に化学気相成長法により上記第２の半導体薄膜を形成する工程と
を有する。
【００３３】
上記実施の形態によると、段差被覆性の良い化学気相成長法により第２の半導体薄膜を形成しているため、半導体膜に大きな段差が生じることが無くて、導電膜を断線させること無く、ゲート電極と浅いウェル領域を確実に接続することができる。また、上記第１の半導体薄膜が汚染物質からゲート絶縁膜を保護する役割を果たすため、ゲート絶縁膜の特性劣化を防止することができる。さらに、これらを特殊なプロセス設備を用いることなく実現できる。
【００３４】
また、１実施の形態は、上記ゲート電極側壁絶縁膜を形成した後に、上記ゲート電極用の半導体膜から上記素子分離領域までの距離よりも大きな層厚を有する半導体層を形成する工程と、
上記ゲート電極用の半導体膜の上の上記半導体層の部分が無くなるまで上記半導体層をエッチングする工程と、
上記半導体層の一部を除去して、分離された半導体層を形成して、この分離された半導体層を、電気的に分離された上記ソース領域及びドレイン領域とする工程と、
を備える。
【００３５】
上記実施の形態によると、上記ソース及びドレイン領域が上記第１導電型の半導体層により積み上げられる構造で、かつ、上記ソース及びドレイン領域の一部が素子分離領域上にあって、上記ソース及びドレイン領域の寄生抵抗が減少して駆動力が大きいＤＴＭＯＳを、特殊なプロセス設備を用いることなく簡単に製造することができる。
【００３６】
さらに、上記実施の形態においては、上記ソース及びドレイン領域を形成するためのドナーもしくはアクセプタとなる不純物をチャネル領域よりも積み上げられた半導体層中に注入して、その半導体層から半導体基板へ不純物を固相拡散させて接合を形成することができる。したがって、短チャネル効果を抑制する構造が容易に形成できると共に、不純物を半導体基板中へ注入しないので結晶欠陥に起因する接合リーク電流が発生しないという利点を有する。
【００３７】
さらにまた、上記第２導電型の浅いウェル領域より上方に形成された上記第１導電型の半導体層の厚さを、上記素子分離領域から上記ゲート電極に向かって漸次大きくするように、上記半導体層をエッチングすると、特殊なプロセス設備を用いることなく、ソース及びドレイン領域の占有面積に対してその表面積を大きくすることができる。
【００３８】
また、１実施の形態では、上記第１の半導体薄膜を形成する工程は化学気相成長法により６５０℃以上の成長温度により形成する。
【００３９】
上記実施の形態によると、上記第１の半導体薄膜を化学気相成長法により６５０℃以上の成長温度により形成するから、５０ｎｍ以下の膜厚の多結晶シリコン膜をピンホール無く制御性良く形成することができる。もし、上記第１の半導体薄膜を化学気相成長法により６５０℃未満の成長温度により形成すると、５０ｎｍ以下の膜厚の条件の下ではピンホールが生じる場合があることが確かめられた。上述のようにして形成した第１の半導体薄膜を用いると、その第１の半導体薄膜の膜厚が５０ｎｍ以下で、かつ、ピンホールが無いから、ゲート電極と第２導電型の浅いウェル領域との接続領域における段差を低減することができ、かつ、ゲート絶縁膜をレジスト等に含まれる汚染物質から確実に保護できる。
【００４０】
また、１実施の形態では、上記第１の半導体薄膜を形成する工程は、化学気相成長法により非結晶シリコン膜を形成した後、８００℃以下の熱処理を施すことにより結晶化させて多結晶シリコン膜にすることにより形成する。
【００４１】
上記実施の形態によると、上記化学気相成長法により非結晶シリコン膜を形成した後、８００℃以下の熱処理を施すことにより結晶化させて上記多結晶シリコン膜を形成しているから、２０ｎｍ以下、条件によっては１０ｎｍ以下の多結晶シリコン膜からなる第１の半導体薄膜をピンホール無く制御性良く形成することができる。もし、上記非結晶シリコン膜を８００℃を越える温度で熱処理を施すことにより結晶化させて多結晶シリコン膜を形成すると、ピンホールが無い２０ｎｍ以下の多結晶シリコン膜を形成することができない場合があることが確かめられた。上述のようにして形成した第１の半導体薄膜を用いると、その第１の半導体薄膜膜厚が２０ｎｍ以下で、かつ、ピンホールが無いから、ゲート電極と第２導電型の浅いウェル領域との接続領域における段差を低減することができ、かつ、ゲート絶縁膜をレジスト等に含まれる汚染物質から確実に保護できる。
【００４２】
また、上記非結晶シリコン膜を８００℃を越える温度で熱処理を施すことにより結晶化させて多結晶シリコン膜を形成しているから、その結晶化時の応力を抑制できて、ゲート絶縁膜の劣化を防止できる。非結晶シリコン薄膜を、８００℃を越える高温の熱処理を施して結晶化すると、大きな応力が発生してゲート絶縁膜の劣化を引き起こすのである。
【００４３】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００４４】
本発明の半導体装置は、安定して高速で動作するＤＴＭＯＳを実現するために、ゲート電極とウェルを確実に接続する構造及び方法を提供するものである。本発明に使用することができる半導体基板は、特に限定されないが、シリコン基板が好ましい。また、半導体基板は、Ｐ型またはＮ型の導電型を有していても良い。
【００４５】
（実施の形態１）
図１により本実施の形態１の半導体装置の構成を説明する。
【００４６】
第１導電型のシリコン基板からなる半導体基板１０１内には、第１導電型の深いウェル領域１０３が形成されている。この第１導電型の深いウェル領域１０３上には、第２導電型の浅いウェル領域１０４が形成されている。この浅いウェル領域１０４は、素子分離領域１０２により素子毎に電気的に分離されている。上記浅いウェル領域１０４内のチャネル領域１３０上には、例えば、シリコン酸化膜からなるゲート絶縁膜１０５が形成されている。
【００４７】
本半導体装置のゲート電極２１０は、多結晶シリコン膜からなる半導体膜２０９と、この半導体膜２０９上に形成した導電膜の一例としての高融点シリサイド膜１１３とからなる。上記半導体膜２０９の一部である第１導電型領域２１１及び非不純物導入領域２０７は、上記ゲート絶縁膜１０５の上に形成される一方、上記半導体膜２０９の他の一部である第２導電型領域２１２は、ゲート絶縁膜１０５が存在しないゲート電極２１０と浅いウェル領域１０４との接続領域１２０の上に形成されている。すなわち、このゲート電極２１０の半導体膜２０９は、長手方向について見ると、第１導電型領域２１１と、第２導電型領域２１２と、それらの間に位置する非不純物導入領域２０７とからなる。上記第１導電型領域２１１には第１導電型の不純物がドープされており、上記非不純物導入領域１１７には不純物がドープされていない。上記第１導電型領域１１１はチャネル領域１３０の上に有り、上記非不純物導入領域２０７はチャネル領域１３０及び接続領域１２０以外の領域の上に位置している。一方、上記第２導電型領域２１２には、第２導電型の不純物が導入されており、直接、第２導電型の浅いウェル領域１０４とオーミック接続されている。すなわち、上記第２導電型領域２１２としての拡散層２１２は、第２導電型の浅いウェル領域１０４に接触して電気的に接続されている。これにより、上記半導体膜２０９の第１導電型領域２１１は、第２導電型の浅いウェル領域１０４に、第２導電型領域２１２及び高融点シリサイド膜１１３を介して電気的に接続されている。
【００４８】
一方、上記浅いウェル領域１０４内のソース及びドレイン領域は、第１導電型にドープされた拡散層１１１ａによって形成され、その拡散層１１１ａの表面には低抵抗化のために導電膜の一例としての高融点シリサイド膜１１３が形成されている。さらに、層間絶縁膜１１４及びコンタクト領域１１５が形成されている。なお、それより上方の領域は省略してある。
【００４９】
以上の構成により、上記ゲート電極２１０の半導体膜２０９の一部を構成する第２導電型領域２１２が直接第２導電型の浅いウェル領域１０４に接触して電気的に接続されていること、及び、上記接続領域１２０における上記第２導電型領域２１２の存在により半導体膜２０９の段差２１２ａが小さく、ひいては、導電膜１１３の段差が小さいことになって、ゲート電極２１０表面の導電膜としての高融点シリサイド膜１１３が断線することがないので、この第２導電型領域２１２と高融点シリサイド膜１１３とによって、ゲート電極２１０のゲート絶縁膜１０５上の部分２１１、つまり、第１導電型領域２１１と第２導電型の浅いウェル領域１０４とを制御性良く確実に接続することができる。したがって、高速で動作するＤＴＭＯＳを制御性良く得ることができる。
【００５０】
また、上記ゲート電極２１０の半導体膜２０９の一部として、不純物がドープされていない非不純物導入領域２０７が存在するため、ゲート電極２１０とソース及びドレイン領域１１１ａとの間の容量を低減することができる。また、この非不純物導入領域２０７の存在により、ゲート電極２１０の導電率がいずれの方向にも同じになって、回路設計が容易になる。
【００５１】
なお、本実施の形態１では、半導体膜２０９に、不純物がドープされていない非不純物導入領域２０７を設けたが、素子のレイアウトの都合等で無くしたい場合は、本来の作用であるゲート電極２１０と浅いウェル領域１０４を確実に接続することには直接影響しないため、この非不純物導入領域２０７は形成しなくても良い。
【００５２】
（実施の形態２）
本実施の形態２の半導体装置は、実施の形態１の半導体装置の作用に加えて、ゲート絶縁膜の特性劣化を防止するための構造を提供するものである。
【００５３】
図２により本実施の形態２の半導体装置の構成を説明する。なお、図２において、図１に示す半導体装置の構成部と同一構成部には、図１の構成部に用いた参照番号と同一参照番号を付して、詳しい説明は省略する。
【００５４】
本実施の形態の半導体装置は、実施の形態１の半導体装置とはゲート電極の構成が異なる。ゲート電極２２０は、半導体膜２２１と、この半導体膜２２１上に形成された導電膜の一例としての高融点シリサイド膜１１３とからなる。上記半導体膜２２１は、厚さ方向について見ると、第１の半導体薄膜１０６と第２の半導体薄膜１０７との積層膜からなる。上記第１の半導体薄膜１０６は、膜厚が５０ｎｍ以下である。詳しくは、上記半導体膜２２１のゲート絶縁膜１０５上に位置する一部は、上記ゲート絶縁膜１０５上に順次積層された上記第１の半導体薄膜１０６と第２の半導体薄膜１０７の一部とからなる積層膜である。また、第２導電型の浅いウェル領域１０４の露出した接続領域１２０上に位置する上記半導体膜２２１の他の一部は、上記第２の半導体薄膜１０７の他の一部からなる。一方、このゲート電極２２０の半導体膜２２１は、長手方向について見ると、第１導電型領域１１１と、第２導電型領域１１２と、それらの間に位置する非不純物導入領域１１７とからなる。上記第１導電型領域１１１及び非不純物導入領域１１７は、ゲート絶縁膜１０５の上に有り、第１の半導体薄膜１０６と第２の半導体薄膜１０７の一部とからなって、上記第１導電型領域１１１には第１導電型の不純物がドープされており、上記非不純物導入領域１１７には不純物がドープされていない。また、上記第１導電型領域１１１はチャネル領域１３０の上に有る　一方、上記非不純物導入領域１１７はチャネル領域１３０の上にも接続領域１２０の上にも位置していなくて、他の領域の上に位置している。また、上記第２導電型領域１１２は、第２の半導体薄膜１０７の一部からなって、ゲート絶縁膜１０５が存在しない、ゲート電極２１０と浅いウェル領域１０４との接続領域１２０の上に位置している。この第２導電型領域１１２には、第２導電型の不純物が導入されており、直接第２導電型の浅いウェル領域１０４とオーミック接続されている。すなわち、上記第２の半導体薄膜１０７の一部からなる第２導電型領域１１２としての拡散層１１２は、第２導電型の浅いウェル領域１０４に接触して電気的に接続されている。上記半導体膜２１１のゲート絶縁膜１０５上の第１導電型領域１１１及び非不純物導入領域１１７の表面と上記接続領域１２０上の第２導電型領域１１２の表面との間の段差１１２ａは、上記第１の半導体薄膜１０６の膜厚が５０ｎｍ以下であるため、５０ｎｍ以下になっている。
【００５５】
以上の構成より、実施の形態１と同様に、上記ゲート電極２２０の半導体膜２０９の一部である第２導電型領域１１２が浅いウェル領域１０４に直接接触して電気的に接続されていること、及び、上記段差１１２ａが５０ｎｍ以下で小さいことにより、ゲート電極２２０表面の導電膜の一例である高融点シリサイド膜１１３が断線することがなく、また、接続抵抗が大きくなることがないから、ゲート電極２２０の第１導電型領域１１１と浅いウェル領域１０４とを制御性良く確実に接続することができる。したがって、高速で動作するＤＴＭＯＳを制御性良く形成することができる。
【００５６】
また、上記ゲート電極２２０の半導体膜２２１に、不純物がドープされていない非不純物導入領域１１７が存在するため、ゲート電極２２０とソース及びドレイン領域１１１ａとの間の容量を低減することができる。
【００５７】
さらに、上記半導体膜２２１の一部である第１の半導体薄膜１０６が、大気中の汚染物質やゲート電極２２０と浅いウェル領域１０４との接続領域１２０を加工する際のレジストなどに含まれる汚染物質からゲート絶縁膜１０５を保護する役割を果たすため、ゲート絶縁膜１０５の特性劣化を防止することができる。
【００５８】
なお、本実施の形態２でも実施の形態１と同様に、上記半導体膜２２１に、不純物がドープされていない非不純物導入領域１１７を設けたが、素子のレイアウトの都合等で無くしたい場合は、本来の作用であるゲート電極２２０と浅いウェル領域１０４とを確実に接続することには直接影響しないため、この非不純物導入領域１１７は形成しなくても良い。
【００５９】
（実施の形態３）
本実施の形態３の半導体装置は、実施の形態２の半導体装置の作用に加えて、素子抵抗を低減して、なお一層、駆動力の大きなＤＴＭＯＳを実現する構造及び方法を提供するものである。
【００６０】
まず、図１２により本実施の形態３の半導体装置の構成を説明する。なお、図１２において、図２に示す半導体装置の構成部と同一構成部には、図２の構成部に用いた参照番号と同一参照番号を付して、詳しい説明は省略する。
【００６１】
本半導体装置は、ソース及びドレイン領域１１１ｂが、浅いウェル領域１０４とゲート絶縁膜１０５との界面、すなわち半導体基板表面より上方に位置する第１導電型の半導体層１１１ｂにより形成されたいわゆる積み上げ型のＤＴＭＯＳである。このように、上記ソース及びドレイン領域１１１ｂが積み上げ型の構造になっているため、素子の寄生抵抗が低減でき、したがって、ＤＴＭＯＳの駆動力を大きくすることができる。また、上記半導体層１１１ｂは、ＤＴＭＯＳの長手方向とは垂直方向へゲート電極２２０から遠のくにしたがって層厚が薄くなる構造になっている。このため、従来の平面上にコンタクトを形成する場合よりコンタクト１１５の接触面積が大きくなるため、コンタクト抵抗を低減することができると共に、シリサイド膜１１３と、ソース及びドレイン領域１１１ｂとチャネル領域１３０との接合との距離を大きくして接合リーク電流を小さくすることができる。また、上記ゲート電極２２０から素子分離領域１０２迄の距離、すなわちソース及びドレイン領域１１１ｂの活性領域の幅は、積み上げられた半導体層１１１ｂの幅よりも小さい。このため、素子面積、接合容量及び浅いウェル領域１０４からソース及びドレイン領域１１１ｂへの順方向リーク電流を小さくすることができる。
【００６２】
さらに、上記素子分離領域１０２が耐フッ酸性絶縁膜１０９により覆われているため、フッ酸処理工程から、例えば、シリコン酸化膜からなる素子分離領域１０２がエッチングされるのを抑制できる。
【００６３】
さらに、上記半導体膜２２１の第１導電型領域１１１と第２導電型領域１１２との間に不純物がドープされていない非不純物導入領域１１７が存在している。このため、上記ゲート電極２２０と積み上げられたソースおよびドレイン領域１１１ｂとの間の容量を低減することができる。
【００６４】
次に、本実施の形態３の上記半導体装置を製造する手順を、図３から図１２を用いて説明する。図３（ａ），図４（ａ），図５（ａ），・・・図１２（ａ）は平面図、図３（ｂ），図４（ｂ），図５（ｂ），・・・図１２（ｂ）は図３（ａ）から図１２（ａ）の切断面線Ａ−Ａ’からみた断面に相当する。図３（ｃ），図４（ｃ），図５（ｃ），・・・図１２（ｃ）は図３（ａ）から図１２（ａ）の切断面線Ｂ−Ｂ’からみた断面に相当する。また、図１３は、図７（ｂ）を詳細に説明した図である。なお、図３から図１３において、図２に示す半導体装置の構成部と同一構成部には、図２の構成部に用いた参照番号と同一参照番号を用いている。
【００６５】
まず、図３に示すように、シリコン基板からなる半導体基板１０１中に公知の方法で素子分離領域１０２を形成する。本実施の形態３では、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）技術を用いて、深さ４００〜７００ｎｍの溝を形成して、その溝にシリコン酸化膜を埋め込むことにより素子分離領域１０２を形成している。しかし、素子分離領域１０２は上記例に限るものではなく、浅いウェル領域１０４を素子毎に電気的に分離できるものであればよい。例えば、多結晶シリコン膜とシリコン酸化膜との組み合わせ、あるいは、シリコン窒化膜とシリコン酸化膜との組み合わせ等であってもよい。
【００６６】
次に、図４に示すように、深いウェル領域１０３と、浅いウェル領域１０４を形成する。本実施の形態３では、深いウェル領域１０３を形成するために、Ｎチャネル素子を作製する際には、隣を２５０ｋｅＶ〜３５０ｋｅＶ程度のエネルギーで５×１０１２〜５×１０１３／ｃｍ２程度注入した。Ｐチャネル素子を作製する際には、ボロンを１７０ｋｅＶ〜２３０ｋｅＶ程度のエネルギーで５×１０１２〜５×１０１３／ｃｍ２程度注入した。上記浅いウェル領域１０４を形成するために、Ｎチャネル素子を作製する際には、ボロンを２０ｋｅＶ〜９０ｋｅＶ程度のエネルギーで１×１０１２〜１×１０１４／ｃｍ２程度注入した。Ｐチャネル素子を作製する際には、隣を５０ｋｅＶ〜２２０ｋｅＶ程度のエネルギーで１×１０１２〜１×１０１４／ｃｍ２程度注入した。
【００６７】
次に、図５に示すように、上記浅いウェル領域１０４を例えば熱酸化してシリコン酸化膜からなるゲート絶縁膜１０５を形成し、このゲート絶縁膜１０５等の上に第１の半導体薄膜の一例としての１０〜５０ｎｍの第１の多結晶シリコン薄膜１０６を減圧化学的気相成長（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：以下、ＬＰＣＶＤと言う。）法により形成した。上記第１の多結晶シリコン薄膜１０６は、アプライドマテリアル社製のセンチュラ　ポリ（Ｃｅｎｔｕｌａ　Ｐｏｌｙ）により形成した。本ＬＰＣＶＤ法のための設備は、予備排気室と、常に減圧状態に保たれたウエハ搬送室と、枚葉式でランプ加熱方式の反応炉とから構成されている。まず、ウエハが予備排気室に運ばれると、この予備排気室は大気から真空引きして減圧状態にされる。次に、ウエハはウエハ搬送室を通過して反応炉へ搬送されて第１の多結晶シリコン薄膜１０６が形成される。成長条件は、６５０〜７５０℃の温度で、５０〜１００Ｐａの圧力である。本条件により形成した第１の多結晶シリコン薄膜１０６は、結晶粒径が１０ｎｍ程度と小さいので、１０〜５０ｎｍ程度の薄膜をピンホール無く制御性良く成長させることができると共に、上記の説明の通り大気が反応炉に混入しない構造になっているため、第１の多結晶シリコン薄膜１０６とゲート絶縁膜１０５との界面に特性劣化の原因となるコンタミが発生しない。通常のバッチ式ＬＰＣＶＤ法により多結晶シリコン薄膜を成長させると、一般的に結晶粒の大きさが５０ｎｍ以上と大きくなるため、ピンホールが存在しないような連続性の良い均一な薄膜を形成するためには５０ｎｍ以上成長させる必要がある。第１の多結晶シリコン薄膜１０６が５０ｎｍ以上になると加工後に段差が大きくなり、シリサイド膜１１３が断線してしまう可能性があるので好ましくない。
【００６８】
なお、上記第１の半導体薄膜１０６を形成するために非結晶シリコン薄膜を用いても良い。非結晶シリコン薄膜を成長後に８００℃以下の、より好ましくは６００〜７００℃程度の温度で１〜１２時間の熱処理を行い結晶化させる。非結晶シリコン薄膜は通常のバッチ式のＬＰＣＶＤ法であっても２０ｎｍ以下、条件によっては１０ｎｍ以下の連続性を有する薄膜を制御性良く得ることができるため、ゲート電極２２０と浅いウェル領域１０４との接続領域１２０の段差を小さくすることができる。また、８００℃以下の温度で結晶化することで結晶化時の応力を抑制できるため、ゲート絶縁膜１０５の劣化を防止できる。非結晶シリコン薄膜を、８００℃を越える高温の熱処理を施して結晶化すると大きな応力が発生してゲート絶縁膜１０５の劣化を引き起こすため、好ましくは６００〜７００℃程度の低温処理が必要である。この非結晶シリコン薄膜を成長後に熱処理を施して結晶化させて第１の多結晶シリコン膜１０６を形成する方法においても、前述したアプライドマテリアル社製のセンチュラ　ポリ（Ｃｅｎｔｕｌａ　Ｐｏｌｙ）を用いても良い。
【００６９】
次に、周知のリソグラフィー及び加工技術を用いて、上記ゲート電極２２０と浅いウェル領域１０４とを接続する領域１２０上の上記第１の多結晶シリコン薄膜１０６及びゲート絶縁膜１０５を除去する。本実施の形態３では、上記素子分離領域１０２上の第１の多結晶シリコン薄膜１０６も除去しているが、ゲート電極２２０と浅いウェル領域１０４とを接続する領域１２０のみで除去できていればよい。また、本実施の形態３では、第１の半導体薄膜１０６としての第１の多結晶シリコン薄膜１０６を用いたが、ＳｉＧｅ薄膜を用いても良い。
【００７０】
次に、図６に示すように、第２の半導体薄膜の一例としての第２の多結晶シリコン薄膜１０７をＬＰＣＶＤ法により形成した後、シリコン酸化膜１０８を形成する。次に、周知のリソグラフィー技術と加工技術を用いて、第１と第２の多結晶シリコン薄膜１０６及び１０７、シリコン酸化膜１０８をゲート電極２２０の形にパターニングする。
【００７１】
上記第２の多結晶シリコン薄膜１０７を形成する上で、浅いウェル領域１０４が露出している領域、すなわち、ゲート電極２２０と浅いウェル領域１０４とを接続する接続領域１２０と第２の多結晶シリコン薄膜１０７との界面、及び、第１の多結晶シリコン薄膜１０６と第２の多結晶シリコン薄膜１０７との界面に自然酸化膜を極力抑制する方法で、第２の多結晶シリコン薄膜１０７を形成することが以下に述べる二つの理由から重要となる。まず、一つ目は、ゲート電極２２０と浅いウェル領域１０４を接続する接続領域１２０と第２の多結晶シリコン薄膜１０７との界面に自然酸化膜が形成されると、ゲート電極２２０と浅いウェル領域１０４との接触抵抗が大きくなって、ゲート電位の伝搬遅延が大きくなって素子スピードが遅くなるという問題が生じる。二つ目は、第１の多結晶シリコン薄膜１０６と第２の多結晶シリコン薄膜１０７との界面に自然酸化膜が成長すると、ゲート電極２２０の加工時にエッチングが第１の多結晶シリコン薄膜１０６と第２の多結晶シリコン薄膜１０７との界面で停止してしまって、制御性良く加工することができないという問題が生じる。ゲート電極２２０のための加工は、ゲート絶縁膜１０５である下地ゲートシリコン酸化膜１０５を突き破って、シリコン基板までエッチングされるのを防ぐため、下地ゲートシリコン酸化膜１０５に対して高選択性を有する条件で行っている。このため、上記界面の自然酸化膜があると、エッチングが一時的にではあるが停止してしまうからである。上記自然酸化膜の膜厚及びエッチング速度のウエハ面内均一性が非常に良ければこのような問題は発生しないが、一般的に多結晶シリコン膜上に成長する自然酸化膜は不均一な膜であるし、エッチングの面内均一性も±５％程度と不均一なため、自然酸化膜は形成しないことが制御性の良いゲート加工を行う上で望ましい。本実施の形態３では、予備排気室と、露点が常に−１００℃以下に保たれた窒素パージ室と、反応炉（堆積炉）を備えたＬＰＣＶＤ装置により、第２の多結晶シリコン薄膜１０７を形成するので、自然酸化膜が成長しないように、第２の多結晶シリコン薄膜１０７を成長させることが可能となっている。そのため、ゲート電極２２０と浅いウェル領域１０４との接触抵抗を小さくできると共に、ゲート加工はシリコン基板を掘ることなく制御性良く行うことが可能となる。
【００７２】
具体的には、第２の多結晶シリコン薄膜１０７を形成する直前に、前述の工程を行った半導体基板、すなわち、ウエハをフッ酸系の溶液で洗浄して、第１の多結晶シリコン薄膜１０６及び接続領域１２０上の自然酸化膜を一旦除去した後、予備排気室に搬送する。搬送時の大気雰囲気を一旦真空排気した後、窒素雰囲気に置換して、露点が−１００℃以下に保たれた窒素パージ室に搬送する。ここで、予備排気室の役割は、搬送時の大気を窒素パージ室に混入させないことである。ほんの僅かな大気であっても窒素パージ室に混入すると、−１００℃以下の雰囲気まで回復させるのに数日の時間がかかり、非常にスループットが悪化してしまう。また、窒素パージ室の役割は、ウエハ表面に吸着した水分子を窒素パージにより完全に除去することである。ウエハ表面に吸着した水分子は窒素パージにより完全に除去できることが実験により確認された。
【００７３】
通常のＬＰＣＶＤ装置では、このような除去しきれない水分子をシリコンウエハ表面に吸着させたまま堆積炉へ搬送される。通常の多結晶シリコン膜は５５０℃から６５０℃程度の温度で形成しているため、この温度に保たれている堆積炉にシリコンウエハを搬送する際に吸着している水分子及び大気中の酸素がシリコンウエハと反応して、多結晶シリコン膜を形成する前に自然酸化膜が成長してしまう。そのため、もし、通常のＬＰＣＶＤ装置を用いたとすると、ゲート電極２２０と浅いウェル領域１０４とを接続する接続領域１２０と第２の多結晶シリコン薄膜１０７との界面、及び、第１の多結晶シリコン薄膜１０６と第２の多結晶シリコン薄膜１０７との界面に自然酸化膜が成長してしまうことになる。しかし、本実施の形態３のＬＰＣＶＤ装置では、上述したように露点が常に−１００℃以下に保たれた窒素パージ室にて吸着している水分子を完全に除去した後に堆積炉へ搬送するシステムになっているため、自然酸化膜を成長させることなく、第２の多結晶シリコン薄膜１０７を形成することが可能となっている。
【００７４】
次に、図示はしていないが、熱酸化法により２〜１０ｎｍのシリコン酸化膜をゲート電極２２０の一部になる半導体膜２２１の側壁、及び、ソース及びドレイン領域となる活性領域に形成する。
【００７５】
次に、図７に示すように、上記半導体膜２２１及びシリコン酸化膜１０８の側壁に、上記シリコン酸化膜を介して、シリコン窒化膜からなるゲート電極側壁絶縁膜１０９を形成する。本実施の形態３では、シリコン窒化膜を全面に形成し、ゲート電極２２０をリサイズした（ゲート電極２２０から素子分離領域１０２までの距離程度広げた）マスクを用いて、リソグラフィー工程によりゲート電極をリサイズしたレジストの抜き領域を形成して、このレジストをマスクにしてシリコン窒化膜をエッチングした後、レジストを除去した。これにより、ゲート電極側壁絶縁膜１０９が形成されると共に、素子分離領域１０２の上にもシリコン窒化膜１０９が形成される。本実施の形態３のゲート電極側壁絶縁膜１０９は、シリコン窒化膜で形成しているが、図１３に示すように、シリコン窒化膜１０９を形成する前に１０〜３０ｎｍのシリコン酸化膜１４０を形成してもよい。この場合は、シリコン窒化膜１０９の加工がシリコン酸化膜１４０に対して高選択性を有する条件で行うと、シリコン窒化膜１０９の加工がシリコン酸化膜１４０上にて完了するため、加工時のダメージがシリコン基板に発生しない。
【００７６】
次に、図８において、図示しないが、多結晶シリコン層をＬＰＣＶＤ法によりシリコン基板全面に形成した後、ゲート電極２２０の半導体膜２２１上のシリコン酸化膜１０８上の上記多結晶シリコン層が無くなるまで異方性のエッチバックを行って、上記多結晶シリコン層からなるサイドウォール１１０を形成する。このサイドウォール１１０は、素子分離領域１０２の上の部分からゲート電極２２０に向かって漸次厚くなっている。このサイドウォール１１０の幅はソース及びドレイン領域の活性領域幅よりも大きくなるように、つまり、上記サイドウォール１１０が上記活性領域及び素子分離領域１０２上に位置するように、上記多結晶シリコン層の堆積層厚とエッチバック条件を調整している。このとき、この多結晶シリコン層を形成する際にも、ゲート電極２２０の一部として第２の多結晶シリコン薄膜１０７を形成したときと同様に、上記多結晶シリコン層からなるサイドウォール１１０は、シリコン基板表面との界面に自然酸化膜が成長しないように形成することが重要となる。半導体基板の活性領域表面と、堆積した多結晶シリコン層の部分、つまり、サイドウォール１１０との界面に自然酸化膜が成長すると、後の工程でイオン注入によりサイドウォール１１０中にドナー、もしくはアクセプタとなる不純物を導入した後、熱処理により不純物を半導体基板中へ熱拡散させて接合を形成する際に、この自然酸化膜が不純物の拡散バリアとなって、均一な不純物拡散が阻害される。そのため、ソース及びドレイン領域の接合深さが不均一になって、トランジスタ特性がばらつく原因となる。本実施の形態３では、第２の多結晶シリコン薄膜１０７を形成したときと同様な方法を用いているので、自然酸化膜が成長することがなくて、不純物が半導体基板へ円滑に拡散して均一な接合を形成することができる。
【００７７】
次に、図９に示すように、まず、ゲート電極２２０の半導体膜２２１上、詳しくは、第２の多結晶シリコン薄膜１０７上のシリコン酸化膜１０８を除去する。本実施の形態３では、上記除去する膜がシリコン酸化膜１０８なので、その除去にはフッ酸溶液を用いた。ウエハ表面は、ゲート電極２２０の第２の多結晶シリコン薄膜１０７上の上記シリコン酸化膜１０８以外は多結晶シリコン層１１０もしくはシリコン窒化膜１０９という耐フッ酸性を有する層または膜で覆われているので、ゲート電極２２０の第２の多結晶シリコン薄膜１０７上のシリコン酸化膜１０８のみを除去できる。次に、上記多結晶シリコン層からなるサイドウォール１１０にて直接ソース領域とドレイン領域がショートするのを避けるために、周知のリソグラフィー技術及び加工技術を用いて、ゲート電極２２０の長手方向両端の多結晶シリコン層からなるサイドウォール１１０を除去する。ゲート電極２２０の多結晶シリコン膜２２１を除去しない領域はマスクで覆い、ドライエッチングを行って、ソース領域とドレイン領域との分離と、ゲート電極２２０の一部を構成するための多結晶シリコン膜２２１の不要な部分の除去を行った。このとき、活性領域に加工が及ばないようにする必要がある。活性領域に加工が及ぶと、半導体基板が掘れてソース領域とドレイン領域とが半導体基板を通じてショートしてしまうからである。ゲート電極２２０の半導体膜２２１の一部、及び、多結晶シリコン層からなるサイドウォール１１０を除去する条件は、ゲート電極２２０の半導体膜２２１の側壁が半導体基板面に対して垂直ではない場合にも分離を確実にするため、若干サイドエッチングの入る条件にて行った。具体的にはヘリコン型ＲＩＥ（反応性イオンエッチング）装置を用いて、臭化水素と酸素の混合ガスの０．４Ｐａの圧力のもとでエッチングを行った。
【００７８】
次に、図１０に示すとおり、ソース及びドレイン領域１１１ｂの形成のために第１導電型の不純物のイオン注入を行う。本実施の形態３では、ゲート電極２２０の半導体膜２２１の第１導電型領域１１１とソース及びドレイン領域１１１ｂへの第１導電型の不純物のドーピングは同時に行っている。また、ゲート電極２２０の半導体膜２２１の第２導電型領域１１２と第２導電型の浅いウェル領域１０４とを接続する接続領域１２０には、ソース及びドレイン領域１１１ｂに注入したイオン種とは逆導電型の不純物、すなわち、第２導電型の浅いウェル１０４と同伝導型の第２導電型の不純物を注入して、上記第２導電型領域１１２と第２導電型の浅いウェル領域１０４とをオーミック接続している。トランジスタ領域におけるゲート電極２２０には第１導電型にドープされた多結晶シリコン膜２１１の部分からなる第１導電型領域１１１が形成され、また、ソース及びドレイン領域１１１ｂには第１導電型にドープされた多結晶シリコン層１１１ｂが形成され、ゲート電極２２０の半導体膜２２１と浅いウェル領域１０４との接続領域１２０には第２導電型にドープされた拡散層からなる第２導電型領域１１２が形成される。
【００７９】
本実施の形態３では、図示しないＣＭＯＳ回路を形成するため、Ｎチャネル型ＤＴＭＯＳのソース領域、ドレイン領域、ゲート電極の半導体膜のＮ型である第１導電型領域へのドナー不純物注入の際に、Ｐチャネル型ＤＴＭＯＳのゲート電極の半導体膜とＮ型である第２導電型の浅いウェル領域とを接続するための上記半導体膜のＮ型である第２導電型領域へのドナー不純物注入を同時に行なう工程と、Ｐチャネル型ＤＴＭＯＳのソース領域、ドレイン領域、ゲート電極の半導体膜のＰ型である第１導電型領域へのアクセプタ不純物注入の際に、Ｎチャネル型ＤＴＭＯＳのゲート電極の半導体膜とＰ型である第２導電型の浅いウェル領域とを接続するための上記半導体膜のＰ型である第２導電型領域へのアクセプタ不純物注入を同時に行う工程を備える。このため、ＣＭＯＳ回路の製造において、新たに工程を付加することなく、Ｎ型及びＰ型のＤＴＭＯＳについて、ゲート電極の半導体膜と浅いウェル領域とを接続するためのイオン注入工程を行うことができる。
【００８０】
上記ゲート電極２２０の一部となる多結晶シリコン膜２２１の膜厚は２００から２５０ｎｍ、多結晶シリコン層からなるサイドウォール１１０のゲート電極２２０近傍の高さは２００から３００ｎｍで形成した。このため、イオン注入条件は、Ｎチャネルトランジスタに関しては、燐イオンを２０ｋｅＶから８０ｋｅＶ程度のエネルギーで２×１０１５から１×１０１６／ｃｍ２程度の注入量で行った。Ｐチャネルトランジスタに関しては、ボロンイオンを１０ｋｅＶから３０ｋｅＶ程度のエネルギーで２×１０１５から１×１０１６／ｃｍ２程度の注入量で行った。ここで、図示はしていないが、不純物注入時のコンタミ除去を目的に、不純物を注入する前に５〜３０ｎｍのスクリーン酸化膜を全面に形成しても良い。また、不純物注入のエネルギーは多結晶シリコン層からなるサイドウォール１１０中のみに不純物が注入されるように設定されている。次に、８５０℃から９５０℃程度の温度で１０分から６０分程度の熱処理、もしくは、９５０℃から１１００℃程度の温度で１０秒から６０秒程度の急速熱処理を行って、注入した不純物を活性化すると共に、シリコン基板まで拡散させて接合を形成する。このため、不純物イオンをチャネル領域１３０よりも高く積み上げられた多結晶シリコン層からなるサイドウォール１１０中に注入して、その半導体層１１０からシリコン基板へ不純物を固相拡散させ接合を形成して、不純物を直接シリコン基板中へ注入しないので、結晶欠陥に起因する接合リーク電流が発生せず、接合リーク電流を低減することができる。ここで、熱処理の目安であるが、ソース及びドレイン領域１１１ｂに形成した横方向の接合位置が、ゲート電極２２０に対してオフセットしない程度まで拡散させる必要がある。具体的には、ゲート電極側壁絶縁膜１０９の幅以上は横方向に拡散させる必要がある。ＤＴＭＯＳの性能を向上させるためには、短チャネル効果を抑制するために接合深さを極力浅くし、かつ、高い駆動電流を得るためにゲート電極２２０に対してオフセットしないようにソース及びドレイン領域１１１ｂを形成する必要がある。例えば、ゲート電極側壁絶縁膜１０９の幅が０．０５μｍにおいて、Ｎチャネル型ＤＴＭＯＳ及びＰチャネル型ＤＴＭＯＳの不純物拡散を一度の熱処理で行う場合、８５０℃、３０分程度から９００℃、１０分程度が最適であることを実験から見いだした。
【００８１】
ここで、上記ゲート電極２２０の半導体膜２２１、及び、多結晶シリコン層からなるサイドウォール１１０に、ドナー、アクセプタのいずれの不純物も注入されていない非不純物導入領域１１７が存在するように、不純物の注入が行われた。これにより、ゲート電極１０７と、多結晶シリコン層からなるサイドウォール１１０との間には容量が発生しないので、ＤＴＭＯＳの容量を小さくすることができ、高速化することができる。
【００８２】
次に、図１１に示すように、周知のサリサイド（Ｓｅｌｆ−Ａｌｉｇｎｍｅｎｔ　Ｓｉｌｉｃｉｄｅ）工程によりソース及びドレイン領域１１１ｂと、ゲート電極２２０の半導体膜２２１との上に、導電膜の一例としての高融点金属シリサイド膜１１３を選択的に形成する。本実施の形態３では、高融点金属としてチタン金属を用いたが、これに限るものではなく、他の高融点金属として、コバルト、ニッケル、白金等でも良い。このように、本実施形態３は、ソース及びドレイン領域１１１ｂと、ゲート電極２２０上部全てにサリサイド膜を形成できるため、サリサイドプロセスのメリットを最大限に発揮できる。なお、本実施の形態３での高融点金属シリサイド膜１１３は導電膜の一例に過ぎず、導電膜は、蒸着法やスパッタ法等で形成した金、銅等の導電金属膜であってもよい。
【００８３】
次に、図１２に示すように、周知の方法で層間絶縁膜１１４を形成した後、コンタクト孔１１５を層間絶縁膜１１４の所望の位置に開口する。コンタクト工程以降は周知の方法を用いて配線工程を実施すればよい。本実施の形態３では、コンタクト孔１１５は、その一部がソース及びドレイン領域１１１ｂにかかっていればよく、このような構造にすることで通常のトランジスタと比較して飛躍的に素子の占有面積を縮小することが可能とした。本実施形態３では、半導体基板よりも上方に積み上がったソース及びドレイン領域１１１ｂ、すなわち、多結晶シリコン層からなるサイドウォール１１０の表面積は、ゲート電極側壁絶縁膜端１０９から素子分離領域１０２までの半導体基板の活性層の表面積より大きいため、コンタクト孔１１５の一部がソース及びドレイン領域１１１ｂにかかっているだけでも接触面積を十分に大きくすることが可能となり、ＤＴＭＯＳ（素子）の占有面積を縮小しながらでもコンタクト抵抗を小さくすることができる。
【００８４】
上記実施の形態１〜３では、半導体基板としてシリコン基板を用いたが、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、ＧａＡｓ基板等を用いても良い。
【００８５】
また、上記実施の形態１〜３では、上記ゲート電極２１０，２２０の半導体膜２０９，２２１は、第１導電型領域２１１，１１１と第２導電型領域２１２，１１２とを有していたが、第２導電型の浅いウェル領域１０４と同じ単一の第２導電型領域のみを有していても良い。
【００８６】
【発明の効果】
以上より明らかなように、この発明の半導体装置は、ゲート電極の一部を構成する半導体膜が直接浅いウェル領域に電気的に接続する構造になっていて、ゲート電極と浅いウェルとの接続領域での半導体膜の段差が小さいので、導電膜が断線することが無い。したがって、この発明の半導体装置は、ゲート電極と浅いウェル領域を確実に電気的に接続できて、高速で動作することができる。
【００８７】
また、この発明の半導体装置の製造方法は、浅いウェル領域上にゲート絶縁膜を形成する工程と、浅いウェル領域上のゲート絶縁膜を除去して浅いウェル領域の一部を露出して上記ゲート絶縁膜及び上記露出した浅いウエル領域の上にゲート電極用の半導体膜を形成する工程と、上記半導体膜の上に導電膜を形成する工程とを備えているので、特殊なプロセス装置を用いることなく、ゲート電極の半導体膜と浅いウェル領域とを確実に電気的に接続することができる。
【図面の簡単な説明】
【図１】図１（ａ），（ｂ），（ｃ）は、本発明の実施の形態１の半導体装置の構成を説明する図である。
【図２】図２（ａ），（ｂ），（ｃ）は、本発明の実施の形態２の半導体装置の構成を説明する図である。
【図３】図３（ａ），（ｂ），（ｃ）は、本発明の実施の形態３の半導体装置を作成する手順を説明する図である。
【図４】図４（ａ），（ｂ），（ｃ）は、本発明の実施の形態３の半導体装置を作成する手順を説明する図である。
【図５】図５（ａ），（ｂ），（ｃ）は、本発明の実施の形態３の半導体装置を作成する手順を説明する図である。
【図６】図６（ａ），（ｂ），（ｃ）は、本発明の実施の形態３の半導体装置を作成する手順を説明する図である。
【図７】図７（ａ），（ｂ），（ｃ）は、本発明の実施の形態３の半導体装置を作成する手順を説明する図である。
【図８】図８（ａ），（ｂ），（ｃ）は、本発明の実施の形態３の半導体装置を作成する手順を説明する図である。
【図９】図９（ａ），（ｂ），（ｃ）は、本発明の実施の形態３の半導体装置を作成する手順を説明する図である。
【図１０】図１０（ａ），（ｂ），（ｃ）は、本発明の実施の形態３の半導体装置を作成する手順を説明する図である。
【図１１】図１１（ａ），（ｂ），（ｃ）は、本発明の実施の形態３の半導体装置を作成する手順を説明する図である。
【図１２】図１２（ａ），（ｂ），（ｃ）は、本発明の実施の形態３の半導体装置を作成する手順を説明する図である。
【図１３】図７（ｂ）における本発明の実施の形態３の半導体装置のゲート電極側壁絶縁膜を詳細に説明した図である。
【図１４】従来技術の半導体装置を説明する図である。
【図１５】従来技術の課題を説明する図である。
【符号の説明】
１０１　シリコン半導体基板
１０２，１０８，１４０　シリコン酸化膜
１０３　第１導電型の深いウェル領域
１０４　第２導電型の浅いウェル領域
１０５　ゲート絶縁膜
１０６　第１の半導体薄膜
１０７　第２の半導体薄膜
１０９　シリコン窒化膜
１１０　多結晶シリコン膜
１１１，２１１　第１導電型領域
１１２，２１２　第２導電型領域
１１７，２０７　非不純物導入領域
１１１ｂ　第１導電型にドープされた多結晶シリコン膜
１１１ａ　第１導電型の拡散層
１１２　第２導電型領域
１１３　高融点シリサイド膜
１１４　層間絶縁膜
１１５　コンタクト領域
１２０　接続領域
１３０　チャネル領域
２１０，２２０　ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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