(57)【要約】【課題】遅延差のほとんどない正相及び負相の信号をそれぞれ生成し、該各信号を差動ドライバに入力させることで、伝送させる信号の周波数に依存せず、差動出力信号の振幅に差異を生じさせることなく、また、立ち上がり時間、立ち下がり時間の小さい、品質のよい差動信号を出力する差動ドライバ回路を得る。【解決手段】ＰＬＬ回路部２のＶＣＯ１５を形成するリングオシレータ２１の遅延回路に出力振幅レベルが電源電圧幅を持った差動増幅器Ａ１〜Ａ４を使用した、相対する信号レベルのクロック信号をなす一対の信号Ｓｉ１及びＳｉ２を生成して出力するＰＬＬ回路部２と、該ＰＬＬ回路部２から入力された信号Ｓｉ１及びＳｉ２から差動出力信号Ｓｏ１及びＳｏ２を生成して出力する差動ドライバ部３とで構成されるようにした。【選択図】  図１
2004336236.tif 000002
【特許請求の範囲】
【請求項１】
入力された信号に応じた、所定の振幅をなす１対の差動信号を生成して、対応する第１出力端及び第２出力端から伝送路に出力する差動ドライバ回路において、
複数の差動増幅器で形成されたリングオシレータを有する電圧制御発振器を備えたＰＬＬ回路で構成され、前記入力信号に応じた相対する信号レベルの１対の第１信号及び第２信号をそれぞれ生成して出力するＰＬＬ回路部と、
該ＰＬＬ回路部から出力された第１信号及び第２信号を所定の振幅の信号にそれぞれ変換して前記差動信号を生成し前記伝送路に出力する差動ドライバ部と、を備えることを特徴とする差動ドライバ回路。
【請求項２】
前記差動ドライバ部は、
前記第１出力端及び第２出力端との間に接続された終端抵抗と、
所定の第１定電流を該終端抵抗に供給する第１定電流源と、
該第１定電流の前記終端抵抗への出力制御を行う第１切替回路と、
所定の第２定電流を前記終端抵抗から引き抜く第２定電流源と、
該第２定電流の前記終端抵抗からの引き抜き制御を行う第２切替回路と、
所定の第３定電流を前記終端抵抗に供給する第３定電流源と、
該第３定電流の前記終端抵抗への出力制御を行う第３切替回路と、
所定の第４定電流を前記終端抵抗から引き抜く第４定電流源と、
該第４定電流の前記終端抵抗からの引き抜き制御を行う第４切替回路と、
を備え、
前記第１切替回路及び第２切替回路は、ＰＬＬ回路部から入力された第１信号に応じて対応する定電流の制御を行い、前記第３切替回路及び第４切替回路は、ＰＬＬ回路部から入力された第２信号に応じて対応する定電流の制御を行い、前記第１切替回路、第２切替回路、第３切替回路及び第４切替回路は、前記終端抵抗に流れる電流の方向を切り替えることを特徴とする請求項１記載の差動ドライバ回路。
【請求項３】
前記差動ドライバ部は、
前記第１出力端及び第２出力端との間に接続された終端抵抗と、
所定の定電流を前記終端抵抗から引き抜く定電流源と、
前記終端抵抗における第１出力端に接続された端部に電流を供給する第１抵抗回路と、
前記終端抵抗及び該第１抵抗回路の接続部と、前記定電流源との接続制御を行う第１スイッチ回路と、
前記終端抵抗における第２出力端に接続された端部に電流を供給する第２抵抗回路と、
前記終端抵抗及び該第２抵抗回路の接続部と、前記定電流源との接続制御を行う第２スイッチ回路と、
を備え、
前記第１スイッチ回路は、ＰＬＬ回路部から入力された第１信号に応じて前記接続制御を行い、前記第２スイッチ回路は、ＰＬＬ回路部から入力された第２信号に応じて前記接続制御を行い、前記第１スイッチ回路及び第２スイッチ回路は、前記終端抵抗に流れる電流の方向を切り替えることを特徴とする請求項１記載の差動ドライバ回路。
【請求項４】
入力された信号に応じた、所定の振幅をなす１対の差動信号を生成して、対応する第１出力端及び第２出力端から伝送路に出力する差動ドライバ回路において、
複数の差動増幅器で形成されたリングオシレータを有する電圧制御発振器を備えたＰＬＬ回路で構成され、前記入力信号に応じた相対する信号レベルの１対の第１信号及び第２信号をそれぞれ生成して出力するＰＬＬ回路部と、
該ＰＬＬ回路部から出力された第１信号及び第２信号を対応して増幅し第１増幅信号及び第２増幅信号としてそれぞれ出力する同じ回路構成の第１増幅回路及び第２増幅回路からなる増幅部と、
該第１増幅信号及び第２増幅信号を所定の振幅の信号にそれぞれ変換して前記差動信号を生成し前記伝送路に出力する差動ドライバ部と、
を備えることを特徴とする差動ドライバ回路。
【請求項５】
前記差動ドライバ部は、
前記第１出力端及び第２出力端との間に接続された終端抵抗と、
所定の第１定電流を該終端抵抗に供給する第１定電流源と、
該第１定電流の前記終端抵抗への出力制御を行う第１切替回路と、
所定の第２定電流を前記終端抵抗から引き抜く第２定電流源と、
該第２定電流の前記終端抵抗からの引き抜き制御を行う第２切替回路と、
所定の第３定電流を前記終端抵抗に供給する第３定電流源と、
該第３定電流の前記終端抵抗への出力制御を行う第３切替回路と、
所定の第４定電流を前記終端抵抗から引き抜く第４定電流源と、
該第４定電流の前記終端抵抗からの引き抜き制御を行う第４切替回路と、
を備え、
前記第１切替回路及び第２切替回路は、第１増幅回路から入力された第１増幅信号に応じて対応する定電流の制御を行い、前記第３切替回路及び第４切替回路は、第２増幅回路から入力された第２増幅信号に応じて対応する定電流の制御を行い、前記第１切替回路、第２切替回路、第３切替回路及び第４切替回路は、前記終端抵抗に流れる電流の方向を切り替えることを特徴とする請求項４記載の差動ドライバ回路。
【請求項６】
前記差動ドライバ部は、
前記第１出力端及び第２出力端との間に接続された終端抵抗と、
所定の定電流を前記終端抵抗から引き抜く定電流源と、
前記終端抵抗における第１出力端に接続された端部に電流を供給する第１抵抗回路と、
前記終端抵抗及び該第１抵抗回路の接続部と、前記定電流源との接続制御を行う第１スイッチ回路と、
前記終端抵抗における第２出力端に接続された端部に電流を供給する第２抵抗回路と、
前記終端抵抗及び該第２抵抗回路の接続部と、前記定電流源との接続制御を行う第２スイッチ回路と、
を備え、
前記第１スイッチ回路は、第１増幅回路から入力された第１増幅信号に応じて前記接続制御を行い、前記第２スイッチ回路は、第２増幅回路から入力された第２増幅信号に応じて前記接続制御を行い、前記第１スイッチ回路及び第２スイッチ回路は、前記終端抵抗に流れる電流の方向を切り替えることを特徴とする請求項４記載の差動ドライバ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低電圧の差動信号を高速に伝送する差動ドライバ回路に関し、特にＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｓ）インタフェース回路といったインタフェース回路等に使用される差動ドライバ回路に関する。
【０００２】
【従来の技術】
図８は、従来の差動ドライバ回路の例を示した回路図である。
図８において、ＰＭＯＳトランジスタＰａ及びＰｂには所定の電圧Ｖｐが印加されており、ＰＭＯＳトランジスタＰａ及びＰｂはそれぞれ定電流源をなしている。同様に、ＮＭＯＳトランジスタＮａ及びＮｂには所定の電圧Ｖｎが印加されており、ＮＭＯＳトランジスタＮａ及びＮｂはそれぞれ定電流源をなしている。
【０００３】
１対の出力端ｏ１とｏ２との間には、終端抵抗Ｒａを接続することで、入力端ＩＮａがロー（Ｌｏｗ）レベルのとき、入力端ＩＮｂはハイ（Ｈｉｇｈ）レベルとなり、ＰＭＯＳトランジスタＰｃ及びＮＭＯＳトランジスタＮｄがそれぞれオンすると共に、ＰＭＯＳトランジスタＰｄ及びＮＭＯＳトランジスタＮｃがそれぞれオフすることで、ＰＭＯＳトランジスタＰｃ→ＰＭＯＳトランジスタＰａ→出力端ｏ１→終端抵抗Ｒａ→出力端ｏ２→ＮＭＯＳトランジスタＮｂ→ＮＭＯＳトランジスタＮｄの順に電流が流れ、出力端ｏ１がハイレベルに、出力端ｏ２がローレベルになる。
【０００４】
また、入力端ＩＮａがハイレベルのとき入力端ＩＮｂはローレベルとなり、ＰＭＯＳトランジスタＰｄ及びＮＭＯＳトランジスタＮｃがそれぞれオンし、ＰＭＯＳトランジスタＰｃ及びＮＭＯＳトランジスタＮｄがそれぞれオフする。この場合、ＰＭＯＳトランジスタＰｄ→ＰＭＯＳトランジスタＰｂ→出力端ｏ２→終端抵抗Ｒａ→出力端ｏ１→ＮＭＯＳトランジスタＮａ→ＮＭＯＳトランジスタＮｃの順に電流が流れ、出力端ｏ１がローレベルに、出力端ｏ２がハイレベルになる。
【０００５】
一方、入力端ＩＮａに入力される信号Ｓａと入力端ＩＮｂに入力される信号Ｓｂには、インバータＩＶｂによる遅延差が存在する。例えば、信号Ｓａがローレベルからハイレベルに変化すると、信号ＳｂはインバータＩＶｂによる遅延の後、ハイレベルからローレベルに変化する。この遅延差の間に、ＰＭＯＳトランジスタＰｃはターンオフし、ＮＭＯＳトランジスタＮｃはターンオンするが、ＰＭＯＳトランジスタＰｄはオフしたままであると共に、ＮＭＯＳトランジスタＮｄはオンしたままという状態になる。
【０００６】
このため、信号Ｓａと信号Ｓｂとの遅延差によって、電流供給用の定電流源をなすＰＭＯＳトランジスタＰｂが電源電圧に接続されず、ＰＭＯＳトランジスタＰｂから供給される定電流が出力端ｏ２に出力されず、出力端ｏ１及びｏ２が、電流を引き抜く定電流源にそれぞれ接続される過渡状態が発生する。このような状態では、ＰＭＯＳトランジスタＰｄがターンオンするまでの間、ＮＭＯＳトランジスタＮａ及びＮｃの直列回路によって、出力端ｏ１に接続された負荷容量Ｃａから電荷を引き抜かれ、出力端ｏ１の電圧を大きく低下させる。また、ＮＭＯＳトランジスタＮｂ及びＮｄの直列回路によって、出力端ｏ２に接続された負荷容量Ｃｂからも電荷が引き抜かれる。
【０００７】
ＰＭＯＳトランジスタＰｄがターンオンすると、負荷容量Ｃｂへの充電を行った後、終端抵抗Ｒａを介してＮＭＯＳトランジスタＮａ及びＮｃの直列回路に電流が流れるため、出力端ｏ２の電圧の立ち上がるタイミングが遅れる。このようなことから、図９で示すように、出力端ｏ１及びｏ２から出力される差動信号が、高周波動作では所定の電圧レベルまで振幅されず、差動信号の振幅に差異が生じたり、余分な負荷容量への充電のために信号の立ち上がり時間、立ち下がり時間が大きくなるというような問題が生じ、差動出力信号の信号品質の劣化を引き起こしていた。
【０００８】
そこで、差動ドライバ回路の２組の電流切替回路以外に、このどちらか一方の電流切替回路と入力ゲートを共通にした別の１つの電流切替回路を設け、この切替回路の出力と接地電圧のような定電圧との間に容量素子を接続した回路から構成される差動ドライバ回路があった（例えば、特許文献１参照。）。該差動ドライバ回路では、両入力端に入力される各信号の遅延差によって前記過渡状態が生じた場合、この過渡状態の間、別に追加した電流切替回路の出力に接続されている容量素子から電荷を供給させることで出力電圧の変化を低減させていた。
【０００９】
【特許文献１】
特開２００１−８５９７７号公報
【００１０】
【発明が解決しようとする課題】
しかし、このような回路構成では、差動ドライバ回路の各入力端にそれぞれ入力される信号の遅延差を低減させることができないため、負荷容量に対する余分な充電が減ることはなく、出力信号の立ち上がり時間及び立ち下がり時間が大きくなり、差動出力の信号品質は良好なものではなかった。特に高速動作になると、差動出力信号が、立ち上がり時間及び立ち下がり時間の増加が原因で所定の電圧レベルまで達しないという問題や、ジッタの影響を受けやすくなるという問題があった。
【００１１】
本発明は、上記のような問題を解決するためになされたものであり、同一構成の複数の差動増幅器でリングオシレータを構成した電圧制御発振器を有するＰＬＬ回路を使用して、該リングオシレータのいずれか１つの差動増幅器の差動出力を取り出し、遅延差のほとんどない正相及び負相の信号をそれぞれ生成し、該各信号を差動ドライバに入力させることで、伝送させる信号の周波数に依存せず、差動出力信号の振幅に差異を生じさせることなく、また、立ち上がり時間、立ち下がり時間の小さい、品質のよい差動信号を出力する差動ドライバ回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る差動ドライバ回路は、入力された信号に応じた、所定の振幅をなす１対の差動信号を生成して、対応する第１出力端及び第２出力端から伝送路に出力する差動ドライバ回路において、
複数の差動増幅器で形成されたリングオシレータを有する電圧制御発振器を備えたＰＬＬ回路で構成され、前記入力信号に応じた相対する信号レベルの１対の第１信号及び第２信号をそれぞれ生成して出力するＰＬＬ回路部と、
該ＰＬＬ回路部から出力された第１信号及び第２信号を所定の振幅の信号にそれぞれ変換して前記差動信号を生成し前記伝送路に出力する差動ドライバ部と、を備えるものである。
【００１３】
具体的には、前記差動ドライバ部は、
前記第１出力端及び第２出力端との間に接続された終端抵抗と、
所定の第１定電流を該終端抵抗に供給する第１定電流源と、
該第１定電流の前記終端抵抗への出力制御を行う第１切替回路と、
所定の第２定電流を前記終端抵抗から引き抜く第２定電流源と、
該第２定電流の前記終端抵抗からの引き抜き制御を行う第２切替回路と、
所定の第３定電流を前記終端抵抗に供給する第３定電流源と、
該第３定電流の前記終端抵抗への出力制御を行う第３切替回路と、
所定の第４定電流を前記終端抵抗から引き抜く第４定電流源と、
該第４定電流の前記終端抵抗からの引き抜き制御を行う第４切替回路と、
を備え、
前記第１切替回路及び第２切替回路は、ＰＬＬ回路部から入力された第１信号に応じて対応する定電流の制御を行い、前記第３切替回路及び第４切替回路は、ＰＬＬ回路部から入力された第２信号に応じて対応する定電流の制御を行い、前記第１切替回路、第２切替回路、第３切替回路及び第４切替回路は、前記終端抵抗に流れる電流の方向を切り替えるようにした。
【００１４】
また、前記差動ドライバ部は、
前記第１出力端及び第２出力端との間に接続された終端抵抗と、
所定の定電流を前記終端抵抗から引き抜く定電流源と、
前記終端抵抗における第１出力端に接続された端部に電流を供給する第１抵抗回路と、
前記終端抵抗及び該第１抵抗回路の接続部と、前記定電流源との接続制御を行う第１スイッチ回路と、
前記終端抵抗における第２出力端に接続された端部に電流を供給する第２抵抗回路と、
前記終端抵抗及び該第２抵抗回路の接続部と、前記定電流源との接続制御を行う第２スイッチ回路と、
を備え、
前記第１スイッチ回路は、ＰＬＬ回路部から入力された第１信号に応じて前記接続制御を行い、前記第２スイッチ回路は、ＰＬＬ回路部から入力された第２信号に応じて前記接続制御を行い、前記第１スイッチ回路及び第２スイッチ回路は、前記終端抵抗に流れる電流の方向を切り替えるようにしてもよい。
【００１５】
また、この発明に係る差動ドライバ回路は、入力された信号に応じた、所定の振幅をなす１対の差動信号を生成して、対応する第１出力端及び第２出力端から伝送路に出力する差動ドライバ回路において、
複数の差動増幅器で形成されたリングオシレータを有する電圧制御発振器を備えたＰＬＬ回路で構成され、前記入力信号に応じた相対する信号レベルの１対の第１信号及び第２信号をそれぞれ生成して出力するＰＬＬ回路部と、
該ＰＬＬ回路部から出力された第１信号及び第２信号を対応して増幅し第１増幅信号及び第２増幅信号としてそれぞれ出力する同じ回路構成の第１増幅回路及び第２増幅回路からなる増幅部と、
該第１増幅信号及び第２増幅信号を所定の振幅の信号にそれぞれ変換して前記差動信号を生成し前記伝送路に出力する差動ドライバ部と、
を備えるものである。
【００１６】
具体的には、前記差動ドライバ部は、
前記第１出力端及び第２出力端との間に接続された終端抵抗と、
所定の第１定電流を該終端抵抗に供給する第１定電流源と、
該第１定電流の前記終端抵抗への出力制御を行う第１切替回路と、
所定の第２定電流を前記終端抵抗から引き抜く第２定電流源と、
該第２定電流の前記終端抵抗からの引き抜き制御を行う第２切替回路と、
所定の第３定電流を前記終端抵抗に供給する第３定電流源と、
該第３定電流の前記終端抵抗への出力制御を行う第３切替回路と、
所定の第４定電流を前記終端抵抗から引き抜く第４定電流源と、
該第４定電流の前記終端抵抗からの引き抜き制御を行う第４切替回路と、
を備え、
前記第１切替回路及び第２切替回路は、第１増幅回路から入力された第１増幅信号に応じて対応する定電流の制御を行い、前記第３切替回路及び第４切替回路は、第２増幅回路から入力された第２増幅信号に応じて対応する定電流の制御を行い、前記第１切替回路、第２切替回路、第３切替回路及び第４切替回路は、前記終端抵抗に流れる電流の方向を切り替えるようにした。
【００１７】
また、前記差動ドライバ部は、
前記第１出力端及び第２出力端との間に接続された終端抵抗と、
所定の定電流を前記終端抵抗から引き抜く定電流源と、
前記終端抵抗における第１出力端に接続された端部に電流を供給する第１抵抗回路と、
前記終端抵抗及び該第１抵抗回路の接続部と、前記定電流源との接続制御を行う第１スイッチ回路と、
前記終端抵抗における第２出力端に接続された端部に電流を供給する第２抵抗回路と、
前記終端抵抗及び該第２抵抗回路の接続部と、前記定電流源との接続制御を行う第２スイッチ回路と、
を備え、
前記第１スイッチ回路は、第１増幅回路から入力された第１増幅信号に応じて前記接続制御を行い、前記第２スイッチ回路は、第２増幅回路から入力された第２増幅信号に応じて前記接続制御を行い、前記第１スイッチ回路及び第２スイッチ回路は、前記終端抵抗に流れる電流の方向を切り替えるようにしてもよい。
【００１８】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における差動ドライバ回路の例を示した回路図である。
図１において、差動ドライバ回路１は、電圧制御発振器（以下、ＶＣＯと呼ぶ）を形成するリングオシレータの遅延回路に出力振幅レベルが電源電圧幅を持った差動増幅器を使用した、入力信号Ｓｉから相対する信号レベルのクロック信号をなす一対の信号Ｓｉ１及びＳｉ２を生成して出力するＰＬＬ回路部２と、該ＰＬＬ回路部２から入力された信号Ｓｉ１及びＳｉ２から差動信号Ｓｏ１及びＳｏ２を生成して出力する差動ドライバ部３で構成されている。
【００１９】
差動ドライバ部３は、ＰＭＯＳトランジスタＰ１〜Ｐ４、ＮＭＯＳトランジスタＮ１〜Ｎ４及び終端抵抗Ｒ１で構成されている。なお、ＰＭＯＳトランジスタＰ１は第１定電流源を、ＰＭＯＳトランジスタＰ２は第３定電流源を、ＰＭＯＳトランジスタＰ３は第１切替回路を、ＰＭＯＳトランジスタＰ４は第３切替回路をそれぞれなす。また、ＮＭＯＳトランジスタＮ１は第２定電流源を、ＮＭＯＳトランジスタＮ２は第４定電流源を、ＮＭＯＳトランジスタＮ３は第２切替回路を、ＮＭＯＳトランジスタＮ４は第４切替回路をそれぞれなす。
【００２０】
電源電圧Ｖｄｄと接地電圧との間には、ＰＭＯＳトランジスタＰ３及びＰ１並びにＮＭＯＳトランジスタＮ１及びＮ３が直列に接続されると共に、ＰＭＯＳトランジスタＰ４及びＰ２並びにＮＭＯＳトランジスタＮ２及びＮ４が直列に接続されている。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１との接続部が出力端ＯＵＴ１をなし、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２との接続部が出力端ＯＵＴ２をなしている。出力端ＯＵＴ１及びＯＵＴ２との間には終端抵抗Ｒ１が接続されている。
【００２１】
ＰＭＯＳトランジスタＰ１及びＰ２の各ゲートには、それぞれ所定の電圧Ｖｐが入力されており、ＰＭＯＳトランジスタＰ１及びＰ２は、電流供給用の定電流源をそれぞれなしている。また、ＮＭＯＳトランジスタＮ１及びＮ２の各ゲートには、それぞれ所定の電圧Ｖｎが入力されており、ＮＭＯＳトランジスタＮ１及びＮ２は、電流引き抜き用の定電流源をそれぞれなしている。ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３の各ゲートは接続され、該接続部が入力端ＩＮ１をなしている。また、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ４の各ゲートは接続され、該接続部が入力端ＩＮ２をなしている。入力端ＩＮ１には、ＰＬＬ回路部２からの信号Ｓｉ１が入力され、入力端ＩＮ２には、ＰＬＬ回路部２からの信号Ｓｉ２が入力されている。
【００２２】
入力端ＩＮ１がローレベルのとき、入力端ＩＮ２はハイレベルとなり、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ４がそれぞれオンすると共に、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ３がそれぞれオフすることで、電源電圧Ｖｄｄ→ＰＭＯＳトランジスタＰ３→ＰＭＯＳトランジスタＰ１→終端抵抗Ｒ１→ＮＭＯＳトランジスタＮ２→ＮＭＯＳトランジスタＮ４→接地電圧の順に電流が流れ、出力端ＯＵＴ１がハイレベルに、出力端ＯＵＴ２がローレベルになる。
【００２３】
また、入力端ＩＮ１がハイレベルのとき入力端ＩＮ２はローレベルとなり、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ３がそれぞれオンし、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ４がそれぞれオフする。この場合、電源電圧Ｖｄｄ→ＰＭＯＳトランジスタＰ４→ＰＭＯＳトランジスタＰ２→終端抵抗Ｒ１→ＮＭＯＳトランジスタＮ１→ＮＭＯＳトランジスタＮ３→接地電圧の順に電流が流れ、出力端ＯＵＴ１がローレベルに、出力端ＯＵＴ２がハイレベルになる。
【００２４】
図２は、ＰＬＬ回路部２の回路例を示したブロック図である。
図２において、ＰＬＬ回路部２は、分周回路１１，１２、位相比較器１３、ローパスフィルタ１４及びＶＣＯ１５で構成されている。分周回路１１及び１２はＰＬＬの逓倍設定を行うものであり、入力信号Ｓｉが分周回路１１で分周された基準信号Ｓｒと、ＶＣＯ１５から出力された信号が分周回路１２で分周された帰還信号Ｓｆとの各位相を位相比較器１３で比較する。該比較結果は、ローパスフィルタ１４でリプルが除去された後、ＶＣＯ１５に制御電圧Ｖｃｎｔとして出力される。ＶＣＯ１５は、入力された制御電圧Ｖｃｎｔに応じた周波数の出力信号を出力する。
【００２５】
図３は、図２におけるＶＣＯ１５の回路例を示した図である。
図３では、ＶＣＯ１５は、４個の差動増幅器Ａ１〜Ａ４からなるリングオシレータ２１、ＰＭＯＳトランジスタＰ１１，Ｐ１２、ＮＭＯＳトランジスタＮ１１及び入力された制御電圧Ｖｃｎｔに応じた電流を流すＶ−Ｉ変換器２２で構成されている。
差動増幅器Ａ１〜Ａ４は、それぞれ図４で示すような回路構成をなしている。なお、差動増幅器Ａ１〜Ａ４は同じ回路構成であることから、図４では、１つの差動増幅器Ａｋ（ｋ＝１〜４）を例にして示している。
【００２６】
図３及び図４を用いてＶＣＯ１５の説明を行う。
差動増幅器Ａｋは、ＰＭＯＳトランジスタＰ２１，Ｐ２２及びＮＭＯＳトランジスタＮ２１〜Ｎ２３で構成されている。電源電圧ＶｄｄとＮＭＯＳトランジスタＮ２３のドレインとの間には、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１の直列回路と、ＰＭＯＳトランジスタＰ２２とＮＭＯＳトランジスタＮ２２の直列回路が並列に接続されており、ＮＭＯＳトランジスタＮ２３のソースは接地電圧に接続されている。ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１との接続部が出力端Ｏ−をなし、ＰＭＯＳトランジスタＰ２２とＮＭＯＳトランジスタＮ２２との接続部が出力端Ｏ＋をなしている。また、ＮＭＯＳトランジスタＮ２１のゲートが入力端Ｉ＋をなし、ＮＭＯＳトランジスタＮ２２のゲートが入力端Ｉ−をなしている。
【００２７】
差動増幅器Ａ１の出力端Ｏ＋は差動増幅器Ａ２の入力端Ｉ−に、差動増幅器Ａ２の出力端Ｏ＋は差動増幅器Ａ３の入力端Ｉ−に、差動増幅器Ａ３の出力端Ｏ＋は差動増幅器Ａ４の入力端Ｉ−に、差動増幅器Ａ４の出力端Ｏ＋は差動増幅器Ａ１の入力端Ｉ＋にそれぞれ接続されている。同様に、差動増幅器Ａ１の出力端Ｏ−は差動増幅器Ａ２の入力端Ｉ＋に、差動増幅器Ａ２の出力端Ｏ−は差動増幅器Ａ３の入力端Ｉ＋に、差動増幅器Ａ３の出力端Ｏ−は差動増幅器Ａ４の入力端Ｉ＋に、差動増幅器Ａ４の出力端Ｏ−は差動増幅器Ａ１の入力端Ｉ−にそれぞれ接続されている。差動増幅器Ａ２の出力端Ｏ−から信号Ｓｉ１が出力され、差動増幅器Ａ２の出力端Ｏ＋から信号Ｓｉ２が出力される。
【００２８】
一方、電源電圧Ｖｄｄと接地電圧との間には、ＰＭＯＳトランジスタＰ１１とＶ−Ｉ変換器２２との直列回路、及びＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１１との直列回路が並列に接続されている。ＰＭＯＳトランジスタＰ１１及びＰ１２の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＰ１１のドレインに接続されると共に差動増幅器Ａ１〜Ａ４の各ＰＭＯＳトランジスタＰ２１のゲート及び各ＰＭＯＳトランジスタＰ２２のゲートにそれぞれ接続されている。すなわち、ＰＭＯＳトランジスタＰ１１，Ｐ１２と各ＰＭＯＳトランジスタＰ２１と各ＰＭＯＳトランジスタＰ２２はカレントミラー回路を形成している。ＮＭＯＳトランジスタＮ１１のゲートは、差動増幅器Ａ１〜Ａ４の各ＮＭＯＳトランジスタＮ２３のゲートにそれぞれ接続され、ＮＭＯＳトランジスタＮ１１と各ＮＭＯＳトランジスタＮ２３はカレントミラー回路を形成している。
【００２９】
このような構成において、ＮＭＯＳトランジスタＮ２１及びＮ２２を同一サイズのトランジスタで構成することにより、リングオシレータ２１を構成する各差動増幅器Ａ１〜Ａ４の各出力端Ｏ＋，Ｏ−に同一の負荷容量が付加されることになる。リングオシレータ２１のいずれか１つの差動増幅器、例えば図３の場合は差動増幅器Ａ２の差動出力を取り出すことで、遅延差がほとんど生じない正相、負相のクロック信号をなす信号Ｓｉ１及びＳｉ２をそれぞれ生成することができる。
【００３０】
図５は、本第１の実施の形態における差動ドライバ回路の他の例を示した図である。なお、図５では、図１と同じもの又は同様のものは図１と同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図５における図１との相違点は、差動増幅器Ａ２の出力端Ｏ−と差動ドライバ部３の入力端ＩＮ１との間にインバータＩＶ１を、差動増幅器Ａ２の出力端Ｏ＋と差動ドライバ部３の入力端ＩＮ２との間にインバータＩＶ２をそれぞれ挿入したことにある。
【００３１】
ここで、広い周波数レンジのクロック信号を同一のリングオシレータで生成させる場合、高周波クロック信号に比べ低周波クロック信号を生成させるときは、高周波クロック信号を生成するときよりも差動アンプに供給する電流を小さくし、差動増幅器１段あたりの遅延時間を大きくさせるため、差動増幅器のスルーレートを十分大きくすることができない場合がある。そこで、図５のような構成にすることで、差動増幅器の各出力端から取り出した一対の差動信号を同じ段数のインバータで増幅させることによって、各差動信号の遅延差を発生させず、差動ドライバ部３の入力端に波形整形された信号を入力させることができる。このため、入力信号のなまりによる差動ドライバ部３からの各出力信号Ｓｏ１，Ｓｏ２の波形の歪みを防止することができる。
【００３２】
なお、図５では、差動増幅器Ａ２の出力端Ｏ−と差動ドライバ部３の入力端ＩＮ１との間、及び差動増幅器Ａ２の出力端Ｏ＋と差動ドライバ部３の入力端ＩＮ２との間にそれぞれ１段のインバータを設けた場合を例にして示したが、これは一例であり、インバータＩＶ１及びＩＶ２の挿入位置に同じ段数のインバータをそれぞれ挿入するようにすればよい。
【００３３】
このように、本第１の実施の形態における差動ドライバ回路は、ＶＣＯ１５を形成するリングオシレータ２１の遅延回路に出力振幅レベルが電源電圧幅を持った差動増幅器Ａ１〜Ａ４を使用した、相対する信号レベルのクロック信号をなす一対の信号Ｓｉ１及びＳｉ２を生成して出力するＰＬＬ回路部２と、該ＰＬＬ回路部２から入力された信号Ｓｉ１及びＳｉ２から差動出力信号Ｓｏ１及びＳｏ２を生成して出力する差動ドライバ部３とで構成されるようにした。このことから、従来生じていた正相と負相の各クロック信号の遅延差をなくすことができ、差動ドライバ回路の各出力端に接続された負荷容量への不要な充電を減らすことができ、図６で示すように振幅に差異を生じさせることなく、立ち上がり時間及び立ち下がり時間の小さい品質のよい差動信号を得ることができる。
【００３４】
また、差動増幅器Ａ１〜Ａ４によるリングオシレータ２１からなるＶＣＯ１５を有するＰＬＬ回路部２で一対のクロック信号Ｓｉ１及びＳｉ２を生成するようにしたことから、生成する差動信号の周波数の調整は、リングオシレータ２１を構成する差動アンプＡ１〜Ａ４に供給する電流量を調整することで行うことができ、差動増幅器の出力端に付く負荷容量は周波数によって変わることがないことから、周波数に依らず遅延差がほとんど生じない正相、負相の各クロック信号を生成させることができる。このように、品質のよい差動信号が、伝送させる信号の周波数に依存することなく得ることができる。
【００３５】
第２の実施の形態．
図７は、本発明の第２の実施の形態における差動ドライバ回路の他の例を示した回路図である。なお、図７では、図１と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図７における図１との相違点は、図１の差動ドライバ部３の回路構成を変えたことにあり、これに伴って、図１の差動ドライバ部３を差動ドライバ部３ａに、図１の差動ドライバ回路１を差動ドライバ回路１ａにした。
【００３６】
図７において、差動ドライバ回路１ａは、ＰＬＬ回路部２と、該ＰＬＬ回路部２から入力された信号Ｓｉ１及びＳｉ２から差動信号Ｓｏ１及びＳｏ２を生成して出力する差動ドライバ部３ａで構成されている。
差動ドライバ部３ａは、ＮＭＯＳトランジスタＮ３１，Ｎ３２、終端抵抗Ｒ１、抵抗Ｒ３１，Ｒ３２及び定電流源３１で構成されている。なお、ＮＭＯＳトランジスタＮ３１が第１スイッチ回路を、ＮＭＯＳトランジスタＮ３２が第２スイッチ回路を、抵抗Ｒ３１が第１抵抗回路を、抵抗Ｒ３２が第２抵抗回路をそれぞれなす。電源電圧Ｖｄｄと接地電圧との間には、抵抗Ｒ３１、ＮＭＯＳトランジスタＮ３１及び定電流源３１が直列に接続されており、抵抗Ｒ３１とＮＭＯＳトランジスタＮ３１の直列回路に抵抗Ｒ３２とＮＭＯＳトランジスタＮ３２の直列回路が並列に接続されている。
【００３７】
抵抗Ｒ３１とＮＭＯＳトランジスタＮ３１との接続部が出力端ＯＵＴ１をなし、抵抗Ｒ３２とＮＭＯＳトランジスタＮ３２との接続部が出力端ＯＵＴ２をなしている。ＮＭＯＳトランジスタＮ３１のゲートにはＰＬＬ回路部２からの信号Ｓｉ１が、ＮＭＯＳトランジスタＮ３２のゲートにはＰＬＬ回路部２からの信号Ｓｉ２がそれぞれ入力されている。
【００３８】
このような構成において、出力端ＯＵＴ１とＯＵＴ２と間に終端抵抗Ｒ１が接続されており、差動入力信号Ｓｉ１及びＳｉ２によってＮＭＯＳトランジスタＮ３１及びＮ３２がオン／オフすることにより、抵抗Ｒ３１又は抵抗Ｒ３２と定電流源３１との間に挿入された終端抵抗Ｒ１の接続を切り替えることで、抵抗Ｒ３１と抵抗Ｒ３２に流す電流量を変え、出力端ＯＵＴ１とＯＵＴ２との間に所定の電位差を発生させ、入力信号Ｓｉ１及びＳｉ２によって両出力端ＯＵＴ１及びＯＵＴ２をハイレベル又はローレベルに切り替える。
【００３９】
入力端ＩＮ１がローレベルで入力端ＩＮ２がハイレベルのとき、ＮＭＯＳトランジスタＮ３１がオフすると共にＮＭＯＳトランジスタＮ３２がオンし、抵抗Ｒ３１と定電流源３１との間に終端抵抗Ｒ１が直列に接続され、電源電圧Ｖｄｄと定電流源３１との間には、抵抗Ｒ３１と終端抵抗Ｒ１の直列回路と、抵抗Ｒ３２とが並列に接続される。抵抗Ｒ３２よりも抵抗Ｒ３１の方が流れる電流が小さいことから、電源電圧Ｖｄｄからの電圧降下が小さい出力端ＯＵＴ１がハイレベルになり、出力端ＯＵＴ２がローレベルになる。
【００４０】
同様に、入力端ＩＮ１がハイレベルで入力端ＩＮ２がローレベルのときは、電源電圧Ｖｄｄと定電流源３１との間には、抵抗Ｒ３１と、抵抗Ｒ３２及び終端抵抗Ｒ１の直列回路とが並列に接続され、出力端ＯＵＴ１がローレベルに、出力端ＯＵＴ２がハイレベルになる。入力信号Ｓｉ１及びＳｉ２の信号レベルによって、抵抗Ｒ３１及びＲ３２に流れる電流を切り替え、出力端子ＯＵＴ１及びＯＵＴ２から所定の電圧差の信号が出力される。
【００４１】
なお、図７においても、前記第１の実施の形態における図５と同様に差動増幅器Ａ２の出力端Ｏ−と差動ドライバ部３ａの入力端ＩＮ１との間にインバータＩＶ１を、差動増幅器Ａ２の出力端Ｏ＋と差動ドライバ部３ａの入力端ＩＮ２との間にインバータＩＶ２をそれぞれ挿入するようにしてもよい。このようにすることにより、図５の場合と同様の効果を得ることができる。
【００４２】
このように、本第２の実施の形態における差動ドライバ回路は、差動ドライバ部３ａの電流切替スイッチ用トランジスタがＮＭＯＳトランジスタのみで構成されており、前記第１の実施の形態と同様の効果を得ることができると共に、より高速な動作を行うことができる。
【００４３】
なお、前記第１及び第２の各実施の形態では、リングオシレータ２１を、４つの差動増幅器Ａ１〜Ａ４で構成した場合を例にして説明したが、本発明はこれに限定するものではなく、リングオシレータは、差動増幅器の段数、奇数段又は偶数段にかかわらず構成することが可能である。また、前記第１及び第２の各実施の形態で示した差動増幅器Ａ１〜Ａ４の内部回路は一例であり、本発明はこれに限定するものではなく、リングオシレータに使用される差動増幅器は、差動信号を出力する構成をなしていればよい。
【００４４】
【発明の効果】
上記の説明から明らかなように、本発明の差動ドライバ回路によれば、複数段の差動増幅器でリングオシレータを構成した電圧制御発振器を含むＰＬＬ回路を使用し、該リングオシレータを構成している差動増幅器の内のいずれか１つの差動増幅器の差動出力信号を取り出して、正相、負相のクロック信号をなす第１信号及び第２信号を生成して差動ドライバ部にそれぞれ入力するようにした。このことから、伝送させる信号の周波数に依存せず、差動ドライバ部に入力される１対の信号の遅延差を確実に低減させることができ、伝送路に出力される差動信号の振幅の差異をなくすことができる。また、伝送路に出力する信号の立ち上がり及び立ち下がりの各時間を低減させることができ、品質のよい出力信号を得ることができる。
【００４５】
また、差動ドライバ部において、第１切替回路及び第２切替回路が、ＰＬＬ回路部から入力された第１信号に応じて対応する定電流の制御を行い、前記第３切替回路及び第４切替回路が、ＰＬＬ回路部から入力された第２信号に応じて対応する定電流の制御を行い、前記第１切替回路、第２切替回路、第３切替回路及び第４切替回路が、前記終端抵抗に流れる電流の方向を切り替えるような構成にした。このことから、伝送路に出力する差動信号の振幅の差異をなくすことができ、該差動信号の立ち上がり及び立ち下がりの各時間を低減させることができ、小振幅で高速の差動信号を得ることができる。
【００４６】
また、差動ドライバ部において、前記第１スイッチ回路が、ＰＬＬ回路部から入力された第１信号に応じて前記接続制御を行い、前記第２スイッチ回路が、ＰＬＬ回路部から入力された第２信号に応じて前記接続制御を行い、前記第１スイッチ回路及び第２スイッチ回路が、前記終端抵抗に流れる電流の方向を切り替えるような構成にした。このことから、第１スイッチ回路及び第２スイッチ回路をそれぞれ電流切替スイッチ用のトランジスタで構成することで高速動作が可能な差動ドライバ回路を得ることができる。
【００４７】
一方、リングオシレータを構成している差動増幅器の差動出力信号を同じ回路構成の増幅回路でそれぞれ増幅し、正相、負相のクロック信号をなす第１増幅信号及び第２増幅信号を生成して差動ドライバ部に入力するようにした。このことから、伝送させる信号の周波数に依存せず、差動ドライバ部に入力される１対の信号の遅延差を確実に低減させることができる。また、伝送路に出力する信号の立ち上がり時間及び立ち下がり時間の小さい波形整形された信号を差動ドライバ部に入力することができ、波形の歪みを低減した品質のよい出力信号を得ることができる。
【００４８】
また、差動ドライバ部において、前記第１切替回路及び第２切替回路が、第１増幅回路から入力された第１増幅信号に応じて対応する定電流の制御を行い、前記第３切替回路及び第４切替回路が、第２増幅回路から入力された第２増幅信号に応じて対応する定電流の制御を行い、前記第１切替回路、第２切替回路、第３切替回路及び第４切替回路が、前記終端抵抗に流れる電流の方向を切り替えるような構成にした。このことから、伝送路に出力する差動信号の振幅の差異をなくすことができ、該差動信号の立ち上がり及び立ち下がりの各時間を低減させることができ、小振幅で高速の出力信号を得ることができる。
【００４９】
また、前記第１スイッチ回路が、第１増幅回路から入力された第１増幅信号に応じて前記接続制御を行い、前記第２スイッチ回路が、第２増幅回路から入力された第２増幅信号に応じて前記接続制御を行い、前記第１スイッチ回路及び第２スイッチ回路が、前記終端抵抗に流れる電流の方向を切り替えるような構成にした。このことから、第１スイッチ回路及び第２スイッチ回路をそれぞれ電流切替スイッチ用のトランジスタで構成することで高速動作が可能な差動ドライバ回路を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における差動ドライバ回路の例を示した回路図である。
【図２】図１におけるＰＬＬ回路部２の構成例を示したブロック図である。
【図３】図２におけるＶＣＯ１５の回路例を示した図である。
【図４】図３における差動増幅器の回路例を示した図である。
【図５】本第１の実施の形態における差動ドライバ回路の他の例を示した図である。
【図６】図１の各信号例を示した図である。
【図７】本発明の第２の実施の形態における差動ドライバ回路の例を示した回路図である。
【図８】従来の差動ドライバ回路の例を示した回路図である。
【図９】図８の各信号例を示した図である。
【符号の説明】
１，１ａ  差動ドライバ回路
２  ＰＬＬ回路部
３，３ａ  差動ドライバ部
１１，１２  分周回路
１３  位相比較器
１４  ローパスフィルタ
１５  ＶＣＯ
２１  リングオシレータ
Ｒ１  終端抵抗
Ａ１〜Ａ４  差動増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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