(57)【要約】【課題】読出電流経路に介在するトランジスタ群のチャネル抵抗を抑制することによってデータ読出を高速化する薄膜磁性体記憶装置を提供する。【解決手段】読出電流経路に接続されたトランジスタ群の１つである、ＭＴＪメモリセル中のアクセストランジスタＡＴＲは、表面チャネル型電界効果型トランジスタで構成される。表面チャネル型電界効果型トランジスタは、埋め込みチャネル型電界効果型トランジスタと比較してチャネル抵抗が低く、読出電流経路のＲＣ負荷を軽減することができる。これに伴い、高速なデータ読出を実行することができる。【選択図】　　　　図５
2004111466.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置され、各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を有する複数の磁性体メモリセルと、
データ読出時に、前記複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルの記憶データに応じた読出電流が流されるデータ線と、
前記選択メモリセルに対してデータ読出およびデータ書込を実行するための周辺回路とを備え、
前記周辺回路は、前記読出電流に基づいて、前記選択メモリセルの記憶データを読出すセンスアンプ回路を含み、
前記読出電流を通過させるトランジスタのうちの少なくとも一部は、前記周辺回路中の他のトランジスタのうちの単位サイズ当たりのチャネル抵抗が最大である少なくとも一部よりも、単位サイズ当たりのチャネル抵抗が小さくなるように設計される、薄膜磁性体記憶装置。
【請求項２】
前記読出電流を通過させるトランジスタのうちの少なくとも一部は、前記周辺回路中の他のトランジスタのうちのしきい値電圧の絶対値が最大である少なくとも一部のトランジスタよりも、しきい値電圧の絶対値が小さい、請求項１記載の薄膜磁性体記憶装置。
【請求項３】
前記読出電流を通過させるトランジスタのうちの少なくとも一部は、前記周辺回路中の他のトランジスタのうちのゲート長が最大である少なくとも一部よりも、ゲート長が短い、請求項１記載の薄膜磁性体記憶装置。
【請求項４】
前記読出電流を通過させるトランジスタのうちの少なくとも一部は、表面チャネル型電界効果型トランジスタとして作製される、請求項１記載の薄膜磁性体記憶装置。
【請求項５】
前記データ線は、前記磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線を含み、
前記複数の磁性体メモリセルの各々は、対応するビット線および固定電圧の間に前記磁気抵抗素子と直列に接続されて、選択的にオンするアクセストランジスタをさらに有し、
前記読出電流を通過させるトランジスタのうちの前記少なくとも一部は、前記アクセストランジスタを含む、請求項１〜４のいずれか１項に記載の薄膜磁性体記憶装置。
【請求項６】
前記データ線は、
前記磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線を含み、
前記周辺回路は、
前記複数のビット線を選択的に前記センスアンプ回路と接続するための複数の選択ゲートトランジスタをさらに含み、
前記読出電流を通過させるトランジスタのうちの前記少なくとも一部は、前記複数の選択ゲートトランジスタを含む、請求項１〜４のいずれか１項に記載の薄膜磁性体記憶装置。
【請求項７】
前記データ線は、
前記磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数の読出データ線を含み、
前記周辺回路は、
前記複数の読出データ線と前記センスアンプとの間にそれぞれ設けられ、前記複数の読出データ線を選択的にセンスアンプと接続するための複数の選択ゲートトランジスタをさらに含み、
前記読出電流を通過させるトランジスタのうちの前記少なくとも一部は、前記複数の選択ゲートトランジスタを含む、請求項１〜４のいずれか１項に記載の薄膜磁性体記憶装置。
【請求項８】
前記データ線は、
前記磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線と、
前記センスアンプに接続された読出データ線とを含み、
前記複数の磁性体メモリセルの各々は、対応するビット線および固定電圧の間に前記磁気抵抗素子と直列に接続されて、少なくとも前記選択トランジスタにおいてオンするアクセストランジスタをさらに有し、
データ読出時に、前記複数のビット線のうちの前記選択メモリセルを介して前記固定電圧と接続された選択ビット線は、前記固定電圧とは異なる電圧とさらに接続され、
前記周辺回路は、
前記選択ビット線の電位に応じた駆動力で前記読出データ線を駆動するための読出ゲートトランジスタとを含み、
前記読出電流を通過させるトランジスタのうちの前記少なくとも一部は、前記読出ゲートトランジスタを含む、請求項１〜４のいずれか１項に記載の薄膜磁性体記憶装置。
【請求項９】
各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を含む、行列状に配置された複数の磁性体メモリセルと、
前記複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルへ印加するデータ書込磁界を選択的に発生させるための複数の書込電流線と、
前記選択メモリセルに対するデータ読出およびデータ書込を実行するための周辺回路とを備え、
前記周辺回路は、前記複数の書込電流線にそれぞれ対応して設けられ、データ書込電流を対応する電流書込線へ供給する複数の書込ドライバトランジスタを含み、
各前記書込ドライバトランジスタは、前記周辺回路中の他のトランジスタのうちの単位サイズ当たりのチャネル抵抗が最大である少なくとも一部よりも、単位サイズ当たりのチャネル抵抗が小さくなるように設計される、薄膜磁性体記憶装置。
【請求項１０】
各前記書込ドライバトランジスタは、前記周辺回路中の他のトランジスタのうちのしきい値電圧の絶対値が最大である少なくとも一部のトランジスタよりも、しきい値電圧の絶対値が小さい、請求項９記載の薄膜磁性体記憶装置。
【請求項１１】
各前記書込ドライバトランジスタは、前記周辺回路中の他のトランジスタのうちのゲート長が最大である少なくとも一部よりも、ゲート長が短い、請求項９記載の薄膜磁性体記憶装置。
【請求項１２】
各前記書込ドライバトランジスタは、表面チャネル型電界効果型トランジスタとして作製される、請求項９記載の薄膜磁性体記憶装置。
【請求項１３】
各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を含む、行列状に配置された複数の磁性体メモリセルと、
データ読出時に、前記複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルの記憶データに応じた読出電流が流されるデータ線と、
前記選択メモリセルに対するデータ読出およびデータ書込を実行するための周辺回路とを備え、
前記周辺回路は、前記データ線および所定電圧の間に設けられ、前記データ線を前記所定電圧にプリチャージするためのプリチャージトランジスタを含み、
前記プリチャージトランジスタは、前記周辺回路中の他のトランジスタのうちの単位サイズ当たりのチャネル抵抗が最大である少なくとも一部よりも、単位サイズ当たりのチャネル抵抗が小さくなるように設計される、薄膜磁性体記憶装置。
【請求項１４】
前記プリチャージトランジスタは、前記周辺回路中の他のトランジスタのうちのしきい値電圧の絶対値が最大である少なくとも一部のトランジスタよりも、しきい値電圧の絶対値が小さい、請求項１３記載の薄膜磁性体記憶装置。
【請求項１５】
前記プリチャージトランジスタは、前記周辺回路中の他のトランジスタのうちのゲート長が最大である少なくとも一部よりも、ゲート長が短い、請求項１３記載の薄膜磁性体記憶装置。
【請求項１６】
前記プリチャージトランジスタは、表面チャネル型電界効果型トランジスタとして作製される、請求項１３記載の薄膜磁性体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）を有するメモリセルを備えた薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】
近年、新世代の不揮発性記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　ＡｃｃｅｓｓＭｅｍｏｒｙ）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについての報告がなされている（例えば、非特許文献１〜３参照）。
【０００４】
図８は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図８を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよびソース電圧線ＳＬの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびデジット線ＤＬと、データ読出を指示するためのリードワード線ＲＷＬと、データ読出時にトンネル磁気抵抗素子ＴＭＲを接地電圧ＧＮＤにプルダウンするためのソース電圧線ＳＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、ソース電圧線ＳＬおよびビット線ＢＬの間に電気的に結合される。
【０００７】
図９は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。図９を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００８】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【０００９】
データ書込時においては、リードワード線ＲＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびデジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００１０】
図１０は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関連を示す概念図である。
【００１１】
図１０を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ　Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：ＨａｒｄＡｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１２】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１３】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図１０に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１４】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図１０に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはデジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００１５】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、デジット線ＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１６】
図１１は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。図１１を参照して、データ読出動作時においては、アクセストランジスタＡＴＲは、リードワード線ＲＷＬの活性化に応答してターンオンする。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤへプルダウンされた状態でビット線ＢＬと電気的に結合される。
【００１７】
この状態で、ビット線ＢＬを所定電圧へプルアップすれば、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセル電流Ｉｃｅｌｌを所定の基準電流と比較することにより、ＭＴＪメモリセルから記憶データを読出すことができる。
【００１８】
なお、メモリセル電流Ｉｃｅｌｌは、一般的に、上述したデータ書込電流と比較して１〜２桁程度小さくなるように設計される。したがって、メモリセル電流Ｉｃｅｌｌの影響によって、ＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。すなわち非破壊的なデータ読出が可能である。
【００１９】
図１２は、半導体基板上に接続されたＭＴＪメモリセルの第１の構造例を示す図である。
【００２０】
図１２を参照して、半導体基板ＳＵＢ上に形成されたアクセストランジスタＡＴＲは、ｎ型領域である不純物領域１１０および１２０と、ゲート領域１３０とを有する。不純物領域１１０は、コンタクトホール１３１に形成される金属膜を介してソース電圧線ＳＬと電気的に結合される。
【００２１】
デジット線ＤＬは、ソース電圧線ＳＬの上層に設けられた金属配線層に形成される。トンネル磁気抵抗素子ＴＭＲは、デジット線ＤＬの上層側に配置される。トンネル磁気抵抗素子ＴＭＲは、ストラップ１５０およびコンタクトホール１４０に形成された金属膜を介して、アクセストランジスタＡＴＲの不純物領域１２０と電気的に結合される。ストラップ１５０は、トンネル磁気抵抗素子ＴＭＲをアクセストランジスタＡＴＲと電気的に結合するために設けられ、導電性の物質で形成される。ビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲと電気的に結合されて、トンネル磁気抵抗素子ＴＭＲの上層側に設けられる。
【００２２】
データ書込電流および読出電流が流されるビット線ＢＬおよびデータ書込電流が流されるデジット線ＤＬは、金属配線層を用いて形成される。一方、リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるので、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線ＲＷＬは、独立した金属配線層を新たに設けることなく、ゲート領域１３０と同一の配線層に、ポリシリコン層やポリサイド層などを用いて形成されるのが一般的である。
【００２３】
図１３は、半導体基板上に作製されたＭＴＪメモリセルの第２の構造例を示す図である。
【００２４】
図１３を参照して、第２の構造例においては、ＭＴＪメモリセルの構造に必要な金属配線層を削減するために、ソース電圧線ＳＬが金属配線層を用いて形成されない点が異なる。ソース側に対応する不純物領域１１０は、行方向あるいは列方向に隣接するアクセストランジスタＡＴＲ間で互いに電気的に結合され、かつ、接地電圧ＧＮＤと結合されてソース電圧線として作用する。
【００２５】
これに伴い、図１２に示した第１の構造例では金属配線層Ｍ２およびＭ３にそれぞれ形成されたデジット線ＤＬおよびビット線ＢＬは、金属配線層Ｍ１およびＭ２にそれぞれ形成される。これにより、これらの信号線を形成するのに必要な金属配線層の数が、第２の構造例では第１の構造例と比較して１つ削減される。これにより、ＭＴＪメモリセルの集積度を高めることができる。
【００２６】
図１４は、半導体基板上に作製されたＭＴＪメモリセルの第３の構造例を示す図である。
【００２７】
図１４を参照して、第３の構造例においては、ビット線ＢＬの金属配線層の上層にデジット線ＤＬが配置される点が異なる。
【００２８】
これに伴い、図１３に示した第２の構造例では金属配線層Ｍ１およびＭ２にそれぞれ形成されたデジット線ＤＬおよびビット線ＢＬは、金属配線層Ｍ２およびＭ１にそれぞれ形成される。すなわち、ビット線ＢＬを構成する金属配線層の上層の金属配線層にデジット線ＤＬが形成される。これにより、図１４に示されるようにデジット線ＤＬをゲート領域１３０の上層側ではなく、不純物領域１２０の上層部に形成することができる。これに従い、ストラップ１５０の領域を縮小することができ、トランジスタサイズをさらに縮小することが可能となる。これに伴い、ＭＴＪメモリセルの集積度をさらに高めることができる。
【００２９】
このように、ＭＲＡＭデバイスは、半導体基板上に集積配置されたＭＴＪメモリセルによって、不揮発的なデータ記憶を実行できる。すなわち各ＭＴＪメモリセルにおいて、トンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換え可能な磁化方向に応じて、その電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とをそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００３０】
【非特許文献１】
ロイ・ショイアーライン（Ｒｏｙ　Ｓｃｈｅｕｅｒｌｉｎｅ）他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ（Ａ　１０ｎｓ　Ｒｅａｄ　ａｎｄ　Ｗｒｉｔｅ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｓｉｎｇ　ａ　Ｍａｇｎｅｔｉｃ　ＴｕｎｎｅｌＪｕｎｃｔｉｏｎ　ａｎｄ　ＦＥＴ　Ｓｗｉｔｃｈ　ｉｎ　ｅａｃｈ　Ｃｅｌｌ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（２０００　ＩＥＥＥ　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．２），ｐ．１２８−１２９。
【００３１】
【非特許文献２】
ダーラム（Ｍ．Ｄｕｒｌａｍ）他５名、“磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ（Ｎｏｎｖｏｌａｔｉｌｅ　ＲＡＭ　ｂａｓｅｄ　ｏｎ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　Ｅｌｅｍｅｎｔｓ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．３（２０００　ＩＥＥＥ　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．３），ｐ．１３０−１３１。
【００３２】
【非特許文献３】
ナジ（Ｐｅｔｅｒ　Ｋ．　Ｎａｊｉ）他４名、“２５６ｋｂ、３．０ボルトおよび１トランジスタ１磁気トンネル接合型の不揮発性磁気抵抗性ランダムアクセスメモリ（Ａ　２５６ｋｂ　３．０Ｖ　１Ｔ１ＭＴＪ　Ｎｏｎｖｏｌａｔｉｌｅ　Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　ＲＡＭ）”（米国），２００１年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．６（２００１　ＩＥＥＥ　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．６），ｐ．１２２−１２３。
【００３３】
【発明が解決しようとする課題】
図１１で説明したように、ＭＲＡＭデバイスにおけるデータ読出は、選択メモリセルの電気抵抗を反映したメモリセル電流Ｉｃｅｌｌあるいはメモリセル電流Ｉｃｅｌｌに応じた別の電流を、読出電流としてセンスアンプ等で検知することによって実行される。
【００３４】
しかしながら、このような読出電流の経路（以下、「読出電流経路」とも称する）には、データ読出時においてターンオンされる多数のトランジスタ群が接続されている。たとえば、メモリセル行に対応してワード線を配置し、メモリセル列に対応してビット線を配置する構成では、読出電流経路に含まれる選択ビット線には、選択メモリセル中のアクセストランジスタＡＴＲが接続されている。また、各ビット線に対応して設けられ、対応するビット線を選択するためのコラム選択ゲートもターンオンして選択ビット線とセンスアンプ等とを電気的に接続している。
【００３５】
センスアンプにおいては、ターンオンしたトランジスタ群を読出電流が通過するため、当該トランジスタ群の抵抗および選択メモリセルの電気抵抗の和に応じた読出電流を検知する。したがって、トランジスタ群の抵抗が大きくなると、読出電流が選択メモリセルの電気抵抗を必ずしも反映しなくなってしまい、誤読出を引き起こす危険性がある。また、トランジスタ群の抵抗の影響により、センス動作に時間がかかり、データ読出の高速化に支障をきたす危険性がある。
【００３６】
特に、一般的なＭＴＪメモリセルにおいては、電気抵抗値が数十ＫΩオーダであり、データ読出時におけるＭＴＪメモリセルへの印加電圧は、トンネル膜（絶縁膜）の信頼性等を考慮して、０．５Ｖ程度に抑えられる。したがって、上記読出電流は、マイクロアンペア（μＡ：１０−６Ａ）オーダに留まり、選択メモリセルの記憶データに応じた読出電流差は、数μＡ程度に過ぎない。したがって、高速なデータ読出を実行するためには、読出電流差が十分に確保できるように当該トランジスタ群の抵抗の影響を低く抑える必要がある。
【００３７】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、読出電流経路に介在するトランジスタ群の抵抗を抑制することによって高速かつ誤読出のないデータ読出を実行可能な薄膜磁性体記憶装置を提供することである。
【００３８】
【課題を解決するための手段】
本発明のある局面に従う薄膜磁性体記憶装置は、複数の磁性体メモリセルと、データ線と、周辺回路とを含む。複数の磁性体メモリセルは、行列状に配置され、各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を有する。データ線は、データ読出時に、複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルの記憶データに応じた読出電流が流される。周辺回路は、選択メモリセルに対してデータ読出およびデータ書込を実行する。また、周辺回路は、読出電流に基づいて、選択メモリセルの記憶データを読出すセンスアンプ回路を含む。また、読出電流を通過させるトランジスタのうちの少なくとも一部は、周辺回路中の他のトランジスタのうちの単位サイズ当たりのチャネル抵抗が最大である少なくとも一部よりも、単位サイズ当たりのチャネル抵抗が小さくなるように設計される。
【００３９】
本発明の別の局面に従う薄膜磁性体記憶装置は、複数の磁性体メモリセルと、複数の書込電流線と、周辺回路とを含む。複数の磁性体メモリセルは、行列状に配置され、各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を有する。複数の書込電流線は、複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルへ印加するデータ書込磁界を選択的に発生させる。周辺回路は、選択メモリセルに対するデータ読出およびデータ書込を実行する。また、周辺回路は、複数の書込電流線にそれぞれ対応して設けられ、データ書込電流を対応する電流書込線へ供給する複数の書込ドライバトランジスタを含む。各書込ドライバトランジスタは、周辺回路中の他のトランジスタのうちの単位サイズ当たりのチャネル抵抗が最大である少なくとも一部よりも、単位サイズ当たりのチャネル抵抗が小さくなるように設計される。
【００４０】
本発明のさらに別の局面に従う薄膜磁性体記憶装置は、複数の磁性体メモリセルと、データ線と、周辺回路とを含む。複数の磁性体メモリセルは、行列状に配置され、各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を含む。データ線は、データ読出時に、複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルの記憶データに応じた読出電流が流される。周辺回路は、選択メモリセルに対するデータ読出およびデータ書込を実行する。また、周辺回路は、データ線および所定電圧の間に設けられ、データ線を所定電圧にプリチャージするためのプリチャージトランジスタを含む。プリチャージトランジスタは、周辺回路中の他のトランジスタのうちの単位サイズ当たりのチャネル抵抗が最大である少なくとも一部よりも、単位サイズ当たりのチャネル抵抗が小さくなるように設計される。
【００４１】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は同一または相当部分を示すものとする。
【００４２】
（実施の形態１）
図１は、本発明の実施の形態１に従うＭＲＡＭデバイスのアレイ構成を示す回路図である。
【００４３】
図１を参照して、実施の形態１に従うＭＲＡＭデバイス１は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列される複数のＭＴＪメモリセルＭＣによって形成されるメモリセルアレイ１０と、ロウアドレスＲＡに基づいてメモリセルアレイ１０における行選択を実行する行デコーダ２０と、列アドレスＣＡに基づいてメモリセルアレイ１０における列選択を実行する列デコーダ２５とを備える。
【００４４】
メモリセルアレイ１０においては、メモリセル行にそれぞれ対応してリードワード線ＲＷＬ１〜ＲＷＬｎ、デジット線ＤＬ１〜ＤＬｎおよびソース電圧線ＳＬ１〜ＳＬｎが配置され、メモリセル列にそれぞれ対応してビット線ＢＬ１〜ＢＬｍが設けられる。なお、以下においては、リードワード線ＲＷＬ１〜ＲＷＬｎ、デジット線ＤＬ１〜ＤＬｎ、ビット線ＢＬ１〜ＢＬｍおよびソース電圧線ＳＬ１〜ＳＬｎを総称して、リードワード線ＲＷＬ、デジット線ＤＬ、ビット線ＢＬおよびソース電圧線ＳＬともそれぞれ表記する。また、信号、信号線およびデータの２値的な高電圧状態（たとえば電源電圧Ｖｃｃ）および低電圧状態（たとえば接地電圧ＧＮＤ）を、「Ｈレベル」および「Ｌレベル」ともそれぞれ称することとする。
【００４５】
各ＭＴＪメモリセルＭＣは、図８に示したのと同様に構成され、対応するビット線ＢＬおよびソース電圧線ＳＬの間に直列に接続されたトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。アクセストランジスタＡＴＲのゲートは対応するリードワード線ＲＷＬと接続されている。アクセストランジスタＡＴＲのソースには、対応するソース電圧線ＳＬによって接地電圧ＧＮＤが供給される。トンネル磁気抵抗素子ＴＭＲは、記憶データに応じた方向に磁化されて、電気抵抗ＲｍａｘおよびＲｍｉｎのいずれかを有する。
【００４６】
各ＭＴＪメモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの電気抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。
【００４７】
次に、メモリセルアレイ１０周辺の構成について説明する。
ＭＲＡＭデバイス１は、さらに、各メモリセル行に対応して、電源電圧Ｖｃｃとデジット線ＤＬの一端との間に設けられたデジット線ドライバトランジスタ４１を備える。デジット線ドライバトランジスタ４１は、たとえばＮチャネルＭＯＳトランジスタで構成される。デジット線ドライバトランジスタ４１のゲートには、データ書込時において、対応するメモリセル行がデータ書込対象に選択されたときにＨレベルに活性化されるデコード信号が行デコーダ２０から与えられる。
【００４８】
したがって、選択行のデジット線ＤＬは、デジット線ドライバトランジスタ４１のターンオンに応答して、その一端および他端を電源電圧Ｖｃｃおよび接地電圧ＧＮＤとそれぞれ接続される。この結果、選択行のデジット線に、電源電圧Ｖｃｃから接地電圧ＧＮＤへ所定方向のデータ書込電流を流すことができる。一方、データ読出時には、各メモリセル行においてデジット線ドライバトランジスタ４１はターンオフされて、各デジット線ＤＬには電流が流れない。
【００４９】
行デコーダ２０は、データ読出時において、ロウアドレスＲＡに基づいて、選択行のリードワード線ＲＷＬをＨレベルに活性化し、非選択行のリードワード線ＲＷＬをＬレベルに非活性化する。行デコーダ２０は、図示しないＲＷＬドライバを含んでいるものとする。一方、データ書込時においては、各リードワード線ＲＷＬはＬレベルに非活性化される。
【００５０】
ＭＲＡＭデバイス１は、さらに、メモリセルアレイ１０に隣接する領域に設けられた複数のＤＢ１およびＤＢ２と、ＤＢ１′およびＤＢ２′とを備える。データバスＤＢ１およびＤＢ２と、ＤＢ１′およびＤＢ２′とは、メモリセルアレイ１０を挟んで互いに反対側の領域に配置される。
【００５１】
ＭＲＡＭデバイス１は、さらに、メモリセル列（すなわち、ビット線ＢＬ１〜ＢＬｍ）にそれぞれ対応して設けられた、コラム選択ゲートトランジスタＣＳＧ１〜ＣＳＧｍと、ビット線ドライバＢＤＶａ１〜ＢＤＶａｍおよびＢＤＶｂ１〜ＢＤＶｂｍとをさらに備える。以下においては、コラム選択ゲートトランジスタＣＳＧ１〜ＣＳＧｍ、ビット線ドライバＢＤＶａ１〜ＢＤＶａｍ，ＢＤＶｂ１〜ＢＤＶｂｍをそれぞれ総称して、コラム選択ゲートトランジスタＣＳＧおよびビット線ドライバＢＤＶａ，ＢＤＶｂとも称することとする。
【００５２】
ビット線ＢＬは、対応するコラム選択ゲートトランジスタＣＳＧを介して、データバスＤＢ１およびＤＢ２の所定の一方と接続される。図１においては、奇数列のビット線がデータバスＤＢ１と対応づけられ、偶数列のビット線がデータバスＤＢ２と対応づけられる構成が示される。たとえばビット線ＢＬ１はコラム選択ゲートトランジスタＣＳＧ１を介してデータバスＤＢ１と接続され、ビット線ＢＬ２は、コラム選択ゲートトランジスタＣＳＧ２を介してデータバスＤＢ１と接続される。
【００５３】
ＭＲＡＭデバイス１は、さらに、データバスの本数に応じて定められるｋ本（ｋ：自然数）のコラム選択線ＣＳＬ１〜ＣＳＬｋを備える。図１に示す構成においては、２本のデータバスＤＢ１およびＤＢ２を用いてデータ読出を実行する構成となっているので、ｋ＝Ｍ／２で示される。
【００５４】
列デコーダ２５は、列アドレスＣＡのデコード結果、すなわち列選択結果に応じて、コラム選択線ＣＳＬ１〜ＣＳＬｋのうちの、列選択結果に対応する１本を選択状態（Ｈレベル）に活性化する。以下においては、コラム選択線ＣＳＬ１〜ＣＳＬｋを総称してコラム選択線ＣＳＬとも称することとする。
【００５５】
また、ＭＲＡＭデバイス１は、各コラム選択線ＣＳＬに対応して設けられるＡＮＤ回路ＡＤを備える。ＡＮＤ回路ＡＤは、データ書込時にＨレベルに設定される制御信号ＷＥの反転レベルおよび対応するコラム選択線ＣＳＬの信号のＡＮＤ論理演算結果をコラム選択ゲートトランジスタＣＳＧに出力する。
【００５６】
各コラム選択ゲートトランジスタＣＳＧのゲートは、対応するコラム選択線ＣＳＬの入力を受けるＡＮＤ回路の出力ノードと電気的に結合される。１本のコラム選択線ＣＳＬは、それぞれが異なるデータバスと接続された複数のコラム選択ゲートトランジスタのゲートを制御する。たとえば、データバスＤＢ１およびＤＢ２とそれぞれ接続されるコラム選択ゲートトランジスタＣＳＧ１およびＣＳＧ２は、各々のゲートに共通のコラム選択線ＣＳＬ１に対応するＡＮＤ回路ＡＤの入力を受ける。
【００５７】
ビット線ＢＬ１〜ＢＬｍの両端にそれぞれ対応して、ビット線ドライバＢＤＶａ１〜ＢＤＶａｍおよびＢＤＶｂ１〜ＢＤＶｂｍがそれぞれ設けられる。ビット線ドライバＢＤＶａ１〜ＢＤＶａｍの各々の構成は同様であり、ビット線ドライバＢＤＶｂ１〜ＢＤＶｂｍの構成は同様であるので、ここでは代表的にビット線ドライバＢＤＶａ１，ＢＤＶｂ１の構成について説明する。
【００５８】
ビット線ドライバＢＤＶａ１は、電源電圧Ｖｃｃとビット線ＢＬ１の一端側（列デコーダ２５側）との間に接続されたビット線ドライバトランジスタ５１と、ビット線ＢＬ１の一端側と接地電圧ＧＮＤとの間に接続されたビット線ドライバトランジスタ５２と、ビット線ドライバトランジスタ５１および５２のゲート電圧をそれぞれ制御するための論理ゲート５３および５５とを有する。
【００５９】
論理ゲート５３は、データバスＤＢ１、データ書込時にＨレベルに設定される制御信号ＷＥおよびコラム選択線ＣＳＬ１の３つの電圧レベル間のＡＮＤ論理演算結果をビット線ドライバトランジスタ５１のゲートに出力する。論理ゲート５５は、データバスＤＢ１の反転レベル、制御信号ＷＥおよびコラム選択線ＣＳＬ１の３つの電圧レベル間のＡＮＤ論理演算結果をビット線ドライバトランジスタ５２のゲートに出力する。
【００６０】
これに対して、ビット線ドライバＢＤＶｂ１は、電源電圧Ｖｃｃとビット線ＢＬ１の他端側（列デコーダ２５の反対側）との間に接続されたビット線ドライバトランジスタ６１と、ビット線ＢＬ１の他端側と接地電圧ＧＮＤとの間に接続されたビット線ドライバトランジスタ６２と、ビット線ドライバトランジスタ６１および６２のゲート電圧をそれぞれ制御するための論理ゲート６３および６５とを有する。
【００６１】
論理ゲート６３は、データバスＤＢ１′の反転レベル、制御信号ＷＥおよびコラム選択線ＣＳＬ１の３つの電圧レベル間のＡＮＤ論理演算結果をビット線ドライバトランジスタ６１のゲートに出力する。論理ゲート６５は、データバスＤＢ１′、制御信号ＷＥおよびコラム選択線ＣＳＬ１の３つの電圧レベル間のＡＮＤ論理演算結果をビット線ドライバトランジスタ６２のゲートに出力する。
【００６２】
ＭＲＡＭデバイス１は、データ入力回路８０をさらに備える。データ入力回路８０は入力バッファ機能を含み、外部から入力された入力データＤＩＮに応じて、データバスＤＢ１，ＤＢ２およびＤＢ１′，ＤＢ２′の電圧を駆動する。このデータ入力回路８０は、１本のコラム選択線ＣＳＬに対応する２本のビット線に対して２ビットの並列なデータ書込を実行する。具体的には、コラム選択線ＣＳＬに対応するビット線のうち奇数列のビット線のデータ書込を実行する場合には、データバスＤＢ１，ＤＢ１′の電圧を駆動する。一方、コラム選択線ＣＳＬに対応するビット線のうち偶数列のビット線のデータ書込を実行する場合には、データバスＤＢ２，ＤＢ２′の電圧を駆動する。
【００６３】
たとえば、列選択線ＣＳＬ１に対応する選択したビット線ＢＬ１に対して、書込データがＨレベル（“１”）のデータ書込を実行するときには、データバスＤＢ１およびＤＢ１′をＨレベル（電源電圧Ｖｃｃ）に駆動する。また、選択ビット線ＢＬ２に対しても同様に、書込データがＨレベル（“１”）のデータ書込を実行するときには、データバスＤＢ２，ＤＢ２′を、Ｈレベルに駆動する。
【００６４】
これに対して、列選択線ＣＳＬ１に対応する選択したビット線ＢＬ１に対して、書込データがＬレベル（“０”）のときには、データバスＤＢ１およびＤＢ１′をＬレベル（接地電圧ＧＮＤ）に駆動する。また、選択ビット線ＢＬ２に対しても同様に書込データがＬレベル（“０”）のときには、データバスＤＢ２，ＤＢ２′をＬレベルに駆動する。
【００６５】
これにより、Ｈレベルデータの書込時（ＤＩＮ＝“１”）には、選択列のビット線ＢＬに、ビット線ドライバＢＤＶａからＢＤＶｂに向かう方向にデータ書込電流＋Ｉｗが流される。Ｌレベルデータの書込時（ＤＩＮ＝“０”）には、選択列のビット線ＢＬに、Ｈレベルデータ書込時と反対方向、すなわち、ビット線ドライバＢＤＶｂからＢＤＶａへ向かう方向にデータ書込電流−Ｉｗが流される。
【００６６】
デジット線ＤＬを流れるデータ書込電流は、ＭＴＪメモリセルＭＣにおいて磁化困難軸方向に沿った磁界を発生する。一方、ビット線を流れる、書込データに応じた方向のデータ書込電流は、ＭＴＪメモリセルＭＣにおいて磁化容易軸方向に沿った磁界を発生させる。対応するデジット線ＤＬおよびビット線ＢＬの両方にデータ書込電流が流されたメモリセルＭＣにおいて、ビット線を流れるデータ書込電流の方向に応じた書込データが磁気的に書込まれる。
【００６７】
ＭＲＡＭデバイス１は、さらに、各ビット線ＢＬに対応して設けられたプリチャージトランジスタ６７と、センスアンプ回路７０と、センス選択ゲートトランジスタ９１，９２と、データ出力回路７５とを備える。
を含む。
【００６８】
プリチャージトランジスタ６７は、プリチャージ電圧Ｖｐｃと各ビット線ＢＬとの間に電気的に結合される。プリチャージトランジスタ６７は、プリチャージ信号φＰＲに応答してオンする。たとえば、プリチャージ電圧Ｖｐｃとして接地電圧ＧＮＤを用いることができる。
【００６９】
プリチャージ信号φＰＲは、ＭＲＡＭデバイス１のスタンバイ期間と、ＭＲＡＭデバイス１のアクティブ期間内におけるデータ書込動作およびデータ読出動作の前後等において、各ビット線ＢＬをプリチャージするために活性化される。一方、ＭＲＡＭデバイスのアクティブ期間におけるデータ書込およびデータ読出動作時においては、プリチャージ信号φＰＲはＬレベルに非活性化される。これに応答して、各ビット線ＢＬは、プリチャージ電圧Ｖｐｃ（接地電圧ＧＮＤ）と切離される。
【００７０】
センス選択ゲートトランジスタ９１および９２は、データバスＤＢ１およびＤＢ２とセンスアンプ回路７０との間にそれぞれ接続される。センス選択ゲートトランジスタ９１および９２のゲートには、データ読出時に選択的にＨレベルに設定されるセンス選択信号ＳＡ１およびＳＡ２がそれぞれ入力される。センス選択ゲートトランジスタ９１および９２は、たとえばＮチャネルＭＯＳトランジスタで構成される。したがって、データ読出時においては、センス選択ゲートトランジスタ９１および９２の一方がオンして、データバスＤＢ１およびＤＢ２の一方がセンスアンプ回路７０と接続される。
【００７１】
図２は、センスアンプ回路７０の構成を示す回路図である。
センスアンプ回路７０は、ノードＮｏおよびデータバスＤＢ１（ＤＢ２）の間に接続されたＮチャネルＭＯＳトランジスタ７１と、ノード／Ｎｏおよびリファレンスデータ線ＤＢｒの間に接続されたＮチャネルＭＯＳトランジスタ７１ｒと、ノードＮｓｐおよびノードＮｏの間に接続されるＰチャネルＭＯＳトランジスタ７２と、ノードＮｓｐおよびノード／Ｎｏの間に接続されるＰチャネルＭＯＳトランジスタ７２ｒと、電源電圧ＶｃｃおよびノードＮｓｐの間に接続されるＰチャネルＭＯＳトランジスタ７３とを有する。また、リファレンスデータ線ＤＢｒは定電流源７７と接続され、基準電流Ｉｒｅｆが通過する。なお、センスアンプ回路７０の電源電圧は、電源電圧Ｖｃｃとは独立した電圧とすることも可能である。なお、「／」の記号は、反転、否定、相補等を示すものとする。以下についても同様である。
【００７２】
トランジスタ７２および７２ｒの各ゲートは、ノードＮｏと接続される。トランジスタ７２および７２ｒは、カレントミラーを構成し、ノードＮｏおよび／Ｎｏの各々に対して、同一の基準電流Ｉｒｅｆを供給しようとする。
【００７３】
また、センスアンプ回路７０は、一定の基準電圧Ｖｒｅｆを生成する基準電圧発生回路７６を有する。
【００７４】
トランジスタ７１および７１ｒの各ゲートには、所定の基準電圧Ｖｒｅｆが入力される。基準電圧Ｖｒｅｆはトンネル磁気抵抗素子中のトンネル膜（絶縁膜）の信頼性等を考慮して、たとえば約４００ｍＶ程度に設定される。これにより、過電圧印加によるメモリセル破壊を回避して、動作信頼性を向上できる。
【００７５】
トランジスタ７１および７１ｒは、データバスＤＢ１（ＤＢ２）およびリファレンスデータ線ＤＢｒを基準電圧Ｖｒｅｆレベル程度に維持するとともに、データバスＤＢ１（ＤＢ２）およびリファレンスデータ線ＤＢｒの通過電流差を増幅して、ノードＮｏおよび／Ｎｏ間の電圧差に変換する。この結果、ノードＮｏおよび／Ｎｏの間における電圧差ΔＶは、選択メモリセルの記憶データに応じた極性を有する。したがって、ノードＮｏの電圧に基づいて、読出データＲＤＴを生成できる。
【００７６】
トランジスタ７３のゲートへは、データ読出時に合わせてＬレベルへ活性化されるセンスイネーブル信号／ＳＥが入力される。トランジスタ７３は、センスイネーブル信号／ＳＥの活性化（Ｌレベル）に応答して動作電流を供給して、センスアンプ回路７０を動作させる。
【００７７】
データ読出時の動作について詳細に説明すると、選択行のリードワード線ＲＷＬおよび選択列に対応するコラム選択線ＣＳＬが活性化される。これに伴い、対応するコラム選択線ＣＳＬの活性化信号（Ｈレベル）および制御信号ＷＥの反転信号（データ読出時、Ｈレベル）の入力を受けるＡＮＤ回路ＡＤは、Ｈレベルを出力する。これに伴い対応するコラム選択ゲートトランジスタはターンオンする。この結果、センスアンプ回路７０−センス選択ゲートトランジスタ（９１または９２）−選択データバス（ＤＢ１またはＤＢ２）−コラム選択ゲートトランジスタＣＳＧ−選択ビット線−トンネル磁気抵抗素子ＴＭＲ−アクセストランジスタＡＴＲ−ソース電圧線ＳＬ−接地電圧ＧＮＤの読出電流経路が形成されて、選択メモリセルの電気抵抗（すなわち記憶データ）に応じた読出電流Ｉｓが流される。
【００７８】
この構成では、読出電流Ｉｓは、選択メモリセルを通過するメモリセル電流Ｉｃｅｌｌに相当し、選択メモリセルの電気抵抗がＲｍａｘおよびＲｍｉｎであるときに、それぞれＩｓ（Ｒｍａｘ）およびＩｓ（Ｒｍｉｎ）となるように設計されている。上述した基準電流Ｉｒｅｆは、上記Ｉｓ（Ｒｍａｘ）およびＩｓ（Ｒｍｉｎ）の中間値に設計される。
【００７９】
データ出力回路７５は、出力バッファ機能を含み、センスアンプ回路７０によって生成された読出データＲＤＴを出力データＤＯＵＴとして外部へ出力する。
【００８０】
以上説明したＭＲＡＭデバイスにおけるデータ書込およびデータ読出動作を、図３および図４を用いて説明する。
【００８１】
図３を参照して、データ書込時においては、各リードワード線ＲＷＬはＬレベル（接地電圧ＧＮＤ）に非活性化され、選択行のデジット線ＤＬが活性化される。さらに、図示しないが、選択列のコラム選択線ＣＳＬが活性化される。
【００８２】
これにより、選択行のデジット線ＤＬおよび選択列のビット線ＢＬには、一定方向のデータ書込電流Ｉｐおよび書込データに応じた方向のデータ書込電流±Ｉｗがそれぞれ供給される。ここで、データ書込電流±Ｉｗは、異なる方向のデータ書込電流＋Ｉｗおよび−Ｉｗを総称したものである。この結果、選択行のデジット線および選択列のビット線の交点に位置する選択メモリセルに対して、データ書込が実行される。
【００８３】
データ読出時においては、選択行に対応するリードワード線ＲＷＬがＨレベルに活性化される一方で、各デジット線ＤＬは、非活性化されて電流は流されない。また、図示しないが、選択列のコラム選択線ＣＳＬが活性化される。
【００８４】
選択列のビット線ＢＬは、選択メモリセルを介して接地電圧ＧＮＤへプルダウンされる。センスアンプ回路７０は、センスイネーブル信号／ＳＥの活性化に応答して、上述したようにデータバスＤＢ１（ＤＢ２）およびリファレンスデータ線ＤＢｒを基準電圧Ｖｒｅｆの電圧レベルに引き上げ、その電圧レベルを維持する。
【００８５】
このとき、選択列のビットを含む読出電流経路には、選択メモリセルの記憶データに応じた読出電流Ｉｓが流れる。この読出電流Ｉｓと上述の基準電流Ｉｒｅｆとの電流差を検知することによって、選択メモリセルの記憶データを読出すことができる。
【００８６】
図４は、他のデータ読出動作のバリエーションが示される。
尚、ここでは、図２とは異なるセンスアンプ回路を用いることとする。
【００８７】
データ読出動作においては、センスアンプ回路は、データバスＤＢ１またはＤＢ２を介して、選択列のビット線ＢＬに一定の読出電流Ｉｓを供給する。これに応じて、選択列のビット線ＢＬには、選択メモリセルの２種類の電気抵抗（Ｒｍａｘ，Ｒｍｉｎ）に応じた電圧Ｖ１またはＶ０が、読出電流Ｉｓに基づいて発生される。
【００８８】
したがって、上記の電圧Ｖ１およびＶ０の中間レベルに対応して設計された所定電圧Ｖｒと、選択ビット線と接続されたデータバスＤＢ１またはＤＢ２の電圧との電圧差を検知することによって、選択メモリセルの記憶データを読出すことができる。
【００８９】
なお、センスアンプ回路としては、電流差を増幅・検知するための一般的な構成が適用可能であるので、その詳細な回路構成については説明を省略する。また、図４に示されたデータ書込動作については、図３と同様であるので説明は繰り返さない。
【００９０】
図３および図４のいずれのデータ読出動作も、読出電流経路を流れる読出電流Ｉｓに基づいて実行されるので、読出電流経路に介在するトランジスタ群の抵抗が大きくなれば、センス動作に時間が掛かり高速なデータ読出に支障をきたす。
【００９１】
たとえば、選択ビット線上の選択セルにおける、アクセストランジスタＡＴＲのチャネル抵抗が原因となる。また、同様の原因は、ターンオンしたコラム選択ゲートトランジスタＣＳＧやセンス選択ゲートトランジスタ９１および９２についてもいえる。
【００９２】
次に、読出電流経路上のトランジスタ群の抵抗を抑制するための構成について説明する。
【００９３】
図５は、読出電流経路に介在するトランジスタ群の実施の形態１に従う構造例を示す断面図である。
【００９４】
図５を参照して、読出電流経路に接続されるトランジスタ群に含まれるアクセストランジスタＡＴＲおよび周辺回路トランジスタＰＴＲの少なくとも一部は、表面チャネル型電界効果型トランジスタで設けられる。表面チャネル型電界効果型トランジスタは、キャリヤの走行する領域であるチャネルを半導体基板表面に設けたトランジスタであり、半導体基板内にチャネルを設けた埋め込みチャネル型電界効果型トランジスタと比較してチャネル抵抗（トランジスタが有する抵抗）が小さい。
【００９５】
周辺回路トランジスタＰＴＲは、たとえば図２におけるコラム選択ゲートトランジスタＣＳＧ、センス選択ゲートトランジスタ９１，９２に相当する。
【００９６】
アクセストランジスタＡＴＲおよび周辺回路トランジスタＰＴＲは、半導体基板ＳＵＢに設けられる。
【００９７】
アクセストランジスタＡＴＲは、半導体基板ＳＵＢに設けられたソースおよびドレインに相当する不純物領域１１０，１２０（ｎ型領域）と、チャネル領域２１０（ｐ型）とを有する。リードワード線ＲＷＬに相当するゲート領域１３０は、このようなチャネル領域２１０の上面にゲート絶縁膜を介して形成される。このゲート領域１３０は、Ｎ型拡散ポリシリコン材料で形成される。アクセストランジスタＡＴＲの上部領域における信号線群およびトンネル磁気抵抗素子ＴＭＲとの接続関係は図１２に示したのと同様であるのでその詳細な説明は繰返さない。なお、ここでは、ＮチャネルＭＯＳトランジスタの構成について説明したが、ＰチャネルＭＯＳトランジスタについても同様に設計される。具体的には、チャネル領域２１０は、ｐ型の代わりにｎ型のチャネルが用いられ、ゲート領域１３０は、Ｎ型拡散ポリシリコン材料の代わりにＰ型拡散ポリシリコン材料が用いられる。
【００９８】
同様に、周辺回路トランジスタＰＴＲは、半導体基板ＳＵＢに設けられたソースおよびドレインに相当する不純物領域１１０♯，１２０♯（ｎ型領域）と、チャネル領域２１０♯（ｐ型）と、チャネル領域２１０♯の上面にゲート絶縁膜を介して形成されたゲート領域１３０♯とを有する。不純物領域１１０♯および１２０♯とそれぞれ接続される金属配線２６１および２６２、ならびに、ゲート領域１３０♯に形成されたゲート配線は、図１に示した所定の接続関係を実現するために、所望のノードと電気的に結合される。なお、ＰチャネルＭＯＳトランジスタについても上述したのと同様に設計される。
【００９９】
このように、読出電流経路に接続されたトランジスタ群の少なくとも一部を表面チャネル型電界効果型トランジスタで設計することによって、読出電流経路に接続されたトランジスタ群におけるターンオン時の抵抗を抑制することができる。この結果、読出電流経路におけるＲＣ負荷が軽減されるとともに、読出電流または、読出電流の選択ビット線に生じる電圧は、選択メモリセルの記憶データ（電気抵抗）に依存するため、高速かつ誤読出のないデータ読出を実行することができる。
【０１００】
図６は、読出電流経路に接続されるトランジスタ群における実施の形態１に従う設計パラメータの設定を示す図である。
【０１０１】
図６を参照して、アクセストランジスタＡＴＲのしきい値電圧Ｖｔｈおよびゲート長Ｌｇは、高速な動作が要求されない周辺回路トランジスタＰＴＲ♯の同種のパラメータを考慮して設計される。読出電流経路に介在するトランジスタ群についてはチャネル抵抗を抑制するためにチャネル抵抗を小さく設計することにより高速な動作を期待することができる反面、ターンオフ時のリーク電流が大きい。したがって、精密な動作が期待され、高速性を要求されない回路たとえば所定電圧を生成する回路等についてはリーク電流を低減するためにチャネル抵抗を大きく設計することが望ましい。本実施例においては、図６に示された周辺回路トランジスタＰＴＲ♯としてたとえば、図２における基準電圧発生回路７６を構成するトランジスタ群を挙げることができる。
【０１０２】
周辺回路トランジスタＰＴＲ♯のしきい値電圧はＶｔｈ（ｍｉｄ）であり、ゲート長は、ＬＧ（ｍｉｄ）で示される。一方、アクセストランジスタＡＴＲは、周辺回路を構成する周辺回路トランジスタＰＴＲ♯と比較して、最小のゲート長Ｌｇ（ｍｉｎ）を有するトランジスタおよびしきい値電圧の絶対値の最小値Ｖｔｈ（ｍｉｎ）を有するトランジスタである。
【０１０３】
アクセストランジスタＡＴＲにおいて、選択ビット線上の選択メモリセルでのチャネル抵抗を抑制するために、図５に示した表面チャネル型電界効果型トランジスタの構造の採用に加えて、ゲート長Ｌｇ（ｍｉｎ）を最短にすることによってチャネル抵抗が抑制される。したがって、アクセストランジスタＡＴＲにおいて、ゲート長はＬｇ（ｍｉｄ）＞Ｌｇ（ｍｉｎ）を満足するように設計される。
【０１０４】
また、しきい値電圧の絶対値について、Ｖｔｈ（ｍｉｄ）＞Ｖｔｈ（ｍｉｎ）と設計することもチャネル抵抗の抑制に効果がある。しきい値電圧は、トランジスタの基板に注入される不純物濃度や、ゲート絶縁膜厚の調整によって異なるレベルに設計することが可能である。この結果、アクセストランジスタＡＴＲの単位サイズのチャネル抵抗は、周辺回路トランジスタＰＴＲ♯よりも小さくなる。
【０１０５】
なお、図５および図６に示したアクセストランジスタＡＴＲにおいて、図１３および図１４に示した構造と同様に、不純物領域１１０を行方向に延在して形成して、ソース電圧線ＳＬとして作用させることもできる。
【０１０６】
この結果、所定の設計をさらに施すことによりさらに、読出電流経路に介在するトランジスタ群のチャネル抵抗を抑制し、読出電流経路におけるＲＣ負荷の軽減に伴い、高速かつ誤読出のないデータ読出を実行することができる。
【０１０７】
（実施の形態２）
図７は、実施の形態２に従うＭＲＡＭデバイスのアレイ構成を示す回路図である。
【０１０８】
図７を参照して、実施の形態２に従うＭＲＡＭデバイス２は、図１に示された実施の形態に従うＭＲＡＭデバイス１と比較して、リードゲートトランジスタＲＧ１〜ＲＧｍをさらに備える点と、ビット線ＢＬとデータバスＤＢ１およびＤＢ２との間の接続構成が異なる点とで相違する。また、データバスＤＢ１もしくはＤＢ２に表れる電圧もしくは電流に基づいて記憶データを検知するセンスアンプ回路７０をセンスアンプ回路７０＃に代えた点が異なる。
【０１０９】
実施の形態２に従う構成においては、コラム選択ゲートトランジスタＣＳＧ１〜ＣＳＧｍは、対応するビット線ＢＬ１〜ＢＬｍと電源電圧Ｖｃｃとの間に電気的に結合される。なおコラム選択ゲートトランジスタＣＳＧ１〜ＣＳＧｍのオン・オフ制御については、図１と同様であるので詳細な説明は繰返さない。
【０１１０】
リードゲートトランジスタＲＧ１〜ＲＧｍは、データバスＤＢ１およびＤＢ２の所定の一方と接地電圧ＧＮＤとの間に電気的に結合されて、そのゲートは、ビット線ＢＬ１〜ＢＬｍとそれぞれ接続される。以下においては、リードゲートトランジスタＲＧ１〜ＲＧｍを総称して、リードゲートトランジスタＲＧとも称する。
【０１１１】
このような構成とすることにより、データ読出時に選択ビット線は、対応するコラム選択ゲートトランジスタＣＳＧを介して電源電圧Ｖｃｃにプルアップされる一方で、選択メモリセルを介して接地電圧ＧＮＤにプルダウンされる。したがって、選択ビット線には、選択メモリセルの電気抵抗（すなわち記憶データ）に応じた電位が生じる。選択メモリセル列のリードゲートトランジスタは、選択ビット線の電位に応じた駆動力で、データバスＤＢ１およびＤＢ２の所定の一方を、接地電圧ＧＮＤへ駆動する。
【０１１２】
したがって、センスアンプ回路７０＃によって、データバスＤＢ１またはＤＢ２の通過電流と、所定の基準電流との電流差を比較することによって、実施の形態１で説明したのと同様のデータ読出を実行できる。
【０１１３】
あるいは、データバスＤＢ１およびＤＢ２の各々の所定電圧にプリチャージした後に、データ読出動作を開始すれば、データバスＤＢ１またはＤＢ２の電圧変化は、選択メモリセルの記憶データに応じたものとなる。したがって、センスアンプ回路７０＃によって、選択メモリセルに対応する一方のデータバスの電圧を検知することによっても、選択メモリセルからのデータ読出を実行することができる。
【０１１４】
このように、リードゲートトランジスタＲＧを介して、データバスＤＢ１もしくはＤＢ２を駆動する構成とすることにより、選択メモリセルを通過する電流経路のＲＣ負荷を抑制することができるので、データ読出動作の高速化が可能となる。
【０１１５】
実施の形態２に従う構成においては、実施の形態１で説明した読出電流経路は、概念上、選択メモリセルの通過電流（メモリセル電流Ｉｃｅｌｌ）の経路と、データバスＤＢ１，ＤＢ２およびリードゲートトランジスタＲＧを通過する読出駆動電流Ｉｒｇの経路とを含む。
【０１１６】
選択列のリードゲートトランジスタは、ターンオン状態でデータバスＤＢ１，ＤＢ２と接続されるので、リードゲートトランジスタＲＧについても、実施の形態１に示した読出電流経路に接続されるトランジスタ群と同様に、図５および図６に示された構造とすれば、読出電流経路に存するトランジスタ群のチャネル抵抗を抑制することができ、この結果、所定の設計に従って、読出電流経路におけるＲＣ負荷を軽減するとともに、読出電流または、読出電流によって選択ビット線に生じる電圧は選択メモリセルの記憶データ（電気抵抗）に依存するため、高速かつ誤読出のないデータ読出を実行することができる。
【０１１７】
上記においては、読出電流経路に存するトランジスタ群を所定の構造および所定の設計値に設定することによりチャネル抵抗を抑制し、誤読出の無い高速なデータ読出を実現する構成について説明した。
【０１１８】
一方、データ書込時には、選択行および選択列にそれぞれ対応するデジット線ＤＬおよびビット線ＢＬに十分なデータ書込電流を供給する必要があり、データ書込電流を供給するためのドライバトランジスタ群についても上述したトランジスタのチャネル抵抗はデータ書込電流の供給量の阻害要因となる。すなわち、図１および図７に示したデジット線ドライバトランジスタ４１ならびにビット線ドライバトランジスタ５１、５２、６１および６２は、十分な電流駆動能力を有するために表面チャネル型電界効果型トランジスタで構成される。また、チャネル抵抗を抑制するトランジスタを設計する必要がある。したがって、図５および図６で説明したように、デジット線ドライバトランジスタ４１ならびにビット線ドライバトランジスタ５１，５２，６１および６２は、ゲート長Ｌｇ（ｍｉｎ）（Ｌｇ（ｍｉｄ）＞Ｌｇ（ｍｉｎ））を満足するように設計される。また、しきい値電圧の絶対値Ｖｔｈ（ｍｉｄ）（Ｖｔｈ（ｍｉｄ）＞Ｖｔｈ（ｍｉｎ））を満足するように設計される。
【０１１９】
このようにデータ書込電流を供給するドライバトランジスタを所定の設定条件で構成することによって、チャネル抵抗を抑制し、データ書込時におけるデータ書込電流を十分に供給することが可能となる。
【０１２０】
また、同様にデータ読出時前に行なわれるプリチャージ動作において、ビット線ＢＬをプリチャージするプリチャージトランジスタ６７についてもチャネル抵抗はプリチャージ動作の阻害要因となる。すなわち、図１および図７に示したプリチャージトランジスタ６７は、プリチャージ電圧Ｖｐｃをビット線ＢＬに十分に駆動する必要があるために表面チャネル型電界効果型トランジスタで構成される。また、チャネル抵抗を抑制するトランジスタを設計する必要がある。したがって、図５および図６で説明したように、プリチャージトランジスタ６７は、ゲート長Ｌｇ（ｍｉｎ）（Ｌｇ（ｍｉｄ）＞Ｌｇ（ｍｉｎ））を満足するように設計される。また、しきい値電圧の絶対値Ｖｔｈ（ｍｉｄ）（Ｖｔｈ（ｍｉｄ）＞Ｖｔｈ（ｍｉｎ））を満足するように設計される。
【０１２１】
このようにプリチャージ電圧Ｖｐｃを供給するプリチャージトランジスタを所定の設定条件で構成することによって、チャネル抵抗を抑制し、プリチャージ動作時における動作を高速に実行することが可能となる。
【０１２２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２３】
【発明の効果】
請求項１〜８に記載の薄膜磁性体記憶装置は、読出電流の経路に接続されたトランジスタ群におけるターンオン時のチャネル抵抗を抑制することができる。したがって、他のトランジスタ群のチャネル抵抗の抑制により、読出電流の経路のＲＣ負荷を軽減し、高速なデータ読出を実行することができる。
【０１２４】
請求項９〜１２に記載の薄膜磁性体記憶装置は、データ書込電流を供給する書込ドライバトランジスタのチャネル抵抗を抑制することができる。したがって、十分なデータ書込電流をデータ書込時に確保することができ、精度の高いデータ書込を実行することができる。
【０１２５】
請求項１３〜１６に記載の薄膜磁性体記憶装置は、データ線を所定電圧にプリチャージするためのプリチャージトランジスタのチャネル抵抗を抑制することができる。これに伴いプリチャージするデータ線のＲＣ負荷を軽減し、高速なプリチャージ動作を実行することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従うＭＲＡＭデバイスのアレイ構成を示す回路図である。
【図２】センスアンプ回路７０の構成を示す回路図である。
【図３】ＭＲＡＭデバイスにおけるデータ書込およびデータ読出動作を説明する第１の波形図である。
【図４】ＭＲＡＭデバイスにおけるデータ書込およびデータ読出動作を説明する第２の波形図である。
【図５】読出電流経路に介在するトランジスタ群の実施の形態１に従う構造例を示す断面図である。
【図６】読出電流経路に接続されるトランジスタ群における実施の形態１に従う設計パラメータの設定を示す図である。
【図７】実施の形態２に従うＭＲＡＭデバイスのアレイ構成を示す回路図である。
【図８】磁気トンネル接合部を有するメモリセルの構成を示す概略図である。
【図９】ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図１０】データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関連を示す概念図である。
【図１１】ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図１２】半導体基板上に接続されたＭＴＪメモリセルの第１の構造例を示す図である。
【図１３】半導体基板上に作製されたＭＴＪメモリセルの第２の構造例を示す図である。
【図１４】半導体基板上に作製されたＭＴＪメモリセルの第３の構造例を示す図である。
【符号の説明】
１，２　ＭＲＡＭデバイス、１０　メモリセルアレイ、２０　行デコーダ、２５　列デコーダ、４１　デジット線ドライバトランジスタ、５１，５２，６１，６２　ビット線ドライバトランジスタ、６７　プリチャージトランジスタ、７０，７０＃　センスアンプ回路、９１，９２　センス選択ゲートトランジスタ、７５　データ出力回路、８０　データ入力回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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