(57)【要約】【課題】コンタクトプラグ数を削減できる不揮発性半導体メモリを提供すること。【解決手段】マトリクス配置され、列方向で隣接するもの同士がソース、ドレインのいずれかを共用するメモリセルＭＣと、隣接する２列の前記メモリセルＭＣの前記ソースが共通接続されたソース線ＳＬ１〜ＳＬｍと、隣接する２列の前記メモリセルＭＣの前記ドレインが共通接続されたドレイン線ＤＬ１〜ＤＬｍと、行方向で隣接する前記メモリセルＭＣのゲートが共通接続された制御ゲート線ＣＧ１〜ＣＧｎとを具備し、同一の前記ソース線ＳＬｉに接続された２列の前記メモリセルＭＣのドレインは、互いに異なる前記ドレイン線ＤＬｉ−１、ＤＬｉに接続されることを特徴としている。【選択図】　　図１
2004095048.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス配置され、列方向で隣接するもの同士がソース、ドレインのいずれかを共用するメモリセルと、
隣接する２列の前記メモリセルの前記ソースが共通接続されたソース線と、
隣接する２列の前記メモリセルの前記ドレインが共通接続されたドレイン線と、
行方向で隣接する前記メモリセルのゲートが共通接続された制御ゲート線と
を具備し、同一の前記ソース線に接続された２列の前記メモリセルのドレインは、互いに異なる前記ドレイン線に接続される
ことを特徴とする不揮発性半導体メモリ。
【請求項２】
前記メモリセルへデータを書き込む際、選択メモリセルを含むメモリセル列に接続される前記ドレイン線及びソース線に、それぞれ書き込み電位及び接地電位を供給し、その他のドレイン線及びソース線には、メモリセルのソース・ドレイン間を同電位にする電位を供給する書き込み回路を更に備える
ことを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項３】
前記メモリセルからデータを読み出す際、選択メモリセルを含むメモリセル列に接続される前記ドレイン線及びソース線に、それぞれ読み出し電位及び接地電位を供給し、その他のドレイン線及びソース線には、メモリセルのソース・ドレイン間を同電位にする電位を供給し、前記選択メモリセルに接続される前記ドレイン線の電位をセンスする読み出し回路を更に備える
ことを特徴とする請求項１または２記載の不揮発性半導体メモリ。
【請求項４】
前記メモリセルの列間に設けられ、メモリセルの列間を電気的に分離する素子分離領域と、
前記メモリセルのソースと前記ソース線とを接続するソースコンタクトプラグと、
前記メモリセルのドレインと前記ドレイン線とを接続するドレインコンタクトプラグと
を更に備え、前記素子分離領域の一部は、行方向で隣接し且つ前記ソース線を共用する２つのメモリセルのソース同士、及び行方向で隣接し且つ前記ドレイン線を共用する２つのメモリセルのドレイン同士を接続するようにして除去されており、
前記ソースコンタクトプラグ及びドレインコンタクトプラグは、前記素子分離領域が除去された領域内に設けられている
ことを特徴とする請求項１乃至３いずれか１項記載の不揮発性半導体メモリ。
【請求項５】
マトリクス配置され、列方向で隣接するもの同士が電流経路の一端及び他端のいずれかを共用するメモリセルと、
隣接する２列の前記メモリセルの電流経路の一端及び他端がそれぞれ共通接続されたビット線と、
行方向で隣接する前記メモリセルのゲートが共通接続された制御ゲート線と
を具備し、前記電流経路の一端が同一の前記ビット線に接続された２列の前記メモリセルの電流経路の他端は、互いに異なる前記ビット線に接続される
ことを特徴とする不揮発性半導体メモリ。
【請求項６】
前記メモリセルへデータを書き込む際、選択メモリセルを含むメモリセル列に接続される前記ビット線の一方及び他方に、それぞれ書き込み電位及び接地電位を供給し、その他のビット線には、メモリセルの電流経路の両端を同電位にする電位を供給する書き込み回路を更に備える
ことを特徴とする請求項５記載の不揮発性半導体メモリ。
【請求項７】
前記メモリセルからデータを読み出す際、選択メモリセルを含むメモリセル列に接続される前記ビット線の一方及び他方に、それぞれ読み出し電位及び接地電位を供給し、その他のビット線には、メモリセルの電流経路の両端を同電位にする電位を供給し、前記選択メモリセルに接続される前記ビット線のいずれかの電位をセンスする読み出し回路を更に備える
ことを特徴とする請求項５または６記載の不揮発性半導体メモリ。
【請求項８】
前記メモリセルの列間に設けられ、メモリセルの列間を電気的に分離する素子分離領域と、
前記メモリセルの前記電流経路の一端及び他端をそれぞれビット線に接続するビット線コンタクトプラグと、
を更に備え、前記素子分離領域の一部は、行方向で隣接し且つ前記ビット線を共用する２つのメモリセルの電流経路の一端同士、及び他端同士を接続するようにして除去されており、
前記ビット線コンタクトプラグは、前記素子分離領域が除去された領域上に設けられている
ことを特徴とする請求項５乃至７いずれか１項記載の不揮発性半導体メモリ。
【請求項９】
電流経路の一端が共通接続された４つのメモリセルがマトリクス配置されてなる複数の第１メモリセルユニットがマトリクス配置されたメモリセルアレイと、
互いに隣接する４つの前記第１メモリセルユニット相互間における４つの最近接メモリセルが、前記電流経路の他端を共通接続されてなる第２メモリセルユニットと、
同一列にある前記第１メモリセルユニットの前記電流経路の一端を共通接続する第１配線と、
同一列にある前記第２メモリセルユニットの前記電流経路の他端を共通接続する第２配線と、
同一行にある前記メモリセルのゲートを共通接続する制御ゲート線と
を具備することを特徴とする不揮発性半導体メモリ。
【請求項１０】
前記メモリセルへデータを書き込む際、及び前記メモリセルからデータを読み出す際、選択メモリセルに接続される前記第１、第２配線間にのみ電位差を生じさせる書き込み回路及び読み出し回路を更に備える
ことを特徴とする請求項９記載の不揮発性半導体メモリ。
【請求項１１】
行方向で隣接する前記第１メモリセルユニット間に設けられ、隣接する第１メモリセルユニット間を電気的に分離する第１素子分離領域と、
行方向で隣接する前記第２メモリセルユニット間に設けられ、隣接する第２メモリセルユニット間を電気的に分離する第２素子分離領域と、
列方向で隣接する前記第２素子分離領域間に設けられ、各第１メモリセルユニット内において共通接続された前記電流経路の一端を前記第１配線に接続する第１コンタクトプラグと、
列方向で隣接する前記第１素子分離領域間に設けられ、各第２メモリセルユニット内において共通接続された前記電流経路の他端を前記第２配線に接続する第２コンタクトプラグと
を更に備えることを特徴とする請求項９記載の不揮発性半導体メモリ。
【請求項１２】
前記メモリセルは、制御ゲート電極と浮遊ゲート電極とを含む多層ゲート構造を備えた不揮発性のフラッシュセルである
ことを特徴とする請求項１乃至１１いずれか１項記載の不揮発性半導体メモリ。
【請求項１３】
半導体基板中に千鳥状に形成され、長手方向が第１方向に沿った素子分離領域と、
前記第１方向に直交する第２方向に沿って前記半導体基板上に複数形成された制御ゲート線と、
前記第１方向で隣接する素子分離領域間に形成されたコンタクト領域と
を具備し、個々の前記素子分離領域上を２本の前記制御ゲート線が通過し、ｎ番目（ｎは２以上の自然数）の前記制御ゲート線は、ｎ＋１番目及びｎ−１番目の前記制御ゲート線がそれぞれ通過する素子分離領域と同一の素子分離領域上を、前記第２方向に沿って交互に通過する
ことを特徴とする不揮発性半導体メモリ。
【請求項１４】
前記制御ゲート線間の前記半導体基板表面内に、前記制御ゲート線を介して交互に形成された第１ソース・ドレイン領域と、
前記第１ソース領域が形成された前記制御ゲート線間に位置する前記コンタクト領域内に、前記第１ソース領域と接続されるようにして形成された第２ソース領域と、
前記第１ドレイン領域が形成された前記制御ゲート線間に位置する前記コンタクト領域内に、前記第１ドレイン領域と接続されるようにして形成された第２ドレイン領域と、
前記第２ソース・ドレイン領域上にそれぞれ形成されたソースコンタクトプラグと及びドレインコンタクトプラグと、
前記第１方向で隣接する複数の前記ソース・ドレインコンタクトプラグをそれぞれ共通接続するように前記第１方向に沿って設けられたソース線及びドレイン線と
を更に備えることを特徴とする請求項１３記載の不揮発性半導体メモリ。
【請求項１５】
前記ソースコンタクトプラグ及びドレインコンタクトプラグは、前記コンタクト領域と前記第２方向で隣接する前記第１ソース領域及び第１ドレイン領域にそれぞれ接するようにして設けられる
ことを特徴とする請求項１４記載の不揮発性半導体メモリ。
【請求項１６】
前記制御ゲート線間の前記半導体基板表面内に形成された第１不純物拡散層と、
前記コンタクト領域内に、前記第１不純物拡散層と接続されるように形成された第２不純物拡散層と、
前記第２不純物拡散層上に形成されたビット線コンタクトプラグと、
前記第１方向で隣接する複数の前記ビット線コンタクトプラグを共通接続するように前記第１方向に沿って設けられたビット線と
を更に備えることを特徴とする請求項１３記載の不揮発性半導体メモリ。
【請求項１７】
前記ビット線コンタクトプラグは、前記第２方向で前記コンタクト領域と隣接する前記第１不純物拡散層に接するようにして設けられる
ことを特徴とする請求項１６記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体メモリに関する。特にメモリセルアレイの構造、並びにデータの書き込み及び読み出し方法に関する。
【０００２】
【従来の技術】
近年、データを電気的に書き込み、及び消去できる不揮発性半導体メモリとして、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）が知られている。ＥＥＰＲＯＭの中には、電気的に一括消去が可能なフラッシュメモリがある。
【０００３】
従来のＮＯＲ型ＥＥＰＲＯＭの構造について、図２１を用いて説明する。図２１は、ＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイの回路図である。
【０００４】
図示するように、メモリセルアレイ内には、複数のメモリセルＭＣ、ＭＣ、…がマトリクス状に設けられている。同一行内に配置されたメモリセルＭＣ、ＭＣ、…の制御ゲートは、制御ゲート線ＣＧ１〜ＣＧｎ（ｎは自然数：図２１ではＣＧ１〜ＣＧ３のみ示す）のいずれかに共通接続されている。また、同一列内に配置されたメモリセルＭＣは、隣接するもの同士で、ソース及びドレイン領域を共用している。そして、同一列内のメモリセルＭＣ、ＭＣ、…のドレインは、ドレイン線ＤＬ１〜ＤＬｍ（ｍは自然数：図２１ではＤＬ１〜ＤＬ５のみ示す）のいずれかに共通接続されている。他方、同一行内のメモリセルＭＣ、ＭＣ、…のソースは、ソース線ＳＬ１〜ＳＬｋ（ｋは自然数：図２１ではＳＬ１のみ示す）のいずれかに共通接続されている。
【０００５】
図２２は、図２１に示すメモリセルアレイの平面パターン図である。図示するように、帯状の素子分離領域ＳＴＩによって互いに電気的に分離された素子領域ＡＡ内に、メモリセルＭＣ、ＭＣ、…が各列毎に形成されている。制御ゲート線ＣＧ１〜ＣＧｎは、素子分離領域ＳＴＩの長手方向に直交する方向に延設されている。そして、同じく帯状の素子領域ＡＡ内に、メモリセルＭＣのソース及びドレインにそれぞれ接続されるソースコンタクトプラグＳＰ及びドレインコンタクトプラグＤＰが設けられている。更に、各列のドレインコンタクトプラグを共通接続するドレイン線ＤＬ１〜ＤＬｍ（図示せず）が、素子分離領域ＳＴＩの長手方向と同じ方向で延設されている。また、各行のソースコンタクトプラグＳＰを共通接続するソース線ＳＬ１〜ＳＬｋ（図２２ではＳＬ１のみ示す）が、制御ゲート線ＣＧ１〜ＣＧｎと平行な方向で延設されている。
【０００６】
次に、従来のＮＯＲ型ＥＥＰＲＯＭの動作について説明する。
【０００７】
［消去動作］　消去時には、全てのドレイン線及びソース線、並びにウェル（半導体基板）に１０Ｖ程度の正の電位Ｖｅが印加される。また全ての制御ゲート線に−８Ｖ程度の負の電位Ｖｇｅが印加される。その結果、浮遊ゲート内の電子がチャネルに引き抜かれる。すなわち、浮遊ゲート内の電子が減少し、正の電荷が見かけ上増加する。従って、メモリセルの閾値電圧が低下し、メモリセル内のデータが消去される。
【０００８】
［書き込み動作］　書き込み時には、ソース線及びウェルの電位が接地電位ＧＮＤとされる。また、選択メモリセルに接続される制御ゲート線及びドレイン線に、それぞれ８Ｖ程度の電位Ｖｇｐ及び５Ｖ程度の電位Ｖｄｐが印加される。更に、非選択メモリセルに接続される制御ゲート線及びドレイン線の電位が接地電位ＧＮＤとされる。すると、選択メモリセルのチャネルにのみ電流が流れる。そして、電流が流れることにより発生したホットエレクトロンが、選択メモリセルの浮遊ゲートに注入される。すなわち、浮遊ゲート内の電子が増加する。従って、メモリセルの閾値電圧が上昇し、メモリセル内にデータが書き込まれる。
【０００９】
［読み出し動作］　読み出し時には、ソース線及びウェルの電位が接地電位ＧＮＤとされる。また、選択メモリセルに接続される制御ゲート線及びドレイン線に、それぞれ５Ｖ程度の電位Ｖｇｒ及び１Ｖ程度の電位Ｖｄｒが印加される。更に、非選択メモリセルに接続される制御ゲート線及びドレイン線の電位が接地電位ＧＮＤとされる。すると、消去状態のメモリセルでは、その閾値電圧がゲート電圧Ｖｇｒより低いため、ドレインからソースに電流が流れる。他方、書き込み状態のメモリセルでは、その閾値がゲート電圧Ｖｇｒより高いため、電流が流れない。すなわち、電流の有無によって、メモリセル内のデータが判別される。
【００１０】
上記のように、従来の不揮発性半導体メモリにおいては、同一列内のメモリセルは、隣接するもの同士でソースコンタクトプラグ及びドレインコンタクトプラグを共用している。すなわち、メモリセル１個に対して１個の割合でコンタクトプラグが形成される。これによりメモリセルの占有面積の削減が図られている。また、従来構成では、メモリセルアレイの面積縮小を図ろうとした際の縮小率は、メモリセルサイズではなくコンタクトプラグのデザインルールで決定される。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来の不揮発性半導体メモリであると、メモリセルアレイの面積の縮小率を制限するコンタクトプラグ数が多い為、縮小化が困難であるという問題があった。更に、従来構成のコンタクトプラグではコンタクト抵抗が大きく、不揮発性半導体メモリの電気的特性が悪化するという問題があった。
【００１２】
この発明は、上記事情に鑑みてなされたもので、その目的は、コンタクトプラグ数を削減できる不揮発性半導体メモリを提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る不揮発性半導体メモリは、マトリクス配置され、列方向で隣接するもの同士がソース、ドレインのいずれかを共用するメモリセルと、隣接する２列の前記メモリセルの前記ソースが共通接続されたソース線と、隣接する２列の前記メモリセルの前記ドレインが共通接続されたドレイン線と、行方向で隣接する前記メモリセルのゲートが共通接続された制御ゲート線とを具備し、同一の前記ソース線に接続された２列の前記メモリセルのドレインは、互いに異なる前記ドレイン線に接続されることを特徴としている。
【００１４】
上記構成を有する不揮発性半導体メモリであると、列方向及び行方向で隣接する４つのメモリセルのソース領域またはドレイン領域を、共通のソース線及びドレイン線にそれぞれ接続している。従って、ソース線及びドレイン線と、ソース線及びドレイン線との接続箇所を削減できる。その結果、コンタクトプラグの数を減らすことが可能となり、不揮発性半導体メモリの更なる高集積化が可能となる。また、同一のソース線に接続され且つ異なる列内のメモリセル同士は、ドレイン線を共有しない。従って、従来と同様の読み出し及び書き込み動作を維持出来る。
【００１５】
またこの発明に係る不揮発性半導体メモリは、マトリクス配置され、列方向で隣接するもの同士が電流経路の一端及び他端のいずれかを共用するメモリセルと、隣接する２列の前記メモリセルの電流経路の一端及び他端がそれぞれ共通接続されたビット線と、行方向で隣接する前記メモリセルのゲートが共通接続された制御ゲート線とを具備し、前記電流経路の一端が同一の前記ビット線に接続された２列の前記メモリセルの電流経路の他端は、互いに異なる前記ビット線に接続されることを特徴としている。
【００１６】
上記構成を有する不揮発性半導体メモリであると、列方向及び行方向で隣接する４つのメモリセルの電流経路の一端または他端を、共通のビット線にそれぞれ接続している。従って、メモリセルとビット線との接続箇所を削減できる。その結果、コンタクトプラグの数を減らすことが可能となり、不揮発性半導体メモリの更なる高集積化が可能となる。また、同一のビット線に接続され且つ異なる列内のメモリセル同士は、電流経路の他方に接続されるビット線を共有しない。従って、従来と同様の読み出し及び書き込み動作を維持出来る。
【００１７】
更にこの発明に係る不揮発性半導体メモリは、電流経路の一端が共通接続された４つのメモリセルがマトリクス配置されてなる複数の第１メモリセルユニットがマトリクス配置されたメモリセルアレイと、互いに隣接する４つの前記第１メモリセルユニット相互間における４つの最近接メモリセルが、前記電流経路の他端を共通接続されてなる第２メモリセルユニットと、同一列にある前記第１メモリセルユニットの前記電流経路の一端を共通接続する第１配線と、同一列にある前記第２メモリセルユニットの前記電流経路の他端を共通接続する第２配線と、同一行にある前記メモリセルのゲートを共通接続する制御ゲート線とを具備することを特徴としている。
【００１８】
上記構成を有する不揮発性半導体メモリであると、マトリクス配置された４つのメモリセルによって第１、第２メモリセルユニットが構成されている。そして、第１、第２メモリセルユニット内において、メモリセルの電流経路の一端同士及び他端同士をそれぞれ共通接続している。従って、メモリセルと配線との接続箇所を低減できる。その結果、不揮発性半導体メモリの更なる高集積化が可能となる。また、個々のメモリセルは、１つの第１メモリセルユニットに属すると共に、１つの第２メモリセルユニットにも属する。更に、メモリセルアレイの行線は制御ゲートによって選択される。従って、従来と同様の読み出し及び書き込み動作を維持出来る。
【００１９】
更にこの発明に係る不揮発性半導体メモリは、半導体基板中に千鳥状に形成され、長手方向が第１方向に沿った素子分離領域と、前記第１方向に直交する第２方向に沿って前記半導体基板上に複数形成された制御ゲート線と、前記第１方向で隣接する素子分離領域間に形成されたコンタクト領域とを具備し、個々の前記素子分離領域上を２本の前記制御ゲート線が通過し、ｎ番目（ｎは２以上の自然数）の前記制御ゲート線は、ｎ＋１番目及びｎ−１番目の前記制御ゲート線がそれぞれ通過する素子分離領域と同一の素子分離領域上を、前記第２方向に沿って交互に通過することを特徴としている。
【００２０】
上記構成を有する不揮発性半導体メモリであると、素子分離領域を千鳥配置し、更に第１方向で隣接する素子分離領域間にコンタクト領域を形成している。従って、このコンタクト領域を、列方向及び行方向で隣接する４つのメモリセルに共通のコンタクトプラグ形成領域として用いることが出来る。従って、コンタクトプラグの数を減らすことが出来、不揮発性半導体メモリの更なる高集積化が可能となる。
【００２１】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２２】
この発明の第１の実施形態に係る不揮発性半導体メモリについて、ＥＥＰＲＯＭを例に挙げて図１を用いて説明する。図１は本実施形態に係るＮＯＲ型ＥＥＰＲＯＭの回路図である。
【００２３】
図示するように、ＮＯＲ型ＥＥＰＲＯＭは、メモリセルアレイ１０、ロウデコーダ２０、カラムデコーダ３０ａ、３０ｂ、カラムセレクタ４０ａ、４０ｂ、センスアンプ５０、及び電圧発生回路６０を備えている。
【００２４】
メモリセルアレイ１０は、マトリクス状に配置された複数のメモリセルＭＣ、ＭＣ、…を有している。メモリセルＭＣは例えば、制御ゲート及び浮遊ゲートを含む積層ゲートを備えたＭＯＳトランジスタで構成される。同一行内に配置されたメモリセルＭＣ、ＭＣ、…の制御ゲートは、制御ゲート線ＣＧｊ（ｊ＝１〜ｎ、ｊ及びｎは自然数、）に共通接続されている。また、同一列内に配置されたメモリセルＭＣ、ＭＣ、…は、隣接するもの同士で、ソース及びドレイン領域を共用している。そして、隣接する２列のメモリセルＭＣ、ＭＣ、…のドレインは、ドレイン線ＤＬｉ（ｉ＝１〜ｍ、ｉ及びｍは自然数、）に共通接続されている。他方、隣接する２列のメモリセルＭＣ、ＭＣ、…のソースは、ソース線ＳＬｉに共通接続されている。但し、隣接する２列のメモリセルＭＣ、ＭＣ、…は、ソース線とドレイン線とのいずれか一方のみを共通としており、他方は共通接続されないようにされている。
【００２５】
ロウデコーダ２０は、外部より入力されるロウアドレス信号をデコードする。そして、ロウアドレス信号に基づいて、制御ゲート線ＣＧ１〜ＣＧｎに所定の電圧を供給する。
【００２６】
カラムデコーダ３０ａ、３０ｂは、外部より入力されるカラムアドレス信号をデコードする。そして、カラムアドレス信号に基づいて、カラムセレクタ４０ａ、４０ｂをそれぞれ制御する。
【００２７】
カラムセレクタ４０ａは、デコードされたカラムアドレス信号に基づいて、ドレイン線ＤＬ１〜ＤＬｍのいずれかを選択する。カラムセレクタ４０ｂは、デコードされたカラムアドレス信号に基づいて、ソース線ＳＬ１〜ＳＬｍのいずれかを選択する。
【００２８】
センスアンプ５０は、書き込み時には、書き込みデータをラッチする。また読み出し時には、メモリセルＭＣから読み出した読み出しデータをラッチする。
【００２９】
電圧発生回路６０は、電圧を発生し、カラムセレクタ４０ｂで選択されたソース線ＳＬ１〜ＳＬｍのいずれかに電圧を供給する。
【００３０】
次に、上記メモリセルアレイの構成について詳細に説明する。図２は、図１に示すメモリセルアレイの一部領域の平面パターン図である。但し、平面内において図示する方向を第１方向、第２方向と定義づけることにする。
【００３１】
図示するように、第１方向に沿った帯状の素子分離領域ＳＴＩが、所定の間隔をおいて複数形成されている。また、第２方向で隣接する素子分離領域ＳＴＩ間が、メモリセルの形成される素子領域ＡＡである。制御ゲート線ＣＧ１〜ＣＧｎは、第１方向に直交する第２方向に沿った帯状に、所定の間隔をおいて複数形成されている。そして、素子領域ＡＡ内に、制御ゲート線を挟むようにしてソース領域とドレイン領域が形成されることにより、メモリセルＭＣが形成されている。前述のように、同一列にあるメモリセルは、ソース領域とドレイン領域とのいずれかを隣接するもの同士で共用している。また、第１方向に沿った素子分離領域ＳＴＩは、その一部が除去されている。すなわち、第１方向に沿って見たとき、素子分離領域ＳＴＩは、２本の制御ゲート線直下及びそれらに挟まれた領域毎に分離されている。そして、第１方向で素子分離領域ＳＴＩが分離された領域は、素子領域ＡＡ’となっている。素子領域ＡＡ’内には不純物拡散層が形成されている。この素子領域ＡＡ’によって、第２方向で隣接する２列のメモリセルＭＣ、ＭＣ、…は、ソース領域、ドレイン領域のいずれかを共用している。従って、素子領域ＡＡ’列は、第２方向に沿って交互にソース領域及びドレイン領域として使用されるよう設けられている。すなわち、素子領域ＡＡ’及び素子分離領域ＳＴＩは、千鳥状に配置されている。
【００３２】
更に換言すれば、長手方向が第１方向に沿った素子分離領域ＳＴＩが千鳥状に形成されている。更に、第２方向に沿って制御ゲート線ＣＧ１〜ＣＧｎが形成されている。そして、個々の素子分離領域ＳＴＩ上を２本の制御ゲート線が通過し、且つ、前記制御ゲート線ＣＧｊは、制御ゲート線ＣＧｊ＋１及びＣＧｊ−１がそれぞれ通過する素子分離領域ＳＴＩと同一の素子分離領域ＳＴＩ上を、第２方向に沿って交互に通過するようにして、素子分離領域ＳＴＩ及び制御ゲート線ＣＧ１〜ＣＧｎが配置されている。更に、第１方向で隣接する素子分離領域ＳＴＩ間の領域に、素子領域ＡＡ’が形成されている。この素子領域ＡＡ’は、隣接する制御ゲート線間の領域でもある。
【００３３】
素子領域ＡＡ’内にはソースコンタクトプラグＳＰ及びドレインコンタクトプラグＤＰのいずれかが形成されている。そして、同一列内のソースコンタクトプラグＳＰ、ＳＰ、…はソース線ＳＬ１〜ＳＬｍのいずれかに共通接続されている。同一列内のドレインコンタクトプラグＤＰ、ＤＰ、…はドレイン線ＤＬ１〜ＤＬｍのいずれかに共通接続されている。ソース線ＳＬ１〜ＳＬｍ及びドレイン線ＤＬ１〜ＤＬｍは、共に第１方向に沿った帯状の形状を有しており、素子分離領域ＳＴＩとオーバーラップするように設けられている。また、ソースコンタクトプラグＳＰ及びドレインコンタクトプラグＤＰは、前述のように第２方向に沿って交互に設けられているから、ソース線ＳＬ１〜ＳＬｍ及びドレイン線ＤＬ１〜ＤＬｍも、平面内において第２方向に沿って交互に配置されている。
【００３４】
なお、上記メモリセルアレイの構成は、図３を用いて次のようにも説明できる。図３は、図１及び図２に示したＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイの回路図である。
【００３５】
図示するように、メモリセルアレイ内にはマトリクス状に配置された複数の第１メモリセルユニットＵＮＩＴ１が設けられている。第１メモリセルユニットＵＮＩＴ１はそれぞれ、マトリクス配置された４つのメモリセルＭＣを含んでいる。また、第１メモリセルユニットＵＮＩＴ１に含まれる４つのメモリセルＭＣの電流経路の一端（ソース）は、互いに共通接続されている。更に、互いに隣接する４つの第１メモリセルユニットＵＮＩＴ１相互間における４つの最近接メモリセルＭＣは、第２メモリセルユニットＵＮＩＴ２を構成している。従って、各メモリセルは第１メモリセルユニットＵＮＩＴ１のいずれかに属すると共に、同時に、第２メモリセルユニットＵＮＩＴ２にも属することになる。そして、同一の第１メモリセルユニットＵＮＩＴ１に属する４つのメモリセルＭＣは、それぞれ異なる第２メモリセルユニットＵＮＩＴ２に属する。勿論、同一の第２メモリセルユニットＵＮＩＴ２に属する４つのメモリセルＭＣは、それぞれ異なる第１メモリセルユニットＵＮＩＴ１に属する。第２メモリセルユニットＵＮＩＴ２に含まれる４つのメモリセルＭＣの前記電流経路の他端（ドレイン）は、互いに共通接続されている。そして、同一列にある第１メモリセルユニットの前記電流経路の一端は、第１配線（ソース線）に共通接続されている。また同一列にある第２メモリセルユニットＵＮＩＴ２の前記電流経路の他端は、第２配線（ドレイン線）に共通接続されている。更に、同一行のメモリセルのゲートは、制御ゲート線に共通接続されている。
【００３６】
そして、行方向で隣接する第１メモリセルユニットＵＮＩＴ１間には、隣接する第１メモリセルユニットＵＮＩＴ１間を電気的に分離するための第１素子分離領域ＳＴＩ１が設けられている。行方向で隣接する第２メモリセルユニットＵＮＩＴ２間には、隣接する第２メモリセルユニットＵＮＩＴ２間を電気的に分離するための第２素子分離領域ＳＴＩ２が設けられている。更に、列方向で隣接する第２素子分離領域ＳＴＩ２間の領域ＡＡ１が、各第１メモリセルユニットＵＮＩＴ１内において共通接続された電流経路の一端を第１配線に接続するコンタクトプラグ（ソースコンタクトプラグＳＰ）の形成領域である。他方、列方向で隣接する第１素子分離領域ＳＴＩ１間の領域ＡＡ２は、各第２メモリセルユニットＵＮＩＴ２内において共通接続された電流経路の他端を第２配線に接続するコンタクトプラグ（ドレインコンタクトプラグＤＰ）の形成領域である。これらの領域ＡＡ１、ＡＡ２は、図２における領域ＡＡ’に相当する。
【００３７】
次にメモリセルアレイの断面構造について図４乃至図６を用いて説明する。図４乃至図６は、図２におけるそれぞれＸ１−Ｘ１’線、Ｘ２−Ｘ２’線、及びＸ３−Ｘ３’線に沿った方向の断面図である。
【００３８】
まず図４を用いて素子領域ＡＡ内のＸ１−Ｘ１’線に沿った方向の構造を説明する。図示するように、半導体基板（シリコン基板）１１表面内に複数の不純物拡散層１３ａ、１３ｂが形成されている。不純物拡散層１３ａはドレイン領域として機能し、不純物拡散層１３ｂはソース領域として機能する。半導体基板１１上には、ゲート絶縁膜１２を介在して浮遊ゲート電極１４が設けられている。ゲート絶縁膜１２に使用される材料は、例えばシリコン酸化膜やオキシナイトライド膜等である。また浮遊ゲート電極１４に使用される材料は、多結晶シリコン膜等である。浮遊ゲート電極１４上には、ゲート間絶縁膜１５を介在して且つ浮遊ゲート電極１４を覆うようにして制御ゲート電極１６が設けられている。ゲート間絶縁膜１５に使用される材料は、例えばシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の３層構造のＯＮＯ膜や、シリコン酸化膜の単層膜、シリコン酸化膜とシリコン窒化膜との２層構造のＯＮ膜、ＮＯ膜等である。このように、浮遊ゲート電極１４及び制御ゲート電極１６を含む積層ゲートと、ソース・ドレイン領域１３ｂ、１３ａとにより、メモリセル（フラッシュセル）ＭＣが形成されている。更に半導体基板１１上には、メモリセルＭＣを被覆するようにして層間絶縁膜１７が形成されている。
【００３９】
次に、図５を用いてＸ２−Ｘ２’線に沿った方向の構造を説明する。図示するように、半導体基板１１内には素子分離領域ＳＴＩが複数設けられている。素子分離領域ＳＴＩ上では、浮遊ゲート電極１４が設けられておらず、制御ゲート電極１６が直接素子分離領域ＳＴＩ上に設けられている。素子分離領域ＳＴＩは、２本の制御ゲート電極１６直下の領域に跨って、半導体基板１０内に形成されている。そして、複数の素子分離領域ＳＴＩが、隣接する２本の制御ゲート電極１６間の領域（素子領域ＡＡ’）を挟んで、隣接配置されている。素子領域ＡＡ’内にはドレイン領域１３ａが形成されている。このドレイン領域１３ａは、素子領域ＡＡ内におけるドレイン領域１３ａと接続されている。半導体基板１１上には、制御ゲート電極１６を被覆するようにして層間絶縁膜１７が設けられている。更に、ドレインコンタクトプラグ１８ａ、１８ａ、…が、ドレイン領域１３ａ、１３ａ、…に接続されるようにして層間絶縁膜１７内に形成されている。層間絶縁膜１７上には、ドレインコンタクトプラグ１８ａ、１８ａ、…を共通に接続する金属配線層１９ａが形成されている。この金属配線層１９ａは、ドレイン線ＤＬｉとして機能する。
【００４０】
次に、図６を用いてＸ３−Ｘ３’線に沿った方向の構造を説明する。図示するように、基本的には図５の構造と同様である。但し、素子領域ＡＡ’の設けられている位置が、図５の構造と半周期分だけずれている。すなわち、素子領域ＡＡ’は、図４においてソース領域１３ｂが形成される領域と隣接して存在する。そして、素子領域ＡＡ’内にはソース領域１３ｂが形成され、素子領域ＡＡ内におけるソース領域１３ｂと接続されている。また、ソースコンタクトプラグ１８ｂ、１８ｂ、…が、ソース領域１３ｂに接続されるようにして層間絶縁膜１７内に形成されている。更に層間絶縁膜１７上には、ソースコンタクトプラグ１８ｂ、１８ｂ、…を共通に接続する金属配線層１９ｂが形成されている。この金属配線層１９ｂは、ソース線ＳＬｉとして機能する。
【００４１】
次に、本実施形態に係るＮＯＲ型ＥＥＰＲＯＭの動作について、図１、図７及び図８を用いて説明する。図７は書き込み動作時、図８は読み出し動作時における各電圧を示す関係図である。なお、図１に示すように、ゲートが制御ゲート線ＣＧｊに接続され、ドレインがドレイン線ＤＬｉに接続され、ソースがソース線ＳＬｉに接続されたメモリセルＭＣを、セルＡ１とする。また、ゲートが制御ゲート線ＣＧｊに接続され、ドレインがドレイン線ＤＬｉに接続され、ソースがソース線ＳＬｉ−１に接続されたメモリセルＭＣを、セルＡ２とする。また、ゲートが制御ゲート線ＣＧｊ＋１に接続され、ドレインがドレイン線ＤＬｉに接続され、ソースがソース線ＳＬｉに接続されたメモリセルＭＣを、セルＢ１とする。更に、ゲートが制御ゲート線ＣＧｊ＋１に接続され、ドレインがドレイン線ＤＬｉに接続され、ソースがソース線ＳＬｉ−１に接続されたメモリセルＭＣを、セルＢ２とする。
【００４２】
［書き込み動作］
書き込み動作について、セルＡ１にデータを書き込む場合を例に挙げて図１及び図７を用いて説明する。
【００４３】
まず、半導体基板（ウェル領域）１１の電位が接地電位ＧＮＤとされる。また電圧発生回路６０によって、ソース線ＳＬ１〜ＳＬｉ−１に電位Ｖｄｐが供給され、ソース線ＳＬｉ〜ＳＬｍの電位が接地電位ＧＮＤとされる。更に、センスアンプ５０を介して、ドレイン線ＤＬ１〜ＤＬｉに電位Ｖｄｐが供給され、ドレイン線ＤＬｉ＋１〜ＤＬｍの電位が接地電位ＧＮＤとされる。電位Ｖｄｐは例えば約５Ｖである。そしてロウデコーダ２０によって、制御ゲート線ＣＧｊに電位Ｖｇｐが供給され、その他の制御ゲート線ＣＧ１〜ＣＧｊ−１、ＣＧｊ＋１〜ＣＧｎの電位が接地電位ＧＮＤとされる。電位Ｖｇｐは例えば約８Ｖである。すると、セルＡ１は、制御ゲートに電位Ｖｇｐが印加され、ソース・ドレイン間に電位差Ｖｄｐが与えられた状態となる。従って、セルＡ１のソース・ドレイン間のチャネル領域を電流が流れる。この電流によってホットエレクトロンが発生し、ホットエレクトロンがセルＡ１の浮遊ゲートに注入される。これにより、セルＡ１の浮遊ゲート中の電子数が増加し、セルＡ１の閾値電圧が上昇する。すなわち、セルＡ１にデータが書き込まれる。
【００４４】
セルＡ１にデータが書き込まれる際のセルＡ２の状態について説明する。セルＡ２の制御ゲートは、セルＡ１と同一の制御ゲート線ＣＧｊに接続されているので、その電位は電位Ｖｇｐである。しかし、セルＡ２のソース・ドレインがそれぞれ接続されているソース線ＳＬｉ−１及びドレイン線ＤＬｉの電位は、共に電位Ｖｄｐである。すなわち、セルＡ２のソース・ドレイン間に電位差が存在しない。従って、セルＡ２のソース・ドレイン間に電流は流れず、ホットエレクトロンは発生しない。その結果、セルＡ２の浮遊ゲートに電子は注入されず、すなわちセルＡ２にデータは書き込まれない。
【００４５】
次にセルＢ１の状態について説明する。セルＢ１のソース・ドレインは、それぞれセルＡ１のソース・ドレインと同様に、ソース線ＳＬｉ及びドレイン線ＤＬｉに接続されている。従って、セルＢ１のソース・ドレイン間に電位差Ｖｄｐが存在する。しかし、セルＢ１の制御ゲートは、セルＡ１の制御ゲートが接続されている制御ゲート線ＣＧｊと異なる制御ゲート線ＣＧｊ＋１に接続されている。そして制御ゲート線ＣＧｊ＋１の電位は接地電位ＧＮＤとされている。従って、浮遊ゲートには電子が注入されず、すなわちセルＢ１にデータは書き込まれない。
【００４６】
セルＢ２については、ソース・ドレイン間に電位差が存在せず、且つ制御ゲートの電位が接地電位ＧＮＤとされている。従って、セルＢ２にもデータは書き込まれない。
【００４７】
上記のように、データはセルＡ１にのみ書き込まれる。
【００４８】
次にセルＡ２にデータを書き込む場合について説明する。まず、半導体基板（ウェル領域）１１の電位が接地電位ＧＮＤとされる。また電圧発生回路６０によって、ソース線ＳＬ１〜ＳＬｉ−１の電位が接地電位ＧＮＤとされ、ソース線ＳＬｉ〜ＳＬｍに電位Ｖｄｐが供給される。更に、センスアンプ５０を介して、ドレイン線ＤＬ１〜ＤＬｉ−１の電位が接地電位ＧＮＤとされ、ドレイン線ＤＬｉ〜ＤＬｍに電位Ｖｄｐが供給される。そしてロウデコーダ２０によって、制御ゲート線ＣＧｊに電位Ｖｇｐが供給され、その他の制御ゲート線ＣＧ１〜ＣＧｊ−１、ＣＧｊ＋１〜ＣＧｎの電位が接地電位ＧＮＤとされる。すると、セルＡ２においては、制御ゲートに電位Ｖｇｐが印加され、ソース・ドレイン間に電位差Ｖｄｐが与えられる。従って、セルＡ２にデータが書き込まれる。
【００４９】
セルＡ２にデータが書き込まれる際のセルＡ１の状態について説明する。セルＡ１の制御ゲートには、セルＡ１の制御ゲート同様に電位Ｖｇｐが与えられる。しかし、セルＡ１のソース・ドレインがそれぞれ接続されているソース線ＳＬｉ及びドレイン線ＤＬｉの電位は、共に電位Ｖｄｐである。すなわち、セルＡ２のソース・ドレイン間に電位差が存在しない。従って、セルＡ１にデータは書き込まれない。
【００５０】
セルＢ１については、ソース・ドレイン間に電位差が存在せず、且つ制御ゲートの電位が接地電位ＧＮＤとされている。従って、セルＢ１にもデータは書き込まれない。
【００５１】
セルＢ２の状態について説明する。セルＢ２のソース・ドレイン間には電位差Ｖｄｐが存在する。しかし、セルＢ２の制御ゲートは、接地電位ＧＮＤが与えられている制御ゲート線ＣＧｊ＋１に接続されている。従って、セルＢ２にデータは書き込まれない。
【００５２】
上記のように、データはセルＡ２にのみ書き込まれる。
【００５３】
セルＢ１にデータを書き込む際には、上記セルＡ１にデータを書き込む場合において、制御ゲート線ＣＧｊ＋１にのみ電位Ｖｇｐを供給し、その他の制御ゲート線ＣＧ１〜ＣＧｊ、ＣＧｊ＋２〜ＣＧｎの電位を接地電位ＧＮＤとすれば良い。すると、上記セルＡ１への書き込む際に行った説明と同様に、セルＢ１にのみデータが書き込まれる。
【００５４】
セルＢ２にデータを書き込む際には、上記セルＡ２にデータを書き込む場合において、制御ゲート線ＣＧｊ＋１にのみ電位Ｖｇｐを供給し、その他の制御ゲート線ＣＧ１〜ＣＧｊ、ＣＧｊ＋２〜ＣＧｎの電位を接地電位ＧＮＤとすれば良い。すると、上記セルＡ２への書き込む際に行った説明と同様に、セルＢ２にのみデータが書き込まれる。
【００５５】
［読み出し動作］
読み出し動作について、セルＡ１からデータを読み出す場合を例に挙げて図１及び図８を用いて説明する。
【００５６】
まず、半導体基板（ウェル領域）１１の電位が接地電位ＧＮＤとされる。また電圧発生回路６０によって、ソース線ＳＬ１〜ＳＬｉ−１に電位Ｖｄｒが供給され、ソース線ＳＬｉ〜ＳＬｍの電位が接地電位ＧＮＤとされる。更に、センスアンプ５０を介して、ドレイン線ＤＬ１〜ＤＬｉに電位Ｖｄｒが供給され、ドレイン線ＤＬｉ＋１〜ＤＬｍの電位が接地電位ＧＮＤとされる。電位Ｖｄｒは例えば約１Ｖである。そしてロウデコーダ２０によって、制御ゲート線ＣＧｊに電位Ｖｇｒが供給され、その他の制御ゲート線ＣＧ１〜ＣＧｊ−１、ＣＧｊ＋１〜ＣＧｎの電位が接地電位ＧＮＤとされる。電位Ｖｇｒは例えば約５Ｖである。すると、セルＡ１は、制御ゲートに電位Ｖｇｒが印加され、ソース・ドレイン間に電位差Ｖｄｒが与えられた状態である。セルＡ１にデータが書き込まれていれば、セルＡ１の閾値電圧はゲート電圧Ｖｇｒよりも高い。従って、セルＡ１はオフ状態となり、セルＡ１のソース・ドレイン間に電流が流れない。逆にセルＡ１が消去状態であれば、セルＡ１の閾値電圧はゲート電圧Ｖｇｒよりも低い。従って、セルＡ１はオン状態となり、セルＡ１のソース・ドレイン間に電流が流れる。このように、セルＡ１のドレイン線ＤＬｉにおける電流の有無（ドレイン線ＤＬｉの電位変化の有無）によって、セルＡ１に書き込まれたデータを読み出すことが出来る。
【００５７】
セルＡ１を読み出す際のその他のセルの状態については詳細を省略するが、書き込み時と同様、ソース・ドレイン間に電位差が存在しないか、または制御ゲートの電位が接地電位とされることで、データは読み出されない。
【００５８】
次にセルＡ２からデータを読み出す場合について説明する。まず、半導体基板（ウェル領域）１１の電位が接地電位ＧＮＤとされる。また電圧発生回路６０によって、ソース線ＳＬ１〜ＳＬｉ−１の電位が接地電位ＧＮＤとされ、ソース線ＳＬｉ〜ＳＬｍに電位Ｖｄｒが供給される。更に、センスアンプ５０を介して、ドレイン線ＤＬ１〜ＤＬｉ−１の電位が接地電位ＧＮＤとされ、ドレイン線ＤＬｉ〜ＤＬｍに電位Ｖｄｒが供給される。そしてロウデコーダ２０によって、制御ゲート線ＣＧｊに電位Ｖｇｒが供給され、その他の制御ゲート線ＣＧ１〜ＣＧｊ−１、ＣＧｊ＋１〜ＣＧｎの電位が接地電位ＧＮＤとされる。すると、セルＡ２は、制御ゲートに電位Ｖｇｒが印加され、ソース・ドレイン間に電位差Ｖｄｒが与えられた状態となる。従って、セルＡ２からデータが読み出される。
【００５９】
セルＢ１からデータを読み出す際には、上記セルＡ１から読み出す場合において、制御ゲート線ＣＧｊ＋１にのみ電位Ｖｇｒを供給し、その他の制御ゲート線ＣＧ１〜ＣＧｊ、ＣＧｊ＋２〜ＣＧｎの電位を接地電位ＧＮＤとすれば良い。すると、上記セルＡ１からデータを読み出す際と同様に、セルＢ１のみからデータが読み出される。
【００６０】
セルＢ２からデータを読み出す際には、上記セルＡ２からデータを読み出す場合において、制御ゲート線ＣＧｊ＋１にのみ電位Ｖｇｒを供給し、その他の制御ゲート線ＣＧ１〜ＣＧｊ、ＣＧｊ＋２〜ＣＧｎの電位を接地電位ＧＮＤとすれば良い。すると、上記セルＡ２からデータを読み出す際と同様に、セルＢ２のみからデータが読み出される。
【００６１】
［消去動作］
消去動作は従来と同様である。すなわち、全てのドレイン線ＤＬ１〜ＤＬｍ、ソース線ＳＬ１〜ＳＬｍに１０Ｖ程度の正電位を与える。また全ての制御ゲート線ＣＧ１〜ＣＧｎに−８Ｖ程度の負電位を与える。その結果、全てのメモリセルＭＣ、ＭＣ、…の浮遊ゲートから電子が基板に引き抜かれ、メモリセルＭＣ、ＭＣ、…内のデータが消去される。
【００６２】
上記のように、本実施形態に係るＮＯＲ型ＥＥＰＲＯＭによれば、隣接する２列のメモリセルのドレインを、共通のドレイン線に接続し、隣接する２列のメモリセルのソースを、共通のソース線に接続している。そして、隣接する２列のメモリセルは、ソース線とドレイン線とのいずれか一方のみを共通としており、他方は異なるソース線またはドレイン線に接続されるようにしている。従って、１個のソースコンタクトプラグ及びドレインコンタクトプラグを、４つのメモリセルで共用することが出来る。すなわち、従来は２つのメモリセルあたりそれぞれ１個必要であったソースコンタクトプラグ及びドレインコンタクトプラグの数を、半減することが出来る。このように、微細化を妨げる原因であったコンタクトプラグ数を削減できることで、更なるＮＯＲ型ＥＥＰＲＯＭの高集積化が実現できる。また、コンタクトプラグ数を削減することで、１個のコンタクトプラグあたりの断面積を従来に比べて大きくすることが出来る。従って、コンタクトプラグ部での接触抵抗を低減出来、その結果、ＮＯＲ型ＥＥＰＲＯＭの電気的特性を向上できる。
【００６３】
次にこの発明の第２の実施形態に係る不揮発性半導体メモリについて、ＥＥＰＲＯＭを例に挙げて図９を用いて説明する。図９は本実施形態に係るＮＯＲ型ＥＥＰＲＯＭの回路図である。
【００６４】
図示するように、本実施形態に係るＮＯＲ型ＥＥＰＲＯＭは、上記第１の実施形態において、ソース線及びドレイン線を、共にビット線ＢＬ１〜ＢＬｋとして使用するものである。更にカラムデコーダ３０ａ、３０ｂを１つに纏めてカラムデコーダ３０とし、カラムセレクタ４０ａ、４０ｂを１つに纏めてカラムセレクタ４０としたものである。
【００６５】
メモリセルアレイ１０は、マトリクス状に配置された複数のメモリセルＭＣ、ＭＣ、…を有している。同一行内に配置されたメモリセルＭＣ、ＭＣ、…の制御ゲートは、制御ゲート線ＣＧｊ（ｊ＝１〜ｎ、ｊ及びｎは自然数、）に共通接続されている。また、同一列内に配置されたメモリセルＭＣ、ＭＣ、…は、隣接するもの同士で、ソース及びドレイン領域として機能する不純物拡散層の一方を共用している。同一列内にあるメモリセルＭＣ、ＭＣ、…の一方の不純物拡散層は、一方の隣接列内にあるメモリセルＭＣ、ＭＣ、…の一方の不純物拡散層と共に、ビット線ＢＬｉ（ｉ＝１〜ｋ、ｉ及びｋは自然数、）に共通接続されている。他方の不純物拡散層は、他方の隣接列内にあるメモリセルＭＣ、ＭＣ、…の不純物拡散層の一方と共に、ビット線ＢＬｉ＋１（またはＢＬｉ−１）に共通接続されている。
【００６６】
ロウデコーダ２０は、外部より入力されるロウアドレス信号をデコードする。そして、ロウアドレス信号に基づいて、制御ゲート線ＣＧ１〜ＣＧｎに所定の電圧を供給する。
【００６７】
カラムデコーダ３０は、外部より入力されるカラムアドレス信号をデコードする。そして、カラムアドレス信号に基づいて、カラムセレクタ４０を制御する。
【００６８】
カラムセレクタ４０は、デコードされたカラムアドレス信号に基づいて、ビット線ＢＬ１〜ＢＬｋのいずれかを選択する。
【００６９】
センスアンプ５０は、書き込み時には、書き込みデータをラッチする。また読み出し時には、メモリセルＭＣから読み出した読み出しデータをラッチする。
【００７０】
なお、メモリセルアレイの平面図及び断面図は、上記第１の実施形態で説明した図２乃至図６と同様であるので説明は省略する。但し、不純物拡散層１３ａ、１３ｂは、ソース・ドレインのいずれとしても機能する。従って、ドレインコンタクトプラグ１８ａ及びソースコンタクトプラグ１８ｂも、共にビット線ＢＬ１〜ＢＬｋに接続されるビット線コンタクトプラグとして機能する。
【００７１】
次に、本実施形態に係るＮＯＲ型ＥＥＰＲＯＭの動作について説明する。なお、図９に示すように、ゲートが制御ゲート線ＣＧｊに接続され、ソース・ドレイン間の電流経路がビット線ＢＬｉ−１とビット線ＢＬｉとの間に接続されたメモリセルＭＣを、セルＡ１とする。また、ゲートが制御ゲート線ＣＧｊに接続され、ソース・ドレイン間の電流経路がビット線ＢＬｉとビット線ＢＬｉ＋１との間に接続されたメモリセルＭＣを、セルＡ２とする。また、ゲートが制御ゲート線ＣＧｊ＋１に接続され、ソース・ドレイン間の電流経路がビット線ＢＬｉ−１とビット線ＢＬｉとの間に接続されたメモリセルＭＣを、セルＢ１とする。更に、ゲートが制御ゲート線ＣＧｊ＋１に接続され、ソース・ドレイン間の電流経路がビット線ＢＬｉとビット線ＢＬｉ＋１との間に接続されたメモリセルＭＣを、セルＢ２とする。
【００７２】
［書き込み動作］
まず書き込み動作について、セルＡ１にデータを書き込む場合を例に挙げて、図１０及び図１１を用いて説明する。図１０は書き込み動作時における各電圧を示す関係図であり、図１１は図９の一部領域の拡大図である。
【００７３】
まず、半導体基板（ウェル領域）の電位が接地電位ＧＮＤとされる。またセンスアンプを介して、ビット線ＢＬ１〜ＢＬｉ−１の電位が接地電位ＧＮＤとされ、ビット線ＢＬｉ〜ＢＬｋに電位Ｖｄｐが供給される。更にロウデコーダ２０によって、制御ゲート線ＣＧｊに電位Ｖｇｐが供給され、その他の制御ゲート線ＣＧ１〜ＣＧｊ−１、ＣＧｊ＋１〜ＣＧｎの電位が接地電位ＧＮＤとされる。すなわち図１１に示すように、ビット線ＢＬｉ−１がソース線として機能し、ビット線ＢＬｉがドレイン線として機能している。そしてセルＡ１に着目すれば、ビット線ＢＬｉ−１に接続されている不純物拡散層がソース領域、ビット線ＢＬｉに接続されている不純物拡散層がドレイン領域として機能している。そして、セルＡ１のソース・ドレイン間には電位差Ｖｄｐが与えられている。従って、セルＡ１のソース・ドレイン間のチャネル領域を電流（図１１に示す矢印）が流れる結果、セルＡ１にデータが書き込まれる。
【００７４】
その他のメモリセルＭＣ、ＭＣ、…については、ソース・ドレイン間に電位差が存在しない、または制御ゲート線ＣＧに電位が供給されていないので、データは書き込まれない。
【００７５】
次にセルＡ２にデータを書き込む場合について、図１０及び図１２を用いて説明する。図１２は図９の一部領域の拡大図である。
【００７６】
まず、半導体基板（ウェル領域）の電位が接地電位ＧＮＤとされる。またセンスアンプを介して、ビット線ＢＬ１〜ＢＬｉの電位が接地電位ＧＮＤとされ、ビット線ＢＬｉ＋１〜ＢＬｋに電位Ｖｄｐが供給される。更にロウデコーダ２０によって、制御ゲート線ＣＧｊに電位Ｖｇｐが供給され、その他の制御ゲート線ＣＧ１〜ＣＧｊ−１、ＣＧｊ＋１〜ＣＧｎの電位が接地電位ＧＮＤとされる。すなわち図１２に示すように、ビット線ＢＬｉがソース線として機能し、ビット線ＢＬｉ＋１がドレイン線として機能している。そしてセルＡ２に着目すれば、ビット線ＢＬｉに接続されている不純物拡散層がソース領域、ビット線ＢＬｉ＋１に接続されている不純物拡散層がドレイン領域として機能している。そして、セルＡ２のソース・ドレイン間には電位差Ｖｄｐが与えられている。従って、セルＡ２のソース・ドレイン間のチャネル領域を電流（図１２に示す矢印）が流れる結果、セルＡ２にデータが書き込まれる。
【００７７】
その他のメモリセルＭＣ、ＭＣ、…については、ソース・ドレイン間に電位差が存在しない、または制御ゲート線ＣＧに電位が供給されていないので、データは書き込まれない。
【００７８】
セルＢ１にデータを書き込む際には、上記セルＡ１にデータを書き込む場合において、制御ゲート線ＣＧｊ＋１にのみ電位Ｖｇｐを供給し、その他の制御ゲート線ＣＧ１〜ＣＧｊ、ＣＧｊ＋２〜ＣＧｎの電位を接地電位ＧＮＤとすれば良い。すると、上記セルＡ１への書き込む際に行った説明と同様に、セルＢ１にのみデータが書き込まれる。この場合、セルＡ１への書き込み時と同様に、ビット線ＢＬｉ−１がソース線、ビット線ＢＬｉがドレイン線として機能する。
【００７９】
セルＢ２にデータを書き込む際には、上記セルＡ２にデータを書き込む場合において、制御ゲート線ＣＧｊ＋１にのみ電位Ｖｇｐを供給し、その他の制御ゲート線ＣＧ１〜ＣＧｊ、ＣＧｊ＋２〜ＣＧｎの電位を接地電位ＧＮＤとすれば良い。すると、上記セルＡ２への書き込む際に行った説明と同様に、セルＢ２にのみデータが書き込まれる。この場合、セルＡ２への書き込み時と同様に、ビット線ＢＬｉがソース線、ビット線ＢＬｉ＋１がソース線として機能する。
【００８０】
［読み出し動作］
次に読み出し動作について、セルＡ１からデータを読み出す場合を例に挙げて、図１３及び図１４を用いて説明する。図１３は読み出し動作時における各電圧を示す関係図であり、図１４は図９の一部領域の拡大図である。
【００８１】
まず、半導体基板（ウェル領域）の電位が接地電位ＧＮＤとされる。またセンスアンプを介して、ビット線ＢＬ１〜ＢＬｉ−１の電位が接地電位ＧＮＤとされ、ビット線ＢＬｉ〜ＢＬｋに電位Ｖｄｒが供給される。更にロウデコーダ２０によって、制御ゲート線ＣＧｊに電位Ｖｇｒが供給され、その他の制御ゲート線ＣＧ１〜ＣＧｊ−１、ＣＧｊ＋１〜ＣＧｎの電位が接地電位ＧＮＤとされる。すなわち図１４に示すように、ビット線ＢＬｉ−１がソース線として機能し、ビット線ＢＬｉがドレイン線として機能している。そしてセルＡ１に着目すれば、ビット線ＢＬｉ−１に接続されている不純物拡散層がソース領域、ビット線ＢＬｉに接続されている不純物拡散層がドレイン領域として機能している。そして、セルＡ１のソース・ドレイン間には電位差Ｖｄｒが与えられている。セルＡ１にデータが書き込まれていれば、セルＡ１はオフ状態となり、セルＡ１のソース・ドレイン間に電流が流れない。逆にセルＡ１が消去状態であれば、セルＡ１はオン状態となり、セルＡ１のソース・ドレイン間に電流が流れる。そしてこの際、センスアンプがビット線ＢＬｉにおける電流の有無（ビット線ＢＬｉの電位変化の有無）をセンスすることによって、セルＡ１に書き込まれたデータが読み出される。
【００８２】
次にセルＡ２からデータを読み出す場合について、図１３及び図１５を用いて説明する。図１３は図１５の一部領域の拡大図である。
【００８３】
まず、半導体基板（ウェル領域）１１の電位が接地電位ＧＮＤとされる。またセンスアンプを介して、ビット線ＢＬ１〜ＢＬｉの電位が接地電位ＧＮＤとされ、ビット線ＢＬｉ＋１〜ＢＬｋに電位Ｖｄｒが供給される。更にロウデコーダ２０によって、制御ゲート線ＣＧｊに電位Ｖｇｒが供給され、その他の制御ゲート線ＣＧ１〜ＣＧｊ−１、ＣＧｊ＋１〜ＣＧｎの電位が接地電位ＧＮＤとされる。すなわち図１５に示すように、ビット線ＢＬｉがソース線として機能し、ビット線ＢＬｉ＋１がドレイン線として機能している。そしてセルＡ２に着目すれば、ビット線ＢＬｉに接続されている不純物拡散層がソース領域、ビット線ＢＬｉ＋１に接続されている不純物拡散層がドレイン領域として機能している。そして、セルＡ２のソース・ドレイン間には電位差Ｖｄｒが与えられている。セルＡ２にデータが書き込まれていれば、セルＡ２のソース・ドレイン間に電流が流れない。逆にセルＡ２が消去状態であれば、セルＡ２のソース・ドレイン間に電流が流れる。そしてこの際、センスアンプがビット線ＢＬｉ＋１における電流の有無（ビット線ＢＬｉ＋１の電位変化の有無）をセンスすることによって、セルＡ２に書き込まれたデータが読み出される。
【００８４】
セルＢ１からデータを読み出す際には、上記セルＡ１からデータを読み出す場合において、制御ゲート線ＣＧｊ＋１にのみ電位Ｖｇｒを供給し、その他の制御ゲート線ＣＧ１〜ＣＧｊ、ＣＧｊ＋２〜ＣＧｎの電位を接地電位ＧＮＤとすれば良い。すると、上記セルＡ１からの読み出しの際と同様に、セルＢ１からデータが読み出される。この場合、セルＡ１からの読み出し時と同様に、ビット線ＢＬｉ−１がソース線、ビット線ＢＬｉがドレイン線として機能する。
【００８５】
セルＢ２からデータを読み出す際には、上記セルＡ２からデータを読み出す場合において、制御ゲート線ＣＧｊ＋１にのみ電位Ｖｇｒを供給し、その他の制御ゲート線ＣＧ１〜ＣＧｊ、ＣＧｊ＋２〜ＣＧｎの電位を接地電位ＧＮＤとすれば良い。すると、上記セルＡ２からの読み出しの際と同様に、セルＢ２からデータが読み出される。この場合、セルＡ２からの読み出し時と同様に、ビット線ＢＬｉがソース線、ビット線ＢＬｉ＋１がドレイン線として機能する。
【００８６】
［消去動作］
消去動作は、従来と同様であるので説明は省略する。
【００８７】
上記のように、本実施形態に係るＮＯＲ型ＥＥＰＲＯＭによれば、隣接する２列のメモリセルのソース・ドレインの一方を、共通のビット線に接続し、隣接する２列のメモリセルのソース・ドレインの他方を、異なるビット線に接続している。従って、上記第１の実施形態と同様に、１個のビット線コンタクトプラグを、４つのメモリセルで共用することが出来る。すなわち、コンタクトプラグの数を従来の半分にすることが出来る。従って、更なるＮＯＲ型ＥＥＰＲＯＭの高集積化が実現できる。また、１個のコンタクトプラグあたりの断面積を従来に比べて大きくすることで、コンタクトプラグ部での接触抵抗を低減出来、その結果、ＮＯＲ型ＥＥＰＲＯＭの電気的特性を向上できる。
【００８８】
また本実施形態に係るＮＯＲ型ＥＥＰＲＯＭに含まれるメモリセルＭＣの不純物拡散層は、ソース線、ドレイン線の区別をされないビット線にＢＬに接続されている。すなわち、メモリセルＭＣの不純物拡散層も、ソース・ドレインいずれかとして区別しない。そして、選択メモリセルＭＣに応じて、ビット線ＢＬはソース線、ドレイン線としての機能を交互に果たす。すなわち、図１１及び図１２並びに図１４及び図１５を用いて説明したように、ビット線ＢＬｉ−１及びビット線ＢＬｉに接続されているメモリセルが選択された際にビット線ＢＬｉ−１がソース線として機能する場合には、ビット線ＢＬｉがドレイン線として機能する。逆に、ビット線ＢＬｉ及びビット線ＢＬｉ＋１に接続されているメモリセルが選択された際には、ビット線ＢＬｉはソース線として機能する。勿論、ビット線ＢＬｉ−１及びビット線ＢＬｉに接続されているメモリセルが選択された際には、ビット線ＢＬｉ−１をソース線として機能させ、ビット線ＢＬｉをソース線として機能させても良い。
【００８９】
上記のように、ソース線、ドレイン線の区別を無くすことで、第１の実施形態では２つ必要であったカラムセレクタが１つで足りる。すなわち、ソース線ＳＬ及びドレイン線ＤＬ用のカラムセレクタを共用出来る。また、第１の実施形態においてソース線ＳＬ専用の電圧発生回路６０が不要となる。従って、回路構成が第１の実施形態に比べて大幅に簡略化出来、ＮＯＲ型ＥＥＰＲＯＭの小型化にも寄与できる。
【００９０】
上記したように、この発明の第１、第２の実施形態によれば、行方向及び列方向で隣接する４つのメモリセルの一方の不純物拡散層を共通にすることで、コンタクトプラグの数を従来の１／２にすることが出来る。従って、半導体記憶装置の更なる高集積化が実現できる。また、１個のコンタクトプラグあたりの断面積を従来に比べて大きくすることが出来るため、コンタクトプラグ部での接触抵抗を低減出来る。その結果、半導体記憶装置の電気的特性を向上できる。
【００９１】
図１６は、この発明の第１、第２の実施形態の第１変形例に係るＮＯＲ型ＥＥＰＲＯＭの平面図である。また図１７は、図１６におけるＸ４−Ｘ４’線に沿った方向の断面図である。なお、ソース線ＳＬ及びドレイン線ＤＬの図示は省略している。
【００９２】
図示するように、本変形例においては、ソースコンタクトプラグＳＰ及びドレインコンタクトプラグＤＰが、素子領域ＡＡ’内だけでなく、隣接する一方の素子領域ＡＡ内のソース・ドレイン領域に達するようにして形成されている。従って、ソースコンタクトプラグＳＰ及びドレインコンタクトプラグＤＰの断面積が上記第１、第２の実施形態に比べて大きくなる。図１６の例であると、断面積は第１、第２の実施形態の場合の約２倍である。その結果、ソースコンタクトプラグＳＰ及びドレインコンタクトプラグＤＰの抵抗を低減できる。更に、ソースコンタクトプラグＳＰ及びドレインコンタクトプラグＤＰと、ソース・ドレイン領域との接触面積が大きくなる。その結果、コンタクト抵抗を低減できる。そのため、ＮＯＲ型ＥＥＰＲＯＭの電気的特性を向上できる。
【００９３】
図１８は、この発明の第１、第２の実施形態の第２変形例に係るＮＯＲ型ＥＥＰＲＯＭの平面図である。また図１９は、図１８におけるＸ５−Ｘ５’線に沿った方向の断面図である。なお、ソース線ＳＬ及びドレイン線ＤＬの図示は省略している。
【００９４】
図示するように、本変形例においては、ソースコンタクトプラグＳＰ及びドレインコンタクトプラグＤＰが、素子領域ＡＡ’内だけでなく、隣接する２つの素子領域ＡＡ内のソース・ドレイン領域に達するようにして形成されている。本変形例の場合であっても、上記第１変形例と同様の効果が得られる。
【００９５】
なお、本変形例において、各コンタクトプラグＳＰ、ＤＰは、行方向で隣接する素子分離領域ＳＴＩに接するように設けても良い。すなわち、各コンタクトプラグを横方向に可能な限り拡げることが出来る。この場合には、各コンタクトプラグの断面積は、上記第１、第２の実施形態の場合の約３倍となり、更にコンタクト抵抗を低減できる。
【００９６】
図２０は、この発明の第１、第２の実施形態の第３変形例に係るＮＯＲ型ＥＥＰＲＯＭの平面図である。なお、素子分離領域ＳＴＩの図示は省略している。本変形例は、上記第１、第２変形例におけるソース線ＳＬ及びドレイン線ＤＬの平面パターンを示すものである。図示するように、隣接する制御ゲート線内の領域は、行方向に沿ってコンタクトプラグの存在する部分としない部分とが交互に存在する。従って、ソース線ＳＬ及びドレイン線ＤＬを、コンタクトプラグと接続される領域においては幅広とし、その他の領域では幅狭としてもよい。このようなパターンを用いることで、コンタクトプラグの上面を完全に金属配線層で覆いつつ、ドレイン線ＤＬ及びソース線ＳＬを同一レベルの金属配線層を用いて形成することが出来る。勿論、ソース線ＳＬ及びドレイン線ＤＬを異なるレベルの金属配線層で形成しても良い。
【００９７】
なお、上記第１乃至第３変形例においても、ソース・ドレイン領域を区別せずに取り扱ってもよい。すなわち、ソース線・ドレイン線の区別を無くし、共にビット線としても良い。
【００９８】
また、上記第１、第２の実施形態及びその第１乃至第３変形例においては、一貫してＮＯＲ型ＥＥＰＲＯＭを例に挙げて説明してきたが、勿論、ＮＯＲ型ＥＥＰＲＯＭに限られるものではない。例えばＮＡＮＤ型に適用しても良いし、更にはＥＥＰＲＯＭ以外の半導体メモリに適用しても構わない。
【００９９】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【０１００】
【発明の効果】
以上説明したように、この発明によれば、コンタクトプラグ数を削減できる不揮発性半導体メモリを提供出来る。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るＮＯＲ型ＥＥＰＲＯＭの回路図。
【図２】この発明の第１の実施形態に係るＮＯＲ型ＥＥＰＲＯＭの平面図。
【図３】この発明の第１の実施形態に係るＮＯＲ型ＥＥＰＲＯＭの回路図。
【図４】図２におけるＸ１−Ｘ１’線に沿った断面図。
【図５】図２におけるＸ２−Ｘ２’線に沿った断面図。
【図６】図２におけるＸ３−Ｘ３’線に沿った断面図。
【図７】この発明の第１の実施形態に係るＮＯＲ型ＥＥＰＲＯＭにおける書き込み動作時の各電圧を示す関係図。
【図８】この発明の第１の実施形態に係るＮＯＲ型ＥＥＰＲＯＭにおける読み出し動作時の各電圧を示す関係図。
【図９】この発明の第２の実施形態に係るＮＯＲ型ＥＥＰＲＯＭの回路図。
【図１０】この発明の第２の実施形態に係るＮＯＲ型ＥＥＰＲＯＭにおける書き込み動作時の各電圧を示す関係図。
【図１１】この発明の第２の実施形態に係るＮＯＲ型ＥＥＰＲＯＭの書き込み動作を説明するためのもので、メモリセルアレイの一部領域の回路図。
【図１２】この発明の第２の実施形態に係るＮＯＲ型ＥＥＰＲＯＭの書き込み動作を説明するためのもので、メモリセルアレイの一部領域の回路図。
【図１３】この発明の第２の実施形態に係るＮＯＲ型ＥＥＰＲＯＭにおける読み出し動作時の各電圧を示す関係図。
【図１４】この発明の第２の実施形態に係るＮＯＲ型ＥＥＰＲＯＭの読み出し動作を説明するためのもので、メモリセルアレイの一部領域の回路図。
【図１５】この発明の第２の実施形態に係るＮＯＲ型ＥＥＰＲＯＭの読み出し動作を説明するためのもので、メモリセルアレイの一部領域の回路図。
【図１６】この発明の第１、第２の実施形態の第１変形例に係るＮＯＲ型ＥＥＰＲＯＭの平面図。
【図１７】図１２におけるＸ４−Ｘ４’線に沿った断面図。
【図１８】この発明の第１、第２の実施形態の第２変形例に係るＮＯＲ型ＥＥＰＲＯＭの平面図。
【図１９】図１４におけるＸ５−Ｘ５’線に沿った断面図。
【図２０】この発明の第１、第２の実施形態の第３変形例に係るＮＯＲ型ＥＥＰＲＯＭの平面図。
【図２１】従来のＮＯＲ型ＥＥＰＲＯＭの回路図。
【図２２】従来のＮＯＲ型ＥＥＰＲＯＭの平面図。
【符号の説明】
１０…メモリセルアレイ
１１…半導体基板
１２…ゲート絶縁膜
１３ａ、１３ｂ…不純物拡散層
１４…浮遊ゲート電極
１５…ゲート間絶縁膜
１６…制御ゲート電極
１７…層間絶縁膜
１８ａ、１８ｂ…コンタクトプラグ
１９ａ、１９ｂ…金属配線層
２０…ロウデコーダ
３０、３０ａ、３０ｂ…カラムデコーダ
４０、４０ａ、４０ｂ…カラムセレクタ
５０…センスアンプ
６０…電圧発生回路
【図１】
2004095048.tif 000003
【図２】
2004095048.tif 000004
【図３】
2004095048.tif 000005
【図４】
2004095048.tif 000006
【図５】
2004095048.tif 000007
【図６】
2004095048.tif 000008
【図７】
2004095048.tif 000009
【図８】
2004095048.tif 000010
【図９】
2004095048.tif 000011
【図１０】
2004095048.tif 000012
【図１１】
2004095048.tif 000013
【図１２】
2004095048.tif 000014
【図１３】
2004095048.tif 000015
【図１４】
2004095048.tif 000016
【図１５】
2004095048.tif 000017
【図１６】
2004095048.tif 000018
【図１７】
2004095048.tif 000019
【図１８】
2004095048.tif 000020
【図１９】
2004095048.tif 000021
【図２０】
2004095048.tif 000022
【図２１】
2004095048.tif 000023
【図２２】
2004095048.tif 000024
【手続補正書】
【提出日】平成15年12月10日(2003.12.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マトリクス配置され、列方向で隣接するもの同士がソース、ドレインのいずれかを共用するメモリセルと、
隣接する２列の前記メモリセルの前記ソースが共通接続されたソース線と、
隣接する２列の前記メモリセルの前記ドレインが共通接続されたドレイン線と、
行方向で隣接する前記メモリセルのゲートが共通接続された制御ゲート線と
を具備し、同一の前記ソース線に接続された２列の前記メモリセルのドレインは、互いに異なる前記ドレイン線に接続される
ことを特徴とする不揮発性半導体メモリ。
【請求項２】
前記メモリセルへデータを書き込む際、選択メモリセルを含むメモリセル列に接続される前記ドレイン線及びソース線に、それぞれ書き込み電位及び接地電位を供給し、その他のドレイン線及びソース線には、メモリセルのソース・ドレイン間を同電位にする電位を供給する書き込み回路を更に備える
ことを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項３】
マトリクス配置され、列方向で隣接するもの同士が電流経路の一端及び他端のいずれかを共用するメモリセルと、
隣接する２列の前記メモリセルの電流経路の一端及び他端がそれぞれ共通接続されたビット線と、
行方向で隣接する前記メモリセルのゲートが共通接続された制御ゲート線と
を具備し、前記電流経路の一端が同一の前記ビット線に接続された２列の前記メモリセルの電流経路の他端は、互いに異なる前記ビット線に接続される
ことを特徴とする不揮発性半導体メモリ。
【請求項４】
電流経路の一端が共通接続された４つのメモリセルがマトリクス配置されてなる複数の第１メモリセルユニットがマトリクス配置されたメモリセルアレイと、
互いに隣接する４つの前記第１メモリセルユニット相互間における４つの最近接メモリセルが、前記電流経路の他端を共通接続されてなる第２メモリセルユニットと、
同一列にある前記第１メモリセルユニットの前記電流経路の一端を共通接続する第１配線と、
同一列にある前記第２メモリセルユニットの前記電流経路の他端を共通接続する第２配線と、
同一行にある前記メモリセルのゲートを共通接続する制御ゲート線と
を具備することを特徴とする不揮発性半導体メモリ。
【請求項５】
半導体基板中に千鳥状に形成され、長手方向が第１方向に沿った素子分離領域と、
前記第１方向に直交する第２方向に沿って前記半導体基板上に複数形成された制御ゲート線と、
前記第１方向で隣接する素子分離領域間に形成されたコンタクト領域と
を具備し、個々の前記素子分離領域上を２本の前記制御ゲート線が通過し、ｎ番目（ｎは２以上の自然数）の前記制御ゲート線は、ｎ＋１番目及びｎ−１番目の前記制御ゲート線がそれぞれ通過する素子分離領域と同一の素子分離領域上を、前記第２方向に沿って交互に通過する
ことを特徴とする不揮発性半導体メモリ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の態様に係る不揮発性半導体メモリは、マトリクス配置され、列方向で隣接するもの同士がソース、ドレインのいずれかを共用するメモリセルと、隣接する２列の前記メモリセルの前記ソースが共通接続されたソース線と、隣接する２列の前記メモリセルの前記ドレインが共通接続されたドレイン線と、行方向で隣接する前記メモリセルのゲートが共通接続された制御ゲート線とを具備し、同一の前記ソース線に接続された２列の前記メモリセルのドレインは、互いに異なる前記ドレイン線に接続されることを特徴としている。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
またこの発明の第２の態様に係る不揮発性半導体メモリは、マトリクス配置され、列方向で隣接するもの同士が電流経路の一端及び他端のいずれかを共用するメモリセルと、隣接する２列の前記メモリセルの電流経路の一端及び他端がそれぞれ共通接続されたビット線と、行方向で隣接する前記メモリセルのゲートが共通接続された制御ゲート線とを具備し、前記電流経路の一端が同一の前記ビット線に接続された２列の前記メモリセルの電流経路の他端は、互いに異なる前記ビット線に接続されることを特徴としている。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
更にこの発明の第３の態様に係る不揮発性半導体メモリは、電流経路の一端が共通接続された４つのメモリセルがマトリクス配置されてなる複数の第１メモリセルユニットがマトリクス配置されたメモリセルアレイと、互いに隣接する４つの前記第１メモリセルユニット相互間における４つの最近接メモリセルが、前記電流経路の他端を共通接続されてなる第２メモリセルユニットと、同一列にある前記第１メモリセルユニットの前記電流経路の一端を共通接続する第１配線と、同一列にある前記第２メモリセルユニットの前記電流経路の他端を共通接続する第２配線と、同一行にある前記メモリセルのゲートを共通接続する制御ゲート線とを具備することを特徴としている。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
更にこの発明の第４の態様に係る不揮発性半導体メモリは、半導体基板中に千鳥状に形成され、長手方向が第１方向に沿った素子分離領域と、前記第１方向に直交する第２方向に沿って前記半導体基板上に複数形成された制御ゲート線と、前記第１方向で隣接する素子分離領域間に形成されたコンタクト領域とを具備し、個々の前記素子分離領域上を２本の前記制御ゲート線が通過し、ｎ番目（ｎは２以上の自然数）の前記制御ゲート線は、ｎ＋１番目及びｎ−１番目の前記制御ゲート線がそれぞれ通過する素子分離領域と同一の素子分離領域上を、前記第２方向に沿って交互に通過することを特徴としている。