(57)【要約】【課題】低誘電率膜中に残留したＮ（窒素）が拡散することにより、ビアホール付近にレジスト現像不良が発生する。このＮの拡散を抑制し、良好なレジストパターンを形成する方法を提供する。【解決手段】図１（ｂ）に示すように、ＳｉＯＣ（低誘電率膜）膜２０にビアホール８の開口時に形成されるＳｉＯＣ膜２０の変質層２１に、図１（ｃ）に示すように電子線２３を照射する。これにより、変質層２１の膜中にはＳｉ−Ｏ、Ｃ−Ｃ結合が増加し、膜の硬さ、膜密度が増加した硬化層２４となる。この硬化層２４によりＮの拡散が抑制される。また、アッシングやエッチング、ポリマー除去時のプロセスガスや洗浄液中に発生するＮがＳｉＯＣ膜中に吸蔵されることもなく良好なレジストパターンを形成することができる。【選択図】  図１
2004221104.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された低誘電率膜上に接続孔を形成する工程（ａ）と、
前記低誘電率膜の表面と前記接続孔内に露出した前記低誘電率膜の表面の膜密度を上げる工程（ｂ）と、
前記工程（ｂ）の後に少なくとも前記接続孔を含む領域に開口部を有するレジストパターンを形成する工程（ｃ）とを有する半導体装置の製造方法。
【請求項２】
前記低誘電率膜がＳｉ、Ｏ及びＣを主成分とすることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記工程（ｂ）は電子線を前記低誘電率膜の表面及び接続孔内に露出した前記低誘電率膜の表面に照射することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記工程（ｂ）は前記低誘電率膜の表面と前記接続孔内に露出した前記低誘電率膜の表面にＳｉ−Ｏ及びＣ−Ｃ結合を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
半導体基板上に形成された低誘電率膜上に絶縁膜を形成する工程（ａ）と、
前記低誘電率膜及び前記絶縁膜に接続孔を形成する工程（ｂ）と、
前記接続孔内に露出した前記低誘電率膜の表面の膜密度を上げる工程（ｃ）と、
前記工程（ｃ）の後に少なくとも前記接続孔を含む領域に開口部を有するレジストパターンを形成する工程（ｄ）とを有する半導体装置の製造方法。
【請求項６】
前記低誘電率膜がＳｉ、Ｏ及びＣを主成分とすることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記工程（ｃ）は電子線を接続孔内に露出した前記低誘電率膜の表面に照射することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
前記工程（ｃ）は前記接続孔内に露出した前記低誘電率膜の表面にＳｉ−Ｏ及びＣ−Ｃ結合を形成することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項９】
半導体基板上に形成された低誘電率膜と、
前記低誘電率膜に形成された接続孔と、
前記接続孔を含む領域に形成された配線溝と、
前記接続孔及び前記配線溝に金属を埋め込み形成された配線と、
前記低誘電率膜及び前記配線の上層に形成されたキャップ層とを有し、
前記接続孔の内壁表面及び前記低誘電率膜と前記キャップ層との界面の前記低誘電率膜が前記低誘電率膜の他の部分よりもＳｉ−Ｏ、Ｃ−Ｃ結合が多く、密度が高くなっていることを特徴とする半導体装置。
【請求項１０】
前記低誘電率膜が、Ｃを含むシリコン酸化膜であることを特徴とする、請求項９に記載の半導体装置。
【請求項１１】
半導体基板上に形成された低誘電率膜と、
前記低誘電率膜上に形成された絶縁膜と、
前記低誘電率膜と前記絶縁膜に形成された接続孔と、
前記接続孔を含む領域に形成された配線溝と、
前記接続孔及び前記配線溝に金属を埋め込み形成された配線と、
前記絶縁膜及び前記配線の上層に形成されたキャップ層とを有し、
前記接続孔の内壁表面の前記低誘電率膜が前記低誘電率膜の他の部分よりもＳｉ−Ｏ、Ｃ−Ｃ結合が多く、密度が高くなっていることを特徴とする半導体装置。
【請求項１２】
前記低誘電率膜が、Ｃを含むシリコン酸化膜であることを特徴とする、請求項１１に記載の半導体装置。
【請求項１３】
前記絶縁膜が、Ｃを含まない絶縁膜であることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置とその製造方法、特に低誘電率膜を有する配線形成技術に関するものである。
【０００２】
【従来の技術】
０．２５μｍ以降の加工寸法を用いる半導体装置においては、配線間隔が狭くなってきたため、配線間に生じる電気寄生容量が増大してきている。このＲＣ遅延による遅延時間がトランジスタのオンオフに必要な時間に比べ、無視できないようになってきた。そのため、微細化を進める上で、配線間の電気寄生容量を小さくすることが必要とされている。
【０００３】
配線間の電気寄生容量を低減させるためには、同じ層内の配線間、違う配線層間の絶縁膜の比誘電率を低減させることが必要である。０．２５μｍ〜０．１３μｍデバイスの配線においては、従来のシリコン酸化膜（比誘電率：４．２）から、Ｆ含有シリコン酸化膜（比誘電率３．７程度）に絶縁膜は変更されてきた。また、０．１３μｍデバイスからは配線金属をＡｌからＣｕに変更することにより、配線抵抗値の低減が行われている。
【０００４】
次世代である０．０９μｍデバイス以降では、Ｆ含有シリコン酸化膜よりも比誘電率を低減させる方法として、シリコン酸化膜中のシリコンの終端をアルキル基（ＣＨ３基）等の分子量の大きなもので行い、シリコン酸化膜を低密度、多孔質化することにより比誘電率を低減させる（これらの膜は一般にＣ含有シリコン酸化膜（Ｃａｂｏｎ  ｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ）と呼ばれている）方法や、絶縁膜として材料そのものの比誘電率が小さい有機ポリマーの導入が検討されている。
【０００５】
図３は０．０９μｍデバイス以降の多層配線構造用として検討されている従来の半導体装置の製造方法である。
【０００６】
まず図３（ａ）に示すように、シリコン基板（図示せず）に形成された６００ｎｍ厚の第１の低誘電率膜１中にバリアメタル２、Ｃｕ３からなる深さ３００ｎｍのトレンチ配線が形成されている。この配線の上部は、第２の低誘電率膜５中にＣｕ３が拡散するのを防ぐため、５０ｎｍ厚のＳｉＣ膜４でカバーされている。ＳｉＣ膜４の上には、上層配線とビアホールを形成するための、６００ｎｍ厚の第２の低誘電率膜５が形成されている。ここで、第１の低誘電率膜１と第２の低誘電率膜５にはＣ含有シリコン酸化膜（ＳｉＯＣ膜）が用いられることが多い。この第２の低誘電率膜５中にビアホールパターンを形成する際には、フォトリソグラフィ時の下地配線からの反射光によるパターン形成不良を防ぐために、反射防止膜６が塗布される。次に、ビアホールパターンをフォトレジスト７で形成する。
【０００７】
次に図３（ｂ）に示すように、例えば、ＣＦ４＋Ａｒ＋Ｎ２のような混合ガスのプラズマで第２の低誘電率膜５のドライエッチングをキャップＳｉＣ膜４の上まで行い、ビアホール８を開口する。キャップＳｉＣ膜４でドライエッチングを止めるのは、その後で行われるレジスト除去のためのアッシングやポリマー除去洗浄においてＣｕ膜表面にダメージが入るのを防ぐためである。このとき、アッシングガスには低圧のＯ２やアンモニアプラズマが用いられ、できるだけＶｉａ側壁にダメージが入らないような条件でプロセスが行われている。また、ポリマー除去は一般にアミンを含んだ溶液が用いられている。上記のようなプロセスは、有機基を有する低誘電率膜において、その有機基（ＣＨ３等）にできるだけダメージを与えないように設計されているが、それでも第２の低誘電率膜５の表面に形成された変質層９のようなダメージ層が形成される。これは、低誘電率膜中の有機基、例えばＣＨ３基が酸化ないしは窒化されることにより、そこに密度の疎などちらかというとＳｉＯ２に近い組成の、比誘電率が本来の２．７程度よりも高くなった多孔質層ができるためである（例えば中村他、下岡他、２００１秋の応用物理学会、予稿集ｐ．６５５）。この変質層９には、ドライエッチ時に添加されたＮや、ＮＨ３アッシング時のＮ、アミンベースのポリマー除去液に含まれるＮが吸蔵される可能性がある。
【０００８】
また、低誘電率膜として、ＳｉＯＣ膜を用いた場合には、原料ガスの一部にＮ２Ｏを使う場合があり、ＳｉＯＣ膜中にＮが混入している可能性がある。また、ＳｉＣ成膜時に原料ガスの一部にＮＨ３等を用いた場合は、ＳｉＣ膜４中にＮが含まれる。
【０００９】
以上、いずれかの理由で、ＳｉＣ膜４、第２の低誘電率膜５、変質層９のいずれかの中にＮが含まれた場合、図３（ｃ）のように第２層配線のパターン形成を行う際、反射防止膜１０上に形成されたフォトレジスト１１を解像する際にビアホール８の上部でポイゾニング１２と呼ばれるレジスト解像残りの不良が発生することが知られている。これは、露光工程において、膜中のＮが、密度が低く多孔質で機械的強度の低い第２の低誘電率膜５の表面の変質層９を通して、塩基（図３（ｃ）ではＮ−Ｈで示した。アミンが発生するとも言われている）がビアホール８を通じてフォトレジスト１１に入り、露光によりレジスト内で発生した酸を中和してしまい、レジストパターンを形成する際の化学増幅作用を弱めるためと考えられている。
【００１０】
以上のようなポイゾニング１２が発生すると、図３（ｄ）に示すように配線溝形成時にビアホール８の周りの第２の低誘電率膜５と変質層９がエッチングされなくなり、図３（ｅ）に示すように絶縁膜残り１８が形成される。
【００１１】
次に、図３（ｆ）に示すようにマスクを形成せずに、全面エッチバックを行い、ビアホール８底の５０ｎｍ厚のＳｉＣ膜４をエッチングし、Ｃｕ３の表面を露出させる。このとき、ビアホール８の外側では、第２の低誘電率膜５の変質層９がエッチングされるが、第２の低誘電率膜５の変質層９が厚い場合は、ビアホール８の外側で第２の低誘電率膜５の変質層９が残る。
【００１２】
次に、図３（ｇ）に示すようにスパッタ法とメッキ法を組み合わせることにより、バリアメタル１４と第２のＣｕ１５で配線溝１３とビアホール８が埋め込まれる。
【００１３】
その後、図３（ｈ）に示すように、Ｃｕ−ＣＭＰ、ＴａＮ−ＣＭＰを行い、配線溝１３とビアホール８以外の第２のＣｕ１５とバリアメタル１４を除去する。その後、ＳｉＣ膜１７を５０ｎｍ堆積する。
【００１４】
以上のように図３（ａ）〜図３（ｈ）に示すような製造工程を繰り返し、従来の低誘電率絶縁膜を有するＣｕ多層配線を有する半導体装置が得られる。
【００１５】
【特許文献１】
特開２００１−２５７２０７号公報
【００１６】
【発明が解決しようとする課題】
ビアホール８を配線溝よりも先に形成する、従来の低誘電率絶縁膜を有するＣｕ多層配線を有する半導体装置の製造方法においては、従来の技術で説明したように図３（ｃ）に示す工程で、膜中に残留したＮにより、レジスト現像不良（ポイゾニング１２）が発生する場合がある。この場合、図３（ｈ）に示すように、ビアホール８周辺に配線溝に絶縁膜残り１８が発生し、ビアホール８と配線溝１３の電気的接続がとれないという不良が発生する。
【００１７】
また、図３（ｈ）に示したように、配線間の絶縁膜上に第２の低誘電率膜５の変質層９が薄く残っている場合、同層配線溝間の絶縁膜の表面に多孔質で密度が低い膜が存在するということになり、配線間リーク電流が増えるという問題もある。
【００１８】
本発明では、上記ポイゾニングの発生を抑制し、パターン不良を低減できる半導体装置の製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上に形成された低誘電率膜上に接続孔を形成する工程（ａ）と、前記低誘電率膜の表面と前記接続孔内に露出した前記低誘電率膜の表面の膜密度を上げる工程（ｂ）と、前記工程（ｂ）の後に少なくとも前記接続孔を含む領域に開口部を有するレジストパターンを形成する工程（ｃ）とを有する。
【００２０】
この半導体装置の製造方法によれば、絶縁膜表面を硬化させることで、絶縁膜中にＮ（窒素）を含んだガスや吸蔵された水分が、レジスト中に拡散することを防止でき、良好なレジストパターンを形成することができる。
【００２１】
また、前記低誘電率膜がＳｉ、Ｏ及びＣを主成分とすることを特徴とする。
【００２２】
また、前記工程（ｂ）は電子線を前記低誘電率膜の表面及び接続孔内に露出した前記低誘電率膜の表面に照射することを特徴とする。
【００２３】
また、前記工程（ｂ）は前記低誘電率膜の表面と前記接続孔内に露出した前記低誘電率膜の表面にＳｉ−Ｏ及びＣ−Ｃ結合を形成することを特徴とする。
【００２４】
本発明の半導体装置の製造方法は、半導体基板上に形成された低誘電率膜上に絶縁膜を形成する工程（ａ）と、前記低誘電率膜及び前記絶縁膜に接続孔を形成する工程（ｂ）と、前記接続孔内に露出した前記低誘電率膜の表面の膜密度を上げる工程（ｃ）と、前記工程（ｃ）の後に少なくとも前記接続孔を含む領域に開口部を有するレジストパターンを形成する工程（ｄ）とを有する。
【００２５】
この半導体装置の製造方法によれば、あらかじめ低誘電率膜上に酸化膜を形成し、さらに絶縁膜表面を硬化させることで、絶縁膜中にＮ（窒素）を含んだガスや吸蔵された水分が、レジスト中に拡散することを防止でき、良好なレジストパターンを形成することができる。
【００２６】
また、前記低誘電率膜がＳｉ、Ｏ及びＣを主成分とすることを特徴とする。
【００２７】
また、前記工程（ｃ）は電子線を接続孔内に露出した前記低誘電率膜の表面に照射することを特徴とする。
【００２８】
また、前記工程（ｃ）は前記接続孔内に露出した前記低誘電率膜の表面にＳｉ−Ｏ及びＣ−Ｃ結合を形成することを特徴とする。
【００２９】
本発明の半導体装置は、半導体基板上に形成された低誘電率膜と、前記低誘電率膜に形成された接続孔と、前記接続孔を含む領域に形成された配線溝と、前記接続孔及び前記配線溝に金属を埋め込み形成された配線と、前記低誘電率膜及び前記配線の上層に形成されたキャップ層とを有し、前記接続孔の内壁表面及び前記低誘電率膜と前記キャップ層との界面の前記低誘電率膜が前記低誘電率膜の他の部分よりもＳｉ−Ｏ、Ｃ−Ｃ結合が多く、密度が高くなっていることを特徴とする。
【００３０】
また、前記低誘電率膜が、Ｃを含むシリコン酸化膜であることを特徴とする。本発明の半導体装置は、半導体基板上に形成された低誘電率膜と、前記低誘電率膜上に形成された絶縁膜と、前記低誘電率膜と前記絶縁膜に形成された接続孔と、前記接続孔を含む領域に形成された配線溝と、前記接続孔及び前記配線溝に金属を埋め込み形成された配線と、前記絶縁膜及び前記配線の上層に形成されたキャップ層とを有し、前記接続孔の内壁表面の前記低誘電率膜が前記低誘電率膜の他の部分よりもＳｉ−Ｏ、Ｃ−Ｃ結合が多く、密度が高くなっていることを特徴とする。
【００３１】
また、前記低誘電率膜が、Ｃを含むシリコン酸化膜であることを特徴とする。
【００３２】
また、前記絶縁膜が、Ｃを含まない絶縁膜であることを特徴とする。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態について、図１〜図２を参照しながら説明する。
【００３４】
（実施の形態１）
図１を参照しながら、本発明の実施の形態１について説明する。
【００３５】
図１（ａ）〜図１（ｈ）は、本発明の実施の形態１における半導体装置とその製造方法の工程断面図である。
【００３６】
まず図１（ａ）に示すように、シリコン基板（図示せず）に形成された６００ｎｍの第１のＳｉＯＣ膜１９（Ｃ含有シリコン酸化膜）にＴａＮからなるバリアメタル２とＣｕ（銅）３とからなる深さ３００ｎｍのトレンチ配線を形成する。そして、このトレンチ配線上層へのＣｕの拡散を防止するために、膜厚が５０ｎｍのＳｉＣ膜４を形成する。さらに、このＳｉＣ膜４の上には、膜厚が６００ｎｍの第２のＳｉＯＣ膜２０を形成する。この第２のＳｉＯＣ膜２０にビアホールパターンを形成する際のフォトリソグラフィ時の下地配線からの反射光によるパターン形成不良を防ぐために、有機化合物からなる反射防止膜６を１００ｎｍ形成する。そして、ビアホールパターンを厚さ６００ｎｍのフォトレジスト７で形成する。
【００３７】
次に図１（ｂ）に示すように、例えば、ＣＦ４＋Ａｒ＋Ｏ２＋Ｎ２のような混合ガスのプラズマで第２のＳｉＯＣ膜２０のドライエッチングをＳｉＣ層４の上まで行い、ビアホール８を開口する。ＳｉＣ層４でドライエッチングを止めるのは、その後で行われるレジストを除去するためのアッシングやポリマーを除去するための洗浄においてＣｕ膜表面にダメージが入るのを防ぐためである。このとき、アッシングガスとして、例えば第２のＳｉＯＣ膜２０にダメージがなるべく入らないように、１００ｍＴ程度の低圧のＯ２プラズマでアッシングを行う。このとき、第２のＳｉＯＣ膜２０の有機基（ＣＨ３）が酸化され、密度の疎な、ＳｉＯ２に近い組成の変質層２１が５０ｎｍ形成される。この変質層２１は多孔質層であり、変質する前の第２のＳｉＯＣ膜２０と比較して比誘電率が高くなる。
【００３８】
次に、図１（ｃ）に示すように半導体装置を４００℃に加熱し、同時に電子線照射ユニット２２により、２５ｋｅＶ、５００μＣ／ｃｍ２程度の電子線２３を照射する。すると、変質層２１を硬化させ、図１（ｄ）に示すように、硬化層２４を形成することができる。硬化層２４内では、Ｓｉ−Ｏ、Ｃ−Ｃ結合が増加し、例えば膜の硬さが１．０から２．２Ｇｐａに増加する。これに伴い、膜密度が、４００℃アニールのみのキュア処理の場合１．２５ｇ／ｃｍ３であったものが、１．３４ｇ／ｃｍ３に増加する。この電子線照射処理では、１０００μＣ／ｃｍ２程度までは、膜の比誘電率を２．９程度に保てるが、これ以上照射すると、膜の重合が進み、硬くはなるが、Ｓｉ−ＣＨ３結合がなくなりＳｉ−Ｏ結合が増加する分、比誘電率が増加してしまう。また、温度は４００℃で行ったが、加熱を行わないまたは、２００℃程度の加熱処理でもよい。
【００３９】
次に、図１（ｅ）に示すように、有機化合物からなる反射防止膜１０を１００ｎｍ形成する。そして、ビアホール８上にトレンチ配線パターン形成を行うために、フォトレジスト１１を６００ｎｍ形成し、ＡｒＦ露光機を用いて露光する。この時、第２のＳｉＯＣ膜２０、ＳｉＣ膜４に混入しているＮ（窒素）のビアホール８への拡散は、密度の高い硬化層２４で遮断されるのでポイゾニングは発生しない。また、硬化層２４は密度が高いため、アッシングやエッチング、ポリマー除去時のプロセスガスや洗浄液中のＮが吸蔵される可能性もない。以上のような理由から、図１（ｅ）で示すように、本実施例ではポイゾニング発生を抑制できる。
【００４０】
次に、図１（ｆ）に示すように、エッチングにより配線溝１３を形成した後、フォトレジスト１１と反射防止膜１０を除去する。その後、マスクの無い状態でＣＦ４＋Ａｒ＋Ｏ２のプラズマを用いたドライエッチングで全面エッチバックを行い、ビアホール８の底部のＳｉＣ膜４をエッチングし、図１（ｇ）に示すようにＣｕ３の表面を露出させる。このとき、第２のＳｉＯＣ膜２０の表面の硬化層２４はエッチングされるが、完全に除去されても、されなくても問題は無い（図１（ｇ）では、硬化層２４は残っている）。
【００４１】
最後に、図１（ｈ）で示すように、スパッタ法とメッキ法を組み合わせることにより、バリアメタル１４とＣｕ１５を配線溝１３とビアホール８に埋め込み、ＣＭＰにより配線を形成する。その後、ＳｉＣ膜１７を５０ｎｍ堆積する。
【００４２】
以上のような製造工程を繰り返し、ポイゾニング不良による配線パターンの歩留まり低下を防止する。
【００４３】
なお、第１のＳｉＯＣ膜１９および第２のＳｉＯＣ膜２０は、比誘電率２．７程度の低誘電率の絶縁膜である。
【００４４】
なお、図１（ｆ）の全面エッチバックの工程で変質層２１を全て除去できる場合は、電子線照射は半導体装置全面でなく、ビアホール８のみを照射してもよい。
【００４５】
なお、図１（ｇ）の第２のＳｉＯＣ膜２０の表面の硬化層２４が残った場合においては、ＳｉＣ膜との密着性が向上し、同層配線間のリーク電流が低減できることが考えられる。
【００４６】
（実施の形態２）
図２を参照しながら、本発明の実施の形態２について説明する。
【００４７】
図２（ａ）〜図２（ｈ）は、本発明の実施の形態２における半導体装置とその製造方法の工程断面図である。
【００４８】
まず図２（ａ）に示すように、シリコン基板（図示せず）に形成された６００ｎｍの第１のＳｉＯＣ膜１９（Ｃ含有シリコン酸化膜）にＴａＮからなるバリアメタル２とＣｕ（銅）３とからなる深さ３００ｎｍのトレンチ配線を形成する。そして、このトレンチ配線上層へのＣｕの拡散を防止するために、膜厚が５０ｎｍのＳｉＣ膜４を形成する。さらに、このＳｉＣ膜４の上には、膜厚が６００ｎｍの第２のＳｉＯＣ膜２０を形成し、その上に、Ｃを含まないＳｉＯ２膜２５を６０ｎｍ形成する。そしてこの上に、ビアホールパターンを形成する際のフォトリソグラフィ時の下地配線からの反射光によるパターン形成不良を防ぐために、有機化合物からなる反射防止膜６を１００ｎｍ形成する。そして、ビアホールパターンを厚さ６００ｎｍのフォトレジスト７で形成する。
【００４９】
次に図２（ｂ）に示すように、例えば、ＣＦ４＋Ａｒ＋Ｏ２＋Ｎ２のような混合ガスのプラズマで第２のＳｉＯＣ膜２０のドライエッチングをＳｉＣ層４の上まで行い、ビアホール８を開口する。ＳｉＣ層４でドライエッチングを止めるのは、その後で行われるレジストを除去するためのアッシングやポリマーを除去するための洗浄においてＣｕ膜表面にダメージが入るのを防ぐためである。このとき、アッシングガスとして、例えば第２のＳｉＯＣ膜２０にダメージがなるべく入らないように、１００ｍＴ程度の低圧のＯ２プラズマでアッシングを行う。このとき、ビアホール８の内側表面の第２のＳｉＯＣ膜２０の有機基（ＣＨ３）が酸化され、密度の疎な、ＳｉＯ２に近い組成の変質層２１が５０ｎｍ形成される。この変質層２１は多孔質層であり、変質する前の第２のＳｉＯＣ膜２０と比較して比誘電率が高くなる。
【００５０】
次に、図２（ｃ）に示すように半導体装置を４００℃に加熱し、同時に電子線照射ユニット２２により、２５ｋｅＶ、５００μＣ／ｃｍ２程度の電子線２３を照射する。すると、変質層２１を硬化させ、図２（ｄ）に示すように、硬化層２４を形成することができる。硬化層２４内では、Ｓｉ−Ｏ、Ｃ−Ｃ結合が増加し、例えば膜の硬さが１．０から２．２Ｇｐａに増加する。これに伴い、膜密度が、４００℃アニールのみのキュア処理の場合１．２５ｇ／ｃｍ３であったものが、１．３４ｇ／ｃｍ３に増加する。この電子線照射処理では、１０００μＣ／ｃｍ２程度までは、膜の比誘電率を２．９程度に保てるが、これ以上照射すると、膜の重合が進み、硬くはなるが、Ｓｉ−ＣＨ３結合がなくなりＳｉ−Ｏ結合が増加する分、比誘電率が増加してしまう。また、温度は４００℃で行ったが、加熱を行わないまたは、２００℃程度の加熱処理でもよい。
【００５１】
次に、図２（ｅ）に示すように、有機化合物からなる反射防止膜１０を１００ｎｍ形成する。そして、ビアホール８上にトレンチ配線パターン形成を行うために、フォトレジスト１１を６００ｎｍ形成し、ＡｒＦ露光機を用いて露光する。この時、第２のＳｉＯＣ膜２０、ＳｉＣ膜４に混入しているＮ（窒素）のビアホール８への拡散は、密度の高い硬化層２４とＳｉＯ２膜２５で遮断されるのでポイゾニングは発生しない。また、硬化層２４とＳｉＯ２膜２５は密度が高いため、アッシングやエッチング、ポリマー除去時のプロセスガスや洗浄液中のＮが吸蔵される可能性もない。
【００５２】
次に、図２（ｆ）に示すように、エッチングにより配線溝１３を形成した後、フォトレジスト１１と反射防止膜１０を除去する。その後、マスクの無い状態でＣＦ４＋Ａｒ＋Ｏ２のプラズマを用いたドライエッチングで全面エッチバックを行い、ビアホール８の底部のＳｉＣ膜４をエッチングし、図２（ｇ）に示すようにＣｕ３の表面を露出させる。このとき、ＳｉＯ２膜２５はエッチングされるが、完全に除去されても、されなくても問題は無い（図２（ｇ）では、ＳｉＯ２膜２５は残っている）。
【００５３】
最後に、図２（ｈ）で示すように、スパッタ法とメッキ法を組み合わせることにより、バリアメタル１４とＣｕ１５を配線溝１３とビアホール８に埋め込み、ＣＭＰにより配線を形成する。その後、ＳｉＣ膜１７を５０ｎｍ堆積する。
【００５４】
以上のような製造工程を繰り返し、ポイゾニング不良による配線パターンの歩留まり低下を防止する。また、ＳｉＯ２膜２５を第２のＳｉＯＣ膜２０の上にあらかじめ設けておくことにより、第２のＳｉＯＣ膜２０の変質を防ぎ、ＳｉＯＣ膜の変質層である硬化層２４が原因となって同層配線間のリーク電流が増加するような不良の発生を防ぐことができる。
【００５５】
なお、第１のＳｉＯＣ膜１９および第２のＳｉＯＣ膜２０は、比誘電率２．７程度の低誘電率の絶縁膜である。
【００５６】
なお、図２（ｆ）の全面エッチバックの工程でＳｉＯ２膜２５を全て除去できる場合は、電子ビーム照射は半導体装置全面でなく、ビアホール８のみを照射してもよい。
【００５７】
なお、図２（ｇ）のＳｉＯ２膜２５が残った場合においては、第２のＳｉＯＣ膜２０や、第１の実施の形態１の硬化層２４が露出している場合と比較して、ＳｉＣ膜との密着性が向上し、同層配線間のリーク電流が低減できることが考えられる。
【００５８】
【発明の効果】
本発明の半導体装置の配線は、ビアホール開口後、電子線を照射することにより、ビアホール内の低誘電率膜の変質層を硬化させる。これにより、この低誘電率膜に含有されたＮを含んだガスや水分が、露光工程中に、ビアホール内に出てくることを防ぐことができ、パターン形成時のポイゾニング不良を防止することができる。
【００５９】
また、適切な量の電子線を低誘電率膜に照射すると、比誘電率を上昇させずに、膜密度を増加させ硬くすることができる。これは膜中のＳｉ−ＣＨ３結合が減って、Ｓｉ−Ｏ、Ｃ−Ｃ結合が増え、膜強度が増すからである。本発明はこの処理を、低誘電率膜のダメージと比誘電率の増加を抑えつつ、ダメージ層の膜密度を上げてＮの吸着や透過を防ぐというものである。
【００６０】
このような層では、膜が硬くなった分、膜が変形したり、脆くなって、上層キャップ膜との密着性が悪くなり、配線間のリーク電流を増やしてしまう可能性があり、Ｃを含まないＳｉＯ２膜を低誘電率膜の上部に設けておくことでアッシングやエッチングからのダメージを抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法の工程断面図
【図２】本発明の第２の実施形態に係る半導体装置の製造方法の工程断面図
【図３】従来の半導体装置の製造方法の工程断面図
【符号の説明】
１  第１の低誘電率膜
２  バリアメタル
３  Ｃｕ
４  ＳｉＣ膜
５  第２の低誘電率膜
６  反射防止膜
７  フォトレジスト
８  ビアホール
９  変質層
１０  反射防止膜
１１  フォトレジスト
１２  ポイゾニング
１３  配線溝
１４  バリアメタル
１５  Ｃｕ
１７  ＳｉＣ膜
１８  絶縁膜残り
１９  第１のＳｉＯＣ膜
２０  第２のＳｉＯＣ膜
２１  変質層
２２  電子線照射ユニット
２３  電子線
２４  硬化層
２５  ＳｉＯ２膜
【図１】
2004221104.tif 000003
【図２】
2004221104.tif 000004
【図３】
2004221104.tif 000005