(57)【要約】【課題】信頼性に優れ、低消費電力化が可能な半導体装置を提供する。【解決手段】本発明の半導体装置は、半導体層１０に形成された第１素子分離領域１９および第２素子分離領域２９を含む。第１素子分離領域１９の幅Ｙ１と、第２素子分離領域の幅Ｙ２とが異なる。第１素子分離領域１９の深さＸ１と幅Ｙ１との比と、第２素子分離領域２９の深さＸ２と幅Ｙ２との比とがほぼ等しい。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体層に形成された第１素子分離領域および第２素子分離領域を含み、
前記第１素子分離領域の幅と、前記第２素子分離領域の幅とが異なり、
前記第１素子分離領域の深さと幅との比と、前記第２素子分離領域の深さと幅との比とがほぼ等しい、半導体装置。
【請求項２】
請求項１において、
前記第１および第２素子分離領域は、トレンチ素子分離からなる、半導体装置。
【請求項３】
請求項２において、
前記第１および第２素子分離領域はそれぞれ、前記半導体層に形成されたトレンチと、トレンチに形成された絶縁層と、を含む、半導体装置。
【請求項４】
請求項３において、
前記絶縁層は、ＨＤＰ−ＣＶＤ法により形成された、半導体装置。
【請求項５】
請求項３において、
前記絶縁層は、ＴＥＯＳプラズマＣＶＤ法により形成された、半導体装置。
【請求項６】
請求項３において、
前記絶縁層は、ＳＯＧ法により形成された、半導体装置。
【請求項７】
請求項１ないし６のいずれかにおいて、
前記第１素子分離領域は、同じ導電型の２つの不純物層を分離する、半導体装置。
【請求項８】
請求項１ないし７のいずれかにおいて、
前記第１素子分離領域は、隣り合うメモリセルにそれぞれ含まれる同じ導電型の不純物層を分離する、半導体装置。
【請求項９】
請求項８において、
前記第２素子分離領域は、前記メモリセルの周辺に設置された周辺回路内に形成される、半導体装置。
【請求項１０】
請求項１ないし９のいずれかにおいて、
前記第２素子分離領域は、同じ導電型の２つの不純物層を分離する、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信頼性に優れ、低消費電力化が可能な半導体装置に関する。
【０００２】
【背景技術】
半導体装置は、一般に、基板やゲート電極、ならびに素子分離領域などの部材から構成され、これらの部材はそれぞれ異なる材質からなる。したがって、各部材の硬度や熱膨張率がそれぞれ異なるため、異なる材質からなる複数の部材が接合している領域にストレスが集中し、欠陥が生じる場合がある。
【０００３】
例えば、半導体基板に結晶欠陥が発生することによって、データの書込や消失不良が生じ、半導体装置の信頼性が低下することがある。また、前記欠陥の発生によって、リーク電流が増加する場合がある。このようなリーク電流の増加は低消費電力化の妨げとなる。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、信頼性に優れ、低消費電力化が可能な半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
本発明の半導体装置は、
半導体層に形成された第１素子分離領域および第２素子分離領域を含み、
前記第１素子分離領域の幅と、前記第２素子分離領域の幅とが異なり、
前記第１素子分離領域の深さと幅との比と、前記第２素子分離領域の深さと幅との比とがほぼ等しい。
【０００６】
本発明の半導体装置によれば、前記第１素子分離領域の幅と、前記第２素子分離領域の幅とが異なり、前記第１素子分離領域の深さと幅との比と、前記第２素子分離領域の深さと幅との比とがほぼ等しいことにより、前記第１および第２素子分離領域を、それぞれの幅に応じた深さに形成することができる。このため、幅がより大きい素子分離領域において、前記素子分離領域から前記半導体層へと加わる単位断面積当たりのストレスを緩和することができる。これにより、前記素子分離領域と前記半導体層との接合部分にストレスが集中するのを防止して、前記半導体層に結晶欠陥が発生するのを防止することができる。その結果、データの書込や消失不良、ならびにリーク電流の発生を防止することができるため、信頼性に優れ、かつ、低消費電力化が可能である。詳しくは、本実施の形態の欄で説明する。
【０００７】
なお、本明細書において、前記第１素子分離領域の幅とは、前記第１素子分離領域の最表面の幅をいう。また、例えば、前記第１素子分離領域が隣り合う活性領域間に四方を囲まれている場合は、前記第１素子分離領域の最表面の幅であって、かつ、隣り合う前記活性領域間の距離が短い方の幅をいう。
【０００８】
また、前記第２素子分離領域の幅とは、前記第２素子分離領域の最表面の幅をいう。また、例えば、前記第２素子分離領域が隣り合う活性領域間に四方を囲まれている場合は、前記第２素子分離領域の最表面の幅であって、かつ、隣り合う前記活性領域間の距離が短い方の幅をいう。
【０００９】
本発明の半導体装置は、以下の（１）〜（４）の態様をとることができる。
【００１０】
（１）前記第１および第２素子分離領域は、トレンチ素子分離からなることができる。トレンチ素子分離領域は、半導体層に形成されたトレンチに絶縁層が埋め込まれることにより形成される。このため、前記第１および第２素子分離領域がトレンチ素子分離からなる場合、前記半導体層のうち前記素子分離領域の近傍に大きなストレスが付加されやすい。これに対し、本発明によれば、前記構成を有することにより、前記第１および第２素子分離領域がトレンチ素子分離からなる場合であっても、前記素子分離領域と前記半導体層との接合部分にストレスが集中するのを防止して、前記半導体層に結晶欠陥が発生するのを確実に防止することができる。
【００１１】
この場合、前記第１および第２素子分離領域はそれぞれ、前記半導体層に形成されたトレンチと、トレンチに形成された絶縁層と、を含むことができる。
【００１２】
ここで、前記絶縁層は、ＨＤＰ−ＣＶＤ法、ＴＥＯＳプラズマＣＶＤ法、またはＳＯＧ法により形成できる。
【００１３】
前記絶縁層がＴＥＯＳプラズマＣＶＤ法またはＳＯＧ法にて形成された場合、前記絶縁層から前記半導体層へと付加されるストレスは、前記絶縁層がＨＤＰ−ＣＶＤ法にて形成された場合と比較して小さい。これにより、前記半導体層に結晶欠陥が発生するのを確実に防止することができる。
【００１４】
また、ＨＤＰ−ＣＶＤ法によって形成される絶縁層は一般に緻密であることから、前記絶縁層がＨＤＰ−ＣＶＤ法にて形成された場合、前記絶縁層がＴＥＯＳプラズマＣＶＤ法またはＳＯＧ法にて形成された場合よりも大きなストレスが、前記絶縁層から前記半導体層へと付加される。しかしながら、本発明によれば、前記絶縁層と前記半導体層との接合部分にストレスが集中するのを防止することができるため、前記絶縁層がＨＤＰ−ＣＶＤ法にて形成された場合であっても、前記半導体層に結晶欠陥が発生するのを防止することができる。
【００１５】
（２）前記第１素子分離領域は、同じ導電型の２つの不純物層を分離することができる。この構成によれば、例えば、前記２つの不純物層の近傍に導電層が形成されている場合に、前記２つの不純物層と前記導電層とによって、寄生バイポーラトランジスタが形成されるのを防止することができる。この結果、安定した電気的特性を得ることができる。
【００１６】
（３）前記第１素子分離領域は、隣り合うメモリセルにそれぞれ含まれる同じ導電型の不純物層を分離することができる。この構成によれば、前記（２）で説明した場合と同様の理由により、隣り合うメモリセル同士を電気的に分離することができ、隣り合うメモリセルそれぞれについて、安定した電気的特性を得ることができる。
【００１７】
この場合、前記第２素子分離領域を、前記メモリセルの周辺に設置された周辺回路内に形成することができる。
【００１８】
（４）前記第２素子分離領域は、同じ導電型の２つの不純物層を分離することができる。この構成によれば、例えば、前記２つの不純物層の近傍に導電層が形成されている場合に、前記２つの不純物層と前記導電層とによって、寄生バイポーラトランジスタが形成されるのを防止することができる。この結果、安定した電気的特性を得ることができる。
【００１９】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００２０】
１．半導体装置の構造
［第１および第２素子分離領域の構造］
図１は、本発明を適用した一実施の形態に係る半導体装置を模式的に示す断面図である。図９は、図１に示す第１素子分離領域１９が形成された半導体記憶装置の一例を模式的に示す断面図である。本実施の形態においては、図９に示す半導体記憶装置がＳＲＡＭである場合を示す。図９、および図１４〜図１６は、本実施の形態にかかるフル  ＣＭＯＳ  ＳＲＡＭのメモリセル（以下、「ＳＲＡＭセル」という）の一例を示す平面レイアウト図である。図１０は、図９の領域Ａ１００の拡大図、図１４は、図１０に示す領域の下層（活性領域等）を示す図である。図１１は、図９のＢ−Ｂ線に沿った断面図、図１２は、図９のＣ−Ｃ線に沿った断面図である。図１３は、ＳＲＡＭの等価回路である。
【００２１】
図１は、図９および図１４のＡ−Ａ線に沿った断面を模式的に示している。なお、図１においては、半導体基板１０と、第１および第２素子分離領域１９，２９およびその周辺領域とについてのみ図示し、半導体基板１０の上方に形成される層（絶縁層および配線層等）については図示を省略する。
【００２２】
本実施の形態の半導体装置は、第１素子分離領域１９と、第２素子分離領域２９とを含む。第１および第２素子分離領域１９，２９は、例えばシリコン基板からなる半導体基板１０に形成され、かつ、トレンチ素子分離からなる。
【００２３】
第１および第２素子分離領域１９，２９はそれぞれ、絶縁層１６がトレンチ１９ａ，２９ａに埋め込まれることにより形成される。絶縁層１６は、たとえば高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ；Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）法，ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法，熱ＣＶＤ法，ＴＥＯＳプラズマＣＶＤ法、ＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）法などを用いて形成することができる。
【００２４】
第１素子分離領域１９は、不純物層を分離する。本実施の形態においては、第１素子分離領域１９は、図９および図１４のＡ−Ａ線周辺において、隣り合うメモリセルＡ１００にそれぞれ含まれる同じ導電型の不純物層１２ｆ，１２ｈを分離する。
【００２５】
第２素子分離領域２９は、図９〜図１４に示すメモリセルＡ１００の周辺に設置された周辺回路（図示せず）内に形成されている。この周辺回路としては、例えば、メモリセルＡ１００を駆動させるためのドライバや、特定のメモリセルの情報を読み出したりあるいは特定のメモリセルへ情報を書き込んだりするためのデコーダや、抵抗素子（拡散抵抗）等が例示される。本実施の形態においては、第２素子分離領域２９が、メモリセルＡ１００を駆動させるためのドライバ（図示せず）内に形成されている場合について説明する。
【００２６】
第２素子分離領域２９は、前記ドライバを構成するトランジスタの活性領域を電気的に分離するために用いられる。具体的には、図１に示すように、第２素子分離領域２９は、不純物層１２ｘと不純物層１２ｙとを電気的に分離している。不純物層１２ｘおよび不純物層１２ｙは、例えば、前記ドライバを構成するトランジスタのうち隣り合うトランジスタのソース領域またはドレイン領域を構成する。
【００２７】
図１に示すように、第１素子分離領域１９の幅Ｙ１と、第２素子分離領域２９の幅Ｙ２とは異なる。また、第１素子分離領域１９の深さＸ１と幅Ｙ１との比と、第２素子分離領域２９の深さＸ２と幅Ｙ２との比とはほぼ等しい。したがって、第１素子分離領域１９の深さＸ１と、第２素子分離領域２９の深さＸ２とは異なる。
【００２８】
本実施の形態において、第１素子分離領域１９の幅Ｙ１とは、図１に示すように、第１素子分離領域１９の最表面の幅をいう。具体的には、第１素子分離領域１９の幅Ｙ１は、隣り合うメモリセルにおいてそれぞれ隣り合う同じ導電型の不純物層１２ｆ，１２ｈ間に形成された素子分離領域の幅である。なお、本実施の形態では図示しないが、ＯＬＥ＿ＬＩＮＫ１第１素子分離領域が隣り合う活性領域間に四方を囲まれている場合は、第１素子分離領域の幅は、隣り合う活性領域間の距離が短い方の距離をいう。
【００２９】
また、第２素子分離領域２９の幅Ｙ２とは、図１に示すように、第２素子分離領域２９の最表面の幅をいう。なお、本実施の形態では図示しないが、第２素子分離領域の幅は、隣り合う不純物層間に形成された素子分離領域の幅であり、また、第２素子分離領域が隣り合う活性領域間に四方を囲まれている場合は、第２素子分離領域の幅は、隣り合う活性領域間の距離が短い方の距離をいう。
【００３０】
前記周辺回路がドライバである場合、該ドライバを構成するトランジスタは、図９〜図１４に示すメモリセルを構成するトランジスタよりも大きな耐圧性が求められる。第２素子分離領域２９は、該ドライバを構成するトランジスタの活性領域を電気的に分離するために用いられるため、第２素子分離領域２９には、第１素子分離領域１９よりも大きな電圧が印加される。このため、第２素子分離領域２９は、第１素子分離領域１９よりも高い耐圧性が求められる。これにより、本実施の形態においては、第２素子分離領域２９の深さＸ２は、第１素子分離領域１９の深さＸ１よりも大きく形成されており、かつ、第２素子分離領域２９の幅Ｙ２は、第１素子分離領域１９の幅Ｙ１よりも大きく形成されている。
【００３１】
例えば、第１素子分離領域１９の深さＸ１が０．３５μｍで幅Ｙ１が０．２４μｍの場合、第２素子分離領域２９の深さＸ２が０．４３７５μｍで幅Ｙ２が０．３０μｍとなる。
【００３２】
［メモリセルＡ１００の構造］
次に、図１に示す第１素子分離領域１９が形成されているメモリセルＡ１００の構造について説明する。
【００３３】
＜平面構造＞
図９は、本実施の形態のＳＲＡＭセルの第１層、第２層、および第３層を示す平面図であり、図１０は、図９における領域Ａ１００の拡大図である。かかるＳＲＡＭセルは、シリコン基板からなる半導体基板１０（後述する）上に、第１層、第２層、および第３層の導電層を、それぞれ層間絶縁層を介して順に重ねた構造を有している。第１層には、図１４に示すように、ポリシリコンを構成要素とするゲート−ゲート接続層２１ａ、２１ｂ、および副ワード配線層（副ワード線）２３が配置されている。第２層には、図１５に示すように、ドレイン−ドレイン接続層３１ａ、３１ｂ等が配置されている。第３層には、図１６に示すように、ドレイン−ゲート接続層４１ａ、４１ｂ等が配置されている。図１４に示す構造上に図１５に示す構造が位置し、図１５に示す構造上に図１６に示す構造が位置している。これらを一つの図で示したのが図９である。
【００３４】
図９には、主としてフリップフロップを構成する部分が表れている。この部分において領域Ａ１００に着目して説明する。領域Ａ１００は、一つのメモリセルが形成される領域を示している。他の図面の領域Ａ１００も同じ意味である。領域Ａ１００に含まれる６つのトランジスタからなるＣＭＯＳ  ＳＲＡＭの等価回路を図１３に示す。
【００３５】
領域Ａ１００には、図９、図１０、および図１３に示すように、１つのメモリセルに６個のトランジスタＱ１〜Ｑ６が設けられている。Ｎ型ウエル１１Ｎ（図１１参照）内に分離された活性領域が形成され、一方の活性領域に負荷トランジスタＱ５が形成され、他方の活性領域に負荷トランジスタＱ６が形成されている。また、Ｐ型ウエル１１Ｐ（図１１参照）内に分離された活性領域が形成されており、一方の共通活性領域には転送トランジスタＱ１および駆動トランジスタＱ３が形成され、他方の共通活性領域には転送トランジスタＱ２および駆動トランジスタＱ４が形成されている。
【００３６】
そして、駆動トランジスタＱ３と負荷トランジスタＱ５とでＣＭＯＳインバータが構成され、駆動トランジスタＱ４と負荷トランジスタＱ６とでＣＭＯＳインバータが構成され、これらのインバータ同士が接続されてフリップフロップ回路が構成されている。
【００３７】
第１層において、ゲート−ゲート接続層２１ａ、２１ｂは、図９、図１０および図１４に示すように、それぞれ直線状のパターンを有している。図１４に示すように、ゲート−ゲート接続層２１ａ、２１ｂおよび副ワード配線層２３と活性領域とが交差する部分は、それぞれゲート電極Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、およびＧ６を構成する。すなわち、ゲート−ゲート接続層２１ａは、駆動トランジスタＱ３および負荷トランジスタＱ５のゲート電極Ｇ３、Ｇ５同士を接続している。また、ゲート−ゲート接続層２１ｂは、駆動トランジスタＱ４および負荷トランジスタＱ６のゲート電極Ｇ４、Ｇ６同士を接続している。駆動トランジスタＱ３，Ｑ４のゲート長は、例えば、０．１８μｍである。負荷トランジスタＱ５，Ｑ６のゲート長は、例えば、０．２０μｍである。
【００３８】
副ワード配線層２３は、上面に形成される主ワード配線層（主ワード線）４３によって活性化あるいは非活性化される。副ワード配線層２３は転送トランジスタＱ１、Ｑ２のゲート電極Ｇ１、Ｇ２を接続している。これらのゲート長は、例えば、０．２４μｍである。
【００３９】
第２層において、ドレイン−ドレイン接続層３１ａ，３１ｂは、図９、図１０、および図１５に示すように、それぞれ直線状のパターンを有し、各ＣＭＯＳのドレイン同士を接続している。ドレイン−ドレイン接続層３１ａ，３１ｂは、半導体基板１０上に形成された第１層目の層間絶縁層６５（後述する；図１１参照）上に形成されている。さらに、図１４に示すように、第１層目の層間絶縁層６５には第１のコンタクト部Ｃ１１〜Ｃ１９（以下、「コンタクト部Ｃ１１〜Ｃ１９」とする）が形成されている。
【００４０】
ドレイン−ドレイン接続層３１ａは、コンタクト部Ｃ１４およびコンタクト部Ｃ１１を介して、駆動トランジスタＱ３のドレイン領域１２ｆと、負荷トランジスタＱ５のドレイン領域１２ｉとを接続している。また、ドレイン−ドレイン接続層３１ｂは、コンタクト部Ｃ１５およびコンタクト部Ｃ１２を介して、駆動トランジスタＱ４のドレイン領域１２ｈと、負荷トランジスタＱ６のドレイン領域１２ｋとを接続している。
【００４１】
また、図１５に示すように、ドレイン−ドレイン接続層３１ａ，３１ｂと同じレベルに、第１のコンタクトパッド層３５ａ，３５ｂおよびＶＳＳ局所配線層３７がコンタクト部Ｃ１１〜Ｃ１９と重なるように形成されている。ドレイン−ドレイン接続層３１ａ，３１ｂ、第１のコンタクトパッド層３５ａ，３５ｂ、およびＶＳＳ局所配線層３７により第２層目の導電層が構成されている。これらは、例えば、高融点金属からなる金属層、高融点金属の窒化物層、高融点金属と金属との積層、あるいは高融点金属からなる金属層と高融点金属の窒化物層との積層からなる。具体的には、チタン、窒化チタン、チタンおよびアルミニウムからなる積層、あるいはチタンおよび窒化チタンからなる積層が例示できる。
【００４２】
第３層において、図９、図１０、および図１６に示すように、ドレイン−ゲート接続層４１ａ，４１ｂは、第２層目の層間絶縁層７１（後述する；図１１参照）上に形成されており、さらに、第２層目の層間絶縁層７１には第２のコンタクト部Ｃ２１〜Ｃ２６（以下、「コンタクト部Ｃ２１〜Ｃ２６」とする）が形成されている。一方、第１層目の層間絶縁層６５および第２層目の層間絶縁層７１を貫通する第３のコンタクト部Ｃ３１，Ｃ３２（以下、「コンタクト部Ｃ３１，Ｃ３２」とする）が形成されている。
【００４３】
ゲート−ゲート接続層２１ａとドレイン−ドレイン接続層３１ｂとは、コンタクト部Ｃ２２，Ｃ３１を介してドレイン−ゲート接続層４１ｂにより接続されている。また、ゲート−ゲート接続層２１ｂとドレイン−ドレイン接続層３１ａとは、コンタクト部Ｃ２１，Ｃ３２を介してドレイン−ゲート接続層４１ａにより接続されている。
【００４４】
さらに、図１６に示すように、ドレイン−ゲート接続層４１ａ，４１ｂと同じレベルに、第２のコンタクトパッド層４５ａ，４５ｂ、ＶＳＳコンタクトパッド層４７、およびＶＤＤコンタクトパッド層４９が形成されている。第２のコンタクトパッド層４５ａ，４５ｂ、ＶＳＳコンタクトパッド層４７、およびＶＤＤコンタクトパッド層４９は、それぞれ、コンタクト部Ｃ２３〜Ｃ２６と重なるように形成されており、さらに、これらの層の上には、第４のコンタクト部Ｃ４１〜Ｃ４４（以下、「コンタクト部Ｃ４１〜Ｃ４４」とする）が形成されている。コンタクト部Ｃ４１は、ビット配線層（ビット線）と転送トランジスタＱ１のソース／ドレイン領域１２ａとを接続するために形成され、コンタクト部Ｃ４２は、上部配線層であるビット配線層（ビット線／ＢＬ）５３（図１１参照）と転送トランジスタＱ２のソース／ドレイン領域１２ｃとを接続するために形成される。なお、ソース／ドレインとは、ソースまたはドレインの機能を果たすという意味である。コンタクト部Ｃ４３は、Ｐウエル１１Ｐ（図１１参照）とＶＳＳ配線層（図示しない）とを接続するために形成され、コンタクト部Ｃ４４はＮウエル１１Ｎ（図１１参照）とＶＤＤ配線層（図示しない）とを接続するために形成される。
【００４５】
＜断面構造＞
つぎに、図１１、図１２、および図１４を参照しながら、本実施の形態のＳＲＡＭセルの断面構造について説明する。
【００４６】
本実施の形態にかかるＳＲＡＭセルにおいては、半導体基板１０上に、ゲート−ゲート接続層２１ａ，２１ｂ、ドレイン−ドレイン接続層３１ａ，３１ｂ、ドレイン−ゲート接続層４１ａ，４１ｂが、それぞれ層間絶縁層を介して順に形成されている。
【００４７】
半導体基板１０には、図１１および図１４に示すように、Ｎウエル１１Ｎ、Ｐウエル１１Ｐ、不純物層（ソース／ドレイン領域）１２ａ〜１２ｌ、第１素子分離領域１９が形成されている。Ｐウエル１１ＰおよびＮウエル１１Ｎは、第１素子分離領域１９によって電気的に分離されており、さらに、第１素子分離領域１９はＭＯＳトランジスタの活性領域の周囲にも形成されている。
【００４８】
まず、図１１を参照しながら、図９におけるＢ−Ｂ線に沿った断面について説明する。
【００４９】
Ｎウエル１１Ｎ内には、負荷トランジスタのＱ６のドレイン領域１２ｋが形成され、Ｐウエル１１Ｐ内には、駆動トランジスタＱ４のドレイン領域１２ｈおよび転送トランジスタＱ２のソース／ドレイン領域１２ｄが形成されている。各ソース／ドレイン領域１２ａ〜１２ｌ上には、シリサイド層１２２がそれぞれ形成されており、さらにその上には、窒化シリコンからなる絶縁層１２６が形成されている。
【００５０】
ＭＯＳトランジスタが形成された半導体基板１０上には、副ワード配線層２３が形成されている。さらに、半導体基板１０上には、第１層目の層間絶縁層６５が形成されている。第１層目の層間絶縁層６５には、各ソース／ドレイン領域１２ｃ、１２ｄ（１２ｈ）、１２ｋに接続されるコンタクト部Ｃ１８、Ｃ１５、Ｃ１２が形成されている。
【００５１】
ソース／ドレイン領域１２ｄ（１２ｈ）上には、シリサイド層１２２が形成されている。コンタクト部Ｃ１５は、シリサイド層１２２に接続して形成された高融点金属の窒化物層と、該高融点金属の窒化物層上に形成され、第１のコンタクトホール６３の内部に充填されたプラグ層とから構成される。前記プラグ層は、例えば、タングステン等からなる。前記高融点金属の窒化物層は、主にバリア層として機能している。
【００５２】
また、駆動トランジスタＱ４のドレイン領域１２ｈと負荷トランジスタＱ６のドレイン領域１２ｋとを接続するためのドレイン−ドレイン接続層３１ｂと、第１のコンタクトパッド層３５ｂとが、第１層目の層間絶縁層６５上に形成されている。第１のコンタクトパッド層３５ｂは、ドレイン−ドレイン接続層３１ｂと同一工程で形成され、コンタクト部Ｃ１８を介して転送トランジスタＱ２のソース／ドレイン領域１２ｃと接続されている。
【００５３】
さらに、第１層目の層間絶縁層６５上には、第２層目の層間絶縁層７１が形成されている。第２層目の層間絶縁層７１には、コンタクト部Ｃ２２およびＣ２４が形成されている。コンタクト部Ｃ２２およびＣ２４等の第２のコンタクト部は、第１のコンタクト部と同様の構成を有し、第２のコンタクトホール７９に、例えばタングステンからなるプラグ層が埋め込まれて形成されている。
【００５４】
第２層目の層間絶縁層７１の上には、ドレイン−ゲート接続層４１ｂが形成されている。ドレイン−ゲート接続層４１ｂは、コンタクト部Ｃ２２を介してドレイン−ドレイン接続層３１ｂと接続されている。また、コンタクト部Ｃ２４とコンタクト部Ｃ４２とを接続する第２のコンタクトパッド層４５ｂが、ドレイン−ゲート接続層４１ｂと同一工程にて形成されている。さらに、コンタクト部Ｃ４２が上部配線層であるビット配線層５３（図１３のビット線／ＢＬ）に接続されていることにより、転送トランジスタＱ２のソース／ドレイン領域１２ｃとビット配線層５３とが接続されている。ビット配線層５３には、他方のビット配線層（図１３のビット線ＢＬ）に流れる信号と相補する信号が流れる。
【００５５】
ドレイン−ゲート接続層４１ｂは、例えば、半導体基板１０から近い側から順に、高融点金属の窒化物層４２、アルミニウムや銅またはこれらの合金層からなる金属層４４、高融点金属からなる金属層４６、高融点金属の窒化物層４８が積層されて形成されている。具体的には、高融点金属の窒化物層４２に窒化チタン、金属層４４にアルミニウム、高融点金属からなる金属層４６にチタン、高融点金属の窒化物層４８に窒化チタンを用いてドレイン−ゲート接続層４１ｂを形成することができる。また、コンタクト部Ｃ４２は、第１のコンタクト部と同様の構成を有し、第４のコンタクトホール８３に、例えばタングステンからなるプラグ層が埋め込まれて形成されている。
【００５６】
また、第２層目の層間絶縁層７１上には、図１１に示すように、第３層目の層間絶縁層８５が形成されており、ビット配線層５３は第３層目の層間絶縁層８５上に形成されている。第３層目の層間絶縁層８５は、例えば、酸化シリコン、ＦＳＧ（フッ素ドープされた酸化シリコン）（ｆｌｕｏｒｉｎｅ  ｄｏｐｅｄ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、あるいはこれらを積層して形成されたものである。
【００５７】
つぎに、図９および図１２を参照して、図９のＣ−Ｃ線に沿った断面について説明する。図１２において、図１１に示す部材と同一の部材については、同一の符号を付してその詳細な説明を省略する。
【００５８】
第１素子分離領域１９によって電気的に分離されたＰウエル１１ＰおよびＮウエル１１Ｎ上に、ゲート−ゲート接続層２１ｂが形成されている。一方、Ｐウエル１１Ｐ上には駆動トランジスタＱ４が、およびＮウエル１１Ｎ上には負荷トランジスタＱ６が、それぞれ形成されており、駆動トランジスタＱ４と負荷トランジスタＱ６とは、ゲート−ゲート接続層２１ｂにより接続されている。
【００５９】
ゲート−ゲート接続層２１ｂ上には、シリサイド層１２４、窒化シリコン等からなる絶縁層１２６が順に積層され、さらにその上には、第１層目の層間絶縁層６５および第２層目の層間絶縁層７１が形成されている。また、第２層目の層間絶縁層７１上にはドレイン−ゲート接続層４１ａが形成されている。さらに、第１層目の層間絶縁層６５および第２層目の層間絶縁層７１を貫通するコンタクト部Ｃ３２が形成されており、コンタクト部Ｃ３２を介してゲート−ゲート接続層２１ｂとドレイン−ゲート接続層４１ａとが接続されている。コンタクト部Ｃ３２は、第１のコンタクト部と同様の構成を有し、第３のコンタクトホール７７に、例えばタングステンからなるプラグ層が埋め込まれることにより形成されている。
【００６０】
＜各要素の接続関係＞
つぎに、図１０、図１３、および図１４を参照しながら、各要素の接続関係を説明する。
【００６１】
転送トランジスタＱ１は、副ワード配線層２３の両サイドにｎ＋型ソース／ドレイン領域１２ａ，１２ｂを有している。ソース／ドレイン領域１２ａは、コンタクト部Ｃ１６、第１のコンタクトパッド層３５ａ、コンタクト部Ｃ２３、第２のコンタクトパッド層４５ａ、およびコンタクト部Ｃ４１を介してビット配線層５３（図１３のビット線／ＢＬ）に接続されている。
【００６２】
転送トランジスタＱ２は、副ワード配線層２３の両サイドにｎ＋型ソース／ドレイン領域１２ｃ，１２ｄを有している。ソース／ドレイン領域１２ｃは、コンタクト部Ｃ１８、第１のコンタクトパッド層３５ｂ、コンタクト部Ｃ２４、第２のコンタクトパッド層４５ｂ、およびコンタクト部Ｃ４２を介してビット配線層５３（図１３のビット線／ＢＬ）に接続されている。
【００６３】
駆動トランジスタＱ３は、ゲート−ゲート接続層２１ａの両サイドにｎ＋型ソース／ドレイン領域１２ｅ，１２ｆを有している。ソース領域１２ｅは、コンタクト部Ｃ１３、ＶＳＳ局所配線層３７、コンタクト部Ｃ２５、ＶＳＳコンタクトパッド層４７、およびコンタクト部Ｃ４３を介してＶＳＳ配線層（図１３のＶＳＳに相当する）に接続されている。
【００６４】
駆動トランジスタＱ４は、ゲート−ゲート接続層２１ｂの両サイドにソース／ドレイン領域１２ｇ，１２ｈを有している。ソース領域１２ｇは、ソース領域１２ｅと共通の経路にて、コンタクト部Ｃ１３からコンタクト部Ｃ４３を介してＶＳＳ配線層に接続されている。
【００６５】
負荷トランジスタＱ５は、ゲート−ゲート接続層２１ａの両サイドにｐ＋型ソース／ドレイン領域１２ｉ，１２ｊを有しており、ソース領域１２ｊは、コンタクト部Ｃ１９、ＶＤＤ配線層３３、コンタクト部Ｃ２６、ＶＤＤコンタクトパッド層４９、およびコンタクト部Ｃ４４を介してＶＤＤ配線層（図１３のＶＤＤに相当する）に接続されている。負荷トランジスタＱ６は、ゲート−ゲート接続層２１ｂの両サイドにｐ＋型ソース／ドレイン領域１２ｋ，１２ｌを有しており、ソース領域１２ｌはソース領域１２ｊと共通の経路にて、ＶＤＤ配線層に接続されている。
【００６６】
２．第１および第２の素子分離領域の形成方法
次に、図１に示す第１および第２の素子分離領域１９，２９の形成方法について、図２〜図８を参照して説明する。なお、以下に説明する素子分離領域の形成方法においては、特に記載される部分を除き、メモリセルＡ１００（図９参照）や周辺回路（図示せず）の形成工程については、原則として説明を省略する。
【００６７】
（１）まず、光または電子ビームを使用する公知のリソグラフィ法によって、パッド層１３および研磨ストッパ層１４が半導体基板１０上に形成される（図２参照）。
【００６８】
パッド層１３の材質としては、たとえば酸化シリコン，酸化窒化シリコンなどを挙げることができる。パッド層１３が酸化シリコンからなる場合には、熱酸化法，ＣＶＤ法などにより形成することができる。パッド層１３が酸化窒化シリコンからなる場合には、ＣＶＤ法などにより形成することができる。
【００６９】
研磨ストッパ層１４としては、単層構造または多層構造を挙げることができる。単層構造としては、たとえば窒化シリコン層，多結晶シリコン層および非晶質シリコン層のいずれかを挙げることができる。多層構造としては、窒化シリコン層と多結晶シリコン層と非晶質シリコン層との中から選択される少なくとも２種からなる多層構造などを挙げることができる。研磨ストッパ層１４の形成方法としては、公知の方法たとえばＣＶＤ法などを挙げることができる。研磨ストッパ層１４は、後の絶縁層の研磨におけるストッパとして機能するのに十分な膜厚に形成する。
【００７０】
（２）次いで、公知のフォトリソグラフィ法により、所定のパターンを有するレジスト層Ｒ１が形成される（図３参照）。このレジスト層Ｒ１は、第２素子分離領域２９が形成される部分に開口部を有する。次いで、このレジスト層Ｒ１をマスクとして、パッド層１３および研磨ストッパ層１４をエッチングする。これにより、パッド層１３および研磨ストッパ層１４において、後述する工程にて直下に第２素子分離領域２９が形成される部分に開口部が形成される。
【００７１】
次いで、パッド層１３および研磨ストッパ層１４をマスクとして、半導体基板１０をエッチングする。これにより、開口部３９ａが形成される（図４参照）。この開口部３９ａの深さは、第２素子分離領域２９（図１参照）の深さＸ２から第２素子分離領域２９の深さＸ１を差し引いて得られる値にほぼ等しい。すなわち、前記エッチングによって、深さ「Ｘ２−Ｘ１」の開口部３９ａが形成される。
【００７２】
（３）次いで、公知のフォトリソグラフィ法により、所定のパターンを有するレジスト層Ｒ２が形成される（図５参照）。このレジスト層Ｒ２は、第１および第２素子分離領域１９，３９が形成される部分に開口部を有する。次いで、このレジスト層Ｒ２をマスクとして、パッド層１３および研磨ストッパ層１４をエッチングする。これにより、パッド層１３および研磨ストッパ層１４において、後述する工程にて直下に第１および第２素子分離領域１９，３９が形成される部分に開口部が形成される。
【００７３】
次いで、パッド層１３および研磨ストッパ層１４をマスクとして、半導体基板１０をエッチングする。該エッチングとしては、例えばドライエッチングを用いることができる。これにより、トレンチ１９ａ，２９ａが形成される（図５参照）。トレンチ１９ａの深さは、第１素子分離領域１９（図１参照）の深さＸ１にほぼ等しく、トレンチ２９ａの深さは、第１素子分離領域２９（図１参照）の深さＸ２にほぼ等しい。
【００７４】
次に、図示しないが、半導体基板１０と研磨ストッパ層１４との間に介在しているパッド層１３の端部がエッチングされる。次いで、必要に応じて、熱酸化法により、トレンチ１７における半導体基板１０の露出面が酸化される。
【００７５】
（４）次いで、トレンチ１９ａ，２９ａを埋め込むようにして、絶縁層１６が全面に堆積される（図６参照）。絶縁層１６の材質としては、たとえば酸化シリコンを挙げることができる。絶縁層１６の膜厚は、トレンチ１９ａ，２９ａを埋め込み、少なくとも研磨ストッパ層１４を覆うような膜厚であれば特に限定されない。絶縁層１６の堆積方法としては、たとえば高密度プラズマＣＶＤ法，ＬＰＣＶＤ法，熱ＣＶＤ法，ＴＥＯＳプラズマＣＶＤ法、ＳＯＧ法などを挙げることができる。
【００７６】
（５）次に、ＣＭＰ法により絶縁層１６が平坦化される（図７参照）。この平坦化は、研磨ストッパ層１４が露出するまで行う。すなわち、研磨ストッパ層１４をストッパとして、絶縁層１６が平坦化される。
【００７７】
（６）次に、たとえば熱リン酸液を用いることにより、研磨ストッパ層１４が除去される。研磨ストッパ層１４の上に絶縁層１６が残存するのが抑えられているため、研磨ストッパ層１４の除去を確実に行うことができる。
【００７８】
次に、パッド層１３と、絶縁層１６の上部とを、フッ酸により等方性エッチングする。こうして、図８に示すように、絶縁層１６がトレンチ１９ａ，２９ａ内に埋め込まれた形で残存する。これにより、第１および第２素子分離領域１９，２９が得られる（図８参照）。
【００７９】
（７）次いで、半導体基板１０に、例えばイオン注入により不純物を導入することにより、不純物層１２ｆ，１２ｈ，１２ｘ，１２ｙが形成される。なお、この工程は、図９および図１４に示す不純物層１２ａ〜１２ｈの形成と同様に行なうことができる。続いて、半導体基板１０の露出面にシリサイド層１２２が形成される。
【００８０】
上述した形成工程において、第２素子分離領域１９，２９を構成するトレンチ１９ａ，２９ａの形成順序は特に限定されない。すなわち、本実施の形態では、第２素子分離領域２９を形成するための開口部３９ａを形成した後に、第１および第２素子分離領域１９，２９を構成するトレンチ１９ａ，２９ａを同時に形成する場合について説明したが、かわりに、第１および第２素子分離領域１９を構成するトレンチ１９ａを形成した後に、第２素子分離領域２９を構成するトレンチ２９ａを形成することもできる。あるいは、第２素子分離領域２９を構成するトレンチ２９ａを形成した後に、第１および第２素子分離領域１９を構成するトレンチ１９ａを形成することもできる。
【００８１】
３．作用効果
本実施の形態に係る半導体装置による利点は以下の通りである。
【００８２】
（１）第１に、第１素子分離領域１９の深さＸ１と、第２素子分離領域の深さＸ２とが異なり、第１素子分離領域の深さＸ１と幅Ｙ１との比と、第２素子分離領域の深さＸ２と幅Ｙ２との比とがほぼ等しい。これにより、信頼性に優れ、低消費電力化が可能な半導体装置を得ることができる。この理由について説明するために、まず、一般的な半導体装置について、図１７を参照して説明する。
【００８３】
一般的な半導体装置においては、図１７に示すように、同一の半導体基板１０に形成される素子分離領域の深さはほぼ等しい。具体的には、図１７に示すように、同一の半導体基板１０上に、幅Ｙ３が小さい素子分離領域１１９と、幅Ｙ４が大きい素子分離領域１２９とが形成されており、素子分離領域１１９，１２９の深さＸ３，Ｘ４は等しい。ここで、素子分離領域１１９，１２９の幅Ｙ３，Ｙ４とはそれぞれ、図１７に示すように、素子分離領域１１９，１２９の最表面の幅をいう。
【００８４】
このように、素子分離領域１１９，１２９の深さＸ３，Ｘ４が等しい場合、幅Ｙ３が小さい素子分離領域１１９に形成された絶縁層１６よりも、幅Ｙ４が大きい素子分離領域１２９に形成された絶縁層１６のほうが、断面積が大きい。このため、絶縁層１６から半導体基板１０へと加わるストレスは、素子分離領域１１９よりも素子分離領域１２９のほうが大きい。中でも、絶縁層１１６と素子分離領域１２９との接合部分のうち上端部１２９ｂにはより大きなストレスが加わる。その結果、半導体基板１０のうち素子分離領域１２９の上端部１２９ｂ近傍に結晶欠陥３０が発生することがある（図１７参照）。このような結晶欠陥の発生によって、データの書込や消失不良が生じて半導体装置の信頼性が低下したり、リーク電流が増加して低消費電力化が妨げられたりすることがある。
【００８５】
これに対し、本実施の形態の半導体装置によれば、第１素子分離領域１９の深さＸ１と幅Ｙ１との比と、第２素子分離領域２９の深さＸ２と幅Ｙ２との比とがほぼ等しい。すなわち、第１および素子分離領域１９，２９の深さＸ１，Ｘ２が、第１および素子分離領域１９，２９の幅Ｙ１，Ｙ２に応じて規定されている。このため、幅が大きい素子分離領域において、絶縁層１６から半導体基板１０へと加わる単位断面積当たりのストレスを緩和することができるため、半導体基板１０に結晶欠陥が発生するのを防止することができる。これにより、信頼性に優れ、低消費電力化が可能な半導体装置を得ることができる。
【００８６】
（２）第２に、第１素子分離領域１９は、同じ導電型の２つの不純物層１２ｆ，１２ｈを分離することができる。この構成によれば、例えば、２つの不純物層１２ｆ，１２ｈの近傍に導電層（図示せず）が形成されている場合に、２つの不純物層１２ｆ，１２ｈと前記導電層とによって、寄生バイポーラトランジスタが形成されるのを防止することができる。この結果、安定した電気的特性を得ることができる。特に、本実施の形態においては、隣り合うメモリセルＡ１００にそれぞれ含まれる同じ導電型の不純物層１２ｆ，１２ｈを分離することができる（図９および図１４参照）。この構成によれば、隣り合うメモリセルＡ１００同士を電気的に分離することができ、隣り合うメモリセルＡ１００それぞれについて、安定した電気的特性を得ることができる。
【００８７】
（３）第３に、第１および第２素子分離領域１９，２９を構成する絶縁層１６を、ＨＤＰ−ＣＶＤ法、ＴＥＯＳプラズマＣＶＤ法、またはＳＯＧ法にて形成できる。
【００８８】
絶縁層１６がＴＥＯＳプラズマＣＶＤ法またはＳＯＧ法にて形成された場合、絶縁層１６から半導体基板１０へと付加されるストレスは、前記絶縁層がＨＤＰ−ＣＶＤ法にて形成された場合と比較して小さい。これにより、半導体基板１０に結晶欠陥が発生するのを確実に防止することができる。
【００８９】
また、ＨＤＰ−ＣＶＤ法によって形成される絶縁層は一般に緻密であることから、絶縁層１６がＨＤＰ−ＣＶＤ法にて形成された場合、前記絶縁層がＴＥＯＳプラズマＣＶＤ法またはＳＯＧ法にて形成された場合よりも大きなストレスが、絶縁層１６から半導体基板１０へと付加される。しかしながら、本実施の形態の半導体装置によれば、絶縁層１６と半導体基板１０との接合部分にストレスが集中するのを防止することができる。このため、絶縁層１６がＨＤＰ−ＣＶＤ法にて形成された場合であっても、半導体基板１０に結晶欠陥が発生するのを防止することができる。
【００９０】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【００９１】
例えば、上記実施の形態では、半導体層としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いることもできる。また、例えば、上記実施の形態では、第１素子分離領域がメモリセルに、第２素子分離領域が前記メモリセルの周辺回路にそれぞれ形成されている場合を示したが、第１および第２素子分離領域が形成される領域はこの限りではない。
【図面の簡単な説明】
【図１】本発明を適用した一実施の形態に係る半導体装置に含まれる第１および第２素子分離領域近傍を模式的に示す断面図である。
【図２】図１に示す半導体装置の製造方法の一工程を模式的に示す平面図である。
【図３】図１に示す半導体装置の製造方法の一工程を模式的に示す平面図である。
【図４】図１に示す半導体装置の製造方法の一工程を模式的に示す平面図である。
【図５】図１に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図６】図１に示す半導体装置の製造方法の一工程を模式的に示す平面図である。
【図７】図１に示す半導体装置の製造方法の一工程を模式的に示す平面図である。
【図８】図１に示す半導体装置の製造方法の一工程を模式的に示す断面図である。
【図９】本発明が適用されたＳＲＡＭメモリセルのレイアウトを示す平面図である。
【図１０】図９に示すＳＲＡＭメモリセルの領域Ａ１００を拡大して示す平面図である。
【図１１】図９に示すＳＲＡＭメモリセルのＢ−Ｂ線に沿った断面図である。
【図１２】図９に示すＳＲＡＭメモリセルのＣ−Ｃ線に沿った断面図である。
【図１３】ＳＲＡＭの等価回路である。
【図１４】図９に示すＳＲＡＭメモリセルにおけるゲート−ゲート接続層およびソース／ドレイン領域を示す平面図である。
【図１５】図９に示すＳＲＡＭメモリセルにおいて、ドレイン−ドレイン接続層を示す平面図である。
【図１６】図９に示すＳＲＡＭメモリセルにおいて、ドレイン−ゲート接続層を示す平面図である。
【図１７】一般的な半導体装置を模式的に示す断面図である。
【符号の説明】
１０  半導体基板、  １１Ｎ  Ｎウエル、  １１Ｐ  Ｐウエル、  １２ａ〜１２ｌ，１２ｘ，１２ｙ  ソース／ドレイン領域（不純物層）、  １３  パッド層１４  研磨ストッパ層、  １６  絶縁層、  １９  第１素子分離領域、  １９ａ，２９ａ  トレンチ、  ２１ａ，２１ｂ  ゲート−ゲート接続層、  ２３  副ワード配線層、  ２９  第２素子分離領域、  ３１ａ，３１ｂ  ドレイン−ドレイン接続層、  ３３  ＶＤＤ配線層、  ３５ａ，３５ｂ  第１のコンタクトパッド層、  ３７  ＶＳＳ局所配線層、  ３９  ダミーパターン層、  ３９ａ  開口部、  ４０  ハードマスク層、  ４１ａ，４１ｂ  ドレイン−ゲート接続層、  ４２  高融点金属の窒化物層、  ４３  主ワード配線層、  ４４  金属層、  ４５ａ，４５ｂ  第２のコンタクトパッド層、  ４６  高融点金属からなる金属層、  ４７  ＶＳＳコンタクトパッド層、  ４８  高融点金属の窒化物層、  ４９ＶＤＤコンタクトパッド層、  ５３  ビット配線層（ビット線／ＢＬ）、  ６３  第１のコンタクトホール、  ６５  第１層目の層間絶縁層、  ７１  第２層目の層間絶縁層、  ７７  第３のコンタクトホール、  ７９  第２のコンタクトホール、  ８３  第４のコンタクトホール、  ８５  第３層目の層間絶縁層、  １２２，１２４  シリサイド層、  １２３  ゲート絶縁層、  １２６  絶縁層
１２７，１２８  サイドウォール絶縁層、  ２０１  高融点金属の窒化物層、２０２  プラグ層、  Ｃ１１〜Ｃ１９  第１のコンタクト部、  Ｃ２１〜Ｃ２６  第２のコンタクト部、  Ｃ３１，Ｃ３２  第３のコンタクト部、  Ｃ４１〜Ｃ４４  第４のコンタクト部、  Ｑ１，Ｑ２  転送トランジスタ、  Ｑ３，Ｑ４駆動トランジスタ、  Ｑ５，Ｑ６  負荷トランジスタ、  Ｒ１，Ｒ２  レジスト層
【図１】
2004221485.tif 000003
【図２】
2004221485.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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