(57)【要約】【課題】高圧の電圧ＶＤＤの電源ライン間に直列に接続されるＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮを交互にオン／オフ制御し、その出力電圧Ｖ１をフィルタ回路３６によって平滑化した低圧の電圧Ｖ２を、電源電圧として他の回路へ出力するとともに、前記２つのトランジスタＭＰ，ＭＮを駆動する出力パルス信号生成回路３２の電源として使用することで、低消費電力化するようにした電圧変換回路３１において、確実な起動を実現する。【解決手段】起動時の予め定める期間には、前記Ｐ型トランジスタを強制的にオン駆動する起動信号ＲＳＴＨを作成する起動信号生成回路３５および前記出力パルス信号生成回路３２からのパルス信号Ｓ１に代えて、前記起動信号ＲＳＴＨを選択するスイッチ制御回路３４を設ける。【選択図】  図１
2004228713.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型トランジスタおよびＮ型トランジスタの直列回路が一対の電源ライン間に直列に接続されて構成されるスイッチ回路と、前記スイッチ回路における２つのトランジスタの接続点から導出される出力電圧を平滑化する平滑化回路と、前記平滑化回路によって平滑化された出力電圧を電源電圧とし、所望とする出力電圧を得るためのデューティ比を有するパルス信号を生成し、前記２つのトランジスタの制御端子に与えるパルス信号生成回路とを備えて構成される電圧変換回路において、
起動時の予め定める期間、前記Ｐ型トランジスタを強制的にオンさせる制御信号を生成し、前記制御端子に与える起動制御回路を含むことを特徴とする電圧変換回路。
【請求項２】
前記起動制御回路は、
前記起動時の予め定める期間、予め定める電圧レベルとなる起動信号を生成する起動信号生成回路と、
前記起動信号および前記パルス信号生成回路からのパルス信号を入力とし、前記起動信号が前記予め定める電圧レベルである場合、前記Ｐ型トランジスタをオンさせる電圧レベルの制御信号を出力し、前記起動信号が前記予め定める電圧レベルでない場合、前記パルス信号生成回路からのパルス信号を出力するスイッチ制御回路とを備えて構成されることを特徴とする請求項１記載の電圧変換回路。
【請求項３】
前記パルス信号生成回路は、
基準パルス信号生成回路と、
入力された基準パルス信号を前記予め定める時間分遅延させる遅延回路と、
前記遅延回路での遅延時間を設定する遅延時間制御回路とを備えて構成されるとともに、
前記遅延回路の出力パルス信号の電圧レベルを上昇させる昇圧レベルシフタをさらに備えることを特徴とする請求項１または２記載の電圧変換回路。
【請求項４】
前記起動制御回路は、起動時の予め定める期間、前記Ｐ型トランジスタを強制的にオンさせる制御信号を第１の制御信号として、前記Ｎ型トランジスタを強制的にオフさせる第２の制御信号も生成し、前記Ｎ型トランジスタの制御端子に与えることを特徴とする請求項１記載の電圧変換回路。
【請求項５】
前記起動制御回路は、
前記起動時の予め定める期間、予め定める電圧レベルとなる起動信号を生成する起動信号生成回路と、
前記起動信号および前記パルス信号生成回路からのＰ型トランジスタのための第１のパルス信号を入力とし、前記起動信号が前記予め定める電圧レベルである場合、前記Ｐ型トランジスタをオンさせる電圧レベルの第１の制御信号を出力し、前記起動信号が前記予め定める電圧レベルでない場合、前記パルス信号生成回路からの第１のパルス信号を出力する第１のスイッチ制御回路と、
前記起動信号および前記パルス信号生成回路からのＮ型トランジスタのための第２のパルス信号を入力とし、前記起動信号が前記予め定める電圧レベルである場合、前記Ｎ型トランジスタをオフさせる電圧レベルの第２の制御信号を出力し、前記起動信号が前記予め定める電圧レベルでない場合、前記パルス信号生成回路からの第２のパルス信号を出力する第２のスイッチ制御回路とを備えて構成されることを特徴とする請求項４記載の電圧変換回路。
【請求項６】
前記パルス信号生成回路は、
基準パルス信号生成回路と、
入力された基準パルス信号を前記予め定める時間分遅延させる遅延回路と、
前記遅延回路での遅延時間を設定する遅延時間制御回路とを備えて構成されるとともに、
前記遅延回路の出力パルス信号から前記第１および第２のパルス信号を生成するスイッチタイミング制御回路と、
前記スイッチタイミング制御回路からの前記第１のパルス信号の電圧レベルを上昇させる第１の昇圧レベルシフタと、
前記スイッチタイミング制御回路からの前記第２のパルス信号の電圧レベルを上昇させる第２の昇圧レベルシフタとをさらに備えることを特徴とする請求項４または５記載の電圧変換回路。
【請求項７】
前記請求項１〜６の何れか１項に記載の電圧変換回路を備えていることを特徴とする半導体集積回路装置。
【請求項８】
前記請求項７記載の半導体集積回路装置を備えていることを特徴とする携帯端末。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路の動作に最適な電源電圧を供給する電圧変換回路、ならびにそれを備えている半導体集積回路装置および携帯端末に関する。
【０００２】
【従来の技術】
一般に、動作クロックに従って演算処理等が実行される集積回路においては、製造プロセスのばらつきや、電源変動、温度変化等に対して、常に正常な動作を行わせるために、大きな設計マージンを設ける必要がある。つまり、各種の変動等によって遅延時間が増加しても、集積回路全体の動作が１クロック内に収まるように設計する必要がある。それに加え、すべての条件が最悪になっても動作するよう、集積回路には充分高い電源電圧が印加される。
【０００３】
しかしながら、これらの大きな設計マージンや高い電源電圧の印加は、集積回路の高速化や低消費電力化の妨げとなる。そこで、集積回路の動作状況を検知し、該集積回路の動作に必要最低限の電源電圧を与えられるように、電源電圧を制御するための技術開発が進められている。
【０００４】
図１１は、電源電圧を変化することができる典型的な従来技術の電圧変換回路１の概略構成図である。この電圧変換回路１は、特開平１０−２４２８３１号公報に開示されているものである。本図に示すように、この電圧変換回路１は、デューティ比制御回路２、バッファ回路３、フィルタ回路４、クリティカルパス回路５、遅延回路６、正否判定回路７および加算器８を備えて構成されている。
【０００５】
前記デューティ比制御回路２は、バッファ回路３からの出力電圧の可変動作を制御する回路であり、カウンタ１１と比較回路１２とを有している。カウンタ１１は、０〜２ｎ  −１（例えば、ｎ＝６の場合は０〜６３）までの数を、供給されたクロック信号（図示せず）の周期毎に１ずつカウントアップし、そのカウント数をｎビットの信号ＮＡとして比較回路１２に送出する。なお、カウント数２ｎ  −１の次は、０に復帰する。また、比較回路１２には、前記信号ＮＡの他に、加算器８からｎビットの信号ＮＢが入力されている。
【０００６】
比較回路１２は、バッファ回路３を構成するＰＭＯＳトランジスタｍｐおよびＮＭＯＳトランジスタｍｎのオン／オフ制御を行う回路であり、各トランジスタｍｐ，ｍｎのゲートには、比較回路１２から制御信号ｘ１，ｘ２がそれぞれ供給されている。なお、比較回路１２は、信号ＮＡが０となったときに制御信号ｘ１，ｘ２の電圧レベルをＬレベルとし、信号ＮＡが信号ＮＢと一致したときに制御信号ｘ１，ｘ２の電圧レベルをＨレベルとする。
【０００７】
バッファ回路３において、ＰＭＯＳトランジスタｍｐのソースにはＨレベルの第１の電源電圧（ここではＶＤＤ）が印加されており、ＮＭＯＳトランジスタｍｎのソースにはＬレベルの第２の電源電圧（ここでは接地電圧）が印加されている。また、両トランジスタｍｐ，ｍｎのドレインは互いに接続されており、その接続ノードはバッファ回路３の出力端とされている。
【０００８】
したがって、制御信号ｘ１，ｘ２がＬレベルである場合、ＰＭＯＳトランジスタｍｐはオンとなり、ＮＭＯＳトランジスタｍｎはオフとなるので、バッファ回路３の出力電圧は、第１の電源電圧（ＶＤＤ）に等しくなる。一方、制御信号ｘ１，ｘ２がＨレベルである場合、ＰＭＯＳトランジスタｍｐはオフとなり、ＮＭＯＳトランジスタｍｎはオンとなるので、バッファ回路３の出力電圧は、第２の電源電圧（接地電圧）に等しくなる。すなわち、バッファ回路３の出力電圧は、信号ＮＡが０のときに立ち上がり、信号ＮＡが信号ＮＢに等しくなったときに立ち下がるパルス状の電圧信号ｖ１となる。
【０００９】
この電圧信号ｖ１は、インダクタンスｌおよびキャパシタｃから成るフィルタ回路４によって平滑化されて、出力電圧ｖ２となる。この出力電圧ｖ２は、同一基板上に形成された内部回路（図示せず）に対して供給され、前記内部回路の駆動電圧として利用される。また、出力電圧ｖ２は、クリティカルパス回路５の電源電圧としても利用される。
【００１０】
前記したバッファ回路３を構成するＰＭＯＳトランジスタｍｐがオンとなり、ＮＭＯＳトランジスタｍｎがオフとなる時間（すなわち、制御信号ｘ１，ｘ２がＬレベルである時間）をオン時間Ｔ１とし、ＰＭＯＳトランジスタｍｐがオフとなり、ＮＭＯＳトランジスタｍｎがオンとなる時間（すなわち、制御信号ｘ１，ｘ２がＨレベルである時間）をオフ時間Ｔ２とすると、フィルタ回路４の出力電圧ｖ２は、一般に、次の（１）式によって求めることができる。
【００１１】
ｖ２＝（Ｔ１／（Ｔ１＋Ｔ２））＊ＶＤＤ                    …（１）
ここで、上式中のオン時間Ｔ１（右辺分子）は、前記電圧信号ｖ１のパルス幅を表しており、オン時間Ｔ１とオフ時間Ｔ２との和Ｔ１＋Ｔ２（右辺分母）は、前記電圧信号ｖ１のパルス周期を表している。すなわち、出力電圧ｖ２を所望とする前記集積回路の動作に必要最低限の電源電圧に制御するためには、電圧信号ｖ１におけるパルス幅とパルス周期との比（以下、デューティ比と呼ぶ）を制御すればよいことが理解される。
【００１２】
そこで、上記構成から成るこの電圧変換回路１では、加算器８から比較回路１２に入力される信号ＮＢの値を変えることによって、オン時間Ｔ１（パルス幅）を変化させ、バッファ回路３から出力される電圧信号ｖ１のデューティ比を制御している。これにより、前記内部回路に供給する駆動電圧（出力電圧ｖ２）を制御することができる。（以下では、このようなデューティ比制御方式をパルス幅可変方式と呼ぶ。）また、信号ＮＢを最適値に設定する手段としては、クリティカルパス回路５の動作速度を検出する方法が採用されている。
【００１３】
クリティカルパス回路５は、出力電圧ｖ２が供給される内部回路の中でも信号の遅延が最も大きいと考えられるパス回路を複製した回路である。前述した通り、このクリティカルパス回路５の電源電圧としては、フィルタ回路４の出力電圧ｖ２が印加されている。すなわち、電源供給の対象となる内部回路の駆動電圧が、このクリティカルパス回路５によってモニタされることになる。なお、ここでは、クリティカルパス回路５の動作可能電圧が前記内部回路の動作可能電圧であると仮定している。
【００１４】
フィルタ回路４の出力電圧ｖ２によってクリティカルパス回路５が動作可能である場合、クリティカルパス回路５は正否判定回路７に対して所定のデータを送出する。このとき、正否判定回路７には、クリティカルパス回路５から送出された前記データが直接入力されるだけでなく、遅延回路６によって前記データを予め定める時間だけ遅延させた遅延データも入力される。
【００１５】
正否判定回路７に対してクリティカルパス回路５から直接データが入力されない場合、該正否判定回路７は対象としている内部回路が正常に動作していない、すなわち前記内部回路の駆動電圧（フィルタ回路４の出力電圧ｖ２）が低過ぎると判断し、駆動電圧ｖ２を上げるために信号ＮＢの値を１だけ増加する信号ｓ１を加算器８に送出する。
【００１６】
これに対して、正否判定回路７に対して遅延回路６を介した遅延データが入力された場合、該正否判定回路７は対象としている内部回路に遅延を与えても正常に動作している、すなわち前記内部回路の駆動電圧は高過ぎると判断し、駆動電圧を下げるために信号ＮＢの値を１だけ減少させる信号ｓ２を加算器８に送出する。
【００１７】
さらにまた、正否判定回路７に対して、クリティカルパス回路５から直接データは入力されるが、遅延回路６を介した遅延データは入力されない場合、該正否判定回路７は対象としている内部回路には最適な駆動電圧が供給されていると判断して、加算器８には前記信号ｓ１，ｓ２を送出しない。
【００１８】
正否判定回路７から信号ｓ１が入力された場合、加算器８は信号ＮＢの現在値に１を加えた値をデューティ比制御回路２に供給する。一方、正否判定回路７から信号ｓ２が入力された場合、加算器８は信号ＮＢの現在値に−１を加えた値をデューティ比制御回路２に供給する。
【００１９】
このように、上記構成から成る電圧変換回路１においては、クリティカルパス回路５、遅延回路６および正否判定回路７によって、電源供給の対象としている内部回路の動作速度を検出し、検出した動作速度が速過ぎる場合には前記内部回路の駆動電圧（出力電圧ｖ２）を下げるように、逆に検出した動作速度が遅過ぎる場合には前記内部回路の駆動電圧を上げるように、電圧信号ｖ１のデューティ比を制御している。
【００２０】
以上のように、特開平１０−２４２８３１号公報で示されているような、クリティカルパス回路５の動作速度を検出する回路とデューティ比制御回路２とを用いた電圧変換回路１は、出力電圧ｖ２の可変範囲が広く、一般的な集積回路の降圧回路として有益であることが理解される。しかしながら、出力電圧ｖ２の可変範囲を広くするために必要となる加算器８等の制御に必要な回路の規模が大きくなるという問題がある。このことは、降圧回路全体の回路規模の増加を招き、その結果、降圧回路自体の消費電力の増加を引き起こす。
【００２１】
また、デューティ比を制御するために用いるカウンタ回路１１は、前記電圧信号ｖ１の周波数の６４倍の周波数で動作するので、それ自身での消費電力が高い。
【００２２】
一般に、内部回路の電源電圧が低い場合や負荷電流が小さい場合は、集積回路全体の消費電力が小さくなるので、降圧回路自体の消費電力の比率は相対的に大きくなる。そのため、降圧回路自体の消費電力も削減する必要があり、上記技術に基づく降圧回路では、内部回路が低電源電圧で動作する場合には不利である。
【００２３】
以上のことから、本件発明者は、特開２００２−１５３０５０号公報において、出力電圧の低電圧化に適した、回路規模や消費電力を削減した降圧回路を提案している。その特開２００２−１５３０５０号公報における電圧変換回路２１を、図１２に示す。図１２において、図１１の構成に対応する部分には、同一の参照符号を付して、その説明を省略する。
【００２４】
この電圧変換回路２１は、出力パルス信号生成回路２２およびスイッチタイミング制御回路２３の電源電圧として、前記フィルタ回路４からの出力電圧ｖ２を供給することを特徴としている。また、この電圧変換回路２１は、前記出力パルス信号生成回路２２およびスイッチタイミング制御回路２３を有するとともに、前記バッファ回路３およびフィルタ回路４ならびに昇圧レベルシフタ２４，２５を備えて構成されている。
【００２５】
前記出力パルス信号生成回路２２は、基準パルス信号生成回路２６、遅延回路２７および遅延時間制御回路２８から構成されている。これらの出力パルス信号生成回路２２内の回路２６，２７，２８およびスイッチタイミング制御回路２３には、外部電源電圧ＶＤＤではなく、前記フィルタ回路４の出力電圧ｖ２が電源電圧として供給されている。
【００２６】
ただし、スイッチタイミング制御回路２３をフィルタ回路４から送出される出力電圧ｖ２によって駆動すると、前記トランジスタｍｐ，ｍｎをそれぞれ駆動制御すべき制御信号φ１、φ２のＨレベルが該出力電圧ｖ２となってしまい、これらのトランジスタｍｐ，ｍｎのオン／オフ制御に不具合を生じる恐れがある。そこで、前記制御信号φ１、φ２の電圧レベルを必要レベルまで昇圧するために、スイッチタイミング制御回路２３の出力段には、昇圧レベルシフタ２４，２５が設けられている。
【００２７】
このようにスイッチ回路３およびフィルタ回路４を除く全ての回路部分を、外部電源電圧ＶＤＤよりも小さい出力電圧ｖ２で駆動することによって、電圧変換回路２１自体の消費電力を大幅に削減でき、集積回路全体の低消費電力化に貢献することができる。
【００２８】
【特許文献１】
特開平１０−２４２８３１号公報（公開日：平成１０年９月１１日）
【００２９】
【特許文献２】
特開２００２−１５３０５０号公報（公開日：平成１４年５月２４日）
【００３０】
【発明が解決しようとする課題】
しかしながら、上述の従来技術では、出力電圧ｖ２を得るためには、電圧変換回路を動作させる必要があるが、現在の構成では、起動時に回路動作に適切な出力電圧が確実に得られるとは限らないという問題がある。
【００３１】
本発明の目的は、出力電圧の低電圧化に適した、回路規模や消費電力を削減した電圧変換回路を実現するとともに、確実な起動を実現することができる電圧変換回路ならびにそれを備える半導体集積回路装置および携帯端末を提供することである。
【００３２】
【課題を解決するための手段】
本発明の電圧変換回路は、Ｐ型トランジスタおよびＮ型トランジスタの直列回路が一対の電源ライン間に直列に接続されて構成されるスイッチ回路と、前記スイッチ回路における２つのトランジスタの接続点から導出される出力電圧を平滑化する平滑化回路と、前記平滑化回路によって平滑化された出力電圧を電源電圧とし、所望とする出力電圧を得るためのデューティ比を有するパルス信号を生成し、前記２つのトランジスタの制御端子に与えるパルス信号生成回路とを備えて構成される電圧変換回路において、起動時の予め定める期間、前記Ｐ型トランジスタを強制的にオンさせる制御信号を生成し、前記制御端子に与える起動制御回路を含むことを特徴とする。
【００３３】
上記の構成によれば、起動時の予め定める期間には、起動制御回路によって前記Ｐ型トランジスタが強制的にオン駆動され、前記平滑化回路の出力電圧が確実に上昇されるので、その出力電圧を電源とするパルス信号生成回路は確実に動作を開始し、所望の出力電圧を得ることができる。
【００３４】
したがって、前記平滑化回路の出力電圧をパルス信号生成回路の電源として、回路規模や消費電力を削減した電圧変換回路を実現し、さらに起動制御回路によって、その出力電圧の低電圧化に適した確実な起動を実現することができる。
【００３５】
また、本発明の電圧変換回路では、前記起動制御回路は、前記起動時の予め定める期間、予め定める電圧レベルとなる起動信号を生成する起動信号生成回路と、前記起動信号および前記パルス信号生成回路からのパルス信号を入力とし、前記起動信号が前記予め定める電圧レベルである場合、前記Ｐ型トランジスタをオンさせる電圧レベルの制御信号を出力し、前記起動信号が前記予め定める電圧レベルでない場合、前記パルス信号生成回路からのパルス信号を出力するスイッチ制御回路とを備えて構成されることを特徴とする。
【００３６】
上記の構成によれば、起動制御回路を、簡単な構成で実現することができる。
【００３７】
さらにまた、本発明の電圧変換回路では、前記パルス信号生成回路は、基準パルス信号生成回路と、入力された基準パルス信号を前記予め定める時間分遅延させる遅延回路と、前記遅延回路での遅延時間を設定する遅延時間制御回路とを備えて構成されるとともに、前記遅延回路の出力パルス信号の電圧レベルを上昇させる昇圧レベルシフタをさらに備えることを特徴とする。
【００３８】
上記の構成によれば、前記の回路規模や消費電力の削減を実現するために、平滑化回路の出力電圧をパルス信号生成回路の電源として、該パルス信号生成回路を低電圧動作化しても、昇圧レベルシフタによって出力されるパルス信号は昇圧され、前記２つのトランジスタは確実な動作を行うことができる。また、パルス信号生成回路の回路規模は小さく、これによってもまた、低消費電力化を図ることができる。
【００３９】
また、本発明の電圧変換回路では、前記起動制御回路は、起動時の予め定める期間、前記Ｐ型トランジスタを強制的にオンさせる制御信号を第１の制御信号として、前記Ｎ型トランジスタを強制的にオフさせる第２の制御信号も生成し、前記Ｎ型トランジスタの制御端子に与えることを特徴とする。
【００４０】
上記の構成によれば、さらに起動制御回路が、前記Ｐ型トランジスタを強制的にオンさせるのに対応してＮ型トランジスタを強制的にオフさせ、スイッチ回路の２つのトランジスタが同時にオンしないよう制御して、貫通電流が流れないようにするので、余分な電力消費を抑えることができる。
【００４１】
さらにまた、本発明の電圧変換回路では、前記起動制御回路は、前記起動時の予め定める期間、予め定める電圧レベルとなる起動信号を生成する起動信号生成回路と、前記起動信号および前記パルス信号生成回路からのＰ型トランジスタのための第１のパルス信号を入力とし、前記起動信号が前記予め定める電圧レベルである場合、前記Ｐ型トランジスタをオンさせる電圧レベルの第１の制御信号を出力し、前記起動信号が前記予め定める電圧レベルでない場合、前記パルス信号生成回路からの第１のパルス信号を出力する第１のスイッチ制御回路と、前記起動信号および前記パルス信号生成回路からのＮ型トランジスタのための第２のパルス信号を入力とし、前記起動信号が前記予め定める電圧レベルである場合、前記Ｎ型トランジスタをオフさせる電圧レベルの第２の制御信号を出力し、前記起動信号が前記予め定める電圧レベルでない場合、前記パルス信号生成回路からの第２のパルス信号を出力する第２のスイッチ制御回路とを備えて構成されることを特徴とする。
【００４２】
上記の構成によれば、起動時にＰ型トランジスタを強制的にオン駆動するとともに、Ｎ型トランジスタを強制的にオフ駆動する起動制御回路を、簡単な構成で実現することができる。
【００４３】
また、本発明の電圧変換回路では、前記パルス信号生成回路は、基準パルス信号生成回路と、入力された基準パルス信号を前記予め定める時間分遅延させる遅延回路と、前記遅延回路での遅延時間を設定する遅延時間制御回路とを備えて構成されるとともに、前記遅延回路の出力パルス信号から前記第１および第２のパルス信号を生成するスイッチタイミング制御回路と、前記スイッチタイミング制御回路からの前記第１のパルス信号の電圧レベルを上昇させる第１の昇圧レベルシフタと、前記スイッチタイミング制御回路からの前記第２のパルス信号の電圧レベルを上昇させる第２の昇圧レベルシフタとをさらに備えることを特徴とする。
【００４４】
上記の構成によれば、前記の回路規模や消費電力の削減を実現するために、平滑化回路の出力電圧をパルス信号生成回路の電源として、該パルス信号生成回路を低電圧動作化しても、第１および第２の昇圧レベルシフタによって出力される第１および第２のパルス信号は昇圧され、前記２つのトランジスタは確実な動作を行うことができる。また、パルス信号生成回路の回路規模は小さく、これによってもまた、低消費電力化を図ることができる。
【００４５】
さらにまた、本発明の半導体集積回路装置は、前記の電圧変換回路を備えていることを特徴とする。
【００４６】
上記の構成によれば、近年、前記半導体集積回路装置を構成する内部回路の消費電力低減に伴って、集積回路全体の消費電力に占める降圧回路の消費電力比率が相対的に増大しており、上記構成から成る電圧変換回路を、外部電源電圧から半導体集積回路装置の駆動電圧を生成する前記降圧回路として用いることで、該降圧回路自体の消費電力を低減でき、前記内部回路の低消費電力性を損なうことなく、前記半導体集積回路装置全体の低消費電力化に貢献することができる。
【００４７】
また、本発明の携帯端末は、前記の半導体集積回路装置を備えていることを特徴とする。
【００４８】
上記の構成によれば、近年、前記携帯端末の駆動時間の長時間化の要求は高まるばかりであり、上記構成から成る電圧変換回路を搭載した半導体集積回路装置を信号処理ＬＳＩ等として携帯端末に用いることで、該携帯端末全体の低消費電力化に貢献することができる。
【００４９】
【発明の実施の形態】
本発明の実施の一形態について、図１〜図７に基づいて説明すれば、以下のとおりである。
【００５０】
図１は、本発明の実施の一形態の電圧変換回路３１の電気的構成を示すブロック図である。この電圧変換回路３１は、携帯端末等に搭載される半導体集積回路装置内に形成され、外部から供給される電源電圧ＶＤＤを、内部回路の電源電圧Ｖ２に降圧して出力する降圧回路である。この電圧変換回路３１は、大略的に、出力パルス信号生成回路３２と、昇圧レベルシフタ３３と、スイッチ制御回路３４と、起動信号生成回路３５と、スイッチ回路３６と、フィルタ回路３７とを備えて構成される。
【００５１】
前記出力パルス信号生成回路３２は、後述するように、所望とするデューティ比ＤＲのパルス信号Ｓ１を生成する回路であり、そのパルス信号Ｓ１は、昇圧レベルシフタ３３に入力される。昇圧レベルシフタ３３は、前記電源電圧Ｖ２の振幅を有する前記パルス信号Ｓ１を、前記電源電圧ＶＤＤの振幅を有するパルス信号Ｓ２に変換する回路である。スイッチ制御回路３４は、昇圧レベルシフタ３３からのパルス信号Ｓ２および後述する起動信号生成回路３５からの制御信号ＲＳＴＨを入力とし、起動時であるか、または通常時であるかに応じて、２つの入力信号のうち、適切な信号を選択する。
【００５２】
前記スイッチ回路３６は、従来のスイッチ回路４と同様に、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮの直列回路が一対の電源ライン間に直列に接続されて構成され、前記スイッチ制御回路３４で選択された信号を増幅して、フィルタ回路３７へ出力する。前記ＰＭＯＳトランジスタＭＰのソース端子は外部電源ＶＤＤに、ＮＭＯＳトランジスタＭＮのソース端子は接地ＧＮＤにそれぞれ接続され、これらのトランジスタＭＰ，ＭＮのゲート端子には共通に前記スイッチ制御回路３４からの信号Ｓ３が入力され、ドレイン端子は出力端子となり、パルス状の電圧信号Ｖ１を出力する。
【００５３】
前記電圧信号Ｖ１は、フィルタ回路３６のインダクタンスＬの一方の端子に与えられ、このインダクタンスＬの他方の端子は出力端子となって出力電圧Ｖ２を出力し、内部の各回路に供給されるとともに、接地ＧＮＤとの間にキャパシタＣが介在されている。したがって、前記ＰＭＯＳトランジスタＭＰがオンすると、ＮＭＯＳトランジスタＭＮはオフし、外部電源ＶＤＤからの電圧が出力端子に出力されるとともに、インダクタンスＬに磁気エネルギが蓄積され、前記ＰＭＯＳトランジスタＭＰがオフすると、ＮＭＯＳトランジスタＭＮはオンし、インダクタンスＬに蓄積されていた磁気エネルギが該ＮＭＯＳトランジスタＭＮを介して出力される。キャパシタＣは、前記出力電圧Ｖ２を平滑化する。
【００５４】
こうして、前記スイッチ制御回路３４からパルス信号Ｓ２を増幅した信号が前記信号Ｓ３として入力されると、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮは、交互にオンオフ動作を行い、その出力の電圧信号Ｖ１を該フィルタ回路３７で平滑化して、所望の内部電源電圧Ｖ２を得ることができ、該フィルタ回路３７は低域通過フィルタ（以下、ＬＰＦ）として機能する。ここでは、ＬＰＦとしてＬＣ回路を用いているが、勿論、ＲＣ回路等どのような構成でも構わない。
【００５５】
本発明で設けられる起動信号生成回路３５は、後述するようにして、この電圧変換回路３１におけるリセット信号を生成する回路であり、そのリセット信号を前記制御信号ＲＳＴＨとしてスイッチ制御回路３４へ出力する。これによって、起動時の予め定める期間、前記ＰＭＯＳトランジスタＭＰを強制的にオンさせる。
【００５６】
したがって、起動時にフィルタ回路３６の出力電圧Ｖ２が確実に上昇されるので、その出力電圧Ｖ２を電源とする出力パルス信号生成回路３２は確実に動作を開始し、所望の出力電圧Ｖ２を得ることができる。これによって、前記フィルタ回路３６の出力電圧Ｖ２を出力パルス信号生成回路３２の電源として、回路規模や消費電力を削減した電圧変換回路３１を実現し、さらに起動信号生成回路３５によって、その出力電圧Ｖ２の低電圧化に適した確実な起動を実現することができる。
【００５７】
図２は、前記出力パルス信号生成回路３２の具体的な一構成例を示すブロック図である。この出力パルス信号生成回路３２は、基準パルス信号生成回路４１、遅延回路４２および遅延時間制御回路４３を備えて構成されている。基準パルス信号生成回路４１は、パルス幅一定の基準パルス信号を生成して遅延回路４２に送出する回路である。遅延回路４２は、前記基準パルス信号から予め定める時間だけ遅れた遅延パルス信号を生成する回路である。遅延時間制御回路４３は、前記遅延回路４２に対して選択信号を送出し、所望とする出力電圧Ｖ２が得られるように遅延回路４２における遅延時間を設定する回路である。これらの回路の詳細については、前記図１２で示す特開２００２−１５３０５０号で開示されているものと同様である。
【００５８】
このように出力パルス信号生成回路３２を、基準パルス信号生成回路４１、遅延回路４２および遅延時間制御回路４３によって構成することで、該出力パルス信号生成回路３２は、回路規模の小さな回路で実現され、電圧変換回路３１自体の低消費電力化を図ることができる。
【００５９】
この出力パルス信号生成回路３２は、デューティ比ＤＲのパルス信号を生成する方法として、パルス幅が一定でパルス信号の周期を可変させる、所謂、パルス周波数変調方式を用いているが、パルス周期が一定でパルス信号のパルス幅を可変させる、所謂、パルス幅変調方式に基づくパルス発生回路が用いられてもよい。
【００６０】
図３は、前記昇圧レベルシフタ３３の具体的な一構成例を示すブロック図である。ここでは、低電圧側回路を構成するトランジスタとして、ＤＴＭＯＳ（Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ  ＭＯＳ）トランジスタを用いている。このデバイスは、０．５Ｖ程度の電源電圧で動作するので、このデバイスを用いて集積回路を作製することで、前述のように低消費電力化が実現されている。前記出力パルス信号生成回路３２においても、低電圧動作デバイスとして、同様にＤＴＭＯＳトランジスタが用いられてもよい。勿論、低電圧動作デバイスとして、どのようなデバイスが用いられてもよい。
【００６１】
この昇圧レベルシフタ３３は、２段のインバータＩＮＶ１，ＩＮＶ２と、レベルシフタＳＨと、さらに２段のインバータＩＮＶ１１，ＩＮＶ１２とを備えて構成されている。
【００６２】
前記インバータＩＮＶ１，ＩＮＶ２は、前記フィルタ回路３６の出力電圧Ｖ２を電源とするインバータであり、前記出力パルス信号生成回路３２からのデューティ比ＤＲに対応したパルス信号Ｓ１を順次反転する。したがって、インバータＩＮＶ１は、ＰＭＯＳトランジスタＱＰ１およびＮＭＯＳトランジスタＱＮ１の直列回路が前記出力電圧Ｖ２の電源ライン間に直列に接続されて構成され、これらのトランジスタＱＰ１，ＱＮ１のベースに前記パルス信号Ｓ１が与えられ、ドレインが出力端となり、前記パルス信号Ｓ１と逆相の反転出力が導出される。同様に、インバータＩＮＶ２は、ＰＭＯＳトランジスタＱＰ２およびＮＭＯＳトランジスタＱＮ２を備えて構成され、ベースに前記インバータＩＮＶ１の出力が与えられ、ドレインからは前記パルス信号Ｓ１と同相の正転出力が導出される。
【００６３】
前記レベルシフタＳＨは、電源電圧ＶＤＤを電源とし、前記インバータＩＮＶ１，ＩＮＶ２からの出力を、前記電源電圧ＶＤＤに増幅して出力する。したがって、このレベルシフタＳＨは、ＰＭＯＳトランジスタＱＰ２１およびＮＭＯＳトランジスタＱＮ２１の直列回路ならびにＰＭＯＳトランジスタＱＰ２２およびＮＭＯＳトランジスタＱＮ２２の直列回路が前記電源電圧ＶＤＤの電源ライン間に並列に接続され、一方のドレイン接続端が他方のＰＭＯＳトランジスタのゲートに接続されて構成される。ＮＭＯＳトランジスタＱＮ２１，ＱＮ２２および前記インバータＩＮＶ１，ＩＮＶ２を構成するＰＭＯＳトランジスタＱＰ１，ＱＰ２およびＮＭＯＳトランジスタＱＮ１，ＱＮ２は、前記ＤＴＭＯＳトランジスタから成る。前記インバータＩＮＶ１の出力はＮＭＯＳトランジスタＱＮ２２のゲートに与えられ、前記インバータＩＮＶ２の出力はＮＭＯＳトランジスタＱＮ２１のゲートに与えられ、トランジスタＱＰ２２，ＱＮ２２のドレインが出力端となる。したがって、前記パルス信号Ｓ１と同相で、レベルシフトされた出力が導出される。
【００６４】
前記インバータＩＮＶ１１，ＩＮＶ１２は、前記電源電圧ＶＤＤを電源とするインバータであり、前記トランジスタＱＰ２２，ＱＮ２２のドレインからの出力を順次反転する。したがって、インバータＩＮＶ１１は、ＰＭＯＳトランジスタＱＰ１１およびＮＭＯＳトランジスタＱＮ１１の直列回路が前記電源電圧ＶＤＤの電源ライン間に直列に接続されて構成され、これらのトランジスタＱＰ１１，ＱＮ１１のベースに前記レベルシフタＳＨの出力が与えられ、ドレインが出力端となる。同様に、インバータＩＮＶ１２は、ＰＭＯＳトランジスタＱＰ１２およびＮＭＯＳトランジスタＱＮ１２を備えて構成され、ベースに前記インバータＩＮＶ１１の出力が与えられ、ドレインからは前記パルス信号Ｓ１と同相の正転出力のパルス信号Ｓ２が出力される。
【００６５】
このようにして、前記の回路規模や消費電力の削減を実現するために、フィルタ回路３７の出力電圧Ｖ２を出力パルス信号生成回路３２の電源として、該出力パルス信号生成回路３２を低電圧動作化しても、この昇圧レベルシフタ３３によって出力されるパルス信号Ｓ２は昇圧され、前記２つのトランジスタＭＰ，ＭＮは確実な動作を行うことができる。
【００６６】
図４は、スイッチ制御回路３４の具体的な一構成例を示すブロック図である。このスイッチ制御回路３４は、前記昇圧レベルシフタ３３からのパルス信号Ｓ２を入力とするインバータＩＮＶ３１と、そのインバータＩＮＶ３１の出力信号と起動信号生成回路３５からの制御信号ＲＳＴＨとを入力信号とするＮＡＮＤ回路Ｇと、ゲート駆動用のバッファ回路ＢＵＦＦとを備えて構成される。ＮＡＮＤ回路Ｇには前記インバータＩＮＶ３１の出力信号と制御信号ＲＳＴＨとが入力されており、該ＮＡＮＤ回路Ｇは、前記制御信号ＲＳＴＨのレベルがＶＤＤレベルに等しいとき、前記出力パルス信号生成回路３２からのパルス信号Ｓ２をそのまま出力する。これに対して、前記制御信号ＲＳＴＨのレベルがＧＮＤレベルに等しいとき、該ＮＡＮＤ回路Ｇは、前記パルス信号Ｓ２に関わらず、ＶＤＤレベルを出力する。
【００６７】
前記ＮＡＮＤ回路Ｇの出力信号は、インバータから成るバッファ回路ＢＵＦＦで、反転されるとともに電流駆動能力が高められて前記信号Ｓ３となり、前記ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮのゲートを駆動する。
【００６８】
図５は、前記起動信号生成回路３５の具体的な一構成例を示すブロック図である。ここでは、電源電圧ＶＤＤの立ち上がりを捉えて、ＲＣの時定数分だけ出力をＧＮＤレベルにする回路を示している。すなわち、電源電圧ＶＤＤの電源ライン間に、抵抗ＲａおよびコンデンサＣａの直列回路が接続され、前記コンデンサＣａの充電電圧がシュミット・トリガ・インバータＳＴＩ１，ＳＴＩ２を介して、前記制御信号ＲＳＴＨとして出力される。前記抵抗Ｒａには並列に、電源遮断時に前記コンデンサＣａを放電させるダイオードＤが接続されている。
【００６９】
したがって、この起動信号生成回路３５は、パワーオンリセット回路を構成し、前記制御信号ＲＳＴＨが前記Ｌレベルとなるリセット期間Ｔｒｓｔｈは、抵抗ＲａおよびコンデンサＣａの時定数によって決定される。
【００７０】
また、図６には、前記起動信号生成回路３５の別な構成例である起動信号生成回路３５ａを示す。この起動信号生成回路３５ａは、スイッチＳＷによるマニュアルリセット回路であり、スイッチＳＷがオンされると、前記コンデンサＣａの電荷は抵抗Ｒｂを介して放電される。その後、前記抵抗ＲａおよびコンデンサＣａの時定数によって決定されるリセット期間Ｔｒｓｔｈだけ、Ｌレベルを出力する。
【００７１】
このようにして、起動制御のための構成を、起動信号生成回路３５とスイッチ制御回路３４との簡単な構成で実現することができる。
【００７２】
なお、前記起動信号生成回路３５としては、これらの図５や図６で示したようなＲＣ回路のみならず、タイマ回路や、オシレータとカウンタ回路との組合わせなど、どのような回路を用いても構わない。
【００７３】
図７は、上述のように構成される電圧変換回路３１の動作を説明するための波形図である。この図７において、時刻ｔ３以降で示す通常時は、出力パルス信号生成回路３２で生成された、デューティ比ＤＲのパルス信号Ｓ１に基づいて、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮを交互にオン／オフ駆動し、その出力の電圧信号Ｖ１をフィルタ回路３７で平滑化を行って、内部回路用に所望とする出力電圧Ｖ２を得るとともに、前記出力パルス信号生成回路３２の電源電圧として、該出力電圧Ｖ２が供給される。
【００７４】
一方、起動時の動作について、図７の主要信号波形図を用いながら説明する。起動時においては、前記出力電圧Ｖ２は０Ｖであるので、出力パルス信号生成回路３２は動作できない。一方、スイッチ制御回路３４や起動信号生成回路３５には、時刻ｔ０の電源投入から電源電圧ＶＤＤが供給され始めるので、動作を開始する。これによって、起動信号生成回路３５から出力される制御信号ＲＳＴＨは、リセットを表すＬレベルとなり、スイッチ制御回路３４の出力信号Ｓ３は、時刻ｔ２までのリセット期間Ｔｒｓｔｈの間、ＧＮＤレベルになる。この間、フィルタ回路３７の出力電圧Ｖ２は上昇を続け、時刻ｔ１で出力パルス信号生成回路３２が動作を行うことが可能となるレベルに達すると、該出力パルス信号生成回路３２は動作を開始する。
【００７５】
前記制御信号ＲＳＴＨがリセット期間Ｔｒｓｔｈを終え、時刻ｔ３から出力電圧Ｖ２は徐々に低下するが、出力パルス信号生成回路３２および昇圧レベルシフタ３３は動作を続け、パルス信号Ｓ１を連続的に出力し、その結果、スイッチ制御回路３４の出力信号Ｓ３がデューティ比ＤＲのパルス信号となれば、この電圧変換回路３１は、安定動作状態となる。
【００７６】
このように起動信号生成回路３５およびスイッチ制御回路３４を用いることによって、該電圧変換回路３１は確実に起動し、その出力電圧Ｖ２で該電圧変換回路３１が継続的に動作できるようになるため、該電圧変換回路３１の電力消費を抑えることができる。
【００７７】
上述の図７では、内部回路の動作レベルを０．５Ｖと設定しているが、これは、該内部回路を構成するデバイスを前述のＤＴＭＯＳとしているためであり、他のデバイスを用いる場合は、動作レベルの設定が異なることは言うまでもない。
【００７８】
本発明の実施の他の形態について、図８〜図１０に基づいて説明すれば、以下のとおりである。
【００７９】
図８は、本発明の実施の他の形態の電圧変換回路５１の電気的構成を示すブロック図である。この電圧変換回路５１は、前述の電圧変換回路３１に類似し、対応する部分には、同一の参照符号または同一の参照符号に添字ａまたはｂを付して、その説明を省略する。注目すべきは、この電圧変換回路５１では、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮのゲートが、それぞれスイッチ制御回路３４ａ，３４ｂからの出力信号Ｓ３ａ，Ｓ３ｂによって個別に駆動されることである。これによって、ＰＭＯＳトランジスタＭＰがオンしている間に、ＮＭＯＳトランジスタＭＮを確実にオフさせ、貫通電流の発生を抑え、低消費電力化を図っている。
【００８０】
このため、各スイッチ制御回路３４ａ，３４ｂに対応して、昇圧レベルシフタ３３ａ，３３ｂが設けられるとともに、前記出力パルス信号生成回路３２で生成されたパルス信号Ｓ１から、前記昇圧レベルシフタ３３ａ，３３ｂにそれぞれ与える第１および第２制御信号であるパルス信号Ｓ４ａ，Ｓ４ｂを作成するスイッチタイミング制御回路５２が設けられていることである。
【００８１】
図９は、前記スイッチタイミング制御回路５２の具体的な一構成例を示すブロック図である。このスイッチタイミング制御回路５２は、２つの遅延回路５３，５４と、インバータＩＮＶ４１と、論理和否定回路ＮＯＲとを備えて構成される。前記出力パルス信号生成回路３２から入力されるパルス信号Ｓ１は、遅延回路５３，５４で順次遅延され、遅延回路５３の出力がインバータＩＮＶ４１で反転されて前記ＰＭＯＳトランジスタＭＰ用のパルス信号Ｓ４ａとなり、前記パルス信号Ｓ１と遅延回路５４の出力の論理和否定が前記ＮＭＯＳトランジスタＭＮ用のパルス信号Ｓ４ｂとなる。
【００８２】
前記各パルス信号Ｓ４ａ，Ｓ４ｂは、前記昇圧レベルシフタ３３ａ，３３ｂで昇圧され、前記スイッチ制御回路３４ａ，３４ｂを介して、ＰＭＯＳトランジスタＭＰおよびＮＭＯＳトランジスタＭＮに与えられる。
【００８３】
このスイッチタイミング制御回路５２では、前記遅延回路５３，５４および論理和否定回路ＮＯＲを設けて、前記パルス信号Ｓ１と遅延回路５４の出力の論理和否定を求めることで、ＰＭＯＳトランジスタＭＰがオンする期間と、ＮＭＯＳトランジスタＭＮがオンする期間との間に、両方のトランジスタがオフする期間、すなわち所謂デッドタイムを設けている。これによって、スイッチング状態の切換わり時に、両方のトランジスタが同時にオンすることによる貫通電流の発生を抑えることができ、一層消費電力を抑えることができる。
【００８４】
前記遅延回路５３，５４は、入力されたパルス信号Ｓ１を遅延させる機能を有する回路であれば、どのような回路でも構わない。
【００８５】
図１０は、前記スイッチ制御回路３４ａ，３４ｂの具体的な一構成例を示すブロック図である。これらのスイッチ制御回路３４ａ，３４ｂは、図４で示す前述のスイッチ制御回路３４と同様に、インバータＩＮＶ３１ａ，ＩＮＶ３１ｂ、ＮＡＮＤ回路Ｇａ，Ｇｂおよびバッファ回路ＢＵＦＦａ，ＢＵＦＦｂを備えて構成される。
【００８６】
なお、図９で示したスイッチタイミング制御回路５２からのパルス信号Ｓ４ａ，Ｓ４ｂは、インバータＩＮＶ４１によって、入力されるパルス信号Ｓ１とは逆位相になっているので、昇圧レベルシフタ３３ａ，３３ｂでは、２段のインバータＩＮＶ１，ＩＮＶ２からレベルシフタＳＨへの入力を逆として、パルス信号Ｓ２ａ，Ｓ２ｂを逆位相で出力するような回路構成をとっている。
【００８７】
勿論、スイッチタイミング制御回路５２の出力信号の位相が入力信号と同位相となるようにすれば、昇圧レベルシフタ３３ａ，３３ｂへは、同位相の信号を出力するような回路構成とすればよい。
【００８８】
上述のように構成される電圧変換回路３１，５１は、外部電源電圧から半導体集積回路装置内の駆動電圧を生成する降圧回路として用いるとよい。近年、前記半導体集積回路装置を構成する内部回路の消費電力の低減に伴って、集積回路全体の消費電力に占める前記降圧回路の消費電力比率が相対的に増大している。そこで、本発明による電圧変換回路３１，５１を前記降圧回路として採用することで、前記降圧回路自体の消費電力を低減できるので、前記内部回路の低消費電力性を損なうことがなく、前記半導体集積回路装置全体の低消費電力化に貢献することができる。
【００８９】
【発明の効果】
本発明の電圧変換回路は、以上のように、電源ライン間に直列に接続されるＰ型トランジスタおよびＮ型トランジスタを交互にオン／オフ制御し、その出力電圧を平滑化回路によって平滑化した電圧を、電源電圧として出力するとともに、所望とする出力電圧を得るためのデューティ比を有するパルス信号を生成し、前記２つのトランジスタの制御端子に与えるパルス信号生成回路の電源として使用するようにした電圧変換回路において、起動時の予め定める期間には、起動制御回路によって前記Ｐ型トランジスタを強制的にオン駆動する。
【００９０】
それゆえ、前記平滑化回路の出力電圧が確実に上昇され、その出力電圧を電源とするパルス信号生成回路は確実に動作を開始し、所望の出力電圧を得ることができる。こうして、前記平滑化回路の出力電圧をパルス信号生成回路の電源とし、回路規模や消費電力を削減した電圧変換回路を実現し、さらに起動制御回路によって、その出力電圧の低電圧化に適した確実な起動を実現することができる。
【００９１】
また、本発明の電圧変換回路は、以上のように、前記起動制御回路を、前記起動時の予め定める期間、予め定める電圧レベルとなる起動信号を生成する起動信号生成回路と、前記起動信号および前記パルス信号生成回路からのパルス信号を入力とし、前記起動信号が前記予め定める電圧レベルである場合、前記Ｐ型トランジスタをオンさせる電圧レベルの制御信号を出力し、前記起動信号が前記予め定める電圧レベルでない場合、前記パルス信号生成回路からのパルス信号を出力するスイッチ制御回路とを備えて構成する。
【００９２】
それゆえ、起動制御回路を、簡単な構成で実現することができる。
【００９３】
さらにまた、本発明の電圧変換回路は、以上のように、前記パルス信号生成回路を、基準パルス信号生成回路と、入力された基準パルス信号を前記予め定める時間分遅延させる遅延回路と、前記遅延回路での遅延時間を設定する遅延時間制御回路とを備えて構成し、前記遅延回路の出力パルス信号の電圧レベルを上昇させる昇圧レベルシフタをさらに備える。
【００９４】
それゆえ、前記の回路規模や消費電力の削減を実現するために、平滑化回路の出力電圧をパルス信号生成回路の電源として、該パルス信号生成回路を低電圧動作化しても、昇圧レベルシフタによって出力されるパルス信号は昇圧され、前記２つのトランジスタは確実な動作を行うことができる。また、パルス信号生成回路の回路規模は小さく、これによってもまた、低消費電力化を図ることができる。
【００９５】
また、本発明の電圧変換回路は、以上のように、前記起動制御回路が、起動時の予め定める期間、前記Ｐ型トランジスタを強制的にオンさせる制御信号を第１の制御信号として、前記Ｎ型トランジスタを強制的にオフさせる第２の制御信号も生成し、前記Ｎ型トランジスタの制御端子に与える。
【００９６】
それゆえ、２つのトランジスタが同時にオンしないよう制御して、貫通電流が流れないようにするので、余分な電力消費を抑えることができる。
【００９７】
さらにまた、本発明の電圧変換回路は、以上のように、前記起動制御回路を、前記起動時の予め定める期間、予め定める電圧レベルとなる起動信号を生成する起動信号生成回路と、前記起動信号および前記パルス信号生成回路からのＰ型トランジスタのための第１のパルス信号を入力とし、前記起動信号が前記予め定める電圧レベルである場合、前記Ｐ型トランジスタをオンさせる電圧レベルの第１の制御信号を出力し、前記起動信号が前記予め定める電圧レベルでない場合、前記パルス信号生成回路からの第１のパルス信号を出力する第１のスイッチ制御回路と、前記起動信号および前記パルス信号生成回路からのＮ型トランジスタのための第２のパルス信号を入力とし、前記起動信号が前記予め定める電圧レベルである場合、前記Ｎ型トランジスタをオフさせる電圧レベルの第２の制御信号を出力し、前記起動信号が前記予め定める電圧レベルでない場合、前記パルス信号生成回路からの第２のパルス信号を出力する第２のスイッチ制御回路とを備えて構成する。
【００９８】
それゆえ、起動時にＰ型トランジスタを強制的にオン駆動するとともに、Ｎ型トランジスタを強制的にオフ駆動する起動制御回路を、簡単な構成で実現することができる。
【００９９】
また、本発明の電圧変換回路は、以上のように、前記パルス信号生成回路を、基準パルス信号生成回路と、入力された基準パルス信号を前記予め定める時間分遅延させる遅延回路と、前記遅延回路での遅延時間を設定する遅延時間制御回路とを備えて構成するとともに、前記遅延回路の出力パルス信号から前記第１および第２のパルス信号を生成するスイッチタイミング制御回路と、前記スイッチタイミング制御回路からの前記第１のパルス信号の電圧レベルを上昇させる第１の昇圧レベルシフタと、前記スイッチタイミング制御回路からの前記第２のパルス信号の電圧レベルを上昇させる第２の昇圧レベルシフタとをさらに備える。
【０１００】
それゆえ、前記の回路規模や消費電力の削減を実現するために、平滑化回路の出力電圧をパルス信号生成回路の電源として、該パルス信号生成回路を低電圧動作化しても、第１および第２の昇圧レベルシフタによって出力される第１および第２のパルス信号は昇圧され、前記２つのトランジスタは確実な動作を行うことができる。また、パルス信号生成回路の回路規模は小さく、これによってもまた、低消費電力化を図ることができる。
【０１０１】
さらにまた、本発明の半導体集積回路装置は、以上のように、前記の電圧変換回路を、外部電源電圧から半導体集積回路装置の駆動電圧を生成する降圧回路として用いる。
【０１０２】
それゆえ、該降圧回路自体の消費電力を低減でき、前記内部回路の低消費電力性を損なうことなく、前記半導体集積回路装置全体の低消費電力化に貢献することができる。
【０１０３】
また、本発明の携帯端末は、以上のように、前記の半導体集積回路装置を備える。
【０１０４】
それゆえ、該携帯端末全体の低消費電力化に貢献することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の電圧変換回路の電気的構成を示すブロック図である。
【図２】図１で示す電圧変換回路における出力パルス信号生成回路の具体的な一構成例を示すブロック図である。
【図３】図１で示す電圧変換回路における昇圧レベルシフタの具体的な一構成例を示すブロック図である。
【図４】図１で示す電圧変換回路におけるスイッチ制御回路の具体的な一構成例を示すブロック図である。
【図５】図１で示す電圧変換回路における起動信号生成回路の具体的な一構成例を示すブロック図である。
【図６】図１で示す電圧変換回路における起動信号生成回路の別な構成例を示すブロック図である。
【図７】図１で示す電圧変換回路の動作を説明するための波形図である。
【図８】本発明の実施の他の形態の電圧変換回路の電気的構成を示すブロック図である。
【図９】図８で示す電圧変換回路におけるスイッチタイミング制御回路の具体的な一構成例を示すブロック図である。
【図１０】図８で示す電圧変換回路におけるスイッチ制御回路の具体的な一構成例を示すブロック図である。
【図１１】典型的な従来技術の電圧変換回路の概略構成図である。
【図１２】他の従来技術の電圧変換回路の概略構成図である。
【符号の説明】
３１，５１    電圧変換回路
３２    出力パルス信号生成回路
３３    昇圧レベルシフタ
３３ａ  昇圧レベルシフタ（第１の昇圧レベルシフタ）
３３ｂ  昇圧レベルシフタ（第２の昇圧レベルシフタ）
３４    スイッチ制御回路（起動制御回路）
３４ａ  スイッチ制御回路（起動制御回路、第１のスイッチ制御回路）
３４ｂ  スイッチ制御回路（起動制御回路、第２のスイッチ制御回路）
３５    起動信号生成回路（起動制御回路）
３６    スイッチ回路
３７    フィルタ回路（平滑化回路）
４１    基準パルス信号生成回路
４２    遅延回路
４３    遅延時間制御回路
５２    スイッチタイミング制御回路
５３，５４    遅延回路
ＢＵＦＦ；ＢＵＦＦａ，ＢＵＦＦｂ    バッファ回路
Ｃａ    コンデンサ
ＳＴＩ１，ＳＴＩ２    シュミット・トリガ・インバータ
Ｄ    ダイオード
Ｇ；Ｇａ，Ｇｂ    ＮＡＮＤ回路
ＩＮＶ１，ＩＮＶ２；ＩＮＶ１１，ＩＮＶ１２    インバータ
ＩＮＶ３１；ＩＮＶ３１ａ，ＩＮＶ３１ｂ    インバータ
ＩＮＶ４１    インバータ
ＭＮ    ＮＭＯＳトランジスタ（Ｎ型トランジスタ）
ＭＰ    ＰＭＯＳトランジスタ（Ｐ型トランジスタ）
ＮＯＲ    論理和否定回路
ＱＮ１，ＱＮ２；ＱＮ１１，ＱＮ１２    ＮＭＯＳトランジスタ
ＱＮ２１，ＱＮ２２    ＮＭＯＳトランジスタ
ＱＰ１，ＱＰ２；ＱＰ１１，ＱＰ１２    ＰＭＯＳトランジスタ
ＱＰ２１，ＱＰ２２    ＰＭＯＳトランジスタ
Ｒａ    抵抗
Ｒｂ    抵抗
ＳＨ    レベルシフタ
ＳＷ    スイッチ
【図１】
2004228713.tif 000003
【図２】
2004228713.tif 000004
【図３】
2004228713.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004228713.tif 000011
【図１０】
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【図１１】
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【図１２】
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