(57)【要約】【課題】システムＬＳＩ内部のメモリ回路に対する最適な検査条件が定まっていない場合においても、バーンイン検査のために追加する制御回路を最小限に抑えつつ、検査条件を変更してバーンイン検査を行うことを実現する半導体装置を提供する。【解決手段】システムＬＳＩ内部に搭載している各メモリ１１３、１１４等と、通常動作時やバーイン検査時にコマンドの送受信に使用するシリアル通信用端子１０７と、バーンイン検査時においてシリアル通信用端子１０７から、各種の設定を含む検査項目が指定されたパラメータ部を持つコマンドが入力された際に、入力されたコマンドを解析して指定された検査処理を実行する制御回路１０５を持ち、パラメータ部に指定する内容を所望とする検査内容に変更することで最適なバーンイン検査を実行する。【選択図】    図２
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【特許請求の範囲】
【請求項１】
バーンイン検査対象となる１つ以上のメモリと、コマンドの送受信に使用する１つ以上の通信用端子と、バーンイン検査時において前記通信用端子から、検査項目が指定されたパラメータ部を含むコマンドが入力された際に、前記コマンドを解析して指定された検査処理を実行する制御回路とを備えた半導体装置。
【請求項２】
バーンイン検査時において、通信用端子であるシリアル通信用端子から入力されるコマンドとして、通常動作時と同等のコマンドプロトコルを使用する請求項１記載の半導体装置。
【請求項３】
制御回路がバーンイン検査時に実行されるテストＲＯＭを有するマイクロプロセッサユニットを含む請求項１記載の半導体装置。
【請求項４】
制御回路はバーンイン検査時において、通信用端子である１つ以上のシリアル通信用端子のうち、実行されるテストＲＯＭの送受信方式に対応するシリアル通信用端子を選択する選択回路を含む請求項３記載の半導体装置。
【請求項５】
制御回路は、パラメータ部にデータの書き込み処理が指定された場合にはメモリに対して、前記パラメータ部に同時に指定されたデータ値の書き込み処理を行い、
前記パラメータ部にデータの読み出し判定処理が指定された場合には、前記メモリからデータの読み出し処理を行い、前記パラメータ部に同時に指定されたデータ値との比較処理を行い、その比較結果をレスポンスとして通信用端子から出力する請求項１記載の半導体装置。
【請求項６】
パラメータ部に指定されるデータ値がメモリの一度に活性化可能となるデータビット幅以上のデータ値であり、前記指定されたデータビット幅のデータ値を反復して書き込み処理および読み出し判定処理を行う請求項５記載の半導体装置。
【請求項７】
制御回路は、パラメータ部にデータの書き込み処理が指定され、かつ、前記パラメータ部に書き込み回数が指定された場合には、前記メモリに対して、データの書き込み処理を指定回数繰り返し行い、
前記パラメータ部にデータの読み出し処理が指定され、かつ、前記パラメータ部に読み出し回数が指定された場合には、前記メモリに対して、データの読み出し処理を指定回数繰り返し行う請求項１記載の半導体装置。
【請求項８】
制御回路は、パラメータ部にデータの書き込み処理が指定され、かつ、１つ以上のメモリのうち、バーンイン検査を行う対象となるメモリが指定された場合には、前記指定されたメモリのみに対して、データの書き込み処理を行い、
前記パラメータ部にデータの読み出し判定処理が指定され、かつ、前記１つ以上のメモリのうち、バーンイン検査を行う対象となるメモリが指定された場合には、前記指定されたメモリから前記データの読み出し処理を行い、前記パラメータ部に指定されたデータ値との比較処理を行い、前記１つ以上のメモリに対するそれぞれの比較結果、または前記１つ以上の全てのメモリに対する比較結果をレスポンスとしてシリアル通信用端子から出力する請求項１記載の半導体装置。
【請求項９】
制御回路は、パラメータ部に動作クロック周波数が指定された場合には、検査処理を実行する制御回路の動作クロックを指定された動作クロック周波数に変更して検査処理を実行する請求項１記載の半導体装置。
【請求項１０】
前記メモリに接続された前記検査処理を実行する制御回路は前記メモリの動作状態を変更する動作制御信号を有し、パラメータ部にメモリ動作制御信号の設定が指定された場合には、指定された設定に前記メモリへ接続される各制御信号を設定した後に、バーンイン検査処理を実行する請求項１記載の半導体装置。
【請求項１１】
メモリが通常メモリセル領域と予備メモリセル領域を有し、制御回路はメモリ動作制御信号の設定として、通常メモリセル領域を検査するか、もしくは予備メモリセル領域を検査するか、あるいは冗長救済処理を有効とした動作にて通常メモリセル領域と予備メモリセル領域における有効なメモリセル領域を検査するかが指定された場合に、前記メモリ動作制御信号を指定された設定に変更してバーンイン検査処理を実行する請求項１０記載の半導体装置。
【請求項１２】
メモリがメモリセルの記憶データの誤り訂正機能を所有しており、制御回路は、メモリ動作制御信号の設定として、メモリセルの記憶データの誤り訂正機能を有効にするか、もしくは無効にするかが指定された場合に、前記メモリ動作制御信号を指定された設定に変更してバーンイン検査処理を実行する請求項１０記載の半導体装置。
【請求項１３】
メモリがワード線一括活性化方式による一括書き込み機能を所有しており、制御回路は、メモリ動作制御信号の設定として、ワード線一括活性化方式による一括書き込み機能を有効にするか、無効にするかが指定された場合に、前記メモリ動作制御信号を指定された設定に変更してバーンイン検査処理を実行する請求項１０記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、揮発性メモリや不揮発性メモリ、例えばＳＲＡＭ、ＤＲＡＭやＥＥＰＲＯＭなどを内蔵した半導体装置に関するものである。
【０００２】
【従来の技術】
近年、各種マルチメディア機器に搭載されるマルチメディア用システムＬＳＩの開発が活発化しており、ＤＳＰやＭＰＵなどの大規模回路とデータの保持、蓄積を行う揮発性メモリや不揮発性メモリなどを１チップ上で集積した半導体製品が数多く実現されてきている。
【０００３】
このようにＬＳＩが大規模になるにつれて、製造上や使用時に発生する欠陥や故障を持つＬＳＩを発見するプローブ検査が複雑化してきており、なかでも、ＬＳＩ端子や内部回路が破壊直前となっている箇所、あるいは市場で実際に使用している間に破壊してしまう箇所を前もって破壊させ、以降の検査で不良にして除去するバーンイン検査が重要事項として注目されてきている。
【０００４】
そうした中で、組み込みコアを用いた設計を行うＬＳＩでは一般に、外部ピン数やパターン数の制限があり、また、ウェハ状態での出荷を行う場合にはテスタやプローブ装置などの条件よりさらに制限が厳しくなるため、多くの場合、検査パターン数が削減されたり、少ないテスト用端子で検査が可能となる利点があるメモリＢＩＳＴを用いた検査手法が提案されている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００１−１６７６００号公報（第５−６頁、第１図）
【０００６】
【発明が解決しようとする課題】
従来のＢＩＳＴ回路を用いたメモリ回路に対するバーンイン検査においては、検査パターン数が削減されたり、少ないテスト用端子で可能となる利点がある一方で、ＢＩＳＴ回路を追加することによりチップ面積が増加したり、通常動作経路の遅延が増加することで設計が複雑化するなどの欠点があった。
【０００７】
また、製品出荷前に検査を行い、初期故障期に故障する製品をスクリーニングするバーンイン検査においては、メモリ回路内の制御回路の複雑化やプロセスの微細化に伴い、メモリ回路に対する最適な検査条件が回路設計段階においては決定していない場合がある。特に、新規メモリ回路をシステムＬＳＩに搭載して開発を行う場合や最先端微細プロセスでの新規開発を行う場合においては、回路設計時に完全な検査条件を確立することは困難である。
【０００８】
したがってこのような場合には、メモリ回路に対する最適な検査条件が決定されていないため、検査条件に対応するＢＩＳＴ回路の設計が不可能であったり、後に検査条件が変更された場合には、ＢＩＳＴ回路の再設計や回路修正が必要になることになる。
【０００９】
これに対し、通常回路とメモリ回路との間に回路の接続を切り換えるセレクタ回路を設けて、これらのセレクタ回路をバーンイン検査時においては、外部端子から直接メモリ回路にアクセス可能となるように切り換えるダイレクトアクセス方式が存在する。メモリ回路の制御信号を外部端子から直接制御することが可能となることから、回路設計完了後においても検査条件を変えながら検査を実施することができ、回路変更を伴わずに最適な検査条件を決定することが可能である。
【００１０】
しかしながら、このダイレクトアクセス方式においても、メモリの各端子と外部端子を接続する配線とセレクタ回路が追加されるため、付加面積や通常動作経路上の遅延が発生することになる。また、外部端子から直接メモリ回路を制御することが可能となるため、メモリ回路内のデータの変更や改竄が第三者により行われることに対するセキュリティ対策が別途必要となる場合がある。
【００１１】
そこで、本発明は、システムＬＳＩ内部の各メモリに対するバーンイン検査に関して、最適な検査条件が定まっていない場合においても、バーンイン検査のために追加する制御回路を最小限に抑えつつ、検査条件を変更してバーンイン検査を行うことを実現する半導体装置を提供しようとするものである。
【００１２】
【課題を解決するための手段】
請求項１記載の半導体装置は、バーンイン検査対象となる１つ以上のメモリと、コマンドの送受信に使用する１つ以上の通信用端子と、バーンイン検査時において通信用端子から、検査項目が指定されたパラメータ部を含むコマンドが入力された際に、コマンドを解析して指定された検査処理を実行する制御回路とを備えたものである。
【００１３】
請求項１記載の半導体装置によれば、各種の設定を含む検査項目が指定されたパラメータ部を持つコマンドが例えばシリアル通信用端子から入力された際に、入力されたコマンドを解析して指定された検査処理を実行することにより、パラメータ部に指定する内容を、所望とする検査内容に変更することでシステムＬＳＩに内蔵されたメモリに最適なバーンイン検査を実行することができる。
【００１４】
したがって、半導体装置の設計が完了した後においても、半導体装置のバーンイン検査における検査条件を容易に変更することが可能である。またバーンイン検査の際に半導体装置に入力するコマンドに付加するパラメータを変更する方法を使用するため、ＢＩＳＴ回路などハードウェアにてバーンイン検査を実現していた場合における検査仕様変更に伴う回路修正などを行う必要が発生しない。さらに半導体装置の製造の完成度により検査条件を変更することで、バーンイン検査時間を削減する効果も得られ、半導体装置の使用条件に見合った最適なバーンイン検査を実施することができ非常に効率が良い。
【００１５】
請求項２記載の半導体装置は、請求項１において、バーンイン検査時において、通信用端子であるシリアル通信用端子から入力されるコマンドとして、通常動作時と同等のコマンドプロトコルを使用するものである。
【００１６】
請求項２記載の半導体装置によれば、請求項１と同様な効果のほか、送受信部などを共通化することができ、回路の増加を伴うことなくバーンイン検査時のデータ送受信が可能となる。
【００１７】
請求項３記載の半導体装置は、請求項１において、制御回路がバーンイン検査時に実行されるテストＲＯＭを有するマイクロプロセッサユニットを含むものである。
【００１８】
請求項３記載の半導体装置によれば、請求項１と同様な効果のほか、バーンイン検査時に動作するＢＩＳＴ回路などの制御回路を増加することなく検査を実施することができる。またテストＲＯＭの変更処理のみでさらに効率の良いバーンイン検査を実現することができる。
【００１９】
請求項４記載の半導体装置は、請求項３において、制御回路がバーンイン検査時において、通信用端子である１つ以上のシリアル通信用端子のうち、実行されるテストＲＯＭの送受信方式に対応するシリアル通信用端子を選択する選択回路を含むものである。
【００２０】
請求項４記載の半導体装置によれば、請求項３と同様な効果のほか、半導体装置が搭載されるシステムの違いにより外部端子と接続される機器が異なり、通常動作において使用するシリアル通信用端子が使用条件によって異なる場合においても、同一のテストＲＯＭを使用し、かつ同一のシリアル通信端子での接続にてバーンイン検査を行うことが可能となり、テスト環境を変更することなくバーンイン検査を行うことが可能となる。
【００２１】
請求項５記載の半導体装置は、請求項１において、制御回路が、パラメータ部にデータの書き込み処理が指定された場合にはメモリに対して、パラメータ部に同時に指定されたデータ値の書き込み処理を行い、
パラメータ部にデータの読み出し判定処理が指定された場合には、メモリからデータの読み出し処理を行い、パラメータ部に同時に指定されたデータ値との比較処理を行い、その比較結果をレスポンスとして通信用端子から出力するものである。
【００２２】
請求項５記載の半導体装置によれば、請求項１と同様な効果のほか、テスタでは受信した検査メモリ処理内容の値を判断することにより、半導体装置内のパラメータに指定した内容の処理に対するメモリ機能が正常であるか異常であるかを判断することができる。したがって、パラメータ内に指定する処理コードを変更することのみにより、実行する検査処理を変更することができ、検査メモリ処理内容を変更することにより、書き込みもしくは読み出しデータ内容を任意の値に変更することが容易に可能となる。
【００２３】
請求項６記載の半導体装置は、請求項５において、パラメータ部に指定されるデータ値がメモリの一度に活性化可能となるデータビット幅以上のデータ値であり、指定されたデータビット幅のデータ値を反復して書き込み処理および読み出し判定処理を行うものである。
【００２４】
請求項６記載の半導体装置によれば、請求項５と同様な効果のほか、メモリのアドレス毎に書き込むデータを変更することが可能となり、読み出しアクセスによるデータが固定された不良やメモリ１１３等のセンスアンプのスタック故障による不良などを発見することが可能となり、不良検出率が向上されることになる。
【００２５】
請求項７記載の半導体装置は、請求項１において、制御回路が、パラメータ部にデータの書き込み処理が指定され、かつ、パラメータ部に書き込み回数が指定された場合には、メモリに対して、データの書き込み処理を指定回数繰り返し行い、
パラメータ部にデータの読み出し処理が指定され、かつ、パラメータ部に読み出し回数が指定された場合には、メモリに対して、データの読み出し処理を指定回数繰り返し行うものである。
【００２６】
請求項７記載の半導体装置によれば、請求項１と同様な効果のほか、一回の通信にて、任意の指定回数だけメモリへの書き込み処理または読み出し処理を実施することが可能となる。これにより通信回数が削減され、バーンイン検査時間が短縮化されるだけでなく、通信障害によるパケット再送回数も削減され効率が非常によい。
【００２７】
請求項８記載の半導体装置は、請求項１において、制御回路が、パラメータ部にデータの書き込み処理が指定され、かつ、１つ以上のメモリのうち、バーンイン検査を行う対象となるメモリが指定された場合には、指定されたメモリのみに対して、データの書き込み処理を行い、
パラメータ部にデータの読み出し判定処理が指定され、かつ、１つ以上のメモリのうち、バーンイン検査を行う対象となるメモリが指定された場合には、指定されたメモリからデータの読み出し処理を行い、パラメータ部に指定されたデータ値との比較処理を行い、１つ以上のメモリに対するそれぞれの比較結果、または１つ以上の全てのメモリに対する比較結果をレスポンスとしてシリアル通信用端子から出力するものである。
【００２８】
請求項８記載の半導体装置によれば、請求項１と同様な効果のほか、各メモリに対する検査条件をコマンドパケットのパラメータに個別に指定することが可能となるため、個々のメモリに対して書き込み回数を変えたり、書き込みデータを変えたりする必要性がある場合には柔軟に対応が可能となる。また検査結果も各メモリ毎に得ることができるため、どのメモリで不良が発生しているかといった今後の解析や検査条件の変更に対する情報を得るためにも有利である。
【００２９】
請求項９記載の半導体装置は、請求項１において、制御回路が、パラメータ部に動作クロック周波数が指定された場合には、検査処理を実行する制御回路の動作クロックを指定された動作クロック周波数に変更して検査処理を実行するものである。
【００３０】
請求項９記載の半導体装置によれば、請求項１と同様な効果のほか、制御回路の動作クロック周波数を指定することにより、メモリに対して、速い速度で書き込みおよび読み出しを行うか、遅い速度で書き込み及び読み出しを行うか指定でき、メモリデバイスの動作条件を容易に変更することが可能となる。
【００３１】
請求項１０記載の半導体装置は、請求項１において、メモリに接続された検査処理を実行する制御回路はメモリの動作状態を変更する動作制御信号を有し、パラメータ部にメモリ動作制御信号の設定が指定された場合には、指定された設定にメモリへ接続される各制御信号を設定した後に、バーンイン検査処理を実行するものである。
【００３２】
請求項１０記載の半導体装置によれば、請求項１と同様な効果がある。
【００３３】
請求項１１記載の半導体装置は、請求項１０において、メモリが通常メモリセル領域と予備メモリセル領域を有し、制御回路はメモリ動作制御信号の設定として、通常メモリセル領域を検査するか、もしくは予備メモリセル領域を検査するか、あるいは冗長救済処理を有効とした動作にて通常メモリセル領域と予備メモリセル領域における有効なメモリセル領域を検査するかが指定された場合に、メモリ動作制御信号を指定された設定に変更してバーンイン検査処理を実行するものである。
【００３４】
請求項１１記載の半導体装置によれば、請求項１０と同様な効果のほか、半導体装置の設計完了後においても、メモリ回路内の冗長救済処理機能の設定を任意の設定に変更して検査したり、検査するメモリセルを選別、指定することが容易に可能となる。これにより、製造時におけるメモリセルの完成度の度合いにより検査対象とするメモリを選択してバーンイン検査を行うことが可能となる。メモリセルの完成度が高い場合には、冗長救済処理機能を使用する必要がなくなることから通常メモリセル領域のみを検査することで済み、検査時間を短縮化することができる。また、メモリセルの完成度が低い場合には、冗長救済処理機能が必要となるため、冗長救済処理機能を有効にして検査を行うことになる。製造時の装置の違いや製造環境の変化などにより、メモリセルの完成度が異なる場合においても、最適な検査条件を製造後に指定することが可能となるため汎用性が高くなる。
【００３５】
請求項１２記載の半導体装置は、請求項１０において、メモリがメモリセルの記憶データの誤り訂正機能を所有しており、制御回路は、メモリ動作制御信号の設定として、メモリセルの記憶データの誤り訂正機能を有効にするか、もしくは無効にするかが指定された場合に、メモリ動作制御信号を指定された設定に変更してバーンイン検査処理を実行するものである。
【００３６】
請求項１２記載の半導体装置によれば、請求項１０と同様な効果のほか、半導体装置の設計完了後においても、メモリ回路内の誤り訂正機能の設定を任意の設定に変更して検査することが可能となる。これにより、誤り訂正機能を有効にした状態で検査したメモリ完成度や故障率と、誤り訂正機能を無効にした状態で検査したメモリ完成度や故障率などを確認することができることから、製造時の装置条件や製造環境向上のための要素を検討するのに非常に有効となる。
【００３７】
請求項１３記載の半導体装置は、請求項１０において、メモリがワード線一括活性化方式による一括書き込み機能を所有しており、制御回路は、メモリ動作制御信号の設定として、ワード線一括活性化方式による一括書き込み機能を有効にするか、無効にするかが指定された場合に、メモリ動作制御信号を指定された設定に変更してバーンイン検査処理を実行するものである。
【００３８】
請求項１３記載の半導体装置によれば、請求項１０と同様な効果のほか、半導体装置の設計完了後においても、ワード線一括活性化方式による一括書き込み機能の設定を任意の設定に変更して検査することが可能となる。これにより、ワード線一括活性化方式による一括書き込み機能を有効にしてバーンイン検査を行うことにより、メモリに書き込む時間が短くて済み、バーンイン検査時間が短縮化され効果が高い。また、ワード線一括活性化方式による一括書き込み機能を無効にしてバーンイン検査を行うことで、バーンイン検査時間は短縮化されないが、実際のメモリ動作と同一の動作条件にてバーンイン検査を実行することが可能となり、半導体装置の設計完了後においてもバーンイン検査条件を任意に変更することができる。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００４０】
図１は、本発明の一実施の形態に係る半導体装置に関する通常動作時のシステム構成図である。
【００４１】
半導体装置１０１と各外部機器、すなわち外部機器Ａ１０２、外部機器Ｂ１０３、および外部機器Ｃ１０４の間にてデータの送受信が行われる。
【００４２】
各外部機器との通信は半導体装置１０１内部の制御回路１０５内の各送受信部を介して行われ、外部機器Ａ１０２とのデータの送受信は、送受信部Ａ１０６を使用し、半導体装置１０１の外部端子であるシリアル通信用端子１０７を介して行われる。同様に、外部機器Ｂ１０３とのデータの送受信は、送受信部Ｂ１０８を介してシリアル通信用端子１０９の有線接続により行われ、外部機器Ｃ１０４とのデータ送受信は、送受信部Ｃ１１０を介して、アンテナを用いたシリアル通信用端子１１１の無線接続により行われる構成となっている。いずれの外部機器と通信を行うかは、制御回路１０５内の選択回路１１２が、各送受信部のうち有効となる送受信部を選択することにより決定される。
【００４３】
各外部機器Ａ１０２、外部機器Ｂ１０３、外部機器Ｃ１０４と半導体装置１０１との間のデータ送受信に使用されるプロトコル方式は同一であっても良いし、異なるものであってもよい。
【００４４】
各外部機器より半導体装置１０１へ送信されたコマンドパケットデータは各送受信部にて復調および復号化処理が行われ、制御回路１０５へ送られることになる。
【００４５】
制御回路１０５は例えばＣＰＵであり、一時的な演算処理結果などを保持しておく揮発性メモリＲＡＭ１１３や、制御用ＯＳを格納しておく制御用メモリＲＯＭ１１４、読み書きするユーザーデータなどを格納するＥＥＰＲＯＭなどの不揮発性メモリ１１５を使用してデータ処理が実行される。
【００４６】
この制御用メモリＲＯＭ１１４には、通常動作時に各処理の制御を行うＯＳ１１６とバーンイン検査時の処理の制御を行うテストＲＯＭ１１７が格納されており、通常動作時においてはＯＳ１１６が選択され所望の処理が実行される。
【００４７】
この入力されたコマンドパケットデータにて指定された処理を制御回路１０５で行った後、引き続きレスポンスパケットデータの返送処理に移行する。半導体装置１０１の内部の制御回路１０５にて生成されたレスポンスパケットデータは、各送受信部Ａ１０６とシリアル通信端子１０７、送受信部Ｂ１０８とシリアル通信端子１０９、送受信部Ｃ１１０とシリアル通信端子１１１を介して、各外部機器Ａ１０２、外部機器Ｂ１０３、外部機器Ｃ１０４へ送信される。
【００４８】
このとき、制御回路１０５に接続される各メモリである、揮発性メモリＲＡＭ１１３や制御用メモリＲＯＭ１１４、不揮発性メモリ１１５はそれぞれ１つで構成されている必要はなく、実行される処理に適するように複数個のメモリから構成されていてもよい。
【００４９】
図２は、本発明の一実施の形態に係る半導体装置に対する検査システムの構成図である。
【００５０】
半導体装置１０１とテスタ２０１に接続されたプローブ装置２０２との間にて、バーンイン検査時にデータの送受信が行われる。本構成例の場合には、通常動作時において図１にて示した外部機器Ａ１０２と接続されるシリアル通信端子１０７を介して、半導体装置１０１とプローブ装置２０２との間にてデータの送受信が実施される。
【００５１】
また、通常動作時には使用せず、バーンイン検査時のみに半導体装置１０１に対して信号の入出力を行い、例えば半導体装置１０１の動作モードの変更や内蔵するメモリ回路ブロックの動作変更制御などを行いたい場合には、バーンイン検査時のみ接続された外部端子２０３を用いて半導体装置１０１の制御を行うことも可能である。
【００５２】
図３は、図２の検査システムの構成図において半導体装置１０１とプローブ装置２０２との間にてシリアル通信端子１０７を介してデータの送受信が行われる際に使用されるコマンドおよびレスポンスの一実施の形態である。
【００５３】
図３（ａ）に示されるテスタ２０１およびプローブ装置２０２から半導体装置１０１へ送信されるコマンドパケットは、コマンドコード３０１とパラメータ３０２から構成されており、半導体装置１０１内部の制御回路１０５がこのコマンドパケットを受信した際に、コマンドコード３０１の解析を行い所定の処理を行う。このコマンドコード３０１の値がバーンイン検査を指定するものであった場合には、パラメータ３０２に指定されたバーンイン検査内容に関する処理を実行した後に図３（ｂ）に示されるレスポンスコード３０３とパラメータ３０４から構成されるレスポンスパケットをプローブ装置２０２に返送する。テスタ２０１およびプローブ装置２０２は受信したレスポンスパケットのレスポンスコード３０３の値がバーンイン検査を指定するものであった場合に、パラメータ３０４に指定されたバーンイン検査の処理結果が返送されてきたことを認識し、処理を継続することができる。
【００５４】
上述したように本構成においては、バーンイン検査時において半導体装置１０１内のメモリに対する検査項目が指定されたパラメータ３０２を含むコマンドがシリアル通信用端子１０７から入力された場合に、制御回路１０５がコマンドを解析して指定された検査処理を実行する。さらに実行した検査処理結果をパラメータ３０４に含むレスポンスをシリアル通信用端子１０７から出力することにより、バーンイン検査を実施することが可能である。
【００５５】
また本発明の一実施の形態においては、シリアル通信用端子１０７から入力されるコマンドとして通常動作時と同等のコマンドプロトコルを使用する。図１に示す半導体装置１０１と外部機器Ａ１０２との間の通信に用いるコマンドと、図２に示す半導体装置１０１とテスタ１０２およびプローブ装置１０３との間の通信に用いるコマンドを共通のプロトコルとし、コマンドコード３０１とパラメータ３０２で構成されるコマンドやレスポンスコード３０３とパラメータ３０４で構成されるレスポンスを用いる。例えば、通常動作時におけるデータ書き込み処理では、コマンドコード３０１の値をライト処理を指定する値１０ｈとし、パラメータ３０２に書き込み先メモリのアドレスや書き込みデータを指定する。また、バーンイン検査時においては、コマンドコード３０１の値をバーンイン検査処理を指定する値Ｆ０ｈとし、パラメータ３０２に後に詳細に説明する検査条件を指定する。半導体装置１０１と各外部機器、すなわち外部機器Ａ１０２、外部機器Ｂ１０３、外部機器Ｃ１０４との間の通信に用いられるプロトコルはそれぞれ異なるプロトコルが用いられることが考えれるが、バーンイン検査時においてはいずれかのうち適したプロトコルを使用する。
【００５６】
上述より、シリアル通信端子１０７から入力されるコマンドとして通常動作時に用いられるコマンドと、バーンイン検査時に用いられるコマンドを同等のコマンドとすることにより、半導体装置１０１内の送受信部Ａ１０６などを共通化することができ、回路の増加を伴うことなくバーンイン検査時のデータ送受信が可能となる。
【００５７】
さらに本発明の一実施の形態では、制御回路１０５にはマイクロプロセッサユニットを使用することとし、マイクロプロセッサをどのような手順で制御するかを決定する制御用メモリＲＯＭ１１４に、通常動作時に使用するＯＳ１１６とバーンイン検査時に使用するテストＲＯＭ１１７とを持ち、バーンインテスト時にはテストＲＯＭ１１７を使用して処理を行う。
【００５８】
上述より、制御回路１０５内にはバーンイン検査時に動作するＢＩＳＴ回路などの制御回路の増加を行うことなく検査を実施することができ、また、検査条件が明確に決定された後に最適な検査フローの処理内容を反映したテストＲＯＭ１１７に変更するといったテストＲＯＭ１１７の変更処理のみで、さらに効率の良いバーンイン検査を実現することが可能となる。
【００５９】
また本発明の一実施の形態では、半導体装置１０１に複数のシリアル通信用端子１０７、シリアル通信用端子１０９、シリアル通信用端子１１１を所有しており、バーンイン検査時においては、実行されるテストＲＯＭ１１７で使用する送受信方式に対応するシリアル通信用端子１０７に接続を変更する選択回路１１２を制御回路１０５内に所有している。例えば通常動作時において、シリアル通信用端子１０９を介して外部機器Ｂ１０３と、シリアル通信用端子１１１を介して外部機器Ｃ１０４と接続され、外部機器Ａ１０２を使用しない場合においても、テストＲＯＭ１１７がシリアル通信用端子１０７を用いた通信を行うプロトコルに対応している際には、選択回路１１２がシリアル通信用端子１０７との通信を選択有効にすることにより、シリアル通信用端子１０７に接続されたテスタ１０１およびプローブ装置１０２を用いて半導体装置１０１のバーンイン検査を行うことが可能となる。この選択回路１１２は例えばセレクタであり、テストＲＯＭ１１７の処理指示に従い、制御回路１０５により選択され制御される。
【００６０】
上述より、半導体装置１０１が搭載されるシステムの違いにより外部端子と接続される機器が異なり、通常動作において使用するシリアル通信用端子が使用条件によって異なる場合においても、同一のテストＲＯＭ１１７を使用し、かつ同一のシリアル通信端子での接続にてバーンイン検査を行うことが可能となり、テスト環境を変更することなくバーンイン検査を行うことが可能となる。
【００６１】
本発明の一実施の形態として、図３（ａ）に示されるコマンドパケット内のパラメータ３０２の実施の形態を図４（ａ）に、図３（ｂ）に示されるレスポンスパケット内のパラメータ３０４の実施の形態を図４（ｂ）にそれぞれ示す。
【００６２】
テスタ２０１およびプローブ装置２０２から半導体装置１０１へ入力されるコマンドパケットのパラメータ３０２は、処理コード４０１と検査メモリ処理内容４０２から構成される。
【００６３】
また、半導体装置１０１からテスタ２０１およびプローブ装置２０２へ出力されるレスポンスパケットのパラメータ３０４は、処理結果４０３と検査メモリ結果４０４から構成される。本実施の形態の場合には検査メモリ結果４０４は含まれていなくてもよい。
【００６４】
入力されたコマンドパケットにおけるパラメータ３０２内の処理コード４０１に書き込み処理が指定された場合、例えば０１ｈの値が指定された場合には、メモリに対して検査メモリ処理内容４０２に指定されたデータ値の書き込み処理を行う。
【００６５】
書き込み処理を行った後、パラメータ３０４の処理結果４０３に処理完了を示す値、例えば００ｈを付加してレスポンスパケットを出力する。
【００６６】
また、パラメータ３０２の処理コード４０１に読み出し判定処理が指定された場合、例えば０２ｈの値が指定された場合には、メモリからデータの読み出し処理を行い、パラメータ３０２の検査メモリ処理内容４０２に指定されたデータとの比較処理を行う。比較処理を行った結果、値が一致してメモリの機能が正常であった場合には、パラメータ３０４の処理結果４０３に処理正常を示す値、例えば５５ｈを付加してレスポンスパケットを出力する。一方で、比較処理を行った結果、値が一致せずメモリの機能が異常であった場合には、パラメータ３０４の処理結果４０３に処理異常を示す値、例えばＡＡｈを付加してレスポンスパケットを出力する。このとき、読み出し処理を行う前に、一旦検査メモリ処理内容４０２に指定されたデータ値の書き込み処理を行ってもよい。また、処理結果４０３には容量の全領域についてあるいは、最初に確認された領域について、不良となったアドレスや不良ビット位置をデータとして返送してもよい。
【００６７】
上述のように、テスタ２０１は受信した検査メモリ処理内容４０２の値を判断することにより、半導体装置１０１内のパラメータ３０２に指定した内容の処理に対するメモリ機能が正常であるか異常であるかを判断することができる。したがって、パラメータ３０２内に指定する処理コード４０１を変更することのみにより、実行する検査処理を変更することができ、検査メモリ処理内容４０２を変更することにより、書き込みもしくは読み出しデータ内容を任意の値に変更することが容易に可能となる。
【００６８】
さらに、本発明の望ましい一実施の形態として、コマンドパケットに付加されるパラメータ３０２に指定されるデータ値を、検査対象となるメモリが一度に活性化可能となるデータビット幅以上のデータ値として指定する。バーンイン検査を指定された半導体装置１０１は、処理コード４０１に書き込み処理が指定された場合には、検査メモリ処理内容４０２に指定されたデータビット幅のデータ値を反復して書き込み処理を行う。一方で、処理コード４０１に読み出し処理が指定された場合には、メモリからデータ値を読み出した後、検査メモリ処理内容４０２に指定されたデータビット幅のデータ値との比較判定処理を行う。
【００６９】
例えば検査指定されたメモリのデータビット幅が８ビットであり、書き込み処理にて、検査メモリ処理内容４０２に指定されたデータ値が５５ｈであった場合には、メモリの００００ｈ番地から順に、５５ｈ、５５ｈ、５５ｈ、５５ｈ、５５ｈ、…、５５ｈと書き込まれることになる。また、検査メモリ処理内容４０２に指定されたデータ値が５５ｈ、ＡＡｈであった場合には、メモリの００００ｈ番地から順に、５５ｈ、ＡＡｈ、５５ｈ、ＡＡｈ、…、５５ｈ、ＡＡｈと書き込まれることになる。同様に検査メモリ処理内容４０２に指定されたデータ値が００ｈ、０１ｈ、０２ｈ、…、ＦＦｈであった場合には、メモリの００００ｈ番地から順に、００ｈ、０１ｈ、０２ｈ、…、ＦＦｈ、００ｈ、０１ｈ、０２ｈ、…、ＦＦｈと繰り返し書き込まれることになる。
【００７０】
上述より、バーンイン検査にてメモリ１１３等に書き込み、あるいは読み出すデータ値をパラメータ３０２に指定し、半導体装置１０１では指定されたデータ値を反復して書き込み処理及び読み出し処理を行うことで、メモリ１１３等のアドレス毎に書き込むデータを変更することが可能となる。これにより、読み出しアクセスによるデータが固定された不良やメモリ１１３等のセンスアンプのスタック故障による不良などを発見することが可能となり、不良検出率が向上されることになる。
【００７１】
また、本発明の望ましい一実施の形態として、コマンドパケットに付加されるパラメータ３０２に指定される処理コード４０１に書き込み処理を指定し、検査メモリ処理内容４０２に書き込むデータ値を指定するとともに、書き込み回数も合わせて指定する。バーンイン検査を指定された半導体装置１０１は、コマンドパケットがシリアル通信用端子１０７等から入力された際に、処理コード４０１に書き込み処理が指定され、かつ、検査メモリ処理内容４０２に書き込みデータと書き込み回数が指定された場合には、メモリ全領域に対して指定されたデータを指定回数書き込んだ後にレスポンスパケットをシリアル通信用端子１０７等から出力する。
【００７２】
また、コマンドパケットに付加されるパラメータ３０２に指定される処理コード４０１に読み出し処理を指定し、検査メモリ処理内容４０２に読み出すデータ値を指定するとともに、読み出し回数も合わせて指定する。バーンイン検査を指定された半導体装置１０１は、処理コード４０１に読み出し処理が指定され、かつ、検査メモリ処理内容４０２に読み出しデータと読み出し回数が指定された場合には、メモリ全領域に対して指定されたデータを指定回数読み出した後、検査メモリ処理内容４０２に指定された読み出しデータとの比較処理を行い、比較結果をレスポンスとしてシリアル通信用端子１０７等から出力する。
【００７３】
上述により、半導体装置１０１とテスタ２０１およびプローブ装置２０２との間の一回の通信にて、任意の指定回数だけメモリへの書き込み処理または読み出し処理を実施することが可能となる。これにより、半導体装置１０１とテスタ２０１およびプローブ装置２０２との間の通信回数が削減され、バーンイン検査時間が短縮化されるだけでなく、通信障害によるパケット再送回数も削減され効率が非常によい。
【００７４】
さらに、本発明の望ましい一実施の形態として、シリアル通信用端子１０７等より入力されるコマンドパケットに付加されるパラメータ３０２の処理コード４０１に書き込み処理を指定し、検査メモリ処理内容４０２にはバーンイン検査を行う対象となるメモリ番号を指定して書き込み処理を行う。検査メモリ処理内容４０２は複数のメモリに対して書き込み処理を行う場合、先頭から順に検査メモリ１処理内容、検査メモリ２処理内容、…、検査メモリＮ処理内容とそれぞれのメモリに対する検査処理内容を指定する。
【００７５】
図５に各メモリに対して指定する検査メモリ処理内容４０２の実施の形態を示す。検査メモリ処理内容４０２は、検査メモリ番号５０１、メモリ制御設定５０２、試行回数５０３、データ５０４から構成される。
【００７６】
検査メモリ番号５０１には検査指定したメモリの対象番号を指定する。例えば、検査メモリ１処理内容が揮発性メモリＲＡＭ１１３に対する内容であり、検査メモリ２処理内容が不揮発性メモリＥＥＰＲＯＭ１１５であった場合に、あらかじめ揮発性メモリＲＡＭ１１３の対象番号を０１ｈ、不揮発性メモリＥＥＰＲＯＭ１１５の対象番号を０２ｈと決めていた場合には、検査メモリ１処理内容の検査メモリ番号５０１の値を０１ｈ、検査メモリ２処理内容の検査メモリ番号５０１の値を０２ｈと指定する。また、検査メモリ１処理内容のメモリ制御設定５０２には揮発性メモリＲＡＭ１１３の動作内容を決定するメモリ制御設定値が指定され、検査メモリ２処理内容のメモリ制御設定５０２には不揮発性メモリＥＥＰＲＯＭ１１５の動作内容を決定するメモリ制御設定値が指定される。同様に検査メモリ１処理内容の試行回数５０３とデータ５０４には、前述したように揮発性メモリＲＡＭ１１３に対する書き込み回数と書き込みデータ値が指定され、検査メモリ２処理内容の試行回数５０３とデータ５０４には、不揮発性メモリＥＥＰＲＯＭ１１５に対する書き込み回数と書き込みデータ値が指定される。検査指定された各メモリに対して指定された内容の書き込み処理を行った後、パラメータ３０４の処理結果４０３に処理完了を示す値を付加してシリアル通信用端子よりレスポンスパケットを出力する。
【００７７】
また、シリアル通信用端子１０７等より入力されるコマンドパケットに付加されるパラメータ３０２の処理コード４０１に読み出し判定処理を指定し、検査メモリ処理内容４０２にはバーンイン検査を行う対象となるメモリ番号を指定して読み出し処理を行う。検査指定された各メモリからデータの読み出し処理を行い、パラメータ３０２の検査メモリ処理内容４０２に指定されたデータとの比較処理を行う。比較処理を行った結果、メモリの機能が正常であったか異常であったかの結果を示す値を付加してレスポンスパケットを出力する。出力されるレスポンスには、処理結果４０３と検査メモリ結果４０４が付加される。処理結果４０３には例えば複数メモリ、揮発性メモリ１１３と不揮発性メモリＥＥＰＲＯＭ１１５を含めた全ての結果を付加することとし、検査メモリ結果４０４は、コマンドパケットにて指定された検査メモリ処理内容に対応する各メモリそれぞれに関する結果を順に付加する。本実施の形態では、検査メモリ１結果には揮発性メモリＲＡＭ１１３に関するバーンイン検査結果が示され、検査メモリ２結果には不揮発性メモリＥＥＰＲＯＭ１１５に関するバーンイン検査結果が示される。
【００７８】
上述のように、各メモリに対する検査条件をコマンドパケットのパラメータ３０２に個別に指定することが可能となるため、個々のメモリに対して書き込み回数を変えたり、書き込みデータを変えたりする必要性がある場合には柔軟に対応が可能となる。また検査結果も各メモリ毎に得ることができるため、どのメモリで不良が発生しているかといった今後の解析や検査条件の変更に対する情報を得るためにも有利である。
【００７９】
また、本発明の一実施の形態として、シリアル通信用端子１０７等より入力されるコマンドパケットに付加されるパラメータ３０２の処理コード４０１に書き込み処理を指定し、検査メモリ処理内容４０２にはバーンイン検査時における制御回路１０５の動作クロック周波数を指定する。このとき、バーンイン検査を指定された半導体装置１０１は、実行する制御回路１０５の動作クロック周波数を、指定された動作クロック周波数に変更して書き込み処理を実行する。動作クロック周波数を変更することにより、各メモリ１１３等にアクセスするサイクルタイムやアクセスタイムなどのタイミングが変更される。
【００８０】
一方で、処理コード４０１に読み出し処理を指定し、検査メモリ処理内容４０２にはバーンイン検査時における制御回路１０５の動作クロック周波数を指定する。この場合、バーンイン検査を指定された半導体装置１０１は、実行する制御回路１０５の動作クロック周波数を指定された動作クロック周波数に変更した後に、メモリ１１３等からデータ値を読み出し、検査メモリ処理内容４０２に指定されたデータとの比較判定処理を行い、結果をレスポンスパケットに付加して、シリアル通信用端子１０７等より出力する。
【００８１】
上述により、制御回路１０５の動作クロック周波数を指定することにより、メモリ１１３等に対して、速い速度で書き込みおよび読み出しを行うか、遅い速度で書き込み及び読み出しを行うか指定でき、メモリデバイスの動作条件を容易に変更することが可能となる。
【００８２】
さらに、本発明の一実施の形態として、シリアル通信用端子１０７等より入力されるコマンドパケットに付加されるパラメータ３０２の処理コード４０１に書き込み処理を指定し、検査メモリ処理内容４０２内におけるメモリ制御設定５０２にはバーンイン検査を行う対象となるメモリの動作状態を変更する動作制御信号の状態を指定する。半導体装置１０１は、コマンドパケットがシリアル通信用端子１０７等から入力された際に、検査指定されたメモリ１１３等に接続される動作制御信号を指定された状態に変更し、指定されたデータを書き込んだ後にレスポンスパケットをシリアル通信用端子１０７等から出力する。
【００８３】
また、同様にシリアル通信用端子より入力されるコマンドパケットに付加されるパラメータ３０２の処理コード４０１に読み出し判定処理を指定し、検査メモリ処理内容４０２内におけるメモリ制御設定５０２にはバーンイン検査を行う対象となるメモリの動作状態を変更する動作制御信号の状態を指定する。このとき半導体装置１０１は、バーンイン検査指定されたメモリに接続される動作制御信号を指定された状態に変更した後に、メモリ１１３等からデータの読み出し処理を行い、パラメータ３０２の検査メモリ処理内容４０２に指定されたデータとの比較処理を行う。比較処理を行った結果、メモリ１１３等の機能が正常であったか異常であったかの結果を示す値を付加してレスポンスパケットを出力する。
【００８４】
このとき、本発明の望ましい一実施の形態として、半導体装置１０１に内蔵されるメモリ１１３等が通常メモリセル領域と予備メモリセル領域を持ち、メモリセルの冗長救済処理機能を有している際においては、メモリ制御設定５０２に指定される検査条件として、通常メモリセル領域を検査するか、もしくは予備メモリセル領域を検査するか、あるいは冗長救済処理を有効とした動作にて通常メモリセル領域と予備メモリセル領域における有効なメモリセル領域を検査するかいずれかを指定する。例えば、通常セル領域を検査する場合には、メモリ制御設定５０２に値０１ｈを指定し、予備メモリセル領域を検査する場合には、メモリ制御設定５０２に値０２ｈを指定する。また、メモリ回路の冗長救済処理機能を有効とした動作にて検査を行う場合には、メモリ制御設定５０２に値０３ｈを指定する。半導体装置１０１は、指定された制御設定５０２の値を判断し、いずれのメモリセル領域を検査するか、また、メモリセルの冗長救済処理機能を有効とするか、無効とするかを、指定された状態に設定して検査処理を行う。
【００８５】
上述より、半導体装置１０１の設計完了後においても、メモリ回路内の冗長救済処理機能の設定を任意の設定に変更して検査したり、検査するメモリセルを選別、指定することが容易に可能となる。これにより、製造時におけるメモリセルの完成度の度合いにより検査対象とするメモリを選択してバーンイン検査を行うことが可能となる。メモリセルの完成度が高い場合には、冗長救済処理機能を使用する必要がなくなることから通常メモリセル領域のみを検査することで済み、検査時間を短縮化することができる。また、メモリセルの完成度が低い場合には、冗長救済処理機能が必要となるため、冗長救済処理機能を有効にして検査を行うことになる。製造時の装置の違いや製造環境の変化などにより、メモリセルの完成度が異なる場合においても、最適な検査条件を製造後に指定することが可能となるため汎用性が高くなる。
【００８６】
さらに、本発明の望ましい別の一実施の形態として、半導体装置１０１に内蔵されるメモリ１１３等がメモリセル記憶データの誤り訂正機能を持っている際に、メモリ制御設定５０２に指定される検査条件として、メモリセル記憶データの誤り訂正機能を有効にするか、もしくは無効にするかいずれかを指定する。例えば、誤り訂正機能を有効にして検査する場合には、メモリ制御設定５０２に値０１ｈを指定し、誤り訂正機能を無効にして検査する場合には、メモリ制御設定５０２に値０２ｈを指定する。半導体装置１０１は、指定されたメモリ制御設定５０２の値を判断し、メモリセル記憶データの誤り訂正機能を有効とするか、無効とするかを、指定された状態に設定して検査処理を行う。
【００８７】
上述より、半導体装置１０１の設計完了後においても、メモリ回路内の誤り訂正機能の設定を任意の設定に変更して検査することが可能となる。これにより、誤り訂正機能を有効にした状態で検査したメモリ完成度や故障率と、誤り訂正機能を無効にした状態で検査したメモリ完成度や故障率などを確認することができることから、製造時の装置条件や製造環境向上のための要素を検討するのに非常に有効となる。
【００８８】
さらに、本発明の望ましい別の一実施の形態として、半導体装置１０１に内蔵されるメモリ１１３等がワード線一括活性化方式による一括書き込み機能を持っている際に、メモリ制御設定５０２に指定される検査条件として、ワード線一括活性化方式による一括書き込み機能を有効にするか、もしくは無効にするかいずれかを指定する。例えば、ワード線一括書き込み機能を有効にして検査する場合には、メモリ制御設定５０２に値０１ｈを指定し、ワード線一括書き込み機能を無効にして検査する場合には、メモリ制御設定５０２に値０２ｈを指定する。半導体装置１０１は、指定された制御設定５０２の値を判断し、ワード線一括活性化方式による一括書き込み機能を有効とするか、無効とするかを、いずれか指定された状態に設定して検査処理を行う。
【００８９】
上述より、半導体装置１０１の設計完了後においても、ワード線一括活性化方式による一括書き込み機能の設定を任意の設定に変更して検査することが可能となる。これにより、ワード線一括活性化方式による一括書き込み機能を有効にしてバーンイン検査を行うことにより、メモリ１１３等に書き込む時間が短くて済み、バーンイン検査時間が短縮化され効果が高い。また、ワード線一括活性化方式による一括書き込み機能を無効にしてバーンイン検査を行うことで、バーンイン検査時間は短縮化されないが、実際のメモリ動作と同一の動作条件にてバーンイン検査を実行することが可能となり、半導体装置１０１の設計完了後においてもバーンイン検査条件を任意に変更することができる。
【００９０】
【発明の効果】
請求項１記載の半導体装置によれば、各種の設定を含む検査項目が指定されたパラメータ部を持つコマンドが例えばシリアル通信用端子から入力された際に、入力されたコマンドを解析して指定された検査処理を実行することにより、パラメータ部に指定する内容を、所望とする検査内容に変更することでシステムＬＳＩに内蔵されたメモリに最適なバーンイン検査を実行することができる。
【００９１】
したがって、半導体装置の設計が完了した後においても、半導体装置のバーンイン検査における検査条件を容易に変更することが可能である。またバーンイン検査の際に半導体装置に入力するコマンドに付加するパラメータを変更する方法を使用するため、ＢＩＳＴ回路などハードウェアにてバーンイン検査を実現していた場合における検査仕様変更に伴う回路修正などを行う必要が発生しない。さらに半導体装置の製造の完成度により検査条件を変更することで、バーンイン検査時間を削減する効果も得られ、半導体装置の使用条件に見合った最適なバーンイン検査を実施することができ非常に効率が良い。
【００９２】
請求項２記載の半導体装置によれば、請求項１と同様な効果のほか、送受信部などを共通化することができ、回路の増加を伴うことなくバーンイン検査時のデータ送受信が可能となる。
【００９３】
請求項３記載の半導体装置によれば、請求項１と同様な効果のほか、バーンイン検査時に動作するＢＩＳＴ回路などの制御回路を増加することなく検査を実施することができる。またテストＲＯＭの変更処理のみでさらに効率の良いバーンイン検査を実現することができる。
【００９４】
請求項４記載の半導体装置によれば、請求項３と同様な効果のほか、半導体装置が搭載されるシステムの違いにより外部端子と接続される機器が異なり、通常動作において使用するシリアル通信用端子が使用条件によって異なる場合においても、同一のテストＲＯＭを使用し、かつ同一のシリアル通信端子での接続にてバーンイン検査を行うことが可能となり、テスト環境を変更することなくバーンイン検査を行うことが可能となる。
【００９５】
請求項５記載の半導体装置によれば、請求項１と同様な効果のほか、テスタでは受信した検査メモリ処理内容の値を判断することにより、半導体装置内のパラメータに指定した内容の処理に対するメモリ機能が正常であるか異常であるかを判断することができる。したがって、パラメータ内に指定する処理コードを変更することのみにより、実行する検査処理を変更することができ、検査メモリ処理内容を変更することにより、書き込みもしくは読み出しデータ内容を任意の値に変更することが容易に可能となる。
【００９６】
請求項６記載の半導体装置によれば、請求項５と同様な効果のほか、メモリのアドレス毎に書き込むデータを変更することが可能となり、読み出しアクセスによるデータが固定された不良やメモリ１１３等のセンスアンプのスタック故障による不良などを発見することが可能となり、不良検出率が向上されることになる。
【００９７】
請求項７記載の半導体装置によれば、請求項１と同様な効果のほか、一回の通信にて、任意の指定回数だけメモリへの書き込み処理または読み出し処理を実施することが可能となる。これにより通信回数が削減され、バーンイン検査時間が短縮化されるだけでなく、通信障害によるパケット再送回数も削減され効率が非常によい。
【００９８】
請求項８記載の半導体装置によれば、請求項１と同様な効果のほか、各メモリに対する検査条件をコマンドパケットのパラメータに個別に指定することが可能となるため、個々のメモリに対して書き込み回数を変えたり、書き込みデータを変えたりする必要性がある場合には柔軟に対応が可能となる。また検査結果も各メモリ毎に得ることができるため、どのメモリで不良が発生しているかといった今後の解析や検査条件の変更に対する情報を得るためにも有利である。
【００９９】
請求項９記載の半導体装置によれば、請求項１と同様な効果のほか、制御回路の動作クロック周波数を指定することにより、メモリに対して、速い速度で書き込みおよび読み出しを行うか、遅い速度で書き込み及び読み出しを行うか指定でき、メモリデバイスの動作条件を容易に変更することが可能となる。
【０１００】
請求項１０記載の半導体装置によれば、請求項１と同様な効果がある。
【０１０１】
請求項１１記載の半導体装置によれば、請求項１０と同様な効果のほか、半導体装置の設計完了後においても、メモリ回路内の冗長救済処理機能の設定を任意の設定に変更して検査したり、検査するメモリセルを選別、指定することが容易に可能となる。これにより、製造時におけるメモリセルの完成度の度合いにより検査対象とするメモリを選択してバーンイン検査を行うことが可能となる。メモリセルの完成度が高い場合には、冗長救済処理機能を使用する必要がなくなることから通常メモリセル領域のみを検査することで済み、検査時間を短縮化することができる。また、メモリセルの完成度が低い場合には、冗長救済処理機能が必要となるため、冗長救済処理機能を有効にして検査を行うことになる。製造時の装置の違いや製造環境の変化などにより、メモリセルの完成度が異なる場合においても、最適な検査条件を製造後に指定することが可能となるため汎用性が高くなる。
【０１０２】
請求項１２記載の半導体装置によれば、請求項１０と同様な効果のほか、半導体装置の設計完了後においても、メモリ回路内の誤り訂正機能の設定を任意の設定に変更して検査することが可能となる。これにより、誤り訂正機能を有効にした状態で検査したメモリ完成度や故障率と、誤り訂正機能を無効にした状態で検査したメモリ完成度や故障率などを確認することができることから、製造時の装置条件や製造環境向上のための要素を検討するのに非常に有効となる。
【０１０３】
請求項１３記載の半導体装置によれば、請求項１０と同様な効果のほか、半導体装置の設計完了後においても、ワード線一括活性化方式による一括書き込み機能の設定を任意の設定に変更して検査することが可能となる。これにより、ワード線一括活性化方式による一括書き込み機能を有効にしてバーンイン検査を行うことにより、メモリに書き込む時間が短くて済み、バーンイン検査時間が短縮化され効果が高い。また、ワード線一括活性化方式による一括書き込み機能を無効にしてバーンイン検査を行うことで、バーンイン検査時間は短縮化されないが、実際のメモリ動作と同一の動作条件にてバーンイン検査を実行することが可能となり、半導体装置の設計完了後においてもバーンイン検査条件を任意に変更することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態による通常動作時のシステム構成図である。
【図２】本発明の一実施形態による検査システムの構成図である。
【図３】本発明の一実施形態による半導体装置とプローブ装置間のデータ送受信に使用されるコマンドおよびレスポンスパケット図である。
【図４】本発明の一実施形態による半導体装置とプローブ装置間のデータ送受信に使用されるコマンドおよびレスポンスパケットのパラメータ部の詳細図である。
【図５】本発明の一実施形態による半導体装置とプローブ装置間のデータ送受信に使用されるコマンドの検査メモリ処理内容部の詳細図である。
【符号の説明】
１０１  半導体装置
１０２  外部機器Ａ
１０３  外部機器Ｂ
１０４  外部機器Ｃ
１０５  制御回路
１０６  送受信部Ａ
１０７  シリアル通信用端子Ａ
１０８  送受信部Ｂ
１０９  シリアル通信用端子Ｂ
１１０  送受信部Ｃ
１１１  シリアル通信用端子Ｃ
１１２  選択回路
１１３  揮発性メモリＲＡＭ
１１４  制御用メモリＲＯＭ
１１５  不揮発性メモリＥＥＰＲＯＭ
１１６  ＯＳ
１１７  テストＲＯＭ
２０１  テスタ
２０２  プローブ装置
２０３  外部端子
３０１  コマンドコード
３０２  パラメータ
３０３  レスポンスコード
３０４  パラメータ
４０１  処理コード
４０２  検査メモリ処理内容
４０３  処理結果
４０４  検査メモリ結果
５０１  検査メモリ番号
５０２  モメリ制御設定
５０３  試行回数
５０４  データ
【図１】
2004333246.tif 000003
【図２】
2004333246.tif 000004
【図３】
2004333246.tif 000005
【図４】
2004333246.tif 000006
【図５】
2004333246.tif 000007