(57)【要約】【課題】ＰＯＥ（Ｐａｄ  Ｏｎ  Ｅｌｅｍｅｎｔ）技術と千鳥状の電極パッド配列とを採用したＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）型の半導体装置において、半導体チップのサイズ増大要因をなくす。【解決手段】半導体チップ１０の表面上のコーナーセル１１に隣接して、周縁部に並ぶように入出力セル１２を、各入出力セル１２の上に電極パッド１３をそれぞれ形成する。電極パッド１３は、千鳥状のパッド配列をなすように内側パッド列と外側パッド列とを構成する。ただし、内側パッド列を構成する電極パッド１３のうちコーナーセル１１の両側に隣接する所定範囲内の電極パッド配設を省略することにより、半導体チップ１０にバンプ接続されるキャリア２０の配線パターン２１及びビア２２の錯綜を防止する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
半導体チップと、当該半導体チップの外部接続のためのキャリアとをフリップチップ接続してなる半導体装置であって、
前記半導体チップは、
各々前記半導体チップの表面上の周縁部に並ぶように形成された回路素子を含む複数の入出力セルと、
各々前記複数の入出力セルのうち対応する入出力セルの上に形成された複数の電極パッドとを備え、
前記複数の電極パッドは、千鳥状のパッド配列をなすように内側パッド列と外側パッド列とを構成し、かつ、
前記半導体チップ表面上のコーナー部の近傍における一定領域をパッド配置制約領域とし、当該パッド配置制約領域内では、前記キャリアの表面上に形成された配線パターンにバンプ接続される電極パッドの配置又は用途に制約が課されたことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記複数の電極パッドは、各々凸字状の平面形状を備え、テスト用又は解析用の幅狭プロービング部と、前記キャリア表面上の配線パターンにバンプ接続される幅広ボンディング部とを有することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記パッド配置制約領域は、前記キャリアの設計ルールに応じて範囲が決定されたことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記パッド配置制約領域内では、前記内側パッド列のうちの一部が形成されないことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記パッド配置制約領域内における前記外側パッド列のピッチを、前記入出力セルの配置に関する最小セパレーションルールに応じて圧縮したことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記パッド配置制約領域内では、前記内側パッド列及び前記外側パッド列が共に形成されないことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記パッド配置制約領域内では、前記内側パッド列及び前記外側パッド列に対応する入出力セルに代えて、他の種類の機能セルが配置されたことを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記パッド配置制約領域における前記内側パッド列は、各々テスト用又は解析用のプロービング専用パッドであって、前記キャリア表面上の配線パターンにバンプ接続されないことを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記パッド配置制約領域における前記内側パッド列のうち一部の電極パッドのみが、前記キャリア表面上の配線パターンに個別にバンプ接続されたことを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記パッド配置制約領域における前記内側パッド列は、各々前記キャリア表面上の配線パターンに個別にバンプ接続され、かつ少なくとも２個の電極パッドが前記キャリア内で互いに短絡されたことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記キャリア内で互いに短絡された電極パッドは、当該キャリアを介して電源又はグランドに接続されたことを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記キャリア内で互いに短絡された電極パッドに対応する入出力セルは、１個の高駆動電流能力セルとして機能することを特徴とする半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、
前記キャリア内で互いに短絡された電極パッドに対応する入出力セルは、１個の低インピーダンスセルとして機能することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）型の半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置において、各々凸字状の平面形状を備えた複数の電極パッドにより、千鳥状のパッド配列をなすように内側パッド列と外側パッド列とを構成する技術が知られている。各電極パッドは、テスト用又は解析用の幅狭プロービング部と、パッケージ端子にワイヤ接続される幅広ボンディング部とを有する。これにより、パッドピッチを縮小しつつ、プローブ痕の影響が緩和される（特許文献１参照）。
【０００３】
パッケージ小型化のためにＣＳＰ型の半導体装置が開発された。例えば、半導体チップと、当該半導体チップの外部接続のためのキャリアとをフリップチップ（フェースダウン）接続してなる半導体装置である。テスト時に半導体チップの裏面コーナー部に集中応力が印加されることを考慮する場合には、当該半導体チップ表面上のコーナー部の近傍における一定領域内に回路素子を形成しないように制限する（特許文献２参照）。
【０００４】
【特許文献１】
特開２０００−１６４６２０号公報
【０００５】
【特許文献２】
特開２００２−２５２２４６号公報
【０００６】
【発明が解決しようとする課題】
ＣＳＰ型の半導体装置にＰＯＥ（Ｐａｄ  Ｏｎ  Ｅｌｅｍｅｎｔ）の技術を採用することが考えられる。ＰＯＥ技術によれば、半導体チップ表面上の周縁部に並ぶように形成された回路素子をそれぞれ含む入出力セルの上に各々電極パッドが形成される。これにより、半導体チップのサイズを縮小できる。
【０００７】
ところが、更に千鳥状の電極パッド配列を採用する場合には、パッドピッチを小さくすると、半導体チップ表面上のコーナー部近傍に対応するＣＳＰキャリア設計に困難が生じる。すなわち、キャリア表面上に形成される配線パターンのうち半導体チップの内側パッド列にバンプ接続される配線パターン及びキャリア中のビアに錯綜が生じるため、コーナー部近傍の内側パッド列から、いわゆるビア出しができなくなり、これが半導体チップのサイズ増大要因となってしまう。
【０００８】
本発明の目的は、ＰＯＥ技術と千鳥状の電極パッド配列とを採用したＣＳＰ型の半導体装置において、半導体チップのサイズ増大要因をなくすことにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、半導体チップ表面上のコーナー部近傍における一定領域をパッド配置制約領域とし、当該パッド配置制約領域内では、キャリア表面上に形成された配線パターンにバンプ接続される電極パッドの配置又は用途に制約を課すこととしたものである。
【００１０】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。
【００１１】
図１は、本発明に係る半導体装置の全体構成例を示す斜視図である。図１の半導体装置は、半導体チップ１０と、当該半導体チップ１０の外部接続のためのキャリア２０とをフリップチップ接続してなるＣＳＰ型の半導体装置であって、半導体チップ１０とキャリア２０との間隙は封止樹脂３０により封止されている。半導体チップ１０の表面上に形成された電極パッドと、キャリア２０の表面上に形成された配線パターンとは、半導体チップ１０の電極パッド上に形成したバンプ（例えば金バンプ）によりフリップチップ接続されている。なお、半導体チップ１０を覆うようにキャップを被せて封止してもよい。
【００１２】
図２は、図１中の半導体チップ１０における電極パッド形成面のコーナー部を示す平面図である。半導体チップ１０の表面上には、その中央部分に種々の集積回路素子が形成されると共に、コーナー部にコーナーセル１１が、周縁部に並ぶように入出力セル１２が、各入出力セル１２の上に電極パッド１３がそれぞれ形成されている。各入出力セル１２は信号入出力のための回路素子を含み、これらの回路素子の上にＰＯＥ技術により複数の電極パッド１３が形成されるのである。これらの電極パッド１３は、千鳥状のパッド配列をなすように内側パッド列と外側パッド列とを構成している。
【００１３】
一方、キャリア２０は、例えばセラミック製であって、半導体チップ１０の電極パッド１３にバンプ接続されるべき配線パターン２１を表面に、当該半導体装置の外部端子（不図示）を裏面にそれぞれ有し、これら配線パターン２１と外部端子とが厚み方向のビア２２を介して内部接続されたものであり、サブストレート又はインターポーザとも呼ばれる。キャリア２０の中の配線パターンは、多層配線であってよい。
【００１４】
図３は、図２中の電極パッド１３の配列を拡大して示す平面図である。図２及び図３に示すとおり、内側パッド列を構成する電極パッド１３のうち、コーナーセル１１の両側に隣接する合計６個の電極パッドは、その配設が省略されている。したがって、図２中に破線で示したようなキャリア２０の配線パターン２１及びビア２２の錯綜を防止できる。
【００１５】
図３を参照して更に詳細に説明すると、各電極パッド１３は、凸字状の平面形状を備え、テスト用又は解析用の幅狭プロービング部と、キャリア２０の表面上の配線パターン２１にバンプ接続される幅広ボンディング部とを有する。ここでは、入出力セル１２のピッチ及び千鳥状の電極パッド１３のピッチを６０μｍとするとき、内側パッド列における幅広ボンディング部の中心線の交点から測ったパッド配置制約領域の寸法Ｌを５０８．４μｍとしている。この寸法Ｌはキャリア２０の設計ルール（例えば、配線パターン２１の幅や、ビア２２のサイズ）に応じて決定されたものであり、このパッド配置制約領域内では、内側パッド列を構成する電極パッド１３のうちの一部（合計６個）が形成されない。したがって、パッド配置制約領域におけるパッドピッチは１２０μｍであり、他の領域のパッドピッチ（６０μｍ）の２倍となっている。なお、コーナーセル１１のサイズは例えば２９５μｍ×２９５μｍである。
【００１６】
以下、図３の電極パッド配列の第１〜第６の変形例を説明する。これらの変形例によれば、キャリア２０の配線パターン２１及びビア２２の錯綜を防止できて半導体チップ１０のサイズ増大要因をなくすことができるという上記効果に加えて、他の効果をも得ることができる。
【００１７】
図４は、図３の電極パッド配列の第１の変形例を示している。図４では、パッド配置制約領域内における外側パッド列のピッチを、入出力セル１２の配置に関する最小セパレーションルールに応じて圧縮する。これにより、図３の場合に比べて、コーナーセル１１の両側に隣接する外側電極パッド列において合計２個の電極パッド１３を増加させることができる。
【００１８】
図５は、電極パッド配列の第２の変形例を示している。図５では、パッド配置制約領域内に内側パッド列及び外側パッド列が共に形成されず、これに対応する入出力セルに代えて、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）保護セル１４、アナログ回路とデジタル回路との間の電源干渉を防止するための電源分離セル１５等の他の種類の機能セルが配置される。これにより、一層の省面積化が図れる。
【００１９】
次に説明する第３〜第６の変形例では、パッド配置制約領域内においても、他の領域と実質的に同じピッチで内側パッド列及び外側パッド列を形成する。つまり、コーナーセル１１の直近まで内側パッド列及び外側パッド列が共に形成される。
【００２０】
図６は、電極パッド配列の第３の変形例を示している。図６では、図３における電極パッド配列省略位置に、各々テスト用又は解析用のプロービング専用パッド１６を設ける。これらプロービング専用パッド１６は、各々幅狭プロービング部のみを有し、キャリア２０の配線パターン２１にバンプ接続されないものである。これにより、当該半導体装置のプロービング時の観測性及び制御性が高まる。なお、プロービング専用パッド１６の平面形状を他の電極パッド１３と同様の凸字状としてもよいが、その幅広ボンディング部は使用しないものとする。
【００２１】
図７は、電極パッド配列の第４の変形例を示している。図７では、図３中の電極パッド配列省略位置に対応する内側パッド列のうち一部の電極パッド（図７の例では「Ａ」と表記した３個の電極パッド）１３のみが、キャリア２０の表面上の配線パターン２１に個別にバンプ接続される。残りの電極パッド（図７の例では「Ｂ」と表記した３個の電極パッド）１３は、キャリア２０の配線パターン２１に接続されない。ただし、その他の電極パッド１３についてはキャリア２０への個別のビア出しがなされる（図示省略）。
【００２２】
図７の例によれば、キャリア２０中の配線パターン２１及びビア２２の配置を変更することにより、図３中の電極パッド配列省略位置に対応する内側パッド列のうち図７中に「Ｂ」と表記した３個の電極パッド１３のみを、キャリア２０の配線パターン２１に個別にバンプ接続することも可能である。したがって、同一の半導体チップ１０に対して複数種類のキャリア２０を用意することにより、半導体装置の品種展開が容易となる。
【００２３】
図８は、電極パッド配列の第５の変形例を示している。図８では、図３中の電極パッド配列省略位置に対応する内側パッド列をなす電極パッド（図８の紙面においてコーナーセル１１の上方に位置する３個の電極パッド）１３を各々キャリア２０の表面上の配線パターンに個別にバンプ接続しつつ、これら３個の電極パッド１３をキャリア２０の内部で配線パターン２１ａ及びビア２２ａにより互いに短絡したうえ、当該キャリア２０を介して外部電源端子ＶＤＤに接続する。また、図３中の電極パッド配列省略位置に対応する内側パッド列をなす電極パッド（図８の紙面においてコーナーセル１１の右方に位置する３個の電極パッド）１３を各々キャリア２０の表面上の配線パターンに個別にバンプ接続しつつ、これら３個の電極パッド１３をキャリア２０の内部で配線パターン２１ｂ及びビア２２ｂにより互いに短絡したうえ、当該キャリア２０を介して外部グランド端子ＶＳＳに接続する。これにより、当該半導体装置の電源強化が図れる。なお、その他の電極パッド１３については、キャリア２０への個別のビア出しがなされる（図示省略）。
【００２４】
図９は、電極パッド配列の第６の変形例を示している。図９では、図３中の電極パッド配列省略位置に対応する内側パッド列をなす電極パッド（図９の紙面においてコーナーセル１１の上方及び右方に位置する６個の電極パッド）１３を各々キャリア２０の表面上の配線パターンに個別にバンプ接続しつつ、これら６個の電極パッド１３を各々２個の電極パッドからなる第１、第２及び第３のグループに分類する。そして、第１のグループに属する２個の電極パッド１３をキャリア２０の内部で配線パターン２１ａ及びビア２２ａにより互いに短絡したうえ、当該キャリア２０を介して第１の外部出力端子ＯＵＴａに接続する。また、第２のグループに属する２個の電極パッド１３をキャリア２０の内部で配線パターン２１ｂ及びビア２２ｂにより互いに短絡したうえ、当該キャリア２０を介して第２の外部出力端子ＯＵＴｂに接続する。更に、第３のグループに属する２個の電極パッド１３をキャリア２０の内部で配線パターン２１ｃ及びビア２２ｃにより互いに短絡したうえ、当該キャリア２０を介して第３の外部出力端子ＯＵＴｃに接続する。これにより、キャリア２０内で互いに短絡された電極パッド１３に対応する入出力セル１２は、各々１個の高駆動電流能力セルとして、また各々１個の低インピーダンスセルとして機能する。つまり、図９では高駆動電流能力セルや低インピーダンスセルを等価的に作り出せる。なお、その他の電極パッド１３については、キャリア２０への個別のビア出しがなされる（図示省略）。
【００２５】
なお、図８及び図９におけるキャリア２０内での電極パッド１３の短絡は、当該キャリア２０の多層配線のうちのいずれの層の配線で実現してもよい。
【００２６】
【発明の効果】
以上説明してきたとおり、本発明によれば、ＰＯＥ技術と千鳥状の電極パッド配列とを採用したＣＳＰ型の半導体装置において、半導体チップ表面上のコーナー部近傍における一定領域をパッド配置制約領域とし、当該パッド配置制約領域内では、キャリア表面上に形成された配線パターンにバンプ接続される電極パッドの配置又は用途に制約を課すこととしたので、半導体チップのサイズ増大要因をなくすことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の全体構成例を示す斜視図である。
【図２】図１中の半導体チップにおける電極パッド形成面のコーナー部をキャリア表面上の配線パターン及びキャリア中のビアの位置と共に示す平面図である。
【図３】図２の半導体チップ上の電極パッド配列を拡大して示す平面図である。
【図４】図３の電極パッド配列の第１の変形例を示す平面図である。
【図５】図３の電極パッド配列の第２の変形例を示す平面図である。
【図６】図３の電極パッド配列の第３の変形例を示す平面図である。
【図７】図３の電極パッド配列の第４の変形例を示す平面図である。
【図８】図３の電極パッド配列の第５の変形例を示す平面図である。
【図９】図３の電極パッド配列の第６の変形例を示す平面図である。
【符号の説明】
１０  半導体チップ
１１  コーナーセル
１２  入出力セル
１３  電極パッド
１４  ＥＳＤ保護セル
１５  電源分離セル
１６  プロービング専用パッド
２０  キャリア
２１，２１ａ，２１ｂ，２１ｃ  キャリア上の配線パターン
２２，２２ａ，２２ｂ，２２ｃ  キャリア中のビア
３０  封止樹脂
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004296832.tif 000008
【図７】
2004296832.tif 000009
【図８】
2004296832.tif 000010
【図９】
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