(57)【要約】【課題】Ｎ型拡散層上におけるコンタクト抵抗の小さいシリサイド膜を備えた半導体装置とその製造方法とを提供する【解決手段】高濃度ソース・ドレイン領域１０１ｂ，１０２ｂが形成されたシリコン基板１００上に、シリサイド膜１１６ｎ，１１６ｐ，第１の層間絶縁膜１４５，第１プラグ１５０ｎ，１５０ｐを形成した後、Ｔｉ／ＴｉＮ／Ｗ積層膜１５１を形成する。Ｔｉ／ＴｉＮ／Ｗ積層膜１５１をパターニングして、Ｎ型拡散層上第１プラグ１５０ｎの上に応力緩和用金属パッド１５２を形成する。その後、基板上に第２の層間絶縁膜１４７を堆積し、第２の層間絶縁膜１４７を貫通して応力緩和用金属パッド１５２，Ｐ型拡散層上第１プラグ１６０ｐに到達するＮ型拡散層上第２プラグ１７０ｎ，Ｐ型拡散層上第２プラグ１７０ｐを形成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体層と、
上記半導体層に設けられたＮ型拡散層及びＰ型拡散層と、
上記Ｎ型拡散層の上に設けられたＮ型拡散層上シリサイド膜，及び上記Ｐ型拡散層の上に設けられたＰ型拡散層上シリサイド膜と、
上記Ｎ型拡散層上シリサイド膜及びＰ型拡散層上シリサイド膜の上方に形成された第１の層間絶縁膜と、
上記第１の層間絶縁膜を貫通して上記Ｎ型拡散層上シリサイド膜に接続されるＮ型拡散層上第１プラグと、
上記第１の層間絶縁膜を貫通して上記Ｐ型拡散層上シリサイド膜に接続されるＰ型拡散層上第１プラグと、
上記Ｎ型拡散層上第１プラグから上記第１の層間絶縁膜の一部に亘る領域上に形成された金属膜からなる応力緩和用パッドと、
上記第１の層間絶縁膜，上記応力緩和用パッド及び上記Ｐ型拡散層上第１プラグの上方に形成された第２の層間絶縁膜と、
上記第２の層間絶縁膜を貫通して上記応力緩和用パッドに到達するＮ型拡散層上第２プラグと
を備えている，半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第１の層間絶縁膜を貫通して上記Ｐ型拡散層に直接接触するＰ型拡散層上第２プラグをさらに備えている，半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
上記Ｐ型拡散層上第１プラグから上記第１の層間絶縁膜の一部に亘る領域上に形成された金属膜からなるもう１つの応力緩和用パッドと、
上記第２の層間絶縁膜を貫通して上記もう１つの応力緩和用パッドに接続されるＰ型拡散層上第２プラグと
をさらに備えている，半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記応力緩和用パッドの面積は、上記Ｎ型拡散層上第１プラグの１．５倍以上である，半導体装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体装置において、
上記第１，第２の層間絶縁膜のうち少なくともいずれか一方は、高密度プラズマＣＶＤによって堆積されている，半導体装置。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体装置において、
上記Ｎ型拡散層上シリサイド膜は、チタンシリサイド膜，コバルトシリサイド膜及びニッケルシリサイド膜から選ばれる１つの膜である，半導体装置。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置において、
ＤＲＡＭメモリセルと、ロジック用トランジスタとを備えており、
上記Ｎ型拡散層及びＰ型拡散層は、上記ロジック用トランジスタのソース・ドレイン領域である，半導体装置。
【請求項８】
半導体層と、
上記半導体層に設けられたＮ型拡散層及びＰ型拡散層と、
上記Ｎ型拡散層の上に設けられたＮ型拡散層上シリサイド膜，及び上記Ｐ型拡散層の上に設けられたＰ型拡散層上シリサイド膜と、
上記Ｎ型拡散層上シリサイド膜及びＰ型拡散層上シリサイド膜の上方に形成された第１の層間絶縁膜と、
上記第１の層間絶縁膜を貫通して上記Ｎ型拡散層上シリサイド膜に接続されるＮ型拡散層上第１プラグと、
上記第１の層間絶縁膜を貫通して上記Ｐ型拡散層上シリサイド膜に接続されるＰ型拡散層上第１プラグとを備え、
上記Ｎ型拡散層上シリサイド膜のうち上記Ｎ型拡散層上第１プラグと接触する領域には窒素が導入されている，半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
上記Ｐ型拡散層上シリサイド膜のうち上記Ｐ型拡散層上第１プラグと接触する領域には窒素が導入されている，半導体装置。
【請求項１０】
請求項８又は９に記載の半導体装置において、
上記第１の層間絶縁膜，上記Ｎ型拡散層上第１プラグ及び上記Ｐ型拡散層上第１プラグの上方に形成された第２の層間絶縁膜と、
上記第２の層間絶縁膜を貫通して上記Ｎ型拡散層上第１プラグに到達するＮ型拡散層上第２プラグと、
上記第２の層間絶縁膜を貫通して上記Ｐ型拡散層上第１プラグに到達するＰ型拡散層上第２プラグと
をさらに備えている，半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
上記第１，第２の層間絶縁膜のうち少なくともいずれか一方は、高密度プラズマＣＶＤによって堆積されている，半導体装置。
【請求項１２】
請求項８〜１１のうちいずれか１つに記載の半導体装置において、
上記Ｎ型拡散層上シリサイド膜は、チタンシリサイド膜，コバルトシリサイド膜及びニッケルシリサイド膜から選ばれる１つの膜である，半導体装置。
【請求項１３】
請求項８〜１２のうちいずれか１つに記載の半導体装置において、
ＤＲＡＭメモリセルと、ロジック用トランジスタとを備えており、
上記Ｎ型拡散層及びＰ型拡散層は、上記ロジック用トランジスタのソース・ドレイン領域である，半導体装置。
【請求項１４】
半導体層の各一部にＰ型不純物，Ｎ型不純物を導入してＰ型拡散層，Ｎ型拡散層を形成する工程（ａ）と、
上記Ｎ型拡散層及び上記Ｐ型拡散層の上部をシリサイド化してなるＮ型拡散層上シリサイド膜とＰ型拡散層上シリサイド膜とを形成する工程（ｂ）と、
上記Ｎ型拡散層上シリサイド膜及びＰ型拡散層上シリサイド膜を覆う第１の層間絶縁膜を形成した後、上記第１の層間絶縁膜を貫通して上記Ｎ型拡散層上シリサイド膜及びＰ型拡散層上シリサイド膜にそれぞれ到達する第１の接続孔を形成する工程（ｃ）と、
上記第１の接続孔内に導体材料を埋め込んでＮ型拡散層上第１プラグ及びＰ型拡散層上第１プラグを形成する工程（ｄ）と、
上記第１の層間絶縁膜，上記Ｎ型拡散層及び上記Ｐ型拡散層上第１プラグを覆う金属膜を形成した後、上記金属膜をパターニングして、上記Ｎ型拡散層上第１プラグから上記第１の層間絶縁膜の一部に亘る領域上に導体材料からなる応力緩和用パッドを形成する工程（ｅ）と、
上記第１の層間絶縁膜，上記応力緩和用パッド及び上記Ｐ型拡散層上第１プラグを覆う第２の層間絶縁膜を形成する工程（ｆ）と、
上記第２の層間絶縁膜を貫通して上記応力緩和用パッドに到達する第２の接続孔を形成する工程（ｇ）と、
上記第２の接続孔を埋める導体膜からなるＮ型拡散層上第２プラグを形成する工程（ｈ）とを含む，半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
上記工程（ｅ）では、上記Ｐ型拡散層上第１プラグから上記第１の層間絶縁膜の一部に亘る領域上に導体材料からなるもう１つの応力緩和用パッドを形成し、
上記工程（ｆ）では、上記第２の層間絶縁膜により上記もう１つの応力緩和用パッドを覆い、
上記工程（ｇ）では、上記第２の層間絶縁膜を貫通して上記もう１つの応力緩和用パッドに到達するもう１つの第２の接続孔を形成し、
上記工程（ｈ）では、上記もう１つの第２の接続孔を埋める導体膜からなるＰ型拡散層上第２プラグを形成する，半導体装置の製造方法。
【請求項１６】
請求項１４記載の半導体装置の製造方法において、
上記工程（ｅ）では、上記金属膜のうち上記Ｐ型拡散層上第１プラグの上方に位置する部分を除去し、
上記工程（ｇ）では、上記第２の層間絶縁膜を貫通して上記Ｐ型拡散層上第１プラグに到達するもう１つの第２の接続孔を形成し、
上記工程（ｈ）では。上記もう１つの第２の接続孔を埋める導体膜からなるＰ型拡散層上第２プラグを形成する，半導体装置の製造方法。
【請求項１７】
請求項１４〜１６のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｃ），（ｆ）では、高密度プラズマＣＶＤ法を用いて、上記第１の層間絶縁膜又は上記第２の層間絶縁膜のうち少なくともいずれか一方を堆積する，半導体装置の製造方法。
【請求項１８】
請求項１４〜１７のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｂ）では、上記シリサイド膜として、チタンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜のうちから選ばれるいずれか１つのシリサイド膜を形成する，半導体装置の製造方法。
【請求項１９】
請求項１４〜１８のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ａ）〜（ｈ）は、ロジック用トランジスタ形成領域で行われ、
上記工程（ｈ）の後で、ＤＲＡＭメモリセルのキャパシタの形成工程を行なう，半導体装置の製造方法。
【請求項２０】
半導体層の各一部にＰ型不純物，Ｎ型不純物を導入してＰ型拡散層，Ｎ型拡散層を形成する工程（ａ）と、
上記Ｎ型拡散層及び上記Ｐ型拡散層の上部をシリサイド化してなるＮ型拡散層上シリサイド膜とＰ型拡散層上シリサイド膜とを形成する工程（ｂ）と、
上記工程（ｃ）の後で、上記Ｎ型拡散層上シリサイド膜及びＰ型拡散層上シリサイド膜を覆う第１の層間絶縁膜を形成した後、上記第１の層間絶縁膜を貫通して上記Ｎ型拡散層上シリサイド膜及びＰ型拡散層上シリサイド膜にそれぞれ到達する第１の接続孔を形成する工程（ｃ）と、
上記工程（ｃ）の後で、上記Ｎ型拡散層上シリサイド膜に窒素を導入する工程（ｄ）と、
上記工程（ｄ）の後で、上記各第１の接続孔内に導体材料を埋め込んでＮ型拡散層上第１プラグ及びＰ型拡散層上第１プラグを形成する工程（ｅ）と、
上記第１の層間絶縁膜，上記Ｎ型拡散層上第１プラグ及び上記Ｐ型拡散層上第１プラグを覆う第２の層間絶縁膜を形成する工程（ｆ）と、
上記第２の層間絶縁膜を貫通して上記Ｎ型拡散層上第１プラグ及びＰ型拡散層上第１プラグに到達する第２の接続孔を形成する工程（ｇ）と、
上記第２の接続孔を埋める導体膜からなるＮ型拡散層上第２プラグを形成する工程（ｈ）とを含む，半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、
上記工程（ｄ）では、上記Ｐ型拡散層上シリサイド膜にも窒素を導入する，半導体装置の製造方法。
【請求項２２】
請求項２０又は２１記載の半導体装置の製造方法において、
上記工程（ｃ），（ｅ）では、高密度プラズマＣＶＤ法を用いて、上記第１の層間絶縁膜及び第２の層間絶縁膜のうち少なくともいずれか一方を堆積する，半導体装置の製造方法。
【請求項２３】
請求項２０〜２２のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｂ）では、上記シリサイド膜として、チタンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜のうちから選ばれるいずれか１つのシリサイド膜を形成する，半導体装置の製造方法。
【請求項２４】
請求項２０〜２３のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ａ）〜（ｈ）は、ロジック用トランジスタ形成領域で行われ、
上記工程（ｈ）の後で、ＤＲＡＭメモリセルのキャパシタの形成工程を行なう，半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関わり、特にシリサイド膜を有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体デバイスの微細化が進むに伴って、ロジック用素子及びＤＲＡＭ用素子の双方を共通の基板上に形成するＤＲＡＭ混載技術の必要性が益々強まって来ている。しかし、ＤＲＡＭメモリセルの形成時には８００℃前後の高温熱処理が数時間実行されるため、ＤＲＡＭ部に先立ちロジック部のトランジスタを先に形成するには、通常、そのような高温熱処理に耐えられる半導体装置の熱的安定性が求められる。
【０００３】
一方、ロジック部のトランジスタの高性能化を図るため、ロジック部にはシリサイド膜を有するトランジスタを形成する（Ｉ／Ｏ部には用いない）のが一般的であるが、通常のシリサイド膜は多結晶でありシリコンとは大きく異なる熱膨張係数を持っている。このため、シリサイド膜は高温熱処理時に凝集を起こし易く、断線し易くなる。そこで、少しでも断線が起き難いように、シリサイド用金属膜としてコバルトを用いている。コバルトシリサイドの格子定数がシリコンの格子定数とほぼ同じであり、シリコン基板との格子整合性が良いことから、コバルトシリサイドはシリコン基板にエピタキシャル成長し易いからである。
【０００４】
シリコン基板上にエピタキシャル成長するコバルトシリサイド膜（正確には、コバルトジシリサイド膜）の形成方法として、Ｃｏ／Ｓｉ界面にＴｉ又は酸化膜を挟む、あるいはＴｉ及び酸化膜を挟む方法が提案されている。Ｔｉを挟む方法としては、非特許文献１に報告されており、酸化膜を挟む方法としては非特許文献２に報告されており、Ｔｉ及び酸化膜を挟む方法としては非特許文献３に報告されている。
【０００５】
しかし、これらの文献に開示されているような積極的にエピタキシャル成長させる技術を使用しなくても、コバルトシリサイド膜はシリコン基板に若干ながらエピタキシャル成長をしている。
【０００６】
図５（ａ）〜図６（ｃ）は、拡散層上シリサイド膜に金属プラグを形成する工程を含む従来のＤＲＡＭ混載半導体装置の製造工程を示す断面図である。図５（ａ）〜図６（ｃ）のうち左半分はＮチャネル型ＭＩＳトランジスタを形成する領域であるＮＭＩＳＦＥＴ領域Ｒｎｔを、右半分にＰチャネル型ＭＩＳトランジスタを形成する領域であるＰＭＩＳＦＥＴ形成領域Ｒｐｔをそれぞれ示している。
【０００７】
まず、図５（ａ）に示す工程で、少なくとも上部が半導体層となっているシリコン基板１０００（ウエハ）上に、活性領域を囲む素子分離領域であるシャロートレンチ１０１１を形成する。そして、ＮＭＩＳＦＥＴ形成領域Ｒｎｔには、ゲート酸化膜１０２１と、Ｎ型ポリシリコン膜からなるポリシリコンゲート電極１０２２と、窒化膜からなる絶縁性サイドウォール１０２３とを形成する。ＰＭＩＳＦＥＴ形成領域Ｒｐｔには、ゲート酸化膜１０３１と、Ｐ型ポリシリコン膜からなるポリシリコンゲート電極１０３２と、窒化膜からなる絶縁性サイドウォール１０３３とを形成する。また、ＮＭＩＳＦＥＴ形成領域Ｒｎｔにおいては、Ｎ型低濃度ソース・ドレイン拡散層１００１ａとＮ型高濃度ソース・ドレイン拡散層１００１ｂとを形成し、ＰＭＩＳＦＥＴ形成領域Ｒｐｔにおいては、Ｐ型低濃度ソース・ドレイン拡散層１００２ａとＰ型高濃度ソース・ドレイン拡散層１００２ｂとを形成する。
【０００８】
次に、図５（ｂ）に示す工程で、Ｃｏ膜を形成する前に、アルゴンプラズマ（圧力０．４ｍＴｏｒｒ，プラズマパワー４００Ｗ，バイアスパワー２６０Ｗ、基板バイアス−１２０Ｖ，エッチング時間５秒）によるスパッタエッチングを行ない、アルゴンイオンの物理的スパッタによって自然酸化膜を除去する。その後、スパッタエッチングが終了すると、ウエハを真空中でＣｏスパッタチャンバに搬送する。Ｃｏスパッタチャンバ内でスパッタを行なって、ウエハ上にＣｏ膜１０１４を堆積する。引き続き、ウエハを真空中でＴｉスパッタチャンバまで搬送して、Ｔｉスパッタチャンバ内で、リアクティブスパッタ法により、ウエハ上にＴｉＮ膜１０１５を堆積し、その後、ウエハを大気曝露させる。
【０００９】
次に、図５（ｃ）に示す工程で、ＲＴＡ装置によって、ＴｉＮ膜１０１５の堆積後に大気曝露されたウエハに第１回目のＲＴＡ処理を施し、未反応のＣｏ膜１０１４とＴｉＮ膜１０１５とを選択的に除去する。この未反応のＣｏ膜１０１４とＴｉＮ膜１０１５との除去は、例えば、硫酸或いは塩酸と過酸化水素水とを混合させた酸性薬液や、水酸化アンモニウムと過酸化水素水とを混合させたアルカリ性薬液を用いて行なうことができる。その後、ウエハに第２回目のＲＴＡ処理を施し、Ｎ型高濃度ソース・ドレイン拡散層１００１ｂの上部を占めるＮ型拡散層上シリサイド膜１０１６ｎと、Ｐ型高濃度ソース・ドレイン拡散層１００２ｂの上部を占めるＰ型拡散層上シリサイド膜１０１６ｐと、ゲート上シリサイド膜１０１６ｂとを形成する。Ｎ型拡散層上シリサイド膜１０１６ｎ，Ｐ型拡散層上シリサイド膜１０１６ｐは、各々Ｎ型高濃度ソース・ドレイン拡散層１００１ｂ，１００２ｂと共にソース・ドレイン領域として機能する。ゲート上シリサイド膜１０１６ｂは、ポリシリコンゲート電極１０２２，１０３２と共にゲート電極として機能する。
【００１０】
次に、図５（ｄ）に示す工程で、基板上に、ＬＰ−ＳｉＮ膜１０１７とＨＤＰ−ＳｉＯ２  膜１０１８（高密度プラズマＣＶＤによる酸化膜）とからなる第１の層間絶縁膜１０４５を形成し、ＣＭＰ法により第１の層間絶縁膜１０４５を平坦化する。さらに、第１の層間絶縁膜１０４５を貫通して各シリサイド膜１０１６ｎ，１０１６ｐに到達する接続孔１０５０を形成する。
【００１１】
次に、図６（ａ）に示す工程で、接続孔内にＴｉ膜からなる下地膜１０６１，ＴｉＮ膜からなるバリア膜１０６２及びＷ膜１０６３を埋め込んで、第１のタングステンプラグ１０６０を形成する。
【００１２】
次に、図６（ｂ）に示す工程で、第１の層間絶縁膜１０４５及び第１のタングステンプラグ１０６０の上にＨＤＰ−ＳｉＯ２  膜からなる第２の層間絶縁膜１０４７を形成し、ＣＭＰ法により第２の層間絶縁膜１０４７を平坦化する。そして、第２の層間絶縁膜１０４７を貫通して第１のタングステンプラグ１０６０に到達する接続孔を形成した後、接続孔内にＴｉ膜からなる下地膜１０７１，ＴｉＮ膜からなるバリア膜１０７２及びＷ膜１０７３を埋め込んで、第２のタングステンプラグ１０７０を形成する。
【００１３】
次に、図６（ｃ）に示す工程で、第２の層間絶縁膜１０４７及び第２のタングステンプラグ１０７０の上にＨＤＰ−ＳｉＯ２  膜からなる第３の層間絶縁膜１０４９を形成し、ＣＭＰ法により第３の層間絶縁膜１０４９を平坦化する。その後の工程の図示は省略するが、メモリセル形成工程，多層配線形成工程などを行なう。なお、その後の工程において、第１，第２のタングステンプラグ１０６０，１０７０，…からなるスタックコンタクト構造は、３次元的に層間絶縁膜に囲まれた状態となり、メモリセル形成工程における高温長時間の熱処理が施される。
【００１４】
【非特許文献１】
Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．５８，１３０８（１９９１）
【非特許文献２】
Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６８（２４），３４６１（１９９６）
【非特許文献３】
Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７４（２０），２９３０（１９９９）
【００１５】
【発明が解決しようとする課題】
しかし、拡散層上コバルトシリサイド層（コバルトシリサイド膜）の上にスタックコンタクト構造を設けてなる上記従来のＤＲＡＭ混載半導体装置においては、以下に示すような不具合があった。
【００１６】
図７は、上記従来のＤＲＡＭ混載半導体装置におけるタングステンプラグのコンタクト抵抗の測定結果を示す図である。図７のデータが採取されたＤＲＡＭ混載型半導体装置のサンプルにおいては、各タングステンプラグの形成後にメモリセル形成工程における高温かつ長時間の熱処理が施されている。図７において、△印のデータはＮ型拡散層上コバルトシリサイド膜へのコンタクト抵抗を示し、○印のデータはＰ型拡散層上コバルトシリサイド膜へのコンタクト抵抗を示している。また、図７において横軸はコンタクト抵抗を、縦軸は累積度数分布を表している。図７を参照すると、Ｎ型拡散層上コバルトシリサイド膜へのコンタクト抵抗がＰ型拡散層上コバルトシリサイド膜に比べると大きくなっており、かつ、抵抗値のばらつきも大きくなっていることが分かる。
【００１７】
このことから、Ｎ型拡散層上コバルトシリサイド膜に対するタングステンプラグの耐熱性が低いことが判明した。
【００１８】
図８は、Ｎ型拡散層上コバルトシリサイド膜とタングステンプラグとの接触部の不良解析のために撮影した断面ＴＥＭ写真図である。図８のデータが採取されたサンプルは、図７に示す多数のサンプルのうちコンタクト抵抗が約１０００Ωであるサンプルである。図８を参照すると、コバルトシリサイド膜とコンタクトメタルＴｉ膜との界面に、シリサイドの凝集が起因と推測されるボイドが存在していることが分かる。すなわち、このボイドが原因で、タングステンプラグとコバルトシリサイド膜との接触面積が減少し、コンタクト抵抗値が増大したと考えられる。そして、このボイドの発生は、コバルトシリサイド膜を構成するシリサイド結晶粒の凝集によるものと考えられる。
【００１９】
ここで、本発明者達は、Ｐ型拡散層上コバルトシリサイド膜ではシリサイド結晶粒の凝集がほとんど発生しないのに対して、Ｎ型拡散層上コバルトシリサイド膜ではシリサイド結晶粒の凝集が発生しやすい要因について解析した結果、以下のような要因が示唆された。その要因とは、コバルトシリサイド膜のシリコン基板へのエピタキシャル成長の度合い（以下エピ強度）である。コバルトシリサイド膜のシリコン基板上へのエピタキシャル成長は、コバルトシリサイド膜とシリコン基板との結晶方位の関係が、ＣｏＳｉ２  （１００）‖Ｓｉ（１００）を満たす場合に生じると考えられる。
【００２０】
一方、エピタキシャル成長の度合いは、コバルトシリサイド膜のＣｏＳｉ２  （４００）Ｘ線回折強度（以下、単に「ＸＲＤ強度」という）によってわかるといえる。すなわち、ＸＲＤ測定においてＣｏＳｉ２  （１００）のピークは検出されないことと、２θ＝３４°付近に検出されるＣｏＳｉ２  （２００）のピークは極めて低いことから、２θ＝７１°付近に検出されるＣｏＳｉ２  （４００）ピークのＸＲＤ強度によってエピタキシャル成長の度合を表すことにする。
【００２１】
また、シリサイド結晶粒の凝集は、シリサイド膜の結晶粒が細かいほど粒界が多いために発生し易い。したがって、Ｎ型拡散層上コバルトシリサイド膜で凝集する理由は、Ｎ型拡散層上コバルトシリサイド膜のエピタキシャル成長の度合がＰ型拡散層上コバルトシリサイド膜よりも低いからだと推定された。
【００２２】
そこで、本発明者達は、全面に高濃度のＮ型不純物がイオン注入された基板（Ｎ型拡散基板）のサンプルと、全面に高濃度のＰ型不純物がイオン注入された基板（Ｐ型拡散基板）のサンプルとを個別に作成し、各サンプルについてエピタキシャル成長の度合の測定を行なった。
【００２３】
図９は、Ｎ型拡散基板のサンプルとＰ型拡散基板のサンプルとに対するＸＲＤ強度（エピタキシャル成長の度合）の測定結果を表にして示す図である。同図に示すように、シリサイド膜のエピタキシャル成長の度合は、Ｐ型拡散基板の方がＮ型拡散基板よりも２倍以上も高く、やはりＮ型拡散基板上のシリサイド膜はエピタキシャル成長の度合が低いために凝集し易いことが判明した。
【００２４】
さらに、コバルトシリサイド膜のエピ強度以外にコンタクトの耐熱性の低下に関わる要因も考えられる。
【００２５】
本発明の目的は、半導体装置及びその製造方法において、高温熱処理時におけるＮ型拡散層上シリサイド膜の結晶粒の凝集を抑制する手段を講ずることにより、コンタクト抵抗の増大を抑制することにある。
【００２６】
【課題を解決するための手段】
本発明の第１の半導体装置は、第１の層間絶縁膜を貫通してＮ型拡散層上シリサイド膜に接触するＮ型拡散層上第１プラグから第１の層間絶縁膜の一部に亘る領域上に金属膜からなる応力緩和用パッドを備えている。
【００２７】
これにより、Ｎ型拡散層上シリサイド膜とＮ型拡散層上第１プラグとの間の接触部に印加される応力が緩和されるので、比較的高温の熱処理においてもシリサイド結晶粒の凝集が抑制される。よって、Ｎ型拡散層上シリサイド膜とＮ型拡散層上第１プラグとの界面付近にボイドが発生することなどに起因するコンタクト抵抗の増大を抑制することができる。
【００２８】
Ｐ型拡散層上第１プラグの上には、応力緩和用パッドがあってもよいし、なくてもよい。
【００２９】
応力緩和用パッドの面積は、Ｎ型拡散層上第１プラグの１．５倍以上であることが好ましい。
【００３０】
第１，第２の層間絶縁膜が、高密度プラズマＣＶＤによって堆積されている場合には、高温熱処理時において、Ｎ型拡散層上シリサイド膜とＮ型拡散層上第１プラグとの間の接触部には、特に大きい熱応力が印加されるが、その場合にもコンタクト抵抗の増大を抑制することができる。
【００３１】
第２の層間絶縁膜の上に高密度プラズマＣＶＤによって堆積された第３の層間絶縁膜が設けられている場合にも同様である。
【００３２】
本発明の第２の半導体装置は、Ｎ型拡散層上シリサイド膜のうちＮ型拡散層上第１プラグと接触する領域に窒素を導入したものである。
【００３３】
これにより、Ｎ型拡散層上シリサイド膜中における各原子の拡散が妨げられるので、Ｎ型拡散層上シリサイド膜の結晶粒の凝集が抑制される。よって、Ｎ型拡散層上シリサイド膜とＮ型拡散層上第１プラグとの界面付近にボイドが発生することなどに起因するコンタクト抵抗の増大を抑制することができる。
【００３４】
その場合、Ｐ型拡散層上シリサイド膜のうちＰ型拡散層上第１プラグと接触する領域に窒素が導入されていてもよいし、窒素が導入されていなくてもよい。
【００３５】
本発明の第１，第２の半導体装置は、ＤＲＡＭメモリセルと、ロジック用トランジスタとを備え、Ｎ型拡散層及びＰ型拡散層がロジック用トランジスタのソース・ドレイン領域である場合に、ロジック回路用トランジスタ形成後に高温熱処理が施されるＤＲＡＭ混載型半導体装置において、コンタクト抵抗の増大を抑制する効果を発揮することができる。
【００３６】
本発明の第１の半導体装置の製造方法は、第１の層間絶縁膜を貫通してＮ型拡散層上シリサイド膜及びＰ型拡散層上シリサイド膜にそれぞれ到達する第１の接続孔を形成し、第１の接続孔内に導体材料を埋め込んでＮ型拡散層上第１プラグ及びＰ型拡散層上第１プラグを形成した後、Ｎ型拡散層上第１プラグから第１の層間絶縁膜の一部に亘る領域上に導体材料からなる応力緩和用パッドを形成し、その後、第２の層間絶縁膜，Ｎ型拡散層上第２プラグを形成する。これにより、第１の半導体装置を容易に製造することができる。
【００３７】
本発明の第２の半導体装置の製造方法は、第１の層間絶縁膜を貫通してＮ型拡散層上シリサイド膜及びＰ型拡散層上シリサイド膜にそれぞれ到達する第１の接続孔を形成した後、Ｎ型拡散層上シリサイド膜に窒素を導入する方法である。この方法により、第２の半導体装置を容易に製造することができる。
【００３８】
【発明の実施の形態】
（第１の実施形態）
図１（ａ）〜図２（ｃ）は、スタックコンタクト構造中に応力緩和用パッドを設けた半導体装置に係る第１の実施形態の製造工程を示す断面図である。図１（ａ）〜図２（ｃ）のうち左半分はＮチャネル型ＭＩＳトランジスタを形成する領域であるＮＭＩＳＦＥＴ領域Ｒｎｔを、右半分にＰチャネル型ＭＩＳトランジスタを形成する領域であるＰＭＩＳＦＥＴ形成領域Ｒｐｔをそれぞれ示している。
【００３９】
本実施形態の半導体装置は、ＤＲＡＭ混載型半導体装置であり、図示しない領域にはスタック容量を有するメモリセルキャパシタを備えたＤＲＡＭメモリセルが配置されている。このメモリセルの構造としては、周知の各種構造を採ることができる。
【００４０】
まず、図１（ａ）に示す工程で、少なくとも上部が半導体層となっているシリコン基板１００（ウエハ）上に、活性領域を囲む素子分離領域であるシャロートレンチ１１１を形成する。そして、ＮＭＩＳＦＥＴ形成領域Ｒｎｔには、膜厚が５ｎｍのゲート酸化膜１２１と、膜厚が１００ｎｍのＮ型ポリシリコン膜からなるポリシリコンゲート電極１２２と、横方向厚さが７０ｎｍの窒化膜からなる絶縁性サイドウォール１２３とを形成する。ＰＭＩＳＦＥＴ形成領域Ｒｐｔには、膜厚が５ｎｍのゲート酸化膜１３１と、膜厚が１００ｎｍのＰ型ポリシリコン膜からなるポリシリコンゲート電極１３２と、横方向厚さが７０ｎｍの窒化膜からなる絶縁性サイドウォール１３３とを形成する。なお、シリコン基板１００は、基板全体が半導体で構成されたバルクのシリコン基板であってもよいし、上部が半導体層で構成され、上部の半導体層の下方領域全体が絶縁層で構成されているか、半導体基板の中間部に絶縁層が形成され、絶縁層の上方に半導体層が設けられているＳＯＩ基板であってもよい。
【００４１】
ただし、各ゲート酸化膜１２１，１３１及び各ポリシリコンゲート電極１２２，１３２を形成した後、絶縁性サイドウォール１２３，１３３を形成する前に、ＮＭＩＳＦＥＴ形成領域ＲｎｔとＰＭＩＳＦＥＴ形成領域Ｒｐｔとで個別に低濃度不純物のイオン注入を行なって、ＮＭＩＳＦＥＴ形成領域Ｒｎｔにおいては、ポリシリコンゲート電極１２２に自己整合的にＮ型低濃度ソース・ドレイン拡散層１０１ａ（エクステンション層又はＬＤＤ層）を形成し、ＰＭＩＳＦＥＴ形成領域Ｒｐｔにおいては、ポリシリコンゲート電極１３２に自己整合的にＰ型低濃度ソース・ドレイン拡散層１０２ａ（エクステンション層又はＬＤＤ層）を形成する。その後、各絶縁性サイドウォール１２３，１３３を形成した後に、ＮＭＩＳＦＥＴ形成領域ＲｎｔとＰＭＩＳＦＥＴ形成領域Ｒｐｔとで個別に高濃度不純物のイオン注入を行なって、ＮＭＩＳＦＥＴ形成領域Ｒｎｔにおいては、絶縁性サイドウォール１２３に自己整合的にＮ型高濃度ソース・ドレイン拡散層１０１ｂを形成し、ＰＭＩＳＦＥＴ形成領域Ｒｐｔにおいては、絶縁性サイドウォール１３３に自己整合的にＰ型高濃度ソース・ドレイン拡散層１０２ｂを形成する。
【００４２】
また、ＮＭＩＳＦＥＴのポリシリコン電極１２２には、ポリシリコン膜の状態でヒ素，リンなどのＮ型不純物をイオン注入によって導入してもよい。ただし、高濃度ソース・ドレイン拡散層形成のためのイオン注入により、各ポリシリコンゲート電極１２２，１３２には、それぞれＮ型不純物（ヒ素又はリン），Ｐ型不純物（ボロン）が導入される。
【００４３】
次に、図１（ｂ）に示す工程で、Ｃｏ膜を形成する前に、アルゴンプラズマ（圧力０．４ｍＴｏｒｒ，プラズマパワー４００Ｗ，バイアスパワー２６０Ｗ、基板バイアス−１２０Ｖ，エッチング時間５秒）によるスパッタエッチングを行ない、アルゴンイオンの物理的スパッタによって自然酸化膜を除去する。その後、スパッタエッチングが終了すると、ウエハを真空中でＣｏスパッタチャンバに搬送する。Ｃｏスパッタチャンバ内で、圧力２．０ｍＴｏｒｒ，ＤＣパワー１００Ｗの条件でスパッタを行なって、ウエハ上に、膜厚が７ｎｍのＣｏ膜１１４を堆積する。引き続き、ウエハを真空中でＴｉスパッタチャンバまで搬送して、Ｔｉスパッタチャンバ内で、リアクティブスパッタ法により、圧力４．５ｍＴｏｒｒ，ＤＣパワー７２００Ｗ，アルゴン流量／窒素流量＝２／３の条件で、ウエハ上に膜厚が２０ｎｍのＴｉＮ膜１１５を堆積し、その後、ウエハを大気曝露させる。
【００４４】
次に、図１（ｃ）に示す工程で、ＲＴＡ装置によって、ＴｉＮ膜１１５の堆積後に大気曝露されたウエハに、４７０℃，６０秒の条件で第１回目のＲＴＡ処理を施し、未反応のＣｏ膜１１４とＴｉＮ膜１１５とを選択的に除去する。この未反応のＣｏ膜１１４とＴｉＮ膜１１５との除去は、例えば、硫酸或いは塩酸と過酸化水素水とを混合させた酸性薬液や、水酸化アンモニウムと過酸化水素水とを混合させたアルカリ性薬液を用いて行なうことができる。その後、ウエハに、８５０℃，６０秒の条件で２回目のＲＴＡ処理を施し、Ｎ型高濃度ソース・ドレイン拡散層１０１ｂの上にはＮ型拡散層上シリサイド膜１１６ｎを、Ｐ型高濃度ソース・ドレイン拡散層１０２ｂの上にはＰ型拡散層上シリサイド膜１１６ｐを、ポリシリコンゲート電極１２２，１３２の上にはゲート上シリサイド膜１１６ｂをそれぞれ形成する。各拡散層上シリサイド膜１１６ｎ，１１６ｐ，各高濃度ソース・ドレイン拡散層１０１ｂ，１０２ｂ及び各低濃度ソース・ドレイン領域１０１ａ，１０２ａにより、ソース・ドレイン領域が構成されている。ゲート上シリサイド膜１１６ｂ及び各ポリシリコンゲート電極１２２，１３２により、ゲート電極が構成されている。
【００４５】
次に、図１（ｄ）に示す工程で、基板上に、膜厚が５０ｎｍのＬＰ−ＳｉＮ膜１１７（低圧ＣＶＤによって形成された窒化膜）と、厚さ４００ｎｍのＨＤＰ−ＳｉＯ２  膜１１８（高密度プラズマＣＶＤによる酸化膜）とからなる第１の層間絶縁膜１４５を形成し、ＣＭＰ法により第１の層間絶縁膜１４５を平坦化する。さらに、フォトリソグラフィーとドライエッチングにより、第１の層間絶縁膜１４５を貫通してＮ型拡散層上シリサイド膜１１６ｎ及びＰ型拡散層上シリサイド膜１１６ｐにそれぞれ到達する第１接続孔（図示せず）を形成した後、各第１接続孔内にＴｉ膜からなる下地膜１６１，ＴｉＮ膜からなるバリア膜１６２及びＷ膜１６３を埋め込んで、Ｎ型拡散層シリサイド膜１１６ｎにコンタクトするＮ型拡散層上第１プラグ１６０ｎと、Ｐ型拡散層シリサイド膜１１６ｐにコンタクトするＰ型拡散層上第１プラグ１６０ｐとを形成する。その際、スパッタ法により、圧力１．５ｍＴｏｒｒ，ＤＣパワー１１０００Ｗの条件で厚さ２０ｎｍのＴｉ膜を堆積し、スパッタ法により、圧力４．５ｍＴｏｒｒ，ＤＣパワー７２００Ｗ，アルゴン流量／窒素流量＝３／７の条件でＴｉ膜の上に厚さ５０ｎｍのＴｉＮ膜を堆積し、ＣＶＤ法により、厚さ２００ｎｍのＷ膜とを順次形成する。その後、ＣＭＰ法を用いて第１の層間絶縁膜１４５上のＷ膜，ＴｉＮ膜及びＴｉ膜を研磨除去することによって、Ｔｉ膜，ＴｉＮ膜及びＷ膜を各第１接続孔内に埋め込む。
【００４６】
次に、図２（ａ）に示す工程で、スパッタ法により、第１の層間絶縁膜１４５及び各第１プラグ１６０ｎ，１６０ｐの上に、厚さ５ｎｍのＴｉ膜，厚さ１０ｎｍのＴｉＮ膜及び厚さ５０ｎｍのＷ膜を順次堆積してＴｉ／ＴｉＮ／Ｗ積層膜１５１を形成する。その後、Ｔｉ／ＴｉＮ／Ｗ積層膜１５１の上にパッド形成領域（Ｎ型拡散層上第１プラグ１６０ｎを含む領域）を覆うレジスト膜１５３を形成する。
【００４７】
次に、レジスト膜１５３をマスクとして用い、Ｔｉ／ＴｉＮ／Ｗ積層膜１５１をパターニングして、Ｎ型拡散層上第１プラグ１６０ｎを覆う応力緩和用金属パッド１５２を形成する。一方、Ｐ型拡散層上第１プラグ１６０ｐの上方には応力緩和用金属パッドは形成されない。
【００４８】
次に、図２（ｂ）に示す工程で、レジスト膜１５３を除去した後、第１の層間絶縁膜１４５，応力緩和用金属パッド１５２及びＰ型拡散層上第１プラグ１６０ｐの上に、厚さ３００ｎｍのＨＤＰ−ＳｉＯ２  膜からなる第２の層間絶縁膜１４７を堆積し、ＣＭＰ法により、第２の層間絶縁膜１４７を平坦化する。その後、フォトリソグラフィーとドライエッチングにより、第２の層間絶縁膜１４７を貫通して、各々応力緩和用金属パッド１５２，Ｐ型拡散層上第１プラグ１６０ｐにそれぞれ到達するＮ型拡散層上第２接続孔，Ｐ型拡散層上第２接続孔（いずれも図示せず）を形成した後、各第２接続孔内にＴｉ膜からなる下地膜１７１，ＴｉＮ膜からなるバリア膜１７２及びＷ膜１７３を埋め込んで、応力緩和用金属パッド１５２に接触するＮ型拡散層上第２プラグ１７０ｎと、Ｐ型拡散層上第１プラグ１６０ｐに接触するＰ型拡散層上第２プラグ１７０ｐとを形成する。その際、図１（ｄ）に示す工程と同じ条件で、Ｔｉ膜，ＴｉＮ膜及びＷ膜を堆積した後、ＣＭＰ法により、Ｔｉ膜，ＴｉＮ膜及びＷ膜を各第２接続孔内に埋め込む。これにより、Ｎ型拡散層上シリサイド膜１１６ｎの上方には、応力緩和用金属パッド１５２とこれを挟むＮ型拡散層上第１プラグ１６０ｎ及びＮ型拡散層上第２プラグ１７０ｎとからなるスタックコンタクト構造が形成される。一方、Ｐ型拡散層上シリサイド膜１１６ｐの上方には、応力緩和用金属パッドを挟まないＰ型拡散層上第１プラグ１６０ｐ及びＰ型拡散層上第２プラグ１７０ｐからなるスタックコンタクト構造が形成される。
【００４９】
次に、図２（ｃ）に示す工程で、第２の層間絶縁膜１４７，Ｎ型拡散層上第２プラグ１７０ｎ及びＰ型拡散層上第２プラグ１７０ｐの上に、厚さ３００ｎｍのＨＤＰ−ＳｉＯ２  膜からなる第３の層間絶縁膜１４９を堆積した後、ＣＭＰ法により、第２の層間絶縁膜１４９を平坦化する。その後の工程の図示は省略するが、メモリセル形成工程を経て、第３の層間絶縁膜への第３接続孔の形成、Ｎ型拡散層上第２プラグ１７０ｎに接続されるＮ型拡散層上第３プラグ及びＰ型拡散層上第２プラグ１７０ｐに接続されるＰ型拡散層上第３プラグの形成，ぞの後のダマシン法による上層の多層配線層の形成などを行なう。これにより、高濃度の窒素を含むＮ型拡散層上シリサイド膜１１６ｎの上方には、Ｎ型拡散層上第１プラグ１６０ｎ，応力緩和用金属プラグ１５２，Ｎ型拡散層上第２プラグ１７０ｎ及びＮ型拡散層上第３プラグからなるスタックコンタクト構造が形成される。一方、Ｐ型拡散層上シリサイド膜１１６ｐの上方には、Ｐ型拡散層上第１プラグ１６０ｐ，Ｐ型拡散層上第２プラグ１７０ｐ及びＰ型拡散層上第３プラグからなるスタックコンタクト構造が形成される。
【００５０】
図２（ｃ）に示す工程よりも後の工程において、Ｎ型拡散層上シリサイド膜１１６ｎ，Ｐ型拡散層上シリサイド膜１１６ｐの上方の各スタックコンタクト構造は、３次元的に第１，第２，第３の層間絶縁膜１４５，１４７，１４９に囲まれた状態となり、メモリセル形成工程における高温長時間の熱処理が施される。
【００５１】
ここで、本実施形態の製造工程によって形成されたＮ型拡散層上シリサイド膜１１６ｎの上方のスタックコンタクト構造においては、Ｎ型拡散層上第１プラグ１６０ｎとＮ型拡散層上第２プラグ１７０ｎとの間に応力緩和用金属パッド１５２が介在しているので、スタックコンタクト構造の形成後において高温長時間のメモリセル形成工程を経ても、第１，第２，第３の層間絶縁膜１４５，１４７，１４９からの熱応力が応力緩和用金属パッド１５２によって緩和される。したがって、その後、高温長時間の熱処理工程を経験しても、従来のＮ型高濃度ソース・ドレイン拡散層上のシリサイド膜のごとく、シリサイド結晶粒の凝集によってコンタクト抵抗が増大するような不具合を回避することができ、ひいては、スタックコンタクト構造の耐熱性の向上を図ることができる。
【００５２】
特に、ＤＲＡＭ・ロジック混載型半導体装置（ＤＲＡＭ混載デバイス）においては、ロジック用トランジスタの第１の層間絶縁膜，第２の層間絶縁膜，各第１プラグ，各第２プラグを形成してから、ＤＲＡＭメモリセルのキャパシタを形成する工程（例えばＯＮ膜，ＯＮＯ膜などの形成の際の熱酸化処理工程）で、８００℃前後の高温長時間の熱処理が行なわれることが多い。その場合、特にＮ型拡散層上シリサイド膜の結晶粒の凝集に起因するコンタクト抵抗の増大を招くおそれが大きい。したがって、本実施形態は、ＤＲＡＭ混載型半導体装置において著効を発揮することができる。
【００５３】
なお、本実施形態における金属パッド用の金属膜を配線（例えばローカル配線）として使用することも可能である。また、Ｎ型拡散層上のシリサイド膜として、チタンシリサイド膜、ニッケルシリサイド膜を用いた場合においても、コバルトシリサイド膜と同様に、結晶粒の凝集によるコンタクト抵抗の増大を招くおそれがある。よって、本実施形態は、シリサイド膜として、チタンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜のうちから選ばれるいずれか１つのシリサイド膜を形成した場合に、上述の効果を発揮することができる。
【００５４】
図１０（ａ）〜（ｃ）は、それぞれ順に、従来技術及び第１の実施形態のＮ型拡散層上のスタックコンタクト構造におけるコンタクト抵抗のデータを示す図，従来のスタックコンタクト構造を示す断面図，第１の実施形態のスタックコンタクト構造を示す断面図である。図１０（ａ）に示す第１の実施形態のデータは、Ｎ型拡散層上第１プラグとＮ型拡散層上第２プラグとの間に、厚さ５ｎｍ／１０ｎｍ／５０ｎｍのＴｉ／ＴｉＮ／Ｗ積層膜からなり、面積が１μｍ２  の金属パッドを挟んだスタックコンタクト構造を用いて得られたものである。
【００５５】
図１０（ａ）を参照すると、本実施形態のスタックコンタクト構造は、従来技術のスタックコンタクト構造に比べて、コンタクト抵抗が小さく、かつ、抵抗値のバラツキも小さいことが分かる。つまり、応力緩和用金属パッドを挟んだスタックコンタクト構造にすることで、本質的に耐熱性の低いＮ型拡散層上シリサイド膜のボイドの発生を抑制することができる。これは、メモリセル形成工程の高温長時間処理によって、第１，第２，第３層間絶縁膜から、Ｎ型拡散層上第２プラグ，Ｎ型拡散層上第１プラグを経てＮ型拡散層上シリサイド膜に作用する熱応力を、応力緩和用金属パッドによって緩和することにより、Ｎ型拡散層上シリサイド膜中の結晶粒の凝集を抑制しているからであると推測される。
【００５６】
なお、第１の実施形態の図２（ａ），（ｂ）に示す工程において、Ｐ型拡散層上第１プラグ１６０ｐの上にも応力緩和用金属パッドを形成してもよい。
【００５７】
応力緩和用金属パッドの径は、フォトリソグラフィーのマスクの位置ずれや  接続孔のエッチングによる拡大や金属パッドのエッチングによる縮小を考慮すると、各接続孔の１．２倍以上であることが好ましい。つまり、応力緩和用金属パッドの面積は、Ｎ型拡散層上接続孔やＮ型拡散層上プラグの面積の１．５倍以上であることが好ましい。
【００５８】
（第２の実施形態）
図３（ａ）〜図４（ｃ）は、Ｎ型拡散層上シリサイド膜に窒素を注入してなる半導体装置に係る第２の実施形態の製造工程を示す断面図である。図３（ａ）〜図４（ｃ）のうち左半分はＮチャネル型ＭＩＳトランジスタを形成する領域であるＮＭＩＳＦＥＴ領域Ｒｎｔを、右半分にＰチャネル型ＭＩＳトランジスタを形成する領域であるＰＭＩＳＦＥＴ形成領域Ｒｐｔをそれぞれ示している。
【００５９】
本実施形態の半導体装置は、ＤＲＡＭ混載型半導体装置であり、図示しない領域にはスタック容量を有するメモリセルキャパシタを備えたＤＲＡＭメモリセルが配置されている。このメモリセルの構造としては、周知の各種の構造を採ることができる。
【００６０】
まず、図３（ａ）に示す工程で、少なくとも上部が半導体層となっているシリコン基板１００（ウエハ）上に、活性領域を囲む素子分離領域であるシャロートレンチ１１１を形成する。そして、ＮＭＩＳＦＥＴ形成領域Ｒｎｔには、膜厚が５ｎｍのゲート酸化膜１２１と、膜厚が１００ｎｍのＮ型ポリシリコン膜からなるポリシリコンゲート電極１２２と、横方向厚さが７０ｎｍの窒化膜からなる絶縁性サイドウォール１２３とを形成する。ＰＭＩＳＦＥＴ形成領域Ｒｐｔには、膜厚が５ｎｍのゲート酸化膜１３１と、膜厚が１００ｎｍのＰ型ポリシリコン膜からなるポリシリコンゲート電極１３２と、横方向厚さが７０ｎｍの窒化膜からなる絶縁性サイドウォール１３３とを形成する。なお、シリコン基板１００は、基板全体が半導体で構成されたバルクのシリコン基板であってもよいし、上部が半導体層で構成され、上部の半導体層の下方領域全体が絶縁層で構成されているか、半導体基板の中間部に絶縁層が形成され、絶縁層の上方に半導体層が設けられているＳＯＩ基板であってもよい。
【００６１】
ただし、各ゲート酸化膜１２１，１３１及び各ポリシリコンゲート電極１２２，１３２を形成した後、絶縁性サイドウォール１２３，１３３を形成する前に、ＮＭＩＳＦＥＴ形成領域ＲｎｔとＰＭＩＳＦＥＴ形成領域Ｒｐｔとで個別に低濃度不純物のイオン注入を行なって、ＮＭＩＳＦＥＴ形成領域Ｒｎｔにおいては、ポリシリコンゲート電極１２２に自己整合的にＮ型低濃度ソース・ドレイン拡散層１０１ａ（エクステンション層又はＬＤＤ層）を形成し、ＰＭＩＳＦＥＴ形成領域Ｒｐｔにおいては、ポリシリコンゲート電極１３２に自己整合的にＰ型低濃度ソース・ドレイン拡散層１０２ａ（エクステンション層又はＬＤＤ層）を形成する。その後、各絶縁性サイドウォール１２３，１３３を形成した後に、ＮＭＩＳＦＥＴ形成領域ＲｎｔとＰＭＩＳＦＥＴ形成領域Ｒｐｔとで個別に高濃度不純物のイオン注入を行なって、ＮＭＩＳＦＥＴ形成領域Ｒｎｔにおいては、絶縁性サイドウォール１２３に自己整合的にＮ型高濃度ソース・ドレイン拡散層１０１ｂを形成し、ＰＭＩＳＦＥＴ形成領域Ｒｐｔにおいては、絶縁性サイドウォール１３３に自己整合的にＰ型高濃度ソース・ドレイン拡散層１０２ｂを形成する。
【００６２】
また、ＮＭＩＳＦＥＴのポリシリコン電極１２２には、ポリシリコン膜の状態でヒ素，リンなどのＮ型不純物をイオン注入によって導入してもよい。ただし、高濃度ソース・ドレイン拡散層形成のためのイオン注入により、各ポリシリコンゲート電極１２２，１３２には、それぞれＮ型不純物（ヒ素又はリン），Ｐ型不純物（ボロン）が導入される。
【００６３】
次に、図３（ｂ）に示す工程で、第１の実施形態における図１（ｂ），（ｃ）に示す工程と同じ工程を行なう。まず、Ｃｏ膜を形成する前に、アルゴンプラズマ（圧力０．４ｍＴｏｒｒ，プラズマパワー４００Ｗ，バイアスパワー２６０Ｗ、基板バイアス−１２０Ｖ，エッチング時間５秒）によるスパッタエッチングを行ない、アルゴンイオンの物理的スパッタによって自然酸化膜を除去する。その後、スパッタエッチングが終了すると、ウエハを真空中でＣｏスパッタチャンバに搬送する。Ｃｏスパッタチャンバ内で、圧力２．０ｍＴｏｒｒ，ＤＣパワー１００Ｗの条件でスパッタを行なって、ウエハ上に、膜厚が７ｎｍのＣｏ膜１１４を堆積する。引き続き、ウエハを真空中でＴｉスパッタチャンバまで搬送して、Ｔｉスパッタチャンバ内で、リアクティブスパッタ法により、圧力４．５ｍＴｏｒｒ，ＤＣパワー７２００Ｗ，アルゴン流量／窒素流量＝２／３の条件で、ウエハ上に膜厚が２０ｎｍのＴｉＮ膜１１５を堆積し、その後、ウエハを大気曝露させる。
【００６４】
さらに、ＲＴＡ装置によって、ＴｉＮ膜１１５の堆積後に大気曝露されたウエハに、４７０℃，６０秒の条件で第１回目のＲＴＡ処理を施し、未反応のＣｏ膜１１４とＴｉＮ膜１１５とを選択的に除去する。この未反応のＣｏ膜１１４とＴｉＮ膜１１５との除去は、例えば、硫酸或いは塩酸と過酸化水素水とを混合させた酸性薬液や、水酸化アンモニウムと過酸化水素水とを混合させたアルカリ性薬液を用いて行なうことができる。その後、ウエハに、８５０℃，６０秒の条件で２回目のＲＴＡ処理を施し、Ｎ型高濃度ソース・ドレイン拡散層１０１ｂの上方にはＮ型拡散層上シリサイド膜１１６ｎを、Ｐ型高濃度ソース・ドレイン拡散層１０２ｂの上方にはＰ型拡散層上シリサイド膜１１６ｐを、ポリシリコンゲート電極１２２，１３２の上にはゲート上シリサイド膜１１６ｂをそれぞれ形成する。各拡散層上シリサイド膜１１６ｎ，１１６ｐ，各高濃度ソース・ドレイン拡散層１０１ｂ，１０２ｂ及び各低濃度ソース・ドレイン領域１０１ａ，１０２ａにより、ソース・ドレイン領域が構成されている。ゲート上シリサイド膜１１６ｂ及び各ポリシリコンゲート電極１２２，１３２により、ゲート電極が構成されている。
【００６５】
次に、図３（ｃ）に示す工程で、基板上に、膜厚が５０ｎｍのＬＰ−ＳｉＮ膜１１７と、厚さ４００ｎｍのＨＤＰ−ＳｉＯ２  膜１１８とからなる第１の層間絶縁膜１４５を形成し、ＣＭＰ法により第１の層間絶縁膜１４５を平坦化する。さらに、フォトリソグラフィーとドライエッチングにより、第１の層間絶縁膜１４５を貫通してＮ型拡散層上シリサイド膜１１６ｎに到達するＮ型拡散層上第１接続孔１５０ｎと、第１の層間絶縁膜１４５を貫通してＰ型拡散層上シリサイド膜１１６ｐに到達するＰ型拡散層上第１接続孔１５０ｐとを形成する。
【００６６】
次に、図３（ｄ）に示す工程で、加速電圧１０ｋｅＶ，ドーズ量８．０×１０１４ｃｍ−２の条件で、窒素イオン（Ｎ＋  ）を注入する。これにより、Ｎ型拡散層上シリサイド膜１１６ｎ及びＰ型拡散層上シリサイド膜１１６ｐに、窒素が導入されることになる。
【００６７】
次に、図４（ａ）に示す工程で、各第１接続孔１５０ｎ，１５０ｐ内にＴｉ膜からなる下地膜１６１，ＴｉＮ膜からなるバリア膜１６２及びＷ膜１６３を埋め込んで、Ｎ型拡散層シリサイド膜１１６ｎにコンタクトするＮ型拡散層上第１プラグ１６０ｎと、Ｐ型拡散層シリサイド膜１１６ｐにコンタクトするＰ型拡散層上第１プラグ１６０ｐとを形成する。その際、スパッタ法により、圧力１．５ｍＴｏｒｒ，ＤＣパワー１１０００Ｗの条件で厚さ２０ｎｍのＴｉ膜を堆積し、スパッタ法により、圧力４．５ｍＴｏｒｒ，ＤＣパワー７２００Ｗ，アルゴン流量／窒素流量＝３／７の条件でＴｉ膜の上に厚さ５０ｎｍのＴｉＮ膜を堆積し、ＣＶＤ法により、厚さ２００ｎｍのＷ膜とを順次形成する。その後、ＣＭＰ法を用いて第１の層間絶縁膜１４５上のＷ膜，ＴｉＮ膜及びＴｉ膜を研磨除去することによって、Ｔｉ膜，ＴｉＮ膜及びＷ膜を各第１接続孔内に埋め込む。
【００６８】
次に、図４（ｂ）に示す工程で、第１の層間絶縁膜１４５，Ｎ型拡散層上第１プラグ１６０ｎ及びＰ型拡散層上第１プラグ１６０ｐの上に、厚さ３００ｎｍのＨＤＰ−ＳｉＯ２  膜からなる第２の層間絶縁膜１４７を堆積し、ＣＭＰ法により、第２の層間絶縁膜１４７を平坦化する。その後、フォトリソグラフィーとドライエッチングにより、第２の層間絶縁膜１４７を貫通して、Ｎ型拡散層上第１プラグ１６０ｎ，Ｐ型拡散層上第１プラグ１６０ｐにそれぞれ到達するＮ型拡散層上第２接続孔，Ｐ型拡散層上第２接続孔（いずれも図示せず）を形成した後、各第２接続孔内にＴｉ膜からなる下地膜１７１，ＴｉＮ膜からなるバリア膜１７２及びＷ膜１７３を埋め込んで、Ｎ型拡散層上第１プラグ１６０ｎに接触するＮ型拡散層上第２プラグ１７０ｎと、Ｐ型拡散層上第１プラグ１６０ｐに接触するＰ型拡散層上第２プラグ１７０ｐとを形成する。
【００６９】
次に、図４（ｃ）に示す工程で、第２の層間絶縁膜１４７，Ｎ型拡散層上第２プラグ１７０ｎ及びＰ型拡散層上第２プラグ１７０ｐの上に、厚さ３００ｎｍのＨＤＰ−ＳｉＯ２  膜からなる第３の層間絶縁膜１４９を堆積した後、ＣＭＰ法により、第２の層間絶縁膜１４９を平坦化する。その後の工程の図示は省略するが、メモリセル形成工程を経て、第３の層間絶縁膜への第３接続孔の形成、Ｎ型拡散層上第２プラグ１７０ｎに接続されるＮ型拡散層上第３プラグ及びＰ型拡散層上第２プラグ１７０ｐに接続されるＰ型拡散層上第３プラグの形成，ぞの後のダマシン法による上層の多層配線層の形成などを行なう。これにより、高濃度の窒素を含むＮ型拡散層上シリサイド膜１１６ｎの上方には、Ｎ型拡散層上第１プラグ１６０ｎ，Ｎ型拡散層上第２プラグ１７０ｎ及びＮ型拡散層上第３プラグからなるスタックコンタクト構造が形成される。一方、Ｐ型拡散層上シリサイド膜１１６ｐの上方には、Ｐ型拡散層上第１プラグ１６０ｐ，Ｐ型拡散層上第２プラグ１７０ｐ及びＰ型拡散層上第３プラグからなるスタックコンタクト構造が形成される。
【００７０】
図４（ｃ）に示す工程よりも後の工程において、Ｎ型拡散層上シリサイド膜１１６ｎ，Ｐ型拡散層上シリサイド膜１１６ｐの上方の各スタックコンタクト構造は、３次元的に第１，第２，第３の層間絶縁膜１４５，１４７，１４９に囲まれた状態となり、メモリセル形成工程における高温長時間の熱処理が施される。
【００７１】
ここで、本実施形態の製造工程によって形成されたＮ型拡散層上シリサイド膜１１６ｎのうちＮ型拡散層上第１プラグ１６０ｎに接触する領域には、窒素が注入されており、Ｎ型拡散層上シリサイド膜１１６ｎ内で窒素原子がシリサイド結晶粒中や粒界に存在するために、コバルト原子やシリコン原子の拡散が妨げられる。したがって、その後、高温長時間の熱処理工程を経験しても、従来のＮ型高濃度ソース・ドレイン拡散層上のシリサイド膜のごとく、シリサイド結晶粒の凝集によってコンタクト抵抗が増大するような不具合を回避することができ、ひいては、スタックコンタクト構造の耐熱性の向上を図ることができる。
【００７２】
特に、ＤＲＡＭ・ロジック混載型半導体装置（ＤＲＡＭ混載デバイス）においては、ロジック用トランジスタの第１の層間絶縁膜，第２の層間絶縁膜，各第１プラグ，各第２プラグを形成してから、ＤＲＡＭメモリセルのキャパシタを形成する工程（例えばＯＮ膜，ＯＮＯ膜などの形成の際の熱酸化処理工程）で、８００℃前後の高温長時間の熱処理が行なわれることが多い。その場合、特にＮ型拡散層上シリサイド膜の結晶粒の凝集に起因するコンタクト抵抗の増大を招くおそれが大きい。したがって、本実施形態は、ＤＲＡＭ混載型半導体装置において著効を発揮することができる。
【００７３】
なお、本実施形態における金属パッド用の金属膜を配線（例えばローカル配線）として使用することも可能である。また、Ｎ型拡散層上のシリサイド膜として、チタンシリサイド膜、ニッケルシリサイド膜を用いた場合においても、コバルトシリサイド膜と同様に、結晶粒の凝集によるコンタクト抵抗の増大を招くおそれがある。よって、本実施形態は、シリサイド膜として、チタンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜のうちから選ばれるいずれか１つのシリサイド膜を形成した場合に、上述の効果を発揮することができる。
【００７４】
また、第２の実施形態における図３（ｄ）に示す工程で、Ｎ型拡散層上第１接続孔１５０ｎを含む領域を開口し、Ｐ型拡散層上第１接続孔１５０ｐを塞ぐレジスト膜を形成し、このレジスト膜を注入マスクとして、窒素イオン（Ｎ＋  ）を注入してもよい。その場合には、Ｎ型拡散層上シリサイド膜１１６ｎには、窒素が導入されることになるが、Ｐ型拡散層上シリサイド膜１１６ｐには窒素は導入されない。この方法では、第２の実施形態に比べると、Ｐ型拡散層上シリサイド膜１１６ｐに窒素が導入されないので、Ｐ型拡散層上シリサイド膜１１６ｐ上のスタックコンタクト構造における抵抗を低減する点で有利であるが、反面、フォトリソグラフィー工程の追加が必要になる点で不利である。
【００７５】
また、上記第２の実施形態において、シリサイド膜への窒素のイオン注入に代えて、窒素ラジカルを含むプラズマや窒素を含む雰囲気中での熱処理によって、シリサイド膜に窒素を導入してもよい。
【００７６】
なお、上記第１，第２の実施形態においては、第１〜第３の層間絶縁膜１４５，１４７，１４９として、ＨＤＰ−ＳｉＯ２  膜を堆積したが、すべての層間絶縁膜又はいずれか１又は２以上の層間絶縁膜がＢＰＳＧ膜やＢＳＧ膜やＰＳＧ膜によって構成されていてもよい。ただし、ＨＤＰ−ＳｉＯ２  膜は、緻密性及び狭い溝部への埋め込み性の点でＢＰＳＧ膜よりも有利な反面、ＢＰＳＧ膜よりも大きな熱応力を発生させるので、ＨＤＰ−ＳｉＯ２  膜を用いた場合に、本発明の各実施形態の著効を発揮することができる。
【００７７】
【発明の効果】
本発明の半導体装置又はその製造方法によると、Ｎ型拡散層上シリサイド膜のスタックコンタクトに応力緩和用パッドを介在させて層間絶縁膜の熱応力を緩和する、あるいはＮ型拡散層上シリサイド膜のプラグとの境界付近の領域に窒素を注入して粒界拡散を抑制することによって、その後、高温長時間の熱処理工程を経てもＮ型拡散層上シリサイド膜の結晶粒の凝集を防止でき、コンタクト抵抗の増大を抑制することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、応力緩和用パッドを設けた半導体装置に係る第１の実施形態の製造工程の前半部を示す断面図である。
【図２】（ａ）〜（ｃ）は、応力緩和用パッドを設けた半導体装置に係る第１の実施形態の製造工程の後半部を示す断面図である。
【図３】（ａ）〜（ｄ）は、Ｎ型拡散層上シリサイド膜に窒素を注入した半導体装置に係る第２の実施形態の製造工程の前半部を示す断面図である。
【図４】（ａ）〜（ｃ）は、Ｎ型拡散層上シリサイド膜に窒素を注入した半導体装置に係る第２の実施形態の製造工程の後半部を示す断面図である。
【図５】（ａ）〜（ｄ）は、拡散層上シリサイド膜に金属プラグを形成する工程を含む従来のＤＲＡＭ混載半導体装置の製造工程の前半部を示す断面図である。
【図６】（ａ）〜（ｃ）は、拡散層上シリサイド膜に金属プラグを形成する工程を含む従来のＤＲＡＭ混載半導体装置の製造工程の後半部を示す断面図である。
【図７】従来のＤＲＡＭ混載半導体装置におけるタングステンプラグのコンタクト抵抗の測定結果を示す図である。
【図８】Ｎ型拡散層上シリサイド膜とタングステンプラグとの接触部の不良解析のために撮影した断面ＴＥＭ写真図である。
【図９】Ｎ型拡散基板のサンプルとＰ型拡散基板のサンプルとに対するＸＲＤ強度（エピタキシャル成長の度合）の測定結果を表にして示す図である。
【図１０】（ａ）〜（ｃ）は、それぞれ順に、従来技術及び第１の実施形態のＮ型拡散層上のコンタクト抵抗のデータを示す図，従来のスタックコンタクト構造を示す断面図，第１の実施形態のスタックコンタクト構造を示す断面図である。
【符号の説明】
１００    シリコン基板
１０１ａ  Ｎ型低濃度ソース・ドレイン拡散層
１０１ｂ  Ｎ型高濃度ソース・ドレイン拡散層
１０２ａ  Ｐ型低濃度ソース・ドレイン拡散層
１０２ｂ  Ｐ型高濃度ソース・ドレイン拡散層
１１１    シャロートレンチ
１１４    Ｃｏ膜
１１５    ＴｉＮ膜
１１６ｎ  Ｎ型拡散層上シリサイド膜
１１６ｐ  Ｐ型拡散層上シリサイド膜
１１６ｂ  ゲート上シリサイド膜
１１７    ＬＰ−ＳｉＮ膜
１１８    ＨＤＰ−ＳｉＯ２  膜
１２１    ゲート酸化膜
１２２    ゲート電極
１２３    サイドウォール
１３１    ゲート酸化膜
１３２    ゲート電極
１３３    サイドウォール
１４５    第１の層間絶縁膜
１４７    第２の層間絶縁膜
１４９    第３の層間絶縁膜
１５０ｎ  Ｎ型拡散層上第１接続孔
１５０ｐ  Ｐ型拡散層上第１接続孔
１５１    Ｔｉ／ＴｉＮ／Ｗ積層膜
１５２    応力緩和用金属パッド
１５３    レジスト膜
１６０ｎ  Ｎ型拡散層上第１プラグ
１６０ｐ  Ｐ型拡散層上第１プラグ
１６１    下地膜
１６２    バリア膜
１６３    Ｗ膜
１７０ｎ  Ｎ型拡散層上第２プラグ
１７０ｐ  Ｐ型拡散層上第２プラグ
１７１    下地膜
１７２    バリア膜
１７３    Ｗ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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