(57)【要約】【課題】強誘電体キャパシタのインプリント効果による強誘電体メモリの劣化を防止し、強誘電体メモリの寿命を向上させることを課題とする。【解決手段】強誘電体キャパシタ（Ｃ０，Ｃ１）と、強誘電体キャパシタの一端に接続されるスイッチングトランジスタ（Ｔ０，Ｔ１）と、強誘電体キャパシタの他端に接続されるプレート線（ＰＬ）と、スイッチングトランジスタのスイッチングを制御するためのワード線（ＷＬ）と、スイッチングトランジスタを介して強誘電体キャパシタの一端に接続されるビット線（ＢＬ０，ＢＬ１）と、ビット線の電圧を増幅するためのセンスアンプ（１０４）とを有する強誘電体メモリが提供される。この際、リセット回路（１１２）は、強誘電体キャパシタの両端の電圧を、２回以上分極正負極性反転させ、かつその電圧振幅を減衰させながらマイナーループとして印加することにより強誘電体キャパシタの分極電荷を除去する。【選択図】　　　　図１
2004022017.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタと、
前記強誘電体キャパシタの一端に接続されるスイッチングトランジスタと、
前記強誘電体キャパシタの他端に接続されるプレート線と、
前記スイッチングトランジスタのスイッチングを制御するためのワード線と、
前記スイッチングトランジスタを介して前記強誘電体キャパシタの一端に接続されるビット線と、
前記ビット線の電圧を増幅するためのセンスアンプと、
前記強誘電体キャパシタの両端の電圧を、２回以上分極正負極性反転させ、かつその電圧振幅を減衰させながらマイナーループとして印加することにより前記強誘電体キャパシタの分極電荷を除去するリセット回路と
を有する強誘電体メモリ。
【請求項２】
前記リセット回路は、前記スイッチングトランジスタを介して前記強誘電体キャパシタに前記マイナーループの電圧を供給するためのリセット制御回路と、前記センスアンプ又は前記リセット制御回路のいずれかを前記ビット線に接続するためのスイッチとを有する請求項１記載の強誘電体メモリ。
【請求項３】
さらに、ユーザが操作可能なリセットスイッチを有し、
前記リセット回路は、前記リセットスイッチの操作に応じて前記マイナーループの電圧を前記強誘電体キャパシタに供給する請求項２記載の強誘電体メモリ。
【請求項４】
前記強誘電体キャパシタは第１及び第２の強誘電体キャパシタを有し、
前記スイッチングトランジスタは、前記第１及び第２の強誘電体キャパシタの一端にそれぞれ接続される第１及び第２のスイッチングトランジスタを有し、
前記ビット線は、前記第１及び第２のスイッチングトランジスタを介して前記第１及び第２の強誘電体キャパシタの一端にそれぞれ接続される第１及び第２のビット線を有し、
前記プレート線は、前記第１及び第２の強誘電体キャパシタの他端に接続され、
前記ワード線は、前記第１及び第２のスイッチングトランジスタのスイッチングを制御し、
前記センスアンプは、前記第１及び第２のビット線の電圧を増幅する請求項３記載の強誘電体メモリ。
【請求項５】
強誘電体キャパシタと、
前記強誘電体キャパシタの一端に接続されるスイッチングトランジスタと、
前記強誘電体キャパシタの他端に接続されるプレート線と、
前記スイッチングトランジスタのスイッチングを制御するためのワード線と、
前記スイッチングトランジスタを介して前記強誘電体キャパシタの一端に接続されるビット線と、
前記ビット線の電圧を増幅するためのセンスアンプと、
前記強誘電体キャパシタの両端の電圧を、電圧正負極性反転させ、かつその電圧振幅を減衰させながらマイナーループとして印加することにより前記強誘電体キャパシタの分極電荷を除去するリセット回路と
を有する強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリに関し、特に強誘電体キャパシタを有する強誘電体メモリに関する。
【０００２】
【従来の技術】
強誘電体キャパシタを半導体デバイス上に集積した強誘電体メモリはＫｒｙｓａｌｉｓ社により発表されている。例えば、Ｓ．　Ｓ．　Ｅａｔｏｎ，　Ｄ．　Ｂ．　Ｂｕｔｌｅｒ，　Ｍ．　Ｐａｒｒｉｓ，　Ｄ．Ｗｉｌｓｏｎ，　Ｈ．　ＭｃＮｅｉｌｌｉｅ，　ＩＳＳＣＣ　Ｄｉｇ　ｏｆ　Ｔｅｃｈ．　Ｐａｐｅｒｓ　（１９８８）の１３１頁、及びＪ．　Ｔ．　Ｅｖａｎｓ　ａｎｄ　Ｒ．　Ｗｏｍａｃｋ，　ＩＥＥＥ　Ｊ．　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ　２３　（１９８８）の１１７１頁に開示されている。
【０００３】
強誘電体メモリは、キャパシタ膜に強誘電体を用いる他は、ＤＲＡＭ（ｄｙｎａｍｉｃ　ｒａｎｄｏｍ−ａｃｃｅｓｓ　ｍｅｍｏｒｙ）とほぼ同じ構造で作製でき、高集積化が可能である。また、強誘電体キャパシタの分極反転を利用するため、データは不揮発であり、また書き換えを高速、かつ低電力で行うことができる。
【０００４】
図４は、２トランジスタ２キャパシタ（２Ｔ２Ｃ）を基本セル構成とした強誘電体メモリの概略を示す。強誘電体キャパシタＣ０及びＣ１は、電極間に例えば酸化物強誘電体薄膜を挟んだキャパシタである。スイッチング用ｎチャネルＭＯＳトランジスタＴ０及びＴ１は、共にゲートがワード線ＷＬを介してワード線駆動回路１０１に接続される。トランジスタＴ０は、ドレインがビット線ＢＬ０に接続され、ソースが強誘電体キャパシタＣ０の一端に接続される。強誘電体キャパシタＣ０の他端には、プレート線ＰＬを介してプレート線駆動回路１０２が接続される。トランジスタＴ１は、ドレインがビット線ＢＬ１に接続され、ソースが強誘電体キャパシタＣ１の一端に接続される。強誘電体キャパシタＣ１の他端には、プレート線ＰＬを介してプレート線駆動回路１０２が接続される。センスアンプ１０４は、センスアンプ駆動回路１０３の制御に応じて、ビット線ＢＬ０及びＢＬ１間の電位差を増幅する。ワード線駆動回路１０１は、ワード線ＷＬに電圧を供給する。プレート線駆動回路１０２は、プレート線ＰＬに電圧を供給する。センスアンプ駆動回路１０３は、センスアンプ制御線ＳＡを介してセンスアンプ１０４を駆動する。
【０００５】
図５は、強誘電体キャパシタＣ０及びＣ１のヒステリシス特性を示す。図の横軸は、ビット線ＢＬ０及びＢＬ１側のキャパシタの電極に対するプレート線ＰＬ側の電極の電圧Ｖを示し、縦軸は分極Ｐを示す。電圧Ｖが０のときには、Ｓ１及びＳ３の２状態がある。状態Ｓ１は、負の分極であり、例えば「１」の状態とする。一方、状態Ｓ３は、正の分極であり、例えば「０」の状態とする。さらに、キャパシタＣ０に「０」、キャパシタＣ１に「１」が書き込まれている状態をデータ「１」とする。逆に、キャパシタＣ０に「１」、キャパシタＣ１に「０」が書き込まれている状態をデータ「０」とする。
【０００６】
図６は、強誘電体メモリの読み出し動作を示すタイミング図である。セルには、データ「１」が書き込まれているとする。
まず、期間ｔ１では、ワード線ＷＬ、プレート線ＰＬ及びセンスアンプ制御線ＳＡが基準電位Ｖｓｓに制御される。基準電位Ｖｓｓは、例えばグランドである。ワード線ＷＬが基準電位Ｖｓｓであると、トランジスタＴ０及びＴ１はオフになり、ビットラインＢＬ０及びＢＬ１は基準電位Ｖｓｓになる。
【０００７】
次に、期間ｔ２では、ワード線ＷＬ及びプレート線ＰＬを電源電位Ｖｃｃ、センスアンプ制御線ＳＡを基準電位Ｖｓｓに制御する。ワード線ＷＬが電源電位Ｖｃｃになると、トランジスタＴ０及びＴ１はオンする。その結果、ビット線ＢＬ０及びＢＬ１には、キャパシタＣ０及びＣ１の分極に応じた電位が発生する。
【０００８】
以下、図７（Ａ）及び（Ｂ）を参照しながら、その詳細を説明する。セルには、データ「１」が書き込まれているとすると、キャパシタＣ０に「０」、キャパシタＣ１に「１」が書き込まれていることになる。すなわち、上記の期間ｔ１では、キャパシタＣ０は図７（Ａ）の状態Ｓ３、キャパシタＣ１は図７（Ｂ）の状態Ｓ１にある。
【０００９】
期間ｔ２において、プレート線ＰＬに電源電位Ｖｃｃが印加されると、キャパシタＣ０は、図７（Ａ）に示すように、状態Ｓ３から状態Ｓ２に遷移する。その結果、状態Ｓ２及びＳ３の分極差Ｐ１に応じた電位がビット線ＢＬ０に生じる。一方、キャパシタＣ１は、図７（Ｂ）に示すように、状態Ｓ１から状態Ｓ２に遷移する。その結果、状態Ｓ２及びＳ１の分極差Ｐ２に応じた電位がビット線ＢＬ１に生じる。分極差Ｐ２はＰ１より大きいので、ビット線ＢＬ１の電位はビット線ＢＬ０の電位よりも高い。
【００１０】
次に、期間ｔ３では、プレート線ＰＬの電位をＶｓｓに下げる。すると、キャパシタＣ０は、図７（Ａ）の状態Ｓ２からＳ３に遷移する。一方、キャパシタＣ１は、図７（Ｂ）の状態Ｓ２からＳ３へ遷移する。すなわち、キャパシタＣ０は、図７（Ａ）において、期間ｔ０で状態Ｓ３であったのが、期間ｔ３で状態ｔ３に戻ったことになる。状態が元に戻ったことになるので、状態遷移による分極差は０である。分極差が０であるので、ビット線ＢＬ０は基準電位（グランド）Ｖｓｓになる。一方、キャパシタＣ１は、図７（Ｂ）において、期間ｔ０で状態Ｓ１であったのが、期間ｔ３で状態Ｓ３に遷移したことになる。この状態遷移による分極差はＰ３である。ビット線ＢＬ１には、分極差Ｐ３に応じた電位が発生する。
【００１１】
次に、期間ｔ４では、センスアンプ制御線ＳＡを電源電位Ｖｃｃに制御する。すると、センスアンプ１０４は、ビット線ＢＬ０及びＢＬ１の間の電位差を増幅する。ビット線ＢＬ１は電源電位Ｖｃｃになり、ビット線ＢＬ０は基準電位Ｖｓｓになる。これにより、読み出しデータが「１」であると判断し、外部に出力可能になる。強誘電体メモリの読み出しは、破壊読み出しである。すなわち、この読み出し処理を行うと、期間ｔ１におけるキャパシタＣ０及びＣ１の状態が破壊され、期間ｔ４ではキャパシタＣ０及びＣ１は共に状態Ｓ３になってしまう。そこで、以下の処理により、再書き込みを行い、元の状態に戻す。
【００１２】
次に、期間ｔ５において、ワード線ＷＬを電源電位Ｖｃｃより高くし、キャパシタＣ０及びＣ１への書き込みを可能にする。この際、ビット線ＢＬ０は基準電位Ｖｓｓであり、ビット線ＢＬ１は電源電位Ｖｃｃである。
【００１３】
また、期間ｔ５においては、プレート線ＰＬを電源電位Ｖｃｃに上げる。すると、プレート線ＰＬが電源電位Ｖｃｃであり、ビット線ＢＬ０が基準電位Ｖｓｓであるので、キャパシタＣ０は図７（Ａ）の状態Ｓ３から状態Ｓ２に遷移する。一方、プレート線ＰＬが電源電位Ｖｃｃであり、ビット線ＢＬ１が電源電位Ｖｃｃであるので、キャパシタＣ１は図７（Ｂ）の状態Ｓ３を維持する。
【００１４】
次に、期間ｔ６では、プレート線ＰＬを基準電位Ｖｓｓに下げ、ワード線ＷＬを電源電位Ｖｃｃより高くした状態を維持する。すると、キャパシタＣ０は、プレート線ＰＬが基準電位Ｖｓｓであり、ビット線ＢＬ０が基準電位Ｖｓｓであるので、図７（Ａ）の状態Ｓ２から状態Ｓ３に遷移する。一方、キャパシタＣ１は、プレート線ＰＬが基準電位Ｖｓｓであり、ビット線ＢＬ１が電源電位Ｖｃｃであるので、図７（Ｂ）の状態Ｓ３から状態Ｓ４に遷移する。
【００１５】
次に、センスアンプ制御信号ＳＡを基準電位Ｖｓｓに下げ、期間ｔ７でワード線ＷＬを基準電位Ｖｓｓに下げる。ビット線ＢＬ０及びＢＬ１は共に基準電位Ｖｓｓになる。キャパシタＣ０は図７（Ａ）の状態Ｓ３、キャパシタＣ１は図７（Ｂ）の状態Ｓ１に落ち着く。これにより、キャパシタＣ０及びＣ１は、読み出し前の期間ｔ１の状態に戻ったことになる。
【００１６】
【発明が解決しようとする課題】
強誘電体キャパシタＣ０及びＣ１にデータを書き込んで長時間データを保持すると、図７（Ａ）及び（Ｂ）のヒステリシス特性に電圧シフトが生じる。すなわち、インプリント効果が生じる。
【００１７】
図８（Ａ）及び（Ｂ）は、電圧シフトが生じたヒステリシス特性を示す図である。
図８（Ａ）は、キャパシタＣ０又はＣ１が状態Ｓ３を保持したときのヒステリシス特性である。これは、例えばキャパシタＣ０に「０」が書き込まれた状態を意味する。ここで、ヒステリシス特性が経時変化により図７（Ａ）に比べて右側にシフトしているとする。セルから読み出しを行う際、状態Ｓ２及びＳ３の分極差Ｐ１１は、図７（Ａ）の分極差Ｐ１より大きくなる。
【００１８】
このように、ヒステリシス特性が右側にシフトしている場合では、キャパシタＣ１から状態Ｓ１を読み出す際、状態Ｓ１及びＳ２の分極差は、図７（Ｂ）の分極差Ｐ２とほぼ同じである。この場合の分極差をＰ２とすると、図９（Ａ）に示すように、分極差Ｐ２は時間経過しても変わらない。
【００１９】
図８（Ｂ）は、キャパシタＣ０又はＣ１が状態Ｓ１を保持したときのヒステリシス特性である。これは、例えばキャパシタＣ１に「１」が書き込まれた状態を意味する。ここで、ヒステリシス特性が経時変化により図７（Ｂ）に比べて左側にシフトしているとする。その結果、状態Ｓ１及びＳ２の分極差Ｐ１２は、図７（Ｂ）の分極差Ｐ２より小さくなる。
【００２０】
このように、ヒステリシス特性が左側にシフトしている場合には、キャパシタＣ０から状態Ｓ３を読み出す際、状態Ｓ２及びＳ３の分極差は、図７（Ａ）の分極差Ｐ１とほぼ同じである。この場合の分極差をＰ１とすると、図９（Ａ）に示すように、分極差Ｐ１は時間経過しても変わらない。
【００２１】
図９（Ｂ）は、図８（Ａ）のキャパシタＣ０の分極差Ｐ１１及び図８（Ｂ）のキャパシタＣ１の分極差Ｐ１２の時間変化を示す。分極差Ｐ１１は、時間経過と共に大きくなる。一方、分極差Ｐ１２は、時間経過と共に小さくなる。分極差Ｐ１１は、図６の期間ｔ２のビット線ＢＬ０の電位に相当する。分極差Ｐ１２は、図６の期間ｔ２のビット線ＢＬ１の電位に相当する。すなわち、分極差Ｐ１１及びＰ１２の差８０１が読み出しマージンになる。読み出しマージン８０１は、時間経過と共に小さくなる。この読み出しマージン８０１が所定値より小さくなると、センスアンプ１０４で増幅して読み出すことができなくなってしまう。読み出しマージン８０１が所定値まで小さくなったときの時間Ｔが強誘電体メモリの寿命である。なお、図９（Ａ）の場合は、読み出しマージンが変化しない。
【００２２】
上記のインプリント効果は、強誘電体キャパシタに本質的な現象であるため、完全に抑えることは困難で、強誘電体メモリの寿命もこれによって制限されているのが現状である。
従来は、メモリ検査の必要性から強誘電体メモリに電荷を蓄えた状態で工場出荷せざるを得ず、当然のことながら最初に使用されるまでに、強誘電体メモリがインプリント効果によって劣化するのを余儀なくされていた。また、工場出荷後においても、強誘電体メモリに過去のデータを記憶させたまま放置しておくことは、セキュリティの観点から好ましくない。
【００２３】
本発明の目的は、強誘電体キャパシタのインプリント効果による強誘電体メモリの劣化を防止し、強誘電体メモリの寿命を向上させることであり、特に、工場出荷後のインプリント効果による強誘電体メモリの劣化を防止することである。本発明の他の目的は、強誘電体キャパシタの分極電荷を除去することにより、「０」又は「１」のいずれでもないデータ状態を作り出し、セキュリティの強化を図ることである。
【００２４】
【課題を解決するための手段】
本発明の一観点によれば、強誘電体キャパシタと、強誘電体キャパシタの一端に接続されるスイッチングトランジスタと、強誘電体キャパシタの他端に接続されるプレート線と、スイッチングトランジスタのスイッチングを制御するためのワード線と、スイッチングトランジスタを介して強誘電体キャパシタの一端に接続されるビット線と、ビット線の電圧を増幅するためのセンスアンプとを有する強誘電体メモリが提供される。この際、リセット回路は、強誘電体キャパシタの両端の電圧を、２回以上分極正負極性反転させ、かつその電圧振幅を減衰させながらマイナーループとして印加することにより強誘電体キャパシタの分極電荷を除去する。
【００２５】
強誘電体メモリの工場出荷時に、強誘電体キャパシタの分極電荷を除去すれば、工場出荷後に最初に強誘電体メモリを使用するまでの間も、インプリント効果による強誘電体キャパシタの特性劣化を防止し、信頼性が高く、寿命の長い強誘電体メモリを提供することができる。また、単に工場出荷後だけでなく、長期間使用しないで保管する場合にも、強誘電体キャパシタの分極電荷を除去することにより、同様の効果を得ることができる。また、強誘電体キャパシタの分極電荷を除去することにより、「０」又は「１」のいずれでもないデータ状態を作り出し、セキュリティの強化を図ることができる。
【００２６】
【発明の実施の形態】
図１は、本発明の実施形態による強誘電体メモリの構成を示す図である。強誘電体メモリは、例えば２トランジスタ２キャパシタ（２Ｔ２Ｃ）を基本セル構成としている。強誘電体キャパシタＣ０及びＣ１は、電極間に例えば酸化物強誘電体薄膜を挟んだキャパシタである。スイッチング用ｎチャネルＭＯＳトランジスタＴ０及びＴ１は、共にゲートがワード線ＷＬを介してワード線駆動回路１０１に接続される。トランジスタＴ０は、ドレインがビット線ＢＬ０に接続され、ソースが強誘電体キャパシタＣ０の一端に接続される。強誘電体キャパシタＣ０の他端には、プレート線ＰＬを介してプレート線駆動回路１０２が接続される。トランジスタＴ１は、ドレインがビット線ＢＬ１に接続され、ソースが強誘電体キャパシタＣ１の一端に接続される。強誘電体キャパシタＣ１の他端には、プレート線ＰＬを介してプレート線駆動回路１０２が接続される。センスアンプ１０４は、センスアンプ駆動回路１０３の制御に応じて、ビット線ＢＬ０及びＢＬ１間の電位差を増幅する。スイッチＳＷ０ｂは、センスアンプ１０４に接続されるビット線ＢＬ０とスイッチングトランジスタＴ０に接続されるビット線ＢＬ０との間の切断又は接続を行う。同様に、スイッチＳＷ１ｂは、センスアンプ１０４に接続されるビット線ＢＬ１とスイッチングトランジスタＴ１に接続されるビット線ＢＬ１との間の切断又は接続を行う。ワード線駆動回路１０１は、ワード線ＷＬに電圧を供給する。プレート線駆動回路１０２は、プレート線ＰＬに電圧を供給する。センスアンプ駆動回路１０３は、センスアンプ制御線ＳＡを介してセンスアンプ１０４を駆動する。
【００２７】
リセットスイッチ１１１は、工場出荷時のみならず工場出荷後にもユーザが操作可能な操作子であり、強誘電体キャパシタＣ０及びＣ１の分極電荷の除去を指示することができる。ユーザがリセットスイッチ１１１を操作すると、リセット信号が発生する。リセット制御回路１１２は、そのリセット信号の有無に応じて、制御信号線ＣＴＲ、リセット線ＥＸ０及びＥＸ１に電圧を供給する。制御信号線ＣＴＲは、リセット信号があるときにはハイレベル（電源電位Ｖｃｃ）になり、リセット信号がないときにはローレベル（基準電位Ｖｓｓ）になる。スイッチＳＷ０ａは、スイッチングトランジスタＴ０に接続されるビット線ＢＬ０とリセット線ＥＸ０との間を切断又は接続する。同様に、スイッチＳＷ１ａは、スイッチングトランジスタＴ１に接続されるビット線ＢＬ１とリセット線ＥＸ１との間を切断又は接続する。ここで、上記の４個のスイッチＳＷ０ａ，ＳＷ１ａ，ＳＷ０ｂ，ＳＷ１ｂは、いずれもｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを並列接続することにより構成される。
【００２８】
インバータ１１３は、制御信号線ＣＴＲの信号を入力し、その信号の論理反転信号を出力する。スイッチＳＷ０ａは、ｐチャネルＭＯＳトランジスタのゲートがインバータ１１３の出力に接続され、ｎチャネルＭＯＳトランジスタのゲートが制御信号線ＣＴＲに接続される。スイッチＳＷ１ａは、ｐチャネルＭＯＳトランジスタのゲートがインバータ１１３の出力に接続され、ｎチャネルＭＯＳトランジスタのゲートが制御信号線ＣＴＲに接続される。スイッチＳＷ０ｂは、ｐチャネルＭＯＳトランジスタのゲートが制御信号線ＣＴＲに接続され、ｎチャネルＭＯＳトランジスタのゲートがインバータ１１３の出力に接続される。スイッチＳＷ１ｂは、ｐチャネルＭＯＳトランジスタのゲートが制御信号線ＣＴＲに接続され、ｎチャネルＭＯＳトランジスタのゲートがインバータ１１３の出力に接続される。
【００２９】
すなわち、リセットスイッチ１１１が操作されなければ、制御信号線ＣＴＲがローレベルになり、スイッチＳＷ０ｂ及びＳＷ１ｂがオンし、スイッチＳＷ０ａ及びＳＷ１ａがオフする。すなわち、スイッチングトランジスタＴ０に接続されるビット線ＢＬ０には、センスアンプ１０４に接続されるビット線ＢＬ０が接続される。さらに、スイッチングトランジスタＴ１に接続されるビット線ＢＬ１には、センスアンプ１０４に接続されるビット線ＢＬ１が接続される。これにより、読み出し及び書き込みを行うことが可能になる。例えば、ワード線ＷＬをハイレベルにすれば、スイッチングトランジスタＴ０及びＴ１がオンし、強誘電体キャパシタＣ０及びＣ１の分極電荷に応じた電圧がビット線ＢＬ０及びＢＬ１に発生する。センスアンプ１０４は、ビット線ＢＬ０及びＢＬ１の電位差を増幅し、外部に出力可能にする。強誘電体メモリの具体的な読み出し方法は、図６及び上記のその説明と同じである。
【００３０】
逆に、リセットスイッチ１１１が操作されれば、制御信号線ＣＴＲがハイレベルになり、スイッチＳＷ０ａ及びＳＷ１ａがオンし、スイッチＳＷ０ｂ及びＳＷ１ｂがオフする。すなわち、スイッチングトランジスタＴ０に接続されるビット線ＢＬ０には、リセット線ＥＸ０が接続される。さらに、スイッチングトランジスタＴ１に接続されるビット線ＢＬ１には、リセット線ＥＸ１が接続される。これにより、強誘電体キャパシタＣ０及びＣ１にリセット線ＥＸ０及びＥＸ１をそれぞれ接続し、強誘電体キャパシタＣ０及びＣ１の分極電荷を除去することができる。
【００３１】
図２は、図１の強誘電体メモリのリセット動作を示すタイミングチャートである。図３（Ａ）は、キャパシタＣ０のヒステリシス特性を示し、図３（Ｂ）はキャパシタＣ１のヒステリシス特性を示す。図３（Ａ）及び（Ｂ）の横軸は、ビット線ＢＬ０及びＢＬ１側のキャパシタの電極に対するプレート線ＰＬ側の電極の電圧Ｖを示し、縦軸は分極Ｐを示す。キャパシタＣ０には、図３（Ａ）に示すように、状態ａ（状態Ｓ３）の分極電荷が書き込まれているとする。一方、キャパシタＣ１には、図３（Ｂ）に示すように、状態ａ（状態Ｓ１）の分極電荷が書き込まれているとする。
【００３２】
まず、期間ｔａでは、リセットスイッチ１１１によりリセット信号が発生すると、ワード線ＷＬを基準電位Ｖｓｓから電源電位Ｖｃｃに上げ、さらにそれより高電位に上げる。また、制御信号線ＣＴＲを基準電位Ｖｓｓから電源電位Ｖｃｃに上げる。この際、プレート線ＰＬ、センスアンプ制御線ＳＡ、リセット線ＥＸ０及びＥＸ１を基準電位Ｖｓｓにする。キャパシタＣ０の両端には０Ｖが印加されるので、キャパシタＣ０は図３（Ａ）の状態ａになる。また、キャパシタＣ１の両端にも０Ｖが印加されるので、キャパシタＣ１は図３（Ｂ）の状態ａになる。
【００３３】
次に、期間ｔｂでは、プレート線ＰＬを電源電位Ｖｃｃにし、リセット線ＥＸ０を基準電位Ｖｓｓにし、リセット線ＥＸ１を所定の正電位にする。キャパシタＣ０の両端には正の電源電位Ｖｃｃの電圧が印加されるので、キャパシタＣ０は図３（Ａ）の状態ｂになる。一方、キャパシタＣ１の両端には所定の正電圧が印加されるので、キャパシタＣ１は図３（Ｂ）の状態ｂになる。
【００３４】
次に、期間ｔｃでは、プレート線ＰＬを基準電位Ｖｓｓにし、リセット線ＥＸ０を所定の正電位にし、リセット線ＥＸ１を所定の正電位にする。キャパシタＣ０の両端には所定の負電圧が印加されるので、キャパシタＣ０は図３（Ａ）の状態ｃになる。一方、キャパシタＣ１の両端には所定の負電圧が印加されるので、キャパシタＣ１は図３（Ｂ）の状態ｃになる。
【００３５】
次に、期間ｔｄでは、プレート線ＰＬを電源電位Ｖｃｃにし、リセット線ＥＸ０を所定の正電位にし、リセット線ＥＸ１を所定の正電位にする。キャパシタＣ０の両端には所定の正電圧が印加されるので、キャパシタＣ０は図３（Ａ）の状態ｄになる。一方、キャパシタＣ１の両端には所定の正電圧が印加されるので、キャパシタＣ１は図３（Ｂ）の状態ｄになる。
【００３６】
次に、期間ｔｅでは、プレート線ＰＬを基準電位Ｖｓｓにし、リセット線ＥＸ０を所定の正電位にし、リセット線ＥＸ１を所定の正電位にする。キャパシタＣ０の両端には所定の負電圧が印加されるので、キャパシタＣ０は図３（Ａ）の状態ｅになる。一方、キャパシタＣ１の両端には所定の負電圧が印加されるので、キャパシタＣ１は図３（Ｂ）の状態ｅになる。
【００３７】
次に、期間ｔｆでは、プレート線ＰＬ、リセット線ＥＸ０及びリセット線ＥＸ１を電源電位Ｖｃｃにする。キャパシタＣ０の両端には０Ｖが印加されるので、キャパシタＣ０は図３（Ａ）の状態ｆになり、分極が０になる。一方、キャパシタＣ１の両端にも０Ｖが印加されるので、キャパシタＣ１は図３（Ｂ）の状態ｆになり分極が０になる。
【００３８】
なお、上記ではキャパシタＣ０が状態Ｓ３（データ「０」）を記憶し、キャパシタＣ１が状態Ｓ１（データ「１」）を記憶する場合を例に説明したが、記憶状態が逆の場合はリセット線ＥＸ０の信号とリセット線ＥＸ１の信号を逆にすればよい。
【００３９】
以上のように、図２、図３（Ａ）及び（Ｂ）に示したように、強誘電体キャパシタＣ０及びＣ１の両端の電圧を、電圧正負極性反転させ、かつその電圧振幅を減衰させながら最後に０Ｖにするマイナーループとして印加することにより、強誘電体キャパシタＣ０及びＣ１の分極電荷を除去することができる。なお、図３（Ａ）及び（Ｂ）の横軸の電圧Ｖは、原点の状態ｆが０Ｖであり、その右側が正電圧であり、左側が負電圧である。
【００４０】
また、図３（Ａ）及び（Ｂ）に示すように、強誘電体キャパシタＣ０及びＣ１の両端の電圧を、２回以上分極正負極性反転させ、かつその電圧振幅を減衰させながらマイナーループとして印加することにより強誘電体キャパシタＣ０及びＣ１の分極電荷を除去することができる。なお、図３（Ａ）及び（Ｂ）の縦軸の分極Ｐは、原点の状態ｆが０であり、その上側が正極であり、下側が負極である。
【００４１】
なお、１回の分極正負極性反転によるマイナーループで強誘電体キャパシタの分極電荷を除去する方法も考えられるが、その場合に印加する電圧に許される誤差は極めて小さい。この印加電圧を正確に知ることができるのは強誘電体メモリのメーカーだけであり、工場出荷後にユーザが分極電荷を除去することは困難である。さらに、その印加電圧は、製造する強誘電体メモリ毎にばらつきがあるため、強誘電体メモリ毎に異なる正確な電圧を印加しなければならない。これに対し、本実施形態のように、２回以上分極正負極性反転させるマイナーループとして電圧を印加すれば、印加電圧の誤差は比較的広範囲まで許される。このため、工場出荷後であってもユーザが分極電荷を除去することができる。また、強誘電体メモリ毎のばらつきがあっても、同一の印加電圧で分極電荷を除去することができる。
【００４２】
以上のように、図３（Ａ）及び（Ｂ）のヒステリシス特性では、各々状態ａ→ｂ→ｃ→ｄ→ｅ→ｆ（原点）という経路を通り、保持していた分極電荷を除去することができる。したがって、工場出荷時のメモリ検査工程から最初の使用時まで強誘電体メモリを長期間放置しても、インプリント効果による強誘電体キャパシタの特性劣化を防止し、信頼性が高く、寿命の長い強誘電体メモリを提供することができる。また、単に工場出荷時だけでなく、ユーザが長期間使用しないで保管する場合にも、強誘電体キャパシタの分極電荷を除去することにより、同様の効果を得ることができる。
【００４３】
また、強誘電体キャパシタＣ０及びＣ１の分極電荷を除去することにより、データ「０」又は「１」のいずれでもないリセット状態（原点の状態ｆ）を作り出すことができる。リセット状態にすることにより、強誘電体メモリのセキュリティを強化することができる。
【００４４】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００４５】
【発明の効果】
以上説明したように、強誘電体メモリの工場出荷時に、強誘電体キャパシタの分極電荷を除去すれば、工場出荷後に最初に強誘電体メモリを使用するまでの間も、インプリント効果による強誘電体キャパシタの特性劣化を防止し、信頼性が高く、寿命の長い強誘電体メモリを提供することができる。また、単に工場出荷後だけでなく、長期間使用しないで保管する場合にも、強誘電体キャパシタの分極電荷を除去することにより、同様の効果を得ることができる。また、強誘電体キャパシタの分極電荷を除去することにより、「０」又は「１」のいずれでもないデータ状態を作り出し、セキュリティの強化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態による強誘電体メモリの構成を示す図である。
【図２】強誘電体メモリのリセット動作を示すタイミングチャートである。
【図３】図３（Ａ）は強誘電体キャパシタＣ０のヒステリシス特性を示すグラフ、図３（Ｂ）は強誘電体キャパシタＣ１のヒステリシス特性を示すグラフである。
【図４】強誘電体メモリの構成図である。
【図５】強誘電体キャパシタのヒステリシス特性を示すグラフである。
【図６】強誘電体メモリの読み出し動作を示すタイミングチャートである。
【図７】図７（Ａ）は強誘電体キャパシタＣ０のヒステリシス特性を示すグラフ、図７（Ｂ）は強誘電体キャパシタＣ１のヒステリシス特性を示すグラフである。
【図８】図８（Ａ）は電圧シフトした強誘電体キャパシタＣ０のヒステリシス特性を示すグラフ、図８（Ｂ）は電圧シフトした強誘電体キャパシタＣ１のヒステリシス特性を示すグラフである。
【図９】図９（Ａ）及び（Ｂ）は分極の時間変化を示すグラフである。
【符号の説明】
１０１　ワード線駆動回路
１０２　プレート線駆動回路
１０３　センスアンプ駆動回路
１０４　センスアンプ
１１１　リセットスイッチ
１１２　リセット制御回路
１１３　インバータ
ＳＷ０ａ，ＳＷ１ａ，ＳＷ０ｂ，ＳＷ１ｂ　スイッチ
ＢＬ０，ＢＬ１　ビット線
ＷＬ　ワード線
ＰＬ　プレート線
Ｔ０，Ｔ１　スイッチングトランジスタ
Ｃ０，Ｃ１　強誘電体キャパシタ
ＥＸ０，ＥＸ１　リセット線
ＣＴＲ　制御信号線
ＳＡ　センスアンプ制御線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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