(57)【要約】【課題】モニタパルスの振幅が画像表示タイミングの調整回路の最大定格を超えることがある。【解決手段】データ線ＤＬおよび映像信号Ｖｉｄｅｏのデータを取り込むサンプリングスイッチＨＳＷに対し、サンプリングパルスＤＰ，ＤＰＸが印加されるタイミングでスイッチングし、モニタパルスＭＰを生成するモニタパルス生成スイッチ５１と、モニタパルスＭＰに基づいて、サンプリングスイッチＨＳＷの動作タイミングを調整するタイミング調整回路６０と、を有している。モニタパルス生成スイッチ５１を構成するトランジスタ５１Ｎ（または５１Ｐ）は、そのサイズが、サンプリングの終了（または開始）時にモニタパルスＭＰに現出する電位変動量ΔＶがタイミング調整回路６０の定格を超えない範囲に規定されている。【選択図】  図５
2004333575.tif 000002
【特許請求の範囲】
【請求項１】
画素がマトリックス状に配置されている画素部と、当該画素部の列ごとのデータ線および映像信号の入力線に接続されているサンプリングスイッチと、を有し、画像表示の際に、前記サンプリングスイッチをサンプリングパルスで開閉させることによって映像信号をサンプルホールドし、データ線に出力する画像表示装置であって、
前記サンプリングパルスが前記サンプリングスイッチに印加されるタイミングでスイッチングし、モニタパルスを生成するモニタパルス生成スイッチと、
前記モニタパルスに基づいて、前記サンプリングスイッチの動作タイミングを調整するタイミング調整回路と、を有し、
前記サンプリングパルスの印加の開始または終了時に前記モニタパルスに現出する電位変動量が前記タイミング調整回路のモニタパルスの入力定格を越えない範囲に、前記モニタパルス生成スイッチを構成するトランジスタのサイズが規定されている
ことを特徴とする画像表示装置。
【請求項２】
前記モニタパルス生成スイッチが、前記サンプリングパルスの立ち上がりでオンし、立下りでオフするＮチャネルトランジスタを有し、
前記Ｎチャネルトランジスタのドレインとゲート間の容量をＣｈｓｗＮ、前記モニタパルス生成スイッチから前記タイミング調整回路までの配線の内部容量をＣｌｉｎｅ、前記タイミング調整回路のモニタパルス入力端子と接地電位との間に等価的に接続されているとみなされる配線の外部容量をＣｏｕｔ、所定の係数をβとしたときに、βＣｈｓｗＮ／（ＣｈｓｗＮ＋Ｃｌｉｎｅ＋Ｃｏｕｔ）で表される前記電位変動量が前記タイミング調整回路のモニタパルスの入力定格の最小値を超えない範囲に収まるように前記ドレインとゲート間の容量ＣｈｓｗＮが決められ、当該ドレインとゲート間の容量ＣｈｓｗＮに応じて前記Ｎチャネルトランジスタのサイズが規定されている
ことを特徴とする請求項１に記載の画像表示装置。
【請求項３】
前記モニタパルス生成スイッチが、前記サンプリングパルスの反転パルスの立下りでオンし、立ち上がりオフするＰチャネルトランジスタを有し、
前記Ｐチャネルトランジスタのドレインとゲート間の容量をＣｈｓｗＰ、前記モニタパルス生成スイッチから前記タイミング調整回路までの配線の内部容量をＣｌｉｎｅ、前記タイミング調整回路のモニタパルス入力端子と接地電位との間に等価的に接続されているとみなされる配線の外部容量をＣｏｕｔ、所定の係数をβとしたときに、βＣｈｓｗＰ／（ＣｈｓｗＰ＋Ｃｌｉｎｅ＋Ｃｏｕｔ）で表される前記電位変動量が前記タイミング調整回路のモニタパルスの入力定格の最大値を超えない範囲に収まるように前記ドレインとゲート間の容量ＣｈｓｗＰが決められ、当該ドレインとゲート間の容量ＣｈｓｗＰに応じて前記Ｐチャネルトランジスタのサイズが規定されている
ことを特徴とする請求項１に記載の画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、サンプリングスイッチをサンプリングパルスで開閉させることによって映像信号の画素部への出力を行う画像表示装置に関する。
【０００２】
【従来の技術】
図１および図２は、点順次クロックドライブ方式を採用した画像表示パネルの構成例を示すブロック図である。
画像表示パネル１Ａおよび１Ｂは、図１および図２に示すように、画素がマトリクス状に配置されている画素部２と、画素部２に接続された各種回路として、垂直駆動回路（Ｖ．ＤＲＶ）３、水平駆動回路（Ｈ．ＤＲＶ）４およびプリチャージ回路（Ｐ．ＣＨＧ）５と、を有する。
【０００３】
画素部２は、例えば液晶セルを、画像の表示エレメント（画素）に用いている。各液晶セルに、液晶素子と、その表示時にオンし映像信号Ｖｉｄｅｏを液晶素子の一方の電極（画素電極）に供給するＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）と、が設けられている。特に図示しないが、ＴＦＴのゲートが行（１表示ライン）ごとにゲート線に接続され、各列のＴＦＴのソースまたはドレインの一方がデータ線に接続されている。垂直駆動回路（Ｖ．ＤＲＶ）３は画像表示の際にゲート線を走査（所定時間おきに順次駆動）し、水平駆動回路（Ｈ．ＤＲＶ）４はゲート線の駆動時間（水平走査期間）内に、データ線に１表示ライン分の表示データを点順次で供給する（水平走査）。この水平走査と垂直走査とを組み合わせることにより画素部２に１画面を表示させる。
【０００４】
点順次クロックドライブ方式では、水平駆動が水平クロックにより制御される。
図１に示す構成例では、パネル内部のクロック生成部６により、外部から入力された互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを基に、よりデューティ比が小さいパルス幅を有し互いに逆相の水平クロック（以下、ドライブクロックという）ＤＣＫ１，ＤＣＫ２、および、それらの反転ドライブクロックＤＣＫ１Ｘ，ＤＣＫ２Ｘを生成する。水平駆動回路（Ｈ．ＤＲＶ）４は、パネル外部またはパネル内のクロック生成部６から水平スタートパルス（ＨＳＴ：不図示）が与えられると、入力された互いに逆相の水平クロックＨＣＫ，ＨＣＫＸにより駆動される内蔵のシフトレジスタで水平スタートパルス（ＨＳＴ）をシフトさせ、そのシフト後のパルスを基にドライブクロックＤＣＫ１，ＤＣＫ２を抜き取って、データサンプリングスイッチ（ＨＳＷ）を駆動するドレインパルスを生成する。データサンプリングスイッチ（ＨＳＷ）は、特に図示しないが、水平駆動回路（Ｈ．ＤＲＶ）４の出力段または画素部２の映像信号入力部に設けられ、ドレインパルスによって、入力した映像信号を点順次でサンプリングする。なお、図１において、必要に応じてクロックバッファ回路７を設けることがある。この場合、クロックバッファ回路７は、水平クロックＨＣＫＸを用いて水平クロックＨＣＫを調整し、ドライブクロックＤＣＫ１Ｘを用いてドライブクロックＤＣＫ１を調整し、ドライブクロックＤＣＫ２Ｘを用いてドライブクロックＤＣＫ２を調整し、調整後のドライブクロックＤＣＫ１およびＤＣＫ２を出力する。また、クロックバッファ回路７は、各種クロックの電圧レベルをパネル駆動に適した電圧に変換する。
【０００５】
一方、図２に示す構成例では、水平駆動回路（Ｈ．ＤＲＶ）４を駆動する水平クロックＨＣＫ、および、その反転クロックＨＣＫＸ、並びに、ドライブクロックＤＣＫ１，ＤＣＫ２、および、それらの反転ドライブクロックＤＣＫ１Ｘ，ＤＣＫ２Ｘが全てパネル外部から与えられる。
なお、垂直駆動回路（Ｖ．ＤＲＶ）３を駆動するスタートパルスおよびクロックは図示を省略している。この場合においても、図１と同様な機能のクロックバッファ回路７を必要に応じて設けることがある。
【０００６】
これらのパネルに内蔵された各種回路のアクティブ素子は、画素部２と同一基板に形成された多くのＴＦＴから構成されている。これらＴＦＴはバルク形トランジスタと比較すると特性のバラツキが大きく、またエージングなどの熱処理で特性が変動しやすい。ＴＦＴの特性が変化すると、特にデータサンプリングスイッチ（ＨＳＷ）によるサンプリングタイミングのずれが生じる。このサンプリングタイミングのずれは、いわゆるゴーストと称され、本来の画像が表示画面上で所定のドット数ずれて生じる望ましくない画像が、本来の画像と重なって見える現象を引き起こすことが知られている。
【０００７】
ゴーストを防止するために、トランジスタの特性変動によるサンプリングパルスのずれを検出するためにモニタパルスを生成して、このモニタパルスを水平クロックのタイミング生成にフィードバックするサンプリング動作のタイミング調整技術が知られている。
【０００８】
図３に、水平駆動回路４内に設けられたモニタ回路とフィードバック系回路の構成例を示す。
本例のモニタ回路１００は、実際に画素に映像信号を送出するデータサンプリングスイッチＨＳＷが高速なＣＭＯＳトランスファゲートから構成されていることに対応している。つまり、モニタ回路１００は、水平駆動回路４内で画素に映像信号Ｖｉｄｅｏを送出するデータサンプリングスイッチＨＳＷに隣接する位置に設けられたＣＭＯＳトランスファゲートからなるモニタパルス生成スイッチ１０１を有している。このモニタパルス生成スイッチ１０１を構成するトランスファゲートは、データサンプリングスイッチＨＳＷを構成するＣＭＯＳトランスファゲートと同じサイズを有し一括形成されるＴＦＴにより構成されている。
【０００９】
モニタパルス生成スイッチ１０１は、ソース同士、ドレイン同士が相互に接続されたＰＭＯＳトランジスタ１０１ＰとＮＭＯＳトランジスタ１０１Ｎとからなる。相互接続された一方の端子は、データサンプリングスイッチＨＳＷにおいて映像信号Ｖｉｄｅｏの供給線に接続されるのに対し、ここでは接地されている。
入力されるドライブクロックＤＣＫ１，ＤＣＫ１Ｘ，ＸＤＣＫ２，ＤＣＫ２を基に、互いに逆相のドレインパルスＤＰ，ＤＰｘの対を生成するための回路１０２が、２つのトランジスタ１０１Ｐおよび１０１Ｎのゲートに接続されている。
【００１０】
２つのトランジスタの相互接続された他方の端子は配線を介してパネル外部に取り出され、バッファ１１２を介して、いわゆるフィードバックＩＣ１１０の入力に接続されている。配線途中のノードがプルアップ抵抗１１１を介して電源電圧Ｖｄｄの供給線に接続されている。
【００１１】
図示を省略しているが、互いに逆相のドレインパルスＤＰ，ＤＰｘの対を生成する回路１２０と同様な回路が、データサンプリングスイッチＨＳＷ側にも設けられ、ドレインパルスＤＰ，ＤＰｘの対がデータサンプリングスイッチＨＳＷを構成するＣＭＯＳトランスファゲートにも印加される。これにより、供給された映像信号Ｖｉｄｅｏがサンプルホールドされて、データ線に排出される。このとき同時に、このデータのサンプリングタイミングをモニタする信号（モニタパルス）ＭＰがモニタパルス生成スイッチ１０１により生成され、フィードバックＩＣ１１０に送られる。
【００１２】
図４（Ａ）〜図４（Ｃ）に、映像信号Ｖｉｄｅｏ、ドレインパルスＤＰおよびモニタパルスＭＰの波形図を示す。
図４（Ｂ）に示すドレインパルスＤＰが印加されたときにモニタパルス生成スイッチ１０１がオンすると、その出力の電位が電源電圧Ｖｄｄにプルアップされていた状態から接地電位ＧＮＤに変化する。パルス印加が終了すると、モニタパルス生成スイッチ１０１がオフするため、配線の抵抗ＲＬおよび容量ＣＬ等で決まる時定数に応じて、配線の電位が上昇する。これにより図４（Ｃ）に示すモニタパルスＭＰが生成されるが、この電位上昇の期間Ｈ２は、配線の負荷等による高いインピーダンスのためにある程度時間がかかり、この期間を待って次のドレインパルスＤＰの印加が行われる。
このため、フィードバックＩＣ１１０は、その前の電位が低下する期間Ｈ１で、モニタパルスＭＰの電位がハイレベルからローレベルに変化する途中の電位を検出し、検出した電位からドレインパルスの位相のずれを検出する。より詳細には、位相ずれがないときは、この検出電位が一定の範囲に収まっているが、位相ずれがあると、検出電位がその範囲を外れる。フィードバックＩＣ１１０は、この電位変化量から位相のずれ量を見積もり、位相のずれが生じないように、水平クロックＨＣＫ，ＨＣＫＸのパルスの発生タイミングを調整し、再び画像表示パネルに戻す制御を行う。
【００１３】
【発明が解決しようとする課題】
従来の画像表示装置において、映像信号を画素部に排出する画像表示タイミングの調整回路のモニタパルスの入力定格は、予想されるモニタパルスＭＰの振幅に対し十分大きい範囲に規定されている。
ところが、従来の画像表示装置においては、モニタパルスが瞬時に上記最大定格を越えてしまうという不具合が生じることがあるという課題があった。
【００１４】
本発明の目的は、モニタパルスの振幅が画像表示タイミングの調整回路の最大定格を超えることを防止した画像表示装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明に係る画像表示装置は、画素がマトリックス状に配置されている画素部と、当該画素部の列ごとのデータ線および映像信号の入力線に接続されているサンプリングスイッチと、を有し、画像表示の際に、前記サンプリングスイッチをサンプリングパルスで開閉させることによって映像信号をサンプルホールドし、データ線に出力する画像表示装置であって、前記サンプリングパルスが前記サンプリングスイッチに印加されるタイミングでスイッチングし、モニタパルスを生成するモニタパルス生成スイッチと、前記モニタパルスに基づいて、前記サンプリングスイッチの動作タイミングを調整するタイミング調整回路と、を有し、前記サンプリングパルスの印加の開始または終了時に前記モニタパルスに現出する電位変動量が前記タイミング調整回路のモニタパルスの入力定格を越えない範囲に、前記モニタパルス生成スイッチを構成するトランジスタのサイズが規定されていることを特徴とする。
【００１６】
好適に、前記モニタパルス生成スイッチが、前記サンプリングパルスの立ち上がりでオンし、立下りでオフするＮチャネルトランジスタを有し、前記Ｎチャネルトランジスタのドレインとゲート間の容量をＣｈｓｗＮ、前記モニタパルス生成スイッチから前記タイミング調整回路までの配線の内部容量をＣｌｉｎｅ、前記タイミング調整回路のモニタパルス入力端子と接地電位との間に等価的に接続されているとみなされる配線の外部容量をＣｏｕｔ、所定の係数をβとしたときに、βＣｈｓｗＮ／（ＣｈｓｗＮ＋Ｃｌｉｎｅ＋Ｃｏｕｔ）で表される前記電位変動量が前記タイミング調整回路のモニタパルスの入力定格の最小値を超えない範囲に収まるように前記ドレインとゲート間の容量ＣｈｓｗＮが決められ、当該ドレインとゲート間の容量ＣｈｓｗＮに応じて前記Ｎチャネルトランジスタのサイズが規定されている。
或いは、好適に、前記モニタパルス生成スイッチが、前記サンプリングパルスの反転パルスの立下りでオンし、立ち上がりオフするＰチャネルトランジスタを有し、前記Ｐチャネルトランジスタのドレインとゲート間の容量をＣｈｓｗＰ、前記モニタパルス生成スイッチから前記タイミング調整回路までの配線の内部容量をＣｌｉｎｅ、前記タイミング調整回路のモニタパルス入力端子と接地電位との間に等価的に接続されているとみなされる配線の外部容量をＣｏｕｔ、所定の係数をβとしたときに、βＣｈｓｗＰ／（ＣｈｓｗＰ＋Ｃｌｉｎｅ＋Ｃｏｕｔ）で表される前記電位変動量が前記タイミング調整回路のモニタパルスの入力定格の最大値を超えない範囲に収まるように前記ドレインとゲート間の容量ＣｈｓｗＰが決められ、当該ドレインとゲート間の容量ＣｈｓｗＰに応じて前記Ｐチャネルトランジスタのサイズが規定されている。
【００１７】
この画像表示装置は、画像表示の際に、表示画像のデータが映像信号として入力され、入力線を介して画素部の列ごとに設けられたサンプリングスイッチに送られてくる。一方、当該画像表示装置は、サンプリングパルスを当該サンプリングスイッチに供給する。サンプリングスイッチは、サンプリングパルスが印加されるタイミングで開き、サンプリングパルスの終了で閉じる。このサンプリングパルスの開閉に同期してスイッチングするモニタパルス生成スイッチは、そのスイッチングによってモニタパルスを生成し、サンプリングスイッチの動作タイミングを調整するタイミング調整回路に送る。
本発明では、サンプリングパルスが終了するタイミングで、このモニタパルスに電位変動が現出しても、その電位変動量を抑制するように、モニタパルス生成スイッチを構成するトランジスタのサイズが規定されている。このため、モニタパルス生成スイッチからは、トランジスタサイズに応じて抑制された電位変動が重畳されたモニタパルスが出力され、タイミング調整回路に入力されるが、このとき、当該モニタパルスの振幅がタイミング調整回路のモニタパルスの入力定格を越えない。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を、液晶表示装置（ＬＣＤ）を例に図面を参照して説明する。液晶表示パネル全体としては、図１または図２に示す構成と共通する。
【００１９】
図５は、点順次クロックドライブ方式を採用した液晶パネルの構成例を示す回路図である。図６は、各信号波形のタイミングチャートである。なお、図５は、図１に対応し内部でクロックを生成する場合を示す。
画素部２は、例えばＸＧＡ仕様では１０２４×７６８個の画素２１をマトリクス状に配置した構成を有する。各画素２１は、スイッチング用のＴＦＴ２２、保持容量Ｃｓおよび液晶素子（不図示）を有する。保持容量Ｃｓは、ＴＦＴ２２のソースまたはドレインの一方に接続された画素電極と共通電位ＶＣＯＭの供給線との間に形成されている。ＴＦＴ２２のソースまたはドレインの他方は、対応するデータ線ＤＬに接続されている。画素２１は、ＴＦＴ２２を介して供給され画素電極に保持される電荷の量に応じて光の透過率が変わる光変調素子として機能する。
【００２０】
画素２１が水平方向に偶数Ｍ、例えば６または１２の数で繰り返され、これにより一度に画像が表示される単位（以下、単に“段”という）が、構成される。図５には奇数、即ち（２Ｎ−１）の段（Ｎ：自然数）と、偶数、即ち２Ｎの段を示す。
【００２１】
水平駆動回路４は、段ごとに設けられたスキャナと称されるユニットにより構成されている。奇数（２Ｎ−１）段のスキャナは、パネル外部から供給される水平クロックＨＣＫ，ＨＣＫＸにより駆動されるシフトレジスタユニット（Ｓ／Ｒ）４０ｏ、パルス抜き取りスイッチ４１ｏ、位相調整回路（ＰＡＣ）４２ｏ、および、データサンプリングスイッチＨＳＷを有する。同様に、偶数（２Ｎ）段のスキャナは、シフトレジスタユニット（Ｓ／Ｒ）４０ｅ、パルス抜き取りスイッチ４１ｅ、位相調整回路（ＰＡＣ）４２ｅ、および、データサンプリングスイッチＨＳＷを有する。
【００２２】
図示した奇数（２Ｎ−１）段を初段とした場合、初段のスキャナ内のシフトレジスタユニット４０ｏに、水平スタートパルスＨＳＴが入力されるようになっている。また、スキャナのシフトレジスタユニット４０ｏと４０ｅが段間で順次接続され、これにより全体で１つのシフトレジスタが構成されている。
各シフトレジスタユニット４０ｏ（または４０ｅ）は、図６（Ｂ）〜図６（Ｈ）に示すように、水平クロックＨＣＫ，ＨＣＫＸが立ち上がるタイミングで、スタートパルスＨＳＴと同じパルス幅の転送中のパルスを、パルス抜き取りスイッチ４１ｏ（または４１ｅ）の制御端子に出力する。このシフトレジスタからの出力パルスを、以下、クロック・サンプリングパルスと称する。図６（Ｆ）〜図６（Ｈ）に示すように、クロック・サンプリングパルスＣＰ１，ＣＰ２，ＣＰ３，…は、水平クロックＨＣＫの１パルス幅ずつ順次遅れたパルス群となる。
【００２３】
奇数（２Ｎ−１）段において、パルス抜き取りスイッチ４１ｏはドライブクロックＤＣＫ２の供給線と位相調整回路４２ｏとの間に接続されている。このため、奇数段のパルス抜き取りスイッチ４１ｏは、そのオン期間にドライブクロックＤＣＫ２の供給線に現出するパルスＤＰｏｄｄ（ＤＰ１，ＤＰ３，…）をオン期間ごとに１つだけ抜き取り、位相調整回路４２ｏに送る。
同様に、偶数（２Ｎ）段において、パルス抜き取りスイッチ４１ｅがドライブクロックＤＣＫ１の供給線と位相調整回路４２ｅとの間に接続されている。このため、偶数段のパルス抜き取りスイッチ４１ｅは、そのオン期間にドライブクロック線ＤＣＫ１に現出するパルスＤＰｅｖｅｎ（ＤＰ２，ＤＰ４，…）をオン期間ごとに１つだけ抜き取り、位相調整回路４２ｅに送る。
このようにして抜き取られたドライブクロックのパルスはドレインパルスと称される。図６（Ｉ）〜図６（Ｋ）に、ドレインパルスＤＰ１，ＤＰ２，ＤＰ３を示す。
【００２４】
ところで、ドライブクロックＤＣＫ１，ＤＣＫ２は、クロック生成部（ＣＫ．ＧＥＮ）６により、周期が水平クロックＨＣＫ，ＨＣＫＸと等しいが、デューティ比が、より小さいクロックとして生成されている。したがって、ドライブクロックＤＣＫ１，ＤＣＫ２を抜き取ることにより生成されたドレインパルスＤＰ１，ＤＰ２，ＤＰ３，…は、隣り合うパルス間で上記デューティ比の違いに応じた間隔が開いた点順次のサンプリングパルスとなる。
このサンプリングパルスは、位相調整回路４２ｏまたは４２ｅにおいて互いに逆位相で位相差が半周期で揃った対のドレインパルスＤＰ，ＤＰｘに調整され、データサンプリングスイッチＨＳＷに順次印加される。その結果、ゲート線ＧＬが選択された１表示ライン内において、Ｍ個の画素ごとに映像信号Ｖｉｄｅｏがデータ線に供給され、画像表示の高速な水平駆動が実行される。
この水平駆動を、選択するゲート線ＧＬを変えて順次繰り返すことにより、１画面（１フィールド）が表示される。なお、ドレインパルスが本発明の「サンプリングパルス」の具体例となる。
【００２５】
本実施の形態では、図５に示すように、スキャナの隣接箇所に、いわゆるダミースキャナと称されるサンプリングタイミング検出用のスキャナ５０が形成されている。本例では、図５に示す奇数（２Ｎ−１）段を初段とすると、その初段のスキャナの、例えば走査開始側（図５の左側）にサンプリングタイミング検出用のスキャナ５０が設けられている。
サンプリングタイミング検出用スキャナ５０は、データ線ごとのスキャナと共通した構成として、シフトレジスタユニット４０ｄ、パルス抜き取りスイッチ４１ｄ、位相調整回路４２ｄ、および、ＣＭＯＳトランスファゲート５１を有し、それらの接続関係は初段のスキャナとほぼ同じである。これは、サンプリングタイミング検出用スキャナ５０を、初段のスキャナと同じように動作させるためである。ただし、ＣＭＯＳトランスファゲート５１を構成するＰＭＯＳトランジスタ５１ＰとＮＭＯＳトランジスタ５１Ｎの共通ソースは接地電位に接続され、共通ドレインからモニタパルスＭＰの出力線が取り出されている。モニタパルスＭＰの出力線は、パネル外部に引き出され、バッファ１１２を介してフィードバックＩＣ６０に入力されている。このフィードバックＩＣ６０は、本発明の「サンプリングスイッチの動作タイミングを調整するタイミング調整回路」の実施の形態を構成する。モニタパルスＭＰの出力線は、従来と同様、プルアップ抵抗１１１を介して電源電圧Ｖｄｄの供給線に接続されている。また、フィードバックＩＣ６０からは、調整後の水平クロックＨＣＫ，ＨＣＫＸが出力され、パネル内部に戻されてクロック生成部６に入力される。
【００２６】
サンプリングタイミング検出用スキャナ５０のシフトレジスタユニット４０ｄと初段のシフトレジスタユニット４０ｏとの段間は、シフトレジスタ動作に影響を与えないように切り離されている。このため、シフトレジスタユニット４０ｄは、水平スタートパルスＨＳＴをラッチして出力する回路として機能する。また、ドレインパルスＤＰ１，ＤＰｏｄｄおよびＤＰｅｖｅｎの生成は、図５の構成ではドライブクロックＤＣＫ２を抜き取ることにより行っているが、他のドライブクロックＤＣＫ１、水平クロックＨＣＫまたはＨＣＫＸを抜き取る構成、さらには、互いに逆相のクロック対、即ちＤＣＫ１とＤＣＫ２、或いは、ＨＣＫとＨＣＫＸを同時に抜き取るダブルスイッチ構成でも良い。
【００２７】
サンプリングタイミング検出用スキャナ５０内のＣＭＯＳトランスファゲート５１は、本発明の「モニタパルス生成スイッチ」の実施の形態を構成する。本実施の形態では、このモニタパルス生成スイッチ５１を構成するトランジスタサイズが、タイミング調整回路としてのフィードバックＩＣ６０の誤動作防止の観点から規定されている。
【００２８】
図７（Ｃ）は、フィードバックＩＣの誤動作の原因となる電位変動が重畳したモニタパルスＭＰの波形図である。また、図７（Ａ）と図７（Ｂ）は、このときの映像信号ＶｉｄｅｏとドレインパルスＤＰの波形図である。
図７（Ｃ）に示すように、モニタパルスＭＰには、その電位が下がる期間Ｈ１から電位上昇期間Ｈ２に転じる部分に、モニタパルス生成スイッチ５１のゲートとドレイン間の内部容量および結合容量、並びに、モニタパルスＭＰを伝送する配線の容量等で決まる大きさの電位変動７０が生じている。この電位変動７０はリンギングと称され本来不必要な電位変動である。
【００２９】
以下、このリンギング７０の電圧変化量を決める容量モデルを考察し、そのモデルにしたがってモニタパルス生成スイッチのトランジスタサイズを決定する手法を説明する。ここでは、モニタパルス生成スイッチ５１のＮＭＯＳトランジスタ５１Ｎで容量モデルを説明するが、以下の説明はＰＭＯＳトランジスタ５１Ｐにおいても同様に適用される。
【００３０】
図８（Ａ）は、このモデルにおける容量の定義を示す回路図、図８（Ｂ）は、その等価回路図である。
モニタパルス生成スイッチ５１を構成するＮＭＯＳトランジスタ５１Ｎは、ドレイン側に大きな容量が接続され擬似オープン状態となるオープンドレイン型の出力構成を有する。このため、図７（Ｃ）に示すように、そのトランジスタを閉じるタイミングでリンギング７０がモニタパルスＭＰに重畳する。このリンギングが原因で、例えばこの出力パルス（モニタパルスＭＰ）を外部のフィードバックＩＣ６０で検出する場合、フィードバックＩＣ６０の最大定格を超えてしまうおそれがある。この問題を打破するために、本実施の形態では、モニタ生成スイッチのトランジスタのサイズを決定することでリンギングの大きさΔＶ（図７（Ｃ））を抑える方法を考案した。
【００３１】
図７（Ｃ）に示すリンギング７０はアンダーシュートの電位変動であるため、このようなリンギングの大きさΔＶは、種々の検討によりモニタパルス生成スイッチ５１のＮＭＯＳトランジスタ５１Ｎが大きく関与することが判明した。ここで、図８（Ａ）に示すように、このＮＭＯＳトランジスタ５１Ｎのドレインとゲートの内部容量と外部寄生容量との合成容量をＣｈｓｗＮ、このゲートに接続されたフィードバックＩＣまでの配線の内部容量をＣｌｉｎｅ、配線の他方端、すなわちフィードバックＩＣのモニタパルス入力端子と接地電位との間に等価的に接続されているとみなされる配線の外部容量をＣｏｕｔと定義する。このときの等価回路は、図８（Ｂ）に示すように、これらの３つの容量ＣｈｓｗＮ，ＣｌｉｎｅおよびＣｏｕｔの一方電極が接続され、他方電極が接地電位に接続され、容量ＣｈｓｗＮとＣｌｉｎｅ間に配線抵抗ＲＬとＮＭＯＳトランジスタ５１Ｎのオン抵抗Ｒｏｎが直列接続された回路となる。
【００３２】
この等価回路から、出力の電流変化は次式（１）で表される。
【００３３】
【数１】
2004333575.tif 000003
ここで、「Ｉ」はＮＭＯＳトランジスタの出力電流、「Ｖ」は出力電圧を表す。
ＮＭＯＳトランジスタ部分に蓄えられていた電荷をＱとおくと、次式（２）が成り立ち、式（１）と式（２）から次式（３）が成立する。
【００３４】
【数２】
2004333575.tif 000004
【００３５】
【数３】
2004333575.tif 000005
式（３）の左辺は電圧変化となり、求めるリンギングの大きさに対応している。
【００３６】
ここで、電荷Ｑの時間ｔによる２階微分をβとおくと、リンギングのアンダーシュート量ΔＶは次式（４）で表すことができる。
【００３７】
【数４】
2004333575.tif 000006
ここで、βの値はこれまでの経験則に基づき、トランジスタ外部で必要とする容量、即ち想定されるパネル内部容量とパネル外部のＩＣ等の入力容量等から事前に導出しておくことが可能である。これを求めるべきモデルとする。
【００３８】
図示を省略するが、モニタパルスＭＰは、その開始タイミングを規定するドレインパルスＤＰの立ち上がり時にオーバーシュートのリンギングが多少なりとも生じる。このオーバーシュートのリンギングは、モニタパルス生成スイッチ５１のＰＭＯＳトランジスタがオフからオンする動作に起因して生じる。このオーバーシュートについても、上記と同様なモデルが得られる。
【００３９】
本実施の形態では、上記（４）式を用いて、必要とするＮＭＯＳトランジスタのドレインとゲート間の容量ＣｈｓｗＮ（或いは、ＰＭＯＳトランジスタの同容量ＣｈｓｗＰ）の大きさを求める。ドレインとゲート間の容量は、トランジスタの種々の構造パラメータに依存するが、例えばゲート電極幅等のサイズを決める構造パラメータの最適値を、この容量値から決定する。
【００４０】
以上のように、モニタパルス生成スイッチ５１のサイズが最適化されているため、モニタパルスＭＰに正または負の瞬間的な電位変動（リンギング）が生じても、これを含めたモニタパルスの振幅の変動幅が、フィードバックＩＣのモニタパルス入力の定格を超えることがなく、その誤動作が防止される。その結果、サンプリングタイミングの調整が適切に、かつ確実に行われ、結果として、ゴーストのない高品位な画像を安定的に得ることが可能となる。
【００４１】
【発明の効果】
本発明に係る画像表示装置によれば、タイミング調整回路の定格を超えないようにモニタパルス生成スイッチのトランジスタサイズが規定されていることから、タイミング調整回路が誤動作し、これによって画像表示出力のタイミング調整がうまく行われないといった不具合が防止できる。その結果、特にサンプリングパルスの幅や間隔が狭い、高解像度の画像表示においてもゴーストマージンの向上を確実に行うことができ、高品質で高精細な画像の安定した表示が可能となる。また、ゴーストマージンが確実に向上するため、長時間使用しても鮮明で安定した画像を楽しむことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る点順次クロックドライブ方式を採用した画像表示パネルの第１の構成例を示すブロック図である。
【図２】本発明の実施の形態に係る点順次クロックドライブ方式を採用した画像表示パネルの第２の構成例を示すブロック図である。
【図３】従来の画像表示装置において、水平駆動回路内に設けられたモニタ回路の構成例を示す回路図である。
【図４】（Ａ）〜（Ｃ）は、従来技術の課題の説明に用いた、映像信号、ドレインパルスおよびモニタパルスの波形図である。
【図５】液晶パネルの詳細な構成を示す回路図である。
【図６】（Ａ）〜（Ｋ）は、液晶パネルの水平駆動時の各信号波形のタイミングチャートである。
【図７】（Ｃ）は、フィードバックＩＣの誤動作の原因となる電位変動が重畳したモニタパルスＭＰの波形図、（Ａ）と（Ｂ）は、このときの映像信号とドレインパルスの波形図である。
【図８】（Ａ）は、本発明の実施の形態で用いた容量モデルにおける各容量の定義を示す回路図、（Ｂ）は、その等価回路図である。
【符号の説明】
１，１Ａ，１Ｂ…画像表示パネル、２…画素部、３…垂直駆動回路、４…水平駆動回路、５…プリチャージ回路、６…クロック生成部、７…クロックバッファ回路、２１…画素、２２…画素のスイッチング用ＴＦＴ、４０ｏ等…シフトレジスタユニット、４１ｏ等…パルス抜き取りスイッチ、４２ｏ等…位相調整回路、５０…サンプリングタイミング検出用スキャナ、５１…モニタパルス生成スイッチ、５１Ｐ…ＰＭＯＳトランジスタ、５１Ｎ…ＮＭＯＳトランジスタ、６０…タイミング調整回路としてのフィードバックＩＣ、７０…電位変動（リンギング）、ＤＬ…データ線、ＧＬ…ゲート線、Ｃｓ…保持容量、ＨＳＷ…サンプリングスイッチ、ＨＣＫ等…水平クロック、ＤＣＫ１等…ドライブクロック、ＤＰ等…ドレインパルス、ＭＰ…モニタパルス、ＣｈｓｗＮ…ドレインとゲート間の容量、Ｃｌｉｎｅ…配線の内部容量、Ｃｏｕｔ…配線の外部容量、ＲＬ…配線抵抗、Ｒｏｎ…オン抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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