(57)【要約】【課題】ＭＯＳトランジスタの閾値電圧が経時的に変化することを防止するとともに、ドレイン飽和電流の経時的な劣化を防止する。【解決手段】半導体基板６１上に、ＭＯＳトランジスタと、多層配線構造とを有し、多層配線構造は、層間絶縁膜７６，７７と、層間絶縁膜７６，７７中に形成されたプラグ７３および配線層７２と、層間絶縁膜７７の表面に形成された透水性絶縁膜である層間エッチングストッパ層７８とを備えた構成とする。層間絶縁膜７６，７７には低誘電率有機絶縁膜を用いることができる。【選択図】　　　　図４
2004095611.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたＭＯＳトランジスタと、前記半導体基板上に形成され前記ＭＯＳトランジスタに接続された多層配線構造とを備えた半導体装置であって、
前記多層配線構造は、層間絶縁膜と、該層間絶縁膜中に形成された導体パターンと、前記層間絶縁膜の表面に形成された透水性絶縁膜とよりなることを特徴とする半導体装置。
【請求項２】
前記透水性絶縁膜はシリコン炭化膜であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記層間絶縁膜は、低誘電率有機膜であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記層間絶縁膜は、低誘電率有機膜と無機絶縁膜とが積層されてなることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記低誘電率有機膜は、炭化水素系ポリマー、またはフッ素系芳香族ポリマーであることを特徴とする請求項３または４記載の半導体装置。
【請求項６】
前記ＭＯＳトランジスタのゲート電極の側壁絶縁膜を覆うようにシリコン窒化膜が形成されていることを特徴とする請求項１から５のいずれか一項記載の半導体装置。
【請求項７】
前記導体パターンは、Ｃｕを含むことを特徴とする請求項１から６のいずれか一項記載の半導体装置。
【請求項８】
半導体基板上に形成されたＭＯＳトランジスタと、前記半導体基板上に形成され前記ＭＯＳトランジスタに接続された多層配線構造とを備えた半導体装置の製造方法であって、
前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に透水性絶縁膜を形成する工程と、２００℃以上の温度で加熱処理を行う工程とを含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記透水性絶縁膜はシリコン炭化膜であることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記層間絶縁膜を形成する工程と前記層間絶縁膜上に透水性絶縁膜を形成する工程との間に、前記多層配線構造を構成する配線層を化学的機械研磨法により研磨する工程をさらに設けたことを特徴とする請求項８または９記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを有する半導体装置に関し、特に、閾値電圧の経時的な変化やドレイン飽和電流の経時的な劣化を防止することが可能な半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体装置の小型化および半導体素子の高密度化に伴い、半導体素子の小型化および配線の多層化が進んでいる。また、半導体装置の高速化も必要とされている。
【０００３】
しかし、高密度化のために配線幅や配線間隔を狭小化すると、配線抵抗（Ｒ）および配線容量（Ｃ）の増加によりＲＣ遅延が生じ、高速化の障害となる。
【０００４】
そこで、ＲＣ遅延改善のため、配線抵抗を低減するため配線材料にＣｕを用いたデュアルダマシンプロセス（Ｃｕ　ｄｕａｌ　ｄａｍａｓｃｅｎｅ　ｐｒｏｃｅｓｓ）の開発が進んでいる。このデュアルダマシンプロセスは、層間絶縁層に配線用の溝と層間導通用のコンタクトホールを一体に形成して、これらをＣｕで埋め込むものである。従来のＡｌを用いた配線構造に対して、低抵抗のＣｕを使うことにより配線抵抗を低減し、ＲＣ遅延を低減することができる。
【０００５】
図１は、Ｃｕデュアルダマシン構造を有するＭＯＳデバイスを示した断面図である。図１を参照するに、ＭＯＳデバイス１０は、一導電型半導体基板、例えばｎ型の半導体基板１１に、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）工程により形成された素子分離領域１２と、前記素子分離領域１２に囲まれた素子領域１３と、前記素子領域１２の半導体基板１１上に形成されたゲート絶縁膜１５と、ゲート電極１６と、ゲート電極１６に担持された側壁絶縁膜１４と、半導体基板１１中に反対導電型ドーパントイオンが拡散されたソース領域２０およびドレイン領域２１と、半導体基板１１上に形成されたＣｕデュアルダマシン構造を有する多層配線構造２２と、パッシベーション層２３などから構成されている。
【０００６】
多層配線構造２２は、配線層２４と、上下の配線層２４間またはゲート電極１６−配線層２４間を接続するプラグ２５と、配線層２４を絶縁する層間絶縁層２６と、配線層２４とプラグ２５を形成する際に用いられるエッチングストッパ層３０と、Ｃｕ拡散防止層３１などから構成されている。
【０００７】
ここで、層間絶縁層２６は、ＣＶＤ法（化学気層成長法）などにより形成されたシリコン酸化膜、低誘電率絶縁膜等などにより構成されている。また、エッチングストッパ層３０は、スパッタ法、ＣＶＤ法などにより形成されたシリコン窒化膜により構成されている。
【０００８】
図２は、Ａｌ配線構造を有するＭＯＳデバイス４０を示した断面図である。図２を参照するに、Ａｌ配線構造４１は、配線層４２とプラグ４３とからなり、それらを囲むように形成された層間絶縁層４４などにより構成されている。
【０００９】
Ａｌ配線構造４１の場合は、層間絶縁層４４の表面にエッチングストッパ層が設けられていない点が、Ｃｕデュアルダマシンの多層配線構造２２と異なっている。なお、ＭＯＳトランジスタの部分は、図１と同様である。
【００１０】
【発明が解決しようとする課題】
図１に示したＣｕデュアルダマシン構造を有するｐチャネルＭＯＳトランジスタでは、閾値電圧が経時的に変化し、またドレイン飽和電流が経時的に劣化するという問題がある。これについて以下詳細に説明する。
【００１１】
図３は、図１に示したＣｕデュアルダマシン構造および図２に示したＡｌ配線構造をそれぞれ有するｐチャネルＭＯＳトランジスタのドレイン飽和電流の経時的な劣化ΔＩｄｓを示した図である。図３において、ストレス時間はこのＭＯＳトランジスタの使用時間を表している。また、ゲート電圧は一定にしてある。
【００１２】
図３を参照するに、ドレイン飽和電流が５％劣化する時間は、Ａｌ配線構造の場合は３×１０４秒であるのに対して、Ｃｕデュアルダマシン構造の場合は、１×１０３秒程度である。Ｃｕデュアルダマシン構造の場合がより悪化している。この現象は、ＮＢＴＩ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　ＴｅｍｐｅｒａｔｕｒｅＩｎｓｔａｂｉｌｉｔｙ）と呼ばれている。具体的には、ゲート絶縁膜に水が侵入すると、ゲート絶縁膜中にトラップが形成され、キャリアである正孔がトラップに捕まりやすくなる。そうすると、ＭＯＳトランジスタの使用時間に対してトラップされるキャリアが増加し、閾値電圧が経時的に変化し、ドレイン飽和電流が経時的に減少する問題が生ずる。
【００１３】
したがって、本発明は上記の問題点に鑑みてなされたもので、本発明の目的は、ＭＯＳトランジスタの閾値電圧が経時的に変化することを防止するとともに、ドレイン飽和電流の経時的な劣化を防止することが可能な半導体装置およびその製造方法を提供することである。
【００１４】
【課題を解決するための手段】
上記目的は請求項１に記載の如く、半導体基板上に形成されたＭＯＳトランジスタと、前記半導体基板上に形成され前記ＭＯＳトランジスタに接続された多層配線構造とを備えた半導体装置であって、前記多層配線構造は、層間絶縁膜と、該層間絶縁膜中に形成された導体パターンと、前記層間絶縁膜の表面に形成された透水性絶縁膜とよりなることにより達成される。
【００１５】
請求項１記載の発明によれば、多層配線構造の層間絶縁膜の表面には透水性絶縁膜が設けられている。層間絶縁膜、例えばプラズマＣＶＤ法により形成されたシリコン酸化膜には水が含まれていることがある。このような水が拡散して透水性絶縁膜を通じて半導体装置の外部に排出されることによって、水がゲート絶縁膜に侵入することを防止できる。したがって、ＭＯＳトランジスタの閾値電圧が経時的に変化することを防止するとともにドレイン飽和電流の経時的な劣化を防止することができる。
【００１６】
また、請求項２に記載の如く、請求項１記載の半導体装置において、前記透水性絶縁膜はシリコン炭化膜であってもよい。
【００１７】
請求項２記載の発明によれば、シリコン炭化膜は、図６において説明するように高い透水性を有している。したがって、層間絶縁膜に含まれる水を半導体装置の外部に排出することができる。
【００１８】
また、請求項３に記載の如く、請求項１または２記載の半導体装置において、前記層間絶縁膜は、低誘電率有機膜であってもよい。
【００１９】
また、請求項４に記載の如く、請求項１から３のいずれか一項記載の半導体装置において、前記層間絶縁膜は、低誘電率有機膜と無機絶縁膜とが積層されてなる構成とすることができる。
【００２０】
また、請求項５に記載の如く、請求項３または４記載の半導体装置において、前記低誘電率有機膜は、炭化水素系ポリマー、またはフッ素系芳香族ポリマーであってもよい。
【００２１】
請求項３から５記載の発明によれば、低誘電率有機膜、例えば炭化水素系ポリマー、またはフッ素系芳香族ポリマーは、図５において例示するように、水分含有量が少ない。したがって、層間絶縁膜全体に含まれる水分量を低減することができ、水がゲート絶縁膜に侵入することを一層防止できる。
【００２２】
また、請求項６に記載の如く、請求項１から５のいずれか一項記載の半導体装置において、前記ＭＯＳトランジスタのゲート電極の側壁絶縁膜を覆うようにシリコン窒化膜が形成されている構成とすることができる。
【００２３】
請求項６記載の発明によれば、ＭＯＳトランジスタのゲート電極の側壁絶縁膜を覆うようにしてシリコン窒化膜が設けられる。シリコン窒化膜は、図６において説明するように、透水性が低い。したがって、シリコン窒化膜は水のバリア層として作用し、水がゲート絶縁膜に侵入することを一層防止できる。
【００２４】
また、請求項７に記載の如く、請求項１から６のいずれか一項記載の半導体装置において、前記導体パターンは、Ｃｕを含む構成とすることができる。
【００２５】
また、請求項８に記載の如く、半導体基板上に形成されたＭＯＳトランジスタと、前記半導体基板上に形成され前記ＭＯＳトランジスタに接続された多層配線構造とを備えた半導体装置の製造方法であって、前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に透水性絶縁膜を形成する工程と、２００℃以上の温度で加熱処理を行う工程とを含むことにより達成される。
【００２６】
請求項８記載の発明によれば、層間絶縁膜を形成し、透水性絶縁膜を形成した後に、２００℃以上の加熱処理をすることにより、層間絶縁膜に含まれる水を半導体装置の外部に排出することができる。したがって、水がゲート絶縁膜に侵入することを防止できる。よって、ＭＯＳトランジスタの閾値電圧が経時的に変化することを防止するとともにドレイン飽和電流の経時的な劣化を防止することができる。なお、２００℃以上としたのは、図５および図６に例示する試験結果から得られたものである。温度の上限は、高い方が水の脱離が多くなる点で好ましいが、半導体装置を構成する材料の耐熱性の範囲を超えない程度に選択される。
【００２７】
また、請求項９に記載の如く、請求項８記載の半導体装置の製造方法において、前記透水性絶縁膜はシリコン炭化膜であってもよい。
【００２８】
また、請求項１０に記載の如く、請求項８または９記載の半導体装置の製造方法において、前記層間絶縁膜を形成する工程と前記層間絶縁膜上に透水性絶縁膜を形成する工程との間に、前記多層配線構造を構成する配線層を化学的機械研磨法により研磨する工程をさらに設けてもよい。
【００２９】
請求項１０記載の発明によれば、化学的機械研磨法により配線層の導体膜を研磨する際に、水が含まれる研磨材を使用することがある。研磨面、すなわち層間絶縁膜と配線層表面には水が残留する。この上に透水性絶縁膜を形成するので、研磨面表面に残留する水についても、透水性絶縁膜を通じて半導体装置の外部に排出することができる。
【００３０】
【発明の実施の形態】
以下、図面に基づいて本発明の実施例を説明する。
［第１実施例］
第１実施例は、ＭＯＳデバイスのＣｕ拡散防止層にシリコン炭化膜を用いた例である。図４は、本実施例に係るＭＯＳデバイスを示した断面図である。
【００３１】
図４を参照するに、ＭＯＳデバイス６０は、一導電型半導体基板、例えばｎ型の半導体基板６１に、ＳＴＩ工程により形成された素子分離領域６２と、素子分離領域６２に囲まれた素子領域６３と、素子領域６３に形成されたＭＯＳトランジスタと、半導体基板６１上に形成され、ＭＯＳトランジスタと接続された配線構造などから構成されている。
【００３２】
ＭＯＳトランジスタは、素子領域６３の半導体基板６１上に形成されたゲート絶縁膜６５と、ゲート絶縁膜６５上に形成されたゲート電極６６と、ゲート電極６６に担持された側壁絶縁膜６４と、側壁絶縁膜６４を覆うように形成された側壁シリコン窒化膜７５と、反対導電型ドーパントイオンであるｐ型ドーパントイオンが半導体基板６１中に拡散されて形成されたソース領域７０およびドレイン領域７１などから構成されている。
【００３３】
また、配線構造は、ゲート電極６６と配線層７２を接続するプラグ７３と、プラグ７３に接続された配線層７２と、半導体基板６１に形成されたエッチングストッパ層７４と、ゲート領域６７およびエッチングストッパ層７４上に形成された第１層間絶縁膜７６と、第１層間絶縁膜７６上さらに形成された第２層間絶縁膜７７と、第２層間絶縁膜７７上にさらに形成された層間エッチングストッパ層７８などから構成されている。
【００３４】
基板６１は、例えば一導電型半導体基板が用いられる。本実施例ではｎ型半導体基板を用いた。素子分離領域６２は、公知のＳＴＩ工程によりシリコン酸化膜が埋め込まれ形成される。
【００３５】
ゲート絶縁膜６５には、厚さ１ｎｍから５ｎｍの、例えばシリコン酸化膜、シリコン酸窒化膜などが用いられる。ゲート絶縁膜６５は、スケーリング則により薄膜化が要求され、シリコン酸化膜より高い比誘電率を有するシリコン酸窒化膜が、膜厚を厚くすることができる点で好適である。本実施例では厚さ２．０ｎｍのシリコン酸窒化膜を用いた。
【００３６】
ゲート電極６６には、ＣＶＤ法などにより形成された厚さ５０ｎｍから２５０ｎｍのポリシリコンが用いられる。ゲート電極６６の上面にはプラグ７３とオーミックコンタクトを形成するために、Ｔｉ、Ｃｏ、ＮｉなどとのシリサイドＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ２が形成されてもよい。本実施例では、ＣＶＤ法を用いて厚さ１８０ｎｍのポリシリコンからなるゲート電極を形成した。
【００３７】
側壁絶縁膜６４には、例えば、アンドープのシリコン酸化膜、シリコン酸窒化膜、シリコン炭化膜、シリコン窒化膜などが用いられる。側壁絶縁膜６４は、ゲート絶縁膜６５およびゲート電極６６を保護するためにこれらを覆うように形成される。本実施例では、側壁絶縁膜６４はＣＶＤ法により厚さ１３０ｎｍのアンドープのシリコン酸化膜から構成されている。
ソース領域７０およびドレイン領域７１には、ｐ型のドーパントイオンのＢ＋をイオン打ち込み法などによりイオン注入を行って、ｐ＋が形成される。本実施例では、Ｂ＋のイオン注入を行った。
【００３８】
また、ソース領域７０およびドレイン領域７１の表面のコンタクト領域には、Ｔｉ、Ｃｏ、ＮｉなどとのシリサイドＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ２が形成されてもよい。ソース電極およびドレイン電極（図示せず）とオーミックコンタクトを形成することができる。本実施例では、コンタクト領域にはＣｏＳｉ２を形成した。
【００３９】
プラグ７３は、第１層絶縁膜７６に形成されたプラグ７３用の溝に、ＣＶＤ法などにより堆積したＷ膜をＣＭＰ法あるいはエッチバックにより、平坦化して形成される。プラグ７３はゲート電極６６を配線層とを接続するために用いられる。また、プラグ７３の内壁には第１層間絶縁膜７６との密着性を高めるためにスパッタ法などによりＴｉＮから構成される密着層（図示せず）を形成することができる。
【００４０】
配線層７２は、第２層間絶縁膜７７に形成された溝に、メッキ法、ＣＶＤ法などによりＣｕ膜を形成し、次いでＣＭＰ法により平坦化されて形成される。溝の内壁にはＣｕが第１および第２層間絶縁膜７６，７７に拡散することを防止するメタルバリア層が形成される。メタルバリア層は、スパッタ法、ＣＶＤ法などにより形成され、例えばＴａＮ、ＴｉＮなどから構成される。
【００４１】
側壁シリコン窒化膜７５は、スパッタ法、ＣＶＤ法などにより側壁絶縁膜６４を覆うようにして、厚さ１０ｎｍから１００ｎｍのシリコン窒化膜により形成される。シリコン窒化膜は結晶構造が緻密であり、水を透過し難く、層間絶縁膜７６，７７に含まれる水がゲート酸化膜６５に侵入することを防止することができる。
【００４２】
第１層間絶縁膜７６は、例えばシリコン酸化膜、アンドープトシリコン酸化膜、リンドープトシリコン酸化膜、低誘電率絶縁膜などが用いられ、ＣＶＤ法、塗布法などにより形成される。低誘電率絶縁膜としては、例えば、ＳｉＬＫ（登録商標、ダウケミカル社製）等の炭化水素系ポリマーやＦＬＡＲＥ２．０（登録商標、アライドシグナル社製）等のフッ素系の芳香族ポリマーよりなる有機絶縁膜、フッ素含有シリコン酸化膜やカーボン含有シリコン酸化膜よりなる無機絶縁膜等を用いることができる。これらの低誘電率絶縁膜は、比誘電率がシリコン酸化膜より高く、ＭＯＳデバイスの高速化に好適である。
【００４３】
また、第１層間絶縁膜７６は、例えば、有機絶縁膜であるＳｉＬＫやＦＬＡＲＥ２．０などにより構成することが、水分含有量の点でより好ましい。図５は、ＳｉＬＫ膜およびシリコン酸化膜の水分含有量を比較した図である。図５において、試験はＴＤＳ法（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｏｒｏｓｃｏｐｙ（昇温脱離ガス分光法））を用い、横軸は試料を加熱した温度を示し、縦軸は試料から脱離した水の量をイオン電流の大きさで示している。本試験の試料は、シリコン基板上にＳｉＬＫを厚さ１５０ｎｍに塗布し、その後約４００℃でキュアした（以下「試料Ａ」という。）。一方、シリコン基板上にプラズマＣＶＤ法により厚さ１５０ｎｍのシリコン酸化膜を形成した（以下「試料Ｂ」という。）。試料の大きさをいずれも１０ｍｍ×１０ｍｍとした。また、試験条件は、真空度を１×１０−７Ｐａ、昇温速度を６℃／分とした。
【００４４】
図５を参照するに、試料Ｂは、脱離する水の量が約２００℃から増加し始め、脱離する水の量が最大で１００℃の場合の約２０倍となる。しかし、試料Ａは、脱離する水の量が最大で１００℃の場合の約３倍となるが、試料Ｂと比較して極めて少ない。本試験結果によれば、試料ＡのＳｉＬＫの水分含有量が試料ＢのプラズマＣＶＤ法により形成されたシリコン酸化膜よりきわめて少ないことがわかる。
【００４５】
図４に戻り、第１層間絶縁膜７６は、本実施例では、プラズマＣＶＤ法により厚さ６００ｎｍのリン添加シリコン酸化膜（ＰＳＧ膜）とした。
【００４６】
第２層間絶縁膜７７は、第１層間絶縁膜７６と同様の材料から選択される。本実施例では、プラズマＣＶＤ法により厚さ２５０ｎｍのシリコン酸化膜とした。
【００４７】
絶縁膜エッチングストッパ層７８は、ＣＶＤ法、スパッタ法などにより形成された厚さ３０ｎｍ〜１５０ｎｍの透水性絶縁層から構成される。透水性絶縁層は、例えば、アンドープのシリコン酸化膜、シリコン酸窒化膜、シリコン炭化膜などである。特に、絶縁膜エッチングストッパ層７８は、シリコン炭化膜から構成されることが好ましい。シリコン炭化膜は、プラズマＣＶＤ法により、ＲＦパワーを１００Ｗから２０００Ｗ、プロセス圧力を１００Ｐａから７００Ｐａ、プロセスガスをテトラメチルシラン（Ｓｉ（ＣＨ３）４）および二酸化炭素（ＣＯ２）、基板温度を３００℃から４５０℃のプロセス条件により形成される。
【００４８】
図６は、シリコン炭化膜およびシリコン窒化膜の透水性を比較した図である。図６において、ＴＤＳ法を用い、横軸は試料を加熱した温度を示している。また、縦軸は試料から脱離した水の量をイオン電流の大きさで示している。本試験の試料は、シリコン基板上にプラズマＣＶＤ法により厚さ２５０ｎｍのシリコン酸化膜を形成し、さらにその上にＣＶＤ法により厚さ７０ｎｍのシリコン炭化膜（以下「試料Ｃ」という。）およびシリコン窒化膜（以下「試料Ｄ」という。）を、それぞれシリコン酸化膜全体を覆うように形成した。試料の大きさを１０ｍｍ×１０ｍｍとした。試験条件は図５で説明した試験と同様とした。
【００４９】
図６を参照するに、試料Ｄは、３８０℃付近で小さなピークを示すが、脱離した水の量は、１００℃の場合とほぼ同量である。しかし、試料Ｃは約２００℃付近からイオン量が増加し、２８０℃付近では１００℃の場合の約６倍、５００℃では約１０倍の量を示している。本試験結果によれば、検出された水は、シリコン酸化膜に含まれる水がシリコン炭化膜またはシリコン窒化膜を透過して試料から脱離したものである。シリコン酸化膜に含まれる水分量は同量と考えられるので、試料Ｃのシリコン炭化膜が試料Ｄのシリコン窒化膜より極めて透水性が良好であることがわかる。
【００５０】
図４に戻り、本実施例では、絶縁膜エッチングストッパ層７８は、プラズマＣＶＤ法により厚さ７０ｎｍのシリコン炭化膜とした。
［第２実施例］
本実施例は、第１実施例の第２層間絶縁膜を２層にしたもので、それ以外は第１実施例と同様である。
【００５１】
図７は、本実施例に係るＭＯＳデバイスを示した断面図である。なお、図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００５２】
図７を参照するに、第２層間絶縁膜８１は、２つの層、すなわち下層８２および上層８３により構成される。下層は、塗布法により、厚さ１５０ｎｍのＳｉＬＫより構成される。塗布後約３５０℃程度の温度でキュアする。また、上層は、プラズマＣＶＤ法により形成した厚さ１００ｎｍのシリコン酸化膜を用いた。
【００５３】
［第１比較例］
本比較例は、本発明によらないＭＯＳデバイスの一例である。本比較例は、第１実施例における層間エッチングストッパ層７８をシリコン炭化膜からシリコン窒化膜に替えたもので、それ以外は第１実施例と同様である。
【００５４】
本比較例では、シリコン窒化膜は、厚さを７０ｎｍとし、ＣＶＤ法により形成した。
［第２比較例］
本比較例は、本発明によらないＭＯＳデバイスの一例である。本比較例は、第２実施例における層間エッチングストッパ層７８をシリコン炭化膜からシリコン窒化膜に替えたもので、それ以外は第２実施例と同様である。
【００５５】
本比較例では、シリコン窒化膜は、厚さを７０ｎｍとし、ＣＶＤ法により形成した。
【００５６】
図８は、実施例および比較例のドレイン飽和電流の経時的な劣化ΔＩｄｓを示した図である。図８において、ストレス時間が４０９６秒後の結果で、ゲート電圧は一定とした。図８を参照するに、第１および第２実施例１は、第１および第２比較例よりドレイン電流の劣化が小さくなっていることがわかる。特に、水分含有量の少ないＳｉＬＫを使用した第２実施例のドレイン飽和電流の劣化が小さくなっている。
【００５７】
第１および第２実施例によれば、層間エッチングストッパ層７８は透水性のシリコン炭化膜により構成されている。層間絶縁膜であるシリコン酸化膜に含まれている水が、ＭＯＳデバイスの製造工程あるいは通電によりＭＯＳデバイス全体に拡散する。しかし、層間エッチングストッパ層７８に設けられているシリコン炭化膜は良好な透水性を有するので、水はＭＯＳデバイスの外部に排出される。したがって、ゲート絶縁膜に水が侵入することが防止され、ドレイン飽和電流の経時的な劣化を抑制することができる。
【００５８】
さらに、第２実施例によれば、第２層間絶縁膜の一部に水分含有量の少ない層間絶縁膜が使われているので、ドレイン飽和電流の経時的な劣化を一層抑制することができる。
【００５９】
以下に本発明に係る半導体装置の製造工程について説明する。
【００６０】
図９は、ｐチャネルＭＯＳデバイスの製造工程を示した図である。
【００６１】
図９（Ａ）を参照するに、ｎ型の一導電型半導体の基板１０１に公知のＳＴＩ工程により素子分離領域１０２を形成する。次に例えば、Ｎ２雰囲気中で基板１０１を７００℃から９００℃に加熱して、基板１０１表面に厚さ１ｎｍから５ｎｍのシリコン酸化膜かからなるゲート絶縁膜１０３を形成する。Ｎ２の換わりにＮＯ、Ｎ２Ｏ、ドライＯ２＋ＮＨ３等の酸化性ガスを用いてシリコン酸窒化膜からなるゲート絶縁膜１０３を形成してもよい。次に、イオン注入法により、ドーパントイオンであるＢ＋を基板に打ち込み、ソースおよびドレインのエクステンション領域１０４，１０５を形成する。次に、ＣＶＤ法などにより厚さ５０ｎｍから２５０ｎｍのポリシリコン膜を形成する。フォトレジストを塗布しパターンニングして、残留したフォトレジストをマスクとしてドライエッチングをしてゲート電極１０６を形成する。
【００６２】
図９（Ｂ）を参照するに、次に、基板上にＣＶＤ法などにより厚さ１３０ｎｍ程度のステップカバーレージをもつシリコン酸化膜を形成する（図示せず）。次にＲＩＥ（反応性イオンエッチング）により、異方性エッチングを行い、ゲート電極１０６が露出するまでエッチバックする。ゲート絶縁膜１０３およびゲート電極１０６の側壁部にシリコン酸化膜からなる側壁絶縁膜１０７が形成される。
【００６３】
図９（Ｃ）を参照するに、次に、イオン注入法により、ドーパントイオンであるＢ＋を基板に打ち込み、ソース領域１０８およびドレイン領域１０９を形成する。基板表面にスパッタ法などにより厚さ１０ｎｍ程度の例えばＴｉ、ＣｏまたはＮｉからなる膜を形成する。次にＮ２雰囲気中で例えば約５４０℃でアニールする。このアニールによって、Ｔｉ、ＣｏまたはＮｉからなる膜と基板表面のシリコン、ポリシリコンと接触する部分ではシリサイド（ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ２）１１０，１１１，１１２が形成される。このシリサイドとプラグとはオーミックコンタクトを形成する。次に、ウェット処理により側壁絶縁膜上のＴｉ、ＣｏまたはＮｉからなる膜を除去する。次に基板表面に厚さ１０ｎｍから１００ｎｍのシリコン窒化膜からなる側壁シリコン窒化膜１１３を形成する。この側壁シリコン窒化膜１１３により側壁絶縁膜が覆われ、シリコン窒化膜は非透水性なので、ゲート絶縁膜１０３に水が侵入することを防止することができる。次に側壁シリコン窒化膜１１３上に、ＣＶＤ法などにより厚さ４００ｎｍから１０００ｎｍのＰＳＧ膜からなる第１層間絶縁膜１１４を形成する。次にＣＭＰ法により第１層間絶縁膜１１４の表面を平坦化する。次に第１層間絶縁膜１１４にフォトリソグラフィ法によりレジストをパターニングして、レジストをマスクとしてドライエッチングにより、ゲート電極１０６直上の第１層間絶縁膜１１４および側壁シリコン窒化膜１１３を除去しコンタクトホールを形成する。次に、ＣＶＤ法により、タングステン（Ｗ）膜を形成して、コンタクトホールを埋め込む。次にＣＭＰ法によりＷ膜の表面を研磨し、ＰＳＧ膜とＷ膜からなる平坦な面が形成され、プラグ１１５が形成される。
【００６４】
図９（Ｄ）を参照するに、次に、塗布法により厚さ１５０ｎｍ程度のＳｉＬＫを塗布し、約４００℃でキュアしてＳｉＬＫからなる第２層間絶縁膜１１６を形成する。次に第２層間絶縁膜１１６にフォトリソグラフィ法によりレジストをパターニングして、残ったレジストをマスクとしてドライエッチングにより配線層の溝を形成する。次に、配線層の溝を埋めるようにして、蒸着法、ＣＶＤ法、メッキ法などにより厚さ１０００ｎｍのＣｕ膜を形成する。次にＣＭＰ法により、Ｃｕ膜を研磨して平坦化し、配線層１１７を形成する。
【００６５】
次に絶縁層エッチングストッパ膜１１８を形成する。絶縁層エッチングストッパ膜１１８は、シリコン炭化膜から構成され、プラズマＣＶＤ法により、ＲＦパワーを１００Ｗから２０００Ｗ、プロセス圧力を１００Ｐａから７００Ｐａ、プロセスガスをテトラメチルシラン（Ｓｉ（ＣＨ３）４）および二酸化炭素（ＣＯ２）、基板温度を３００℃から４５０℃のプロセス条件により形成される。
【００６６】
次に、基板を２００℃以上の温度で基板を加熱処理する。例えば、Ｈ２雰囲気で４００℃から５００℃の温度でシンターを行う。基板表面等のダングリングボンドを水素で終端することができると共に層間絶縁膜中の水を外部に排出することができる。
【００６７】
以上によりｐチャネルＭＯＳデバイス１００が形成される。なお、ここでは配線層１１７が１層の場合を説明したが、配線層１１７が多層の場合は、各層間絶縁膜の表面には絶縁層エッチングストッパ膜１１８が形成され、透水性絶縁膜、例えばシリコン炭化膜により形成されることが好ましい。層間絶縁膜中の水を、層間絶縁膜とシリコン炭化膜を通じて外部に排出することができる。またさらにＭＯＳデバイスの最表層に形成されるパッシベーション層も透水性絶縁膜、例えばシリコン炭化膜が形成されることが好ましい。
【００６８】
以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００６９】
なお、上記では、ｐチャネルＭＯＳトランジスタを例に説明したが、ｎチャネルＭＯＳトランジスタにおいても同様である。
【００７０】
また。第２実施例では、第２層間絶縁膜を２層にした場合について説明したが、３層以上としてもよく、また、第１層間絶縁膜を２層以上としてもよい。
【００７１】
また、第１実施例および第２実施例では、配線構造を１層としたが、配線層が多層構造である場合も、第１あるいは第２実施例の配線構造を多層とすればよい。
【００７２】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）　半導体基板上に形成されたＭＯＳトランジスタと、前記半導体基板上に形成され前記ＭＯＳトランジスタに接続された多層配線構造とを備えた半導体装置であって、前記多層配線構造は、層間絶縁膜と、該層間絶縁膜中に形成された導体パターンと、前記層間絶縁膜の表面に形成された透水性絶縁膜とよりなることを特徴とする半導体装置。
（付記２）　前記透水性絶縁膜はシリコン炭化膜であることを特徴とする付記１記載の半導体装置。
（付記３）　前記層間絶縁膜は、低誘電率有機膜であることを特徴とする付記１または２記載の半導体装置。
（付記４）　前記層間絶縁膜は、低誘電率有機膜と無機絶縁膜とが積層されてなることを特徴とする付記１から３のいずれか一項記載の半導体装置。
（付記５）　前記低誘電率有機膜は、炭化水素系ポリマー、またはフッ素系芳香族ポリマーであることを特徴とする付記３または４記載の半導体装置。
（付記６）　前記ＭＯＳトランジスタのゲート電極の側壁絶縁膜を覆うようにシリコン窒化膜が形成されていることを特徴とする付記１から５のいずれか一項記載の半導体装置。
（付記７）　前記導体パターンは、Ｃｕを含むことを特徴とする付記１から６のいずれか一項記載の半導体装置。
（付記８）　半導体基板上に形成されたＭＯＳトランジスタと、前記半導体基板上に形成され前記ＭＯＳトランジスタに接続された多層配線構造とを備えた半導体装置の製造方法であって、前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に透水性絶縁膜を形成する工程と、２００℃以上の温度で加熱処理を行う工程とを含むことを特徴とする半導体装置の製造方法。
（付記９）　前記透水性絶縁膜はシリコン炭化膜であることを特徴とする付記８記載の半導体装置の製造方法。
（付記１０）　前記層間絶縁膜を形成する工程と前記層間絶縁膜上に透水性絶縁膜を形成する工程との間に、前記多層配線構造を構成する配線層を化学的機械研磨法により研磨する工程をさらに設けたことを特徴とする請求項８または９記載の半導体装置の製造方法。
（付記１１）　前記層間絶縁膜は、低誘電率有機膜であることを特徴とする付記８から１０のいずれか一項記載の半導体装置の製造方法。
（付記１２）　前記層間絶縁膜は、低誘電率有機膜と無機絶縁膜とが積層されてなることを特徴とする付記８から１１のいずれか一項記載の半導体装置の製造方法。
（付記１３）　前記低誘電率有機膜は、炭化水素系ポリマー、またはフッ素系芳香族ポリマーから構成されていることを特徴とする付記１０または１２記載の半導体装置の製造方法。
（付記１４）　前記ＭＯＳトランジスタのゲート領域の側壁絶縁膜を覆うようにシリコン窒化膜が形成されていることを特徴とする付記８から１３のいずれか一項記載の半導体装置の製造方法。
（付記１５）　前記導体パターンは、Ｃｕを含むことを特徴とする付記８から１４のいずれか一項記載の半導体装置の製造方法。
【００７３】
【発明の効果】
以上詳述したところから明らかなように、本発明によれば、半導体装置の多層配線構造を構成する層間絶縁膜表面を透水性絶縁膜で覆って、層間絶縁膜であるシリコン酸化膜などに含まれる水を外部に排出し易くし、ゲート絶縁膜に水が侵入することを防止する。その結果、ＭＯＳトランジスタの閾値電圧が経時的に変化することを防止するとともに、ドレイン飽和電流の経時的な劣化を防止することが可能となる。
【図面の簡単な説明】
【図１】Ｃｕデュアルダマシン構造を有するＭＯＳデバイスを示した断面図である。
【図２】Ａｌ配線構造を有するＭＯＳデバイスを示した断面図である。
【図３】従来のｐチャネルＭＯＳトランジスタのドレイン飽和電流とストレス時間との関係を示した図である。
【図４】第１実施例に係るＭＯＳデバイスを示した断面図である。
【図５】ＳｉＬＫ膜およびシリコン酸化膜の水分含有量を比較した図である。
【図６】シリコン炭化膜およびシリコン窒化膜の透水性を比較した図である。
【図７】第２実施例に係るＭＯＳデバイスを示した断面図である。
【図８】実施例および比較例のドレイン飽和電流の経時的な劣化を示した図である。
【図９】（Ａ）〜（Ｄ）は、ｐチャネルＭＯＳデバイスの製造工程を示す図である。
【符号の説明】
６０、８０　　ＭＯＳデバイス
６１　　　半導体基板
６４　　　側壁絶縁膜
６５　　　ゲート絶縁膜
６６　　　ゲート電極
７２　　　配線層
７５　　　側壁シリコン窒化膜
７６　　　第１層間絶縁膜
７７、８１、８２、８３　　　第２層間絶縁膜
７８　　　層間エッチングストッパ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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