(57)【要約】【課題】キャパシタの特性を向上させることができる半導体装置およびその製造方法を提供する。【解決手段】所定のエッチング条件においてレジスト膜よりも層間絶縁膜６に対する選択比が高くかつ層間絶縁膜６よりも化学機械研磨法において研磨され難いシリコン窒化膜７を層間絶縁膜６の上に形成する。このシリコン窒化膜７は、キャパシタ下部電極８を形成するための化学機械研磨工程において層間絶縁膜６の高さが減少することを防止するハードマスクとして用いられる。また、シリコン窒化膜７は、エッチングによりホール２０を形成する工程においてエッチングマスクとして利用される。【選択図】        図１
2004221353.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に絶縁膜を形成する工程と、
該絶縁膜の上に、化学機械研磨法を用いた研磨において前記絶縁膜よりも研磨され難いハードマスクを形成する工程と、
前記半導体基板の主表面に対して垂直方向に延びるように、前記ハードマスクおよび前記絶縁膜を貫通するホールを形成する工程と、
前記ホールの側面に沿うようにキャパシタ下部電極を形成する工程と、
前記キャパシタ下部電極の表面に沿うようにキャパシタ誘電体膜を形成する工程と、
該キャパシタ誘電体膜の表面に接するようにキャパシタ上部電極を形成する工程とを備えた、半導体装置の製造方法。
【請求項２】
半導体基板の上方に絶縁膜を形成する工程と、
該絶縁膜の上に、所定のエッチング条件においてレジスト膜よりも前記絶縁膜に対する選択比が高いハードマスクを形成する工程と、
前記半導体基板の主表面に対して垂直方向に延びるように、前記ハードマスクおよび前記絶縁膜を貫通するホールを形成する工程と、
前記ホールの側面に沿うようにキャパシタ下部電極を形成する工程と、
前記キャパシタ下部電極の表面に沿うようにキャパシタ誘電体膜を形成する工程と、
該キャパシタ誘電体膜の表面に接するようにキャパシタ上部電極を形成する工程とを備えた、半導体装置の製造方法。
【請求項３】
半導体基板の上方に第１の絶縁膜を形成する工程と、
前記第１絶縁膜の上に、該第１の絶縁膜とは異なる組成の第２の絶縁膜を形成する工程と、
前記第１の絶縁膜と同じ組成であって、化学機械研磨法を用いた研磨において前記第２の絶縁膜より研磨され難いハードマスクを前記第２の絶縁膜の上に形成する工程と、
前記ハードマスクの上に、所定のエッチング条件において、前記ハードマスクよりも選択比が高いエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜をマスクとしたエッチングにより、前記エッチングストッパ膜、前記ハードマスク、前記第２の絶縁膜、および前記第１の絶縁膜を貫通して、前記半導体基板の主表面に対して垂直方向に延びるホールを形成する工程と、
前記ホールの側面および前記ハードマスクの上面にキャパシタ下部電極となる膜を形成する工程と、
前記キャパシタ下部電極となる膜を埋込む埋込膜を形成する工程と、
前記埋込膜、前記キャパシタ下部電極となる膜および前記エッチングストッパ膜を、化学機械研磨法を用いて除去することにより、前記ハードマスクを露出させて、キャパシタ下部電極を形成する工程と、
前記キャパシタ下部電極の表面にキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜の表面にキャパシタ上部電極を形成する工程とを備えた、半導体装置の製造方法。
【請求項４】
半導体基板の上方に第１の絶縁膜を形成する工程と、
前記第１絶縁膜の上に、該第１の絶縁膜とは異なる組成の第２の絶縁膜を形成する工程と、
前記第１の絶縁膜と同じ組成であって、第１の所定のエッチング条件においてレジスト膜よりも前記第２の絶縁膜に対する選択比が高いハードマスクを前記第２の絶縁膜の上に形成する工程と、
前記ハードマスクの上に、第２の所定のエッチング条件において、前記ハードマスクよりも選択比が高いエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜をマスクとしたエッチングにより、前記エッチングストッパ膜、前記ハードマスク、前記第２の絶縁膜、および前記第１の絶縁膜を貫通して、前記半導体基板の主表面に対して垂直方向に延びるホールを形成する工程と、
前記ホールの側面および前記ハードマスクの上面にキャパシタ下部電極となる膜を形成する工程と、
前記キャパシタ下部電極となる膜を埋込む埋込膜を形成する工程と、
前記埋込膜、前記キャパシタ下部電極となる膜および前記エッチングストッパ膜を、化学機械研磨法を用いて除去することにより、前記ハードマスクを露出させて、キャパシタ下部電極を形成する工程と、
前記キャパシタ下部電極の表面にキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜の表面にキャパシタ上部電極を形成する工程とを備えた、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャパシタを備えた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来より、半導体基板上に半導体基板の主表面に対して垂直方向に延びるキャパシタが設けられた半導体装置の製造が行なわれている。このようなキャパシタを備える半導体装置においては、半導体基板の主表面に平行な方向の面積を小さくするとともに、キャパシタ容量を増加させることが望まれている。そのため、半導体基板の主表面に対して垂直な方向のキャパシタの高さを高くする必要がある。その結果、キャパシタのアスペクト比が徐々に高くなってきている。
【０００３】
【特許文献１】
特開２００２−１９０５８２号公報
【０００４】
【発明が解決しようとする課題】
前述のような高いアスペクト比を有するキャパシタにおいては、キャパシタが形成されるホールは絶縁膜のエッチングにより形成される。そのエッチングによるホールのアスペクト比の制御には限界があるため、ホールに形成されるキャパシタの形状、特にストレージ電極の形状を所望の形状にするのが困難となっていきている。その結果、キャパシタの特性を向上させることができない。
【０００５】
また、前述のようなキャパシタの下部電極を形成するときには、キャパシタが形成されているホールを構成する絶縁膜の上表面が、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて研磨される。このＣＭＰ法による研磨において、キャパシタ下部電極が形成される絶縁膜の上表面がオーバーポリッシュされる。そのため、キャパシタの半導体基板の主表面に対して垂直な方向における高さを高くすることが困難になっている。この点においても、キャパシタの特性を向上させることができない。
【０００６】
本発明は、上述の問題に鑑みてなされたものであり、その目的は、特性が向上したキャパシタを有する半導体装置の製造方法を提供することである。
【０００７】
【課題を解決するための手段】
本発明の第１の局面の半導体装置の製造方法は、半導体基板の上方に絶縁膜を形成する工程と、絶縁膜の上に、化学機械研磨法を用いた研磨において絶縁膜よりも研磨され難いハードマスクを形成する工程と、半導体基板の主表面に対して垂直方向に延びるように、ハードマスクおよび絶縁膜を貫通するホールを形成する工程とを備えている。また、その製造方法は、ホールの側面に沿うようにキャパシタ下部電極を形成する工程と、キャパシタ下部電極の表面に沿うようにキャパシタ誘電体膜を形成する工程と、キャパシタ誘電体膜の表面に接するようにキャパシタ上部電極を形成する工程とを備えている。
【０００８】
上記の製法によれば、化学機械研磨法において絶縁膜よりも研磨され難いハードマスクをＣＭＰストッパ膜として、キャパシタ下部電極を形成するための化学機械研磨を実行することができる。そのため、化学機械研磨より絶縁膜が過度に研磨されることが防止されるため、ホールの高さが所望の高さより低くなってしまうことが防止される。その結果、ホール内に形成されるキャパシタ下部電極の高さを所望の高さにすることができる。それにより、キャパシタ容量を大きくすることができる。
【０００９】
本発明の第２の局面の半導体装置の製造方法は、半導体基板の上方に絶縁膜を形成する工程と、絶縁膜の上に、所定のエッチング条件においてレジスト膜よりも絶縁膜に対する選択比が高いハードマスクを形成する工程と、半導体基板の主表面に対して垂直方向に延びるように、ハードマスクおよび絶縁膜を貫通するホールを形成する工程とを備えている。また、その製造方法は、ホールの側面に沿うようにキャパシタ下部電極を形成する工程と、キャパシタ下部電極の表面に沿うようにキャパシタ誘電体膜を形成する工程と、キャパシタ誘電体膜の表面に接するようにキャパシタ上部電極を形成する工程とを備えている。
【００１０】
上記の製法によれば、所定のエッチング条件においてレジスト膜よりも絶縁膜に対する選択比が高いハードマスクをエッチングマスクとして、ホールを形成するためのエッチングを行うことができる。したがって、上側に向かうにしたがって広がるようなテーパ形状のホールが形成されることが抑制される。その結果、キャパシタをより微細化する場合においても、キャパシタの形状を良好にすることができる。したがって、微細化されたキャパシタの特性を向上させることができる。
【００１１】
本発明の第３の局面の半導体装置の製造方法は、半導体基板の上方に第１の絶縁膜を形成する工程と、第１絶縁膜の上に、第１の絶縁膜とは異なる組成の第２の絶縁膜を形成する工程とを備えている。また、その半導体装置の製造方法は、第１の絶縁膜と同じ組成であって、化学機械研磨法を用いた研磨において第２の絶縁膜より研磨され難いハードマスクを第２の絶縁膜を形成する工程と、ハードマスクの上に、所定のエッチング条件において、ハードマスクよりも選択比が高いエッチングストッパ膜を形成する工程とを備えている。また、その半導体装置の製造方法は、エッチングストッパ膜をマスクとしたエッチングにより、エッチングストッパ膜、ハードマスク、第２の絶縁膜、および第１の絶縁膜を貫通して、半導体基板の主表面に対して垂直方向に延びるホールを形成する工程を備えている。また、その半導体装置の製造方法は、ホールの側面およびハードマスクの上面にキャパシタ下部電極となる膜を形成する工程と、キャパシタ下部電極となる膜を埋込む埋込膜を形成する工程とを備えている。また、埋込膜、キャパシタ下部電極となる膜およびエッチングストッパ膜を、化学機械研磨法を用いて除去することにより、ハードマスクを露出させて、キャパシタ下部電極を形成する工程を備えている。また、キャパシタ下部電極の表面にキャパシタ誘電体膜を形成する工程と、キャパシタ誘電体膜の表面にキャパシタ上部電極を形成する工程とを備えている。
【００１２】
上記の製法によれば、化学機械研磨法において絶縁膜よりも研磨され難いハードマスクをＣＭＰストッパ膜として、キャパシタ下部電極を形成するための化学機械研磨を実行することができる。そのため、化学機械研磨を行う工程において、絶縁膜が過度に研磨されることが防止されるため、ホールの高さが所望の高さより低くなってしまうことが防止される。その結果、ホール内に形成されるキャパシタ下部電極の高さを所望の高さにすることができる。それにより、キャパシタ容量を大きくすることができる。
【００１３】
また、ハードマスクの上にエッチングストッパ膜が形成された状態で、第１の絶縁膜のエッチングが行われる。そのため、第１の絶縁膜をエッチングするときにハードマスクの上表面が膜減りすることがないため、ハードマスクの上面の平坦性を向上させることができる。その結果、ハードマスクの上に積層される層を良好に形成することができる。したがって、半導体装置の歩留まりを向上させることができる。
【００１４】
本発明の第４の局面の半導体装置の製造方法は、半導体基板の上方に第１の絶縁膜を形成する工程と、第１絶縁膜の上に、第１の絶縁膜とは異なる組成の第２の絶縁膜を形成する工程とを備えている。また、その半導体装置の製造方法は、第１の絶縁膜と同じ組成であって、第１の所定のエッチング条件においてレジスト膜よりも第２の絶縁膜に対する選択比が高いハードマスクを第２の絶縁膜の上に形成する工程と、ハードマスクの上に、第２の所定のエッチング条件において、ハードマスクよりも選択比が高いエッチングストッパ膜を形成する工程とを備えている。また、その半導体装置の製造方法は、エッチングストッパ膜をマスクとしたエッチングにより、エッチングストッパ膜、ハードマスク、第２の絶縁膜、および第１の絶縁膜を貫通して、半導体基板の主表面に対して垂直方向に延びるホールを形成する工程を備えている。また、その半導体装置の製造方法は、ホールの側面およびハードマスクの上面にキャパシタ下部電極となる膜を形成する工程と、キャパシタ下部電極となる膜を埋込む埋込膜を形成する工程とを備えている。また、その半導体装置の製造方法は、埋込膜、キャパシタ下部電極となる膜およびエッチングストッパ膜を、化学機械研磨法を用いて除去することにより、ハードマスクを露出させて、キャパシタ下部電極を形成する工程を備えている。また、その半導体装置の製造方法は、キャパシタ下部電極の表面にキャパシタ誘電体膜を形成する工程と、キャパシタ誘電体膜の表面にキャパシタ上部電極を形成する工程とを備えている。
【００１５】
上記の製法によれば、第１の所定のエッチング条件においてレジスト膜よりも絶縁膜に対する選択比が高いハードマスクをエッチングマスクとして、ホールを形成するためのエッチングを行うことができる。したがって、上側に向かうにしたがって広がるようなテーパ形状のホールが形成されることが抑制される。その結果、キャパシタをより微細化する場合においても、キャパシタの形状を良好にすることができる。したがって、微細化されたキャパシタの特性を向上させることができる。
【００１６】
また、ハードマスクの上にエッチングストッパ膜が形成された状態で、所定の第２のエッチング条件で第１の絶縁膜のエッチングが行われる。そのため、第１の絶縁膜をエッチングするときにハードマスクの上表面が膜減りすることがないため、ハードマスクの上面の平坦性を向上させることができる。その結果、ハードマスクの上に積層される層を良好に形成することができる。したがって、半導体装置の歩留まりを向上させることができる。
【００１７】
【発明の実施の形態】
以下、図を用いて本発明の実施の形態の半導体装置およびその製造方法を説明する。
【００１８】
（実施の形態１）
まず、図１を用いて、実施の形態１の半導体装置の構造を説明する。
【００１９】
本実施の形態の半導体装置は、図１に示すように、以下のような構造である。半導体基板１の上には層間絶縁膜２が形成されている。層間絶縁膜２を上下方向に貫通して半導体基板１に接続されたコンタクトプラグ３が形成されている。コンタクトプラグ３同士の間にはビット線４が設けられている。また、層間絶縁膜２の上にはエッチングストッパ膜として機能するシリコン窒化膜５が形成されている。
【００２０】
また、シリコン窒化膜５の上には、ＢＰＴＥＯＳ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ  Ｔｅｔｒａ  ＥｔｈｙｌＯｒｔｈｏ  Ｓｉｌｉｃａｔｅ）からなる層間絶縁膜６が形成されている。また、層間絶縁膜６の上には、所定のエッチング条件においてレジスト膜よりも層間絶縁膜６に対する選択比が高くかつ層間絶縁膜６よりもＣＭＰ法において研磨され難いハードマスクとして機能するシリコン窒化膜７が形成されている。また、シリコン窒化膜７、層間絶縁膜６およびシリコン窒化膜５を貫通して、コンタクトプラグ３が底面の一部となるホール２０が形成されている。
【００２１】
ホール２０の表面には、キャパシタ下部電極８がホール２０の表面に沿うように形成されている。また、キャパシタ下部電極８の表面に沿うようにキャパシタ誘電体膜９が形成されている。また、キャパシタ誘電体膜９によって形成される凹部を埋込むようにキャパシタ上部電極１０が形成されている。
【００２２】
上記のような本実施の形態の半導体装置の構造によれば、シリコン窒化膜７の側面および層間絶縁膜６の側面に接するようにキャパシタ下部電極８が形成されている。したがって、キャパシタ下部電極８がシリコン窒化膜７の側面および層間絶縁膜６の側面に接するように形成されていないキャパシタに対してキャパシタ容量を増加させることができる。
【００２３】
次に、図２〜図９を用いて本実施の形態の半導体装置の製造方法を説明する。
まず、図２に示す構造について説明する。図２に示す構造において、半導体基板１、層間絶縁膜２、コンタクトプラグ３およびビットライン４の構造は、図１に示す構造と同様の構造である。次に、コンタクトプラグ３が形成された段階で、層間絶縁膜２およびコンタクトプラグ３の表面を覆うようにシリコン窒化膜５を形成する。
【００２４】
その後、シリコン窒化膜５の上にＢＰＴＥＯＳからなる層間絶縁膜６を形成する。次に、層間絶縁膜６の上に、所定のエッチング条件においてレジスト膜よりも層間絶縁膜６に対する選択比が高くかつ層間絶縁膜６よりもＣＭＰ法において研磨され難いハードマスクとなるシリコン窒化膜７を形成する。なお、シリコン窒化膜５はエッチングストッパとして機能する。
【００２５】
その後、シリコン窒化膜７の上に、レジスト膜３０を所定のパターンにパターニングする。それにより、図２に示す構造が得られる。次に、レジスト膜３０をマスクとしてシリコン窒化膜７をエッチングすることにより、層間絶縁膜６の表面を露出させる。その後、レジスト膜３０を除去する。それにより図３に示す構造が得られる。
【００２６】
次に、前述の所定のエッチング条件においてレジスト膜よりも層間絶縁膜６に対する選択比が高いシリコン窒化膜７をマスクとして層間絶縁膜６をエッチングする。それにより、シリコン窒化膜５の表面を露出する。その結果、図４に示す構造が得られる。次に、層間絶縁膜６をマスクとしてシリコン窒化膜５をエッチングする。それにより、シリコン窒化膜５，７の側面、層間絶縁膜６の側面、層間絶縁膜２の上面およびコンタクトプラグ３の上面により構成されるホール２０が形成される。その結果、図５に示す構造が得られる。
【００２７】
次に、図６に示すように、ホール２０の表面およびシリコン窒化膜７の上面を覆うようにキャパシタ下部電極となる膜８ａを形成する。その後、図７に示すように、キャパシタ下部電極となる膜８ａの表面を粗面化する。それにより、キャパシタ下部電極となる膜８ｂが形成される。その構造が図７に示されている。
【００２８】
次に、図８に示すように、キャパシタ下部電極となる膜８ｂを埋込むように、たとえばフォトレジストまたはシリコン酸化膜からなる埋込膜４０を形成する。
【００２９】
次に、ＣＭＰ法により埋込膜４０を上表面から徐々に研磨する。それにより、図９に示すように、シリコン窒化膜７の表面を露出させる。これにより、キャパシタ下部電極８が形成される。
【００３０】
次に、キャパシタ下部電極８の表面に沿うようにキャパシタ誘電体膜９を形成する。その後、キャパシタ誘電体膜９の表面により形成される凹部を埋込むようにキャパシタ上部電極１０を形成する。その結果、図１に示す構造が得られる。
【００３１】
上記のような本実施の形態の半導体装置の製造方法によれば、図４に示すように、キャパシタが形成されるホール２０を形成する工程において、層間絶縁膜６の上に、所定のエッチング条件においてレジスト膜よりも層間絶縁膜６に対して選択比が高いシリコン窒化膜７が形成された状態で、層間絶縁膜６のエッチングを行なう。
【００３２】
この製造方法によれば、従来行なわれていたレジスト膜をマスクとして層間絶縁膜６をエッチングしてホール２０を形成する製造方法と比較して、シリコン窒化膜７が層間絶縁膜６に対して選択比が大きいため、より良好な形状のホール２０が形成される。その結果、キャパシタの表面積を増加させることができるため、キャパシタ容量を向上させることができる。
【００３３】
また、前述のハードマスクとしてのシリコン窒化膜７を後工程において除去することなく、ＣＭＰ工程においてＣＭＰのストッパ膜として利用している。その結果、ＣＭＰ工程において、層間絶縁膜６の上表面の過剰なオーバーポリッシュが防止される。したがって、キャパシタが形成されるホール２０の高さをより高くすることができる。そのため、キャパシタ容量を増加させることができる。また、ストレージ電極と他のストレージ電極との間のポリシリコンが残存することが防止されるため、キャパシタ同士が短絡することが防止される。その結果、半導体装置の歩留りが向上する。
【００３４】
（実施の形態２）
次に、図１および図１０〜図１７を用いて実施の形態２の半導体装置の構造および製造方法を説明する。
【００３５】
まず、図１を用いて実施の形態２の半導体装置の構造を説明する。本実施の形態の半導体装置の構造は、図１に示すように、実施の形態１の半導体装置の構造と全く同様の構造である。
【００３６】
したがって、本実施の形態の半導体装置においても、実施の形態１の半導体装置により得られる効果と同様の効果を得ることができる。
【００３７】
次に、図１０〜図１７を用いて本実施の形態の半導体装置の製造方法を説明する。まず、図１０に示す構造について説明する。図１０に示す半導体装置の構造は、実施の形態１の半導体装置の図２を用いて説明した構造とほぼ同様の構造である。本実施の形態の半導体装置の図１０に示す構造が実施の形態１の半導体装置の図２に示す構造と異なるのは、シリコン窒化膜７の上に、エッチングストッパ膜としての多結晶シリコン膜５０が形成されており、その多結晶シリコン膜５０の上にレジスト膜３０が形成されていることである。
【００３８】
図１０に示す構造が形成された後、レジスト膜３０をマスクとして、多結晶シリコン膜５０およびシリコン窒化膜７をエッチングすることにより、図１１に示すように、層間絶縁膜６の上表面を露出する。
【００３９】
次に、多結晶シリコン膜５０をエッチングマスクとして層間絶縁膜６をエッチングすることにより、図１２に示すように、シリコン窒化膜５の上表面を露出させる。次に、多結晶シリコン膜５０をエッチングマスクとしてシリコン窒化膜５を除去する。これにより、図１３に示すように、ホール２０が形成される。
【００４０】
その後、図１４に示すように、ホール２０の表面、すなわち、層間絶縁膜２の上表面、コンタクトプラグ３の上表面、シリコン窒化膜５の側面、層間絶縁膜６の側面、シリコン窒化膜７の側面、および多結晶シリコン膜５０の側面、ならびに多結晶シリコン膜５０の上表面に連続するようにキャパシタ下部電極となる膜８ａが形成される。その後、キャパシタ下部電極となる膜８ａの表面を粗面化することにより、図１５に示すように、キャパシタ下部電極となる膜８ｂが形成される。
【００４１】
次に、図１６に示すように、キャパシタ下部電極となる膜８ｂにより形成される凹部を埋込むように、レジスト膜またはシリコン酸化膜からなる埋込膜４０を埋込む。
【００４２】
その後、図１７に示すように、ＣＭＰ法を用いて、埋込膜４０、キャパシタ下部電極となる膜８ｂ、多結晶シリコン膜５０を除去することにより、シリコン窒化膜７の上表面を露出させる。それにより、図１７に示すように、キャパシタ下部電極８が形成される。その後、キャパシタ下部電極８の表面に沿うようにキャパシタ誘電体膜９が形成される。次に、キャパシタ誘電体膜９の表面が形成する凹部を埋込むようにキャパシタ上部電極１０が形成される。それにより、図１に示すような構造の半導体装置が得られる。
【００４３】
上記のような本実施の形態の半導体装置の製造方法によれば以下のような効果がある。
【００４４】
実施の形態１の半導体装置の製造方法においては、図４に示すように、シリコン窒化膜７をシリコン窒化膜５のエッチングストッパ膜として用いている。一方、本実施の形態の半導体装置の製造工程においては、図１２に示すように、シリコン窒化膜７の上に多結晶シリコン膜５０が形成された状態で、多結晶シリコン膜５０をエッチングストッパ膜としてシリコン窒化膜５のエッチングが行われる。
【００４５】
実施の形態１の半導体装置の製造方法では、シリコン窒化膜５をエッチングする際に、シリコン窒化膜７に膜減りが生じる。この膜減りが生じることを計算して、ハードマスクとしてのシリコン窒化膜７をボトムストッパ膜としてのシリコン窒化膜５よりも多少厚めにしておく必要がある。また、膜減り量のばらつきがあるためＣＭＰのストッパ膜として使用するシリコン窒化膜７の膜厚が安定しない。
【００４６】
しかしながら、本実施の形態の半導体装置の製造方法においては、ハードマスクを、多結晶シリコン膜５０およびシリコン窒化膜７の２層構造にすることにより、シリコン窒化膜５のエッチング工程においてシリコン窒化膜７の膜減りが生じないようにしている。したがって、シリコン窒化膜７の膜厚が安定する。また、キャパシタ下部電極となる膜８ｂをＣＭＰ法により除去するときに、多結晶シリコン膜５０は常に除去される。その結果、安定した膜厚のシリコン窒化膜７をＣＭＰのストッパ膜として用いることができる。
【００４７】
したがって、本実施の形態の半導体装置の製造方法にれば、実施の形態１の半導体装置の製造方法よりも安定したキャパシタ容量を有するキャパシタを製造することができる。また、キャパシタ同士の間にキャパシタ下部電極となる膜８ｂが残存しないことにより、キャパシタ同士が短絡することが防止されやすくなる。その結果、半導体装置の歩留りが向上する。
【００４８】
（実施の形態３）
次に、本発明の実施の形態３の半導体装置の製造方法を説明する。本実施の形態の半導体装置の製造方法においては、実施の形態１の半導体装置の製造方法の図９に示す構造を得るまでの工程、または、実施の形態２の半導体装置の製造方法の図１７に示す構造を得るまでの工程は同様の方法が用いられる。
【００４９】
その後、本実施の形態の半導体装置の製造方法においては、図９または図１７に示す構造において、キャパシタ下部電極８が形成する凹部内にレジスト膜を埋込む。次に、レジスト膜をマスクとして、ハードマスクとしてのシリコン窒化膜７を熱リン酸を用いたウエットエッチングにより除去する。それにより、図１８に示す構造が得られる。その後、キャパシタ下部電極８が形成する凹部内に埋込まれているレジスト膜は除去される。次に、層間絶縁膜６をフッ酸を用いて除去する。次に、それにより図１９に示すような構造が得られる。
【００５０】
本実施の形態の半導体装置の製造方法によっても、キャパシタ容量が増加した半導体装置を製造することができる。
【００５１】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲を上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５２】
【発明の効果】
本発明の第１および第３の局面の半導体装置の製造方法によれば、キャパシタ容量を増加させることにより、キャパシタの特性を向上させることができる。また、本発明の第２および第４の局面の半導体装置の製造方法によれば、キャパシタの形状を良好にすることにより、キャパシタの特性を向上させることができる。
【図面の簡単な説明】
【図１】実施の形態１および実施の形態２の半導体装置の構造を示す図である。
【図２】実施の形態１の半導体装置の製造方法を説明するための図である。
【図３】実施の形態１の半導体装置の製造方法を説明するための図である。
【図４】実施の形態１の半導体装置の製造方法を説明するための図である。
【図５】実施の形態１の半導体装置の製造方法を説明するための図である。
【図６】実施の形態１の半導体装置の製造方法を説明するための図である。
【図７】実施の形態１の半導体装置の製造方法を説明するための図である。
【図８】実施の形態１の半導体装置の製造方法を説明するための図である。
【図９】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１０】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１１】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１２】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１３】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１４】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１５】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１６】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１７】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１８】実施の形態３の半導体装置の製造方法を説明するための図である。
【図１９】実施の形態３の半導体装置の製造方法を説明するための図である。
【符号の説明】
１  半導体基板、２  層間絶縁膜、３  コンタクトプラグ、４  ビットライン、５  シリコン窒化膜、６  層間絶縁膜、７  シリコン窒化膜、８ａ  キャパシタ下部電極となる膜、８ｂ  キャパシタ下部電極となる膜、８  キャパシタ下部電極、９  キャパシタ誘電体膜、１０  キャパシタ上部電極、２０  ホール、３０  レジスト膜、４０  埋込膜、５０  多結晶シリコン膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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