(57)【要約】【課題】スタンバイ時の消費電流を有効に抑制することができる半導体集積回路を提供すること。【解決手段】内部回路４０の電源の供給経路にはｐチャネルＭＯＳトランジスタ５０がスイッチ回路として介挿される。スタンバイ時には外部から入力端子１０を介してスタンバイ制御信号が入力され、インタフェース２０を介してパワーダウン用レジスタ３０に格納される。この結果、パワーダウン用レジスタ３０からパワーダウン制御信号ＳＰＷＤがｐチャネルＭＯＳトランジスタ５０のゲートに出力され、これを受けてｐチャネルＭＯＳトランジスタ５０がオフ状態になり、内部回路４０に対する電源を遮断する。従って、内部回路４０で消費される電流がなくなり、スタンバイ時の消費電流が有効に抑制される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタを用いて構成された内部回路を有する半導体集積回路であって、
前記内部回路の電源またはグランドの供給経路に介挿されたスイッチ回路と、
前記内部回路を構成するＭＯＳトランジスタのゲート長よりも大きな値のゲート長を有するＭＯＳトランジスタから構成され、スタンバイ時に前記スイッチ回路を開放する制御回路と、
を備えたことを特徴とする半導体集積回路。
【請求項２】
前記制御回路は、
外部信号を入力するためのインタフェース回路と、
前記インタフェース回路を介して外部から供給された制御信号を格納するレジスタ回路と、
を備えたことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記レジスタ回路に格納された制御信号がスタンバイモードを示すものである場合、前記スイッチ回路が開状態となることを特徴とする請求項２に記載された半導体集積回路。
【請求項４】
メモリセルが行列状に配列されてなるメモリ回路と、
前記メモリ回路に対する電源の供給経路に介挿され、前記レジスタ回路に格納された制御信号に応答して開閉するスイッチ回路と、
バックアップ用の補助電源を前記メモリ回路に供給する補助電源回路と、
を更に備えたことを特徴とする請求項１ないし３の何れか１項に記載された半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路に関し、特にスタンバイ時の消費電流を抑制するための技術に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の高機能化、高集積化、高速化に対する要求に応えるため、ＭＯＳトランジスタ等のデバイス構造の微細化が推し進められている。この一方、近年の携帯端末の普及に伴い、半導体集積回路の低消費電力化に対する要求も厳しくなってきており、スタンバイ時の消費電流も削減する必要に迫られている。ここで、一般に、ＭＯＳトランジスタの場合、微細化によりゲート長が短くなると、短チャネル効果によりＭＯＳトランジスタのサブスレッシュホールド電流が増加するため、スタンバイ電流が増加する傾向を示す。即ち、ＭＯＳトランジスタのサブスレッシュホールド電流は、図６（ａ）の特性曲線Ａに示すように、ゲート電圧が０Ｖに近づくにつれて指数関数的に減少するが、ゲート電圧が０Ｖになっても完全には０Ａにならない。また、同図の特性曲線Ａに比べてゲートしきい値の低い特性曲線Ｂに示すように、ＭＯＳトランジスタのゲートしきい値が低くなる程、サブスレッシュホールド電流が指数関数的に増加する傾向を示す。なお、図６（ａ）において縦軸は対数表示となっている。
【０００３】
この現象（短チャネル効果）は、ドレイン及びソース近傍の空乏層が広がることによってゲート下の基板電位が上がるためで、ｎチャネルＭＯＳトランジスタの場合、下式（１）の関係から、基板電位が上がるとゲートしきい値が下がる。従って、サブスレッシュホールド電流が増加する結果となる。
Ｖｔｈ＝Ｖｆｂ＋２φｆ＋１／Ｃｏｘ・｛２・εｓ・ｑＮａ（２φｆ＋Ｖｂｓ）｝２  …（１）
ただし、Ｖｆｂはフラットバンド電圧、φｆはフェルミポテンシャル、εｓは半導体誘電率、Ｃｏｘはゲート容量、Ｎａはドープ濃度、ｑは電子の電荷、Ｖｂｓはバックバイアス電圧である。
【０００４】
消費電流を抑制するための第１の従来技術として、基板バイアスを制御することによりＭＯＳトランジスタのサブスレッシュホールド電流を低減させた半導体集積回路に関する技術がある（特許文献１参照）。この従来技術では、ブロック毎に基板バイアス制御を行ってサブスレッシュホールド電流を制御することにより、高速性と低電力性を実現している。
また、第２の従来技術として、信号経路の入力端から末端に向かう程、ゲートしきい値の絶対値や基板電位を大きくすることにより、動作の高速性とスタンバイ電流の低減を図ったデコード回路に関する技術がある（特許文献２参照）。この技術では、動作確率の高い入力端のゲートしきい値等を小さくすることにより動作の高速性を維持し、動作確率の低い末端のゲートしきい値等を高くすることによりスタンバイ電流の低減を図っている。
さらに、第３の従来技術として、ＭＯＳトランジスタのガンマファクタ（基板係数）やゲートしきい値を制御するＣＭＯＳ回路に関する技術がある（特許文献３参照）。この従来技術では、高電位電源に接続されるＰＭＯＳトランジスタと低電位電源に接続されるＮＭＯＳトランジスタの各ガンマファクタまたはゲートしきい値を大きく設定し、これらの間に接続されるＭＯＳトランジスタのガンマファクタまたはゲートしきい値を小さく設定することにより、動作モード時の動作低下を最小化し、スタンバイモード時のサブスレッシュホールド電流を最小化している。
【０００５】
【特許文献１】
特開平１０−１９０４４４号公報（段落番号００２３、図１）
【特許文献２】
特許第２６８９９５０号明細書（段落番号００１４、図１）
【特許文献３】
特許第３１０７５４５号明細書（段落番号００３５〜３６、図１）
【０００６】
【発明が解決しようとする課題】
しかしながら、上述の従来技術によれば、個々のＭＯＳトランジスタのサブスレッシュホールド電流を低減することはできるが、少ないながらも各ＭＯＳトランジスタでサブスレッシュホールド電流が発生する。従って、半導体集積回路の大規模化に伴ってＭＯＳトランジスタの個数が著しく増加すると、個々のＭＯＳトランジスタのサブスレッシュホールド電流の総和として現れるスタンバイ電流も増加するという問題がある。従って、この半導体集積回路をバッテリー駆動の携帯端末等に搭載した場合にはその消費電力が増え、バッテリーの稼動時間が短くなる。
この発明は、上記事情に鑑みてなされたもので、スタンバイ時の消費電流を有効に抑制することができる半導体集積回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、この発明に係る半導体集積回路は、ＭＯＳトランジスタを用いて構成された内部回路を有する半導体集積回路であって、前記内部回路の電源またはグランドの供給経路に介挿されたスイッチ回路と、前記内部回路を構成するＭＯＳトランジスタのゲート長よりも大きな値のゲート長を有するＭＯＳトランジスタから構成され、スタンバイ時に前記スイッチ回路を開放する制御回路と、を備えたことを特徴とする。この構成によれば、スタンバイ時に内部回路の電源の供給経路が遮断される。従って、内部回路を構成するＭＯＳトランジスタの特性に関係なく、即ち、ＭＯＳトランジスタのサブスレッシュホールド電流の大小に関係なく、この内部回路で消費されるスタンバイ電流を抑えることが可能になる。
【０００８】
また、上記半導体集積回路において、前記制御回路は、外部信号を入力するためのインタフェース回路と、前記インタフェース回路を介して外部から供給された制御信号を格納するレジスタ回路と、を備えたことを特徴とする。また、前記レジスタ回路に格納された制御信号がスタンバイモードを示すものである場合、前記スイッチ回路が開状態となることを特徴とする。また、メモリセルが行列状に配列されてなるメモリ回路と、前記メモリ回路に対する電源の供給経路に介挿され、前記レジスタ回路に格納された制御信号に応答して開閉するスイッチ回路と、バックアップ用の補助電源を前記メモリ回路に供給する補助電源回路と、を更に備えたことを特徴とする。
【０００９】
【発明の実施の形態】
以下、図面を参照しながら、この発明の実施形態を説明する。
（第１の実施形態）
図１は、この発明の第１の実施形態に係る半導体集積回路の構成を概略的に示すブロック図である。この半導体集積回路は、ＭＯＳトランジスタを用いて構成され、入力端子１０、インタフェース２０、パワーダウン用レジスタ３０、内部回路４０、ｐチャネルＭＯＳトランジスタ５０、電源端子６０、グランド端子７０を含んで構成されている。ここで、インタフェース２０は、外部信号を入力するためのもので、その入力部は入力端子１０に接続されている。このインタフェース２０を介して入力された信号はパワーダウン用レジスタ３０に供給される。
【００１０】
パワーダウン用レジスタ３０は、インタフェース２０を介して外部から供給されたスタンバイ制御信号の論理値を格納するもので、この実施形態ではスタンバイ制御信号の論理値はスタンバイ時に「１」とされる。これらインタフェース２０およびパワーダウン用レジスタ３０を構成するＭＯＳトランジスタのゲート長は、後述の内部回路４０を構成するＭＯＳトランジスタのゲート長よりも大きい値に設定されており、これによりサブスレッシュホールド電流を抑制している。即ち、図６（ｂ）に示す特性において、ゲート長の値としてＱ点の近傍の値を用いており、ゲート長を大きな値に設定している。これにより、ＭＯＳトランジスタのサブスレッシュホールド電流が抑制され、この制御回路での消費電流を抑えている。
【００１１】
上述のインタフェース２０を介して入力された入力信号は内部回路４０に供給される。この内部回路４０は、インタフェース２０を介して供給される入力信号に基づき所定の回路動作を行うものであり、レジスタ４１および論理回路４２を含む。上述のインタフェース２０から供給される入力信号はレジスタ４１に格納され、論理回路４２は、レジスタ４１に格納された論理値に従って動作するものとなっている。また、この内部回路４０を構成するＭＯＳトランジスタのゲート長は、動作速度を優先させる観点から小さな値に設定されている。即ち、図６（ｂ）に示す特性において、ゲート長の値としてＰ点の近傍の値を用いており、ゲート長を最小ゲート長の値に設定している。これにより、ＭＯＳトランジスタの電流駆動能力が高まり、小さなトランジスタで信号を高速に駆動することが可能になる。従って、ゲート密度が高まり、集積度が向上する。なお、内部回路４の構成は、この例に限定されるものではなく、機能仕様に応じて適宜構成されるべきものである。
【００１２】
内部回路４０を構成するレジスタ４１および論理回路４２には、スイッチ回路として機能するｐチャネルＭＯＳトランジスタ５０を介して電源端子６０が接続されている。即ち、内部回路４０の電源の供給経路には、ｐチャネルＭＯＳトランジスタ５０からなるスイッチ回路が介挿されている。具体的には、ｐチャネルＭＯＳトランジスタ５０のソースは電源端子６０に接続され、そのドレインは内部回路４０を構成するレジスタ４１及び論理回路４２の電源ノードＮＶに接続されている。これらレジスタ４１及び論理回路４２のグランドノードＮＧにはグランド端子７０が接続されている。上述のインタフェース２０およびパワーダウン用レジスタ３０は、スタンバイ時にｐチャネルＭＯＳトランジスタ５０（スイッチ回路）をオフ状態（開状態）に制御するための制御回路として機能する。
【００１３】
図２に、ｐチャネルＭＯＳトランジスタ５０の周辺の詳細を示す。同図において、容量ＣＬとして、半導体集積回路の内部に形成された容量成分をｐチャネルＭＯＳトランジスタ５０と並列に設けている。これにより、ｐチャネルＭＯＳトランジスタ５０のオン状態での高周波インピーダンスを下げ、電源端子６０から見た内部回路４０の高周波インピーダンスを低くして内部の電源電圧を安定化させている。この容量ＣＬは例えば３０ｐＦ程度の値を有している。さらに、外部にコンデンサＣＯを接続しており、この容量は例えば１０００ｐＦ程度の値を有している。具体的に構成を説明すると、ｐチャネルＭＯＳトランジスタ５０のドレインには容量用端子６３が接続され、この半導体集積回路の外部であって電源端子６０と容量用端子６３との間には、コンデンサＣＯが接続される。また、この半導体集積回路の内部の容量ＣＬは、ｐチャネルＭＯＳトランジスタ５０のソース・ドレイン間に接続される。結局のところ、ｐチャネルＭＯＳトランジスタ５０のソース・ドレイン間には、外部のコンデンサＣＯと内部の寄生容量成分ＣＬとが並列接続されたものとなっている。なお、容量用端子６３とグランド端子７０との間に、外部コンデンサを接続してもよい。
【００１４】
次に、図３を参照して、この実施形態の動作を説明する。
先ず、この半導体集積回路をスタンバイモードにする場合、パワーダウン用レジスタ３０に論理値「１」を書き込む。具体的には、外部からスタンバイ制御信号としてスタンバイモードを示す論理値「１」を入力端子１０に印加する。インタフェース２０は、入力端子１０に印加されたスタンバイ制御信号を入力してパワーダウン用レジスタ３０に与える。パワーダウン用レジスタ３０は、適当なタイミングでスタンバイ制御信号を取り込む。これにより、パワーダウン用レジスタ３０には論理値「１」が格納され、パワーダウン制御信号ＳＰＷＤとしてｐチャネルＭＯＳトランジスタ５０のゲートに与えられる。ｐチャネルＭＯＳトランジスタ５０は、論理値「１」のパワーダウン制御信号ＳＰＷＤに応答してオフ状態となり、電源端子６０と内部回路の電源ノードＮＶとの間が電気的に切り離される。
【００１５】
このように、パワーダウン用レジスタ３０に格納された値がスタンバイモードを示すものである場合、ｐチャネルＭＯＳトランジスタ５０からなるスイッチ回路が開状態となる。この結果、内部回路４０の電源の供給経路が遮断される。ここで、内部回路４０を構成するＭＯＳトランジスタのゲート長は小さい値に設定されているが、そもそも電源の供給経路が遮断されているので、大きなサブスレッシュホールド電流が発生し得るものであったとしても、このサブスレッシュホールド電流の源となる電源が遮断されているので、サブスレッシュホールド電流が顕在化することはない。従って、この内部回路４０における消費電流が有効に抑制される。
【００１６】
続いて、通常動作を説明する。この場合、パワーダウン用レジスタ３０に論理値「０」を書き込み、パワーダウンモードを解除する。具体的には、外部からスタンバイ制御信号として論理値「０」を入力端子１０に印加する。パワーダウン用レジスタ３０は、インタフェース２０を介して適当なタイミングで論理値「０」のスタンバイ制御信号を取り込む。これにより、パワーダウン用レジスタ３０には論理値「０」が格納され、ｐチャネルＭＯＳトランジスタ５０のゲートに与えられる。ｐチャネルＭＯＳトランジスタ５０は、論理値「０」のパワーダウン制御信号ＳＰＷＤに応答してオン状態となり、電源端子６０と内部回路の電源ノードＮＶとの間を電気的に接続する。これにより内部回路４０に電源が供給され、この内部回路４０の通常動作が可能な状態になる。
【００１７】
ここで、内部回路４０が、クロック信号ＣＬＫに同期して動作する同期回路であるとした場合、一般には、図３に示すように、内部回路４０の消費電流ＩＡＣはクロック信号ＣＬＫが遷移した直後にピーク値を示し、その後、徐々に減少する傾向を示す。これは、内部回路４０の内部信号が変化する過程で寄生容量の充放電電流が発生し、これが消費電流となって現れるためである。この点について、この実施形態では、図２に示すｐチャネルＭＯＳトランジスタ５０を介して内部回路４０に電源を供給しているため、消費電流ＩＡＣがｐチャネルＭＯＳトランジスタの電流供給能力を超える場合が問題となる。しかし、図２に示す大容量のコンデンサＣＯ及び容量ＣＬがバイパスコンデンサとして機能するため、内部回路４０の消費電流ＩＡＣが急増すると、コンデンサＣＯが放電され、電源ノードＮＶの電圧の変動が抑制される。これにより、ｐチャネルＭＯＳトランジスタ５０の電流供給能力が補われ、内部回路４０の動作が安定化されるようになっている。
【００１８】
（第２の実施形態）
以下、図４及び図５を参照して、この発明の第２の実施形態を説明する。
図４に、この第２の実施形態に係る半導体集積回路の構成を示す。なお、上述の図１に示す第１の実施形態に係る構成要素と共通する要素には同一符号を付し、その詳細な説明は省略する。
この実施形態に係る半導体集積回路は、上述の図１に示す構成において、内部回路４０に代え、メモリ回路４３を内蔵する内部回路４００を有し、更に、電源のスイッチ回路として機能するｐチャネルＭＯＳトランジスタ５１と、バックアップ用の補助電源回路として機能するダイオード回路８０とを有している。
【００１９】
ここで、メモリ回路４３は、メモリセルが行列状に配列されて構成されたものであって、上述のレジスタ４１を介してアドレスとデータとが供給される。
また、ｐチャネルＭＯＳトランジスタ５１は、前述のｐチャネルＭＯＳトランジスタ５０と同様の目的で設けられたものであり、メモリ回路４３に対する電源の供給経路に介挿され、パワーダウン用レジスタ３０に格納されたスタンバイ制御信号の論理値に応答して開閉する。即ち、ｐチャネルＭＯＳトランジスタ５１のソースは上述の電源端子６０に接続され、そのドレインはメモリ回路８０の電源ノードＮＭに接続され、そのゲートにはパワーダウン用レジスタ３０からパワーダウン制御信号ＳＰＷＤが与えられる。このパワーダウン制御信号ＳＰＷＤの論理値に応じてオン／オフ状態が制御される。
【００２０】
ダイオード回路８０は、バックアップ用の補助電源をメモリ回路４３に供給するための補助電源回路として機能するもので、図示しないｐチャネルＭＯＳトランジスタから構成される。補助電源端子６１には図示しないバックアップ用の電源が接続される。上述のダイオード回路８０を構成するｐチャネルＭＯＳトランジスタのソースは補助電源端子に接続され、そのゲートはドレインと共にメモリ回路４３の電源ノードＮＭに接続される。従って、このダイオード回路８０によれば、ｐチャネルＭＯＳトランジスタのゲートしきい値分だけ補助電源の電圧が降圧されてメモリ回路４３に供給される。これにより、スタンバイ時に、メモリ回路４３に記憶されたデータを保持すると共に消費電流を抑制している。
【００２１】
次に、この第２の実施形態の動作を説明する。
スタンバイモードの動作は、基本的には、メモリ回路４３を除いて上述の第１の実施形態と同様であるので、ここではメモリ回路４３に着目して説明する。
上述の第１の実施形態と同様にしてパワーダウン用レジスタ３０に論理値「１」が書き込まれると、ｐチャネルＭＯＳトランジスタ５１がパワーダウン用レジスタ３０から出力される論理値「１」のパワーダウン制御信号ＳＰＷＤに応答してオフ状態となる。この結果、メモリ回路４３の電源ノードＮＭは、電源端子６０から電気的に切り離される。ここまでは、上述の論理回路４２と同様であり、電源端子６０を介して供給される電源電流が遮断される。
【００２２】
続いて、ｐチャネルＭＯＳトランジスタ５１がオフ状態になると、メモリ回路４３の電源ノードＮＭの電圧が徐々に低下する。そして、電源ノードＮＭの電位が、補助電源端子６１の電位からダイオード回路８０をなすｐチャネルＭＯＳトランジスタのゲートしきい値を差し引いた電位よりも低くなると、このダイオード回路８０が導通し、電源ノードＮＭの電位を保持する。これにより、メモリ回路４３から電源端子６０が切り離されたとしても、メモリ回路４３はバックアップ状態となり、メモリ回路４３に記憶されているデータは、スタンバイモードに移行した後もそのまま保持される。従って、スタンバイモードから復帰した後も、スタンバイモードに移行する前にメモリ回路４３に記憶したデータを利用することが可能になる。
【００２３】
参考までに、図５に、このメモリ回路４３のライト動作のタイミングを示す。この図に示す各信号（／ＣＳ，／ＷＲ，Ｄ０〜Ｄ７）は、上述の入力端子１０およびインタフェース２０を介してレジスタ４１に供給される。メモリ回路４３にデータを書き込む場合、先ず、チップセレクト・セットアップ時間ＴＣＳＳを満足するようにチップセレクト信号／ＣＳを印加する。続いて、ライト時間ＴＷＷを満足するようにライトリード信号／ＷＲを印加し、８ビットのデータＤ０〜Ｄ７を適切なタイミングで印加する。ここで、最初の８ビットのデータをメモリ回路４３に指定すべきアドレスとしてライトリード信号／ＷＲの立ち下がりで確定し、これをレジスタ４１に取り込む。
【００２４】
続いて、次の８ビットのデータをメモリ回路４３に記憶すべきデータとしてライトリード信号／ＷＲの立ち上がりで確定し、これをレジスタ４１に取り込む。レジスタ４１に取り込まれたアドレス及びデータはメモリ回路４３に供給され、これによりデータの書き込みが行われる。
なお、チップセレクト信号ＴＣＳＳは、ライトリード信号／ＷＲに対してチップセレクトホールド時間ＴＣＳＨを満足するように印加され、データＤ０〜Ｄ７は、ライトリード信号／ＷＲに対してデータセットアップ時間ＴＷＤＳおよびデータホールド時間ＴＷＤＨを満足するように印加される。
【００２５】
以上、この発明の一実施形態を説明したが、この発明は、上述の実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲で種々の変形が可能である。例えば、上述の実施形態では、電源の供給経路にスイッチ回路として機能するｐチャネルＭＯＳトランジスタを介挿するものとしたが、グランドの供給経路にｎチャネルＭＯＳトランジスタを介挿するものとしてもよい。もちろん、内部回路を複数の回路ブロックに分割し、一部の回路ブロックの電源供給経路にｐチャネルＭＯＳトランジスタ５０を選択的に介挿するものとしてもよい。
また、上述の実施形態では、パワーダウン用レジスタ３０に値を書き込むことにより、ｐチャンルＭＯＳトランジスタの導通状態を制御するものとしたが、外部からの信号により直接的に制御するように構成することも可能である。
【００２６】
【発明の効果】
以上説明したように、この発明によれば、内部回路の電源の供給経路にスイッチ回路を介挿し、スタンバイ時に前記スイッチ回路を開放制御するようにしたので、内部回路におけるスタンバイ時の消費電流を有効に抑制することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図である。
【図２】この発明の第１の実施形態に係るスイッチ回路の構成を示す図である。
【図３】この発明の第１の実施形態に係る半導体集積回路の動作を説明するための波形図である。
【図４】この発明の第２の実施形態に係る半導体集積回路の構成を示すブロック図である。
【図５】この発明の第２の実施形態に係るメモリ回路のライト動作を説明するための波形図である。
【図６】ＭＯＳトランジスタのサブスレッシュホールド電流を説明するための特性図である。
【符号の説明】
１０；入力端子、２０；インタフェース、３０；パワーダウン用レジスタ、４０，４００；内部回路、４１；レジスタ、４２；論理回路、４３；メモリ回路、５０；ｐチャネルＭＯＳトランジスタ、６０；電源端子、６１；補助電源端子、６３；容量用端子、７０；グランド端子、ＣＬ，ＣＯ；容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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