(57)【要約】【課題】ＳＲＡＭのストレスカバレッジを向上させることができる半導体集積回路を提供する。【解決手段】半導体集積回路１の内部にアドレスのビット幅より少なくとも２ビット以上の幅をもつアドレスデータ生成カウンタ３１を追加し、アドレスデータ生成カウンタ３１の上位２ビットのうち少なくとも１ビットをＳＲＡＭ１４の制御ピンに、また上位２ビットのうち少なくとも１ビットをＳＲＡＭ１４の全データを入力ピンに入力することによって、全アドレスにおいてＨ、Ｌ両方の書き込みと読み出しを行うことが可能になる。【選択図】　図１
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【特許請求の範囲】
【請求項１】
ＳＲＡＭを備えた半導体集積回路において、スキャンクロックに従って前記ＳＲＡＭのアドレスを生成するアドレスデータ生成カウンタとを備え、
バーンインテスト時に前記アドレスデータ生成カウンタからの出力に従って前記ＳＲＡＭの全アドレスと制御信号およびデータ信号を動作させることを特徴とする半導体集積回路。
【請求項２】
アドレスデータ生成カウンタからの出力の上位２ビットのうち少なくとも１ビットを使用してＳＲＡＭの制御信号を動作させることによって前記ＳＲＡＭの全アドレスの書き込みと読み出しを行うことを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ部（ＳＲＡＭ）を有する半導体集積回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路のバーンインテストにおいては、ストレスカバレッジを向上させるためにスキャンテストモードを用いてカバレッジを向上させている。しかし、スキャンテスト時の動作だけでは、ロジック回路のストレスカバレッジを向上させることができるだけであって、ＳＲＡＭのストレスカバレッジを向上させることは出来なかった。そのため、従来ＳＲＡＭのストレスカバレッジを向上させるために、バーンインテストモードを設ける必要があり、スキャンテストとＢＩＳＴテストまたはアドホックテストを同時に行うテスト回路を追加していた。
【０００３】
以下に従来の半導体集積回路について図２を参照しながら説明する。なお、通常の動作については説明を省略する。
【０００４】
半導体集積回路１の外部入力端子２から入力された信号で、半導体集積回路１をＬＳＩテストモードに切り替える。なお、切り替え動作の詳細については説明を省略する。
【０００５】
テストモード生成回路４では外部入力端子３から入力された信号に従って、スキャンテストモード信号８、ＢＩＳＴ・アドホックテスト信号１７、バーンインテストモード信号９を出力する。
【０００６】
論理和１１には、スキャンテストモード信号８、バーンインテストモード信号９が入力され、論理和１１の出力がセレクタ５の選択信号となっている。そして、セレクタ５はノーマルクロック４１またはスキャンクロック４２のいずれかを選択し、ロジック回路６に出力する。
【０００７】
論理和１２には、バーンインテストモード信号９、ＢＩＳＴ・アドホックテスト信号１７が入力され、論理和１２の出力がセレクタ７の選択信号４３となっている。そして、セレクタ７は通常動作信号（以下、ノーマル信号と表す）４４またはＢＩＳＴテスト制御信号４５のいずれかを選択し、ＢＩＳＴ回路１０に出力するものである。
【０００８】
また、論理和１２の出力はセレクタ１５の選択信号にもなっており、セレクタ１５はノーマル信号４６またはアドホックテスト制御信号４７のいずれかを選択し、ＳＲＡＭ１３に出力するものである。アドホックテスト制御信号４７は外部端子１６より入力される。
【０００９】
ＢＩＳＴ回路１０はＳＲＡＭ１４のテスト回路で、ＳＲＡＭ１３はアドホックテストを行うＳＲＡＭである。
【００１０】
以上のように構成された半導体集積回路１の動作について説明する。
【００１１】
バーンインテスト時には、バーンインテストモード信号９のみＨを出力させ、それ以外のテストモード信号（ＢＩＳＴ・アドホックテスト信号１７、スキャンテストモード信号８）はＬを出力させる。また、スキャンテスト時には、スキャンテストモード信号８のみＨを出力させる。
【００１２】
この時、ＢＩＳＴ回路１０以外のスキャン設計がなされているロジック回路６は、論理和１１から出力される選択信号４０により、スキャンテスト時およびバーンインテスト時の両方においてスキャンクロック４２を供給し、スキャンテスト時の動作をさせることができる。
【００１３】
また、ＢＩＳＴ回路１０はＳＲＡＭ１４のストレスカバレッジを向上させるため、スキャンテスト時にのみＢＩＳＴ回路１０内のスキャン回路（図示せず）を動作させ、ＢＩＳＴテスト時およびバーンインテスト時の両方において、論理和１２によってＢＩＳＴ制御信号を選択し、ＢＩＳＴテスト時の動作を行うことができる。
【００１４】
また、バーンインテスト時に、ＳＲＡＭ１３のストレスカバレッジを向上させるためにアドホックテストを行う必要があるため、アドホックテストの制御信号が外部端子１６から入力され、ＳＲＡＭ１３はアドホックテストの動作を行う。
【００１５】
なお、バーンインテスト時には、バーンインテストモード信号９はＨ、スキャンテストモード信号８はＬ、ＢＩＳＴ・アドホックテストモード信号１７はＬ、アドホックテスト制御信号４７はテスト内容に応じて変化している。この時ロジック回路６はスキャン動作を実施し、ＳＲＡＭ１３はアドホックテスト動作を実施し、さらに、ＢＩＳＴ回路１０はＳＲＡＭ１４を動作させ、ＢＩＳＴテストを行っている。
【００１６】
【発明が解決しようとする課題】
しかしながら従来の半導体集積回路１でスキャンテストを実施すると、ＢＩＳＴ回路１０内のスキャン回路（図示せず）も動作してしまうため、スキャンテストとＢＩＳＴテストを同時に行うテスト回路を追加するのは非常に困難である。
【００１７】
また同時にスキャンテスト制御端子およびＢＩＳＴテスト制御端子およびアドホックテスト制御信号を必要とするため、バーンインテスト時において兼用できる外部端子の本数の確保が非常に困難である。
【００１８】
本発明は、上記従来の問題を解決するもので、スキャンテストとＢＩＳＴテストまたはアドホックテストを同時に行う複雑なテスト回路を追加することなく、またバーンインテスト時に、ＢＩＳＴテストの制御端子およびアドホックテストの制御端子を必要とせず、そして新たな外部端子を必要とせずに、アドレスデータ生成カウンタを動作させることで、ＳＲＡＭのストレスカバレッジを向上させることができるアドレスデータ生成カウンタを内蔵する半導体集積回路およびそのテスト方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体集積回路は、スキャンクロックに従ってＳＲＡＭのアドレスを生成するアドレスデータ生成カウンタとを備え、バーンインテスト時にアドレスデータ生成カウンタからの出力に従ってＳＲＡＭの全アドレスと制御信号およびデータ信号を動作させることを特徴とするものである。
【００２０】
この構成によりバーンインテスト時のみＳＲＡＭの全アドレスをアクセスすることができる。
【００２１】
またスキャンテストを実施しつつ、ＢＩＳＴテストやアドホックテストとは無関係にＳＲＡＭにアクセスすることができるため、ＢＩＳＴテストやアドホックテストのための制御端子が不要となり、外部端子数の確保が容易になる。
【００２２】
【発明の実施の形態】
以下本発明の実施の形態について、図１を参照しながら説明する。
【００２３】
なお、従来技術と同様の構成については同一の符号を付して説明を省略する。
【００２４】
半導体集積回路１の外部入力端子２から入力された信号で、半導体集積回路１をＬＳＩテストモードに切り替え、外部入力端子３から入力された信号は、テストモード生成回路４に入力され、バーンインテストモード信号９およびスキャンテストモード信号８を出力させる。
【００２５】
バーンインテスト時に、バーンインテストモード信号９のみＨを出力させ、それ以外のテストモード信号（スキャンテストモード信号８）はＬを出力させる。
【００２６】
このとき、スキャン設計がなされているＢＩＳＴ回路（図示せず）を含むロジック回路６は、論理和１１からの制御信号でセレクタ５にスキャンクロック４２を選択させる。よって、スキャンテスト時およびバーンインテスト時の両方においてスキャンクロック４２を供給し、スキャンテスト時の動作をさせることができる。
【００２７】
またアドレスデータ生成カウンタ３１はスキャンクロック４２で動作し、バーンインテスト時にのみアドレスデータ生成カウンタ３１の上位２ビット以外の信号２５は、セレクタ１５を介してＳＲＡＭ１４にアドレスとして直接入力され、アドレスデータ生成カウンタ３１の上位２ビット３０のうち少なくとも１ビットをＳＲＡＭ１４の制御端子に、それ以外の１ビットはＳＲＡＭ１４のデータに直接入力される。
【００２８】
次にアドレスデータ生成カウンタ３１の動作を説明する。
【００２９】
アドレスデータ生成カウンタ３１は、上位２ビットをＳＲＡＭの制御端子とデータの入力に使用しているため、ＳＲＡＭの書き込みの状態で、データがＨとＬに変化し、またデータがＨ、Ｌのそれぞれにおいて全アドレスをアクセスすることができる。逆にＳＲＡＭの読み出しの状態で、全アドレスをアクセスすることができる。
【００３０】
なお、本発明のテスト方法は、ＳＲＡＭを内蔵する半導体集積回路の製造工程の一工程である検査工程においても使われる。
【００３１】
【発明の効果】
以上説明したように、本発明はＳＲＡＭを内蔵する半導体集積回路において、アドレスデータ生成カウンタを追加し、バーンインテスト時に動作させることによって全アドレス、全データをアクセスすることができ、かつＢＩＳＴテストやアドホックテストの制御端子を外部端子として必要とせず、容易にＳＲＡＭのストレスカバレッジを向上させることができるものである。
【図面の簡単な説明】
【図１】本発明の実施形態における半導体集積回路の構成を示す図
【図２】従来の半導体集積回路の構成を示す図
【符号の説明】
１　半導体集積回路
２　外部端子
３　外部端子
４　テストモード生成回路
５、７、１５　セレクタ
６　ロジック回路
８　スキャンテストモード信号
９　バーンインテストモード信号
１０　ＢＩＳＴ回路
１１、１２　論理和
１３、１４　ＳＲＡＭ
１６　外部端子
１７　ＢＩＳＴ・アドホックテストモード信号
４０、４３　選択信号
４１　ノーマルクロック
４２　スキャンクロック
４４、４６　ノーマル信号
【図１】
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【図２】
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