(57)【要約】【課題】ゲート絶縁膜の膜厚が異なる低耐圧トランジスタと高耐圧トランジスタを有する半導体装置において、低耐圧領域の微細化に伴って特にトレンチ分離を採用しても、低耐圧領域と高耐圧領域の諸特性の劣化を防止することのできる半導体装置の製造方法を提供することを目的とする。【解決手段】高耐圧領域の分離は分離端が滑らかなバーズビーク形状を有するＬＯＣＯＳ分離１３で、低耐圧領域の分離は微細化に適したトレンチ分離６で行い、高耐圧領域の厚い熱酸化膜１６を形成する際に低耐圧領域はシリコン窒化膜７で保護することにより、低耐圧領域の薄い熱酸化膜１９と別々に形成する。このことにより、低耐圧領域の微細化に伴って特にトレンチ分離を採用しても、低耐圧領域と高耐圧領域の諸特性の劣化を防止することのできる半導体装置および半導体装置の製造方法を提供することができる。【選択図】    図２
2004296754.tif 000002
【特許請求の範囲】
【請求項１】
低耐圧トランジスタと高耐圧トランジスタが同一半導体基板上に混在する半導体装置であって、
前記低耐圧トランジスタを素子分離するトレンチ分離と、
前記高耐圧トランジスタを素子分離するＬＯＣＯＳ分離と
を有することを特徴とする半導体装置。
【請求項２】
低耐圧トランジスタと高耐圧トランジスタを同一半導体基板上に形成する半導体装置の製造方法において、
半導体基板の第１の領域にトレンチ分離である第１の素子分離を形成する工程と、
前記半導体基板の第２の領域にＬＯＣＯＳ分離である第２の素子分離を形成する工程と、
前記第１の領域を覆う耐酸化性マスク層をマスクとして前記第２の領域に露出した前記半導体基板の表面に第２のトランジスタの厚いゲート絶縁膜を形成する工程と、
前記耐酸化性マスク層を除去して前記第１の領域に半導体基板表面を露出させる工程と、
前記露出させた第１の領域に第１のトランジスタの薄いゲート絶縁膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
低耐圧トランジスタと高耐圧トランジスタを同一半導体基板上に形成する半導体装置の製造方法において、
半導体基板の第１の領域にトレンチ分離である第１の素子分離を形成する工程と、
前記第２の領域に形成されるべき第２のトランジスタの活性領域上と前記第１の領域の全面に耐酸化性マスク層を形成する工程と、
前記耐酸化性マスク層をマスクとして前記第２の領域の半導体基板を選択的に酸化してＬＯＣＯＳ分離である第２の素子分離を形成する工程と、
前記第２のトランジスタの活性領域上の前記耐酸化性マスク層を除去する工程と、
前記第１の領域を覆う耐酸化性マスク層をマスクとして前記第２の領域に露出した前記半導体基板の表面に第２のトランジスタの厚いゲート絶縁膜を形成する工程と、
前記耐酸化性マスク層を除去し、前記第１の領域に半導体基板表面を露出させて第１のトランジスタの薄いゲート絶縁膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
低耐圧トランジスタと高耐圧トランジスタを同一半導体基板上に形成する半導体装置の製造方法において、
半導体基板の第１の領域にトレンチ分離である第１の素子分離を形成する工程と、
前記半導体基板の第２の領域にＬＯＣＯＳ分離である第２の素子分離を形成する工程と、
前記第１の領域を覆う耐酸化性マスク層をマスクとして前記第２の領域に露出した前記半導体基板の表面に第２のトランジスタの厚いゲート絶縁膜を形成する工程と、
前記厚いゲート絶縁膜上に前記第２のトランジスタのゲート電極を形成する工程と、
前記第２のトランジスタのゲート電極表面に絶縁膜を形成する工程と、
前記第１の領域上の前記耐酸化性マスク層を除去し、前記第１の領域に半導体基板表面を露出させて第１のトランジスタの薄いゲート絶縁膜を形成する工程と、
前記薄いゲート絶縁膜上に前記第１のトランジスタのゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１のトランジスタは低耐圧トランジスタであり、前記第２のトランジスタは高耐圧トランジスタであることを特徴とする請求項２または請求項３または請求項４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記第１のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極より薄いことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する利用分野】
本発明は、ゲート絶縁膜の膜厚が互いに異なる低耐圧トランジスタと高耐圧トランジスタおよび異なる構造の素子分離領域を同一半導体チップ上に形成された半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の微細化・高集積化につれて、素子領域および素子分離領域の寸法もますます小さくなってきている。従来、素子分離は工程が簡便なＬＯＣＯＳ法が用いられてきたが、素子分離端でのバーズビーク形状が素子寸法全体と比較して無視できなくなってきており、バーズビークを抑制した改良型のＬＯＣＯＳ法やさらにはＬＯＣＯＳ法にかわりトレンチ分離（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ；ＳＴＩ）が使用されるようになってきている。
【０００３】
半導体装置の微細化・高集積化にあわせてゲート絶縁膜も薄膜化され、信頼性上の問題から電源電圧も合わせて低電圧化している。一方、システム上の問題から、従来の高い電源電圧との併用が必要となり、それに合わせて半導体基板上に膜厚の異なる複数のゲート絶縁膜を形成することが一般的になりつつある。顕著な例として、液晶ドライバー用半導体装置等ではチップ内部の一般的な低電圧駆動ＣＭＯＳ回路では３Ｖ程度の電圧が用いられ、ゲート絶縁膜も〜１０ｎｍ程度であるが、別に表示パネル駆動のために〜４０Ｖ程度の電圧が必要であり、高耐圧ＭＯＳトランジスタ用として〜１００ｎｍ程度の厚いゲート絶縁膜が依然として使用されている。この様にゲート絶縁膜厚の大きく異なるトランジスタを同一半導体装置内に形成することが必要となってきている。
【０００４】
膜厚の異なる複数のゲート絶縁膜を同一装置上に形成する方法として、従来の半導体装置の製造方法は、初めにＬＯＣＯＳ法による素子分離を形成し、その後熱酸化により全面に高耐圧用ＭＯＳトランジスタの第１のゲート絶縁膜（厚膜）を形成し、高耐圧領域をレジストマスクで覆った後、低耐圧トランジスタ形成領域の第１のゲート絶縁膜をウェットエッチにより除去した後、レジストを除去して熱酸化により全面に第２のゲート絶縁膜（薄膜）を形成するのが一般的である（例えば、特許文献１参照）。
【０００５】
しかしながら、この方法では、低耐圧ＭＯＳトランジスタ形成領域は第１の厚いゲート絶縁膜の形成および第１の厚いゲート絶縁膜の除去工程が施され、素子分離端の絶縁膜がゲート絶縁膜の除去によるオーバーエッチにより後退してしまう。素子分離がＬＯＣＯＳ分離の場合には分離端はバーズビーク形状のため、分離端の絶縁膜が相当量後退しても分離端は滑らかな形状を維持できる。しかし、微細な低耐圧微細ＭＯＳトランジスタ領域で使用されているトレンチ分離では分離端が急峻な形状のため、オーバーエッチにより分離端で絶縁膜が大きく下方に後退し半導体基板の活性領域が突き出た形状になるとハンプ現象や逆ナローチャネル特性のような素子特性の低下、分離端におけるゲート絶縁膜の信頼性の劣化が起こるという問題点があった。
【０００６】
第２の従来の製造方法の例としては、初めにＬＯＣＯＳ法による素子分離を形成し、低耐圧ＭＯＳトランジスタ形成領域を保護する膜を形成した後、高耐圧領域に第１のゲート絶縁膜（厚膜）および第１のゲート電極を形成し、その保護膜を除去した後、低耐圧領域に第２のゲート絶縁膜（薄膜）および第２のゲート電極を形成する方法も提案されている（例えば、特許文献２参照）。この方法によれば、素子分離をトレンチ分離で形成しても分離領域絶縁膜のエッチングがされないので低耐圧領域における素子特性の低下やゲート絶縁膜の信頼性の劣化といった問題を回避することができる。
【０００７】
【特許文献１】
特開２００１−１７６９８３号公報
【０００８】
【特許文献２】
特開平６−１９６６３９号公報
【０００９】
【発明が解決しようとする課題】
素子分離を微細パターンを有する低耐圧トランジスタ形成領域の要求に合わせてバーズビークを抑制した改良型のＬＯＣＯＳ分離やトレンチ分離に変更していくと、上記第１の従来の製造方法においてはすでに述べたように低耐圧領域でのハンプ現象や逆ナローチャネル特性のような素子特性の低下やゲート絶縁膜の信頼性の劣化が問題となり、それの対策が必要である。
【００１０】
これに対して上記第２の従来の製造方法では前記したようにトレンチ分離にしたときであっても素子特性の低下や信頼性の劣化は回避可能であるが、次の点で問題点が残る。すなわち、素子分離をトレンチ分離にすると当然高耐圧領域においてもトレンチ分離となる。従来のＬＯＣＯＳ分離を使用する限り分離端が滑らかなバーズビーク形状を有するために、高耐圧用の厚いゲート絶縁膜を形成しても素子特性・分離特性の劣化等は見られないが、トレンチ分離を採用しゲート熱酸化膜を厚く形成すると、急峻な分離端の形状のために熱ストレスが増大し、半導体基板に欠陥が誘起されて接合リーク等の不良を引き起こしてしまうという問題が生じる。
【００１１】
本発明は上記問題点に鑑み、ゲート絶縁膜の膜厚が異なる低耐圧トランジスタと高耐圧トランジスタを有する半導体装置において、低耐圧領域の微細化に伴って特にトレンチ分離を採用しても、低耐圧領域と高耐圧領域の諸特性の劣化を防止することのできる半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために本発明の請求項１記載の半導体装置、低耐圧トランジスタと高耐圧トランジスタが同一半導体基板上に混在する半導体装置であって、前記低耐圧トランジスタを素子分離するトレンチ分離と、前記高耐圧トランジスタを素子分離するＬＯＣＯＳ分離とを有することを特徴とする。
【００１３】
請求項２記載の半導体装置の製造方法は、低耐圧トランジスタと高耐圧トランジスタを同一半導体基板上に形成する半導体装置の製造方法において、半導体基板の第１の領域にトレンチ分離である第１の素子分離を形成する工程と、前記半導体基板の第２の領域にＬＯＣＯＳ分離である第２の素子分離を形成する工程と、前記第１の領域を覆う耐酸化性マスク層をマスクとして前記第２の領域に露出した前記半導体基板の表面に第２のトランジスタの厚いゲート絶縁膜を形成する工程と、前記耐酸化性マスク層を除去して前記第１の領域に半導体基板表面を露出させる工程と、前記露出させた第１の領域に第１のトランジスタの薄いゲート絶縁膜を形成する工程とを含むことを特徴とする。
【００１４】
請求項３記載の半導体装置の製造方法は、低耐圧トランジスタと高耐圧トランジスタを同一半導体基板上に形成する半導体装置の製造方法において、半導体基板の第１の領域にトレンチ分離である第１の素子分離を形成する工程と、前記第２の領域に形成されるべき第２のトランジスタの活性領域上と前記第１の領域の全面に耐酸化性マスク層を形成する工程と、前記耐酸化性マスク層をマスクとして前記第２の領域の半導体基板を選択的に酸化してＬＯＣＯＳ分離である第２の素子分離を形成する工程と、前記第２のトランジスタの活性領域上の前記耐酸化性マスク層を除去する工程と、前記第１の領域を覆う耐酸化性マスク層をマスクとして前記第２の領域に露出した前記半導体基板の表面に第２のトランジスタの厚いゲート絶縁膜を形成する工程と、前記耐酸化性マスク層を除去し、前記第１の領域に半導体基板表面を露出させて第１のトランジスタの薄いゲート絶縁膜を形成する工程とを含むことを特徴とする。
【００１５】
請求項４記載の半導体装置の製造方法は、低耐圧トランジスタと高耐圧トランジスタを同一半導体基板上に形成する半導体装置の製造方法において、半導体基板の第１の領域にトレンチ分離である第１の素子分離を形成する工程と、前記半導体基板の第２の領域にＬＯＣＯＳ分離である第２の素子分離を形成する工程と、前記第１の領域を覆う耐酸化性マスク層をマスクとして前記第２の領域に露出した前記半導体基板の表面に第２のトランジスタの厚いゲート絶縁膜を形成する工程と、前記厚いゲート絶縁膜上に前記第２のトランジスタのゲート電極を形成する工程と、前記第２のトランジスタのゲート電極表面に絶縁膜を形成する工程と、前記第１の領域上の前記耐酸化性マスク層を除去し、前記第１の領域に半導体基板表面を露出させて第１のトランジスタの薄いゲート絶縁膜を形成する工程と、前記薄いゲート絶縁膜上に前記第１のトランジスタのゲート電極を形成する工程とを含むことを特徴とする。
【００１６】
請求項５記載の半導体装置の製造方法は、請求項２または請求項３または請求項４のいずれかに記載の半導体装置の製造方法において、前記第１のトランジスタは低耐圧トランジスタであり、前記第２のトランジスタは高耐圧トランジスタであることを特徴とする。
【００１７】
請求項６記載の半導体装置の製造方法は、請求項４記載の半導体装置の製造方法において、前記第１のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極より薄いことを特徴とする。
【００１８】
以上のように、ゲート絶縁膜の膜厚が異なる低耐圧トランジスタと高耐圧トランジスタを有する半導体装置において、低耐圧領域の微細化に伴って特にトレンチ分離を採用しても、低耐圧領域と高耐圧領域の諸特性の劣化を防止することのできる半導体装置の製造方法を提供することができる。
【００１９】
【発明の実施の形態】
以下本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
以下、図１，図２の工程断面図を用いて本発明の実施の形態１による半導体装置の製造方法について説明する。ここでは、高耐圧および低耐圧ＭＯＳトランジスタを同一半導体基板上に形成する半導体装置を示している。また、図において左半分の領域は低耐圧トランジスタの形成領域、右半分の領域は高耐圧トランジスタの形成領域である。
【００２０】
図１（ａ）は実施の形態１におけるレジストパターン形成工程を示す工程断面図，図１（ｂ）は実施の形態１における素子分離用の溝を形成する工程を示す工程断面図，図１（ｃ）は実施の形態１におけるトレンチ分離形成工程を示す工程断面図，図１（ｄ）は実施の形態１におけるシリコン窒化膜エッチング工程を示す工程断面図，図１（ｅ）は実施の形態１におけるイオン注入層形成工程を示す工程断面図，図２（ａ）は実施の形態１におけるＬＯＣＯＳ分離形成工程を示す工程断面図，図２（ｂ）は実施の形態１におけるシリコン窒化膜除去工程を示す工程断面図，図２（ｃ）は実施の形態１における熱酸化膜形成工程を示す工程断面図，図２（ｄ）は実施の形態１におけるイオン注入層形成工程を示す工程断面図，図２（ｅ）は実施の形態１におけるトランジスタ形成工程を示す工程断面図である。
【００２１】
まず、図１（ａ）において、Ｐ型半導体基板１上に１０ｎｍのパッド酸化膜２および１００ｎｍのシリコン窒化膜３を順次形成し、低耐圧領域の素子分離領域を形成するためのレジストパターン４を形成する。次に、図１（ｂ）において、レジストパターン４をマスクにシリコン窒化膜３、パッド酸化膜２およびＰ型半導体基板１を総量３００ｎｍエッチングして素子分離用の溝５を形成し、レジストパターン４を除去する。その後、図１（ｃ）において、熱酸化およびＣＶＤ法により埋め込み酸化膜を溝５内部に形成し、ＣＭＰ（化学機械研磨）により表面の平坦化を行い、シリコン窒化膜３を全面除去して、低耐圧領域に素子分離としてのトレンチ分離６を形成する。次に、図１（ｄ）において、全面に２００ｎｍのシリコン窒化膜７を形成し、今度は高耐圧領域の素子分離領域などを形成するためのレジストパターン８を形成し、レジストパターン８をマスクにシリコン窒化膜７をエッチングする。このとき、高耐圧トランジスタ形成領域のシリコン窒化膜パターン９ａはソース・ドレイン領域を規定し、シリコン窒化膜パターン９ｂは高耐圧トランジスタのチャンネル領域を規定するものである。すなわち９ａ、９ｂはトランジスタの活性領域を規定する。次に、図１（ｅ）において、レジストパターン８を除去した後、別のレジストパターン１０を形成してリンイオンの注入を行いイオン注入層１１を形成する。この注入は、高耐圧トランジスタのチャンネル領域の両側にＮ型オフセットソース・ドレインを形成するためのものである。次に、図２（ａ）において、レジストパターン１０を除去し、シリコン窒化膜パターン９ａ、９ｂを含むシリコン窒化膜７をマスクとして熱酸化することにより、高耐圧領域に素子分離としてのＬＯＣＯＳ分離１３および高耐圧トランジスタのオフセットソース・ドレイン酸化膜１４を形成する。この酸化工程において、イオン注入層１１はＰ型半導体基板１内に拡散しオフセットソース・ドレイン１２ａおよび中濃度Ｎ型拡散層１２ｂが同時に形成される。その後、図２（ｂ）において、低耐圧領域を覆うレジストパターン１５を形成し、高耐圧領域のシリコン窒化膜９ａ、９ｂをドライエッチにより除去する。次に、図２（ｃ）おいて、レジストパターン１５を除去し、高耐圧領域にチャネル領域のしきい値電圧などを設定するイオン注入を行い、工程の最初に形成したパッド酸化膜２をウェットエッチングにより除去してＰ型半導体基板１表面を露出させ、高耐圧トランジスタの厚いゲート絶縁膜として１１０ｎｍの熱酸化膜１６を形成する。その後、図２（ｄ）において、低耐圧領域のシリコン窒化膜７を除去し、レジストパターン１７を形成して低耐圧領域に低耐圧トランジスタのしきい値電圧を決定するイオン注入層１８やチャンネルストッパ形成用のイオン注入を行い、レジストパターン１７を除去する。そして、図２（ｅ）において、この低耐圧トランジスタの活性領域のパッド酸化膜２をウェットエッチにより除去し、低耐圧トランジスタの薄いゲート絶縁膜として１５ｎｍの熱酸化膜１９を形成する。その後、全面にシリコン膜を３００ｎｍ堆積し、リソグラフィ、エッチングによりゲート電極２０、２１を形成する。この後は通常の製造方法に従って低耐圧領域のＮ型ＬＤＤ層２３、ソース，ドレインとなるＮ型高濃度拡散層２２、２４を形成し、トランジスタが形成される。
【００２２】
以上説明したように実施の形態１における半導体装置の製造方法によれば、高耐圧領域は素子分離端が滑らかなバーズビーク形状を有し、高耐圧ＭＯＳトランジスタの特性劣化を引き起こさない従来のＬＯＣＯＳ分離で形成され、低耐圧領域は微細化に適したトレンチ分離で形成される。特に、高耐圧領域では、従来どおり一般に高耐圧トランジスタとして使用されているＬＯＣＯＳオフセット構造をＬＯＣＯＳ分離形成と同時に形成することができる。また、ゲート酸化膜を高耐圧領域と低耐圧領域で別々に形成するため、高耐圧領域の厚いゲート酸化膜を形成する前工程において（図２（ｂ）〜（ｃ））、低耐圧領域は、まだシリコン窒化膜７で覆われているため、低耐圧領域に高耐圧トランジスタ用の厚いゲート酸化がなされることはなく、したがって当然その厚いゲート酸化膜を除去する工程にもさらされない。これは、トレンチ分離６の分離端がゲート用熱酸化膜１６の除去工程のオーバーエッチングによって全くエッチングされないことを意味する。
【００２３】
ここで、図２（ｄ）〜（ｅ）の低耐圧トランジスタ用ゲート熱酸化膜１９形成前工程にもパッド酸化膜２を除去する工程があるが、パッド酸化膜自体の膜厚は１０ｎｍと薄くトレンチ分離６の分離端をほとんどエッチングしない。
【００２４】
したがって、ゲート絶縁膜の膜厚が異なる低耐圧トランジスタと高耐圧トランジスタを有する半導体装置において、低耐圧領域の微細化に伴って特にトレンチ分離を採用しても、低耐圧領域と高耐圧領域の諸特性の劣化を防止することのできる半導体装置の製造方法を提供することができる。
（実施の形態２）
以下、図３，図４の工程断面図を用いて本発明の実施の形態２による半導体装置の製造方法について説明する。この半導体装置も実施の形態１と同じく高耐圧および低耐圧ＭＯＳトランジスタを同一半導体基板上に形成する半導体装置であり、図において左半分の領域は低耐圧トランジスタの形成領域、右半分の領域は高耐圧トランジスタの形成領域となっており、以下図面に沿って説明する。
【００２５】
図３（ａ）は実施の形態１における素子分離完成時の工程断面図，図３（ｂ）は実施の形態２におけるＣＶＤ−ＳｉＯ２膜堆積工程の工程断面図，図３（ｃ）は実施の形態２における高耐圧領域のパターン除去工程の工程断面図，図３（ｄ）は実施の形態２における高耐圧トランジスタのゲート絶縁膜形成工程の工程断面図，図３（ｅ）は実施の形態２における高耐圧トランジスタ用のゲート電極形成工程の工程断面図，図４（ａ）は実施の形態２における酸化膜形成工程の工程断面図，図４（ｂ）は実施の形態２におけるイオン注入層形成工程の工程断面図，図４（ｃ）は実施の形態２におけるトランジスタ形成工程の工程断面図である。
【００２６】
半導体基板の低耐圧領域にトレンチ分離、および高耐圧領域にＬＯＣＯＳ分離を形成する工程は、実施の形態１（図１（ａ）〜図２（ａ））と同じであり、工程断面図およびＬＯＣＯＳ分離を形成するまでの工程の説明は省略する。図３（ａ）は実施の形態１と同様の工程で素子分離まで完成した断面図である。この工程の後、図３（ｂ）において、全面にＣＶＤ−ＳｉＯ２膜３１を２０ｎｍ堆積し、低耐圧ＭＯＳトランジスタを形成する領域を覆うレジストパターン３２を形成する。その後、レジストパターン３２をマスクにしてＣＶＤ−ＳｉＯ２膜３１を選択的にエッチングし、レジストパターン３２を除去する。次に、図３（ｃ）において、パターニングされたＣＶＤ−ＳｉＯ２膜３１をマスクに高耐圧領域のパターン９ａ、９ｂを熱リン酸などで選択的にウェットエッチにより除去する。その後、図３（ｄ）において、高耐圧領域に最初に形成したパッド酸化膜２を通して高耐圧ＭＯＳトランジスタのしきい値電圧設定などのため、Ｐ型半導体基板１のチャネル領域にイオン注入を行い、高耐圧領域のパッド酸化膜２およびＣＶＤ−ＳｉＯ２膜３１を同時にウェットエッチングにより除去してＰ型半導体基板１表面を露出させ、高耐圧トランジスタのゲート絶縁膜として１１０ｎｍの熱酸化膜１６を形成する。さらに、図３（ｅ）において、全面に不純物をドープしたシリコン膜を３００ｎｍ堆積し、リソグラフィ、エッチングにより高耐圧トランジスタ用の第１のゲート電極３３を形成する。その後、図４（ａ）において、熱酸化により第１のゲート電極３３を保護する酸化膜３４を２０ｎｍ形成した後、低耐圧領域に残していたシリコン窒化膜７を除去する。次に、図４（ｂ）において、レジストパターン３５を高耐圧ＭＯＳトランジスタを形成する領域に形成し、これをマスクとして低耐圧領域に、最初に形成したパッド酸化膜２を通して低耐圧ＭＯＳトランジスタのしきい値電圧設定用イオン注入をＰ型半導体基板１に行いイオン注入層３６を形成する。そして、図４（ｃ）において、レジスト３５を除去した後、パッド酸化膜２をウェットエッチにより除去してＰ型半導体基板１の表面を露出させ、低耐圧トランジスタのゲート絶縁膜として１５ｎｍの熱酸化膜３７を形成する。その後、全面に不純物をドープしたシリコン膜を１５０ｎｍ堆積し、リソグラフィ、エッチングにより第２のゲート電極３８を形成する。この際、第１ゲート電極３３は酸化膜３４で覆われているために第２ゲート電極用シリコン膜のエッチングのときも保護されエッチングされることがない。この後、イオン注入によって低耐圧ＭＯＳトランジスタのＮ型ＬＤＤ層２３や低耐圧ＭＯＳトランジスタのソース・ドレイン２４、高耐圧ＭＯＳトランジスタのＮ型高濃度ソース・ドレインを形成し、トランジスタが形成される。
【００２７】
以上説明したように実施の形態２における半導体装置の製造方法によれば、高耐圧領域は素子分離端が滑らかなバーズビーク形状を有し、高耐圧ＭＯＳトランジスタの特性劣化を引き起こさない従来のＬＯＣＯＳ分離で形成され、低耐圧領域は微細化に適したトレンチ分離で形成される。また、高耐圧領域の厚いゲート酸化膜を形成する際には、低耐圧領域は耐酸化性のシリコン窒化膜７で覆われているため、低耐圧領域のシリコン基板表面が酸化されることはない。したがって、従来のように低耐圧領域にまで形成された厚いゲート酸化膜を除去する必要がないから、この酸化膜除去の際トレンチ分離端部がオーバーエッチされない。
【００２８】
したがって、ゲート絶縁膜の膜厚が異なる低耐圧トランジスタと高耐圧トランジスタを有する半導体装置において、低耐圧領域の微細化に伴って特にトレンチ分離を採用しても、低耐圧領域と高耐圧領域の諸特性の劣化を防止することのできる半導体装置の製造方法を提供することができる。
【００２９】
また、本実施の形態２によれば、高耐圧領域のシリコン窒化膜７を除去する工程をウェットエッチで行っており、ドライエッチで除去する場合に比べて工程数は多くなるが、ドライエッチ時のダメージを低減でき、かつ窒化膜除去後のパッド酸化膜２の残膜ばらつきを低減することができ、半導体装置の品質を向上させることができると共に、低耐圧領域と高耐圧領域の諸特性の劣化を防止することのできる半導体装置の製造方法を提供することができる。
【００３０】
さらに、本実施の形態２によれば、高耐圧部のゲート電極と低耐圧部のゲート電極を異なる厚さで別々に形成することができる。ゲート電極を同時に形成する場合に比べて工程数は多くなるが、先に高耐圧ＭＯＳトランジスタのゲート電極３３が形成されゲート絶縁膜が露出しないため、低耐圧領域の各種注入工程でのレジスト除去工程や洗浄工程にさらされないのでゲート絶縁膜の膜質が向上する。一方、低耐圧部のゲート電極の膜厚を薄くすることができるためゲート電極の加工精度が向上する。こうして低耐圧トランジスタの寸法を小さくできるからチップ面積の小さい半導体装置が製造可能となるとともに、低耐圧領域と高耐圧領域の諸特性の劣化を防止することのできる半導体装置の製造方法を提供することができる。
【００３１】
なお、上記２つの実施の形態では２種類のゲート絶縁膜の場合について説明したが、ゲート絶縁膜の膜厚が３種類以上になった場合であっても領域を厚膜側（高耐圧側）と薄膜側（低耐圧側）に２分することにより、同様の効果を得ることができる。
【００３２】
【発明の効果】
以上のように、本発明の半導体装置は、ゲート酸化膜厚が異なる高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを同時に搭載した半導体装置において、高耐圧領域は分離端が滑らかなバーズビーク形状を有するＬＯＣＯＳ分離、低耐圧領域は微細化に適したトレンチ分離を採用する。同時に、その製造方法は、高耐圧領域の厚いゲート酸化膜と低耐圧領域の薄いゲート酸化膜を別々に形成することを特徴とし、高耐圧領域の厚いゲート酸化膜を形成する際に、低耐圧領域は耐酸化性のシリコン窒化膜で保護するため、低耐圧領域が酸化されず厚いゲート酸化膜の除去工程にさらされることがない。したがって、ゲート絶縁膜の膜厚が異なる低耐圧トランジスタと高耐圧トランジスタを有する半導体装置において、低耐圧領域の微細化に伴って特にトレンチ分離を採用しても、低耐圧領域と高耐圧領域の諸特性の劣化を防止することのできる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】（ａ）実施の形態１におけるレジストパターン形成工程を示す工程断面図
（ｂ）実施の形態１における素子分離用の溝を形成する工程を示す工程断面図
（ｃ）実施の形態１におけるトレンチ分離形成工程を示す工程断面図
（ｄ）実施の形態１におけるシリコン窒化膜エッチング工程を示す工程断面図
（ｅ）実施の形態１におけるイオン注入層形成工程を示す工程断面図
【図２】（ａ）実施の形態１におけるＬＯＣＯＳ分離形成工程を示す工程断面図
（ｂ）実施の形態１におけるシリコン窒化膜除去工程を示す工程断面図
（ｃ）実施の形態１における熱酸化膜形成工程を示す工程断面図
（ｄ）実施の形態１におけるイオン注入層形成工程を示す工程断面図
（ｅ）実施の形態１におけるトランジスタ形成工程を示す工程断面図
【図３】（ａ）実施の形態１における素子分離完成時の工程断面図
（ｂ）実施の形態２におけるＣＶＤ−ＳｉＯ２膜堆積工程の工程断面図
（ｃ）実施の形態２における高耐圧領域のパターン除去工程の工程断面図
（ｄ）実施の形態２における高耐圧トランジスタのゲート絶縁膜形成工程の工程断面図
（ｅ）実施の形態２における高耐圧トランジスタ用のゲート電極形成工程の工程断面図
【図４】（ａ）実施の形態２における酸化膜形成工程の工程断面図
（ｂ）実施の形態２におけるイオン注入層形成工程の工程断面図
（ｃ）実施の形態２におけるトランジスタ形成工程の工程断面図
【符号の説明】
１    Ｐ型半導体基板
２    パッド酸化膜
３    シリコン窒化膜
４    レジストパターン
５    溝
６    トレンチ分離
７    シリコン窒化膜
８    レジストパターン
９ａ    シリコン窒化膜パターン
９ｂ    シリコン窒化膜パターン
１０    レジストパターン
１１    イオン注入層
１２ａ    オフセットソース・ドレイン
１２ｂ    中濃度Ｎ型拡散層
１３    ＬＯＣＯＳ分離
１４    オフセットソース・ドレイン酸化膜
１５    レジストパターン
１６    熱酸化膜
１７    レジストパターン
１８    イオン注入層
１９    熱酸化膜
２０    ゲート電極
２１    ゲート電極
２２    Ｎ型高濃度拡散層
２３    Ｎ型ＬＤＤ層
２４    Ｎ型高濃度拡散層
３１    ＣＶＤ−ＳｉＯ２膜
３２    レジストパターン
３３    ゲート電極
３４    熱酸化膜
３５    レジストパターン
３６    イオン注入層
３７    熱酸化膜
３８    ゲート電極
【図１】
2004296754.tif 000003
【図２】
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【図３】
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【図４】
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