(57)【要約】【課題】半導体集積回路のレイアウト設計を行う際に、従来はセルが配置されていなかったような空きスペースを有効に活用できるレイアウト設計方法を提供する。【解決手段】このレイアウト設計方法は、半導体集積回路に含まれる所定の回路に対応して、各々が所望の機能を実現する複数の基本回路ブロックをそれぞれ構成する複数種類の標準セルをレイアウト領域に配置するステップ（ａ）と、半導体集積回路に含まれる残りの回路に対応して、１つの基本回路ブロックから分割された複数の回路部分をそれぞれ構成する複数種類の分割セルをレイアウト領域に配置するステップ（ｂ）と、ステップ（ａ）において配置された複数種類の標準セル及びステップ（ｂ）において配置された複数種類の分割セル間の配線を行うステップ（ｃ）とを具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
コンピュータを用いて半導体集積回路のレイアウトを設計する方法であって、
前記半導体集積回路に含まれる所定の回路に対応して、各々が所望の機能を実現する複数の基本回路ブロックをそれぞれ構成する複数種類の標準セルをレイアウト領域に配置するステップ（ａ）と、
前記半導体集積回路に含まれる残りの回路に対応して、１つの基本回路ブロックから分割された複数の回路部分をそれぞれ構成する複数種類の分割セルをレイアウト領域に配置するステップ（ｂ）と、
ステップ（ａ）において配置された複数種類の標準セル及びステップ（ｂ）において配置された複数種類の分割セル間の配線を行うステップ（ｃ）と、
を具備するレイアウト設計方法。
【請求項２】
半導体集積回路であって、
半導体基板に形成され、各々が所望の機能を実現する複数の基本回路ブロックによってそれぞれ構成された第１群の回路と、
前記半導体基板に形成され、１つの基本回路ブロックから分割された複数の回路部分によって各々が構成された第２群の回路と、
を具備する半導体集積回路。
【請求項３】
前記基本回路ブロックが、ＡＮＤゲート、ＮＡＮＤゲート、ＯＲゲート、ＮＯＲゲート、フリップフロップ、インバータ、又は、バッファを含む、請求項２記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウト設計方法に関し、さらに、そのようなレイアウト設計方法を用いて製造された半導体集積回路に関する。
【０００２】
【従来の技術】
ゲートアレイ等の半導体集積回路においては、コンピュータを用いて、所望の機能を実現する回路ブロックを構成する複数種類のセルを配置して接続することにより、レイアウト設計が行われる。各セルは、複数のトランジスタと、それらのトランジスタ間を接続するためのセル内配線パターンと、セルの入出力を接続するための入出力配線パターンとによって構成されており、例えば、ＡＮＤゲート又はＮＡＮＤゲート、ＯＲゲート又はＮＯＲゲート、フリップフロップ、インバータ又はバッファ等の機能を実現する。
【０００３】
このようなセルを用いる従来のレイアウト設計においては、同一機能のセルが同一のレイアウトを有するようにして、複数種類のセルを組み合わせて配置した後、これらのセル間の配線を行っていた。
【０００４】
しかしながら、半導体基板のレイアウト領域全体の設計を行う際に、セルが配置されていない空きスペースが存在するにもかかわらず、配置したいセルの大きさが空きスペースに適合しないため、半導体基板の面積を増大させなければならない場合があった。
【０００５】
ところで、下記の特許文献１には、機能セルに対して、その形状又は内部素子配列、素子間配線が異なるレイアウトを有する半導体装置の設計手法が開示されている。この設計手法によれば、ある機能セルに対応するレイアウトが、形状の異なるもの、素子配列の異なるもの、内部素子間配線の異なるものというように複数準備される。しかしながら、１つの機能セルに対応して、形状、素子配列、又は、素子間配線が異なる複数種類のレイアウトを用意しても、それらの大きさは同程度なので、上記の問題を解決することはできない。
【０００６】
【特許文献１】
特開平１１−３９４３号公報  （第１頁、図１）
【０００７】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、半導体集積回路のレイアウト設計を行う際に、従来はセルが配置されていなかったような空きスペースを有効に活用できるレイアウト設計方法を提供することを目的とする。さらに、本発明は、そのようなレイアウト設計方法を用いて製造された半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係るレイアウト設計方法は、コンピュータを用いて半導体集積回路のレイアウトを設計する方法であって、半導体集積回路に含まれる所定の回路に対応して、各々が所望の機能を実現する複数の基本回路ブロックをそれぞれ構成する複数種類の標準セルをレイアウト領域に配置するステップ（ａ）と、半導体集積回路に含まれる残りの回路に対応して、１つの基本回路ブロックから分割された複数の回路部分をそれぞれ構成する複数種類の分割セルをレイアウト領域に配置するステップ（ｂ）と、ステップ（ａ）において配置された複数種類の標準セル及びステップ（ｂ）において配置された複数種類の分割セル間の配線を行うステップ（ｃ）とを具備する。
【０００９】
また、本発明に係る半導体集積回路は、半導体基板に形成され、各々が所望の機能を実現する複数の基本回路ブロックによってそれぞれ構成された第１群の回路と、半導体基板に形成され、１つの基本回路ブロックから分割された複数の回路部分によって各々が構成された第２群の回路とを具備する。
【００１０】
ここで、基本回路ブロックが、ＡＮＤゲート、ＮＡＮＤゲート、ＯＲゲート、ＮＯＲゲート、フリップフロップ、インバータ、又は、バッファを含むようにしても良い。
【００１１】
以上の様に構成した本発明によれば、半導体集積回路のレイアウト設計を行う際に、１つの基本回路ブロックから分割された複数の回路部分をそれぞれ構成する複数種類の分割セルを用いることにより、従来はセルが配置されていなかったような空きスペースを有効に活用して、配置効率を高めることができる。その結果、半導体基板の面積を縮小することが可能である。
【００１２】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路のレイアウト設計方法を示すフローチャートである。
まず、ステップＳ１において、半導体集積回路の回路設計を行い、ネットリストを作成する。ネットリストは、各種の回路を半導体集積回路において形成するための複数のセルに関する情報と、これらのセル間の配線に関する情報とを含んでいる。ステップＳ２において、作成されたネットリストをコンピュータに入力する。
【００１３】
次に、コンピュータ上で動作する自動配置配線ツールを用いて、ネットリストに基づく自動配置及び配線を行う。
ステップＳ３において、半導体集積回路に含まれる所定の回路に対応して、複数種類の標準セルをレイアウト領域に配置する。ここで、半導体集積回路に含まれる回路全体の７０％〜９０％について標準セルを配置することが望ましい。各々の標準セルは、所望の機能を実現する基本回路ブロックを構成する。基本回路ブロックとしては、ＡＮＤゲート、ＮＡＮＤゲート、ＯＲゲート、ＮＯＲゲート、フリップフロップ、インバータ、バッファ等が該当する。
【００１４】
図２に、基本回路ブロックの例として、ＡＮＤゲートの回路構成を示す。図２に示すＡＮＤゲートの基本回路ブロック１０は、ＰチャネルトランジスタＱＰ１〜ＱＰ３と、ＮチャネルトランジスタＱＮ１〜ＱＮ３とを含み、入力端子Ａに印加された信号と入力端子Ｂに印加された信号との論理積を求めて、出力端子Ｏから出力する。
【００１５】
再び図１を参照すると、ステップＳ４において、半導体集積回路に含まれる残りの回路に対応して、複数種類の分割セルをレイアウト領域に配置する。これらの分割セルは、１つの基本回路ブロックから分割された複数の回路部分をそれぞれ構成するものであり、もとの基本回路ブロックと同一の機能を有しているが、電流供給能力等を強化する等の回路変更をしても良い。このような分割セルが、既に配置されている標準セルの間の空いたスペースに配置される。上記のように、既に回路全体の７０％〜９０％について標準セルが配置されている場合には、半導体集積回路に含まれる回路全体の３０％〜１０％について分割セルが配置される。
【００１６】
図３に、ＡＮＤゲートの基本回路ブロックを３分割して得られた第１〜第３の回路部分を示す。図３に示すように、第１の回路部分２１はＰチャネルトランジスタＱＰ１及びＱＰ２を含み、第２の回路部分２２はＮチャネルトランジスタＱＮ１及びＱＮ２を含み、第３の回路部分２３はＰチャネルトランジスタＱＰ３及びＮチャネルトランジスタＱＮ３を含んでいる。
【００１７】
再び図１を参照すると、ステップＳ５において、配置された複数種類の標準セル及び複数種類の分割セル間の配線を行い、レイアウト設計が終了する。
【００１８】
図４は、本発明の一実施形態に係る半導体集積回路における標準セルの例を示すレイアウト図であり、図５は、本発明の一実施形態に係る半導体集積回路における分割セルの例を示すレイアウト図である。ここでは、例として、図２又は図３に示すようなＡＮＤゲートのレイアウトを示している。
【００１９】
図４に示す標準セルにおいては、半導体基板に形成され、ＡＮＤゲートの機能を実現する基本回路ブロック１０が形成されている。また、図５に示す３つの分割セルにおいては、半導体基板に形成され、ＡＮＤゲートの基本回路ブロックを３分割して得られた第１の回路部分２１と、第２の回路部分２２と、第３の回路部分２３とがそれぞれ形成されている。
【００２０】
図５に示すように、ＡＮＤゲートの基本回路ブロックを３分割して得られた回路部分２１〜２３は、ＡＮＤゲートの基本回路ブロック１０に比べて十分小さい。従って、既に配置されている標準セルの間の空いたスペースに、これらの分割セルを分散して配置することが可能であり、従来はセルが配置されていなかったような空きスペースを有効に活用することができる。
【００２１】
本発明は、上記の実施形態に限らず、標準セルを用いてレイアウト設計した後に、回路シミュレーションの結果に鑑みてバッファの電流供給能力を向上させるためにトランジスタを並列接続する場合や、顧客からの仕様変更に対応する場合等にも適用することができる。本発明によれば、小さな空きスペースに分割セルを配置することが可能なので、大規模な修正の必要が減少し、製品開発に要する期間を短縮することが可能である。
【００２２】
【図面の簡単な説明】
【図１】本発明の一実施形態に係るレイアウト設計方法を示すフロー図。
【図２】基本回路ブロックの回路構成例を示す回路図。
【図３】基本回路ブロックから分割された回路部分を示す回路図。
【図４】本発明の一実施形態における標準セルの例を示すレイアウト図。
【図５】本発明の一実施形態における分割セルの例を示すレイアウト図。
【符号の説明】
１０  基本回路ブロック、  ２１〜２３  基本回路ブロックを分割して得られた回路部分、  ＱＰ１〜ＱＰ３  Ｐチャネルトランジスタ、  ＱＮ１〜ＱＮ３  Ｎチャネルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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