(57)【要約】【課題】半導体素子及びマイクロマシンを有する薄いデバイスを提供する。【解決手段】混載デバイスは、マイクロマシン（ＭＥＭＳ）１が形成された基板２０と半導体素子が形成された半導体層３とを接着層２で結合して構成されている。半導体層３は、例えば、半導体素子が形成された半導体層３の下に分離層（例えば、多孔質層）を有する部材と基板２０とを貼り合わせた後に、該部材を分離層で分割することにより形成されうる。【選択図】図１
2004221285.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子とマイクロマシンとを有するデバイスであって、
半導体素子が形成された半導体層と、
マイクロマシンが形成された基板とを備え、
前記半導体層と前記基板とが積層されており、
前記半導体層は、前記半導体層の下に分離層を有する部材を前記分離層で分割して得られた半導体層であることを特徴とするデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子及びマイクロマシンを有するデバイスに関する。
【０００２】
【従来の技術】
近年、マイクロマシンを利用したセンサや通信用デバイスなどが注目されている。マイクロマシンは、ＭＥＭＳ（ｍｉｃｒｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌｓｙｓｔｅｍｓ）とも呼ばれる。
【０００３】
ＭＥＭＳ技術の応用として注目されているものに、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）−ＭＥＭＳがある。ＲＦ−ＭＥＭＳには、例えば、スイッチ、インダクタ、可変キャパシタなどが含まれ、それぞれＭＥＭＳを利用しないデバイスと比較して有利な特徴を有している。スイッチは、一般的に用いられるＰＩＮダイオードなどと比較して、例えば、高周波で挿入損失が少ない、アイソレーションが小さいなどの特徴がある。インダクタは、例えば、巻き線方向を基板と平行にできるため、発生磁界が下部の高周波回路に印加されることがないという特徴を有している。可変キャパシタは、例えば、物理的にコンデンサの電極幅が動くため、高いＱ値のフィルタを作ることができるという特徴を有している。例えば、スイッチのみをＭＥＭＳ技術で形成する場合を想定すると、その他の部分をＭＥＭＳではなく従来の半導体回路で構成し、ＭＥＭＳスイッチの優れた高周波特性を活かして全体の高周波回路を構築することができる。
【０００４】
ＭＥＭＳ、例えばＲＦ−ＭＥＭＳによるスイッチ、インダクタ、可変キャパシタなどは、機械的な可動部分を有するためにサイズが大きくなる傾向がある。
【０００５】
したがって、ＭＥＭＳと高周波回路とを並べて配置すると、全体のサイズが大きくなってしまう。
【０００６】
また、ＲＦ−ＭＥＭＳは、例えばくし型電極のように、膜厚が数１０μｍで幅が数μｍであるので、電気化学的に溶液中において所望構造を析出させる、いわゆる電着プロセスで作製される場合が多い。これに対して、高周波や増幅回路などの半導体部分は、それを構成する各素子が０．１〜０．５μｍ程度のサブミクロンサイズで構成され、製造プロセスには、スパッタリングやＣＶＤ法などのドライプロセスが主に用いられる。
【０００７】
したがって、ＭＥＭＳ部分と高周波回路や増幅回路などの半導体部分とは、要求される寸法、製造設備、必要なクリーン度などの環境も異なるため、異なる製造ラインで作製される場合が多い。よって、ＭＥＭＳ部分と、半導体部分とを同一基板上に同じ製造ライン上で作製することは、困難である。
【０００８】
【発明が解決しようとする課題】
このように、従来の半導体素子及びマイクロマシンを有するデバイスは、１）ＭＥＭＳ技術で形成された部分は機械的な可動部分があるために比較的大きな面積を要求し、これを半導体回路と並列して配置するとデバイス全体のサイズが大きくなってしまい、また、２）半導体部分とＭＥＭＳ部分とは異なるプロセスで作製されるので、これらを同一基板上に形成すると電着プロセスの際に用いる酸性度の強い液体が半導体部分に接触する可能性があり、それを防止するためにプロセスが複雑になる、などの課題がある。
【０００９】
更に、ＭＥＭＳが形成された基板と半導体回路が形成された基板とを接着剤等によって貼り合わせる従来技術においては、シリコン基板上に形成された半導体回路の上に、絶縁膜を挟んで、ＭＥＭＳが形成された基板を配置する。この場合、作成されるデバイス全体の厚さが厚くなり、フレキシブル性が要求される応用例には適用が難しく、また、他の部材との積層が難しいという課題がある。
【００１０】
本発明は、以上の課題認識を契機としてなされたものであり、例えば、半導体素子及びマイクロマシンを有する薄いデバイスを提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の第１の側面に係るデバイスは、半導体素子とマイクロマシンとを有するデバイスに関し、該デバイスは、半導体素子が形成された半導体層と、マイクロマシンが形成された基板とを備え、前記半導体層と前記基板とが積層されており、前記半導体層は、前記半導体層の下に分離層を有する部材を前記分離層で分割して得られた半導体層である。
【００１２】
本発明の第２の側面に係るデバイスは、半導体素子とマイクロマシンとを有するデバイスに関し、該デバイスは、半導体素子が形成された半導体層と、マイクロマシンが形成された基板とを備え、前記半導体層は、第１面及び第２面を有し、前記第１面は、前記基板に直接又は結合層を介して結合されており、前記第２面には、前記半導体層よりも脆弱な構造の層が隣接している。ここで、前記脆弱な構造の層は、例えば、多孔質層又はイオン注入層を含みうる。
【００１３】
本発明の第３の側面に係るデバイスは、半導体素子とマイクロマシンとを有するデバイスに関し、該デバイスは、半導体素子が形成された半導体層と、マイクロマシンが形成された基板とを備え、前記半導体層と前記基板とが積層されており、前記半導体層は、エピタキシャル成長法によって形成された半導体層である。ここで、前記半導体層は、第１面及び第２面を有し、前記第１面は、前記基板に直接又は結合層を介して結合されており、前記第２面は、絶縁体に直接又は結合層を介して結合され又は隣接している。
【００１４】
上記の第１〜第３の側面に係るデバイスにおいて、前記結合層は、例えば、接着剤或いは接着層を含みうる。
【００１５】
本発明の第４の側面に係るデバイスは、半導体素子とマイクロマシンとを有するデバイスに関し、該デバイスは、半導体素子が形成された半導体層と、マイクロマシンが形成された基板とを備え、前記半導体層と前記基板とが積層されており、前記半導体層は、５０μｍ以下の厚さを有する。
【００１６】
本発明の第５の側面に係るデバイスは、半導体素子とマイクロマシンとを有するデバイスに関し、該デバイスは、半導体素子が形成された半導体層と、マイクロマシンが形成された基板とを備え、前記半導体層と前記基板とが積層されており、前記半導体層は、３０μｍ以下の厚さを有する。
【００１７】
上記の第１〜第５の側面に係るデバイスにおいて、前記マイクロマシンは、例えば、スイッチ、可変コンデンサ及びインダクタの少なくとも１つを含みうる。
【００１８】
上記の第１〜第５の側面に係るデバイスは、例えば、前記半導体層に半導体回路が形成され、前記半導体回路及び前記マイクロマシンが無線通信装置の少なくとも一部を構成するように応用されうる。
【００１９】
本発明の第６の側面に係る製造方法は、半導体素子とマイクロマシンを有するデバイスの製造方法に係り、該製造方法は、半導体層及び分離層を有し前記半導体層が前記分離層の上に配置された部材を準備する工程と、マイクロマシンが形成された基板を準備する工程と、前記部材の前記半導体層側を前記基板に直接又は結合層を介して結合して結合基板を作製する工程とを含む。ここで、本発明の製造方法は、前記結合基板を前記分離層で分割する工程を更に含むことが好ましい。前記部材を準備する工程では、例えば、陽極化成によって前記分離層を形成してもよいし、イオン注入によって前記分離層を形成してもよい。前記結合層は、例えば、接着剤或いは接着層を含みうる。
【００２０】
本発明によれば、半導体素子が形成された薄い半導体層（例えば、半導体層を有する部材を分割して得られる半導体層）とマイクロマシンが形成された基板とを積層した構造を採用することにより、半導体素子及びマイクロマシンを有するデバイスを薄型化することができる。薄いデバイスは、曲げに対して強く、例えば、薄型の装置（例えば、ＩＣカード等）への搭載に適している。また、薄い半導体層に半導体回路を作り込むことにより、高周波特性を改善し、また、消費電力を低減することができる。また、半導体素子を有する半導体層とマイクロマシンを有する基板とを積層して得られるデバイスは、例えば、半導体素子とマイクロマシンとを別プロセスで製造することができるので、それぞれに適したプロセス（例えば、半導体製造プロセスと電着プロセス）で半導体素子とマイクロマシンを製造することがでる。
【００２１】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００２２】
まず、本発明の好適な実施の形態の説明として、半導体素子（或いは半導体回路）及びＭＥＭＳ（マイクロマシン）を有するデバイス（以下、混載デバイスという）の構造について説明する。
【００２３】
図１は、本発明の好適な実施の形態の混載デバイスの断面構造の一例を示す図である。図１に示す例は、ＭＥＭＳ素子としてＭＥＭＳスイッチを有する、無線通信機能を備えた混載デバイスである。図１に示す混載デバイス２００は、ＭＥＭＳ素子１が形成された基板２０と、半導体回路としての無線通信回路を含む薄化された半導体層３とを結合層としての接着剤或いは接着層２を介して積層して構成されている。なお、結合層は必ずしも必要ではなく、基板２０と半導体層３とが直接結合されてもよい。図２は、図１に示す混載デバイス２００を上部から見た平面図である。
【００２４】
半導体層３は、５０μｍ以下の厚さであることが好ましく、３０μｍ、更には２０μｍ以下の厚さであることが更に好ましい。このように薄化された半導体層を構成部材とすることにより、曲げに対して高い耐性を有する混載デバイスを製造することができる。
【００２５】
また、図４の（ａ）、（ｂ）は、それぞれＭＥＭＳスイッチ１のＯＦＦ、ＯＮの状態を示している。アンカー部７１によって支えられたスイッチ１の上部電極１７及び基板２０に形成された下部電極１０は、幅広の電極であり、これらの電極１７、１０間に電圧が印加されると、静電力によって端子１１と端子７４とが接触する。
【００２６】
ＭＥＭＳスイッチは、ＰＩＮダイオードやＭＥＳＦＥＴなどの半導体スイッチング素子と比較して、ＯＦＦ状態では物理的に完全に２つの電極を切り離して電極間に空間を設け、ＯＮ状態では２つの電極を接触させて導通させるため、挿入損失（電力損失或いは電圧損失等の伝送損失）が小さく、また、アイソレーション効果が大きいなどの特性がある。すなわち、ＭＥＭＳスイッチは、挿入損失を低減でき、オフ状態での絶縁性を向上させることができるという特徴をもつ。
【００２７】
ここで、ＭＥＭＳインダクタについても説明すると、ＭＥＭＳインダクタは、通常のオンチップ平面インダクタと比較して、例えば、寄生容量が少なく、高いＱ値を得ることができるという特性をもつ。
【００２８】
また、ＭＥＭＳキャパシタについても説明すると、くし型電極を用いて可変キャパシタを構成すると、電圧印加により電極幅を減少させて容量を直接変化させることができる。したがって、このようなＭＥＭＳキャパシタを構成要素とするフィルタを用いることにより、高いＱ値を有する同調回路を実現することができる。
【００２９】
また、複数のダイポールアンテナやパッチアンテナの間にＭＥＭＳスイッチを入れることで、アンテナの長さを変更して複数の周波数に対応した高周波回路を形成したり、パッチアンテナの給電パターンを変えて電磁波の放射パターンを変更して指向性を変えたりすることができる。
【００３０】
このように、ＭＥＭＳ素子は、スイッチのみならず広範囲の応用があり、したがって、ＭＥＭＳ素子には、上記のような様々な種類（機能）の素子が含まれうる。
【００３１】
本発明の好適な実施の形態の混載デバイスは、ＭＥＭＳ（マイクロマシン）が形成された基板２０に対して、半導体基板ではなく半導体層が積層されて構成されている。すなわち、従来技術では、ＭＥＭＳが形成された基板と半導体回路が形成された半導体基板とを接着剤によって貼り合わせて混載デバイスを作製するので、混載デバイス全体の厚さが２枚の基板分の厚さとなる。一方、本発明の好適な実施の形態の混載デバイスでは、ＭＥＭＳが形成された基板に対して半導体層が積層されているため、混載デバイス全体の厚さを薄くすることができる。
【００３２】
半導体層を形成する１つの方法として、半導体回路が形成された基板を研削又は研磨により薄化する方法がある。基板を研磨して薄化する方法として、ＣＭＰ（化学機械研磨）法がある。しかしながら、ＣＭＰ法を適用した方法では、プロセスが複雑になったり、研磨の際にＭＥＭＳ素子の性能に悪影響を与えたりする可能性がある。また、ＣＭＰ法では、薄化に限界があり、特にウエハ面内での膜厚ばらつきを考慮すると、５０μｍ以下への薄化は困難である。
【００３３】
また、半導体回路が形成された基板上に絶縁膜を形成し、その上にＭＥＭＳ素子を形成する方法では、ＭＥＭＳ素子を形成する際に用いる溶液が半導体回路部分に接触しうるので、十分に厚い絶縁膜を形成する必要や、高純度でクリーンな環境が要求される半導体素子の製造環境を汚染するといった問題が生じる。本発明の好適な実施の形態に係る製造方法によれば、このような問題を解消することができる。
【００３４】
ＭＥＭＳ１が形成された基板２０と無線通信回路等の半導体回路を含む薄化された半導体層３とは、互いに電気的に接続される。この接続方法としては、接着剤２として導電性の金属を用いて電気的に接続する方法がある。
【００３５】
基板２０と半導体層３との電気的接続には、上記の他にも、図８に例示的に示すように各種の方法を適用可能である。図８（ａ）に示す例は、接着剤２の中に導電性の金属２５を設ける方法である。図８（ｂ）に示す例は、基板２０と半導体層３との各々にパッド２５を設けて、両パッド間をワイヤーボンディングで接続する方法である。図８（ｃ）に示す例は、基板２０側の電極と半導体層３側の電極とを物理的に接触させるのではなく、例えばコイル２７、２８をそれぞれ基板２０、半導体層３に設けて、基板２０の電極と半導体層３の電極とを電磁気的に接続（誘導結合）する方法である。図８に示す３つの例では、接着剤２として、非導電性の物質を用いることができる。
【００３６】
更に、図示していないが、ＢＧＡ（ＢａｌｌＧｒｉｄ  Ａｒｒａｙ）法による実装方法を適用して基板２０と半導体層３とを接続してもよい。なお、ＭＥＭＳ素子１は、スイッチに限定されず、例えば、インダクタや可変コンデンサなどのＲＦ−ＭＥＭＳでもあってもよいし、加速度センサや圧力センサなどのセンサであってもよいし、他の素子であってもよい。
【００３７】
図６は、受信機（ＲＥＣＥＩＶＥＲ（Ｒｘ））と送信機（ＴＲＡＮＳＭＩＴＴＥＲ（Ｔｘ））とを含む無線通信装置のブロック図である。無線通信装置は、例えば、ＬＮＡ（ローノイズアンプ）６０１、ＢＰＦ（バンドパスフィルター）６０２、ＶＣＯ（電圧制御発振器）６０３、ＰＬＬ（位相ロックループ回路）６０４、ＰＡ（パワーアンプ）６０５、マッチング回路６０６、ミキサー６０７、ＡＧＣ（オートゲインコントローラー）６０８、アンテナスイッチ６０９、送受信（Ｔｘ／Ｒｘ）スイッチ６１０、アンテナ６１１等で構成されうる。
【００３８】
例えば、図６のアンテナスイッチ６０９の部分をＭＥＭＳで置き換えた場合について説明すると、図７で示すように、ＭＥＭＳスイッチ８００を有する基板と、無線通信のための半導体回路８０１を有する半導体層とを各々形成した後にそれらを結合する。ここで、ＭＥＭＳスイッチ８００とアンテナ８０２とを１つの基板上に形成しても良い。
【００３９】
アンテナスイッチ以外にも、例えば、ＢＰＦ、マッチング、Ｔｘ／Ｒｘスイッチ、ＬＮＡ、ＰＬＬ、ＶＣＯ、ミキサーの一部もしくは全部がＭＥＭＳで置き換えられる可能性のある部分であり、このうちの部分をＭＥＭＳで形成して、他の部分と積層してもよい。
【００４０】
本発明の好適な実施の形態の混載デバイスは、半導体回路部分が薄い半導体層に形成されるので、全体の厚さが非常に薄いことが特徴の一つである。例えば、上記の例では、全体の厚さを２５μｍとすることができる。このような構造は、例えば、デバイス・レイヤー・トランスファー（ＤＬＴ）プロセスを用いることで実現されうる。
【００４１】
次いで、図３を参照しながらＭＥＭＳ素子の作製方法について説明する。図３は、ＭＥＭＳスイッチの作製方法の一例を示す図である。
【００４２】
まず、ＧａＡｓ基板２０上に、膜厚９０ｎｍのＡｕＧｅ、膜厚１０ｎｍのＮｉ、膜厚１．５μｍのＡｕからなる金属層を成膜して、これをパターニングして下部電極１０及び端子１１を形成する（図３（ａ））。
【００４３】
次に、膜厚２．２μｍのＳｉＯ２層（犠牲層）１４を成膜して、ビアアンカー１３の部分をＣＦ４／Ｏ２プラズマによりドライエッチングする（図３（ｂ））。
【００４４】
次に、ＣＶＤ法によりＳｉＮ層１５を成膜する（図３（ｃ））。ＳｉＮ層１５の成膜後に、スイッチの接触部分を形成すべき領域を５００ｎｍだけエッチングする。（図３（ｄ））。
【００４５】
次に、膜厚２０ｎｍのＴｉと膜厚１００ｎｍの金からなる層を成膜し、これをパターニングして上部電極１７と端子７４を形成し、その後、これらを被覆する（図３（ｅ））。
【００４６】
最後に、濃縮フッ化水素酸によりＳｉＯ２層（犠牲層）１４を除去する（図３（ｆ））。
このようにして形成されるＭＥＭＳスイッチ１は、優れた高周波特性を有し、これを半導体回路が形成された半導体層に貼り合わせることにより図１に示すような混載デバイスを製造することができる。
【００４７】
次いで、図５を参照しながら半導体素子及びＭＥＭＳ素子を有する混載デバイスの製造プロセスの一例について説明する。
【００４８】
図５は、本発明の好適な実施の形態の混載デバイスの製造プロセスの一例を示す図である。ここで、図５の（ａ）〜（ｈ）は、デバイス・レイヤー・トランスファー（ＤＬＴ）プロセスであり、これらのうち、（ａ）〜（ｆ）は、無線回路等の半導体回路を有する半導体層と分離層とを有する基板を作製するプロセスである。（ｇ）及び（ｈ）は、貼り合わせプロセスである。  まず、図５（ａ）〜（ｆ）を参照しながら半導体回路を形成するプロセスの一例を説明する。
【００４９】
まず、図５（ａ）に示すように、半導体基板としてＳｉシード基板１００を用意する。次に、図５（ｂ）に示すように、第１陽極化成工程によって第１多孔質Ｓｉ層１１０を形成する。次に、図５（ｃ）に示すように、第２陽極化成工程によって第２多孔質Ｓｉ層１２０を形成する。ここで、典型的には、第１多孔質Ｓｉ層１１０は分離層として利用され、第２多孔質Ｓｉ層１２０はその上に良質の非多孔質半導体層を形成するために利用される。しかしながら、第１多孔質Ｓｉ層１１０及び第２多孔質Ｓｉ層１２０の双方、又は、第２多孔質Ｓｉ層１２０のみを分離層として利用することもできる。
【００５０】
次に、図５（ｄ）に示すように、水素アニールと高温ＣＶＤ工程により半導体層（ここでは、Ｓｉ層として説明する）１３０を形成する。次に、図５（ｅ）に示すように、Ｓｉのエピタキシャル成長により半導体層（ここでは、エピタキシャルＳｉ層として説明する）１４０を形成する。次に、図５（ｆ）に示すように、エピタキシャルＳｉ層１４０に、通常の半導体製造プロセスによって、例えば高周波回路やセンサの増幅回路等の半導体素子或いは半導体集積回路１５０を形成する。
【００５１】
ここで、図５に例示的に示す製造プロセスでは、図５（ｂ）及び図５（ｃ）に示す工程において、互いに多孔度が異なる２層構造の多孔質層を形成するが、１層構造の多孔質層を形成してもよいし、３層以上の構造の多孔質層を形成してもよい。２層構造の多孔質層を形成する場合は、例えば、第１多孔質層として高多孔度の多孔質層を形成し、その上に、低多孔度の多孔質層を形成することが好ましい。３層構造の多孔質層を形成する場合は、基板側から順に低多孔度の第１多孔質層、高多孔度の第２多孔質層、低多孔度の第３多孔質層を形成することが好ましい。ここで、高多孔度とは、例えば１０％〜９０％の範囲、低多孔度とは、例えば０％〜７０％の範囲であることが好ましい。なお、高多孔度の多孔質層の多孔度は、低多孔度の多孔質層の多孔度よりも高く設定される。多孔度の異なる複数の多孔質層は、例えば、陽極化成の際の電流密度を変えたり、化成溶液の種類あるいは濃度を変えたりすることで形成することができる。
【００５２】
陽極化成により多孔質層を形成する場合には、該多孔質層上に半導体層を成長させる前に、多孔質層の孔の内壁に窒化膜あるいは酸化膜などの保護膜を設ける保護膜形成工程や、水素を含む雰囲気中での熱処理工程を実施することが好ましい。保護膜形成工程の後に熱処理工程を実施することも好ましい。
【００５３】
陽極化成による分離層（多孔質層）の形成に代えて、イオン注入法によって分離層を形成してもよい。すなわち、図５（ｂ）、（ｃ）に示す陽極化成工程を含む図５（ｂ）〜図５（ｄ）又は図５（ｂ）〜図５（ｅ）に示す工程に代えて、Ｓｉシード基板１００に水素、窒素、若しくはヘリウム等の希ガスをイオン注入することによりイオン注入層を形成する方法を採用することができる。
【００５４】
このイオン注入法では、まず、シリコン基板（あるいはエピタキシャルウエハ）の表面に、半導体素子或いは半導体集積回路を形成する。その後、半導体素子あるいは半導体集積回路の上に必要に応じて保護膜を形成した後、所望の深さに水素イオン等のイオンを注入して、分離層として機能するイオン注入層を形成する。このようにして、図５（ｅ）に示すような構造が得られる。なお、シリコン基板の表面から所定の深さにイオン注入層を形成した後にシリコン基板の表面に半導体素子を形成してもよい。イオン注入量が多い場合には、半導体素子の形成プロセスにおいて剥離現象が生じることも考えられるので、注入量を少なくして（その後、必要に応じてアニールすることにより）、デバイス形成プロセス中に剥離が生じないようにプロセスを設計する。
【００５５】
図５（ｄ）に示す工程においてＣＶＤ法により半導体層を成長させる際に、所定の厚み（例えば１０ｎｍ）までは２０ｎｍ／ｍｉｎ以下の低成長速度で成長させることが好ましい。また、半導体層１４０としては、非多孔質単結晶シリコン薄膜の他、例えばＧａＡｓ、ＩｎＰ、ＧａＮ等の化合物半導体膜が好ましい。半導体層１４０が単結晶シリコンの場合には、原料ガスとして、例えばＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＨ４、又はＨＣｌガスを用いることができる。半導体層１４０の形成方法としては、例えば、ＣＶＤ法の他、ＭＢＥ法、スパッタ法等が好適である。
【００５６】
多孔質層１２０、１３０を形成した後、基板に水素を含む雰囲気中で第１の熱処理を施し、その後に、半導体層１４０を成長させるのに先だって、当該第１の熱処理温度よりも高い温度で第２の熱処理をすることも好ましい。第１の熱処理温度としては、例えば８００℃〜１０００℃の範囲が好ましく、第２の熱処理温度としては、例えば９００℃〜基板の構成材料の融点の範囲が好ましいで利用できる。これにより、多孔質層の表面の孔が封止される。例えば、第１の熱処理温度を９５０℃とし、第２の熱処理を１１００℃とすることが好ましい。
【００５７】
半導体素子或いは半導体集積回路１５０としては、例えば、ＣＭＯＳ、バイポーラトランジスタ、ダイオード、コイル、キャパシタ等の素子、ＤＲＡＭ、マイクロプロセッサー、ロジックＩＣ、メモリ等の半導体集積回路を作製することができる。素子や回路の用途としては、電子回路、発振回路、受・発光素子、光導波路、各種センサなどが含まれうる。
【００５８】
素子分離として用いるトレンチあるいはＬＯＣＯＳ（局所酸化）を多孔質層又はイオン注入層等の分離層まで達するようにプロセスを設計してもよい。
【００５９】
個々のチップとすべきチップ領域の間をＬＯＣＯＳ法により酸化し、又はメサエッチングし、チップ領域間に半導体膜が存在しないようにしてもよい。
【００６０】
次に、図５（ｆ）に示す半導体回路基板とＭＥＭＳ１が形成された基板１とを貼り合わせる工程及びその後の工程について説明する。
【００６１】
図５（ｇ）に示す工程では、図５（ｆ）に示す半導体回路基板の表面（Ｓｉシード基板１００の反対の面）に、接着層（結合層）１６０によって、例えばアンテナコイル８０２及びアンテナスイッチ８００が形成されたＭＥＭＳ基板２０を接着（結合）して結合基板を作製する。接着層１６０としては、エポキシ系接着剤や他の接着剤を用いることができる。
【００６２】
次に、図５（ｈ）に示す工程では、第２多孔質Ｓｉ層１２０とＳｉ層１３０との間の領域、又は第２多孔質Ｓｉ層１２０を境として、結合基板を２つに分割する。具体的には、分離層としての第２多孔質Ｓｉ層１２０の側面又はその近傍に流体によって圧力を印加する。印加の方法としては、例えば、液体又は気体を分離層又はその近傍に対して外側から噴きつける方法や、分離層に静圧を印加する方法が好ましい。流体としては、液体としては、水、エッチング液、アルコール等が好適であり、気体としては、空気、窒素ガス、アルゴンガス等が好適である。分離の際に、結合基板に超音波振動を印加してもよい。
【００６３】
分割或いは分離に際して、分離層である多孔質層やイオン注入層が部材の側面に表出していない場合には、前処理において当該多孔質層を表出させてもよい。
【００６４】
静圧下（実質的に静止した流体による圧力下）で結合基板を分割或いは分離するには、例えば、分割或いは分離すべき部材の周辺部の少なくとも一部を取り囲んで密閉空間を構成するための密閉空間構成部材及び該密閉空間内に外部の空間よりも高い圧力を印加する圧力印加機構を備える分離装置が有用である。
【００６５】
分離層を水素、窒素、Ｈｅ、希ガス等のイオン注入により形成した場合には、４００℃から６００℃程度の熱処理を結合基板に施すことで、イオン注入により形成された微小気泡層（マイクロバブル層、マイクロキャビティ層）が凝集する。そこで、この場合には、流体による圧力印加に代えて又はそれに加えて、熱処理を利用して結合基板を分割或いは分離することもできる。また、ＣＯ２レーザー等により加熱する方法も有用である。
【００６６】
このようにして形成される図５（ｈ）に示す混載デバイス２００は、ＭＥＭＳ（マイクロマシン）１が形成された基板２０と、半導体素子或いは半導体回路が形成された半導体層３とを積層した構造を有する。ここで、図５（ｈ）に示す例では、基板２０と半導体層３とが結合層としての接着剤１６０で結合されているが、基板２０と半導体層３とは、直接結合されてもよい。半導体層３は、ＭＥＭＳが形成された基板２０と直接又は結合層を介して結合される第１の面と、その反対側の面である第２の面を有する。第２の面には、典型的には多孔質層の一部が残留する。このようにして第２の面に残留する多孔質層は、エッチング等により除去されてもよい。
【００６７】
図５（ｈ）に示す混載デバイス２００は、典型的には、複数のチップ領域を有し、これらの複数のチップが個々のチップに分割（チップ化）される。チップ化のための加工は、典型的には、分離層側から実施されうる。チップ化には、通常用いられるダイシング装置を適用可能な他、エッチング、レーザーアブレーション、超音波カッター、高圧ジェット（例えば、ウォータージェット）などが適用されうる。好適である。エッチングを利用したチップ化には、ＨＦ＋Ｈ２Ｏ２、ＨＦ＋ＨＮＯ３、アルカリ溶液などのエッチング液が好適である。レーザーとしては、ＹＡＧレーザー、ＣＯ２レーザー、エキシマレーザー等が好適である。
【００６８】
チップ化後に、各チップは、他の回路と接続されたり、パッケージングされたりしうる。また、各チップは、図５（ｈ）に例示的に示すように、プラスチックカード（絶縁性カード）２１０上に直接又は結合層（例えば、接着剤或いは接着層）を介して結合されてもよい。ここで、半導体層３の第２面に残留している多孔質層１２０を除去した後にチップをプラスチックカード（絶縁性カード）２１０に直接又は結合層（例えば、接着剤或いは接着層）を介して結合されてもよい。この場合は、半導体層３が直接又は結合層を介して絶縁体に結合された構造となる。
【００６９】
本発明の好適な実施の形態によれば、半導体素子が形成された部材が半導体基板ではなく半導体層であるので、作製されるチップは、高い曲げ耐性を有し、プラスチックカード（ＩＣカード）等への搭載或いは適用に好適である。
【００７０】
半導体層３の厚さは、５０μｍ以下であることが好ましく、３０μｍ以下、更には２０μｍ以下であることが更に好ましく、混載デバイス２００の厚さは、１００μｍ以下であることが好ましく、５０μｍ以下であることが更に好ましい。
【００７１】
【発明の効果】
本発明によれば、半導体素子及びマイクロマシンを有する薄いデバイスを提供することができる。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態の半導体素子及びマイクロマシンの混載デバイスの断面構造の一例を示す図である。
【図２】図１に示す混載デバイスを上方から見た平面図である。
【図３】ＭＥＭＳ素子の作製方法の一例を示す図である。
【図４】図１に示すＭＥＭＳスイッチ１のＯＦＦ、ＯＮの状態を示す図である。
【図５】本発明の好適な実施の形態の半導体素子及びマイクロマシンの混載デバイスの製造プロセスの一例を示す図である。
【図６】無線通信装置の一例を示すブロック図である。
【図７】本発明の混載デバイスの一適用例としての無線通信装置を示す図である。
【図８】マイクロマシンが形成された基板と半導体素子或いは半導体回路が形成された半導体層との電気接続の方法を例示的に示す図である。
【符号の説明】
１  ＭＥＭＳ素子（マイクロマシン）
２  接着層（結合層）
３  半導体層
１０  下部電極
１１  端子（スイッチ下部）
１３  ビアアンカー部
１４  犠牲層（ＳｉＯ２層）
１５  絶縁膜（ＳＩＮ層）
１７  上部電極
２０  基板
７１  アンカー部
７４  端子（スイッチ上部）
１００  Ｓｉシード基板
１１０  第１多孔質Ｓｉ層
１２０  第２多孔質Ｓｉ層
１３０  Ｓｉ層
１５０  半導体素子又は半導体集積回路
１６０  接着層（結合層）
２００  混載デバイス
２１０  プラスチックカード（絶縁性カード）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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