(57)【要約】      （修正有）【課題】従来、Ｎ型拡散層とＰ型拡散層を形成するために２回必要であったフォトリソグラフィを１回に減らし、さらにＮ型とＰ型拡散層を自己整合的に形成できることを利用してバッティングコンタクトサイズを小さくする。【解決手段】半導体基板１の表面上にゲート絶縁膜２、ゲート電極３があり、ソース４，１４、ドレイン５，１５および基板コンタクト用拡散層６，１６のあるＭＩＳトランジスタにおいて、Ｎ型不純物をイオン注入によりドーピングした後、Ｎ型拡散層のみが増速するような熱酸化を行い、この増速酸化膜をマスクに、フォトリソグラフィなしでＰ型不純物をイオン注入することにより、Ｎ型拡散層とＰ型拡散層が互いに自己整合的に位置する。【選択図】図１
2004228592.tif 000002
【特許請求の範囲】
【請求項１】
ゲート酸化膜が表面に形成された半導体層の前記ゲート酸化膜上にノンドープポリシリコンのゲート電極を形成した後に、
第１導電型の不純物を前記半導体層と前記ゲート電極に選択的にドーピングして第１導電型領域を形成する第１工程と、
前記第１工程の後に、前記半導体層及び前記ゲート電極を熱処理して、前記第１導電型領域の上に厚い酸化膜を形成し、また同時に前記第１導電型の不純物がドーピングされていない前記半導体層及び前記ゲート電極の他の領域に薄い酸化膜をそれぞれ形成する第２工程と、
前記第２工程の後に、前記半導体層及び前記ゲート電極に、前記厚い酸化膜をマスクにして第２導電型の不純物をドーピングして、前記他の領域に第２導電型領域を形成する第３工程とが含まれることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体層は、SOIからなる請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１導電型はＮ型の導電型であり、前記第２導電型はP型の導電型である請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンピュータ等の電子機器に用いられるＭＩＳトランジスタ、さら
に同一基板上に異なる導電型のトランジスタを有するＣＭＯＳ集積回路およびそ
の製造方法に関する。
【背景技術】
【０００２】
図２に従来の技術のＭＩＳトランジスタおよびその製造方法を示す。図２（ｄ
）は従来のＭＩＳトランジスタの断面図である。Ｎ型半導体基板１およびＰ型半
導体基板１１の表面上にゲート絶縁膜２、さらにその上にゲート電極３が設けら
れており、ゲート電極３に隣接した半導体基板１および１１の表面近傍にＰ型ソ
ース４、Ｐ型ドレイン５、Ｎ型ソース１４およびＮ型ドレイン１５が設けられて
いる。また、これらの近傍には、基板コンタクト用Ｎ型拡散層６およびＰ型拡散
層１６が設けられている。従来のＭＩＳトランジスタにおいては、Ｐ型ソース４
、Ｐ型ドレイン５、Ｐ型拡散層１６とＮ型ソース１４、Ｎ型ドレイン１５、Ｎ型
拡散層６との表面は、ほぼ同じ高さになっている。
次に製造方法を示す。Ｎ型半導体基板１およびＰ型半導体基板１１の表面上に
ゲート絶縁膜２、さらにその上にゲート電極３を形成し（図２（ａ））、フォト
レジスト７を塗布した後Ｎ型ソース１４、Ｎ型ドレイン１５、Ｎ型拡散層６部が
開口するようにフォトリソグラフィを行い、Ｎ型不純物をイオン注入によりドー
ピングした後（図２（ｂ））熱処理する。次に、フォトレジスト１７を塗布後Ｐ
型ソース４、Ｐ型ドレイン５、Ｐ型拡散層１６部が開口するようにフォトリソグ
ラフィを行い、Ｐ型不純物をイオン注入によりドーピングする（図２（ｃ））。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来のＭＩＳトランジスタの製造方法は、Ｎ型不純物イオン注
入用フォトリソグラフィとＰ型不純物イオン注入用フォトリソグラフィの両方が
必要であった。しかも、これら両方のパターンがずれてしまうため１つのコンタ
クトホールでＮ型とＰ型拡散層の両方のコンタクトをとるいわゆるバッティング
コンタクトのサイズを大きくしなければならないという問題があった。
【課題を解決するための手段】
【０００４】
そこで、Ｎ型拡散層が開口するようにフォトリソグラフィを行い、Ｎ型不純物
をイオン注入によりドーピングした後、Ｎ型拡散層のみが増速するような熱酸化
を行い、この増速酸化膜をマスクにＰ型不純物をイオン注入によりドーピングし
た。
以上の手段により、従来２回必要であったフォトリソグラフィを１回に減らす
ことができ、さらにＮ型とＰ型拡散層を自己整合的に形成できるためバッティン
グコンタクトサイズを小さくすることが可能になった。
【発明の効果】
【０００５】
従来問題であった２回のフォトリソグラフィと大きなバッ
ティングコンタクトサイズという問題を解決し、１回のフォトリソグラフィでＮ
型、Ｐ型拡散層を自己整合的に形成できるＭＩＳトランジスタとその製造方法を
供給できるようになった。
【発明を実施するための最良の形態】
【０００６】
【実施例１】
【０００７】
図１に本発明によるＭＩＳトランジスタおよびその製造方法を示す。図１（ｄ
）は本発明のＭＩＳトランジスタの断面図である。Ｎ型半導体基板１およびＰ型
半導体基板１１の表面上にゲート絶縁膜２、さらにその上にゲート電極３が設け
られており、ゲート電極３に隣接した半導体基板１および１１の表面近傍にＰ型
ソース４、Ｐ型ドレイン５、Ｎ型ソース１４およびＮ型ドレイン１５が設けられ
ている。また、これらの近傍には、基板コンタクト用Ｎ型拡散層６およびＰ型拡
散層１６が設けられている。また、Ｐ型ソース４、Ｐ型ドレイン５、Ｐ型拡散層
１６の上には酸化膜８が、Ｎ型ソース１４、Ｎ型ドレイン１５、Ｎ型拡散層６の
上には酸化膜１８がそれぞれ設けられている。Ｐ型ソース４とＮ型拡散層６、Ｎ
型ソース１４とＰ型拡散層１６は、互いに自己整合的に位置している。また、Ｐ
型ソース４、Ｐ型ドレイン５、Ｐ型拡散層１６の表面はＮ型ソース１４、Ｎ型ド
レイン１５、Ｎ型拡散層６の表面よりも３０ｎｍ以上高くなっている。
【０００８】
次に製造方法を示す。Ｎ型半導体基板１およびＰ型半導体基板１１の表面上に
ゲート絶縁膜２、さらにその上にゲート電極３を形成し（図１（ａ））、フォト
レジスト７を塗布した後Ｎ型ソース１４、Ｎ型ドレイン１５、Ｎ型拡散層６部が
開口するようにフォトリソグラフィを行い、イオン注入によりＡｓを５〜８×１
０15／ｃｍ2 の条件でドーピングする（図１（ｂ））。その後、９００℃以上の
熱処理を行い、８５０℃以下のウェット雰囲気で熱酸化することにより、Ｐ型ソ
ース４、Ｐ型ドレイン５、Ｐ型拡散層１６になる領域上には酸化膜８を得、同時
にＮ型ソース１４、Ｎ型ドレイン１５、Ｎ型拡散層６のみを増速酸化させて、こ
れらの上に増速酸化膜１８を得る（図１（ｃ））。９００℃以上の熱処理を行わ
ないとＬＯＣＯＳ端でのＰＮ接合がリーキになる。その理由は後述する。Ａｓ７
×１０15／ｃｍ2 、９５０℃のＮ2アニール，８００℃ウェット酸化の条件で、
Ａｓ注入領域上の酸化膜厚は１２０ｎｍ、Ａｓ注入領域でない部分の酸化膜厚は
２０ｎｍである。増速酸化膜厚とＡｓドーズ量の関係を図３に示す。増速酸化膜
厚はドーズ量が多いほど厚い。
【０００９】
次に、これら２つの酸化膜厚差を利用してＢまたはＢＦ2をイオン注入する（
図１（ｄ））。そのときの条件は、飛程距離Ｒｐとその分散△Ｒｐが、
Ｒｐ            ＞  Ａｓ注入領域でない部分の酸化膜厚
Ｒｐ＋３△Ｒｐ  ＜  Ａｓ注入領域上の増速酸化膜厚
の関係にあればよい。この条件で、ＢまたはＢＦ2はＡｓ注入領域の半導体基板
には到達しないが、Ａｓ注入領域でない部分の半導体基板には到達する。条件の
一例は、ＢＦ2、６０ＫｅＶ、３．５×１０15／ｃｍ2である。図３に、このと
きのＲｐ、Ｒｐ＋３△Ｒｐを示した。これらとＡｓ注入領域上の酸化膜厚、Ａｓ
注入領域でない部分の酸化膜厚の関係が、上の不等式を満足していることがわか
る。活性化後のＡｓとＢの深さ方向のＳＩＭＳプロファイルを図４に示す。Ｂの
ほとんどは増速酸化膜内にあり、ＡｓのＳｉ基板表面における濃度は５×１０19
ａｔｏｍｓ／ｃｍ3以上、図４では１０20ａｔｏｍｓ／ｃｍ3以上の濃度を有する
Ｎ型になっている。以上示したように、Ｎ型拡散層と自己整合的にしかもフォト
リソグラフィを行うことなく、Ｐ型ソース４、Ｐ型ドレイン５、Ｐ型拡散層１６
を形成することができる。この実施例では、Ｎ+ にＡｓを使用しているが、Ｐを
用いることも可能である。
【００１０】
ここで、９００℃以上の熱処理の必要性について述べる。熱処理を行わない場
合、ＬＯＣＯＳ端での増速酸化が起きない。そのため、ＬＯＣＯＳ端の断面は図
５（ｂ）のようにフィールド酸化膜２０と増速酸化膜１８との間に増速されない
酸化膜８の部分ができる。その結果、ＢまたはＢＦ2が突き抜けてＮ+／Ｐ+接合
ができツェナーブレークダウンによる接合リークが生じる。９００℃以上の熱処
理を行うとＬＯＣＯＳ端の断面は図５（ａ）のようになりＮ+／Ｐ+接合はできな
い。Ｎ+をＰで作る場合には、この熱処理は必要ではない。
【実施例２】
【００１１】
図６は本発明によるバッティングコンタクトの実施例である。ゲート電極３の
左右にＮ型ソース１４、Ｎ型ドレイン１５が設けられており、Ｎ型ソース１４に
、ゲート電極３の逆側に隣接してＰ型拡散層１６が設けられている。Ｎ型ソース
１４とＰ型拡散層１６は一つのバッティングコンタクト１９で電極がとられてい
る。製造方法は第１実施例と同様で、Ｎ型ソース１４、Ｎ型ドレイン１５をフォ
トリソグラフィとイオン注入により形成し、８５０℃以下のウェット雰囲気で熱
酸化した後、全面にＰ型不純物をイオン注入してＰ型拡散層１６を形成する。従
って、Ｎ型ソース１４とＰ型拡散層１６との位置関係は自己整合的になる。
従来は、Ｎ型不純物注入、Ｐ型不純物注入およびコンタクトのフォトリソグラ
フィをアクティブに合わせていたため、これら全ての合わせずれを考慮して、バ
ッティングコンタクトのサイズは通常のコンタクトサイズの３倍程度が必要であ
った。しかし、本第２実施例では、Ｎ型ソース１４とＰ型拡散層１６とが自己整
合的に形成できるので、バッティングコンタクトのサイズは通常のコンタクトサ
イズの２倍程度で十分である。以上はＮチャネルＭＩＳトランジスタの例である
が、Ｐチャネルでも同じことが言える。
【実施例３】
【００１２】
本発明をＳＯＩ基板を用いたＭＩＳトランジスタに応用した例が第３実施例で
ある。ＳＯＩではトランジスタ一つひとつを完全に分離するため、各トランジス
タに必ず基板コンタクトが必要となる。従って、バッティングコンタクトのサイ
ズが重要となる。ＮチャネルＭＩＳトランジスタを例にとって、その平面図を図
７（ａ）に示す。ゲート電極３の一方にＮ型ドレイン１５が設けられており、他
方には、中央のＰ型拡散層１６をはさんで両側にＮ型ソース１４が設けられてい
る。Ｐ型拡散層１６、Ｎ型ソース１４上にはひとつのバッティングコンタクト１
９が開いている。Ａ−Ａ’断面図およびＢ−Ｂ’断面図を図７（ｂ）、（ｃ）に
それぞれ示す。絶縁基板２１上の半導体層中にチャネル２２が設けられており、
その両側にＡ−Ａ’断面図の場合にはＮ型ソース１４とＮ型ドレイン１５が、Ｂ
−Ｂ’断面図の場合にはチャネル２２の電位をとるためのＰ型拡散層１６とＮ型
ドレイン１５が設けられている。製造方法は第１実施例と同様である。
【実施例４】
【００１３】
図８に本発明による同極ゲートＭＩＳトランジスタおよびその製造方法を示す
。図８（ｄ）が断面図である。Ｎ型半導体基板１およびＰ型半導体基板１１の表
面上にゲート絶縁膜２が設けられている。Ｎ型半導体基板１上のゲート絶縁膜２
上にはＰ型ゲート電極３が、Ｐ型半導体基板１１上のゲート絶縁膜２上にはＮ型
ゲート電極１３がそれぞれ設けられいる。ソース、ドレインおよび基板コンタク
ト用拡散層の構造は、第１実施例と同じである。
次に製造方法を示す。Ｎ型半導体基板１およびＰ型半導体基板１１の表面上に
ゲート絶縁膜２、さらにその上にゲート電極となるノンドープＰｏｌｙ−Ｓｉを
パタ−ニングし（図８（ａ））、フォトレジスト７を塗布した後Ｎ型ゲート電極
１３、Ｎ型ソース１４、Ｎ型ドレイン１５およびＮ型拡散層６部が開口するよう
にフォトリソグラフィを行い、イオン注入によりＮ型不純物をドーピングする（
図８（ｂ））。その後の工程および条件は第１実施例と同じであるが、Ｎ型ゲー
ト電極１３上にも増速酸化膜１８を得るので（図８（ｃ））、その後のＰ型不純
物の全面イオン注入により、Ｎ型半導体基板１上のゲート絶縁膜２上のノンドー
プＰｏｌｙ−ＳｉはＰ型ゲート電極３となる（図８（ｄ））。
【図面の簡単な説明】
【００１４】
【図１】図１は本発明による第１実施例のＭＩＳトランジスタの工程順断面図である。
【図２】図２は従来技術によるＭＩＳトランジスタの工程順断面図である。
【図３】図３は増速酸化膜厚とＡｓドーズ量の関係図である。
【図４】図４はＡｓとＢの深さ方向のＳＩＭＳプロファイルである。
【図５】図５はＬＯＣＯＳ端の断面図である。
【図６】図６は本発明による第２実施例のバッティングコンタクトの平面図である。
【図７】図７は本発明による第３実施例のＳＯＩＭＩＳトランジスタの平面図と断面図である。
【図８】図８は本発明による第４実施例の同極ゲートＭＩＳトランジスタの工程順断面図である。
【符号の説明】
【００１５】
１，１１  半導体基板
２  ゲート酸化膜
３，１３  ゲート電極
４，１４  ソース
５，１５  ドレイン
６，１６  基板コンタクト用拡散層
７，１７  フォトレジスト
８，１８  酸化膜
９，１９  コンタクトホール
２０  フィールド酸化膜
２１  絶縁基板
２２  チャネル
【図１】
2004228592.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004228592.tif 000009
【図８】
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