(57)【要約】【課題】消去速度を向上させることができるとともに書き込み／消去耐性を向上させることができる半導体装置およびその製造方法を提供する。【解決手段】半導体基板１と、この半導体基板１上に形成された第１ゲート絶縁膜２と、第１ゲート絶縁膜２上に形成された第１ゲート電極３と、半導体基板１上に形成された第１半導体領域５と、第１ゲート電極３の側面上および第１半導体領域５上に形成された第２ゲート絶縁膜６と、第２ゲート絶縁膜６上に形成された電荷蓄積膜７と、電荷蓄積膜７上に形成された層間絶縁膜８と、この層間絶縁膜８上に形成された第２ゲート電極９とを有する半導体装置において、第１ゲート電極の側面の少なくとも一部をテーパ状にする。【選択図】　　図１
2004111749.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｃ）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
（ｄ）前記半導体基板に形成された第１半導体領域と、
（ｅ）前記第１ゲート電極の側面上および前記第１半導体領域上に形成された第２ゲート絶縁膜と、
（ｆ）前記第２ゲート絶縁膜上に形成された電荷蓄積膜と、
（ｇ）前記電荷蓄積膜上に形成された第２ゲート電極とを有し、
前記第１ゲート電極の前記第２ゲート絶縁膜を形成した側面の少なくとも一部が、前記第１ゲート電極のゲート長方向に沿って外側に傾斜していることを特徴とする半導体装置。
【請求項２】
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｃ）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
（ｄ）前記半導体基板に形成された第１半導体領域と、
（ｅ）前記第１ゲート電極の側面上および前記第１半導体領域上に形成された第２ゲート絶縁膜と、
（ｆ）前記第２ゲート絶縁膜上に形成された電荷蓄積膜と、
（ｇ）前記電荷蓄積膜上に形成された第２ゲート電極とを有し、
前記第１ゲート電極のゲート長方向の長さが前記第１ゲート絶縁膜に近づくに連れて長くなっていることを特徴とする半導体装置。
【請求項３】
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｃ）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
（ｄ）前記半導体基板上に形成された第１半導体領域と、
（ｅ）前記第１ゲート電極の側面上および前記第１半導体領域上に形成された第２ゲート絶縁膜と、
（ｆ）前記第２ゲート絶縁膜上に形成された電荷蓄積膜と、
（ｇ）前記電荷蓄積膜上に形成された第２ゲート電極とを有し、
前記第１ゲート電極の側面が前記第１ゲート絶縁膜と鋭角で接触していることを特徴とする半導体装置。
【請求項４】
請求項１、２または３記載の半導体装置において、
前記電荷蓄積膜の一部が、前記第１ゲート電極のゲート長方向に沿って外側に傾斜していることを特徴とする半導体装置。
【請求項５】
（ａ）第１導電型のソース領域および第１導電型のドレイン領域と、
（ｂ）前記ドレイン領域から前記ソース領域が存在する方向に延在して形成された第１導電型の第１半導体領域と、
（ｃ）前記ソース領域と前記第１半導体領域に挟まれて形成された領域であって、前記第１導電型と逆導電型のチャネル領域と、
（ｄ）前記チャネル領域上に形成された第１ゲート絶縁膜と、
（ｅ）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
（ｆ）前記第１ゲート電極の側面上および前記第１半導体領域上に形成された第２ゲート絶縁膜と、
（ｇ）前記第２ゲート絶縁膜上に形成された電荷蓄積膜と、
（ｈ）前記電荷蓄積膜上に形成された第２ゲート電極とを有し、
前記電荷蓄積膜の一部が、前記第１ゲート電極のゲート長方向に沿って外側に傾斜していることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１ゲート電極の前記第２ゲート絶縁膜を形成した側面の少なくとも一部が、前記第１ゲート電極のゲート長方向に沿って外側に傾斜していることを特徴とする半導体装置。
【請求項７】
（ａ）第１導電型のソース領域および第１導電型のドレイン領域と、
（ｂ）前記ドレイン領域から前記ソース領域が存在する方向に延在して形成された第１導電型の第１半導体領域と、
（ｃ）前記ソース領域と前記第１半導体領域に挟まれて形成された領域であって、前記第１導電型と逆導電型のチャネル領域と、
（ｄ）前記チャネル領域上に形成された第１ゲート絶縁膜と、
（ｅ）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
（ｆ）前記第１ゲート電極の側面上および前記第１半導体領域上に形成された第２ゲート絶縁膜と、
（ｇ）前記第２ゲート絶縁膜上に形成された電荷蓄積膜と、
（ｈ）前記電荷蓄積膜上に形成された第２ゲート電極とを有し、
前記第１ゲート電極の側面上に形成された前記第２ゲート絶縁膜および前記第１半導体領域上に形成された前記第２ゲート絶縁膜によってできる角部上に形成される前記電荷蓄積膜の膜厚を、角部以外の場所に形成する前記電荷蓄積膜の膜厚よりも薄く形成することを特徴とする半導体装置。
【請求項８】
（ａ）第１導電型のソース領域および第１導電型のドレイン領域と、
（ｂ）前記ドレイン領域から前記ソース領域が存在する方向に延在して形成された第１導電型の第１半導体領域と、
（ｃ）前記ソース領域と前記第１半導体領域に挟まれて形成された領域であって、前記第１導電型と逆導電型のチャネル領域と、
（ｄ）前記チャネル領域上に形成された第１ゲート絶縁膜と、
（ｅ）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
（ｆ）前記第１ゲート電極の側面上および前記第１半導体領域上に形成された第２ゲート絶縁膜と、
（ｇ）前記第２ゲート絶縁膜上に形成された電荷蓄積膜と、
（ｈ）前記電荷蓄積膜上に形成された第２ゲート電極とを有し、
前記第１ゲート電極の前記第２ゲート絶縁膜を形成した側面の少なくとも一部が、外側に傾斜しており、
前記電荷蓄積膜の一部が、前記第１ゲート電極のゲート長方向に沿って外側に傾斜しており、
傾斜した領域における前記電荷蓄積膜の膜厚を、前記傾斜した領域以外の場所に形成する前記電荷蓄積膜の膜厚よりも薄く形成することを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか一項に記載された半導体装置において、
前記電荷蓄積膜と前記第２ゲート電極との間に絶縁膜を有することを特徴とする半導体装置。
【請求項１０】
請求項４〜９のいずれか一項に記載された半導体装置において、
少なくとも前記第２ゲート電極に正電圧の第１電圧を印加して、前記チャネル領域と前記第１半導体領域との接合部から電子を前記電荷蓄積膜に注入する書き込み動作と、
少なくとも前記第２ゲート電極に前記第１電圧よりも大きい第２電圧を印加して前記電荷蓄積膜に注入されている電子を前記第２ゲート電極に引き抜く消去動作とを有することを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のいずれか一項に記載された半導体装置において、
前記第１ゲート絶縁膜と接する界面における前記第１ゲート電極のゲート長方向の長さは、前記界面から５０ｎｍ以下の高さのところで最も短い前記第１ゲート電極の横幅の長さよりも２０ｎｍ以上長いことを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のいずれか一項に記載された半導体装置において、
前記第１ゲート電極の側面は、前記第１ゲート絶縁膜と接する界面から５０ｎｍ以下の高さのところで傾斜していることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のいずれか一項に記載された半導体装置において、
前記電荷蓄積膜は、離散的電荷蓄積絶縁膜で形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記電荷蓄積膜は、窒化シリコン膜、酸窒化シリコン膜もしくはそれらの積層膜で形成されていることを特徴とする半導体装置。
【請求項１５】
（ａ）半導体基板上に第１ゲート絶縁膜を形成する工程と、
（ｂ）前記第１ゲート絶縁膜上に第１ゲート電極を形成するための電極材料を成膜する工程と、
（ｃ）前記電極材料をエッチングすることにより下部が前記第１ゲート電極のゲート長方向に沿って外側に傾斜している前記第１ゲート電極を形成する工程と、
（ｄ）前記第１ゲート電極をマスクとして、第１導電型の不純物を導入し、第１半導体領域を形成する工程と、
（ｅ）前記第１ゲート電極の側面および前記第１半導体領域上に第２ゲート絶縁膜を形成する工程と、
（ｆ）前記第２ゲート絶縁膜上に電荷蓄積膜を形成する工程と、
（ｇ）前記電荷蓄積膜上に第２ゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１６】
（ａ）半導体基板上に第１ゲート絶縁膜を形成する工程と、
（ｂ）前記第１ゲート絶縁膜上に第１ゲート電極を形成する工程と、
（ｃ）前記第１ゲート電極をマスクとして、第１導電型の不純物を導入し、第１半導体領域を形成する工程と、
（ｄ）前記第１ゲート電極の側面および前記第１半導体領域上に第２ゲート絶縁膜を形成する工程と、
（ｅ）前記第２ゲート絶縁膜上に電荷蓄積膜を形成する工程であって、前記第１ゲート電極の側面上に形成された前記第２ゲート絶縁膜と前記第１半導体領域上に形成された前記第２ゲート絶縁膜とによってできる角部上に形成される前記電荷蓄積膜の膜厚を、角部以外の場所に形成する前記電荷蓄積膜の膜厚よりも薄く形成する工程と、
（ｆ）前記電荷蓄積膜上に第２ゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５または１６記載の半導体装置の製造方法において、
さらに前記電荷蓄積膜と前記第２ゲート電極との間に絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１５〜１７のいずれか１項に記載された半導体装置の製造方法において、
前記第１ゲート電極の側面は、前記第１ゲート絶縁膜と接する界面から５０ｎｍ以下の高さのところで傾斜していることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１５〜１８のいずれか１項に記載された半導体装置の製造方法において、
前記電荷蓄積膜は、離散的電荷蓄積絶縁膜で形成されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、書き換え可能な不揮発性半導体記憶装置およびその製造技術に適用して有効な技術に関する。
【０００２】
【従来の技術】
電気的に書き換え可能な不揮発性半導体記憶装置は、オンボードでプログラムの書き換えができることから、製品の開発期間の短縮、開発効率の向上が可能になるほか、少量多品種製品への対応、仕向け先別チューニングなどの用途に応用が広がっている。特に近年では、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）内蔵マイコンへのニーズが大きい。
【０００３】
これまで、電気的に書き換え可能な不揮発性半導体記憶装置としては、ポリシリコン膜等の導電体膜を電荷蓄積膜としたＥＥＰＲＯＭが主に使用されていた。
【０００４】
しかし、ポリシリコン膜等の導電体膜を電荷蓄積膜としたＥＥＰＲＯＭでは、導電体膜を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積膜が導体であるため、欠陥からの異常リークにより電荷蓄積膜に貯えられた電子がすべて抜け出てしまう問題点を持っている。特に、今後微細化が進み集積度が向上してくると、この問題がより顕著になってくると考えられる。
【０００５】
一方、電荷蓄積膜としてポリシリコン膜等の導電体膜ではなく、窒化シリコン膜（Ｓｉ３Ｎ４）や酸窒化シリコン膜（ＳｉＯｘＮ１−ｘ）を電荷蓄積膜とするＭＮＯＳ（Ｍｅｔａｌ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造およびＭＯＮＯＳ（Ｍｅｔａｌ　ＯｘｉｄｅＮｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の場合、電子は、絶縁体である窒化シリコン膜や酸窒化シリコン膜のトラップ中に離散的に蓄積されるため、電荷蓄積膜のどこか一部に欠陥が生じて異常リークが起きても、電荷蓄積膜に蓄積された電子がすべて抜け出てしまうことがない。このため、データ保持の信頼度を向上させることができる。
【０００６】
なお、不揮発性半導体記憶装置としては、特開２００１−１４８４３４号公報、特開２００１−１０２４６６号公報などに記載がある。
【０００７】
【発明が解決しようとする課題】
上記したＭＮＯＳ構造またはＭＯＮＯＳ構造を使用したメモリセルとしては、図２３に示すような単一トランジスタ構造を使用したものがある。図２３において、メモリセルは、半導体基板１００上にソース領域１０１およびドレイン領域１０２が形成されており、ソース領域１０１とドレイン領域１０２に挟まれたチャネル領域上にゲート絶縁膜１０３が形成されている。このゲート絶縁膜１０３上には、電荷蓄積膜１０４が形成されており、この電荷蓄積膜１０４上には、層間絶縁膜１０５が形成されている。そして、層間絶縁膜１０５上には、ゲート電極１０６が形成されている。
【０００８】
上記のように構成されたメモリセルの書き込み消去方式としては、図２４に示すように、半導体基板１００からの全面ＦＮ（Ｆｏｗｌｅｒ　Ｎｏｒｄｈｅｉｍ）トンネリング電流による書き込みや半導体基板１００への全面ＦＮトンネリング電流による消去を行う方式がある。また、図２５や図２６に示すように、ホットエレクトロンの注入による書き込みや、半導体基板１００、もしくはソース領域１０１、ドレイン領域１０２へのＦＮトンネリング電流による消去を行う方式がある。
【０００９】
ところが、上記した単一トランジスタを使用した構造では、いずれも消去時に半導体基板１００からホールを注入するため、電源回路に負電源回路が必要になっていた。言い換えれば、ゲート電極１０６に負電圧を印加するため、電源回路に負電源回路が必要になっていた。このため、メモリ回路の占有率が低下して製造歩留まりが低下する問題点がある。また、図２４で示した動作の場合、書き込みをＦＮトンネリング電流で行うため書き込みの高速化が困難であるという問題点がある。さらに、一般的にＭＯＮＯＳ型単一トランジスタを使用したメモリセルの場合、いわゆるディスターブの影響を受け易いという問題点がある。
【００１０】
このような状況下、上記した問題点を解決するものとして、図２７に示すように電荷蓄積用のメモリゲートと制御用のコントロールゲートを各メモリセルに設けた構造がある。図２８に読み出し、消去、書き込み動作時におけるバイアス条件の一例を示す。この構造では、半導体基板から電荷蓄積膜である窒化シリコン膜中へホットエレクトロン注入による書き込みを行い、書き込み時間の高速化を図っている。また、消去時には、メモリゲート電極に正の電圧を印加して、電荷蓄積膜である窒化シリコン膜に蓄積された電子をメモリゲート電極側に引き抜く。このため、負電源回路が不必要となり、電源回路の簡素化を実現している。また、制御用のコントロールゲートを設けることにより、ディスターブの影響を受けにくくしている。
【００１１】
本発明者は、図２９と図３０に示すメモリセル構造を検討し、下記に示す新規な課題を見出した。図２９と図３０に示すように、制御用のコントロールゲート電極１１０と電荷蓄積用のメモリゲート電極１１１は、半導体基板上に形成され、図２９において、コントロールゲート電極１１０がメモリゲート電極１１１に乗り上げた形で形成されている（以下、この構造をＣＧ乗り上げ型という）。また、図３０においては、メモリゲート電極１１１がコントロールゲート電極１１０に乗り上げた形で形成されている（以下、この構造をＭＧ乗り上げ型という）。ＣＧ乗り上げ型とＭＧ乗り上げ型は、製造方法は異なるが回路的には、図２７と同等である。
【００１２】
本発明者は、両者を比較検討した結果、ＣＧ乗り上げ型では、消去速度は遅いが、書き込み／消去耐性が良く、ＭＧ乗り上げ型では、消去速度は速いが、書き込み／消去耐性が悪いことが判明した。この原因としてＣＧ乗り上げ型は、第２ゲート絶縁膜１１２と層間絶縁膜１１４とに挟まれた電荷蓄積膜１１３中の電界分布が電荷蓄積膜中でほぼ均一であるが、電界強度が小さく、ＭＧ乗り上げ型では、第２ゲート絶縁膜１１２と層間絶縁膜１１４に挟まれた電荷蓄積膜１１３中の電界強度は大きいものの、電荷蓄積膜１１３中の電界分布が一様でないことが挙げられる。特に、ＭＧ乗り上げ型では、電荷蓄積膜１１３の角部１１３Ａ（最も書き込みが行われる部分）における電界が弱く、この部分に注入された電子が引き抜けなくなり、書き込み／消去耐性を劣化させているという問題点がある。
【００１３】
つまり、ＭＧ乗り上げ型では、電荷蓄積膜１１３中の電界が強いため、消去速度は速いが、電荷蓄積膜１１３中の電界分布が一様でないため、電界が弱い部分に書き込まれると消去できないという問題点がある。このため、書き込み／消去耐性が劣化するという問題点がある。
【００１４】
本発明の目的は、消去速度を向上させることができるとともに書き込み／消去耐性を向上させることができる半導体装置およびその製造方法を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１７】
本発明は、（ａ）半導体基板と、（ｂ）前記半導体基板上に形成された第１ゲート絶縁膜と、（ｃ）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、（ｄ）前記半導体基板上に形成された第１半導体領域と、（ｅ）前記第１ゲート電極の側面上および前記第１半導体領域上に形成された第２ゲート絶縁膜と、（ｆ）前記第２ゲート絶縁膜上に形成された電荷蓄積膜と、（ｇ）前記電荷蓄積膜上に形成された第２ゲート電極とを有し、前記第１ゲート電極の前記第２ゲート絶縁膜を形成した側面の少なくとも一部が、外側に傾斜しているものである。
【００１８】
また、本発明は、（ａ）半導体基板上に第１ゲート絶縁膜を形成する工程と、（ｂ）前記第１ゲート絶縁膜上に第１ゲート電極を形成する工程と、（ｃ）前記第１ゲート電極をマスクとして、第１導電型の不純物を導入し、第１半導体領域を形成する工程と、（ｄ）前記第１ゲート電極の側面および前記第１半導体領域上に第２ゲート絶縁膜を形成する工程と、（ｅ）前記第２ゲート絶縁膜上に電荷蓄積膜を形成する工程と、（ｆ）前記第１ゲート電極の側面上に形成された前記第２ゲート絶縁膜と前記第１半導体領域上に形成された前記第２ゲート絶縁膜とによってできる角部上に形成される前記電荷蓄積膜の膜厚を、角部以外の場所に形成する前記電荷蓄積膜の膜厚よりも薄く形成する工程と、（ｇ）前記電荷蓄積膜上に第２ゲート電極を形成する工程とを有するものである。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
図１は、実施の形態１における半導体装置の構成を示す断面図である。図１において、実施の形態１における半導体装置は、半導体基板１、第１ゲート絶縁膜２、コントロールゲート電極（第１ゲート電極の一例）３、絶縁膜４、第１半導体領域５、第２ゲート絶縁膜６、電荷蓄積膜７、層間絶縁膜８（請求項中の絶縁膜の一例）、メモリゲート電極（第２ゲート電極の一例）９、不純物拡散領域１０、１１、サイドスペーサ１２、１３、高濃度不純物拡散領域１４、１５より構成されている。
【００２１】
半導体基板１は、例えば単結晶シリコンにＰ型不純物であるボロンを導入して形成されている。この半導体基板１上には、第１ゲート絶縁膜２が形成されている。
【００２２】
第１ゲート絶縁膜２は、例えば酸化シリコン膜より形成されるが、酸化シリコンより高い誘電率を有する絶縁膜およびこれらの膜と酸化シリコン膜との積層膜であってもよい。この第１ゲート絶縁膜２上には、コントロールゲート電極（第１ゲート電極）３が形成されている。
【００２３】
コントロールゲート電極３は、例えば不純物を導入したポリシリコン膜より形成されるが、ポリシリコン膜に不純物を成膜後に添加して導電性を高めた膜や金属材料より形成してもよい。
【００２４】
このコントロールゲート電極３は、側面の一部がテーパ状の形状をしている。すなわち、コントロールゲート電極３の側面の一部がゲート長方向に沿って外側に傾斜した形状をしている。言い換えれば、コントロールゲート電極３のゲート長方向の長さが第１ゲート絶縁膜２に近づくに連れて長くなっている。また、別の言い方をすれば、コントロールゲート電極３の側面が第１ゲート絶縁膜２と鋭角で接触している。
【００２５】
このように、コントロールゲート電極３の側面の形状をテーパ状にすることにより、後述する電荷蓄積膜７の角部の形状をコントロールゲート電極３のゲート長方向に沿って外側に傾斜したに形成することができる。
【００２６】
ここで、テーパ状の形状とは、コントロールゲート電極３と第１ゲート絶縁膜２が接触する界面でのコントロールゲート電極３のゲート長方向の長さをＡ、界面から上部５０ｎｍ以下のところで最もコントロールゲート電極３のゲート長方向の短い部分の長さをＢとするとき、Ａ＞Ｂ＋２０ｎｍである形状をいうものとする。
【００２７】
このコントロールゲート電極３の上部には、絶縁膜４が形成されており、この絶縁膜４は、例えば酸化シリコン膜より形成されている。
【００２８】
次に、半導体基板１の第１ゲート絶縁膜２を形成した右下側には、第１半導体領域５が形成されている。この第１半導体領域５は、例えばリン（Ｐ）や砒素（Ａｓ）などのＮ型不純物が導入されている。そして、コントロールゲート電極３の側面および第１半導体領域５上には、第２ゲート絶縁膜６が形成されている。
【００２９】
第２ゲート絶縁膜６は、例えば酸化シリコン膜、もしくは酸化シリコン膜以上の誘電率を有する絶縁膜、またはそれらの積層膜により形成されており、上部には電荷蓄積膜７が形成されている。
【００３０】
この電荷蓄積膜７は離散的電荷蓄積絶縁膜を構成する。すなわち、電荷蓄積膜７は、例えば窒化シリコン膜（Ｓｉ３Ｎ４）、酸窒化シリコン膜（ＳｉＯｙＮ１−ｙ）またはそれらの積層膜からなる絶縁膜７により形成されており、これらの絶縁膜の離散的な電荷トラップ中に電子を蓄積することができるように構成されている。
【００３１】
電荷蓄積膜７は、コントロールゲート電極３の側面の形状をテーパ状にしたことにより、電荷蓄積膜７の角部が除去され、コントロール電極３のゲート長方向に沿って外側に傾斜した形状をしている。すなわち、コントロールゲート電極３の形状は、前記第２ゲート絶縁膜６および電荷蓄積膜７を形成した側面の少なくとも一部が、コントロール電極３のゲート長方向に沿って外側に傾斜して形成されており、電荷蓄積膜７はコントロール電極３の形状に沿うように形成されている。このように角部を除去した構造をとることにより、後述するメモリゲート電極（第２ゲート電極）９に消去電圧を印加した場合に、電荷蓄積膜７中に生ずる電界の弱い部分の発生を抑制することができる。
【００３２】
図２に、後述するメモリゲート電極９に消去電圧を印加した場合に、電荷蓄積膜７中に生ずる電界の様子を示す。図２を見てわかるように、電荷蓄積膜７中であって、メモリゲート電極９に近い領域の電界は約６×ｅ＋６（Ｖ／ｃｍ）と最も高く、メモリゲート電極９から離れるに従って、電界が弱くなっていき、角部を除去して傾斜した部分における電界は、約４×ｅ＋６（Ｖ／ｃｍ）となっている。
【００３３】
一方、図３１に、図３０で示した構造を有する半導体装置における電荷蓄積膜１１３中の電界の様子を示す。すなわち、電荷蓄積膜１１３の角部１１３Ａを除去しない場合における電界の様子を示す。図３１を見てわかるように電荷蓄積膜１１３中であって、メモリゲート電極１１１に近い領域の電界は、約６×ｅ＋６（Ｖ／ｃｍ）と最も高く、メモリゲート電極１１１から離れるに従って、電界が弱くなっていき、角部１１３Ａの先端部における電界は、約１×ｅ＋６（Ｖ／ｃｍ）となっている。
【００３４】
したがって、本実施の形態１における半導体装置のように電荷蓄積膜７の角部を除去して傾斜させることにより、電荷蓄積膜７内における電界の弱い部分の発生を抑制することができる。このため、電荷をメモリゲート電極９に引き抜く消去動作において、消去速度の向上を図ることができるとともに、電荷蓄積膜７から電子の消し残りが大幅に減少し、書き込み／消去耐性の向上を図ることができる。
【００３５】
次に、電荷蓄積膜７上には、例えば酸化シリコンよりなる層間絶縁膜８が形成されており、この層間絶縁膜８上には、メモリゲート電極９が形成されている。メモリゲート電極９は、例えば不純物を導入したポリシリコン膜より形成されるが、ポリシリコン膜に不純物を成膜後に添加して導電性を高めた膜や金属材料より形成してもよい。なお、電荷蓄積膜７を例えば上述の窒化シリコン、酸窒化シリコン膜またはそれらの積層膜からなる絶縁膜のように絶縁体から形成する場合は、層間絶縁膜８はなくてもよい。
【００３６】
次に第１ゲート絶縁膜２の左下側には不純物拡散領域１０が形成されており、第１半導体領域５の右横には、不純物拡散領域１１が形成されている。不純物拡散領域１０、１１は、例えばリン（Ｐ）や砒素（Ａｓ）などのＮ型不純物が導入されている。
【００３７】
不純物拡散領域１０、１１上には、サイドスペーサ１２、１３が形成されている。また、不純物拡散領域１０の左側には、例えばドレインとなる高濃度不純物拡散領域１４が形成されており、不純物拡散領域１１の右側には、例えばソースとなる高濃度不純物拡散領域１５が形成されている。高濃度不純物拡散領域１４、１５には、例えばリン（Ｐ）や砒素（Ａｓ）などのＮ型不純物が導入され、不純物拡散領域１０、１１より高濃度で形成されている。
【００３８】
本実施の形態１における半導体装置は、上記のように構成されており、図２８に示す表を元に、以下に書き込み動作および消去動作を説明する。
【００３９】
まず書き込み動作について説明する。図１において例えばソース領域となる高濃度不純物拡散領域１４を０Ｖにし、ドレイン領域となる高濃度不純物拡散領域１５に６Ｖを印加するとともに、コントロールゲート電極３に１．５Ｖを、メモリゲート電極９に１２Ｖ（第１電圧）を印加する。すると、高濃度不純物拡散領域１４より流れ出た電子は、加速して不純物拡散領域１０を通り、第１ゲート絶縁膜２直下にできたチャネル領域を通過する。そして、電子は、第１半導体領域５に入る近傍で、エネルギーの高いホットエレクトロンとなり第２ゲート絶縁膜６による障壁を乗り越え、角部が除去され傾斜した電荷蓄積膜７に注入される。このようにして、書き込み動作が行われる。
【００４０】
次に、消去動作について説明する。図１において例えば高濃度不純物拡散領域１４、１５を０Ｖにするとともに、コントロールゲート電極３に１．５Ｖを、メモリゲート電極９に１４Ｖ（第２電圧）を印加する。すると、電荷蓄積膜７内に電界が発生し、電荷蓄積膜７内に蓄積されていた電子が、メモリゲート電極９に引き抜かれ、消去動作が完了する。ここで、図１に示す半導体装置の構成においては、コントロールゲート電極３の側面の下部をテーパ形状としているため、電子をメモリゲート電極９側に引き抜く場合、図２に示したように電荷蓄積膜７内に電界の弱い部分が形成されない。したがって、消し残りが発生せず、書き込み／消去耐性を向上させることができる。また、電荷蓄積膜７内に形成される電界が高いため、消去速度の向上を図ることができる。
【００４１】
次に、本実施の形態１における半導体装置の製造方法を図面を参照しながら説明する。
【００４２】
まず、図３に示すように、Ｐ型不純物を導入した半導体基板１上に例えば熱酸化法を使用して、酸化シリコンよりなる絶縁膜２Ａを形成する。なお、絶縁膜２Ａは、酸化シリコンより誘電率の高い膜およびこれらの膜の積層膜であってもよい。
【００４３】
次に、形成した絶縁膜２Ａ上に、例えばＣＶＤ法を使用して不純物をドープしたポリシリコン膜３Ａを形成した後、ＣＶＤ法を使用して酸化シリコンよりなる絶縁膜４Ａを形成する。ここで、ポリシリコン膜３Ａは、不純物をドープしないポリシリコンを成膜後、不純物を添加して導電性を高めた膜や、ポリシリコン膜３Ａの代わりに金属よりなる膜を堆積させてもよい。
【００４４】
続いて、レジスト膜（図示せず）を塗布した後、露光、現像することによりパターニングする。パターニングは、コントロールゲート電極３を形成する領域にレジスト膜が残るように行う。そして、例えばＣＦ４、Ｃ４Ｆ８やＨＢｒなどのハロゲンガスとＡｒガスを用いて、まず図４に示すように、垂直に異方性エッチングを行う。このエッチングにおいて、エッチング時に生成される生成物を除去するためにＯ２ガスを添加してもよい。
【００４５】
その後、図５に示すようにコントロールゲート電極３の側面にテーパ形状を形成するため、エッチング時の圧力を上げるもしくはチャックに印加するＲＦバイアスを下げるなどをして、異方性を弱めてエッチングを行う。すると、図５に示すように、第１ゲート絶縁膜２、側面の一部がテーパ形状をしたコントロールゲート電極３、絶縁膜４を形成することができる。
【００４６】
次に、図６に示すようにコントロールゲート電極３をマスクとしたイオン注入法により、リン（Ｐ）や砒素（Ａｓ）などのＮ型不純物を注入してＮ型半導体領域５Ａ、５Ｂを形成する。
【００４７】
続いて、例えばＣＶＤ法を使用してＮ型半導体領域５Ａ、５Ｂ上、コントロールゲート電極３の側面上、および絶縁膜４上に絶縁膜６Ａを成膜する。なお、絶縁膜６Ａは、酸化シリコン膜や酸化シリコンより誘電率が高い絶縁膜、またはこれらの積層膜であってもよい。例えば、絶縁膜６Ａの膜厚は、１．５ｎｍ〜１０ｎｍ程度である。
【００４８】
その後、例えばＣＶＤ法を使用して電荷蓄積膜７となる電荷蓄積膜７Ａを形成する。この電荷蓄積膜７Ａは、例えばＳｉＨ４とＮＨ３を反応ガスとして用いた窒化膜やさらにＮ２ＯやＯ２を添加して形成した酸窒化膜、もしくはそれらの積層膜などの絶縁膜７Ａから形成される。絶縁膜７Ａの膜厚は、例えば１５ｎｍ〜２０ｎｍである。
【００４９】
ここで、電荷蓄積膜７Ａはポリシリコン等の導電体膜７Ａとして形成しても構わないが、絶縁膜７Ａで形成した場合、電荷蓄積膜７のどこか一部に欠陥が生じて異常リークが起きても、電荷蓄積膜７に蓄積された電子がすべて抜け出てしまうことがないため、絶縁膜７Ａで形成されていることが好ましい。
【００５０】
次に、例えばＣＶＤ法を使用して、例えば酸化シリコンよりなる絶縁膜８Ａを絶縁膜７Ａ上に形成する。なお、絶縁膜７Ａを絶縁体より形成した場合は、絶縁膜８Ａを形成しなくてもよい。
【００５１】
続いて、絶縁膜８Ａ上に例えばＣＶＤ法を使用して不純物をドープしたポリシリコン膜９Ａを形成後、レジスト膜（図示せず）を塗布し、露光、現像することによりパターニングを行う。その後、エッチングすることにより図８に示すように、第２ゲート絶縁膜６、電荷蓄積膜７、層間絶縁膜８およびメモリゲート電極９を形成する。なお、ポリシリコン膜９Ａは、不純物をドープしないポリシリコンを成膜後、不純物を添加して導電性を高めた膜や、ポリシリコン膜３Ａの代わりに金属よりなる膜を堆積させてもよい。
【００５２】
その後、フォトリソグラフィ技術およびイオン注入法を用いて、リンや砒素などのＮ型不純物を注入することにより不純物拡散領域１０、１１を形成する。この際、第１半導体領域５が形成される。
【００５３】
次に、コントロールゲート電極３および絶縁膜４上、メモリゲート電極９上に例えばＣＶＤ法を用いて酸化シリコンよりなる絶縁膜を堆積した後、異方性エッチングすることにより、図１に示すサイドスペーサ１２、１３を形成する。
【００５４】
続いて、フォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのＮ型不純物を注入することにより、高濃度不純物拡散領域１４、１５（ソース領域１４、ドレイン領域１５）を形成する。このようにして、本実施の形態１における半導体装置を形成することができる。
【００５５】
本実施の形態１における半導体装置の代表的な効果を挙げると次の通りである。すなわち、電荷蓄積膜７の形状をコントロールゲート電極のゲート長方向に沿って外側に傾斜させる（テーパ状にする）ことにより、電荷蓄積膜７内における電界の弱い部分の発生を抑制することができる。このため、電荷をメモリゲート電極９に引き抜く消去動作において、消去速度の向上を図ることができるとともに、電荷蓄積膜７から電子の消し残りが大幅に減少し、書き込み／消去耐性の向上を図ることができる。
【００５６】
（実施の形態２）
本実施の形態２における半導体装置の構成を図９に示す。図９において、前記実施の形態１における半導体装置と同様の部分の説明は省略し、異なる部分について説明する。
【００５７】
図９において、まずコントロールゲート電極３Ｃの側面がテーパ状になっていない点が前記実施の形態１における半導体装置と異なる。次に前記実施の形態１における半導体装置と異なる点は、電荷蓄積膜７Ｃが、均一な膜厚をしているのではなく、コントロールゲート電極３Ｃの側面上に形成された２ゲート絶縁膜６と第１半導体領域５上に形成された第２ゲート絶縁膜６とによってできる角部上に形成される前記電荷蓄積膜７Ｃの膜厚を、角部以外の場所に形成する前記電荷蓄積膜７Ｃの膜厚よりも薄く形成している点である。
【００５８】
すなわち、カバレッジの悪い電荷蓄積膜７Ｃを形成して領域１７における膜厚を他の領域に形成された電荷蓄積膜７Ｃの膜厚より薄く形成している点が前記実施の形態１における半導体装置と異なる点である。
【００５９】
図１０に、メモリゲート電極９に電圧を印加した場合に電荷蓄積膜７Ｃ内に生ずる電界の分布を示す。図１０を見てわかるように、電荷蓄積膜７Ｃ中であって、メモリゲート電極９に近い領域の電界は約７×ｅ＋６（Ｖ／ｃｍ）と最も高く、メモリゲート電極９から離れるに従って、電界が弱くなっていき、角部における電界は、約３×ｅ＋６（Ｖ／ｃｍ）となっている。
【００６０】
一方、図３１に示すように均一な膜厚で電荷蓄積膜１１３を形成した場合角部における電界は、約１×ｅ＋６（Ｖ／ｃｍ）となっている。したがって、領域１７にカバレッジの悪い電荷蓄積膜７Ｃを形成することにより、角部における電界強度を高めることができる。このため、電荷をメモリゲート電極９に引き抜く消去動作において、電荷蓄積膜７での電子の消し残りが大幅に減少し、書き込み／消去耐性を向上させることができる。また、電荷蓄積膜７Ｃ内に形成される電界が高いため、消去速度の向上を図ることができる。
【００６１】
本実施の形態２における半導体装置は、上記のように構成されており、以下にその製造方法について図面を参照しながら説明する。
【００６２】
まず、図３に示すように半導体基板１上に例えば熱酸化法を使用して、酸化シリコンよりなる絶縁膜２Ａを形成する。そして、形成した絶縁膜２Ａ上に、例えばＣＶＤ法を使用して不純物をドープしたポリシリコン膜３Ａを形成した後、ＣＶＤ法を使用して酸化シリコンよりなる絶縁膜４Ａを形成する。
【００６３】
次に、フォトリソグラフィ技術およびエッチング技術を使用して、図１１に示すように半導体基板１上に第１ゲート絶縁膜２、コントロールゲート電極３、絶縁膜４を形成する。
【００６４】
続いて、図１２に示すようにコントロールゲート電極３をマスクとしたイオン注入法により、リンや砒素などのＮ型不純物を注入してＮ型半導体領域５Ａ、５Ｂを形成する。
【００６５】
その後、図１３に示すようにＮ型半導体領域５Ａ、５Ｂ上、コントロールゲート電極３Ｃの側面上、および絶縁膜４上に絶縁膜６Ａを形成する。続いて、電荷蓄積膜７Ｃとなるカバレッジの悪い絶縁膜７Ｄを絶縁膜６Ａ上に形成する。ここで絶縁膜６Ａは、例えば酸化シリコン膜、もしくはそれ以上の誘電率を有する絶縁膜、またはそれらの積層膜により形成されていてもよい。例えば、ＳｉＨ４とＮＨ３を用いたプラズマＣＶＤ法により成膜すると、熱ＣＶＤ法により成膜された窒化膜に比べてカバレッジの悪い窒化膜を形成することができる。また、熱ＣＶＤ法においても成膜時の圧力を通常の数十〜数百Ｐａから数ｋＰａへと高くすることで気相反応が増加し、カバレッジの悪い窒化膜を形成することができる。ここで絶縁膜７Ｄを、酸窒化シリコン膜またはそれらの積層膜からなる絶縁膜を用いて形成してもよい。
【００６６】
次に、絶縁膜７Ｄ上に例えばＣＶＤ法を使用して、絶縁膜８Ａを形成後、例えばＣＶＤ法を使用して不純物をドープしたポリシリコン膜９Ａを形成する。そして、レジスト膜（図示せず）を塗布し、露光、現像することによりパターニングを行う。その後、エッチングすることにより図１４に示すように、第２ゲート絶縁膜６、電荷蓄積膜７Ｃ、層間絶縁膜８およびメモリゲート電極９を形成する。
【００６７】
その後、フォトリソグラフィ技術およびイオン注入法を用いて、リンや砒素などのＮ型不純物を注入することにより不純物拡散領域１０、１１を形成する。この際、第１半導体領域５が形成される。
【００６８】
次に、コントロールゲート電極３Ｃおよび絶縁膜４上、メモリゲート電極９上に例えばＣＶＤ法を用いて酸化シリコンよりなる絶縁膜を堆積した後、異方性エッチングすることにより、図９に示すサイドスペーサ１２、１３を形成する。
【００６９】
続いて、フォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのＮ型不純物を注入することにより、高濃度不純物拡散領域１４、１５を形成する。このようにして、本実施の形態２における半導体装置を形成することができる。
【００７０】
このように本実施の形態２においては、電荷蓄積膜７Ｃをカバレッジの悪い膜で形成することにより、角部における電界強度を高めることができる。このため、電荷をメモリゲート電極９に引き抜く消去動作において、電荷蓄積膜７での電子の消し残りが大幅に減少し、書き込み／消去耐性を向上させることができる。また、電荷蓄積膜７Ｃ内に形成される電界が高いため、消去速度の向上を図ることができる。
【００７１】
（実施の形態３）
図１５に本実施の形態３における半導体装置の構成を示す。本実施の形態３における半導体装置は、前記実施の形態１における半導体装置の変形例であり、メモリゲート電極９Ｂをサイドウォール型としたものである。
【００７２】
以下に、本実施の形態３のおける半導体装置の製造方法について説明する。
【００７３】
まず、図５に示すように前記実施の形態１において述べたのと同様にして、半導体基板１上に第１ゲート絶縁膜２、側面の一部がテーパ状の形状をしたコントロールゲート電極３および絶縁膜４を形成する。
【００７４】
次に、図６に示すようにコントロールゲート電極３をマスクとしたイオン注入法により、リンや砒素などのＮ型不純物を注入してＮ型半導体領域５Ａ、５Ｂを形成する。
【００７５】
続いて、図７に示すように例えばＣＶＤ法を用いてコントロールゲート電極３の側面上と絶縁膜４上およびＮ型半導体領域５Ａ、５Ｂ上に絶縁膜６Ａを形成後、例えばＣＶＤ法を使用して絶縁膜６Ａ上に窒化シリコン、酸窒化シリコン膜、またはそれらの積層膜よりなる絶縁膜７Ａを形成する。ここで、絶縁膜７Ａを導電体膜７Ａとして形成しても構わない。その後、例えばＣＶＤ法を用いて絶縁膜７Ａ上に酸化シリコンよりなる絶縁膜８Ａし、この絶縁膜８Ａ上に例えばＣＶＤ法を使用して不純物をドープしたポリシリコン膜９Ａを形成する。
【００７６】
次に、レジスト膜を用いたパターニングは行わず、ポリシリコン膜９Ａの全面異方性エッチングを行う。すると、図１６に示すように、コントロールゲート電極３の両側に自己整合的にメモリゲート電極９Ｂ、９Ｃが形成される。このため、高度の位置合わせ精度が要求される微細なパターニングを行う必要がない利点がある。
【００７７】
続いて、レジスト膜（図示せず）を塗布し、露光、現像することによりパターニングする。そして、エッチングすることにより、図１７に示す第２ゲート絶縁膜６、電荷蓄積膜７、層間絶縁膜８、メモリゲート電極９Ｂを形成することができる。
【００７８】
その後、フォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのＮ型不純物を注入することにより、不純物拡散領域１０、１１を形成する。
【００７９】
続いて、図１５に示すように半導体基板１の素子形成面に例えばＣＶＤ法を用いて酸化シリコンよりなる絶縁膜を堆積した後、異方性エッチングすることにより、図１に示すサイドスペーサ１２、１３を形成する。
【００８０】
そして、フォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのＮ型不純物を注入することにより、高濃度不純物拡散領域１４、１５を形成する。このようにして、本実施の形態３における半導体装置を形成することができる。
【００８１】
本実施の形態３における半導体装置によれば、コントロールゲート電極３の側面の一部をテーパ状にしている。このため、電荷蓄積膜７内に電界の弱い部分が形成されない。したがって、消去動作時に電荷蓄積膜７の電子の消し残りが大幅に減少し、書き込み／消去耐性を向上させることができる。また、電荷蓄積膜７内に形成される電界が高いため、消去速度の向上を図ることができる。
【００８２】
コントロールゲート電極３の側面に自己整合的にメモリゲート電極９Ｂを形成することで、高度の位置合わせ精度が要求される微細なパターニングを行う必要がなく製造工程を簡略化することができる。
【００８３】
（実施の形態４）
図１８に本実施の形態４における半導体装置の構成を示す。本実施の形態４における半導体装置は、前記実施の形態３における半導体装置の変形例であり、コントロールゲート電極３の両側にメモリゲート電極９Ｂ、９Ｃを設けたものである。メモリゲート電極９Ｂ、９Ｃの下にはＮ型半導体領域である５Ａ、５Ｂがそれぞれ形成されており、不純物拡散領域１０、１１を介して、高濃度不純物拡散領域１４および１５にそれぞれ接続されている。
【００８４】
このように、コントロールゲート電極３の両側にメモリゲート電極９Ｂ、９Ｃを設けることにより、メモリゲート電極９Ｂ側の絶縁膜７Ａおよびメモリゲート電極９Ｃ側の絶縁膜７Ａにそれぞれ電荷を蓄えることができるので、２ビット／セルとすることができる。このような構造をもつメモリセルを形成することで、実施の形態１と比較して素子の集積度を向上させることができる。
【００８５】
以下に、本実施の形態４における半導体装置の製造方法について簡単に説明する。
【００８６】
前記実施の形態３と同様の工程を経ることにより、図１６に示すように、コントロールゲート電極３の両側に自己整合的にメモリゲート電極９Ｂ、９Ｃを形成する。続いて、フォトリソグラフィ技術およびエッチング技術を使用して選択的に絶縁膜６Ａ、絶縁膜７Ａ、絶縁膜８Ａをエッチングすることにより図１９に示す構造を得る。
【００８７】
次に、図１８に示すようにフォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのＮ型不純物を注入することにより不純物拡散領域１０、１１を形成する。続いて、半導体基板１の素子形成面に例えばＣＶＤ法を用いて絶縁膜を形成後、異方性エッチングを行うことにより、サイドスペーサ１２、１３および絶縁膜１８を形成する。その後、フォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのＮ型不純物を注入することにより高濃度不純物拡散領域１４、１５を形成する。このようにして、実施の形態４における半導体装置を形成することができる。
【００８８】
本実施の形態４における半導体装置によれば、コントロールゲート電極３の両側面の一部をテーパ状にしている。このため、電荷蓄積膜７内に電界の弱い部分が形成されない。したがって、消去動作時に電荷蓄積膜７の電子の消し残りが大幅に減少し、書き込み／消去耐性を向上させることができる。また、電荷蓄積膜７内に形成される電界が高いため、消去速度の向上を図ることができる。
【００８９】
また、コントロールゲート電極の両側面にメモリゲート電極を設けることにより、２ビット／セルとすることができ、素子の集積度を向上させることが可能となる。
【００９０】
（実施の形態５）
図２０は、本実施の形態５における半導体装置の構成を示した図である。図２０において、本実施の形態５における半導体装置は、前記実施の形態１における半導体装置と前記実施の形態２における半導体装置とを組み合わせたものである。すなわち、実施の形態１に記載の側面の一部がテーパ状の形状をしたコントロールゲート電極３を備えるとともに、傾斜した領域において実施の形態２に記載のカバレッジの悪い電荷蓄積膜７Ｃを備えている。
【００９１】
図２１にメモリゲート電極９に電圧を印加した場合における電荷蓄積膜７Ｃ内の電界分布を示したものである。図２１を見てわかるように、前記実施の形態１や前記実施の形態２に比べて、電荷蓄積膜７Ｃ内部、特に電子が最も注入される部分である傾斜した部分の電界がより高くなっていることがわかる。したがって、電荷蓄積膜７Ｃに蓄積した電子をメモリゲート電極９に引き抜く消去動作時の速度を向上させることができる。また、電荷蓄積膜７Ｃ内に電界の弱い部分が形成されないため、消去動作時に電荷蓄積膜７の電子の消し残りが大幅に減少し、書き込み／消去耐性を向上させることができる。
【００９２】
（実施の形態６）
図２２は、本実施の形態６における半導体装置の構成を示した図である。図２２において、本実施の形態６における半導体装置は、実施の形態３における半導体装置の変形例であって、側面全体を傾斜させて形成したコントロールゲート電極３を備えている。このように側面全体がテーパ状の形状をしている場合であっても、電荷蓄積膜７Ｃに角部がなく傾斜した部分が形成される。したがって、電荷蓄積膜７Ｃ内に電界の弱い部分が形成されないため、消去動作時に電荷蓄積膜７の電子の消し残りが大幅に減少し、書き込み／消去耐性を向上させることができる。また、電荷蓄積膜７内に形成される電界が高いため、消去速度の向上を図ることができる。
【００９３】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９４】
前記実施の形態のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００９５】
コントロールゲート電極の少なくとも側面の一部をテーパ状の形状にすることによって、積層される電荷蓄積膜に角部がない傾斜した部分を形成することができるため、電荷蓄積膜内に電界の弱い部分が形成されない。したがって、消去動作時に電荷蓄積膜内からの電子の引き抜き洩れを大幅に減少することができる。
【００９６】
また、電荷蓄積膜をカバレッジの悪い絶縁膜で形成することにより、角部における電界強度を高めることができる。
【００９７】
また、コントロールゲート電極の側面に自己整合的にメモリゲート電極をサイドウォール型に形成することで、高度の位置合わせ精度が要求される微細なパターニングを行う必要がなく製造工程を簡略化することができる。
【００９８】
また、コントロールゲート電極の両側面にメモリゲート電極を設けることにより、２ビット／セルとすることができ、素子の集積度を向上させることが可能となる。
【００９９】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１００】
消去速度の向上を図ることができる。また、書き込み／消去耐性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の構成を示す断面図である。
【図２】メモリゲート電極に電圧を印加した場合における電荷蓄積膜内の電界分布を示した図である。
【図３】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図４】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図５】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図６】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図７】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図８】本発明の実施の形態１における半導体装置の製造工程を示した断面図である。
【図９】本発明の実施の形態２における半導体装置の構成を示した断面図である。
【図１０】メモリゲート電極に電圧を印加した場合における電荷蓄積膜内の電界分布を示した図である。
【図１１】本発明の実施の形態２における半導体装置の製造工程を示した断面図である。
【図１２】本発明の実施の形態２における半導体装置の製造工程を示した断面図である。
【図１３】本発明の実施の形態２における半導体装置の製造工程を示した断面図である。
【図１４】本発明の実施の形態２における半導体装置の製造工程を示した断面図である。
【図１５】本発明の実施の形態３における半導体装置の構成を示した断面図である。
【図１６】本発明の実施の形態３における半導体装置の製造工程を示した断面図である。
【図１７】本発明の実施の形態３における半導体装置の製造工程を示した断面図である。
【図１８】本発明の実施の形態４における半導体装置の構成を示した断面図である。
【図１９】本発明の実施の形態４における半導体装置の製造工程を示した断面図である。
【図２０】本発明の実施の形態５における半導体装置の構成を示した断面図である。
【図２１】メモリゲート電極に電圧を印加した場合における電荷蓄積膜内の電界分布を示した図である。
【図２２】本発明の実施の形態６における半導体装置の構成を示した断面図である。
【図２３】本発明者が検討した半導体装置の構成を示した断面図である。
【図２４】本発明者が検討した半導体装置の読み出し、消去、書き込み動作時におけるバイアス条件の一例を示した図である。
【図２５】本発明者が検討した半導体装置の読み出し、消去、書き込み動作時におけるバイアス条件の一例を示した図である。
【図２６】本発明者が検討した半導体装置の読み出し、消去、書き込み動作時におけるバイアス条件の一例を示した図である。
【図２７】本発明者が検討した半導体装置の回路構成を示した図である。
【図２８】本発明者が検討した半導体装置の読み出し、消去、書き込み動作時におけるバイアス条件の一例を示した図である。
【図２９】本発明者が検討した半導体装置の一構成を示した断面図である。
【図３０】本発明者が検討した半導体装置の他の構成を示した断面図である。
【図３１】本発明者が検討した図であって、メモリゲート電極に電圧を印加した場合における電荷蓄積膜内の電界分布を示した図である。
【符号の説明】
１　半導体基板
２　第１ゲート絶縁膜
２Ａ　絶縁膜
３　コントロールゲート電極（第１ゲート電極）
３Ａ　ポリシリコン膜
３Ｃ　コントロールゲート電極
４　絶縁膜
４Ａ　絶縁膜
５　第１半導体領域
５Ａ　Ｎ型半導体領域
５Ｂ　Ｎ型半導体領域
６　第２ゲート絶縁膜
６Ａ　絶縁膜
７　電荷蓄積膜
７Ａ　電荷蓄積膜（絶縁膜または導電体膜）
７Ｃ　電荷蓄積膜
７Ｄ　絶縁膜
８　層間絶縁膜
８Ａ　絶縁膜
９　メモリゲート電極（第２ゲート電極）
９Ａ　ポリシリコン膜
９Ｂ　メモリゲート電極（第２ゲート電極）
９Ｃ　メモリゲート電極（第２ゲート電極）
１０　不純物拡散領域
１１　不純物拡散領域
１２　サイドスペーサ
１３　サイドスペーサ
１４　高濃度不純物拡散領域
１５　高濃度不純物拡散領域
１６　Ｎ型半導体領域
１６Ａ　Ｎ型半導体領域
１７　領域
１００　半導体基板
１０１　ソース領域
１０２　ドレイン領域
１０３　ゲート絶縁膜
１０４　電荷蓄積膜
１０５　層間絶縁膜
１０６　ゲート電極
１１０　コントロールゲート電極
１１１　メモリゲート電極
１１２　第２ゲート絶縁膜
１１３　電荷蓄積膜
１１３Ａ　角部
１１４　層間絶縁膜
【図１】
2004111749.tif 000003
【図２】
2004111749.tif 000004
【図３】
2004111749.tif 000005
【図４】
2004111749.tif 000006
【図５】
2004111749.tif 000007
【図６】
2004111749.tif 000008
【図７】
2004111749.tif 000009
【図８】
2004111749.tif 000010
【図９】
2004111749.tif 000011
【図１０】
2004111749.tif 000012
【図１１】
2004111749.tif 000013
【図１２】
2004111749.tif 000014
【図１３】
2004111749.tif 000015
【図１４】
2004111749.tif 000016
【図１５】
2004111749.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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