(57)【要約】【課題】低電圧においても操作できる低電圧不揮発性メモリー及び不揮発性メモリー並びにそのデバイスと、高密度ＮＡＮＤ型フラッシュメモリーと低密度高速ＮＯＲ型フラッシュメモリーとを単一のチップに統合し、独立した埋め込み型ビットラインを具え、双方向ＦＮトンネル書き込み／消去動作を実行でき、双方向ＦＮ直列型（ＢｉＡＮＤ）ＥＥＰＲＯＭ及び二トランジスターＦＮ並列型（２Ｔ−ＢｉＮＯＲ）ＥＥＰＲＯＭを統合した単一のチップとしての不揮発性メモリー及びそのデバイスとを提供する。【解決手段】基板と、基板に形成された第一導電型セルウェルと、セルウェルに平行に配列された複数行の第二導電型埋め込み型ビットラインと、複数行の第二導電型埋め込み型ビットラインに各行毎に直列的に形成された複数のメモリーセルブロックと、複数のメモリーセルブロックの上に設けられたローカルビットラインとを含んでなる。【選択図】  図２
2004228396.tif 000002
【特許請求の範囲】
【請求項１】
低電圧不揮発性メモリーアレイにおいて、
基板と、
該基板に形成された第一導電型セルウェル（ｃｅｌｌ  ｗｅｌｌ）と、
該セルウェルに形成された複数行の第二導電型埋め込み型ビットラインと、
該複数行の第二導電型埋め込み型ビットラインに各行毎に直列的に形成された複数のメモリーセルブロックと、
該複数のメモリーセルブロックの上に設けられたローカルビットラインとを含んでなり、
前記複数行の第二導電型埋め込み型ビットラインは互いに分離され、埋め込み型ビットラインはそれぞれ複数の第一導電型ディープリードープソースウェル（ｄｅｅｐｌｙ  ｄｏｐｅｄ  ｓｏｕｒｃｅ  ｗｅｌｌ）により複数のサブビットライン区間に区分され、該第一導電型ディープリードープソースウェルは第一導電型セルウェルと電気的に接続され、
前記複数のメモリーセルブロックはそれぞれ複数のサブビットライン区間に対応し、それぞれ少なくとも一つのメモリートランジスターを含んでなり、該メモリートランジスターはスタックゲートと、ソース電極と、ドレイン電極とを含んでなり、
前記ローカルビットラインはコンタクトプラグを通してメモリートランジスターのドレイン電極と電気的に接続され、コンタクトプラグはドレイン電極とその下方に設けられた埋め込み型ビットラインを電気的に短絡させることを特徴とする低電圧不揮発性メモリーアレイ。
【請求項２】
前記複数行の第二導電型埋め込み型ビットラインはＳＴＩ工程（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ、浅いトレンチ分離法）により分離形成されることを特徴とする請求項１に記載の低電圧不揮発性メモリーアレイ。
【請求項３】
前記第一導電型ディープリードープソースウェルがメモリートランジスターのソース電極をなしていることを特徴とする請求項１に記載の低電圧不揮発性メモリーアレイ。
【請求項４】
前記複数のメモリーセルブロックはそれぞれ選択トランジスターを更に含んでなり、該選択トランジスターは端部を有しメモリートランジスターのソース電極と電気的に接続され、第一導電型ディープリードープソースウェルは選択トランジスターのソース電極をなしていることを特徴とする請求項１に記載の低電圧不揮発性メモリーアレイ。
【請求項５】
前記選択トランジスターはコントロールゲートと該コントロールゲートの下方に設けられたフローティングゲートとを含んでなり、コントロールゲートとフローティングゲートは電気的に接続されることを特徴とする請求項４に記載の低電圧不揮発性メモリーアレイ。
【請求項６】
前記コンタクトプラグは、メモリートランジスターのドレイン電極と埋め込み型ビットラインとの接合部を貫通し、埋め込み型ビットラインにビットライン電圧を印加する構成であることを特徴とする請求項１に記載の低電圧不揮発性メモリーアレイ。
【請求項７】
前記複数のメモリーセルブロックはそれぞれ複数のメモリートランジスターを含んでなり、該複数のメモリートランジスターは互いに直列に接続され、ＮＡＮＤメモリーセルアレイをなしていることを特徴とする請求項１に記載の低電圧不揮発性メモリーアレイ。
【請求項８】
前記複数のメモリーセルブロックはそれぞれｎ個のメモリートランジスターを含んでなり、該ｎは２から１６までの整数であることを特徴とする請求項７に記載の低電圧不揮発性メモリーアレイ。
【請求項９】
前記第一導電型はＮ型であり、前記第二導電型はＰ型であることを特徴とする請求項１に記載の低電圧不揮発性メモリーアレイ。
【請求項１０】
不揮発性メモリーデバイスにおいて、
基板と、
該基板に形成された第一導電型セルウェルと、
該セルウェルに形成された複数行の第二導電型埋め込み型ビットラインと、
該複数行の第二導電型埋め込み型ビットラインに各行毎に直列的に形成されたメモリーセルブロックと、
複数列のワードラインと、
複数のメモリーセルブロックの上に設けられたローカルビットラインと、
複数行のメインビットラインとを含んでなり、
前記複数行の第二導電型埋め込み型ビットラインは互いに分離され、埋め込み型ビットラインはそれぞれ複数の第一導電型ディープリードープソースウェルにより複数のサブビットライン区間に区分され、第一導電型ディープリードープソースウェルは第一導電型セルウェルと電気的に接続され、
前記複数のメモリーセルブロックはそれぞれ複数のサブビットライン区間に対応し、それぞれ少なくとも一つのメモリートランジスターを含んでなり、該メモリートランジスターはコントロールゲートと、該コントロールゲートの下方に設けられたフローティングゲートと、ソース電極と、ドレイン電極とを含んでなり、
前記ワードラインはそれぞれ対応したメモリートランジスターのコントロールゲートと接続され、
前記ローカルビットラインはコンタクトプラグを通してメモリートランジスターのドレイン電極と電気的に接続され、コンタクトプラグはドレイン電極とその下方に設けられた埋め込み型ビットラインを電気的に短絡させることを特徴とする不揮発性メモリーデバイス。
【請求項１１】
前記複数行の第二導電型埋め込み型ビットラインはＳＴＩ工程により分離形成されることを特徴とする請求項１０に記載の不揮発性メモリーデバイス。
【請求項１２】
前記第一導電型ディープリードープソースウェルがメモリートランジスターのソース電極をなしていることを特徴とする請求項１０に記載の不揮発性メモリーデバイス。
【請求項１３】
前記複数のメモリーセルブロックはそれぞれ選択トランジスターを含んでなり、該選択トランジスターは端部を有しメモリートランジスターのソース電極と電気的に接続され、第一導電型ディープリードープソースウェルは選択トランジスターのソース電極をなしていることを特徴とする請求項１０に記載の不揮発性メモリーデバイス。
【請求項１４】
前記選択トランジスターはコントロールゲートと該コントロールゲートの下方に設けられたフローティングゲートとを含んでなり、コントロールゲートとフローティングゲートは電気的に接続されることを特徴とする請求項１３に記載の不揮発性メモリーデバイス。
【請求項１５】
前記複数のメモリーセルブロックはそれぞれ複数のメモリートランジスターを含んでなり、該複数のメモリートランジスターは互いに直列に接続され、ＮＡＮＤメモリーセルアレイをなしていることを特徴とする請求項１０に記載の不揮発性メモリーデバイス。
【請求項１６】
不揮発性メモリーにおいて、
基板と、
該基板に形成された第一導電型セルウェルと、
該セルウェルに形成された複数行の第二導電型埋め込み型ビットラインと、
複数行の第二導電型埋め込み型ビットラインに各行毎に直列的に形成されたメモリーセルブロックと、
該複数のメモリーセルブロックの上に設けられたローカルビットラインとを含んでなり、
前記複数行の第二導電型埋め込み型ビットラインは互いに分離され、
前記複数のメモリーセルブロックはそれぞれ少なくとも一つのメモリートランジスターを含んでなり、該メモリートランジスターはスタックゲートと、ソース電極と、ドレイン電極とを含んでなり、
前記ローカルビットラインはコンタクトプラグを通してメモリートランジスターのドレイン電極と電気的に接続され、コンタクトプラグはドレイン電極とその下方に設けられた埋め込み型ビットラインを電気的に短絡させることを特徴とする不揮発性メモリー。
【請求項１７】
前記埋め込み型ビットラインはそれぞれ複数の第一導電型ディープリードープソースウェルにより複数のサブビットライン区間に区分され、第一導電型ディープリードープソースウェルは第一導電型セルウェルと電気的に接続されることを特徴とする請求項１６に記載の不揮発性メモリー。
【請求項１８】
前記複数のメモリーセルブロックがそれぞれ複数のサブビットライン区間に対応することを特徴とする請求項１７に記載の不揮発性メモリー。
【請求項１９】
前記第一導電型ディープリードープソースウェルがメモリートランジスターのソース電極をなしていることを特徴とする請求項１７に記載の不揮発性メモリー。
【請求項２０】
前記複数行の第二導電型埋め込み型ビットラインはＳＴＩ工程により分離形成されることを特徴とする請求項１６に記載の不揮発性メモリー。
【請求項２１】
前記複数のメモリーセルブロックはそれぞれ選択トランジスターを含んでなり、該選択トランジスターは端部を有しメモリートランジスターのソース電極と電気的に接続されることを特徴とする請求項１６に記載の不揮発性メモリー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、低電圧不揮発性メモリーアレイ及び不揮発性メモリー並びにそのデバイスに関し、特に低電力消費かつ互換性のある操作モードを具える双方向ファウラー・ノルトハイム（ＦＮ）書き込み／消去フラッシュメモリーに関する。よって高速コードフラッシュメモリー及び高密度データフラッシュメモリーを単一のチップに統合する。
【０００２】
【従来の技術】
近年において、携帯型電子製品の需要の増加により、フラッシュメモリーとＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、電気的消去書き込み可能な読み出し専用メモリ）の市場は日増しに増大しつつある。かかる携帯型電子製品にはデジタルカメラ、携帯電話、ビデオゲーム機、パーソナルデジタルアシスタント（ＰＤＡ）、留守番電話装置、プログラマブル集積回路などの例がある。フラッシュメモリーは一種の不揮発性メモリーであり、トランジスターまたはメモリーセルの閾値電圧を変えることによりそれに対応したゲートチャンネルの開閉を制御することによって、電源が切れたときにもメモリーに貯蔵されたデータが消去されないようにデータを記憶することができる。一般に、フラッシュメモリーはＮＯＲ型とＮＡＮＤ型と分けられ、ＮＯＲ型フラッシュメモリーは高速で読み出しができるため、主にプログラム変換を実行するコードフラッシュメモリーに適し、一方ＮＡＮＤ型フラッシュメモリーは高密度をもつため、主にデータ貯蔵として使われるデータフラッシュメモリーに適する。
【０００３】
図１は従来の不揮発性メモリーとしてのＮＡＮＤ型ＥＥＰＲＯＭ（１０）の構造を表わす断面図である。図１に示すように、ＮＡＮＤ型ＥＥＰＲＯＭ（１０）はＮ型半導体基板（１２）と、Ｎ型半導体基板（１２）に設けられたＰ型半導体ウェル（１４）と、Ｐ型半導体ウェル（１４）における同一行に配列された複数のＮＡＮＤ型メモリーセルブロック（Ｂ１）（Ｂ２）〜（ＢＮ）と、複数のＮＡＮＤ型メモリーセルブロック（Ｂ１）（Ｂ２）〜（ＢＮ）の上方に設けられたローカルビットライン（ＢＬ１）とを含んでなる。ここに注意すべき点は、ＮＡＮＤ型ＥＥＰＲＯＭ（１０）は更に、同じＰ型半導体ウェル（１４）において複数のＮＡＮＤ型メモリーセルブロック（Ｂ１）（Ｂ２）〜（ＢＮ）からなる行と平行した他のＮＡＮＤ型メモリーセルブロック行を含んでなる点である。各ＮＡＮＤ型メモリーセルブロック（Ｂ１）（Ｂ２）〜（ＢＮ）は、フローティングゲートを具える直列で接続された複数のＮＭＯＳメモリーセル（Ｍ０）〜（ＭＮ）を含んでなる。各メモリーセル（Ｍ０）〜（ＭＮ）は、上方コントロールゲート（２０）及び下方フローティングゲート（２２）からなるスタックゲート構造を具える。各ＮＡＮＤ型メモリーセルブロック（Ｂ１）（Ｂ２）〜（ＢＮ）の両端部はそれぞれ、一端部がビットライン（ＢＬ１）と電気的に接続されたビットライン選択トランジスター（ＳＧＢ）と、他端部がソースライン（ＳＬ）と電気的に接続されたソースライン選択トランジスター（ＳＧＳ）である。
【０００４】
前記ＮＡＮＤ型ＥＥＰＲＯＭ（１０）に対して、データプログラム操作を実行する場合、メモリーを作動させるために選定されたワードラインに高電圧（例えば２０Ｖ）を印加しなければならず、同じく選定されていないワードラインに対しても、チャンネルを導通するために低くない電圧（例えば１２Ｖ）を印加しなければならない。かくして過度の電力消費をもたらし、ワードライン毎に電圧を印加しなければならないため、プログラミング速度も落とされる。それに、高電圧が存在するため、接合破壊または過消去などの確実性に関わる問題が起こる。更に、従来のＮＡＮＤ型フラッシュメモリーとＮＯＲ型フラッシュメモリーの操作モードが違うため、両者を単一のチップに統合するのは困難である。それはＮＡＮＤ型フラッシュメモリーがデータフラッシュメモリーとして用いられるため、ファウラー・ノルトハイム（ＦＮ）トンネル方式でデータプログラミングを実行し、一方ＮＯＲ型フラッシュメモリーはコードフラッシュメモリーとして用いられるため、ホットキャリア方式でデータプログラミングを実行する故である。また、従来のフラッシュメモリーはチップ面積を多く占めるため、生産コストを高める。
【０００５】
【発明が解決しようとする課題】
この発明は、前述の問題を解決するために、携帯型電子製品のバッテリー持続時間を延ばす低電圧においても操作できる低電圧不揮発性メモリーアレイ及び不揮発性メモリー並びにそのデバイスを提供し、より小さいチップ面積を占めて過消去をもたらさず、かつ高密度ＮＡＮＤ型フラッシュメモリーと低密度高速ＮＯＲ型フラッシュメモリーとを単一のチップに統合して生産コストを低め、独立した埋め込み型ビットラインを具え、双方向ＦＮトンネル書き込み／消去動作を高速に実行でき、双方向ＦＮ直列型（ＢｉＡＮＤ）ＥＥＰＲＯＭ及び二トランジスターＦＮ並列型（２Ｔ−ＢｉＮＯＲ）ＥＥＰＲОＭを統合し、かつ互換性の操作モードを具える単一のチップとしての不揮発性メモリー及びそのデバイスを提供することを課題とする。
【０００６】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、基板と、該基板に形成された第一導電型セルウェルと、該セルウェルに形成された複数行の第二導電型埋め込み型ビットラインと、該複数行の第二導電型埋め込み型ビットラインに各行毎に直列的に形成された複数のメモリーセルブロックと、該複数のメモリーセルブロックの上に設けられたローカルビットラインとを含んでなり、前記複数行の第二導電型埋め込み型ビットラインは互いに分離され、埋め込み型ビットラインはそれぞれ複数の第一導電型ディープリードープソースウェルにより複数のサブビットライン区間に区分され、第一導電型ディープリードープソースウェルは第一導電型セルウェルと電気的に接続され、前記複数のメモリーセルブロックはそれぞれ複数のサブビットライン区間に対応し、それぞれ少なくとも一つのメモリートランジスターを含んでなり、該メモリートランジスターはスタックゲートと、ソース電極と、ドレイン電極とを含んでなり、前記ローカルビットラインはコンタクトプラグを通してメモリートランジスターのドレイン電極と電気的に接続され、コンタクトプラグはドレイン電極とその下方に設けられた埋め込み型ビットラインを電気的に短絡させる構造によって課題を解決できる点に着眼し、かかる知見に基づいて本発明を完成させた。
【０００７】
以下、この発明について詳述する。
請求項１に記載する低電圧不揮発性メモリーアレイは、基板と、該基板に形成された第一導電型セルウェルと、該セルウェルに形成された複数行の第二導電型埋め込み型ビットラインと、該複数行の第二導電型埋め込み型ビットラインに各行毎に直列的に形成された複数のメモリーセルブロックと、該複数のメモリーセルブロックの上に設けられたローカルビットラインとを含んでなり、前記複数行の第二導電型埋め込み型ビットラインは互いに分離され、埋め込み型ビットラインはそれぞれ複数の第一導電型ディープリードープソースウェルにより複数のサブビットライン区間に区分され、該第一導電型ディープリードープソースウェルは第一導電型セルウェルと電気的に接続され、前記複数のメモリーセルブロックはそれぞれ複数のサブビットライン区間に対応し、それぞれ少なくとも一つのメモリートランジスターを含んでなり、該メモリートランジスターはスタックゲートと、ソース電極と、ドレイン電極とを含んでなり、前記ローカルビットラインはコンタクトプラグを通してメモリートランジスターのドレイン電極と電気的に接続され、コンタクトプラグはドレイン電極とその下方に設けられた埋め込み型ビットラインを電気的に短絡させる。
【０００８】
請求項２に記載する低電圧不揮発性メモリーアレイは、請求項１における複数行の第二導電型埋め込み型ビットラインはＳＴＩ工程により分離形成される。
【０００９】
請求項３に記載する低電圧不揮発性メモリーアレイは、請求項１における第一導電型ディープリードープソースウェルがメモリートランジスターのソース電極をなしている。
【００１０】
請求項４に記載する低電圧不揮発性メモリーアレイは、請求項１における複数のメモリーセルブロックはそれぞれ選択トランジスターを更に含んでなり、該選択トランジスターは端部を有しメモリートランジスターのソース電極と電気的に接続され、第一導電型ディープリードープソースウェルは選択トランジスターのソース電極をなしている。
【００１１】
請求項５に記載する低電圧不揮発性メモリーアレイは、請求項１における選択トランジスターはコントロールゲートと該コントロールゲートの下方に設けられたフローティングゲートとを含んでなり、コントロールゲートとフローティングゲートは電気的に接続される。
【００１２】
請求項６に記載する低電圧不揮発性メモリーアレイは、請求項１におけるコンタクトプラグがメモリートランジスターのドレイン電極と埋め込み型ビットラインとの接合部を貫通し、埋め込み型ビットラインにビットライン電圧を印加する構成である。
【００１３】
請求項７に記載する低電圧不揮発性メモリーアレイは、請求項１における複数のメモリーセルブロックはそれぞれ複数のメモリートランジスターを含んでなり、該複数のメモリートランジスターは互いに直列に接続され、ＮＡＮＤメモリーセルアレイをなしている。
【００１４】
請求項８に記載する低電圧不揮発性メモリーアレイは、請求項７における複数のメモリーセルブロックはそれぞれｎ個のメモリートランジスターを含んでなり、該ｎは２から１６までの整数である。
【００１５】
請求項９に記載する低電圧不揮発性メモリーアレイは、請求項１における第一導電型はＮ型であり、第二導電型はＰ型である。
【００１６】
請求項１０に記載する不揮発性メモリーデバイスは、基板と、該基板に形成された第一導電型セルウェルと、該セルウェルに形成された複数行の第二導電型埋め込み型ビットラインと、該複数行の第二導電型埋め込み型ビットラインに各行毎に直列的に形成されたメモリーセルブロックと、複数列のワードラインと、複数のメモリーセルブロックの上に設けられたローカルビットラインと、複数行のメインビットラインとを含んでなり、前記複数行の第二導電型埋め込み型ビットラインは互いに分離され、埋め込み型ビットラインはそれぞれ複数の第一導電型ディープリードープソースウェルにより複数のサブビットライン区間に区分され、第一導電型ディープリードープソースウェルは第一導電型セルウェルと電気的に接続され、複数のメモリーセルブロックはそれぞれ複数のサブビットライン区間に対応し、それぞれ少なくとも一つのメモリートランジスターを含んでなり、該メモリートランジスターはコントロールゲートと、該コントロールゲートの下方に設けられたフローティングゲートと、ソース電極と、ドレイン電極とを含んでなり、ワードラインはそれぞれ対応したメモリートランジスターのコントロールゲートと接続され、ローカルビットラインはコンタクトプラグを通してメモリートランジスターのドレイン電極と電気的に接続され、コンタクトプラグはドレイン電極とその下方に設けられた埋め込み型ビットラインを電気的に短絡させる。
【００１７】
請求項１１に記載する不揮発性メモリーデバイスは、請求項１０における複数行の第二導電型埋め込み型ビットラインはＳＴＩ工程により分離形成される。
【００１８】
請求項１２に記載する不揮発性メモリーデバイスは、請求項１０における第一導電型ディープリードープソースウェルがメモリートランジスターのソース電極をなしている。
【００１９】
請求項１３に記載する不揮発性メモリーデバイスは、請求項１０における複数のメモリーセルブロックはそれぞれ選択トランジスターを含んでなり、該選択トランジスターは端部を有しメモリートランジスターのソース電極と電気的に接続され、第一導電型ディープリードープソースウェルは選択トランジスターのソース電極をなしている。
【００２０】
請求項１４に記載する不揮発性メモリーデバイスは、請求項１３における選択トランジスターはコントロールゲートと該コントロールゲートの下方に設けられたフローティングゲートとを含んでなり、コントロールゲートとフローティングゲートは電気的に接続される。
【００２１】
請求項１５に記載する不揮発性メモリーデバイスは、請求項１０における複数のメモリーセルブロックはそれぞれ複数のメモリートランジスターを含んでなり、該複数のメモリートランジスターは互いに直列に接続され、ＮＡＮＤメモリーセルアレイをなしている。
【００２２】
請求項１６に記載する不揮発性メモリーは、基板と、該基板に形成された第一導電型セルウェルと、該セルウェルに平行に配列された複数行の第二導電型埋め込み型ビットラインと、該複数行の第二導電型埋め込み型ビットラインに各行毎に直列的に形成されたメモリーセルブロックと、該複数のメモリーセルブロックの上に設けられたローカルビットラインとを含んでなり、前記複数行の第二導電型埋め込み型ビットラインは互いに分離され、前記複数のメモリーセルブロックはそれぞれ少なくとも一つのメモリートランジスターを含んでなり、該メモリートランジスターはスタックゲートと、ソース電極と、ドレイン電極とを含んでなり、ローカルビットラインはコンタクトプラグを通してメモリートランジスターのドレイン電極と電気的に接続され、コンタクトプラグはドレイン電極とその下方に設けられた埋め込み型ビットラインを電気的に短絡させる。
【００２３】
請求項１７に記載する不揮発性メモリーは、請求項１６における埋め込み型ビットラインはそれぞれ複数の第一導電型ディープリードープソースウェルにより複数のサブビットライン区間に区分され、第一導電型ディープリードープソースウェルは第一導電型セルウェルと電気的に接続される。
【００２４】
請求項１８に記載する不揮発性メモリーは、請求項１７における複数のメモリーセルブロックがそれぞれ複数のサブビットライン区間に対応する。
【００２５】
請求項１９に記載する不揮発性メモリーは、請求項１７における第一導電型ディープリードープソースウェルがメモリートランジスターのソース電極をなしている。
【００２６】
請求項２０に記載する不揮発性メモリーは、請求項１６における複数行の第二導電型埋め込み型ビットラインはＳＴＩ工程により分離形成される。
【００２７】
請求項２１に記載する不揮発性メモリーは、請求項１６における複数のメモリーセルブロックはそれぞれ選択トランジスターを含んでなり、該選択トランジスターは端部を有しメモリートランジスターのソース電極と電気的に接続される。
【００２８】
【発明の実施の形態】
この発明は、低電力消費かつ互換性のある操作モードを具える双方向ファウラー・ノルトハイム（ＦＮ）書き込み／消去メモリーを提供することによって高速コードフラッシュメモリー及び高密度データフラッシュメモリーを単一のチップに統合する。基板と、該基板に形成された第一導電型セルウェルと、該セルウェルに形成された複数行の第二導電型埋め込み型ビットラインと、該複数行の第二導電型埋め込み型ビットラインに複数の行毎に直列的に形成されたメモリーセルブロックと、該複数のメモリーセルブロックの上に設けられたローカルビットラインとを含んでなり、前記複数行の第二導電型埋め込み型ビットラインは互いに分離され、埋め込み型ビットラインはそれぞれ複数の第一導電型ディープリードープソースウェルにより複数のサブビットライン区間に区分され、前記第一導電型ディープリードープソースウェルは第一導電型セルウェルと電気的に接続され、前記複数のメモリーセルブロックはそれぞれ複数のサブビットライン区間に対応し、それぞれ少なくとも一つのメモリートランジスターを含んでなり、該メモリートランジスターはスタックゲートと、ソース電極と、ドレイン電極とを含んでなり、前記ローカルビットラインはコンタクトプラグを通してメモリートランジスターのドレイン電極と電気的に接続され、コンタクトプラグはドレイン電極とその下方に設けられた埋め込み型ビットラインを電気的に短絡させる。
かかるフラッシュメモリーの特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。
【００２９】
【第１の実施例】
図２は、この発明の第１の実施例による不揮発性メモリーとしてのＥＥＰＲＯＭ（１００）の部分構造を表わす断面図である。図２に示すように、ＥＥＰＲＯＭ（１００）は低電圧双方向ＦＮ書き込み／消去ＮＡＮＤ型フラッシュメモリーアレイ構造であり、ディープＰ型ウェル（ｄｅｅｐ  Ｐ−ｗｅｌｌ：以下ＤＰＷと称する）と、セルＮ型ウェル（ｃｅｌｌ  Ｎ−ｗｅｌｌ：以下ＣＮＷと称する）と、埋め込み型ビットラインとして用いられ、かつ後述する図３及び図４に示すように複数の行に平行に配列されてＳＴＩ領域により互いに分離して形成されたシャローＰ型ウェル（ｓｈａｌｌｏｗ  Ｐ−ｗｅｌｌ：以下ＳＰＷと称する）とを含んでなる。図２においては複数行のＳＰＷの一行（以下ＳＰＷ１と称する）しか示していない。ＥＥＰＲＯＭ（１００）は更に同じ行に配列されてＳＰＷ１に形成された複数のＮＡＮＤ型メモリーセルブロックと、該複数のＮＡＮＤ型メモリーセルブロックの上方に設けられたローカルビットライン（以下ＬＢＬと称する）とを含んでなる。この発明をよく説明するために、図２ではＮＡＮＤ型メモリーセルブロック（Ｂ１）（Ｂ２）しか示していない。この発明の属する技術の分野における通常の知識を有する者は、Ｂ１とＢ２の間にｎ−２個のＮＡＮＤメモリーセルブロックを挿入することができ、そのｎが一般に１６であることを熟知している。
【００３０】
また図２に示すように、各ＮＡＮＤ型メモリーセルブロック（Ｂ１）（Ｂ２）はフローティングゲートを具える複数の直列で接続されたＮＭＯＳメモリーセル（Ｍ０）〜（Ｍ１５）を含んでなる。言い換えれば、この発明の第１の実施例において、ＮＡＮＤ型メモリーセルブロック（Ｂ１）（Ｂ２）はそれぞれ１６個のメモリートランジスターまたはメモリーセル（Ｍ０）〜（Ｍ１５）を含んでなる。各メモリーセル（Ｍ０）〜（Ｍ１５）はそれぞれ上方ワードライン（ＷＬ０）〜（ＷＬ１５）と下方フローティングゲートからなるスタックゲート構造を具える。メモリートランジスターの構造はこの発明の要点ではないため、それについての詳細な説明を省略する。ＮＡＮＤ型メモリーセルブロック（Ｂ１）の一端部はソースライン選択トランジスター（ＳＧＳ１）である。ソースライン選択トランジスター（ＳＧＳ１）の一端部はＮＡＮＤ型メモリーセルブロック（Ｂ１）のＮＭＯＳメモリーセル（Ｍ１５）のソース電極と電気的に接続し、他端部はソースライン（ＳＬ）と電気的に接続し、読み出し電圧を制御する。ＮＡＮＤ型メモリーセルブロック（Ｂ１）の他の端部において、コンタクトプラグ（１０２）はＮＡＮＤ型メモリーセルブロック（Ｂ１）のＮＭＯＳメモリーセル（Ｍ０）のドレイン電極（１０６）と電気的に接続する。図２における破線に囲まれた部分のように、コンタクトプラグ（１０２）は下方に伸びてＳＰＷ１と接触し、ＮＭＯＳメモリーセル（Ｍ０）のドレイン電極（１０６）とＳＰＷ１とを短絡させる。コンタクトプラグ（１０２）は上方に伸びてローカルビットライン（ＬＢＬ）と電気的に接続する。ローカルビットライン（ＬＢＬ）はコンタクトプラグ（２０２）を通してメインビットライン選択トランジスター（ＳＧＢＭ）の一端部と電気的に接続し、メインビットライン選択トランジスター（ＳＧＢＭ）はメインビットライン（ＭＢＬ）の電圧がローカルビットラインに伝導するのを制御するスイッチとして用いられる。同じく、ＮＡＮＤ型メモリーセルブロック（Ｂ２）の一端部はソースライン選択トランジスター（ＳＧＳ２）である。ソースライン選択トランジスター（ＳＧＳ２）の一端部はＮＡＮＤ型メモリーセルブロック（Ｂ２）のＮＭＯＳメモリーセル（Ｍ０）のソール電極と電気的に接続し、他端部はソースライン（ＳＬ）と電気的に接続し、読み出し電圧を制御する。ＮＡＮＤ型メモリーセルブロック（Ｂ２）の他の端部において、コンタクトプラグ（１０４）はＮＡＮＤ型メモリーセルブロック（Ｂ２）のＮＭＯＳメモリーセル（Ｍ１５）のドレイン電極（１０８）と電気的に接続する。コンタクトプラグ（１０４）は下方に伸びてＳＰＷ１と接触し、ＮＭＯＳメモリーセル（Ｍ１５）のドレイン電極（１０８）とＳＰＷ１とを短絡させる。
【００３１】
図３は図２におけるＥＥＰＲＯＭ（１００）の部分構造を表わす拡大平面図であり、図４は図３のＡ−Ａ‘線に沿った断面図である。この発明によるＥＥＰＲＯＭ（１００）は行（Ｃ１）における複数のＮＡＮＤ型メモリーセルブロック（Ｂ１）（Ｂ２）と平行にあって、かつそれぞれ分離して設けられたＳＰＷ２とＳＰＷ３に形成された他の行のＮＡＮＤ型メモリーセルブロック（Ｃ２）（Ｃ３）を含んでなる。
【００３２】
【第２の実施例】
図５はこの発明の第２の実施例によるＥＥＰＲＯＭ（３００）の部分構造を表わす断面図であり、図６は図５に対応した等価回路図である。図５に示すように、ＥＥＰＲＯＭ（３００）は低電圧双方向ＦＮ書き込み／消去ＮＡＮＤ型フラッシュメモリーアレイ構造であり、ＤＰＷと、ＣＮＷと、複数行の平行に配列されてＳＴＩ領域により互いに分離されたＳＰＷと、同一行に配列されるＳＰＷに形成されたＮＡＮＤ型メモリーセルブロック（Ｂ）と、ＮＡＮＤ型メモリーセルブロックの上方に設けられたローカルビットライン（ＬＢＬ）とを含んでなる。ＮＡＮＤ型メモリーセルブロック（Ｂ）はフローティングゲートを具える複数の直列で接続されたＮＭＯＳメモリーセル（Ｍ０）〜（Ｍ７）を含んでなる。言い換えれば、この発明の第２の実施例において、ＮＡＮＤ型メモリーセルブロック（Ｂ）はそれぞれ８個のメモリートランジスターまたはメモリーセル（Ｍ０）〜（Ｍ７）を含んでなる。各メモリーセル（Ｍ０）〜（Ｍ７）はそれぞれ上方ワードライン（ＷＬ０）〜（ＷＬ７）と下方フローティングゲートからなるスタックゲート構造を具える。ＮＡＮＤ型メモリーセルブロック（Ｂ）の一端部はソースライン選択トランジスター（ＳＧＳ）であり、その構造は各メモリーセル（Ｍ０）〜（Ｍ７）に準じており、コントロールゲートとフローティングゲートとを含んでなる。ただし、ソースライン選択トランジスター（ＳＧＳ）のコントロールゲートとフローティングゲートとは電気的に接続される。ソースライン選択トランジスター（ＳＧＳ）の一端部はＮＡＮＤ型メモリーセルブロック（Ｂ）のＮＭＯＳメモリーセル（Ｍ７）のソール電極と電気的に接続し、他端部はソースライン（ＳＬ）と電気的に接続し、読み出し電圧を制御する。ＮＡＮＤ型メモリーセルブロック（Ｂ）の他の端部において、コンタクトプラグ（３０２）はＮＡＮＤ型メモリーセルブロック（Ｂ）のＮＭＯＳメモリーセル（Ｍ０）のドレイン電極と電気的に接続する。コンタクトプラグ（３０２）は下方に伸びてＳＰＷと接触し、ＮＭＯＳメモリーセル（Ｍ０）のドレイン電極とＳＰＷとを短絡させる。コンタクトプラグ（３０２）は上方に伸びてローカルビットライン（ＬＢＬ）と電気的に接続する。ローカルビットライン（ＬＢＬ）はコンタクトプラグ（２０２）を通してメインビットライン選択トランジスター（ＳＧＢＭ）の一端部と電気的に接続し、メインビットライン選択トランジスター（ＳＧＢＭ）はメインビットライン（ＭＢＬ）の電圧がローカルビットラインに伝導するのを制御するスイッチとして用いられる。図６に示すように、メインビットラインの選択トランジスター（ＳＧＢＭ）を通してメインビットライン信号を制御し、ソースライン選択トランジスター（ＳＧＳ）を通してソースライン信号を制御することによって、この発明によるＥＥＰＲＯＭ（３００）は独特な埋め込み型ビットライン（ＳＰＷ）を通して低電圧ＦＮ書き込み／消去操作ができる。
【００３３】
図７はこの発明による単一メモリーセルの操作を表わす断面図であり、図８は図７における単一メモリーセルが各種のモードにおいての操作条件を表わす表示である。注意すべき点は、図８に記載された操作条件は選定されたメモリーセルの操作条件のみであり、選定されていないメモリーセルの操作条件は記載されていない。前述のように、この発明によるＮＡＮＤ型メモリーセルは埋め込み型ビットラインとして用いられる単一のＳＰＷに形成されることである。ローカルビットライン（ＬＢＬ）はコンタクトプラグを通して基板に伸びてＳＰＷと電気的に接続する。この構造を利用して、この発明によるＢｉＡＮＤ―ＥＥＰＲＯＭは低電圧ＦＮ書き込み／消去操作ができる。図７に示すように、操作を実行する場合、メモリーセル（４００）のコントロールゲート（４０１）はワードライン電圧（ＶＷＬ）を印加し、メモリーセル（４００）のドレイン電極（４０３）はビットライン電圧（ＶＢＬ）を印加する。ＳＰＷとドレイン電極（４０３）とはコンタクトプラグ（４０５）を通して短絡されるため、ＳＰＷの電位はドレイン電極（４０３）と同じである。メモリーセル（４００）のソース電極（４０４）はソース電極電圧（ＶＳＬ）を印加し、メモリーセル（４００）のＤＰＷはウェル電圧（ＶＤＰＷ）を印加する。メモリーセル（４００）のフローティングゲート（４０２）はフローティング状態を保持している。図８に示すように、消去操作を実行する場合、ＶＢＬはフローティング状態であり、ＶＷＬ＝１０Ｖであり、ＶＳＬ＝−８Ｖであり、ＶＤＰＷ＝−８Ｖである。この条件において、フローティングゲート（４０２）はＦＮトンネルを通して電子を注入され、メモリーセル（４００）をより高い閾値電圧状態（ｈｉｇｈｅｒ  ＴＴＨ）に調整する。例えば、１．５Ｖ＜ＶＴＨ＜３．５Ｖである。書き込みまたはプログラミング操作を実行する場合、ＶＢＬ＝５Ｖであり、ＶＷＬ＝−１０Ｖであり、ＶＳＬはフローティング状態であり、ＶＤＰＷ＝０Ｖである。この条件において、フローティングゲート（４０２）はＦＮトンネルを通して電子を引き出され、メモリーセル（４００）をより低い閾値電圧状態（ｌｏｗｅｒ  ＶＴＨ）に調整する。例えば、ＶＴＨ＜−１Ｖである。メモリーセル（４００）を読み出す場合、ＶＢＬ＝０Ｖであり、ＶＷＬ＝０Ｖであり、ＶＳＬ＝１．５Ｖであり、ＶＤＰＷ＝０Ｖである。
【００３４】
図９から図１１はそれぞれ、ＢｉＡＮＤ−ＥＥＰＲＯＭの消去操作と、プログラミング操作と、読み出し操作とを表わす説明図である。図９に示すように、消去操作を実行する場合、ＮＡＮＤ型メモリーセルブロックにおけるあらゆるメモリーセルのワードライン（ＷＬ０）〜（ＷＬ７）はワードライン電圧ＶＷＬ＝１０Ｖを印加し、ビットラインＢＬ１とＢＬ２はフローティング状態であり、ソースライン電圧（ＶＳＬ）は−８Ｖであり、ビットライン選択トランジスター（ＳＧＢ）のゲート電圧は−８Ｖであり、ソースライン選択トランジスター（ＳＧＳ）のゲート電圧は−６Ｖである。この条件において、あらゆるメモリーセルはＦＮトンネルを通して電子を各メモリーセルのフローティングゲートに注入し、メモリーセル（４００）をより高い閾値電圧状態（ｈｉｇｈｅｒ  ＶＴＨ）に調整する。例えば、１．５Ｖ＜ＶＴＨ＜３．５Ｖである。図１０に示すように、書き込みまたはプログラミング操作を実行する場合、選定されたワードライン（ＷＬ３）に−１０Ｖのワードライン電圧を印加し、その他の選定されていないメモリーセルのワードライン（ＷＬ０）〜（ＷＬ２）（ＷＬ４）〜（ＷＬ７）にワードライン電圧ＶＷＬ＝０Ｖを印加する。選定されたビットライン（ＢＬ２）に５Ｖのビットライン電圧を印加し、選定されていないビットライン（ＢＬ１）は接地状態であり、ソースライン電圧ＶＳＬはフローティング状態であり、ビットライン選択トランジスター（ＳＧＢ）のゲート電圧は７Ｖであり、ソースライン選択トランジスター（ＳＧＳ）のゲート電圧は０Ｖである。この条件において、選定されたメモリーセルはＦＮトンネルを通してフローティングゲートから電子を引き出され、メモリーセル（４００）をより低い閾値電圧状態（ＶＴＨ）に調整する。例えば、ＶＴＨ＜−１Ｖである。図１１に示すように、読み出し操作を実行する場合、選定されたワードライン（ＷＬ３）に０Ｖのワードライン電圧を印加する。その他の選定されていないメモリーセルのワードライン（ＷＬ０）〜（ＷＬ２）（ＷＬ４）〜（ＷＬ７）にワードライン電圧ＶＷＬ＝５Ｖを印加し、その下方に設けられたチャンネルを開ける。ソースライン電圧ＶＳＬは１．５Ｖであり、選定されたビットライン（ＢＬ２）に０Ｖのビットライン電圧を印加し、選定されていないビットライン（ＢＬ１）に１．５Ｖのビットライン電圧を印加し、ビットライン選択トランジスター（ＳＧＢ）のゲート電圧は５Ｖであり、ソースライン選択トランジスター（ＳＧＳ）のゲート電圧は５Ｖである。
【００３５】
【第３の実施例】
図１２はこの発明による低電圧ＢｉＡＮＤ−ＥＥＰＲＯＭ双方向ＦＮ書き込み／消去メモリーの第３の実施例を表わす断面図である。図１２に示すように、低電圧ＢｉＡＮＤ−ＥＥＰＲＯＭ（６００）は双方向ＦＮ書き込み／消去ＮＡＮＤ型フラッシュメモリーアレイ構造であり、ＤＰＷと、ＣＮＷと、埋め込み型ビットラインとして用いられる複数行の平行に配列されてＳＴＩ領域により互いに分離されたＳＰＷと、同一行に配列されＳＰＷに形成された複数のＮＡＮＤ型メモリーセルブロック（Ｂ１）（Ｂ２）と、複数のＮＡＮＤ型メモリーセルブロック上方に設けられたＬＢＬとを含んでなる。各ＮＡＮＤ型メモリーセルブロック（Ｂ１）（Ｂ２）はフローティングゲートを具える複数の直列で接続されたＮＭＯＳメモリーセル（Ｍ０）〜（Ｍ７）を含んでなる。各メモリーセル（Ｍ０）〜（Ｍ７）はそれぞれ上方ワードライン（ＷＬ０）〜（ＷＬ７）と下方フローティングゲートからなるスタックゲート構造を具える。ＮＡＮＤ型メモリーセルブロック（Ｂ１）の一端部はソースライン選択トランジスター（ＳＧＳ１）である。ソースライン選択トランジスター（ＳＧＳ１）の一端部はＮＡＮＤ型メモリーセルブロック（Ｂ１）のＮＭＯＳメモリーセル（Ｍ７）のソール電極と電気的に接続し、他端部はソースライン（ＳＬ）と電気的に接続する。ソースライン（ＳＬ）はＮ＋ディープドープ領域であり、下方に設けられたＣＮＷと電気的に接続し、同一行のＳＰＷを各ＮＡＮＤ型メモリーセルブロック（Ｂ１）（Ｂ２）に対応した複数のＳＰＷａとＳＰＷｂと分離する。ＮＡＮＤ型メモリーセルブロック（Ｂ１）の他の端部において、コンタクトプラグはＮＡＮＤ型メモリーセルブロック（Ｂ１）のＮＭＯＳメモリーセル（Ｍ０）のドレイン電極と電気的に接続する。コンタクトプラグは下方に伸びてＳＰＷａと接触し、ＮＭＯＳメモリーセル（Ｍ０）のドレイン電極とＳＰＷａとを短絡させる。
【００３６】
【第４の実施例】
図１３はこの発明の第４の実施例によるＥＥＰＲＯＭ（７００）の部分構造を表わす断面図であり、図１４は図１３に対応した等価回路図である。図１３に示すように、ＥＥＰＲＯＭ（７００）は低電圧双方向ＦＮ書き込み／消去二トランジスターＮＯＲ型（２Ｔ−ＢｉＮＯＲ）フラッシュメモリーアレイ構造であり、ＤＰＷと、ＣＮＷと、複数行の平行に配列されてＳＴＩ領域により互いに分離されたＳＰＷと、同一行のＳＰＷに配列された複数の二トランジスター（２Ｔ）メモリーユニットと、複数の二トランジスターメモリーユニットの上方に設けられたローカルビットライン（ＬＢＬ）とを含んでなる。各二トランジスターメモリーユニットはメモリートランジスター（Ｍ）（図示にはＭ０〜Ｍ３しか示していない）と選択トランジスター（ＳＧ）（図示にはＳＧ０〜ＳＧ３しか示していない）とを含んでなる。この実施例において、メモリートランジスター（Ｍ）と選択トランジスター（ＳＧ）との構造は類似しており、上方ワードライン（図示にはＷＬ０〜ＷＬ３しか示していない）及び下方フローティングゲート（ＦＧ）からなるスタックゲート構造を具える。ただし、選択トランジスター（ＳＧ）のコントロールゲートと下方フローティングゲートとは電気的に接続され、同じ電位を具える。メモリートランジスター（Ｍ）のソース電極は選択トランジスター（ＳＧ）の一端部と直列で接続されて、メモリートランジスター（Ｍ）のドレイン電極はコンタクトプラグを通してＳＰＷまで貫通し、メモリートランジスター（Ｍ）のドレイン電極とＳＰＷとを短絡させる。選択トランジスター（ＳＧ）のソース電極はＮ＋ディープドープ領域であり、ディープソースライン（ＤＳＬと称する）を形成し下方のＣＮＷと接続する。図示により、同一行のＳＰＷはまたＤＳＬにより各二トランジスターメモリーユニットに対応した複数のサブＳＰＷに分離される。図１４に示すように、メインビットライン選択トランジスター（ＳＧＢＭ）を通してメインビットライン信号を制御し、ソースライン選択トランジスター（ＳＧ）を通してソースライン信号を制御することによって、この発明によるＥＥＰＲＯＭ（７００）は独特な埋め込み型ビットライン（即ちＳＰＷ）を通して低電圧ランダムアクセスＦＮ書き込み／消去操作ができる。
【００３７】
図１５はこの発明による二トランジスターメモリーユニットの操作を表わす断面図であり、図１６は図１５における二トランジスターメモリーユニット（８００）が各種のモードにおいての操作条件を表わす表示である。前述のように、この発明による二トランジスターメモリーユニット（８００）は埋め込み型ビットラインとして用いられる単一のＳＰＷに形成される。ローカルビットライン（ＬＢＬ）はコンタクトプラグを通して基板に伸びてＳＰＷと電気的に接続する。この構造を利用して、この発明による２Ｔ−ＢｉＮＯＲメモリーは低電圧ランダムアクセスＦＮ書き込み／消去操作ができる。図１５に示すように、操作を実行する場合、メモリートランジスター（Ｍ）のコントロールゲート（８０１）はワードライン電圧（ＶＷＬ）を印加し、メモリートランジスター（Ｍ）のＮ＋ドレイン電極（８０３）はビットライン電圧（ＶＢＬ）を印加する。ＳＰＷとドレイン電極（８０３）とはコンタクトプラグ（８０５）を通して短絡されるため、ＳＰＷの電位はドレイン電極（８０３）と同じである。メモリートランジスター（Ｍ）のＮ＋ソース電極（８０４）は選択トランジスター（ＳＧ）と直列で接続される。メモリートランジスター（Ｍ）のフローティングゲート（８０２）はフローティング状態を保持している。選択トランジスター（ＳＧ）のコントロールゲートとフローティングゲートは電気的に接続される。選択トランジスター（ＳＧ）のコントロールゲートはゲート電圧（ＶＳＧ）を印加する。選択トランジスター（ＳＧ）のＮ＋ソース電極（８０６）はＣＮＷに接続されたディープソースライン（即ちＤＳＬ）であり、ソース電極電圧（ＶＳＬ）を印加する。二トランジスターメモリーユニット（８００）のＤＰＷはウェル電圧（ＶＤＰＷ）を印加する。図１６に示すように、消去操作を実行する場合、ＶＢＬはフローティング状態であり、ＶＷＬ＝１０Ｖであり、ＶＳＬ＝−８Ｖであり、ＶＳＧ＝−６Ｖであり、ＶＤＰＷ＝−８Ｖである。この条件において、フローティングゲート（８０２）はＦＮトンネルを通して電子を注入され、メモリートランジスター（Ｍ）をより高い閾値電圧状態（ｈｉｇｈｅｒ  ＶＴＨ）に調整する。例えば、１．５Ｖ＜ＶＴＨ＜３．５Ｖである。書き込みまたはプログラミング操作を実行する場合、ＶＢＬ＝５Ｖであり、ＶＷＬ＝−１０Ｖであり、ＶＳＬはフローティング状態であり、ＶＤＰＷ＝０Ｖであり、ＶＳＧ＝０Ｖである。この条件において、フローティングゲート（８０２）はＦＮトンネルを通して電子を引き出され、メモリートランジスター（Ｍ）をより低い閾値電圧状態（ｌｏｗｅｒ  ＶＴＨ）に調整する。例えば、ＶＴＨ＜−１Ｖである。メモリートランジスター（Ｍ）を読み出す場合、ＶＢＬ＝０Ｖであり、ＶＷＬ＝０Ｖであり、ＶＳＬ＝１．５Ｖ、ＶＤＰＷ＝０Ｖであり、ＶＳＧ＝５Ｖである。
【００３８】
図１７から図１９はそれぞれ、２ＴＢｉＮＯＲ−ＥＥＰＲＯＭの消去操作と、プログラミング操作と、読み出し操作とを表わす説明図である。図１７に示すように、消去操作を実行する場合、あらゆるメモリートランジスターのワードライン（図示にはＷＬ０〜ＷＬ３しか示していない）はワードライン電圧ＶＷＬ＝１０Ｖを印加し、ビットライン（ＢＬ１）と（ＢＬ２）はフローティング状態であり、ソースライン電圧（ＶＳＬ）は−８Ｖであり、ビットライン選択トランジスター（ＳＧＢ）のゲート電圧は−８Ｖであり、ソースライン選択トランジスター（ＳＧＳ）のゲート電圧は−６Ｖである。この条件において、あらゆるメモリートランジスターはＦＮトンネルを通して電子を各メモリートランジスターのフローティングゲートに注入し、メモリートランジスターをより高い閾値電圧状態（ＶＴＨ）に調整する。例えば、１．５Ｖ＜ＶＴＨ＜３．５Ｖである。図１８に示すように、書き込みまたはプログラミング操作を実行する場合、選定されたワードライン（ＷＬ１）に−１０Ｖのワードライン電圧を印加し、その他の選定されていないメモリートランジスターのワードライン（ＷＬ２）と（ＷＬ３）にワードライン電圧ＶＷＬ＝０Ｖを印加する。選定されたビットライン（ＢＬ１）に５Ｖのビットライン電圧を印加し、選定されていないビットライン（ＢＬ２）は０Ｖであり、ソースライン電圧ＶＳＬはフローティング状態であり、ビットライン選択トランジスター（ＳＧＢ）のゲート電圧は７Ｖであり、あらゆるソースライン選択トランジスター（ＳＧＳ）のゲート電圧は０Ｖである。この条件において、選定されたメモリートランジスターはＦＮトンネルを通してフローティングゲートから電子を引き出すことで、メモリートランジスターをより低い閾値電圧状態（ＶＴＨ）に調整する。例えば、ＶＴＨ＜−１Ｖである。図１９に示すように、読み出し操作を実行する場合、選定された二トランジスターメモリーユニットのワードライン（ＷＬ１）に０Ｖのワードライン電圧を印加し、選定された二トランジスターメモリーユニットの選択トランジスター（ＳＧ１）に５Ｖのゲート電圧を印加する。その他の選定されていない二トランジスターメモリーユニットのワードライン（ＷＬ０）（ＷＬ２）（ＷＬ３）にワードライン電圧ＶＷＬ＝０Ｖを印加し、選定されていない二トランジスターメモリーユニットの選択トランジスター（ＳＧ０）（ＳＧ２）（ＳＧ３）に０Ｖのゲート電圧を印加する。ソースライン電圧ＶＳＬは１．５Ｖであり、選定されたビットライン（ＢＬ２）に０Ｖのビットライン電圧を印加し、選定されていないビットライン（ＢＬ１）に１．５Ｖのビットライン電圧を印加し、ビットライン選択トランジスター（ＳＧＢ）のゲート電圧は５Ｖである。
【００３９】
【第５の実施例】
図２０はこの発明の第５の実施例によるＥＥＰＲＯＭ（１０００）の部分構造を表わす断面図であり、図２１は図２０に対応した等価回路図である。この発明の第５の実施例において、第４の実施例と比べて、メモリーアレイには選択トランジスター（ＳＧ）を設けていないため、単一のデータフラッシュメモリー製品に適する。図２０に示すように、ＥＥＰＲＯＭ（１０００）は低電圧双方向ＦＮ書き込み／消去ＮＯＲ型フラッシュメモリーアレイ構造であり、ＤＰＷと、ＣＮＷと、複数行の平行に配列されてＳＴＩ領域により互いに分離されたＳＰＷと、同一行に配列されＳＰＷに配列された複数のメモリーセル（図示にＭ０〜Ｍ７しか示していない）と、複数のメモリーセル（Ｍ０）〜（Ｍ７）の上方に設けられたローカルビットライン（ＬＢＬ）とを含んでなる。各メモリーセル（Ｍ０）〜（Ｍ７）はそれぞれ上方ワードライン（ＷＬ０）〜（ＷＬ７）と下方フローティングゲート（ＦＧ）からなるスタックゲート構造を具える。各メモリーセル（Ｍ０）〜（Ｍ７）のソース電極はＮ＋ディープドープ領域であり、ディープソースライン（即ちＤＳＬ）を形成し下方のＣＮＷと接続する。各メモリーセル（Ｍ０）〜（Ｍ７）のドレイン電極はコンタクトプラグを通してＳＰＷまで貫通し、ドレイン電極とＳＰＷとを短絡させる。図示により、同一行のＳＰＷはまたＤＳＬにより各メモリーセル（Ｍ０）〜（Ｍ７）に対応した複数のサブＳＰＷに分離される。図２１に示すように、メインビットラインの選択トランジスター（ＳＧＢＭ）を通してメインビットライン信号を制御することによって、この発明によるＥＥＰＲＯＭ（１０００）は独特な埋め込み型ビットライン（ＳＰＷ）を通して低電圧ランダムアクセスＦＮ書き込み／消去操作ができる。
【００４０】
図２２はこの発明によるＢｉＮＯＲ型フラッシュメモリーユニットの操作を表わす断面図であり、図２３は図２２におけるＢｉＮＯＲ型フラッシュメモリーユニットが各種のモードにおいての操作条件を表わす表示である。前述のように、この発明によるＢｉＮＯＲ型フラッシュメモリーユニットは埋め込み型ビットラインとして用いられる単一のＳＰＷに形成される。ローカルビットライン（ＬＢＬ）はコンタクトプラグを通して基板に伸びてＳＰＷと電気的に接続する。この構造を利用して、この発明によるＢｉＮＯＲ型フラッシュメモリーは低電圧ランダムアクセスＦＮ書き込み／消去操作ができる。図２２に示すように、操作を実行する場合、メモリートランジスター（１１００）のコントロールゲート（１１０１）はワードライン電圧（ＶＷＬ）を印加し、メモリートランジスター（１１００）のＮ＋ドレイン電極（１１０３）はビットライン電圧（ＶＢＬ）を印加する。ＳＰＷとドレイン電極（１１０３）とはコンタクトプラグ（１１０５）を通して短絡されるため、ＳＰＷの電位はドレイン電極（１１０３）と同じである。メモリートランジスター（１１００）のＮ＋ソース電極（１１０４）はＣＮＷと接続されたディープソースライン（即ちＤＳＬ）であり、ソース電極電圧（ＶＳＬ）を印加する。メモリートランジスター（１１００）のフローティングゲート（１１０２）はフローティング状態を保持している。メモリートランジスター（１１００）のＤＰＷはウェル電圧（ＶＤＰＷ）を印加する。図２３に示すように、消去操作を実行する場合、ＶＢＬはフローティング状態であり、ＶＷＬ＝１０Ｖであり、ＶＳＬ＝−１０Ｖであり、ＶＤＰＷ＝−１０Ｖである。この条件において、フローティングゲート（１１０２）はＦＮトンネルを通して電子を注入され、メモリートランジスター（１１００）をより高い閾値電圧状態（ｈｉｇｈｅｒ  ＶＴＨ）に調整する。例えば、６Ｖ＜ＶＴＨである。書き込みまたはプログラミング操作を実行する場合、ＶＢＬ＝５Ｖであり、ＶＷＬ＝−１０Ｖであり、ＶＳＬはフローティング状態であり、ＶＤＰＷ＝０Ｖである。この条件において、フローティングゲート（１１０２）はＦＮトンネルを通して電子を引き出し、メモリートランジスター（１１００）をより低い閾値電圧状態（ｌｏｗｅｒ  ＶＴＨ）に調整する。例えば、１Ｖ＜ＶＴＨ＜２Ｖである。メモリートランジスター（１１００）を読み出す場合、ＶＢＬ＝０Ｖであり、ＶＷＬ＝４Ｖであり、ＶＳＬ＝１．５Ｖ、ＶＤＰＷ＝０Ｖである。
【００４１】
図２４から図２６はそれぞれ、ＢｉＮＯＲ−ＥＥＰＲＯＭメモリーの消去操作と、プログラミング操作と、読み出し操作とを表わす説明図である。図２４に示すように、消去操作を実行する場合、あらゆるメモリーセルのワードライン（図示にはＷＬ０〜ＷＬ７しか示していない）はワードライン電圧ＶＷＬ＝１０Ｖを印加し、ビットライン（ＢＬ１）と（ＢＬ２）はフローティング状態であり、ソースライン電圧（ＶＳＬ）は−８Ｖであり、ビットライン選択トランジスター（ＳＧＢ）のゲート電圧は−８Ｖである。この条件において、あらゆるメモリーセルはＦＮトンネルを通して電子を各メモリーセルのフローティングゲートに注入し、メモリーセルをより高い閾値電圧（ＶＴＨ）状態に調整する。例えば、６Ｖ＜ＶＴＨである。図２５に示すように、書き込みまたはプログラミング操作を実行する場合、選定されたワードライン（ＷＬ３）に−１０Ｖのワードライン電圧を印加し、その他の選定されていないメモリーセルのワードライン（ＷＬ０）〜（ＷＬ３）（ＷＬ４）〜（ＷＬ７）にワードライン電圧ＶＷＬ＝０Ｖを印加する。選定されたビットライン（ＢＬ１）に５Ｖのビットライン電圧を印加し、選定されていないビットライン（ＢＬ２）は０Ｖであり、ソースライン電圧（ＶＳＬ）はフローティング状態であり、ビットライン選択トランジスター（ＳＧＢ）のゲート電圧は７Ｖである。この条件において、選定されたメモリーセルはＦＮトンネルを通してフローティングゲートから電子を引き出され、該メモリーセルをより低い閾値電圧（ＶＴＨ）状態に調整する。例えば、１Ｖ＜ＶＴＨ＜２Ｖである。図２６に示すように、読み出し操作を実行する場合、選定されたメモリーセルのワードライン（ＷＬ３）に４Ｖのワードライン電圧を印加し、その他の選定されていないメモリーセルのワードライン（ＷＬ０）〜（ＷＬ３）（ＷＬ４）〜（ＷＬ７）にそれぞれワードライン電圧ＶＷＬ＝０Ｖを印加する。ソースライン電圧（ＶＳＬ）は１．５Ｖである。選定されたビットライン（ＢＬ２）に０Ｖのビットライン電圧を印加し、選定されていないビットライン（ＢＬ１）に１．５Ｖのビットライン電圧を印加し、ビットライン選択トランジスター（ＳＧＢ）のゲート電圧は７Ｖである。
【００４２】
図２７はメインビットライン（ＭＢＬ）とローカルビットライン（ＬＢＬ）との一対一対応のレイアウトを表わす説明図であり、図２８はメインビットライン（ＭＢＬ）とローカルビットライン（ＬＢＬ）との一対二対応のレイアウトを表わす説明図である。まず図２７に示すように、メインビットライン（ＭＢＬ１）はローカルビットライン（ＬＢＬ１）に対応し、メインビットライン（ＭＢＬ１）とローカルビットライン（ＬＢＬ１）の間はメインビットライン選択トランジスター（ＳＧＢＭ１）により制御される。メインビットライン（ＭＢＬ２）はローカルビットライン（ＬＢＬ２）に対応し、メインビットライン（ＭＢＬ２）とローカルビットライン（ＬＢＬ２）の間はメインビットライン選択トランジスター（ＳＧＢＭ２）により制御される。図２８において、メインビットライン（ＭＢＬ）はローカルビットライン（ＬＢＬ１）及びローカルビットライン（ＬＢＬ２）に対応する。
【００４３】
以上は、この発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であっても、この発明の技術思想の下においてなされ、この発明に対して同等の効果を有するものは、いずれもこの発明の特許請求の範囲の範囲に属するものとする。
【００４４】
【発明の効果】
従来の技術と比べて、この発明による低電圧不揮発性メモリーは、基板と、該基板に形成された第一導電型セルウェルと、該セルウェルに配列された複数行の第二導電型埋め込み型ビットラインと、該複数行の第二導電型埋め込み型ビットラインに各行毎に直列的に形成されたメモリーセルブロックと、該複数の直列されたメモリーセルブロックの上に設けられたローカルビットラインとを含んでなり、低電力消費、互換性のある操作モード、単一チップにコードフラッシュメモリーとデータフラッシュメモリーとを統合できるなどの特長がある。
【図面の簡単な説明】
【図１】従来のＮＡＮＤ型ＥＥＰＲＯＭの構造表わす断面図である。
【図２】この発明の第１の実施例による不揮発性メモリーとしてのＥＥＰＲＯＭの部分構造を表わす断面図である。
【図３】図２におけるＥＥＰＲＯＭの部分構造を表わす拡大平面図である。
【図４】図３のＡ−Ａ‘線に沿った断面図である
【図５】この発明の第２の実施例によるＥＥＰＲＯＭの部分構造を表わす断面図である。
【図６】図５に対応した等価回路図である。
【図７】この発明による単一メモリーセルの操作を表わす断面図である。
【図８】図７における単一メモリーセルが各種のモードにおいての操作条件を表わす説明図である。
【図９】ＢｉＡＮＤ−ＥＥＰＲＯＭの消去操作を表わす説明図である。
【図１０】ＢｉＡＮＤ−ＥＥＰＲＯＭのプログラミング操作を表わす説明図である。
【図１１】ＢｉＡＮＤ−ＥＥＰＲＯＭの読み出し操作を表わす説明図である。
【図１２】この発明による低電圧ＢｉＡＮＤ−ＥＥＰＲＯＭ双方向ＦＮ書き込み／消去メモリーの第３の実施例を表わす断面図である。
【図１３】この発明の第４の実施例による２ＴＢｉＮＯＲ−ＥＥＰＲＯＭの部分構造を表わす断面図である。
【図１４】図１３に対応した等価回路図である。
【図１５】この発明による２ＴＢｉＮＯＲ−ＥＥＰＲＯＭメモリーユニットの操作を表わす断面図である。
【図１６】図１５における２ＴＢｉＮＯＲ−ＥＥＰＲＯＭメモリーユニットが各種のモードにおいての操作条件を表わす説明図である。
【図１７】２ＴＢｉＮＯＲ−ＥＥＰＲＯＭの消去操作を表わす説明図である。
【図１８】２ＴＢｉＮＯＲ−ＥＥＰＲＯＭのプログラミング操作を表わす説明図である。
【図１９】２ＴＢｉＮＯＲ−ＥＥＰＲＯＭの読み出し操作を表わす説明図である。
【図２０】この発明の第５の実施例によるＥＥＰＲＯＭの部分構造を表わす断面図である。
【図２１】図２０に対応した等価回路図である。
【図２２】この発明によるＢｉＮＯＲ型フラッシュメモリーユニットの操作を表わす断面図である。
【図２３】図２２におけるＢｉＮＯＲ型フラッシュメモリーユニットが各種のモードにおいての操作条件を表わす説明図である。
【図２４】ＢｉＮＯＲ型フラッシュメモリーの消去操作を表わす説明図である。
【図２５】ＢｉＮＯＲ型フラッシュメモリーのプログラミング操作を表わす説明図である。
【図２６】ＢｉＮＯＲ型フラッシュメモリーの読み出し操作を表わす説明図である。
【図２７】メインビットライン（ＭＢＬ）とローカルビットライン（ＬＢＬ）との一対一対応のレイアウトを表わす説明図である。
【図２８】メインビットライン（ＭＢＬ）とローカルビットライン（ＬＢＬ）との一対二対応のレイアウトを表わす説明図である。
【符号の説明】
１０                          ＮＡＮＤ型ＥＥＰＲＯＭ
１２                          半導体基板
１４                          半導体ウェル
２０                          上方コントロールゲート
２２                          下方フローティングゲート
１００                        ＥＥＰＲＯＭ
１０２                        コンタクトプラグ
１０４                        コンタクトプラグ
１０６                        ドレイン電極
１０８                        ドレイン電極
２０２                        コンタクトプラグ
３００                        ＥＰＲＯＭ
４００                        ＥＥＰＲＯＭ
４０１                        コントロールゲート
４０２                        フローティングゲート
４０３                        ドレイン電極
４０４                        ソース電極
４０５                        コンタクトプラグ
６００                        ＢｉＡＮＤ−ＥＥＰＲＯＭ
７００                        ＥＥＰＲＯＭ
８００                        二トランジスターメモリーユニット
８０１                        コントロールゲート
８０２                        フローティングゲート
８０３                        ドレイン電極
８０４                        ソース電極
８０５                        コンタクトプラグ
８０６                        ソース電極
１０００                      ＥＥＰＲＯＭ
１１０１                      コントロールゲート
１１０２                      フローティングゲート
１１０３                      ドレイン電極
１１０４                      ソース電極
１１０５                      コンタクトプラグ
Ｂ、Ｂ１、Ｂ２〜ＢＮ              ＮＡＮＤ型メモリーセルブロック
ＢＬ１                        ローカルビットライン
Ｃ１、Ｃ２、Ｃ３              行
ＣＮＷ                        セルＮ型ウェル
ＤＰＷ                        ディープＰ型ウェル
ＬＢＬ、ＬＢＬ１、ＬＢＬ２    ローカルビットライン
Ｍ                            メモリートランジスター
Ｍ０〜ＭＮ                      ＮＭＯＳメモリーセル
ＭＢＬ                        メインビットライン
ＳＧ、ＳＧ０、ＳＧ１、ＳＧ２、ＳＧ３  二トランジスターメモリーユニットの選択トランジスター
ＳＧＢ                        ビットライン選択トランジスター
ＳＧＢＭ、ＳＧＢＭ１、ＳＧＢＭ２    メインビットライン選択トランジスター
ＳＧＳ                        ソースライン選択トランジスター
ＳＧＳ１、ＳＧＳ２            ソースライン選択トランジスター
ＳＬ                          ソースライン
ＳＰＷ                        シャローＰ型ウェル
ＳＰＷ１、ＳＰＷ２、ＳＰＷ３  シャローＰ型ウェルの行
ＷＬ０〜ＷＬ１５                  ワードラインードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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