(57)【要約】【課題】試験条件が互いに異なる複数のチップを搭載する半導体装置を、確実にバーンイン試験する。【課題を解決するための手段】第１チップの制御回路は、第２チップを動作させる制御信号を生成する。第１チップおよび第２チップは、互いに異なる製造プロセスで製造され、１つのパッケージに実装される。第１チップの試験制御回路は、第１チップの試験時に制御信号の第２チップへの伝達を禁止する。このため、例えば、第１チップのバーンイン試験時に、第２チップのトランジスタ等にストレスが加わることが防止される。この結果、試験条件の異なる第１チップおよび第２チップとを実装した半導体装置において、第１チップのみにストレスを与えて試験を実施できる。【解決手段】【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
互いに異なる製造プロセスで製造された第１チップおよび第２チップとが１つのパッケージに実装された半導体装置であって、
前記第１チップは、
前記第２チップを動作させる制御信号を生成する制御回路と、
前記第１チップの試験時に前記制御信号の前記第２チップへの伝達を禁止する試験制御回路とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１チップ用の第１電源端子と、
前記第２チップ用の第２電源端子とを備え、
前記試験制御回路は、前記第２チップに供給される全ての前記制御信号の出力を制御することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１チップおよび前記第２チップに共通の電源端子を備え、
前記試験制御回路は、前記第２チップに供給される前記制御信号のうち、前記第２チップを活性化するイネーブル信号の出力を制御することを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１チップは、
前記第１チップを試験モードに移行するための試験信号を受信する試験端子と、
通常動作で使用される入力信号を受信する入力端子と、
前記試験信号を受信したときに活性化され、前記入力端子に入力される信号の論理に応じて試験起動信号を出力する試験起動回路とを備え、
前記試験制御回路は、前記試験起動信号を受信したときに前記制御信号の伝達を禁止することを特徴とする半導体装置。
【請求項５】
互いに異なる製造プロセスで製造された第１チップおよび第２チップとが１つのパッケージに実装された半導体装置であって、
前記第１チップの内部回路用の第１電源端子と、
前記第２チップの内部回路用の第２電源端子と、
前記第１および第２チップの入出力回路用の第３電源端子とを備え、
前記第１チップは、
前記第２チップを動作させる制御信号を生成する制御回路を備え、
前記第２チップは、
前記第３電源端子に供給される電源電圧により動作し、前記第１チップの試験時に前記制御信号の前記第２チップの内部回路への伝達を禁止する試験制御回路を備えていることを特徴とする半導体装置。
【請求項６】
請求項１または請求項５記載の半導体装置において、
前記第１チップを試験するための試験起動信号を受信する試験起動端子を備え、
前記試験制御回路は、前記試験起動信号を受信したときに前記制御信号の伝達を禁止することを特徴とする半導体装置。
【請求項７】
請求項１または請求項５記載の半導体装置において、
前記試験制御回路は、前記第１チップの試験時に前記制御信号の出力ノードをハイインピーダンスにする出力禁止回路を備えていることを特徴とする半導体装置。
【請求項８】
請求項１または請求項５記載の半導体装置において、
前記試験制御回路は、前記第１チップの試験時に前記制御信号の出力ノードを高レベルに固定する高レベル固定回路を備えていることを特徴とする半導体装置。
【請求項９】
請求項１または請求項５記載の半導体装置において、
前記試験制御回路は、前記第１チップの試験時に前記制御信号の出力ノードを低レベルに固定する低レベル固定回路を備えていることを特徴とする半導体装置。
【請求項１０】
同一のパッケージに実装される製造プロセスの異なる別の半導体チップを動作させる制御信号を生成する制御回路と、
試験モード時に動作し、前記制御信号の出力を禁止する試験制御回路とを備えていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体チップを同一のパッケージ内に実装し、１パッケージでシステムを構成する半導体装置に関する。
特に、本発明は、上記半導体装置に搭載される試験回路に関する。
【０００２】
【従来の技術】
近時、プロセス技術が異なるロジックチップおよびメモリチップ等を１パッケージに収納し、システムとして動作する半導体装置が開発されている。この種の半導体装置は、マルチ・チップ・パッケージ（以下ＭＣＰと称する）あるいはマルチ・チップ・モジュール（以下ＭＣＭと称する）と称されている。
一般に、半導体装置は、試験工程において、バーンイン試験が実施される。バーンイン試験は、試験基板に搭載された複数の半導体装置を、高温、高電圧で所定時間動作させ、短時間でトランジスタ等の初期故障を取り除くための加速試験である。
【０００３】
バーンイン試験の試験条件は、初期故障品を確実に取り除くために、製造プロセス毎に最適に設定する必要がある。このため、バーンイン試験の条件は、ロジックチップとメモリチップとで異なる。例えば、ロジックチップは、１２５℃でバーンイン試験が実施され、メモリチップは、１００℃でバーンイン試験が実施される。
【０００４】
【発明が解決しようとする課題】
しかし、１つのパッケージにロジックチップとメモリチップとを搭載するＭＣＰでは、同じ試験条件でロジックチップとメモリチップとをバーンインしなくてはならない。半導体装置のバーンイン試験を、各チップの試験条件のうち緩い試験条件で実施した場合には、試験条件の厳しいチップの初期不良が十分に取り除けないおそれがある。半導体装置のバーンイン試験を、各チップの試験条件のうち厳しい試験条件で実施した場合には、試験条件の緩いチップに過剰なストレスが与えられ、不良率が上昇するおそれがある。
【０００５】
上記不具合を防止するため、従来、例えば実績のある製造プロセスで製造され、バーンイン試験の必要のないロジックチップを、ＭＣＰに搭載していた。この場合、１００℃でバーンイン試験を実施することで、ＭＣＰに搭載されたメモリチップの初期不良を取り除くことができる。
本発明の目的は、試験条件が互いに異なる複数のチップを搭載する半導体装置を、確実にバーンイン試験することにある。
【０００６】
本発明の別の目的は、半導体装置に搭載される複数のチップを、それぞれ最適な試験条件で試験することにある。
【０００７】
【課題を解決するための手段】
請求項１の半導体装置および請求項１０の半導体集積回路では、第１チップ（半導体集積回路）の制御回路は、第２チップ（半導体チップ）を動作させる制御信号を生成する。第１チップおよび第２チップは、互いに異なる製造プロセスで製造され、１つのパッケージに実装される。第１チップの試験制御回路は、第１チップの試験時に制御信号の第２チップへの伝達を禁止する。すなわち、第１チップの試験時に、第２チップが動作することが防止される。このため、例えば、第１チップのバーンイン試験時に、第２チップのトランジスタ等にストレスが加わることが防止される。この結果、第１チップおよび第２チップとを実装した半導体装置において、第１チップのみにストレスを与えてバーンイン試験を実施できる。
【０００８】
例えば、第１チップは、ロジックチップであり、第２チップは、メモリチップである。一般に、メモリチップは、ロジックチップに比べ製造プロセスが複雑である。このため、メモリチップにおけるバーンイン試験の温度は、ロジックチップより低く設定されている。本発明では、このような試験条件の異なる複数の半導体チップを搭載した半導体装置において、それぞれのチップを最適な条件で試験できる。
【０００９】
請求項２の半導体装置では、半導体装置は、第１チップ用の第１電源端子と、第２チップ用の第２電源端子とを有している。すなわち、電源は、第１チップと第２チップとで独立している。試験制御回路は、第２チップに供給される全ての制御信号の出力を制御する。このため、例えば、第１チップのバーンイン試験時に、第２電源端子への電源電圧の供給を停止することで、第２チップは、高温放置と等価な状態になる。この結果、第１チップの試験時に、第２チップのトランジスタ等に電界によるストレスが加わることを確実に防止できる。
【００１０】
請求項３の半導体装置では、半導体装置は、第１チップおよび第２チップに共通の電源端子を有している。試験制御回路は、第１チップの試験時に、第２チップを活性化するイネーブル信号の出力を禁止する。このため、第１チップの試験時に、第２チップは、電源電圧を受けるが、イネーブル信号を受信しない。したがって、第２チップは非活性化され、第２チップにストレスが加わることが防止される。
【００１１】
請求項４の半導体装置では、第１チップは、試験端子で試験信号を受信したときに、試験モードに移行する。第１チップの試験起動回路は、試験信号を受信したときに活性化され、第１チップの入力端子に入力される信号の論理に応じて試験起動信号を出力する。ここで、入力端子は、通常動作で使用される入力信号を受信する端子である。試験制御回路は、試験起動信号を受信したときに、制御信号の第２チップへの伝達を禁止する。このため、通常動作で使用される入力端子を利用して、複数の試験のうち所望の試験を実施できる。
【００１２】
請求項５の半導体装置では、互いに異なる製造プロセスで製造された第１チップおよび第２チップが１つのパッケージに実装されている。半導体装置は、第１チップの内部回路用の第１電源端子と、第２チップの内部回路用の第２電源端子と、第１および第２チップの入出力回路用の第３電源端子とを有している。すなわち、電源は、第１チップの内部回路と、第２チップの内部回路と、第１および第２チップの入出力回路とで独立している。第１チップの制御回路は、第２チップを動作させる制御信号を生成する。
【００１３】
試験制御回路は、第１チップでなく第２チップに形成されている。試験制御回路は、第３電源端子に供給される電源電圧により動作し、第１チップの試験時に制御信号の第２チップの内部回路への伝達を禁止する。このため、例えば、第１チップのバーンイン試験時に、第１および第３電源端子に電源電圧を供給し、第２電源端子への電源電圧の供給を停止することで、第２チップは、高温放置と等価な状態になる。試験制御回路が第２チップに形成されるため、特に、第１チップに汎用チップを使用する場合にも、第２チップにストレスが加わることを容易に防止できる。
【００１４】
請求項６の半導体装置では、試験起動端子は、第１チップを試験するための試験起動信号を受信する。試験制御回路は、試験起動信号を受信したときに制御信号の伝達を禁止する。このため、試験起動端子に所定の電圧を供給するだけで、第１チップを容易に試験できる。
請求項７の半導体装置では、試験制御回路の出力禁止回路は、第１チップの試験時に制御信号の出力ノードをハイインピーダンスにする。このため、例えば、バーンイン試験時に、第２チップを容易かつ確実に高温放置状態にできる。
【００１５】
請求項８の半導体装置では、試験制御回路の高レベル固定回路は、第１チップの試験時に第２チップへの制御信号の出力ノードを高レベルに固定する。例えば、高レベル固定回路の出力を、第２チップの入力端子のうち、低レベル時に活性化状態を示す端子に接続することで、第１チップの試験時に、第２チップを確実に非活性化状態にできる。
【００１６】
請求項９の半導体装置では、試験制御回路の低レベル固定回路は、第１チップの試験時に第２チップへの制御信号の出力ノードを低レベルに固定する。例えば、低レベル固定回路の出力を、第２チップの入力端子のうち、高レベル時に活性化状態を示す端子に接続することで、第１チップの試験時に、第２チップを確実に非活性化状態にできる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体装置の第１の実施形態を示している。この実施形態は、請求項１、２、６、７、１０に対応している。この半導体装置は、ロジックチップ（第１チップ）とＳＤＲＡＭ（第２チップ）とをパッケージ基板ＢＲＤに搭載してＭＣＰとして形成されている。ＳＤＲＡＭの製造プロセスは、ロジックチップと特性が異なる半導体素子を使用し、メモリセルの形成プロセスを付加して構成されている。即ち、ＳＤＲＡＭとロジックチップの製造プロセスは互いに異なる。通常、ロジックチップ単体のバーンイン試験は、１２５℃で実施され、ＳＤＲＡＭ単体のバーンイン試験は、１００℃で実施される。
【００１８】
パッケージ基板ＢＲＤは、ロジックチップの電源端子および接地端子にそれぞれ接続される第１電源端子ＶＤＤ１および第１接地端子ＧＮＤ１と、ＳＤＲＡＭの電源端子および接地端子にそれぞれ接続される第２電源端子ＶＤＤ２および第２接地端子ＧＮＤ２と、ロジックチップの試験制御端子に接続される試験制御端子ＢＩＺと、ロジックチップの入力端子および出力端子に接続される端子とを有している。
【００１９】
ロジックチップは、ＳＤＲＡＭを動作させる複数の制御信号ＣＮＴを生成するとともにＳＤＲＡＭからのデータを受信する論理回路（制御回路）１０と、試験制御回路１２とを有している。論理回路１０は、ＳＤＲＡＭの制御機能以外にもデータ処理等の所定の機能を有している。試験制御回路１２は、論理回路１０から出力されるＳＤＲＡＭ用の制御信号ＣＮＴを受信し、試験起動信号ＢＩＺが低レベルのときに制御信号ＣＮＴをＳＤＲＡＭに伝達する。試験制御回路１２は、試験起動信号ＢＩＺが高レベルのとき、制御信号ＣＮＴのＳＤＲＡＭへの伝達を禁止する。ロジックチップからＳＤＲＡＭに供給される制御信号ＣＮＴは、全て試験制御回路１２を介してＳＤＲＡＭに出力される。
【００２０】
ＳＤＲＡＭは、メモリセルアレイ１４と、メモリセルアレイ１４を動作させる制御回路、入出力回路等（図示せず）を有している。ＳＤＲＡＭの外部端子は、全てロジックチップに接続されている。すなわち、ＳＤＲＡＭは、ロジックチップからの制御信号ＣＮＴを受けて動作する。メモリセルアレイ１４から読み出されたデータは、ロジックチップを介してＭＣＰの外部に出力される。
【００２１】
図２は、図１に示したＭＣＰの構造を示している。この実施形態では、パッケージ基板ＢＲＤ上にＳＤＲＡＭとロジックチップとが積層されている。パッケージ基板ＢＲＤ、ＳＤＲＡＭおよびロジックチップは、ボンディングワイヤを介して互いに接続されている。なお、本発明は、積層構造のＭＣＰに限定されるものではない。例えば、本発明をパッケージ基板上にロジックチップとＳＤＲＡＭとを並列して配置したＭＣＭに適用してもよい。
【００２２】
図３は、図１に示した試験制御回路１２の詳細を示している。
試験制御回路１２は、ＳＤＲＡＭを動作させる制御信号ＣＮＴ（ＣＮＴ１、．．．、ＣＮＴｎ）毎にクロックトインバータ１２ａ（出力禁止回路）を有している。クロックトインバータ１２ａは、低レベルの試験起動信号ＢＩＺを受けたとき、制御信号ＣＮＴを反転した信号をそれぞれＩＯセル１４に出力する。クロックトインバータ１２ａは、高レベルの試験制御端子ＢＩＺを受けたとき、出力をハイインピーダンスにすることで、制御信号ＣＮＴのＩＯセル１４への出力を禁止する。
【００２３】
ＩＯセル１４は、プルダウン抵抗１４ａと出力バッファ１４ｂとを有している。クロックトインバータ１２ａがオフしているときに、ＳＤＲＡＭの入力端子ＭＩＮ１、．．．、ＭＩＮｎには、プルダウン抵抗１４ａにより低レベルが供給される。ここで、バッファ１４ｂは、ロジックチップではなく、ＳＤＲＡＭに形成されていてもよい。
次に、上述したＭＣＰのバーンイン試験について説明する。ＭＣＰのバーンイン試験は、ロジックチップとＳＤＲＡＭとに分けて実施される。
【００２４】
まず、複数のＭＣＰが試験基板に搭載される。試験基板は、試験炉内（１２５℃）に配置される。次に、ロジックチップに接続されている第１電源端子ＶＤＤ１および第１接地端子ＧＮＤ１のみが電源線に接続され、これ等端子ＶＤＤ１、ＧＮＤ１に所定の電圧が供給される。ＳＤＲＡＭに接続されている第２電源端子ＶＤＤ２および第２接地端子ＧＮＤ２は、電源線に接続されない。
【００２５】
この後、試験制御端子ＢＩＺに高レベルが供給され、試験制御回路１０のクロックトインバータ１２ａは、非活性化される。次に、ロジックチップの入力端子に試験信号が与えられることで図１に示した論理回路１０は動作し、ロジックチップのバーンイン試験が実施される。このとき、ＳＤＲＡＭには電源が供給されていない。また、ＳＤＲＡＭの全入力端子ＭＩＮ１、．．．、ＭＩＮｎには低レベルが供給されている。このため、ＳＤＲＡＭは、高温放置と等価な状態になる。一般に、ＳＤＲＡＭの高温放置規格は、１２５℃より高い。このため、ロジックチップのバーンイン試験中にＳＤＲＡＭ内のトランジスタ等にストレスがかかり劣化することはない。すなわち、本発明では、ＭＣＰに搭載された複数の半導体チップのうち所望のチップのみバーンイン試験が実施される。
【００２６】
ロジックチップのバーンイン試験後、１００℃の試験炉内でＳＤＲＡＭのバーンイン試験が実施される。このとき、第１電源端子ＶＤＤ１、第１接地端子ＧＮＤ１、第２電源端子ＶＤＤ２および第２接地端子ＧＮＤ２が電源線に接続され、これ等端子ＶＤＤ１、ＧＮＤ１、ＶＤＤ２、ＧＮＤ２に所定の電圧が供給される。すなわち、ロジックチップおよびＳＤＲＡＭの両方に電源が供給される。
【００２７】
試験起動端子ＢＩＺは低レベルにされ、試験制御回路１２のクロックトインバータ１２ａは活性化する。ロジックチップの入力端子に試験信号が与えられることで論理回路１０は動作する。論理回路１０で生成される制御信号ＣＮＴ（試験パターン）は、クロックトインバータ１２ａを介してＳＤＲＡＭに伝達される。そして、ＳＤＲＡＭのバーンイン試験が実施される。
【００２８】
なお、ＳＤＲＡＭのバーンイン試験時にロジックチップの内部回路も動作する。このため、上述した１２５℃でのロジックチップのバーンイン試験は、必要に応じて、１００℃でのＳＤＲＡＭのバーンイン試験時にロジックチップにかかるストレスを差し引いた条件で実施してもよい。
以上、本実施形態では、ロジックチップのバーンイン試験時に、試験制御回路１２は、制御信号ＣＮＴのＳＤＲＡＭへの伝達を禁止し、ＳＤＲＡＭが動作することを防止した。このため、ＳＤＲＡＭのトランジスタ等にストレスが加わることを防止できる。この結果、試験条件の異なる複数の半導体チップを搭載したＭＣＰ等の半導体装置において、それぞれのチップを最適な条件で試験できる。
【００２９】
ロジックチップの電源ＶＤＤ１、ＧＮＤ１とＳＤＲＡＭの電源ＶＤＤ２、ＧＮＤ２とを独立させたので、ロジックチップのバーンイン試験時に、ＳＤＲＡＭを高温放置と等価な状態にできる。この結果、ＳＤＲＡＭのトランジスタ等に電界によるストレスが加わることを確実に防止でき、素子が劣化することを防止できる。
ロジックチップのバーンイン試験を実施するための試験起動信号を受信する試験起動端子ＢＩＺを形成した。このため、試験起動端子ＢＩＺに高レベル電圧を供給するだけで、バーンイン試験を容易に実施できる。
【００３０】
ロジックチップのバーンイン試験時に、試験制御回路１２のクロックトインバータ１２ａにより、制御信号ＣＮＴの出力ノードをハイインピーダンスにした。このため、ＳＤＲＡＭを容易かつ確実に高温放置と等価な状態にできる。
図４は、本発明の半導体装置の第２の実施形態の要部を示している。この実施形態は、請求項１、２、６、７、１０に対応している。第１の実施形態と同じ要素については同一の符号を付し、これ等については詳細な説明を省略する。
【００３１】
この実施形態では、試験制御回路１２の出力は、プルダウン抵抗１４ａを有するＩＯセル１４またはプルアップ抵抗１６ａを有するＩＯセル１６に接続されている。その他の構成は、第１の実施形態と同じである。なお、バッファ１４ｂ、１６ｂは、ロジックチップではなく、ＳＤＲＡＭに形成されていてもよい。
プルダウン抵抗を有するＩＯセル１４は、高レベル時に活性化状態を示す入力端子（例えば、クロックイネーブル端子ＣＫＥ）に接続されている。プルアップ抵抗を有するＩＯセル１６は、低レベル時に活性化状態を示す入力端子（例えば、チップセレクト信号／ＣＳ、ロウアドレスストローブ端子／ＲＡＳ、コラムアドレスストローブ端子／ＣＡＳおよびライトイネーブル信号／ＷＥ）に接続されている。低レベルと高レベルとが選択的に供給される入力端子（例えば、アドレス端子）には、仕様に応じてＩＯセル１４、１６のいずれかが接続されている。その他の構成は、第１の実施形態と同じである。
【００３２】
この実施形態では、第１の実施形態と同様にロジックチップのバーンイン試験が実施される。この際、ＳＤＲＡＭの電源端子ＶＤＤ２および接地端子ＧＮＤ２には、電圧が供給されない。ＳＤＲＡＭの入力端子には、ＩＯセル１４、１６のいずれかにより低レベルまたは高レベルが供給され、ＳＤＲＡＭは、確実に非活性化状態に保持される。このため、ロジックチップのバーンイン試験時に、ＳＤＲＡＭは高温放置と等価な状態になり、ＳＤＲＡＭにストレスが与えられることはない。
【００３３】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図５は、本発明の半導体装置の第３の実施形態の要部を示している。この実施形態は、請求項１、２、６、８、９、１０に対応している。第１および第２の実施形態と同じ要素については同一の符号を付し、これ等については詳細な説明を省略する。
【００３４】
この実施形態では、第１の実施形態の試験制御回路１２の代わりに試験制御回路１８が形成されている。試験制御回路１８の出力は、プルアップ抵抗を有するＩＯセル１６またはプルダウン抵抗を有するＩＯセル１４に接続されている。プルアップ抵抗を有するＩＯセル１６は、高レベル時に活性化状態を示す入力端子に接続されている。プルダウン抵抗を有するＩＯセル１４は、第１の実施形態と反対に、低レベル時に活性化状態を示す入力端子に接続されている。なお、バッファ１４ｂ、１６ｂは、ロジックチップではなく、ＳＤＲＡＭに形成されていてもよい。その他の構成は、第１の実施形態と同じである。
【００３５】
試験制御回路１８は、図１に示したロジックチップの論理回路１０から出力される制御信号ＣＮＴの伝達ノードをそれぞれ強制的に低レベルおよび高レベルにするｎＭＯＳトランジスタ１８ａ（低レベル固定回路）およびｐＭＯＳトランジスタ１８ｂ（高レベル固定回路）を有している。ｎＭＯＳトランジスタ１８ａのソースは、第１接地端子ＧＮＤ１に接続され、ｐＭＯＳトランジスタ１８ａのソースは第１電源端子ＶＤＤ１に接続されている。ｎＭＯＳトランジスタ１８ａおよびｐＭＯＳトランジスタ１８ｂは、試験起動信号ＢＩＺが高レベルのときにオンする。ｎＭＯＳトランジスタ１８ａが接続された伝達ノードは、プルアップ抵抗を有するＩＯセル１６に接続されている。ｐＭＯＳトランジスタ１８ｂが接続された伝達ノードは、プルダウン抵抗を有するＩＯセル１４に接続されている。
【００３６】
この実施形態では、ロジックチップのバーンイン試験時に、ＳＤＲＡＭの電源端子ＶＤＤ２および接地端子ＧＮＤ２には、電圧が供給されない。また、ｎＭＯＳトランジスタ１８ａのオンにより、ＳＤＲＡＭにおける高レベル時に活性化状態を示す入力端子ＭＩＮ１には、非活性レベルである低レベルが供給される。ｐＭＯＳトランジスタ１８ｂのオンにより、ＳＤＲＡＭにおける低レベル時に活性化状態を示す入力端子ＭＩＮｎには、非活性レベルである高レベルが供給される。このため、ロジックチップのバーンイン試験中に、ＳＤＲＡＭは、高温放置と等価な状態になる。すなわち、ロジックチップのバーンイン試験時にＳＤＲＡＭにストレスが与えられることはない。
【００３７】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、ロジックチップのバーンイン試験時に、試験制御回路１８のｎＭＯＳトランジスタ１８ａのドレインを、ＩＯセル１６を介して、ＳＤＲＡＭの高レベル時に活性化状態を示す端子（ＭＩＮ１等）に接続した。あるいは、試験制御回路１８のｐＭＯＳトランジスタ１８ｂのドレインを、ＩＯセル１４を介して、ＳＤＲＡＭの低レベル時に活性化状態を示す端子（ＭＩＮｎ等）に接続した。このため、ロジックチップのバーンイン試験時に、ＳＤＲＡＭを確実に非活性化状態にできる。
【００３８】
図６は、本発明の半導体装置の第４の実施形態を示している。この実施形態は、請求項１、３、７、８、１０に対応している。第１および第２の実施形態と同じ要素については同一の符号を付し、これ等については詳細な説明を省略する。この実施形態では、ＭＣＰのパッケージ基板ＢＲＤは、ロジックチップおよびＳＤＲＡＭの電源端子および接地端子にそれぞれ接続される電源端子ＶＤＤおよび接地端子ＧＮＤと、ロジックチップの試験制御端子に接続される試験制御端子ＢＩＺと、ロジックチップの入力端子および出力端子に接続される端子とを有している。すなわち、ロジックチップおよびＳＤＲＡＭは、共通の電源端子ＶＤＤおよび接地端子ＧＮＤに接続されている。このため、ロジックチップのバーンイン試験時に、ロジックチップだけでなくＳＤＲＡＭにも電源電圧が供給される。
【００３９】
ロジックチップは、論理回路１０および試験制御回路２０を有している。試験制御回路２０は、制御信号ＣＮＴのうちクロックイネーブル信号ＣＫＥに対応する信号のＳＤＲＡＭへの伝達を禁止する複数のクロックトインバータ１２ａ（図示せず）を有している。クロックトインバータ１２ａは、第１の実施形態（図３）と同様に、試験起動信号ＢＩＺが高レベルのときに非活性化される。
【００４０】
このように、本実施形態では、クロックイネーブル信号ＣＫＥに対応する制御信号ＣＮＴのみが試験制御回路２０を介してＳＤＲＡＭに伝達される。クロック信号ＣＬＫ、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、アドレス信号ＡＤ等は、論理回路１０からＳＤＲＡＭに直接伝達される。
ロジックチップにおいて、クロックイネーブル信号ＣＫＥを出力するＩＯセル（図示せず）は、プルダウン抵抗を有している。このため、試験制御回路２０のクロックトインバータ１２ａの非活性化時に、ロジックチップから出力されるクロックイネーブル信号ＣＫＥは、低レベルに固定される。
【００４１】
ロジックチップのバーンイン試験中、ＳＤＲＡＭには、電源が供給されている。このため、ＳＤＲＡＭの内部回路は動作可能な状態にある。ＳＤＲＡＭは、高レベルのクロックイネーブル信号ＣＫＥを受けたとき、クロックバッファを活性化し、クロック信号ＣＬＫを内部回路に伝達する。チップセレクト信号／ＣＳ、アドレス信号ＡＤ等の入力バッファは、クロック信号ＣＬＫを受けて動作する。また、ＳＤＲＡＭは、低レベルのクロックイネーブル信号ＣＫＥを受けたとき、クロックバッファを非活性化し、クロック信号ＣＬＫの内部回路への伝達を禁止する。このとき、入力バッファは非活性化される。このため、ＳＤＲＡＭは、スタンバイ状態（正確には、クロックバッファが動作しない低消費電力状態）になる。
【００４２】
上記スタンバイ状態では、ＳＤＲＡＭのメモリセルアレイ１４は動作しない。このため、ロジックチップのバーンイン試験時に、メモリセルアレイ１４にストレスが与えられることはない。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、ロジックチップの電源とＳＤＲＡＭの電源とが共通の場合、ロジックチップのバーンイン試験時に、クロックイネーブル信ＣＫＥのＳＤＲＡＭへの供給を停止した。このため、ＳＤＲＡＭのメモリセルアレイ１４が動作することを防止でき、メモリセルアレイ１４にストレスが与えられることを防止できる。
【００４３】
図７は、本発明の半導体装置の第５の実施形態を示している。この実施形態は、請求項５、６、８、９に対応している。第１および第２の実施形態と同じ要素については同一の符号を付し、これ等については詳細な説明を省略する。
この実施形態では、ＭＣＰのパッケージ基板ＢＲＤは、ロジックチップの電源端子および接地端子にそれぞれ接続される第１電源端子ＶＤＤ１および第１接地端子ＧＮＤ１と、ＳＤＲＡＭの電源端子および接地端子にそれぞれ接続される第２電源端子ＶＤＤ２および第２接地端子ＧＮＤ２と、ロジックチップおよびＳＤＲＡＭの入出力部（ＩＯセル部）の電源端子および接地端子に接続される第３電源端子ＶＤＤ３および第３接地端子ＧＮＤ３と、試験制御回路２２に接続される試験制御端子ＢＩＺと、ロジックチップの入力端子および出力端子に接続される端子とを有している。
【００４４】
試験制御回路２２は、ロジックチップでなくＳＤＲＡＭの入出力部に形成されている。試験制御回路２２の電源端子および接地端子は、第３電源端子ＶＤＤ３および第３接地端子ＧＮＤ３に接続されている。
この実施形態では、ロジックチップのバーンイン試験時に、ロジックチップに接続されている第１電源端子ＶＤＤ１および第１接地端子ＧＮＤ１と、ロジックチップおよびＳＤＲＡＭの入出力部に接続されている第３電源端子ＶＤＤ３および第３接地端子ＧＮＤ３が電源線に接続される。ＳＤＲＡＭに接続されている第２電源端子ＶＤＤ２および第２接地端子ＧＮＤ２は、電源線に接続されない。このため、ロジックチップのバーンイン試験時に、ロジックチップ、ＳＤＲＡＭの入出力部および試験制御回路２２のみが動作する。
【００４５】
図８は、図７に示した試験制御回路２２の詳細を示している。
試験制御回路２２は、第１の実施形態（図３）と同じ論理で構成されている。すなわち、試験制御回路２２は、ＳＤＲＡＭを動作させる制御信号ＣＮＴ（ＣＮＴ１、．．．、ＣＮＴｎ）毎に、試験起動信号ＢＩＺに応じて活性化されるクロックトインバータ２２ａ（出力禁止回路）を有している。各クロックトインバータ２２ａは、ＩＯセル２４を介してロジックチップから制御信号ＣＮＴ（ＣＮＴ１、．．．、ＣＮＴｎ）を受信し、試験起動信号ＢＩＺが低レベルのとき（バーンイン試験モードでないとき）、受信した信号を入力信号ＭＩＮ１、．．．、ＭＩＮｎとしてＳＤＲＡＭの内部回路に出力する。
【００４６】
例えば、プルダウン抵抗を有するＩＯセル１４に対応する入力信号ＭＩＮ１は、高レベル時に活性化状態を示す信号である。プルアップ抵抗を有するＩＯセル１６に対応する入力信号ＭＩＮｎは、低レベル時に活性化状態を示す信号である。
ロジックチップのバーンイン試験を実施するとき、ＳＤＲＡＭに接続されている第２電源端子ＶＤＤ２および第２接地端子ＧＮＤ２は、電源線に接続されない。また、試験起動端子ＢＩＺには、高レベルが供給され、クロックトインバータ２２ａは非活性化される。このため、ＳＤＲＡＭの内部回路（メモリセルアレイ１４）は動作しない。したがって、ロジックチップのバーンイン試験時に、メモリセルアレイ１４にストレスが与えられることはない。
【００４７】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、試験制御回路２２を、ロジックチップおよびＳＤＲＡＭの入出力部に供給される専用電源ＶＤＤ３、ＧＮＤ３に接続した。このため、試験制御回路２２をＳＤＲＡＭ内に形成できる。この結果、ロジックチップが汎用チップの場合にも、バーンイン試験をロジックチップのみ対して実施できる。
【００４８】
図９は、本発明の半導体装置の第６の実施形態を示している。この実施形態は、請求項１、２、５、６、８、９、１０に対応している。第１および第２の実施形態と同じ要素については同一の符号を付し、これ等については詳細な説明を省略する。
この実施形態では、ロジックチップは複数の試験モードを有している。このため、ロジックチップの論理回路２６には、試験起動回路２６ａが形成されている。試験起動回路２６ａは、テスト端子ＴＥＳＴに高レベルを受けたときに活性化され、アドレス端子ＡＤ０、ＡＤ１に供給される信号の論理が、例えば”１０”のときに、試験起動信号ＢＩＺを高レベルに変化させる。アドレス端子ＡＤ０、ＡＤ１は、通常動作時にロジックチップのレジスタおよびＳＤＲＡＭのメモリセルを選択するためのアドレス信号を受信する。試験起動信号ＢＩＺの高レベルにより、試験制御回路１２のクロックトインバータ１２ａ（図示せず）は、非活性化される。
【００４９】
試験起動回路２６ａは、テスト端子ＴＥＳＴで高レベルを受け、アドレス端子ＡＤ０、ＡＤ１で例えば論理”００”を受けたときに、組み込み自己検査（ＢＩＳＴ；Ｂｕｉｌｔ−ｉｎ　Ｓｅｌｆ　Ｔｅｓｔ）を実施するための起動信号を出力する。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、試験制御回路２２のクロックトインバータ１２ａを、通常動作で使用する入力信号の組み合わせに応じて非活性化した。このため、少ない端子で複数の試験を実施できる。
【００５０】
図１０は、本発明の半導体装置の第７の実施形態を示している。この実施形態は、請求項１、２、５、６、８、９、１０に対応している。第１および第２の実施形態と同じ要素については同一の符号を付し、これ等については詳細な説明を省略する。
この実施形態では、ロジックチップは複数の試験モードを有している。このため、ロジックチップの論理回路２８には、試験起動回路２８ａが形成されている。試験起動回路２８ａは、コマンド端子ＣＭＤ１、ＣＭＤ２、ＣＭＤ３に複数回入力される信号の論理の組み合わせが、所定の組み合わせのときに、試験起動信号ＢＩＺを高レベルに変化させる。コマンド端子ＣＭＤ１、ＣＭＤ２、ＣＭＤ３は、通常動作時にロジックチップおよびＳＤＲＡＭを動作させるコマンド信号を受信する。試験起動信号ＢＩＺを高レベルに変化させるためのコマンド信号の組み合わせは、通常動作では入力されない組み合わせである。試験起動回路２６ａは、通常動作では使用されない別の組み合わせの信号を受けたとき、例えば、組み込み自己検査（ＢＩＳＴ；Ｂｕｉｌｔ−ｉｎ　Ｓｅｌｆ　Ｔｅｓｔ）を実施するための起動信号を出力する。
【００５１】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、通常動作で使用する入力端子のみを使用して試験起動信号ＢＩＺを高レベルにした。このため、試験端子を不要にできる。
なお、上述した実施形態では、本発明を、１つのロジックチップと１つのＳＤＲＡＭとで構成されたＭＣＰに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、１つのロジックチップと複数のメモリチップとで構成されたＭＣＰに適用してもよい。
【００５２】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）　互いに異なる製造プロセスで製造された第１チップおよび第２チップとが１つのパッケージに実装された半導体装置であって、
前記第１チップは、
前記第２チップを動作させる制御信号を生成する制御回路と、
前記第１チップの試験時に前記制御信号の前記第２チップへの伝達を禁止する試験制御回路とを備えていることを特徴とする半導体装置。
【００５３】
（付記２）　付記１記載の半導体装置において、
前記第１チップ用の第１電源端子と、
前記第２チップ用の第２電源端子とを備え、
前記試験制御回路は、前記第２チップに供給される全ての前記制御信号の出力を制御することを特徴とする半導体装置。
【００５４】
（付記３）　付記１記載の半導体装置において、
前記第１チップおよび前記第２チップに共通の電源端子を備え、
前記試験制御回路は、前記第２チップに供給される前記制御信号のうち、前記第２チップを活性化するイネーブル信号の出力を制御することを特徴とする半導体装置。
【００５５】
（付記４）　付記１記載の半導体装置において、
前記第１チップは、
前記第１チップを試験モードに移行するための試験信号を受信する試験端子と、
通常動作で使用される入力信号を受信する入力端子と、
前記試験信号を受信したときに活性化され、前記入力端子に入力される信号の論理に応じて試験起動信号を出力する試験起動回路とを備え、
前記試験制御回路は、前記試験起動信号を受信したときに前記制御信号の伝達を禁止することを特徴とする半導体装置。
【００５６】
（付記５）　付記１記載の半導体装置において、
前記第１チップは、
通常動作で使用される入力信号を受信する入力端子と、
前記入力端子に複数回入力される信号の論理の組み合わせに応じて試験起動信号を出力する試験起動回路とを備え、
前記試験制御回路は、前記試験起動信号を受信したときに前記制御信号の伝達を禁止することを特徴とする半導体装置。
【００５７】
（付記６）　互いに異なる製造プロセスで製造された第１チップおよび第２チップとが１つのパッケージに実装された半導体装置であって、
前記第１チップの内部回路用の第１電源端子と、
前記第２チップの内部回路用の第２電源端子と、
前記第１および第２チップの入出力回路用の第３電源端子とを備え、
前記第１チップは、
前記第２チップを動作させる制御信号を生成する制御回路を備え、
前記第２チップは、
前記第３電源端子に供給される電源電圧により動作し、前記第１チップの試験時に前記制御信号の前記第２チップの内部回路への伝達を禁止する試験制御回路を備えていることを特徴とする半導体装置。
【００５８】
（付記７）　付記１または付記６記載の半導体装置において、
前記第１チップを試験するための試験起動信号を受信する試験起動端子を備え、
前記試験制御回路は、前記試験起動信号を受信したときに前記制御信号の伝達を禁止することを特徴とする半導体装置。
（付記８）　付記１または付記６記載の半導体装置において、
前記試験制御回路は、前記第１チップの試験時に前記制御信号の出力ノードをハイインピーダンスにする出力禁止回路を備えていることを特徴とする半導体装置。
【００５９】
（付記９）　付記１または付記６記載の半導体装置において、
前記試験制御回路は、前記第１チップの試験時に前記制御信号の出力ノードを高レベルに固定する高レベル固定回路を備えていることを特徴とする半導体装置。
（付記１０）　付記１または付記６記載の半導体装置において、
前記試験制御回路は、前記第１チップの試験時に前記制御信号の出力ノードを低レベルに固定する低レベル固定回路を備えていることを特徴とする半導体装置。
【００６０】
（付記１１）　付記１または付記６記載の半導体装置において、
前記第１チップは、ロジックチップであり、
前記第２チップは、メモリチップであることを特徴とする半導体装置。
（付記１２）　同一のパッケージに実装される製造プロセスの異なる別の半導体チップを動作させる制御信号を生成する制御回路と、
試験モード時に動作し、前記制御信号の出力を禁止する試験制御回路とを備えていることを特徴とする半導体集積回路。
【００６１】
（付記１３）　付記１２記載の半導体集積回路において、
試験起動信号を受信する試験起動端子を備え、
前記試験制御回路は、前記試験起動信号を受信したときに前記制御信号の出力を禁止することを特徴とする半導体集積回路。
（付記１４）　付記１２記載の半導体集積回路において、
前記試験制御回路は、前記試験モード時に前記制御信号の出力ノードをハイインピーダンスにする出力禁止回路を備えていることを特徴とする半導体集積回路。
【００６２】
（付記１５）　付記１２記載の半導体集積回路において、
前記試験制御回路は、前記試験モード時に前記制御信号の出力ノードを高レベルに固定する高レベル固定回路を備えていることを特徴とする半導体装置。
（付記１６）　付記１２記載の半導体集積回路において、
前記試験制御回路は、前記試験モード時に前記制御信号の出力ノードを低レベルに固定する低レベル固定回路を備えていることを特徴とする半導体集積回路。
【００６３】
付記５の半導体装置では、第１チップの試験起動回路は、第１チップの入力端子に複数回入力される信号の論理の組み合わせに応じて試験起動信号を出力する。ここで、入力端子は、通常動作で使用される入力信号を受信する端子である。試験制御回路は、試験起動信号を受信したときに、制御信号の第２チップへの伝達を禁止する。このため、通常動作で使用される入力端子を利用して、複数の試験のうち所望の試験を実施できる。
【００６４】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００６５】
【発明の効果】
請求項１の半導体装置および請求項１０の半導体集積回路では、試験条件の異なる複数の半導体チップを搭載した半導体装置において、それぞれのチップを最適な条件で試験できる。例えば、第１チップのバーンイン試験時に、第２チップのトランジスタ等にストレスが加わることを防止できる。この結果、第１チップおよび第２チップとを実装した半導体装置において、第１チップのみにストレスを与えてバーンイン試験を実施できる。
【００６６】
請求項２の半導体装置では、第１チップの試験時に、第２チップのトランジスタ等に電界によるストレスが加わることを確実に防止できる。
請求項３の半導体装置では、第１チップの試験時に、第２チップを非活性化でき、第２チップにストレスが加わることが防止される。
請求項４の半導体装置では、通常動作で使用される入力端子を利用して、複数の試験のうち所望の試験を実施できる。
【００６７】
請求項５の半導体装置では、試験条件の異なる複数の半導体チップを搭載した半導体装置において、それぞれのチップを最適な条件で試験できる。特に、第１チップに汎用チップを使用する場合にも、第２チップにストレスが加わることを容易に防止できる。
請求項６の半導体装置では、試験起動端子に所定の電圧を供給するだけで、試験を容易に実施できる。
【００６８】
請求項７の半導体装置では、例えば、バーンイン試験時に、第２チップを容易かつ確実に高温放置状態にできる。
請求項８の半導体装置では、高レベル固定回路の出力を、第２チップの入力端子のうち、低レベル時に活性化状態を示す端子に接続することで、第１チップの試験時に、第２チップを確実に非活性化状態にできる。
【００６９】
請求項９の半導体装置では、低レベル固定回路の出力を、第２チップの入力端子のうち、高レベル時に活性化状態を示す端子に接続することで、第１チップの試験時に、第２チップを確実に非活性化状態にできる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１のＭＣＰの構造を示す斜視図である。
【図３】図１の試験制御回路の詳細を示す回路図である。
【図４】本発明の第２の実施形態の要部を示す回路図である。
【図５】本発明の第３の実施形態の要部を示す回路図である。
【図６】本発明の第４の実施形態を示すブロック図である。
【図７】本発明の第５の実施形態を示すブロック図である。
【図８】図７の試験制御回路の詳細を示す回路図である。
【図９】本発明の第６の実施形態を示すブロック図である。
【図１０】本発明の第７の実施形態を示すブロック図である。
【符号の説明】
１０　論理回路
１２　試験制御回路
１４　メモリセルアレイ
１２ａ　クロックトインバータ
１４　ＩＯセル
１４ａ　プルダウン抵抗
１４ｂ　出力バッファ
１６　ＩＯセル
１６ａ　プルアップ抵抗
１８　試験制御回路
２０　試験制御回路
２２　試験制御回路
２２ａ　クロックトインバータ
２４　ＩＯセル
２６　論理回路
２６ａ　試験起動回路
２８　論理回路
２８ａ　試験起動回路
ＢＩＺ　　試験制御端子
ＢＲＤ　　パッケージ基板
ＣＮＴ　　制御信号
ＧＮＤ１　第１接地端子
ＧＮＤ２　第２接地端子
ＧＮＤ３　第３接地端子
ＴＥＳＴ　テスト端子
ＶＤＤ１　第１電源端子
ＶＤＤ２　第２電源端子
ＶＤＤ３　第３電源端子
【図１】
2004053276.tif 000003
【図２】
2004053276.tif 000004
【図３】
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【図４】
2004053276.tif 000006
【図５】
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【図６】
2004053276.tif 000008
【図７】
2004053276.tif 000009
【図８】
2004053276.tif 000010
【図９】
2004053276.tif 000011
【図１０】
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