(57)【要約】      （修正有）【課題】残渣を生じることなく、精度良くエッチング可能な半導体装置の製造方法の提供。【解決手段】ゲート酸化膜により段差を持つポリシリコン膜７を積層後、フォトレジスト６を全面に塗布し、パターン形成せず段差が見えるまでフォトレジストをアッシングする。そのあとＲＩＥにより段差部のエッチングを行い、段差を緩和する。この後、フォトレジストをパターンしＳｉＯ２に対する選択比の高いＨＢｒでエッチングを行うことにより、残渣を生じないエッチングができる。【選択図】    図２
2004228316.tif 000002
【特許請求の範囲】
【請求項１】
基板上にパターンを形成する工程と、
前記基板および前記パターン上に半導体層を形成する工程と、
前記半導体層の表面上に第１のフォトレジストを塗布する工程と、
前記パターン上に形成された部分の前記半導体層の表面が露出する程度に前記第１のフォトレジストをアッシングする工程と、
前記半導体層を選択的にエッチングする工程と、
前記第１のフォトレジストを除去する工程と、
前記半導体層の表面に第２のフォトレジストを塗布しパターニングする工程と、
前記半導体層をエッチングする工程と、
前記第２のフォトレジストを除去する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体層は、多結晶シリコン層であることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体装置の製造工程において用いられる多結晶シリコン層のエッチング方法に関するもので、特にエッチング対象となる層の下地が高段差となっている工程におけるエッチングの方法である。
【０００２】
【従来の技術】
近年、半導体素子はＶＬＳＩ、ＵＬＳＩ等に見られるように高集積化、高性能化が進み、クォーターミクロン以下の精度が求められている。これらの要求を満たすために、エッチング工程では強異方性のＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：反応性イオンエッチング）が不可欠である。ＲＩＥが強異方性を実現しているのは側壁保護膜による効果が大きい。側壁保護膜とはエッチングの際に生じる被エッチング膜や、フォトレジストとの反応生成物が図１の様に側壁に堆積したもので、サイドエッチングを阻害し、レジストのパターンどおり精度良くエッチングを実現させる。
【０００３】
多結晶シリコンにおける強異方性エッチングでは塩素（Ｃｌ２）系や下地のＳｉＯ２への選択性などから臭化水素（ＨＢｒ）を用いたエッチングがこれに相当する。しかし、この強異方性をもつエッチングにも問題点がある。
【０００４】
高集積化に伴い線幅の微細化の他に多層化が進んでいる。このためエッチング対象の層の下地は一般に平坦ではない。例えば、抵抗を形成するとき近年ではゲート電極を形成後、絶縁膜を積層しその上に積層した多結晶シリコン膜を用いて形成するのが一般的である。この多結晶シリコン膜は下地のゲート電極やＬＯＣＯＳにて段差が生じている。この様な段差を有する多結晶シリコン膜を塩素（Ｃｌ２）系や臭化水素（ＨＢｒ）のガスを用いたＲＩＥの強異方性エッチングすると図１−（ｄ）の様な残渣１０が発生する。例として多結晶シリコン層を用いた抵抗素子の形成について図１を用いながら説明する。まず、シリコン基板１をＬＯＣＯＳ分離のために酸化し５０００［Å］の酸化膜４を形成する。次にゲート酸化膜５を１００［Å］形成しその上に多結晶シリコン膜を４０００［Å］積層し、ＲＩＥでゲート電極２を形成する。
【０００５】
さらに絶縁膜としてプラズマ酸化膜３を３００［Å］積層し、抵抗となる多結晶シリコン７を１０００［Å］積層後、ホウ素（Ｂ）を不純物導入する。この時点で断面は図１（ｂ）の様になり、ＬＯＣＯＳ４、ゲート電極２による段差が生じる。ただし、ＬＯＣＯＳの段差はバーズビーク（Ｂａｒｄｓ  ｂｅａｋ：酸化時のすその広がり）により多少緩和されているのでゲート電極ほど大きな問題にはならない。
【０００６】
このような段差をもつ多結晶シリコン膜のエッチングをＣｌ２系、ＨＢｒのガスを用いた強異方性のプロセスで行うと図１（ｄ）に示すように段差から少し離れた場所にフェンス状の残渣１０が生じる。このメカニズムは図１（ｃ）に示すように多結晶シリコン４０００［Å］のエッチングが終了した後段差の部分に残渣が残る。この残渣を除去する為にオーバーエッチングをおこなうが、この残渣の側壁にも側壁保護膜と同じ組成をもつデポジション膜９が積層しているためこのままオーバーエッチングを行うと図１（ｄ）のようにフェンス状の残渣１０が残ってしまう。この残渣の除去にはデポジション膜の強いマスキング効果により非常に長いオーバーエッチングを必要とする為下地の削れ量やＣＤロスの問題が生じる。
【０００７】
この問題を解決する為に用いられている方法としてひとつはＳＦ６などのフッ素（Ｆ）系のガスを用いた比較的等方的なエッチングであるが、ＣＤロス、エッチング後の形状の問題があるため、微細化の要求にはこたえられない。
その他の手段をして特開平８−１０７１０５のようにエッチングの際に排気スピードを大きくし反応性生物の付着をできるだけ無くす（例えば、特許文献１参照。）、エッチングガスにＡｒを導入しスパッタリングにより反応性生物の付着を防ぐ（例えば、特許文献２参照。）、などが考えられている。
【０００８】
【特許文献１】
特開平８−１０７１０５号公報（第２−３貢、第１図）。
【０００９】
【特許文献２】
特開平５−３０４１１９号公報（第２−４貢、第１図）。
【００１０】
【発明が解決しようとする課題】
しかし、これらの方法はポンプの交換や、新規ガスの導入などの大掛かりな装置の改造を必要とする。本発明ではこのような装置改造、ＣＭＰなどの平坦化プロセス、特殊なガスを導入することなくプロセスの改善にて高段差での多結晶シリコンのエッチング行うことができることを目的とする。
【００１１】
【課題を解決するための手段】
上記の課題を解決するために本発明では段差を有する多結晶シリコン膜をフォトレジストの塗布とアッシング（灰化）により、段差部の多結晶シリコンをＲＩＥ法でエッチングすることで段差を平坦化し、その後、不要となったフォトレジストを剥離しさらにフォトレジストをパターニングしてからＲＩＥ法で残渣を発生することなくエッチングを行うことを特徴としている。
【００１２】
【発明の実施の形態】
本願発明にかかる半導体装置の製造方法は、基板上にパターンを形成する工程と、基板およびパターン上に半導体層を形成する工程と、半導体層の表面上に第１のフォトレジストを塗布する工程と、パターン上に形成された部分の半導体層の表面が露出する程度に第１のフォトレジストをアッシングする工程と、半導体層を選択的にエッチングする工程と、を有する。第１のフォトレジストを除去する工程と、半導体層の表面に第２のフォトレジストを塗布しパターニングする工程と、半導体層をエッチングする工程と、第２のフォトレジストを除去する工程と、を有する。これにより、パターン上に形成された半導体層のエッチングが残渣が残らないように十分することが可能となる。
【００１３】
この様に、本発明によれば、下地が高段差となっている層のエッチングにおいてＣＭＰ等の平坦化プロセスを用いることなく、残渣を生じないエッチングを行うことができる。
【００１４】
以下、本発明の実施例をゲート電極形成後の２層目の多結晶シリコン膜７に抵抗素子を形成する場合を例にとって説明する。図１にて説明したようにエッチング対象となる多結晶シリコン膜７はゲート電極により４０００〜５０００［Å］段差が生じている。
【００１５】
まず、図２（ａ）の様にフォトレジストを全面に塗布し、露光によりパターニングを行うことなく現像する。次に多結晶シリコン膜７の段差部１１の一番高い所まで見フォトレジストをＯ２プラズマによるアッシング（Ａｓｈｉｎｇ：灰化）により後退させる。（図２（ｂ））。このアッシングは段差部とレジストの高さが全く同じになるように合わせる必要はなく、ある程度前後してもよい。
【００１６】
次にＳＦ６など比較的反応生成物を生じさせないガスを用いてエッチングを行うことにより多結晶シリコン膜７の段差部１１のみを選択的にエッチングすることができる。このエッチングにより断面図は図２（ｃ）の様になり、完全な平坦化ではないが多結晶シリコン膜７の段差部が大幅に改善された状態になる。
【００１７】
この後、フォトレジストを除去し、もう一度フォトレジストを塗布しパターニングを行う（図２（ｄ）、（ｅ））。段差があった部分はすでに下地が見えるか、ぎりぎり多結晶シリコン膜７が残っている状態なので、ＳｉＯ２に対して非常に大きな選択比を持つＨＢｒを用いたエッチングで残された多結晶シリコン部のエッチングを行う。以上により図１（ｄ）の様な残渣１０を生じることなく図２（ｆ）の様に段差を有する多結晶シリコン膜のエッチングを行うことができる。
【００１８】
【発明の効果】
以上説明したように、本発明によれば、多結晶シリコンに限らず下地が高段差となっている層のエッチングにおいてＣＭＰ等の平坦化プロセスを用いることなく、残渣を生じないエッチングを行うことができる。
また、残渣除去のために必要以上のオーバーエッチや等方的なエッチングの必要もないため、エッチングによるＣＤロスの減少、線幅の安定化が得られ、半導体装置の信頼性が向上する。
【図面の簡単な説明】
【図１】従来の多結晶シリコン２層目に抵抗素子を形成するまでの工程の断面図である。
【図２】本発明における多結晶シリコン２層目に抵抗素子を形成する工程の断面図である。
【符号の説明】
１  シリコン基板
２  ゲート電極（Ｐｏｌｙ−Ｓｉ）
３  絶縁酸化膜（ＳｉＯ２）
４  ＬＯＣＯＳ酸化膜（ＳｉＯ２）
５  ゲート酸化膜（ＳｉＯ２）
６  フォトレジスト
７  Ｐｏｌｙ−Ｓｉ膜
８  多結晶ポリシリコン抵抗
９  反応生成物
１０  多結晶シリコン残渣
１１  多結晶シリコンの段差部
【図１】
2004228316.tif 000003
【図２】
2004228316.tif 000004