(57)【要約】【課題】ランダムロジックに設けられるようなフリップフロップ回路を、半導体素子が微細化されても耐α線強度を保証でき、且つ、少ない素子数および最少の論理段数で形成可能な半導体集積回路技術を提供する。【解決手段】３個以上のフリップフロップＦＦ１，ＦＦ２…と、これらに保持された論理のうち過半数を占める値に応じた信号を出力する多数決回路ＭＪＲとからなるα線保証フリップフロップ回路１００であって、フリップフロップＦＦ１，ＦＦ２…に含まれるラッチ回路１９，２０を少なくとも１個が小さな駆動力を有する２個のインバータ回路ＩＮＶ２，ＩＮＶ３を互いに一方の入力端子を他方の入力端子に接続してなる構成とするとともに、多数決回路ＭＪＲをしきい値電圧が電源電圧の１／２近傍に設定したインバータ回路ＩＮＶ２０により構成し、フリップフロップＦＦ１，ＦＦ２…の出力に基づく信号が合成された電圧に応じて論理信号を出力させる構成とした。【選択図】        図９
2004336123.tif 000002
【特許請求の範囲】
【請求項１】
同一の信号が入力される３個以上のフリップフロップと、これら複数のフリップフロップの出力を受けて当該複数のフリップフロップに保持されている複数の論理値のうち過半数を占める論理値に応じて信号を出力する多数決回路とを有するデータ保持回路を備えた半導体集積回路であって、
上記フリップフロップは、２個のインバータ回路を互いに一方の出力端子を他方の入力端子に接続してなるラッチ回路、および、当該ラッチ回路に入力信号を入力又は遮断するゲート回路からなる回路を１段或いは複数段有する構成であることを特徴とする半導体集積回路。
【請求項２】
上記ラッチ回路を構成する２個のインバータ回路のうち少なくとも当該ラッチ回路の入力端子に出力端子が接続されたインバータ回路は、当該ラッチ回路に入力信号を供給する回路よりも小さな駆動力を有するように構成されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
上記多数決回路は、上記３個以上のフリップフロップの出力に応じた信号を合成した電圧レベルに応じて論理信号を出力する回路を備えていることを特徴とする請求項１又は２に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路におけるα線対策技術に関し、特にランダムロジックに設けられるようなフリップフロップ回路の耐α線強度を高くする技術に関する。
【０００２】
【従来の技術】
半導体集積回路、特に論理集積回路においては、データもしくは信号のレベルを一時的に保持する回路としてフリップフロップ型のラッチ回路がよく使用される。
【０００３】
ところで、半導体集積回路においては、素子の微細化に伴ないフリップフロップ回路内に蓄積する電荷量が小さくなるため、α線により発生した電荷による電位の反転を起こし易くなる。特にフリップフロップ回路は、半導体集積回路内に数多く使用されるとともに構成素子数も多いので最も小さな素子で構成されることが多い。また、一度反転すると、次に正常な値が取り込まれるまで誤った値が出力され続けるため、影響も大きい。そのため、一層α線による誤動作が起き易い。そこで、従来かかるα線に対する対策として、フリップフロップ回路の内部ノードに積極的に容量を付けたり、わざと寄生容量を増加するなどの技術が提案されている（例えば特許文献１）。
【０００４】
また、入力端子を共通にした３個以上のフリップフロップと、これらに保持された論理のうち過半数を占める論理に応じてハイレベル又はロウレベルの信号を出力する多数決論理回路とを備えたα線保証フリップフロップ回路についても提案されている（例えば特許文献２）。
【０００５】
【特許文献１】
特開平１０−１９９９９６号公報
【特許文献２】
特開２００２−１８５３０９号公報
【０００６】
【発明が解決しようとする課題】
半導体集積回路は半導体素子（以下、単に素子ともいう）のサイズと動作周波数がほぼ反比例の関係にあり、動作周波数の増加による消費電力の増加を抑えるため、フリップフロップ回路は半導体素子の微細化に比例して内部ノードの寄生容量も減少するように設計されることが多い。一方、α線がフリップフロップ回路内を通過することにより発生する電荷量は素子の微細化に伴い減少するが、その減少量は素子の微細化による内部ノードの寄生容量の減少量よりも小さい。
【０００７】
そのため、内部ノードに容量を付けるというα線対策では、素子の微細化が進むにつれてフリップフロップ回路内に相対的に大きな容量が必要となり、動作速度や消費電力、占有面積が犠牲になる。また、フリップフロップ回路を構成する素子のサイズを変えたり、あるいは使用する電源電圧の値を変えるたびに、フリップフロップ回路の内部ノードに付けるべき容量の大きさを見積もりし直さなければならず、設計負担が大きくなるという問題点があることが明らかとなった。
【０００８】
さらに、ＣＭＯＳ−ＬＳＩなどではスタンバイ電流を減らすためにしきい値の高いＭＯＳトランジスタを使用して論理回路を構成することがあるが、ＭＯＳトランジスタのしきい値を高くすると駆動力が低下してオン抵抗が大きくなり、α線により電位が変化したノードの電位が元にもどりにくくなり、戻る前に次段の論理ゲートが応答して誤動作を起こしやすくなるという不具合がある。また、ＬＳＩは低電源電圧化が進んでいるが、電源電圧が低下してＭＯＳトランジスタの駆動力が低下した場合や内部ノードの蓄積電荷量が減少した場合も同様に誤動作を起こしやすくなる。
【０００９】
また、特許文献２のデータ保持回路では、そのフリップフロップの構成や多数決論理回路の構成にトランジスタ個数の削減や論理段数の低減を図る余地があると考えられた。
【００１０】
この発明の目的は、ランダムロジックに設けられるようなフリップフロップ回路を、半導体素子が微細化されても耐α線強度を保証でき、且つ、少ない素子数および最少の論理段数で形成可能な半導体集積回路技術を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、３個以上のフリップフロップと、これらに保持された論理のうち過半数を占める値に応じた信号を出力する多数決回路とからなるデータ保持回路であって、上記フリップフロップに含まれるラッチ回路を少なくとも１個が小さな駆動力を有する２個のインバータ回路を互いに一方の出力端子を他方の入力端子に接続させてなる構成とするとともに、多数決回路を例えばしきい値電圧が電源電圧の１／２近傍に設定されたインバータ回路などにより構成し、複数のフリップフロップの出力が合成された電圧に応じて論理信号を出力させる構成としたものである。
【００１２】
このような手段によれば、複数のフリップフロップと多数決回路により正しいラッチデータを再現できるため、素子サイズが小さくなっても見かけ上高い耐α線強度が得られるとともに、フリップフロップのラッチや多数決回路の工夫された構成によりさらに全体の素子数やセル面積の低減および論理段数の削減を図ることが出来る。
【００１３】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
図１は、本発明を適用したα線保証フリップフロップ回路の基本構成を示す図である。
本実施例のα線保証フリップフロップ回路（データ保持回路）１０は、データ入力端子Ｄが結合された３個以上のフリップフロップＦＦ１，ＦＦ２…と、これらのフリップフロップＦＦ１，ＦＦ２…の出力を受けてこれらのフリップフロップＦＦ１，ＦＦ２…の保持データのうち過半数を占める値に応じた論理出力を行う多数決回路ＭＪＲとから構成され、例えばα線入射により何れかのフリップフロップＦＦ１，ＦＦ２…の保持データが反転したとしても多数決回路ＭＪＲによりα線による信号の変化が無視されて正常な出力が得られるものである。
このα線保証フリップフロップ回路１０は、例えばクロック同期型のフリップフロップとして動作するもので、個々のフリップフロップＦＦ１，ＦＦ２…はクロック端子が結合されて共通のクロック信号ＣＫが供給されるようになっている。
【００１４】
図２と図３には、複数のフリップフロップＦＦ１〜ＦＦ３に含まれるラッチ部の回路図の一例を示す。
複数のフリップフロップＦＦ１，ＦＦ２…には１段又は複数段のラッチ部がそれぞれ含まれるが、このラッチ部は、図２に示されるように、第１のインバータＩＮＶ２と駆動力の小さな第２のインバータＩＮＶ３とを、互いに一方の入力端子を他方の出力端子に接続してなるラッチ２０、ならびに、このラッチ２０に入力信号を入力又は遮断するゲート回路としての伝送ゲートＴＧとから構成される。
【００１５】
駆動力の小さいインバータＩＮＶ３は、ラッチ２０の入力側に出力端子が接続され、前段の回路（例えばインバータＩＮＶ１）と比較してその駆動力が小さく（例えば１０〜３０％）形成されている。それにより、保持データと逆相の信号が入力された場合でもラッチ２０の状態を速やかに反転させることが出来る。
【００１６】
図４にはフリップフロップＦＦ１，ＦＦ２…に内蔵されるラッチの回路構成例を示す。
例えば、回路のセル面積の低減を図るため、前段の回路（インバータＩＮＶ１）を半導体プロセスに従った通常の駆動力に構成した場合には、小さいインバータＩＮＶ３は後述の方法により通常のインバータの１０〜３０％の駆動力に形成される。ラッチ２０を構成するもう一方のインバータＩＮＶ２は後段の回路を駆動することを考慮すれば通常の駆動力に構成される。
【００１７】
０．１８μｍプロセスの場合には、拡散層に配線を所定本（例えば５本）接続可能な大きさのＭＯＳトランジスタ（すなわちゲート幅が１．８μｍ程度）が通常のＭＯＳトランジスタの大きさとして設定されるので、図４に示すように、ラッチ２０を構成する通常の駆動力のインバータＩＮＶ２はゲート幅が１．８μｍのＮチャネルＭＯＳトランジスタＱ１および同一ゲート幅のＰチャネルＭＯＳトランジスタＱ２とを電源電圧間に直列に接続した構成となる。
【００１８】
このような場合、駆動力の小さいインバータＩＮＶ３は、拡散層に接続可能な配線本数を少なくすることで構成素子のゲート幅を通常の半分以下（例えば０．６μｍや０．３μｍ）にするとともに、２個のＰチャネルＭＯＳトランジスタＱ３，Ｑ４と２個のＮチャネルＭＯＳトランジスタＱ５，Ｑ６とを電源電圧間に直列に接続することで所望の駆動力のものを構成することが出来る。ＭＯＳトランジスタＱ３〜Ｑ６の各ゲート電極は結合して入力端子とし、中間のＰチャネルＭＯＳトランジスタＱ４とＮチャネルＭＯＳトランジスタＱ５との接続ノードを出力端子としてインバータＩＮＶ３を構成する。
【００１９】
ラッチ部に備わるゲート回路は、図２に示したようなＭＯＳトランジスタのチャネル間に信号を伝送するタイプのものに限られず、図３に示すようにクロック信号ＣＫ等により電源電圧Ｖｃｃ，ＧＮＤを供給又は遮断することでインバータ回路をアクティブ又はハイインピーダンスにするクロックドインバータＩＮＶ１０を用いることも出来る。
【００２０】
図５には、図１の多数決回路ＭＪＲをＮＡＮＤゲートからなる組合せ論理回路で構成した一例を示す。
図５の多数決回路ＭＪＲは、複数のフリップフロップＦＦ１，ＦＦ２…が３個の場合には、例えば各フリップフロップＦＦ１，ＦＦ２，ＦＦ３の出力を受ける３個の２入力ＮＡＮＤ回路Ｇ１，Ｇ２，Ｇ３と、これらのＮＡＮＤ回路の出力を受ける３入力ＮＡＮＤ回路Ｇ４とにより構成することが出来る。
【００２１】
このような多数決回路ＭＪＲによれば、３個のフリップフロップＦＦ１〜ＦＦ３の出力のうち過半数を占める論理の値に応じた論理出力を行うことが出来る。また、２入力や３入力のＮＡＮＤ回路Ｇ１〜Ｇ３，Ｇ４はともに論理段数が１段で構成可能であるので、この多数決回路ＭＪＲの信号遅延は論理段数で２段分となり信号遅延を小さくすることが出来る。ただし、１段の論理段数で構成した３入力ＮＡＮＤ回路Ｇ４はロウレベルの出力が弱いという特性があるため、この特性を回避するためには、この多数決回路ＭＪＲの後段にインバータを２段設けるなどする必要がある。
【００２２】
図６には、図１の多数決回路ＭＪＲを入力電位に応じて論理動作するインバータ回路で構成した一例のα線保証フリップフロップ回路の後段部分の回路図を示す。同図において、クロックドインバータＩＮＶ１０とラッチ２０とは図１のフリップフロップＦＦ１〜ＦＦ３の後段部分を示している。
この実施例の多数決回路ＭＪＲは、個々のフリップフロップＦＦ１〜ＦＦ３の各々の出力を受ける３個のインバータＩＮＶ２１〜ＩＮＶ２３と、これらインバータＩＮＶ２１〜ＩＮＶ２３の出力を合成した電圧を受けて論理出力を行うインバータＩＮＶ２０とから構成される。
【００２３】
３個のインバータＩＮＶ２１〜ＩＮＶ２３は電源電圧Ｖｃｃ側に接続されるＭＯＳトランジスタのオン抵抗とグランドＧＮＤ側に接続されるＭＯＳトランジスタのオン抵抗とが同一になるように形成され、また、後段のインバータＩＮＶ２０はしきい値電圧Ｖｔｈが電源電圧Ｖｃｃ，ＧＮＤの１／２の電位になるように形成されている。
【００２４】
このような構成によれば、３個のインバータＩＮＶ２１〜ＩＮＶ２３は前段のラッチ２０の保持データに応じて電源電圧Ｖｃｃ側かグランドＧＮＤ側のＭＯＳトランジスタがオンされてその電位を出力するが、α線入射により前段のラッチ２０のうち１つの保持データが反転していた場合には、このラッチ２０に対応するインバータだけ逆側のＭＯＳトランジスタがオンされることになる。図６の例では、最上段のラッチ２０でα線エラーが発生し、最上段のインバータＩＮＶ２１だけ電源電圧Ｖｃｃ側がオンされた状態を示している。
【００２５】
その結果、複数のインバータＩＮＶ２１〜ＩＮＶ２３の出力ノードＮ１では、電源電圧ＶｃｃからグランドＧＮＤに貫通電流が流れることになるが、出力ノードＮ１の電位は電源電圧の１／２の電位よりもオンされているＭＯＳトランジスタが多い側に片寄った電位となる。そして、この電位に応じてインバータＩＮＶ２０の出力が決まるので、誤動作したラッチ２０の信号が無視されてインバータＩＮＶ２０から正しい論理信号が出力されることになる。
【００２６】
なお、図６の多数決回路ＭＪＲにおいて、３個のインバータＩＮＶ２１〜ＩＮＶ２３を構成するＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタのオン抵抗を例えば抵抗比で２：１などと異ならせた場合でも、後段のインバータＩＮＶ２０のしきい値電圧Ｖｔｈをそれに合わせて電源電圧Ｖｃｃ側またはグランド電位側に片寄らせて設定することで、α線誤動作により複数のインバータＩＮＶ２１〜ＩＮＶ２３のうち１個だけが逆の状態になった場合でも、その信号を無視して正しい論理信号が出力されるように構成することが出来る。
【００２７】
図７は、図１の多数決回路ＭＪＲを入力電位に応じて論理動作するインバータ回路で構成した場合の第１の変形例を示す回路図である。同図において、クロックドインバータＩＮＶ１０とラッチ２０とは図１のフリップフロップＦＦ１の後段部分を示している。
この第１変形例の多数決回路ＭＪＲは、図６の多数決回路ＭＪＲから前段のインバータＩＮＶ２１〜ＩＮＶ２３を省略するとともに、個々のフリップフロップＦＦ１，ＦＦ２…の出力を結合ノードＮ２で短絡させて、そこで合成された信号を１個のインバータＩＮＶ２５で受けて論理信号を出力するように構成したものである。
【００２８】
この変形例では、各ラッチ２０の出力信号を生成するインバータＩＮＶ２は電源電圧Ｖｃｃ側に接続されたＭＯＳトランジスタのオン抵抗とグランドＧＮＤ側に接続されたＭＯＳトランジスタのオン抵抗とがほぼ等しくなるように形成され、多数決回路ＭＪＲを構成するインバータＩＮＶ２５、および各ラッチ２０を構成する小さい駆動力のインバータＩＮＶ２はしきい値電圧Ｖｔｈが電源電圧の１／２の電位になるように形成されている。
【００２９】
このような構成によれば、正常時には複数のラッチ２０から同一レベルの信号が出力されているが、例えば駆動力の小さな１個のインバータＩＮＶ３にα線が入射してそのラッチ２０の入力側の信号レベルをハイレベルからロウレベル側へ、或いはその逆に変化させてしまった場合、それに伴い当該ラッチ２０のもう一方のインバータＩＮＶ２の状態も反転されるが、このインバータＩＮＶ２の出力端子は結合ノードＮ２において他の正常なラッチ２０のインバータＩＮＶ２の出力端子と結合されているため、図６に示した３個のインバータＩＮＶ２１〜ＩＮＶ２３と同様に、結合ノードＮ２の電位は電源電圧の１／２よりも誤動作のないときの出力レベル側に変位された電位となる。
したがって、インバータＩＮＶ２５では誤動作が無い場合と同様に動作し、誤動作したラッチ２０の信号が無視されて正しい論理信号が出力されることになる。
【００３０】
さらに、ラッチ２０を構成する小さな駆動力のインバータＩＮＶ３もしきい値電圧Ｖｔｈが電源電圧の１／２に設定されているため、α線入射により誤動作したインバータＩＮＶ３もこの結合ノードＮ２の信号を受けて正常な出力に戻される。また、他の正常なインバータＩＮＶ３…も結合ノードＮ２の信号により反転することはないので正常な出力のまま保たれる。
【００３１】
このような構成の多数決回路ＭＪＲによれば、インバータＩＮＶ３へのα線入射による誤動作を無視して正常な出力が得られるとともに、図６の多数決回路ＭＪＲよりも論理段数を１段少なくして、その分、信号遅延を小さくすることが出来る。
【００３２】
なお、図７の構成においても、ラッチ２０を構成する通常の駆動力のインバータＩＮＶ２の電源電圧側に接続される場合のオン抵抗とグランド側に接続された場合のオン抵抗とを例えば抵抗比で２：１などと異ならせた場合でも、それに応じてインバータＩＮＶ２５や駆動力の小さなインバータＩＮＶ３…のしきい値電圧Ｖｔｈを電源電圧Ｖｃｃ側またはグランド側に変位させることで、上述した通りの動作を行わせることが出来る。
【００３３】
図８は、図１の多数決回路ＭＪＲを入力電位に応じて論理動作するインバータ回路で構成した場合の第２の変形例を示す回路図である。
この第２変形例は、図７の実施例とほぼ同様の構成であるが、ラッチ２０の出力信号を形成するインバータＩＮＶ２Ａのサイズを大きくすることでこのインバータＩＮＶ２Ａにα線が入射した場合の誤動作も防ぐようにしたものである。
【００３４】
図７の実施例では、ラッチ２０を構成する通常の駆動力のインバータＩＮＶ２にα線が入射した場合、α線によりインバータＩＮＶ２の出力端子に放出される電荷の量が多いと、結合ノードＮ２の電位が正常なレベルから電源電圧の１／２を超えてしまい、それにより多数決回路ＭＪＲのインバータＩＮＶ２５や複数のラッチ２０を反転させてしまうことが考えられる。
【００３５】
そこで、図８の実施例では、上記のような誤動作が生じないように、ラッチ２０を構成する一方のインバータＩＮＶ２Ａ（出力端子がラッチ２０の出力側に接続されるインバータ）を、ゲート幅を大きくしたり或いは複数のインバータを並列に接続して構成するなどして、そのドレイン端子やソース端子の寄生容量Ｃ１を大きく形成している。それにより、α線入射によりラッチ２０の出力側に多くの電荷が放出された場合でも、それによる結合ノードＮ２の電位の変化が小さくされて誤動作が生じないようになっている。
【００３６】
なお、図８の例では、半導体プロセスの微細化に伴ってＭＯＳトランジスタを小さなサイズに形成できるようになっても、インバータＩＮＶ２Ａの部分のサイズだけは一定以上の大きさにする必要があるため、この部分については小型化を図ることが出来なくなるが、その他の部分についてはα線保証のためにトランジスタのサイズを犠牲にする必要がないので、α線保証フリップフロップ回路１０の全体としてはセル面積の小型化を図ることが出来る。
【００３７】
図９は、本発明を適用してα線保証したＤ型フリップフロップ回路の実施例を示す回路図である。
このα線保証Ｄ型フリップフロップ回路１００は、入力端子Ｄとクロック端子を共通にした３個のＤ型フリップフロップＦＦ１〜ＦＦ３と、α線入射による誤動作を無視するための多数決回路ＭＪＲとから構成されるものである。
【００３８】
個々のＤ型フリップフロップＦＦ１〜ＦＦ３は、マスタラッチ１９およびスレーブラッチ２０と、入力信号の取り込みを行うクロックドインバータＩＮＶ１０、および、スレーブラッチ２０へデータを取り込む伝送ゲートＴＧとから構成される。各ラッチ１９，２０を構成するインバータＩＮＶ２，ＩＮＶ３のうち、出力端子がラッチ１９，２０の入力側に接続されるインバータＩＮＶ３は駆動力が小さく形成されている。また、クロックドインバータＩＮＶ１０と伝送ゲートＴＧにはクロック信号ＣＫ，／ＣＫが供給され、クロックドインバータＩＮＶ１０はクロック信号ＣＫのハイレベルの期間に開いて信号を取り込む一方、伝送ゲートＴＧはクロック信号ＣＫのロウレベルの期間に開いて信号を取り込むようになっている。
【００３９】
多数決回路ＭＪＲは図６に示したものと同一である。
このような構成によれば、全体として通常のＤ型フリップフロップと同様の動作が得られるとともに、個々のフリップフロップＦＦ１〜ＦＦ３のラッチ１９，２０のうちα線入射により何れかの保持データが反転された場合でも、多数決回路ＭＪＲによりその誤動作が無視されて正常な出力を得ることが出来る。また、このような作用を得るためにＭＯＳトランジスタを一定の大きさに形成しなければいけないと云った制限がないため、半導体プロセスの微細化が進んでトランジスタサイズが小さくなれば小さくなるほど、回路のセル面積を小さくすることが出来る。また、クロック信号ＣＫの立ち上がりから信号出力までの信号遅延に係る論理段数は２段でありそれによるオーバーヘッドも少なくできるという利点がある。
【００４０】
図１０は、本発明を適用してα線保証したデータラッチ回路の実施例を示す回路図である。
このα線保証のデータラッチ回路は１０１、１ビットの入力信号をクロック信号ＣＫに同期して取り込んで出力する１段の同期型ラッチからなるフリップフロップＦＦ１〜ＦＦ３と、α線入射によるエラー信号を無視するための多数決回路ＭＪＲとから構成される。
【００４１】
個々のフリップフロップＦＦ１〜ＦＦ３は入力端子Ｄとクロック端子とが共通にされ、各々の出力は多数決回路ＭＪＲに送られるようになっている。多数決回路ＭＪＲは図６に示したものと同一である。
【００４２】
このような構成によれば、全体として１段の同期型ラッチの動作が得られるとともに、個々のフリップフロップＦＦ１〜ＦＦ３のラッチ２０のうちα線入射により何れかの保持データが反転された場合でも、多数決回路ＭＪＲによりその誤動作が無視されて正常な出力を得ることが出来る。また、図９の場合と同様に、半導体プロセスの微細化に伴って同様の比率で回路のセル面積を小さくすることができ、さらに、信号遅延を小さくすることが出来る。
【００４３】
図１１は、本発明を適用してα線保証したスキャンテスト診断機能付きのＤ型フリップフロップ回路の実施例を示す回路図である。
この実施例のα線保証Ｄ型フリップフロップ回路１０２は、図９の回路にスキャンテスト診断機能を付加したものであり、図９の回路に加えて、スキャンテスト用の信号パスを形成するスキャンテストデータ入力端子ＳＩＤおよびスキャンテストデータ出力端子ＳＯＤと、通常モードとスキャンテストモードの信号パスを入力側で切り換えるためのクロックドインバータＩＮＶ３４，ＩＮＶ３５と、この信号パスの切換えを行うスキャンテストイネーブル信号ＳＥＮの入力端子と、スキャンテストモードに出力端子ＳＯＤからデータ出力を行うインバータＩＮＶ４０等が設けられている。
【００４４】
インバータＩＮＶ４０はデータ出力端子Ｑ側のインバータＩＮＶ２０と同様のしきい値を有するように形成されている。また、入力データはクロックドインバータＩＮＶ３４，ＩＮＶ３５を介して取り込まれるため、個々のフリップフロップＦＦ１〜ＦＦ３の前段のゲート回路としては伝送ゲートＴＧ１が用いられている。
【００４５】
このような構成のα線保証Ｄ型フリップフロップ回路１０２によれば、通常モードにおいてデータ入力端子Ｄから出力端子Ｑの信号パスが選択されて該信号パスに沿ってα線保証のされたデータが送られる一方、スキャンテストモードではスキャンテストデータ入力端子ＳＩＤから出力端子ＳＩＤの信号パスが選択されて該信号パスにスキャンテスト用のデータが送られようになっている。スキャンテスト用のデータ入力端子ＳＩＤとデータ出力端子ＳＩＤとはデバイスの通常論理と異なるスキャンテスト用の論理パスに接続されており、この論理パスにテストデータを流して伝送後の出力データを観察することでデバイス内の個々の回路のスキャンテストを行うことが出来る。
【００４６】
以下、従来のα線保証フリップフロップ回路と本発明に係るα線保証フリップフロップ回路のセルサイズの関係を表わした図１２のグラフを参照しながら、本発明に係るα線保証フリップフロップ回路のセルサイズについて定性的に説明する。
【００４７】
図１２において、グラフの横軸は配線幅で表わしたプロセス世代を、縦軸はフリップフロップ回路（Ｄ型フリップフロップやデータラッチなど）が形成されるセルサイズを、点線Ａはα線対策のない従来のフリップフロップ回路の推移線を、実線Ｂはラッチを構成するＭＯＳトランジスタの寄生容量を大きくすることでα線対策を施した従来のα線保証フリップフロップ回路の推移線を、実線Ｃは本発明に係るα線保証フリップフロップ回路の推移線を、それぞれ示している。
【００４８】
半導体プロセスの微細化が進むにつれてＭＯＳトランジスタは小さく形成できるため、点線Ａに示すように、α線対策を施していないフリップフロップ回路のセル面積もＭＯＳトランジスタの大きさに比例して小さくすることが出来る。
【００４９】
ラッチの寄生容量を大きくすることでα線対策を施す場合、この寄生容量はα線入射に伴う電荷放出量に対して一定の寄生容量を付加することが必要なため、半導体プロセスの微細化が進んでＭＯＳトランジスタを小さく形成できるようになった場合でも、ラッチ部を構成するＭＯＳトランジスタは一定以上の大きさ、或いは一定個数以上設けて一定の寄生容量が付加されるようにする必要がある。そのため、実線Ｂに示すように、このようなα線保証フリップフロップ回路では、半導体プロセスの微細化が進んでも回路のセルサイズは飽和して一定以下に小さくすることは出来ない。
【００５０】
一方、本発明に係るα線保証フリップフロップ回路１００〜１０３の場合には、内部に複数のフリップフロップＦＦ１〜ＦＦ３や多数決回路ＭＪＲを設けるなどＭＯＳトランジスタの個数が多い分、α線対策を施していないフリップフロップ回路に比べてセルサイズは大きくなる。しかしながら、α線保証のために各ＭＯＳトランジスタのサイズに制約ないため、ＭＯＳトランジスタのサイズが小さくなるにつれて回路のセルサイズも小さくすることが出来る。そのため、半導体プロセスの微細化が進んで素子サイズが小さくなればなるほど、本発明に係るフリップフロップ回路のセルサイズは小型化することが出来る。従って、プロセスの微細化が進めば、従来のα線保証フリップフロップ回路よりもセルサイズを小さくすることが出来る。
【００５１】
なお、本発明に係るα線保証フリップフロップ回路の多数決回路ＭＪＲとして、図８のパターンを採用した場合には、ラッチ２０の部分に実線Ｂで示したものと同様の状況が生じてしまうため、この部分の占有面積は大きくなってしまうが、マスタ・スレーブ方式のフリップフロップ回路であればマスターラッチの部分は実線Ｃのように小型化を図ることができるので、全体としては、半導体プロセスの微細化に伴って従来のα線保証フリップフロップ回路よりも小型化を図ることが出来る。
【００５２】
また、複数のフリップフロップ回路と多数決論理回路とを備えた従来のα線保証フリップフロップ回路においては、実線Ｃに示されるように、半導体プロセスの微細化に伴って回路のセルサイズも小さくしていくことが出来るが、本発明に係るフリップフロップ回路の方が必要なＭＯＳトランジスタの個数を減らして小型化が図れ、必要な論理段数も減らして信号遅延を小さくできるという効果が得られる。
【００５３】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、実施例のα線保証フリップフロップ回路１００〜１０３では、多数決回路ＭＪＲとして図６の回路が適用されているが、図７や図８の多数決回路を適用することも出来る。また、駆動力の弱いインバータＩＮＶ３として図４の構成を例示したが、単純にＭＯＳトランジスタのゲート幅を小さくして駆動力を小さくしたり、その他、種々の公知技術を利用して駆動力が小さくなるように構成しても良い。
【００５４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤフリップフロップ回路やデータラッチ回路に適用した例について説明したがこの発明はそれに限定されるものでなく、半導体集積回路に搭載される種々のフリップフロップ回路に広く利用することができる。
【００５５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、フリップフロップ回路のα線保証を図ることが出来るとともに、半導体プロセスの微細化に伴ってＭＯＳトランジスタのサイズに比例して回路のセルサイズの小型化が図れ、さらに、複数のフリップフロップ回路と多数決論理回路とを備えた従来のα線保証フリップフロップ回路と比較しても、トランジスタの個数が削減され、回路の論理段数が減って信号遅延を小さくすることが出来るという効果がある。
【図面の簡単な説明】
【図１】本発明を適用したα線保証フリップフロップ回路の基本構成を示す図である。
【図２】図１のフリップフロップに含まれるラッチの一例を示す回路図である。
【図３】図１のフリップフロップに含まれるラッチの一例を示す回路図である。
【図４】図２と図３のラッチのトランジスタ構成を示す回路図である。
【図５】図１の多数決回路を組合せ論理ゲートで構成した一例を示す回路図である。
【図６】図１の多数決回路を入力電位に応じて論理動作する回路で構成したα線保証フリップフロップ回路の後段の部分を示す回路図である。
【図７】図１の多数決回路を入力電位に応じて論理動作する回路で構成した第１変形例を示す回路図である。
【図８】図１の多数決回路を入力電位に応じて論理動作する回路で構成した第２変形例を示す回路図である。
【図９】本発明を適用してα線保証したＤ型フリップフロップ回路の一実施例を示す回路図である。
【図１０】本発明を適用してα線保証したデータラッチ回路の一実施例を示す回路図である。
【図１１】本発明を適用してα線保証したスキャンテスト診断機能付きのＤ型フリップフロップ回路の一実施例を示す回路図である。
【図１２】従来のα線保証フリップフロップ回路と本実施例のフリップフロップ回路のセルサイズの関係を表わしたグラフである。
【符号の説明】
１０    α線保証フリップフロップ回路
１００，１０２  α線保証Ｄフリップフロップ回路
１０１  α線保証データラッチ回路
１９，２０  ラッチ
ＦＦ１，ＦＦ２…  フリップフロップ
ＩＮＶ２，ＩＮＶ３  インバータ
ＩＮＶ１０  クロックドインバータ
ＭＪＲ  多数決回路
ＴＧ    伝送ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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