(57)【要約】【課題】単結晶高誘電率誘電体層を含むデカップリング薄膜キャパシタを提供する。【解決手段】薄膜デカップリングキャパシタは、単結晶シリコン基板と、前記単結晶シリコン基板上にエピタキシャルに成長された単結晶中間層と、前記単結晶中間層上にエピタキシャルに成長された単結晶下部電極と、前記下部電極層上にエピタキシャルに成長された単結晶高誘電率誘電体層と、前記下部電極層、上部電極層の各々の複数の位置に接続された複数の導電体バンプと、を有する。【選択図】　図３
2004095638.tif 000002
【特許請求の範囲】
【請求項１】
単結晶シリコン基板と、
前記単結晶シリコン基板上にエピタキシャルに成長された単結晶中間層と、
前記単結晶中間層上にエピタキシャルに成長された単結晶下部電極と、
前記下部電極層上にエピタキシャルに成長された単結晶高誘電率誘電体層と、
前記下部電極層、上部電極層の各々の複数の位置に接続された複数の導電体端子と、
を有する薄膜デカップリングキャパシタ。
【請求項２】
前記単結晶中間層は、ＳｒＴｉＯ３、ＣｅＯ２、ＺｒＯ２、ＭｇＡｌ２Ｏ４、ＴｉＡｌＮからなる群から選ばれた少なくとも１つから形成されている請求項１記載の薄膜デカップリングキャパシタ。
【請求項３】
前記下部電極は、Ｉｒ、Ｒｈ、Ｒｕから成る群より選ばれた少なくとも１つから形成された下層と、その上に形成されたＰｔ層との積層を含む請求項１または２記載の薄膜デカップリングキャパシタ。
【請求項４】
前記高誘電率誘電体層は、ペロブスカイト型結晶構造を有する酸化物で形成されている請求項１〜３のいずれか１項記載の薄膜デカプリングキャパシタ。
【請求項５】
単結晶シリコン基板は、（１００）面または（１１１）面の主表面を有する請求項１〜４のいずれか１項記載の薄膜デカップリングキャパシタ。
【請求項６】
さらに、
前記単結晶高誘電率誘電体層と前記上部電極層との間に配置され、少なくとも１組の単結晶中間電極層とその上に配置された単結晶中間高誘電率誘電体層の積層を有する請求項１〜５のいずれか１項記載の薄膜デカップリングキャパシタ。
【請求項７】
さらに、
前記シリコン単結晶基板の裏面上に形成され、シリコンより熱膨張率が大きい材料の層、
を有する請求項１〜６のいずれか１項記載の薄膜デカップリングキャパシタ。
【請求項８】
前記単結晶シリコン基板がスルーホールを有し、
さらに
前記スルーホール内に形成された貫通導体と、
前記貫通導体に接続された導電性端子と、
を有する請求項１〜７のいずれか１項記載の薄膜デカップリングキャパシタ。
【請求項９】
さらに、
前記上部電極層上に形成され、絶縁層と該絶縁層内に埋め込まれた配線と複数の貫通導体とを含む多層薄膜配線構造を有する請求項１〜８のいずれか１項記載の薄膜デカップリングキャパシタ。
【請求項１０】
単結晶シリコン基板の表面上に、中間層をエピタキシャルに成長する工程と、
前記中間層上に下部電極層をエピタキシャルに成長する工程と、
前記下部電極層上に単結晶高誘電率誘電体層をエピタキシャルに成長する工程と、
前記単結晶高誘電率誘電体層上方に上部電極層を形成する工程と、
を含むデカップリングキャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャパシタに関し、特に高周波で動作する大規模集積回路（ＬＳＩ）から発生するノイズを吸収するためのデカップリングキャパシタとして用いるのに適した低インダクタンス、大容量のキャパシタに関する。
【０００２】
本明細書においては、１０以上の比誘電率を高誘電率と呼ぶ。
【０００３】
【従来の技術】
高周波で動作する大規模集積回路（ＬＳＩ）において、スイッチングノイズ等による誤動作を防ぐため、ノイズを吸収するデカップリングキャパシタを電源に並列に接続し、電源インピーダンスを下げる方法が用いられている。
【０００４】
電源インピーダンスＺは、
Ｚ（Ｐ）　∝　Ｖ／（ｎｉｆ）　　　　　　　　　　　　　　　　　（１）
で表される。ただし、Ｖは電源電圧、ｎはＬＳＩ当りの素子数、ｉは素子のスイッチング電流、ｆは駆動周波数である。
【０００５】
ＬＳＩの低電圧化、素子の高集積化、高周波数化のため、要求されるインピーダンスは、急激に低下している。デカップリングキャパシタのインピーダンスＺ（Ｃ）は、
Ｚ（Ｃ）　＝　［Ｒ２＋｛２πｆＬ−（１／２πｆＣ）｝２］１／２　　（２）
で与えられる。ただし、Ｒは抵抗、Ｌはインダクタンス、Ｃは容量である。デカップリングキャパシタの低インピーダンス化のためには、容量Ｃを大きくし、インダクタンスＬを小さくすることが望まれる。
【０００６】
通常デカップリングキャパシタとしては、ＬＳＩの周辺に積層セラミックキャパシタが配置される。積層セラミックキャパシタは、電極層とセラミック誘電体層とを交互に積層し、側面に一対の表面電極を形成し、１つおきの電極層に接続した構成を有している。大容量を提供することができるが、電極層が側面で表面電極に接続されるのでインダクタンスを小さくすることは容易でない。
【０００７】
ＬＳＩの動作周波数が高周波化されるにつれ、デカップリングキャパシタの低インダクタンス化が要求されるが、積層セラミックキャパシタでの対応は厳しくなっている。
【０００８】
低インダクタンスのキャパシタとして、薄膜キャパシタが開発されている。薄膜キャパシタは、例えばシリコン基板上に電極層と誘電体層とを積層し、電極層に選択的に開口を設けておき、絶縁層を貫通し電極層に厚さ方向から接続される引き出し電極を多数形成する。引き出し電極上に例えばハンダバンプを形成し、表面実装を行えるようにする。電極の各点と端子との間の距離を短くでき、低インダクタンス化に有利である。半導体プロセスを利用できるので、寸法精度を高くすることができ、バンプピッチを短くすることができる。
【０００９】
薄膜キャパシタは、誘電体薄膜を薄くすることが容易で、電極単位面積当りの容量を大きくするのに有利である。薄い誘電体層に欠陥があるとリーク電流が大きくなりやすい。積層セラミックキャパシタと比較すると、薄膜キャパシタを多層化することは容易でない。また、薄膜誘電体は誘電率が低くなる傾向を有する。このような事情により、積層セラミックキャパシタと比較すると、薄膜キャパシタで大容量を得ることは、容易でない。
【００１０】
薄膜キャパシタの容量増加、リーク電流低減化のため、特開平１１−９７２８９号公報は、薄膜キャパシタのリーク電流を減少させるため、誘電体層を２回に分けてゾルゲル法で形成することを提案している。２回めの成膜は、原料濃度の低いゾルゲル原料を用いている。多結晶誘電体層の品質を向上することにより、リーク電流を約１／３に減少することができると報告されている。
【００１１】
薄膜キャパシタの誘電体層は、高い誘電率を有することが好ましい。誘電率が高いほど、同一厚さ、同一面積で形成する容量が高くなる。高誘電率の誘電体層としては、ＢａＳｒＴｉＯ３（ＢＳＴ）が良く用いられている。ＢＳＴは、誘電率が高く（高誘電率）、低損失、高耐圧、安定性、高周波特性において優れている特性を有する。
【００１２】
図７は、従来の技術による薄膜キャパシタの構成例を示す。シリコン基板５１の表面上に酸化シリコン等の絶縁層５２が形成されている。絶縁層５２の上に、Ｐｔ等で形成された下部電極５３が形成され、下部電極５３上に、ＢＳＴ等で形成された高誘電率の誘電体層５４が形成される。誘電体層５４の上に、Ｐｔ等で形成された上部電極５９が形成される。
【００１３】
絶縁層５２上に形成された下部電極５３は、通常多結晶と成る。多結晶の下部電極５３上に形成された高誘電率の誘電体層５４も多結晶となる。多結晶の誘電体層５４は、多数のグレインを含み、グレインとグレインとの境界にはグレインバウンダリが配置される。グレインバウンダリはリーク電球が流れ易く、誘電体層のリーク特性、従って耐圧を劣化させ易い。
【００１４】
又、多結晶の各グレインが、図に示すように晶癖に従った表面を形成すると、誘電体層５４の表面の平滑性も失われる。誘電体層表面の凹凸が大きくなると、電界分布の均一性が損なわれ、電界集中を生じ、やはりリーク特性、耐圧を劣化させる原因となる。
【００１５】
平坦な表面を有する単結晶層で誘電体層を形成することができれば、リーク特性、耐圧の優れた薄膜キャパシタを提供することができる。
単結晶ＭｇＯ基板や、単結晶ＳｒＴｉＯ３（ＳＴ）基板上には、単結晶ＢＳＴのようなペロブスカイト構造の高誘電率誘電体層を形成することができる。しかしながら、安価で大面積のこのような単結晶基板を得ることは困難である。
【００１６】
図８は、単結晶誘電体層を用いた薄膜キャパシタの予測される特性を示すグラフである。
図８（Ａ）は、単結晶誘電体層を用いた薄膜キャパシタのリーク特性を、多結晶誘電体層を用いた薄膜キャパシタの特性と比較して示すグラフである。横軸はキャパシタへの印加電圧を単位Ｖで示し、縦軸はリーク電流を単位Ａ／ｃｍ２で示す。曲線ｐ１は、多結晶誘電体層を用いた場合の特性を示し、曲線ｓ１は、単結晶誘電体層を用いた場合の特性を示す。単結晶誘電体層を用いると、リーク電流はグレインバウンダリの消滅に従って大幅に低下する。
【００１７】
図８（Ｂ）は、単結晶誘電体層の誘電率の膜厚依存性を、多結晶誘電体層の誘電率の膜厚依存性と共に示すグラフである。横軸は膜厚を単位ｎｍで示し、縦軸は誘電率を示す。曲線ｐ２は、多結晶誘電体層の誘電率の変化を示す。多結晶誘電体層は、膜厚が１００ｎｍ以下になると、膜厚減少と共に誘電率が急激に低下する。
【００１８】
曲線ｓ２は、単結晶誘電体層の誘電率の膜厚依存性を示す。単結晶誘電体層の誘電率は全体的に多結晶誘電体層の誘電率より高い。膜厚の低下と共に誘電率は低下するが、多結晶誘電体層の場合のような急激な低下は見られない。
【００１９】
【発明が解決しようとする課題】
以上説明したように、薄膜キャパシタは従来多結晶誘電体層を用いて作成されてきた。多結晶誘電体層を単結晶誘電体層に置き換えることができれば、薄膜キャパシタの特性を大幅に改善することができる。
【００２０】
本発明の目的は、単結晶高誘電率誘電体層を含むデカップリング薄膜キャパシタを提供することである。
本発明の他の目的は、高周波数で動作する大規模集積回路の電源ノイズの低減に用いる低インダクタンス、大容量の薄膜デカップリングキャパシタを提供することである。
【００２１】
本発明のさらに他の目的は、このような薄膜デカップリングキャパシタの製造方法を提供することである。
【００２２】
【課題を解決するための手段】
本発明の１観点によれば、単結晶シリコン基板と、前記単結晶シリコン基板上にエピタキシャルに成長された単結晶中間層と、前記単結晶中間層上にエピタキシャルに成長された単結晶下部電極と、前記下部電極層上にエピタキシャルに成長された単結晶高誘電率誘電体層と、前記下部電極層、上部電極層の各々の複数の位置に接続された複数の導電体バンプと、を有する薄膜デカップリングキャパシタが提供される。
【００２３】
本発明の他の観点によれば、単結晶シリコン基板の表面上に、中間層をエピタキシャルに成長する工程と、前記中間層上に下部電極層をエピタキシャルに成長する工程と、前記下部電極層上に単結晶高誘電率誘電体層をエピタキシャルに成長する工程と、前記単結晶高誘電率誘電体層上方に上部電極層を形成する工程と、を含むデカップリングキャパシタの製造方法が提供される。
【００２４】
【発明の実施の形態】
本発明者等は、単結晶シリコン基板上に単結晶下部電極、単結晶誘電体層を成長することができることを発見した。
＊＊　図１（Ａ）は、サンプルの構成を示す。（１００）面を有するシリコン基板１ｘを準備する。ＳｒＴｉＯ３スパッタリングターゲット、Ａｒ／Ｏ２雰囲気を用い、シリコン基板の（１００）面上に、絶縁材料の中間層として厚さ約１００ｎｍのＳｒＴｉＯ３膜２ｘを基板温度８００℃でＲＦスパッタリングにより形成する。
【００２５】
基板温度を６００℃とし、中間層２ｘの上に下部電極層として厚さ約５００ｎｍのＰｔ層３ｘをＡｒ雰囲気のＤＣスパッタリングにより形成し、さらにその上に誘電体層として高誘電率のペロブスカイト酸化物である厚さ約５０ｎｍのＢａＳｒＴｉＯ３層４ｘをＡｒ／Ｏ２雰囲気のＲＦスパッタリングにより形成する。このようにしてサンプル１０ｘを作成し、Ｘ線解析を行って誘電体層４ｘが単結晶になっているかを検証した。この構成で誘電体層４ｘが単結晶になっていれば、この上に上部電極を形成するだけで単結晶誘電体層を有する薄膜キャパシタが形成できる。
【００２６】
図１（Ｂ）は、サンプル１０ｘの構成各層に対する極点パターンを示す半球図である。サンプル１０ｘの基板法線方向＜００１＞、面内方向＜１００＞及びその等価方向が示されている。（１１０）面による回折方向が、黒丸で示したように分布する。
【００２７】
図１（Ｃ）は、図１（Ｂ）の半球を上方より見た図である。等価な（１１０）面回折ピークの位置が、９０度間隔で４つ分布している。Φスキャンを行うと、これらの方位が検出できる。
【００２８】
図１（Ｄ）は、サンプルに対するΦスキャンパターンを示すグラフである。横軸は角度Φを単位度で示し、縦軸はＸ線回折強度を示す。基板シリコンの（２２０）面回折ビームは、９０度間隔で測定されている。基板上に形成した中間層２ｘ、下部電極層３ｘ、誘電体層４ｘは、それぞれ揃った位置に（２２０）回折パターンを明瞭に示している。シリコン基板の（２２０）回折パターンと、その上に形成した薄膜各層の（２２０）回折パターンとは４５度ずれている。これは、ＳｉとＳｉＯとは格子定数が異なり、ＳＴＯが４５°回転した状態で、格子整合性がとれるためである。
【００２９】
図１〈Ｄ〉に示す結果から、（１００）面Ｓｉ基板の表面上には、チタン酸ストロンチウム（ＳＴ）層、白金層、ＢＳＴ層を順次それぞれエピタキシャルに成長できることが判る。
【００３０】
図２は、シリコン基板として（１１１）面シリコン基板を用いた時の実験結果を示す。
図２（Ａ）は、サンプルの構成を示す。（１１１）面シリコン基板１ｙの表面上に、厚さ約１００ｎｍのＣｅＯ２層２ｙを基板温度８００℃で、Ａｒ／Ｏ２雰囲気、ＲＦスパッタリングを用いて堆積し、基板温度６００℃でその上に厚さ約５００ｎｍのＰｔ層３ｙをＡｒ雰囲気、ＤＣスパッタリングを用いて堆積し、厚さ約５０ｎｍのＢＳＴ層４ｙをＡｒ／Ｏ２雰囲気、ＲＦスパッタリングを用いて堆積する。このようにして形成したサンプル１０ｙを、Ｘ線で解析した。
【００３１】
図２〈Ｂ〉は、Ｘ線の極点パターンを示す。半球上にシリコン基板の法線方向＜１１１＞及び面内方向＜１０‐１＞及びその等価方向が示されている。
図２（Ｃ）は、図２〈Ｂ〉の半球を上方から見た図である。図２（Ｂ）、（Ｃ）において、（１１０）面による回折方向が黒丸で示されている。
【００３２】
図２（Ｄ）は、サンプルのΦスキャンパターンを示すグラフである。横軸は角度Φを単位度で示し、縦軸はＸ線回折光の強度を任意単位で示す。シリコン基板１ｙ、ＣｅＯ２層２ｙ、Ｐｔ層３ｙ、ＢＳＴ層４ｙがそれぞれ、同一の位置で（２２０）面による回折パターンを示している。すなわち、（１１１）シリコン基板上に形成したＣｅＯ２層２ｙ、Ｐｔ層３ｙ、ＢＳＴ層４ｙはそれぞれ、基板上にエピタキシャルに成長し、基板と同一の結晶軸方向を有する単結晶層であることが判る。
【００３３】
これらの実験結果により、単結晶シリコン基板上にエピタキシャルにＳｒＴｉＯ３，ＣｅＯ２の絶縁性中間層が成長でき、その上にＰｔの貴金属下部電極層、ＢａＳｒＴｉＯ３の高誘電率ペロブスカイト誘電体層がエピタキシャルに成長できることが判る。＊＊＊
単結晶シリコン基板上に、中間層をエピタキシャルに成長し、その上に順次下部電極、誘電体層をエピタキシャルに成長することができる。
【００３４】
シリコン基板上にエピタキシャル成長できる中間層の材料としては、上に説明したフルオライト構造のＣｅＯ２、ペロブスカイト構造のＳｒＴｉＯ３の他、ＺｒＯ２，ＭｇＡｌ２Ｏ４などの酸化物、ＴｉＡｌＮ等の窒化物を用いることができる。
【００３５】
単結晶下部電極の材料としては、上述のＰｔの他、Ｉｒ，Ｒｕ，Ｒｈ等の貴金属を用いることができる。Ｉｒ，Ｒｕ，Ｒｈ等の貴金属はＰｔよりさらに抵抗率が低く電極として適している。但し、酸化する性質を有する。酸化を防ぐ場合はＰｔを用いることが好ましい。また、ＳｒＲｕＯ３、ＬａＮｉＯ３，ＬａＳｒＣｏ３等の導電性酸化物、ＡｌＴｉＮ等の導電性窒化物等も利用できる。
【００３６】
エピタキシャルに成長する高誘電率誘電体層の材料としては、上述の（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）の他、ＳｒＴｉＯ３（ＳＴ），ＢａＴｉＯ３、Ｂａ（Ｚｒ、Ｔｉ）Ｏ３，Ｂａ（Ｔｉ、Ｓｎ）Ｏ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３（ＰＬＺＴ），Ｐｂ（Ｍｎ、Ｎｂ）Ｏ３−ＰｂＴｉＯ３（ＰＭＮ−ＰＴ）、Ｐｂ（Ｎｉ，Ｎｂ）Ｏ３−ＰｂＴｉＯ３等のペロブスカイト型酸化物を用いることができる。
【００３７】
１層の誘電体層を挟む１対の電極を形成する代りに、複数層の誘電体層を電極層で挟む構成としてもよい。中間に配置される電極は、エピタキシャル成長可能なように下部電極と同様の材料で形成する。
【００３８】
上部電極は単結晶である必要はなく、下部電極同様の材料およびＡｕ、Ｃｕ、Ａｌ等の導電材料やこれらの合金、他の材料との複合材料等を用いることができる。
【００３９】
以下、本発明の実施例を説明する。
図３は、本発明の実施例による薄膜キャパシタの製造工程を示す断面図である。
【００４０】
図３〈Ａ）に示すように、（１１１）シリコン基板１を、マルチターゲット、ＤＣ−ＲＦマグネトロンスパッタリング装置にセットし、基板温度８００℃とする。Ａｒ／Ｏ２雰囲気、ＲＦ電源を用い、ＣｅＯ２ターゲットから基板上にＣｅＯ２をスパッタリングし、厚さ約１００ｎｍの中間層２を成膜する。中間層２は、基板１の結晶配向に従ってエピタキシャルに成長し、（１１１）面を形成する。
【００４１】
基板温度を６００℃とし、Ａｒ雰囲気、ＤＣ電源を用いて、Ｐｔターゲットから、Ｐｔ層３を厚さ約５００ｎｍ成膜する。Ｐｔ下部電極層３は、ＣｅＯ２中間層２の配向に従いエピタキシャルに成長する。基板温度を６００℃に保ち、Ａｒ／Ｏ２雰囲気、ＲＦ電源を用いて、ＢａＳｒＴｉＯ３ターゲットを用い、ＢａＳｒＴｉＯ３層４を厚さ約５０ｎｍスパッタリングで成膜する。ＢａＳｒＴｉＯ３層４もエピタキシャルに成長する。
【００４２】
次に、基板温度を３００℃とし、ＤＣ電源、Ａｒ雰囲気、Ｐｔターゲットを用い、Ｐｔ層９を厚さ約５００ｎｍ基板上に成膜する。上部電極であるＰｔ層９は、配向させる必要がないため、低温で成膜している。
【００４３】
基板を裏返しにしてスパッタリング装置にセットし、基板温度３００℃で、基板裏面にＣｒ層１０を厚さ約５００ｎｍ成膜する。このＣｒ層１０は、基板の反りを防止するための層である。
【００４４】
図３（Ｂ）に示すように、上部電極層９の上にレジストパターンＰＲ１を形成し、下部電極露出領域に開口を形成する。レジストパターンＰＲ１をマスクとして、上部電極９をミリングによりパターニングする。その後、Ｏ２雰囲気中５００℃でポストアニールを行なう。
【００４５】
図３（Ｃ）に示すように、パタ−ニングした上部電極９の上に感光性ポリイミド層１１を形成し、露光、現像することにより、下部電極引出し領域および上部電極引き出し領域に開口を形成する。
【００４６】
図３（Ｄ）に示すように、ポリイミド層１１をマスクとし誘電体層４をエッチングする。下部電極引き出し領域の誘電体層４をエッチングして除去し、下部電極３を露出する。
【００４７】
図３〈Ｅ）に示すように、Ａｕ／Ｎｉ／Ｃｒ積層を堆積し、パターニングすることにより電極パッド１２を形成する。電極パッド１２上にハンダバンプ１３を形成する。
【００４８】
なお、下部電極に対する１つのバンプ及び上部電極に対する１つのバンプを図示したが、薄膜キャパシタ全体には多数のバンプが形成され、上部電極、下部電極とも夫々複数位置でバンプに接続される。
【００４９】
上述の実施例においては、シリコン基板として（１１１）シリコン基板を用い、中間層としてＣｅＯ２層を用い、下部電極としてＰｔ層を用いた。これらは、制限的なものではなく、種々変更することが可能である。以下、再び図３を参照し、本発明の他の実施例を説明する。
【００５０】
図３（Ａ）に示すように、（１００）Ｓｉ基板１をマルチターゲットＤＣ−ＲＦマグネトロンスパッタリング装置にセットし、基板温度を８００℃に設定する。Ａｒ／Ｏ２雰囲気、ＲＦ電源を用い、ＳｒＴｉＯ３膜２を厚さ約５０ｎｍ成膜する。ＳｒＴｉＯ３膜は、中間層２としてエピタキシャルに成長する。
【００５１】
次に、基板温度を６００℃に設定する。ＤＣ電源、Ａｒ雰囲気を用い、Ｉｒ層を厚さ約２００ｎｍ成膜し、続いてＰｔ層を厚さ約５０ｎｍ成膜する。Ｉｒ／Ｐｔ積層による下部電極３が形成される。基板温度を６００℃に保ち、ＲＦ電源、Ａｒ／Ｏ２雰囲気を用い、ＢＳＴ層４を厚さ約５０ｎｍ成膜する。基板温度を３００℃に下げ、ＤＣ電源、Ａｒ雰囲気を用い、Ｐｔ層を厚さ約５００ｎｍ成膜する。
【００５２】
この実施例においてはシリコン基板１が（１００）基板であり、中間層２がＳｒＴｉＯ３層で形成され、下部電極３がＩｒ／Ｐｔ積層で形成されている。その他の点は前述の実施例と同様である。
【００５３】
（１００）シリコン基板上にエピタキシャル層を成長する場合、成膜温度を（１１１）基板の場合より下げても、エピタキシャル成長が可能である。以下、再び、図３を参照し、他の実施例を説明する。
【００５４】
図３（Ａ）に示すように、（１００）シリコン基板をマルチターゲットＤＣ−ＲＦマグネトロンスパッタリング装置にセットする。基板温度を７５０℃に設定する。ＲＦ電源、Ａｒ雰囲気を用い、中間層２としてＴｉＡｌＮ層２を厚さ約５０ｎｍ成膜する。ＴｉＡｌＮ層２は、導電性があるが抵抗が高く、これのみで下部電極として用いるには不十分である。
【００５５】
基板温度を５００℃に設定する。ＤＣ電源、Ａｒ雰囲気を用いＩｒ層３を厚さ約２００ｎｍ成膜する。このＩｒ層３が主たる下部電極として機能する。基板温度を５００℃に保ち、ＲＦ電源、Ａｒ／Ｏ２雰囲気を用い、誘電体層としてＢａＳｒＴｉＯ３層４を厚さ約５０ｎｍ成膜する。次に、基板温度を３００℃に下げ、ＤＣ電源、Ａｒ雰囲気を用い、Ｐｔ層９を厚さ約５００ｎｍ成膜する。基板を裏返し、基板温度３００℃でＤＣ電源、Ａｒ雰囲気を用い、基板裏面に、厚さ約２００ｎｍのＣｒ膜を堆積する。
【００５６】
本実施例においては、中間層のエピタキシャル成長の基板温度は７５０℃であり、下部電極、誘電体層のエピタキシャル成長は５００℃で行なう。中間層はＴｉＡｌＮで形成され、下部電極はＩｒ単層で形成されている。なお、下部電極が薄くなったことに合わせ、基板裏面に形成するＣｒ層を厚さ約２００ｎｍとする。また、電極引出し領域を開口した後に行うＯ２雰囲気のポストアニールを４５０℃で行う。その他の点は、前述の実施例同様である。
【００５７】
上述の実施例においては、単層の誘電体層を下部電極、上部電極で挟む構成を用いた。誘電体層を複数層とし、電極を３層以上用いて積層キャパシタを形成することもできる。
【００５８】
図４（Ａ）〜（Ｅ）は、本発明の他の実施例による薄膜キャパシタを作成する製造工程を示す断面図である。
図４（Ａ）に示すように、（１００）シリコン基板をマルチターゲットＤＣ‐ＲＦマグネトロンスパッタリング装置にセットする。基板温度８００℃で、ＲＦ電源、ＡＲ／Ｏ２雰囲気を用い、中間層２としてＳｒＴｉＯ３層２を厚さ約１００ｎｍ成膜する。成長したＳｒＴｉＯ３層は、基板に対してエピタキシャルに成長する。
【００５９】
次に、基板温度を６００℃とし、ＤＣ電源、Ａｒ雰囲気を用い、下部電極層３としてＰｔ層を厚さ約２００ｎｍ成膜する。このＰｔ層は、中間層２に対してエピタキシャルに成長する。次に、基板温度を６００℃に保ち、ＲＦ電源、Ａｒ／Ｏ２雰囲気を用い、誘電体層４としてＢＳＴ層を厚さ約５０ｎｍ成膜する。エピタキシャルな誘電体層が成長する。
【００６０】
さらに、基板温度を６００℃に保ったまま、ＤＣ電源、Ａｒ／Ｏ２雰囲気を用い中間電極層５としてＰｔ層を厚さ約２００ｎｍ成膜する。続いて、基板温度を６００℃に保ち、ＲＦ電源、Ａｒ／Ｏ２雰囲気を用い、誘電体層６としてＢＳＴ層を厚さ約５０ｎｍ成膜する。
【００６１】
次に、基板温度を３００℃とし、ＤＣ電源、Ａｒ雰囲気を用い、上部電極９としてＰｔ層を厚さ約２００ｎｍ成膜する。基板裏面上に、基板温度３００℃でＣｒ層１０を厚さ約５００ｎｍ成膜する。
【００６２】
図４（Ｂ〉に示すように、上部電極９上にレジストパターンＰＲ１を形成し、下部電極接続領域に開口を形成する。レジストパターンＰＲ１をマスクとしてミリングを行い、上部電極９、中間誘電体層６、中間電極層５、誘電体層４をパターニングする。その後Ｏ２雰囲気中でポストアニールを行なう。
【００６３】
図４（Ｃ）に示すように、新たなレジストパターンＰＲ２を基板上に形成し、中間電極引出し領域に開口を形成する。レジストパターンＰＲ２をマスクとし、上部電極９、中間誘電体層６のミリングを行い、中間電極６を露出する。その後、レジストパターンＰＲ２を除去し、Ｏ２雰囲気中でポストアニールを行なう。
【００６４】
図４（Ｄ）に示すように、感光性ポリイミド層１１を成膜し、露光現像して下部電極３、中間電極５、上部電極９に対するそれぞれの接触領域を露出する。
図４（Ｅ）に示すように、各開口内に電極パッド１２を形成し、電極パッド１２上にハンダバンプ１３を形成する。このようにして、薄膜キャパシタ２０が形成される。
【００６５】
図５（Ａ）は、上述の実施例に従って形成された薄膜キャパシタのハンダバンプ１３の分布例を示す。薄膜キャパシタ２０の表面上には、行列状にハンダバンプ１３が形成されている。ハンダバンプ１３は、例えば規則的に下部電極、上部電極又は下部電極、中間電極、上部電極に接続されている。各電極層に対し、複数の位置でハンダバンプが接続されることにより、インダクタンスの低い薄膜キャパシタが形成される。
【００６６】
図５〈Ｂ〉は、回路基板上に回路要素を実装した状態を示す断面図である。回路基板２５の上面には、ＬＳＩ２６がハンダバンプ２７を用いてフェースダウンボンディングされている。ＬＳＩ２６の周囲には、積層セラミックキャパシタ２８が実装され、ＬＳＩの電源配線に接続される。
【００６７】
回路基板２５の下面には、ＬＳＩ２６に対応して薄膜キャパシタ２０がハンダバンプ１３で接続されている。薄膜キャパシタ２０は、ハンダバンプ１３、回路基板２５中の貫通導体、ＬＳＩ用のハンダバンプ２７を介してＬＳＩの電源配線に接続される。
【００６８】
回路基板２５の周辺部には、多数のピン２９が配されている。ピン２９は、ＬＳＩ２６の端子に接続される。
上述の例においては、薄膜キャパシタを単体の素子として形成した。薄膜キャパシタと他の素子とを集積化することも可能である。
【００６９】
図６（Ａ）に示すように、シリコン基板１の一部表面上に薄膜キャパシタ２０を形成し、引出し用のハンダバンプ１３を形成する。一方、シリコン基板１の他の領域においては、シャロートレンチアイソレーション等の分離領域４１によって画定された活性領域ＡＲを複数領域形成し、各活性領域ＡＲ上にゲート電極４３を形成し、ゲート電極４３両側にソース／ドレイン領域４４、４５を形成する。一対の活性領域を反対導電型とし、相補型回路を形成することもできる。
【００７０】
図６（Ｂ）は、さらに他の変形例を示す。シリコン基板３０に複数の貫通孔が形成され、貫通孔内に酸化シリコン等の絶縁層３１を形成し、貫通孔を埋め込んで貫通導体３２を形成する。シリコン基板３０の下面上に、貫通導体３２に接続されたバンプ３４を形成する。このような構成とすれば、上面に薄膜キャパシタを形成し、下面で回路基板等に実装することが可能となる。
【００７１】
図６（Ｃ）は、図６（Ｂ）の構成を用いた実装例を示す。シリコン基板３０には複数の貫通導体３２が形成されている。シリコン基板３０の上面上に、薄膜キャパシタ２０ｘが形成される。薄膜キャパシタ２０ｘの電極は、貫通導体３２に接続されると共に、その上面にも引き出されている。薄膜キャパシタ２０ｘの上に、抵抗、インダクタ等も含む多層配線構造３６が形成される。多層配線構造３６の上面に、ハンダバンプ２７が形成され、ＬＳＩ２６が接続される。
【００７２】
この構成によれば、多層配線構造３６は、ＬＳＩに適したピッチのバンプを有し、シリコン基板３０下面には、回路基板のピッチに適したバンプ３４が配される。このような複合構造を、回路基板に実装することにより、高密度電子回路を容易に形成することが可能となる。
【００７３】
以上実施例の沿って本発明を説明したが、本発明はこれらに制限されるものではない。
シリコン基板下面に形成した金属層は、基板の反りをキャンセルさせるための層である。Ｃｒ他、シリコンと密着性に優れるＴｉ、Ｎｉ等の金属を用いることもできる。
【００７４】
薄膜キャパシタのパターニングは、キャパシタの構成各層、裏面層の成膜後に行なうことが好ましい。パターニングにより応力のバランスが変わり、反りが大きくなる場合には、図４（Ｄ〉に示すように、その後の工程で裏面層をエッチングしたり研磨することができる。裏面層の形成は、表面層成膜による反り大きさとプロセスの許容反り量との関係により必要ない場合には行わなくてもよい。
【００７５】
薄膜キャパシタ各層の成膜にスパッタリングを用いる場合を説明したが、化学気相堆積（ＣＶＤ）、パルスレーザ堆積（ＰＬＤ）、ゾルゲル法等を用いることも可能である。各層によりＣＶＤ、スパッタリング、ＰＬＤ、ゾルゲル法等から適当な成膜法を選択してもよい。薄膜キャパシタの構成各層を形成した後パターニングを行う場合を説明したが、各層の形成とパターニングを交互に行うこともできる。成膜過程の途中複数回のパターニングを行ってもよい。
【００７６】
図６（Ｃ）に示した多層配線構造においては、配線、抵抗、インダクタ等を形成したが、ビア導体、フィルタ等を同時に形成したり、薄膜シリコン層を用いた半導体素子を形成しても良い。シリコン基板に半導体素子を形成してもよいことは図６（Ａ）に示す通りである。
【００７７】
その他種々の変更、改良、組合わせが可能なことは当業者に自明であろう。
【００７８】
【発明の効果】
以上説明したように、本発明によれば、大容量、低インダクタンス、低リーク特性の薄膜キャパシタを提供することができる。
【００７９】
特性の優れた薄膜キャパシタを単結晶層を用いることにより形成することができる。
【図面の簡単な説明】
【図１】本発明等が行った実験結果を説明するための断面図、線図及びグラフである。
【図２】本発明等が行った実験結果を説明するための断面図、線図及びグラフである。
【図３】本発明の実施例による薄膜キャパシタの製造工程を示す断面図である。
【図４】本発明の他の実施例による薄膜キャパシタの製造工程を示す断面図である。
【図５】図３、４に示した薄膜キャパシタの実装例を示す平面図、断面図である。
【図６】本発明の実装例の変形例を示す断面図である。
【図７】従来の技術による薄膜キャパシタの構成を示す断面図である。
【図８】単結晶誘電体層と多結晶誘電体層を用いた場合のキャパシタの性能を比較して示すグラフである。
【符号の説明】
１　シリコン基板
２　中間層
３　下部電極
４　誘電体層
５　中間電極
６　中間誘電体層
９　上部電極
１１　保護層
１２　電極パッド
１３　ハンダバンプ
２５　回路基板
２６　ＬＳＩ
２７　ハンダバンプ
２８　積層セラミックキャパシタ
３２　貫通導体
３４　ハンダバンプ
３６　多層配線構造
４１　素子分離領域
４３　ゲート電極
４４、４６　ソース／ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成15年5月26日(2003.5.26)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
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