(57)【要約】【課題】メモリセル間のクロストークを低減させることができる強誘電体メモリ及びその製造方法を提供する。【解決手段】本発明の強誘電体メモリ１０００は、複数の第１信号電極２０及び第２信号電極４０と、少なくとも第１信号電極２０及び第２信号電極４０の間に存在する強誘電体層３０と、から構成される複数のメモリセルを含み、第１信号電極２０及び第２信号電極４０は、平織り状に交差するように配置される【選択図】        図１
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【特許請求の範囲】
【請求項１】
複数の第１及び第２信号電極と、
少なくとも前記第１及び第２信号電極の間に存在する強誘電体層と、
から構成される複数のメモリセルを含み、
前記第１及び第２信号電極は、平織り状に交差するように配置される、強誘電体メモリ。
【請求項２】
複数の第１及び第２信号電極と、少なくとも前記第１及び第２信号電極の間に存在する強誘電体層と、から構成される複数のメモリセルを含み、
前記第１及び第２信号電極は、２つの前記第１信号電極と２つの前記第２信号電極とを最小単位として、該第１信号電極と該第２信号電極とを交互に前記強誘電体層の上下に交差させるように配置される、強誘電体メモリ。
【請求項３】
複数の第１及び第２信号電極が互いに交差するように配置され、少なくとも前記第１及び第２信号電極の交差する領域において該第１及び第２信号電極の間に強誘電体層が存在する複数のメモリセルを含み、
前記第１及び第２信号電極は、それぞれ該第１及び第２信号電極が交差する領域の間に前記強誘電体層を貫通する部分を有し、
隣接する所与の２つの前記メモリセルにおいて、
一方のメモリセルは、前記第１信号電極が前記強誘電体層の上に配置され、かつ前記第２信号電極が前記強誘電体層の下に配置され、
他方のメモリセルは、前記第１信号電極が前記強誘電体層の下に配置され、かつ前記第２信号電極が前記強誘電体層の上に配置される、強誘電体メモリ。
【請求項４】
複数の第１及び第２信号電極が互いに交差するように配置され、少なくとも前記第１及び第２信号電極の交差する領域において動作領域を有する強誘電体層が該第１及び第２信号電極の間に存在する複数のメモリセルを含み、
前記各メモリセルにおける前記強誘電体層の動作領域の周囲の対向する両側面を対とした場合に、前記動作領域の一方の両側面に前記第１信号電極が配置され、前記動作領域の他方の両側面に記第２信号電極が配置される、強誘電体メモリ。
【請求項５】
複数の第１及び第２信号電極が互いに交差するように配置され、少なくとも前記第１及び第２信号電極が交差する領域において動作領域を有する強誘電体層が該第１及び第２信号電極の間に存在する複数のメモリセルを含み、
隣接する前記メモリセルにおける前記強誘電体層の動作領域の間には、前記第１又は第２信号電極が介在する、強誘電体メモリ。
【請求項６】
請求項１〜５のいずれかにおいて、
前記第１及び第２信号電極は、
前記強誘電体層の下に配置される下部電極部と、
前記強誘電体層の上に配置される上部電極部と、
前記強誘電体層を貫通して前記下部電極部及び前記上部電極部を接続する貫通電極部と、を含み、
１つの前記下部電極部及び前記上部電極部と、２つの前記貫通電極部とを繰り返し単位として連続的に形成されている、強誘電体メモリ。
【請求項７】
複数の第１及び第２信号電極と、少なくともその間に存在する強誘電体層とを含むメモリセルアレイを有する強誘電体メモリの製造方法であって、
基体上に第１方向を長手方向とする第１パターンと第２方向を長手方向とする第２パターンとが複数の行及び列に対して交互に配列されるようにパターニングされた下部電極部を形成すること、
少なくとも前記下部電極部の上に強誘電体層を形成すること、
前記下部電極部の第１及び第２パターンの長手方向における両端部が露出するように、前記強誘電体層に貫通孔を形成すること、
前記貫通孔の内部に貫通電極部を形成すること、
前記強誘電体層の上に前記第１パターンと前記第２パターンとが複数の行及び列に対して交互に配列され、かつ前記下部電極部の第１パターンの上部に第２パターンが配置されるとともに、前記下部電極部の第２パターンの上部に第１パターンが配置されるようにパターニングされた上部電極部を形成すること、
を含み、
前記第１信号電極は、前記第１パターンの下部電極部と前記第１パターンの上部電極部とが前記貫通電極部で接続されることにより形成され、
前記第２信号電極は、前記第２パターンの下部電極部と前記第２パターンの上部電極部とが前記貫通電極部で接続されることにより形成される、強誘電体メモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ及びその製造方法に関する。
【０００２】
【背景技術】
高集積化に適した不揮発性メモリとして、いわゆる単純マトリクス型（又はクロスポイント型）と呼ばれる強誘電体メモリが提案されている。この単純マトリクス型の強誘電体メモリでは、平行に配列された複数のワード線とビット線とを互いに交差するように配置させ、ワード線とビット線との交差する領域の強誘電体キャパシタをメモリセルの一単位とするものである。
【０００３】
しかし、上記したような構造では、メモリセル同士が非常に近接しているため、メモリセルの選択動作時において、電気力線のはみ出しによるメモリセル間でのクロストークが生じやすく、誤書き込みや誤読み出しといった動作不良の原因となるおそれがある。このような動作上望ましくない影響は、微細化技術が進んで集積度が高くなるほど顕著になっていく傾向にある。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、メモリセル間のクロストークを低減させることができる強誘電体メモリ及びその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
（１）本発明の強誘電体メモリは、複数の第１及び第２信号電極と、少なくとも前記第１及び第２信号電極の間に存在する強誘電体層と、から構成される複数のメモリセルを含み、前記第１及び第２信号電極は、平織り状に交差するように配置される。
【０００６】
本発明によれば、メモリセルを構成する第１信号電極と第２信号電極とが、いわゆる平織り状に交差するように配置されるという従来にはない新規な構造を採用する。そして、本発明の構造によれば、第１及び第２信号電極が交差して強誘電体層の上から下あるいは下から上に通ずる部分において、隣接するメモリセルに対して所与のメモリセルの選択動作時に発生する電気力線を他のメモリセルに影響を与えないように遮蔽することができる。従って、本発明の強誘電体メモリによれば、隣接するメモリセル間のクロストークを低減することができる。
【０００７】
（２）本発明の強誘電体メモリは、複数の第１及び第２信号電極と、少なくとも前記第１及び第２信号電極の間に存在する強誘電体層と、から構成される複数のメモリセルを含み、前記第１及び第２信号電極は、２つの前記第１信号電極と２つの前記第２信号電極とを最小単位として、該第１信号電極と該第２信号電極とを交互に前記強誘電体層の上下に交差させるように配置される。
【０００８】
本発明においても、所与のメモリセルの選択動作時に発生する電気力線を隣接する他のメモリセルに影響を与えないように遮蔽することができる。従って、本発明によれば、新規な構造の強誘電体メモリを実現することができ、隣接するメモリセル間のクロストークを低減することができる。
【０００９】
（３）本発明の強誘電体メモリは、複数の第１及び第２信号電極が互いに交差するように配置され、少なくとも前記第１及び第２信号電極の交差する領域において該第１及び第２信号電極の間に強誘電体層が存在する複数のメモリセルを含み、前記第１及び第２信号電極は、それぞれ該第１及び第２信号電極が交差する領域の間に前記強誘電体層を貫通する部分を有し、隣接する所与の２つの前記メモリセルにおいて、一方のメモリセルは、前記第１信号電極が前記強誘電体層の上に配置され、かつ前記第２信号電極が前記強誘電体層の下に配置され、他方のメモリセルは、前記第１信号電極が前記強誘電体層の下に配置され、かつ前記第２信号電極が前記強誘電体層の上に配置される。
【００１０】
本発明によれば、隣接するメモリセルの間において、第１信号電極と第２信号電極との強誘電体層に対する上下位置が互い違いに入れ替わっており、各信号電極が強誘電体層を貫通する部分を有しているので、この貫通部分において、各メモリセルの選択動作時における電気力線を他のメモリセルに対して影響を与えないように遮蔽することができる。従って、本発明においても、新規な構造の強誘電体メモリを実現することができ、隣接するメモリセル間のクロストークを低減することができる。
【００１１】
（４）本発明の強誘電体メモリは、複数の第１及び第２信号電極が互いに交差するように配置され、少なくとも前記第１及び第２信号電極の交差する領域において動作領域を有する強誘電体層が該第１及び第２信号電極の間に存在する複数のメモリセルを含み、前記各メモリセルにおける前記強誘電体層の動作領域の周囲の対向する両側面を対とした場合に、前記動作領域の一方の両側面に前記第１信号電極が配置され、前記動作領域の他方の両側面に記第２信号電極が配置される。
【００１２】
本発明によれば、各メモリセルの強誘電体層の動作領域の周囲の対向する両側面のそれぞれに対して、第１及び第２信号電極が配置されているという新規な構造を採用する。このため、この両側面に配置された第１及び第２信号電極によって、所与のメモリセルの選択動作時に発生する電気力線を隣接する他のメモリセルに影響を与えないように遮蔽することができる。従って、本発明によれば、新規な構造の強誘電体メモリを実現することができ、隣接するメモリセル間のクロストークを低減することができる。
【００１３】
（５）本発明の強誘電体メモリは、複数の第１及び第２信号電極が互いに交差するように配置され、少なくとも前記第１及び第２信号電極が交差する領域において動作領域を有する強誘電体層が該第１及び第２信号電極の間に存在する複数のメモリセルを含み、隣接する前記メモリセルにおける前記強誘電体層の動作領域の間には、前記第１又は第２信号電極が介在する。
【００１４】
本発明によれば、隣接するメモリセルにおける強誘電体層の動作領域の間に第１又は第２信号電極が介在しているため、この第１又は第２信号電極によって所与のメモリセルの選択動作時に発生する電気力線を隣接する他のメモリセルに影響を与えないように遮蔽することができる。従って、本発明によれば、新規な構造の強誘電体メモリを実現することができ、隣接するメモリセル間のクロストークを低減することができる。
【００１５】
（６）上記した本発明に係る強誘電体メモリのいずれかにおいて、前記第１及び第２信号電極は、前記強誘電体層の下に配置される下部電極部と、前記強誘電体層の上に配置される上部電極部と、前記強誘電体層を貫通して前記下部電極部及び前記上部電極部を接続する貫通電極部と、を含み、１つの前記下部電極部及び前記上部電極部と、２つの前記貫通電極部とを繰り返し単位として連続的に形成することができる。
【００１６】
かかる態様によれば、第１及び第２信号電極が１つの下部電極部及び上部電極部と、２つの貫通電極部とを繰返し単位として連続的に形成されるという新規な構造を有している。このため、上述した（１）〜（５）に示す各強誘電体メモリのように新規な構造で隣接するメモリセル間のクロストークを低減することができる強誘電体メモリを実現することができる。
【００１７】
（７）本発明の強誘電体メモリの製造方法は、複数の第１及び第２信号電極と、少なくともその間に存在する強誘電体層とを含むメモリセルアレイを有する強誘電体メモリの製造方法であって、基体上に第１方向を長手方向とする第１パターンと第２方向を長手方向とする第２パターンとが複数の行及び列に対して交互に配列されるようにパターニングされた下部電極部を形成すること、少なくとも前記下部電極部の上に強誘電体層を形成すること、前記下部電極部の第１及び第２パターンの長手方向における両端部が露出するように、前記強誘電体層に貫通孔を形成すること、前記貫通孔の内部に貫通電極部を形成すること、前記強誘電体層の上に前記第１パターンと前記第２パターンとが複数の行及び列に対して交互に配列され、かつ前記下部電極部の第１パターンの上部に第２パターンが配置されるとともに、前記下部電極部の第２パターンの上部に第１パターンが配置されるようにパターニングされた上部電極部を形成すること、を含み、前記第１信号電極は、前記第１パターンの下部電極部と前記第１パターンの上部電極部とが前記貫通電極部で接続されることにより形成され、前記第２信号電極は、前記第２パターンの下部電極部と前記第２パターンの上部電極部とが前記貫通電極部で接続されることにより形成される。
【００１８】
本発明によれば、下部電極部及び上部電極部を長手方向の異なる第１パターンと第２パターンとが交互に配列されるようにパターンニングして、各電極部を貫通電極部により接続して第１信号電極と第２信号電極とを形成することができる。これにより、第１及び第２信号電極は、いわゆる平織り状に配置された構造とすることができ、新規な構造で隣接するメモリセル間のクロストークを低減させることができる強誘電体メモリを実現することができる。
【００１９】
【発明の実施の形態】
以下、本発明に好適な実施の形態について、図面を参照しながら説明する。
【００２０】
図１は、本実施の形態に係る強誘電体メモリ１０００を模式的に示す図である。また、図２は、本実施の形態に係る強誘電体メモリ１０００を模式的に示す断面図（図１のＡ−Ａ´断面図）である。
【００２１】
本実施形態に係る強誘電体メモリ１０００は、図１に示すように、メモリセルアレイ１００と、周辺回路部２１０、２２０とを有する。また、強誘電体メモリ１０００において、メモリセルアレイ１００と周辺回路部２１０、２２０とは、図２に示すように、半導体基板１１上の異なる領域に配置される。また、周辺回路部２１０、２２０は、半導体基板１１上に形成され、メモリセルアレイ１００は、この周辺回路部２１０、２２０を含む基体１０の上に形成される。
【００２２】
メモリセルアレイ１００は、図１に示すように、行選択のための第１信号電極２０（ワード線）と、列選択のための第２信号電極４０（ビット線）とが交差するように配列されている。より具体的には、第１信号電極２０及び第２信号電極４０は、複数のライン状の電極として設けられ、これらが２つの第１信号電極２０と２つの第２信号電極４０とを最小単位として、第１信号電極２０と第２信号電極４０とを交互に上下に交差させるように配置した、いわゆる平織り状の配列で形成されている。なお、第１信号電極２０及び第２信号電極４０は、第１信号電極２０がビット線、第２信号電極４０がワード線となるように形成することもできる。
【００２３】
そして、本実施の形態に係る強誘電体メモリ１０００において、第１信号電極２０と第２信号電極４０との間には、図２に示すように、強誘電体層３０が配置されている。メモリセルアレイ１００では、この第１信号電極２０と第２信号電極４０との交差する領域においてメモリセルが構成されている。
【００２４】
さらに、本実施形態に係る強誘電体メモリ１０００では、第１信号電極２０、強誘電体層３０、及び第２信号電極４０からなるメモリセルを覆うように、層間絶縁膜６０が形成されている。
【００２５】
周辺回路部２１０は、図２に示すように、メモリセルアレイ１００に対して選択的に情報の書き込み若しくは読出しを行うための各種回路を含み、例えば、第１信号電極２０を選択的に制御するための駆動回路や、その他にセンスアンプなどの信号検出回路（図示省略）を含んで構成される。周辺回路２２０においても同様の構成を有することができ、例えば、第２信号電極４０を選択的に制御するための駆動回路を含んで構成される。
【００２６】
また、周辺回路部２１０は、図２に示すように、半導体基板１０上に形成されたトランジスタ１６を含む。トランジスタ１６は、ソース／ドレイン領域１３、ゲート絶縁膜１４、及びゲート電極１５を有する。各トランジスタ１６間は、素子分離領域２０によって分離されている。このトランジスタ１６が形成された半導体基板１０上には、層間絶縁膜１８が形成されている。そして、周辺回路部２１０のトランジスタ１６は、配線層８１、８２により外部との電気的接続がなされており、メモリセルアレイ１００とは、配線層８１によって接続されている。なお、周辺回路２２０においても、同様の構成により実現することができる。
【００２７】
次に、本実施形態に係る強誘電体メモリ１０００における書き込み、読出し動作の一例について述べる。
【００２８】
まず、読出し動作においては、選択されたメモリセルのキャパシタに読み出し電圧が印加される。これは、同時に‘０’の書き込み動作を兼ねている。このとき、選択されたビット線を流れる電流又はビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。そして、非選択のメモリセルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。
【００２９】
書き込み動作においては、‘１’の書き込みの場合は、選択されたメモリセルのキャパシタに分極状態を反転させる書き込み電圧が印加される。‘０’の書き込みの場合は、選択されたメモリセルのキャパシタに分極状態を反転させない書き込み電圧が印加され、読み出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択のメモリセルのキャパシタには書き込み時のクロストークを防ぐために、所定の電圧が印加される。
【００３０】
続いて、本実施の形態に係る強誘電体メモリ１０００の作用効果について説明する。
【００３１】
まず、図３には、図１に示す強誘電体メモリ１０００のメモリセルアレイ１００についてのＡ−Ａ´断面図（図３（Ａ））及びＢ−Ｂ´断面図（図３（Ｂ））が示されている。
【００３２】
図３（Ａ）によれば、第１信号電極２０は、下部電極部２１、貫通電極部２２、及び上部電極部２３を含んで構成されており、１つの下部電極部２１及び上部電極部２３と、２つの貫通電極部２２とを繰返し単位として連続的に形成されている。また、図３（Ｂ）によれば、第２信号電極４０は、下部電極部４１、貫通電極部４２、及び上部電極部４３を含んで構成されており、１つの下部電極部４１及び上部電極部４３と、２つの貫通電極部４２とを繰返し単位として連続的に形成されている。これにより、本実施の形態に係る強誘電体メモリ１０００のメモリセルアレイ１００では、隣接する所与の２つのメモリセルにおいて、一方のメモリセルは、第１信号電極２０が強誘電体層３０の上に配置され、かつ第２信号電極４０が強誘電体層３０の下に配置され、他方のメモリセルは、第１信号電極２０が強誘電体層３０の下に配置され、かつ第２信号電極４０が強誘電体層３０の上に配置されるという新規な構造を実現している。
【００３３】
また、各メモリセルにおいて、強誘電体層３０の動作領域は、少なくとも第１信号電極２０と第２信号電極４０との交差する領域に存在しており、この動作領域の対面する両側面を対としてみた場合に、図３（Ａ）によれば、かかる動作領域の一方の両側面には第１信号電極２０の貫通電極部２２が配置され、図３（Ｂ）によれば、かかる動作領域の他方の両側面には第２信号電極の貫通電極部４２が配置されている。このことは、図３（Ａ）及び図３（Ｂ）に示すように、隣接するメモリセルの間には、第１信号電極２０の貫通電極部２２又は第２信号電極４０の貫通電極部４２が介在する、ということもできる。
【００３４】
ここで、メモリセルアレイ１００の各メモリセルでは、所与のメモリセルの選択動作のために第１信号電極２０及び第２信号電極４０に電圧が印加されると、各電極の間に配置された強誘電体層３０の動作領域において、かかる選択電圧に起因する電気力線が発生する。この電気力線は、強誘電体層３０の分極状態に影響を与えるものであるから、隣接するメモリセル間の距離が近接すると、強誘電体層３０の分極状態を利用して情報を書き込み／読み出しを行う強誘電体メモリにおいては、選択されたメモリセル以外のメモリセルの誤書き込みや誤読み出しといった誤動作が発生するおそれがある。しかし、本実施の形態に係る強誘電体メモリ１０００においては、メモリセルアレイ１００を構成する複数のメモリセルについて、隣接するメモリセルの間に第１信号電極２０の貫通電極部２２又は第２信号電極４０の貫通電極部４２が介在することによって、選択されたメモリセルの強誘電体層３０に発生する電気力線を隣接する他のメモリセルの強誘電体層３０に影響を与えないように遮蔽することができる。従って、本実施の形態に係る強誘電体メモリ１０００によれば、隣接するメモリセル間のクロストークを低減させることができる。
【００３５】
次に、本実施の形態に係る強誘電体メモリ１０００の製造工程の一例について説明する。
【００３６】
図４〜図７は、本実施の形態に係る強誘電体メモリ１０００のメモリセルアレイ１００の製造工程を模式的に示す図である。なお、周辺回路２１０、２２０については、公知の半導体素子形成技術を用いて形成することができるため、詳細な説明を省略する。
【００３７】
（１）まず、図４（Ａ）及び図４（Ｂ）に示すように、所与の基体１０を用意し、基体１０の上に下部電極部２１、４１を形成する。
【００３８】
基体１０の材料は、公知の基板材料から選択することができ、例えば、シリコンなどの半導体基板や、ガラス基板、樹脂基板などを用いることができる。
【００３９】
下部電極部２１、４１は、例えば、スパッタ法などの公知の成膜方法を用いて導電層を成膜した後に、これを第１方向を長手方向とする第１パターン（下部電極部２１）と第２方向を長手方向とする第２パターン（下部電極部４１）とが複数の行及び列に対して交互に配列されるようにパターニングして形成することができる。また、下部電極部２１、４１の材料としては、例えば、公知の導電性材料から適宜選択することができ、例えば、Ｐｔ、Ｉｒ、Ｉｒ酸化物（ＩｒＯｘ）、Ｒｕ、Ｒｕ酸化物（ＲｕＯｘ）、ＳｒＲｕ複合酸化物（ＳｒＲｕＯｘ）などが挙げられる。なお、下部電極部２１及び上部電極部４１は、上記において例示した材料などの単層膜及び複数の層からなる多層膜から構成することができる。
【００４０】
（２）次に、図５（Ａ）及び図５（Ｂ）に示すように、下部電極部２１、４１を覆うように強誘電体層３０を形成する。
【００４１】
強誘電体層３０は、公知の強誘電体材料から適宜選択することができ、例えばＰＺＴ（Ｌｅａｄ  Ｚｉｒｃｏｎａｔｅ  Ｔｉｔａｎａｔｅ）に代表されるペロブスカイト型強誘電体、あるいはＳＢＴ（Ｓｔｒｏｎｔｉｕｍ  Ｂｉｓｍｕｔｈ  Ｔａｎｔａｌａｔｅｓ）、ＢｉＴ（Ｂｉｓｍｕｔｈ  Ｔｉｔａｎａｔｅ）に代表されるＢｉ層状ペロブスカイト型強誘電体などが挙げられる。強誘電体層３０の成膜方法は、公知の手法から好適なものを選択して用いることができ、例えば、溶液塗布法、スパッタ法、又はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いることができる。
【００４２】
（３）次に、図６（Ａ）及び図６（Ｂ）に示すように、下部電極部２１、４１の長手方向における両端部が露出するように、公知のエッチング手法を用いて強誘電体層３０に貫通孔５０を形成する。
【００４３】
（４）そして、図７（Ａ）及び図７（Ｂ）に示すように、強誘電体層３０に形成された貫通孔５０の内部及び強誘電体層３０の上に導電層を形成し、貫通電極部２２（４２は図示省略）及び上部電極部２３、４３を形成する。
【００４４】
貫通電極部２２、４２及び上部電極部２３、４３は、上述した下部電極部２１、４１と同様の材料及び成膜方法を用いて形成することができる。
【００４５】
ここで、上部電極部２３、４３は、強誘電体層３０の上に導電層を形成した後に、これを下部電極部の第１パターン（２１）の上部に第２パターン（４３）が配置されるとともに、下部電極部の第２パターン（４１）の上部に第１パターン（２３）が配置されるようにパターニングすることにより、平面視において下部電極部２１、４１と交差し、強誘電体層３０の上で第１パターン（２３）と第２パターン（４３）とが複数の行及び列に対して交互に配列されるように形成する。このような手法を用いることにより、第１信号電極２０は、第１パターンの下部電極部２１と第１パターンの上部電極部２３とが貫通電極部２２で接続されて形成され、第２信号電極４０は、第２パターンの下部電極部４１と第２パターンの上部電極部４３とが貫通電極部４２（図示省略）で接続されて形成される。
【００４６】
以上に述べたように、本実施の形態に係る製造工程を用いれば、２つの第１信号電極２０と２つの第２信号電極４０とを最小単位として、第１信号電極２０と第２信号電極４０とを交互に上下に交差させるように配置した、いわゆる平織り状の配列で形成された新規な構造のメモリセルアレイ１００を有する強誘電体メモリ１０００を実現することができる。
【００４７】
以上に、本発明に好適な実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく、発明の要旨範囲内で種々の変形態様を取ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る強誘電体メモリを模式的に示す図である。
【図２】本発明の実施形態に係る強誘電体メモリを模式的に示す断面図である。
【図３】本発明の実施形態に係るメモリセルアレイを模式的に示す断面図である。
【図４】本発明の実施形態に係るメモリセルアレイの製造工程を模式的に示す図である。
【図５】本発明の実施形態に係るメモリセルアレイの製造工程を模式的に示す図である。
【図６】本発明の実施形態に係るメモリセルアレイの製造工程を模式的に示す図である。
【図７】本発明の実施形態に係るメモリセルアレイの製造工程を模式的に示す図である。
【符号の説明】
１０  基体、２０  第１信号電極、３０  強誘電体層、４０  第２信号電極、２１，４１  下部電極部、２２，４２  貫通電極部、２３，４３  上部電極部、１００  メモリセルアレイ、２１０，２２０  周辺回路部、１０００  強誘電体メモリ
【図１】
2004288944.tif 000003
【図２】
2004288944.tif 000004
【図３】
2004288944.tif 000005
【図４】
2004288944.tif 000006
【図５】
2004288944.tif 000007
【図６】
2004288944.tif 000008
【図７】
2004288944.tif 000009