(57)【要約】【課題】従来のディジタルリレー装置では、シリアルバスが低速であり、バスの処理時間不足の問題から、メイン部内の各ボードの接続は、パラレルのシステムバスで行う必要があり、ケーブル配線が複雑になるという問題があった。【解決手段】メイン部１内のメイン用ＣＰＵボード１６とメイン用ＤＩボード群７とメイン用ＤＯボード群８とメイン／ＦＤ用ＤＩＯボード１１とをメイン用高速シリアルバスＩ／Ｆ１７を介してメイン用高速シリアルバス１８によって接続すると共に、ＦＤ部２のＦＤ用ＣＰＵボード４及びメイン／ＦＤ用ＤＩＯボード１１をＦＤ用高速シリアルバスＩ／Ｆ１９を介してＦＤ用高速シリアルバス２０によって接続することにより、高速な転送を可能にしながら、ケーブル配線を複雑にしないようにした。【選択図】　　　　図１
2004013530.tif 000002
【特許請求の範囲】
【請求項１】
メイン用のリレー演算処理を行うメイン用演算ＣＰＵ及びフェールセーフ用のリレー演算処理を行うＦＤ用演算ＣＰＵを有するディジタルリレー装置において、メイン用高速シリアルバスに接続され、上記メイン用演算ＣＰＵを有するメイン用ＣＰＵボード、上記メイン用高速シリアルバスに接続された第一のメイン用高速シリアルバスインターフェイス及びこの第一のメイン用高速シリアルバスインターフェイスに接続され、上記メイン用演算ＣＰＵへの外部入力信号が入力される第一のメイン用ＤＩ部を有するメイン用ＤＩボード群、上記メイン用高速シリアルバスに接続された第二のメイン用高速シリアルバスインターフェイス及びこの第二のメイン用高速シリアルバスインターフェイスに接続され、上記メイン用演算ＣＰＵからのデータ出力を行う第一のメイン用ＤＯ部を有するメイン用ＤＯボード群、ＦＤ用高速シリアルバスに接続され、上記ＦＤ用演算ＣＰＵを有するＦＤ用ＣＰＵボード、上記メイン用高速シリアルバスに接続された第三のメイン用高速シリアルバスインターフェイス並びにこの第三のメイン用高速シリアルバスインターフェイスに接続され、上記メイン用演算ＣＰＵへの外部入力信号が入力される第二のメイン用ＤＩ部及び上記メイン用演算ＣＰＵからのデータ出力を行う第二のメイン用ＤＯ部を有すると共に、上記ＦＤ用高速シリアルバスに接続されたＦＤ用高速シリアルバスインターフェイス並びにこのＦＤ用高速シリアルバスインターフェイスに接続され、上記ＦＤ用演算ＣＰＵへの外部入力信号が入力されるＦＤ用ＤＩ部及び上記ＦＤ用演算ＣＰＵからのデータ出力を行うＦＤ用ＤＯ部を有するメイン／ＦＤ用ＤＩＯボードを備えたことを特徴とするディジタルリレー装置。
【請求項２】
上記メイン／ＦＤ用ＤＩＯボードは、上記第二のメイン用ＤＩ部に入力される外部入力信号及び上記第二のメイン用ＤＯ部から出力されるデータを格納するメイン情報レジスタと、上記ＦＤ用ＤＩ部に入力される外部入力信号及び上記ＦＤ用ＤＯ部から出力されるデータを格納するＦＤ情報レジスタとを有し、上記メイン情報レジスタは、上記ＦＤ用高速シリアルバスインターフェイスに接続されると共に、上記ＦＤ情報レジスタは、上記第三のメイン用高速シリアルバスインターフェイスに接続されていることを特徴とする請求項１記載のディジタルリレー装置。
【請求項３】
上記メイン用高速シリアルバスまたはＦＤ用高速シリアルバスによって伝送されるバスデータは、上記バスデータを構成する一対のデータ信号の差動信号を用いて論理判定されることを特徴とする請求項１または請求項２記載のディジタルリレー装置。
【請求項４】
上記メイン用ＣＰＵボード及びＦＤ用ＣＰＵボードは、それぞれの演算ＣＰＵとは別に設けられ、それぞれが接続された高速シリアルバスを制御する高速シリアルバス制御プロセッサを有することを特徴とする請求項１〜請求項３のいずれか一項記載のディジタルリレー装置。
【請求項５】
上記高速シリアルバス制御プロセッサは、上記高速シリアルバス上の伝送エラーの発生頻度を監視することを特徴とする請求項４記載のディジタルリレー装置。
【請求項６】
上記メイン用高速シリアルバスインターフェイス及びＦＤ用高速シリアルバスインターフェイスは、それぞれが接続された高速シリアルバス上の伝送エラーの発生時に、上記高速シリアルバスを介して伝送される出力データを保持するように構成されていることを特徴とする請求項１〜請求項５のいずれか一項記載のディジタルリレー装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ディジタルデータの入出力機能を搭載したＤＩＯボードと、リレー、シーケンス処理を司るＣＰＵボード間を高速シリアルバスで接続したディジタルリレー装置に関するものである。
【０００２】
【従来の技術】
図７は、電気共同研究第５０巻第１号に記載された従来のディジタルリレー装置を示す構成図であり、現在のディジタルリレー装置のＦＤ部分を追記したものである。
図７において、１はディジタルリレー装置のメイン処理を司るメイン部、２はディジタルリレー装置のフェールセーフ機能を司るＦＤ（Ｆａｕｌｔ　Ｄｅｔｅｃｔｉｏｎ）部、３はメイン部１のリレー演算及びシーケンス処理を施すメイン用ＣＰＵボード群、４はＦＤ部２の演算を司るＦＤ用ＣＰＵボードである。５ａ、５ｂはメイン用の外部入力信号を取り込むメイン用ＤＩ、６ａ、６ｂはトリップ指令等を外部出力するメイン用ＤＯ、７はメイン用ＤＩ５ａを搭載したメイン用ＤＩボード群、８はメイン用ＤＯ６ａを搭載したメイン用ＤＯボード群である。９はＦＤ用の外部入力信号を取り込むＦＤ用ＤＩ、１０はトリップ指令等を外部出力するＦＤ用ＤＯ、１１はメイン用ＤＩ５ｂ、メイン用ＤＯ６ｂ、ＦＤ用ＤＩ９及びＦＤ用ＤＯ１０を搭載するメイン／ＦＤ用ＤＩＯボードである。１２はメイン用ＤＩボード群７、メイン用ＤＯボード群８及びメイン／ＦＤ用ＤＩＯボード１１に搭載されたメイン用システムバスＩ／Ｆ（インターフェイス）、１３はメイン用システムバスＩ／Ｆ１２とメイン用ＣＰＵボード群３を接続するパラレルのシステムバスである。１４はメイン／ＦＤ用ＤＩＯボード１１に搭載されたＦＤ用シリアルバスＩ／Ｆ、１５はＦＤ用シリアルバスＩ／Ｆ１４とＦＤ用ＣＰＵボード４を接続する低速なシリアルバスである。
【０００３】
次に、動作について説明する。
メイン用ＣＰＵボード群３は、メイン用の外部入力信号を取り込むメイン用ＤＩボード群７より、パラレルのシステムバス１３経由でメイン用のＤＩ情報を取り込む。またメイン用ＣＰＵボード群３は、トリップ指令等の情報をパラレルのシステムバス１３経由でメイン用ＤＯボード群８に出力する。
ＦＤ用ＣＰＵボード４は、ＦＤ用の外部入力信号を取り込むメイン／ＦＤ用ＤＩＯボード１１より、低速なシリアルバス１５経由でＦＤ用のＤＩ情報を取り込む。またＦＤ用ＣＰＵボード４は、トリップ指令等の情報を低速なシリアルバス１５経由でメイン／ＦＤ用ＤＩＯボード１１に出力する。
また、メイン用ＣＰＵボード群３は、メイン／ＦＤ用ボード１１のＦＤ用ＤＩ９及びＦＤ用ＤＯ１０の情報を、またＦＤ用ＣＰＵボード４は、メイン／ＦＤ用ボード１１のメイン用ＤＩ５ｂ及びメイン用ＤＯ６ｂの情報を読み込み、ディジタルリレー装置の自動点検処理を行う。
ディジタルリレー装置では、誤動作防止のために、リレー演算処理を行うメイン部と、フェールセーフ機能を司るＦＤ部とのＤＯ情報のＡＮＤ条件で、最終トリップの条件が成立する。
【０００４】
【発明が解決しようとする課題】
ディジタルリレー装置においては、事故発生からトリップまでの仕上がり時間が数十ｍｓであり、リアルタイム性が要求される。そのため、ＣＰＵを電気角３０°周期で動作させるのが一般的で、トリップ指令の判断に必要な情報収集は、この周期内で収集する必要があり、母線保護リレーのように入出力点数が多い場合、ＤＩＯ入力処理時間の高速化が必要である。また、メイン部とＦＤ部は、ハードウエア故障による誤動作を防止するために、ハードウエア的には完全分離が要求される。
従来のディジタルリレー装置では、シリアルバスが低速であり、バスの処理時間不足の問題から、シリアルバス１５は、ＦＤ部２のみに適用し、メイン用ＣＰＵボード群３と、メイン用ＤＩボード群７、メイン用ＤＯボード群８及びメイン／ＦＤ用ＤＩＯボード１１は、パラレルのシステムバス１３で構成する必要があり、ユニット内のケーブル配線が複雑となる問題があった。
【０００５】
また、シリアルバス１５は低速であり、ＦＤ部２からメイン部１への情報転送、メイン部１からＦＤ部２への情報転送時間が遅いため、自動点検中の系統事故発生時のリレー処理への移行が遅くなり、誤不動作に至る可能性の問題があった。
また、メイン用ＣＰＵボード群３のＣＰＵが、システムバス１３経由で、メイン用ＤＩボード７、メイン用ＤＯボード８及びメイン／ＦＤ用ＤＩＯボード１１を直接アクセスするため、ＣＰＵの処理時間を占有し、リレー処理性能の低下をまねく問題があった。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、ユニット内配線を簡素化できると共に、母線保護リレーのような多入力システムにも対応でき、フレキシブルに盤、ユニットを構成することを可能とするディジタルリレー装置を得ることを第一の目的とする。
また、自動点検中の系統事故発生時のリレー処理への移行を高速にし、自動点検プログラム差動中の誤不動作率を低減するディジタルリレー装置を得ることを第二の目的とする。
【０００７】
また、ＣＰＵボードからＤＩＯボード間のインターフェイス内の瞬時不良による誤動作を防止し、信頼性向上を図ったディジタルリレー装置を得ることを第三の目的とする。
また、ＤＩＯ情報転送処理によるＣＰＵの処理時間を削減し、ＣＰＵの処理時間の改善を行ったディジタルリレー装置を得ることを第四の目的とする。
また、ＣＰＵボードからＤＩＯボード間のインターフェイス内の瞬時不良による装置停止を防ぎ、装置異常による誤不動作率の低減、誤出力防止を行ったディジタルリレー装置を得ることを第五の目的とする。
【０００８】
【課題を解決するための手段】
この発明に係わるディジタルリレー装置においては、メイン用のリレー演算処理を行うメイン用演算ＣＰＵ及びフェールセーフ用のリレー演算処理を行うＦＤ用演算ＣＰＵを有するディジタルリレー装置において、メイン用高速シリアルバスに接続され、メイン用演算ＣＰＵを有するメイン用ＣＰＵボードと、メイン用高速シリアルバスに接続された第一のメイン用高速シリアルバスインターフェイス及びこの第一のメイン用高速シリアルバスインターフェイスに接続され、メイン用演算ＣＰＵへの外部入力信号が入力される第一のメイン用ＤＩ部を有するメイン用ＤＩボード群と、メイン用高速シリアルバスに接続された第二のメイン用高速シリアルバスインターフェイス及びこの第二のメイン用高速シリアルバスインターフェイスに接続され、メイン用演算ＣＰＵからのデータ出力を行う第一のメイン用ＤＯ部を有するメイン用ＤＯボード群と、ＦＤ用高速シリアルバスに接続され、ＦＤ用演算ＣＰＵを有するＦＤ用ＣＰＵボードと、メイン用高速シリアルバスに接続された第三のメイン用高速シリアルバスインターフェイス並びにこの第三のメイン用高速シリアルバスインターフェイスに接続され、メイン用演算ＣＰＵへの外部入力信号が入力される第二のメイン用ＤＩ部及びメイン用演算ＣＰＵからのデータ出力を行う第二のメイン用ＤＯ部を有すると共に、ＦＤ用高速シリアルバスに接続されたＦＤ用高速シリアルバスインターフェイス並びにこのＦＤ用高速シリアルバスインターフェイスに接続され、ＦＤ用演算ＣＰＵへの外部入力信号が入力されるＦＤ用ＤＩ部及びＦＤ用演算ＣＰＵからのデータ出力を行うＦＤ用ＤＯ部を有するメイン／ＦＤ用ＤＩＯボードを備えたものである。
【０００９】
また、メイン／ＦＤ用ＤＩＯボードは、第二のメイン用ＤＩ部に入力される外部入力信号及び第二のメイン用ＤＯ部から出力されるデータを格納するメイン情報レジスタと、ＦＤ用ＤＩ部に入力される外部入力信号及びＦＤ用ＤＯ部から出力されるデータを格納するＦＤ情報レジスタとを有し、メイン情報レジスタは、ＦＤ用高速シリアルバスインターフェイスに接続されると共に、ＦＤ情報レジスタは、第三のメイン用高速シリアルバスインターフェイスに接続されているものである。
また、メイン用高速シリアルバスまたはＦＤ用高速シリアルバスによって伝送されるバスデータは、バスデータを構成する一対のデータ信号の差動信号を用いて論理判定されるものである。
【００１０】
さらに、メイン用ＣＰＵボード及びＦＤ用ＣＰＵボードは、それぞれの演算ＣＰＵとは別に設けられ、それぞれが接続された高速シリアルバスを制御する高速シリアルバス制御プロセッサを有するものである。
また、高速シリアルバス制御プロセッサは、高速シリアルバス上の伝送エラーの発生頻度を監視するものである。
【００１１】
また、メイン用高速シリアルバスインターフェイス及びＦＤ用高速シリアルバスインターフェイスは、それぞれが接続された高速シリアルバス上の伝送エラーの発生時に、高速シリアルバスを介して伝送される出力データを保持するように構成されているものである。
【００１２】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を図に基づいて説明する。
図１は、この発明の実施の形態１によるディジタルリレー装置を示す構成図である。
図１において、１はディジタルリレー装置のメイン処理を司るメイン部、２はディジタルリレー装置のフェールセーフ機能を司るＦＤ部、４はＦＤ部２のリレー演算処理を司るＦＤ用演算ＣＰＵを有するＦＤ用ＣＰＵボードである。５ａ、５ｂはメイン用の外部入力信号を取り込むメイン用ＤＩ、６ａ、６ｂはメイン用ＣＰＵボードからのトリップ指令等を外部出力するメイン用ＤＯ、７はメイン用ＤＩ５ａ（第一のメイン用ＤＩ部）を搭載したメイン用ＤＩボード群、８はメイン用ＤＯ６ａ（第一のメイン用ＤＯ部）を搭載したメイン用ＤＯボード群である。９はＦＤ用の外部入力信号を取り込むＦＤ用ＤＩ、１０はトリップ指令等を外部出力するＦＤ用ＤＯ、１１はメイン用ＤＩ５ｂ（第二のメイン用ＤＩ部）、メイン用ＤＯ６ｂ（第二のメイン用ＤＯ部）、ＦＤ用ＤＩ９及びＦＤ用ＤＯ１０を搭載するメイン／ＦＤ用ＤＩＯボードである。
１６はメイン部１のリレー演算及びシーケンス処理を行うメイン用演算ＣＰＵを有するメイン用ＣＰＵボード、１７はメイン用ＤＩボード群７、メイン用ＤＯボード群８、メイン／ＦＤ用ＤＩＯボード１１にそれぞれ搭載されたメイン用高速シリアルバスＩ／Ｆ（順に、第一のメイン用高速シリアルバスインターフェイス、第二のメイン用高速シリアルバスインターフェイス、第三のメイン用高速シリアルバスインターフェイス）、１８はメイン用高速シリアルバスＩ／Ｆ１７とメイン用ＣＰＵボード１６を接続するメイン用高速シリアルバスである。１９はメイン／ＦＤ用ＤＩＯボード１１に搭載されたＦＤ用高速シリアルバスＩ／Ｆ、２０はＦＤ用高速シリアルバスＩ／Ｆ１９とＦＤ用ＣＰＵボード４を接続するＦＤ用高速シリアルバスである。
【００１３】
次に、動作について説明する。
メイン用ＣＰＵボード１６は、メイン用の外部入力信号を取り込むメイン用ＤＩボード群７より、メイン用高速シリアルバス１８経由でメイン用の外部入力信号すなわちＤＩ情報を取り込む。またメイン用ＣＰＵボード１６は、トリップ指令等の情報を高速シリアルバス１８経由でメイン用ＤＯボード群８に出力する。ＦＤ用ＣＰＵボード４は、ＦＤ用の外部入力信号を取り込むメイン／ＦＤ用ＤＩＯボード１１より、高速シリアルバス２０経由でＦＤのＤＩ情報を取り込む。またＦＤ用ＣＰＵボード４は、トリップ指令等の情報をＦＤ用高速シリアルバス２０経由でメイン／ＦＤ用ＤＩＯボード１１に出力する。
【００１４】
実施の形態１において、メイン用高速シリアルバス１８及びＦＤ用高速シリアルバス２０は、転送性能の高いシリアルバスを採用する。この高速なシリアルバスの採用により、ＤＩＯ点数が１００数十点必要とする母線保護リレーのＤＩＯ情報は、ＣＰＵの動作周期の電気角３０°（１．３８ｍｓ＠６０Ｈｚ）内で収集が可能となり、シリアルバス接続による入力点数の制約を改善、多入力のシステムにも適用でき、フレキシブルに盤、ユニットの構成が可能となる。また、シリアルバスの採用により盤、ユニット内配線の簡素化が可能となる。
【００１５】
実施の形態１によれば、メイン用ＤＩボード群、メイン用ＤＯボード群、メイン／ＦＤ用ＤＩＯボードと、メイン用ＣＰＵボードとをメイン用高速シリアルバスで接続し、メイン／ＦＤ用ＤＩＯボードとＦＤ用ＣＰＵボードをＦＤ用高速シリアルバスで接続する構成としたので、盤、ユニット内配線を簡素化すると共に、シリアルバス接続による入力点数の制約を改善、多入力のシステムにも適用でき、フレキシブルに盤、ユニットを構成することが可能となる。
【００１６】
実施の形態２．
図２は、この発明の実施の形態２によるディジタルリレー装置のメイン／ＦＤ用ＤＩＯボードを示す構成図である。
図２において、５、６、９〜１１、１７〜２０は図１におけるものと同一のものである。２１はメイン用高速シリアルバスＩ／Ｆ１７に接続され、ＦＤ部２のＤＩＯ情報を格納するメイン用ＦＤ情報レジスタ（ＦＤ情報レジスタ）、２２はＦＤ用高速シリアルバスＩ／Ｆ１９に接続され、メイン部１のＤＩＯ情報を格納するＦＤ用メイン情報レジスタ（メイン情報レジスタ）である。
実施の形態１では、メイン用ＤＩ５ａ、５ｂ及びメイン用ＤＯ６ａ、６ｂをメイン用高速シリアルバスＩ／Ｆ１７に、ＦＤ用ＤＩ９、ＦＤ用ＤＯ１０をＦＤ用高速シリアルバスＩ／Ｆ２０に接続する場合について述べたが、実施の形態２は、図２に示すように、メイン／ＦＤ用ＤＩＯボード１１において、メイン用高速シリアルバスＩ／Ｆ１７と接続され、ＦＤ部のＤＩＯ情報を格納するメイン用ＦＤ情報レジスタ２１と、ＦＤ用高速シリアルバスＩ／Ｆ１９と接続され、メイン部のＤＩＯ情報を格納するＦＤ用メイン情報レジスタ２２を設けて、メイン部１、ＦＤ部２の双方の最新ＤＩＯ情報を互いに入手できるようにした。
【００１７】
実施の形態２によれば、ディジタルリレー装置の自動点検プログラム作動中に系統事故が発生した場合の、自動点検プログラムの中止及びリレー処理への移行のスピードが上がり、リレー誤不動作を防止することができ、誤不動作率を低減することができる。
【００１８】
実施の形態３．
図３は、この発明の実施の形態３によるディジタルリレー装置の高速シリアルバスの論理判定を示す図である。
図３において、２３は高速シリアルバスデータ▲１▼、２４は高速シリアルバスデータ▲２▼で、高速シリアルバスデータ▲１▼２３と高速シリアルバスデータ▲２▼２４とは、バスデータを構成する一対のデータ信号である。２５は高速シリアルバスデータ▲１▼と▲２▼の差動信号である。２６は高速シリアルバスデータ▲１▼２３に発生した瞬時ノイズである。
実施の形態１では、メイン用高速シリアルバス１８及びＦＤ用高速シリアルバス２０を用いた効果について述べたが、実施の形態３は、図３に示すように、メイン用高速シリアルバス１８及びＦＤ用高速シリアルバス２０のデータの論理判定を高速シリアルバスデータ▲１▼２３と、高速シリアルバスデータ▲２▼２４の二つの信号差である差動信号２５を用いて行うようにしたので、ノイズマージンは４．８Ｖとなり、瞬時ノイズ２６が４．８Ｖ以下の場合、差動信号２５の論理は変わらない。この論理判定方式は、従来のシステムバスのＴＴＬレベルのノイズマージン１．６Ｖに比べて、ノイズマージンが増大し、ディジタルリレー装置を信頼性に優れた装置にすることができる。
【００１９】
実施の形態３によれば、メイン用高速シリアルバスおよびＦＤ用高速シリアルバスのバス論理判定を二つのデータ信号の差動によって行うようにしたので、従来のシステムバスのＴＴＬレベルに比べてノイズマージンが増大し、ディジタルリレー装置を信頼性に優れた装置にすることができる。
【００２０】
実施の形態４．
図４は、この発明の実施の形態４によるディジタルリレー装置のＣＰＵボードを示す構成図である。
図４において、４、１６、１８、２０は図１におけるものと同一のものである。２７はメイン部１またはＦＤ部２のリレー演算及びシーケンス処理を行う演算ＣＰＵ、２８は高速シリアルバスを制御する高速シリアルバス制御プロセッサ、２９は演算ＣＰＵ２７と高速シリアルバス制御プロセッサ２８間に配置された２ポートメモリである。
【００２１】
実施の形態１では、メイン用高速シリアルバス１８、ＦＤ用高速シリアルバス２０を用いたことによる効果について、また、実施の形態３では、ディジタルリレー装置の信頼性に関して述べたが、実施の形態４は、図４に示すように、メイン部またはＦＤ部のリレー演算及びシーケンス処理を行う演算ＣＰＵ２７と、演算ＣＰＵ２７と異なる高速シリアルバスを制御する高速シリアルバス制御プロセッサ２８と、演算ＣＰＵ２７と高速シリアルバス制御プロセッサ２８間に配置された２ポートメモリ２９を備えたので、演算ＣＰＵ２７の処理時間を占有することなく高速シリアルバス制御プロセッサ２８によりＤＩＯ情報が２ポートメモリ２９に格納され、演算ＣＰＵ２７のアプリケーションプログラムの処理時間が改善される。
【００２２】
実施の形態４によれば、メイン用またはＦＤ用の各ＣＰＵボードにおいて、リレー演算、シーケンス処理を行う演算ＣＰＵとは別に、高速シリアルバスを制御する高速シリアルバス制御プロセッサを設け、さらに高速シリアルバス制御プロセッサと演算ＣＰＵ間に２ポートメモリを配置する構成としたので、演算ＣＰＵの処理時間を占有することなく、メイン部、ＦＤ部の双方のＤＩＯ情報の入出力が行え、演算ＣＰＵのアプリケーション処理時間が改善される。
【００２３】
実施の形態５．
図５は、この発明の実施の形態５によるディジタルリレー装置の高速シリアルバス制御プロセッサの動作を示すフローチャートである。
実施の形態４では、高速シリアルバス制御プロセッサ２８による演算ＣＰＵ２７の処理時間の改善について記載したが、実施の形態５は、図５に示すように、高速シリアルバス上の伝送エラーや受信ボード不良発生時、高速シリアルバス制御プロセッサにより、演算ＣＰＵ２７の処理を妨げることなく、瞬時不良による装置停止を防ぐようにした。
【００２４】
次に、図５について説明する。
ステップＳ１で、高速シリアルバスのＤＯ出力またはＤＩ入力の命令を実行中、ステップＳ２で、高速シリアルバス上の伝送エラーや受信ボード不良発生を判定し、不良発生がなければ、ステップＳ３で、高速シリアルバスのＤＩデータ入力を行い、不良発生があれば、ステップＳ４で、高速シリアルバス制御プロセッサのファームウェア動作フローにおいて、高速シリアルバスの再アクセスの実施、更にエラーが見切り回数Ｎ回を超えて継続する場合には、ステップＳ５で、個別リセット回数が、Ｍ回を超えなければ、ステップＳ６で、高速シリアルバス上のエラーボードの個別リセット発行による復帰処理を行い、ステップＳ５で、個別リセット回数が見切り回数Ｍ回を超えれば、ステップＳ７のエラー継続見切り回数によるエラー確定処理を実施する。
これにより、リレー演算等を司る演算ＣＰＵの処理を妨げることなく、瞬時不良による装置停止を防ぐことが可能となり、ディジタルリレー装置の装置異常による誤不動作率の低減となる。
【００２５】
実施の形態５によれば、高速シリアルバス制御プロセッサのファームウェアによる高速シリアルバス上の伝送エラーや受信ボード不良発生時の頻度監視を設けたので、リレー演算等を司る演算ＣＰＵの処理を妨げることなく、瞬時不良による装置停止を防ぐことが可能となり、ディジタルリレー装置の装置異常による誤不動作率を低減することができる。
【００２６】
実施の形態６．
図６は、この発明の実施の形態６によるディジタルリレー装置の高速シリアルバスＩ／Ｆを示す構成図である。
図６において、５、１０、１７、１９は図１におけるものと同一のものである。３９は高速シリアルバスからのＤＯデータ、４０は高速シリアルバスからのＤＯデータ３９が入力され、メイン用ＤＯ６ａ、６ｂまたはＦＤ用ＤＯ１０に出力するＤＯ出力レジスタ、４１はＤＯ出力レジスタ４０の更新信号であるＤＯ出力レジスタ更新信号、４２は個別リセット信号、４３は伝送エラー信号である。４４はＤＯ出力レジスタ４０の更新シーケンスであるＤＯ出力レジスタ更新シーケンスで、ＤＯ出力レジスタ更新信号４１と個別リセット信号４２と伝送エラー信号４３が入力される。４５はハードウエア（Ｈ／Ｗ）リセット信号である。
【００２７】
実施の形態５では、高速シリアルバス上の伝送エラーや受信ボード不良発生時のディジタルリレー装置の装置異常による誤不動作率の低減について記載したが、実施の形態６は、図６に示すように、メイン用高速シリアルバスＩ／Ｆ１７またはＦＤ用高速シリアルバスＩ／Ｆ１９において、高速シリアルバスからのＤＯデータ３９が入力され、このＤＯデータ３９をメイン用ＤＯ６ａ、６ｂまたはＦＤ用ＤＯ１０に出力するＤＯ出力レジスタ４０のＤＯ出力レジスタ更新シーケンス４１に、個別リセット信号４２の条件、伝送エラー信号４３の条件を追加し、エラー発生時にＤＯ出力レジスタ４０の更新をロックする機能を備えたので、個別リセット信号４２、伝送エラー信号４３が供給されている時に、誤ったＤＯの出力やＤＯ出力の復帰を防止することができる。
【００２８】
実施の形態６によれば、伝送エラーや受信ボード不良発生時、ＤＯ出力の前置保持機能を設けたので、エラー発生におけるＤＯ出力の誤動作を防止することができる。
【００２９】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
メイン用のリレー演算処理を行うメイン用演算ＣＰＵ及びフェールセーフ用のリレー演算処理を行うＦＤ用演算ＣＰＵを有するディジタルリレー装置において、メイン用高速シリアルバスに接続され、メイン用演算ＣＰＵを有するメイン用ＣＰＵボードと、メイン用高速シリアルバスに接続された第一のメイン用高速シリアルバスインターフェイス及びこの第一のメイン用高速シリアルバスインターフェイスに接続され、メイン用演算ＣＰＵへの外部入力信号が入力される第一のメイン用ＤＩ部を有するメイン用ＤＩボード群と、メイン用高速シリアルバスに接続された第二のメイン用高速シリアルバスインターフェイス及びこの第二のメイン用高速シリアルバスインターフェイスに接続され、メイン用演算ＣＰＵからのデータ出力を行う第一のメイン用ＤＯ部を有するメイン用ＤＯボード群と、ＦＤ用高速シリアルバスに接続され、ＦＤ用演算ＣＰＵを有するＦＤ用ＣＰＵボードと、メイン用高速シリアルバスに接続された第三のメイン用高速シリアルバスインターフェイス並びにこの第三のメイン用高速シリアルバスインターフェイスに接続され、メイン用演算ＣＰＵへの外部入力信号が入力される第二のメイン用ＤＩ部及びメイン用演算ＣＰＵからのデータ出力を行う第二のメイン用ＤＯ部を有すると共に、ＦＤ用高速シリアルバスに接続されたＦＤ用高速シリアルバスインターフェイス並びにこのＦＤ用高速シリアルバスインターフェイスに接続され、ＦＤ用演算ＣＰＵへの外部入力信号が入力されるＦＤ用ＤＩ部及びＦＤ用演算ＣＰＵからのデータ出力を行うＦＤ用ＤＯ部を有するメイン／ＦＤ用ＤＩＯボードを備えたので、内部配線を簡素化できると共に、シリアルバス接続により入力点数の制約が改善され、多入力のシステムにも適用でき、フレキシブルに盤、ユニットを構成することができる。
【００３０】
また、メイン／ＦＤ用ＤＩＯボードは、第二のメイン用ＤＩ部に入力される外部入力信号及び第二のメイン用ＤＯ部から出力されるデータを格納するメイン情報レジスタと、ＦＤ用ＤＩ部に入力される外部入力信号及びＦＤ用ＤＯ部から出力されるデータを格納するＦＤ情報レジスタとを有し、メイン情報レジスタは、ＦＤ用高速シリアルバスインターフェイスに接続されると共に、ＦＤ情報レジスタは、第三のメイン用高速シリアルバスインターフェイスに接続されているので、メイン部とＦＤ部の双方の入出力情報を互いに入手することができる。
また、メイン用高速シリアルバスまたはＦＤ用高速シリアルバスによって伝送されるバスデータは、バスデータを構成する一対のデータ信号の差動信号を用いて論理判定されるので、従来よりノイズマージンが増大し、信頼性に優れたディジタルリレー装置にすることができる。
【００３１】
さらに、メイン用ＣＰＵボード及びＦＤ用ＣＰＵボードは、それぞれの演算ＣＰＵとは別に設けられ、それぞれが接続された高速シリアルバスを制御する高速シリアルバス制御プロセッサを有するので、演算ＣＰＵの処理時間を占有することなく、メイン部、ＦＤ部の双方の情報の入出力を行うことができる。
また、高速シリアルバス制御プロセッサは、高速シリアルバス上の伝送エラーの発生頻度を監視するので、演算ＣＰＵの処理を妨げることなく、瞬時不良による装置停止を防ぐことができる。
【００３２】
また、メイン用高速シリアルバスインターフェイス及びＦＤ用高速シリアルバスインターフェイスは、それぞれが接続された高速シリアルバス上の伝送エラーの発生時に、高速シリアルバスを介して伝送される出力データを保持するように構成されているので、伝送エラー発生時に、誤ったデータ出力を防止することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるディジタルリレー装置を示す構成図である。
【図２】この発明の実施の形態２によるディジタルリレー装置のメイン／ＦＤ用ＤＩＯボードを示す構成図である。
【図３】この発明の実施の形態３によるディジタルリレー装置の高速シリアルバスの論理判定を示す図である。
【図４】この発明の実施の形態４によるディジタルリレー装置のＣＰＵボードを示す構成図である。
【図５】この発明の実施の形態５によるディジタルリレー装置の高速シリアルバス制御プロセッサの動作を示すフローチャートである。
【図６】この発明の実施の形態６によるディジタルリレー装置の高速シリアルバスＩ／Ｆを示す構成図である。
【図７】従来のディジタルリレー装置を示す構成図である。
【符号の説明】
１　メイン部、２　ＦＤ部、４　ＦＤ用ＣＰＵボード、
５ａ，５ｂ　メイン用ＤＩ、６ａ，６ｂ　メイン用ＤＯ、
７　メイン用ＤＩボード群、８　メイン用ＤＯボード群、
９　ＦＤ用ＤＩ、１０　ＦＤ用ＤＯ、１１　メイン／ＦＤ用ＤＩＯボード、
１６　メイン用ＣＰＵボード、１７　メイン用高速シリアルバスＩ／Ｆ、
１８　メイン用高速シリアルバス、１９　ＦＤ用高速シリアルバスＩ／Ｆ、
２０　ＦＤ用高速シリアルバス、２１　メイン用ＦＤ情報レジスタ、
２２　ＦＤ用メイン情報レジスタ、２３　高速シリアルバスデータ▲１▼、
２４　高速シリアルバスデータ▲２▼、２５　差動信号、２６　瞬時ノイズ、
２７　演算ＣＰＵ、２８　高速シリアルバス制御プロセッサ、
２９　２ポートメモリ、３９　高速シリアルバスからのＤＯデータ、
４０　ＤＯ出力レジスタ、４１　ＤＯ出力レジスタ更新信号、
４２　個別リセット信号、４３　伝送エラー信号、
４４　ＤＯ出力レジスタ更新シーケンス、
４５　ハードウエア（Ｈ／Ｗ）リセット信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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