(57)【要約】【課題】ＣＰＵの動作を実行したまま、外部からのフラッシュＲＯＭデータの読出および書込を可能にする手段を提供する。【解決手段】外部インタフェース１４からの読み出しコマンド入力によるフラッシュＲＯＭ１１からのデータ読み出し時には、フラッシュＲＯＭ１１からの読み出し期間のみＣＰＵ１２に対するクロックを停止し、なおかつフェッチバスインタフェース１３にてＣＰＵ側のフェッチデータを保持し、フラッシュＲＯＭ１２に対して読み込みをおこないたいデータのアドレスを出力してデータを取り込む。フラッシュＲＯＭ１１への書込時には、フェッチ（データリード）対象をチューニング用ＲＡＭ１５に切り替えてＣＰＵ１２をフェッチおよびデータリード動作させておき、その間にフラッシュＲＯＭ１１のデータ書き換えをおこなう。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
データ処理を行うためのプログラム動作を実行するＣＰＵと、データ処理に際して参照するデータを格納する書き換え可能な不揮発性メモリと、チューニング用ＲＡＭと、外部インタフェース回路と、前記ＣＰＵ、不揮発性メモリおよび外部インタフェース回路間に接続され、前記外部インタフェース回路からの制御信号により前記不揮発性メモリに対するフェッチバスの切替制御を行うフェッチバスインタフェース回路とを備え、
前記書き換え可能な不揮発性メモリに格納されたユーザプログラムによる前記ＣＰＵの動作時に、前記外部インタフェースからのアクセスにより前記不揮発性メモリからデータを、前記フェッチバスインタフェース回路を介して読み出す機能を備えていることを特徴とするデータ処理装置。
【請求項２】
前記フェッチバスインタフェース回路は、前記外部インタフェース回路から前記不揮発性メモリのデータの読み込みを示すコマンドとアドレス値が入力されたとき、前記ＣＰＵに対する動作クロックの停止制御信号を出力する機能と、該動作クロックの停止制御信号出力時に前記不揮発性メモリから出力していたデータ値をデータ保持回路に保持する機能と、前記ＣＰＵに対する動作クロック停止期間に前記不揮発性メモリに対して前記アドレス値を供給することによりデータを読み出して前記外部インタフェース回路へ出力する機能と、前記ＣＰＵに対する動作クロックの供給を再開するとともに前記データ保持回路に保持していたデータを前記ＣＰＵに供給した後、前記ＣＰＵへのデータ供給源を前記データ保持回路から前記不揮発性メモリ側に切り替える機能を備えていることを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
データ処理を行うためのプログラム動作を実行するＣＰＵと、データ処理に際して参照するデータを格納する書き換え可能な不揮発性メモリと、チューニング用ＲＡＭと、外部インタフェース回路と、前記ＣＰＵ、不揮発性メモリおよび外部インタフェース回路間に接続され、前記外部インタフェース回路からの制御信号により前記不揮発性メモリに対するフェッチバスの切替制御を行うフェッチバスインタフェース回路とを備え、
前記書き換え可能な不揮発性メモリに格納されたユーザプログラムによる前記ＣＰＵの動作時に、前記外部インタフェースからのアクセスにより前記フェッチバスインタフェース回路を介して前記不揮発性メモリへデータを書き込む機能を備えていることを特徴とするデータ処理装置。
【請求項４】
前記チューニング用ＲＡＭには、前記不揮発性メモリの書き換えをおこなう領域に記憶されているデータが格納され、前記フェッチバスインタフェース回路は、前記不揮発性メモリに対する新たなデータの書込をおこなうために前記不揮発性メモリに対するアドレスや制御信号を前記外部インタフェース側に切り替える機能と、前記不揮発性メモリへの新たなデータの書込中は前記ＣＰＵのフェッチ対象を前記チューニング用ＲＡＭ側に切り替える機能と、前記不揮発性メモリへの新たなデータの書込終了後に前記ＣＰＵのフェッチ対象を前記不揮発性メモリ側に戻す機能を備えていることを特徴とする請求項３に記載のデータ処理装置。
【請求項５】
前記不揮発性メモリとして、フラッシュＲＯＭが用いられていることを特徴とする請求項１〜４のいずれかに記載のデータ処理装置。
【請求項６】
データ処理を行うためのプログラム動作を実行するＣＰＵと、データ処理に際して参照するデータを格納する書き換え可能な不揮発性メモリと、チューニング用ＲＡＭと、外部インタフェース回路と、前記ＣＰＵ、不揮発性メモリおよび外部インタフェース回路間に接続され、前記外部インタフェース回路からの制御信号により前記不揮発性メモリに対するフェッチバスの切替制御を行うフェッチバスインタフェース回路とを備え、前記書き換え可能な不揮発性メモリに格納されたユーザプログラムによる前記ＣＰＵの動作時に、前記外部インタフェースからのアクセスにより前記不揮発性メモリからデータを、前記フェッチバスインタフェース回路を介して読み出す処理を実行するデータ処理方法において、
前記フェッチバスインタフェース回路に前記外部インタフェース回路から前記不揮発性メモリのデータの読み込みを示すコマンドとアドレス値が入力されたとき、前記ＣＰＵに対する動作クロックを停止するとともに、該動作クロックの停止時点で前記不揮発性メモリから出力していたデータ値を保持し、前記ＣＰＵに対する動作クロック停止期間に前記不揮発性メモリに対して前記アドレス値を供給することによりデータを読み出して前記外部インタフェース回路へ出力した後、前記ＣＰＵに対する動作クロックの供給を再開し、前記保持していたデータを前記ＣＰＵに供給してから前記ＣＰＵへのデータ供給源を前記不揮発性メモリ側に切り替えることを特徴とするデータ処理方法。
【請求項７】
データ処理を行うためのプログラム動作を実行するＣＰＵと、データ処理に際して参照するデータを格納する書き換え可能な不揮発性メモリと、チューニング用ＲＡＭと、外部インタフェース回路と、前記ＣＰＵ、不揮発性メモリおよび外部インタフェース回路間に接続され、前記外部インタフェース回路からの制御信号により前記不揮発性メモリに対するフェッチバスの切替制御を行うフェッチバスインタフェース回路とを備え、前記不揮発性メモリに格納されたユーザプログラムによる前記ＣＰＵの動作時に、前記外部インタフェースからのアクセスにより前記フェッチバスインタフェース回路を介して前記不揮発性メモリへデータを書き込む処理を実行するデータ処理方法において、
前記チューニング用ＲＡＭに、前記不揮発性メモリの書き換えをおこなう領域に記憶されているデータを格納した後、前記不揮発性メモリに対する新たなデータの書込をおこなうために前記不揮発性メモリに対するアドレスや制御信号を前記外部インタフェース側に切り替え、前記不揮発性メモリへの新たなデータの書込中は前記ＣＰＵのフェッチ対象を前記チューニング用ＲＡＭ側に切り替え、前記不揮発性メモリへの新たなデータの書込終了後に前記ＣＰＵのフェッチ対象を前記不揮発性メモリ側に戻すことにより、新たなデータによって処理を継続することを特徴とするデータ処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュＲＯＭを備えたマイクロコンピュータに関し、例えばエンジン開発時にエンジン制御のために使用されるデータ処理技術に関する。
【０００２】
【従来の技術】
自動車電装用ユニット開発時において、目的とする特性を得るために内蔵フラッシュＲＯＭに記憶されているシステム制御に使用するプログラムやデータのパラメータをチューニングする必要がある。
【０００３】
従来のチューニング方式では、パラレル入出力やシリアル入出力をシングルチップ・マイクロコンピュータに持ち、専用モードを動作させてフラッシュＲＯＭの書き換えをおこなう構成が採用されている。また、セキュリティを考慮しているため、フラッシュＲＯＭの読み出しは行えないようにするか、あるいはＩＤコードを内蔵して認証を得られた場合のみ読み書きがおこなえるようにしている。
【０００４】
このように従来構成では、自動車電装用ユニットの実動作時にフラッシュＲＯＭの書き換えをおこなうための機能を内蔵していないため、自動車電装用ユニットの実動作時に、フラッシュＲＯＭの書き換えをおこなうことが出来ないという問題がある。実験環境の再現性が困難な条件環境において、即時データの書き換えやプログラムの修正の実施が可能になれば、目的とする特性を得ることが容易になる。
【０００５】
このような観点から、例えばエンジン開発時にエンジン制御のために使用されるデータ処理にあたって、動作電源の切断やコンピュータシステムの切断を行うことなく、迅速なチューニングを可能としたデータ処理システムが特許第２８６７９６５号公報において提案されている。
【０００６】
図６は、上記特許公報に記載されているデータ処理装置を示すブロック図である。このデータ処理装置１０９は、制御プログラムを実行するＣＰＵコア１０１と、制御プログラムや制御パラメータを予め記憶させたＰＲＯＭ（不揮発性メモリ）１０２と、ＲＡＭ１０３と、外部端子１００からデータをＲＡＭ１０３に転送するデータ転送手段１０４と、その転送アドレスを記憶するレジスタ１０５と、動作／非動作の切り替えが可能でレジスタ１０５の値とＣＰＵコア１０１から出力されるアドレス値を比較する比較器１０６を有し、データバス１０７とアドレスバス１０８で相互に接続されている。データ転送手段１０４は、シリアル転送器１１２とダイレクトメモリアクセス器（ＤＭＡ）１１３とデコーダ１１４を有している。
【０００７】
このデータ処理装置に外部から新しい制御パラメータを読み込んでデータチューニングするには、まず、外部端子１００へＲＡＭへの書込を意味するデータ、ＲＡＭアドレス、新パラメータデータを入力する。これらのデータをシリアル転送器１１２によって読み込むと、デコーダ１１４は読み込んだデータが制御パラメータの読込と判断し、比較器１０６を非動作状態とし、ＲＡＭアドレスと新パラメータデータをＤＭＡ１１３に渡す。
【０００８】
データを受け取ったＤＭＡ１１３は、バス使用権をＣＰＵ１０１に要求し、許可を得たら比較器１０６とは無関係にＲＡＭ選択信号１１０を有効とし、ＰＲＯＭ選択信号を無効にして、ＲＡＭ１０３の目的のアドレスに制御パラメータを書き込む。
【０００９】
データを書き込んだらＤＭＡ１１３は、ＲＡＭ選択信号とＰＲＯＭ選択信号をもとに戻し、バス使用権放棄をＣＰＵコア１０１に伝え、シリアル転送器１１２に次のデータを読み込むよう指示する。これを繰り返すことにより新しい制御パラメータがＲＡＭ１０３に書き込まれる。
【００１０】
この状態でＣＰＵコア１０１により制御パラメータが格納されている領域をアクセスすると、ＰＲＯＭ１０２の領域ではなくＲＡＭ１０３の新しい制御パラメータが書き込まれている領域がアクセスされて、エンジン制御が実行される。更に制御パラメータの変更を行ってチューニングを続ける場合は、同様の動作を行って、外部から新しい制御パラメータをＲＡＭに読み込むことにより、動作中に制御パラメータを次々に変更することができる。
【００１１】
従って、例えば自動車電装用ユニット開発時において、実車上の動作環境である実動作環境において、再現性の困難な条件環境におけるプログラムやデータテーブルの最適化を行うことが可能となり、再現性の困難な条件環境における即時データの書き換えやプログラムの修正の実施が可能となる。
【００１２】
【発明が解決しようとする課題】
上記特許公報記載のデータ処理システムによれば、ＣＰＵコアの実行中にＲＡＭを書き換えてデータ格納アドレスが出力されたとき、ＣＰＵコアは不揮発性メモリに格納されたデータに代えてＲＡＭに格納されたデータを参照してプログラム動作を実行するように構成されるので、ＣＰＵコアは動作を実行したままでパラメータデータの変更が可能となり、動作電源の切断やコンピュータシステムの切断を行うことなく、迅速なチューニングを行うことが可能であるが、ＲＡＭ１０３に格納された新たな制御パラメータは、チューニング完了後にＰＲＯＭ１０２に再度書き込まなければならないという問題がある。
【００１３】
また、ＲＡＭ１０３には、チューニング完了までに変更された全ての制御パラメータを一旦格納する必要があるので、ＲＡＭ１０３として大容量のメモリ領域を備える必要がある。
【００１４】
本発明の目的は、上記問題点に鑑み、ＣＰＵは動作を実行したまま比較的小容量のＲＡＭによりパラメータデータの変更を可能として、動作電源の切断やコンピュータシステムの切断を行うことなく迅速なチューニングを行うとともに、チューニング完了後の新たな制御パラメータをＰＲＯＭ（フラッシュＲＯＭ）に再書き込みする必要のないデータ処理手段を提供することにある。
【００１５】
本発明の他の目的は、ＣＰＵは動作を実行したままでフラッシュＲＯＭに記憶されているデータを外部へ読み出し可能な手段を提供することにある。
【００１６】
【課題を解決するための手段】
本発明は、ユーザプログラムによるシングルチップ・マイクロコンピュータの動作時に、外部インタフェースによってフラッシュＲＯＭへの読み書きをおこなうことが可能な構成としたことを特徴とする。
【００１７】
本発明の場合、シングルチップ・マイクロコンピュータの内蔵ＲＯＭの読み出しが可能となるため、本発明を内蔵するデバイスを市場に展開する際にはセキュリティに問題が生じる。したがって、上記自動車電装用ユニット等開発時に使用するデバイスのみに適用するか、あるいは市場に展開する際には、例えばＩＤコードを内蔵して認証を得られた場合のみ読み書きがおこなえるようなセキュリティ手段を付加する必要が生ずるが、その点は本発明の範囲外の技術である。
【００１８】
本発明のデータ処理装置は、外部インタフェースからの読み出しコマンド入力によるフラッシュＲＯＭからのデータ読み出し時には、フラッシュＲＯＭからの読み出し期間のみＣＰＵに対するクロックを停止し、なおかつフェッチバスインタフェースにてＣＰＵ側のフェッチデータを保持し、フラッシュＲＯＭに対して読み込みをおこないたいデータのアドレスを出力してデータを取り込む。
【００１９】
また、ＣＰＵ側でフェッチバスの解放要求を受け付ける機能があれば、フラッシュＲＯＭからの読み出し時には、外部インタフェースからの読み出しコマンド入力により、ＣＰＵに対しフェッチバスの受け渡し要求をおこない、その要求が受け付けられた後にフェッチバスインタフェースにてフラッシュＲＯＭに対して読み込みをおこないたいデータのアドレスを出力してデータを取り込む。
【００２０】
フラッシュＲＯＭへの書込時には、前記特許公報に示される方法を用いることにより、フェッチ（データリード）対象をチューニング用のＲＡＭに切り替えてＣＰＵをフェッチおよびデータリード動作させておき、その間にフラッシュＲＯＭのデータ書き換えをおこなう。
【００２１】
【発明の実施の形態】
図１は、本発明の実施形態を示すデータ処理装置のブロック図である。
【００２２】
本実施形態のデータ処理装置は、電子制御ユニット（以下ＥＣＵ）内のシングルチップ・マイクロコンピュータ１０として構成され、プログラムを格納するフラッシュＲＯＭ１１、ＣＰＵ１２、フェッチバスインタフェース回路１３、外部インタフェース回路１４、およびチューニング用ＲＡＭ１５を備える。
【００２３】
このチューニング用ＲＡＭ１５は上記特許公報に示されるチューニング用ＲＡＭ１０３と同様の機能を有するものであるが、本実施形態の場合、このチューニング用ＲＡＭ１５には、フラッシュＲＯＭ１１に対する新たなデータの書込時に、この新たなデータが書き込まれるフラッシュＲＯＭ１１の記憶領域に格納されている書込前の制御パラメータが格納される。従って、フラッシュＲＯＭ１１に対する新たなデータの書込中には、ＣＰＵ１２はチューニング用ＲＡＭ１５にアクセスし、チューニング用ＲＡＭ１５に格納された書込前の制御パラメータを読み出してデータ処理を継続する。
【００２４】
本実施形態における各々のブロックの接続は以下のようになる。
【００２５】
ＣＰＵ１２とフェッチバスインタフェース回路１３間の接続は、プログラムをフェッチしたり、データにアクセスするためのＣＰＵ１２からのアドレス出力（１）、フェッチバスの状態を制御するためのＣＰＵ１２からの制御信号出力（２）、チューニング用のＲＡＭ１５やフラッシュＲＯＭ１１からＣＰＵ１２へのプログラムデータやリードデータの出力（３）よりなる。
【００２６】
フェッチバスインタフェース回路１３とフラッシュＲＯＭ１１間の接続は、プログラムをフェッチしたり、データにアクセスするためのアドレス出力（１’）、フェッチバスの状態を制御するための制御信号出力（２’）、フラッシュＲＯＭ１１からのプログラムデータやリードデータ（３’）、および外部インタフェース１４を経由してフラッシュＲＯＭ１１に書込をおこなうデータ（４’）よりなる。
【００２７】
フェッチバスインタフェース回路１３とチューニング用ＲＡＭ１５間の接続は、プログラムをフェッチしたり、データにアクセスするためのアドレス出力（１”）、フェッチバスの状態を制御するための制御信号出力（２”）、チューニング用ＲＡＭ１５から読み出すプログラム等のデータ（３”）、および外部インタフェース１４を経由してチューニング用ＲＡＭ１５に書込をおこなうデータ（４”）よりなる。
【００２８】
フェッチバスインタフェース回路１３と外部インタフェース回路１４間の接続は、フラッシュＲＯＭ１１読み書き時のアドレスや制御信号をフェッチバスインタフェース回路４で生成するための信号群、フラッシュＲＯＭ２のリードをおこなった際のデータおよび、フラッシュＲＯＭ２あるいはチューニング用ＲＡＭ１５への書き込みデータより成る。
【００２９】
またこのほかに、フェッチバスインタフェース回路１３からは、ＣＰＵ１２の動作クロックを停止させるための制御信号が出力される。
【００３０】
図２は、本実施形態において、フラッシュＲＯＭ１１内のデータをリードする時の信号の流れを示す図である。フラッシュＲＯＭ１１内のデータリード動作を行う場合、ＥＣＵ外部より、ＥＣＵ内シングルチップ・マイクロコンピュータ１０の外部インタフェース回路１４を経由して、データの交信をおこなう。
【００３１】
外部インタフェース回路１４に対し、読み込みを示すコマンドと、フラッシュＲＯＭ１１内の読み込みをおこないたいアドレス値を送信する。外部インタフェース回路１４は、コマンドとアドレス値の入力により、フラッシュＲＯＭ１１のデータ読み込みに必要なアドレス信号（１’）と制御信号（２’）を生成する。そしてフラッシュＲＯＭ１１より出力されるデータ（３’）を外部インタフェース回路１４に取り込み、ＥＣＵ外部に出力することによりユーザ側ではその値を得ることが出来る。なお、この動作時にはＣＰＵ１２に対するシステムクロックを停止させる。
【００３２】
図３は、ＣＰＵ１２を動作させながらフラッシュＲＯＭ１１内のデータを外部にリードする時のタイミングを示す図である。以下、フラッシュＲＯＭ１１内のデータリード動作の詳細について図２〜図３を参照して説明する。
【００３３】
システムクロックは、特定の動作モードを除いてシングルチップ・マイクロコンピュータ１０が動作している間は、常に供給されている。外部インタフェース回路１４が、フラッシュＲＯＭ１１のデータの読み込みを示すコマンドとアドレス値を受け取ると、フェッチバスインタフェース回路１３は、ＣＰＵ１２に対して供給しているクロックを停止するための信号を出力し、ＣＰＵ１２のクロックをマスクしてクロックの供給を停止する。
【００３４】
このクロック停止と同時にフラッシュＲＯＭ１１から出力していたデータ値（Ｄ０＋４）をフェッチバスインタフェース回路１３内のデータ保持回路１６にて保持する。このデータ値保持後、即座にＣＰＵ１２に対するデータ供給を上記データ保持回路１６に切り替え、ＣＰＵ１２のクロック供給再開後のＣＰＵ動作に不都合が起きないようにする。
【００３５】
そして、このクロックを停止している期間にフラッシュＲＯＭ１１に対するアドレスと制御信号を切り替え、読み込みをおこないたいアドレス（ｔＡ）を供給する。フラッシュＲＯＭ１１よりデータ出力が終了し、外部インタフェース１４にてそのデータ（ｔＤｍ）の取り込みをおこなう。その後、ＣＰＵ１２に対するクロックの供給を再開すると共に、ＣＰＵ１２へのデータ供給源をデータ保持回路１６から、フラッシュＲＯＭ１１側に切り替える。
【００３６】
この一連の動作を繰り返しおこなうことにより、ＣＰＵ１２による制御動作を実行させた状態でフラッシュＲＯＭ１１内の所定のアドレス領域に記憶されているデータを外部へ読み出すことが出来る。
【００３７】
従って、本発明の回路、フラッシュＲＯＭ１１、およびシングルチップ・マイクロコンピュータ１０内のＣＰＵ停止時にも動作を保証しなければならない機能ブロックに対しては、システムクロックを常に供給し、ＣＰＵ１２に対しては上記のクロック停止信号によって制御されるクロックを供給することとなる。
【００３８】
図４は、ＣＰＵ１２に対するクロック生成回路を示すブロック図である。このＣＰＵクロック生成回路１７は、通常制御動作時には、システムクロックをそのままＣＰＵ用クロックとしてＣＰＵ１２へ出力し、フェッチバスインタフェース回路１３からＣＰＵ動作クロック停止制御信号が入力されている間は、システムクロックの出力を停止する動作を行うもので、例えばＡＮＤゲート等により構成される。
【００３９】
図５は、フラッシュＲＯＭ１１に対するデータライト時の信号の流れを示す図である。以下、図５を参照して本実施形態におけるフラッシュＲＯＭ１１に対するデータライト動作を説明する。
【００４０】
ＣＰＵ１２によるデータ処理を実行中に、フラッシュＲＯＭ１１に対して書込をおこなうと、外部からの書込と内部動作でのＣＰＵ１２によるＲＯＭデータ読み出しが競合してしまうため、ＣＰＵ１２によるフラッシュＲＯＭ１１へのフェッチやデータリードをおこなうことが出来ない。
【００４１】
そこで、本実施形態では、ＣＰＵ１２を動作させたままでフラッシュＲＯＭ１１の書き換えを実現させるため、上記特許公報に示されるＲＡＭ１０３へのデータ書込機能を、チューニング用ＲＡＭ１５およびフラッシュＲＯＭ１１へのデータ書込機能として用いる。
【００４２】
まず、このチューニング用ＲＡＭ１５にあらかじめ、フラッシュＲＯＭ１１の書き換えをおこないたい領域のデータを、外部インタフェース１４を介して転送することにより書き込んでおく。この書込動作は、上記特許公報に示されるＲＡＭ１０３へのデータ書込機能を用いて実行されるが、書き込まれるデータは、フラッシュＲＯＭ１１の所定領域に現在記憶されているデータと同じデータである。
【００４３】
したがって、前記のフラッシュＲＯＭ１１内のデータリード動作により、フラッシュＲＯＭ１１の書き換えをおこないたい所定領域のデータを外部へ読み出し、該読み出した所定領域のデータを、今度は外部インタフェース１４を介してチューニング用ＲＡＭ１５に対する書込データとして用いることができる。
【００４４】
フラッシュＲＯＭ１１の書き換えをおこないたい所定領域のデータをチューニング用ＲＡＭ１５へ転送して書き込んだ後、ＣＰＵ１２のフェッチ対象をチューニング用ＲＡＭ１５側に切り替える。従って、フラッシュＲＯＭ１１のデータ書き換え中は、ＣＰＵ１２はチューニング用ＲＡＭ１５にアクセスし、チューニング用ＲＡＭ１５に格納された書込前の制御パラメータを読み出してデータ処理を行う。その結果、フラッシュＲＯＭ１１の書き換えをおこなっている最中も、ＣＰＵ１２はチューニング用ＲＡＭ１５から安定して制御パラメータを読み出して動作を継続することが可能となる。
【００４５】
そして、フラッシュＲＯＭ１１に対するアドレスや制御信号を外部インタフェース１４側に切り替え、フラッシュＲＯＭ１１に対する新たなデータの書込をおこなう。この場合の書込動作も上記特許公報に示されるデータ書込機能を用いて実行することができる。
【００４６】
フラッシュＲＯＭ１１に対する書込が終了次第、ＣＰＵ１２のフェッチ対象をフラッシュＲＯＭ１１に戻し、動作を継続させると共に、新しいプログラムやデータでの実行を可能にする。データの切り替えの際には、ＣＰＵ１２で取り込むべきタイミングにデータが切り替わることのない構成が必要である。
【００４７】
本実施形態におけるチューニング用ＲＡＭ１５には、フラッシュＲＯＭ１１の書き換えをおこないたい所定領域のデータのみが格納される。従って、その後フラッシュＲＯＭ１１の別の領域に格納されたデータの書き換えを行う場合には、チューニング用ＲＡＭ１５に格納したこの所定領域のデータを消去し、フラッシュＲＯＭ１１の別の領域に格納されたデータによりチューニング用ＲＡＭ１５を上書きして利用することができるので、チューニング用ＲＡＭ１５は、記憶容量として比較的小容量のＲＡＭで実現可能である。
【００４８】
なお、上記実施形態では、書き換えが可能な不揮発性メモリとしてフラッシュＲＯＭを用いているが、本発明は、フラッシュＲＯＭ以外の書き換えが可能な不揮発性メモリにも適用が可能である。
【００４９】
【発明の効果】
本発明によれば、再現性の困難な条件環境において、即時データの書き換えやプログラムの修正の実施が可能であり、特に、自動車電装用ユニット開発時の実車上の動作環境におけるプログラムやデータテーブルの最適化を容易に実施することができる。
【００５０】
また、本発明におけるＣＰＵのクロックを停止するリード回路は、ＣＰＵの構成に依存することなくリート゛機能を得ることが出来、ＲＯＭデータの外部読み出しをＣＰＵの構成に依存することなく実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態を示すデータ処理装置のブロック図である。
【図２】フラッシュＲＯＭ内のデータをリードする時の信号の流れを示す図である。
【図３】ＣＰＵを動作させながらフラッシュＲＯＭ内のデータを外部にリードする時のタイミングを示す図である。
【図４】ＣＰＵに対するクロック生成回路を示すブロック図である。
【図５】フラッシュＲＯＭに対するデータライト時の信号の流れを示す図である。
【図６】従来例を示すブロック図である。
【符号の説明】
１０　シングルチップ・マイクロコンピュータ
１１　フラッシュＲＯＭ
１２　ＣＰＵ
１３　フェッチバスインタフェース回路
１４　外部インタフェース
１５　チューニング用ＲＡＭ
１６　データ保持回路
１７　ＣＰＵクロック生成回路
【図１】
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【図２】
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【図３】
2004013338.tif 000005
【図４】
2004013338.tif 000006
【図５】
2004013338.tif 000007
【図６】
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