(57)【要約】      （修正有）【課題】高周波信号の伝送損失が低く、信号の歪みが小さい半導体装置を提供する。【解決手段】ボンディングワイアによるインダクタンス成分発生を抑制する。光電素子モジュール１０は、Ｓｉ層１００の上面上および下面上に形成された絶縁膜１０１および１０５と、素子搭載領域Ｒａと光ファイバ実装領域Ｒｂとを有する半導体実装基板１１と、板状配線１２ａ、１２ｂ、１３ａおよび１３ｂにそれぞれ接続されている発光素子１４ａおよび受光素子１４ｂと、発光素子１４ａの光軸にほぼ平行に延びるＶ字形溝１５と、Ｖ字形溝１５の端部に接し且つＶ字形溝１５に直交する溝１６と、板状配線１３ａおよび１３ｂに接続された板状導電部１７とを備えている。また、半導体実装基板１１の下面上に形成された導電層１８は、半導体実装基板１１の下面全体を覆うように形成され板状導電部１７に接続されている。さらに、半導体実装基板１１の端部Ｅが斜面となっている。【選択図】  図１
2004221206.tif 000002
【特許請求の範囲】
【請求項１】
第１領域と第２領域とを有する第１面と、上記第１面に対向する第２面とを有する半導体実装基板と、
上記第１面の上記第１領域上に設けられた光電素子と、
上記第１面の上記第２領域に形成され、上記光電素子の光軸にほぼ平行に延び、上記光軸の直下に位置する第１溝と、
上記第２面を覆うように形成された導電層と、
上記光電素子に接続された板状配線と、
上記板状配線と上記導電層とを接続する板状導電部とを備え、
上記第１面の上記第１領域に位置する端部の一部では、断面形状が鈍角のみからなる形状であり、
上記板状導電部は、上記端部の一部および上記端部の一部に接する上記半導体実装基板の側面上に形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第１面の上記第１領域に位置する端部の一部では、断面形状が斜面となっていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
上記第１面に形成され、上記第１溝のうちの上記光電素子側の端部において直交する第２溝を有することを特徴とする半導体装置。
【請求項４】
第１領域と第２領域とを有する第１面と、上記第１面に対向する第２面とを有する半導体実装基板と、
上記第１面の上記第１領域上に設けられた光電素子と、
上記第１面の上記第２領域に形成され、上記光電素子の光軸にほぼ平行に延び、上記光軸の直下に位置する第１溝と、
上記第２面を覆うように形成された導電層と、
上記光電素子に接続された板状配線と、
上記板状配線と上記導電層とを接続する板状導電部とを備え、
上記第１面の上記第１領域に位置する端部の一部では、断面形状が曲線からなる形状であり、
上記板状導電部は、上記端部の一部および上記端部の一部に接する上記半導体実装基板の側面上に形成されていることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
上記第１面に形成され、上記第１溝のうちの上記光電素子側の端部において直交する第２溝を有することを特徴とする半導体装置。
【請求項６】
第１領域と第２領域とを有する第１面と、上記第１面に対向する第２面とを有する半導体実装基板と、
上記第１面の上記第１領域上に設けられた光電素子と、
上記第１面の上記第２領域に形成され、上記光電素子の光軸にほぼ平行に延び、上記光軸の直下に位置する第１溝と、
上記第２面を覆うように形成された導電層と、
上記第１領域に、上記半導体実装基板の上記第１面から上記第２面に貫通する貫通孔と、
上記貫通孔を埋め、上記光電素子と上記電子回路とを接続するプラグ導電部と、
を備えている半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
上記第１面に形成され、上記第１溝のうちの上記光電素子側の端部において直交する第２溝を有することを特徴とする半導体装置。
【請求項８】
第１領域と第２領域とを有する第１面と、上記第１面に対向する第２面とを有する半導体実装基板を用意する工程（ａ）と、
上記第１面の上記第２領域に第１溝を形成し、上記第１面の上記第１領域に位置する端部の一部の断面形状を、鈍角のみからなる形状とする工程（ｂ）と、
上記第１面の上記第１領域に板状配線を形成し、上記第２面を覆うように導電層を形成する工程（ｃ）と、
光軸が上記第１溝が延びる方向とほぼ平行で、且つ、光軸が上記第１溝の直上に位置するように、上記板状配線上に光電素子を搭載する工程（ｄ）と、
上記端部の一部および上記端部の一部に接する上記半導体実装基板の側面上に亘って、上記板状配線と上記導電層とを接続する板状導電部を形成する工程（ｅ）と、
を含む半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
上記工程（ｂ）では、上記第１溝の形成と同時に、上記端部の一部の断面形状を、鈍角のみからなる形状とすることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
上記工程（ｂ）では、上記端部の一部の断面形状を斜面とすることを特徴とする半導体装置の製造方法。
【請求項１１】
第１領域と第２領域とを有する第１面と、上記第１面に対向する第２面とを有する半導体実装基板を用意する工程（ａ）と、
上記第１面の上記第２領域に第１溝を形成する工程（ｂ）と、
上記第２面を覆うように導電層を形成する工程（ｃ）と、
上記第１面の上記第１領域に、上記第１面から上記第２面に上記半導体実装基板を貫通する貫通孔を形成する工程（ｄ）と、
上記貫通孔内を埋めるプラグ導電部を形成する工程（ｅ）と、
光軸が上記第１溝が延びる方向とほぼ平行で、且つ、光軸が上記第１溝の直上に位置するように、上記第１面の上記第２領域上に光電素子を搭載し、上記プラグ導電部に接続する工程（ｆ）と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に光伝送システムにおいて、光信号の送受信を行なう半導体装置である光電素子モジュールの高性能化に関する。
【０００２】
【従来の技術】
今日、光伝送は高速で且つ大容量の情報通信に不可欠なものとなっており、光通信網の整備が急速に進められている。光通信網では電気信号と光信号との間の信号変換を行なう光電素子モジュールの大きな需要が見込まれている。光電素子モジュールは、光素子または光導波路を含む光部品に光導波部品を突き合わせて、これらの光軸を互いに合わせるように光導波部品を支持するように構成されている。現在、光電素子モジュールの部品数、製造工程数、製造時間等を可能な限り低減することが求められている。また、これまでは数１００Ｍｐｓ程度の変調動作が可能な光電素子モジュールで十分であったが、今後は１Ｇｂｐｓを超える超高速の変調動作も可能な安価の光電素子モジュールが必要とされてきている。
【０００３】
図１１（ａ）は、従来の光電素子モジュールの上面図、図１１（ｂ）は図１１（ａ）に示す矢印Ａに沿って見た光電素子モジュールの側面図である（特許文献１を参照）。
【０００４】
図１１（ａ）および（ｂ）に示すように、従来の光電素子モジュール４００は、シリコン基板４０１と、シリコン基板４０１の裏面上に接合されるベースとなる基板４１６とを有する。
【０００５】
シリコン基板４０１には、その主面側に形成されたＶ溝４０９と、シリコン基板４０１を貫通し、その主面から裏面まで達する貫通孔内に中心線路導体とその周囲に充填された絶縁体とからなる同軸線路状配線４１１と、主面上に形成され、同軸線路状配線４１１の各々に接続された入力電極４１０ａおよび出力電極４１０ｂと、入力電極４１０ａおよび出力電極４１０ｂの上に接続された状態で搭載された光半導体素子４０５と、光半導体素子４０５とＶ溝４０９との間にＶ溝４０９に対して垂直に延びるように形成され、光ファイバの光入出射端に当接して光入出射端の位置決めを行なうための隙間４０２とが設けられている。
【０００６】
また、基板４１６は、その主面上に形成され、同軸線路状配線４１１に直接接続される入力用端子電極４０７ａおよび出力用端子電極４０７ｂを有し、シリコン基板４１１の裏面にはんだ、異方性導電性樹脂等によって接合されている。
【０００７】
上記従来技術では、シリコン基板４０１が半導体であり、絶縁体よりも電気伝導性が高い。このため、同軸線路状配線４１１は、一般の同軸導体線路と同様に中心線路導体とシリコン基板４０１表面とで電気信号を効率良く伝送させることができる。また、貫通孔の内表面に導体層を形成することにより、比較的高効率の伝送も可能になる。
【０００８】
【特許文献１】
特開２００１−８５７７９号公報（第５頁、第１図）。
【０００９】
【発明が解決しようとする課題】
上記従来技術において、シリコン基板４０１と基板４１６との間、およびシリコン基板４０１と光半導体素子４０５とのボンディングワイヤによる接続は回避される。しかしながら、基板４１６に設けられた入力用端子電極４０７ａおよび出力用端子電極４０７ｂをボンディングワイヤによってパッケージのリードフレームに形成されている信号入出力用のピンと接続している。このため、高周波信号の入出力の際にボンディングワイヤによるインダクタンス（Ｌ）成分が発生し、高周波信号の伝送損失が大きくなる。特に、１Ｇｂｐｓ以上の高速動作を行う際には、ボンディングワイヤのインダクタンスによってインピーダンスの整合性が崩れる。その結果、入力信号の反射が起こり、高周波信号に歪みが生じる可能性がある。このため、例えば、信号波形の立ち上り／立ち下りに要する時間が大きくなる（アイパターンが開かない）、あるいは、信号の符号誤り率ＢＥＲ（Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ）が増大する可能性がある。
【００１０】
本発明は上記事情に鑑みてなされたものであり、その目的は、高周波信号の伝送損失が低く、信号の歪みが小さい半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、第１領域と第２領域とを有する第１面と、上記第１面に対向する第２面とを有する半導体実装基板と、上記第１面の上記第１領域上に設けられた光電素子と、上記第１面の上記第２領域に形成され、上記光電素子の光軸にほぼ平行に延び、上記光軸の直下に位置する第１溝と、上記第２面を覆うように形成された導電層と、上記光電素子に接続された板状配線と、上記板状配線と上記導電層とを接続する板状導電部とを備え、上記第１面の上記第１領域に位置する端部の一部では、断面形状が鈍角のみからなる形状であり、上記板状導電部は、上記端部の一部および上記端部の一部に接する上記半導体実装基板の側面上に形成されている。
【００１２】
本発明の半導体装置では、光電素子が、導電層に板状導電部によって接続されている。つまり、導電層にグランド電位を印加する場合、上記従来の技術とは異なり、グランド電位となる導電層にはボンディングワイヤを用いて接続されていない。このため、高周波信号の入出力の際にボンディングワイヤによるインダクタンス（Ｌ）成分が発生せず、高周波信号の伝送損失が小さくなる。また、高速動作を行なう際にも、インピーダンスの整合性が崩れにくい。その結果、入力信号の反射が抑制・防止され、高周波信号に歪みが低減される。
【００１３】
また、本発明の半導体装置では、導電層が、半導体実装基板の第２面を覆うように形成されている。このため、導電層の表面全体を大面積の電極板などに接触させることができる。従って、導電層にグランド電位を印加する場合、導電層と光電素子の信号入力端子との間に発生するインピーダンスが低減される。
【００１４】
さらに、本発明の半導体装置では、板状導電部が設けられている半導体実装基板の第１面の第１領域に位置する端部の一部の断面形状が鈍角のみからなる形状となっている。このことによって、本発明の半導体装置の製造の際に、板状導電部と板状配線の接触不良が抑制・防止される。従って、板状導電部と板状配線との接続が確実になり、本発明の半導体装置の製造歩留まりが向上する。
【００１５】
上記第１面の上記第１領域に位置する端部の一部では、断面形状が斜面となっていることが好ましい。
【００１６】
このことによって、本発明の半導体装置の製造の際に、半導体実装基板の第１面の第１領域に位置する端部の一部の断面形状を鈍角のみからなる形状とするために、付加的な加工プロセスが削減される。
【００１７】
上記第１面に形成され、上記第１溝のうちの上記光電素子側の端部において直交する第２溝を有することが好ましい。
【００１８】
このことによって、光ファイバの端部を第２溝の側壁に押し当て、光電素子の光軸に位置合わせされた状態で、光ファイバを第１溝に固定することができる。従って、光ファイバを光電素子に対して精度良く実装することが可能な半導体装置が得られる。
【００１９】
本発明の別の半導体装置は、第１領域と第２領域とを有する第１面と、上記第１面に対向する第２面とを有する半導体実装基板と、上記第１面の上記第１領域上に設けられた光電素子と、上記第１面の上記第２領域に形成され、上記光電素子の光軸にほぼ平行に延び、上記光軸の直下に位置する第１溝と、上記第２面を覆うように形成された導電層と、上記光電素子に接続された板状配線と、上記板状配線と上記導電層とを接続する板状導電部とを備え、上記第１面の上記第１領域に位置する端部の一部では、断面形状が曲線からなる形状であり、上記板状導電部は、上記端部の一部および上記端部の一部に接する上記半導体実装基板の側面上に形成されている。
【００２０】
本発明の別の半導体装置では、光電素子が、導電層に板状導電部によって接続されている。つまり、導電層にグランド電位を印加する場合、上記従来の技術とは異なり、グランド電位となる導電層にはボンディングワイヤを用いて接続されていない。このため、高周波信号の入出力の際にボンディングワイヤによるインダクタンス（Ｌ）成分が発生せず、高周波信号の伝送損失が小さくなる。また、高速動作を行なう際にも、インピーダンスの整合性が崩れにくい。その結果、入力信号の反射が抑制・防止され、高周波信号に歪みが低減される。
【００２１】
また、本発明の別の半導体装置では、導電層が、半導体実装基板の第２面を覆うように形成されている。このため、導電層の表面全体を大面積の電極板などに接触させることができる。従って、導電層にグランド電位を印加する場合、導電層と光電素子の信号入力端子との間に発生するインピーダンスが低減される。
【００２２】
さらに、本発明の別の半導体装置では、板状導電部が設けられている半導体実装基板の第１面の第１領域に位置する端部の一部の断面形状が曲線からなる形状となっている。このことによって、本発明の半導体装置の製造の際に、板状導電部と板状配線の接触不良が抑制・防止される。従って、板状導電部と板状配線との接続が確実になり、本発明の半導体装置の製造歩留まりが向上する。
【００２３】
上記第１面に形成され、上記第１溝のうちの上記光電素子側の端部において直交する第２溝を有することが好ましい。
【００２４】
このことによって、光ファイバの端部を第２溝の側壁に押し当て、光電素子の光軸に位置合わせされた状態で、光ファイバを第１溝に固定することができる。従って、光ファイバを光電素子に対して精度良く実装することが可能な半導体装置が得られる。
【００２５】
本発明のさらに別の半導体装置は、第１領域と第２領域とを有する第１面と、上記第１面に対向する第２面とを有する半導体実装基板と、上記第１面の上記第１領域上に設けられた光電素子と、上記第１面の上記第２領域に形成され、上記光電素子の光軸にほぼ平行に延び、上記光軸の直下に位置する第１溝と、上記第２面を覆うように形成された導電層と、上記第１領域に、上記半導体実装基板の上記第１面から上記第２面に貫通する貫通孔と、上記貫通孔を埋め、上記光電素子と上記電子回路とを接続するプラグ導電部とを備えている。
【００２６】
本発明のさらに別の半導体装置では、光電素子が、導電層にプラグ導電部によって接続されている。つまり、導電層にグランド電位を印加する場合、上記従来の技術とは異なり、グランド電位となる導電層にはボンディングワイヤを用いて接続されていない。このため、高周波信号の入出力の際にボンディングワイヤによるインダクタンス（Ｌ）成分が発生せず、高周波信号の伝送損失が小さくなる。また、高速動作を行なう際にも、インピーダンスの整合性が崩れにくい。その結果、入力信号の反射が抑制・防止され、高周波信号に歪みが低減される。
【００２７】
また、本発明のさらに別の半導体装置では、導電層が、半導体実装基板の第２面を覆うように形成されている。このため、導電層の表面全体を大面積の電極板などに接触させることができる。従って、導電層にグランド電位を印加する場合、導電層と光電素子の信号入力端子との間に発生するインピーダンスが低減される。
【００２８】
上記第１面に形成され、上記第１溝のうちの上記光電素子側の端部において直交する第２溝を有することが好ましい。
【００２９】
本発明の半導体装置の製造方法は、第１領域と第２領域とを有する第１面と、上記第１面に対向する第２面とを有する半導体実装基板を用意する工程（ａ）と、上記第１面の上記第２領域に第１溝を形成し、上記第１面の上記第１領域に位置する端部の一部の断面形状を、鈍角のみからなる形状とする工程（ｂ）と、上記第１面の上記第１領域に板状配線を形成し、上記第２面を覆うように導電層を形成する工程（ｃ）と、光軸が上記第１溝が延びる方向とほぼ平行で、且つ、光軸が上記第１溝の直上に位置するように、上記板状配線上に光電素子を搭載する工程（ｄ）と、上記端部の一部および上記端部の一部に接する上記半導体実装基板の側面上に亘って、上記板状配線と上記導電層とを接続する板状導電部を形成する工程（ｅ）とを含む。
【００３０】
本発明の半導体装置の製造方法では、光電素子が、導電層に板状導電部によって接続される。このため、高周波信号の入出力の際にボンディングワイヤによるインダクタンス（Ｌ）成分が発生せず、また、高速動作を行なう際にも、インピーダンスの整合性が崩れにくい半導体装置が得られる。つまり、本発明の半導体装置の製造方法によれば、入力信号の反射が抑制・防止され、高周波信号に歪みが低減された半導体装置が得られる。
【００３１】
また、本発明の半導体装置の製造方法では、導電層が半導体実装基板の第２面を覆うように形成される。このため、導電層の表面全体を大面積の電極板などに接触させることができる半導体装置が得られる。従って、得られた半導体装置では、導電層にグランド電位を印加する場合、導電層と光電素子の信号入力端子との間に発生するインピーダンスが低減される。
【００３２】
さらに、本発明の半導体装置の製造方法では、半導体実装基板の第１面の第１領域に位置する端部の一部の断面形状が鈍角のみからなる形状とする。このことによって、半導体実装基板の第１面の第１領域に位置する端部の一部に設けられる板状導電部と板状配線の接触不良が抑制・防止される。従って、板状導電部と板状配線との接続が確実になり、半導体装置の製造歩留まりが向上する。
【００３３】
上記工程（ｂ）では、上記第１溝の形成と同時に、上記端部の一部の断面形状を、鈍角のみからなる形状とすることが好ましい。
【００３４】
このことによって、板状導電部を設けるための付加的な加工プロセスが削減され、半導体装置の製造コストの増加を抑制することができる。
【００３５】
上記工程（ｂ）では、上記端部の一部の断面形状を斜面としてもよい。
【００３６】
本発明の別の半導体装置の製造方法は、第１領域と第２領域とを有する第１面と、上記第１面に対向する第２面とを有する半導体実装基板を用意する工程（ａ）と、上記第１面の上記第２領域に第１溝を形成する工程（ｂ）と、上記第２面を覆うように導電層を形成する工程（ｃ）と、上記第１面の上記第１領域に、上記第１面から上記第２面に上記半導体実装基板を貫通する貫通孔を形成する工程（ｄ）と、上記貫通孔内を埋めるプラグ導電部を形成する工程（ｅ）と、光軸が上記第１溝が延びる方向とほぼ平行で、且つ、光軸が上記第１溝の直上に位置するように、上記第１面の上記第２領域上に光電素子を搭載し、上記プラグ導電部に接続する工程（ｆ）とを含む。
【００３７】
本発明の別の半導体装置の製造方法では、光電素子が、導電層にプラグ導電部によって接続される。このため、高周波信号の入出力の際にボンディングワイヤによるインダクタンス（Ｌ）成分が発生せず、また、高速動作を行なう際にも、インピーダンスの整合性が崩れにくい半導体装置が得られる。つまり、本発明の半導体装置の製造方法によれば、入力信号の反射が抑制・防止され、高周波信号に歪みが低減された半導体装置が得られる。
【００３８】
また、本発明の半導体装置の製造方法では、導電層が半導体実装基板の第２面を覆うように形成される。このため、導電層の表面全体を大面積の電極板などに接触させることができる半導体装置が得られる。従って、得られた半導体装置では、導電層にグランド電位を印加する場合、導電層と光電素子の信号入力端子との間に発生するインピーダンスが低減される。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態について、図を参照しながら説明する。
【００４０】
（実施形態１）
図１（ａ）は、本実施形態の光電素子モジュール１０を表す上面図であり、図１（ｂ）は、図１（ａ）中に示したＢ−Ｂ線に沿った断面図であり、図１（ｃ）は、図１（ａ）中に示したＣ−Ｃ線に沿った断面図である。
【００４１】
図１（ａ）〜（ｃ）に示すように、光電素子モジュール１０は、Ｓｉ層１００と、Ｓｉ層１００の上面上および下面上に形成された絶縁膜１０１および１０５とからなり、素子搭載領域Ｒａと光ファイバ実装領域Ｒｂとを有する半導体実装基板１１と、半導体実装基板１１の主面の素子搭載領域Ｒａ上に設けられた板状配線１２ａ、１２ｂ、１３ａおよび１３ｂと、半導体実装基板１１の主面の素子搭載領域Ｒａ上に設けられ、板状配線１２ａ、１２ｂ、１３ａおよび１３ｂにそれぞれ接続されている発光素子１４ａおよび受光素子１４ｂと、半導体実装基板１１の主面の光実装領域Ｒｂに形成され、発光素子１４ａの光軸にほぼ平行に延び、発光素子１４ａの光軸のほぼ直下に位置するＶ字形溝１５と、半導体実装基板１１の主面の光ファイバ実装領域Ｒｂに形成され、Ｖ字形溝１５の端部に接し、且つＶ字形溝１５に直交するように設けられた溝１６と、板状配線１３ａおよび１３ｂに接続された板状導電部１７とを備えている。また、発光素子１２ａおよび受光素子１２ｂを半導体実装基板１１上に設ける際に位置合わせに用いるアライメントマーク１９が半導体実装基板１１の主面の素子搭載領域Ｒａ上に設けられている。
【００４２】
図１（ｃ）に示すように、発光素子１２ａおよび受光素子１２ｂは、板状配線１３ａおよび１３ｂ上にフリップチップボンディングにより接続されており、板状配線１２ａおよび１２ｂとはワイヤボンディングにより接続されている。具体的には、本実施形態では、板状配線１３ａが発光素子１４ａのアノードに、板状配線１３ｂが受光素子１４ｂのカソードに接続されている。板状配線１２ａは、発光素子１４ａのカソード、つまり、バイアス電流および入力信号が印加される端子に接続されている。
【００４３】
また、図１（ｂ）および（ｃ）に示すように、半導体実装基板１１の下面上には、導電層１８が形成されている。本実施形態では、導電層１８は、半導体実装基板１１の下面全体を覆うように形成されており、板状導電部１７に接続されている。
【００４４】
さらに、図１（ｃ）に示すように、光電素子モジュール１０は、半導体実装基板１１の素子搭載領域Ｒａでは、板状導電部１７が設けられている半導体実装基板１１の端部Ｅが斜面となっている。
【００４５】
本実施形態の光電素子モジュール１０では、光ファイバは、その端部が溝１６の側壁に押し当てられ、発光素子１４ａからの出射光の光軸に位置合わせされた状態でＶ字形溝１５に固定される。このため、本実施形態の光電素子モジュール１０は、光ファイバを発光素子に対して精度良く実装することができる。このことによって、発光素子１４ａからの出射光が光ファイバ内に導入される。なお、本実施形態では、Ｖ字形溝１５を形成しているが、これに限定されない。光ファイバを固定することが可能な形状の溝であれば、Ｖ字形溝１５の代わりに形成してもよい。
【００４６】
なお、具体的に本実施形態の光電素子モジュール１０において利用可能な発光素子１４ａとしては、半導体レーザ、レーザダイオードなどが挙げられる。また、受光素子１４ｂとしては、フォトダイオード、フォトトランジスタ、フォトコンダクタ、ＣＣＤなどが挙げられる。
【００４７】
図２は、上述の光電素子モジュール１０を搭載したパッケージ１００を示す上面図である。なお、図２は、パッケージ１００にフェルール２４を備える光ファイバ２５を搭載した状態を示している。
【００４８】
図２に示すように、パッケージ１００は、光電素子モジュール１０と、リードフレーム２０と、波長制御用のサーミスタ２２と、バイアス電流の入力側にコイル２３と、１番から８番のリードピンとを備える。１番から８番のリードピンのうち、１番ピン、４番ピン、６番ピンおよび８番ピンの合計４ピンは、リードフレーム２０の中央部に接続されており、グランド配線としている。
【００４９】
光電素子モジュール１０は、リードフレーム２０内に実装されている。導電層１８は、その表面が全てリードフレーム２０に接触しており、グランド配線である１番ピン、４番ピン、６番ピンおよび８番ピンに接続されている。このため、導電層１８は、グランド電位となる。
【００５０】
本実施形態の光電素子モジュール１０では、発光素子１４ａおよび受光素子１４ｂは、導電層１８に板状配線１３ａおよび１３ｂ、板状導電部１７により接続されている。つまり、光電素子モジュール１０では、上記従来の技術とは異なり、グランド電位となる導電層１８にはボンディングワイヤを用いて接続されていない。このため、高周波信号の入出力の際にボンディングワイヤによるインダクタンス（Ｌ）成分が発生せず、高周波信号の伝送損失が小さくなる。また、高速動作を行なう際にも、インピーダンスの整合性が崩れにくい。その結果、入力信号の反射が抑制・防止され、高周波信号に歪みが低減される。このため、例えば、信号波形の立ち上り／立ち下りに要する時間が小さくなり、信号の符号誤り率ＢＥＲ（Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ）が低減される。
【００５１】
図１１に示した従来技術では、ボンディングワイヤによってパッケージのリードフレームに形成されている信号入出力用ピンと入力用端子電極４０７ａおよび出力用端子電極４０７ｂとが接続されている。リードフレームに形成されている信号入出力用ピンとボンディングワイヤとの接続は、非常に微小な接点で接続された状態となっている。その結果、グランド配線に接続されているピンとボンディングワイヤとの接続において接触抵抗が増大する。従って、グランド配線と信号入力端子との間に発生するインピーダンスが大きくなり、高周波信号の入出力の際に動作が不安定になる可能性がある。
【００５２】
特に、リードフレームに形成されている信号入出力用のピンのうちの一部は、グランド配線に接続されている。このため、グランド配線に接続されているピンとボンディングワイヤとの接続は、非常に微小な接点で接続された状態となっている。その結果、グランド配線に接続されているピンとボンディングワイヤとの接続において接触抵抗が増大する。従って、グランド配線と信号入力端子との間に発生するインピーダンスが大きくなり、高周波信号動作が不安定になる可能性がある。
【００５３】
そこで、高周波信号を安定して入力するためには、グランド配線と信号入力端子との間に発生するインピーダンスを下げることが重要となる。
【００５４】
本実施形態の光電素子モジュール１０では、導電層１８が、半導体実装基板１１の下面全体を覆うように形成されており、その表面が全てリードフレーム２０に接触しており、グランド配線である１番ピン、４番ピン、６番ピンおよび８番ピンに接続されている。このため、導電層１８がリードフレーム２０との接触する面積が非常に大きくなっている。従って、グランド配線と信号入力端子との間に発生するインピーダンスが低減される。光電素子モジュール１０では、高周波信号を安定して入力することが可能である。
【００５５】
また、図１（ｃ）に示すように、本実施形態の光電素子モジュール１０では、板状導電部１７が設けられている半導体実装基板１１の端部Ｅが斜面となっている。このことによって、光電素子モジュール１０の製造の際に、板状導電部１７と板状配線１３ａおよび１３ｂとの接触不良が、半導体実装基板１１の端部Ｅが直角になっている場合に比べて抑制・防止される。すなわち、板状導電部１７と板状配線１３ａおよび１３ｂとの接続が確実になり、光電素子モジュール１０の製造歩留まりが向上する。
【００５６】
なお、本実施形態では、半導体実装基板１１の端部Ｅを斜面としたが、これに限られない。半導体実装基板１１の端部Ｅの断面形状が、鈍角を有する形状のみである、すなわち、直角または鋭角を有する断面形状が存在しなれば、板状導電部１７と板状配線１３ａおよび１３ｂとの接触不良を抑制・防止することができる。また、図１（ｄ）に示すように、半導体実装基板１１の端部Ｅの断面形状が、曲線からなる形状であっても同様に、板状導電部１７と板状配線１３ａおよび１３ｂとの接触不良を抑制・防止することができる。
【００５７】
次に、本実施形態の光電素子モジュール１０の製造方法を図３〜図５を参照しながら説明する。図３〜図５は、本実施形態の光電素子モジュール１０の製造方法を示す工程断面図である。なお、図３〜図５では、左側には上面図を示し、右側には、左側の上面図中のローマ数字で示される線に沿った断面図を示している。
【００５８】
まず、図３（ａ）に示す工程で、Ｓｉ基板を用意し、Ｓｉ基板の表面を有機洗浄した後、Ｓｉ基板の表面を熱酸化することによって、Ｓｉ層１００と、Ｓｉ層１００の表面上に厚さ０．７μｍ程度の絶縁膜（熱酸化膜）１０１とを形成する。
【００５９】
次に、図３（ｂ）に示す工程で、基板上にフォトレジスト（図示せず）を堆積した後、フォトリソグラフィーによるフォトレジストのパターンニングを行ない、フォトレジストをマスクとし、エッチャントとしてフッ酸を用いて熱酸化膜１０１のウェットエッチングを行なうことによって、開口部１０１ａを基板上の素子搭載領域Ｒａの端部に沿って形成し、開口部１０１ｂを基板上の光ファイバ実装領域Ｒｂに形成する。次に、熱酸化膜１０１をマスクとし、エッチャントとしてＫＯＨ水溶液を用いてＳｉ層１００のウェットエッチングを行ない、開口部１０１ａ内に深さ約６０μｍ、幅約２００μｍ、長さ約１０００μｍの斜面部１０２を、開口部１０１ｂ内に深さ６０μｍ程度のＶ字形溝１０１ｃを形成する。
【００６０】
なお、斜面部１０２に代えて、曲線からなる形状とする場合、基板上にフォトレジスト（図示せず）を堆積した後、フォトリソグラフィーによるフォトレジストのパターンニングを行ない、フォトレジストをマスクとし、エッチャントとしてフッ酸を用いて熱酸化膜１０１のウェットエッチングを行なうことによって、開口部１０１ｂのみを基板上の光ファイバ実装領域Ｒｂに形成する。次に、熱酸化膜１０１をマスクとし、エッチャントとしてＫＯＨ水溶液を用いてＳｉ層１００のウェットエッチングを行ない、開口部１０１ｂ内に深さ６０μｍ程度のＶ字形溝１０１ｃを形成する。続いて、基板上の素子搭載領域Ｒａの端部に沿って曲面部を形成する。
【００６１】
次に、図４（ａ）に示す工程で、基板上にフォトレジスト（図示せず）を堆積した後、フォトリソグラフィーによるフォトレジストのパターンニングを行ない、フォトレジストをマスクとし、エッチャントとしてフッ酸を用いて熱酸化膜１０１のウェットエッチングを行なうことによって、熱酸化膜１０１を貫通し、光ファイバ実装領域Ｒｂ内にＶ字形溝１５に沿ってＳｉ層１００の表面を露出する開口部１０３と、熱酸化膜１０１を貫通し、基板上の素子搭載領域Ｒａ内にＳｉ層１００の表面を露出する開口部１０４ａおよび１０４ｂとを形成する。なお、開口部１０４ｂは、斜面部１０２に沿ってＳｉ層１００の表面を露出するように形成する。
【００６２】
次に、図４（ｂ）に示す工程で、開口部１０３、１０４ａおよび１０４ｂの内部に露出しているＳｉ層１００の表面に熱酸化により絶縁膜（熱酸化膜）１０５を形成する。
【００６３】
次に、図５（ａ）に示す工程で、電子ビーム蒸着法により、基板の上面上および基板の下面上にＴｉ／Ａｕの積層膜からなる導電層１０６を形成する。続いて、基板上にＡｕ−Ｓｎ合金からなるハンダ層１０７を蒸着によって形成する。
【００６４】
次に、図５（ｂ）に示す工程で、ハンダ層１０７をリフトオフ法によって選択的に除去することによって、素子搭載領域Ｒａにハンダバンプ１０８を形成する。このとき、光ファイバ実装領域Ｒｂでは、Ｖ字形溝１５が露出し、素子搭載領域Ｒａでは、アライメントマーク１９が露出する。次に、フォトリソグラフィおよびフッ酸およびヨウ化カリウム系エッチング液を用いたウェットエッチングを行なうことによって、導電層１０６をパターニングし、板状配線１２ａ、１２ｂ、１３ａおよび１３ｂを形成する。続いて、ダイシングによって、Ｖ字形溝１５の端部においてＶ字形溝１５と互いにほぼ直交する溝１６を形成する。本工程によって、光電素子モジュール１０の原型チップ１０’が作製される。
【００６５】
図５（ｂ）に示す工程の後に、開口部１０４ｂ内の熱酸化膜１０５の上面を覆い、基板の下面上に形成された導電層１０６（すなわち導電層１８）と板状配線１３ａおよび１３ｂとを接続する板状導電部１７を形成する。次いで、ハンダバンプ１０８上に、発光素子１４ａおよび受光素子１４ｂを、それぞれの光軸がＶ字形溝１５が延びる方向とほぼ平行で、且つ、Ｖ字形溝１５の直上に位置するようにフリップチップボンディングによって搭載し、板状配線１２ａおよび１２ｂにワイヤボンディングによって接続する。このことによって、本実施形態の光電素子モジュール１０が得られる。
【００６６】
次に、図５（ｂ）に示す工程の後に行なわれる板状導電部１７の形成工程を、図６を参照しながら詳細に説明する。図６は、本実施形態の光電素子モジュール１０の製造方法における板状導電部１７の形成工程を表す模式的な工程図である。
【００６７】
上記図５（ｂ）に示す工程が終わった時点では、実際には、１枚のウェハ（本実施形態では直径４インチ（約１０ｃｍ）のウェハ）に原型チップ１０’が複数個形成された状態となっている。
【００６８】
そこで、図６（ａ）に示す工程で、ダイシングにより、複数の原型チップ１０’が一列に並んだバー２０１を作製する。このとき、本実施形態では、バーの幅が約３ｍｍ、バーの長さが約３０ｍｍ、バーの厚みが約０．５２５ｍｍとなっている。
【００６９】
次に、図６（ｂ）および（ｃ）に示す工程で、バー２０１の各原型チップの側面および開口部１０４ｂ内の熱酸化膜１０５の上面を露出した状態で、Ｔｉ／Ａｕの積層膜を蒸着する。ここで、図６（ｂ）は、図６（ｃ）に示すバーの側面図である。このことによって、各原型チップ１０’の側面および開口部１０４ｂ内の熱酸化膜１０５の上面上にＴｉ／Ａｕの積層膜からなる板状導電部１７を形成する。
【００７０】
最後に、ダイシングによって個別の原型チップ１０’に分離した後、ハンダバンプ１０８上に発光素子１４ａおよび受光素子１４ｂをフリップチップボンディングによって搭載し、板状配線１２ａおよび１２ｂにワイヤボンディングによって接続することによって、本実施形態の光電素子モジュール１０を作製する。
【００７１】
なお、本実施形態では、素子搭載領域Ｒａにのみ板状導電部１７を形成しているが、さらに光ファイバ実装領域Ｒｂに板状導電部１７を形成しても全く差し支えない。また、本実施形態では、バー２０１とした状態で板状導電部１７を形成したが、予め個々の原型チップ１０’に分離しておき、それぞれの原型チップ１０’に板状導電部１７を形成しても、勿論構わない。
【００７２】
本実施形態の光電素子モジュール１０の製造方法によれば、板状導電部１７が設けられる基板（すなわち、図１（ｃ）に示す半導体実装基板１１）の素子搭載領域Ｒａの端部に斜面部１０２を形成する。このため、板状導電部１７と板状配線１３ａおよび１３ｂとの接触不良が、基板の素子搭載領域Ｒａの端部が直角になっている場合に比べて抑制・防止される。すなわち、板状導電部１７と板状配線１３ａおよび１３ｂとの接続が確実になり、光電素子モジュール１０の製造歩留まりが向上する。
【００７３】
本実施形態では、基板の素子搭載領域Ｒａの端部を斜面としたが、これに限られない。基板の素子搭載領域Ｒａの端部に、鈍角を有する断面形状のみが存在する、すなわち、直角または鋭角を有する形状が存在しなければ、板状導電部１７と板状配線１３ａおよび１３ｂとの接触不良を抑制・防止することができる。
【００７４】
さらに本実施形態では、図３（ｂ）に示す工程で、Ｖ字形溝１０１ｃの形成と、斜面部１０２の形成とを同時に行なう。従って、本実施形態の製造方法では、板状導電部１７を設けるための付加的な加工プロセスが削減され、光電素子モジュールの製造コストの増加が抑制される。
【００７５】
なお、本実施形態の光電素子モジュール１０は、Ｓｉ基板を用いて作製しているが、これに限定されない。例えば、Ｓｉ基板の代わりに、ＧａＡｓなどの化合物半導体基板を用いてもよい。
【００７６】
また、本実施形態では、熱酸化により形成された絶縁膜を形成しているが、これに限定されない。例えば、ＣＶＤ法等を用いて絶縁膜を形成してもよい。
【００７７】
（実施形態２）
本実施形態では、本発明の別の光電素子モジュール７０を図を参照しながら説明する。なお、説明の簡素化を図るために、上記実施形態１と共通する構成要素を同一の参照符号で示す。
【００７８】
図７（ａ）は、本実施形態の光電素子モジュール７０を表す上面図であり、図７（ｂ）は、図７（ａ）中に示したＧ−Ｇ線に沿った断面図であり、図７（ｃ）は、図７（ａ）中に示したＨ−Ｈ線に沿った断面図である。
【００７９】
図７（ａ）〜（ｃ）に示すように、光電素子モジュール７０は、Ｓｉ層１００と、Ｓｉ層１００の上面上および下面上に形成された絶縁膜１０１および１０５とからなり、素子搭載領域Ｒａと光ファイバ実装領域Ｒｂとを有する半導体実装基板１１と、半導体実装基板１１の主面の素子搭載領域Ｒａ上に設けられた板状配線１２ａ、１２ｂ、１３ａおよび１３ｂと、半導体実装基板１１の主面の素子搭載領域Ｒａ上に設けられ、板状配線１２ａ、１２ｂ、１３ａおよび１３ｂにそれぞれ接続されている発光素子１４ａおよび受光素子１４ｂと、半導体実装基板１１の主面の光実装領域Ｒｂに形成され、発光素子１４ａの光軸にほぼ平行に延び、発光素子１４ａの光軸の直下に位置するＶ字形溝１５と、半導体実装基板１１の主面の光ファイバ実装領域Ｒｂに形成され、Ｖ字形溝１５の端部に接し、且つＶ字形溝１５に直交するように設けられた溝１６と、半導体実装基板１１を貫通し、板状配線１３ａおよび１３ｂに接続されているプラグ導電部７１とを備えている。また、発光素子１２ａおよび受光素子１２ｂを半導体実装基板１１上に設ける際に位置合わせに用いるアライメントマーク１９が半導体実装基板１１の主面の素子搭載領域Ｒａ上に設けられている。
【００８０】
図７（ｃ）に示すように、発光素子１２ａおよび受光素子１２ｂは、板状配線１３ａおよび１３ｂ上にフリップチップボンディングにより接続されており、板状配線１２ａおよび１２ｂとはワイヤボンディングにより接続されている。具体的には、本実施形態では、板状配線１３ａが発光素子１４ａのアノードに、板状配線１３ｂが受光素子１４ｂのカソードに接続されている。板状配線１２ａは、発光素子１４ａのカソード、つまり、バイアス電流および入力信号が印加される端子に接続されている。
【００８１】
また、図７（ｂ）および（ｃ）に示すように、半導体実装基板１１の下面上には、導電層１８が形成されている。本実施形態では、導電層１８は、半導体実装基板１１の下面全体を覆うように形成されており、プラグ導電部７１に接続されている。
【００８２】
本実施形態の光電素子モジュール７０では、光ファイバは、その端部が溝１６の側壁に押し当てられ、発光素子１４ａからの出射光の光軸に位置合わせされた状態でＶ字形溝１５に固定される。Ｖ字形溝１５は、光ファイバを発光素子に対して精度良く実装することができる。このことによって、発光素子１４ａからの出射光が光ファイバ内に導入される。なお、本実施形態では、Ｖ字形溝１５を形成しているが、これに限定されない。光ファイバを固定することが可能な形状の溝であれば、Ｖ字形溝１５の代わりに形成してもよい。
【００８３】
つまり、本実施形態の光電素子モジュール７０は、上記実施形態１の光電素子モジュール１０とほぼ同じ構造を有しており、板状導電部１７に代えてプラグ導電部７１が設けられている点でのみ異なる。
【００８４】
なお、具体的に本実施形態の光電素子モジュール７０において利用可能な発光素子１４ａとしては、半導体レーザ、レーザダイオードなどが挙げられる。また、受光素子１４ｂとしては、フォトダイオード、フォトトランジスタ、フォトコンダクタ、ＣＣＤなどが挙げられる。
【００８５】
本実施形態の光電素子モジュール７０は、図２に示したパッケージ１００において、光電素子モジュール１０と交換可能である。また、上記実施形態１と同様に、光電素子モジュール７０は、リードフレーム２０内に実装されたときに、導電層１８の表面が全て、グランド配線である１番ピン、４番ピン、６番ピンおよび８番ピンに接続されたリードフレーム２０に接触し、導電層１８がグランド電位となる。
【００８６】
本実施形態の光電素子モジュール７０では、発光素子１４ａおよび受光素子１４ｂは、導電層１８に板状配線１３ａおよび１３ｂ、プラグ導電部７１により接続されている。つまり、光電素子モジュール７０では、上記従来の技術とは異なり、グランド電位となる導電層１８にはボンディングワイヤを用いて接続されていない。このため、高周波信号の入出力の際にボンディングワイヤによるインダクタンス（Ｌ）成分が発生せず、高周波信号の伝送損失が小さくなる。また、高速動作を行なう際にも、インピーダンスの整合性が崩れにくい。その結果、入力信号の反射が抑制・防止され、高周波信号に歪みが低減される。このため、例えば、信号波形の立ち上り／立ち下りに要する時間が小さくなり、信号の符号誤り率ＢＥＲ（Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ）が低減される。
【００８７】
また、本実施形態の光電素子モジュール７０でも、上記実施形態１と同様に、導電層１８が、半導体実装基板１１の下面全体を覆うように形成されており、その表面が全てグランド電位となるリードフレーム２０に接触している。このため、導電層１８がリードフレーム２０との接触する面積が非常に大きくなっている。従って、グランド配線と信号入力端子との間に発生するインピーダンスが低減される。つまり、光電素子モジュール７０でも、高周波信号を安定して入力することが可能である。
【００８８】
次に、本実施形態の光電素子モジュール７０の製造方法を図８〜図１０を参照しながら説明する。図８〜図１０は、本実施形態の光電素子モジュール７０の製造方法を示す工程断面図である。なお、図８〜図１０では、左側には上面図を示し、右側には、左側の上面図中のギリシャ文字で示される線に沿った断面図を示している。
【００８９】
まず、図８（ａ）に示す工程で、Ｓｉ基板を用意し、Ｓｉ基板の表面を有機洗浄した後、Ｓｉ基板の表面を熱酸化することによって、Ｓｉ層１００と、Ｓｉ層１００の表面上に厚さ０．７μｍ程度の絶縁膜（熱酸化膜）１０１とを形成する。
【００９０】
次に、図８（ｂ）に示す工程で、基板上にフォトレジスト（図示せず）を堆積した後、フォトリソグラフィーによるフォトレジストのパターンニングを行ない、フォトレジストをマスクとし、エッチャントとしてフッ酸を用いて熱酸化膜１０１のウェットエッチングを行なうことによって、開口部１０１ｂを基板上の光ファイバ実装領域Ｒｂに形成する。次に、熱酸化膜１０１をマスクとし、エッチャントとしてＫＯＨ水溶液を用いてＳｉ層１００のウェットエッチングを行ない、開口部１０１ｂ内に深さ６０μｍ程度のＶ字形溝１０１ｃを形成する。
【００９１】
次に、図９（ａ）に示す工程で、基板上にフォトレジスト（図示せず）を堆積した後、フォトリソグラフィーによるフォトレジストのパターンニングを行ない、フォトレジストをマスクとし、エッチャントとしてフッ酸を用いて熱酸化膜１０１のウェットエッチングを行なうことによって、熱酸化膜１０１を貫通し、光ファイバ実装領域Ｒｂ内にＶ字形溝１５に沿ってＳｉ層１００の表面を露出する開口部１０３と、熱酸化膜１０１を貫通し、基板上の素子搭載領域Ｒａ内にＳｉ層１００の表面を露出する開口部１０４ａとを形成する。
【００９２】
次に、図９（ｂ）に示す工程で、開口部１０３および１０４ａの内部に露出しているＳｉ層１００の表面に熱酸化により絶縁膜（熱酸化膜）１０５を形成する。続いて、切削加工法、レーザ加工法、エッチング法等の加工方法を用いて、Ｓｉ層１００と、Ｓｉ層１００の表面上形成された熱酸化膜１０１とを貫通する貫通孔９０を形成する。
【００９３】
次に、図１０（ａ）に示す工程で、貫通孔９０を埋めるプラグ導電部７１を形成する。次いで、電子ビーム蒸着法により、基板の上面上および基板の下面上にＴｉ／Ａｕの積層膜からなる導電層１０６を形成する。続いて、基板上にＡｕ−Ｓｎ合金からなるハンダ層１０７を蒸着によって形成する。
【００９４】
次に、図１０（ｂ）に示す工程で、ハンダ層１０７をリフトオフ法によって選択的に除去することによって、素子搭載領域Ｒａにハンダバンプ１０８を形成する。このとき、光ファイバ実装領域Ｒｂでは、Ｖ字形溝１５が露出し、素子搭載領域Ｒａでは、アライメントマーク１９が露出する。次に、フォトリソグラフィおよびフッ酸およびヨウ化カリウム系エッチング液を用いたウェットエッチングを行なうことによって、導電層１０６をパターニングし、板状配線１２ａ、１２ｂ、１３ａおよび１３ｂを形成する。続いて、ダイシングによって、Ｖ字形溝１５の端部においてＶ字形溝１５と互いにほぼ直交する溝１６を形成する。本工程によって、光電素子モジュール７０の原型チップが作製される。
【００９５】
図１０（ｂ）に示す工程の後に、開口部１０４ｂ内の熱酸化膜１０５の上面を覆い、基板の下面上に形成された導電層１０６（すなわち導電層１８）と板状配線１３ａおよび１３ｂとを接続する板状導電部１７を形成する。次いで、ハンダバンプ１０８上に、発光素子１４ａおよび受光素子１４ｂを、それぞれの光軸がＶ字形溝１５が延びる方向とほぼ平行で、且つ、Ｖ字形溝１５の直上に位置するようにフリップチップボンディングによって搭載し、板状配線１２ａおよび１２ｂにワイヤボンディングによって接続する。このことによって、本実施形態の光電素子モジュール７０が得られる。
【００９６】
なお、本実施形態の光電素子モジュール７０は、Ｓｉ基板を用いて作製しているが、これに限定されない。例えば、Ｓｉ基板の代わりに、ＧａＡｓなどの化合物半導体基板を用いてもよい。
【００９７】
また、本実施形態では、熱酸化により形成された絶縁膜（熱酸化膜１０１および１０５）を形成しているが、これに限定されない。例えば、ＣＶＤ法等を用いて絶縁膜を形成してもよい。
【００９８】
【発明の効果】
本発明によれば、反射特性が改善され、高周波信号を安定して入力することが可能な半導体装置が得られる。
【図面の簡単な説明】
【図１】図１（ａ）は、光電素子モジュールを表す上面図であり、図１（ｂ）は、図１（ａ）中に示したＢ−Ｂ線に沿った断面図であり、図１（ｃ）は、図１（ａ）中に示したＣ−Ｃ線に沿った断面図である。また、図１（ｄ）は、図１（ａ）中に示したＣ−Ｃ線に沿った断面図の別の例である。
【図２】図２は、光電素子モジュールを搭載したパッケージを示す上面図である。
【図３】図３（ａ）および（ｂ）は、光電素子モジュールの製造方法を示す工程断面図である。
【図４】図４（ａ）および（ｂ）は、光電素子モジュールの製造方法を示す工程断面図である。
【図５】図５（ａ）および（ｂ）は、光電素子モジュールの製造方法を示す工程断面図である。
【図６】図６（ａ）〜（ｃ）は、本実施形態の光電素子モジュール１０の製造方法における板状導電部１７の形成工程を表す模式的な工程図である。
【図７】図７（ａ）は、光電素子モジュールを表す上面図であり、図７（ｂ）は、図７（ａ）中に示したＧ−Ｇ線に沿った断面図であり、図７（ｃ）は、図７（ａ）中に示したＨ−Ｈ線に沿った断面図である。
【図８】図８（ａ）および（ｂ）は、光電素子モジュールの製造方法を示す工程断面図である。
【図９】図９（ａ）および（ｂ）は、光電素子モジュールの製造方法を示す工程断面図である。
【図１０】図１０（ａ）および（ｂ）は、本実施形態の光電素子モジュール７０の製造方法を示す工程断面図である。
【図１１】図１１（ａ）は、従来の光電素子モジュールの上面図、図１１（ｂ）は図１１（ａ）に示す矢印Ａに沿って見た光電素子モジュールの側面図である。
【符号の説明】
１０、７０  光電素子モジュール
１０’  原型チップ
１１  半導体実装基板
１２ａ、１２ｂ、１３ａ、１３ｂ  板状配線
１４ａ  発光素子
１４ｂ  受光素子
１５  Ｖ字形溝
１６  溝
１７  板状導電部
１８  導電層
１９  アライメントマーク
２０  リードフレーム
２２  サーミスタ
２３  コイル
２４  フェルール
２５  光ファイバ
７１  プラグ導電部
９０  貫通孔
１００  Ｓｉ層
１０１、１０５  絶縁膜
１０１ａ、１０１ｂ  開口部
１０１ｃ  Ｖ字形溝
１０２  斜面部
１０３、１０４ａ、１０４ｂ  開口部
１０６  導電層
１０７  ハンダ層
１０８  ハンダバンプ
２０１  バー
【図１】
2004221206.tif 000003
【図２】
2004221206.tif 000004
【図３】
2004221206.tif 000005
【図４】
2004221206.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
2004221206.tif 000010
【図９】
2004221206.tif 000011
【図１０】
2004221206.tif 000012
【図１１】
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