(57)【要約】【課題】低電力及び高速動作が必要な高性能、高集積度を有する超微細ＳＯＩＭＯＳＦＥＴ及びその製造方法を提供する。【解決手段】ＳＯＩ基板上に第１導電型の第１絶縁物質層を形成し、その一部をエッチングして単結晶シリコン層を露出させる開口部を形成し、露出された単結晶シリコン層に第２導電型のチャンネル領域を形成し、熱処理により第１絶縁物質層の不純物を拡散させて単結晶シリコン層内にソース領域及びドレーン領域を形成し、チャンネル領域上の開口部内にゲート絶縁膜を形成して、その上に開口部に自己整列されるゲート電極を形成し、ゲート電極が形成された基板の全面に第２絶縁物質層を形成し、第２絶縁物質層の一部をエッチングしてゲート電極、ソース領域及びドレーン領域を露出させるコンタクトホールを形成し、コンタクトホールを埋込む金属配線を形成する。【選択図】　　　　図１１
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【特許請求の範囲】
【請求項１】
上部に単結晶シリコン層が形成されたＳＯＩ基板を準備する段階と、
前記基板上に第１導電型の不純物がドーピングされた第１絶縁物質層を形成する段階と、
前記第１絶縁物質層の一部をエッチングして前記単結晶シリコン層を露出させる開口部を形成する段階と、
前記開口部により露出された前記単結晶シリコン層に第２導電型の不純物を注入してチャンネル領域を形成する段階と、
熱処理により前記第１絶縁物質層の不純物を拡散させて前記単結晶シリコン層内にソース領域及びドレーン領域を形成する段階と、
前記チャンネル領域上の前記開口部内にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上に前記開口部に整列されるゲート電極を形成する段階と、
前記ゲート電極が形成された前記基板の全面に第２絶縁物質層を形成する段階と、
前記第２絶縁物質層の一部をエッチングして前記ゲート電極、ソース領域及びドレーン領域をそれぞれ露出させるコンタクトホールを形成する段階と、
前記コンタクトホールを埋込む金属配線を形成する段階とを含む超微細ＳＯＩ　ＭＯＳＦＥＴの製造方法。
【請求項２】
前記第１導電型の不純物がドーピングされた第１絶縁物質層はシリコン酸化物層であることを特徴とする請求項１に記載の超微細ＳＯＩ　ＭＯＳＦＥＴの製造方法。
【請求項３】
前記第１絶縁物質層に前記開口部を形成する段階前に、前記第１絶縁物質層上に酸化物層または窒化物層を形成する段階をさらに含むことを特徴とする請求項２に記載の超微細ＳＯＩ　ＭＯＳＦＥＴの製造方法。
【請求項４】
前記第１絶縁物質層に前記開口部を形成する段階において、乾式エッチング法によりエッチング角を調節して前記開口部の広さが下側方向に狭まる形になることを特徴とする請求項１に記載の超微細ＳＯＩ　ＭＯＳＦＥＴの製造方法。
【請求項５】
前記ソース領域及びドレーン領域を形成する段階は、前記ソース領域及びドレーン領域が前記ＳＯＩ基板の単結晶シリコン層の底に接するように急速熱処理により行われることを特徴とする請求項１に記載の超微細ＳＯＩ
ＭＯＳＦＥＴの製造方法。
【請求項６】
前記ゲート絶縁膜は、低温で熱酸化されたシリコン酸化膜、オゾン酸化膜、ＣＶＤ法で形成したシリコン窒化膜または酸化膜、高誘電膜などを用いることを特徴とする請求項１に記載の超微細ＳＯＩ　ＭＯＳＦＥＴの製造方法。
【請求項７】
請求項１の方法により製造された超微細ＳＯＩ　ＭＯＳＦＥＴ。
【請求項８】
前記第１導電型の不純物がドーピングされた第１絶縁物質層はシリコン酸化物層であることを特徴とする請求項７に記載の超微細ＳＯＩ　ＭＯＳＦＥＴ。
【請求項９】
前記第１絶縁物質層に形成された前記開口部はその広さが下側方向に狭まる形になることを特徴とする請求項７に記載の超微細ＳＯＩ　ＭＯＳＦＥＴ。
【請求項１０】
前記ゲート絶縁膜は、低温で熱酸化されたシリコン酸化膜、オゾン酸化膜、ＣＶＤ法で形成したシリコン窒化膜または酸化膜、高誘電膜などを用いることを特徴とする請求項１に記載の超微細ＳＯＩ　ＭＯＳＦＥＴ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳ電界効果トランジスタ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）に係り、特に超微細ＳＯＩ　ＭＯＳＦＥＴ及びその製造方法に関する。
【０００２】
【従来の技術】
シリコン半導体技術は、低電力化、高集積化、超高速動作特性を得るために素子の微細化が進んでいる。特に、シリコン半導体素子の多くを占めるＭＯＳＦＥＴにおいてチャンネル長の短縮、ソース及びドレーン領域の接合深さの減少、そしてゲート絶縁膜の厚さの減少は、必須的に要請されている。また、同サイズの素子でも駆動電流の増加と漏れ電流の減少を通じた素子特性の高性能化を達成しなければならない。
【０００３】
従来の一般的なＭＯＳＦＥＴの製造方法を簡単に説明すれば、素子の活性領域とこの素子の活性領域を取囲む素子分離領域が形成された単結晶シリコン基板上にゲート絶縁膜を形成した後、ゲート絶縁膜上にゲート電極のための導電層及び絶縁マスク層を順次に形成し、フォトリソグラフィー工程を用いてゲート電極パターンを形成する。次いで、ゲート電極パターンをイオン注入マスクとして用いて不純物イオン注入を行い、基板の全面に層間絶縁膜を形成した後、ソース領域、ドレーン領域及びゲート電極を露出させるコンタクトホールを形成してから所定の金属配線工程を行ってＭＯＳトランジスタを完成する。
【０００４】
一方、前記のような通常のシリコン集積回路を製作するために使われるバルクシリコン基板での接合分離は適当なドーピングレベルとディメンション下で±３０Ｖ程度の供給電圧で接合破壊が生じるために高電圧の応用には適せず、かつ接合分離はガンマ線によりｐｎ接合で生じる過度光電流によって高放射能環境下では効果的でない。したがって、ｐｎ接合の代りに絶縁物で素子の周囲を完全に取囲む分離技術であるＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）技術が開発された。このようなＳＯＩ基板で製作される回路は、バルクシリコン基板内に製作される回路と比較して製作過程及び結果構造が単純でチップの小型化可能で、チップの小型化に伴って寄生キャパシタンスも減少されるために回路の動作速度が速いという長所がある。しかし、このようなＳＯＩ基板を使用しても従来には一般に前述したようにゲート電極パターンの形成後、イオン注入してソース／ドレーン領域を形成してＭＯＳトランジスタを製作した。
【０００５】
しかし、このような従来の工程では高性能の超微細シリコン素子の製作に多くの制約が伴う。ナノメートルサイズのチャンネルを有する超微細素子を通常の素子構造のように平面に製作するためには超微細サイズのパターン形成方法である電子線直接描画方法やＥＵＶ露光方法またはＸ線露光方法などの新たなパターン形成技術を使用しなければならない。よって、シリコン素子の製造費用が上昇し、かつ量産に難点がある。
【０００６】
また、従来のイオン注入技術やプラズマドーピングのようなソース及びドレーン形成技術は非常に浅い接合を形成するに不適切であり、かつイオン注入による基板の欠陥が発生するために素子の特性が劣化し、また高価の接合形成装備が必要となる。なお、素子の小型化に伴うゲート酸化膜の薄膜化によるゲート漏れ電流の増加も次第に大きな問題となっている。このような問題を解決するために高誘電物質をゲート絶縁膜として使用する試みがあるが、従来の技術ではゲート絶縁膜が先に形成されてからソース／ドレーンが形成されるために後続活性化熱処理工程が制限される。
【０００７】
したがって、このような問題点を解決し、高集積度及び高性能の集積回路を実現するために新たな微細素子の製造工程が要求される。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、前記超微細素子の製造時に生じる従来の技術の問題点を解決するためのものであって、高信頼性及び高集積度の超微細ＳＯＩ　ＭＯＳＦＥＴ及びその製造方法を提供することである。
【０００９】
【課題を解決するための手段】
前記目的を達成するための本発明による超微細ＳＯＩ　ＭＯＳＦＥＴの製造方法は、上部に単結晶シリコン層が形成されたＳＯＩ基板を準備した後、前記基板上に第１導電型の不純物がドーピングされた第１絶縁物質層を形成する。次いで、前記第１絶縁物質層の一部をエッチングして前記単結晶シリコン層を露出させる開口部を形成した後、前記開口部により露出された前記単結晶シリコン層に第２導電型の不純物を注入してチャンネル領域を形成し、熱処理により前記第１絶縁物質層の不純物を拡散させて前記単結晶シリコン層内にソース領域及びドレーン領域を形成する。次いで、前記チャンネル領域上の前記開口部内にゲート絶縁膜を形成した後、前記ゲート絶縁膜上に前記開口部に整列されるゲート電極を形成する。次いで、前記ゲート電極が形成された前記基板の全面に第２絶縁物質層を形成した後、前記第２絶縁物質層の一部をエッチングして前記ゲート電極、ソース領域及びドレーン領域をそれぞれ露出させるコンタクトホールを形成し、前記コンタクトホールを埋込む金属配線を形成する段階を含む。
【００１０】
詳しく述べると、前記第１導電型の不純物がドーピングされた第１絶縁物質層はシリコン酸化物層であり、前記第１絶縁物質層に前記開口部を形成する段階前に、前記第１絶縁物質層上に酸化物層または窒化物層などの絶縁物質層をさらに形成した後、前記開口部を形成する段階を行える。
【００１１】
前記第１絶縁物質層に前記開口部を形成する段階は、乾式エッチング法により行い、エッチング角を調節して前記開口部の広さが下側方向に狭まる形態、すなわち開口部の側壁とＳＯＩ基板の単結晶シリコン層の水平面がなす角が９０゜以下になるように形成することがチャンネル長を短縮できるという点で望ましい。
【００１２】
前記ソース領域及びドレーン領域を形成する段階は、急速熱処理により行われ、前記ソース領域及びドレーン領域を前記ＳＯＩ基板の単結晶シリコン層の底に接するか、あるいは前記ソース領域及びドレーン領域と前記単結晶シリコン層との接合部を前記単結晶シリコン層の底から一定した距離をおいて形成させる。
【００１３】
前記ゲート絶縁膜は、多様な絶縁膜が使用でき、例えば、低温で熱酸化されたシリコン酸化膜、オゾン酸化膜、ＣＶＤ法で堆積したシリコン窒化膜または酸化膜、高誘電膜などで形成でき、前記ゲート電極はポリシリコンや他の導電金属物質より形成できる。
【００１４】
一方、前記目的を達成するための本発明による超微細ＳＯＩ　ＭＯＳＦＥＴは、前記本発明の製造方法により製造された超微細ＳＯＩ　ＭＯＳＦＥＴを特徴とする。
【００１５】
前記第１導電型の不純物がドーピングされた第１絶縁物質層はシリコン酸化物層であり、前記第１絶縁物質層に形成された前記開口部はその広さが下側方向に狭くなる形に形成されることが微細チャンネルの形成のために望ましい。
【００１６】
本発明によれば、不純物を有する第１絶縁物質層、例えばシリコン酸化物層を用いて浅いソース／ドレーン接合をあらかじめ形成するため、ナノサイズの微細チャンネルの形成に大きい問題点となるフォトマスク及びリソグラフィー工程に負担をかけず超微細チャンネルを形成することができる。すなわち、不純物を有するシリコン酸化物層を一定角でエッチングして下側方向に広さが狭まる開口部を形成した後、チャンネル領域のためのイオン注入を行うために素子の実効チャンネル長を短縮でき、また急速熱処理方法で不純物を有するシリコン酸化物層からソース／ドレーン領域に不純物を拡散させて極浅接合を形成することができる。
【００１７】
また、本発明によれば、ゲート絶縁膜形成後の熱処理を低温化することによってチャンネルでの不純物濃度の変化を最小化させて素子のしきい値電圧の変動を押さえるため、短チャンネル効果による素子特性の劣化を抑制することができる。
【００１８】
また、本発明によれば、固相の拡散源で不純物を拡散させてソース／ドレーン領域を形成するために、基板の結晶欠陥がなく、接合漏れ電流を減らせる。
【００１９】
【発明の実施の形態】
以下、添付した図面を用いて本発明の実施例について詳細に説明する。
下記実施例は多様な形に変形でき、本発明の範囲が下記実施例に限定されるものではない。本発明の実施例は本発明をさらに完全に説明するために提供されるものである。本発明の実施例を説明する図面において、ある層や領域の厚さは、明細書の明確性のために誇張されたものであって、図面上の同じ符号は同じ要素を示す。また、ある層が他の層または基板の“上部”にあると記載された場合、前記のある層が前記の他の層または基板の上部に直接存在しても、その間に第３の層が介在されてもかまわない。
【００２０】
図１は、本発明の一実施例に係る超微細ＳＯＩ　ＭＯＳＦＥＴを製造するための工程断面図であり、上部に単結晶シリコン層が存在するＳＯＩ基板を示す。
図１を参照すれば、ベース基板１０上に絶縁物質層として埋没酸化物層２０が形成されており、上部に単結晶シリコン層３０が形成されている。このようなＳＯＩ基板を形成する技術として、サファイア上にヘテロエピタキシャルシリコン層を成長させるＳＯＳ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｓａｐｐｈｉｒｅ）技術、シリコン基板内に酸素イオンを注入した後アニーリングさせて埋没されたシリコン酸化層を形成させるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｅｔｅｄ　ＯＸｙｇｅｎ）技術、表面に絶縁層が形成されたウェーハと他のウェーハとを接着させた接合ＳＯＩ（Ｂｏｎｄｉｎｇ　ＳＯＩ）技術などが知られている。したがって、本発明は多様な方法により形成されたＳＯＩ基板を全て使用可能なので、特定のＳＯＩ基板の製造技術に限定されない。
【００２１】
図２は、ＳＯＩ基板上の単結晶シリコン層３０上にホウ素、燐または砒素などの高濃度の不純物をドーピングしたシリコン酸化物層４０を形成する段階を示す。不純物のタイプは、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタによってＰ型不純物またはＮ型不純物を使用でき、不純物の濃度は後続熱処理工程の時間及び温度と単結晶シリコン層３０の厚さなどを考慮して最適化して選択しうる。シリコン酸化物層４０の形成方法はスピンコーティング方法または化学気相蒸着法（ＣＶＤ）を使用しうる。一方、必要に応じて前記高濃度の不純物がドーピングされたシリコン酸化物層４０上に不純物がドーピングされていない酸化物層または窒化物層などの絶縁物質層をさらに形成しても良い。
【００２２】
図３は、フォトレジストパターン５０を用いて単結晶シリコン層４０の上部を露出させる開口部４２を形成する段階を示す。すなわち、シリコン酸化物層４０上にフォトレジスト層をコーティングした後、所定のフォトリソグラフィー工程によりＭＯＳトランジスタのチャンネルが形成される領域上に開口部４２を限定するフォトレジストパターン５０を形成した後、これをエッチングマスクとして用いてシリコン酸化物層４０をエッチングする。この際、エッチング工程は乾式エッチング法により行い、エッチング角を調節して開口部４２の広さが下側方向に狭まるように開口部４２の側壁が単結晶シリコン層３０の表面と接する傾斜角（θ）を９０゜以下にする。開口部４２の傾斜角によって開口部４２の底部広さが決定されるためにフォトレジストパターン５０の幅が一定の場合に傾斜角によってその下部に形成されるチャンネル領域の実効チャンネル長を調節することができる。
【００２３】
図４は、開口部４２により露出された単結晶シリコン層３０上に不純物イオン６０を注入して不純物注入層７０を形成する段階を示す。すなわち、前記フォトレジストパターン５０をエッチングマスクとして矢印で表された不純物イオン６０を注入して開口部４２により露出された単結晶シリコン層３０内に不純物注入層７０を形成する。前記不純物イオン６０は前述したシリコン酸化物層４０に高濃度でドーピングされた不純物イオンと異なる導電型の不純物イオンとが使われる。
【００２４】
図５は熱処理方法によりチャンネル領域７２及びソース／ドレーン領域３２、３４を形成する段階を示す。すなわち、高濃度で不純物イオンがドーピングされたシリコン酸化物層４０と不純物注入層７０とが形成された基板に対して急速熱処理工程を行えば、シリコン酸化物層４０にドーピングされた不純物が下部の単結晶シリコン層３０に拡散されてソース領域３２及びドレーン領域３４を形成し、同時に不純物注入層７０に注入されたイオンが活性化されてチャンネル領域７２が形成される。急速熱処理温度及び時間は、シリコン酸化物層４０にドーピングされた不純物イオンの種類と濃度を考慮して所望の素子のスレショルド電圧が得られるように最適化された条件で行う。この際、前記ソース領域３２及びドレーン領域３４は、前記埋没酸化物層２０の表面と接するように深く形成させるか、あるいは接しないように非常に浅く形成させることができる。
【００２５】
図６は、チャンネル領域７２上にゲート絶縁膜８０を形成する段階を示す。ゲート絶縁膜８０はあらゆる種類の絶縁物質、例えば低温で熱酸化されたシリコン酸化膜、オゾン酸化膜、ＣＶＤ方法で形成したシリコン窒化膜及び酸化膜、高誘電膜などを使用して形成することができる。
【００２６】
図７は、ゲート絶縁膜８０が形成された基板上にゲート導電層９０を形成する段階を示す。すなわち、ゲート絶縁膜８０が形成された基板の全面にゲート導電層９０、例えばポリシリコンまたは金属ゲート電極物質層を形成する。
【００２７】
図８は、ゲート導電層９０上にゲート電極のためのフォトレジストパターン１００を形成する段階を示す。すなわち、ゲート導電層９０が形成された基板の全面にフォトレジスト層をコーティングした後、フォトリソグラフィー工程によりゲート電極を定義するフォトレジストパターン１００を形成する。
【００２８】
図９はゲート電極９２を形成する段階を示す。すなわち、図８のフォトレジストパターン１００をエッチングマスクとして用いてゲート導電層９０をエッチングしてゲート電極９２を形成し、残留するフォトレジストパターン１００は除去する。
【００２９】
図１０はゲート電極９２が形成された基板上に層間絶縁膜１１０を形成した後、コンタクトホール１２０、１２２、１２４を形成する段階を示す。すなわち、ゲート電極９２が形成された基板の全面に層間絶縁膜１１０、例えばシリコン酸化膜を厚く形成した後、フォトリソグラフィー工程によりフォトレジストパターン（図示せず）を形成し、ゲート電極９２を露出させる第１コンタクトホール１２０、ソース領域３２を露出させる第２コンタクトホール１２２及びドレーン領域３４を露出させる第３コンタクトホール１２４を形成する。この際、層間絶縁膜１１０のエッチング後にゲート電極９２はほとんどエッチングされず、ソース領域３２及びドレーン領域３４上のシリコン酸化物層４０はエッチングされて、これら領域が露出される。一方、ゲート電極９２の表面にはゲート電極９２の表面損傷及び欠陥を減少させると同時にシリコン酸化物層４０とのエッチング選択比を有するように図７の段階でゲートマスク層（図示せず）、例えばシリコン窒化物層をさらに形成することができる。
【００３０】
図１１は、本発明の一実施例によって完成された超微細ＳＯＩ　ＭＯＳＦＥＴの断面図で、各コンタクトホール１２０，１２２，１２４に金属配線１３０，１３２，１３４を形成する段階を示す。すなわち、各コンタクトホール１２０，１２２，１２４が形成された基板の全面に金属配線物質を蒸着した後、パターニングして金属配線１３０，１３２，１３４を分離させれば所望の超微細ＳＯＩ　ＭＯＳＦＥＴの形成が完了する。
【００３１】
以上、本発明の実施例について詳細に説明したが、本発明はこれに限定されず、本発明の技術的思想の範囲内で多様な形に変形できる。
【００３２】
【発明の効果】
本発明によれば、不純物を有する第１絶縁物質層、例えばシリコン酸化物層を用いて浅いソース／ドレーン接合をあらかじめ形成するため、ナノサイズの微細チャンネルの形成に大きな問題点となっているフォトマスク及びリソグラフィー工程に負担をかけずに超微細チャンネルを形成することができる。
【００３３】
また、不純物を有するシリコン酸化物層を一定角にエッチングして下側方向に狭まる開口部を形成した後、チャンネル領域形成のためのイオン注入を行うので素子の実効チャンネル長が短縮でき、また、急速熱処理方法で不純物を有するシリコン酸化物層からソース／ドレーン領域に不純物を拡散させて極浅接合を形成することができる。
【００３４】
また、本発明によれば、ゲート絶縁膜形成後の熱処理を低温化することによってチャンネルにおける不純物濃度の変化を最小化させ、素子のしきい値電圧の変動を抑えるために短チャンネル効果による素子特性の劣化を抑制することができる。
【００３５】
また、本発明によれば、固相の拡散源で不純物を拡散させてソース／ドレーン領域を形成するために基板の結晶欠陥が発生せず、接合における漏れ電流を減らせる。
【００３６】
したがって、本発明による超微細ＳＯＩ　ＭＯＳＦＥＴ及びその製造方法は、低電力及び高速動作が必要な高性能、高集積の極小チャンネルを有するＳＯＩ　ＭＯＳＦＥＴ素子及び回路製作に非常に有効である。
【図面の簡単な説明】
【図１】本発明の一実施例による超微細ＳＯＩ　ＭＯＳＦＥＴを製造するための工程断面図であって、上部に単結晶シリコン層が存在するＳＯＩ基板を示す。
【図２】本発明の一実施例による超微細ＳＯＩ　ＭＯＳＦＥＴを製造するための工程断面図であり、ＳＯＩ基板上の単結晶シリコン層上に高濃度の不純物をドーピングさせたシリコン酸化膜を形成する段階を示す。
【図３】本発明の一実施例による超微細ＳＯＩ　ＭＯＳＦＥＴを製造するための工程断面図であり、フォトレジストパターンを用いて単結晶シリコン層の上部を露出させる開口部を形成する段階を示す。
【図４】本発明の一実施例による超微細ＳＯＩ　ＭＯＳＦＥＴを製造するための工程断面図であり、開口部により露出された単結晶シリコン層上に不純物を注入してチャンネル領域を形成する段階を示す。
【図５】本発明の一実施例による超微細ＳＯＩ　ＭＯＳＦＥＴを製造するための工程断面図であり、熱処理方法によりソース／ドレーン領域を形成する段階を示す。
【図６】本発明の一実施例による超微細ＳＯＩ　ＭＯＳＦＥＴを製造するための工程断面図であり、チャンネル領域上にゲート絶縁膜を形成する段階を示す。
【図７】本発明の一実施例による超微細ＳＯＩ　ＭＯＳＦＥＴを製造するための工程断面図であり、ゲート絶縁膜が形成された基板上にゲート導電層を形成する段階を示す。
【図８】本発明の一実施例による超微細ＳＯＩ　ＭＯＳＦＥＴを製造するための工程断面図であり、ゲート導電層上にゲート電極のためのフォトレジストパターンを形成する段階を示す。
【図９】本発明の一実施例による超微細ＳＯＩ　ＭＯＳＦＥＴを製造するための工程断面図であり、ゲート電極を形成する段階を示す。
【図１０】本発明の一実施例による超微細ＳＯＩ　ＭＯＳＦＥＴを製造するための工程断面図であり、ゲート電極が形成された基板上に層間絶縁膜を形成した後にコンタクトホールを形成する段階を示す。
【図１１】本発明の一実施例による超微細ＳＯＩ　ＭＯＳＦＥＴを製造するための工程断面図であり、各コンタクトホールに金属配線を形成する段階を示す。
【符号の説明】
１０　　ベース基板
２０　　埋没酸化物層
３０　　単結晶シリコン層
４０　　ドーピングされたシリコン酸化物層
５０，１００　　フォトレジストパターン
７０　　不純物注入層
７２　　チャンネル領域
３２　　ソース領域
３４　　ドレーン領域
８０　　ゲート絶縁膜
９０　　ゲート導電層
９２　　ゲート電極
１１０　　層間絶縁膜
１２０，１２２，１２４　　コンタクトホール
１３０，１３２，１３４　　金属配線層
【図１】
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【図２】
2004111900.tif 000004
【図３】
2004111900.tif 000005
【図４】
2004111900.tif 000006
【図５】
2004111900.tif 000007
【図６】
2004111900.tif 000008
【図７】
2004111900.tif 000009
【図８】
2004111900.tif 000010
【図９】
2004111900.tif 000011
【図１０】
2004111900.tif 000012
【図１１】
2004111900.tif 000013