(57)【要約】【課題】クロスコンタミネーションの影響を除き、かつ製造コストの削減を図ることができるＮＰＮトランジスタおよびその製造方法を提供する。【解決手段】Ｐ型の母材１ａにアクセプタ不純物を高濃度にドープしたＰ＋型領域１ｂと低濃度にドープしたＰ−型領域１とが形成されてなる半導体基板１を備え、この半導体基板１上にはＮ＋型埋込層２と、その外側方にアイソレーション用のＰ型分離領域３とがそれぞれ形成されるとともに、半導体基板１およびＰ型分離領域３で囲まれた内部にＮ型島領域５ａが形成され、このＮ型島領５ａ域内にトランジスタ構成用のＮ，Ｐ，Ｎの各領域７，８，９が形成されている。【選択図】        図１
2004296964.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型の母材にアクセプタ不純物を高濃度にドープしたＰ＋型領域および低濃度にドープしたＰ−型領域が順次形成されてなる３層構造をした半導体基板を備え、この半導体基板上には、Ｎ＋型埋込層と、このＮ＋型埋込層の外側方にアイソレーション用のＰ型分離領域とがそれぞれ形成されるとともに、上記半導体基板およびＰ型分離領域で囲まれた内部にＮ型島領域が形成され、このＮ型島領域内にトランジスタ構成用のＮ，Ｐ，Ｎの各領域が形成されてなることを特徴とするＮＰＮトランジスタ。
【請求項２】
Ｐ型の母材にアクセプタ不純物を高濃度にドープしたＰ＋型領域および低濃度にドープしたＰ−型領域を順次形成して３層構造をした半導体基板を得る工程と、
この半導体基板にアンチモン（Ｓｂ）をドープした後に熱処理してＮ＋型埋込層を形成する工程と、
上記半導体基板およびＮ＋型埋込層を覆ってＮ型エピタキシャル層を形成する工程と、
上記Ｎ＋型埋込層の外側方位置に上記Ｎ型エピタキシャル層を区切るアイソレーション用のＰ型分離領域を形成する工程と、
上記半導体基板およびＰ型分離領域で囲まれたＮ型エピタキシャル層の島領域内にトランジスタ構成用のＮ，Ｐ，Ｎの各領域を形成する工程と、
を含むことを特徴とするＮＰＮトランジスタの製造方法。
【請求項３】
上記Ｎ＋型埋込層を形成する工程において、アンチモン（Ｓｂ）をドープする代わりに、ヒ素（Ａｓ）をドープすることを特徴とする請求項２記載のＮＰＮトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＮＰＮトランジスタおよびその製造方法に関し、特には、クロスコンタミネーションの影響を除き、かつ製造コストの削減を図るための技術に関する。
【０００２】
【従来の技術】
従来のＮＰＮトランジスタには、たとえば図５に示す構成のものがある。同図において、符号１はＰ型の半導体基板、１ｅは半導体基板１内のＮ型拡散領域、２はコレクタの抵抗を下げるためのＮ＋型埋込層、３はＮ＋型埋込層２の外側方に形成されたアイソレーション用のＰ型分離領域で、Ｐ型分離層４とＰウェル６とから構成されている。また、５はＮ型エピタキシャル層で、このＮ型エピタキシャル層５の半導体基板１およびＰ型分離領域３で囲まれた内側の部分がＮ型島領域５ａとして確保されている。
【０００３】
また、７はコレクタとなるＮ型領域、８はベースとなるＰ型領域、９はエミッタとなるＮ型領域、１０はＬＯＣＯＳ膜、１１は外部ベース電極、１２はＴＥＯＳ膜、１３はエミッタ電極である。
【０００４】
次に、上記構成のＮＰＮトランジスタの製造方法について、図６を参照して説明する。
【０００５】
まず、Ｐ型の半導体基板１を準備し、図６（Ａ）に示すように、この半導体基板１上に酸化膜１４を形成する。次に、写真製版により酸化膜１４の所定部分をエッチングしてからレジスト膜を除去する。そして、図６（Ｂ）に示すように、全面にアンチモン（Ｓｂ）を注入した後、引き続いて、熱処理をしてＮ＋型埋込層２を形成する。
【０００６】
ここで、異種プロセス間で同一のイオン注入装置を用いている場合、上記のアンチモンを注入する際には、このイオン注入装置に予め付着しているリン（Ｐ）などの他のイオン種が混入する、いわゆるクロスコンタミネーション（以下、単にクロスコンタミと略称する）が生じる。そのため、Ｎ＋型埋込層２を形成するために上記の熱処理を行うと、このＮ＋型埋込層２内に含まれていたリンが拡散して半導体基板１内にＮ型拡散領域１ｅが形成される。
【０００７】
次に、酸化膜をエッチングして除去することで、図６（Ｃ）に示すように半導体基板１を剥き出し状態にする。続いて、半導体基板１上に酸化膜を形成して写真製版を行った後、レジスト膜１５の所定部分を除いて露出した酸化膜をエッチングする。そして、図６（Ｄ）に示すようにボロンを注入した後、レジスト膜を除去する。引き続いて、熱処理を行うことで図６（Ｅ）に示すようなＰ型分離層４を形成する。
【０００８】
次いで、図６（Ｆ）に示すようにエピタキシャル成長によりＰ型エピタキシャル層５を形成する。そして、このＰ型エピタキシャル層５を酸化して写真製版を行ってＬＯＣＯＳ膜１０を形成する。続いて、図６（Ｇ）に示すように、写真製版を行ってレジスト膜１５の所定部分を除いて露出した部分にボロンを注入する。次に、レジスト膜１５を除去して熱処理することで図６（Ｈ）に示すようなＰウェル６を形成する。
【０００９】
これにより、Ｐ型分離層４とＰウェル６とからなるアイソレーション用のＰ型分離領域３が確保され、また、Ｐ型エピタキシャル層５の半導体基板１およびＰ型分離領域３で囲まれた内側の部分がＮ型島領域５ａとして確保される。
【００１０】
その後は、図６（Ｉ）に示すように、アンドープドα−Ｓｉに弗化ボロン（ＢＦ２）を注入して外部ベース電極となるべき電極膜１１を形成し、さらに、ＴＥＯＳ膜１２を形成して、写真製版によりエミッタとなるべき部分をエッチングする。次に、弗化ボロン（ＢＦ２）を注入してベースとなるべきＰ型領域８を形成する。続いて、ＴＥＯＳ膜を積み、エッチバックして枠付けする。次いで、ポリシリコンを積み、ヒ素（Ａｓ）を注入してエミッタとなるＮ型領域９およびエミッタ電極１３を形成する。そして、写真製版後、エミッタ電極１３とＴＥＯＳ膜１２をエッチングし、さらに、写真製版後、電極膜１１をエッチングする。これにより、図６（Ｊ）に示す構造が得られる。その後は、写真製版してリンとヒ素を注入してコレクタとなるべきＮ型領域７を形成することで、図６（Ｋ）に示すように所要のＮＰＮトランジスタが得られる。
【００１１】
ところで、上述のように、異種プロセス間で同一のイオン注入装置を用いる場合には、Ｎ＋型埋込層２を形成するためにアンチモン（Ｓｂ）を注入する工程（図６（Ｂ）参照）において、クロスコンタミのイオン種としてリンがある程度含まれていると、このリンは拡散係数が大きいので、その後の熱処理によって容易にＰ型の半導体基板１内に拡散してＮ型拡散領域１ｅが形成されてしまう。
【００１２】
その結果、トランジスタ素子構成用のＮ，Ｐ，Ｎの各領域７，８，９が形成されたＮ型島領域５ａをＰ型分離領域３によって囲んでいても、Ｎ型拡散領域１ｅがＰ型分離領域３の下方を通過して隣接する他のＮ型島領域５ａと短絡してしまう。このため、隣接するトランジスタ素子形成領域の相互間のアイソレーションが不十分となり、分離耐圧が低下するという不具合を生じる。
【００１３】
その場合の対策として、たとえば、Ｎ＋型埋込層２とＰ型分離領域３との間の距離を長く設定することにより、拡散したリンがＰ型分離領域３にまで到達しないようにすることが考えられるが、そうすると、個々のトランジスタ素子形成領域の面積が大きくなり、素子の微細化を図ることができない。
【００１４】
そこで、従来技術では、ボロンを高濃度にドープしたＰ＋型層の上にボロン濃度の低いＰ−型エピタキシャル層を形成した半導体基板を用いてトランジスタを製造するようにした方法が提案されている（たとえば、特許文献１参照）。
【００１５】
すなわち、この従来技術では、Ｎ＋型埋込層２形成のために、アンチモンの注入時に生じたクロスコンタミによって含まれたリンがその後の熱処理で半導体基板のＰ−型エピタキシャル層内に拡散した場合、これに合わせてＰ＋型層からのボロンの拡散により、ボロンとリンとを互いにキャンセルさせてＰ−型エピタキシャル層がＰ型のまま維持されるようにして、互いに隣接するトランジスタ素子形成領域の相互間のアイソレーションが十分に確保されるようにしている。
【００１６】
【特許文献１】
特開平８−３３０３２３号公報（４−６頁、図１，図２）
【００１７】
【発明が解決しようとする課題】
しかしながら、上記の特許文献１に記載されている従来技術では、次の課題がある。
【００１８】
（１）  半導体基板は、ボロンが高濃度にドープされたＰ＋型層の上にボロン濃度の低いＰ−型エピタキシャル層を形成したものであるため、この半導体基板は高価なものとなっている。
【００１９】
（２）  また、この半導体基板は、ＣＭＯＳトランジスタの製造用として市販されているが、このような市販品を用いる場合には、Ｐ＋型層中のボロンの濃度をクロスコンタミを生じるイオン種の濃度に合わせてその都度調整することが難しい。
【００２０】
（３）  さらに、従来は、Ｎ＋型埋込層を形成するための注入元素として専らアンチモン（Ｓｂ）が使用されているが、このようなアンチモンは、比較的高価であり、しかも、注入後の拡散のための熱処理に時間がかかり、製品化のスループットが低下する。
【００２１】
本発明は、上記の問題点を解決するためになされたもので、クロスコンタミの影響を可及的に低減することにより、トランジスタ素子形成領域の相互間のアイソレーションを十分に確保して、素子の微細化および品質向上を図ることができるとともに、製造コストの削減を図ることができるＮＰＮトランジスタおよびその製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係るＮＰＮトランジスタは、Ｐ型の母材にアクセプタ不純物を高濃度にドープしたＰ＋型領域および低濃度にドープしたＰ−型領域が順次形成されてなる３層構造をした半導体基板を備え、この半導体基板上には、Ｎ＋型埋込層と、このＮ＋型埋込層の外側方にアイソレーション用のＰ型分離領域とがそれぞれ形成されるとともに、上記半導体基板およびＰ型分離領域で囲まれた内部にＮ型島領域が形成され、このＮ型島領域内にトランジスタ構成用のＮ，Ｐ，Ｎの各領域が形成されてなることを特徴としている。
【００２３】
これにより、Ｎ＋型埋込層とＰ型分離領域との間の距離を必要以上に長くとらなくてもトランジスタ素子形成領域の相互間のアイソレーションを十分に確保することができるため、素子の微細化および品質向上を図ることができる。
【００２４】
また、本発明に係るＮＰＮトランジスタの製造方法は、Ｐ型の母材にアクセプタ不純物を高濃度にドープしたＰ＋型領域および低濃度にドープしたＰ−型領域を順次形成して３層構造をした半導体基板を得る工程と、この半導体基板にアンチモン（Ｓｂ）をドープした後に熱処理してＮ＋型埋込層を形成する工程と、上記半導体基板およびＮ＋型埋込層を覆ってＮ型エピタキシャル層を形成する工程と、上記Ｎ＋型埋込層の外側方位置に上記Ｎ型エピタキシャル層を区切るアイソレーション用のＰ型分離領域を形成する工程と、上記半導体基板およびＰ型分離領域で囲まれたＮ型エピタキシャル層の島領域内にトランジスタ構成用のＮ，Ｐ，Ｎの各領域を形成する工程と、を含むことを特徴としている。
【００２５】
これにより、半導体基板のＰ＋型領域およびＰ−型領域中のボロンの濃度をクロスコンタミを生じるイオン種の濃度に合わせて予め任意に調整しておけるので、クロスコンタミの影響を可及的に低減することができる。しかも、半導体基板は比較的安価に製作できるため従来よりも製造コストの削減を図ることができる。
【００２６】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１に係るＮＰＮトランジスタの断面図であり、図５に示した従来技術と対応する構成部分には同一の符号を付す。
【００２７】
この実施の形態１のＮＰＮトランジスタは、ボロンが所定濃度（たとえば１Ｅ１３ｃｍ−３）にドープされたＰ型の母材１ａに対して、ボロンが高濃度（たとえば１Ｅ１８ｃｍ−３）にドープされたＰ＋型領域１ｂおよび低濃度（たとえば１Ｅ１５ｃｍ−３）にドープされたＰ−型領域１ｃが順次形成されてなる３層構造をした半導体基板１を備えている。
【００２８】
また、符号２はコレクタの抵抗を下げるためのＮ＋型埋込層、３はＮ＋型埋込層２の外側方に形成されたアイソレーション用のＰ型分離領域で、Ｐ型分離層４とＰウェル６とから構成されている。５はＮ型エピタキシャル層で、このＮ型エピタキシャル層５の半導体基板１およびＰ型分離領域３で囲まれた内側の部分がＮ型島領域５ａとして確保されている。
【００２９】
そして、Ｎ型島領域５ａ内にはＮＰＮトランジスタ素子を構成するために、コレクタとなるＮ型領域７、ベースとなるＰ型領域８、エミッタとなるＮ型領域９がそれぞれ形成されている。なお、１０はＬＯＣＯＳ膜、１１は外部ベース電極、１２はＴＥＯＳ膜、１３はエミッタ電極である。
【００３０】
次に、上記構成のＮＰＮトランジスタの製造方法について、図２を参照して説明する。
【００３１】
まず、Ｐ型の半導体基板１を母材として、この半導体基板１にアクセプタ不純物としてのボロンを高濃度に注入してＰ＋型領域１を形成し、続いて、ボロンを低濃度に注入してＰ−型領域を形成する。たとえば、Ｐ＋型領域１ｂの形成には２００ＫｅＶ，１Ｅ１４ｃｍ−２のボロン注入を行い、Ｐ−型領域１ｃの形成には１００ＫｅＶ，１Ｅ１１ｃｍ−２のボロン注入を行う。これにより、図２（Ａ）に示すように、母材１ａ、Ｐ＋型領域１ｂ、およびＰ−型領域１ｃの３層構造をもつ半導体基板１が得られる。
【００３２】
次に、図２（Ｂ）に示すように、この半導体基板１上に酸化膜１４を形成する。続いて、写真製版により酸化膜１４の所定部分をエッチングしてからレジスト膜を除去する。そして、図２（Ｃ）に示すように、全面にアンチモン（Ｓｂ）を注入（たとえば４５ＫｅＶ，４Ｅ１５ｃｍ−２）した後、熱処理（たとえば１１００℃×１９時間）してＮ＋型埋込層２を形成する。
【００３３】
ここで、異種プロセス間で同一のイオン注入装置を用いている場合、上記のアンチモンを注入する際には、このイオン注入装置に予め付着しているリンなどの他のイオン種が混入してクロスコンタミが生じる。そのため、Ｎ＋型埋込層２を形成するための熱処理を行うと、このＮ＋型埋込層２内に含まれていたリンが半導体基板１のＰ−型領域１ｃに容易に拡散する。しかし、これに合わせてＰ＋型領域１ｂからボロンが拡散するため、ボロンとリンとが互いにキャンセルされてＰ−型領域１ｃはＮ型になることなくＰ型のまま維持される。
【００３４】
その後の工程は、図６に示した従来の場合と基本的に同じである。
すなわち、続いて、酸化膜をエッチングして除去することで、図２（Ｄ）に示すように半導体基板１を剥き出し状態にする。次に、半導体基板１上に酸化膜を形成して写真製版を行った後、レジスト膜１５の所定部分を除いて露出した酸化膜をエッチングする。そして、図２（Ｅ）に示すようにボロンを注入した後、レジスト膜を除去する。続いて、熱処理を行うことで図２（Ｆ）に示すようなＰ型分離層４を形成する。
【００３５】
引き続いて、図６（Ｇ）に示すように、エピタキシャル成長によりＰ型エピタキシャル層５を形成する。そして、このＰ型エピタキシャル層５を酸化して写真製版を行ってＬＯＣＯＳ膜１０を形成する。次いで、図２（Ｈ）に示すように、写真製版を行ってレジスト膜１５の所定部分を除いて露出した部分にボロンを注入する。次に、レジスト膜１５を除去して熱処理することで図２（Ｉ）に示すようなＰウェル６を形成する。これにより、Ｐ型分離層４とＰウェル６とからなるアイソレーション用のＰ型分離領域３が確保され、また、Ｐ型エピタキシャル層５の半導体基板１およびＰ型分離領域６で囲まれた内側の部分がＮ型島領域５ａとして確保される。
【００３６】
その後は、Ｎ型エピタキシャル層５のＮ型島領域５ａ内にトランジスタ素子構成用のＮ，Ｐ，Ｎの各領域７，８，９を形成する。すなわち、図２（Ｊ）に示すように、アンドープドα−Ｓｉに弗化ボロン（ＢＦ２）を注入して外部ベース電極となるべき電極膜１１を形成し、さらに、ＴＥＯＳ膜１２を形成して、写真製版によりエミッタとなるべき部分をエッチングする。次に、弗化ボロン（ＢＦ２）を注入してベースとなるべきＰ型領域８を形成する。続いて、ＴＥＯＳ膜を積み、エッチバックして枠付けする。続いて、ポリシリコンを積み、ヒ素を注入してエミッタとなるＮ型領域９およびエミッタ電極１３を形成する。そして、写真製版後、エミッタ電極１３とＴＥＯＳ膜１２をエッチングし、さらに、写真製版後、電極膜１１をエッチングする。これにより、図２（Ｋ）に示す構造が得られる。その後は、写真製版してリンとヒ素を注入してコレクタとなるべきＮ型領域７を形成することで、図２（Ｌ）に示すように所要のＮＰＮトランジスタが得られる。
【００３７】
図３は図１のＡ−Ａ線およびＢ−Ｂ線で示す各箇所における基板表面からの深さ方向に沿ったボロン（Ｂ）、リン（Ｐ）、アンチモン（Ｓｂ）の各元素の濃度分布を示す特性図である。
【００３８】
図３（Ａ）に示すように、図１のＡ−Ａ線で示す箇所では、半導体基板のＰ＋領域１ｂのボロン濃度が高く、Ｐ−型領域１ｃのボロン濃度はこれよりも低くなっている。Ｐ型分離領域３では、Ｐ型分離層４のボロン濃度が最も高く、Ｐウェル６では低くなる。このとき、リンは、Ｐ−型領域１ｃからＰ型分離領域３にわたってある程度広く分布しているが、リン濃度がボロン濃度を上回ることはない。したがって、Ｐ−型領域１ｃはリンの影響が低減されてＰ型に維持されている。
【００３９】
図３（Ｂ）に示すように、図１のＢ−Ｂ線で示す箇所では、半導体基板のＰ＋領域１ｂのボロン濃度が高く、Ｐ−型領域１ｃのボロン濃度はこれよりも低く、Ｎ＋型埋込層２に近付くにつれてさらに低くなる。Ｎ＋型埋込層２ではアンチモンの濃度が最も高くなっている。このとき、リンは半導体基板１のＰ−型領域１ｃ、Ｎ＋型埋込層２、Ｎ型エピタキシャル層５にわたってある程度広く分布しているが、リン濃度がボロンおよびアンチモンの濃度を上回ることはない。したがって、Ｐ−型領域１ｃはリンの影響が低減されてＰ型に維持されている。
【００４０】
このように、この実施の形態１においては、Ｎ＋型埋込層２形成時のクロスコンタミによってリンが半導体基板１のＰ−型領域１ｃ内に拡散してもＰ＋型領域１ｂからのボロンの拡散によってＰ−型領域１ｃがＰ型のまま保持されるため、トランジスタ素子形成領域の相互間のアイソレーションを十分に確保することができる。
【００４１】
しかも、この実施の形態１では、半導体基板１のＰ＋型領域１ｂおよびＰ−型領域１ｃ中のボロンの各濃度をクロスコンタミを生じるイオン種の濃度に合わせて予め任意に調整できるため、クロスコンタミの影響を可及的に低減することができる。しかも、この３層構造を有する半導体基板１は比較的安価に製作できるため、従来よりも製造コストの削減を図ることができる。
【００４２】
実施の形態２．
この実施の形態２における特徴は、Ｎ＋型埋込層２を形成する場合において、実施の形態１ではアンチモン（Ｓｂ）を注入しているが、これに代えてヒ素（Ａｓ）を注入することである。
【００４３】
すなわち、図２（Ｃ）に示すように、半導体基板１上に形成された酸化膜１４の所定部分をエッチングしてから全面にヒ素（Ａｓ）を注入（たとえば６０ＫｅＶ，２Ｅ１５ｃｍ−２）した後、熱処理（たとえば１１００℃×１．５時間）をしてＮ＋型埋込層２を形成する。その他の工程は、実施の形態１の場合と同様である。
【００４４】
このＮ＋型埋込層２の形成工程では、実施の形態１の場合と同様に、クロスコンタミによってリンが半導体基板１のＰ−型領域１ｃ内に拡散してもＰ＋型領域１ｂからのボロンの拡散によってＮ型にならずＰ型のまま保持される。
【００４５】
また、図２（Ｇ）に示した工程では、半導体基板１の上にＰ型エピタキシャル層５を形成するが、その際、高温（１１５０℃）雰囲気に晒されるために、Ｎ＋型埋込層２形成のために注入したヒ素が昇華し、この昇華したヒ素がウェハ上に再付着するなどの現象が起こる。
【００４６】
この場合、従来では、図４（Ａ）に示すように、Ｎ＋型埋込層２の周りにヒ素によるＮ型拡散領域１６が形成されて、これがＰ型分離領域３のＰ型分離層４にまで到達してアイソレーションが不十分となり、分離耐圧が低下する。これに対して、この実施の形態２では、図４（Ｂ）に示すように、半導体基板１のＰ＋型領域１ｂからのボロンの拡散によってヒ素の拡散の影響がキャンセルされてＮ＋型埋込層２の周りにはＮ型拡散領域１６が形成されなくなる。このため、Ｐ型分離層４によるアイソレーションを十分に確保することができる。
【００４７】
このように、この実施の形態２では、Ｎ＋型埋込層２の形成用として、アンチモンの代わりにヒ素を注入しているが、この場合にもＰ型の母材１ａ、Ｐ＋型領域１ｂ、Ｐ−型領域１ｃからなる３層構造をした半導体基板１を使用することで、Ｐ型分離領域３によるアイソレーションを十分に確保することができる。
【００４８】
また、Ｃ−ＭＯＳトランジスタを製作する場合に現在多用されているヒ素を使用する方がアンチモンを使用する場合に比べて汎用性があり、装置の負担（ソース交換や稼働率低下等）が低減される。また、ヒ素はアンチモンに比べて拡散係数が大きくて拡散し易いので、Ｎ＋型埋込層２形成のために要する熱処理時間が短くなる。すなわち、アンチモンでは１９時間程度要するのに対して、ヒ素では１．５時間程度の短時間で済むため、製品化のスループットが向上する。さらに、アンチモンよりもヒ素の方が安価であるので、コストダウンを図ることができる。
【００４９】
なお、上記の実施の形態１，２では、半導体基板１内にＰ＋型領域１ｂ，Ｐ−型領域１ｃを形成するためにアクセプタ不純物としてボロンを注入しているが、これに限らず、アルミニウム（Ａｌ），ガリウム（Ｇａ），インジウム（Ｉｎ）などの他のアクセプタ不純物を注入することも可能である。
【００５０】
【発明の効果】
本発明によれば、次の効果を奏する。
（１）  本発明に係るＮＰＮトランジスタは、Ｎ＋型埋込層とＰ型分離領域との間の距離を必要以上に長くとらなくてもトランジスタ素子形成領域の相互間のアイソレーションを十分に確保することができるため、素子の微細化および品質向上を図ることができる。
【００５１】
（２）  本発明に係るＮＰＮトランジスタの製造方法は、半導体基板のＰ＋型領域、およびＰ−型領域中のボロンの濃度をクロスコンタミを生じるイオン種の濃度に合わせて予め任意に調整しておけるので、クロスコンタミの影響を可及的に低減することができる。しかも、半導体基板は比較的安価に製作できるため従来よりも製造コストの削減を図ることができる。
【００５２】
特に、Ｎ＋型埋込層を形成する工程において、ヒ素をドープする場合にはアンチモンを使用する場合に比べて汎用性があり、装置の負担が低減される。また、ヒ素は拡散し易いのでＮ＋型埋込層形成のための熱処理時間が短くて済むので、スループットが向上する。さらに、アンチモンよりもヒ素の方が安価であるので、コストダウンを図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るＮＰＮトランジスタの断面図である。
【図２】本発明の実施の形態１に係るＮＰＮトランジスタの製造方法を工程順に示す説明図である。
【図３】本発明の実施の形態１に係るＮＰＮトランジスタにおいて、基板表面からの深さ方向に沿ったボロン（Ｂ）、リン（Ｐ）、アンチモン（Ｓｂ）の各元素の濃度分布を示す特性図である。
【図４】半導体基板の上にＰ型エピタキシャル層を形成する場合の従来例と本発明の実施の形態２とのＮ型拡散領域の発生の有無を比較して示す説明図である。
【図５】従来のＮＰＮトランジスタの断面図である。
【図６】従来のＮＰＮトランジスタの製造方法を工程順に示す説明図である。
【符号の説明】
１  半導体基板、１ａ  母材、１ｂ  Ｐ＋型領域、１ｃ  Ｐ−型領域、２  Ｎ＋型埋込層、３  Ｐ型分離領域、４  Ｐ型分離層、５  Ｎ型エピタキシャル層、５ａ  Ｎ型島領域、７  コレクタ（Ｎ型領域）、８  ベース（Ｐ型領域）、９  エミッタ（Ｎ型領域）。
【図１】
2004296964.tif 000003
【図２】
2004296964.tif 000004
【図３】
2004296964.tif 000005
【図４】
2004296964.tif 000006
【図５】
2004296964.tif 000007
【図６】
2004296964.tif 000008