(57)【要約】　　　（修正有）【課題】トレンチキャパシタのストレージノード電極とＭＯＳトランジスタのｎ型ソース／ドレイン拡散層とを接続するｎ型多結晶シリコン膜のエピタキシャル成長を防止すること。【解決手段】ｎ型多結晶シリコン膜（ストレージノード電極）１２をｎ型多結晶シリコン膜１５を介してＭＯＳトランジスタのｎ型ソース／ドレイン拡散層２３に接続させる際に、ｎ型多結晶シリコン膜１５とｎ型ソース／ドレイン拡散層２３との間にＷＳｉＮ層１４を介在させる。【選択図】　　図４
2004022642.tif 000002
【特許請求の範囲】
【請求項１】
表面に溝を有する半導体基板と、
前記溝の内部に設けられた多結晶半導体膜と、
前記半導体基板の表面に設けられた拡散層と
前記拡散層と前記多結晶半導体膜との間に設けられ、金属、窒素および前記半導体基板を構成する半導体を含み、前記拡散層と前記多結晶半導体膜とを電気的に接続するための金属半導体窒化物層と
を具備してなることを特徴とする半導体装置。
【請求項２】
表面に溝を有する半導体基板と、
前記溝の開口面に達しないように、前記溝の内部に埋め込まれた第１の多結晶半導体膜と、
前記第１の多結晶半導体膜上に設けられた、前記溝内の第２の多結晶半導体膜と、
前記半導体基板の表面に設けられた第１の拡散層と、
前記第１の拡散層と前記第２の多結晶半導体膜との間に設けられ、金属、窒素および前記半導体基板を構成する半導体を含み、前記第１の拡散層と前記第２の多結晶半導体膜とを電気的に接続するための金属半導体窒化物層と
を具備してなることを特徴とする半導体装置。
【請求項３】
前記溝の周囲の前記半導体基板内に設けられた第２の拡散層と、前記溝の内側面と前記第１の多結晶半導体膜との間に設けられた絶縁膜とをさらに備え、前記第２の拡散層、前記絶縁膜および前記第１の多結晶半導体膜はトレンチキャパシタを構成し、前記第１の拡散層はＭＯＳトランジスタのソース／ドレイン拡散層であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記金属半導体窒化物層を構成する金属は、該金属が窒化物を形成する際のＧｉｂｂｓの自由エネルギーの低下と前記半導体基板を構成する半導体が窒化物を形成する際のＧｉｂｂｓの自由エネルギーの低下とを比較したときに、後者の低下分の方が大きくなるものであることを特徴とする請求項１または２に記載の半導体装置の形成方法。
【請求項５】
前記半導体基板を構成する半導体はシリコン、前記金属半導体窒化物層を構成する金属は、タングステン、モリブデンまたはクロムであることを特徴とする請求項１または２に記載の半導体装置
【請求項６】
前記金属半導体窒化物層は、アモルファス状態のものであることを特徴とする請求項１または２に記載の半導体装置。
【請求項７】
前記半導体基板は、単結晶のものであることを特徴とする請求項１ないし６のいずれか１項に記載の半導体装置。
【請求項８】
半導体基板の表面に溝を形成する工程と、
前記溝の開口面よりも下の部分を第１の多結晶半導体膜で埋め込む工程と、
前記第１の多結晶半導体膜で埋め込まれていない前記溝の側面を金属窒化物膜で覆う工程と、
熱処理により、前記溝の側面とそれに接した前記金属窒化物膜とを反応させ、前記溝の側面に接した前記金属窒化物膜を、前記金属窒化物膜を構成する金属および窒素と、前記半導体基板を構成する半導体とを含む、金属半導体窒化物層に変える工程と、
前記金属半導体窒化物層を残して前記金属窒化物膜を除去する工程と、
前記溝の内部に第２の多結晶半導体膜を形成する工程と、
前記半導体基板の表面に、前記金属半導体窒化物層を介して前記第２の多結晶半導体膜と電気的に接続するための拡散層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板の表面に溝を形成する工程と、
前記溝の側面および底面を絶縁膜で覆う工程と、
前記溝の開口面よりも下の部分を第１の多結晶半導体膜で埋め込む工程と、
前記第１の多結晶半導体膜が埋め込まれていない前記溝の側面を覆う前記絶縁膜を除去する工程と、
前記絶縁膜を除去して露出した前記溝の側面を金属窒化物膜で覆う工程と、
熱処理により、前記溝の側面とそれに接した前記金属窒化物膜とを反応させ、前記溝の側面に接した前記金属窒化物膜を、前記金属窒化物膜を構成する金属および窒素と、前記半導体基板を構成する半導体とを含む、金属半導体窒化物層に変える工程と、
前記金属半導体窒化物層を残して前記金属窒化物膜を除去する工程と、
前記溝の内部に第２の多結晶半導体膜を形成する工程と、
前記半導体基板の表面に、前記金属半導体窒化物層を介して前記第２の多結晶半導体膜と電気的に接続するための第１の拡散層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記溝の側面および底面を前記絶縁膜で覆う工程の前に、前記溝の周囲の前記半導体基板内に第２の拡散層を形成する工程をさらに有することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記金属窒化物膜を構成する金属は、該金属が窒化物を形成する際のＧｉｂｂｓの自由エネルギーの低下と前記半導体基板を構成する半導体が窒化物を形成する際のＧｉｂｂｓの自由エネルギーの低下を比較したときに、後者の低下分の方が大きくなるものであることを特徴とする請求項８または９に記載の半導体装置の形成方法。
【請求項１２】
前記金属半導体窒化物層は、アモルファス状態のものであることを特徴とする請求項８または９に記載の半導体装置の形成方法。
【請求項１３】
前記半導体基板を構成する半導体はシリコン、前記金属窒化物膜を構成する金属は、タングステン、モリブデンまたはクロムであることを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１４】
前記熱処理を非酸化性雰囲気中で行うことを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１５】
前記半導体基板は、単結晶のものであることを特徴とする請求項８ないし１４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係わり、特にトレンチキャパシタとそれに接続したソース／ドレイン拡散層を含む半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
図６に、従来のトレンチキャパシタを有するＤＲＡＭセルの断面図を示す。図６において、８１は単結晶のｐ型シリコン基板、８２はトレンチキャパシタ、８３は埋め込みｎ型ウェル、８４はｐ型ウェル、８５はｎ型ソース／ドレイン拡散層、８６はゲート絶縁膜、８７はゲート電極、８８は素子分離絶縁膜、８９は絶縁膜をそれぞれ示している。
【０００３】
トレンチキャパシタ８２は、ｎ型拡散層９０（プレート電極）とキャパシタ絶縁膜９１とｎ型多結晶シリコン膜９２（ストレージノード電極）とで構成されている。
【０００４】
ｎ型多結晶シリコン膜９２上にはｎ型多結晶シリコン膜９３が設けられ、ｎ型多結晶シリコン膜９３はｎ型ソース／ドレイン拡散層８５に直接接続されている。すなわち、トレンチキャパシタ８２は接続部としてのｎ型多結晶シリコン膜９３を介してｎ型ソース／ドレイン拡散層８５に接続されている。
【０００５】
ここで、ｎ型ソース／ドレイン拡散層８５は単結晶であるため、ＤＲＡＭプロセスの熱工程において、ｎ型多結晶シリコン膜９３は、ソース／ドレイン拡散層８５をシードにしてエピタキシャル成長する恐れがある。上記熱工程は、例えばトレンチキャパシタ８２およびＭＯＳトランジスタを形成した後のパッシベーション膜の形成工程である。
【０００６】
ｎ型多結晶シリコン膜９３がエピタキシャル成長すると、素子内に応力が発生して基板内に結晶欠陥が生じる。この種の結晶欠陥はリーク電流の原因となる。キャパシタに蓄えられる電荷の量は、一般に、ＤＲＡＭの高集積化に伴って減少する。そのため、今後開発される高集積度のＤＲＡＭにおいては、上記リーク電流は無視できなくなる。
【０００７】
上記リーク電流の発生を防止する手法の一つとして、図７に示すようなＤＲＡＭセルの採用が考えられる。図７のＤＲＡＭセルにおいては、ｎ型多結晶シリコン膜９３は、シリコン窒化膜９４を介して、ソース／ドレイン拡散層８５に間接接続されている。これにより、シリコン窒化膜９４がバリアとなって、ソース／ドレイン拡散層８５はシードとして働かなくなり、ｎ型多結晶シリコン膜９３のエピタキシャル成長を防止できるようになる。
【０００８】
ここで、シリコン窒化膜９４は絶縁膜の一種であるため、ｎ型多結晶シリコン膜９３とソース／ドレイン拡散層８５との間の電気的接続を確保するためには、シリコン窒化膜９４を非常に薄く形成する必要がある。
【０００９】
しかしながら、非常に薄いシリコン窒化膜９４を形成したとしても、シリコン窒化膜９４が絶縁膜であることには変わりはないので、トレンチキャパシタ８２とソース／ドレイン拡散層８５との間のコンタクト抵抗の増加は避けられない。
【００１０】
【発明が解決しようとする課題】
上述の如く、従来のトレンチキャパシタを有するＤＲＡＭセルにおいては、トレンチキャパシタは、ｎ型多結晶シリコン膜、またはｎ型多結晶シリコン膜／シリコン窒化膜を介して、ソース／ドレイン拡散層に接続されている。
【００１１】
しかしながら、前者の場合には、トレンチキャパシタを構成するｎ型多結晶シリコン膜（ストレージノード電極）のエピタキシャル成長によって、素子内にリーク電流の原因となる応力が発生し、後者の場合には、上記ｎ型多結晶シリコン膜とソース／ドレイン拡散層との間のコンタクト抵抗の増加は避けられない。
【００１２】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、溝内に埋め込まれ、半導体基板の表面の拡散層と電気的に接続するための多結晶半導体膜のエピタキシャル成長の発生防止、および上記多結晶半導体膜と上記拡散層との間のコンタクト抵抗の増加防止を図れる半導体装置およびその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、上記目的を達成するために、本発明に係る半導体装置は、表面に溝を有する半導体基板と、前記溝の内部に設けられた多結晶半導体膜と、前記拡散層と前記多結晶半導体膜との間に設けられ、金属、窒素および前記半導体基板を構成する半導体を含み、前記拡散層と前記多結晶半導体膜とを電気的に接続するための金属半導体窒化物層とを備えていることを特徴とする。
【００１４】
また、本発明に係る他の半導体装置は、表面に溝を有する半導体基板と、前記溝の開口面に達しないように、前記溝の内部に埋め込まれた第１の多結晶半導体膜と、前記第１の多結晶半導体膜上に設けられた、前記溝内の第２の多結晶半導体膜と、前記半導体基板の表面に設けられた第１の拡散層と、金属、窒素および前記半導体基板を構成する半導体を含み、前記第１の拡散層と前記第２の多結晶半導体膜とを電気的に接続するための金属半導体窒化物層とを備えていることを特徴とする。
【００１５】
また、本発明に係る半導体装置の製造方法は、半導体基板の表面に溝を形成する工程と、前記溝の開口面よりも下の部分を第１の多結晶半導体膜で埋め込む工程と、前記第１の多結晶半導体膜で埋め込まれていない前記溝の側面を金属窒化物膜で覆う工程と、熱処理により、前記溝の側面とそれに接した前記金属窒化物膜とを反応させ、前記溝の側面に接した前記金属窒化物膜を、前記金属窒化物膜を構成する金属および窒素と、前記半導体基板を構成する半導体とを含む、金属半導体窒化物層に変える工程と、前記金属半導体窒化物層を残して前記金属窒化物膜を除去する工程と、前記溝の内部に第２の多結晶半導体膜を形成する工程と、前記半導体基板の表面に、前記金属半導体窒化物層を介して前記第２の多結晶半導体膜と電気的に接続するための拡散層を形成する工程とを有することを特徴とするを有することを特徴とする。
【００１６】
また、本発明に係る他の半導体装置の製造方法は、半導体基板の表面に溝を形成する工程と、前記溝の側面および底面を絶縁膜で覆う工程と、前記溝の開口面よりも下の部分を第１の多結晶半導体膜で埋め込む工程と、前記第１の多結晶半導体膜が埋め込まれていない前記溝の側面を覆う前記絶縁膜を除去する工程と、前記絶縁膜を除去して露出した前記溝の側面を金属窒化物膜で覆う工程と、熱処理により、前記溝の側面とそれに接した前記金属窒化物膜とを反応させ、前記溝の側面に接した前記金属窒化物膜を、前記金属窒化物膜を構成する金属および窒素と、前記半導体基板を構成する半導体とを含む、金属半導体窒化物層に変える工程と、前記金属半導体窒化物層を残して前記金属窒化物膜を除去する工程と、前記溝の内部に第２の多結晶半導体膜を形成する工程と、前記半導体基板の表面に、前記金属半導体窒化物層を介して前記第２の多結晶半導体膜と電気的に接続するための第１の拡散層を形成する工程とを有することを特徴とする。
【００１７】
本発明によれば、溝内の多結晶半導体膜が金属半導体窒化物層を介して半導体基板の表面に形成された拡散層に接続されるので、上記金属半導体窒化物層がバリアとなって、熱工程における上記拡散層をシードする上記多結晶多結晶膜のエピタキシャル成長は防止される。また、上記金属半導体窒化物層が金属を含んでいるので、上記多結晶半導体膜と上記拡散層との間のコンタクト抵抗の増加は防止される。
【００１８】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【００１９】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００２０】
図１〜図３は、本発明の一実施形態に係るＤＲＡＭセルの製造工程を示す断面図である。
【００２１】
まず、図１（ａ）に示すように、単結晶のｐ型シリコン基板１の表面に薄いシリコン酸化膜２を熱酸化により形成し、続いてシリコン酸化膜２上に厚さ２０ｎｍ程度のシリコン窒化膜（Ｓｉ３　Ｎ４　膜）３を堆積し、続いてフォトリソグラフィとＲＩＥ等のエッチングとを用いて、トレンチキャパシタのトレンチが形成される領域上のシリコン酸化膜２およびシリコン窒化膜３に開口部４を形成する。
【００２２】
次に、図１（ｂ）に示すように、シリコン窒化膜３をマスクにしてｐ型シリコン基板１をＲＩＥ等の異方性エッチングにより加工してトレンチ５を形成し、続いてＬＰ−ＣＶＤプロセスにより、トレンチ５の内壁を被覆するように、ＡｓＳＧ膜（Ａｓ添加シリゲートガラス膜）６を全面に堆積する。
【００２３】
次に、図１（ｃ）に示すように、トレンチ５内をその途中の深さまでレジスト７で埋め込み、続いてレジスト７をマスクにしてＨＦを含む液でＡｓＳＧ膜６のエッチングを行い、レジスト７で被覆されていないＡｓＳＧ膜６を除去する。その後、レジスト７を除去する。
【００２４】
次に、図１（ｄ）に示すように、熱処理により、ＡｓＳＧ膜６中のＡｓをトレンチ５の内壁（側面および底面）のｐ型シリコン基板１中に拡散させ、トレンチキャパシタのプレート電極を構成するｎ型拡散層８を形成する。その後、ＡｓＳＧ膜６を除去する。
【００２５】
次に、図１（ｅ）に示すように、トレンチ５の内壁を被覆するように、窒化シリコンを主成分とするキャパシタ絶縁膜９を形成し、続いてトレンチ５の内部を埋め込むように、トレンチキャパシタのストレージ電極の一部を構成する、リン等のｎ型不純物を含むｎ型多結晶シリコン膜１０を堆積し、続いてトレンチ５の外部に堆積したｎ型多結晶シリコン膜１０を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）プロセスにより除去する。
【００２６】
次に、図１（ｆ）に示すように、開口部４内およびトレンチ５内のｎ型多結晶シリコン膜１０をエッチングにより除去し、さらにｎ型多結晶シリコン膜１０を除去して露出したキャパシタ絶縁膜９をエッチングにより除去し、続いてｎ型多結晶シリコン膜１０およびキャパシタ絶縁膜９を除去して露出した開口部４およびトレンチ５の側面をシリコン酸化膜（側壁絶縁膜）１１で覆う。
【００２７】
シリコン酸化膜１１は、例えばいわゆる側壁残しプロセスにより形成する。すなわち、開口部４およびトレンチ５の側面を被覆するように、側壁絶縁膜となるシリコン酸化膜（ＳｉＯ２　膜）をＬＰ−ＣＶＤプロセスにより全面に堆積し、続いて上記シリコン酸化膜をＲＩＥ等の異方性エッチングにより全面エッチングすることにより、ｎ型多結晶シリコン膜１０およびキャパシタ絶縁膜９を除去して露出した開口部４およびトレンチ５の側面を覆うシリコン酸化膜１１が得られる。また、側壁絶縁膜としてシリコン酸化膜を使用したが、他の絶縁膜を使用することも可能である。
【００２８】
次に、図１（ｇ）に示すように、トレンチ５内をその途中の深さまでストレージノード電極の一部を構成するｎ型多結晶シリコン膜１２で埋め込み、続いてｎ型多結晶シリコン膜１２をマスクにしてＨＦを含む液でシリコン酸化膜１１をエッチングし、ｎ型多結晶シリコン膜１２で被覆されていないトレンチ５および開口部４の側面上のシリコン酸化膜１１を除去する。図には、ｎ型多結晶シリコン膜１２で被覆された部分のシリコン酸化膜１１の上部が多少エッチングされた様子が示されている。
【００２９】
ｎ型多結晶シリコン膜１２は、例えば以下のプロセスにより形成する。すなわち、トレンチ５の内部を埋め込むようにｎ型多結晶シリコン膜１２となるｎ型多結晶シリコン膜を全面に堆積し、続いて該ｎ型多結晶シリコン膜を所望の高さまでリセスすることにより、ｎ型多結晶シリコン膜１２が得られる。
【００３０】
次に、図２（ｈ）に示すように、ｎ型多結晶シリコン膜１０，１２で埋め込まれていないトレンチ５の側面および多結晶シリコン膜１２の上面を被覆するように、薄いタングステン窒化膜（ＷＮｘ膜）１３を全面に堆積する。ここでは、タングステン窒化膜１３を全面に堆積したが、少なくともトレンチ５のＳｉが露出した側面を完全に被覆するように堆積すれば良い。
【００３１】
タングステン窒化膜１３の堆積方法としては、ＰＶＤ法およびＣＶＤ法のいずれの方法でも良く、タングステン窒化膜１３の膜厚は最も薄い部分で５ｎｍ程度あれば良い。また、タングステン窒化膜１３の窒素濃度は１０〜３０ａｔｍ．％程度が好適である。
【００３２】
次に、非酸化雰囲気、例えば窒素雰囲気中で４５０℃〜１１００℃の熱処理を行う。上記非酸化雰囲気は、窒素雰囲気に限定されるものではなく、例えば水素雰囲気つまり還元性雰囲気でも構わない。また、上記熱処理の雰囲気は、アルゴン等の不活性雰囲気でも構わないし、さらに窒素，アルゴン，水素の混合ガス雰囲気でも構わない。
【００３３】
このような熱処理を行うことにより、タングステン窒化膜１３とそれに接した部分のトレンチ５の側面のＳｉとがごく僅か反応し、図２（ｉ）に示すように、トレンチ５の側面の表面に接したタングステン窒化膜１３はＷ、ＳｉおよびＮを含むアモルファスの層（ＷＳｉＮ層）１４に変化する。
【００３４】
同様な反応により、ｎ型多結晶シリコン膜１２の上面のタングステン窒化膜１３もアモルファスのＷＳｉＮ層１４に変わる。このｎ型多結晶シリコン膜１２の上面のアモルファスのＷＳｉＮ層１４は、プロセス上形成されるものであって、無くても構わない。
【００３５】
このような方法によれば、厚さ１ｎｍ程度のＷＳｉＮ層１４を非常に再現性良く形成することができる。ＷＳｉＮ層１４は、タングステン窒化膜１３からトレンチ５の側面およびｎ型多結晶シリコン膜１２に窒素が再分布することにより形成される。
【００３６】
また、ＷＳｉＮ層１４は、Ｓｉ−Ｎ結合を含み、さらにＷも含むため単純なシリコン窒化膜よりも抵抗は低いものとなる。
【００３７】
さらに、ＷＳｉＮ層１４の膜構造はアモルファスであるため、後工程で行われる熱工程におけるｎ型多結晶シリコン膜１２のエピタキシャル成長を防止するバリアとして働く。また、ＷＳｉＮ層１４は９５０℃以上の高温の熱処理工程に対しても非常に安定である。そのため、ＷＳｉＮ層１４によるエピタキシャル成長防止の効果は、高温の熱処理工程においても失われない。
【００３８】
ここで、金属、シリコンおよび窒素を含む金属半導体窒化物膜として、ＷＳｉＮ層１４を例としてあげたが、上記金属はタングステン（Ｗ）に限定されるものではない。
【００３９】
すなわち、金属が窒化物を形成する際のＧｉｂｂｓの自由エネルギーの低下とＳｉが窒化物を形成する際のＧｉｂｂｓの自由エネルギーの低下を比較したときに後者の低下分が大きくなるような金属ならば何でも良く、Ｗの他に例えばモリブデン（Ｍｏ）、クロム（Ｃｒ）なども好適である。
【００４０】
このような条件を満たす金属は、窒素との化合物の形で存在するよりもシリコンとの化合物の形で存在する方がエネルギー的に安定である。そのため、図２（ｉ）の工程で、タングステン窒化膜１３からトレンチ５の側面およびｎ型多結晶シリコン膜１２に窒素を容易に再分布させることができ、ＷＳｉＮ層１４を確実に形成することが可能となる。
【００４１】
次に、図２（ｊ）に示すように、Ｈ２　Ｏ２　、Ｈ２　Ｏ２　とＨ２　ＳＯ４　の混合液、Ｈ２　Ｏ２　とＨＣｌの混合液、あるいはＨ２　Ｏ２　とＮＨ３　の混合液などを用いてウェットエッチングを行うことにより、ＷＳｉＮ層１４を残存させ、タングステン窒化膜１３を除去する。
【００４２】
ＷＳｉＮ層１４に対してタングステン窒化膜１３を選択的に除去できるようなエッチングであれば、薬液の組み合わせは上記の組み合わせに限ったものでは無く、またドライエッチングを用いても構わない。
【００４３】
次に、図２（ｋ）に示すように、ＷＳｉＮ層１４を介して、トレンチ５内をその途中の深さまでキャパシタのストレージノード電極の一部を構成するｎ型多結晶シリコン膜１５でさらに埋め込む。ｎ型多結晶シリコン膜１５の形成方法は、第２のｎ型多結晶シリコン膜１２のそれと同様である。
【００４４】
次に、図２（ｌ）に示すように、開口部４およびトレンチ５内を埋め込むように、シリコン酸化膜１６を全面に堆積する。
【００４５】
次に、図２（ｍ）に示すように、フォトリソグラフィとエッチングを用いて、隣接するトレンチ５を跨ぐ領域のシリコン酸化膜１６を除去する。すなわち、素子分離領域上のシリコン酸化膜１６を除去する。
【００４６】
次に、図３（ｎ）に示すように、シリコン酸化膜１６をマスクにして、シリコン窒化膜３、薄いシリコン酸化膜２、ｐ型シリコン基板１、多結晶シリコン膜１５、ＷＳｉＮ層１４、多結晶シリコン膜１２およびシリコン酸化膜１１をエッチングし、素子分離用の浅い溝（素子分離溝）１７を形成する。このとき、素子分離溝１７の底が第１のｎ型多結晶シリコン膜１０に達しないように、素子分離溝１７の深さを設定する。
【００４７】
次に、図３（ｏ）に示すように、シリコン酸化膜１６を除去し、続いて溝１７を埋め込むようにシリコン酸化膜１８を全面に堆積する。
【００４８】
次に、図３（ｐ）に示すように、素子分離溝１７の外部のシリコン酸化膜１８が除去され、かつシリコン酸化膜１８およびシリコン窒化膜３の表面が平坦になるまで、ＣＭＰプロセスによりシリコン酸化膜１８およびシリコン窒化膜３を研磨する。
【００４９】
次に、図４（ｑ）に示すように、シリコン窒化膜３を例えば熱燐酸を用いて除去し、続いてシリコン酸化膜２，１８を例えば希ＨＦを用いて除去することにより、素子分離溝１７をシリコン酸化膜（素子分離絶縁膜）１８で埋め込んでなる素子分離（ＳＴＩ：Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）が得られる。
【００５０】
シリコン酸化膜１８は、工程中で繰り返し行われる希ＨＦを含む洗浄処理などでエッチングされて徐々に薄くなる。このことをあらかじめ考慮し、ＭＯＳトランジスタを形成する段階でシリコン酸化膜１８の表面がｐ型シリコン基板１の表面に対して所望の高さになるように、図３（ｐ）の工程でのＣＭＰ量を加減し、図４（ｑ）の工程時におけるシリコン酸化膜１８の高さを決定する。
【００５１】
次に、図４（ｒ）に示すように、ｐ型シリコン基板１の表面にｐ型ウェル１９および埋め込みｎ型ウェル２０を形成し、続いて埋め込みｎ型ウェル２０および素子分離絶縁膜１８上にゲート絶縁膜２１を形成する。
【００５２】
ｐ型ウェル１９および埋め込みｎ型ウェル２０は、その接合部分が、シリコン酸化膜１１の中間に位置するように形成する。さらに、埋め込みｎ型ウェル２０はｎ型拡散層（キャパシタ電極）８と接続するように形成する。
【００５３】
次に、図４（ｓ）に示すように、ゲート電極２２を形成し、続いてゲート電極２２をマスクにしてｎ型不純物をｐ型ウェル１９の表面にイオン注入し、ｎ型不純物の活性化アニールを行ってｎ型ソース／ドレイン拡散層２２を形成し、メモリセルのｎチャネルＭＯＳトランジスタが完成する。ｎチャネルＭＯＳトランジスタの二つのｎ型ソース／ドレイン拡散層２３のうちＷＳｉＮ層１４に隣接する側のものは、ＷＳｉＮ層１４を介してｎ型多結晶シリコン膜１２にコンタクトする。
【００５４】
この後、通常のＤＲＡＭプロセスにより配線層等が形成され、ＤＲＡＭセルが完成する。
【００５５】
以上述べたように、本実施形態のＤＲＡＭセルにおいては、トレンチキャパシタのｎ型多結晶シリコン膜１２とＭＯＳトランジスタのソース／ドレイン拡散層２３とが、ｎ型多結晶シリコン膜１２とＷＳｉＮ層１４とで構成された接続部により電気的に接続されている。
【００５６】
このような構成であれば、ｎ型多結晶シリコン膜１２の形成後の高温を伴う熱工程（パッシベーション膜の形成工程）における、トレンチ５の側面（単結晶シリコン）からのｎ型多結晶シリコン膜１２のエピタキシャル成長をＷＳｉＮ層１４により抑制でき、ｐ型シリコン基板１中に結晶欠陥が発生することを防止できる。したがって、結晶欠陥の発生によるリーク電流の発生を防止できる。
【００５７】
また、ＷＳｉＮ層１４は金属であるＷを含むため、従来の接続部に使用されているシリコン窒化膜に比べて抵抗が低い。そのため、ＷＳｉＮ層１４とソース／ドレイン拡散層２２との間のコンタクト抵抗の増加を抑制でき、これによりメモリの動作速度の低下を防止できる。
【００５８】
さらに、ＷＳｉＮ層１４の抵抗が低いことから、ＷＳｉＮ層１４を非常に薄く形成する必要はない。そのため、ＷＳｉＮ層１４の膜厚のばらつきによって、コンタクト抵抗が大きくなったり、あるいはメモリセル間のコンタクト抵抗のばらつきが大きくなるという問題もない。
【００５９】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、接続部の多結晶半導体膜として多結晶シリコン膜を用いたが、その代わりに、多結晶ゲルマニウム膜や多結晶ゲルマニウムシリコン膜等の多結晶半導体膜を用いても構わない。
【００６０】
また、上記実施形態では、トレンチキャパシタがｎチャネルＭＯＳトランジスタに接続する場合について説明したが、トレンチキャパシタがｐチャネルＭＯＳトランジスタに接続する場合にも本発明は有効であり、さらにＣＭＯＳ（デュアルゲート）に対しても本発明は有効である。
【００６１】
また、上記実施形態では、トレンチキャパシタのトレンチ側面からの多結晶半導体膜のエピタキシャル成長を抑制する場合について説明したが、本発明は図５に示すように、トレンチ３１の側面の拡散層（単結晶半導体）３２と多結晶半導体膜３３とが接続する構造であれば、それらの間に金属半導体窒化物層３４を挿設することにより、素子の種類に関係なく、後工程での高温熱処理時における多結晶半導体膜３３の単結晶化を防止できる。また、多結晶半導体膜３３の下の構造は特に限定されない。
【００６２】
また、上記実施形態では、トレンチ内に合計三つの多結晶シリコン膜１０，１２，１５を形成したが、一つもしくは二つの多結晶シリコン膜、または四つ以上の多結晶シリコン膜を形成して、そのトレンチ内の多結晶シリコン膜と基板表面の拡散層とを金属半導体窒化物層を用いて電気的に接続する構造とすることも可能である。
【００６３】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００６４】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【００６５】
【発明の効果】
以上詳説したように本発明によれば、溝内に埋め込まれ、半導体基板の表面の拡散層と電気的に接続するための多結晶半導体膜のエピタキシャル成長の発生防止、および上記多結晶半導体膜と上記拡散層との間のコンタクト抵抗の増加防止を図れる半導体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るトレンチキャパシタを有するＤＲＡＭセルの製造工程を示す断面図
【図２】図１に続く同ＤＲＡＭセルの製造工程を示す断面図
【図３】図２に続く同ＤＲＡＭセルの製造工程を示す断面図
【図４】図３に続く同ＤＲＡＭセルの製造工程を示す断面図
【図５】本発明の他の実施形態を説明するための断面図
【図６】従来のトレンチキャパシタを有するＤＲＡＭセルを示す断面図
【図７】従来の他のトレンチキャパシタを有するＤＲＡＭセルを示す断面図
【符号の説明】
１…ｐ型シリコン基板
２…シリコン酸化膜
３…シリコン窒化膜
４…開口部
５…トレンチ
６…ＡｓＳＧ膜
７…レジスト
８…ｎ型拡散層（プレート電極）
９…キャパシタ絶縁膜
１０…ｎ型多結晶シリコン膜（ストレージノード電極：第１の多結晶半導体膜）
１１…シリコン酸化膜（側壁絶縁膜）
１２…ｎ型多結晶シリコン膜（ストレージノード電極：第１の多結晶半導体膜）
１３…タングステン窒化膜
１４…ＷＳｉＮ層（金属半導体窒化物層）
１５…ｎ型多結晶シリコン膜（第２の多結晶半導体膜）
１６…シリコン酸化膜
１７…トレンチ
１８…シリコン酸化膜（素子分離絶縁膜）
１９…ｐ型ウェル
２０…埋め込みｎ型ウェル
２１…ゲート電極
２２…ｎ型ソース／ドレイン拡散層
３１…トレンチ
３２…拡散層（単結晶半導体）
３３…多結晶半導体膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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