(57)【要約】【課題】  ＳＯＮＯＳメモリ素子及びその製造方法を提供する。【解決手段】  半導体基板、前記半導体基板上に形成された絶縁膜、前記絶縁膜の所定領域上に形成されてソース、ドレイン及びチャンネル領域に区画された活性層及び前記チャンネル領域の両側面にそれぞれ積層された第１及び第２サイドゲート積層物を備えることを特徴とするＳＯＮＯＳメモリ素子及びその製造方法による。よって、メモリ素子当たり少なくとも２つの情報を保存できるために、メモリノードがチャンネル領域側面に備わった形態によって従来に比べて集積度を１．５倍ないし２倍ほど高められる。【選択図】      図２
2004221584.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜の所定領域上に形成されてソース、ドレイン及びチャンネル領域に区画された活性層と、
前記活性層のチャンネル領域の両側面にそれぞれ積層された第１及び第２サイドゲート積層物を備えることを特徴とするＳＯＮＯＳメモリ素子。
【請求項２】
前記活性層は半導体活性層であることを特徴とする請求項１に記載のＳＯＮＯＳメモリ素子。
【請求項３】
前記活性層はカーボンナノチューブ構造を有する活性層であることを特徴とする請求項１に記載のＳＯＮＯＳメモリ素子。
【請求項４】
前記第１及び第２サイドゲート積層物は積層方向に関して対称であることを特徴とする請求項１に記載のＳＯＮＯＳメモリ素子。
【請求項５】
前記第１及び第２サイドゲート積層物は積層方向に関して非対称であることを特徴とする請求項１に記載のＳＯＮＯＳメモリ素子。
【請求項６】
前記第１サイドゲート積層物は前記チャンネル領域の第１側面に順次に積層された第１メモリノードと第１サイドゲート導電層とを含み、前記第２サイドゲート積層物は前記第１側面と対向する前記チャンネル領域の第２側面に順次に積層された第２メモリノードと第２サイドゲート導電層とを含むことを特徴とする請求項４に記載のＳＯＮＯＳメモリ素子。
【請求項７】
前記第１及び第２メモリノードは前記チャンネル領域の上部面に拡張され、互いに連結されたことを特徴とする請求項６に記載のＳＯＮＯＳメモリ素子。
【請求項８】
前記第１メモリノードは前記第１側面に順次に積層された第１トンネリング酸化膜、第１トラップ物質層及び第１ブロッキング酸化膜より構成され、前記第２メモリノードは前記第２側面に順次に積層された第２トンネリング酸化膜、第２トラップ物質層及び第２ブロッキング酸化膜より構成されたことを特徴とする請求項６に記載のＳＯＮＯＳメモリ素子。
【請求項９】
前記第１メモリノードは前記第１側面に順次に積層された第１トンネリング酸化膜、第１トラップ物質層及び第１ブロッキング酸化膜より構成され、前記第２メモリノードは前記第２側面に順次に積層された第２トンネリング酸化膜、第２トラップ物質層及び第２ブロッキング酸化膜より構成されたことを特徴とする請求項７に記載のＳＯＮＯＳメモリ素子。
【請求項１０】
前記第１及び第２トンネリング酸化膜の厚さは同じであることを特徴とする請求項８に記載のＳＯＮＯＳメモリ素子。
【請求項１１】
前記第１及び第２ブロッキング酸化膜の厚さは同じであることを特徴とする請求項１０に記載のＳＯＮＯＳメモリ素子。
【請求項１２】
前記第１及び第２ブロッキング酸化膜の厚さはそれぞれ前記第１及び第２トンネリング酸化膜より厚いことを特徴とする請求項１１に記載のＳＯＮＯＳメモリ素子。
【請求項１３】
前記第１サイドゲート積層物は前記チャンネル領域の第１側面に順次に積層された第１メモリノードと第１サイドゲート導電層とを含み、前記第２サイドゲート積層物は前記第１側面と対向する前記チャンネル領域の第２側面に順次に積層された第２メモリノードと第２サイドゲート導電層とを含むことを特徴とする請求項５に記載のＳＯＮＯＳメモリ素子。
【請求項１４】
前記第１及び第２メモリノードは前記チャンネル領域の上部面に拡張され、互いに連結されたことを特徴とする請求項１３に記載のＳＯＮＯＳメモリ素子。
【請求項１５】
前記第１メモリノードは前記第１側面に順次に積層された第１トンネリング酸化膜、第１トラップ物質層及び第１ブロッキング酸化膜より構成され、前記第２メモリノードは前記第２側面に順次に積層された第２トンネリング酸化膜、第２トラップ物質層及び第２ブロッキング酸化膜より構成されたことを特徴とする請求項１３に記載のＳＯＮＯＳメモリ素子。
【請求項１６】
前記第１メモリノードは前記第１側面に順次に積層された第１トンネリング酸化膜、第１トラップ物質層及び第１ブロッキング酸化膜より構成され、前記第２メモリノードは前記第２側面に順次に積層された第２トンネリング酸化膜、第２トラップ物質層及び第２ブロッキング酸化膜より構成されたことを特徴とする請求項１４に記載のＳＯＮＯＳメモリ素子。
【請求項１７】
前記第１トンネリング酸化膜と第１ブロッキング酸化膜とは同じ厚さであることを特徴とする請求項１５に記載のＳＯＮＯＳメモリ素子。
【請求項１８】
前記第２トンネリング酸化膜と前記第２ブロッキング酸化膜とは同じ厚さであることを特徴とする請求項１７に記載のＳＯＮＯＳメモリ素子。
【請求項１９】
前記第２トンネリング酸化膜と前記第２ブロッキング酸化膜とはそれぞれ前記第１トンネリング酸化膜及び前記第１ブロッキング酸化膜より厚いことを特徴とする請求項１８に記載のＳＯＮＯＳメモリ素子。
【請求項２０】
前記第１及び第２トンネリング酸化膜は同じ厚さであり、前記第２ブロッキング酸化膜は前記第１ブロッキング酸化膜より厚いことを特徴とする請求項１７に記載のＳＯＮＯＳメモリ素子。
【請求項２１】
前記第１トラップ物質層は前記第２トラップ物質層より薄いことを特徴とする請求項１７に記載のＳＯＮＯＳメモリ素子。
【請求項２２】
前記第２トンネリング酸化膜及び第２ブロッキング酸化膜のうちで少なくともいずれか１つの厚さが前記第１トンネリング酸化膜より厚いことを特徴とする請求項２１に記載のＳＯＮＯＳメモリ素子。
【請求項２３】
前記第１及び第２トラップ物質層は同じ厚さであるが、前記第２トンネリング酸化膜及び第２ブロッキング酸化膜のうちで少なくともいずれか１つの厚さが前記第１トンネリング酸化膜より厚いことを特徴とする請求項１７に記載のＳＯＮＯＳメモリ素子。
【請求項２４】
前記チャンネル領域の上部面に拡張され、互いに連結されたメモリノード上にゲート導電層が形成されたことを特徴とする請求項１４に記載のＳＯＮＯＳメモリ素子。
【請求項２５】
半導体基板上に絶縁膜を形成する第１段階と、
前記絶縁膜上にソース、ドレイン及びチャンネル領域に区画された活性層を形成する第２段階と、
前記チャンネル領域の全面にメモリノード層を形成する第３段階と、
前記メモリノード層の全面に第１ゲート導電層を形成する第４段階と、
前記メモリノード層の上部に形成された前記第１ゲート導電層を除去する第５段階とを含むことを特徴とするＳＯＮＯＳメモリ素子の製造方法。
【請求項２６】
前記メモリノード層は
前記チャンネル領域の全面にトンネリング酸化膜、トラップ物質層及びブロッキング酸化膜を順次に形成して形成することを特徴とする請求項２５に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項２７】
前記トンネリング酸化膜とブロッキング酸化膜とを同じ厚さに形成することを特徴とする請求項２６に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項２８】
前記ブロッキング酸化膜は前記トンネリング酸化膜より厚く形成することを特徴とする請求項２６に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項２９】
前記第５段階にて、前記メモリノード層の上部に形成された前記第１ゲート導電層を除去しつつ前記チャンネル領域上部に形成された前記メモリノード層も共に除去することを特徴とする請求項２５に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項３０】
前記メモリノード層の上部の前記第１ゲート導電層が除去されつつ露出された前記メモリノード層の上部面上に第２ゲート導電層を形成することを特徴とする請求項２５に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項３１】
前記トンネリング酸化膜は前記チャンネル領域全面に第１及び第２トンネリング酸化膜を順次に形成して形成するが、前記第２トンネリング酸化膜は前記第１トンネリング酸化膜の１つの側面とこれに隣接した上部面一部とにだけ形成することを特徴とする請求項２６に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項３２】
前記トラップ物質層は前記トンネリング酸化膜の全面に第１及び第２トラップ物質層を順次に形成して形成するが、前記第２トラップ物質層は前記トンネリング酸化膜の１つの側面とこれに隣接した上部面一部とにだけ形成することを特徴とする請求項２６に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項３３】
前記トラップ物質層は前記第１及び第２トンネリング酸化膜の全面に第１及び第２トラップ物質層を順次に形成して形成するが、前記第２トラップ物質層は前記第２トンネリング酸化膜に対応する前記第１トラップ物質層上にだけ形成することを特徴とする請求項３１に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項３４】
前記ブロッキング酸化膜は前記トンネリング酸化膜の全面に第１及び第２ブロッキング酸化膜を順次に形成して形成するが、前記第２ブロッキング酸化膜は前記トラップ物質層の１つの側面及びこれに隣接した上部面にだけ形成することを特徴とする請求項２６に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項３５】
前記ブロッキング酸化膜は前記トンネリング酸化膜の全面に第１及び第２ブロッキング酸化膜を順次に形成して形成するが、前記第２ブロッキング酸化膜は前記トラップ物質層の１つの側面及びこれに隣接した上部面にだけ形成することを特徴とする請求項３１に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項３６】
前記ブロッキング酸化膜は前記第１及び第２トラップ物質層の全面に第１及び第２ブロッキング酸化膜を順次に積層して形成するが、前記第２ブロッキング酸化膜は前記第２トラップ物質層に対応する前記第１ブロッキング酸化膜上にだけ形成することを特徴とする請求項３２に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項３７】
前記ブロッキング酸化膜は前記第１及び第２トラップ物質層の全面に第１及び第２ブロッキング酸化膜を順次に積層して形成するが、前記第２ブロッキング酸化膜は前記第２トラップ物質層に対応する前記第１ブロッキング酸化膜上にだけ形成することを特徴とする請求項３３に記載のＳＯＮＯＳメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ素子及びその製造方法に係り、詳細にはチップ面積は大きくならずに集積度を高めたような効果を得られるＳＯＮＯＳ（ＳＯＮＯＳ：Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ装置のデータ貯蔵容量は単位面積に形成されたメモリ素子（あるいは、メモリセル）の数、すなわち集積度に比例する。
【０００３】
メモリセル１つは普通１つのトランジスタと１つのキャパシタとより構成される。従って、半導体メモリ装置の集積度を高めるための方策の１つはトランジスタ及びキャパシタの体積を小さくすることである。集積度の低い初期メモリ装置の場合、写真蝕刻工程で十分な工程マージンを有していたために、前記方策が集積度を高めるのにある程度効果があった。
【０００４】
半導体メモリ装置の集積度はその製造工程に適用されるデザインルールと密接な関係があるが、集積度を高めるために前記デザインルールはさらに厳格にならねばならない。これは写真蝕刻工程での工程マージンが下がるということであり、前記写真蝕刻工程がさらに精密になることを意味する。
【０００５】
一般的に、写真蝕刻工程のマージンが低くなる場合、収率も低くなるために、収率低下を防止しつつメモリ装置の集積度を高めるためには、新しい方策をさがす必要がある。
【０００６】
それにより、トランジスタ上側にＧＭＲ（Ｇｉａｎｔ Ｍａｇｎｅｔ Ｒｅｓｉｓｔｉｖｅ）あるいはＴＭＲ（Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ）のような既存のキャパシタとデータ貯蔵作用が異なるデータ貯蔵媒体を備えて既存のメモリ素子と構造的に異なる新しいメモリ素子が紹介されている。
【０００７】
ＳＯＮＯＳメモリ素子も新しく登場したメモリ素子のうちの１つであるが、図１は従来技術によるＳＯＮＯＳメモリ素子の断面を示す。
【０００８】
図１を参照すれば、従来のＳＯＮＯＳメモリ素子はＰ型半導体基板１０とＰ型半導体基板１０の所定領域上に形成されたゲート積層物１１とを備える。ゲート積層物１１両側のＰ型半導体基板１０にはＮ型導電性の不純物がイオン注入されたソース領域１２及びドレイン領域１４が存在する。ソース領域１２及びドレイン領域１４はゲート積層物１１下まで拡張されている。ゲート積層物１１下のソース領域１２及びドレイン領域１４の間の領域はチャンネル領域１６である。ゲート積層物１１はチャンネル領域１６を含むＰ型半導体基板１０の所定領域上に形成されたメモリノード２４及びメモリノード２４上に形成されたゲート導電層２６、すなわちコントロールゲートより構成される。メモリノード２４はＰ型半導体基板１０の前記チャンネル領域を含む所定領域上に形成されたトンネリング酸化膜１８、トンネリング酸化膜１８上に形成された窒化膜２０及び窒化膜２０上に形成されたブロックキング酸化膜２２より構成される。窒化膜２０はトンネリング酸化膜１８を通過する電子をトラップするためのものであり、その内部にトラップサイトを有している。参照番号２８は窒化膜２０にトラップされた電子を示す。ブロッキング酸化膜２２は前記電子がゲート導電層２６に移動することを防止のためのものである。
【０００９】
このような従来技術によるＳＯＮＯＳメモリ素子の場合、１つのしきい値電圧を有するために、１つのデータだけ保存できる。従って、従来の場合さらに多くのデータを保存するためには、それだけＳＯＮＯＳメモリ素子を備えなければならない。すなわち、集積度をさらに高めねばならない。このためには、基本的に図１に図示されたメモリ素子の体積を小さくしなければならないが、そのためには写真蝕刻工程において厳格な微細なデザインルールを適用しなければならない。しかし、写真工程上の解像度の限界によりそのようなデザインルールを実現することは困難である。
【００１０】
結局、従来技術によるＳＯＮＯＳメモリ素子は既存のメモリ素子に比べてメモリ装置の集積度を高められる構造ではあるが、写真工程上の限界によりその集積度が制限される問題点を抱いている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする技術的課題は前述の従来技術の問題点を改善するためのものであり、スケールダウンなしにも集積度を高めたような高密度情報貯蔵が可能なＳＯＮＯＳメモリ素子を提供するところにある。
【００１２】
本発明が解決しようとする他の技術的課題は、前記ＳＯＮＯＳメモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【００１３】
前記技術的課題を達成するために、本発明は半導体基板、前記半導体基板上に形成された絶縁膜、前記絶縁膜の所定領域上に形成されてソース、ドレイン及びチャンネル領域に区分された活性層及び前記活性層のチャンネル領域の両側面にそれぞれ積層された第１及び第２サイドゲート積層物を備えることを特徴とするＳＯＮＯＳメモリ素子を提供する。
前記活性層は半導体活性層やカーボンナノチューブ構造を有する活性層により実現されている。
【００１４】
前記第１及び第２サイドゲート積層物は積層方向に関して対称または非対称である。
【００１５】
前記第１サイドゲート積層物は前記活性層のチャンネル領域の第１側面に順次に積層された第１メモリノードと第１サイドゲート導電層とを含み、前記第２サイドゲート積層物は前記第１側面と対向する前記チャンネル領域の第２側面に順次に積層された第２メモリノードと第２サイドゲート導電層とを含む。
【００１６】
前記第１及び第２メモリノードは前記活性層のチャンネル領域の上部面に拡張されて互いに連結される。
【００１７】
前記第１メモリノードは前記第１側面に順次に積層された第１トンネリング酸化膜、第１トラップ物質層及び第１ブロッキング酸化膜より構成され、前記第２メモリノードは前記第２側面に順次に積層された第２トンネリング酸化膜、第２トラップ物質層及び第２ブロッキング酸化膜より構成される。
【００１８】
前記第１及び第２サイドゲート積層物が積層方向に関して対称である時、前記第１及び第２トンネリング酸化膜の厚さは同一であり、前記第１及び第２ブロッキング酸化膜の厚さも同一である。
【００１９】
前記第１及び第２ブロッキング酸化膜の厚さはそれぞれ前記第１及び第２トンネリング酸化膜より厚い。
【００２０】
前記第１及び第２サイドゲート積層物が積層方向に関して非対称である時、前記第１トンネリング酸化膜と第１ブロッキング酸化膜とは同じ厚さであり、前記第２トンネリング酸化膜と前記第２ブロッキング酸化膜とも同じ厚さであるが、前記第２トンネリング酸化膜と前記第２ブロッキング酸化膜とはそれぞれ前記第１トンネリング酸化膜及び前記第１ブロッキング酸化膜より厚い。
【００２１】
前記第１及び第２トンネリング酸化膜は同じ厚さであり、前記第２ブロッキング酸化膜は前記第１ブロッキング酸化膜より厚い。または、前記第１埋込み物質層は前記第２埋込み物質層より薄い。
【００２２】
前記第２トンネリング酸化膜及び第２ブロッキング酸化膜のうちで少なくともいずれか１つの厚さが前記第１トンネリング酸化膜より厚いことを特徴とするＳＯＮＯＳメモリ素子。
【００２３】
前記第１及び第２埋込み物質層は同じ厚さであるが、前記第２トンネリング酸化膜及び第２ブロッキング酸化膜のうちで少なくともいずれか１つの厚さが前記第１トンネリング酸化膜より厚い。
【００２４】
前記他の技術的課題を達成するために、本発明は半導体基板上に絶縁膜を形成する第１段階と、前記絶縁膜上にソース、ドレイン及びチャンネル領域に区画された活性層を形成する第２段階と、前記活性層のチャンネル領域全面にメモリノード層を形成する第３段階と、前記メモリノード層全面に第１ゲート導電層を形成する第４段階及び前記第１ゲート導電層の前記メモリノード層の上部に形成された部分を除去する第５段階を含むことを特徴とするＳＯＮＯＳメモリ素子の製造方法を提供する。
【００２５】
この過程にて、前記メモリノード層は前記活性層のチャンネル領域全面にトンネリング酸化膜、トラップ物質層及びブロッキング酸化膜を順次に形成して形成する。そして、前記トンネリング酸化膜とブロッキング酸化膜とは同じ厚さに形成する。また、前記ブロッキング酸化膜は前記トンネリング酸化膜より厚く形成する。
【００２６】
前記第５段階にて、前記メモリノード層の上部に形成された前記第１ゲート導電層を除去しつつ前記メモリノード層の前記チャンネル領域上部に形成された部分も共に除去する。
【００２７】
前記メモリノード層の上部の前記第１ゲート導電層が除去されつつ露出された前記メモリノード層の上部面上に第２ゲート導電層を形成する。
【００２８】
前記トンネリング酸化膜は前記活性層のチャンネル領域全面に第１及び第２トンネリング酸化膜を順次に形成して形成するが、前記第２トンネリング酸化膜は前記第１トンネリング酸化膜の１つの側面とこれに隣接した上部面一部とにだけ形成する。
【００２９】
前記トラップ物質層は前記トンネリング酸化膜の全面に第１及び第２トラップ物質層を順次に形成して形成するが、前記第２トラップ物質層は前記トンネリング酸化膜の１つの側面とこれに隣接した上部面一部とにだけ形成する。
【００３０】
前記トラップ物質層は前記第１及び第２トンネリング酸化膜の全面に第１及び第２トラップ物質層を順次に積層して形成するが、前記第２トラップ物質層は前記第２トンネリング酸化膜に対応する前記第１トラップ物質層上にだけ形成する。
【００３１】
前記ブロッキング酸化膜は前記トンネリング酸化膜の全面に第１及び第２ブロッキング酸化膜を順次に積層して形成するが、前記第２ブロッキング酸化膜は前記トラップ物質層の１つの側面及びこれに隣接した上部面にだけ形成する。
【００３２】
前記ブロッキング酸化膜は前記第１及び第２トラップ物質層の全面に第１及び第２ブロッキング酸化膜を順次に形成して形成するが、前記第２ブロッキング酸化膜は前記第２トラップ物質層に対応する前記第１ブロッキング酸化膜上にだけ形成する。
【００３３】
このような本発明を利用すれば、ＳＯＮＯＳメモリ素子当たり少なくとも２つの情報を保存できるために、メモリノードの備わった形態によって従来より集積度を１．５倍ないし２倍ほど高められる。
【発明の効果】
【００３４】
本発明の実施例によるＳＯＮＯＳメモリ素子はチャンネル領域の両側にメモリノードを備える。すなわち、本発明のＳＯＮＯＳメモリ素子は２つのＳＯＮＯＳメモリ素子が並列に連結された構造を有する。この時、前記２つのＳＯＮＯＳメモリ素子は前記チャンネル領域を中心に対称または非対称に備わっている。そして、前記並列連結された２つのＳＯＮＯＳメモリ素子はそれぞれ独立的な存在である。また、本発明のＳＯＮＯＳメモリ素子は前記２つのＳＯＮＯＳメモリ素子が備わった形態によって少なくとも３つのしきい値電圧を有しており、各しきい値電圧間の電圧差は保存されたデータを区分するのに十分である。よって、本発明のＳＯＮＯＳメモリ素子を利用する場合、１つのメモリ素子に少なくとも２つのビットデータを保存できるために、メモリ素子の面積が従来と同じ面積でもその集積度はメモリノードが備わった形態によって従来に比べて１．５倍ないし２倍以上高めることができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施例によるＳＯＮＯＳメモリ素子及びその製造方法を添付された図面を参照して詳細に説明する。この過程にて図面に図示された層や領域の厚さは明細書の明確性のために誇張されように図示された。
【００３６】
まず、本発明の第１ないし第３実施例によるＳＯＮＯＳメモリ素子について説明する。
＜＜第１実施例＞＞
【００３７】
図２及び図６を参照すれば、本発明の第１実施例によるＳＯＮＯＳメモリ素子４０は、半導体基板７０上に形成された絶縁膜７２の所定領域上に活性層が積層されている。前記活性層にチャンネル領域４２、ソース領域４４及びドレイン領域４６が設定されている。チャンネル領域４２は前記活性層の中心領域に、ソース領域４４はチャンネル領域４２の一方に、ドレイン領域４６はチャンネル領域４２の他の方向にそれぞれ設定されている。このように、ソース領域４４及びドレイン領域４６とチャンネル領域４２とは１つの活性層に設定された領域である。しかし、ソース領域４４及びドレイン領域４６にドーピングされた物質とその濃度はチャンネル領域４２のそれらと異なる。例えば、ソース領域４４及びドレイン領域４６にはＮ型導電性の不純物が所定の濃度で注入された一方、チャンネル領域４２にはＰ型導電性の不純物がデバイ長を考慮して所定の濃度で注入されている。ソース領域４４とドレイン領域４６間のチャンネル領域４２の１つの側面（以下、第１側面）に第１サイドゲート積層物ＳＧ１１が備わっており、これと対向する他の側面（以下、第２側面）に第２サイドゲート積層物ＳＧ２２が備わっている。第１サイドゲート積層物ＳＧ１１は第１メモリノード４８と第１メモリノード４８の側面に備わった第１サイドゲート導電層５０とより構成される。第１メモリノード４８はまたチャンネル領域４２の前記第１側面に直接接触される第１トンネリング酸化膜４８ａと第１トンネリング酸化膜４８ａの側面に形成された第１トラップ物質層４８ｂ及び第１トラップ物質層４８ｂの側面に形成された第１ブロックキング酸化膜４８ｃより構成される。第２サイドゲート積層物ＳＧ２２はチャンネル領域４２の第２側面に順次に形成された第２メモリノード５２と第２サイドゲート導電層５４とより構成される。第２メモリノード５２は前記第２側面と直接接触される第２トンネリング酸化膜５２ａを始めとし、第２トンネリング酸化膜５２ａの側面に形成された第２トラップ物質層５２ｂ及び第２ブロッキング酸化膜５２ｃより構成される。図面で示されたように、第１サイドゲート積層物ＳＧ１１及び第２サイドゲート積層物ＳＧ２２はチャンネル領域４２を中心として対称的に形成されている。このような事実は図２をＶＩ−ＶＩ’面で切断した断面を示す図６を参照すればさらに明確になる。また、図６を参照すれば、図２でチャンネル領域４２とソース領域４４及びドレイン領域４６と第１サイドゲート積層物ＳＧ１１及び第２サイドゲート積層物ＳＧ２２とは全て半導体基板７０上に形成された絶縁膜７２上に形成されたことが分かる。ここでは、絶縁膜７２は埋め込まれた絶縁膜であって、具体的には埋め込み酸化膜技術により形成されている。ただし、平滑性と絶縁性に優れているならば他の成膜方法により形成しても良い。また、基板を熱酸化したままの絶縁膜を利用することも可能である。
＜＜第２実施例＞＞
【００３８】
第１実施例で、チャンネル領域４２の前記第２側面に第２サイドゲート積層物ＳＧ２２の代わりに、第１サイドゲート積層物ＳＧ１１と異なるサイドゲート積層物が備わった場合である。
【００３９】
具体的に、図３と図７とを共に参照すれば、第２実施例によるＳＯＮＯＳメモリ素子６０はチャンネル領域４２の第２側面に第３サイドゲート積層物ＳＧ３３が形成されている。第３サイドゲート積層物ＳＧ３３は前記第２側面と接触される第３メモリノード６２及び第３メモリノード６２の側面に形成された第３サイドゲート導電層６４より構成される。この時、第３メモリノード６２はチャンネル領域４２の前記第２側面に順次に形成された第３トンネリング酸化膜６２ａ、第３トラップ物質層６２ｂ及び第３ブロッキング酸化膜６２ｃより構成される。この時、第３トンネリング酸化膜６２ａ、第３トラップ物質層６２ｂ及び第３ブロッキング酸化膜６２ｃの厚さはそれぞれ第１トンネリング酸化膜４８ａ、第１トラップ物質層４８ｂ及び第１ブロッキング酸化膜４８ｃより厚い。
【００４０】
このように、第１トンネリング酸化膜４８ａ及び第３トンネリング酸化膜６２ａの厚さを始めとして第１トラップ物質層４８ｂ及び第３トラップ物質層６２ｂの厚さと第１ブロッキング酸化膜４８ｃ及び第３ブロッキング酸化膜６２ｃの厚さが異なるために、第２実施例によるＳＯＮＯＳメモリ素子で第１サイドゲート積層物ＳＧ１１及び第３サイドゲート積層物ＳＧ３３は第１実施例の第１サイドゲート積層物ＳＧ１１及び第２サイドゲート積層物ＳＧ２２と異なって積層方向に関して非対称になる。
【００４１】
一方、本発明の第２実施例によるＳＯＮＯＳメモリ素子は図４及び図５に図示されたように変形されたサイドゲート積層物を備られる。
【００４２】
具体的に、図３に図示されたＳＯＮＯＳメモリ素子６０の第３サイドゲート積層物ＳＧ３３は、図４に図示されたように第４サイドゲート積層物ＳＧ４４に代替されうる。第４サイドゲート積層物ＳＧ４４はチャンネル領域４２の前記第２側面に順次に形成された第４メモリノード６６と第３サイドゲート導電層６４とより構成される。第４メモリノード６６は第４トンネリング酸化膜６６ａ、第４トラップ物質層６６ｂ及び第４ブロッキング酸化膜６６ｃより構成される。この時、第４トンネリング酸化膜６６ａの厚さは第１実施例の第１トンネリング酸化膜４８ａと同一である。
【００４３】
また、図３の第３サイドゲート積層物ＳＧ３３は図５に図示されたように第５サイドゲート積層物ＳＧ５５に代替されうる。第５サイドゲート積層物ＳＧ５５はチャンネル領域４２の前記第２側面に順次に形成された第５メモリノード６８及び第３サイドゲート導電層６４より構成される。第５メモリノード６８は第５トンネリング酸化膜６８ａ、第５トラップ物質層６８ｂ及び第５ブロッキング酸化膜６８ｃより構成される。この時、第５トンネリング酸化膜６８ａ及び第５ブロッキング酸化膜６８ｃの厚さはそれぞれ第１実施例の第１トンネリング酸化膜４８ａ及び第１ブロッキング酸化膜４８ｃと同一である。
＜＜第３実施例＞＞
【００４４】
１つのＳＯＮＯＳメモリセルに２つのサイドゲート積層物と１つの垂直ゲート積層物とが備わった場合であり、メモリノードに使われる物質層が共有された場合である。
【００４５】
具体的に、図８を参照すれば、半導体基板７０上に埋め込まれた絶縁膜７２が形成されており、絶縁膜７２の所定領域上にチャンネル領域４２が存在する。チャンネル領域４２の露出された全表面、すなわち側面及び上部面の全領域は第６トンネリング酸化膜７４で覆われている。そして、第６トンネリング酸化膜７４の露出された全表面は第６トラップ物質層７６で覆われており、第６トラップ物質層７６の露出された全表面は第６ブロッキング酸化膜７８で覆われている。第６トンネリング酸化膜７４と第６トラップ物質層７６と第６ブロッキング酸化膜７８とはチャンネル領域４２の露出された表面全体を覆い、第１ないし第３部分Ｎ１、Ｎ２、Ｎ３を含む第６メモリノードを構成する。第６ブロッキング酸化膜７８の第１及び第２側面にそれぞれ第１導電層８０及び第２導電層８２が形成されている。そして、第６ブロッキング酸化膜７８の前記第１及び第２側面間に第３導電層８４が存在する。第１ないし第３導電層８０、８２、８４は全てゲート導電層なので互いに接触しないように形成されたことが望ましい。
【００４６】
このように、チャンネル領域４２の露出された全表面に第６トンネリング酸化膜７４、第６トラップ物質層７６及び第６ブロッキング酸化膜７８が順次に形成されており、第６ブロッキング酸化膜７８の両側面及び上部面にそれぞれ第１ないし第３導電層８０、８２、８４が備わっている。従って、チャンネル領域４２の第１側面には第１導電層８０とチャンネル領域４２の第６メモリノードの第１部分Ｎ１とより構成されるサイドゲート積層物が備わり、チャンネル領域４２の第２側面には第２導電層８２と第６メモリノードの第２部分Ｎ２とより構成されるサイドゲート積層物が備わる。そして、チャンネル領域４２の上部面には第３導電層８４と第６メモリノードの第３部分Ｎ３とより構成される垂直ゲート積層物が備わる。
【００４７】
結局、第３実施例によるＳＯＮＯＳメモリ素子は２つのメモリ素子が並列に連結された第１ＳＯＮＯＳメモリ素子４０及び第２ ＳＯＮＯＳメモリ素子６０とは異なり、並列連結された２つのメモリ素子とこれに垂直に連結された１つのメモリ素子総３つのメモリ素子より構成される。
【００４８】
図８に示されたように、チャンネル領域４２の両側に備わった前記サイドゲート積層物に含まれた前記第６メモリノードの第１部分Ｎ１及び第２部分Ｎ２とチャンネル領域４２の上部面に備わった前記垂直ゲート積層物に含まれた第３部分Ｎ３とは互いに連結されているために、第６メモリノードは前記２サイド積層物と前記垂直ゲート積層物いずれにも属すると見られる。
【００４９】
しかし、電子は第６トラップ物質層７６のトラップサイトにトラップされるために、前記トラップサイトにトラップされた電子は他の部分に移動し難くなる。例えば、第２導電層８２または第３導電層８４に所定の電圧が印加されても第６トラップ物質層７６の第１部分Ｎ１にトラップされた電子は第２部分Ｎ２または第３部分Ｎ３に移動しない。従って、チャンネル領域４２の周りに備わった３ゲート積層物のうちいずれか１つ、例えば前記垂直ゲート積層物にデータ記録のための所定の電圧が印加されても、このような電圧により隣接した前記２つのサイドゲート積層物に記録されたデータは影響を受けない。
【００５０】
前記の第１ないし第３実施例によるＳＯＮＯＳメモリ素子で、チャンネル領域４２は所定の導電性の不純物がデバイ長さを考慮して所定の濃度でドーピングされたシリコン層であることが望ましいが、カーボンナノチューブ（ＣＮＴ：Ｃａｒｂｏｎ Ｎｏｎｏ Ｔｕｂｅ）構造を有する物質層であってもよい。
次には、本発明の実施例によるＳＯＮＯＳメモリ素子の製造方法について説明する。
＜＜第１実施例に係るＳＯＮＯＳメモリ素子の製造方法＞＞
【００５１】
図９に図示されたように、まず半導体基板７０の所定領域に埋め込まれた絶縁膜７２を形成する。埋め込まれた絶縁膜７２は酸化膜より形成することが望ましい。埋め込まれた絶縁膜７２上に所定の伝導性を有する物質層を形成した後、パターニングしてチャンネル領域４２を形成する。この過程にて、チャンネル領域４２の一端及び他端に連結されるソース及びドレイン領域（図示せず）が共に形成される。チャンネル領域４２は所定の導電性の不純物、例えばＰ型導電性の不純物が注入されたシリコン層より形成することが望ましい。チャンネル領域４２はＣＮＴ構造を有する物質層より形成してもよい。
【００５２】
次に、図１０に図示されたようにチャンネル領域４２の露出された表面全体、すなわち両側面及び上部面に第１絶縁膜９０を形成する。第１絶縁膜９０はトンネリング酸化膜より形成することが望ましく、この時所定のエネルギーを有する電子が透過できる厚さに形成することがさらに望ましい。このように、第１絶縁膜９０を形成した後、その全面に第１絶縁膜９０をトンネリングした電子がトラップされる第７トラップ物質層９２と第２絶縁膜９４とを順次に積層する。第７トラップ物質層９２はシリコンナイトライド層（Ｓｉ3Ｎ4）より形成することが望ましいが、シリコン層より形成することもできる。第２絶縁膜９４はデータを記録する過程にて第１絶縁膜９０をトンネリングした電子のうち一部、例えば第７トラップ物質層９２にトラップされない電子が第７トラップ物質層９２を通過して流れることを防止するための物質膜に使われる。第２絶縁膜９４は酸化膜が望ましい。次に、第２絶縁膜９４の全面にゲート電極に使われる第４導電層９６を所定の厚さに形成する。第４導電層９６はポリシリコン層またはタングステンシリサイド層で形成できるが、異なる伝導性物質層より形成することもできる。このように、第４導電層９６を形成した後、半導体基板７０の第４導電層９６が形成された面をポリッシングする。前記ポリッシングはレシピを替えていきつつ第４導電層９６、第２絶縁膜９４、第７トラップ物質層９２及び第１絶縁膜９０を順次にエッチングするが、チャンネル領域４２の上部面が露出されるまで実施する。
【００５３】
この結果、図１１に図示されたように、チャンネル領域４２上部面に積層された物質層が除去され、チャンネル領域４２の第１側面に第４導電層９６の第１パターン９６ａと第１絶縁膜９０、第７トラップ物質層９２及び第２絶縁膜９４より構成された積層物の第１パターン９８ａより構成されるサイドゲート積層物が形成され、第２側面に第４導電層９６の第２パターン９６ｂと前記積層物の第２パターン９８ｂとより構成されるサイドゲート積層物が積層方向に関して対称的に形成される。第１パターン９８ａ及び第２パターン９８ｂは独立した方式で制御が可能な独立したメモリノードである。第１パターン９８ａは第１絶縁膜９０の第１パターン９０ａと第７トラップ物質層９２の第１パターン９２ａと第２絶縁膜９４の第１パターン９４ａとより構成される。そして、第２パターン９８ｂは第１絶縁膜９０の第２パターン９０ｂと第７トラップ物質層９２の第２パターン９２ｂと第２絶縁膜９４の第２パターン９４ｂとより構成される。
【００５４】
一方、前記ポリッシングは図１２に図示されたように第２絶縁膜９４が露出されるまで実施できる。この場合、第１絶縁膜９０、第７トラップ物質層９２及び第２絶縁膜９４は除去されないために、前記サイドゲート積層物は第１絶縁膜９０、第７トラップ物質層９２及び第２絶縁膜９４より構成されたメモリノードを共有するようになる。しかし、前述の通り、電子が第７トラップ物質層９２にトラップされるために、チャンネル領域４２両側に形成される前記サイドゲート積層物が１つのメモリノードを共有すると言っても前記各サイドゲート積層物はデータ書き込みや読み取りに互いに影響を与えない。第２絶縁膜９４をブロッキング酸化膜として利用しその上にゲート導電層を形成することにより、上記第３の実施例に示すメモリ総数３のメモリ素子、すなわち並列連結された２つのメモリ素子とこれに垂直に連結された１つのメモリ素子からなるメモリ総数３つのメモリ素子を製造することができる。
＜＜第２実施例に係るＳＯＮＯＳメモリ素子の製造方法＞＞
【００５５】
図７に図示された本発明の第２実施例によるＳＯＮＯＳメモリ素子の製造方法に関わる。下記説明で、第１実施例で言及された部材と同じ部材については第１実施例で使われた参照番号をそのまま使用する。また、同じ部材については説明を省略する。
【００５６】
図１３を参照すれば、半導体基板７０上に埋め込まれた絶縁膜７２を形成する。埋め込まれた絶縁膜７２上に伝導性物質層を形成した後でパターニングしてチャンネル領域４２を形成する。この時、チャンネル領域４２の一端にはソース領域（図示せず）が、他端にはドレイン領域（図示せず）が共に形成される。すなわち、チャンネル領域４２と前記ソース及びドレイン領域とは単一物質層の相異なる領域に形成される。チャンネル領域４２の露出された表面の全領域に第１絶縁膜９０を形成する。第１絶縁膜９０が形成された結果物全面に第１感光膜（図示せず）を塗布した後、前記第１感光膜を露光及び現像して埋め込まれた絶縁膜７２上に第１絶縁膜９０の右側側面全体と上部面のうち一部、望ましくは半分を覆う第１感光膜パターンＭ１を形成する。第１感光膜パターンＭ１をマスクとして第１絶縁膜９０の残り部分の全領域上に第３絶縁膜１００を形成する。第３絶縁膜１００は第１絶縁膜９０と同じ材質及び厚さに形成することが望ましい。しかし、第１絶縁膜９０と共に所定のエネルギーを有する電子のトンネリングを許容できる場合、第３絶縁膜１００は第１絶縁膜９０と異なる材質より形成でき、この時、第３絶縁膜１００の厚さは第１絶縁膜９０の厚さと異なるように形成できる。第３絶縁膜１００を形成した後、第１感光膜パターンＭ１を除去する。
【００５７】
一方、第１感光膜パターンＭ１が形成された領域には第３絶縁膜１００が形成されていない。それにより、第１感光膜パターンＭ１が除去されつつチャンネル領域４２の上部面上には第３絶縁膜１００が形成された領域と第３絶縁膜１００が形成されていない領域間に第３絶縁膜１００の厚さに該当する第１段差が形成される。すなわち、チャンネル領域４２の第１側面に形成された絶縁膜の厚さは第２側面に形成された絶縁膜より厚くなる。
【００５８】
図１４を参照すれば、第３絶縁膜１００及び第１絶縁膜９０の全面に第８トラップ物質層１０２を所定の厚さに形成する。この時、第８トラップ物質層１０２は第１実施例の第７トラップ物質層９２と同じ物質より形成することが望ましく、また同じ厚さに形成することが望ましい。次に、埋め込まれた絶縁膜７２上に第８トラップ物質層１０２が形成された結果物全面を覆う第２感光膜（図示せず）を塗布した後、写真工程を経て埋め込まれた絶縁膜７２上に第８トラップ物質層１０２の右側側面全体と上部面のうち一部、望ましくは半分を覆う第２感光膜パターンＭ２を形成する。第２感光膜パターンＭ２をマスクに使用して第８トラップ物質層１０２の残り部分の全領域上に第９トラップ物質層１０４を形成する。第９トラップ物質層１０４は第８トラップ物質層１０２と同じ材質及び厚さに形成することが望ましい。しかし、電子が第９トラップ物質層１０４にトンネリングにより到達することができるならば、第９トラップ物質層１０４は第８トラップ物質層１０２と異なる材質より形成することもできる。例えば、第８トラップ物質層１０２はシリコンナイトライド層で、第９トラップ物質層１０４はシリコン層でそれぞれ形成することができ、その逆に形成することもできる。また、第８トラップ物質層１０２及び第９トラップ物質層１０４の厚さも相異なる厚さに形成できる。例えば、第８トラップ物質層１０２と第９トラップ物質層１０４の厚さは１：２の比に形成できる。
【００５９】
このように、第９トラップ物質層１０４を形成した後、埋め込まれた絶縁膜７２から第２感光膜パターンＭ２を除去する。
【００６０】
一方、第２感光膜パターンＭ２が形成された領域には第９トラップ物質層１０４が形成されていないために、第２感光膜パターンＭ２が除去されつつチャンネル領域４２の上部面上側の第９トラップ物質層１０４が形成された領域と第９トラップ物質層１０４が形成されていない領域間に段差（以下、第３段差とする）が形成される。前記第３段差は第３絶縁膜１００が形成されつつ形成された段差（以下、第１段差とする）と第９トラップ物質層１０４自体の段差（以下、第２段差とする）との和になる。また、第９トラップ物質層１０４は第８トラップ物質層１０２の一部領域上にだけ形成される。従って、チャンネル領域４２の第１側面には厚いトラップ物質層が、第２側面には薄いトラップ物質層が形成される。
【００６１】
次に、図１５を参照すれば、第９トラップ物質層１０４が形成された結果物全面に第４絶縁膜１０６を所定の厚さに形成する。第４絶縁膜１０６は電子が第８トラップ物質層１０２及び第９トラップ物質層１０４を通過して抜け出ることを遮断するための第１遮断膜である。第４絶縁膜１０６は第３絶縁膜１００と同じ酸化膜より形成することが望ましいが、他の酸化膜または絶縁性物質膜より形成できる。第４絶縁膜１０６が形成された結果物の全領域上に感光膜（図示せず）を塗布する。前記感光膜を写真工程を利用してパターニングして第４絶縁膜１０６の右側側面全体と上部膜一部、望ましくは半分を覆う第３感光膜パターンＭ３を形成する。その後、第３感光膜パターンＭ３をマスクに使用して第４絶縁膜１０６の露出された全面に第５絶縁膜１０８を形成する。第５絶縁膜１０８は電子が第８トラップ物質層１０２及び第９トラップ物質層１０４を通過して抜け出ることを遮断するための第２遮断膜に使われる。このような第５絶縁膜１０８は第４絶縁膜１０６と同じ材質より形成することが望ましいが、他の絶縁性物質より形成することもできる。第５絶縁膜１０８を形成した後、第３感光膜パターンＭ３を除去する。
【００６２】
第５絶縁膜１０８が第４絶縁膜１０６の左側側面全体と上部面一部にだけ形成されるために、第５絶縁膜１０８が形成されたチャンネル領域４２の側面に形成された遮断膜厚さは第５絶縁膜１０８が形成されていないチャンネル領域４２の他の側面より第５絶縁膜１０８の厚さの分だけ厚くなる。それにより、第３感光膜パターンＭ３が除去されつつ第３感光膜パターンＭ３で覆われた領域とそうではなかった領域間の段差は第５絶縁膜１０８の厚さの分だけ厚くなる。
【００６３】
一方、第１絶縁膜９０及び第３絶縁膜１００は前記のように酸化膜より形成することが望ましいので、図１６以下に図示されたように、第１絶縁膜９０及び第３絶縁膜１００が重なるように形成された部分はそれぞれの厚さを合わせたような厚さを有する第６絶縁膜１１０に替えて図示する。
【００６４】
また、第８トラップ物質層１０２及び第９トラップ物質層１０４の場合も同じ理由で、図１６以下で第８トラップ物質層１０２及び第９トラップ物質層１０４が重なるように形成された部分はそれぞれの厚さを合わせたような厚さを有する第１０トラップ物質層１１２に替えて図示する。
【００６５】
また、第４絶縁膜１０６及び第５絶縁膜１０８の場合も同じ理由で、図１６以下で第４絶縁膜１０６及び第５絶縁膜１０８が重なる部分はそれぞれの厚さを合わせたような厚さを有する第７絶縁膜１１４に替えて図示する。
【００６６】
続けて、図１６に図示されたように、第３感光膜パターンＭ３を除去した後、第７絶縁膜１１４及び第４絶縁膜１０６の全面に第５導電層１１６を所定の厚さに形成する。次に、第５導電層１１６が形成された結果物をポリッシングする。前記ポリッシングは工程レシピによってチャンネル領域４２が露出されるまで順次に実施する。前記ポリッシングの結果、チャンネル領域４２の左右側にそれぞれ左側サイドゲート積層物及び右側サイドゲート積層物が形成される。前記左側サイドゲート積層物はチャンネル領域４２の左側面、すなわち第１側面に形成されたメモリノード１１８と第５導電層１１６の第１パターン１１６ａより構成される前記右側サイドゲート積層物はチャンネル領域４２の右側面、すなわち第２側面に形成されたメモリノード１２０と第５導電層１１６の第２パターン１１６ｂとを含む。前記左側サイドゲートのメモリノード１１８は第６絶縁膜パターン１１０ａと第１０トラップ物質層パターン１１２ａと第７絶縁膜パターン１１４ａとより構成される。そして、前記右側サイドゲートのメモリノード１２０は第１絶縁膜パターン９０ａと第８トラップ物質層パターン１０２ａと第４絶縁膜パターン１０６ａとより構成される。
【００６７】
図１７に示されたように、メモリノード１１８とメモリノード１２０の厚さは異なるために、前記左側及び右側サイドゲートはチャンネル領域４２を中心に非対称になる。
【００６８】
一方、前述の通り、第８トラップ物質層１０２及び第１０トラップ物質層１１２にいったんトラップされた電子は２つのトラップ物質層１０２と１１２に沿って移動し難いために、第５導電層１１６が形成された結果物をポリッシングする過程にてチャンネル領域４２上部面の上側に形成された部分は除去する必要はない。それにより、前記ポリッシングは図１８に図示されたように、第７絶縁膜１１４が露出されるまで実施してもよい。この時は第４絶縁膜１０６の上部面が第５導電層１１６の第２パターン１１６ｂで覆われるようになる。
【００６９】
図８に図示された本発明の第３実施例によるＳＯＮＯＳメモリ素子は図１２に図示された結果物でチャンネル領域４２の上部面上側に形成された第２絶縁膜９４上に第３導電層８４を形成することによって形成される。
【００７０】
次には本発明の実施例によるＳＯＮＯＳメモリ素子の動作特性について説明する。
【００７１】
図１９ないし図２３は本発明の第１及び第２実施例による前記ＳＯＮＯＳメモリ素子の動作特性を示す特性図である。
【００７２】
図１９は２つのＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）メモリノードがチャンネル領域を中心に対称的に形成された場合、すなわち本発明の第１実施例によるＳＯＮＯＳメモリ素子の特性に関わるものである。ここで、前記２つのＯＮＯノードを構成する物質膜はそれぞれ２０ｎｍ、６０ｎｍ及び４０ｎｍに形成される。
【００７３】
図２０ないし図２３はそれぞれ２つのＯＮＯメモリノードが前記チャンネル領域を中心に非対称的に形成された場合、すなわち本発明の第２実施例によるＳＯＮＯＳメモリ素子の動作特性に関わるものであり、第２メモリノードの厚さが第１メモリノードより厚くて第２メモリノードのＯＮＯを構成する物質膜の厚さが相異なる場合に関わるものである。
【００７４】
すなわち、図２０に図示された動作特性は前記２つのＯＮＯメモリノードのうち全体厚さが薄いＯＮＯメモリノード（以下、第１ノードとする）を構成する物質膜の厚さがそれぞれ２０ｎｍ、６０ｎｍ及び４０ｎｍに形成され、全体厚さが前記第１ノードの厚さより厚いＯＮＯメモリノード（以下、第２ノードとする）を構成する物質膜の厚さがそれぞれ２０ｎｍ、６０ｎｍ及び８０ｎｍに形成された場合に関わるものであり、図２１に図示された動作特性は前記第２ノードを構成する物質膜の厚さがそれぞれ２０ｎｍ、６０ｎｍ及び５０ｎｍに形成された場合に関わるものであり、図２２及び図２３に図示された動作特性は前記第２ノードを構成する物質膜の厚さがそれぞれ２０ｎｍ、６０ｎｍ及び６０ｎｍと２０ｎｍ、６０ｎｍ及び７０ｎｍに形成された場合に関わるものである。
【００７５】
図１９で、第１ないし第３の特性Ｇ１、Ｇ２、Ｇ３はそれぞれチャンネル領域を中心に対称的に形成された２つのＯＮＯメモリノードのいずれにも電子がトラップされた場合（以下、第１の特性とする）、前記２つのＯＮＯメモリノードのうちいずれか１つにだけ電子がトラップされた場合（以下、第２の特性とする）及び前記２つのＯＮＯメモリノードいずれにも電子がトラップされていない場合（以下、第３の特性とする）の動作特性を示す。
【００７６】
本発明の実施例によるＳＯＮＯＳメモリ素子の場合、チャンネル領域の前記第１及び第２側面にサイドゲート積層物が備わっているために、前記チャンネル領域が物質的には１つの層であるが、前記チャンネル領域には前記サイドゲート積層物とそれぞれ関連した２つのチャンネル領域が存在するようになる。従って、データを読む過程にて前記チャンネル領域を介して測定される所定のドレイン電流値（例えば、０．０００５Ａ／μｍ）は前記チャンネル領域の前記第１及び第２側面にそれぞれ備わったサイドゲート積層物に所定の読取り電圧を印加した時、前記各サイドゲート積層物と関連したチャンネル領域を介して測定されるドレイン電流値を合わせたものである。
【００７７】
図１９は、第１ないし第３の特性Ｇ１、Ｇ２、Ｇ３に関して、サイドゲート積層物に所定の読取り電圧を印加した場合の前記チャンネル領域を流れるドレイン電流値を測定した結果であり、所定のドレイン電流値に対するそのサイドゲート積層物に与える電圧を表1に示している。また表１はここで、前記第１の特性においてはサイドゲート積層物に第３電圧Ｖ３が印加され、前記第２の特性においてはこれより低い第２電圧Ｖ２が印加され、前記第３の特性においては前記第２電圧Ｖ２より低い第１電圧Ｖ１が印加される。
【００７８】
下の表１を参照すれば、前記第１ないし第３電圧Ｖ１、Ｖ２、Ｖ３はそれぞれ２．９Ｖ、４．５５Ｖ及び７．５Ｖであり、第１電圧Ｖ１及び第２電圧Ｖ２間に１．６５Ｖの電圧差△Ｖ１が存在し、第２電圧Ｖ２及び第３電圧Ｖ３間には２．９５Ｖの電圧差△Ｖ２が存在するということが分かる。
【００７９】
【表１】
2004221584.tif 000003
【００８０】
このように、電圧差△Ｖ１と△Ｖ２は前記第１ないし第３の特性を区別するのに十分なことであるから、本発明の第１実施例によるＳＯＮＯＳメモリ素子の場合、１メモリ素子に２情報を記録できるようになる。
【００８１】
図２０を参照すれば、第４ないし第７の特性Ｇ４、Ｇ５、Ｇ６、Ｇ７はそれぞれ前記第１及び第２ノードいずれにも電子がトラップされた場合（以下、第４の特性とする）、前記第１ノードにだけ電子がトラップされた場合（以下、第５の特性とする）、前記第２ノードにだけ電子がトラップされた場合（以下、第６の特性とする）及び前記第１及び第２ノードいずれにも電子がトラップされていない場合（以下、第７の特性とする）の動作特性を示す。
【００８２】
第４ないし第７の特性Ｇ４、Ｇ５、Ｇ６、Ｇ７を参照すれば、前記第４の特性において前記所定のドレイン電流値（０．０００５Ａ／ｎｍ）を測定するために、サイドゲート積層物に第４電圧Ｖ４が印加され、前記第５の特性ではこれより低い第３電圧Ｖ３が印加され、前記第６の特性では前記第３電圧Ｖ３より低い第２電圧Ｖ２が印加される。そして、前記第７の特性では前記第２電圧Ｖ２より低い第１電圧Ｖ１が前記サイドゲート積層物に印加される。
【００８３】
下の表２を参照すれば、前記第１ないし第４電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４はそれぞれ２．９Ｖ、４．３Ｖ、５．７Ｖ及び６．８５Ｖであり、第１電圧Ｖ１及び第２電圧Ｖ２間に１．４Ｖの電圧差△Ｖ１が存在し、第２電圧Ｖ２及び第３電圧Ｖ３間に１．４Ｖの電圧差△Ｖ２が存在し、第３電圧Ｖ３及び第４電圧Ｖ４間に１．１５Ｖの電圧差△Ｖ３が存在するということが分かる。
【００８４】
【表２】
2004221584.tif 000004
【００８５】
このように、第１ないし第４電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４間の電圧差△Ｖ１、△Ｖ２、△Ｖ３は前記第４ないし第７の特性を区別するのに十分な大きさであるから、本発明の第２実施例によるＳＯＮＯＳメモリ素子の場合、１メモリ素子に３つの情報を記録できるようになる。
【００８６】
図２１ないし図２３は図２０と同様に前記第２ノードの厚さを相異ならせた場合、特に前記第２ノードを構成する物質膜のうちでブロッキング酸化膜の厚さを相異ならせた場合に関わるものであり、図２１の第８ないし第１１の特性Ｇ８、Ｇ９、Ｇ１０、Ｇ１１や図２２の第１２ないし第１５の特性Ｇ１２、Ｇ１３、Ｇ１４、Ｇ１５や図２３の第１６ないし第１９の特性Ｇ１６、Ｇ１７、Ｇ１８、Ｇ１９は全て図２０の第４ないし第７の特性Ｇ４、Ｇ５、Ｇ６、Ｇ７とパターンが似ていることが分かる。第４ないし第１９の特性すなわちＧ４ないしＧ１９のパターンが似ていることは図３に図示された第３サイドゲート積層物ＳＧ３の第３ブロッキング酸化膜６２ｃの厚さを変化させても本発明の第２実施例によるＳＯＮＯＳメモリ素子の動作特性は大きく変わらないことを意味する。
【００８７】
前記の説明で多くの事項が具体的に記載されているが、それらは発明の範囲を限定するものと見るより、望ましい実施例の例示として解釈されねばならない。例えば、発明が属する技術分野で当業者ならばトラップ物質層としてシリコン層やシリコンナイトライド層以外に電子トラップが可能である他の物質層を使用できるであろう。また、前記トラップ物質層を多層より構成できるであろう。また、チャンネル領域の両側面にそれぞれ備わった第１及び第２サイドゲート積層物が積層方向に関して対称である場合にも第１サイドゲート積層物のメモリノードを構成する第１トンネリング酸化膜の厚さより第１ブロッキング酸化膜を厚く形成し、これと同一に第２サイドゲート積層物のメモリノードを構成する第２トンネリング酸化膜の厚さより第２ブロッキング酸化膜を厚く形成するが、前記第１及び第２トンネリング酸化膜を同じ厚さに形成し、前記第１及び第２ブロッキング酸化膜も同じ厚さに形成して前記第１及び第２サイドゲート積層物の積層方向に関して対称を保持できるであろう。ゆえに本発明の範囲は説明された実施例によって定められるのではなく特許請求の範囲に記載された技術的思想により定められねばならない。
【産業上の利用可能性】
【００８８】
本発明であるサイドゲートを備えるＳＯＮＯＳメモリ素子及びその製造方法は、例えば各種データ保存装置及び演算装置に使用でき、携帯電話やＰＤＡのような個人携帯通信機器やデジタルカメラとカムコーダのような映像撮影及び映像保存装置や映像表示装置、特にデジタル放送用テレビなどに効果的に適用可能である。
【図面の簡単な説明】
【００８９】
【図１】従来技術によるＳＯＮＯＳメモリ素子の断面図である。
【図２】本発明の第１実施例によるサイドゲートを備えるＳＯＮＯＳメモリ素子の平面図である。
【図３】本発明の第２実施例によるサイドゲートを備えるＳＯＮＯＳメモリ素子の平面図である。
【図４】本発明の第２実施例によるサイドゲートを備えるＳＯＮＯＳメモリ素子の変形例を示す平面図である。
【図５】本発明の第２実施例によるサイドゲートを備えるＳＯＮＯＳメモリ素子の変形例を示す平面図である。
【図６】図２をＶＩ−ＶＩ’面で切断した断面を示す断面図である。
【図７】図３をＶＩＩ−ＶＩＩ’面で切断した断面を示す断面図である。
【図８】本発明の第３実施例によるサイドゲートを備えるＳＯＮＯＳメモリ素子の断面図である。
【図９】本発明の第１実施例によるサイドゲートを備えるＳＯＮＯＳメモリ素子の製造方法を段階別に示した断面図である。
【図１０】本発明の第１実施例によるサイドゲートを備えるＳＯＮＯＳメモリ素子の製造方法を段階別に示した断面図である。
【図１１】本発明の第１実施例によるサイドゲートを備えるＳＯＮＯＳメモリ素子の製造方法を段階別に示した断面図である。
【図１２】本発明の第１実施例によるサイドゲートを備えるＳＯＮＯＳメモリ素子の製造方法を段階別に示した断面図である。
【図１３】本発明の第２実施例によるサイドゲートを備えるＳＯＮＯＳメモリ素子の製造方法を段階別に示した断面図である。
【図１４】本発明の第２実施例によるサイドゲートを備えるＳＯＮＯＳメモリ素子の製造方法を段階別に示した断面図である。
【図１５】本発明の第２実施例によるサイドゲートを備えるＳＯＮＯＳメモリ素子の製造方法を段階別に示した断面図である。
【図１６】本発明の第２実施例によるサイドゲートを備えるＳＯＮＯＳメモリ素子の製造方法を段階別に示した断面図である。
【図１７】本発明の第２実施例によるサイドゲートを備えるＳＯＮＯＳメモリ素子の製造方法を段階別に示した断面図である。
【図１８】本発明の第２実施例によるサイドゲートを備えるＳＯＮＯＳメモリ素子の製造方法を段階別に示した断面図である。
【図１９】本発明の第１実施例によるサイドゲートを備えるＳＯＮＯＳメモリ素子の動作特性を示す特性図である。
【図２０】本発明の第２実施例によるＳＯＮＯＳメモリ素子の動作特性を示す特性図である。
【図２１】本発明の第２実施例によるＳＯＮＯＳメモリ素子の動作特性を示す特性図である。
【図２２】本発明の第２実施例によるＳＯＮＯＳメモリ素子の動作特性を示す特性図である。
【図２３】本発明の第２実施例によるＳＯＮＯＳメモリ素子の動作特性を示す特性図である。
【符号の説明】
【００９０】
４０            ＳＯＮＯＳメモリ素子
４２            チャンネル領域
４４            ソース領域
４６            ドレイン領域
４８、５２      第１及び第２メモリノード
４８ａ、５２ａ  第１及び第２トンネリング酸化膜
４８ｂ、５２ｂ  第１及び第２トラップ物質層
４８ｃ、５２ｃ  第１及び第２ブロッキング酸化膜
５０            ゲート導電層
５４            第２サイドゲート導電層
ＳＧ１１        第１サイドゲート積層物
ＳＧ２２        第２サイドゲート積層物
【図１】
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【図２】
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【図３】
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【図４】
2004221584.tif 000008
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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