(57)【要約】【課題】トレンチ型半導体装置において、トレンチ内に充填されるポリシリコンのエッチバックによる落ち込み量のばらつきを低く抑え、それによってしきい値電圧のばらつきを小さくすること。【解決手段】トレンチ３が刻まれた基板１を減圧ＣＶＤ装置の反応室内に入れ、減圧ＣＶＤ法によりトレンチ内をポリシリコン６で埋めた後、そのまま連続して反応室内を窒素ガスでパージしながら５５０℃以上６００℃以下の温度で熱処理をおこなうことによって、トレンチ内を結晶粒径の小さいポリシリコン６で充填し、それによって、ポリシリコン６のエッチバックによるトレンチ内ポリシリコン落ち込み量のばらつきを小さくする。【選択図】      図４
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【特許請求の範囲】
【請求項１】
トレンチ構造を有する半導体装置を製造するにあたって、
基板の表面領域にトレンチを形成する工程と、
前記トレンチが形成された基板を減圧ＣＶＤ装置の反応室内に入れ、減圧ＣＶＤ法により前記トレンチ内を電極となる膜で埋める工程と、
前記反応室内に基板を入れたまま減圧ＣＶＤに連続して熱処理をおこなう工程と、
前記反応室内から基板を取り出し、前記膜をエッチバックする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記膜は、ＳｉＨ４ガスを原料として気相成長したポリシリコン膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記反応室内を窒素ガスでパージしながら、熱処理をおこなうことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記熱処理は５５０℃以上６００℃以下の温度でおこなうことを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トレンチ構造を有する半導体装置の製造方法に関し、特にトレンチ内をゲートポリシリコンで埋めた構造のトレンチ型ＭＯＳ半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やＭＯＳＦＥＴ（ＭＯＳゲート電界効果トランジスタ）やＭＯＳサイリスタ（ＭＯＳゲートサイリスタ）などにおいて、オン特性やオン抵抗を改善するため、トレンチゲート構造が採用されることがある。従来のトレンチゲート構造部の形成手順について説明する。図９〜図１２は、従来のトレンチゲート構造部の形成工程順に半導体装置の要部を示す断面図である。まず、シリコン基板１の表面層にｐチャネル領域２を形成する。その後、トレンチ３を形成し、トレンチ底部の角をエッチングにより丸めた後、犠牲酸化およびエッチングをおこない、さらにトレンチ内面およびトレンチ周囲の基板表面にわたってゲート酸化膜４を形成する（図９を参照）。
【０００３】
つづいて、減圧ＣＶＤ装置を用いて、基板表面およびトレンチ３内に、ｎ型不純物またはｐ型不純物をドープしたポリシリコン（ドープトポリシリコン）５を堆積する。これによって、トレンチ３はポリシリコン５により埋められる（図１０を参照）。つづいて、減圧ＣＶＤ装置の反応室内をおおよそ１時間ほど通常温度（５５０℃）で窒素ガスを流してパージした後、基板１を取り出し、熱処理炉を用いて９００℃程度の高温で１５分間熱処理をおこなう。この熱処理によって、ポリシリコン５中のドーパントが電気的に活性化されるとともに、ポリシリコン５の結晶粒５１が成長する（図１１を参照）。図１１では、ポリシリコン５の一部について結晶粒５１を誇張して示しているが、本発明者が調べたところ、この結晶粒５１の平均粒径は２００〜３００ｎｍであった。
【０００４】
つづいて、フォトリソグラフィによってパターニングをおこない、トレンチ周囲の基板表面を覆うゲート酸化膜４が露出するまでポリシリコン５をエッチバックする。このエッチバックによりトレンチ周囲の基板表面上のポリシリコン５はなくなる。また、トレンチ３内のポリシリコン５の表面はトレンチ周囲の基板表面を覆うゲート酸化膜４の表面よりも低くなる（図１２を参照）。ここで、本明細書中では、基板表面とエッチバック後のトレンチ３内のポリシリコン５の表面との高さの差をトレンチ内ポリシリコン落ち込み量と呼ぶ。
【０００５】
しかる後、Ａｓなどのイオン注入をおこなってソース領域やドレイン領域を形成し、層間絶縁膜を形成し、ソース、ドレイン、ゲートの各電極などを形成してＭＯＳＦＥＴが完成する。以上のようにして作製されたトレンチＭＯＳＦＥＴは、トレンチ３内のポリシリコン５、すなわちゲートポリシリコンに電気的に接続する図示しないゲート電極に適当な電圧を印加することによって、トレンチ３の内面に沿ってｐチャネル領域２の表面層に反転層（チャネル）が生じ、図示しないドレイン電極とソース電極とが導通して電流が流れる。なお、ドレイン電極は基板裏面に設けられる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した従来の製造方法では、完成したＭＯＳＦＥＴのしきい値電圧がばらつくという不具合がある。この不具合の原因について説明する。ポリシリコン５のエッチバック後におこなうＡｓのイオン注入の際には、トレンチ内の側壁からもｐチャネル領域２に微量のＡｓイオンが注入されるため、本来的には、図１３に示すようにトレンチ内ポリシリコン落ち込み量はトレンチ内のゲート酸化膜４と接する部分で均一になるのが理想である。
【０００７】
しかし、従来の製造方法にしたがうとポリシリコン５の結晶粒が大きくなるため、図１４に示すように、トレンチ内においてポリシリコン５のゲート酸化膜４と接する部分の結晶粒界の高さに大きなばらつきが生じる。そのため、エッチバックの際にポリシリコン５の結晶粒が粒界に沿って欠け落ちると、図１２に示すようにトレンチ内ポリシリコン落ち込み量に大きなばらつきが生じてしまう。図１２の例で具体的に説明すれば、ポリシリコン５の左端の高さが右端の高さよりも低くなってしまう。本発明者が調べたところ、トレンチ内ポリシリコン落ち込み量のばらつきが２０％を超える場合があるということがわかった。
【０００８】
このようにトレンチ内ポリシリコン落ち込み量がばらつくと、ｐチャネル領域２に注入されるＡｓの深さにばらつきが生じる。それによって、ｎソース領域の深さがばらつくことになる。ｐチャネル領域２の濃度は基板表面側から基板内部側へ向かって傾斜しているため、ｎソース領域が深くなるとｐチャネル領域２の最大濃度が低くなってしまう。つまり、トレンチ内ポリシリコン落ち込み量のばらつきによって、ｎソース領域の深さがばらつき、ｐチャネル領域２の最大濃度がばらつくことになる。
【０００９】
ｐチャネル領域２の濃度のばらつきとＭＯＳＦＥＴのしきい値電圧のばらつきとの関係について説明する。一般に、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈはつぎの（１）式で表される。ただし、εｓはシリコンの比誘電率、ε０は真空中の誘電率、ｑは電荷素量、ＮＡはｐチャネル領域２の最大濃度、Ｃ０は酸化膜の容量、φｆは基板のフェルミポテンシャル、φＭＳはゲート電極と基板との仕事関数差、Ｑｓｓは界面準位である。
【数１】
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【００１０】
簡素化するため界面準位Ｑｓｓがばらつかないと仮定すると、しきい値電圧のばらつきΔＶｔｈはつぎの（２）式で表される。ただし、ｋはボルツマン定数、Ｔは絶対温度、ΔＮＡはｐチャネル領域２の最大濃度のばらつき、ｔｏｘは酸化膜厚、Δｔｏｘは酸化膜厚のばらつきである。
【数２】
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【００１１】
上記（２）式において、酸化膜厚ｔｏｘをおおよそ１１００オングストローム（１．１×１０−７ｍ）、ｐチャネル領域２の最大濃度ＮＡをおおよそ１×１０１７ｃｍ−３とすると、ΔＶｔｈはつぎの（３）式となる。
【数３】
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【００１２】
上記（３）式より、しきい値電圧のばらつきΔＶｔｈはｐチャネル領域２の最大濃度のばらつきΔＮＡと酸化膜厚のばらつきΔｔｏｘとにより決定されることになる。酸化膜厚のばらつきΔｔｏｘについては、たとえば縦型拡散炉を用い、酸化処理中にウエハを保持する石英ボートを１ｒｐｍ程度で回転させることによって１％以内に抑えることが可能である。ｐチャネル領域２の最大濃度のばらつきについては、上述したようにトレンチ内ポリシリコン落ち込み量がばらつくため、解消することができない。したがって、しきい値電圧がばらつくことになる。
【００１３】
図１５に、本発明者が調べたトレンチ内ポリシリコン落ち込み量としきい値電圧との関係を示す。上述したように、トレンチ内ポリシリコン落ち込み量のばらつきは２０％を超えることがわかっている。図１５より、トレンチ内ポリシリコン落ち込み量のばらつきをたとえば２３％とすると、しきい値のばらつきは１０％となり、したがって従来は良品率が低かった。
【００１４】
本発明は、上記問題点に鑑みてなされたものであって、トレンチ内に充填されるポリシリコンのエッチバックによる落ち込み量のばらつきを低く抑え、それによってしきい値電圧のばらつきの小さいトレンチ型半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置の製造方法は、トレンチが刻まれた基板を減圧ＣＶＤ装置の反応室内に入れ、減圧ＣＶＤ法によりトレンチ内をポリシリコンで埋めた後、そのまま連続して反応室内を窒素ガスでパージしながら５５０℃以上６００℃以下の温度で熱処理をおこなうことを特徴とする。この発明によれば、減圧ＣＶＤ装置の反応室内でポリシリコンの成膜に連続して比較的低温で熱処理がおこなわれるため、トレンチ内が結晶粒径の小さいポリシリコンで充填される。したがって、ポリシリコンのエッチバックによるトレンチ内ポリシリコン落ち込み量のばらつきが小さくなり、ソース領域を形成するためのＡｓイオンの注入深さのばらつきが小さくなり、ｐチャネル領域の濃度のばらつきが抑えられる。
【００１６】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１〜図８は、本発明にかかる製造方法の形成工程順にＭＯＳＦＥＴの要部を示す断面図であり、これらの図にしたがって本発明方法を説明する。なお、本発明方法により製造されるＭＯＳＦＥＴは、各図に示す要部以外に、主に周縁領域に耐圧を分担する構造を有しているが、その構造および製造プロセスに関しては本発明の趣旨からはずれるので、ここでは説明を省略する。
【００１７】
まず、シリコン基板１の表面層にｐチャネル領域２を形成し（図１を参照）、ついでトレンチ３を形成し（図２を参照）、トレンチ底部の角を丸め、犠牲酸化等をおこなった後、ゲート酸化膜４を形成する（図３を参照）。つづいて、減圧ＣＶＤ装置の反応室内に基板１を入れ、成膜温度５５０℃、圧力１００Ｐａの条件で、ＳｉＨ４ガスを原料として基板表面およびトレンチ３内に、ドーパントとしてＰＨ３をドープしたポリシリコン（ドープトポリシリコン）６を８０００オングストロームの厚さまで堆積する。ここまでは従来方法と同様である。
【００１８】
つづいて、おおよそ１時間ほど反応室内に窒素ガスを流してパージをおこなう。その際、反応室内の温度を５５０〜６００℃の範囲内の温度に上げて熱処理を同時におこなう。つまり、ポリシリコン６の成膜とその熱処理を、減圧ＣＶＤ装置の反応室内に基板１を入れたまま連続しておこなう。パージ終了後、すなわち熱処理終了後、反応室内から基板１を取り出す（図４を参照）。この後、従来方法と同様に、ポリシリコン６をエッチバックし（図５を参照）、基板表面にマスク７を形成してＡｓのイオン注入をおこなう（図６を参照）。つづいて、マスク７の除去およびＡｓドライブによるソース領域８の形成をおこない（図７を参照）、層間絶縁膜９を形成し、コンタクト孔を開けて金属配線１０などを形成する（図８を参照）。さらに、図示しないが、基板裏面にドレイン電極を形成してＭＯＳＦＥＴが完成する。
【００１９】
ここで、ポリシリコン６の成膜および熱処理が済んで減圧ＣＶＤ装置の反応室から取り出した基板１について、本発明者がＸ線回折および断面のＴＥＭ観察をおこなったところ、ポリシリコン６の平均粒径は３０〜１００ｎｍであった。これは、従来方法による平均粒径（２００〜３００ｎｍ）よりも著しく小さい。その様子を図４に模式的に示すが、同図ではポリシリコン６の一部について結晶粒６１を誇張して示している。
【００２０】
比較として、ポリシリコンの成膜後に減圧ＣＶＤ装置の反応室内の温度を６５０℃以上にして窒素パージ中に熱処理をおこなったところ、ポリシリコンの平均粒径は１００ｎｍ以上であり、熱処理温度を５５０〜６００℃とする場合ほどには結晶粒は小さくならなかった。また、６５０℃以上の場合には、反応室の内面に付着したポリシリコン膜が熱収縮によって剥がれ落ちてパーティクル発生原因となり、製造歩留まりが低下することがあった。したがって、このときの熱処理温度は５５０℃以上６５０℃未満、好ましくは６００℃以下の温度であるのがよい。
【００２１】
また、ポリシリコン６をエッチバックした後に断面ＳＥＭ観察によりトレンチ内ポリシリコン落ち込み量を測定したところ、本発明方法によればそのばらつきは１０％であった。これは、従来方法によるばらつき（２０％以上）の半分以下である。また、しきい値電圧のばらつきを求めたところ、本発明にかかる方法によれば３％であり、従来方法でのばらつき１０％に対して著しく改善されている。
【００２２】
上述した実施の形態によれば、トレンチ３が刻まれた基板１を減圧ＣＶＤ装置の反応室内に入れ、減圧ＣＶＤ法によりトレンチ内をポリシリコン６で埋めた後、そのまま連続して反応室内を窒素ガスでパージしながら５５０℃以上６００℃以下の温度で熱処理をおこなうため、トレンチ内が結晶粒径の小さいポリシリコン６で充填される。したがって、ポリシリコン６のエッチバックによるトレンチ内ポリシリコン落ち込み量のばらつきが小さくなり、ソース領域８を形成するためのＡｓイオンの注入深さのばらつきが小さくなり、ｐチャネル領域２の濃度のばらつきが抑えられる。したがって、しきい値電圧のばらつきが小さくなり、完成した半導体装置の良品率が向上する。
【００２３】
また、上述した実施の形態によれば、減圧ＣＶＤ装置の反応室内を窒素ガスでパージしながらその反応室内で熱処理をおこなうので、従来方法と比べて工程を短縮することができるという利点がある。
【００２４】
以上において本発明は種々変更可能である。たとえば、ｐ型およびｎ型の導電タイプを逆転させてもよい。また、本発明はＭＯＳＦＥＴ以外にもＩＧＢＴやＭＯＳサイリスタなどのトレンチゲート構造を有する半導体装置に適用することができる。また、成膜に連続しておこなう熱処理によって結晶粒を成長させる対象は、ゲート電極となるポリシリコンに限らず、トレンチ内に充填された後にエッチバックされるものであればよい。また、ポリシリコン６の成膜後、一旦減圧ＣＶＤ装置の反応室から基板１を取り出してから５５０〜６００℃で熱処理をおこなう構成としてもよいのはもちろんである。
【００２５】
【発明の効果】
本発明によれば、減圧ＣＶＤ装置の反応室内でポリシリコンの成膜に連続して比較的低温で熱処理がおこなわれるため、トレンチ内が結晶粒径の小さいポリシリコンで充填されることになり、ポリシリコンのエッチバックによるトレンチ内ポリシリコン落ち込み量のばらつきが小さくなる。それによって、ソース領域を形成するためのＡｓイオンの注入深さのばらつきが小さくなるので、ｐチャネル領域の濃度のばらつきが抑えられる。したがって、しきい値電圧のばらつきが小さくなり、完成した半導体装置の良品率が向上する。
【図面の簡単な説明】
【図１】本発明にかかる製造方法の形成工程順に半導体装置の要部を示す断面図である。
【図２】本発明にかかる製造方法の形成工程順に半導体装置の要部を示す断面図である。
【図３】本発明にかかる製造方法の形成工程順に半導体装置の要部を示す断面図である。
【図４】本発明にかかる製造方法の形成工程順に半導体装置の要部を示す断面図である。
【図５】本発明にかかる製造方法の形成工程順に半導体装置の要部を示す断面図である。
【図６】本発明にかかる製造方法の形成工程順に半導体装置の要部を示す断面図である。
【図７】本発明にかかる製造方法の形成工程順に半導体装置の要部を示す断面図である。
【図８】本発明にかかる製造方法の形成工程順に半導体装置の要部を示す断面図である。
【図９】従来のトレンチゲート構造部の形成工程順に半導体装置の要部を示す断面図である。
【図１０】従来のトレンチゲート構造部の形成工程順に半導体装置の要部を示す断面図である。
【図１１】従来のトレンチゲート構造部の形成工程順に半導体装置の要部を示す断面図である。
【図１２】従来のトレンチゲート構造部の形成工程順に半導体装置の要部を示す断面図である。
【図１３】従来の製造方法による不具合を説明するために半導体装置の要部を示す断面図である。
【図１４】従来の製造方法による不具合を説明するために半導体装置の要部を示す断面図である。
【図１５】従来の製造方法による不具合を説明するためにトレンチ内ポリシリコン落ち込み量としきい値電圧との関係を示す特性図である。
【符号の説明】
１    基板
３    トレンチ
６    ポリシリコン（電極となる膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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