(57)【要約】【課題】低電圧動作が従来に比べてより一層確実に行える強誘電体メモリ装置の読み出し方法及び強誘電体メモリ装置を提供すること。  【解決手段】セルプレート電極にパルス状のセルプレート信号ＣＰを印加した後に、ビット線ＢＬ０と／ＢＬ０の電位を、それぞれセンスアンプにより論理電圧”Ｈ”と”Ｌ”にする動作を行う。即ち、セルプレート電極に対して、強誘電体キャパシタに一旦電界をかけて、その後電界をかけない様に信号の印加を制御した後に、ビット線の電位をセンスアンプで増幅する構成。【選択図】図１
2004288367.tif 000002
【特許請求の範囲】
【請求項１】
ワード線に接続されたゲートとビット線に接続されたドレインとを有するメモリトランジスタと、
所定の電位に遷移するセルプレートと、
前記セルプレートに接続された第１の電極と前記メモリセルトランジスタのソースに接続された第２の電極とを有する、データが記憶される強誘電体キヤパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートに対し、第１の電位から第２の電位に遷移させ、更に前記第２の電位から前記第１の電位の側に遷移させた後、前記センスアンプに対し、前記ビット線の電位を所定値に変えさせる制御手段とを備え、
前記第１の電位の側に遷移するとは、前記第１の電位に遷移することであり、
前記セルプレートの前記第１の電位と前記第２の電位の電位差が、前記センスアンプの駆動電圧よりも大きく、
前記ワード線の駆動電圧が、前記センスアンプの動作電圧より高い電圧であることを特徴とする強誘電体メモリ装置。
【請求項２】
ワード線に接続されたゲートとビット線に接続されたドレインとを有するメモリトランジスタと、
所定の電位に遷移するセルプレートと、
前記セルプレートに接続された第１の電極と前記メモリセルトランジスタのソースに接続された第２の電極とを有する、データが記憶される強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートに対し、第１の電位から第２の電位に遷移させ、更に前記第２の電位から前記第１の電位の側に遷移させた後、前記センスアンプに対し、前記ビット線の電位を所定値に変えさせる制御手段とを備え、
前記ワード線への印加電圧が電源電圧であって、
前記セルプレートが前記第２の電位になったとき、前記第２の電極の電位がビット線電位より高い電位であることを特徴とする強誘電体メモリ装置。
【請求項３】
ワード線に接続されたゲートとビット線に接続されたドレインとを有するメモリトランジスタと、
所定の電位に遷移するセルプレートと、
前記セルプレートに接続された第１の電極と前記メモリセルトランジスタのソースに接続された第２の電極とを有する、データが記憶される強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートに対し、第１の電位から第２の電位に遷移させ、更に前記第２の電位から前記第１の電位の側に遷移させた後、前記センスアンプに対し、前記ビット線の電位を所定値に変えさせる制御手段とを備え、
前記制御手段は、前記セルプレートに対し、前記第１の電位から前記第２の電位に遷移させた後に前記ワード線を選択状態とし、その後前記セルプレートに対し、前記第２の電位から前記第１の電位に遷移させることを特徴とする強誘電体メモリ装置。
【請求項４】
前記制御手段は、前記セルプレートに対し、前記第1の電位から前記第２の電位に遷移させた後に前記ワード線を選択状態とし、その後前記セルプレートに対し、前記第２の電位から前記第１の電位に遷移させることを特徴とする請求項２記載の強誘電体メモリ装置。
【請求項５】
ワード線に接続されたゲートとビット線に接続されたドレインとを有するメモリセルトランジスタと、
セルプレートに接続された第１の電極と前記メモリセルトランジスタのソースに接続された第２の電極を有する、データが記憶された強誘電体キャパシタと、
前記ビット線に接続された電位変更手段であるセンスアンプとを備えた強誘電体メモリ装置における前記記憶されたデータの読み出しおよび再書き込み方法であって、
前記セルプレートに対し、第１の電位から第２の電位に遷移させ、さらに前記第２の電位から前記第１の電位に側に遷移させる動作と、
前記センスアンプを駆動する動作とを有し、
前記ワード線の電圧を前記センスアンプの駆動電圧より高い電圧に昇圧しないことを特徴とする強誘電体メモリ装置のデータ読み出しおよび再書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置、及び強誘電体メモリ装置のデータの読み出しおよび再書き込み方法に関するものである。
【背景技術】
【０００２】
近年、メモリセルのキャパシタに強誘電体材料を用いることにより記憶データの不揮発性を実現した強誘電体メモリ装置が考案されている。強誘電体キャパシタはヒステリシス特性を有し、電界が零のときでも履歴に応じた異なる極性の残留分極が残る。記憶データを強誘電体キャパシタの残留分極で表わすことにより不揮発性メモリ装置を実現するものである。
【０００３】
アメリカ特許４,８７３,６６４号明細書には、二つのタイプの強誘電体メモリ装置が開示されている。第１のタイプは、メモリセルが１ビットあたり１トランジスタおよび１キャパシタ（１Ｔ１Ｃ）で構成したものであり、たとえば２５６個の本体メモリセル（ノーマルセル）毎に１個のリファレンスメモリセルが設けられる。第２のタイプは、リファレンスメモリセルを設けずに、メモリセルが１ビットあたり２トランジスタおよび２キャパシタ（２Ｔ２Ｃ）で構成したものであり、１対の相補データが１対の強誘電体キャパシタに記憶される。
【０００４】
キャパシタを構成する強誘電体材料としては、ＫＮＯ３、ＰｂＬａ２Ｏ３−ＺｒＯ２−ＴｉＯ２、およびＰｂＴｉＯ３−ＰｂＺｒＯ３などが知られている。ＰＣＴ国際公開第ＷＯ９３／１２５４２公報によれば、強誘電体メモリ装置に適した、ＰｂＴｉＯ３−ＰｂＺｒＯ３に比べて極端に疲労の小さい強誘電体材料も知られている。
【０００５】
例えば２Ｔ２Ｃ構成の強誘電体メモリ装置の構成とその従来の動作態様について簡単に説明する。第３１図がメモリセル構成図、第３２図がセンスアンプ回路図、第３３図が動作タイミング図、第３４図が強誘電体キャパシタの動作のヒステリシス特性図、第３５図が電源電圧とデータ読み出し時ビット線電圧の関係図である。
【０００６】
また、第３１図において、Ｃ００〜Ｃ３７が強誘電体キャパシタ、ＣＰＤがセルプレートドライバ、ＳＡ０〜ＳＡ３がセンスアンプ、ＣＰがセルプレート信号、ＷＬ０〜ＷＬ３がワード線、ＢＬ０〜ＢＬ３、／ＢＬ０〜／ＢＬ３がビット線である。また、第３２図において、ＢＰがビット線プリチャージ信号、／ＳＡＰ、ＳＡＮがセンスアンプ制御信号、ＶＳＳが接地電圧、ＶＤＤが電源電圧である。
【０００７】
また、第３４図において、点Ａ〜Ｆが、強誘電体キャパシタの両電極に正負の電界を印加したときのヒステリシス特性を示す点であり、点Ｐ９０１〜Ｐ９０３が強誘電体キャパシタの読み出し時の状態を示す点である。
【０００８】
メモリセル構成は、例えばセンスアンプＳＡ０にビット線ＢＬ０と／ＢＬ０が接続され、ビット線ＢＬ０、／ＢＬ０にはワード線ＷＬ０をゲートとするＮチャネル型ＭＯＳトランジスタを介してそれぞれ強誘電体キャパシタＣ００、Ｃ０１が接続されている。さらに強誘電体キャパシタＣ００、Ｃ０１はセルプレートドライバＣＰＤで駆動されるセルプレート信号ＣＰに接続されている。また、センスアンプＳＡ０はセンスアンプ制御信号／ＳＡＰ、ＳＡＮで制御され、ビット線プリチャージ信号ＢＰによってビット線ＢＬ０と／ＢＬ０のプリチャージが制御される回路構成である。
【０００９】
次に、動作については第３３図および第３４図を参照しながら説明する。
【００１０】
まず、ビット線プリチャージ信号ＢＰによってビット線ＢＬ０と／ＢＬ０は論理電圧“Ｌ”にプリチャージされている。その後、ビット線プリチャージ信号ＢＰを論理電圧”Ｌ”にし、ビット線ＢＬ０と／ＢＬ０はフローティング状態になる。
【００１１】
また、強誘電体キャパシタＣ００およびＣ０１の初期状態は、それぞれ、
第３４図の点Ｂと点Ｅである。次に、ワード線ＷＬ０を論理電圧“Ｈ”、セルプレート信号ＣＰを論理電圧“Ｈ”とする。ここでは、ワード線ＷＬ０の論理電圧“Ｈ”の電位レベルは電源電圧ＶＤＤ以上に昇圧した電圧である。このとき、強誘電体キャパシタＣ００およびＣ０１の両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位が、ビット線ＢＬ０と／ＢＬ０に生じる。それら双方の電圧が、読み出されたデータとなる。強誘電体キャパシタＣ００およびＣ０１の状態は、それぞれ、第３４図の点Ｐ９０１と点Ｐ９０２である。
【００１２】
この後、センスアンプ制御信号／ＳＡＰを論理電圧“Ｌ”、ＳＡＮを論理電圧“Ｈ”とし、センスアンプＳＡ０を作動させる。これによって、ビット線から読み出された電位が電源電圧ＶＤＤと接地電圧ＶＳＳに増幅される。即ち、センスアンプＳＡ０の動作により、ビット線ＢＬ０、／ＢＬ０から読み出された電位の内、より高い電位を示したビット線ＢＬ０に電源電圧ＶＤＤが印加される。これにより、ビット線ＢＬ０の電位が論理電圧”Ｈ”に変わる。これと同時に、より低い電位を示したビット線／ＢＬ０に接地電圧ＶＳＳが印加されて、ビット線ＢＬ０の電位が論理電圧”Ｌ”に変わる。このようにして、双方のビット線の電位を、その電位の違いに応じて、論理電圧”Ｈ”と”Ｌ”に変えることが出来る。つまり、双方のビット線の電位差が、センスアンプＳＡ０により電源電圧ＶＤＤと接地電圧ＶＳＳとの電位差にまで増幅されるのである。この様な動作を、本明細書では、単に、ビット線から読み出された電位を電源電圧ＶＤＤと接地電圧ＶＳＳに増幅すると言う。
【００１３】
このとき、強誘電体キャパシタＣ００およびＣ０１の状態は、それぞれ、第３４図の点Ｐ９０３と点Ｄである。
【００１４】
次に、再書き込み動作としてセルプレート信号ＣＰを論理電圧“Ｌ”とする。この再書き込み動作は、強誘電体キャパシタの分極レベルの減少を防止し、次の読み出し動作がスムーズに行える様にするための動作である。強誘電体キャパシタＣ００およびＣ０１の状態は、それぞれ、第３４図の点Ａと点Ｅである。
【００１５】
この後、センスアンプを停止し、ビット線プリチャージ信号ＢＰによってビット線ＢＬ０と／ＢＬ０は論理電圧“Ｌ”にプリチャージする。強誘電体キャパシタＣ００およびＣ０１の状態は第３４図の点Ｂと点Ｅである。
【００１６】
また、上記の読み出し動作としてセルプレート信号ＣＰを論理電圧“Ｈ”としビット線ＢＬ０と／ＢＬ０にデータが読み出されたときのビット線ＢＬ０と／ＢＬ０の電位と電源電圧との関係が第３５図に示されている。第３５図に示した点線は、ワード線ＷＬ０の論理電圧“Ｈ”の電位レベルが、電源電圧ＶＤＤより充分高く、メモリセルトランジスタのしきい値の影響が無いとしたときのビット線ＢＬ０の電位を示す線である。しかし、実際には点線で示された電位よりも低い実線で示された電位となる。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかし、従来の２Ｔ２Ｃ構成の強誘電体メモリ装置では、上記でも示したように、メモリセルトランジスタのしきい値の影響によりビット線に読み出される電位が低くなることがあり、この場合にはビット線対間の電位差すなわちビット線ＢＬ０と／ＢＬ０の電位差が小さくなる。特に低電圧ではその影響が大きくなり低電圧動作が困難となると言う問題点があった。
【００１８】
そのため、この問題点を解決するためにワード線を昇圧すると、回路的に複雑になると共に、高電源電圧でワード線を昇圧することによりメモリセルトランジスタの耐圧などの点で課題が生じる。
【００１９】
また、読み出し動作における、ビット線の論理電圧“Ｌ”側の動作としては、強誘電体キャパシタに対して、電源電圧と同じ値の電圧が、しかも一方向に印加されることになるため、強誘電体キャパシタの読み出し回数の寿命の面で、不利となることがあるという課題があった。尚、これらの課題は、２Ｔ２Ｃ構成の強誘電体メモリ装置に限ったものではなく、１Ｔ１Ｃ構成の強誘電体メモリ装置についてもいえる。
【００２０】
本発明は、この様な従来の課題を考慮し、低電圧動作が従来に比べてより一層確実に行える強誘電体メモリ装置、及び強誘電体メモリ装置のデータの読み出しおよび再書き込み方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するため、第１の本発明は、ワード線に接続されたゲートとビット線に接続されたドレインとを有するメモリトランジスタと、
所定の電位に遷移するセルプレートと、
前記セルプレートに接続された第１の電極と前記メモリセルトランジスタのソースに接続された第２の電極とを有する、データが記憶される強誘電体キヤパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートに対し、第１の電位から第２の電位に遷移させ、更に前記第２の電位から前記第１の電位の側に遷移させた後、前記センスアンプに対し、前記ビット線の電位を所定値に変えさせる制御手段とを備え、
前記第１の電位の側に遷移するとは、前記第１の電位に遷移することであり、
前記セルプレートの前記第１の電位と前記第２の電位の電位差が、前記センスアンプの駆動電圧よりも大きく、
前記ワード線の駆動電圧が、前記センスアンプの動作電圧より高い電圧であることを特徴とする強誘電体メモリ装置である。
【００２２】
また、第２の本発明は、ワード線に接続されたゲートとビット線に接続されたドレインとを有するメモリトランジスタと、
所定の電位に遷移するセルプレートと、
前記セルプレートに接続された第１の電極と前記メモリセルトランジスタのソースに接続された第２の電極とを有する、データが記憶される強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートに対し、第１の電位から第２の電位に遷移させ、更に前記第２の電位から前記第１の電位の側に遷移させた後、前記センスアンプに対し、前記ビット線の電位を所定値に変えさせる制御手段とを備え、
前記ワード線への印加電圧が電源電圧であって、
前記セルプレートが前記第２の電位になったとき、前記第２の電極の電位がビット線電位より高い電位であることを特徴とする強誘電体メモリ装置である。
【００２３】
また、第３の本発明は、ワード線に接続されたゲートとビット線に接続されたドレインとを有するメモリトランジスタと、
所定の電位に遷移するセルプレートと、
前記セルプレートに接続された第１の電極と前記メモリセルトランジスタのソースに接続された第２の電極とを有する、データが記憶される強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートに対し、第１の電位から第２の電位に遷移させ、更に前記第２の電位から前記第１の電位の側に遷移させた後、前記センスアンプに対し、前記ビット線の電位を所定値に変えさせる制御手段とを備え、
前記制御手段は、前記セルプレートに対し、前記第１の電位から前記第２の電位に遷移させた後に前記ワード線を選択状態とし、その後前記セルプレートに対し、前記第２の電位から前記第１の電位に遷移させることを特徴とする強誘電体メモリ装置である。
【００２４】
また、第４の本発明は、前記制御手段は、前記セルプレートに対し、前記第1の電位から前記第２の電位に遷移させた後に前記ワード線を選択状態とし、その後前記セルプレートに対し、前記第２の電位から前記第１の電位に遷移させることを特徴とする上記第２の本発明の強誘電体メモリ装置である。
【００２５】
また、第５の本発明は、ワード線に接続されたゲートとビット線に接続されたドレインとを有するメモリセルトランジスタと、
セルプレートに接続された第１の電極と前記メモリセルトランジスタのソースに接続された第２の電極を有する、データが記憶された強誘電体キャパシタと、
前記ビット線に接続された電位変更手段であるセンスアンプとを備えた強誘電体メモリ装置における前記記憶されたデータの読み出しおよび再書き込み方法であって、
前記セルプレートに対し、第１の電位から第２の電位に遷移させ、さらに前記第２の電位から前記第１の電位に側に遷移させる動作と、
前記センスアンプを駆動する動作とを有し、
前記ワード線の電圧を前記センスアンプの駆動電圧より高い電圧に昇圧しないことを特徴とする強誘電体メモリ装置のデータ読み出しおよび再書き込み方法である。
【００２６】
上記構成により、本発明は、例えばセルプレート信号をパルス駆動し、強誘電体メモリセルキャパシタに電界を一方向に印加した後、更に、無印加又は逆方向に印加した後に、センスアンプを駆動する読み出し方式により、あるいは、セルプレート信号を複数回遷移させた後にセンスアンプを駆動する読み出し方式により、読み出しビット線電圧差を大きくする。また、電源電圧検知信号により、上記駆動方式を選択的に使用することにより、広電源電圧範囲で読み出しビット線電圧差を大きくする。また、セルプレート信号を複数回遷移させる読み出し方式において、その遷移回数を消費電流を考慮して最適化でき、また、セルプレート信号の遷移時の電圧を最適化することもできる。
【発明の効果】
【００２７】
以上述べたところから明らかなように本発明は、低電圧動作が従来に比べてより一層確実に行えるという長所を有する。  
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２９】
（実施の形態１）
ここでは、本発明の強誘電体メモリ装置の一実施の形態について、図面を用いて説明する。
【００３０】
即ち、第１図は、本発明の第１の実施の形態の強誘電体メモリ装置における動作タイミング図、第２図は、強誘電体キャパシタの動作のヒステリシス特性図、第５図は、電源電圧とデータ読み出し時ビット線電圧の関係図である。
【００３１】
メモリセルの構成は、従来と同様の構成であり、第３１図に示す通りである。又、センスアンプの回路図も、従来と同様であり、第３２図に示す通りである。従って、本実施の形態の強誘電体メモリ装置の回路構成の説明は省略する。但し、センスアンプやセルプレート信号ＣＰを制御する制御回路（図示省略）は、従来と異なるものである。この点については、以下に示す動作説明の中で触れる。
【００３２】
尚、第２図において、点Ａ〜Ｆは、強誘電体キャパシタの両電極に正負の電界を印加したときのヒステリシス特性を示し、点Ｐ２０１〜Ｐ２０３は、強誘電体キャパシタの読み出し時の状態を示す点である。
【００３３】
又、本発明の電位変更手段は、第３１図に示すセンスアンプＳＡ０〜ＳＡ３に対応する。
【００３４】
以下、本実施の形態の動作について、第１図および第２図を参照しながら説明し、本発明の強誘電体メモリ装置のデータ読み出し方法の一実施の形態についても同時に述べる。
【００３５】
まず、ビット線プリチャージ信号ＢＰ（図示省略）がＨのとき、ビット線ＢＬ０と／ＢＬ０は、論理電圧“Ｌ”にプリチャージされている。
【００３６】
次に、ビット線プリチャージ信号ＢＰをＬとすると、ビット線ＢＬ０と／ＢＬ０は、フローティング状態となる。また、強誘電体キャパシタＣ００およびＣ０１の初期状態は、それぞれ、第２図に示す点Ｂと点Ｅに対応する状態にある。
【００３７】
次に、制御回路（図示省略）からの指示により、ワード線ＷＬ０を論理電圧“Ｈ”、セルプレート信号ＣＰを論理電圧“Ｈ”とする。ここでは、ワード線ＷＬ０の論理電圧“Ｈ”の電位レベルは、電源電圧ＶＤＤ以上としている。そのため、強誘電体キャパシタに印加される電圧は、電源電圧ＶＤＤ以上に昇圧された電圧からメモリセルトランジスタのしきい値だけ低い電圧となる。例えば、電源電圧ＶＤＤが３．０Ｖ、昇圧された電圧が４．０Ｖ、しきい値が１．５Ｖであれば、強誘電体キャパシタに印加される電圧は、４．０−１．５＝２．５Ｖとなる。昇圧された電圧が電源電圧ＶＤＤからメモリセルトランジスタのしきい値電圧以上である場合は、例えば、３．０＋１．５＝４．５Ｖ以上であれば、強誘電体キャパシタに印加される電圧は、電源電圧ＶＤＤ（３．０Ｖ）である。
【００３８】
このとき、強誘電体キャパシタＣ００およびＣ０１の両電極に電界がかかり、強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位が、ビット線ＢＬ０と／ＢＬ０に生じる。このとき、強誘電体キャパシタＣ００およびＣ０１の状態は、それぞれ、第２図に示す点Ｐ２０１と点Ｐ２０２に対応する状態である。
【００３９】
次に、制御回路からの指示によりセルプレート信号ＣＰを論理電圧“Ｌ”とする。このとき、ビット線ＢＬ０と／ＢＬ０に読み出された電位は低下するが、それら相互の電位差は、セルプレート信号ＣＰを論理電圧“Ｌ”とする前に比べてより一層大きくすることが出来る。又、メモリセルトランジスタのしきい値の影響があったとしても、その影響を少なく出来る。その理由は、次の通りである。  即ち、ビット線電位が低下するため、ワード線に接続されたメモリセルトランジスタのゲート電圧と、ビット線に接続されたメモリセルトランジスタのドレイン又はソースとの電位差が大きくなるため、しきい値の影響を受けにくくなる。この電位差、即ち、ワード線とビット線間の電位差が、しきい値以上であれば、しきい値の影響はほとんど受けない。
【００４０】
ここでは、強誘電体キャパシタＣ００およびＣ０１の状態は、第２図に示す点Ｐ２０３とほぼ点Ｅになる。
【００４１】
この後、制御回路から出力されるセンスアンプ制御信号／ＳＡＰを論理電圧“Ｌ”、ＳＡＮを論理電圧“Ｈ”とし、センスアンプＳＡ０を作動させる。これによって、ビット線から読み出された電位が電源電圧ＶＤＤと接地電圧ＶＳＳに増幅されるとともに、再書き込み動作も行われる。強誘電体キャパシタＣ００およびＣ０１の状態は、第２図の点Ａと点Ｅである。なお、本発明の制御手段は、上記制御回路に対応する。
【００４２】
ここで、点Ａの状態では、上述した通り、ワード線ＷＬ０が充分昇圧されているため、強誘電体キャパシタには電源電圧ＶＤＤの電圧が印加されている。
【００４３】
この後、制御回路からの信号によりセンスアンプの動作を停止し、ビット線プリチャージ信号ＢＰがＬからＨに変化することによってビット線ＢＬ０と／ＢＬ０は論理電圧“Ｌ”にプリチャージする。強誘電体キャパシタＣ００およびＣ０１の状態は第２図の点Ｂと点Ｅである。
【００４４】
又、上記の読み出し動作として、セルプレート信号ＣＰを論理電圧“Ｈ”とし、その後、セルプレート信号ＣＰを論理電圧“Ｌ”とした後に、ビット線ＢＬ０と／ＢＬ０にデータが読み出された場合の、ビット線ＢＬ０と／ＢＬ０の電位と電源電圧との関係が第５図に示されている。第５図の様にビット線ＢＬ０と／ＢＬ０の電位差は、従来の場合より大きな電圧となる。
【００４５】
また、セルプレート信号ＣＰを論理電圧“Ｌ”とするとき、センスアンプは作動していない。そのため、ビット線はフローティング状態であり負荷が小さいため、動作が速く、消費電力も少ないという効果がある。
【００４６】
また、センスアンプの作動と同時に、強誘電体キャパシタへのデータ再書き込み動作も行われると言う効果もある。実際の場合、動作の下限電圧は、２.０Ｖから１.５Ｖ程度まで下げることが可能であり、従って、低電圧化が可能である。
【００４７】
また、 読み出し動作において、強誘電体キャパシタＣ０１には、Ｐ２０２の点で、電源電圧よりも低い電圧しか印加されないので、強誘電体キャパシタの読み出し回数の寿命の面でも、従来に比べて有利である。
【００４８】
次に、第１図に示した、セルプレート信号ＣＰの駆動電圧がビット線ＢＬ０、／ＢＬ０の駆動電圧よりも大きくした場合の例を、第３図，第４図を参照しながら述べる。ここで、第３図、第４図は、それぞれ、第１図、第２図に対応している。即ち、第３図は、本例の強誘電体メモリ装置における動作タイミング図であり、第４図がその強誘電体キャパシタの動作のヒステリシス特性図である。
【００４９】
即ち、第３図に示すように、セルプレート信号ＣＰの論理電圧“Ｈ”の電圧レベルをセンスアンプの駆動電圧（ここでは、電源電圧ＶＤＤである）よりも大きくすることにより、ビット線ＢＬ０とビット線／ＢＬ０との電位差を、第１図に示した場合に比べて、より大きくすることが出来る。従って、この場合、第１図に示した動作を行う上記の例に比べて、データの読み出し電位差が大きくなるので、更に、低電圧動作が可能である。
【００５０】
（実施の形態２）
第６図は、本発明の第２の実施の形態の強誘電体メモリ装置における強誘電体キャパシタの動作のヒステリシス特性図であり、同図を参照しながら、本実施の形態の説明を行う。
【００５１】
即ち、同図において、点Ａ〜Ｆは、強誘電体キャパシタの両電極に正負の電界を印加したときのヒステリシス特性、点Ｐ４０１〜Ｐ４０３は、強誘電体キャパシタの読み出し時の状態を示す点である。
【００５２】
本実施の形態の動作タイミングについては、第１の実施の形態で示した第１図と同様である。本実施の形態の特徴は、上記実施の形態と異なり、ワード線を昇圧しないことにある。即ち、強誘電体キャパシタのＨ側のデータの再書き込み時又は書き込み時に、電源電圧の様な高い電圧を印加せず、強誘電体キャパシタの寿命、特に読み出し書き込み回数の寿命を伸ばす工夫をしたものである。
【００５３】
以下に、本実施の形態の動作について説明する。
【００５４】
まず、ビット線プリチャージ信号ＢＰによってビット線ＢＬ０と／ＢＬ０は論理電圧“Ｌ”にプリチャージされている。また、強誘電体キャパシタＣ００およびＣ０１の初期状態は第６図の点Ｂと点Ｅである。
【００５５】
次に、ワード線ＷＬ０を論理電圧“Ｈ”、セルプレート信号ＣＰを論理電圧“Ｈ”とする。ここでは、ワード線ＷＬ０の論理電圧“Ｈ”の電位レベルは、電源電圧ＶＤＤである。強誘電体キャパシタに印加される電圧は、電源電圧ＶＤＤからメモリセルトランジスタのしきい値だけ低い電圧である。このとき、強誘電体キャパシタＣ００およびＣ０１の両電極に電界がかかり、強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線ＢＬ０と／ＢＬ０に生じる。
【００５６】
次に、制御回路からの指示によりセルプレート信号ＣＰを論理電圧“Ｌ”とする。このとき、ビット線ＢＬ０と／ＢＬ０に読み出された電位は低下するが、それら相互の電位差は、セルプレート信号ＣＰを論理電圧“Ｌ”とする前に比べてより一層大きくなる。又、メモリセルトランジスタのしきい値の影響があったとしても、その影響を少なく出来る。強誘電体キャパシタＣ００およびＣ０１の状態は第６図に示す点Ｐ４０３と点Ｅである。
【００５７】
この後、上記第１の実施の形態と同様に、センスアンプＳＡ０を作動させる。これによって、ビット線に読み出された電位が電源電圧ＶＤＤと接地電圧ＶＳＳに増幅されるとともに、再書き込み動作も行われる。強誘電体キャパシタＣ００およびＣ０１の状態は第６図に示す点Ａと点Ｅである。
【００５８】
本実施の形態の場合、上述した通り、点Ａの状態では、ワード線が昇圧されていないため、強誘電体キャパシタには電源電圧ＶＤＤからメモリセルトランジスタのしきい値だけ低い電圧しか印加されない。
【００５９】
この後、センスアンプを停止し、ビット線プリチャージ信号ＢＰによってビット線ＢＬ０と／ＢＬ０は論理電圧“Ｌ”にプリチャージする。強誘電体キャパシタＣ００およびＣ０１の状態は、第６図に示す点Ｂと点Ｅに対応する状態である。
【００６０】
本実施の形態の強誘電体メモリ装置では、第１の実施の形態で述べたことと同様、読み出し動作における、強誘電体キャパシタＣ０１への印加電圧が、電源電圧ＶＤＤより低くなる。また、本強誘電体メモリ装置の場合、再書き込み時において、強誘電体キャパシタＣ００に対して、電源電圧ＶＤＤからメモリセルトランジスタのしきい値だけ低い電圧しか印加されない。そのために、本強誘電体メモリ装置の強誘電体キャパシタＣ００，Ｃ０１の寿命、特に読み出し書き込み回数の寿命が伸びると言う効果がある。さらに、再書き込み時において、強誘電体キャパシタに印加される電圧が、電源電圧ＶＤＤよりしきい値分だけ低いため、駆動のための消費電力も少ないという効果もある。
【００６１】
（実施の形態３）
第７図は、本発明の第３の実施の形態の強誘電体メモリ装置における動作タイミング図であり、同図を参照しながら本実施の形態を説明する。
【００６２】
本実施の形態の強誘電体キャパシタの動作のヒステリシス特性は、第２の実施の形態の場合と同様であり、第６図を用いて説明する。
【００６３】
本実施の形態の特徴は、ワード線を選択する前にセルプレート信号を駆動し、ワード線を選択したときに、すぐに強誘電体キャパシタから電荷を読み出すようにしたことにあり、高速動作を実現するものである。尚、センスアンプＳＡ０の作動タイミングは、第１及び第２の実施の形態と同様である。
【００６４】
次に、本実施の形態の動作について説明する。
【００６５】
まず、ビット線プリチャージ信号ＢＰによってビット線ＢＬ０と／ＢＬ０は論理電圧“Ｌ”にプリチャージされている。また、強誘電体キャパシタＣ００およびＣ０１の初期状態は第６図の点Ｂと点Ｅである。
【００６６】
次に、セルプレート信号ＣＰを論理電圧“Ｈ”とする。このとき、強誘電体キャパシタの状態は特に変わらない。
【００６７】
次に、ワード線ＷＬ０を論理電圧“Ｈ”とする。ここでは、ワード線ＷＬ０の論理電圧“Ｈ”の電位レベルは電源電圧ＶＤＤとするが、昇圧することも可能である。このとき、セルプレート信号ＣＰは、既に論理電圧“Ｈ”であるため、強誘電体キャパシタＣ００およびＣ０１の両電極に電界がかかり、強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位が、ビット線ＢＬ０と／ＢＬ０に生じる。そして、それらの電位が読み出される。
【００６８】
次に、セルプレート信号ＣＰを論理電圧“Ｌ”とする。このとき、ビット線ＢＬ０と／ＢＬ０に読み出された電位は低下するが、それらの電位差は、メモリセルトランジスタのしきい値の影響がなくなるため、大きくなる。強誘電体キャパシタＣ００およびＣ０１の状態は、第６図の点Ｐ４０３と、ほぼ点Ｅとなる。
【００６９】
この後、センスアンプを作動させる。これによって、ビット線に読み出された電位が、電源電圧ＶＤＤと接地電圧ＶＳＳに増幅されるとともに、再書き込み動作も行われる。強誘電体キャパシタＣ００およびＣ０１の状態は、第６図の点Ａと点Ｅである。点Ａの状態ではワード線が昇圧されていないため、強誘電体キャパシタには、電源電圧ＶＤＤからメモリセルトランジスタのしきい値だけ低い電圧しか印加されない。
【００７０】
この後、センスアンプを停止し、ビット線プリチャージ信号ＢＰによってビット線ＢＬ０と／ＢＬ０は、論理電圧“Ｌ”にプリチャージする。強誘電体キャパシタＣ００およびＣ０１の状態は、第６図の点Ｂと点Ｅである。
【００７１】
この様に、本実施の形態の強誘電体メモリ装置によれば、ワード線の選択と同時に、強誘電体キャパシタから電荷が読み出されるため、高速動作を実現できる。さらに第２の実施の形態と組み合わせた実施例によって、両方の効果を得ることもできる。
【００７２】
以上、２Ｔ２Ｃ型の構成の強誘電体メモリ装置について説明したが、この構成に限ったものではなく、１Ｔ１Ｃ型の構成の強誘電体メモリ装置についても同様の動作方法により実施でき、同様の効果が得られる。以下、セルプレートを一旦、Ｈレベルに上げ、その後、Ｌレベルに下げた後に、センスアンプを作動させると言う、上述した様な動作方法を、プレートパルス駆動動作方式と呼ぶ。
【００７３】
このように、上述した実施の形態によれば、強誘電体メモリセルキャパシタからビット線に読み出される電位は、メモリセルトランジスタのしきい値の影響がなく、低電圧動作が可能である。また、セルプレート信号遷移時の負荷も小さく、高速動作が可能で低消費電力の強誘電体メモリ装置とすることができるという効果がある。
【００７４】
ところで、上述した実施の形態は、ビット線容量の値及び電源電圧の値が所定の条件下にある場合、特に、後述する様に、ビット線容量の値が小さい場合や、電源電圧が小さい場合に有効に作用するものである。しかし、強誘電体メモリ装置の、ビット線容量や電源電圧は、動作中において変動することもあり、また、意図的に各種値の設定を変えることもある。このように、ビット線容量や電源電圧が変化することにより、上述したビット線間の電位差は変化する。
【００７５】
そこで、以下に、ビット線容量や電源電圧の変化をも考慮して、上記プレートパルス駆動動作を実施する場合等の実施の形態を説明する。
【００７６】
実施の形態の説明に入る前に、先ず、上述した、ビット線容量や電源電圧が変化することにより、ビット線間の電位差が変化する点について、従来の構成を基にして述べる。
【００７７】
即ち、従来の２Ｔ２Ｃ型の構成の強誘電体メモリ装置について、その構成と動作について簡単に説明する。
【００７８】
第２７図は、メモリセルおよびその周辺回路構成図、第２８図は動作タイミング図、第２９図は強誘電体キャパシタの動作のヒステリシス特性図、第３０図はビット線容量とビット線電圧の関係図である。また、Ｃ２１〜Ｃ２２が強誘電体キャパシタ、ＣＰがセルプレート信号である。また、ＷＬがワード線、ＢＬ、／ＢＬがビット線である。又、ＢＰがビット線プリチャージ信号、ＳＡＥがセンスアンプ制御信号、ＶＳＳが接地電圧である。また、ＩＮＶが否定回路、Ｑｎ２１〜Ｑｎ２７がＮチャネル型ＭＯＳトランジスタ、Ｑｐ２１〜Ｑｐ２３がＰチャネル型ＭＯＳトランジスタである。また、１がメモリセル、２がビット線プリチャージ回路、３がセンスアンプを表している。ｔ２１１〜ｔ２１８は、時刻（タイミング）を示し、Ｌ１Ｈ、Ｌ１Ｌはビット線容量を示す直線である。また、Ｈ２１１〜Ｈ２１５、Ｌ２１１〜Ｌ２１５は、各動作状態での強誘電体キャパシタの状態を示す点である。また、ＶＨ２１は“Ｈ”の読み出し電圧、ＶＬ２１は“Ｌ”の読み出し電圧、ΔＶ２１は読み出し電位差である。
【００７９】
回路構成は、センスアンプ３にビット線ＢＬと／ＢＬが接続され、ビット線ＢＬ、／ＢＬにはワード線ＷＬをゲートとするＮチャネル型ＭＯＳトランジスタＱｎ２１、Ｑｎ２２を介してそれぞれ強誘電体キャパシタＣ２１、Ｃ２２が接続されている。さらに、強誘電体キャパシタＣ２１、Ｃ２２は、セルプレート信号ＣＰに接続されている。また、センスアンプ３は、センスアンプ制御信号ＳＡＥで制御され、ビット線プリチャージ信号ＢＰによってビット線ＢＬと／ＢＬのプリチャージが制御される回路構成である。
【００８０】
次に、上記２Ｔ２Ｃ型の構成の強誘電体メモリ装置の動作について第２８図および第２９図を参照しながら説明する。
【００８１】
まず、ビット線プリチャージ信号ＢＰによってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャージされている。このとき、強誘電体キャパシタＣ２１およびＣ２２の初期状態は、第２９図の点Ｈ２１１と点Ｌ２１１である。
【００８２】
時刻ｔ２１１で、ビット線ＢＬと／ＢＬをフローティング状態とし、時刻ｔ２１２で、ワード線ＷＬを論理電圧“Ｈ”、時刻ｔ２１３で、セルプレート信号ＣＰを論理電圧“Ｈ”とする。ここでは、ワード線ＷＬの論理電圧“Ｈ”の電位レベルは、電源電圧ＶＤＤ以上に昇圧した電圧である。このとき、強誘電体キャパシタＣ２１およびＣ２２の両電極に電界がかかり、強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位が、ビット線ＢＬと／ＢＬに読み出される。強誘電体キャパシタＣ２１およびＣ２２の状態は第２９図の点Ｈ２１３と点Ｌ２１３である。
【００８３】
時刻ｔ２１４で、センスアンプ制御信号ＳＡＥを論理電圧“Ｈ”とし、センスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧ＶＤＤと接地電圧ＶＳＳに増幅される。強誘電体キャパシタＣ２１およびＣ２２の状態は第２９図の点Ｈ２１４と点Ｌ２１４である。
【００８４】
時刻ｔ２１５で、再書き込み動作としてセルプレート信号ＣＰを論理電圧“Ｌ”とする。強誘電体キャパシタＣ２１およびＣ２２の状態は第２９図の点Ｈ２１５と点Ｌ２１５である。
【００８５】
この後、センスアンプを停止し、ビット線プリチャージ信号ＢＰによって、ビット線ＢＬと／ＢＬは、論理電圧“Ｌ”にプリチャージする。強誘電体キャパシタＣ２１およびＣ２２の状態は第２９図の点Ｈ２１１と点Ｌ２１１である。
【００８６】
次に、第３０図に読み出し動作におけるビット線容量とビット線電圧の関係について説明する。読み出し動作におけるビット線電圧は、ビット線容量によって変わる。この点については、第２９図において、ビット線容量を示す直線Ｌ１Ｈおよび直線Ｌ１Ｌの傾き（ビット線容量）の変化によって読み出しビット線電圧ＶＨ２１、ＶＬ２１が変わることが示されている。また、これにともない、ビット線ＢＬと／ＢＬのビット線電圧差ΔＶ２１も変わる。この第３０図に読み出し動作におけるビット線容量とビット線電圧の関係図からビット線ＢＬと／ＢＬのビット線電圧差ΔＶ２１は、極大値をもつことがわかる。また、この極大値をもつときのビット線容量値は、メモリセル容量と関係があり、ビット線容量とメモリセル容量との比で決まるものである。
【００８７】
このように、ビット線容量値を最適化することにより、ビット線ＢＬと／ＢＬのビット線電圧差ΔＶ２１を大きくすることができ、センスアンプの動作を安定させることができものである。しかし、実際のデバイスでは、ビット線容量が非常に小さいことがあり、ビット線ＢＬと／ＢＬの読み出しビット線電圧差が小さく、低電圧動作が困難となることがある。
【００８８】
そこで、次に、この様なビット線電圧差の変化を考慮して、例えば、ビット線容量が小さいとき、あるいは、電源電圧が低い場合には、上記プレートパルス駆動動作方式を使用し、それ以外の条件では、従来のプレート遷移動作方式を使用すると言う駆動方式の切換を行う場合を中心に述べる。又、その他の実施の形態についても具体的に述べる。
【００８９】
以下、本発明の強誘電体メモリ装置の実施の形態について、図面を参照しながら説明する。
【００９０】
（実施の形態４）
第８図は本実施の形態の強誘電体メモリ装置で、ある電源電圧値以下で選択的に使用する動作タイミング図、第９図が強誘電体キャパシタの動作のヒステリシス特性図である。また、第１０図がビット線容量とビット線電圧の関係図である。また、第１１図が、従来のプレート遷移動作方式と第８図のプレートパルス駆動動作方式との選択切り換え点の電源電圧依存性を示す図である。メモリセルおよびその周辺回路構成図は従来例と同じ第２７図である。図中の記号については、従来例と同様である。尚、Ｌ２Ｈ，Ｌ２Ｌは、セルプレート信号ＣＰを立ち下げて”Ｌ”とした時のビット線容量を示す直線である。
【００９１】
本実施の形態の動作について第８図および第９図を参照しながら説明する。
【００９２】
まず、ビット線プリチャージ信号ＢＰによってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャージされている。
【００９３】
このとき、強誘電体キャパシタＣ２１およびＣ２２の初期状態は第９図の点Ｈ１１と点Ｌ１１である。
【００９４】
時刻ｔ１１でビット線ＢＬと／ＢＬをフローティング状態とし、時刻ｔ１２でワード線ＷＬを論理電圧“Ｈ”、時刻ｔ１３でセルプレート信号ＣＰを論理電圧“Ｈ”とする。ここでは、ワード線ＷＬの論理電圧“Ｈ”の電位レベルは、電源電圧ＶＤＤ以上に昇圧した電圧である。このとき、強誘電体キャパシタＣ２１およびＣ２２の両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線ＢＬと／ＢＬに読み出される。強誘電体キャパシタＣ２１およびＣ２２の状態は、第９図の点Ｈ１３と点Ｌ１３である。
【００９５】
次に、時刻ｔ１４でセルプレート信号ＣＰを論理電圧“Ｌ”とする。強誘電体キャパシタＣ２１およびＣ２２の状態は第９図の点Ｈ１４と点Ｌ１４である。ビット線電圧差はΔＶ１となる。
【００９６】
時刻ｔ１５でセンスアンプ制御信号ＳＡＥを論理電圧“Ｈ”としセンスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧ＶＤＤと接地電圧ＶＳＳに増幅されると同時に再書き込みされる。強誘電体キャパシタＣ２１およびＣ２２の状態は第９図の点Ｈ１５と点Ｌ１５である。
【００９７】
この後、センスアンプを停止し、ビット線プリチャージ信号ＢＰによってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャージする。強誘電体キャパシタＣ２１およびＣ２２の状態は第９図の点Ｈ１１と点Ｌ１１である。
【００９８】
次に、上記プレートパルス駆動動作方式におけるビット線容量とビット線電圧の関係について第１０図で説明する。ビット線電圧差はビット線容量によって変わる。ビット線電圧差は、プレートパルス駆動動作方式ではΔＶ１、従来のプレート遷移動作方式ではΔＶ２１となり、ビット線容量が１．８以下ではプレートパルス駆動動作方式の方がビット線電圧差は大きくなる。また、この第１０図は電源電圧が５Ｖのときの図である。同図に示すよりも更に電源電圧が低くなると、ビット線容量が大きな場合でも、プレートパルス駆動動作方式の方が、プレート遷移動作方式よりも、ビット線電位差の点で有利となる。この関係を示したものが第１１図である。
【００９９】
本実施の形態では、電源電圧によって、どちらの動作方式の方が、読み出し電位差を大きく出来るかと言う観点から、より一層有利な動作方式を選択するものである。例えば、ビット線容量が３．５の時には、電源電圧検知を３Ｖとし、電源電圧が３Ｖ以下では、プレートパルス駆動動作方式を選択し、電源電圧が３Ｖ以上ではプレート遷移動作方式を選択することができる。また、プレートパルス駆動動作方式はセンスアンプの作動と同時に強誘電体キャパシタへのデータ再書き込み動作も行われるという効果もある。
【０１００】
（実施の形態５）
本実施の形態５では、実施の形態４の動作方式をメモリセルのワード線ＷＬの論理電圧“Ｈ”の電位レベルを電源電圧ＶＤＤとしたときのものである。回路構成、動作方式については実施の形態４と同様である。ワード線を昇圧せずに電源電圧としたときには、ワード線がゲートであるメモリセルトランジスタのしきい値の影響があり、ビット線にＨのデータが十分に読み出されないことがある。低電圧でビット線の容量が小さいときにこの影響は大きい。
【０１０１】
動作について、第８図、第９図および第１２図を参照しながら説明する。まず、ビット線プリチャージ信号ＢＰによってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャージされている。このとき、強誘電体キャパシタＣ２１およびＣ２２の初期状態は第１２図の点Ｈ２１と点Ｌ２１である。第８図に示す様に、時刻ｔ１１でビット線ＢＬと／ＢＬをフローティング状態とし、時刻ｔ１２でワード線ＷＬを論理電圧“Ｈ”、時刻ｔ１３でセルプレート信号ＣＰを論理電圧“Ｈ”とする。ここでは、ワード線ＷＬの論理電圧“Ｈ”の電位レベルは電源電圧ＶＤＤである。このとき、強誘電体キャパシタＣ２１およびＣ２２の両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線ＢＬと／ＢＬに読み出される。ただし、メモリセルトランジスタのしきい値Ｖｔの影響でビット線のＨのデータが十分に読み出されないため、強誘電体キャパシタＣ２１およびＣ２２の状態は第１２図の点Ｂ２３と点Ｌ２３である。このときのビット線電圧差はΔＶ２となる。次に、時刻ｔ１４でセルプレート信号ＣＰを論理電圧“Ｌ”とする。強誘電体キャパシタＣ２１およびＣ２２の状態は第１２図の点Ｈ２４と点Ｌ２４である。ビット線電圧差はΔＶ３となる。時刻ｔ１５でセンスアンプ制御信号ＳＡＥを論理電圧“Ｈ”としセンスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧ＶＤＤと接地電圧ＶＳＳに増幅されると同時に再書き込みされる。強誘電体キャパシタＣ２１およびＣ２２の状態は第１２図の点Ｈ２５と点Ｌ２５である。この後センスアンプを停止し、ビット線プリチャージ信号ＢＰによってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャージする。強誘電体キャパシタＣ２１およびＣ２２の状態は第１２図の点Ｈ２１と点Ｌ２１である。
【０１０２】
次に、上記プレートパルス駆動動作方式と従来のプレート遷移動作方式におけるビット線容量とビット線電圧の関係について第１３図で説明する。ビット線電圧差はビット線容量によって変わり、プレートパルス駆動動作方式ではΔＶ３、従来のプレート遷移動作方式ではΔＶ２となる。ワード線を昇圧していないため、従来のプレート遷移動作方式では、ビット線容量が小さいときに実施の形態４より急激に悪くなる。ビット線容量が３．５以下ではプレートパルス駆動動作方式の方がビット線電圧差は大きくなる。
【０１０３】
本実施の形態では、実施の形態４と同様に、電源電圧によって読み出し電位差の有利な動作方式を選択するものであるが、ワード線を昇圧していない本実施例では実施の形態４に比べて低電圧動作でその効果が大きい。
【０１０４】
（実施の形態６）
実施の形態６は１Ｔ１Ｃ構成の強誘電体メモリ装置において、実施の形態４や２のように電源電圧によって選択的に動作方式を変更するものである。
【０１０５】
第１４図がメモリセルおよびその周辺回路構成図、第１５図が動作タイミング図である。Ｃ０〜Ｃ７が強誘電体キャパシタ、ＣＰがセルプレート信号、ＲＣＰがリファレンスセルプレート信号、ＷＬ０、ＷＬ１がワード線、ＲＷＬがリファレンスワード線、ＢＬ０〜ＢＬ１、／ＢＬ０〜／ＢＬ１がビット線、ＥＱ０、ＥＱ１がビット線イコライズ信号、ＢＰがビット線プリチャージ信号、ＳＡＥがセンスアンプ制御信号、Ｑｎ０〜Ｑｎ９がＮチャネル型ＭＯＳトランジスタ、１がメモリセル、２がビット線プリチャージ回路、３がセンスアンプ、４がリファレンス電圧発生回路である。ｔ８１〜ｔ８９は時刻である。    尚、１Ｔ１Ｃ構成の強誘電体メモリ装置は、上述した通り、１個のリファレンスメモリセルに対し、例えば、２５６個の本体メモリセル１が設けられており、従って、ワード線も２５６本設けられている。第１４図では、説明の簡略化のために、１個のリファレンスメモリセルに対し１本のワード線しか記載していない。また、ビット線ＢＬ０に対して、メモリセルキャパシタＣ０，Ｃ４が電気的に接続され、ビット線／ＢＬ０に対して、メモリセルキャパシタＣ１，Ｃ５が電気的に接続される。また、ビット線ＢＬ１に対して、メモリセルキャパシタＣ２，Ｃ６が電気的に接続され、ビット線／ＢＬ１に対して、メモリセルキャパシタＣ３，Ｃ７が電気的に接続される。
【０１０６】
回路構成は、センスアンプ３にビット線ＢＬ０と／ＢＬ０が接続され、ビット線ＢＬ０、ＢＬ１にはワード線ＷＬ０をゲートとするＮチャネル型ＭＯＳトランジスタＱｎ０、Ｑｎ２を介してそれぞれ強誘電体キャパシタＣ０、Ｃ２が接続され、さらに強誘電体キャパシタＣ０、Ｃ２はセルプレート信号ＣＰに接続されている。また、ビット線／ＢＬ０、／ＢＬ１にはワード線ＲＷＬ０をゲートとするＮチャネル型ＭＯＳトランジスタＱｎ５、Ｑｎ７を介してそれぞれ強誘電体キャパシタＣ５、Ｃ７が接続され、さらに強誘電体キャパシタＣ５、Ｃ７はリファレンスセルプレート信号ＲＣＰに接続されている。また、ビット線ＢＬ０とＢＬ１およびビット線／ＢＬ０と／ＢＬ１はそれぞれゲートがビット線イコライズ信号ＥＱ０、ＥＱ１であるＮチャネル型ＭＯＳトランジスタＱｎ８、Ｑｎ９を介して電気的に接続できる。また、センスアンプ３はセンスアンプ制御信号ＳＡＥで制御され、ビット線プリチャージ信号ＢＰによってビット線ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１のプリチャージが制御される回路構成である。
【０１０７】
本実施の形態の動作について、第１５図を参照しながら説明する。
ここでは、プレートパルス駆動動作を中心に述べ、プレート遷移動作については、上記実施の形態で説明した内容と同じであるので、その説明を省略する。
【０１０８】
まず、ビット線プリチャージ信号ＢＰによってビット線は論理電圧“Ｌ”にプリチャージされている。時刻ｔ８１でビット線をフローティング状態とし、時刻ｔ８２でワード線ＷＬ０、リファレンスワード線ＲＷＬ０を論理電圧“Ｈ”、時刻ｔ８３でセルプレート信号ＣＰ、リファレンスセルプレート信号ＲＣＰを論理電圧“Ｈ”とする。ここで強誘電体キャパシタの両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線に読み出される。また、リファレンス強誘電体キャパシタメモリセルから読み出されたＨとＬのデータは、ビット線／ＢＬ０と／ＢＬ１により、イコライズされるため、本体メモリセルから読み出されたＨまたはＬのデータの電位の１／２となっている。
【０１０９】
次に、時刻ｔ８４でセルプレート信号ＣＰ、リファレンスセルプレート信号ＲＣＰを論理電圧“Ｌ”とする。次に、時刻ｔ８５で、ビット線イコライズ信号ＥＱ０を論理電圧“Ｌ”とし、リファレンス電位が発生されているビット線／ＢＬ０と／ＢＬ１を電気的に分離し、時刻ｔ８６でセンスアンプ制御信号ＳＡＥを論理電圧“Ｈ”としセンスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧ＶＤＤと接地電圧ＶＳＳに増幅される。この後センスアンプを停止し、ビット線プリチャージ信号ＢＰによってビット線を論理電圧“Ｌ”にプリチャージする。
【０１１０】
この実施の形態における動作の特徴は、セルプレート信号ＣＰおよびリファレンスセルプレート信号ＲＣＰをパルス駆動した後、すなわち、セルプレート信号ＣＰおよびリファレンスセルプレート信号ＲＣＰを論理電圧“Ｌ”とした後に、ビット線イコライズ信号ＥＱ０を論理電圧“Ｌ”とし、リファレンス電位が発生されているビット線を電気的に分離することにある。このような動作を行うことによって、リファレンス電位を正確に本体メモリセルから読み出されたＨデータとＬデータの中間電位とすることができる。もし、セルプレート信号を論理電圧”Ｌ”とする前に、ビット線をイコライズすると、所望の中間電位から少しずれることがある。
【０１１１】
（実施の形態７）
実施の形態７も実施の形態６と同様で、１Ｔ１Ｃ構成の強誘電体メモリ装置において、実施の形態４や実施の形態５のように電源電圧によって選択的に動作方式を変更するものである。
【０１１２】
第１４図がメモリセルおよびその周辺回路構成図、第１６図が動作タイミング図である。
【０１１３】
動作について第１６図を参照しながら説明する。まず、ビット線プリチャージ信号ＢＰによってビット線は論理電圧“Ｌ”にプリチャージされている。時刻ｔ９１でビット線をフローティング状態とし、時刻ｔ９２でワード線ＷＬ０、リファレンスワード線ＲＷＬ０を論理電圧“Ｈ”、時刻ｔ９３でセルプレート信号ＣＰ、リファレンスセルプレート信号ＲＣＰを論理電圧“Ｈ”とする。ここで強誘電体キャパシタの両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線に読み出される。また、リファレンス強誘電体キャパシタメモリセルから読み出されたＨとＬのデータはビット線／ＢＬ０と／ＢＬ１でイコライズされ本体メモリセルから読み出されたＨまたはＬのデータの電位の１／２となっている、次に、時刻ｔ９４で、ビット線イコライズ信号ＥＱ０を論理電圧“Ｌ”とし、リファレンス電位が発生されているビット線／ＢＬ０と／ＢＬ１を電気的に分離する。次に、時刻ｔ９５でセルプレート信号ＣＰ、リファレンスセルプレート信号ＲＣＰを論理電圧“Ｌ”とする。時刻ｔ９６でセンスアンプ制御信号ＳＡＥを論理電圧“Ｈ”としセンスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧ＶＤＤと接地電圧ＶＳＳに増幅される。この後センスアンプを停止し、ビット線プリチャージ信号ＢＰによってビット線を論理電圧“Ｌ”にプリチャージする。
【０１１４】
この実施の形態における動作の特徴は、セルプレート信号およびリファレンスセルプレート信号ＲＣＰをパルス駆動する途中で、すなわち論理電圧“Ｈ”とした後に、ビット線イコライズ信号ＥＱ０を論理電圧“Ｌ”とし、リファレンス電位が発生されているビット線を電気的に分離し、その後セルプレート信号およびリファレンスセルプレート信号ＲＣＰを論理電圧“Ｌ”とすることにある。このような動作を行うことによって、リファレンス電位発生およびセンスアンプ起動の高速動作化ができる。
【０１１５】
（実施の形態８）
第１７図は、本実施の形態における動作タイミング図であり、第１８図は、強誘電体キャパシタの動作のヒステリシス特性図である。この第８の実施例の動作の特徴はセルプレートを複数回駆動した後にセルプレートを論理電圧“Ｈ”とし、ビット線の読み出し電位差を大きくすることにある。ここでは、回路構成図は、第２７図で示した２Ｔ２Ｃの回路図である。もちろん、このことは、１Ｔ１Ｃ型のメモリ構成にも適用できる。
【０１１６】
本実施の形態の動作について第１７図および第１８図を参照しながら説明する。
【０１１７】
まず、ビット線プリチャージ信号ＢＰによってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャージされている。このとき、強誘電体キャパシタＣ２１およびＣ２２の初期状態は第１８図の点Ｈ１０１と点Ｌ１０１である。時刻ｔ１０１でビット線ＢＬと／ＢＬをフローティング状態とし、時刻ｔ１０２でワード線ＷＬを論理電圧“Ｈ”、時刻ｔ１０３でセルプレート信号ＣＰを論理電圧“Ｈ”とする。このとき、強誘電体キャパシタＣ２１およびＣ２２の両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線ＢＬと／ＢＬに読み出される。強誘電体キャパシタＣ２１およびＣ２２の状態は第１８図の点Ｈ１０３と点Ｌ１０３である。次に、時刻ｔ１０４でセルプレート信号ＣＰを論理電圧“Ｌ”とする。強誘電体キャパシタＣ２１およびＣ２２の状態は第１８図の点Ｈ１０４と点Ｌ１０４である。次に、時刻ｔ１０５でセルプレート信号ＣＰを論理電圧“Ｈ”とする。強誘電体キャパシタＣ２１およびＣ２２の状態は第１８図の点Ｈ１０５と点Ｌ１０５である。ビット線電圧差はΔＶ１０となる。時刻ｔ１０６でセンスアンプ制御信号ＳＡＥを論理電圧“Ｈ”としセンスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧ＶＤＤと接地電圧ＶＳＳに増幅される。時刻ｔ１０７で再書き込み動作としてセルプレート信号ＣＰを論理電圧“Ｌ”とする。強誘電体キャパシタＣ２１およびＣ２２の状態は第１８図の点Ｈ１０７と点Ｌ１０７である。この後センスアンプを停止し、ビット線プリチャージ信号ＢＰによってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャージする。強誘電体キャパシタＣ２１およびＣ２２の状態は第１８図の点Ｈ１０１と点Ｌ１０１である。
【０１１８】
第１８図より明らかなように時刻ｔ１０３で読み出されたビット線電圧差よりも、時刻ｔ１０５で読み出されたビット線電圧差の方が大きい。本動作方式によると読み出されるビット線電圧差が大きくなり安定動作ができ、特にメモリセルキャパシタの特性のばらつきなどに対しても強くなるという効果がある。
【０１１９】
（実施の形態９）
第１９図は本実施の形態における動作タイミング図である。この実施の形態は第８の実施の形態と同様でプレートを複数回駆動することによって、読み出されるビット線電圧差を大きくするものであるが、第８の実施の形態よりもプレートのパルス駆動回数が１回多いものである。動作については基本的に第８の実施の形態と同じである。第２０図はプレートのパルス駆動回数と読み出されたビット線電圧差との関係を示したものである。プレートのパルス駆動回数が５回程度からビット線電圧差はかなり飽和してきている。プレートのパルス駆動回数を多くするとビット線電圧差は大きくなるが、それだけ消費電流も多くなる。そのため、適当な回数のプレートのパルス駆動回数が望ましい。第８の実施の形態や第９の実施の形態が現実的なものである。
【０１２０】
（実施の形態１０）
第２１図は本実施の形態における動作タイミング図、第２２図が強誘電体キャパシタの動作のヒステリシス特性図である。この実施の形態における動作の特徴はプレートを複数回駆動した後にプレートを論理電圧“Ｌ”とし、ビット線の読み出し電位差を大きくすることにある。ここでは、回路構成図は、第２７図に示した２Ｔ２Ｃである。もちろん、このことは、１Ｔ１Ｃ型のメモリ構成にも適用できる。
【０１２１】
動作について第２１図および第２２図を参照しながら説明する。まず、ビット線プリチャージ信号ＢＰによってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャージされている。このとき、強誘電体キャパシタＣ２１およびＣ２２の初期状態は第２２図の点Ｈ１４１と点Ｌ１４１である。時刻ｔ１４１でビット線ＢＬと／ＢＬをフローティング状態とし、時刻ｔ１４２でワード線ＷＬを論理電圧“Ｈ”、時刻ｔ１４３でセルプレート信号ＣＰを論理電圧“Ｈ”とする。このとき、強誘電体キャパシタＣ２１およびＣ２２の両電極に電界がかかり強誘電体キャパシタと寄生容量などを含むビット線容量の容量比で決まる電位がビット線ＢＬと／ＢＬに読み出される。強誘電体キャパシタＣ２１およびＣ２２の状態は第２２図の点Ｈ１４３と点Ｌ１４３である。次に、時刻ｔ１４４でセルプレート信号ＣＰを論理電圧“Ｌ”とする。強誘電体キャパシタＣ２１およびＣ２２の状態は第２２図の点Ｈ１４４と点Ｌ１４４である。次に、時刻ｔ１４５でセルプレート信号ＣＰを論理電圧“Ｈ”とする。強誘電体キャパシタＣ２１およびＣ２２の状態は第２２図の点Ｈ１４５と点Ｌ１４５である。次に、時刻ｔ１４６でセルプレート信号ＣＰを論理電圧“Ｌ”とする。強誘電体キャパシタＣ２１およびＣ２２の状態は第２２図の点Ｈ１４６と点Ｌ１４６である。ビット線電圧差はΔＶ１４となる。時刻ｔ１４７でセンスアンプ制御信号ＳＡＥを論理電圧“Ｈ”としセンスアンプを作動させる。これによって、ビット線に読み出された電位が電源電圧ＶＤＤと接地電圧ＶＳＳに増幅されるとともにデータの再書き込みが行われる。この後センスアンプを停止し、ビット線プリチャージ信号ＢＰによってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャージする。強誘電体キャパシタＣ２１およびＣ２２の状態は第２２図の点Ｈ１４１と点Ｌ１４１である。
【０１２２】
第２２図より明らかなように時刻ｔ１４４で読み出されたビット線電圧差よりも、時刻ｔ１４６で読み出されたビット線電圧差の方が大きい。本動作方式によると読み出されるビット線電圧差が大きくなり安定動作ができ、特にメモリセルキャパシタの特性のばらつきなどに対しても強くなるという効果がある。
【０１２３】
（実施の形態１１）
本実施の形態における動作タイミングは第８の実施の形態と同様であるが、プレートを複数回駆動するときの電圧レベルを変え振幅電圧を小さくしたものである。
【０１２４】
第２３図が本実施の形態における動作タイミング図、第２４図が強誘電体キャパシタの動作のヒステリシス特性図である。動作については第８の実施の形態と同様である。
【０１２５】
この実施の形態ではプレートの振幅電圧が小さいため消費電力が小さくなるという効果がある。また、読み出しビット線電位差についても振幅電圧の設定によっては第８の実施の形態とほぼ同程度にできる。
【０１２６】
（実施の形態１２）
本実施の形態における動作タイミングは第１０の実施の形態と同様であるが、プレートを複数回駆動するときの電圧レベルを変え振幅電圧を小さくしたものである。
【０１２７】
第２５図が本実施の形態における動作タイミング図、第２６図が強誘電体キャパシタの動作のヒステリシス特性図である。動作については第１０の実施の形態と同様である。
【０１２８】
この実施の形態ではプレートの振幅電圧が小さいため消費電力が小さくなるという効果がある。また、読み出しビット線電位差についても振幅電圧の設定によっては第１０の実施の形態とほぼ同程度にできる。
【０１２９】
本願明細書、及び図面中に開示された一の発明（以下、発明１と称す）は、ワード線に接続されたゲートとビット線に接続されたドレインとを有するメモリセルトランジスタと、セルプレートに接続された第１の電極と前記メモリセルトランジスタのソースに接続された第２の電極とを有する、データが記憶された強誘電体キャパシタと、前記ビット線に接続された電位変更手段とを備えた強誘電体メモリ装置における前記記憶されたデータの読み出し方法であって、
前記セルプレートを第１の電位から前記第２の電位に遷移させ、更にその第２の電位から前記第１の電位の側に遷移させる一連の動作を少なくとも１回行った後、前記ビット線の電位を前記電位変更手段により所定値に変え、その所定値を読み出すことを特徴とする強誘電体メモリ装置のデータ読み出し方法である。
【０１３０】
また、他の発明（以下、発明２と称す）は、前記所定値に変える動作を前記セルプレートの前記一連の動作の後に行うか、あるいは、前記セルプレートを前記第１の電位から前記第２の電位に遷移させた後に行うかを、前記ビット線のビット線容量の値及び／又は前記強誘電体メモリ装置の所定の電源電圧の値に基づいて、決定することを特徴とする上記発明１の強誘電体メモリ装置のデータ読み出し方法である。
【０１３１】
また、他の発明（以下、発明３と称す）は、ワード線に接続されたゲートとビット線に接続されたドレインとを有するメモリセルトランジスタと、
所定の電位に遷移するセルプレートと、
前記セルプレートに接続された第１の電極と前記メモリセルトランジスタのソースに接続された第２の電極とを有する、データが記憶される強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートに対し、前記第１の電位から前記第２の電位に遷移させ、更にその第２の電位から前記第１の電位の側に遷移させた後、前記センスアンプに対し、前記ビット線の電位を所定値に変えさせる制御手段と、
を備えたことを特徴とする強誘電体メモリ装置である。
【０１３２】
また、他の発明（以下、発明４と称す）は、前記第１の電圧の側に遷移するとは、前記第１の電圧に遷移することであり、前記セルプレートの前記第１の電位と前記第２の電位の電位差が、前記センスアンプの駆動電圧よりも大きいことを特徴とする上記発明３の強誘電体メモリ装置である。
【０１３３】
また、他の発明（以下、発明５と称す）は、前記第１の電圧の側に遷移するとは、前記第１の電圧に遷移することであり、前記第１の電位と前記第２の電位は、パルス状の電圧波形のＬｏレベルとＨｉレベルに対応しており、前記制御手段は、前記ワード線を選択状態とした後に前記セルプレートに対し前記パルス状の電圧波形を出力させることを特徴とする上記発明３の強誘電体メモリ装置である。
【０１３４】
また、他の発明（以下、発明６と称す）は、  前記ワード線への印加電圧が、電源電圧以下の電圧であることを特徴とする上記発明３の強誘電体メモリ装置である。
【０１３５】
また、他の発明（以下、発明７と称す）は、  前記制御手段は、前記セルプレートに対し、前記第１の電位から前記第２の電位に遷移させた後に前記ワード線を選択状態とし、その後前記セルプレートに対し、前記第２の電位から前記第１の電位に遷移させることを特徴とする上記発明３の強誘電体メモリ装置である。
【０１３６】
また、他の発明（以下、発明８と称す）は、  ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
所定の電圧を検知する電圧検知回路と
前記検知電圧に基づいてセルプレートの駆動を制御する制御回路とを具備し、
前記制御回路は、前記電圧検知回路の検知結果が所定基準を満たすか否かに応じて、前記セルプレートを遷移駆動させる第１の駆動モード又は、前記セルプレートをパルス駆動させる第２の駆動モードの何れかの駆動モードに切り換えることを特徴とする強誘電体メモリ装置である。
【０１３７】
また、他の発明（以下、発明９と称す）は、  前記ワード線の選択状態の電圧が、電源電圧以下の電圧であることを特徴とする上記発明８の強誘電体メモリ装置である。
【０１３８】
また、他の発明（以下、発明１０と称す）は、  ゲートが第１のワード線に、ドレインが第１のビット線にそれぞれ接続された第１のメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記第１のメモリセルトランジスタのソースにそれぞれ接続された第１強誘電体キャパシタと、
ゲートが第２のワード線に、ドレインが第２のビット線にそれぞれ接続された第２のメモリセルトランジスタと、
第３の電極がセルプレートに、第４の電極が前記第２のメモリセルトランジスタのソースにそれぞれ接続された第２強誘電体キャパシタと、
前記第１のビット線および前記第２のビット線を電気的に接続するスイッチトランジスタと、
前記第１のビット線または前記第２のビット線に接続されたセンスアンプとを具備し、
前記第１のワード線と前記第２のワード線が選択され、前記スイッチトランジスタがオン状態で、前記セルプレートが第１の電源電圧から第２の電源電圧に遷移しさらに前記第１の電源電圧に遷移した後に、前記スイッチトランジスタをオフ状態とすることを特徴とする強誘電体メモリ装置である。
【０１３９】
また、他の発明（以下、発明１１と称す）は、  ゲートが第１のワード線に、ドレインが第１のビット線にそれぞれ接続された第１のメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が第１のメモリセルトランジスタのソースにそれぞれ接続された第１強誘電体キャパシタと、
ゲートが第２のワード線に、ドレインが第２のビット線にそれぞれ接続された第２のメモリセルトランジスタと、
第３の電極がセルプレートに、第４の電極が前記第２のメモリセルトランジスタのソースにそれぞれ接続された第２強誘電体キャパシタと、
前記第１のビット線および前記第２のビット線を電気的に接続するスイッチトランジスタと、
前記第１のビット線または前記第２のビット線に接続されたセンスアンプとを具備し、
前記第１のワード線および前記第２のワード線が選択され、前記スイッチトランジスタがオン状態で、前記セルプレートが第１の電源電圧から第２の電源電圧に遷移し、前記スイッチトランジスタがオフ状態となった後に前記セルプレートが前記第１の電源電圧に遷移することを特徴とする強誘電体メモリ装置である。
【０１４０】
また、他の発明（以下、発明１２と称す）は、  ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、  
前記セルプレートと前記センスアンプとを制御する制御回路とを具備し、
前記セルプレートを第１の電源電圧と第２の電源電圧に複数回遷移させた後に、前記センスアンプを動作させることを特徴とする強誘電体メモリ装置である。
【０１４１】
また、他の発明（以下、発明１３と称す）は、  前記第１の電源電圧と前記第２の電源電圧との差が前記センスアンプの駆動電圧よりも大きいことを特徴とする上記発明１２の強誘電体メモリ装置である。
【０１４２】
また、他の発明（以下、発明１４と称す）は、  ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する回路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧とし、前記セルプレートを前記第１の電源電圧と第２の電源電圧に複数回遷移させ、その後に前記第２の電源電圧にした後に、前記センスアンプを動作させることを特徴とする強誘電体メモリ装置である。
【０１４３】
また、他の発明（以下、発明１５と称す）は、  ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制御回路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧とし、前記セルプレートを前記第１の電源電圧と第２の電源電圧に複数回遷移させ、その後に前記第１の電源電圧とした後に、前記センスアンプを動作させることを特徴とする強誘電体メモリ装置である。
【０１４４】
また、他の発明（以下、発明１６と称す）は、  ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制御回路とを具備し、
前記セルプレートを第１の電源電圧と第２の電源電圧に複数回遷移した後に、前記センスアンプを動作させる場合、前記ビット線への読み出し電荷量の最大値の実質上半分以上となるまで、前記セルプレートを遷移させることを特徴とする強誘電体メモリ装置である。
【０１４５】
また、他の発明（以下、発明１７と称す）は、  ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、  
第１の電極がセルプレートに、第２の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制御回路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧とし、前記セルプレートを第２の電源電圧と第３の電源電圧に複数回遷移させた後に、前記センスアンプを動作させることを特徴とする強誘電体メモリ装置である。
【０１４６】
また、他の発明（以下、発明１８と称す）は、  ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制御回路とを具備し、
前記セルプレートの初期の電圧を第１の電源電圧とし、前記セルプレートを第２の電源電圧と第３の電源電圧に複数回遷移させ、その後前記第３の電源電圧にした後に、前記センスアンプを動作させることを特徴とする強誘電体メモリ装置である。
【０１４７】
また、他の発明（以下、発明１９と称す）は、  ゲートがワード線に、ドレインがビット線にそれぞれ接続されたメモリセルトランジスタと、
第１の電極がセルプレートに、第２の電極が前記メモリセルトランジスタのソースにそれぞれ接続された強誘電体キャパシタと、
前記ビット線に接続されたセンスアンプと、
前記セルプレートと前記センスアンプとを制御する制御回路とを具備し、
前記セルプレートの初期電圧を第１の電源電圧とし、前記セルプレートを第２の電源電圧と第３の電源電圧に複数回遷移させ、その後前記第１の電源電圧にした後に、前記センスアンプを動作させることを特徴とする強誘電体メモリ装置である。
【０１４８】
上記発明１、３は、例えば、強誘電体メモリセルキャパシタからビット線に読み出される電位は、メモリセルトランジスタのしきい値の影響がなく、より低電圧動作が可能となるという作用を有する。特にビット線の容量値が強誘電体メモリセルキャパシタの容量値より小さいときに有効である。
【０１４９】
以上のべたところから明らかな様に、上記発明５は、上記発明３の発明において、例えば、ワード線を選択状態とした後にセルプレートをパルス駆動することで、セルプレートをパルス駆動したときに強誘電体メモリセルキャパシタから読み出される電荷をビット線に充分に読み出すことができ、読み出し電荷の無駄がないという作用を有する。
【０１５０】
また、上記発明６は、上記発明３の発明において、例えば、ワード線を電源電圧より高い電圧としないことで、特別な昇圧回路が不要であり、さらにワード線を昇圧しないため強誘電体メモリセルキャパシタにはメモリセルトランジスタのしきい値だけ低い電圧値しか印加されない。このため、強誘電体メモリセルキャパシタのエンデュランスによる劣化が抑えられ、エンデュランス特性（書き換え特性）が向上し、書き換え回数の寿命が向上するという作用を有する。
【０１５１】
上記発明７は、上記発明３の発明において、例えば、セルプレートを第１の電位から第２の電位に遷移させた後に前記ワード線を選択状態とし、その後前記セルプレートを第２の電位から第１の電位に遷移することにより、上記発明５の発明に比較して高速動作という作用を有する。
【０１５２】
上記発明２、８は、例えば、プレート遷移動作方式とプレートパルス駆動動作方式とを電源電圧検知信号により選択的に切り換えることにより広電源電圧範囲で読み出しビット線電圧差を大きくでき、低電圧動作が可能となる効果がある。特にプレートパルス駆動動作方式はビット線の容量値が小さく低電圧で有効である。
【０１５３】
上記発明９は、例えば、メモリセルのワード線を昇圧しないデバイスにおいて、上記発明８と同様のプレート遷移動作方式とプレートパルス駆動動作方式とを電源電圧検知信号により選択的に切り換えることにより、ビット線の容量値が小さい場合、従来のプレート遷移動作方式固定の場合に比べて、低電圧動作に対して非常に効果がある。
【０１５４】
上記発明１０は、例えば、１Ｔ１Ｃ型のメモリセルにプレートパルス駆動動作方式を用いる場合で、プレートパルス駆動の後にＨデータとＬデータのリファレンスビット線を分割することにより、ＨデータとＬデータの１／２の電位を正確に発生できるという効果がある。
【０１５５】
上記発明１１は、例えば、１Ｔ１Ｃ型のメモリセルにプレートパルス駆動動作方式を用いる場合で、プレートパルス駆動の途中でＨデータとＬデータのリファレンスビット線を分割することにより、リファレンス電位発生およびセンスアンプ起動の高速動作という効果がある。
【０１５６】
上記発明１２〜１５は、例えば、セルプレート信号を複数回遷移させることにより、強誘電体メモリセルキャパシタからビット線に読み出される電荷量が大きくなるという効果がある。上記発明１４の発明では、例えば、セルプレート信号を複数回遷移させ強誘電体メモリセルキャパシタに電圧印加状態でセンスアンプ駆動を行うもので、従来のプレート遷移動作方式より確実に大きな読み出し電位差が得られる。また、上記発明１５の発明では、例えば、セルプレート信号を複数回遷移させ強誘電体メモリセルキャパシタに電圧無印加状態でセンスアンプ駆動を行うもので、ワード線を昇圧しないデバイスや低電圧動作においては、大きな読み出し電位差が得られる。
【０１５７】
上記発明１６は、例えば、上記上記発明１２のセルプレート信号複数回遷移動作において、遷移回数を増やすことにより読み出し電位差は大きくなるが、この読み出し電位差は飽和するため、遷移回数を最適化することにより、低消費電力の効果がある。
【０１５８】
上記発明１７〜１９は、例えば、上記発明１２〜１５の発明のようにセルプレート信号を複数回遷移させるときに、その遷移電圧を電源電圧より小さな電圧とし、読み出し電位差を大きくするとともに低消費電力の効果がある。
【０１５９】
これにより、セルプレート信号を複数回遷移させることにより、強誘電体メモリセルキャパシタからビット線に読み出される電荷量を大きくすることができ、特に低電圧動作が可能な強誘電体メモリ装置のデータ読み出し方法及び強誘電体メモリ装置を実現することができるという効果がある。
【０１６０】
以上説明したように、上記発明では、例えば、セルプレート電極にパルス状のセルプレート信号ＣＰを印加した後の、ビット線ＢＬ０と／ＢＬ０と電位を利用して、それらの電位をセンスアンプにより論理電圧”Ｈ”と”Ｌ”に変化させる構成としたことにより、低電圧での動作が従来に比べてより一層確実に行える強誘電体メモリ装置の読み出し方法及び強誘電体メモリ装置を提供することが出来る。
【産業上の利用可能性】
【０１６１】
本発明にかかる強誘電体メモリ装置、及び強誘電体メモリ装置のデータの読み出しおよび再書き込み方法は、低電圧動作が従来に比べてより一層確実に行えるという長所を有し、強誘電体メモリ装置等として有用である。
【図面の簡単な説明】
【０１６２】
【図１】図１は、本発明の第１の実施の形態の強誘電体キャパシタの動作タイミング図である。
【図２】図２は、本発明の第１の実施の形態の強誘電体キャパシタの動作のヒステリシス特性図である。
【図３】図３は、本実施の形態の他の例の強誘電体キャパシタの動作タイミング図である。
【図４】図４は、本実施の形態の他の例の強誘電体キャパシタの動作のヒステリシス特性図である。
【図５】図５は、本発明の第１の実施の形態における電源電圧とデータ読み出し時ビット線電圧の関係図である。
【図６】図６は、本発明の第２の実施の形態の強誘電体キャパシタの動作のヒステリシス特性図である。
【図７】図７は、本発明の第３の実施の形態の動作タイミング図である。
【図８】図８は、本発明の第４の実施の形態における動作タイミング図である。
【図９】図９は、本発明の第４の実施の形態における強誘電体キャパシタの動作のヒステリシス特性図である。
【図１０】図１０は、本発明の第４の実施の形態における電源電圧とデータ読み出し時ビット線電圧の関係図である。
【図１１】図１１は、本発明におけるプレート遷移動作方式と第４の実施の形態におけるプレートパルス駆動動作方式との選択切り換え点の電源電圧依存性を示す図である。
【図１２】図１２は、本発明の第５の実施の形態における強誘電体キャパシタの動作のヒステリシス特性図である。
【図１３】図１３は、本発明の第５の実施の形態における電源電圧とデータ読み出し時ビット線電圧の関係図である。
【図１４】図１４は、１Ｔ１Ｃ型のメモリセル構成図である。
【図１５】図１５は、本発明の第６の実施の形態における動作タイミング図である。
【図１６】図１６は、本発明の第７の実施の形態における動作タイミング図である。
【図１７】図１７は、本発明の第８の実施の形態における動作タイミング図である。
【図１８】図１８は、本発明の第８の実施の形態における強誘電体キャパシタの動作のヒステリシス特性図である。
【図１９】図１９は、本発明の第９の実施の形態における動作タイミング図である。
【図２０】図２０は、本発明の第８、第９の実施の形態における動作におけるプレート駆動回数とビット線読み出し電圧の関係図である。
【図２１】図２１は、本発明の第１０の実施の形態における動作タイミング図である。
【図２２】図２２は、本発明の第１０の実施の形態における強誘電体キャパシタの動作のヒステリシス特性図である。
【図２３】図２３は、本発明の第１１の実施の形態における動作タイミング図である。
【図２４】図２４は、本発明の第１１の実施の形態における強誘電体キャパシタの動作のヒステリシス特性図である。
【図２５】図２５は、本発明の第１２の実施の形態における動作タイミング図である。
【図２６】図２６は、本発明の第１２の実施の形態における強誘電体キャパシタの動作のヒステリシス特性図である。
【図２７】図２７は、２Ｔ２Ｃ型のメモリセル構成図である。
【図２８】図２８は、従来例の動作タイミング図である。
【図２９】図２９は、従来例の強誘電体キャパシタの動作のヒステリシス特性図である。
【図３０】図３０は、従来例のビット線容量とビット線電圧の関係図である。
【図３１】図３１は、メモリセルの構成の一例を示す図である。
【図３２】図３２は、センスアンプ回路の構成の一例を示す図である。
【図３３】図３３は、従来例の動作タイミング図である。
【図３４】図３４は、従来例の強誘電体キャパシタの動作のヒステリシス特性図である。
【図３５】図３５は、従来例の電源電圧とデータ読み出し時ビット線電圧の関係図である。
【符号の説明】
【０１６３】
１  メモリセル
２  ビット線プリチャージ回路
３  センスアンプ
４  リファレンス電圧発生回路
Ｐ２０１〜Ｐ２０３、Ｐ４０１〜Ｐ４０３、Ｐ９０１〜Ｐ９０３  強誘電体キャパシタの読み出し時の状態を示す点
Ｃ０〜Ｃ９、Ｃ００〜Ｃ０９、Ｃ１０〜Ｃ３７  強誘電体キャパシタ
ＣＰＤ  セルプレートドライバ
ＳＡ０〜ＳＡ３  センスアンプ
ＣＰ  セルプレート信号
ＷＬ、ＷＬ０〜ＷＬ３  ワード線
ＢＬ、／ＢＬ、ＢＬ０〜ＢＬ３、／ＢＬ０〜／ＢＬ３  ビット線
ＢＰ  ビット線プリチャージ信号
／ＳＡＰ、ＳＡＮ、ＳＡＥ  センスアンプ制御信号
ＶＳＳ  接地電圧
ＶＤＤ  電源電圧
ＲＣＰ  リファレンスセルプレート信号
ＲＷＬ  リファレンスワード線
ＥＱ０、ＥＱ１  ビット線イコライズ信号
ＩＮＶ  否定回路
Ｑｎ０〜Ｑｎ２７  Ｎチャネル型ＭＯＳトランジスタ
Ｑｐ２１〜Ｑｐ２３  Ｐチャネル型ＭＯＳトランジスタ
ｔ１１〜ｔ２１８  時刻
Ｌ１Ｈ〜Ｌ３Ｈ、Ｌ１Ｌ〜Ｌ３Ｌ  ビット線容量を示す直線
Ｈ１１〜Ｈ２１５、Ｌ１１〜Ｌ２１５  各動作状態での強誘電体キャパシタの状態を示す点
ＶＨ１〜ＶＨ２１  “Ｈ”の読み出し電圧
ＶＬ１〜ＶＬ２１  “Ｌ”の読み出し電圧
ΔＶ１〜ΔＶ２１  読み出し電位差
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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