(57)【要約】【課題】フラッシュメモリなどの半導体記憶装置において、Ｘ系周辺回路のレイアウト面積を低減し、メモリセルの消去ディスターブを低減することである。【解決手段】ビット線の制御単位である１ブロック分のサブデコーダ３０を２個のメインデコーダ１０で制御する構成とすることにより、レイアウト面積の決定要因となっていたゲートデコーダからサブデコーダへの配線ＳＧの本数を減らし、Ｘ系周辺回路のレイアウト面積を低減する。また、このような構成により、選択メインデコーダ非選択セクタ数が減少し、消去ディスターブが減少する。【選択図】　　　　図２
2004013998.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルからなるメモリセルアレイと、
前記メモリセルアレイ内の任意のメモリセルを選択するメインデコーダおよびゲートデコーダと、
前記メインデコーダおよび前記ゲートデコーダからの信号により前記選択されたメモリセルを駆動するサブデコーダとを有し、
ビット線の制御単位である１ブロック分の前記サブデコーダを複数の前記メインデコーダで制御することを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置であって、
前記半導体記憶装置はフラッシュメモリであることを特徴とする半導体記憶装置。
【請求項３】
請求項１または２記載の半導体記憶装置であって、
前記ゲートデコーダおよび前記サブデコーダのレイアウト面積を決定する、前記ゲートデコーダから前記サブデコーダへの配線の本数を減少するように構成されていることを特徴とする半導体記憶装置。
【請求項４】
請求項１または２記載の半導体記憶装置であって、
前記メモリセルの消去ディスターブを決定する、選択されるメインデコーダに対応する非選択セクタ数を減少させるように構成されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリなどの半導体記憶装置に関し、特にその装置のＸ系周辺回路のレイアウト面積の低減に適用して有効な技術に関する。
【０００２】
【従来の技術】
たとえば、本発明者が検討した技術として、電気的に書込みおよび消去が可能な不揮発性メモリの一つとしてフラッシュメモリがある。フラッシュメモリにおいては、書込み、消去ともトンネル電流を用いて浮遊ゲートの電荷放出、注入を行う、いわゆるＡＮＤ型のメモリセル構造が知られている。
【０００３】
このフラッシュメモリのＸ系周辺回路には、Ｘ系デコーダの高速化を図るために、複数のブロックに分割されたメモリセルアレイのうち、任意のブロックを選択するメインデコーダ、選択されたブロック内の特定のワード線を選択するゲートデコーダ、ならびにサブデコーダとに階層化されたものがある。
【０００４】
なお、このようなフラッシュメモリなどの半導体記憶装置に関する技術としては、たとえば１９９４年１１月５日、株式会社培風館発行の「アドバンスト　エレクトロニクス　シリーズ　Ｉ―９　超ＬＳＩメモリ」Ｐ２３〜Ｐ２８に記載される技術などが挙げられる。
【０００５】
【発明が解決しようとする課題】
ところで、前記のようなフラッシュメモリなどの半導体記憶装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００６】
たとえば、本発明者が本発明の前提として検討した５１２Ｍｂ（ｂｉｔ）フラッシュメモリにおけるＸ系周辺回路の１ブロック分の構成の一例を図５に示す。当該Ｘ系周辺回路は、メインデコーダ１１０、ゲートデコーダ１２０およびサブデコーダ１３０などからなり、メインデコーダ１１０の出力配線はサブデコーダ１３０内の各ＭＯＳトランジスタ１３１のソースに接続され、ゲートデコーダ１２０からサブデコーダ１３０への配線ＳＧは１本ごとにサブデコーダ内の各１個のＭＯＳトランジスタ１３１のゲートに接続され、サブデコーダ１３０の出力配線はワード線ＷＬとしてメモリセルアレイ内の各メモリセルのコントロールゲートに接続されており、ビット線の制御単位である１ブロック分のサブデコーダ１３０を１個のメインデコーダ１１０で制御するように構成されている。
【０００７】
このような構成を採用した場合、５１２Ｍｂフラッシュメモリでは、たとえば一例として、ゲートデコーダ１２０からサブデコーダ１３０への配線ＳＧの本数が２５６本となり、サブデコーダ１３０の出力配線であるワード線ＷＬの本数が１２８本となる。
【０００８】
しかし、このような構成の場合、ゲートデコーダ１２０からサブデコーダ１３０への配線ＳＧの本数がゲートデコーダ１２０およびサブデコーダ１３０のレイアウト面積の決定要因となっているため、Ｘ系周辺回路のレイアウト面積の低減が不可能であるという問題が考えられる。
【０００９】
また、今後、メモリの大容量化が進むにつれて、チップ面積に対するＸ系周辺回路のレイアウト面積の割合が増加するという問題が考えられる。
【００１０】
そこで、本発明の目的は、フラッシュメモリなどの半導体記憶装置において、ビット線の制御単位である１ブロック分のサブデコーダを複数のメインデコーダで制御することにより、Ｘ系周辺回路のレイアウト面積を低減することができる半導体記憶装置を提供するものである。
【００１１】
また、本発明の他の目的は、フラッシュメモリなどの半導体記憶装置において、ワード線における選択メインデコーダの非選択セクタ数を減少させることにより、消去ディスターブを減少させることができる半導体記憶装置を提供するものである。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
すなわち、本発明による半導体記憶装置は、複数のメモリセルからなるメモリセルアレイと、前記メモリセルアレイ内の任意のメモリセルを選択して駆動するメインデコーダ、ゲートデコーダおよびサブデコーダとを有し、ビット線の制御単位である１ブロック分の前記サブデコーダを複数の前記メインデコーダで制御することを特徴とするものである。
【００１５】
また、本発明による半導体記憶装置は、さらに、フラッシュメモリなどの不揮発性メモリであること特徴とするものである。
【００１６】
また、本発明による半導体記憶装置は、さらに、Ｘ系周辺回路のレイアウト面積の決定要因となっている前記ゲートデコーダから前記サブデコーダへの配線の本数が少なくなるように構成されていることを特徴とするものである。
【００１７】
また、本発明による半導体記憶装置は、さらに、前記メモリセルの消去ディスターブの決定要因となっている選択メインデコーダの非選択セクタ数を少なくするように構成されていることを特徴とするものである。
【００１８】
よって、前記半導体記憶装置によれば、ゲートデコーダおよびサブデコーダのレイアウト面積が低減されるので、Ｘ系周辺回路のレイアウト面積の低減が可能となる。また、メモリセルの消去ディスターブの減少が可能となる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
図１は本発明の一実施の形態の半導体記憶装置を示す構成図、図２は本実施の形態の半導体記憶装置におけるＸ系周辺回路の１ブロック分の構成図、図３は本実施の形態の半導体記憶装置におけるＸ系周辺回路のレイアウト面積の低減効果を示す説明図、図４は本実施の形態の半導体記憶装置における消去ディスターブの軽減効果を示す説明図である。
【００２１】
まず、図１により本実施の形態の半導体記憶装置の構成の一例を説明する。
【００２２】
本実施の形態の半導体記憶装置は、たとえば５１２Ｍｂ（ｂｉｔ）フラッシュメモリとされ、メモリセルアレイ１と、メインデコーダ１０、ゲートデコーダ２０、サブデコーダ３０などからなるＸ系周辺回路と、センスラッチ回路２、データラッチ回路３などからなるＹ系周辺回路と、メインアンプ、入力データ演算回路、入出力バッファ、制御信号入力バッファ、データ入出力制御回路、レディ／ビジィ回路、システムクロック回路、ステイタスレジスタテスト系回路、コマンドデコーダ、ＲＯＭ制御系回路、ＲＯＭ、ＲＯＭデコーダ、ＣＰＵ、電源制御回路、電源切り替え回路、チャージポンプ降圧系回路、基準電源、アドレスカウンタ、救済系回路、アドレスジェネレータ、冗長ヒューズ・トリミングヒューズなどからなる間接周辺回路の一般的な構成からなり、周知の半導体製造技術によって１個の半導体チップ上に形成されている。
【００２３】
このフラッシュメモリは、外部端子を介して制御信号入力バッファにチップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、リセット信号／ＲＥＳ、コマンドデータイネーブル信号／ＣＤＥ、アウトプットイネーブル信号／ＯＥなどの制御信号が入力され、またデータ入出力制御回路にシリアルクロック信号ＳＣが入力され、これらの信号に基づいて内部回路制御のためのコマンド、タイミング信号が発生される。また、レディ／ビジィ回路から外部端子を介してレディ／ビジィ信号Ｒ／Ｂが出力されている。
【００２４】
このフラッシュメモリにおいて、メモリセルアレイ１は、ワード線ＷＬとビット線ＢＬとの交点に配置される複数のメモリセルＭＣからなり、左右および上下に４つに分割されている。このメモリセルアレイ１内の任意のメモリセルＭＣが、メインデコーダ１０、ゲートデコーダ２０およびサブデコーダ３０により選択され、この選択されたメモリセルＭＣに対して、センスラッチ回路２、データラッチ回路３、メインアンプ、入力データ演算回路および入出力バッファを介してデータの書込み／読出しが行われる。
【００２５】
次に、図２により、本実施の形態の半導体記憶装置におけるＸ系周辺回路の構成の一例を説明する。
【００２６】
本実施の形態の半導体記憶装置（フラッシュメモリなど）におけるＸ系周辺回路は、たとえば、メインデコーダ１０、ゲートデコーダ２０およびサブデコーダ３０などからなり、メインデコーダ１０の出力配線はサブデコーダ３０内の各ＭＯＳトランジスタ３１のソースに接続され、ゲートデコーダ２０からサブデコーダ３０への配線ＳＧは１本ごとにサブデコーダ３０内の複数（図２の例では２個）のＭＯＳトランジスタ３１のゲートに接続され、サブデコーダ３０の出力配線はワード線ＷＬとしてメモリセルアレイ内の各メモリセルのコントロールゲートに接続されており、特にビット線の制御単位である１ブロック分のサブデコーダ３０を複数（図２の例では２個）のメインデコーダ１０で制御するように構成されている。
【００２７】
メインデコーダ１０は、ビット線の制御単位である複数のブロックの内、任意のブロックを選択し、選択されたブロックのサブデコーダ３０に電源信号を出力し、メモリセルアレイにビット線制御信号を出力するようになっている。
【００２８】
ゲートデコーダ２０は、任意のワード線ＷＬを選択し、サブデコーダ３０に制御信号を出力し、その制御信号でゲートデコーダ２０からサブデコーダ３０への配線ＳＧ１本ごとに１ブロック分のサブデコーダ３０内の複数（図２の例では２個）のＭＯＳトランジスタ３１を制御するようになっている。
【００２９】
サブデコーダ３０は、複数のＭＯＳトランジスタ３１からなり、各ＭＯＳトランジスタ３１は複数のインバータを構成しており、その出力はワード線ＷＬとしてメモリセルアレイへ出力される。そして、メインデコーダ１０からの電源信号とゲートデコーダ２０からの制御信号により、任意のワード線ＷＬが選択されて駆動される。図２に示した構成では、ＭＯＳトランジスタ３１は、Ｎチャネル型ＭＯＳトランジスタとなっているが、これに限定されることなくＰチャネル型トランジスタでもよく、また、これらの混合によるＣＭＯＳインバータであっても良い。
【００３０】
このような構成の場合、５１２Ｍｂフラッシュメモリでは、たとえば一例として、ゲートデコーダ２０からサブデコーダ３０への配線ＳＧの本数が１２８本となり、サブデコーダ３０の出力配線であるワード線ＷＬの本数が１２８本となる。
【００３１】
次に、図３により、本実施の形態の半導体記憶装置におけるＸ系周辺回路のレイアウト面積の低減効果について説明する。なお、面積削減率は、チップ面積１００ｍｍ２として計算した値である。
【００３２】
５１２Ｍｂフラッシュメモリの場合、本発明の前提技術のように、１ブロック分のサブデコーダ１３０を１個のメインデコーダ１１０で制御する構成とした場合、ゲートデコーダ１２０からサブデコーダ１３０への配線ＳＧの本数が２５６本必要とされていた（図５）。
【００３３】
しかし、本実施の形態のように１ブロック分のサブデコーダ３０を２個のメインデコーダ１０で制御する構成とすることにより、ゲートデコーダ２０からサブデコーダ３０への配線ＳＧの本数が半分の１２８本で足りることとなる（図２）。
【００３４】
よって、サブデコーダ３０のレイアウト面積は、ゲートデコーダ２０からサブデコーダ３０への配線ＳＧの本数で決まっていたので、サブデコーダ３０のレイアウト面積が低減されることとなる。具体的には、サブデコーダ３０のレイアウト面積が、ワード線乗換え部、給電部を除いて約４．３８ｍｍ２から約２．６４ｍｍ２へ削減される（図３）。
【００３５】
また、５１２Ｍｂフラッシュメモリにおいて、本発明の前提技術のように、１ブロック分のサブデコーダ１３０を１個のメインデコーダ１１０で制御する構成とした場合では、ゲートデコーダ１２０の領域にはゲート配線が合計５１２本通っていた。そして、当該配線がゲートデコーダ１２０のレイアウト面積の決定要因となっていた。したがって、本実施の形態のように１ブロック分のサブデコーダ３０を２個のメインデコーダ１０で制御する構成とすることにより、ゲートデコーダ２０の個数は半分になり下地面積が半減する。同時に、ゲート配線の本数も半減する。結果的に、ゲートデコーダ２０のレイアウト面積は半減し、約４．７７ｍｍ２から約２．６６ｍｍ２へ削減される（図３）。
【００３６】
さらに、メインデコーダ１０に関しては、メインデコーダ１０の領域内の配線数は少ないので、メインデコーダ１０のレイアウト面積は下地の面積で決まる。
【００３７】
５１２Ｍｂフラッシュメモリの場合、１ブロック分のサブデコーダ３０を２個のメインデコーダ１０で制御する構成とすることにより、メインデコーダ１０の個数は倍増する。しかし、メモリセルアレイに直接出力するビット線制御部は１ブロック当たり１つであることから、メインデコーダ１０のレイアウト面積は単純に倍増とはならない。結果的に、メインデコーダ１０の面積は、約１．１８ｍｍ２から約１．８３ｍｍ２へとわずかに増加するだけである（図３）。
【００３８】
上記の結果を総合すると、Ｘ系周辺回路のレイアウト面積は、約１０．３３ｍｍ２から約７．１３ｍｍ２へと低減する。この値は、面積削減率で約−３．２％にあたる（図３）。
【００３９】
次に、図４により、本実施の形態の半導体記憶装置における消去ディスターブの軽減効果について説明する。
【００４０】
１ブロック分のサブデコーダ１３０を１個のメインデコーダ１１０で制御する構成（図５）と、本実施の形態に係る１ブロック分のサブデコーダ３０を２個のメインデコーダ１０で制御する構成（図２）とを比較すると、異なるモードは、消去バイアス時のみである。この相違点は、メモリセルの消去ウェルディスターブに利いてくる。本実施の形態のように１ブロック分のサブデコーダ３０を２個のメインデコーダ１０で制御する構成とすることで、選択メインデコーダの非選択セクタ数が減少し、非選択メインデコーダの選択セクタ数が増加する。これら２つのセクタでは、ディスターブの大きさが異なるため、ディスターブの総時間は減少する（図４）。
【００４１】
すなわち、５１２Ｍｂフラッシュメモリの場合、１ブロック分のサブデコーダ３０を２個のメインデコーダ１０で制御する構成とすることで、選択メインデコーダの非選択セクタ数は２５５本から１２７本へ減少し、非選択メインデコーダの選択セクタ数は１本から２本へ増加する。また、非選択メインデコーダの非選択セクタ数は１２８ブロック構成の場合、２５５本×１２７＝３２３８５本から１２７本×２５５＝３２３８５本へとなるので増減しない。
【００４２】
そして、選択メインデコーダの非選択セクタのディスターブ時間は約２．１時間から約１．１時間へ減少し、非選択メインデコーダの選択セクタのディスターブ時間は約１．１時間から約２．１時間へ増加する。また、非選択メインデコーダの非選択セクタのディスターブ時間は約２７０時間と同じである（図４）。
【００４３】
したがって、各セクタにかかる電圧を考慮して、ディスターブ総時間を計算すると、メモリセルにかかる消去ディスターブ時間が２Ｖ換算で約７．５３時間から約６．７６時間へと減少する（図４）。
【００４４】
よって、データ消去時に起こる非選択メモリセルへの微量の電子注入により当該非選択メモリセルのしきい値電圧が変動して書込みデータが失われてしまうという消去ディスターブを減少させることが可能となる。
【００４５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４６】
たとえば、前記実施の形態においては、５１２Ｍｂフラッシュメモリについて説明したが、これに限定されるものではなく、２５６Ｍｂ以下または１Ｇｂ以上のフラッシュメモリ、ならびにＥＥＰＲＯＭなど、その他のメモリについても適用可能であり、特に大容量化になるほど本発明の効果は大きい。
【００４７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
（１）ビット線の制御単位である１ブロック分のサブデコーダを複数のメインデコーダで制御する構成としたので、ゲートデコーダおよびサブデコーダのレイアウト面積の決定要因となっていたゲートデコーダからサブデコーダへの配線の本数を減らすことができ、ゲートデコーダおよびサブデコーダのレイアウト面積が低減される。また、このような構成とした場合、メインデコーダのレイアウト面積は微増するに過ぎないので、Ｘ系周辺回路のレイアウト面積の低減が可能となる。
（２）ビット線の制御単位である１ブロック分のサブデコーダを複数のメインデコーダで制御する構成としたので、ワード線における選択メインデコーダの非選択セクタ数が減少し、メモリセルの消去ディスターブが減少する。
（３）具体的には、ビット線の制御単位である１ブロック分のサブデコーダを２個のメインデコーダで制御する構成を５１２Ｍｂフラッシュメモリに適用した場合は、以下の効果が得られる。
【００４８】
（ａ）ゲートデコーダからサブデコーダへの配線の本数が半減するので、サブデコーダのレイアウト面積が約１．７ｍｍ２縮小する。
【００４９】
（ｂ）ゲートデコーダ数が半減するので、ゲートデコーダのレイアウト面積は、ほぼ半減する。
【００５０】
（ｃ）メインデコーダは、サブデコーダ制御部のみの面積倍増となるので、レイアウト面積増加の影響は少ない。
【００５１】
（ｄ）上記（ａ），（ｂ），（ｃ）より、Ｘ系周辺回路のレイアウト面積が約３．２ｍｍ２縮小し、チップサイズに対して約３％の減少となる。
【００５２】
（ｅ）ワード線における選択メインデコーダの非選択セクタ数が２５５本から１２７本へ減少するため、メモリセルにかかる消去ディスターブ時間が、２Ｖ換算で約７．５３時間から約６．７６時間へ減少する。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体記憶装置を示す構成図である。
【図２】本発明の一実施の形態の半導体記憶装置におけるＸ系周辺回路の１ブロック分の構成図である。
【図３】本実施の形態の半導体記憶装置におけるＸ系周辺回路のレイアウト面積の低減効果を示す説明図である。
【図４】本実施の形態の半導体記憶装置における消去ディスターブの軽減効果を示す説明図である。
【図５】本発明の前提として検討した半導体記憶装置におけるＸ系周辺回路の１ブロック分の構成図である。
【符号の説明】
１　メモリセルアレイ
２　センスラッチ回路
３　データラッチ回路
１０，１１０　メインデコーダ
２０，１２０　ゲートデコーダ
３０，１３０　サブデコーダ
３１，１３１　ＭＯＳトランジスタ
ＳＧ　ゲートデコーダからサブデコーダへの配線
ＷＬ　ワード線
ＢＬ　ビット線
ＭＣ　メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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