(57)【要約】【課題】ダイレクトセンス方式を採用する半導体メモリにおいて、コラム選択に関連する回路のレイアウト面積を縮小すること。【解決手段】データ書き込み時に、トランジスタ４１，４２を介して、一方のデータバスＤＢＸに一方のビット線ＢＬＸｎが接続され、トランジスタ４３，４４を介して、他方のデータバスＤＢＺに他方のビット線ＢＬＺｎが接続される。データ読出時に、一方のビット線ＢＬＸｎがハイレベルで、他方のビット線ＢＬＺｎがローレベルであれば、トランジスタ４８，４７，４３を介して、他方のデータバスＤＢＺに相対的に電位レベルの低い電源電位ＶＳＳが印加され、他方のデータバスＤＢＺの論理がゼロとなり、一方のデータバスＤＢＸの論理が１となる。ビット線ＢＬＸｎ，ＢＬＺｎの電位レベルが逆のときは、データバスＤＢＸ，ＤＢＺの論理が反転する。【選択図】　　　　図２
2004095017.tif 000002
【特許請求の範囲】
【請求項１】
一対のビット線と、
書き込みデータ信号の伝送および読み出しデータ信号の伝送の両方に共通して用いられる一対のデータバスと、
前記一対のデータバスのうちの一方のデータバスに接続され、コラム選択信号によりオン状態となる第１のトランジスタと、
前記第１のトランジスタに接続され、前記一対のビット線のうちの一方のビット線に接続され、書き込み信号によりオン状態となる第２のトランジスタと、
前記一対のデータバスのうちの他方のデータバスに接続され、前記コラム選択信号によりオン状態となる第３のトランジスタと、
前記第３のトランジスタに接続され、前記一対のビット線のうちの他方のビット線に接続され、書き込み信号によりオン状態となる第４のトランジスタと、
前記第１のトランジスタに接続され、読み出し信号によりオン状態となる第５のトランジスタと、
前記第５のトランジスタに接続され、前記他方のビット線の電位レベルに応じてオン状態となり、前記第５のトランジスタに相対的に電位レベルの低い電源電位を供給する第６のトランジスタと、
前記第３のトランジスタに接続され、読み出し信号によりオン状態となる第７のトランジスタと、
前記第７のトランジスタに接続され、前記一方のビット線の電位レベルに応じてオン状態となり、前記第７のトランジスタに相対的に電位レベルの低い電源電位を供給する第８のトランジスタと、
からなるデータの入出回路部を具備することを特徴とするセンスアンプ。
【請求項２】
前記ビット線対間に接続され、前記他方のビット線が相対的に低い電位レベルのときにオン状態となって、前記一方のビット線を相対的に高い電位レベルに保持する第１のＰＭＯＳトランジスタ、および前記一方のビット線が相対的に低い電位レベルのときにオン状態となって、前記他方のビット線を相対的に高い電位レベルに保持する第２のＰＭＯＳトランジスタよりなるＰＭＯＳ回路部と、
前記ビット線対間に接続され、前記他方のビット線が相対的に高い電位レベルのときにオン状態となって、前記一方のビット線を相対的に低い電位レベルに保持する第１のＮＭＯＳトランジスタ、および前記一方のビット線が相対的に高い電位レベルのときにオン状態となって、前記他方のビット線を相対的に低い電位レベルに保持する第２のＮＭＯＳトランジスタよりなるＮＭＯＳ回路部と、
からなるラッチ回路部をさらに具備することを特徴とする請求項１に記載のセンスアンプ。
【請求項３】
データの書き込み時に、前記ラッチ回路部により、前記一方のビット線が相対的に高い電位レベルに保持され、かつ前記他方のビット線が相対的に低い電位レベルに保持された後に、前記第２のトランジスタおよび前記第４のトランジスタがオン状態に切り替わるように制御されることを特徴とする請求項１または２に記載のセンスアンプ。
【請求項４】
データの書き込み時に、前記ラッチ回路部により、前記一方のビット線が相対的に低い電位レベルに保持され、かつ前記他方のビット線が相対的に高い電位レベルに保持された後に、前記第２のトランジスタおよび前記第４のトランジスタがオン状態に切り替わるように制御されることを特徴とする請求項１または２に記載のセンスアンプ。
【請求項５】
データの読み出し時に、前記ラッチ回路部により、前記一方のビット線が相対的に高い電位レベルに保持され、かつ前記他方のビット線が相対的に低い電位レベルに保持される前に、前記第５のトランジスタおよび前記第７のトランジスタがオン状態に切り替わるように制御されることを特徴とする請求項１または２に記載のセンスアンプ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、センスアンプに関し、特にダイレクトセンス方式を採用するダイナミックランダムアクセスメモリ（以下、ＤＲＡＭとする）のセンスアンプの入出力回路の構成に関する。
【０００２】
【従来の技術】
図８は、ダイレクトセンス方式を採用するＤＲＡＭの従来のセンスアンプの全体構成を示す回路図である。図８に示すように、センスアンプ１は、第１のビット線ショート回路部１１、第１のトランスファ回路部１２、ＰＭＯＳ回路部１３とＮＭＯＳ回路部１４とからなるラッチ回路部、第２のビット線ショート回路部１５、入出力回路部１６、第２のトランスファ回路部１７および第３のビット線ショート回路部１８により構成されている。
【０００３】
図９は、図８に示すセンスアンプ１の入出力回路部１６の構成を示す回路図である。入出力回路部１６は、データ書き込み時に当該コラムを選択するための４個のトランジスタ２１，２２，２３，２４と、データ読み出し時に当該コラムを選択するための４個のトランジスタ２５，２６，２７，２８により構成されている。
【０００４】
第１のトランジスタ２１および第２のトランジスタ２２は、書き込みデータ信号が供給される書き込み専用データバスＷＤＢＸと、ビット線ＢＬＸｍとの間に接続されている。第３のトランジスタ２３および第４のトランジスタ２４は、書き込みデータ信号の論理を反転させた信号が供給される書き込み専用データバスＷＤＢＺと、ビット線ＢＬＸｍに対して論理が反転したビット線ＢＬＺｍとの間に接続されている。ここで、ビット線対ＢＬＸｍ，ＢＬＺｍおよび後述するコラム選択信号ＣＬＺｍの“ｍ”は、コラム列を識別するための添え字である。
【０００５】
第１のトランジスタ２１および第３のトランジスタ２３は、書き込み信号ＷＣＬＺの電位レベルに応じてオン／オフする。第２のトランジスタ２２および第４のトランジスタ２４は、図示しないメモリセルアレイへのアクセス時に当該コラムを選択するためのコラム選択信号ＣＬＺｍの電位レベルに応じてオン／オフする。
【０００６】
第５のトランジスタ２５および第６のトランジスタ２６は、読み出しデータ信号が供給される読み出し専用データバスＲＤＢＸと、相対的に低い電位レベルの電源電位ＶＳＳを供給するための第９のトランジスタ２９との間に接続されている。第７のトランジスタ２７および第８のトランジスタ２８は、読み出しデータ信号の論理を反転させた信号が供給される読み出し専用データバスＲＤＢＺと、第９のトランジスタ２９との間に接続されている。
【０００７】
第５のトランジスタ２５および第７のトランジスタ２７は、前記コラム選択信号ＣＬＺｍの電位レベルに応じてオン／オフする。第６のトランジスタ２６は、前記ビット線ＢＬＺｍの電位レベルに応じてオン／オフする。第８のトランジスタ２８は、前記ビット線ＢＬＸｍの電位レベルに応じてオン／オフする。第９のトランジスタ２９は、読み出し信号ＲＣＬＺの電位レベルに応じてオン／オフする。
【０００８】
データの書き込み時には、書き込み信号ＷＣＬＺが相対的に高い電位レベル（以下、ハイレベルとする）となり、第１および第３のトランジスタ２１，２３がオン状態となる。また、コラム選択信号ＣＬＺｍがハイレベルとなり、第２および第４のトランジスタ２２，２４がオン状態となる。それによって、書き込み専用データバスＷＤＢＸからビット線ＢＬＸｍに、書き込みデータ信号が供給される。また、書き込み専用データバスＷＤＢＺからビット線ＢＬＺｍに、書き込みデータ信号の反転信号が供給される。
【０００９】
データの読み出し時には、読み出し信号ＲＣＬＺがハイレベルとなるので、第９のトランジスタ２９がオン状態となり、第６および第８のトランジスタ２６，２８にそれぞれ電源電位ＶＳＳが印加される。また、コラム選択信号ＣＬＺｍがハイレベルとなり、第５および第７のトランジスタ２５，２７がオン状態となる。
【００１０】
このとき、ビット線ＢＬＸｍがハイレベルで、それを反転したビット線ＢＬＺｍが相対的に低い電位レベル（以下、ローレベルとする）である場合には、第６のトランジスタ２６はオフ状態となり、第８のトランジスタ２８がオン状態となる。また、読み出し専用データバスＲＤＢＸ、読み出し専用データバスＲＤＢＺはあらかじめハイレベルにプリチャージされている。したがって、読み出し専用データバスＲＤＢＸに供給される信号の論理は１となり、読み出し専用データバスＲＤＢＺに供給される信号の論理はゼロとなる。ビット線ＢＬＸｍがローレベルで、ビット線ＢＬＺｍがハイレベルの場合には、読み出し専用データバスＲＤＢＸ、ＲＤＢＺにそれぞれ供給される信号の論理は逆転する。
【００１１】
【発明が解決しようとする課題】
しかしながら、上述した従来のセンスアンプでは、読み出しデータを伝送するバスと、書き込みデータを伝送するバスとが分離されているため、センスアンプのレイアウト面積が大きいという問題点がある。
【００１２】
本発明は、上記問題点に鑑みてなされたものであって、ダイレクトセンス方式を採用する半導体メモリにおいて、コラム選択に関連する回路のレイアウト面積を縮小することを可能とするセンスアンプを提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、本発明は、データバスを、書き込みデータ信号の伝送および読み出しデータ信号の伝送の両方に共通して用いる構成とする。そして、センスアンプの入出力回路部をつぎのような構成とする。コラム選択信号によりオン状態となる第１のトランジスタと、書き込み信号によりオン状態となる第２のトランジスタとを接続し、これを一方のデータバスと一方のビット線との間に接続する。同様に、コラム選択信号によりオン状態となる第３のトランジスタと、書き込み信号によりオン状態となる第４のトランジスタとを接続し、これを他方のデータバスと他方のビット線との間に接続する。また、第１のトランジスタに対して、読み出し信号によりオン状態となる第５のトランジスタを接続する。さらに、第５のトランジスタに対して、他方のビット線がハイレベルのときにオン状態となって、第５のトランジスタに相対的に電位レベルの低い電源電位を供給する第６のトランジスタを接続する。同様に、第３のトランジスタに対して、読み出し信号によりオン状態となる第７のトランジスタを接続する。さらに、第７のトランジスタに対して、一方のビット線がハイレベルのときにオン状態となって、第７のトランジスタに相対的に電位レベルの低い電源電位を供給する第８のトランジスタを接続する。この発明によれば、データの書き込みおよび読み出しに対して、データバスが共通であるため、センスアンプのコラム選択に関連する回路、すなわち入出力回路部のレイアウト面積が縮小される。
【００１４】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１は、本発明にかかるセンスアンプの全体構成の一例を示す回路図である。図１に示すように、センスアンプ３は、第１のビット線ショート回路部１１、第１のトランスファ回路部１２、ＰＭＯＳ回路部１３とＮＭＯＳ回路部１４とからなるラッチ回路部、第２のビット線ショート回路部１５、入出力回路部３６、第２のトランスファ回路部１７および第３のビット線ショート回路部１８により構成されている。図１において、ＷＬＺはワード線であり、ＶＣＰはセルプレート電源を表している。
【００１５】
図２は、図１に示すセンスアンプ３の入出力回路部３６の構成を示す回路図である。入出力回路部３６は、８個のトランジスタ４１，４２，４３，４４，４５，４６，４７，４８により構成されている。
【００１６】
第１のトランジスタ４１および第２のトランジスタ４２は、書き込みデータ信号が供給されるデータバスＤＢＸと、ビット線ＢＬＸｎとの間に接続されている。第３のトランジスタ４３および第４のトランジスタ４４は、書き込みデータ信号の論理を反転させた信号が供給されるデータバスＤＢＺと、ビット線ＢＬＸｎに対して論理が反転したビット線ＢＬＺｎとの間に接続されている。
【００１７】
第１のトランジスタ４１および第３のトランジスタ４３は、コラム選択信号ＣＬＺｎの電位レベルに応じてオン／オフする。ここで、コラム選択信号ＣＬＺｎおよび前記ビット線対ＢＬＸｎ，ＢＬＺｎの“ｎ”は、コラム列を識別するための添え字である。第２のトランジスタ４２および第４のトランジスタ４４は、書き込み信号ＷＣＬＺの電位レベルに応じてオン／オフする。
【００１８】
第５のトランジスタ４５および第６のトランジスタ４６は、第１のトランジスタ４１と、相対的に低い電位レベルの電源電位ＶＳＳの印加点との間に接続されている。第７のトランジスタ４７および第８のトランジスタ４８は、第３のトランジスタ４３と電源電位ＶＳＳの印加点との間に接続されている。
【００１９】
第５のトランジスタ４５および第７のトランジスタ４７は、読み出し信号ＲＣＬＺの電位レベルに応じてオン／オフする。第６のトランジスタ４６は、前記ビット線ＢＬＺｎの電位レベルに応じてオン／オフする。第８のトランジスタ４８は、前記ビット線ＢＬＸｎの電位レベルに応じてオン／オフする。
【００２０】
データの書き込み時には、書き込み信号ＷＣＬＺがハイレベルとなり、第２および第４のトランジスタ４２，４４がオン状態となる。また、コラム選択信号ＣＬＺｎがハイレベルとなり、第１および第３のトランジスタ４１，４３がオン状態となる。それによって、データバスＤＢＸからビット線ＢＬＸｎに、書き込みデータ信号が供給される。また、データバスＤＢＺからビット線ＢＬＺｎに、書き込みデータ信号の反転信号が供給される。
【００２１】
データの読み出し時には、読み出し信号ＲＣＬＺがハイレベルとなり、第５および第７のトランジスタ４５，４７がオン状態となる。また、コラム選択信号ＣＬＺｎがハイレベルとなり、第１および第３のトランジスタ４１，４３がオン状態となる。このとき、ビット線ＢＬＸｎがハイレベルで、それを反転したビット線ＢＬＺｎがローレベルである場合には、第６のトランジスタ４６はオフ状態となり、第８のトランジスタ４８がオン状態となる。また、データバスＤＢＸ、ＤＢＺはあらかじめハイレベルにプリチャージされている。
【００２２】
したがって、データバスＤＢＺには、第３、第７および第８のトランジスタ４３，４７，４８を介して、電源電位ＶＳＳが印加されるので、データバスＤＢＺに供給される信号の論理はゼロとなる。一方、データバスＤＢＸに供給される信号の論理は１となる。ビット線ＢＬＸｎがローレベルで、ビット線ＢＬＺｎがハイレベルの場合には、データバスＤＢＸ，ＤＢＺにそれぞれ供給される信号の論理は逆転する。
【００２３】
図３は、図１に示すセンスアンプの第１のビット線ショート回路部１１、第１のトランスファ回路部１２、ラッチ回路部（ＰＭＯＳ回路部１３およびＮＭＯＳ回路部１４）および第２のビット線ショート回路部１５からなるブロックの構成を示す回路図である。第１のビット線ショート回路部１１は、第１のビット線ショート信号ＢＲＳＬＸがハイレベルのときにオン状態となって、ビット線ＢＬＸｎとビット線ＢＬＺｎとを短絡する第９のトランジスタ５１により構成されている。
【００２４】
第１のトランスファ回路部１２は、ビット線ＢＬＸｎおよびビット線ＢＬＺｎの、第１のビット線ショート回路部１１とラッチ回路部のＰＭＯＳ回路部１３との間にそれぞれ設けられた第１０のトランジスタ５２および第１１のトランジスタ５３により構成されている。第１０および第１１のトランジスタ５２，５３は、第１のトランスファ制御信号ＢＬＴＬＸがハイレベルのときにオン状態となる。
【００２５】
ラッチ回路部のＰＭＯＳ回路部１３は、第１２のトランジスタ５４および第１３のトランジスタ５５の２個のＰＭＯＳトランジスタにより構成されている。第１２のトランジスタ５４および第１３のトランジスタ５５は、ビット線対ＢＬＸｎ，ＢＬＺｎの間に接続されている。第１２のトランジスタ５４と第１３のトランジスタ５５との接続ノードには、第１のセンスアンプ活性電位ＰＳＡＺが印加される。第１２のトランジスタ５４は、ビット線ＢＬＺｎの電位レベルに応じてオン／オフする。第１３のトランジスタ５５は、ビット線ＢＬＸｎの電位レベルに応じてオン／オフする。
【００２６】
ラッチ回路部のＮＭＯＳ回路部１４は、第１４のトランジスタ５６および第１５のトランジスタ５７の２個のＮＭＯＳトランジスタにより構成されている。第１４のトランジスタ５６および第１５のトランジスタ５７は、ビット線対ＢＬＸｎ，ＢＬＺｎの間に接続されている。第１４のトランジスタ５６と第１５のトランジスタ５７との接続ノードには、第２のセンスアンプ活性電位ＮＳＡＸが印加される。第１４のトランジスタ５６は、ビット線ＢＬＺｎの電位レベルに応じてオン／オフする。第１５のトランジスタ５７は、ビット線ＢＬＸｎの電位レベルに応じてオン／オフする。
【００２７】
ラッチ回路部は、第１のセンスアンプ活性電位ＰＳＡＺがハイレベルで、かつ第２のセンスアンプ活性電位ＮＳＡＸがローレベルのときに活性化される。このとき、ビット線ＢＬＸｎがハイレベルで、ビット線ＢＬＺｎがローレベルであれば、第１２のトランジスタ５４と第１５のトランジスタ５７がオン状態となる。それによって、ラッチ回路部に、ビット線ＢＬＸｎがハイレベルで、ビット線ＢＬＺｎがローレベルに対応した論理、たとえば１がラッチされたことになる。ビット線ＢＬＸｎがローレベルで、ビット線ＢＬＺｎがハイレベルの場合には、第１３のトランジスタ５５と第１４のトランジスタ５６がオン状態となり、反転した論理、たとえばゼロがラッチされる。
【００２８】
第２のビット線ショート回路部１５は、ＰＭＯＳ回路部１３とＮＭＯＳ回路部１４との間に設けられており、ビット線対ＢＬＸｎ，ＢＬＺｎの間に接続された第１６のトランジスタ５８および第１７のトランジスタ５９により構成されている。第１６のトランジスタ５８と第１７のトランジスタ５９との接続ノードには、プリチャージ電位ＶＰＲが印加される。第１６のトランジスタ５８および第１７のトランジスタ５９は、第２のビット線ショート信号ＢＲＳＸがハイレベルのときにオン状態となって、ビット線ＢＬＸｎとビット線ＢＬＺｎをプリチャージ電位ＶＰＲにプリチャージする。
【００２９】
図４は、図１に示すセンスアンプの第２のトランスファ回路部１７および第３のビット線ショート回路部１８からなるブロックの構成を示す回路図である。第２のトランスファ回路部１７は、ビット線ＢＬＸｎおよびビット線ＢＬＺｎの、入出力回路部３６と第３のビット線ショート回路部１８との間にそれぞれ設けられた第１８のトランジスタ６０および第１９のトランジスタ６１により構成されている。第１８および第１９のトランジスタ６０，６１は、第２のトランスファ制御信号ＢＬＴＲＸがハイレベルのときにオン状態となる。
【００３０】
第３のビット線ショート回路部１８は、第３のビット線ショート信号ＢＲＳＲＸがハイレベルのときにオン状態となって、ビット線ＢＬＸｎとビット線ＢＬＺｎとを短絡する第２０のトランジスタ６２により構成されている。ここで、コラム選択信号ＣＬＺｎ、書き込み信号ＷＣＬＺ、読み出し信号ＲＣＬＺ、第１のビット線ショート信号ＢＲＳＬＸ、第１のトランスファ制御信号ＢＬＴＬＸ、第２のビット線ショート信号ＢＲＳＸ、第２のトランスファ制御信号ＢＬＴＲＸおよび第３のビット線ショート信号ＢＲＳＲＸは、図示しない制御回路から供給される。
【００３１】
つぎに、図１に示す構成のセンスアンプのデータ書き込み時の動作タイミングについて、図５を用いて説明する。図５において、ＬＥＸおよびＬＥＺは、上述したラッチ回路部でのラッチ動作を開始させるためのラッチイネーブル信号であり、他の制御信号と同様に、図示しない制御回路から供給される。これらラッチイネーブル信号ＬＥＸおよびラッチイネーブル信号ＬＥＺについては、図１では省略されているが、前記第１のセンスアンプ活性電位ＰＳＡＺおよび前記第２のビット線ショート信号ＮＳＡＸは、ラッチイネーブル信号がオンになるまでは、プリチャージ電位ＶＰＲになっていて、前記第２のビット線ショート信号ＢＲＳＸがローレベルのときに、ラッチイネーブル信号ＬＥＸがハイレベルからローレベルに切り替わると、前記第１のセンスアンプ活性電位ＰＳＡＺがハイレベルとなる。また、ラッチイネーブル信号ＬＥＺがローレベルからハイレベルに切り替わると、前記第２のセンスアンプ活性電位ＮＳＡＸがローレベルになる。すなわち、ラッチ回路部が活性化される。
【００３２】
図５に示すように、本実施の形態では、ラッチイネーブル信号ＬＥＸの立ち下がり、およびラッチイネーブル信号ＬＥＺの立ち上がりのタイミングよりも、書き込み信号ＷＣＬＺの立ち上がりのタイミングが遅くなっている。それに対して、図７に示すように、ラッチイネーブル信号ＬＥＸの立ち下がり、およびラッチイネーブル信号ＬＥＺの立ち上がりのタイミングよりも、書き込み信号ＷＣＬＺの立ち上がりのタイミングを速くすると、つぎのような不具合が発生する。
【００３３】
すなわち、図７に示すタイミングでは、書き込み信号ＷＣＬＺの立ち上がりが速いため、コラム選択ゲート（第１および第３のトランジスタ４１，４３）、書き込みに対するコラム選択ゲート（第２および第４のトランジスタ４２，４４）および読み出しに対するコラム選択ゲート（第５および第７のトランジスタ４５，４７）の間に蓄えられた電荷が、ビット線対ＢＬＸ２，ＢＬＺ２またはビット線対ＢＬＸ３，ＢＬＺ３の電位差を減らしてしまい、リストアが遅くなるという不具合が発生する。また、誤ラッチが発生するおそれがある。また、セル電荷が少なくなった場合には、図７に示すビット線ＢＬＸ３，ＢＬＺ３のように、ビット線の電位が逆転してしまい、誤ラッチが発生する。
【００３４】
本実施の形態では、図５に示すように、書き込み信号ＷＣＬＺがハイレベルに切り替わったときには、すでにラッチ回路部にデータがラッチされている。したがって、コラム選択ゲート、書き込みに対するコラム選択ゲートおよび読み出しに対するコラム選択ゲートの間に蓄えられた電荷の影響を無視することができるので、リストアの遅れや誤ラッチの発生を防ぐことができる。
【００３５】
図６に、図１に示す構成のセンスアンプのデータ読み出し時の動作タイミングを示す。データ読み出し時には、読み出し信号ＲＣＬＺの立ち上がりのタイミングは、ラッチイネーブル信号ＬＥＸの立ち下がり、およびラッチイネーブル信号ＬＥＺの立ち上がりのタイミングよりも速くてよい。これは、データ読み出し時には、データ書き込み時と異なり、書き込みに対するコラム選択ゲートを使用しないので、ビット線はコラム選択ゲートなどの間に蓄えられた電荷の影響を受けない。そのため、ＲＣＬＺのタイミングを速くして、データの読み出し動作を高速化させることができるためである。
【００３６】
上述した実施の形態によれば、データの書き込みおよび読み出しに対して、データバスＤＢＸ，ＤＢＺが共通であるため、センスアンプ３の入出力回路部３６のレイアウト面積を縮小することができる。
【００３７】
以上において本発明は、データの書き込みおよび読み出しに対して共通のデータバスを有し、かつセンスアンプの入出力回路部が、データの書き込み時に共通のデータバスから書き込みデータ信号を受け取ってビット線に出力し、一方、データの読み出し時に共通のデータバスに読み出しデータ信号を出力する構成であれば、上述した実施の形態に限らず、種々変更可能である。
【００３８】
（付記１）一対のビット線と、
書き込みデータ信号の伝送および読み出しデータ信号の伝送の両方に共通して用いられる一対のデータバスと、
前記一対のデータバスのうちの一方のデータバスに接続され、コラム選択信号によりオン状態となる第１のトランジスタと、
前記第１のトランジスタに接続され、前記一対のビット線のうちの一方のビット線に接続され、書き込み信号によりオン状態となる第２のトランジスタと、
前記一対のデータバスのうちの他方のデータバスに接続され、前記コラム選択信号によりオン状態となる第３のトランジスタと、
前記第３のトランジスタに接続され、前記一対のビット線のうちの他方のビット線に接続され、書き込み信号によりオン状態となる第４のトランジスタと、
前記第１のトランジスタに接続され、読み出し信号によりオン状態となる第５のトランジスタと、
前記第５のトランジスタに接続され、前記他方のビット線の電位レベルに応じてオン状態となり、前記第５のトランジスタに相対的に電位レベルの低い電源電位を供給する第６のトランジスタと、
前記第３のトランジスタに接続され、読み出し信号によりオン状態となる第７のトランジスタと、
前記第７のトランジスタに接続され、前記一方のビット線の電位レベルに応じてオン状態となり、前記第７のトランジスタに相対的に電位レベルの低い電源電位を供給する第８のトランジスタと、
からなるデータの入出回路部を具備することを特徴とするセンスアンプ。
【００３９】
（付記２）前記ビット線対間に接続され、前記他方のビット線が相対的に低い電位レベルのときにオン状態となって、前記一方のビット線を相対的に高い電位レベルに保持する第１のＰＭＯＳトランジスタ、および前記一方のビット線が相対的に低い電位レベルのときにオン状態となって、前記他方のビット線を相対的に高い電位レベルに保持する第２のＰＭＯＳトランジスタよりなるＰＭＯＳ回路部と、
前記ビット線対間に接続され、前記他方のビット線が相対的に高い電位レベルのときにオン状態となって、前記一方のビット線を相対的に低い電位レベルに保持する第１のＮＭＯＳトランジスタ、および前記一方のビット線が相対的に高い電位レベルのときにオン状態となって、前記他方のビット線を相対的に低い電位レベルに保持する第２のＮＭＯＳトランジスタよりなるＮＭＯＳ回路部と、
からなるラッチ回路部をさらに具備することを特徴とする付記１に記載のセンスアンプ。
【００４０】
（付記３）データの書き込み時に、前記ラッチ回路部により、前記一方のビット線が相対的に高い電位レベルに保持され、かつ前記他方のビット線が相対的に低い電位レベルに保持された後に、前記第２のトランジスタおよび前記第４のトランジスタがオン状態に切り替わるように制御されることを特徴とする付記１または２に記載のセンスアンプ。
【００４１】
（付記４）データの書き込み時に、前記ラッチ回路部により、前記一方のビット線が相対的に低い電位レベルに保持され、かつ前記他方のビット線が相対的に高い電位レベルに保持された後に、前記第２のトランジスタおよび前記第４のトランジスタがオン状態に切り替わるように制御されることを特徴とする付記１または２に記載のセンスアンプ。
【００４２】
（付記５）データの読み出し時に、前記ラッチ回路部により、前記一方のビット線が相対的に高い電位レベルに保持され、かつ前記他方のビット線が相対的に低い電位レベルに保持される前に、前記第５のトランジスタおよび前記第７のトランジスタがオン状態に切り替わるように制御されることを特徴とする付記１または２に記載のセンスアンプ。
【００４３】
（付記６）データの読み出し時に、前記ラッチ回路部により、前記一方のビット線が相対的に低い電位レベルに保持され、かつ前記他方のビット線が相対的に高い電位レベルに保持される前に、前記第５のトランジスタおよび前記第７のトランジスタがオン状態に切り替わるように制御されることを特徴とする付記１または２に記載のセンスアンプ。
【００４４】
（付記７）ダイレクトセンス方式を採用するダイナミックランダムアクセスメモリのセンスアンプとして用いられることを特徴とする付記１〜６のいずれか一つに記載のセンスアンプ。
【００４５】
【発明の効果】
本発明によれば、データの書き込みおよび読み出しに対して、データバスが共通であるため、センスアンプのコラム選択に関連する回路のレイアウト面積を縮小することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかるセンスアンプの全体の構成を示す回路図である。
【図２】図１に示すセンスアンプの入出力回路部の構成を示す回路図である。
【図３】図１に示すセンスアンプの入出力回路部以外の回路部の構成を示す回路図である。
【図４】図１に示すセンスアンプの入出力回路部以外の別の回路部の構成を示す回路図である。
【図５】図１に示すセンスアンプのデータ書き込み時の動作タイミングを示すタイミングチャートである。
【図６】図１に示すセンスアンプのデータ読み出し時の動作タイミングを示すタイミングチャートである。
【図７】図１に示すセンスアンプにおいてデータ書き込み時の動作タイミングを最適化していない場合の動作タイミングを示すタイミングチャートである。
【図８】従来のセンスアンプの全体の構成を示す回路図である。
【図９】図８に示すセンスアンプの入出力回路部の構成を示す回路図である。
【符号の説明】
ＢＬＸｎ，ＢＬＺｎ　ビット線
ＤＢＸ，ＤＢＺ　データバス
ＣＬＺｎ　コラム選択信号
ＷＣＬＺ　書き込み信号
ＲＣＬＺ　読み出し信号
ＶＳＳ　相対的に低い電位レベルの電源電位
３　センスアンプ
１３　ラッチ回路部のＰＭＯＳ回路部
１４　ラッチ回路部のＮＭＯＳ回路部
３６　入出力回路部
４１　第１のトランジスタ
４２　第２のトランジスタ
４３　第３のトランジスタ
４４　第４のトランジスタ
４５　第５のトランジスタ
４６　第６のトランジスタ
４７　第７のトランジスタ
４８　第８のトランジスタ
５４　第１のＰＭＯＳトランジスタ（第１２のトランジスタ）
５５　第２のＰＭＯＳトランジスタ（第１３のトランジスタ）
５６　第１のＮＭＯＳトランジスタ（第１４のトランジスタ）
５７　第２のＮＭＯＳトランジスタ（第１５のトランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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