(57)【要約】【課題】所定ビット数で構成されるデジットデータを複数読み書きするメモリを備えるメモリ装置において、読み書きにかかるアクセス時間を低減させるメモリ装置を提供すること。【解決手段】１ビット以上で構成されるデジットデータを記憶し、２個以上のデジットデータを出力する第１ＲＡＭ１６２及び第２ＲＡＭ１６３を備える。そして出力コントロール回路２７が第１ＲＡＭ１６２及び第２ＲＡＭ１６３それぞれから出力される２個以上のデジットデータを連結してリング状に連結された環状データとみなし、当該環状データのうちの連続するデジットデータを取り出して出力することにより、１回のリードアクセスによってデジットデータを読み出すことができる。【選択図】    図２
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【特許請求の範囲】
【請求項１】
１ビット以上で構成されるデジットデータを記憶し、２個以上のデジットデータを出力する複数の記憶手段と、
前記複数の記憶手段から出力される２個以上のデジットデータをリング状に連結して環状データとみなし、当該環状データのうちの連続するデジットデータを取り出して出力する出力データ制御手段と、
を備えることを特徴とするメモリ装置。
【請求項２】
１ビット以上で構成されるデジットデータを記憶し、２個以上のデジットデータを出力する第１記憶手段及び第２記憶手段と、
前記第１記憶手段及び前記第２記憶手段それぞれから出力される２個以上のデジットデータをリング状に連結して環状データとみなし、当該環状データのうちの連続するデジットデータを取り出して出力する出力データ制御手段と、
アドレスデータが示すアドレスに整数を加算し変形アドレスデータとして出力するアドレス制御手段と、
前記第１記憶手段は、変形アドレスデータが示すアドレスに基づいて２個以上のデジットデータを読み出して出力する手段であり、
前記第２記憶手段は、アドレスデータが示すアドレスに基づいてデジットデータを読み出して出力する手段である、
ことを特徴とするメモリ装置。
【請求項３】
前記第１記憶手段は前記変形アドレスデータの下位ビットを切り捨てた上位ビットで表されるアドレスに記憶されたデジットデータから２個以上のデジットデータを読み出して出力する手段であり、
前記第２記憶手段は前記アドレスデータの下位ビットを切り捨てた上位ビットで表されるアドレスに記憶されたデジットデータから２個以上のデジットデータを読み出して出力する手段であり、
前記出力データ制御手段は、デジットデータを取り出す前記環状データ中の位置を前記アドレスデータの切り捨てたビットデータで表されるアドレスに従って決定する手段である、
ことを特徴とする請求項２に記載のメモリ装置。
【請求項４】
１ビット以上で構成されるデジットデータを記憶し、２個以上のデジットデータを出力する第１記憶手段及び第２記憶手段と、
アドレスデータが示すアドレスに２以上の整数を加算し変形アドレスデータとして出力するアドレス制御手段と、
２個以上のデジットデータから成る書込データを入力し、当該書込データに含まれるデジットデータを第１書込データと第２書込データとに振り分ける振分手段と、
前記第１記憶手段は、前記変形アドレスデータが示すアドレスに基づく位置に前記第１書込データに含まれるデジットデータを書き込む第１書込手段を有し、
前記第２記憶手段は、前記アドレスデータが示すアドレスに基づく位置に前記第２書込データに含まれるデジットデータを書き込む第２書込手段を有する、
ことを特徴とするメモリ装置。
【請求項５】
前記アドレスデータと、前記書込データに含まれるデジットデータの数を示すデータ長データ及び前記アドレスデータとを入力し、前記第１書込データの内のデジットデータを含まない部分をマスクする第１マスクデータと、前記第２書込データの内のデジットデータを含まない部分をマスクする第２マスクデータとを生成するマスクデータ生成手段を更に備え、
前記第１書込手段は、前記第１書込データの内の前記第１マスクデータによるマスク対象部分以外のデータを書き込むことにより当該第１書込データに含まれるデジットデータを書き込む手段であり、
前記第２書込手段は、前記第２書込データの内の前記第２マスクデータによるマスク対象部分以外のデータを書き込むことにより当該第２書込データに含まれるデジットデータを書き込む手段である、
ことを特徴とする請求項４に記載のメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データを記憶するための記憶手段を備えたメモリ装置に関するものである。
【０００２】
【従来の技術】
ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の自由に読み書きできるメモリにおいて、ｍビット（ｍは１以上の整数）で構成されるデジットデータｎ個（ｎは２以上の整数）について読み書きを行う場合、読み書きを開始するアドレスによっては２回のアクセスが必要であった。
【０００３】
例えば、図１２に示すように、ＲＡＭ等で構成されるメモリＭにおいて、アドレス（００）ｈからデータＳ、データＴ、データＵ及びデータＶが順次記憶されており、アドレス（０１）ｈからデータＷ、データＸ、データＹ及びデータＺが順次記憶されているとする。メモリＭは、アドレス（００）ｈ、（０１）ｈ、（０２）ｈ、・・と（０１）ｈ毎にアクセス可能である。
【０００４】
ここで、例えば、データＵ、データＶ、データＷ及びデータＸを読み出す場合、まずアドレス（００）ｈから記憶されているデータＳ〜Ｖを読み出し、次にアドレス（０１）ｈから記憶されているデータＷ〜Ｚを読み出す。このように２回に渡って読み出したデータから、データＵ、データＶ、データＷ及びデータＸを抽出して出力していた。
【０００５】
また、メモリセルに２本のビットラインを接続して、それぞれのビットラインを１サイクルずつ交互に動作させることにより、１本のビットラインにおいてプリチャージ及びメモリセルの読み書きにかかる時間を従来の２倍確保する技術が知られている（特許文献１参照）。この特許文献１によれば、基本クロックの周期を１／２に短縮することができるため、結果的にメモリアクセスを２倍にすることができ、高速アクセスが可能なメモリを実現することができる。
【０００６】
また特許文献２の技術として次の技術が知られている。即ち、チップイネーブル信号をデコード回路を介さず直接メモリに入力させ、アウトプットイネーブル信号、ライトイネーブル信号をデコード回路を用いてメモリに入力させることにより、デコード回路の動作時間分遅延してチップイネーブル信号がメモリに入力されることがなくなり、その分メモリの動作開始を早くすることのできる技術である。その結果、メモリのアクセス時間を低下させることができる（特許文献２参照）。
【０００７】
【特許文献１】
特開平１１−２７３３５３号公報
【特許文献２】
特開平１１−３２８０１１号公報
【０００８】
【発明が解決しようとする課題】
上述したように、メモリＭにおいてデータの読み書きを行う場合、読み書きを開始するアドレスによっては２回のアクセスが必要であった。このようにアクセスの回数が増えると処理時間が増加するため、回路動作の高速化を妨げていた。
【０００９】
また、特許文献１のような技術を適用するとなると、ビットラインを増加させるためにメモリのレイアウトを大幅に変更する必要があり、簡単に回路動作を高速化するための手段としては現実的ではなかった。
【００１０】
更に、特許文献２のような技術を適用しても、上述したようなメモリＭにおいて読み書きを開始するアドレスによってはデータの読み書きに２回のアクセスが必要なため、アクセス時間を顕著に短縮することはできなかった。
【００１１】
本発明の目的は、所定ビット数で構成されるデジットデータを読み書きするメモリを有するメモリ装置において、読み書きにかかるアクセス時間を低減させるメモリ装置を提供することである。
【００１２】
【課題を解決するための手段】
以上の課題を解決するために、請求項１に記載の発明のメモリ装置は、１ビット以上で構成されるデジットデータを記憶し、２個以上のデジットデータを出力する複数の記憶手段（例えば、図１の第１ＲＡＭ１６２及び第２ＲＡＭ１６３）と、前記複数の記憶手段から出力される２個以上のデジットデータをリング状に連結して環状データとみなし、当該環状データのうちの連続するデジットデータを取り出して出力する出力データ制御手段（例えば、図２の出力コントロール回路２７）と、を備えることを特徴としている。
【００１３】
この請求項１に記載の発明によれば、デジットデータを記憶する手段として複数の記憶手段を備えることにより、１ビット以上で構成される２個以上のデジットデータを１回で読み出すことができる。これにより、複数の記憶手段に対するアクセス時間を削減することができ、メモリ装置の動作の高速化を図ることができる。
【００１４】
請求項２に記載の発明のメモリ装置は、１ビット以上で構成されるデジットデータを記憶し、２個以上のデジットデータを出力する第１記憶手段及び第２記憶手段（例えば、図１の第１ＲＡＭ１６２及び第２ＲＡＭ１６３）と、前記第１記憶手段及び前記第２記憶手段それぞれから出力される２個以上のデジットデータをリング状に連結して環状データとみなし、当該環状データのうちの連続するデジットデータを取り出して出力する出力データ制御手段（例えば、図２の出力コントロール回路２７）と、アドレスデータが示すアドレスに整数を加算し変形アドレスデータとして出力するアドレス制御手段（例えば、図２の加算回路２４）と、前記第１記憶手段は、変形アドレスデータが示すアドレスに基づいて２個以上のデジットデータを読み出して出力する手段であり、
前記第２記憶手段は、アドレスデータが示すアドレスに基づいてデジットデータを読み出して出力する手段であることを特徴としている。
【００１５】
この請求項２に記載の発明によれば、アドレス制御手段を備えることにより、第１記憶手段と第２記憶手段から連続した２個以上のデジットデータを常に読み出すことができる。
【００１６】
請求項３に記載の発明は、請求項２に記載のメモリ装置であって、前記第１記憶手段は前記変形アドレスデータの下位ビットを切り捨てた上位ビットで表されるアドレスに記憶されたデジットデータから２個以上のデジットデータを読み出して出力する手段であり、前記第２記憶手段は前記アドレスデータの下位ビットを切り捨てた上位ビットで表されるアドレスに記憶されたデジットデータから２個以上のデジットデータを読み出して出力する手段であり、前記出力データ制御手段は、デジットデータを取り出す前記環状データ中の位置を前記アドレスデータの切り捨てたビットデータで表されるアドレスに従って決定する手段であることを特徴としている。
【００１７】
この請求項３に記載の発明によれば、出力データ制御手段がデジットデータを取り出すための環状データ中の位置をアドレスデータの切り捨てたビットデータで表されるアドレスに従って決定することにより、第１記憶手段及び第２記憶手段にまたがって記憶されていたデジットデータを１回で読み出すことができる。
【００１８】
請求項４に記載の発明のメモリ装置は、１ビット以上で構成されるデジットデータを記憶し、２個以上のデジットデータを出力する第１記憶手段及び第２記憶手段（例えば、図１の第１ＲＡＭ１６２及び第２ＲＡＭ１６３）と、アドレスデータが示すアドレスに２以上の整数を加算し変形アドレスデータとして出力するアドレス制御手段（例えば、図２の加算回路２４）と、２個以上のデジットデータから成る書込データを入力し、当該書込データに含まれるデジットデータを第１書込データと第２書込データとに振り分ける振分手段（例えば、図２のデータコントロール回路２６）と、前記第１記憶手段は、前記変形アドレスデータが示すアドレスに基づく位置に前記第１書込データに含まれるデジットデータを書き込む第１書込手段（例えば、図１の第１ＲＡＭ１６２）を有し、前記第２記憶手段は、前記アドレスデータが示すアドレスに基づく位置に前記第２書込データに含まれるデジットデータを書き込む第２書込手段（例えば、図１の第２ＲＡＭ１６３）を有することを特徴としている。
【００１９】
この請求項４に記載の発明によれば、振分手段によって書込データに含まれるデジットデータを振り分けることによって、アドレスデータによって指定されたアドレスからデジットデータを第１記憶手段、第２記憶手段に振り分けて記憶することができる。
【００２０】
請求項５に記載の発明は、請求項４に記載のメモリ装置であって、前記アドレスデータと、前記書込データに含まれるデジットデータの数を示すデータ長データ及び前記アドレスデータとを入力し、前記第１書込データの内のデジットデータを含まない部分をマスクする第１マスクデータと、前記第２書込データの内のデジットデータを含まない部分をマスクする第２マスクデータとを生成するマスクデータ生成手段（例えば、図２にマスクコントロール回路２５）を更に備え、前記第１書込手段は、前記第１書込データの内の前記第１マスクデータによるマスク対象部分以外のデータを書き込むことにより当該第１書込データに含まれるデジットデータを書き込む手段であり、前記第２書込手段は、前記第２書込データの内の前記第２マスクデータによるマスク対象部分以外のデータを書き込むことにより当該第２書込データに含まれるデジットデータを書き込む手段である、ことを特徴としている。
【００２１】
この請求項５に記載の発明によれば、第１マスクデータに従って第１記憶手段に第１書込データを書き込むことにより、デジットデータを含まない部分に対応する第１記憶手段内の領域への書き込みを防止することができる。同様に、第２マスクデータに従って第２記憶手段に第２書込データを書き込むことにより、デジットデータを含まない部分に対応する第２記憶手段内の領域への書き込みを防止することができる。
【００２２】
【発明の実施の形態】
以下、図１〜図１１を参照して、本発明に係るメモリ装置の実施の形態について詳細に説明する。尚、以下においては、本発明を、計算機能を有する関数電卓に適用した場合を例にとって説明するが、本発明が適用可能な実施形態は、これに限定されるものではなく、パソコンやＰＤＡ（パーソナルデジタルアシスタント）等、関数電卓以外の各種演算装置でも適用することができる。
【００２３】
図１は、関数電卓１の構成を示すブロック図である。同図に示すように、関数電卓１は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１１、入力部１２、表示部１３、通信制御部１４、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）１５、記憶部１６及び外部記憶メモリ１７によって構成されており、各部はバス１８によって接続されている。
【００２４】
ＣＰＵ１１は、入力部１２の操作に従って対応したデータを入力し、ＲＯＭ１５に予め記憶されているメインプログラム等の命令に従って、入力したデータの処理を行う。そして、処理結果を第１ＲＡＭ１６２及び第２ＲＡＭ１６３へ記憶すると共に、当該処理結果を表示部１３に出力する等の回路各部の動作の制御を行う。
【００２５】
入力部１２は、ユーザが数値や演算処理の実行指示等を入力する手段である。そしてユーザに操作されたキーに対応する操作信号がＣＰＵ１１に出力される。
【００２６】
表示部１３は、入力部１２の操作によって入力された文字や符号、ＣＰＵ１１から出力される表示データに基づいた演算結果やグラフ表示等、関数電卓１を使用するために必要な各種データが表示される部分である。
【００２７】
通信制御部１４は、外部機器と通信回線網を介して各種データを送受信するためのインターフェースであり、ＣＰＵ１１からの信号によって動作する。
【００２８】
ＲＯＭ１５は、各種設定処理、各種演算処理等の関数電卓１の動作に係る各種処理プログラムや、関数電卓１の備える種々の機能を実現するためのアプリケーション等を記憶する。
【００２９】
記憶部１６は、ＲＡＭ制御部１６１、第１ＲＡＭ１６２及び第２ＲＡＭ１６３を備え、ＣＰＵ１１が実行する各種プログラムや、これらのプログラムの実行にかかるデータ等を記憶する。ＲＡＭ制御部１６１は、第１ＲＡＭ１６２及び第２ＲＡＭ１６３へのデータ読み出し／書き込みを制御する機能部であり、バス１８を通じてアドレスデータや各種制御信号等が入力されると、併せて入力された入力データを当該アドレスデータに従って第１ＲＡＭ１６２と第２ＲＡＭ１６３に記憶させたり、第１ＲＡＭ１６２と第２ＲＡＭ１６３に記憶されているデータを読み出して、バス１８上に出力する。
【００３０】
第１ＲＡＭ１６２及び第２ＲＡＭ１６３は、ＲＡＭ制御部１６１と接続され、ＲＡＭ制御部１６１から出力される信号に従ってデータの読み書きを行う。尚、記憶部１６については詳細を後述する。
【００３１】
外部記憶メモリ１７は、例えば、メモリカード、ハードディスク等の記憶媒体であって、ＣＰＵ１１からの指示信号に従って、各種データの読み書きを行う。
【００３２】
図２は記憶部１６の一例を示す回路ブロック図である。図２において、ＲＡＭ制御部１６１は第１ＲＡＭ１６２及び第２ＲＡＭ１６３を除く構成要素、即ち、ＮＯＲ回路２１、インバータ回路２２及び２３、加算回路２４、マスクコントロール回路２５、データコントロール回路２６、出力コントロール回路２７を含む。
【００３３】
ＮＯＲ回路２１には信号ＲＡＭＷｅ及び信号ＲＡＭＯｅが入力される。信号ＲＡＭＷｅは第１ＲＡＭ１６２及び第２ＲＡＭ１６３の書き込み許可信号であり、信号ＲＡＭＯｅは第１ＲＡＭ１６２及び第２ＲＡＭ１６３の読み出し許可信号である。ＮＯＲ回路２１から出力された信号はチップイネーブル信号（チップ動作許可信号）として、第１ＲＡＭ１６２の端子ｃｅ１及び第２ＲＡＭ１６３の端子ｃｅ２に入力される。
【００３４】
インバータ回路２２は入力された信号ＲＡＭＷｅを反転させて、第１ＲＡＭ１６２の端子ｗｅ１及び第２ＲＡＭ１６３の端子ｗｅ２に出力する。インバータ回路２３は入力された信号ＲＡＭＯｅを反転させて、第１ＲＡＭ１６２の端子ｏｅ１及び第２ＲＡＭ１６３の端子ｏｅ２に出力する。
【００３５】
信号Ａｄｒｓ［１０：０］は信号Ａｄｒｓ０〜Ａｄｒｓ１０の１１ビットのアドレス信号であり、加算回路２４に入力される。加算回路２４は入力された信号Ａｄｒｓ［１０：０］の示すデータに（１００）ｂを加算する。そして加算した結果のうち下位３ビットを除く上位ビットを信号ＲＡＭＡｄｒｓ［１０：３］として第１ＲＡＭ１６２の端子ａｉ１に出力する。また第２ＲＡＭ１６３の端子ａｉ２には、信号Ａｄｒｓ［１０：３］が入力される。
【００３６】
マスクコントロール回路２５には、信号Ａｄｒｓ［２：０］と信号Ｌｅｎｇｔｈ［２：０］が入力される。信号Ｌｅｎｇｔｈ［２：０］は信号ＤａｔａＩｎ［１５：０］に含まれるデジットデータの数を示す３ビットの信号である。
【００３７】
マスクコントロール回路２５は信号Ａｄｒｓ［２：０］及び信号Ｌｅｎｇｔｈ［２：０］に基づいて、第１ＲＡＭ１６２及び第２ＲＡＭ１６３にデータを書き込む際のマスク信号を生成する。マスクコントロール回路２５によって生成された信号Ｍａｓｋ［３１：０］のうち、信号Ｍａｓｋ［１５：０］は第１ＲＡＭ１６２の端子ｄｉ１に、Ｍａｓｋ［３１：１６］は第２ＲＡＭ１６３の端子ｄｉ２にそれぞれ入力される。
【００３８】
データコントロール回路２６には、信号Ａｄｒｓ［２：０］と信号ＤａｔａＩｎ［１５：０］が入力される。信号ＤａｔａＩｎ［１５：０］は第１ＲＡＭ１６２及び／又は第２ＲＡＭ１６３に記憶させるデジットデータを含む信号である。データコントロール回路２６は、信号Ａｄｒｓ［２：０］に基づいて信号ＤａｔａＩｎ［１５：０］に含まれるデジットデータを第１ＲＡＭ１６２、第２ＲＡＭ１６３に振り分ける回路であり、振り分けたデジットデータを信号Ｒｉｎ１［１５：０］及び信号Ｒｉｎ２［１５：０］として出力する。そして信号Ｒｉｎ１［１５：０］は第１ＲＡＭ１６２の端子ｗｅｍｉ１に入力され、信号Ｒｉｎ２［１５：０］は第２ＲＡＭ１６３の端子ｗｅｍｉ２に入力される。
【００３９】
出力コントロール回路２７には第１ＲＡＭ１６２から出力される信号Ｒｏｕｔ１［１５：０］、第２ＲＡＭ１６３から出力される信号Ｒｏｕｔ２［１５：０］及び信号Ａｄｒｓ［２：０］が入力される。出力コントロール回路２７は、Ａｄｒｓ［２：０］に基づいて、信号Ｒｏｕｔ１［１５：０］と信号Ｒｏｕｔ２［１５：０］に含まれる８個のデジットデータから、出力すべき４個のデジットデータを抽出し、信号ＤａｔａＯｕｔ［１５：０］として出力する。
【００４０】
図３は第１ＲＡＭ１６２及び第２ＲＡＭ１６３のデータ構成を説明するための図である。第１ＲＡＭ１６２及び第２ＲＡＭ１６３には、４ビットで構成されるデジットデータが記憶されている。例えば、第１ＲＡＭ１６２にはデータＡ、Ｂ、Ｃ、Ｄ、・・のデジットデータが記憶されている。
【００４１】
アドレス値として第１ＲＡＭ１６２には信号ＲＡＭＡｄｒｓ［１０：３］が、第２ＲＡＭ１６３には信号Ａｄｒｓ［１０：３］が入力される。例えば、リードサイクル時において、第１ＲＡＭ１６２に入力された信号ＲＡＭＡｄｒｓ［１０：３］の示すデータが（００）ｈの場合、第１ＲＡＭ１６２はデータＤ、Ｃ、Ｂ及びＡの４つのデジットデータを信号Ｒｏｕｔ１［１５：０］として出力する。また、第２ＲＡＭ１６３に入力された信号Ａｄｒｓ［１０：３］の示すデータが（０１）ｈの場合、第２ＲＡＭ１６３はデータＲ、Ｑ、Ｐ及びＮの４つのデジットデータを信号Ｒｏｕｔ２［１５：０］として出力する。
【００４２】
このように第１ＲＡＭ１６２及び第２ＲＡＭ１６３はデジットデータを記憶し、１回のリードアクセスで、指定されたアドレスから４つのデジットデータを読み出して出力する。同様に１回のライトアクセスで、入力された４つ以下のデジットデータを指定されたアドレスから記憶する。
【００４３】
尚、本実施の形態では１つのデジットデータは４ビットで構成されるデータとして説明するがこれに限らない。更に、第１ＲＡＭ１６２及び第２ＲＡＭ１６３は１回のリードアクセスで４つのデジットデータを出力することとして説明するが、２個以上のデジットデータであればよい。
【００４４】
また、出力コントロール回路２７は１回のリードアクセスで４つのデジットデータを読み出して出力することとして説明するが、ｎを１回のリードアクセスで第１ＲＡＭ１６２及び第２ＲＡＭ１６３から読み出される数（本実施の形態では“４”）、ｋを記憶部１６に含まれるＲＡＭの数（本実施の形態では“２”）としたときに、出力されるデジットデータの数は１以上｛ｎ×（ｋ−１）＋１｝以下（即ち、ＲＡＭの数が２個の場合、１以上（ｎ＋１）以下）であればよい。同様、１回のライトアクセスで記憶されるデジットデータの数は、１以上｛ｎ×（ｋ−１）＋１｝（即ち、ＲＡＭの数が２個の場合、１以上（ｎ＋１）以下）以下の整数であればよい。
【００４５】
またこの場合、加算回路２４において信号Ａｄｒｓ［１０：０］に加算される数値はａは１以上の整数からなる２ａとなる。そして加算回路２４から出力される信号ＲＡＭＡｄｒｓ［１０：３］は、本来のビット幅である［１０：０］の下位（ａ＋１）ビットを切り捨てた上位ビットで構成される。また、第２ＲＡＭ１６３には、信号Ａｄｒｓ［１０：０］のうち下位（ａ＋１）ビットを切り捨てた上位ビットがアドレスデータとして入力される。更に、出力コントロール回路２７は信号Ａｄｒｓ［１０：０］のうち、下位（ａ＋１）ビット分のデータで表されるアドレスに従って、デジットデータを取り出す環状データの位置を決定する。
【００４６】
図３、４及び５を用いて、図２に示した記憶部１６のリードアクセス時の動作について説明する。図４は記憶部１６のリードアクセス時の動作を説明するためのタイミングチャートの一例であり、図５は記憶部１６の動作の過程における各信号の状態の一例を示した図である。
【００４７】
尚、以下、図３において、第１ＲＡＭ１６２及び第２ＲＡＭ１６３に記憶されているデジットデータを変数（“Ａ”、“Ｂ”、“Ｃ”、・・）で表し、１６進数で表記する。つまり、第１ＲＡＭ１６２のアドレス（００）ｈからはデータ（ＤＣＢＡ）ｈが、第２ＲＡＭ１６３のアドレス（００）ｈからはデータ（ＨＧＦＥ）ｈが記憶されていることとして説明する。
【００４８】
図４において、時間ｔ４１で信号Ａｄｒｓ［１０：０］が加算回路２４に入力されると、加算回路２４はＡｄｒｓ［１０：０］に（１００）ｂを加算する。例えば、信号Ａｄｒｓ［１０：０］の示すデータが（２）ｄの場合、（０００００００００１０）ｂ＋（１００）ｂ＝（００００００００１１０）ｂとなる。そして加算回路２４は、この演算結果の下位３ビットを除く上位ビットを信号ＲＡＭＡｄｒｓ［１０：３］として出力する。即ち、信号ＲＡＭＡｄｒｓ［１０：３］＝（００００００００）ｂが第１ＲＡＭ１６２の端子ａｉ１に入力される。
【００４９】
一方、第２ＲＡＭ１６３の端子ａｉ２には、Ａｄｒｓ［１０：３］＝（００００００００）ｂが入力される。
【００５０】
そして、時間ｔ４２において信号ＲＡＭＯｅが立ちあがると、第１ＲＡＭ１６２及び第２ＲＡＭ１６３はデータ読み取り可能な状態となる。つまり、第１ＲＡＭ１６２は端子ａｉ１に入力されたアドレスに従ってデータを読み出し、読み出した信号を信号Ｒｏｕｔ１［１５：０］として出力する。第２ＲＡＭ１６３は端子ａｉ２に入力されたアドレスに従ってデータを読み出し、読み出した信号をＲｏｕｔ２［１５：０］として出力する。
【００５１】
具体的には、端子ａｉ１に（００００００００）ｂが入力された場合、第１ＲＡＭ１６２のアドレス（００００００００）ｂ、即ち（００）ｈ番地から記憶されている４［ｄｉｇｉｔ］（４つのデジットデータを示す）のデータが読み出される。つまりデータ（ＤＣＢＡ）ｈが読み出される。また端子ａｉ２に（００００００００）ｂが入力された場合、第２ＲＡＭ１６３のアドレス（００００００００）ｂ、即ち（００）ｈ番地から記憶されている４［ｄｉｇｉｔ］のデータ、つまり、データ（ＨＧＦＥ）ｈが読み出される。
【００５２】
第１ＲＡＭ１６２及び第２ＲＡＭ１６３において読み出されたデータは、それぞれ信号Ｒｏｕｔ１［１５：０］、信号Ｒｏｕｔ２［１５：０］として出力コントロール回路２７に入力される。出力コントロール回路２７では信号Ｒｏｕｔ１［１５：０］のデータを下位４［ｄｉｇｉｔ］、信号Ｒｏｕｔ２［１５：０］のデータを上位４［ｄｉｇｉｔ］とする合計８［ｄｉｇｉｔ］のデータとして連結し、信号Ａｄｒｓ［２：０］に示すデータ分デジット単位で右シフトする。
【００５３】
図５（ａ）を用いて具体的に説明する。信号Ｒｏｕｔ１［１５：０］としてデータ（ＤＣＢＡ）ｈ、信号Ｒｏｕｔ２［１５：０］としてデータ（ＨＧＦＥ）ｈが出力コントローラ回路２７に入力されたとすると、２つの信号は１つのデータ（ＨＧＦＥＤＣＢＡ）ｈに連結される。連結されたデータはリング状に連結された環状データとみなされる。
【００５４】
このとき、信号Ａｄｒｓ［２：０］は（０１０）ｂであるため、データ（ＨＧＦＥＤＣＢＡ）ｈについて２回デジット単位で右シフトする。データ（ＨＧＦＥＤＣＢＡ）ｈはリング状に連結された環状データであるため、シフトする際、ＬＳＢ（最下位ビット）はＭＳＢ（最上位ビット）にコピーされる。つまりシフト後のデータは（ＢＡＨＧＦＥＤＣ）ｈとなる。
【００５５】
そして出力コントロール回路２７は、シフト後のデータにおいて下位４［ｄｉｇｉｔ］を信号ＤａｔａＯｕｔ［１５：０］として出力する。つまり、シフト後のデータが（ＢＡＨＧＦＥＤＣ）ｈの場合、信号ＤａｔａＯｕｔ［１５：０］はデータ（ＦＥＤＣ）ｈを出力する。
【００５６】
更に、時間ｔ４３で信号Ａｄｒｓ［１０：０］として（７）ｄが入力された場合、加算回路２４において（００００００００１１１）ｂ＋（１００）ｂ＝（０００００００１０１１）ｂの演算が行われる。そして加算回路２４は、演算結果の下位３ビットを除く上位ビットを信号ＲＡＭＡｄｒｓ［１０：３］として出力する。即ち、信号ＲＡＭＡｄｒｓ［１０：３］＝（０００００００１）ｂが第１ＲＡＭ１６２の端子ａｉ１に入力される。
【００５７】
一方、第２ＲＡＭ１６３の端子ａｉ２には、Ａｄｒｓ［１０：３］＝（００００００００）ｂが入力される。
【００５８】
そして、時間ｔ４４において信号ＲＡＭＯｅが立ちあがると、第１ＲＡＭ１６２及び第２ＲＡＭ１６３はデータ読み取り可能な状態となる。つまり、第１ＲＡＭ１６２の端子ａｉ１には（０００００００１）ｂが入力されるため、第１ＲＡＭ１６２のアドレス（０００００００１）ｂ、即ち（０１）ｈ番地から記憶されているデータ（ＭＬＫＪ）ｈが読み出される。また第２ＲＡＭ１６３の端子ａｉ２には（００００００００）ｂが入力されるため、第２ＲＡＭ１６３のアドレス（００００００００）ｂ、即ち（００）ｈ番地から記憶されているデータ（ＨＧＦＥ）ｈが読み出される。
【００５９】
第１ＲＡＭ１６２及び第２ＲＡＭ１６３において読み出されたデータは、信号Ｒｏｕｔ１［１５：０］及び信号Ｒｏｕｔ２［１５：０］として出力コントロール回路２７に入力される。２つのデータは出力コントロール回路２７で連結され、データ（ＨＧＦＥＭＬＫＪ）ｈとなる。
【００６０】
連結されたデータは、信号Ａｄｒｓ［２：０］が示すデータ分デジット単位で右シフトされる。データ（ＨＧＦＥＭＬＫＪ）ｈはリング状に連結された環状データであるため、シフトする際、ＬＳＢはＭＳＢにコピーされる。つまり、シフト後のデータは（ＧＦＥＭＬＫＪＨ）ｈとなる。
【００６１】
そして出力コントロール回路２７は、シフト後のデータにおいて下位４［ｄｉｇｉｔ］を信号ＤａｔａＯｕｔ［１５：０］として出力する。つまり、シフト後のデータが（ＧＦＥＭＬＫＪＨ）ｈの場合、信号ＤａｔａＯｕｔ［１５：０］はデータ（ＬＫＪＨ）ｈを出力する。
【００６２】
次に、図６、７及び８を用いて、図２に示した記憶部１６のライトアクセス時の動作について説明する。図６は記憶部１６のライトアクセス時の動作を説明するためのタイミングチャートの一例であり、図７及び８は記憶部１６の動作の過程における各信号の状態の一例を示した図である。
【００６３】
時間ｔ６１で信号Ａｄｒｓ［１０：０］として（１０）ｄが入力された場合、加算回路２４において（０００００００１０１０）ｂ＋（１００）ｂ＝（０００００００１１１０）ｂの演算が行われる。そして加算回路２４は、この演算結果の下位３ビットを除く上位ビットを信号ＲＡＭＡｄｒｓ［１０：３］として出力する。即ち、信号ＲＡＭＡｄｒｓ［１０：３］＝（０００００００１）ｂが第１ＲＡＭ１６２の端子ａｉ１に入力される。
【００６４】
一方、第２ＲＡＭ１６３の端子ａｉ２には、信号Ａｄｒｓ［１０：３］＝（０００００００１）ｂが入力される。また、マスクコントロール回路２５には、信号Ａｄｒｓ［２：０］と信号Ｌｅｎｇｔｈ［２：０］とが入力される。
【００６５】
ここで、図７（ａ）に示すように、マスクコントロール回路２５に信号Ｌｅｎｇｔｈ［２：０］＝（０１１）ｂが入力されたこととする。ここで、信号Ｌｅｎｇｔｈ［２：０］の示すデータは、ＤａｔａＩｎ［１５：０］に含まれるデジットデータの数である。
【００６６】
マスクコントロール回路２５は予め８［ｄｉｇｉｔ］分の記憶領域を有し、当該記憶領域にマスクデータとしてデータ（ＦＦＦＦＦＦＦＦ）ｈを格納している。そしてマスクコントロール回路２５は、当該マスクデータについて、信号Ｌｅｎｇｔｈ［２：０］の示すデータ分を下位ｄｉｇｉｔからクリアする。つまり、信号Ｌｅｎｇｔｈ［２：０］＝（０１１）ｂ＝（３）ｄであるため、マスクデータは（ＦＦＦＦＦ０００）ｈとなる。
【００６７】
更にこのマスクデータについて、信号Ａｄｒｓ［２：０］の示すデータ分デジット単位で左シフトする。シフトする際、ＭＳＢをＬＳＢにコピーする。つまり、信号Ａｄｒｓ［２：０］＝（０１０）ｂ＝（２）ｄであるため、シフト後のマスクデータは（ＦＦＦ０００ＦＦ）ｈとなる。そしてマスクコントロール回路２５はシフト後のマスクデータを信号Ｍａｓｋ［３１：０］として出力する。即ち、信号Ｍａｓｋ［１５：０］＝（００ＦＦ）ｈを第１ＲＡＭ１６２へ、信号Ｍａｓｋ［３１：１６］＝（ＦＦＦ０）ｈを第２ＲＡＭ１６３へ出力する。
【００６８】
一方、データコントロール回路２６には、信号Ａｄｒｓ［２：０］と信号ＤａｔａＩｎ［１５：０］とが入力される。図７（ａ）に示すように、信号ＤａｔａＩｎ［１５：０］としてデータ（ｃｂａ）ｈが入力されたこととする。
【００６９】
データコントロール回路２６は、８［ｄｉｇｉｔ］分の書込データ用記憶領域を有する。そして入力されたデータ（ｃｂａ）ｈを書込データ用記憶領域に格納する。つまり書込データ用記憶領域にはデータ（０００００ｃｂａ）ｈが格納される。
【００７０】
次にデータコントロール回路２６は、信号Ａｄｒｓ［２：０］の示すデータ分デジット単位で左シフトする。シフトする際、ＭＳＢをＬＳＢにコピーする。つまり信号Ａｄｒｓ［２：０］＝（０１０）ｂ＝（２）ｄであるため、書込データ用記憶領域のデータは（０００ｃｂａ００）ｈとなる。
【００７１】
そしてデータコントロール回路２６は、シフト後のデータの下位４ｄｉｇｉｔを信号Ｒｉｎ１［１５：０］として、上位４ｄｉｇｉｔを信号Ｒｉｎ２［１５：０］としてそれぞれ出力する。つまり信号Ｒｉｎ１［１５：０］＝（ｂａ００）ｈ、信号Ｒｉｎ２［１５：０］＝（０００ｃ）ｈを出力する。
【００７２】
時間ｔ６２において、信号ＲＡＭＷｅが立ち上がると、第１ＲＡＭ１６２及び第２ＲＡＭ１６３はデータ書き込み可能な状態となる。すると、第１ＲＡＭ１６２及び第２ＲＡＭ１６３のデータの書き込みが開始するアドレスから、信号Ｍａｓｋ［１５：０］、信号Ｍａｓｋ［３１：１６］に従って、領域のマスクが行われ、マスクされない領域に信号Ｒｉｎ１［１５：０］及び信号Ｒｉｎ２［１５：０］の示すデータが書き込まれる。
【００７３】
具体的には、第１ＲＡＭ１６２において、書き込みを開始するアドレスが（０１）ｈであり、信号Ｍａｓｋ［１５：０］＝（００ＦＦ）ｈが入力された場合、アドレス（０１）ｈから数えて２［ｄｉｇｉｔ］分の領域は記憶不可であり、更に次の２［ｄｉｇｉｔ］分の領域は記憶可能となる。つまり信号Ｍａｓｋ［１５：０］のデータが（Ｆ）ｈに相当するデジットデータの領域は書き込み不可であり、（０）ｈに相当するデジットデータの領域は書き込み可能となる。
【００７４】
従って、第１ＲＡＭ１６２のアドレス（０１）ｈから信号Ｒｉｎ［１５：０］の示すデータ（ｂａ００）ｈが書き込まれるが、信号Ｍａｓｋ［１５：０］の示すデータが（００ＦＦ）ｈであるため、アドレス（０１）ｈから数えて４ｄｉｇｉｔ分の領域において下位２［ｄｉｇｉｔ］分の領域には何も記憶されず、上位２［ｄｉｇｉｔ］分の領域に（ｂａ）ｈが記憶される。
【００７５】
同様に、第２ＲＡＭ１６３には信号Ｍａｓｋ［３１：１６］＝（ＦＦＦ０）ｈが入力されるため、アドレス（０１）ｈに（ｃ）ｈが書き込まれ、次ぐ３ｄｉｇｉｔ分の領域はマスクされて何も書き込まれない。図７（ｂ）はデータ書き込み後の第１ＲＡＭ１６２及び第２ＲＡＭ１６３のデータ構成を示している。
【００７６】
更に、時間ｔ６３で信号Ａｄｒｓ［１０：０］として（２０）ｄが入力された場合、加算回路２４において（００００００１０１００）ｂ＋（１００）ｂ＝（００００００１１０００）ｂの演算が行われる。そして加算回路２４は、この演算結果の下位３ビットを除いた上位ビットを信号ＲＡＭＡｄｒｓ［１０：３］として出力する。即ち、信号ＲＡＭＡｄｒｓ［１０：３］＝（００００００１１）ｂが第１ＲＡＭ１６２の端子ａｉ１に入力される。
【００７７】
一方、第２ＲＡＭ１６３の端子ａｉ２には、信号Ａｄｒｓ［１０：３］＝（００００００１０）ｂが入力される。また、マスクコントロール回路２５には、信号Ａｄｒｓ［２：０］＝（１００）ｂと信号Ｌｅｎｇｔｈ［２：０］＝（１００）ｂとが入力される。
【００７８】
次にマスクコントロール回路２５は、記憶領域にマスクデータとして予め格納されている８［ｄｉｇｉｔ］のデータ（ＦＦＦＦＦＦＦＦ）ｈについて、信号Ｌｅｎｇｔｈ［２：０］の示すデータ分を下位ｄｉｇｉｔからクリアする。つまり、信号Ｌｅｎｇｔｈ［２：０］＝（１００）ｂ＝（４）ｄであるため、マスクデータは（ＦＦＦＦ００００）ｈとなる。
【００７９】
更にこのマスクデータについて、信号Ａｄｒｓ［２：０］の示すデータ分デジット単位で左シフトする。信号Ａｄｒｓ［２：０］＝（１００）ｂ＝（４）ｄであるため、シフト後のマスクデータは（００００ＦＦＦＦ）ｈとなる。そしてマスクコントロール回路２５はシフト後のマスクデータを信号Ｍａｓｋ［３１：０］として出力する。即ち、信号Ｍａｓｋ［１５：０］＝（ＦＦＦＦ）ｈを第１ＲＡＭ１６２へ、信号Ｍａｓｋ［３１：１６］＝（００００）ｈを第２ＲＡＭ１６３へ出力する。
【００８０】
一方、データコントロール回路２６には、信号Ａｄｒｓ［２：０］＝（１００）ｂと信号ＤａｔａＩｎ［１５：０］＝（ｓｒｑｐ）ｈが入力される。するとデータコントロール回路２６は、入力されたデータ（ｓｒｑｐ）ｈを書込データ用記憶領域に格納する。つまり書込データ用記憶領域にはデータ（００００ｓｒｑｐ）ｈが格納される。
【００８１】
次にデータコントロール回路２６は、信号Ａｄｒｓ［２：０］の示すデータ分デジット単位で左シフトする。つまり信号Ａｄｒｓ［２：０］＝（１００）ｂ＝（４）ｄであるため、書込データ用領域のデータは（ｓｒｑｐ００００）ｈとなる。
【００８２】
そしてデータコントロール回路２６はシフト後のデータの下位４ｄｉｇｉｔを信号Ｒｉｎ１［１５：０］として、上位４［ｄｉｇｉｔ］を信号Ｒｉｎ２［１５：０］としてそれぞれ出力する。つまり信号Ｒｉｎ１［１５：０］＝（００００）ｈ、信号Ｒｉｎ２［１５：０］＝（ｓｒｑｐ）ｈを出力する。
【００８３】
時間ｔ６４において、信号ＲＡＭＷｅが立ち上がると、第１ＲＡＭ１６２及び第２ＲＡＭ１６３はデータ書き込み可能な状態となる。すると、第１ＲＡＭ１６２及び第２ＲＡＭ１６３のデータの書き込みが開始するアドレスから、信号Ｍａｓｋ［１５：０］、信号Ｍａｓｋ［３１：１６］に従って、領域のマスクが行われ、マスクされない領域に信号Ｒｉｎ１［１５：０］及び信号Ｒｉｎ２［１５：０］の示すデータが書き込まれる。
【００８４】
具体的には、第１ＲＡＭ１６２において、書き込みを開始するアドレスが（０３）ｈであり、信号Ｍａｓｋ［１５：０］＝（ＦＦＦＦ）ｈが入力されるため、アドレス（０３）ｈから４［ｄｉｇｉｔ］分の領域は記憶不可となる。つまり、第１ＲＡＭ１６２には信号Ｒｉｎ１［１５：０］＝（００００）ｈが入力されるが、データの記憶は行われない。
【００８５】
一方、第２ＲＡＭ１６３には信号Ｍａｓｋ［３１：１６］＝（００００）ｈが入力されるため、アドレス（０２）ｈから信号Ｒｉｎ２［１５：０］の示すデータ（ｓｒｑｐ）ｈが記憶される。図８（ｂ）はデータ書き込み後の第１ＲＡＭ１６２及び第２ＲＡＭ１６３のデータ構成を示している。
【００８６】
図９は、リードアクセス時の記憶部１６の動作の流れを示したフローチャートである。まず加算回路２４において信号Ａｄｒｓ［１０：０］に（１００）ｂが加算され、演算結果の下位３ビットを除く上位ビットが信号ＲＡＭＡｄｒｓ［１０：３］として出力される（ステップＡ１）。
【００８７】
そして、信号ＲＡＭＡｄｒｓ［１０：３］の示すアドレス値から記憶された４ｄｉｇｉｔ分のデータが第１ＲＡＭ１６２から信号Ｒｏｕｔ１［１５：０］として出力される（ステップＡ２）。同時に、信号Ａｄｒｓ［１０：３］の示すアドレス値から記憶された４［ｄｉｇｉｔ］分のデータが、第２ＲＡＭ１６３から信号Ｒｏｕｔ２［１５：０］として出力される（ステップＡ３）。
【００８８】
次に出力コントロール回路２７において、信号Ｒｏｕｔ１［１５：０］と信号Ｒｏｕｔ２［１５：０］の示すデータが８［ｄｉｇｉｔ］分のデータに連結される。連結されたデータは、信号Ａｄｒｓ［２：０］の示すデータ分デジット単位で右シフトされる（ステップＡ４）。シフトされたデータのうち、下位４ｄｉｇｉｔのデータがＤａｔａＯｕｔ［１５：０］として出力コントロール回路２７から出力される（ステップＡ５）。
【００８９】
図１０は、ライトアクセス時の記憶部１６の動作の流れを示したフローチャートである。まず加算回路２４において信号Ａｄｒｓ［１０：０］に（１００）ｂが加算され、演算結果の下位３ビットを除く上位ビットが信号ＲＡＭＡｄｒｓ［１０：３］として出力される（ステップＢ１）。
【００９０】
そしてマスクコントロール回路２５の有する８［ｄｉｇｉｔ］分の記憶領域にマスクデータとして（ＦＦＦＦＦＦＦＦ）ｈが格納される（ステップＢ２）。次に当該記憶領域に格納されたマスクデータについて、信号Ａｄｒｓ［２：０］の示すデータ分デジット単位で下位デジットからクリアされ（ステップＢ３）、クリア後のデータについて信号Ｌｅｎｇｔｈ［２：０］の示すデータ分デジット単位で左シフトされる（ステップＢ４）。
【００９１】
一方、データコントロール回路２６の有する８［ｄｉｇｉｔ］分の書込データ用記憶領域の上位４［ｄｉｇｉｔ］に（００００）ｈ、下位４［ｄｉｇｉｔ］に信号ＤａｔａＩｎ［１５：０］の示すデータが格納される。そして書込データ用記憶領域に格納されたデータは、信号Ａｄｒｓ［２：０］の示すデータ分デジット単位で左シフトされる（ステップＢ５）。
【００９２】
シフト後のデータは、上位４ｄｉｇｉｔを信号Ｒｉｎ２［１５：０］、下位４ｄｉｇｉｔを信号Ｒｉｎ１［１５：０］として第１ＲＡＭ１６２、第２ＲＡＭ１６３にそれぞれ出力される（ステップＢ６）。
【００９３】
そして信号ＲＡＭＡｄｒｓ［１０：３］及び信号Ｍａｓｋ［１５：０］に従って、信号Ｒｉｎ１［１５：０］の示すデータが第１ＲＡＭ１６２に記憶され、信号Ａｄｒｓ［１０：３］及び信号Ｍａｓｋ［３１：１６］に従って、信号Ｒｉｎ２［１５：０］の示すデータが第２ＲＡＭ１６３に記憶される（ステップＢ７）。
【００９４】
このように、所定ビット数で構成されたデジットデータを読み書きする記憶手段（第１ＲＡＭ１６２及び第２ＲＡＭ１６３）を備える関数電卓１において、記憶手段を２つ設置することにより、データの読み書きを１回のアクセスで行うことができる。従って、記憶手段のアクセス時間を短縮することができ、回路動作の高速化を図ることができる。
【００９５】
尚、本実施の形態では、記憶部１６は第１ＲＡＭ１６２及び第２ＲＡＭ１６３の２個のＲＡＭを有することとして説明したが、記憶部１６は同様のＲＡＭを３個以上有していてもよい。
【００９６】
例えば、記憶部１６が３個のＲＡＭを有している場合、各ＲＡＭから４［ｄｉｇｉｔ］のデータが出力コントロール回路に入力される。即ち、出力コントロール回路には１２［ｄｉｇｉｔ］のデータが入力されることなる。出力コントロール回路は各ＲＡＭから入力されたデータを連結してシフト演算等を行い、８［ｄｉｇｉｔ］（即ち、３２ビット）のデータを１回のアクセスで出力することができる。
【００９７】
このように、ｋが２以上の整数からなるｋ個のＲＡＭを記憶部１６が有する場合、記憶部１６は１回のアクセスで４×（ｋ−１）［ｄｉｇｉｔ］のデータを出力することができる。尚、この場合、出力コントロール回路の出力データ幅は１６×（ｋ−１）ビットとする。
【００９８】
次に本実施の形態の有用性について説明する。図１１は下記の式（１）に基づいて筆算で平方根を求める方法を示した図である。この方法は一般的に知られているため、詳しい説明を省略する。
【数１】
2004288104.tif 000003
【００９９】
式（１）の計算を関数電卓１で実現するとした場合、例えば、図１１（ｄ）において、▲１▼の示す「１１００」は「２００−１８９」の演算結果「１１」を１００倍した数であるため、記憶部１６は次の様に機能する。即ち、まず演算結果「１１」が第１ＲＡＭ１６２のアドレス（００）ｈの２デジット目から１桁ずつ記憶されているとする。
【０１００】
次に演算結果「１１」を１００倍するために、アドレス（００）ｈの４ｄｉｇｉｔ目と、第２ＲＡＭ１６３のアドレス（００）ｈの１デジット目のそれぞれに「０」が記憶される。しかし「１１００」は第１ＲＡＭ１６２と第２ＲＡＭ１６３にまたがって記憶されるが、１回のリードアクセスで読み出すことができる。
【０１０１】
つまり、第１ＲＡＭ１６２のアドレス（００）ｈの２ｄｉｇｉｔ目から第２ＲＡＭ１６３のアドレス（００）ｈの１デジット目にかけて「１１００」が記憶された後、この「１１００」を読み出したい場合、信号Ａｄｒｓ［１０：０］＝（００００００００００１）ｂとすれば、第１ＲＡＭ１６２のアドレス（００）ｈから記憶された４つのデジットデータと、第２ＲＡＭ１６３のアドレス（００）ｈから記憶された４つのデジットデータとが読み出されて、出力コントロール回路２７に入力される。
【０１０２】
次に出力コントロール回路２７においてデジットデータの連結が行われ、信号Ａｄｒｓ［２：０］＝（００１）ｂ＝（１）ｄに従って、連結された８個のデジットデータはデジット単位で１回右シフトされる。そしてシフト後のデータの下位４［ｄｉｇｉｔ］のデータ、即ち「１１００」が出力される。本実施の形態を適用した関数電卓１においてこのような計算を実行した場合、計算処理速度が速めることができ、製品に対する満足度を高めるのに有用である。
【０１０３】
以上、本発明を適用した実施の形態を説明したが、本発明は上述の実施の形態についてのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【０１０４】
例えば、記憶部１６が１回に出力可能なデジットデータの数（２ａ個；本実施の形態では４個）や、書き込み可能なデジットデータの数（ｑ個；本実施の形態では１〜４個）を任意に設定可能とし、当該設定に応じて第１ＲＡＭ１６２及び第２ＲＡＭ１６３のアドレス空間を構成してもよい。
【０１０５】
【発明の効果】
請求項１に記載の発明によれば、デジットデータを記憶する手段として複数の記憶手段を備えることにより、１ビット以上で構成される２個以上のデジットデータを１回で読み出すことができる。これにより、複数の記憶手段に対するアクセス時間を削減することができ、メモリ装置の動作の高速化を図ることができる。
【０１０６】
請求項２に記載の発明によれば、アドレス制御手段を備えることにより、第１記憶手段と第２記憶手段から連続した２個以上のデジットデータを常に読み出すことができる。
【０１０７】
請求項３に記載の発明によれば、出力データ制御手段がデジットデータを取り出すための環状データ中の位置をアドレスデータの切り捨てたビットデータで表されるアドレスに従って決定することにより、第１記憶手段及び第２記憶手段にまたがって記憶されていたデジットデータを１回で読み出すことができる。
【０１０８】
請求項４に記載の発明によれば、振分手段によって書込データに含まれるデジットデータを振り分けることによって、アドレスデータによって指定されたアドレスからデジットデータを第１記憶手段、第２記憶手段に振り分けて記憶することができる。
【０１０９】
請求項５に記載の発明によれば、第１マスクデータに従って第１記憶手段に第１書込データを書き込むことにより、デジットデータを含まない部分に対応する第１記憶手段内の領域への書き込みを防止することができる。同様に、第２マスクデータに従って第２記憶手段に第２書込データを書き込むことにより、デジットデータを含まない部分に対応する第２記憶手段内の領域への書き込みを防止することができる。
【図面の簡単な説明】
【図１】関数電卓の内部構成を示すブロック図。
【図２】メモリ装置の回路構成図の一例を示す図。
【図３】第１ＲＡＭ及び第２ＲＡＭのデータ構成を示す図。
【図４】リードアクセス時における記憶部１６の動作を示すタイミングチャート。
【図５】リードアクセス時における記憶部１６の各種信号の状態を説明する為の図。
【図６】ライトアクセス時における記憶部１６の動作を示すタイミングチャート。
【図７】ライトアクセス時における記憶部１６の各種信号の状態を説明する為の図。
【図８】ライトアクセス時における記憶部１６の各種信号の状態を説明する為の図。
【図９】リードアクセス時における記憶部１６の動作を説明する為のフローチャート。
【図１０】ライトアクセス時における記憶部１６の動作を説明する為のフローチャート。
【図１１】本発明の適用例を説明する為の図。
【図１２】従来の記憶手段のデータ構成を示す図。
【符号の説明】
１    関数電卓
１１    ＣＰＵ
１２    入力部
１３    表示部
１４    通信制御部
１５    ＲＯＭ
１６    記憶部
１６１    ＲＡＭ制御部
２１        ＮＯＲ回路
２２、２３  インバータ回路
２４        加算回路
２５        マスクコントロール回路
２６        データコントロール回路
２７        出力コントロール回路
１６２    第１ＲＡＭ
１６３    第２ＲＡＭ
１７    外部記憶メモリ
【図１】
2004288104.tif 000004
【図２】
2004288104.tif 000005
【図３】
2004288104.tif 000006
【図４】
2004288104.tif 000007
【図５】
2004288104.tif 000008
【図６】
2004288104.tif 000009
【図７】
2004288104.tif 000010
【図８】
2004288104.tif 000011
【図９】
2004288104.tif 000012
【図１０】
2004288104.tif 000013
【図１１】
2004288104.tif 000014
【図１２】
2004288104.tif 000015