(57)【要約】【課題】アンチヒューズ素子の書き込み電圧を許容範囲内に保ちながら、書き込み前におけるアルミスパイクの発生を抑制し、初期歩留りの安定化を図る。【解決手段】接合部への流動性金属の侵入によってプログラム可能な第１の素子を構成する第１の半導体領域を有する半導体基板上に絶縁膜を形成し、前記絶縁膜の一部を選択的に除去し、その底部に前記第１の半導体領域を露出する第１のコンタクトホールを開口し、第１のプラズマを照射した後、酸化性の雰囲気にさらして形成した酸化物層を含む第１の反応抑制層を除去せずに、前記第１のコンタクトホール内に前記流動性金属を主成分とする膜を堆積し、前記第１の反応抑制層を介して前記第１の半導体領域に接続される前記流動性金属からなる第１の電極を形成することにより前記課題を解決する。【選択図】図１
2004228146.tif 000002
【特許請求の範囲】
【請求項１】
接合部への流動性金属の侵入によってプログラム可能な第１の素子に接続する電極を形成する半導体装置の電極形成方法であって、
前記第１の素子を構成する第１の半導体領域を有する半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜の一部を選択的に除去し、その底部に前記第１の半導体領域を露出する第１のコンタクトホールを開口するとともに、該露出した第１の半導体領域の表面に第１のプラズマを照射した後、酸化性の雰囲気にさらすことによって酸化物層を含む第１の反応抑制層を形成する工程と、
前記第１の反応抑制層を除去することなく、前記第１のコンタクトホール内に前記流動性金属を主成分とする膜を堆積し、前記第１の反応抑制層を介して前記第１の半導体領域に接続される前記流動性金属を主成分とする膜からなる第１の電極を形成する工程と、
を有することを特徴とする半導体装置の電極形成方法。
【請求項２】
接合部への流動性金属の侵入によってプログラム可能な第１の素子と、それ以外の第２の素子とのそれぞれに接続する電極を形成する半導体装置の電極形成方法であって、
前記第１の素子を構成する第１の半導体領域と、前記第２の素子を構成する第２の半導体領域とを有する半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜の第１の領域を選択的に除去し、その底部に前記第１の半導体領域を露出する第１のコンタクトホールを開口するとともに、該露出した第１の半導体領域の表面に第１のプラズマを照射した後、酸化性の雰囲気にさらすことによって酸化物層を含む第１の反応抑制層を形成する工程と、
前記第１の反応抑制層を除去することなく、前記第１のコンタクトホール内に前記流動性金属を主成分とする膜を堆積し、前記第１の反応抑制層を介して前記第１の半導体領域に接続される前記流動性金属を主成分とする膜からなる第１の電極を形成する工程と、
前記絶縁膜の第２の領域を選択的に除去し、その底部に前記第２の半導体領域を露出する第２のコンタクトホールを開口するとともに、該露出した第２の半導体領域の表面に第２のプラズマを照射した後、酸化性の雰囲気にさらすことによって酸化物層を含む第２の反応抑制層を形成する工程と、
少なくとも、前記第２の反応抑制層の前記酸化物層を除去し、続いて前記第２のコンタクトホール内に高融点金属からなるプラグを形成する工程と、
を含むことを特徴とする半導体装置の電極形成方法。
【請求項３】
前記第２のコンタクトホール内へのプラグの形成を、前記第１のコンタクトホールの開口よりも前に実施し、前記第１及び第２のコンタクトホールが開口された前記絶縁膜の表面全体に前記流動性金属を主成分とする膜の堆積を行い、前記第１の電極の形成と同時に、前記第２の半導体領域に対して前記プラグを介して接続される第２の電極を形成することを特徴とする請求項２に記載の半導体装置の電極形成方法。
【請求項４】
前記第１のプラズマの照射を、前記第１のコンタクトホール開口のためのプラズマエッチングのオーバーエッチング時に行うことを特徴とする請求項１〜３のいずれかに記載の半導体装置の電極形成方法。
【請求項５】
前記流動性金属を主成分とする膜が、実質的にシリコンを含まないアルミニウムまたはアルミニウム合金膜であることを特徴とする請求項１〜４のいずれかに記載の半導体装置の電極形成方法。
【請求項６】
接合部への流動性金属の侵入によってプログラム可能な第１の素子と、それ以外の第２の素子が、同一の半導体基板上に形成された半導体装置であって、
前記半導体基板上に形成され、その底部に前記第１の素子を構成する第１の半導体領域を露出する第１のコンタクトホールと、その底部に前記第２の素子を構成する第２の半導体領域を露出する第２のコンタクトホールとを有する絶縁膜と、
前記第１のコンタクトホール内に形成された流動性金属を主成分とする膜からなる第１の電極と、前記第２のコンタクトホール内に埋め込まれた高融点金属からなるプラグと、を有し、
前記第１のコンタクホールの底部に露出した第１の半導体領域の表面には、少なくとも酸化物層を含む反応抑制層が形成され、前記第１の電極が前記反応抑制層を介して前記第１の半導体領域に非オーミック接続されており、
前記第２のコンタクトホールの底部に露出した第２の半導体領域の表面には、反応抑制層が実質的に存在せず、前記プラグが前記第２の半導体領域にオーミック接続されていることを特徴とする半導体装置。
【請求項７】
接合部への流動性金属の侵入によってプログラム可能な第１の素子と、それ以外の第２の素子を含む、複数の他の素子が同一の半導体基板上に形成された半導体装置であって、
前記半導体基板上に形成され、その底部に前記第１の素子を構成する第１の半導体領域を露出する第１のコンタクトホールと、その底部に前記第２の素子を構成する第２の半導体領域を露出する第２のコンタクトホールとを有する絶縁膜と、
前記第１のコンタクトホール内から前記絶縁膜上にかけて形成された流動性金属を主成分とする膜からなる第１の電極と、前記第２のコンタクトホール内に埋め込まれた高融点金属からなるプラグと、
前記第１の電極上に層間絶縁膜を介して形成された上層配線とを有し、
前記第１のコンタクトホールの底部に露出した第１の半導体領域の表面には、少なくとも酸化物層を含む反応抑制層が形成され、前記第１の電極が前記反応抑制層を介して前記第１の半導体領域に接続されており、
前記第２のコンタクトホールの底部に露出した第２の半導体領域の表面には反応抑制層が実質的に存在せず、前記プラグが前記第２の半導体領域に直接接続されており、
前記第１の電極は、前記第１のコンタクトホールの近傍で、シリコンの拡散を防止する拡散防止膜を介して前記上層配線に接続されるとともに、前記他の素子のいずれに対しても、前記拡散防止膜及び上層配線を介してのみ接続されていることを特徴とする半導体装置。
【請求項８】
半導体基板内に形成された接合部への流動性金属の侵入によってプログラム可能な第１の素子と、それ以外の第２の素子が、前記半導体基板上に形成された半導体装置であって、
前記半導体基板上に形成され、その底部に前記第１の素子を構成する第１の半導体領域を露出する第１のコンタクトホールと、その底部に前記第２の素子を構成する第２の半導体領域を露出する第２のコンタクトホールと、その底部に前記半導体基板表面の素子分離領域上に形成された多結晶シリコン膜を露出する第３のコンタクトホールとを有する絶縁膜と、
前記第１のコンタクトホール内から前記第３のコンタクトホール内にかけて形成された、流動性金属を主成分とする膜からなる第１の電極と、
前記第２のコンタクトホール内に埋め込まれた高融点金属からなるプラグと、
を有し、
前記第１のコンタクトホールの底部に露出した前記第１の半導体領域の表面には、少なくとも酸化物層を含む反応抑制層が形成され、前記第１の電極が前記反応抑制層を介して前記第１の半導体領域に接続されており、
前記第２のコンタクトホールの底部に露出した前記第２の半導体領域の表面には反応抑制層が実質的に存在せず、前記プラグが前記第２の半導体領域に直接接続されていることを特徴とする半導体装置。
【請求項９】
前記流動性金属を主成分とする膜が、実質的にシリコンを含まないアルミニウムまたはアルミニウム合金膜であることを特徴とする請求項６〜８のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその電極形成方法に係り、特に、電気的にプログラム可能な、いわゆるアンチヒューズを有する半導体装置及びその電極形成方法に関する。
【０００２】
【従来の技術】
近年、電子機器においては、その部品点数を減らすために、組み立て後に特性を調整することができるＬＳＩ等の半導体装置が要求されている。この要求に応える手段として、ＬＳＩ内に集積したアンチヒューズ等のプログラム可能な素子によりＬＳＩの調整を可能にする技術が知られている。アンチヒューズとは、一般に初期状態においては、電気的に非導通状態を呈し、電気的方法を用いて非導通状態から導通状態へ非可逆的に遷移させることが可能なスイッチ素子である。
【０００３】
図５は、このようなアンチヒューズの一種のＭＯＳトランジスタ型アンチヒューズの例を示す平面図である。
半導体基板１００の表面には、素子分離領域１０２によって取り囲まれたアクティブ領域１１０が形成されている。このアクティブ領域上には、図示しないゲート絶縁膜を介して、図の上下方向に延在するゲート電極１３０が設けられ、アクティブ領域表面の、このゲート電極１３０に覆われた部分はチャンネル領域１４０となる。一方、図の左右の、チャンネル領域１４０の両側には、高濃度に不純物が添加され、ソース領域１１２、ドレイン領域１１４を構成する拡散領域が形成される。このアクティブ領域１１０およびゲート電極１３０全体を覆う、図示しない層間絶縁膜が形成され、この層間絶縁膜に、ソース領域１１２およびドレイン領域１１４に達するコンタクトホール１２０、１２２が形成される。そして、このコンタクトホール１２０、１２２を介して、ソース領域１１２およびドレイン領域１１４に接続する、例えばアルミニウムを主成分とする、図示しないソース電極およびドレイン電極が形成される。同様に、ゲート電極に対しても、図示しない電極が形成される。
【０００４】
このＭＯＳトランジスタ型アンチヒューズ素子は、ゲート電極をソース電極に接続した状態で、ドレイン−ソースとの間の抵抗を測定すると、初期状態ではＧΩレベルの抵抗値を示し、非導通状態である。しかし、ゲートに適切な電圧を印加した状態で、ドレイン−ソース間に高電圧を印加すると、負側の電極から、アルミニウムがアクティブ領域中に侵入し、チャンネル領域を貫通して、ドレイン−ソース間を短絡する導電性フィラメントが形成される。この結果、ドレイン−ソース間の抵抗は１００Ω以下となり、導通状態になる。このように、アンチヒューズにデータを書き込み、プログラムを行うことが可能である。
【０００５】
従来このような、プログラム可能な半導体装置の製造方法が多数提案されている（例えば、特許文献１〜３等参照）。
特許文献１には、通常の素子のコンタクトホールにはタングステンプラグを形成するとともに、プログラム可能な素子のコンタクトホールにはアルミニウムあるいはアルミニウム合金からなるアノード電極を形成するようにする方法が開示されている。
また、特許文献２には、ＭＯＳＦＥＴのドレイン領域とソース領域との間に、電界効果トランジスタのドレイン−ソース間ブレークダウン電圧以上の電圧値を有するプログラミング電圧を印加して、電極材料（チタン・シリサイド）による導電性フィラメントを形成する方法が開示されている。
【０００６】
また、特許文献３には、通常の素子に対するコンタクトホールに関して、露出したシリコン基板表面に、ＣＶＤ法によってごく薄い絶縁膜を形成することにより、アルミニウムの拡散による配線層と半導体基板との短絡や、自然酸化膜による接触抵抗の増加を防止するようにしたものが開示されている。
【０００７】
【特許文献１】
特開２０００−３４０７５０号公報
【特許文献２】
特許第３２０４４５４号公報
【特許文献３】
特開昭６１−２８５７６２号公報
【０００８】
【発明が解決しようとする課題】
このようなアンチヒューズには、従来は電極材料として１ｗｔ％（重量％）程度のＳｉを含有したＡｌＳｉが用いられていた。この材料には、半導体装置製造過程で、電極形成後に行われる熱工程の温度（最高４００℃程度）における、Ａｌ中に溶解することが可能な最大量である固溶度を超える量のＳｉが添加されている。このため、ソース領域およびドレイン領域を構成する、半導体基板表面の拡散領域に接続された界面において、拡散領域からＳｉを吸い上げることがない。従って、Ｓｉの吸い上げによって発生した空孔に電極からＡｌが侵入することによって発生するＡｌスパイクが発生しない。この材料は、ＬＳＩのデザインルールが１．０μｍ以上の場合の配線材料として用いられていた。
一方、デザインルールが０．８μｍ以下の場合には、メタル配線の信頼性確保（エレクトロマイグレーション耐性等）のためにＣｕを例えば０．５ｗｔ％含有したアルミ合金（ＡｌＣｕ）を使用する必要があった。
【０００９】
しかしながら、アルミ合金（ＡｌＣｕ）を用いると、ＡｌＣｕがシリコン基板に直接接触した場合には、アルミニウムとシリコンとの固溶度の関係から、書き込み前の段階でアルミニウムがコンタクト面からシリコン基板の深さ方向へ侵入するアルミスパイクが発生し易い。このため、アンチヒューズの（書き込み前）初期歩留りが低下してしまうという問題があった。
なお、ここでいう初期歩留りとは、破壊前のドレイン−ソース間抵抗値が１ＧΩ以上、かつドレイン−ソース間耐圧Ｂｖｄｓ  が６Ｖ以上のものを良品として、測定数に対する良品数の百分率で定義したものである。
【００１０】
本発明は、前記従来の問題に鑑みてなされたものであり、書き込み電圧を許容範囲内に保ちながら、ヒューズ書き込み前におけるアルミスパイクの発生を抑制し、初期歩留りの安定化を図ることのできる半導体装置及びその電極形成方法を提供することを課題とする。
【００１１】
【課題を解決するための手段】
前記課題を解決するために、本発明の第１の態様は、接合部への流動性金属の侵入によってプログラム可能な第１の素子に接続する電極を形成する半導体装置の電極形成方法であって、前記第１の素子を構成する第１の半導体領域を有する半導体基板上に絶縁膜を形成する工程と、前記絶縁膜の一部を選択的に除去し、その底部に前記第１の半導体領域を露出する第１のコンタクトホールを開口するとともに、該露出した第１の半導体領域の表面に第１のプラズマを照射した後、酸化性の雰囲気にさらすことによって酸化物層を含む第１の反応抑制層を形成する工程と、前記第１の反応抑制層を除去することなく、前記第１のコンタクトホール内に前記流動性金属を主成分とする膜を堆積し、前記第１の反応抑制層を介して前記第１の半導体領域に接続される前記流動性金属を主成分とする膜からなる第１の電極を形成する工程と、を有することを特徴とする半導体装置の電極形成方法を提供する。
【００１２】
また、同様に前記課題を解決するために、本発明の第２の態様は、接合部への流動性金属の侵入によってプログラム可能な第１の素子と、それ以外の第２の素子とのそれぞれに接続する電極を形成する半導体装置の電極形成方法であって、前記第１の素子を構成する第１の半導体領域と、前記第２の素子を構成する第２の半導体領域とを有する半導体基板上に絶縁膜を形成する工程と、前記絶縁膜の第１の領域を選択的に除去し、その底部に前記第１の半導体領域を露出する第１のコンタクトホールを開口するとともに、該露出した第１の半導体領域の表面に第１のプラズマを照射した後、酸化性の雰囲気にさらすことによって酸化物層を含む第１の反応抑制層を形成する工程と、前記第１の反応抑制層を除去することなく、前記第１のコンタクトホール内に前記流動性金属を主成分とする膜を堆積し、前記第１の反応抑制層を介して前記第１の半導体領域に接続される前記流動性金属を主成分とする膜からなる第１の電極を形成する工程と、前記絶縁膜の第２の領域を選択的に除去し、その底部に前記第２の半導体領域を露出する第２のコンタクトホールを開口するとともに、該露出した第２の半導体領域の表面に第２のプラズマを照射した後、酸化性の雰囲気にさらすことによって酸化物層を含む第２の反応抑制層を形成する工程と、少なくとも、前記第２の反応抑制層の前記酸化物層を除去し、続いて前記第２のコンタクトホール内に高融点金属からなるプラグを形成する工程と、を含むことを特徴とする半導体装置の電極形成方法を提供する。
【００１３】
また、前記第２のコンタクトホール内へのプラグの形成を、前記第１のコンタクトホールの開口よりも前に実施し、前記第１及び第２のコンタクトホールが開口された前記絶縁膜の表面全体に前記流動性金属を主成分とする膜の堆積を行い、前記第１の電極の形成と同時に、前記第２の半導体領域に対して前記プラグを介して接続される第２の電極を形成することが好ましい。
【００１４】
また、前記第１のプラズマの照射を、前記第１のコンタクトホール開口のためのプラズマエッチングのオーバーエッチング時に行うことが好ましい。
【００１５】
また、前記半導体装置の電極形成方法においては、前記流動性金属を主成分とする膜が、実質的にシリコンを含まないアルミニウムまたはアルミニウム合金膜であることが好ましい。
【００１６】
また、同様に前記課題を解決するために、本発明の第３の態様は、接合部への流動性金属の侵入によってプログラム可能な第１の素子と、それ以外の第２の素子が、同一の半導体基板上に形成された半導体装置であって、前記半導体基板上に形成され、その底部に前記第１の素子を構成する第１の半導体領域を露出する第１のコンタクトホールと、その底部に前記第２の素子を構成する第２の半導体領域を露出する第２のコンタクトホールとを有する絶縁膜と、前記第１のコンタクトホール内に形成された流動性金属を主成分とする膜からなる第１の電極と、前記第２のコンタクトホール内に埋め込まれた高融点金属からなるプラグと、を有し、前記第１のコンタクホールの底部に露出した第１の半導体領域の表面には、少なくとも酸化物層を含む反応抑制層が形成され、前記第１の電極が前記反応抑制層を介して前記第１の半導体領域に非オーミック接続されており、前記第２のコンタクトホールの底部に露出した第２の半導体領域の表面には、反応抑制層が実質的に存在せず、前記プラグが前記第２の半導体領域にオーミック接続されていることを特徴とする半導体装置を提供する。
【００１７】
また、同様に前記課題を解決するために、本発明の第４の態様は、接合部への流動性金属の侵入によってプログラム可能な第１の素子と、それ以外の第２の素子を含む、複数の他の素子が同一の半導体基板上に形成された半導体装置であって、前記半導体基板上に形成され、その底部に前記第１の素子を構成する第１の半導体領域を露出する第１のコンタクトホールと、その底部に前記第２の素子を構成する第２の半導体領域を露出する第２のコンタクトホールとを有する絶縁膜と、前記第１のコンタクトホール内から前記絶縁膜上にかけて形成された流動性金属を主成分とする膜からなる第１の電極と、前記第２のコンタクトホール内に埋め込まれた高融点金属からなるプラグと、前記第１の電極上に層間絶縁膜を介して形成された上層配線とを有し、前記第１のコンタクトホールの底部に露出した第１の半導体領域の表面には、少なくとも酸化物層を含む反応抑制層が形成され、前記第１の電極が前記反応抑制層を介して前記第１の半導体領域に接続されており、前記第２のコンタクトホールの底部に露出した第２の半導体領域の表面には反応抑制層が実質的に存在せず、前記プラグが前記第２の半導体領域に直接接続されており、前記第１の電極は、前記第１のコンタクトホールの近傍で、シリコンの拡散を防止する拡散防止膜を介して前記上層配線に接続されるとともに、前記他の素子のいずれに対しても、前記拡散防止膜及び上層配線を介してのみ接続されていることを特徴とする半導体装置を提供する。
【００１８】
また、同様に前記課題を解決するために、本発明の第５の態様は、半導体基板内に形成された接合部への流動性金属の侵入によってプログラム可能な第１の素子と、それ以外の第２の素子が、前記半導体基板上に形成された半導体装置であって、前記半導体基板上に形成され、その底部に前記第１の素子を構成する第１の半導体領域を露出する第１のコンタクトホールと、その底部に前記第２の素子を構成する第２の半導体領域を露出する第２のコンタクトホールと、その底部に前記半導体基板表面の素子分離領域上に形成された多結晶シリコン膜を露出する第３のコンタクトホールとを有する絶縁膜と、前記第１のコンタクトホール内から前記第３のコンタクトホール内にかけて形成された、流動性金属を主成分とする膜からなる第１の電極と、前記第２のコンタクトホール内に埋め込まれた高融点金属からなるプラグと、を有し、前記第１のコンタクトホールの底部に露出した前記第１の半導体領域の表面には、少なくとも酸化物層を含む反応抑制層が形成され、前記第１の電極が前記反応抑制層を介して前記第１の半導体領域に接続されており、前記第２のコンタクトホールの底部に露出した前記第２の半導体領域の表面には反応抑制層が実質的に存在せず、前記プラグが前記第２の半導体領域に直接接続されていることを特徴とする半導体装置を提供する。
【００１９】
また、前記半導体装置は、前記流動性金属を主成分とする膜が、実質的にシリコンを含まないアルミニウムまたはアルミニウム合金膜であることが好ましい。
【００２０】
【発明の実施の形態】
以下、本発明の半導体装置及びその電極形成方法について、添付の図面に示される好適実施形態を基に詳細に説明する。
【００２１】
図１は、本発明の半導体装置の電極形成方法による半導体装置の製造過程を段階的に示したものである。
ここでは、デザインルール０．５μｍ以下での積層メタルプロセスにアンチヒューズを付加した場合について説明する。アンチヒューズ以外の通常コンタクト部形成までの過程については、従来のプロセスと同様である。
【００２２】
図１（ａ）では、シリコン基板１０上の表面に素子分離用フィールド酸化膜が形成された分離領域１９によって互いに分離された複数のアクティブ領域が形成されている。図の左側の部分はＮウエル１１ａ内に、右側の部分はＰウエル１１ｂ内に形成されているものとする。そして、Ｎウエル１１ａの表面のアクティブ領域にはＰ＋  拡散領域１２ａが、Ｐウエル１１ｂの表面のアクティブ領域にはＮ＋  拡散領域１２ｂが形成される。ここで、Ｐウエル１１ｂ内のＮ＋  拡散領域１２ｂは、アンチヒューズ素子（プログラム可能な素子）を構成する半導体領域を代表させたものである。具体的には、例えば、ＭＯＳトランジスタ型のアンチヒューズ素子であれば、ソース領域もしくはドレイン領域に対応する。一方、Ｎウエル１１ａ内のＰ＋  拡散領域１２ａは、通常の（プログラム可能な素子ではない）素子を構成する半導体領域を代表させたものである。例えば、通常のＭＯＳトランジスタのソース、ドレイン領域であり、実際には、Ｐ＋  型のものとともにＮ＋  型の拡散領域が形成される。そして、これらの上に層間絶縁膜１６を形成する。その後、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）  法等により層間絶縁膜１６の表面を平坦化し、その上にコンタクトホール形成用のフォトレジストパターン２１を形成する。
【００２３】
次に図１（ｂ）は、このフォトレジストパターン２１をマスクとして用いて、プラズマエッチング（第２のプラズマ）によりシリコン酸化膜１６に、コンタクトホール（第２のコンタクトホール）２０を形成した状態を示す。このプラズマエッチングは、例えば平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）装置を用い、ＣＨＦ３  やＣ４  Ｆ８  等の、フッ化炭素系のガスを利用して行われる。このエッチングは、異方性を有する条件で行われる。このコンタクトホール２０は、流動性金属（例えばアルミニウムＡｌ）を主成分とする膜を堆積しない普通の（プログラム可能な素子に対応するものではない）トランジスタ用のコンタクトホールである。すなわち、このコンタクトホール２０内には、後で高融点金属（タングステンＷ）からなるプラグが形成される。
【００２４】
また、このとき、プラズマエッチングによりコンタクトホール２０を開口することにより露出した半導体基板１０表面のＰ＋  拡散領域１２ａ（第２の半導体領域）の表面２０ａには、オーバーエッチング時にプラズマの照射を受けることによって、例えば厚さ３〜５ｎｍのＳｉＣ層（炭素含有層）からなるダメージ層が形成される。そして、さらに酸化性の雰囲気にさらされることによる例えば厚さ約３ｎｍの自然酸化膜からなる酸化物層が形成され、これらにより反応抑制層（酸化物層を含む第２の反応抑制層）２２が形成される。
この酸化性雰囲気にさらすことは、通常は、コンタクトホール開口のためのプラズマエッチングの後に、大気中に取り出した時になされる。またさらに、次に説明するようなレジスト除去のために酸素プラズマ処理や洗浄を行う際にもなされる。
【００２５】
次に図１（ｃ）に示すように、例えば、ＣＦ４  ／Ｏ２  系のガスを用いてプラズマによりライトエッチングを行い、コンタクトホール２０の底部に存在するダメージ層２２を除去する。このようにダメージ層２２を除去するのは、コンタクトのオーミック接触を確保するためである。次に、酸素プラズマを用いてレジストパターン２１を除去し、さらに、硫酸、過酸化水素水混合溶液等を用いて、洗浄を行う。ライトエッチングの条件を適切に設定することによって、ダメージ層はエッチングされ、ほぼ完全に除去される。一方、酸化物層は、ＣＦ４  ガスから生成されたＣＦ系イオンの作用によってエッチングされるが、同時に、Ｏ２  ガスから生成された酸素ラジカルによって再び酸化される。さらに、ライトエッチング後に大気中に取り出した時や、レジストパターン除去の時にも酸化されるために、ライトエッチング後にも酸化物層は残留する。従って、さらに例えばバッファードフッ酸（ＢＨＦ）等を用いて残留した酸化物層を除去し、コンタクトホール２０底部に露出したＰ＋  拡散領域１２ａの表面に、実質的に反応抑制層が存在しない状態を得る。
次に図１（ｄ）に示すように、まず、例えばチタンナイトライド（ＴｉＮ）系のバリアメタル膜２４をスパッタリングにより形成し、その後、高融点金属であるタングステン膜２６をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。
【００２６】
次に図１（ｅ）に示すように、ＣＭＰ法により、シリコン酸化膜１６上に堆積されたタングステン膜２６及びバリアメタル膜２４を除去する。
これによって、第２のコンタクトホール２０に埋め込まれた、高融点金属であるタングステン膜２６とバリアメタル膜（拡散防止膜）２４からなるプラグ２５が形成される。
【００２７】
次に、ヒューズ用コンタクトホール（第１のコンタクトホール）を開口する。このコンタクトホールは、Ａｌ等の流動性金属を主成分とする膜を堆積し、プログラム可能な第１の素子の半導体領域に接続する電極を形成するためのものである。
図１（ｆ）に示すように、露出した層間絶縁膜１６上に、ヒューズ用コンタクトホール開口のためのフォトレジストパターン２８を形成する。
【００２８】
図１（ｇ）に示すように、フォトレジストパターン２８をマスクとして用いて、ヒューズ用コンタクトホール３０を開口する。
この開口部（コンタクトホール３０）には、流動性金属であるＡｌを主成分とするＡｌＣｕ膜を直接堆積するため、図示は省略するが、等方性エッチングによりラウンド形状のエッチングを行い、続いてＲＩＥ法による異方性エッチングにより仕上げる。ここで、等方性エッチングの手段としては、ラジカルエッチングまたはウエットエッチングのどちらでもよい。
異方性エッチングに使用するエッチング装置およびエッチング条件は、第２のコンタクトホール２０開口のための装置および条件と同一のものを利用することができる。この異方性エッチングの後、大気中に取り出した段階で、コンタクトホール３０の底部に露出した、プログラム可能な素子を構成する第１の半導体領域であるＮ＋  拡散領域１２ｂの表面には、第２のコンタクトホール２０の場合と同様に、ダメージ層および酸化物層からなる反応抑制層（第１の反応抑制層）３２が形成される。さらに、この後に行われる酸素プラズマ処理や洗浄の際にも追加的な酸化物層形成が行われる。
【００２９】
続いて、第２のコンタクトホール２０を形成する場合と同様に、酸素プラズマによるレジストパターン２８除去を行う。ただし、この場合には、ダメージ層除去のためのライトエッチングは行わない。また、レジストパターン２８除去後の洗浄も、第２のコンタクトホール２０に埋め込まれたタングステン膜からなるプラグ２５を浸食することがないように、例えばアミン系の有機溶剤を使用して行う。従って、第１のコンタクトホール３０底部の反応抑制層３２は除去されずに残留する。
【００３０】
次に図１（ｈ）に示すように、流動性金属であるＡｌに０．５ｗｔ％程度Ｃｕを含有させたＡｌＣｕ膜３４をスパッタリング法によって堆積する。続いて、図示しないレジストパターンを形成し、これをマスクとしてエッチングを行うことによってＡｌＣｕ膜をパターニングし、第１の半導体領域１２ｂに接続される第１の電極３４ｂおよび、第２の半導体領域１２ａにタングステン膜２６およびバリアメタル膜２４から構成されるプラグ２５を介して接続される第２の電極３４ａが形成される。
前述したように、（第２の）コンタクトホール２０の場合には、コンタクトのオーミック接触を確保するために、コンタクトホール２０底部の反応抑制層２２を除去してからプラグ２５を形成したが、この（第１の）コンタクトホール３０の場合には、この反応抑制層３２を残したまま、ＡｌＣｕ膜からなる電極３４ｂを形成した。従って、電極３４ｂは、この反応抑制層３２を介して、プログラム可能な素子を構成する半導体領域であるＮ＋  拡散領域１２ｂに接続される。
【００３１】
すなわち、本実施形態は、従来はオーミック接触を確保するために除去されていた、コンタクト開口時に形成される反応抑制層を積極的に利用するものである。
後述するように、反応抑制層３２を介して半導体領域に接続させることにより、Ｓｉを含まないＡｌＣｕ合金膜を利用して電極３４ｂを形成した場合であっても、製造工程でのＡｌスパイク発生が抑制され、プログラム可能な素子の初期歩留りを向上させることが可能である。
この後、図示は省略するが、配線３４ａ，３４ｂが形成された半導体基板上の全面に第２の層間絶縁膜を形成し、この第２の層間絶縁膜に層間接続孔を開口し、第２層の配線を形成する。さらに必要な場合には第３層以降の層間絶縁膜、層間接続孔および配線を形成し、最後に表面保護膜を形成し、パッド孔を開口して、半導体装置の製造工程を終える。
【００３２】
本実施形態の電極形成方法による製造工程は、基本的に以上のような流れで行われる。なお、説明を省略した部分については、通常行われている従来の方法と同様である。
以上述べたように、第２のコンタクトホール２０側においては、反応抑制層２２を除去したため、オーミック接触であるのに対して、第１のコンタクトホール３０側においては、反応抑制層３２を残したため、非オーミック接触となっている。
【００３３】
なお、第２のコンタクトホール２０側の反応抑制層２２は、必ずしも完全に除去されていなくとも、少なくとも酸化物層を除去するための処理が行われ、第１のコンタクトホール３０側に存在する反応抑制層３２に比較して薄くなってオーミック接触が得られる、実質的に除去されていると見なせるような状態であってもよい。実際には、第２のコンタクトホールにおいて完全なオーミック特性を得ることは、コンタクトホールの寸法が微細になった場合には、必ずしも容易ではない。しかし、わずかな非オーミック性があったとしても、使用する素子（トランジスタ）の動作に対して許容できる範囲内であれば、実効的にオーミックであると考えることができる。一方、第１のコンタクトホールは、ヒューズ素子に、例えば１０Ｖを超える高電圧を印加して書き込みを行うために使用されるため、オーミック性を必要としない。従って、反応抑制層の除去を全く行わず、明確な非オーミック特性を持つ状態になって問題ない。なお、書き込み時に、後述のように導電性フィラメントが形成されることによって非オーミック性が解消されるため、書き込み後の導通状態検出も問題なく行うことができる。
また、第１のコンタクトホール３０側の反応抑制層３２は、コンタクトホール開口のためのプラズマエッチングのオーバーエッチング時にプラズマ照射を受けた表面を大気や酸素プラズマ等にさらすことによって形成された反応抑制層では、反応抑制効果が高過ぎ、プログラム電圧（書き込み電圧）が高くなりすぎる場合には、ライトエッチングを行い、このライトエッチングのプラズマ照射を受けた表面の大気暴露及び洗浄によって適切な反応抑制層を形成するようにしてもよい。
ライトエッチングによってダメージ層を完全に除去した場合には、実質的に、プラズマ照射の後に酸化性雰囲気にさらすことによって形成された酸化物層のみによる反応抑制層が形成される。ライトエッチングの量を調整することにより、薄いダメージ層が残った状態を得ることも可能である。
【００３４】
このようにして形成されたＮチャンネルＭＯＳトランジスタ型アンチヒューズ素子の平面図を図２に示す。この図では、同一の半導体基板上に形成される通常の素子については図示を省略する。
図２に示すように、図示しないＰウエル内のアクティブ領域１０上にゲート電極１３が形成され、ゲート電極１３を挟んで、左右にそれぞれソース領域及びドレイン領域となるＮ＋  拡散領域１５、１７が形成され、その中にそれぞれコンタクトホール１８及び２０が形成されている。
そして、このコンタクトホール１８，２０を介して、例えばＡｌＣｕ膜からなるソース電極１４およびドレイン電極１６が接続されている。
【００３５】
このソース、ドレイン電極１４、１６間に、所定の書き込み電圧を印加することにより、ソース領域とドレイン領域との間が短絡する。例えば、ソース電極１４側が負となる電圧を印加した場合、逆方向にバイアスされるドレイン側Ｎ＋  拡散領域１７とＰ型チャンネル領域との間のＰＮ接合部に、逆方向耐圧を超える電圧が印加された段階で、ＰＮ接合の降伏が発生し、ドレイン電極１６からソース電極に１４に向けて電流が流れ始める。これによって発生する電子流からの力を受けて、ソース側の電極１４から、電極に含まれる流動性金属、この場合にはアルミニウムが流動し、反応抑制層を貫通してコンタクトホール１４の底部のＮ＋  拡散領域１５内に侵入し、さらに、ゲート電極１３の下のチャンネル領域を通って、ドレイン−チャンネル間のＰＮ接合部まで到達する。これによって、ドレイン−チャンネル間のＰＮ接合が恒久的に破壊され、データの書き込みが行われる。すなわち、プログラムが行われる。
実際にはさらに書き込み電圧印加を継続し、流動性金属を、ドレイン側コンタクトホール１６底部から、反応抑制層を貫通してドレイン電極１６にまで到達させる。これによって、ソース電極１４とドレイン電極１６との間を短絡する導電性のフィラメントが形成され、１００Ω以下の低い抵抗を持つ状態を得る。
【００３６】
図２において、アンチヒューズ素子の各部のサイズは、代表的には、ゲート幅Ｗ＝６〜１０μｍ、ゲート長Ｌ＝１μｍ、コンタクトホール径Ｓ＝１〜２μｍ、ゲート電極１２の端部からコンタクトホール１８（２０）までの距離Ｘ＝１〜２μｍ、さらに電極１４（１６）の面積は、１８μｍ２  である。
【００３７】
表１に、初期歩留り及び書き込み電圧の電極膜種依存性を示す。表１は、ヒューズ用トランジスタサイズが、Ｗ／Ｌ＝３．４μｍ／１μｍ、Ｃｘ／Ｃｙ＝１．４μｍ／１．４μｍ、電極面積６４００μｍ２  の場合の例である。ここではＡｌスパイク発生の確率を高めるため、極端に大きな面積の電極を使用した。
【表１】
2004228146.tif 000003
【００３８】
表１において「Ａｒエッチ無」と示したのは、コンタクトホール底部の反応抑制層を残したまま、１ｗｔ％のＳｉを含むＡｌＳｉ膜、もしくは０．５ｗｔ％のＣｕを含むＡｌＣｕ膜を堆積して電極を形成した場合である。「Ａｒエッチ有」と示したのは、比較のために、Ａｒイオンによるエッチングを行い、コンタクトホール底面の反応抑制層を除去してから電極を形成した場合である。この場合には、酸化物層およびダメージ層の両方を含んだ反応抑制層全体を除去することを意図して、ＳｉＯ２  換算で５ｎｍ以上のエッチングを行った。
電極をＡｌＳｉ膜で形成した場合には、Ａｒエッチングを行った場合でも行わない場合でも、１００％の初期歩留りが得られる。これは、ＡｌＳｉ膜中に、製造工程中の熱処理（最高４００℃程度）における固溶度を超えるＳｉが含まれているため、反応抑制層が存在しない場合であってもＡｌスパイクが発生したためであると理解できる。一方、ＡｌＣｕ膜で電極を形成した場合には、Ａｒエッチングを行うと初期歩留りが０％となる。これは、Ａｒエッチングによって反応抑制層が除去された半導体領域の表面に、Ｓｉを含まないＡｌＣｕ膜が直接接触するため、製造工程中に、Ａｌスパイクが高い密度で発生したためであると理解できる。これに対して、Ａｒエッチングを行わない場合には、９６％と、１００％に近い初期歩留りが得られ、反応抑制層の存在によってＡｌスパイク発生が効果的に抑制されたことがわかる。
【００３９】
書き込みに必要な書き込み電圧は、Ａｒエッチングを行ってＡｌＳｉ膜からなる電極を形成した場合は平均１１．５Ｖであるのに対して、Ａｒエッチングを行わない場合には、電極材料によらず、平均１６Ｖと高くなる。反応抑制層の存在によって流動性金属の半導体領域内への侵入が抑制されたためであると解釈される。しかし、書き込み電圧上昇の程度は、大きくなく、実用的に対応できる範囲である。
このように、反応抑制層を意識的に残留させることによって、ＡｌＣｕのようなＳｉを含まないＡｌ膜を使用して電極を形成した場合であっても、実用的な書込電圧の範囲内で、初期歩留りを大幅に高められることがわかった。なお、表１に示した例では処理歩留りは１００％に達していないが、これは、電極面積が６４００μｍ２と極めて大きいためであり、以下に述べるように、電極の面積やレイアウトの最適化によってさらに高い初期歩留りが得られることが分かった。
【００４０】
表２に、Ｃｘ＝Ｃｙ＝１．４μｍのコンタクトホールに対して、さまざまな面積のＡｌＣｕ膜による電極を形成した場合の初期歩留りを示す。ここでは、電極面積の影響を明確にするため、１ないし２ｎｍのＡｒエッチングを行った場合の結果を示す。このエッチング量では、反応抑制層は、薄くなるが完全には除去されない。
【表２】
2004228146.tif 000004
【００４１】
表２から、電極面積が小さくなるほど初期歩留りが上昇し、１８μｍ２  、すなわち、Ｃｘ＝Ｃｙ＝１．４μｍのコンタクトホール面積に対して約９倍の電極面積の場合には、１００％に達することがわかる。これは、コンタクトホールの寸法を一定に保った状態で電極面積が小さくすることによって、コンタクトホール底部において接触する半導体領域の面積に対する電極面積の比が小さくなり、半導体領域からのＳｉ吸い上げ量が減少し、その結果、Ａｌスパイクの発生が抑制されたものと理解できる。この結果から、アンチヒューズを構成する半導体領域に接続するコンタクトホールの面積に対する電極面積の比を所定の値以下、表２の例では約９倍以下に保てば、高い初期歩留りを得ることができると考えられる。
【００４２】
しかし、実際の半導体集積回路において、アンチヒューズ素子に接続される電極の面積を所定値以下に保つことは容易ではない。アンチヒューズ素子のコンタクトホールに接続される電極は、通常、アンチヒューズ素子を半導体集積回路上の他の素子に接続する配線としても使用されるため、接続対象の素子の位置によって電極面積が変化してしまうからである。
電極面積を所定値以下に保つためには、電極１４、１６を、アンチヒューズ素子の半導体領域に接続するための電極としてのみ使用し、他の素子との接続のためには別の配線を利用することが有効である。このためには、具体的には図３（ａ）の平面図および図３（ｂ）の断面図に示したように、第１の配線層に形成した、コンタクトホール１８、２０底部でソース、ドレイン領域１５、１７に接続する電極１４、１６上に、第２の層間絶縁膜４０を形成し、この層間絶縁膜４０の、コンタクトホール１８、２０の近傍に位置に、第１層の配線と第２層の配線とを接続する層間接続孔４８、５０を設け、この層間接続孔４８、５０を埋め込むプラグ４５、４７によって、第１層の配線１４、１６を第２層の配線５４、５６に接続し、他の素子との接続は、この第２層の配線５４、５６を介してのみ行う。すなわち、電極１４、１６は、コンタクトホール１８、２０と、プラグ４５、４７との間の接続のためにのみに使用し、他の素子への接続のためには使用しない。プラグ４５、４７を、プラグ２５と同様に、バリアメタル膜（拡散防止膜）４１、４３およびタングステン膜４２、４４で形成することにより、コンタクトホール１８、２０の底部で接続されたソース、ドレイン領域１５、１７から吸い上げたＳｉの拡散がバリアメタル膜４１、４３によって遮断される。これによって、ソース、ドレイン領域１５、１７と反応してアルミスパイク発生の原因となるＡｌＣｕ電極の面積を、第１配線層に形成された１４、１６の部分のみに限定することができる。この結果、アルミスパイク発生に影響を与える電極面積とコンタクトホール面積との比を、他の素子との接続のために使用する配線部分の長さが変化しても、確実に、所定値以下に維持することができる。
【００４３】
より具体的には、図３に示したコンタクトホール１８、２０を有するアンチヒューズ素子と、このコンタクトホール１８、２０の面積に対して所定の面積を有する第１層の配線１４、１６と、コンタクトホール１８、２０の近傍に配置された、プラグ４５、４７とを、１つの単位（セル）として用意し、アンチヒューズ素子を利用する半導体装置を設計する際には、これを単位として利用する。これにより、設計する半導体装置の構成に依存せず、アンチヒューズ素子に接続する電極の面積とコンタクトホールの面積との比を一定値に維持することができる。コンタクトホール１８、２０のそれぞれと、対応するプラグ４５、４７との間の距離に特に限定はないが、使用する製造プロセスが許容する範囲で、必要以上に大きなマージンを設けずに、なるべくその間の距離を短くして、第１配線層の電極１４、１６の寸法を小さくすることが好ましい。
【００４４】
層間接続孔４８、５０の寸法によっては、タングステン膜４２、４４を用いてプラグを形成することが不要な場合もある。この場合には、シリコンの拡散を防止するためのバリアメタル膜４１、４３のみを形成し、層間接続孔４８、５０内から第２の層間絶縁膜４０上にかけて、例えばＡｌＣｕ膜を堆積し、パターニングすることによって、第２層の配線５４、５６を形成してもよい。この場合でもバリアメタル膜（拡散防止膜）４１、４３によってソース、ドレイン領域１５、１７から吸い上げたシリコンが拡散する範囲が第１配線層の電極１４、１６の範囲に制限されるため、シリコンスパイクの発生が抑制される。
また、何らかの理由によってコンタクトホールの面積に対する電極の面積の比が大きくなる場合に、電極の面積を実質的に小さくしてアルミスパイクの発生を防止する方法として、素子分離領域上にダミーの多結晶シリコン膜を配置し、アンチヒューズ素子の半導体領域に接続される電極に接続する方法がある。ＡｌＣｕ等のＳｉを含まない膜で配線を形成した場合でも、接続したダミーの多結晶シリコン膜からシリコンが供給されるため、拡散領域１２ａ、１２ｂからのシリコンの吸い上げ量が抑制され、アルミスパイク発生が抑制される。
【００４５】
この場合、図４（ａ）の平面図および図４（ｂ）の断面図に示されたように、例えばゲート電極１３形成と同時に、素子分離領域１９上に多結晶シリコン膜５１、５２を形成し、アンチヒューズ素子用のコンタクトホール１８、２０の開口と同時に、これらの多結晶シリコン膜に接続するためのコンタクトホール５８、６０を開口する。そして、コンタクトホール１８、２０内へのＡｌＣｕ膜堆積と同時に、コンタクトホール５８、６０内にもＡｌＣｕ膜を堆積し、パターニングを行って、電極１４、１６を、アンチヒューズ素子用のコンタクトホール１８、２０のそれぞれから対応する多結晶シリコン膜用のコンタクトホール５８、６０にかけて配置され、その間を接続するように形成する。この場合、多結晶シリコン膜用のコンタクトホール５８、６０の底部にも、アンチヒューズ素子用のコンタクトホール１８、２０底部の反応抑制層３２と同様の、反応抑制層６２が残留する。
【００４６】
この時、多結晶シリコン膜５１、５２を接続することによって実効的に電極面積を小さくする効果を有効に利用するためには、図４（ａ）の平面図に例示されたように、アンチヒューズに接続するコンタクトホール１８、２０の個数に比較して、多結晶シリコン膜に接続するコンタクトホール５８、６０の個数を多くすることが好ましい。具体的には、コンタクトホール１８、２０の寸法とコンタクトホール５８、６０の寸法とが同一である場合、個数の比を少なくとも３倍もしくはそれ以上に、もしくは、さらに好ましくは１０倍程度もしくはそれ以上にする。コンタクトホール１８、２０の寸法とコンタクトホール５８、６０の寸法とが異なる場合には、コンタクトホールの合計面積の比が、上記のような値になるようにすればよい。
【００４７】
アンチヒューズ素子用のコンタクトホール１８、２０のそれぞれと、対応する多結晶シリコン膜用のコンタクトホール５８、６０との間の距離に、特に限定はない。しかし、使用する製造プロセスが許容する範囲で、必要以上に大きなマージンを設けずに、なるべくその間の距離を短くすることにより、多結晶シリコン膜からのＳｉ供給の効果を効果的に生かして、アンチヒューズ素子のコンタクトホール面積に対する電極面積を実効的に減少させることができる。
ダミーとして使用する多結晶シリコン膜は、１層目の多結晶シリコン層を利用して、ゲート電極と同時に形成してもいいし、第２層の多結晶シリコン層を利用して、容量素子の上部電極や高抵抗素子と同時に形成してもよい。
さらに、他の素子と分離された半導体（Ｓｉ）基板表面領域をダミーとして使用することも可能である。例えば、ソースをＧＮＤ電位に固定したＮチャンネルＭＯＳ型トランジスタをアンチヒューズ素子として使用する場合、ソース領域は、Ｓｉ基板表面のＰウエル領域内に形成したＰ＋  拡散領域に接続し、このＰウエルにＧＮＤ電位を供給する。ドレイン領域には、Ｎウエル領域内に形成したＮ＋  拡散領域に接続する。書込時には、このＮウエルにも書込のための高電圧を印加する。一方読出時には、このＮウエルには電圧を印加せず、ドレインと同電位にする。
【００４８】
以上詳細に説明したように、本実施形態によれば、コンタクト接続部において、ＡｌＣｕ配線とＳｉ基板の間に反応抑制層を残すことにより、また、さらに、ヒューズ素子用の電極（寸法／レイアウト）を最適化することにより、書き込み電圧を許容範囲内に保ちながら、書き込み前のアルミスパイクの発生を抑制し、初期歩留りを安定化させることが可能となった。
【００４９】
以上、本発明の半導体装置及びその電極形成方法について、詳細に説明したが、本発明は、以上の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、各種の改良や変更を行ってもよいのはもちろんである。
例えば、プログラム可能な素子としては、例示したＮチャンネルＭＯＳトランジスタ型アンチヒューズ素子だけではなく、ＰチャンネルＭＯＳトランジスタ型や、ＰＮ接合ダイオード（ツェナーザップダイオード）型等、様々なものが使用できる。前述のように、ＮチャンネルＭＯＳトランジスタ型の場合には、書き込み時に負となるソース電極の流動性金属が、ソース電極が接続される半導体領域であるソース拡散領域から、チャンネル領域を通過し、ドレイン−チャンネル間のＰＮ接合部に侵入して、接合を破壊することによって書き込みが行われる。ＰＮ接合ダイオードにおいては、例えば逆方向電圧印加で書き込みを行う場合、カソード電極に対して負の電圧が印加されるアノード電極の流動性金属が、アノード電極が接続される半導体領域であるＰ＋  拡散領域から、このＰ＋  拡散領域と、それに隣接して設けられたＮ拡散領域との間、もしくは、Ｐ＋  拡散領域に隣接して設けられたＰ拡散領域と、さらにそれに隣接して設けられたＮ＋  拡散領域との間に形成されるＰＮ接合部に侵入して、接合を破壊することによって書き込みが行われる。
【００５０】
破壊される接合部は、例示したＭＯＳトランジスタ型アンチヒューズ素子では、半導体基板内に形成される。すなわち、半導体基板自体の表面領域内に接合部が存在する。ＰＮ接合型でも、同様に、半導体基板内に接合部を設けることが可能である。しかし例えば、半導体基板上に、その表面に形成された素子分離用フィールド絶縁膜を介して、形成した多結晶シリコン膜内に、アンチヒューズ素子として使用するＭＯＳトランジスタやＰＮ接合ダイオードを形成することも可能である。ただし、プラズマ照射後に酸化性雰囲気にさらすことによって、安定した膜質の反応抑制層を形成し、書き込み電圧を許容範囲内に保ちながら初期歩留りを安定させるためには、少なくとも書き込み時に負側になる電極が接続される半導体領域は、半導体基板自体の表面領域に形成されることが好ましい。
【００５１】
アンチヒューズ素子に接続する電極は、流動性金属がアルミニウムである場合に限っても、例示したＡｌＣｕの他にも、純Ａｌ、およびその他様々なＡｌを主成分とするＡｌ合金膜を利用して形成することができる。ただし、反応抑制層によってアルミスパイクの発生を抑制して初期歩留りを安定させる効果は、反応抑制層が無い場合にはアルミスパイクが発生する可能性の高い、純ＡｌまたはＳｉを含まないＡｌ合金膜を利用した場合に顕著に発揮される。もしくは、Ｓｉを含むとしても、電極形成後の製造工程において行われる熱処理温度における固溶度に比較して含有量が小さく、反応抑制層が無い場合にはアルミスパイクが発生する可能性が高いという意味で、実質的にＳｉを含まないＡｌ合金膜を利用する場合にも、反応抑制層の効果が顕著に発揮される。
アンチヒューズ素子の接合部に侵入させて書き込みを行う流動性金属としては、アルミニウムの他に、例えば特許文献２に記載されたように、チタン等のシリサイドを形成する金属や、金、銅、銀などが使用可能である。
【００５２】
【発明の効果】
以上、説明した通り、本発明によれば、アンチヒューズ素子の書き込み電圧を許容範囲内に保ちながら、書き込み前におけるアルミスパイクの発生を抑制し、初期歩留りの安定化を図ることが可能となる。
【図面の簡単な説明】
【図１】（ａ）〜（ｈ）は、本発明の半導体装置の電極形成方法による半導体装置の製造過程を段階的に示す模式図である。
【図２】本実施形態に係る半導体装置の概略を示す平面図である。
【図３】（ａ）及び（ｂ）は、それぞれ本発明の他の実施形態に係る半導体装置の概略を示す平面図及び断面図である。
【図４】（ａ）及び（ｂ）は、それぞれ本発明のさらに他の実施形態に係る半導体装置の概略を示す平面図及び断面図である。
【図５】従来のＭＯＳトランジスタ型アンチヒューズの一例の概略を示す平面図である。
【符号の説明】
１０  シリコン基板
１１ａ  Ｎウエル
１１ｂ  Ｐウエル
１２ａ  Ｐ＋  拡散
１２ｂ  Ｎ＋  拡散
１３  ゲート電極
１４、１６  電極
１８、２０、５８、６０  コンタクトホール
１９  素子分離領域
１６、４０  層間絶縁膜
２１、２８  フォトレジストパターン
２０  （第２の）コンタクトホール
２０ａ  （第２の）コンタクトホールの表面
２２  （第２のコンタクトホール底部の）反応抑制層
２４、４１、４３  バリアメタル膜
２５、４５、４７  プラグ
２６、４２、４４  タングステン膜
３０  ヒューズ用コンタクトホール（第１のコンタクトホール）
３０ａ  （第１の）コンタクトホールの表面
３２  （第１のコンタクトホール底部の）反応抑制層
３４  ＡｌＣｕ膜
４８、５０  層間接続孔
５１、５２  多結晶シリコン膜
５４、５６  第２層の配線
６２  反応抑制層
【図１】
2004228146.tif 000005
【図２】
2004228146.tif 000006
【図３】
2004228146.tif 000007
【図４】
2004228146.tif 000008
【図５】
2004228146.tif 000009