(57)【要約】【課題】半導体装置の製造方法に関し、特にゲート電極に特徴を有する絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法を提供する。【解決手段】本発明の半導体装置１０００の製造方法は、半導体層１６上に絶縁層２０を形成する。前記絶縁層２０上に金属層３０ａを形成する。前記金属層３０ａの所望の領域に、前記金属層３０ａとは異なる金属３２をイオン注する。前記金属層３０ａをパターニングし、ゲート電極３０Ａ，３０Ｂを形成する。【選択図】　　　図１
2004111549.tif 000002
【特許請求の範囲】
【請求項１】
基板に設けられた半導体層上に、絶縁層を形成する工程と、
前記絶縁層上に、第１の金属からなる金属層を形成する工程と、
前記金属層に、前記第１の金属とは異なる第２の金属をイオン注入する工程と、
前記金属層をパターニングし、ゲート電極を形成する工程と、を含む、半導体装置の製造方法。
【請求項２】
Ｎチャネル絶縁ゲート電界効果トランジスタと、Ｐチャネル絶縁ゲート電界効果トランジスタとが混載された、相補型半導体装置の製造方法であって、
基板に設けられた半導体層上に、絶縁層を形成する工程と、
前記絶縁層上に、第１の金属からなる金属層を形成する工程と、
前記金属層のうち前記Ｎチャネル絶縁ゲート電界効果トランジスタのゲート電極が形成される領域に、前記第１の金属とは異なる第２の金属をイオン注入する工程と、
前記金属層をパターニングし、前記Ｎチャネル絶縁ゲート電界効果トランジスタと前記Ｐチャネル絶縁ゲート電界効果トランジスタとのゲート電極をそれぞれ形成する工程と、を含む、半導体装置の製造方法。
【請求項３】
Ｎチャネル絶縁ゲート電界効果トランジスタと、Ｐチャネル絶縁ゲート電界効果トランジスタとが混載された、相補型半導体装置の製造方法であって、
基板に設けられた半導体層上に、絶縁層を形成する工程と、
前記絶縁層上に、第１の金属からなる金属層を形成する工程と、
前記金属層のうち前記Ｐチャネル絶縁ゲート電界効果トランジスタのゲート電極が形成される領域に、前記第１の金属とは異なる第２の金属をイオン注入する工程と、
前記金属層をパターニングし、前記Ｎチャネル絶縁ゲート電界効果トランジスタと前記Ｐチャネル絶縁ゲート電界効果トランジスタとのゲート電極をそれぞれ形成する工程と、を含む、半導体装置の製造方法。
【請求項４】
請求項３において、
前記第１の金属はタンタルであって、前記第２の金属はニッケルである、半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれかにおいて、
前記基板は、ＳＯＩ基板を用いる、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にゲート電極の形成に特徴を有する絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法に関する。
【０００２】
【背景技術】
現在の半導体集積回路に用いられる絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）では、そのゲート電極として、低抵抗化のために不純物を高濃度でドープした多結晶シリコン層が用いられることが多い。具体的なＣＭＯＳ回路（Ｃｏｍｐｌｉｍｅｎｔａｒｙ　ＭＯＳＦＥＴ　回路）に用いられる半導体プロセスにおいて、特性バランスをとるために、ゲート電極材料としては、ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）にはＮ型多結晶シリコンが、ＰチャネルＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）にはＰ型多結晶シリコンが採用されている。また、ゲート電極は、さらなる低抵抗化を目的として、前記ゲート電極の上層に高融点金属シリサイド層を有する構造を採るのが一般的である。
【０００３】
しかしながら、ゲート電極を構成する多結晶シリコン層は不純物を高濃度でドープしているにもかかわらず、空乏化を起こしてしまうことが知られている。空乏化が発生してしまうと、ゲート電極と直列に容量が挿入されていることと等価になり、チャネルにかかる実効的な電界が低下してしまう。その結果、ＭＯＳＦＥＴの電流駆動能力が低下する。
【０００４】
これらの問題点を解決するために、低抵抗でゲート空乏化を起こさず、かつ様々な仕事関数を持つゲート電極材料が提案されている。例えば、非特許文献１では、ベータタンタル（β−Ｔａ）層を用いた構造が提案されている。
【０００５】
【非特許文献１】
Ｊｅｏｎｇ‐Ｍｏ　Ｈｗａｎｇ（ＩＥＤＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　１９９２年、３４５頁）
【０００６】
【発明が解決しようとする課題】
上述のように、ゲート電極に用いられる金属の仕事関数は、シリコンの真性ミッドギャップエネルギー４．６１ｅＶの前後の値のものが多い。そのため、しきい値電圧の絶対値が大きくなってしまうという問題がある。この問題は、チャネル領域の不純物濃度を下げることにより回避することができるが、チャネル領域の不純物濃度を下げるとパンチスルーを抑制できなくなってしまう。
【０００７】
一方、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、すなわち絶縁体上に形成された半導体層にＭＩＳＦＥＴが形成された完全空乏化ＳＯＩ‐ＭＩＳＦＥＴでは、チャネル領域の濃度が低くても、パンチスルーを抑制することができる。しかし、この場合は、ゲート電極に用いられる金属の仕事関数値でしきい値が決定されてしまうため、しきい値の調整が困難となる。
【０００８】
本発明は、ＭＩＳＦＥＴを有する半導体装置の製造方法に関し、特に、ゲート電極に金属を用いた場合、しきい値の制御を良好に行なうことができる製造方法に関する。
【０００９】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、
基板に設けられた半導体層上に、絶縁層を形成する工程と、
前記絶縁層上に、第１の金属からなる金属層を形成する工程と、
前記金属層に、前記第１の金属とは異なる第２の金属をイオン注入する工程と、
前記金属層をパターニングし、ゲート電極を形成する工程と、を含む。
【００１０】
本発明によれば、ゲート電極には、該ゲート電極を構成する金属とは異なる金属種がイオン注入される。そのため、金属層からなるゲート電極の仕事関数を調整することができる。仕事関数の調整により、しきい値を調整することができ、その結果、性能の高い半導体装置を製造することができる。
【００１１】
また、本発明の半導体装置の製造方法は、
Ｎチャネル絶縁ゲート電界効果トランジスタと、Ｐチャネル絶縁ゲート電界効果トランジスタとが混載された、相補型半導体装置の製造方法であって、
基板に設けられた半導体層上に、絶縁層を形成する工程と、
前記絶縁層上に、第１の金属からなる金属層を形成する工程と、
前記金属層のうち前記Ｎチャネル絶縁ゲート電界効果トランジスタのゲート電極が形成される領域に、前記第１の金属とは異なる第２の金属をイオン注入する工程と、
前記金属層をパターニングし、前記Ｎチャネル絶縁ゲート電界効果トランジスタと前記Ｐチャネル絶縁ゲート電界効果トランジスタとのゲート電極をそれぞれ形成する工程と、を含む。
【００１２】
また、本発明の半導体装置の製造方法は、
Ｎチャネル絶縁ゲート電界効果トランジスタと、Ｐチャネル絶縁ゲート電界効果トランジスタとが混載された、相補型半導体装置の製造方法であって、
基板に設けられた半導体層上に、絶縁層を形成する工程と、
前記絶縁層上に、第１の金属からなる金属層を形成する工程と、
前記金属層のうち前記Ｐチャネル絶縁ゲート電界効果トランジスタのゲート電極が形成される領域に、前記第１の金属とは異なる第２の金属をイオン注入する工程と、
前記金属層をパターニングし、前記Ｎチャネル絶縁ゲート電界効果トランジスタと前記Ｐチャネル絶縁ゲート電界効果トランジスタとのゲート電極をそれぞれ形成する工程と、を含む。
【００１３】
【発明の実施の形態】
以下に、本発明の実施の形態について説明する。
【００１４】
（半導体装置の構造）
まず、本実施の形態の製造方法により得られる半導体装置の構造について説明する。図１は、本実施の形態に係る半導体装置１０００を模式的に示す断面図である。半導体装置１０００は、ＣＭＯＳ型の半導体装置であって、Ｎチャネル絶縁ゲート電界効果トランジスタ（ＮＭＯＳＦＥＴ）１００Ａと、Ｐチャネル絶縁ゲート電界効果トランジスタ（ＰＭＯＳＦＥＴ）１００Ｂとを含む。ＮＭＯＳＦＥＴ１００ＡおよびＰＭＯＳＦＥＴ１００Ｂは、ＳＯＩ基板１０に形成されている。ＳＯＩ基板１０は、支持基板１２上に絶縁層（酸化シリコン層）１４が形成され、該絶縁層１４上に半導体層１６が形成されている。尚、本実施の形態においては、半導体層１６は低濃度のＰ型シリコン層１６で構成されている。そして、ＮＭＯＳＦＥＴ１００ＡおよびＰＭＯＳＦＥＴ１００Ｂは、それぞれＳＯＩ基板１０のＰ型シリコン層１６に形成された素子分離領域１８によって電気的に分離されている。素子分離領域１８は、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法などにより形成される。
【００１５】
各ＭＯＳＦＥＴ１００Ａおよび１００Ｂは、Ｐ型シリコン層１６上に、ゲート絶縁層２０を介して、ゲート電極３０Ａ、３０Ｂが形成された構造を有する。ゲート電極３０Ａ、３０Ｂは、金属層で構成されているメタルゲート電極である。
【００１６】
本実施の形態において重要なことは、ゲート電極のしきい値調整が必要な場合、ベースとなる金属層に対しその金属とは仕事関数の異なる別の金属がイオン注入されることにある。ゲート電極において金属イオンが注入される領域は、ＮＭＯＳＦＥＴ１００Ａ、ＰＭＯＳＦＥＴ１００Ｂのいずれか一方であってもよいし、両方であっても構わない。しかしながら、本実施の形態における好適な例として、ベースとなる金属層にタンタルを用い、ＰＭＯＳＦＥＴ１００Ｂのゲート電極領域にのみニッケルがイオン注入される例を挙げることができる。ゲート電極３０Ａ，３０Ｂの上面には、キャップ層（図示せず）が形成されていることが好ましい。ゲート絶縁層２０の直下のシリコン層１６には、チャネル領域（図示せず）が設けられる。チャネル領域を挟んで、シリコン層１６にはソース領域またはドレイン領域を構成する不純物拡散領域５０、６０が設けられている。
【００１７】
そして、ゲート電極３０Ａ、３０Ｂの両側面に、サイドウォール絶縁層４０が形成されている。ＮＭＯＳＦＥＴ１００Ａにおいては、不純物拡散層５０、６０はＮ型に、ＰＭＯＳＦＥＴ１００Ｂでは、不純物拡散層５０、６０はＰ型に形成されている。不純物拡散層５０、６０の上部には、シリサイド層７０が形成されている。
【００１８】
（半導体装置の製造方法）
次に、図１に示す半導体装置１０００の製造方法について、図２〜図４を参照して説明する。図２〜図４は、図１に示す半導体装置の製造工程を模式的に示す断面図である。
【００１９】
（１）ＳＯＩ基板１０は、支持基板１２の上に、膜厚が１００ｎｍの絶縁層（酸化シリコン層）１４と、絶縁層（酸化シリコン層）１４の上に膜厚が３０ｎｍのシリコン層１６を有するものを用いる。まず、図２に示すように、シリコン層１６に公知の方法により素子分離領域１８を形成する。
【００２０】
（２）ついで、図２に示すように、ゲート絶縁層２０となるゲート絶縁層２０ａを形成する。ゲート絶縁層２０ａとしては、たとえば、熱酸化法により酸化シリコン層が形成される。ついで、ゲート絶縁層２０ａの上に、ゲート電極（メタルゲート電極）３０Ａ、３０Ｂとなるゲート電極層３０ａを形成する。ゲート電極層３０ａは、スパッタリングにより、たとえば反応性スパッタリングにて形成される。ゲート電極層３０ａとしては、メタルゲート電極として機能する材質であれば、特に制限はされず、抵抗が低く、後の工程での熱処理に耐えることができるものが好ましい。たとえば、アルミニウム、モリブデン、タンタル、タングステン、チタン、またはそれらの窒化物を挙げることができる。また、ゲート電極層３０ａには、窒化タンタル層と、タンタル層とを積層膜を用いることができる。ゲート電極層３０ａの上には、ゲート電極層３０ａが後の酸化工程で酸化によるダメージを受けることを防止するため、キャップ層（図示せず）を形成することが好ましい。キャップ層としては、窒化シリコン層などを挙げることができる。
【００２１】
（３）ついで、ゲート電極層３０ａにゲート電極層３０ａを構成する金属種とは異なる金属種をイオン注入する。この金属イオンの注入は、ゲート電極３０の仕事関数の調整のために行なわれる。本実施の形態では、ＰＭＯＳＦＥＴ１００Ｂのゲート電極３０Ｂに金属イオンを注入する場合について説明する。まず、図２に示すように、ＮＭＯＳＦＥＴ１００Ａが形成される領域には、金属イオンが注入されることのないように、レジストなどのマスク層Ｍ１を形成する。ついで、金属イオン３２の注入を行なう。金属イオン３２としては、所望の仕事関数にするために必要な仕事関数を有する金属種を用いる。たとえば、シリコンの真性ミッドギャップエネルギーより大きい仕事関数を有する金属として、ニッケル、コバルト、白金などを挙げることができる。また、シリコンの真性ミッドギャップエネルギーより小さい仕事関数を有する金属としては、タンタル、アルミニウム、鉄、亜鉛、ガリウムなどを挙げることができる。
【００２２】
ついで、約４５０〜５５０℃の温度で熱処理を行なう。この熱処理により、ＰＭＯＳＦＥＴ１００Ｂの形成される領域のゲート電極層３０ａに注入された金属イオンを拡散することができ、ゲート電極層３０ａに金属イオンが均一に混合したゲート電極３０ａを形成することができる。
【００２３】
（４）ついで、図４に示すように、リソグラフィおよびエッチングによりゲート電極３０Ａ、３０Ｂのパターニングを行なう。このようにして、ゲート絶縁層２０およびゲート電極３０Ａ、３０Ｂを形成することができる。
【００２４】
ついで、図４に示すように、ゲート電極３０Ａ、３０Ｂをマスクとして不純物を導入し、ソース領域またはドレイン領域を構成する不純物拡散層５０、６０を形成する。具体的には、ＮＭＯＳＦＥＴには、たとえば、砒素イオン（Ａｓ＋）を、ＰＭＯＳＦＥＴにはたとえば、二フッ化ホウ素イオン（ＢＦ２＋）をイオン注入する。ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴの不純物拡散層を形成する際には、逆極性の不純物イオンがドープされないように、レジスト層などのマスク層（図示せず）が所定領域に形成される。この後、７００℃以下、好ましくは４５０〜５５０℃の低温アニールを施すことにより、セルフアラインで不純物拡散層５０、６０を形成することができる。
【００２５】
次に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法にて、酸化シリコン層を、ゲート電極３０が形成されたＳＯＩ基板１０上に全面的に堆積した後、ドライエッチング法によりエッチバックを行い、サイドウォール絶縁層４０（図１参照）を形成する。
【００２６】
ついで、遷移金属層、例えばＮｉ層をスパッタ法にて成膜し、アニールを経て不純物拡散層５０、６０の露出部にシリサイド層７０（図１参照）を形成する。シリサイド層形成用金属としては、チタン（Ｔｉ）やコバルト（Ｃｏ）等、シリサイドを形成できるものであればよい。その後、未反応の遷移金属層を除去し、セルフアラインでシリサイド層７０を形成する。以上の工程により本実施の形態の半導体装置１０００を形成することができる。この後、通常のＣＭＯＳプロセス技術による配線工程を経ることにより、層間絶縁層（図示せず）や配線層（図示せず）を形成することができる。
【００２７】
なお、本実施の形態では、ＰＭＯＳＦＥＴ１００Ｂのゲート電極３０Ｂにのみ金属イオンを注入した場合について説明したが、本発明はこれに制限されず、ＮＭＯＳＦＥＴ１００Ａのゲート電極にのみ金属イオンを注入してもよい。また、ＰＭＯＳＦＥＴ１００Ａ、ＮＭＯＳＦＥＴ１００Ｂの双方のゲート電極に注入してもよい。半導体層としては、ＳＯＩ基板１０を用いた例について説明したが、バルク状の半導体基板を用いてもよい。
【００２８】
本実施の形態の製造方法の利点は以下の通りである。
【００２９】
本実施の形態では、（３）において、ゲート電極を形成する金属層に金属イオンが注入される。そのため、ゲート電極の仕事関数を制御することができる。ゲート電極３０の仕事関数を制御することにより、しきい値を所望の値に調整することができる。その結果、性能の高い半導体装置を製造することができる。
【００３０】
また、本実施の形態では、ＰＭＯＳＦＥＴ１００Ｂが形成される領域のゲート電極３０には金属が注入されている。そのため、ゲート電極３０の仕事関数を調整することができる。つまり、ＮＭＯＳＦＥＴ１００ＡおよびＰＭＯＳＦＥＴ１００Ｂともに同じ材質でゲート電極３０Ａ、３０Ｂを形成した場合でも、仕事関数の異なるゲート電極３０Ａ、３０Ｂを形成することができる。メタルゲートを用いた半導体装置では、ゲート電極３０Ａ、３０Ｂを形成する材質を変えることで、仕事関数の異なるゲート電極を形成する方法もある。しかし、この方法によると、たとえば、ＰＭＯＳＦＥＴのゲート電極を形成した後、ＮＭＯＳＦＥＴ１００Ａを形成する領域に形成されているゲート電極層を剥離しなくてはならない。ゲート電極層を剥離することによりゲート絶縁層が露出することとなり、半導体装置の信頼性が低下してしまう。本実施の形態の製造方法によれば、製造工程を増加させることなく、仕事関数の異なるゲート電極を形成することができ、しきい値の調整をすることができる。その結果、性能の高い半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本実施の形態にかかる半導体装置を模式的に示す断面図である。
【図２】図１に示す半導体装置の製造工程を模式的に示す断面図である。
【図３】図１に示す半導体装置の製造工程を模式的に示す断面図である。
【図４】図１に示す半導体装置の製造工程を模式的に示す断面図である。
【符号の説明】
１０　ＳＯＩ基板、　１２　支持基板、　１４　酸化シリコン層、　１６　半導体層、　２０　ゲート絶縁層、　３０Ａ、３０Ｂ　ゲート電極、　４０　サイドウォール絶縁層、　５０、６０　ソースまたはドレイン領域、　７０　シリサイド層
【図１】
2004111549.tif 000003
【図２】
2004111549.tif 000004
【図３】
2004111549.tif 000005
【図４】
2004111549.tif 000006