(57)【要約】【課題】研磨により背面を滑面化した半導体素子と絶縁層を構成する絶縁フィルムとの密着性を高めた半導体素子内蔵多層回路基板の製造方法を提供する。【解決手段】複数の配線層と絶縁層とを積み上げて構成した多層構造の回路内に半導体素子を内蔵した多層回路基板の製造方法であって、研磨された背面を有する半導体素子のアクティブ面を下向きにして、既に形成されている下層の配線層上に搭載する工程、および上記搭載された半導体素子を含む構成層上に、上記絶縁層としての絶縁フィルムを積み上げる工程を含む方法において、上記絶縁フィルムを積み上げる工程より前に、上記半導体素子の研磨された背面に、上記絶縁フィルムとの密着性を向上させる処理を施す工程を更に含むことを特徴とする方法。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数の配線層と絶縁層とを積み上げて構成した多層構造の回路内に半導体素子を内蔵した多層回路基板の製造方法であって、
研磨された背面を有する半導体素子のアクティブ面を下向きにして、既に形成されている下層の配線層上に搭載する工程、および
上記搭載された半導体素子を含む構成層上に、上記絶縁層を形成する工程
を含む方法において、
上記絶縁層を形成する工程より前に、上記半導体素子の研磨された背面に、上記絶縁層との密着性を向上させる処理を施す工程、
を更に含むことを特徴とする方法。
【請求項２】
前記密着性を向上させる処理を、前記搭載工程より前または後に、前記半導体素子の背面にカップリング材を塗布することにより行なうことを特徴とする請求項１記載の方法。
【請求項３】
前記密着性を向上させる処理を、前記搭載工程より前に、前記半導体素子の背面に密着層を形成することにより行なうことを特徴とする請求項１記載の方法。
【請求項４】
前記密着性を向上させる処理を、前記搭載工程より前に、前記半導体素子の背面を粗化することにより行なうことを特徴とする請求項１記載の方法。
【請求項５】
前記密着性を向上させる処理を、前記搭載工程より前に、前記半導体素子の背面に金属膜を形成した後に、この金属膜の表面を粗化することにより行なうことを特徴とする請求項１記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の配線層と絶縁層とを積み上げて構成した多層構造の回路内に半導体素子を内蔵した多層回路基板の製造方法に関する。
【０００２】
【従来の技術】
半導体素子を内蔵した多層回路基板は、種々の薄型基板として広く用いられている。内蔵する半導体素子は、限られた基板厚さ内に収めるために、できるだけ薄くする必要がある。その手段として、背面の研磨によって半導体素子の厚さを低減することが行なわれている（例えば、特許文献１：ＵＳ  ２００１／０００８７９４Ａ１を参照）。しかし、このように背面研磨した半導体素子には、多層回路基板の製造プロセスにおいて下記の問題があった。
【０００３】
すなわち、内蔵すべき半導体素子はアクティブ面を下向きにして下層の配線層上に搭載し、更にその上の絶縁膜として絶縁フィルムを積層する場合、研磨により滑面として仕上げた背面は、その上に積層する絶縁フィルムとの密着性が不十分になることがある。その結果、多層回路基板の製造工程の１つとしてリフロー処理を行なったり、あるいは多層回路基板の製品テストとして環境試験等を行なった際に、絶縁フィルムが樹脂の収縮応力により半導体素子から剥離してしまうという問題があった。
【０００４】
【特許文献１】
ＵＳ  ２００１／０００８７９４Ａ１（〔０１０３〕〜〔０１１０〕）
【０００５】
【発明が解決しようとする課題】
本発明は、研磨により背面を滑面化した半導体素子と絶縁層を構成する絶縁フィルムとの密着性を高めた、半導体素子を内蔵する多層回路基板の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、本発明によれば、複数の配線層と絶縁層とを積み上げて構成した多層構造の回路内に半導体素子を内蔵した多層回路基板の製造方法であって、
研磨された背面を有する半導体素子のアクティブ面を下向きにして、既に形成されている下層の配線層上に搭載する工程、および
上記搭載された半導体素子を含む構成層上に、上記絶縁層を形成する工程
を含む方法において、
上記絶縁層を形成する工程より前に、上記半導体素子の研磨された背面に、上記絶縁層との密着性を向上させる処理を施す工程、
を更に含むことを特徴とする方法が提供される。
【０００７】
【発明の実施の形態】
密着性を向上させる処理は、下記（１）〜（４）のいずれかによって行なうことができる。なお、本発明において半導体素子は一般にシリコンチップである。
【０００８】
（１）前記搭載工程より前または後に、前記半導体素子の背面にカップリング材を塗布する。カップリング材は、半導体素子と絶縁フィルムとの化学的結合力を大きくする作用を有し、典型的には、シラン系、チタネート系、アルミニウム系などを用いることができる。処理実行の時期は、一例としては、ウェハに多数個の半導体素子を形成した状態で背面研磨を行ない、その状態で処理した後にダイシングしてもよいし、他の例としては、半導体素子を下層の配線層上に搭載した後に行なうこともできる。この処理方法は、上記のように処理時期を選択できるし、安価でもある。
【０００９】
（２）前記搭載工程より前に、前記半導体素子の背面に密着層を形成する。密着層は、半導体素子と絶縁フィルムの両方に対する密着性を有する材質から成り、典型的には、ダイアタッチフィルム（エポキシ系）、ダイシングテープの密着材（アクリル系）、ポリイミド樹脂（液状、フィルム状）を貼着または塗布することにより形成する。これらはいずれも従来から用いていた材料および設備により実行できる。
【００１０】
（３）前記搭載工程より前に、前記半導体素子の背面を粗化する。粗化は、ウェットエッチングまたはドライエッチングにより行なう。ウェットエッチングはＨＦ／ＨＮＯ３等により、ドライエッチングはＳＦ６、ＣＦ４、Ｃｌ２等により、それぞれ行なうことができる。プラズマエッチング、リモートプラズマのいずれでもよい。この処理によれば、粗化面のアンカー作用により機械的な結合力を高める。背面に別の層を付加しないので、研磨により薄くした半導体素子の厚さを増加させることがない。
【００１１】
（４）前記搭載工程より前に、前記半導体素子の背面に金属膜を形成した後に、この金属膜の表面を粗化する。スパッタリング、無電解めっき等によりＣｕ、Ｎｉ、Ａｕ、Ａｌ等の金属膜を形成し、次いで、プラズマ処理、過マンガン酸ウェット処理等により金属膜の表面を粗化する。金属膜の粗化は半導体の粗化よりも容易である。粗化面のアンカー作用により機械的な結合力を高める。更に副次的な作用として、金属膜の熱伝導により半導体素子の放熱性が高まる。
【００１２】
これらの密着性向上処理はいずれも、従来から用いている設備および材料により実行できるので、開発のために多くの期間およびコストを必要としない。
【００１３】
【実施例】
〔実施例１〕
図１を参照して、本発明の実施形態１により半導体素子の背面にカップリング材を塗布する例を説明する。
【００１４】
図１（１）に示すシリコンウェハ１００は、半導体素子形成面１０２に多数の半導体素子が形成されている。ウェハ１００は例えば厚さ７２５μｍ程度である。
【００１５】
図１（２）に示すように、半導体素子形成面１０２に表面保護テープ１０６を貼り付ける。これは、ラミネータを用い常温でロール加圧により行なう。
【００１６】
図１（３）に示すように、シリコンウェハ１００の背面１０４’を研磨して研磨済背面１０４とする。この研磨は、バックグラインダーを用い４０００ｒｐｍ、１μｍ／ｓｅｃで行ない、ウェハ１００の厚さを２０〜１００μｍ程度に薄くする。
【００１７】
図１（４）に示すように、本発明の実施形態１の特徴として、研磨した背面１０４にカップリング材の層１０８を形成する。これは、一例として、シラン系カップリング材をＩＰＡ水溶液に分散させた分散液に浸漬することにより行なう。
【００１８】
図１（５）に示すように、カップリング材の層１０８の上にダイシングテープ１１０を貼り付ける。これは、ラミネータを用い常温でロール加圧により行なう。
【００１９】
図１（６）に示すように、表面保護テープ１０６を除去する。これはテープリムーバを用いピール方式により行なう。
【００２０】
図１（７）に示すように、ダイシングを行ない個々の半導体素子に切り離す。この切断は、ダイサーを用いダイシングブレード回転数４００００ｒｐｍ、切断速度５０ｍｍ／ｓｅｃで行なう。
【００２１】
図１（８）に示すように、ダイシングされた半導体素子１１２は、アクティブ面１０２および背面１０４とを有し、背面１０４にカップリング材の層１０８が形成されている。
【００２２】
なお、本実施例において、カップリング材はシラン系を用いたが、これに限定する必要はない。半導体素子と絶縁フィルムとの化学的結合力を大きくする作用を有するものであればよく、シラン系の他、チタネート系、アルミニウム系などを用いることができる。
【００２３】
カップリング材による処理の時期は、本実施例のように、多数個の半導体素子を形成した状態で背面研磨を行ない、その状態でカップリング材処理し、その後ダイシングする手順でもよいし、これ以外の処理時期としては、半導体素子を下層の配線層上に搭載した後にカップリング材処理を行なうこともできる。
【００２４】
カップリング材による処理方法は、このように処理時期を選択できるし、安価でもあるという利点がある。
【００２５】
〔実施例２〕
本発明の実施形態２により、半導体素子の背面に密着フィルムを貼り付ける例を説明する。
【００２６】
実施例１の図１（１）〜図１（３）の工程と同様に、図２（１）〜図２（３）の工程を行ない、シリコンウェハ１００の背面１０４’を研磨済背面１０４とする。
【００２７】
次に、図２（４）に示すように、本発明の実施形態２の特徴として、研磨した背面１０４に密着フィルム１１４を貼り付ける。これは、一例として、ラミネータを用い、加熱温度１４０℃、加熱時間１０秒、加圧力１ＭＰａの条件で、エポキシ系硬化樹脂から成るダイアタッチフィルム（厚さ２５μｍ）を貼り付けることにより行なう。
【００２８】
以降は、実施例１の図１（５）〜図１（８）の工程と同様に、図２（５）〜図２（８）の工程を行なう。ダイシングされた半導体素子１１６は、アクティブ面１０２および背面１０４を有し、背面１０４に密着フィルム１１４が貼り付けられている。
【００２９】
なお、本実施例ではエポキシ系の密着フィルム１１４を用いたが、これに限定する必要は無く、半導体素子と絶縁フィルムの両方に対する密着性を有する材質であればよい。典型的には、本実施例で用いたダイアタッチフィルム（エポキシ系）の他に、ダイシングテープの密着材（アクリル系）、ポリイミド樹脂（液状、フィルム状）を貼着または塗布することにより形成する。いずれも従来から用いていた材料および設備により実行できる。
【００３０】
〔実施例３〕
本発明の実施形態３により、シリコンチップの研磨済背面を粗化する例を説明する。
【００３１】
実施例１の図１（１）〜図１（３）の工程と同様に、図３（１）〜図３（３）の工程を行ない、シリコンウェハ１００の背面１０４’を研磨済背面１０４とする。
【００３２】
次に、図３（４）に示すように、本発明の実施形態３の特徴として、研磨した背面１０４を粗化して、粗化背面１０４Ｒとする。これは、一例として、プラズマエッチャーを用い、ＳＦ６／Ａｒ混合ガスにて、ガス圧１００Ｐａの条件で等方性ドライエッチングすることにより、０．１μｍの粗さにすることにより行なう。
【００３３】
以降は、実施例１の図１（５）〜図１（８）の工程と同様に、図３（５）〜図３（８）の工程を行なう。ダイシングされた半導体素子１１８は、アクティブ面１０２および背面１０４Ｒを有し、背面１０４Ｒは粗化されている。
【００３４】
なお、本実施例ではシリコンチップ背面の粗化の手段として等方性ドライエッチングを行なったが、これに限定する必要はない。粗化は、ウェットエッチングまたはドライエッチングのいずれで行なってもよい。ウェットエッチングはＨＦ／ＨＮＯ３等により、ドライエッチングはＳＦ６、ＣＦ４、Ｃｌ２等により、それぞれ行なうことができる。プラズマエッチング、リモートプラズマのいずれでもよい。
【００３５】
粗化処理は、粗化面のアンカー作用により機械的な結合力を高める。背面に別の層を付加しないので、研磨により薄くした半導体素子の厚さを増加させることがないという利点が得られる。
【００３６】
〔実施例４〕
本発明の実施形態４により、シリコンチップの研磨済背面に金属膜を形成し、この金属膜の表面を粗化する例を説明する。
【００３７】
実施例１の図１（１）〜図１（３）の工程と同様に、図４（１）〜図４（３）の工程を行ない、シリコンウェハ１００の背面１０４’を研磨済背面１０４とする。
【００３８】
次に、図４（４）に示すように、本発明の実施形態４の特徴として、研磨した背面１０４に、スパッタリング装置を用い、真空度１０−４Ｐａ、スパッタリング出力５００Ｗ、基板温度７０℃の条件でＣｕから成る金属膜１２０を形成する。
【００３９】
次に、図４（５）に示すように、Ｃｕ金属膜１２０の表面を粗化して粗化面１２０Ｒとする。これは、一例として、８０℃の過マンガン酸カリウム中に浸漬することにより行なう。
【００４０】
以降は、実施例１の図１（５）〜図１（８）の工程と同様に、図４（６）〜図４（９）の工程を行なう。ダイシングされた半導体素子１１８は、アクティブ面１０２および背面１０４を有し、背面１０４に形成されたＣｕ金属膜１２０の表面が粗化されて１２０Ｒとなっている。
【００４１】
なお、本実施例では金属膜形成をスパッタリングにより行なったが、これに限定する必要はなく、無電解めっき等の他の金属薄膜形成方法を用いることができる。また、本実施例ではＣｕの金属膜を用いたが、Ｃｕの他、Ｎｉ、Ａｕ、Ａｌ等の金属膜を用いることもできる。金属膜の粗化は、本実施例で用いた過マンガン酸ウェット処理に限定する必要はなく、例えばプラズマ処理等を用いることができる。
【００４２】
本実施例の利点として、金属膜の粗化はシリコンの粗化よりも容易であり、かつ、粗化面のアンカー作用により機械的な結合力を高める作用に加えて副次的な作用として、金属膜の熱伝導により半導体素子の放熱性が高まる。
【００４３】
〔実施例５〕
実施例１〜４のいずれかにより背面の密着性向上処理を施した半導体素子（シリコンチップ）を用いて、半導体素子内蔵多層回路基板を製造する例を説明する。
【００４４】
〔工程１〕（図５）
図５に示すように、絶縁性樹脂からなるコア材１０の両面に銅箔を張り付けた両面銅張基板１２を用いて、両面銅箔をパターニングしたコア層配線パターン１４、コア材１０を貫通するスルーホール１６、絶縁層１８、絶縁層１８上の配線パターン２０、絶縁層１８を貫通して配線パターン１４と配線パターン２０とを接続するビア２２を形成する。
【００４５】
〔工程２〕（図６）
配線パターン２０上に、レジスト層２４を形成し、その開口２６によりチップ埋め込み位置を確定する。開口２６は埋め込みチップサイズより１ｍｍ〜数ｍｍ程度大きい。レジスト層２４の厚さは、埋め込むチップの厚さ（バンプ高さおよび密着性向上層厚さを含む）と同等（例えば３０〜７０μｍ程度）にする。レジスト層２４の形成は、レジスト樹脂シートをラミネートまたはレジスト樹脂を塗布した後、露光および現像によりパターニングする通常のリソグラフィーにより行なう。
【００４６】
〔工程３〕（図７）
レジスト層２４の開口２６内に露出したＣｕ配線パターン２０上に、厚さ０．１〜１μｍ程度の無電解Ａｕめっき２８を行なう。このため、レジスト層２４の形成には無電解Ａｕめっきに耐え得るレジスト樹脂を選定する。無電解Ａｕめっきは１５０μｍピッチ以下の狭ピッチへの対応が可能である。
【００４７】
〔工程４〕（図８）
埋め込み用半導体素子としてのシリコンチップ３０には、予め実施例１〜４のいずれかの方法により背面研磨および背面密着性向上処理を施してある。すなわち、それにより形成された密着性向上層３２は、実施例１に例示したカップリング材層１０８、実施例２に例示した密着層１１４、実施例３に例示した粗面化面１０４Ｒ、実施例４に例示した粗面化金属膜１２０のいずれかである。
【００４８】
チップ３０のアクティブ面（図中の下面）にはＡｕ電極バンプ３４が形成されており、バンプ３４の高さと密着性向上層３２の厚さとを含めたチップ３０の厚さは３０〜７０μｍ程度であり、前述のとおりレジスト層２４の厚さと揃えてある。チップ３０の外周とレジスト層２４の開口２６の側壁との間隙ｔは０．５ｍｍ〜２ｍｍ程度である。
【００４９】
〔工程５〕（図９）
チップ３０と開口２６との隙間ｔからアンダーフィル３６を注入し、チップ３０と基板上面および開口２６側壁との間隙を全て充填する。アンダーフィル３６の上面はチップ３０の背面にある密着性向上層３２の上面およびレジスト層２４の上面とほぼ同一面にする。
【００５０】
〔工程６〕（図１０）
チップ３０の密着性向上層３２の上面、アンダーフィル３６の上面、レジスト層２４の上面を全て覆うように絶縁層３８を形成する。これは、絶縁フィルムのラミネートまたは液体絶縁樹脂のスピンコート等により行なう。絶縁層３８の厚さは２０〜３０μｍ程度である。
【００５１】
〔工程７〕（図１１）
絶縁層３８およびその下のレジスト層２４を貫通して配線パターン２０に達するビア穴４０’を開口する。これは、ＹＡＧレーザ、ＣＯ２レーザ等のレーザ加工または反応性イオンエッチング（ＲＩＥ）により行なう。
【００５２】
〔工程８〕（図１２）
絶縁層３８の上面全体およびビア穴４０’の内面全体を覆うように、Ｃｕ無電解めっき層４２を形成して電解めっき用給電層とする。
【００５３】
〔工程９〕（図１３）
Ｃｕ無電解めっき層４２上に、通常のリソグラフィーによりレジスト層４４を形成する。
【００５４】
〔工程１０〕（図１４）
Ｃｕ無電解めっき層４２を給電層としてＣｕ電解めっきを行ない、接続パッド４６とビア４０を一括して形成する。
【００５５】
〔工程１１〕（図１５）
レジスト層４４を剥離した後、その下から露出したＣｕ無電解めっき層４２の部分をエッチングにより除去し、個々の接続パッド４６を電気的に分離する。
【００５６】
〔工程１２〕（図１６）
接続パッド４６の実効領域を画定するソルダレジスト層４８を形成する。これは、ソルダレジストシートを上面全体にラミネートした後に、露光、現像、および硬化処理することにより行なう。これにより、ソルダレジスト層４８の開口部５０から接続パッド４６の実効領域のみが露出した状態にする。
【００５７】
〔工程１３〕（図１７）
ソルダレジスト層４８の開口部５０内に露出した接続パッド４６の実効領域の表面をＮｉ／Ａｕ無電解めっき層５２で被覆する。これにより、半導体素子内蔵型多層回路基板６０が完成する。
【００５８】
〔工程１４〕（図１８）
別のシリコンチップ５４を上面に搭載する。これは、チップ５４のアクティブ面（図中の下面）に設けた電極バンプ５６を、Ｎｉ／Ａｕめっき接続パッド４６に接合することにより行なう。搭載後、チップ５４とその下方にある基板上面との間にアンダーフィル５８を充填する。これにより、半導体素子内蔵型多層回路基板６０に半導体素子５４を搭載した半導体装置７０が得られる。
【００５９】
【発明の効果】
本発明により、研磨により背面を滑面化した半導体素子と絶縁層を構成する絶縁フィルムとの密着性を高めた、半導体素子を内蔵する多層回路基板の製造方法が提供される。
【図面の簡単な説明】
【図１】図１（１）〜（８）は、本発明の実施形態１により半導体素子の背面にカップリング材を塗布することにより密着性向上処理を行なう手順の一例を示す断面図である。
【図２】図２（１）〜（８）は、本発明の実施形態２により半導体素子の背面に密着層を形成することにより密着性向上処理を行なう手順の一例を示す断面図である。
【図３】図３（１）〜（８）は、本発明の実施形態３により半導体素子の背面を粗化することにより密着性向上処理を行なう手順の一例を示す断面図である。
【図４】図４（１）〜（９）は、本発明の実施形態４により半導体素子の背面に金属層を形成し、この金属層の表面を粗化することにより密着性向上処理を行なう手順の一例を示す断面図である。
【図５】本発明による半導体素子背面密着性向上処理を用いて半導体素子内蔵多層回路基板および半導体装置を製造プロセスの一例における第１工程を示す断面図である。
【図６】本発明による半導体素子背面密着性向上処理を用いて半導体素子内蔵多層回路基板および半導体装置を製造プロセスの一例における第２工程を示す断面図である。
【図７】本発明による半導体素子背面密着性向上処理を用いて半導体素子内蔵多層回路基板および半導体装置を製造プロセスの一例における第３工程を示す断面図である。
【図８】本発明による半導体素子背面密着性向上処理を用いて半導体素子内蔵多層回路基板および半導体装置を製造プロセスの一例における第４工程を示す断面図である。
【図９】本発明による半導体素子背面密着性向上処理を用いて半導体素子内蔵多層回路基板および半導体装置を製造プロセスの一例における第５工程を示す断面図である。
【図１０】本発明による半導体素子背面密着性向上処理を用いて半導体素子内蔵多層回路基板および半導体装置を製造プロセスの一例における第６工程を示す断面図である。
【図１１】本発明による半導体素子背面密着性向上処理を用いて半導体素子内蔵多層回路基板および半導体装置を製造プロセスの一例における第７工程を示す断面図である。
【図１２】本発明による半導体素子背面密着性向上処理を用いて半導体素子内蔵多層回路基板および半導体装置を製造プロセスの一例における第８工程を示す断面図である。
【図１３】本発明による半導体素子背面密着性向上処理を用いて半導体素子内蔵多層回路基板および半導体装置を製造プロセスの一例における第９工程を示す断面図である。
【図１４】本発明による半導体素子背面密着性向上処理を用いて半導体素子内蔵多層回路基板および半導体装置を製造プロセスの一例における第１０工程を示す断面図である。
【図１５】本発明による半導体素子背面密着性向上処理を用いて半導体素子内蔵多層回路基板および半導体装置を製造プロセスの一例における第１１工程を示す断面図である。
【図１６】本発明による半導体素子背面密着性向上処理を用いて半導体素子内蔵多層回路基板および半導体装置を製造プロセスの一例における第１２工程を示す断面図である。
【図１７】本発明による半導体素子背面密着性向上処理を用いて半導体素子内蔵多層回路基板および半導体装置を製造プロセスの一例における第１３工程を示す断面図である。
【図１８】本発明による半導体素子背面密着性向上処理を用いて半導体素子内蔵多層回路基板および半導体装置を製造プロセスの一例における第１４工程を示す断面図である。
【符号の説明】
１００…シリコンウェハ
１０２…半導体素子形成面
１０４’…研磨前のシリコンウェハの背面
１０４…研磨後のシリコンウェハ（または半導体素子）の背面
１０４Ｒ…粗化後の背面
１０６…表面保護テープ
１０８…カップリング材層
１１０…ダイシングテープ
１１２、１１６、１１８…半導体素子
１１４…密着フィルム
１２０…金属膜
１２０Ｒ…金属膜の粗化面
１０…コア材
１２…両面銅張基板
１４…コア層配線パターン
１６…スルーホール
１８…絶縁層
２０…配線パターン
２２…ビア
２４…レジスト層
２６…開口
２８…無電解Ａｕめっき層
３０…埋め込み用半導体素子（シリコンチップ）
３２…密着性向上層
３４…Ａｕ電極バンプ
３６…アンダーフィル
３８…絶縁層
４０’…ビア穴
４０…ビア
４２…Ｃｕ無電解めっき層
４４…レジスト層
４６…接続パッド
４８…ソルダレジスト
５０…開口部
５２…Ｎｉ／Ａｕ無電解めっき層
６０…半導体素子内蔵型多層回路基板
７０…半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2004296690.tif 000013
【図１２】
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【図１３】
2004296690.tif 000015
【図１４】
2004296690.tif 000016
【図１５】
2004296690.tif 000017
【図１６】
2004296690.tif 000018
【図１７】
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【図１８】
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