(57)【要約】【課題】強誘電体素子あるいは強誘電体メモリにおいてキャパシタ周囲のエッチングダメージによる特性劣化を防止し、かつキャパシタ周囲の強誘電体に電界が及ぶことによる悪影響を防止する。【解決手段】強誘電体膜１２Ｆの近傍に、前記強誘電体膜１２Ｆと同一組成であって結晶性が異なる膜１２を形成する。ここで近傍の膜とは、例えば非晶質膜、非強誘電体膜、強誘電体膜１２Ｆより誘電率の低い強誘電体膜である。かかる近傍の膜を形成するには、強誘電体膜１２Ｆを成膜した後、この強誘電体膜１２Ｆの一部に酸素イオンなどのイオン注入を行う。【選択図】  図４
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【特許請求の範囲】
【請求項１】
絶縁膜上に形成された第一電極と、前記第一電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された第二電極と、を備えた強誘電体素子であって、
前記強誘電体膜の近傍に、前記強誘電体膜と同一組成であって結晶性が異なる膜が形成されている、強誘電体素子。
【請求項２】
請求項１において、
前記近傍の膜は非強誘電体膜である、強誘電体素子。
【請求項３】
請求項１又は請求項２において、
前記強誘電体膜は、前記第一電極と前記第二電極との間に挟まれた領域に形成され、前記近傍の膜は、前記両電極の間に挟まれた領域の周囲を取り囲んで形成された、強誘電体素子。
【請求項４】
請求項１又は請求項２において、
前記強誘電体膜は、前記第一電極と前記第二電極との間に挟まれた領域内に形成され、前記近傍の膜は、前記強誘電体膜の周囲を取り囲むとともに前記両電極の間に挟まれて形成された、強誘電体素子。
【請求項５】
請求項１乃至請求項４の何れか一項において、
前記近傍の膜は、前記強誘電体膜を取り囲む環状にパターニングされ、隣接する他の強誘電体素子と分離された、強誘電体素子。
【請求項６】
絶縁膜上に形成された第一電極と、前記第一電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された第二電極と、を備えた強誘電体素子をマトリクス状に配置し、更に前記第一電極及び前記第二電極に対して特定の強誘電体素子を選択する信号を供給する周辺回路を備えた強誘電体メモリであって、
前記強誘電体膜の近傍に、前記強誘電体膜と同一組成であって結晶性が異なる膜が形成されている、強誘電体メモリ。
【請求項７】
請求項１乃至６の何れかに記載の強誘電体素子又は強誘電体メモリを備えた電子機器。
【請求項８】
絶縁膜上に第一電極を形成する工程と、
前記第一電極が形成された前記絶縁膜上に強誘電体膜を形成する工程と、
前記強誘電体膜の形成後、前記強誘電体膜上の領域であって前記第一電極上の所定箇所に、第二電極を形成する工程と、
前記第二電極をマスクとして前記強誘電体膜のうち上記第二電極の非形成領域の結晶性を変化させる工程と、を備えた強誘電体素子の製造方法。
【請求項９】
絶縁膜上に第一電極を形成する工程と、
前記第一電極が形成された前記絶縁膜上に強誘電体膜を形成する工程と、
前記強誘電体膜のうち前記第一電極上の所定箇所以外の領域につき、結晶性を変化させる工程と、
前記所定箇所に第二電極を形成する工程と、を備えた強誘電体素子の製造方法。
【請求項１０】
請求項８又は請求項９において、
前記結晶性を変化させる工程は、前記強誘電体膜にイオン注入する工程である、強誘電体素子の製造方法。
【請求項１１】
請求項８又は請求項９において、
前記結晶性を変化させる工程は、前記強誘電体膜に酸素イオンを注入する工程である、強誘電体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体素子、強誘電体メモリ、及びこれらの製造方法に係る。
【０００２】
【従来の技術】
強誘電体膜を第一電極及び第二電極で挟んだ構造を有する強誘電体素子が知られている。この強誘電体素子は、強誘電体膜に電圧をかけることで自発分極が反転し電圧を除去してもその状態を保持する現象を利用し、メモリ装置として機能させることができる。この強誘電体メモリは、一度情報を書き込むと電源を落としても記憶が保持され、且つ多数回の書き換えが可能であり、動作スピードが速いという特徴を有している。
【０００３】
強誘電体素子の高集積化の要請に応えるため、より小さなキャパシタ面積を備えた強誘電体素子が望まれている。しかし、強誘電体膜を素子分離のためにパターニングすると、強誘電体膜のうちエッチングされた側面に近い周縁領域は、プラズマにより或いは化学的変化により損傷を受け、当該周縁領域では強誘電体特性が劣化する。キャパシタ面積を小さくするに従って、このキャパシタ面積に対する周縁領域の比率が高くなり、ひいては個々の強誘電体素子の特性が悪化するという問題がある。
【０００４】
これを避けるための１つの方法として、第一電極と第二電極に挟まれた領域の周囲を除去しない方法を用いる例がある（例えば特開２００２−３２４８９５号公報）。
【０００５】
【特許文献１】
特開２００２−３２４８９５号公報。
【０００６】
【発明が解決しようとする課題】
しかし、この場合、第一電極と第二電極に挟まれた領域の周囲に残った強誘電体が、垂直方向以外の電界にさらされ、分極作用を示す。かかる周囲に残った強誘電体にかかる電界強度と、電極に挟まれた領域の強誘電体にかかる電界強度とが異なるため、得られる分極特性はゆがんだヒステリシス形状となる。
【０００７】
本発明は、強誘電体素子あるいは強誘電体メモリにおいてキャパシタ周縁のエッチングダメージによる特性劣化を防止し、かつキャパシタ周囲の強誘電体に電界が及ぶことによる悪影響を防止することを目的とする。
【０００８】
【課題を解決するための手段】
上記の課題を解決するため、本発明の強誘電体素子は、絶縁膜上に形成された第一電極と、前記第一電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された第二電極と、を備えた強誘電体素子であって、前記強誘電体膜の近傍に、前記強誘電体膜と同一組成であって結晶性が異なる膜が形成されている。
【０００９】
上記強誘電体素子において、前記近傍の膜は非強誘電体膜であることが望ましい。また、前記近傍の膜は非晶質膜であることも好ましい。
【００１０】
上記強誘電体素子において、前記強誘電体膜は、前記第一電極と前記第二電極との間に挟まれた領域に形成され、前記近傍の膜は、前記両電極の間に挟まれた領域の周囲を取り囲んで形成されていることが望ましい。これにより、第一電極と第二電極に挟まれて直接電界がかかる部分には良好な強誘電体を配置し、それ以外の部分には強誘電体と同一組成で結晶性の異なる膜を配置することができる。
【００１１】
また、前記強誘電体膜は、前記第一電極と前記第二電極との間に挟まれた領域内に形成され、前記近傍の膜は、前記強誘電体膜の周囲を取り囲むとともに前記両電極の間に挟まれて形成されることも望ましい。これにより第二電極及びその上に形成される第三電極の面積を強誘電体膜より大きくとることができる。
【００１２】
上記強誘電体素子において、前記近傍の膜は、前記強誘電体膜を取り囲む環状にパターニングされ、隣接する他の強誘電体素子と分離されていることが望ましい。
【００１３】
本発明の強誘電体メモリは、絶縁膜上に形成された第一電極と、前記第一電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された第二電極と、を備えた強誘電体素子をマトリクス状に配置し、更に前記第一電極及び前記第二電極に対して特定の強誘電体素子を選択する信号を供給する周辺回路を備えている。そして、前記強誘電体膜の近傍に、前記強誘電体膜と同一組成であって結晶性が異なる膜が形成されている。
【００１４】
本発明の電子機器は、上記の強誘電体素子又は強誘電体メモリを備えていることを特徴とする。
【００１５】
本発明の強誘電体素子の製造方法は、絶縁膜上に第一電極を形成する工程と、前記第一電極が形成された前記絶縁膜上に強誘電体膜を形成する工程と、前記強誘電体膜の形成後、前記強誘電体膜上の領域であって前記第一電極上の所定箇所に、第二電極を形成する工程と、前記第二電極をマスクとして前記強誘電体膜のうち上記第二電極の非形成領域の結晶性を変化させる工程と、を備えている。これにより、第二電極及び強誘電体膜の大きさ、形状、位置を容易に揃えることができ、微細化に有利である。
【００１６】
本発明の他の強誘電体素子の製造方法は、絶縁膜上に第一電極を形成する工程と、前記第一電極が形成された前記絶縁膜上に強誘電体膜を形成する工程と、前記強誘電体膜のうち前記第一電極上の所定箇所以外の領域につき、結晶性を変化させる工程と、前記所定箇所に第二電極を形成する工程と、を備えている。これにより、強誘電体膜より大きな面積の第二電極及びその上に第三電極を形成することができる。
【００１７】
上記強誘電体素子の製造方法において、前記結晶性を変化させる工程は、前記強誘電体膜にイオン注入する工程であることが望ましい。特に、酸素イオンを注入する工程であることが望ましい。
【００１８】
【発明の実施の形態】
以下に、本発明の実施の形態を、図面を参照しながら説明する。
【００１９】
＜１．第１実施形態の構造＞
図１は、本発明の第１実施形態に係る強誘電体素子である強誘電体キャパシタの構造を説明する断面図である。図に示されるように、この強誘電体キャパシタ１００は、基体１０上に形成された第一電極１１、第一電極１１上に形成された強誘電体膜１２Ｆ、強誘電体膜１２Ｆ上に形成された第二電極１３を備えた構造となっている。
【００２０】
基体１０は、その上面にＳｉＯ２、ＳｉＮｘなどの絶縁膜を形成した単結晶Ｓｉ基板などにより形成される。強誘電体キャパシタ１００をメモリ装置として使用する場合、必要に応じて基体１０内にトランジスタ素子などを形成し第一電極１１と接続させる。
【００２１】
第一電極１１は、強誘電体膜１２Ｆより大面積に形成され、その周縁が強誘電体膜１２Ｆの周縁より外側にはみ出ている。第一電極１１は導電性を有する膜で形成する。例えば、Ｐｔ、Ｉｒ等、あるいはこれらの何れかとその酸化物との積層構造が用いられる。このような金属層と基体１０との間に、図示しないＴｉ層、ＴｉＯ２層などの密着層を形成してもよい。第一電極１１の膜厚は十分な導電性が確保できれば特に限定されないが、５０ｎｍ〜３００ｎｍとするのが好ましく、より好ましくは、１００ｎｍ〜２００ｎｍとする。
【００２２】
強誘電体膜１２Ｆは、強誘電性を示す膜であり、ペロブスカイト型結晶構造を有する金属酸化物が好ましい。特に、ＰＺＴ、ＢＳＴ、ＢＬＴなどが好適である。強誘電体膜１２Ｆの膜厚は、５０ｎｍ〜３００ｎｍとするのが好ましく、より好ましくは、１００ｎｍ〜１５０ｎｍとする。
【００２３】
強誘電体膜１２Ｆの周縁より外側には、強誘電体膜１２Ｆとほぼ同じ高さで、第一電極１１上に周辺膜１２が形成されている。周辺膜１２は、強誘電体膜１２Ｆと同じ化学組成を有するが、強誘電体膜１２Ｆとは結晶性が異なる。例えば、周辺膜１２は、非晶質、パイロクロア相など強誘電性を示さない膜とすることが好ましい。また、周辺膜１２は、強誘電性を示す場合には、強誘電体膜１２Ｆより結晶性を低下させるなどして誘電率の低いものとする。なお、強誘電体膜１２Ｆ及び周辺膜１２は第一電極１１の上面すべてを覆う必要はなく、第一電極上にこれらが形成されない領域があってもよい。
【００２４】
第二電極１３は、強誘電体膜１２Ｆと同大、同形に形成されている。第二電極１３の組成は導電性を有するものであれば特に限定されないが、抵抗率の低いＡｕ、Ｐｔ、Ｉｒ等が好ましい。第二電極１３の膜厚は十分な導電性が確保できれば特に限定されないが、５０ｎｍ〜３００ｎｍとするのが好ましく、より好ましくは、１００ｎｍ〜２００ｎｍとする。
【００２５】
＜２．強誘電体メモリの例＞
図２は、本発明の実施形態に係る強誘電体メモリの一例を示す断面図であり、図３はそのメモリセルの回路図である。ここには、１つのメモリセルが１つのトランジスタと１つの強誘電体キャパシタとを有する、いわゆる１Ｔ１Ｃセル方式を示すが、本発明はこれに限らず、２Ｔ２Ｃ型、１Ｔ２Ｃ型、１Ｃ型など、種々の方式に適用可能である。
【００２６】
図２に示すように、強誘電体キャパシタ１００は、強誘電体メモリ２００の基体１０上に形成されている。基体１０は、半導体基板２１にトランジスタ２２を有している。トランジスタ２２は、図に示すＭＯＳＦＥＴの他、ＴＦＴ等を用いることもできる。ドレイン領域２４には電極２５が接続され、ソース領域２３にはプラグ電極２６が形成されている。プラグ電極２６は、強誘電体キャパシタ１００の第一電極１１に接続されている。そして、各メモリセルは、素子分離領域２７によって分離されている。トランジスタ２２と強誘電体キャパシタ１００との間には、ＳｉＯ２等の絶縁膜からなる層間絶縁膜２９が形成されている。
【００２７】
図３に示すように、強誘電体メモリ２００のメモリセルは、ワード線ＷＬとビット線ＢＬとの交点に位置し、強誘電体キャパシタ１００の一方の電極は、ビット線ＢＬとの接続をオンオフするトランジスタ２２を介してビット線ＢＬに接続される。また、強誘電体キャパシタ１００の他方の電極は、プレート線ＰＬと接続されている。そして、トランジスタ２２のゲートはワード線ＷＬに接続されている。ビット線ＢＬは、信号電荷を増幅するセンスアンプ２０１に接続されている。
【００２８】
更に、図示しないが、上記のワード線、ビット線には、読み取りや書き込み用の周辺回路に接続される。これにより、周辺回路からのワード選択信号とビット選択信号の供給により、各交差領域の強誘電体の自発分極を反転させ、強誘電体キャパシタをメモリとして動作させることができる。
【００２９】
＜３．第１実施形態の製造方法＞
図４は、上記第１実施形態に係る強誘電体素子及び強誘電体メモリの製造方法を示す断面図である。まず、図４（Ａ）に示すように、絶縁膜を形成した基体１０上に、第一電極１１、強誘電体膜１２Ｆ、第二電極１３を順次成膜する。第一電極１１及び第二電極１３の成膜には、例えばＤＣスパッタ法を用いる。強誘電体膜１２Ｆの成膜には、ＲＦスパッタ法、ゾルゲル法、ＣＶＤ法などを用いることができる。なお、強誘電体メモリを構成するために図示しないトランジスタ等を形成する場合には、第一電極１１を形成するより前に、公知の方法で基体１０に形成する。
【００３０】
次に、図４（Ｂ）に示すように、第二電極１３を、後に形成されるキャパシタの大きさに合わせてパターニングする。例えば、フォトレジスト１４を第二電極１３の全面に塗布して所定形状のパターンに露光させて不要部分を除去し、残ったフォトレジスト１４をマスクとして第二電極１３をエッチングする。
【００３１】
次に、図４（Ｃ）に示すように、強誘電体膜１２Ｆに酸素イオンを注入し、強誘電体膜１２Ｆのうち上記図４（Ｂ）のパターニングで露出した部分の結晶性を変化させる。ここでは強誘電体膜１２Ｆを非強誘電性の周辺膜１２に変化させる。特に、周辺膜１２は非晶質膜となる。このイオン注入にあたっては、上記パターニングされた第二電極１３がマスクとして機能するが、好ましくは更に上記図４（Ｂ）のパターニングで用いたフォトレジスト１４を残しておき、第二電極１３とフォトレジスト１４の両者をマスクとする。第二電極１３等をマスクとして用いることで、第二電極１３の形成領域は強誘電体膜１２Ｆとして残り、第二電極１３の形成領域以外の部分が周辺膜１２となる。これにより、第二電極１３の形成領域より外側に露出した部分を強誘電体膜１２Ｆより誘電率の低い膜または非強誘電性の膜とすることができ、強誘電体膜１２Ｆの分極に与える影響を軽減することができるので、良好な強誘電体特性を得ることができる。
【００３２】
注入するイオンは酸素イオンに限らず不活性ガスなどでもよいが、本実施形態のように酸素イオンを用いることで、強誘電体膜１２Ｆに酸素欠損が生じていてもこれを補填する効果が期待できる。すなわち、その後のプロセスでダメージを受けたキャパシタの特性回復が、酸素を用いない熱処理のみで行うことが可能となり、トランジスタや金属配線層への影響を低減することができる。なお、酸素イオンのドーズ量は、例えば１×１０１０〜１×１０１６／ｃｍ２とする。
【００３３】
次に、図４（Ｄ）に示すように、周辺膜１２及び第一電極１１を所定形状にパターニングする。特に、周辺膜１２が、強誘電体膜１２Ｆを取り囲んだ状態で残るような形状にパターニングする。これにより、強誘電体膜１２Ｆの周縁がエッチングによりダメージを受けることなく、良好な強誘電性を得ることができる。なお、この実施形態では周辺膜１２と第一電極１１が同時に、同じ形状にパターニングされるが、別の形状となっても良い。パターニングは上記図４（Ｂ）と同様、フォトリソグラフィ及びエッチングにより行うことができる。
【００３４】
以上により強誘電体キャパシタ１００が完成する。必要に応じて第二電極１３と同じ高さまでＳｉＯ２などの絶縁膜１７を形成した後、ＣＭＰ又はエッチバックなどにより平坦化して第二電極１３を露出させ（図４（Ｅ））、露出した第二電極１３上に、図示しない配線層を形成する。
【００３５】
本実施形態の強誘電体キャパシタ１００は、有効なキャパシタ面積が第二電極１３と同一面積であるため、微細化に有利であるという利点がある。
【００３６】
＜４．第２実施形態の構造＞
図５は、本発明の第２実施形態に係る強誘電体素子である強誘電体キャパシタの構造を説明する断面図である。図１と同様の部分には同一の符号を付して詳細な説明を省略することがある。図に示されるように、この強誘電体キャパシタ１００’は、基体１０上に形成された第一電極１１、第一電極１１上に形成された強誘電体膜１２Ｆ、強誘電体膜１２Ｆ上に形成された第二電極１３’を備えている。
【００３７】
第二電極１３’は、強誘電体膜１２Ｆの周りに形成された周辺膜１２と同大、同形に形成されている。第２実施形態の強誘電体キャパシタ１００’を用いた強誘電体メモリについては、図２、３の説明と同様であり、基体１０にトランジスタを備えた構成でもよいし、他の構成でも良い。
【００３８】
＜５．第２実施形態の製造方法＞
図６は、上記第２実施形態に係る強誘電体素子及び強誘電体メモリの製造方法を説明する断面図である。図４と同様の部分には同一の符号を付して詳細な説明を省略することがある。
【００３９】
まず、図６（Ａ）に示すように、基体１０上に第一電極１１及び強誘電体膜１２Ｆを順次成膜する。第一電極１１の成膜には、例えばＤＣスパッタ法を用いる。強誘電体膜１２Ｆの成膜には、ＲＦスパッタ法、ゾルゲル法、ＣＶＤ法などを用いることができる。この段階では第二電極を形成しないところが上記図４（Ａ）の場合と異なっている。
【００４０】
次に、図６（Ｂ）に示すように、キャパシタを構成する強誘電体膜１２Ｆの形成領域をフォトレジスト１５によりマスクしてイオン注入を行う。注入イオンとして酸素イオンが好ましいこと、その理由、好適なドーズ量、イオン注入による結晶性変化（ここでは非晶質化）等は上記第１実施形態と同様である。イオン注入後、レジスト１５を除去する。
【００４１】
次に、図６（Ｃ）に示すように、強誘電体膜１２Ｆ及び周辺膜１２上に第二電極１３’を成膜する。第二電極１３’の成膜には、例えばＤＣスパッタ法を用いる。
【００４２】
その後、図６（Ｄ）に示すように、第二電極１３’、周辺膜１２及び第一電極１１を所定形状にパターニングする。その際、強誘電体膜１２Ｆの外縁より外側でパターニングし、周辺膜１２が強誘電体膜１２Ｆを取り囲んだ状態で残るようにすることが望ましい。これにより、強誘電体膜１２Ｆの周縁がエッチングによりダメージを受けることなく、良好な強誘電性を得ることができる。
【００４３】
第二電極１３’、周辺膜１２及び第一電極１１を同時にパターニングすれば、第二電極１３’と第一電極１１の形状が同じになるが、異なる形状である必要があれば、エッチング液等のエッチング条件を使い分けて段階的にパターニングを行う。
【００４４】
以上により強誘電体キャパシタ１００’が完成する。必要に応じて第二電極１３’と同じ高さまでＳｉＯ２などの絶縁膜１７を形成した後、ＣＭＰ又はエッチバックなどにより平坦化して第二電極１３’を露出させる。露出した第二電極１３’上に第三電極１６を成膜し（図６（Ｅ））、必要な形状にパターニングする。
【００４５】
本実施形態の強誘電体キャパシタ１００は、強誘電体膜１２Ｆより大きな第三電極１６を形成することができる。従って、クロスポイント構造のメモリを形成することもできるという利点がある。
【００４６】
＜６．電子機器の例＞
図７は、本発明の実施形態における電子機器の一例であるパーソナルコンピュータの構成を示す斜視図である。図７において、パーソナルコンピュータ５００は、表示パネル５０１と、キーボード５０２を備えた本体部５０４と、から構成されている。当該コンピュータ５００の本体部５０４に内蔵されるＣＰＵ基板のメモリ素子等として、本発明の優れた強誘電体特性を発揮する強誘電体装置や強誘電体メモリが利用されている。このため、信頼性の高い記憶手段を備えた電子機器を提供することができる。
【００４７】
また、本発明の電子機器はこれに限らず、ＩＣカード、携帯情報機器、家庭用電気製品など、メモリ装置や強誘電体素子を備えたあらゆる電子機器に適用することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る強誘電体素子である強誘電体キャパシタの構造を説明する断面図である。
【図２】本発明の実施形態に係る強誘電体メモリの一例を示す断面図である。
【図３】上記強誘電体メモリのメモリセルの回路図である。
【図４】上記第１実施形態に係る強誘電体素子及び強誘電体メモリの製造方法を示す断面図である。
【図５】本発明の第２実施形態に係る強誘電体素子である強誘電体キャパシタの構造を説明する断面図である。
【図６】上記第２実施形態に係る強誘電体素子及び強誘電体メモリの製造方法を説明する断面図である。
【図７】本発明の実施形態における電子機器の一例であるパーソナルコンピュータの構成を示す斜視図である。
【符号の説明】
１００…強誘電体キャパシタ（強誘電体素子）、１０…基体、１１…第一電極、１２Ｆ…強誘電体膜、１２…周辺膜、１３…第二電極、２００…強誘電体メモリ、２２…トランジスタ、５００…パーソナルコンピュータ（電子機器）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004296505.tif 000008
【図７】
2004296505.tif 000009