(57)【要約】【課題】シリコン基板の表面のラフネスを低減してキャリアの移動度を向上させることができる半導体装置の製造方法を提供する。【解決手段】ＣＺ法により、［１００］方向に単結晶シリコンを成長させて、単結晶シリコンのバルクを作製する。次に、このバルクから、表面の法線が［１００］方向から傾斜した方向に延びるシリコン基板を切り出す。このとき、法線の傾斜の角度（オフアングル）を［００１］方向成分と［０１０］方向成分とに分解したとき、［００１］方向成分を、±０．２°以内（０°を除く。）とする。そして、シリコン基板の表面に、キャリアの移動方向が［００１］方向となる半導体素子、例えばＭＯＳトランジスタを形成する。このとき、水素雰囲気中での熱処理（９５０℃乃至１０５０℃、６０秒間以下）により、シリコン基板の表面に存在するステップを再構成した後、ゲート絶縁膜及びゲート電極等を形成する。【選択図】  図１
2004296496.tif 000002
【特許請求の範囲】
【請求項１】
表面の法線が［１００］方向から傾斜した方向に延びるシリコン基板を形成する工程と、
前記シリコン基板の表面に、キャリアの移動方向が［００１］方向となる半導体素子を形成する工程と、
を有し、
前記法線の傾斜の角度を［００１］方向成分と［０１０］方向成分とに分解したとき、前記［００１］方向成分を、±０．２°以内とし、
前記半導体素子を形成する工程は、熱処理を行うことにより、前記シリコン基板の表面に存在するステップを再構成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
表面の法線が［１００］方向から傾斜した方向に延びるシリコン基板を形成する工程と、
前記シリコン基板上に、エピタキシャル層を形成する工程と、
前記エピタキシャル層の表面に、キャリアの移動方向が［００１］方向となる半導体素子を形成する工程と、
を有し、
前記法線の傾斜の角度を［００１］方向成分と［０１０］方向成分とに分解したとき、前記［００１］方向成分を、±０．２°以内とし、
前記半導体素子を形成する工程は、熱処理を行うことにより、前記エピタキシャル層の表面に存在するステップを再構成する工程を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記［００１］方向成分を、±０．１５°以内とすることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記［０１０］方向成分を、±０．５°以内とすることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記半導体素子を形成する工程において、
前記熱処理を水素雰囲気中で行い、
前記ステップを再構成する工程の後に、前記シリコン基板上に絶縁膜を形成することを特徴とする請求項１、３又は４に記載の半導体装置の製造方法。
【請求項６】
前記半導体素子を形成する工程において、
前記熱処理を水素雰囲気中で行い、
前記ステップを再構成する工程の後に、前記エピタキシャル層上に絶縁膜を形成することを特徴とする請求項２乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記水素雰囲気中で熱処理を行う工程において、急速加熱・急速冷却装置を用いることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記水素雰囲気中で熱処理を行う工程において、前記熱処理を９５０℃乃至１０５０℃で６０秒間以下行うことを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記半導体素子を形成する工程は、前記絶縁膜上にＭＯＳトランジスタのゲート電極を形成する工程を有することを特徴とする請求項５乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記半導体素子を形成する工程は、前記ＭＯＳトランジスタのチャネル中のキャリアの移動方向が［００１］方向となるようにソース及びドレインを形成する工程を有することを特徴とする請求項５乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタ等に好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
一般に、シリコン基板の製造工程や半導体装置の製造工程において、パーティクルの除去や金属汚染の除去を目的として、シリコン基板の表層を溶解させる薬液処理が行われている。
【０００３】
一方、シリコン基板の表面は、意図的に（１００）面から約０．２〜０．５度程度傾斜した面とされている。これは、シリコン基板の上にエピタキシャル層を成長させる時に異常成長が発生しないようにするためである。このように、表面の面方位を意図的に（１００）面から傾斜させることは、「オフアングルを付ける」とよばれることがある。
【０００４】
エピタキシャル成長を行わないＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）基板や、ＣＺ基板に高温アニールを行ったアニール基板も生産効率から同等のオフアングルが付けられている。通常、（１００）面から＜０１１＞方向又は＜０１１−＞方向に向けてオフアングルが付けられている。
【０００５】
近年、集積度の向上とともに、半導体素子の微細化が進み、さらなるゲート長のシュリンクやソース／ドレイン接合深さのシャロー化が進められている。そのため、ゲート電極下のチャネルを流れるキャリア（電子及び正孔）は、シリコン基板の表面により近い部分を輸送されることになり、シリコン基板の表面のラフネスに敏感になってきている。表面の凹凸はキャリアの散乱を引き起こし、散乱によってキャリア移動度が低下するためである。よって、チャネル領域の表面ラフネスは低いことが望ましい。
【０００６】
しかし、前述のような薬液処理により、シリコン基板の表面のラフネスが高くなってしまっており、キャリアの移動度が低下している。そこで、シリコン基板の表面のラフネスを改善するために、真空中、又はＨ２ガス若しくはＡｒガス中で高温アニールを行うことが提案されている。また、キャリアの移動度を向上するために、基板表面に存在するステップをチャネル長方向に沿って延びるようにする製造方法が提案されている。
【０００７】
【特許文献１】
特開平９−５１０９７号公報
【特許文献２】
特開２００２−９１３４２号公報
【特許文献３】
特開平１０−３２６７９０号公報
【特許文献４】
特開平１０−３３５６５９号公報
【特許文献５】
特開平８−２６４７８０号公報
【特許文献６】
特開平８−２６４４０１号公報
【特許文献７】
特開平８−２６４４０２号公報
【特許文献８】
特開平８−３２１４４３号公報
【特許文献９】
特開平５−３４７２５６号公報
【特許文献１０】
特開２００２−１５１５１９号公報
【特許文献１１】
特開２００２−３２９５号公報
【非特許文献１】
サヤマ（Ｈ．  Ｓａｙａｍａ）等、「Ｅｆｆｅｃｔ  ｏｆ  ＜１００＞  Ｃｈａｎｎｅｌ  Ｄｉｒｅｃｔｉｏｎ  ｆｏｒ            Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  ＳＣＥ  Ｉｍｍｕｎｅ  ｐＭＯＳＦＥＴ  ｗｉｔｈ  Ｌｅｓｓ  Ｔｈａｎ  ０．１５μｍ  Ｇａ          ｔｅ  Ｌｅｎｇｔｈ」、ＩＥＥＥ、１９９９年
【０００８】
【発明が解決しようとする課題】
しかしながら、いずれの方法及び構造によっても、十分にラフネスを低減することはできず、十分なキャリアの移動度を得ることはできない。
【０００９】
本発明は、かかる問題点に鑑みてなされたものであって、シリコン基板の表面のラフネスを低減してキャリアの移動度を向上させることができる半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本願発明者は、前記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１１】
本発明に係る第１の半導体装置の製造方法では、表面の法線が［１００］方向から傾斜した方向に延びるシリコン基板を形成する。このとき、前記法線の傾斜の角度を［００１］方向成分と［０１０］方向成分とに分解したとき、前記［００１］方向成分を、±０．２°以内とする。次に、前記シリコン基板の表面に、キャリアの移動方向が［００１］方向となる半導体素子を形成する。このとき、熱処理を行うことにより、前記シリコン基板の表面に存在するステップを再構成する。
【００１２】
本発明に係る第２の半導体装置の製造方法では、表面の法線が［１００］方向から傾斜した方向に延びるシリコン基板を形成する。このとき、前記法線の傾斜の角度を［００１］方向成分と［０１０］方向成分とに分解したとき、前記［００１］方向成分を、±０．２°以内とする。次に、前記シリコン基板上に、エピタキシャル層を形成する。次いで、前記エピタキシャル層の表面に、キャリアの移動方向が［００１］方向となる半導体素子を形成する。このとき、熱処理を行うことにより、前記エピタキシャル層の表面に存在するステップを再構成する。
【００１３】
本発明においては、シリコン基板の表面の法線の［１００］方向からの傾斜角度を［００１］方向成分と［０１０］方向成分とに分解したときの［００１］方向成分を適切に規定し、この方向を半導体素子中のキャリアの移動方向としているため、シリコン基板の表面のラフネスが低減されると共に、キャリアの移動度が向上する。
【００１４】
なお、ミラー指数上は、［１００］方向と［０１０］方向及び［００１］方向とは等価であり、これらの方向は右手系の規則に則って人為的に決定される。従って、例えば、本願発明で［１００］方向、［０１０］方向、［００１］方向と定めているものを、人為的に夫々［００１］方向、［１００］方向、［０１０］方向と定めただけのものは、本願発明と同一である。
【００１５】
また、本願明細書においては、ミラー指数を構成する「バー」は、「バー」が付される数字の後に「−」を付して表すものとする。例えば、［００１］方向の反対方向は、［００１−］と表す。
【００１６】
【発明の実施の形態】
（本発明の基本的原理）
本願発明者は、シリコン基板（半導体基板）のオフアングルの大きさが、シリコンの表面のラフネスにどのような影響を及ぼすかについて実験を行った。この実験では、ＣＺ法により［１００］方向に単結晶シリコンを成長させることにより、単結晶シリコンのバルクを作製した後、（１００）面に対して下記表１に示すようなオフアングルを付けながら、単結晶シリコン基板Ｗ１、Ｗ２及びＷ３を切り出した。そして、各単結晶シリコン基板を洗浄した後、熱処理を行うことにより、その表面に存在するステップを再構成した。但し、表１中の値には、±０．０３°の範囲で誤差が存在しうる。また、表１中の値は、シリコン基板の表面の法線の傾斜の角度（オフアングル）を［００１］方向成分と［０１０］方向成分とに分解したときの値である。
【００１７】
【表１】
2004296496.tif 000003
【００１８】
その後、原子間力顕微鏡を用いて、各単結晶シリコン基板の初期ラフネスを測定した。そして、その波形を［００１］方向に１μｍ（１．５ｎｍピッチ）波長で解析し、Ｐｏｗｅｒ  Ｓｐｅｃｔｒｕｍ  Ｄｅｎｓｉｔｙを求めた。Ｐｏｗｅｒ  Ｓｐｅｃｔｒｕｍ  Ｄｅｎｓｉｔｙは表面ラフネスに相当する。この結果を図１に示す。
【００１９】
図１に示すように、シリコン基板Ｗ１の初期ラフネスは、空間波長１０ｎｍ〜１μｍにわたって、シリコン基板Ｗ３の初期ラフネスよりも小さかった。また、シリコン基板Ｗ２の初期ラフネスは、空間波長１０ｎｍ以下の領域で、シリコン基板Ｗ３の初期ラフネスよりも小さかった。
【００２０】
次に、シリコン基板Ｗ１、Ｗ２及びＷ３に対して、以下のサイクル処理を２回行った。
サイクル処理：ＲＣＡ洗浄→シリコン熱酸化膜Ｓ０（厚さ；１０ｎｍ）の形成→ＨＦを用いたシリコン酸化膜Ｓ０の除去
【００２１】
そして、上記のサイクル処理を２回行った後、原子間力顕微鏡を用いて、各単結晶シリコン基板Ｗ１、Ｗ２及びＷ３のラフネスを測定した。そして、その波形を［００１］方向に１μｍ（１．５ｎｍピッチ）波長で解析し、Ｐｏｗｅｒ  Ｓｐｅｃｔｒｕｍ
Ｄｅｎｓｉｔｙを求めた。この結果を図２に示す。
【００２２】
図２に示すように、シリコン基板Ｗ１のラフネスは、空間波長５０ｎｍ以下の領域で、シリコン基板Ｗ３のラフネスよりも小さかった。また、シリコン基板Ｗ２のラフネスは、空間波長２５ｎｍ以下の領域で、シリコン基板Ｗ３のラフネスよりも小さかった。
【００２３】
これらの結果から、半導体装置の製造に用いるシリコン基板を製造するに当たっては、例えば、（１００）面に対して±０．２°以内、好ましくは０．１５°以内のオフアングルを、［０１０］方向又は［００１］方向に付けながら、単結晶シリコン基板を切り出し、シリコン基板を洗浄し、熱処理を行うことにより、表面のステップを再構成すればよい。そして、このような方法を採用することにより、ラフネスが低いシリコン基板が得られる。特に、オフアングルが０．０５°以下の場合には、ラフネスが著しく低減される。但し、オフアングルを０°とすると、エピタキシャル層を成長させる時に異常成長が発生してしまう。このため、０°は避けることが望ましい。
【００２４】
より詳細には、オフアングルを［００１］方向成分と［０１０］方向成分とに分解したとき、［００１］方向成分を±０．２°以内（０°を除く。）とすればよく、この場合、［０１０］方向成分は±０．５°以内とすることが好ましい。これは、［０１０］方向成分が±０．５°を超えると、オフアングルが大きくなりすぎて、表面の面方位が（１００）面近傍のシリコン基板の特性を得にくくなるためである。
【００２５】
また、（１００）面に対して０．２°以下のオフアングルが付けられたシリコン基板を得るためには、例えばＣＺ法により［１００］方向に成長した単結晶シリコンのバルクを０．２°以下の傾斜角度でスライスすればよい。
【００２６】
なお、結晶学的に、［００１］方向又は［００１−］方向と［０１０］方向又は［０１−０］とを逆にしても同等である。
【００２７】
本願発明者は、シリコン基板のオフアングルの大きさが、電界効果トランジスタのキャリア移動度にどのような影響を及ぼすかについても実験を行った。この実験では、ＣＺ法により［１００］方向に単結晶シリコンを成長させることにより、単結晶シリコンのバルクを作製した後、（１００）面に対して下記表２に示すようなオフアングルを付けながら、単結晶シリコン基板Ｗ１２〜Ｗ１５を切り出し、熱処理によりステップを再構成した。なお、この熱処理は、後述のチャネルに対する熱処理とは異なるものである。
【００２８】
また、（１００）面に対して下記表２に示すようなオフアングルを付けながら、低抵抗率シリコン基板を切り出し、熱処理によりステップを再構成した後、この上に高抵抗率エピタキシャル層を成長させることにより、エピタキシャル基板Ｗ１１及びＷ１６を作製した。この熱処理も、後述のチャネルに対する熱処理とは異なるものである。
【００２９】
但し、表２中の値には、±０．０３°の範囲で誤差が存在しうる。また、エピタキシャル基板Ｗ１１及びシリコン基板Ｗ１２については、オフアングルを［０１−１−］方向成分と［０１−１］方向成分とに分解して表しているが、［００１］方向成分及び［０１０］方向成分に分解して表すことも可能である。但し、この場合でも、［００１］方向成分及び［０１０］方向成分は０．２°よりも大きなものになる。
【００３０】
【表２】
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【００３１】
その後、後述の方法によりＭＯＳトランジスタを作製し、ＭＯＳトランジスタの電子移動度の目安となるＧｍｍａｘ×Ｔｅｆｆを測定した。なお、ＭＯＳトランジスタの作製に当たっては、後述のチャネルに対する熱処理（水素アニール）によるステップの再構成を行った。この測定では、図３に示すように、エピタキシャル基板Ｗ１１及びシリコン基板Ｗ１２については、電子（キャリア）の移動方向を［０１１］方向又は［０１−１−］方向とし、シリコン基板Ｗ１３〜Ｗ１５及びエピタキシャル基板Ｗ１６については、電子の移動方向を［０１０］方向又は［０１−０］方向とした。即ち、エピタキシャル基板Ｗ１１及びシリコン基板Ｗ１２については、キャリアの移動方向のオフアングルを０．４°とし、シリコン基板Ｗ１３〜Ｗ１５及びエピタキシャル基板Ｗ１６については、キャリアの移動方向のオフアングルを０．０２乃至０．０３°とした。この結果を図４に示す。但し、エピタキシャル基板Ｗ１１及びＷ１６のＧｍｍａｘ×Ｔｅｆｆの値は、エピタキシャル基板Ｗ１１のそれで規格化し、シリコン基板Ｗ１２〜Ｗ１５のＧｍｍａｘ×Ｔｅｆｆの値は、シリコン基板Ｗ１２のそれで規格化してある。
【００３２】
図４に示すように、シリコン基板Ｗ１２とシリコン基板Ｗ１３〜Ｗ１５とを比較すると、シリコン基板Ｗ１３〜Ｗ１５のＧｍｍａｘ×Ｔｅｆｆの値は、シリコン基板Ｗ１２のそれよりも２．３〜４．６％高かった。また、エピタキシャル基板Ｗ１１とエピタキシャル基板Ｗ１６とを比較すると、エピタキシャル基板Ｗ１６のＧｍｍａｘ×Ｔｅｆｆの値は、エピタキシャル基板Ｗ１１のそれよりも２．５％高かった。
【００３３】
なお、本願発明者が行った過去の実験や、前記非特許文献１の内容によれば、オフアングルを従来どおりに０．２乃至０．５°としている場合には、ＭＯＳトランジスタにおけるのキャリアの移動度は向上しないことが明らかである。
【００３４】
以下、本発明の実施の形態に係る半導体装置の製造方法について添付の図面を参照して具体的に説明する。本実施形態では、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）及びＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）の双方につき、高耐圧トランジスタ及びノーマルトランジスタを作製する。図５（ａ）乃至（ｅ）は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。また、図６乃至図１３は、図５に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。但し、図６（ａ）乃至図１３（ａ）は、Ｎチャネルノーマルトランジスタが形成される領域を示し、図６（ｂ）乃至図１３（ｂ）は、Ｎチャネル高耐圧トランジスタが形成される領域を示し、図６（ｃ）乃至図１３（ｃ）は、Ｐチャネルノーマルトランジスタが形成される領域を示し、図６（ｄ）乃至図１３（ｄ）は、Ｐチャネル高耐圧ノーマルトランジスタが形成される領域を示す。図５（ａ）乃至（ｅ）に示す工程では、これらの領域に対して同じ処理を行うため、区別していない。
【００３５】
本実施形態では、先ず、例えば直径が２０．３２ｃｍ（８インチ）のシリコン基板１の洗浄、例えばＲＣＡ洗浄を行った後、図５（ａ）に示すように、シリコン基板１の表面に、例えば、膜厚が約１０ｎｍのシリコン酸化膜（ＳｉＯ２膜）２及び膜厚が約１００〜２５０ｎｍのシリコン窒化膜（Ｓｉ３Ｎ４膜）３を順次形成する。
【００３６】
ここで、シリコン基板１としては、［１００］方向に成長した単結晶シリコンバルクから、例えば［１００］方向から［００１］方向に±０．１５°以内のオフアングルを付け、且つ［１００］方向から［０１０］方向に±０．０５°以内のオフアングルを付けて切り出したシリコン基板を用いる。
【００３７】
Ｓｉ３Ｎ４膜３を形成した後、図５（ｂ）に示すように、素子分離絶縁膜を形成する予定の領域内のＳｉ３Ｎ４膜３及びＳｉＯ２膜２を除去する。
【００３８】
次に、図５（ｃ）に示すように、シリコン基板１のＳｉ３Ｎ４膜３及びＳｉＯ２膜２から露出している部位をエッチングすることにより、例えば深さが０．２〜０．５μｍ程度の浅い溝（凹部）４を形成する。次いで、シリコン基板１の露出している部位を熱酸化することにより、例えば膜厚が約１０ｎｍのシリコン酸化膜（ＳｉＯ２膜）５を形成する。
【００３９】
その後、図５（ｄ）に示すように、高密度プラズマ（ＨＤＰ：Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シリコン基板１上に溝４の深さよりも厚い膜厚、例えば約７３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２膜）６を形成すると共に、ＳｉＯ２膜６を溝４内に完全に埋め込む。
【００４０】
続いて、図５（ｅ）に示すように、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって、ＳｉＯ２膜６を平坦化する。次に、熱燐酸を用いてＳｉ３Ｎ４膜３及びＳｉＯ２膜２をウェットエッチングする。これらの一連の工程により、ＳｉＯ２膜６が溝４内に埋め込まれて構成された素子分離用のシャロートレンチアイソレーション（ＳＴＩ）による素子分離絶縁膜７（素子分離領域）が形成される。Ｓｉ３Ｎ４膜３及びＳｉＯ２膜２をウェットエッチングした後には、例えば膜厚が約１０ｎｍのシリコン酸化膜（ＳｉＯ２膜）８を形成する。なお、ＳｉＯ２膜６の平坦化後には、例えば窒素雰囲気中で１０００℃のアニールを行うことにより、埋め込みＳｉＯ２膜６を緻密化することが好ましい。
【００４１】
次に、全面にフォトレジストを塗布し、フォトリソグラフィ技術でこのフォトレジストのパターニングを行うことにより、図６（ａ）乃至（ｄ）に示すように、ＰＭＯＳトランジスタ（ＰＭＯＳノーマルトランジスタ及びＰＭＯＳ高耐圧トランジスタ）を形成する予定の領域に開口部が設けられたレジストマスク３１を形成する。次いで、レジストマスク３１をマスクとして、Ｎ型不純物のイオン注入を行うことにより、Ｎウェル９を形成する。そして、レジストマスク３１を除去する。
【００４２】
その後、全面にフォトレジストを塗布し、フォトリソグラフィ技術でこのフォトレジストのパターニングを行うことにより、図７（ａ）乃至（ｄ）に示すように、ＰＭＯＳ高耐圧トランジスタを形成する予定の領域に開口部が設けられたレジストマスク３２を形成する。続いて、レジストマスク３２をマスクとして、Ｎ型不純物のイオン注入を行うことにより、Ｎ型のチャネルドープ領域１０をシリコン基板１の表面に形成する。そして、レジストマスク３２を除去する。
【００４３】
次に、全面にフォトレジストを塗布し、フォトリソグラフィ技術でこのフォトレジストのパターニングを行うことにより、図８（ａ）乃至（ｄ）に示すように、ＰＭＯＳノーマルトランジスタを形成する予定の領域に開口部が設けられたレジストマスク３３を形成する。次いで、レジストマスク３３をマスクとして、Ｎ型不純物のイオン注入を行うことにより、Ｎ型のチャネルドープ領域１１をシリコン基板１の表面に形成する。そして、レジストマスク３３を除去する。
【００４４】
その後、同様のレジストマスクの形成及びＰ型不純物のイオン注入を行うことにより、ＮＭＯＳノーマルトランジスタ及びＮＭＯＳ高耐圧トランジスタを形成する予定の領域内にＰウェル１２を形成し、ＰＭＯＳ高耐圧トランジスタを形成する予定の領域内にＰ型のチャネルドープ領域１３を形成し、ＰＭＯＳノーマルトランジスタを形成する予定の領域内にチャネルドープ領域１４を形成する。チャネルドープ領域１４を形成した後には、９００℃〜１０５０℃の窒素アニールを６０秒間以下行う。
【００４５】
次に、図１０（ａ）乃至（ｄ）に示すように、ＨＦ（弗酸）を用いてＳｉＯ２膜８を除去する。このように、ＳｉＯ２膜８を除去した後でも、シリコン基板１の表面には自然酸化膜が存在する。次いで、９００℃〜１０５０℃の水素アニールを減圧下で６０秒間以下行う。この水素アニールにより、シリコン基板１の表面に存在していた自然酸化膜はエッチングされて消滅する。なお、ＳｉＯ２膜８を除去した後で水素アニールの前に、パーティクルの除去及び金属の除去等を目的として、薬液洗浄を行ってもよい。このような洗浄を行うと、シリコン基板１の表面にケミカル酸化膜が形成されるが、水素アニールにより、自然酸化膜と共に消滅する。
【００４６】
その後、例えば膜厚が６ｎｍ程度のシリコン酸化膜（ＳｉＯ２膜）を形成する。続いて、ＮＭＯＳノーマルトランジスタを形成する予定の領域及びＰＭＯＳノーマルトランジスタを形成する予定の領域に対してエッチングを行うことにより、これらの領域内のシリコン酸化膜（厚さ：６ｎｍ程度）を選択的に除去する。この時点でも、シリコン基板１の表面には自然酸化膜が存在する。
【００４７】
次に、９００℃〜１０５０℃の水素アニールを減圧下で６０秒間以下行う。この水素アニールにより、自然酸化膜が消滅する。次いで、ＮＭＯＳノーマルトランジスタを形成する予定の領域及びＰＭＯＳノーマルトランジスタを形成する予定の領域内に、例えば膜厚が３ｎｍ程度のシリコン酸化膜（ＳｉＯ２膜）を形成する。これらの工程により、図１０（ａ）乃至（ｄ）に示すように、ＮＭＯＳ高耐圧トランジスタを形成する予定の領域及びＰＭＯＳ高耐圧トランジスタを形成する予定の領域に、厚さが６ｎｍ程度のゲート絶縁膜１５が形成され、ＮＭＯＳノーマルトランジスタを形成する予定の領域及びＰＭＯＳノーマルトランジスタを形成する予定の領域に、厚さが３ｎｍ程度のゲート絶縁膜１６が形成される。
【００４８】
なお、シリコン酸化膜（厚さ：６ｎｍ程度）を選択的に除去した後で水素アニールの前に、パーティクルの除去及び金属の除去等を目的として、薬液洗浄を行ってもよい。このような洗浄を行うと、シリコン基板１の表面にケミカル酸化膜が形成されるが、水素アニールにより、自然酸化膜と共に消滅する。
【００４９】
ゲート絶縁膜１５及び１６を形成した後、例えば６００℃で低圧ＣＶＤにより多結晶シリコン膜を２００ｎｍ成膜する。多結晶シリコン膜として、不純物がドープされたものを形成してもよい。不純物がドープされた多結晶シリコン膜を形成する場合、例えば、ＮＭＯＳトランジスタを形成する予定の領域内では、リンをドープし、ＰＭＯＳトランジスタを形成する予定の領域内では、ボロンをドープする。そして、レジストマスクを用いて多結晶シリコン膜をパターニングすることにより、図１１（ａ）乃至（ｄ）に示すように、ゲート電極１７を形成する。
【００５０】
次に、ＰＭＯＳトランジスタを形成する予定の領域を覆うレジストマスク（図示せず）を用いてＮ型不純物のイオン注入を行うことにより、図１２（ａ）乃至（ｄ）に示すように、ＮＭＯＳトランジスタを形成する予定の領域内にエクステンション層１９を形成する。また、ＮＭＯＳトランジスタを形成する予定の領域を覆うレジストマスク（図示せず）を用いてＰ型不純物のイオン注入を行うことにより、図１２（ａ）乃至（ｄ）に示すように、ＰＭＯＳトランジスタを形成する予定の領域内にエクステンション層１８を形成する。
【００５１】
なお、ＮＭＯＳノーマルトランジスタを形成する予定の領域、ＮＭＯＳ高耐圧トランジスタを形成する予定の領域に対して、別個にＮ型不純物のイオン注入を行うことにより、互いの形成条件を異ならせてもよい。同様に、ＰＭＯＳノーマルトランジスタを形成する予定の領域、ＰＭＯＳ高耐圧トランジスタを形成する予定の領域に対して、別個にＰ型不純物のイオン注入を行うことにより、互いの形成条件を異ならせてもよい。
【００５２】
次に、減圧ＣＶＤで、例えば膜厚が１００ｎｍ程度のＳｉＯ２膜を形成し、異方性エッチングを行うことにより、ゲート電極１７の側方にサイドウォールスペーサ２２を形成する。
次いで、ＰＭＯＳトランジスタを形成する予定の領域を覆うレジストマスク（図示せず）を用いてＮ型不純物のイオン注入を行うことにより、図１２（ａ）乃至（ｄ）に示すように、ＮＭＯＳトランジスタを形成する予定の領域内にソース・ドレイン不純物拡散層２１を形成する。また、ＮＭＯＳトランジスタを形成する予定の領域を覆うレジストマスク（図示せず）を用いてＰ型不純物のイオン注入を行うことにより、図１２（ａ）乃至（ｄ）に示すように、ＰＭＯＳトランジスタを形成する予定の領域内にソース・ドレイン不純物拡散層２０を形成する。
【００５３】
なお、ＮＭＯＳノーマルトランジスタを形成する予定の領域、ＮＭＯＳ高耐圧トランジスタを形成する予定の領域に対して、別個にＮ型不純物のイオン注入を行うことにより、互いの形成条件を異ならせてもよい。同様に、ＰＭＯＳノーマルトランジスタを形成する予定の領域、ＰＭＯＳ高耐圧トランジスタを形成する予定の領域に対して、別個にＰ型不純物のイオン注入を行うことにより、互いの形成条件を異ならせてもよい。
【００５４】
その後、イオン注入により導入された不純物を活性化させるために、例えばラピットサーマルアニール（ＲＴＡ）により、９００〜１０５０℃の温度で６０秒間以下のアニールを実施する。ラピットサーマルアニールに限らず、急速加熱・急速冷却装置を用いることが好ましい。
【００５５】
続いて、ＣｏＳｉ膜をスパッタで成膜して、５００℃程度で３０秒間程度のアニールを行うことにより、ゲート電極１７並びにソース・ドレイン不純物拡散層２０及び２１の表面をシリサイド化する。次に、洗浄、例えばＲＣＡ洗浄を行うことにより、シリサイド化されていないＣｏＳｉ膜を除去する。この結果、サリサイド構造が得られる。
【００５６】
次いで、図１３（ａ）乃至（ｄ）に示すように、例えば膜厚が１μｍ程度のＳｉＯ２膜をプラズマＣＶＤ法で形成し、ＣＭＰで５００ｎｍ程度研磨することにより、表面が平らな層間絶縁膜２３を形成する。その後、層間絶縁膜２３に複数個のコンタクトホールを同時に形成する。続いて、チタン膜及びチタンナイトライド膜からなるバリアメタル膜を形成し、更にタングステン膜を形成する。そして、ＣＭＰにより層間絶縁膜２３の表面まで研磨することにより、Ｗプラグ２４を形成する。
【００５７】
次に、チタン膜及びチタンナイトライド膜からなるバリアメタル膜を形成し、更にアルミニウム膜を形成する。そして、これらの膜のパターニングを行うことにより、配線２５を形成する。その後、更に上層の層間絶縁膜２６を形成し、必要に応じて更に上層の配線を形成する。このようにして、半導体装置を完成させる。配線２５の形成に当たっては、アルミニウム膜の代わりにＣｕ膜を用いることも可能である。
【００５８】
上述のキャリアの移動度を測定する実験では、シリコン基板１のオフアングルを適宜設定して、この方法により製造した半導体装置を用いた。
【００５９】
なお、上述の実施形態では、ＭＯＳノーマルトランジスタを形成する予定の領域だけでなく、ＭＯＳ高耐圧トランジスタを形成する予定の領域にも水素アニールを施しているが、ＭＯＳノーマルトランジスタを形成する予定の領域のみに水素アニールを施してもよい。これは、表面ラフネスに敏感なトランジスタは、ゲート絶縁膜が薄いＭＯＳノーマルトランジスタだからである。また、ゲート絶縁膜としては、熱酸化膜の他に、シリコン酸窒化膜、高誘電体膜を用いることも可能である。
【００６０】
更に、上述の実施形態では、ＮＭＯＳノーマルトランジスタ、ＮＭＯＳ高耐圧トランジスタ、ＰＭＯＳノーマルトランジスタ及びＰＭＯＳ高耐圧トランジスタを並行して作製しているが、これらのうちのいくつかのみを組み合わせてもよく、また、他の素子を作製してもよい。例えば、メモリセルを並行して形成してもよい。更に、作成する半導体素子はＭＯＳトランジスタに限定されない。
【００６１】
また、前述のエピタキシャル基板Ｗ１１及びＷ１６のように、シリコン基板上にエピタキシャル層が形成されたものを用いることも可能である。この場合、半導体素子の形成に当たって、エピタキシャル層の表面に存在するステップの再構成を行い、その後、ゲート絶縁膜及びゲート電極の形成等により、半導体装置を完成させればよい。また、ステップの再構成を行う前に、エピタキシャル層の表面に対して薬液洗浄を行うことが好ましい。
【００６２】
また、上述のような方法を実現可能な半導体装置の製造装置として、表面の法線が［１００］方向から傾斜した方向に延びるシリコン基板を形成する基板形成部、熱処理により、シリコン基板の表面に存在するステップを再構成する熱処理部を備えたものを構成することも可能である。但し、基板形成部の構成として、シリコン基板の法線の傾斜の角度を［００１］方向成分と［０１０］方向成分とに分解したとき、［００１］方向成分を、±０．２°以内（０°を除く。）とすることが必要である。
【００６３】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６４】
（付記１）  表面の法線が［１００］方向から傾斜した方向に延びるシリコン基板を形成する工程と、
前記シリコン基板の表面に、キャリアの移動方向が［００１］方向となる半導体素子を形成する工程と、
を有し、
前記法線の傾斜の角度を［００１］方向成分と［０１０］方向成分とに分解したとき、前記［００１］方向成分を、±０．２°以内とし、
前記半導体素子を形成する工程は、熱処理を行うことにより、前記シリコン基板の表面に存在するステップを再構成する工程を有することを特徴とする半導体装置の製造方法。
【００６５】
（付記２）  表面の法線が［１００］方向から傾斜した方向に延びるシリコン基板を形成する工程と、
前記シリコン基板上に、エピタキシャル層を形成する工程と、
前記エピタキシャル層の表面に、キャリアの移動方向が［００１］方向となる半導体素子を形成する工程と、
を有し、
前記法線の傾斜の角度を［００１］方向成分と［０１０］方向成分とに分解したとき、前記［００１］方向成分を、±０．２°以内とし、
前記半導体素子を形成する工程は、熱処理を行うことにより、前記エピタキシャル層の表面に存在するステップを再構成する工程を有することを特徴とする半導体装置の製造方法。
【００６６】
（付記３）  前記［００１］方向成分を、±０．１５°以内とすることを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００６７】
（付記４）  前記［００１］方向成分を、±０．０５°以内とすることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
【００６８】
（付記５）  前記［０１０］方向成分を、±０．５°以内とすることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
【００６９】
（付記６）  前記半導体素子を形成する工程において、
前記熱処理を水素雰囲気中で行い、
前記ステップを再構成する工程の後に、前記シリコン基板上に絶縁膜を形成することを特徴とする付記１、３、４又は５に記載の半導体装置の製造方法。
【００７０】
（付記７）  前記水素雰囲気中で熱処理を行う工程の前に、前記シリコン基板の表面に対して薬液洗浄を行う工程を有することを特徴とする付記６に記載の半導体装置の製造方法。
【００７１】
（付記８）  前記半導体素子を形成する工程において、
前記熱処理を水素雰囲気中で行い、
前記ステップを再構成する工程の後に、前記エピタキシャル層上に絶縁膜を形成することを特徴とする付記２乃至５のいずれか１項に記載の半導体装置の製造方法。
【００７２】
（付記９）  前記水素雰囲気中で熱処理を行う工程の前に、前記エピタキシャル層の表面に対して薬液洗浄を行う工程を有することを特徴とする付記８に記載の半導体装置の製造方法。
【００７３】
（付記１０）    前記水素雰囲気中で熱処理を行う工程において、急速加熱・急速冷却装置を用いることを特徴とする付記６乃至９のいずれか１項に記載の半導体装置の製造方法。
【００７４】
（付記１１）    前記水素雰囲気中で熱処理を行う工程において、前記熱処理を９５０℃乃至１０５０℃で６０秒間以下行うことを特徴とする付記６乃至１０のいずれか１項に記載の半導体装置の製造方法。
【００７５】
（付記１２）    前記水素雰囲気中で熱処理を行う工程において、前記熱処理を常圧よりも低い圧力下で行うことを特徴とする付記６乃至１１のいずれか１項に記載の半導体装置の製造方法。
【００７６】
（付記１３）  前記半導体素子を形成する工程は、前記絶縁膜上にＭＯＳトランジスタのゲート電極を形成する工程を有することを特徴とする付記６乃至１２のいずれか１項に記載の半導体装置の製造方法。
【００７７】
（付記１４）  前記半導体素子を形成する工程は、前記ＭＯＳトランジスタのチャネル中のキャリアの移動方向が［００１］方向となるようにソース及びドレインを形成する工程を有することを特徴とする付記６乃至１３のいずれか１項に記載の半導体装置の製造方法。
【００７８】
（付記１５）  前記シリコン基板を形成する工程は、
単結晶シリコンのバルクを［１００］方向に成長させる工程と、
前記バルクから前記シリコン基板を切り出す工程と、
を有することを特徴とする付記１乃至１４のいずれか１項に記載の半導体装置の製造方法。
【００７９】
（付記１６）  前記単結晶シリコンのバルクを成長させる工程において、チョクラルスキー法を採用することを特徴とする付記１５に記載の半導体装置の製造方法。
【００８０】
（付記１７）  前記水素雰囲気中で熱処理を行う工程の前に、前記シリコン基板の表面に素子分離領域を形成する工程を有することを特徴とする付記１に記載の半導体装置の製造方法。
【００８１】
（付記１８）  表面の法線が［１００］方向から傾斜した方向に延びるシリコン基板を形成する基板形成手段と、
熱処理により、前記シリコン基板の表面に存在するステップを再構成する熱処理手段と、
を有し、
前記基板形成手段は、前記法線の傾斜の角度を［００１］方向成分と［０１０］方向成分とに分解したとき、前記［００１］方向成分を、±０．２°以内（０°を除く。）とすることを特徴とする半導体装置の製造装置。
【００８２】
【発明の効果】
以上詳述したように、本発明によれば、シリコン基板の表面のラフネスを低減して、キャリアの移動度を高めることができる。このため、半導体装置がより微細化されても、高い性能を得ることができる。
【図面の簡単な説明】
【図１】空間周波数及び空間波長と表面ラフネスとの関係を示すグラフである。
【図２】空間周波数及び空間波長と熱処理後のラフネスとの関係を示すグラフである。
【図３】キャリアの移動方向を示す図である。
【図４】各試料のＧｍｍａｘ×Ｔｅｆｆの値を示すグラフである。
【図５】本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】図５に引き続き、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】図６に引き続き、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】図７に引き続き、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】図８に引き続き、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】図９に引き続き、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】図１０に引き続き、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】図１１に引き続き、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】図１２に引き続き、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
１：シリコン基板
２、５、６、８：ＳｉＯ２膜
３：Ｓｉ３Ｎ４膜
４：溝
７：素子分離絶縁膜
９：Ｎウェル
１０、１１、１３、１４：チャネルドープ領域
１２：Ｐウェル
１５、１６：ゲート絶縁膜
１７：ゲート電極
１８、１９：エクステンション層
２０、２１：ソース・ドレイン不純物拡散層
２２：サイドウォールスペーサ
２３、２６：層間絶縁膜
２４：Ｗプラグ
２５：配線
３１、３２、３３：レジストマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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