(57)【要約】【課題】工程数を増すことなく、低圧ＭＩＳＦＥＴのＩｄｓの向上と高耐圧ＭＩＳＦＥＴのＢＶｄｓの向上とを実現することのできる技術を提供する。【解決手段】低圧ＭＩＳＦＥＴＱＬおよび高耐圧ＭＩＳＦＥＴＱＨのゲート電極７およびサイドウォールスペーサ１０ａをマスクにして半導体基板１を所定量エッチングした後、高耐圧ＭＩＳＦＥＴＱＨ形成領域のゲート電極７およびオフセット層となる第１半導体領域９を覆うレジストパターン１１を形成し、半導体基板１にｎ型不純物をイオン注入して相対的に高濃度な第２半導体領域１２を形成する。これにより、低圧ＭＩＳＦＥＴＱＬでは、不純物濃度が相対的に高い第２半導体領域１２からなるＬＤＤ構造のソース・ドレインを形成してＩｄｓを向上し、高耐圧ＭＩＳＦＥＴＱＨでは、浅く形成された低抵抗の第１半導体領域９からなるオフセット構造のソース・ドレインを形成してＢＶｄｓを向上する。【選択図】      図７
2004221170.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の第１領域の表面に第１絶縁膜を形成し、前記半導体基板の前記第１領域とは異なる第２領域の表面に第２絶縁膜を形成する工程と、
（ｂ）前記半導体基板上に導体膜を堆積した後、レジストパターンをマスクとして前記導体膜をエッチングし、前記第１領域に前記導体膜からなる第１ゲート電極、前記第２領域に前記導体膜からなる第２ゲート電極を形成する工程と、
（ｃ）前記半導体基板に第１不純物をイオン注入して、前記第１および第２ゲート電極の両側の前記半導体基板に第１半導体領域をそれぞれ形成する工程と、
（ｄ）前記半導体基板上に第３絶縁膜を堆積した後、前記第３絶縁膜を異方性エッチングして、前記第１および第２ゲート電極の側壁にサイドウォールスペーサをそれぞれ形成し、さらに前記第１半導体領域の下部を残して、前記半導体基板をエッチングする工程と、
（ｅ）前記第２ゲート電極と前記第２ゲート電極の両側の所定領域とをレジストパターンで覆った後、前記半導体基板に前記第１不純物と同じ導電型の第２不純物をイオン注入して、前記第１ゲート電極の両側の前記半導体基板および前記第２ゲート電極の両側から所定距離離れた前記半導体基板に第２半導体領域をそれぞれ形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）半導体基板の第１領域の表面に第１絶縁膜を形成し、前記半導体基板の前記第１領域とは異なる第２領域の表面に第２絶縁膜を形成する工程と、
（ｂ）前記半導体基板上に導体膜を堆積した後、レジストパターンをマスクとして前記導体膜をエッチングし、前記第１領域に前記導体膜からなる第１ゲート電極、前記第２領域に前記導体膜からなる第２ゲート電極を形成する工程と、
（ｃ）前記半導体基板に第１不純物をイオン注入して、前記第１および第２ゲート電極の両側の前記半導体基板に第１半導体領域をそれぞれ形成する工程と、
（ｄ）前記半導体基板上に第３絶縁膜を堆積した後、前記第３絶縁膜を異方性エッチングして、前記第１および第２ゲート電極の側壁にサイドウォールスペーサをそれぞれ形成し、さらに前記第１半導体領域の下部を残して、前記半導体基板をエッチングする工程と、
（ｅ）前記第２ゲート電極と前記第２ゲート電極の両側の所定領域とをレジストパターンで覆った後、前記半導体基板に前記第１不純物と同じ導電型の第２不純物をイオン注入して、前記第１ゲート電極の両側の前記半導体基板および前記第２ゲート電極の両側から所定距離離れた前記半導体基板に第２半導体領域をそれぞれ形成する工程とを有し、
前記第１半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも低いことを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）半導体基板の第１領域の表面に第１絶縁膜を形成し、前記半導体基板の前記第１領域とは異なる第２領域の表面に第２絶縁膜を形成する工程と、
（ｂ）前記半導体基板上に導体膜を堆積した後、レジストパターンをマスクとして前記導体膜をエッチングし、前記第１領域に前記導体膜からなる第１ゲート電極、前記第２領域に前記導体膜からなる第２ゲート電極を形成する工程と、
（ｃ）前記半導体基板に第１不純物をイオン注入して、前記第１および第２ゲート電極の両側の前記半導体基板に第１半導体領域をそれぞれ形成する工程と、
（ｄ）前記半導体基板上に第３絶縁膜を堆積した後、前記第３絶縁膜を異方性エッチングして、前記第１および第２ゲート電極の側壁にサイドウォールスペーサをそれぞれ形成し、さらに前記第１半導体領域の下部を残して、前記半導体基板をエッチングする工程と、
（ｅ）前記第２ゲート電極と前記第２ゲート電極の両側の所定領域とをレジストパターンで覆った後、前記半導体基板に前記第１不純物と同じ導電型の第２不純物をイオン注入して、前記第１ゲート電極の両側の前記半導体基板および前記第２ゲート電極の両側から所定距離離れた前記半導体基板に第２半導体領域をそれぞれ形成する工程とを有し、
前記（ｄ）工程において前記半導体基板をエッチングした後の前記第１半導体領域の深さは、２０〜４０ｎｍ程度であることを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板の第１領域の表面に第１絶縁膜を形成し、前記半導体基板の前記第１領域とは異なる第２領域の表面に第２絶縁膜を形成する工程と、
（ｂ）前記半導体基板上に導体膜を堆積した後、レジストパターンをマスクとして前記導体膜をエッチングし、前記第１領域に前記導体膜からなる第１ゲート電極、前記第２領域に前記導体膜からなる第２ゲート電極を形成する工程と、
（ｃ）前記半導体基板に第１不純物をイオン注入して、前記第１および第２ゲート電極の両側の前記半導体基板に第１半導体領域をそれぞれ形成する工程と、
（ｄ）前記半導体基板上に第３絶縁膜を堆積した後、前記第３絶縁膜を異方性エッチングして、前記第１および第２ゲート電極の側壁にサイドウォールスペーサをそれぞれ形成し、さらに前記第１半導体領域の下部を残して、前記半導体基板をエッチングする工程と、
（ｅ）前記第２ゲート電極と前記第２ゲート電極の両側の所定領域とをレジストパターンで覆った後、前記半導体基板に前記第１不純物と同じ導電型の第２不純物をイオン注入して、前記第１ゲート電極の両側の前記半導体基板および前記第２ゲート電極の両側から所定距離離れた前記半導体基板に第２半導体領域をそれぞれ形成する工程とを有し、
前記第１領域にＬＤＤ層を有する電界効果トランジスタ、前記第２領域にオフセット層を有する電界効果トランジスタを形成することを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）半導体基板の表面に第１絶縁膜を形成する工程と、
（ｂ）前記半導体基板上に導体膜を堆積した後、レジストパターンをマスクとして前記導体膜をエッチングし、前記導体膜からなるゲート電極を形成する工程と、
（ｃ）前記半導体基板に第１不純物をイオン注入して、前記ゲート電極の両側の前記半導体基板に第１半導体領域を形成する工程と、
（ｄ）前記半導体基板上に第２絶縁膜を堆積した後、前記第２絶縁膜を異方性エッチングして、前記ゲート電極の側壁にサイドウォールスペーサを形成し、さらに前記第１半導体領域の下部を残して、前記半導体基板をエッチングする工程と、
（ｅ）前記ゲート電極と前記ゲート電極の両側の所定領域とをレジストパターンで覆った後、前記半導体基板に前記第１不純物と同じ導電型の第２不純物をイオン注入して、前記ゲート電極の両側から所定距離離れた前記半導体基板に第２半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、高耐圧電界効果トランジスタ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｅｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＭＩＳＦＥＴと記す）と低圧ＭＩＳＦＥＴとを同一基板上に有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
データの書き込みおよび消去を電気的に行うことが可能な不揮発性メモリは、例えば配線基板上に組み込んだままの状態でデータの書き換えが可能であり、使いやすいことからメモリを必要とする様々な製品に幅広く使用されている。
【０００３】
特に、電気的一括消去型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ：以下、フラッシュメモリという）は、メモリアレイの一定の範囲（メモリアレイの全てのメモリセルまたは所定のメモリセル群）のデータを一括して電気的に消去する機能を持っている。さらに不揮発性メモリセルは、１トランジスタ積層ゲート構造であることからセルの小型化が進み、高集積化への期待も大きい。
【０００４】
このフラッシュメモリでは、書き込みおよび消去時に高電界が必要となるため、周辺回路にソース−ドレイン間耐圧（Ｂｒｅａｋｄｏｗｎ−Ｖｏｌｔａｇｅ  Ｄｒａｉｎ／Ｓｏｕｒｃｅ：以下、ＢＶｄｓと記す）が相対的に高い高耐圧ＭＩＳＦＥＴが形成される。しかし、一方では高速化のための高電流駆動能力を持つ低圧ＭＩＳＦＥＴが必要とされるため、同一基板上に低圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴとが形成されている（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
国際公開第９８／４４５６７号パンフレット
【０００６】
【発明が解決しようとする課題】
以下に、本発明者によって検討されたｎチャネル型の低圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴを同一基板上に形成する技術について、図１０に示す半導体基板の要部断面図を用いて説明する。
【０００７】
まず、ｐ型のシリコン単結晶からなる半導体基板５１に素子分離部等を形成した後、半導体基板５１の表面にゲート絶縁膜５２を形成する。次に、導電性の膜を用いてゲート絶縁膜５２上にゲート電極５３を形成した後、ゲート電極５３をマスクとしたｎ型不純物のイオン注入により、半導体基板５１に相対的に低濃度な第１半導体領域５４を形成する。続いて半導体基板５１上に絶縁膜を堆積し、これを異方性エッチングしてゲート電極５３の側壁にサイドウォールスペーサ５５を形成する。
【０００８】
さらに、高耐圧ＭＩＳＦＥＴのゲート電極５３の両側の半導体基板５１をレジストパターン５６で覆った後、ゲート電極５３、サイドウォールスペーサ５５およびレジストパターン５６をマスクとしたｎ型不純物のイオン注入により、半導体基板５１に相対的に高濃度な第２半導体領域５７を形成する。これにより、低圧ＭＩＳＦＥＴでは、第１半導体領域５４をＬＤＤ層とするＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のソース・ドレインが形成され、高耐圧ＭＩＳＦＥＴでは、第１半導体領域５４をオフセット層とするオフセット構造のソース・ドレインが形成される。
【０００９】
ところで、低圧ＭＩＳＦＥＴにおいては、駆動電流（以下、Ｉｄｓと記す）を増加させるためにソース・ドレインのＬＤＤ層（図１０の第１半導体領域５４）の抵抗を低くすることが必要となる。一方、高耐圧ＭＩＳＦＥＴにおいては、ＢＶｄｓを増加させるためにソース・ドレインのオフセット層（図１０の第１半導体領域５４）の抵抗を高くすることが必要である。そこで低圧ＭＩＳＦＥＴのＩｄｓおよび高耐圧ＭＩＳＦＥＴのＢＶｄｓの両者をさらに向上させるために、低圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴとでイオン注入を打ち分けて、低圧ＭＩＳＦＥＴのＬＤＤ層の不純物濃度および高耐圧ＭＩＳＦＥＴのオフセット層の不純物濃度をそれぞれ最適化する、または高耐圧ＭＩＳＦＥＴのオフセット長を長くするなどの方法が検討されている。しかし、低圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴとでイオン注入を打ち分けることによって工程数が増加し、また高耐圧ＭＩＳＦＥＴのオフセット長を長くすると高耐圧ＭＩＳＦＥＴ形成領域の面積が増加してチップ面積の増大に繋がるなどの問題が生ずる。
【００１０】
本発明の目的は、工程数の増加を抑えて、低圧ＭＩＳＦＥＴのＩｄｓの向上と高耐圧ＭＩＳＦＥＴのＢＶｄｓの向上とを実現することのできる技術を提供することにある。
【００１１】
本発明の目的は、高耐圧ＭＩＳＦＥＴを有する半導体装置のチップ面積を縮小することのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、半導体基板の低圧ＭＩＳＦＥＴ形成領域の表面および半導体基板の高耐圧ＭＩＳＦＥＴ形成領域の表面にそれぞれゲート絶縁膜を形成する工程と、半導体基板上に導体膜を堆積した後、レジストパターンをマスクとして導体膜をエッチングして、この導体膜からなる低圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴのゲート電極をそれぞれ形成する工程と、半導体基板に第１不純物をイオン注入して、低圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴのゲート電極の両側の半導体基板に第１半導体領域をそれぞれ形成する工程と、半導体基板上に絶縁膜を堆積した後、この絶縁膜を異方性エッチングして、低圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサをそれぞれ形成し、さらに第１半導体領域の下部を残して半導体基板をエッチングする工程と、高耐圧ＭＩＳＦＥＴのゲート電極とこのゲート電極の両側の所定領域とをレジストパターンで覆った後、半導体基板に第１不純物と同じ導電型の第２不純物をイオン注入して、低圧ＭＩＳＦＥＴのゲート電極の両側の半導体基板および高耐圧ＭＩＳＦＥＴのゲート電極の両側から所定距離離れた半導体基板に第２半導体領域を形成する工程とを有するものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
本発明の一実施の形態である半導体装置の製造方法を図１〜図９に示した半導体基板の要部断面図を用いて説明する。なお、ここでは、フラッシュメモリの周辺回路のＭＩＳＦＥＴとして用いられるｎチャネル型の低圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴを例示する。図中、ＱＬは低圧ＭＩＳＦＥＴ、ＱＨは高耐圧ＭＩＳトランジスタを示す。
【００１７】
まず、図１に示すように、例えばｐ型のシリコン単結晶からなる半導体基板１を用意する。次に、この半導体基板１を約８５０℃でウェット酸化してその表面に厚さ０．０１μｍ程度の薄いシリコン酸化膜２を形成し、次いでその上層にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で厚さ０．１４μｍ程度のシリコン窒化膜３を堆積する。ここではシリコン単結晶の半導体基板１を例示するが、表面にシリコン単結晶層を有するＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板であってもよい。
【００１８】
この後、レジストパターンをマスクとしてシリコン窒化膜３、シリコン酸化膜２および半導体基板１を順次ドライエッチングすることにより、素子分離領域の半導体基板１に深さ０．３〜０．４μｍ程度の素子分離溝４ａを形成する。なお、上記ドライエッチングによって生じたダメージ層を除去するために、素子分離溝４ａの内壁に、例えば８５０〜９００℃程度のウェット酸化により厚さ１０ｎｍ程度のシリコン酸化膜を形成してもよい。
【００１９】
次に、図２に示すように、半導体基板１上に堆積したシリコン酸化膜４ｂをＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で研磨して、素子分離溝４ａの内部にシリコン酸化膜４ｂを残すことにより素子分離部を形成した後、熱リン酸を用いたウェットエッチング法でシリコン窒化膜３を除去する。シリコン酸化膜４ｂは、例えばＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ：Ｓｉ（ＯＣ２Ｈ５）４））とオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ法によって堆積されたＴＥＯＳ酸化膜とすることができる。
【００２０】
なお、シリコン酸化膜４ｂをＣＭＰ法で研磨する前または後に、半導体基板１を約１０００℃でアニールすることにより、シリコン酸化膜４ｂをデンシファイ（焼き締め）してもよい。また、シリコン酸化膜４ｂをＣＭＰ法で研磨する前に、素子分離溝４ａの形成領域にシリコン窒化膜を形成してもよい。これにより、素子分離溝４ａの形成領域のシリコン酸化膜４ｂが過剰に深く研磨されるディッシング現象を防止することができる。
【００２１】
次に、フッ酸系の水溶液を用いてシリコン酸化膜２を除去した後、半導体基板１に、例えば８５０℃程度のウェット酸化処理を施して半導体基板１の表面に清浄な絶縁膜５を形成する。絶縁膜５は、例えばシリコン酸化膜からなり、その厚さは１５ｎｍ程度である。
【００２２】
次に、図３に示すように、高耐圧ＭＩＳＦＥＴＱＨ形成領域をレジストパターンで覆い、このレジストパターンをマスクとして、低圧ＭＩＳＦＥＴＱＬ形成領域の絶縁膜５をフッ酸系の水溶液を用いて除去する。続いてレジストパターンを除去した後、半導体基板１にフッ酸系の水溶液を用いた洗浄処理を施して、低圧ＭＩＳＦＥＴＱＬ形成領域の半導体基板１の表面を清浄した後、半導体基板１に、例えば８５０℃程度のウェット酸化処理を施して、低圧ＭＩＳＦＥＴＱＬ形成領域の半導体基板１の表面に、厚さ８ｎｍ程度のゲート絶縁膜６Ｌを形成し、高耐圧ＭＩＳＦＥＴＱＨ形成領域の半導体基板１の表面に、厚さ２０ｎｍ程度のゲート絶縁膜６Ｈを形成する。なお、低圧ＭＩＳＦＥＴＱＬおよび高耐圧ＭＩＳＦＥＴＱＨ形成領域には、ｐ型不純物、例えばリンが導入されたウェルを形成してもよい。ウェルの形成には、例えばイオン注入法を用いる。
【００２３】
次に、図４に示すように、ｎ型不純物、例えばリンが導入された２００ｎｍ程度の厚さのシリコン多結晶膜および１５０ｎｍ程度の厚さのシリコン窒化膜をＣＶＤ法で半導体基板１上に堆積した後、レジストパターンをマスクとしてシリコン窒化膜およびシリコン多結晶膜を順次エッチングして、シリコン多結晶膜からなるゲート長０．８〜１．２μｍ程度のゲート電極７およびシリコン窒化膜からなるキャップ絶縁膜８を形成する。この後、半導体基板１に、例えば８００℃のドライ酸化処理を施す。なお、シリコン窒化膜に代えてシリコン酸化膜によりキャップ絶縁膜８を構成してもよい。また、ゲート電極７は、シリコン多結晶膜、タングステン窒化膜等の中間層およびタングステン膜からなる積層膜、またはシリコン多結晶膜およびタングステンシリサイド等の金属シリサイド膜からなる積層膜で構成することができる。
【００２４】
次に、半導体基板１にｎ型不純物、例えばリンまたはヒ素をイオン注入して、ソース・ドレインを構成する第１半導体領域９を形成する。ｎ型不純物としてリンをイオン注入する際の打ち込み条件として、エネルギー３０ｋｅＶ、ドーズ量１．５×１０１３ｃｍ−２を例示することができ、第１半導体領域９の深さは、例えば５０ｎｍ程度である。
【００２５】
次に、図５に示すように、半導体基板１上に厚さ１５０ｎｍ程度のシリコン酸化膜またはシリコン窒化膜等の絶縁膜１０を堆積する。続いて図６に示すように、絶縁膜１０を、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法で異方性エッチングしてゲート電極７の側壁にサイドウォールスペーサ１０ａを形成する。サイドウォールスペーサ１０ａの幅は、例えば１５０ｎｍ程度である。さらに露出した半導体基板１をエッチングして、半導体基板１を、例えば１０〜３０ｎｍ程度削る。このエッチングにより、ゲート電極７の両側の半導体基板１に形成された第１半導体領域９の上部が削れるが、２０〜４０ｎｍ程度の深さの第１半導体領域９が残る。
【００２６】
次に、図７に示すように、高耐圧ＭＩＳＦＥＴＱＨ形成領域のゲート電極７およびオフセット層となる第１半導体領域９を覆うレジストパターン１１を形成し、ゲート電極７、サイドウォールスペーサ１０ａおよびレジストパターン１１をマスクとして半導体基板１にｎ型不純物、例えばヒ素をイオン注入して相対的に高濃度な第２半導体領域１２を形成する。ｎ型不純物としてヒ素をイオン注入する際の打ち込み条件として、エネルギー６０ｋｅＶ、ドーズ量２．０×１０１５ｃｍ−２を例示することができる。この場合、第１半導体領域９の不純物濃度を相対的に低くとどめることにより、不純物濃度が相対的に低い第１半導体領域９と不純物濃度が相対的に高い第２半導体領域１２とで、ＬＤＤ構造の低圧ＭＩＳＦＥＴＱＬのソース・ドレインおよびオフセット構造の高耐圧ＭＩＳＦＥＴＱＨのソース・ドレインが形成される。
【００２７】
高耐圧ＭＩＳＦＥＴＱＨでは、サイドウォールスペーサ１０ａの両側の半導体基板１をエッチングすることでオフセット層となる第１半導体領域９を浅くする。これにより、第１半導体領域９の抵抗が高くなるのでＢＶｄｓを向上することができる。第１半導体領域９からなるオフセット層のオフセット長は、例えば０．８μｍ程度とすることができる。一方、低圧ＭＩＳＦＥＴＱＬでは、高耐圧ＭＩＳＦＥＴＱＨと同様に、サイドウォールスペーサ１０ａの両側の半導体基板１はエッチングされるが、エッチングされた半導体基板１には、ｎ型不純物がイオン注入されて、不純物濃度が相対的に高い第２半導体領域１２が形成される。この第２半導体領域１２によってソース・ドレインの抵抗を下げることができるので、さらに第２半導体領域１２を高濃度化することによりＩｄｓの向上を図ることができる。
【００２８】
次に、図８に示すように、半導体基板１上に層間絶縁膜１３を形成した後、レジストパターンをマスクとして層間絶縁膜１３をドライエッチング法で加工することにより、ソース・ドレインを構成する第２半導体領域１２に達するコンタクトホール１４を穿孔する。なお、図示はしないが、ゲート電極７に達するコンタクトホールも同時に形成される。層間絶縁膜１３は、例えばＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）膜とＴＥＯＳ酸化膜との積層膜とすることができ、その表面は、例えばＣＭＰ法によって平坦化できる。
【００２９】
次に、図９に示すように、半導体基板１上に、例えばチタン膜、チタン窒化膜およびタングステン膜を下層から順に堆積して積層膜を形成し、例えばＣＭＰ法でこの積層膜の表面を研磨することによって上記コンタクトホール１４の内部に積層膜を埋め込み、プラグ１５を形成する。その後、層間絶縁膜１３の上層に、例えばスパッタリング法で金属膜、例えばアルミニウム膜を堆積し、これをエッチングして配線１６を形成することにより、本実施の形態の低圧ＭＩＳＦＥＴＱＬおよび高耐圧ＭＩＳＦＥＴＱＨが略完成する。なお、必要に応じて配線１６の上層に多層配線が形成される。また、上記プラグ１５は必ずしも形成されるものではなく、配線１６をソース・ドレインを構成する第２半導体領域１２へ直接接続してもよい。
【００３０】
本発明をフラッシュメモリに適用した本実施の形態の場合、例えば低圧ＭＩＳＦＥＴＱＬのゲート絶縁膜６Ｌと同層に不揮発性メモリセルのトンネル絶縁膜を形成した後、不揮発性メモリセルの浮遊ゲート電極、層間膜および制御ゲート電極を形成し、浮遊ゲート電極および制御ゲート電極の積層膜（浮遊ゲート電極を構成する導体膜と制御ゲート電極を構成する導体膜とは層間膜に形成されたコンタクトホールを通じて電気的に接続されている）と同層に、低圧ＭＩＳＦＥＴＱＬおよび高耐圧ＭＩＳＦＥＴＱＨのゲート電極を形成し、さらに第２層の配線、第３層の配線等により上層の配線を形成できる。
【００３１】
なお、本実施の形態では、低圧ＭＩＳＦＥＴＱＬのゲート絶縁膜６Ｌを相対的に薄く形成し、高耐圧ＭＩＳＦＥＴＱＨのゲート絶縁膜６Ｈを相対的に厚く形成したが、同じ工程で形成された同一層の絶縁膜で両者を構成してもよい。
【００３２】
このように、本実施の形態によれば、従来の低圧ＭＩＳＦＥＴＱＬおよび高耐圧ＭＩＳＦＥＴＱＨ形成工程に、高耐圧ＭＩＳＦＥＴＱＨを覆うレジストパターン１１を形成するリソグラフィ工程を追加することで、高耐圧ＭＩＳＦＥＴＱＨでは、高抵抗なオフセット層（第１半導体領域９）が形成されてＢＶｄｓが向上し、低圧ＭＩＳＦＥＴＱＬでは、低抵抗なソース・ドレイン（第２半導体領域１２）が形成されてＩｄｓが向上する。
【００３３】
また、高耐圧ＭＩＳＦＥＴＱＨのオフセット層（第１半導体領域９）の深さを半導体基板１のエッチング量で制御することによりオフセット長を短くできるので、高耐圧ＭＩＳＦＥＴＱＨ形成領域を縮小することが可能となり、高耐圧ＭＩＳＦＥＴＱＨを有する半導体装置のチップ面積の縮小を図ることができる。
【００３４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００３５】
例えば、前記実施の形態では、ｎチャネル型のＭＩＳＦＥＴの製造方法に適用した場合について説明したが、ｐチャネル型のＭＩＳＦＥＴまたはＣＭＯＳデバイスに適用できることは言うまでもなく、いかなる半導体装置が内蔵するＭＩＳＦＥＴにも適用することができる。
【００３６】
例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に適用する場合には、本発明のＭＩＳＦＥＴを周辺回路のＭＩＳＦＥＴとして用い、ビット線を配線（図９の配線１６）と同層に形成し、さらに情報蓄積用容量素子をＭＩＳＦＥＴの上層に形成した後、第２層の配線、第３層の配線等を形成できる。また、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ロジック回路等に適用する場合には、さらに第２層の配線、第３層の配線等により上層の配線を形成できる。
【００３７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３８】
工程数を著しく増加させることなく、オフセット層の高抵抗化による高耐圧ＭＩＳＦＥＴのＢＶｄｓの向上と、ソース・ドレインの低抵抗化による低圧ＭＩＳＦＥＴのＩｄｓの向上を実現することができる。また、オフセット層の深さを制御することによりオフセット長を短くすることができるので、高耐圧ＭＩＳＦＥＴを有する半導体装置のチップ面積を縮小することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明者が検討した半導体装置を示す半導体基板の要部断面図である。
【符号の説明】
１  半導体基板
２  シリコン酸化膜
３  シリコン窒化膜
４ａ  素子分離溝
４ｂ  シリコン酸化膜
５  絶縁膜
６Ｌ  ゲート絶縁膜
６Ｈ  ゲート絶縁膜
７  ゲート電極
８  キャップ絶縁膜
９  第１半導体領域
１０  絶縁膜
１０ａ  サイドウォールスペーサ
１１  レジストパターン
１２  第２半導体領域
１３  層間絶縁膜
１４  コンタクトホール
１５  プラグ
１６  配線
５１  半導体基板
５２  ゲート絶縁膜
５３  ゲート電極
５４  第１半導体領域
５５  サイドウォールスペーサ
５６  レジストパターン
５７  第２半導体領域
ＱＬ  低圧ＭＩＳＦＥＴ
ＱＨ  高耐圧ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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