(57)【要約】【課題】良好な特性を有する強誘電体キャパシタの製造方法を提供する。【解決手段】第１電極２０、強誘電体膜３０、及び第２電極４０からなる強誘電体キャパシタの製造方法であって、少なくとも強誘電体膜３０の上に第２電極４０を形成した後に熱処理を行うこと、熱処理の後に、少なくとも第１電極２０と第２電極４０との間に所与の電圧を印加することにより強誘電体膜３０に対して分極処理を行うこと、を含む。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１電極、強誘電体膜、及び第２電極からなる強誘電体キャパシタの製造方法であって、
少なくとも前記強誘電体膜の上に前記第２電極を形成した後に熱処理を行うこと、
前記熱処理の後に、少なくとも前記第１電極と前記第２電極との間に所与の電圧を印加することにより前記強誘電体膜に対して分極処理を行うこと、
を含む、強誘電体キャパシタの製造方法。
【請求項２】
請求項１において、
前記熱処理は、前記強誘電体膜及び前記第２電極の少なくとも一方を所望の形状に加工した後に行われる、強誘電体キャパシタの製造方法。
【請求項３】
請求項１において、
前記熱処理は、少なくとも前記第２電極を複数に分割する加工をした後に行われ、
前記分極処理は、複数の前記第２電極の上にこれらを相互に接続する導電体を設置して、該導電体と前記第１電極との間に所与の電圧を印加することにより行われる、強誘電体キャパシタの製造方法。
【請求項４】
請求項１〜３のいずれかにおいて、
前記熱処理は、酸素雰囲気中で行われる、強誘電体キャパシタの製造方法。
【請求項５】
請求項１〜４に記載された強誘電体キャパシタの製造方法を含む、強誘電体メモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタの製造方法及び強誘電体メモリの製造方法に関する。
【０００２】
【背景技術】
近年、強誘電体薄膜の自発分極を利用する強誘電体キャパシタを含む強誘電体メモリなどの半導体装置について注目が高まっている。なかでも、強誘電体キャパシタのヒステリシス特性を向上させるために、強誘電体薄膜の形成工程において分極処理を行う技術が提案されているが、さらなる特性の向上が望まれている。
【０００３】
【特許文献１】
特開２０００−６８４６７号公報
【０００４】
【発明が解決しようとする課題】
本発明の目的は、良好な特性を有する強誘電体キャパシタの製造方法を提供することにある。
【０００５】
また、本発明の他の目的は、本発明の強誘電体キャパシタの製造方法を用いる強誘電体メモリの製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
本発明の強誘電体キャパシタの製造方法は、第１電極、強誘電体膜、及び第２電極からなる強誘電体キャパシタの製造方法であって、少なくとも前記強誘電体膜の上に前記第２電極を形成した後に熱処理を行うこと、前記熱処理の後に、少なくとも前記第１電極と前記第２電極との間に所与の電圧を印加することにより前記強誘電体膜に対して分極処理を行うこと、を含む。
【０００７】
本発明によれば、第１電極と第２電極との間に電圧を印加することにより分極処理を行うことで、分極処理のために強誘電体膜へ与えられる電界を精密に制御することができる。また、本発明によれば、第２電極を形成して熱処理をした後、すなわち強誘電体膜と第２電極との界面における欠陥密度を低減させた状態で分極処理を行うことができるため、ヒステリシス特性の優れた強誘電体キャパシタを得ることができる。
【０００８】
なお、本発明は、以下の各種態様を採り得る。
【０００９】
（Ａ）前記熱処理を、前記強誘電体膜及び前記第２電極の少なくとも一方を所望の形状に加工した後に行うことができる。
【００１０】
パターニングなどの加工時においては、エッチングされる層やその周辺の層に対して、それらの特性に望ましからぬ影響を与えるおそれがある。そこで、本発明では、第２電極と強誘電体膜との少なくとも一方が所望の形状に加工された後に熱処理を行って強誘電体膜の欠陥等を低減させてから分極処理を行うことにより、強誘電体膜の欠陥密度を低減した良好な結晶状態に対して分極処理を行うことができる。このため、本発明によれば、ヒステリシス特性の優れた強誘電体キャパシタを得ることができる。
【００１１】
また、強誘電体膜の結晶状態を熱処理で改善することにより、強誘電体膜のピンホール等の欠陥による第１及び第２電極間の短絡が発生しにくくなる。従って、本発明によれば、分極処理の際にプロービングを行う場合などにおけるデバイスの取扱性を向上させることができる。
【００１２】
（Ｂ）前記熱処理を、少なくとも前記第２電極を複数に分割する加工をした後に行い、前記分極処理を、複数の前記第２電極の上にこれらを相互に接続する導電体を設置して、該導電体と前記第１電極との間に所与の電圧を印加することにより行うことができる。
【００１３】
かかる態様によれば、例えば、強誘電体キャパシタが同一の基体上に複数配置されるような構成において、各強誘電体キャパシタの第２電極を相互に接続する第３電極により、各キャパシタに均一に電界を与えることができ、分極処理工程を簡便化することができる。
【００１４】
（Ｃ）前記熱処理を、酸素雰囲気中で行うことができる。
【００１５】
かかる態様によれば、熱処理中に強誘電体膜の酸素欠損を補充して、強誘電体膜を良好な結晶状態へと回復させることができる。
【００１６】
（Ｄ）本発明は、上記した強誘電体キャパシタの製造方法を含む、強誘電体メモリの製造方法に適用することができる。かかる場合において、前記分極処理後の工程における熱負荷が、前記強誘電体膜の相転移温度（キュリー温度）以下となるように当該工程を行うことが望ましい。このようにすれば、一旦分極処理されたキャパシタ中の強誘電体膜の常誘電体への相転移を防ぐことができ、分極処理により向上したヒステリシス特性を後の工程においても維持することができる。
【００１７】
【発明の実施の形態】
以下、本発明に好適な実施の形態について、図面を参照しながら説明する。
【００１８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る強誘電体キャパシタの製造工程の一例を模式的に示す図である。
【００１９】
まず、図１（Ａ）に示すように、所与の基体１０を準備する。
【００２０】
基体１０の材料は、公知の基板材料から選択することができ、例えば、シリコンなどの半導体基板や、ガラス基板、樹脂基板などを用いることができる。
【００２１】
次に、図１（Ｂ）に示すように、基体１０上に下部電極（第１電極）２０、強誘電体膜３０、上部電極（第２電極）４０を順次積層する。
【００２２】
下部電極２０及び上部電極４０は、例えば、スパッタ法などの公知の成膜方法を用いて形成することができる。また、下部電極２０及び上部電極４０の材料は、例えば、公知の導電性材料から適宜選択することができ、例えば、Ｐｔ、Ｉｒ、Ｉｒ酸化物（ＩｒＯｘ）、Ｔｉ、Ｔｉ酸化物（ＴｉＯｘ）、Ｒｕ、Ｒｕ酸化物（ＲｕＯｘ）、ＳｒＲｕ複合酸化物（ＳｒＲｕＯｘ）などが挙げられる。なお、下部電極２０及び上部電極４０は、上記において例示した材料などの単層膜及び複数の層からなる多層膜から構成することができる。
【００２３】
強誘電体膜３０は、例えば、ＳＢＴ（Ｓｔｒｏｎｔｉｕｍ  Ｂｉｓｍｕｔｈ  Ｔａｎｔａｌａｔｅｓ）、ＰＺＴ（Ｌｅａｄ  Ｚｉｒｃｏｎａｔｅ  Ｔｉｔａｎａｔｅ）、ＢＩＴ（Ｂｉｓｍｕｔｈ  Ｔｉｔａｎａｔｅ）、ＢＬＴ（Ｂｉｓｍｕｔｈ  Ｌａｎｔｈａｎｕｍ）などの複合酸化物から形成される。強誘電体膜３０の成膜方法は、公知の手法から好適なものを選択して用いることができ、例えば、溶液塗布法（ゾルゲル法、ＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）法を含む。）、スパッタ法、又はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法（ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を含む。）などを用いることができる。
【００２４】
また、強誘電体膜３０は、その上下に隣接して形成される下部電極２０と上部電極４０との界面状態により、疲労特性が変化する。すなわち、電極との界面状態が良好でないと、使用時に繰返し印加される電界により強誘電体が劣化していき、やがては強誘電体特性を失ってしまう。また、上部電極４０をスパッタ法などの高エネルギー粒子が衝突する成膜法によると、強誘電体膜３０がダメージを受けるおそれがある。このため、本実施の形態に係る製造工程では、上部電極４０までを形成した状態で熱処理を行い、強誘電体膜３０の結晶状態を回復する処理を行う。かかる熱処理は、酸素雰囲気中で行われることが望ましい。このようにすれば、上部電極成膜中又は熱処理中に強誘電体膜３０に生じた酸素欠損を補充して、強誘電体膜３０をより良好な結晶状態へと回復させることができる。
【００２５】
ここで、かかる強誘電体膜３０が成膜された状態では、図１（Ｂ）に示すように、強誘電体膜３０を構成する複合酸化物結晶の分極の方向はランダムになっている。このように分極の方向がランダムなままでは、所望の強誘電体特性を得ることが難しい。そこで、本実施形態の製造工程では、図１（Ｃ）に示すように、下部電極２０と上部電極４０との間に電圧源５０を接続して所与の電圧を印加して分極処理を行う。すると、強誘電体膜３０を構成する複合酸化物結晶の分極は、ほぼ一様に与えられた電界の方向に配向する。なお、複合酸化物結晶の分極が配向する方向は、分極処理において印加される電圧の極性を制御することにより任意に設定することができる。また、かかる分極処理において印加される電圧は、直流及び交流（正弦波、方形波パルス、三角波パルスなどを含む）のいずれであってもよい。
【００２６】
このように本実施の形態の製造工程によれば、下部電極２０と上部電極４０との間に電圧を印加することにより分極処理を行うことで、分極処理のために強誘電体膜３０へ与えられる電界を精密に制御することができる。また、本実施の形態の製造工程によれば、上部電極４０を形成して熱処理をした後、すなわち強誘電体膜３０と下部電極２０及び上部電極４０との界面における欠陥密度を低減させた良好な結晶状態で分極処理を行うことができるため、ヒステリシス特性の優れた強誘電体キャパシタを得ることができる。
【００２７】
以下に、本実施の形態に係る製造工程の実施例を説明する。
【００２８】
本実施例では、基体１０としてシリコン（Ｓｉ）基板を用いた。
【００２９】
そして、このシリコン基板上にスパッタ法でチタン（Ｔｉ）を２０ｎｍの膜厚で形成し、このチタン膜を６５０℃の酸素雰囲気で熱処理して、チタン酸化物（ＴｉＯｘ）膜を形成した。続いて、白金（Ｐｔ）をスパッタ法で２００ｎｍの膜厚で形成して、チタン酸化物膜と白金膜との積層膜からなる下部電極２０を形成した。
【００３０】
次に、白金膜の上に強誘電体膜３０としてＰＺＴ膜を溶液塗布法にて形成した。ＰＺＴ膜は、Ｐｂ、Ｚｒ、及びＴｉの構成元素の比を１１０：３０：７０とし、膜厚２００ｎｍで酸素雰囲気中で６００℃、１分間の熱処理により結晶化されたものである。
【００３１】
次に、ＰＺＴ膜の上に上部電極４０として白金膜をスパッタ法を用い、膜厚２００ｎｍで形成した。この白金膜を形成した後に、酸素雰囲気中で７００℃、３０分間の熱処理を行い、上部の白金膜近傍のＰＺＴ膜の酸素欠損を補填し、ＰＺＴ膜と白金膜界面の構成元素の配列を行い、結晶配向性を向上させた。かかる熱処理後における強誘電体キャパシタのＸ線回折の結果が図２に示される。図２によれば、３８ｄｅｇ付近でＰＺＴの急峻なピークが観測され、４０ｄｅｇ付近で白金の急峻なピークが観測され、キャパシタの各層が十分に良好な結晶状態になっていることが確認できる。
【００３２】
次に、下部電極２０及び上部電極４０の間に５Ｖの電圧を１０秒間印加して、ＰＺＴ膜に対して分極処理を行った。
【００３３】
このようにして得られた強誘電体キャパシタと、分極処理を行っていない強誘電体キャパシタについて計測したヒステリシス特性が図３に示される。図３によれば、分極処理を行った本実施例の強誘電体キャパシタのほうが、分極値が高く、角型性のよいヒステリシス形状が得られていることが確認できた。
【００３４】
（第２の実施形態）
図４（Ａ）〜図４（Ｃ）は、本発明の第２の実施形態に係る強誘電体メモリの製造工程の一例を模式的に示す図である。なお、第１の実施形態で説明したものと実質的に同様の機能を有する部材には同一符号を付し、詳細な説明を省略する。
【００３５】
本実施の形態では、基体１０として、半導体基板１１上にトランジスタ１６が形成されたものを用いる。トランジスタ１６は、ソース／ドレイン１３、ゲート絶縁膜１４、及びゲート電極１５を含んで構成される。また、ソース／ドレイン１３の一方に対しては、強誘電体キャパシタとの電気的接続を行うためのプラグ電極１７が形成される。トランジスタ１６は、公知の半導体形成技術を用いて形成することができる。また、基体１０には、上記の他に各トランジスタを分離する素子分離領域１２と、層間絶縁膜１８とを含むことができる。
【００３６】
本実施の形態の製造工程は、この基体１０の上に、図４（Ａ）に示すように、下部電極（第１電極）２０、強誘電体膜３０、上部電極（第２電極）４０を順次積層する。
【００３７】
次に、図４（Ｂ）に示すように、下部電極２０、強誘電体膜３０、上部電極４０をエッチングして、所望の形状にパターニングする。パターニングの手法としては、公知のものを用いることができる。そして、このパターニング後にデバイスに対して酸素雰囲気中などで熱処理を行い、強誘電体膜３０の結晶状態や強誘電体膜３０と各電極との界面状態を良好なものへと改善する。そして、上記第１の実施形態の場合と同様に、下部電極２０及び上部電極４０に電圧源５０を用いて所与の電圧を印加することにより、強誘電体膜３０に対して分極処理を行う。これにより、下部電極２０、強誘電体膜３０、及び上部電極４０からなる強誘電体キャパシタは、第１の実施形態の場合と同様に、良好なヒステリシス特性を有することになる。
【００３８】
そして、最終的には、図４（Ｃ）に示すように、キャパシタの上部に例えば、アルミナ膜からなる水素バリア膜６０を例えば、スパッタ法で形成し、例えば、酸化シリコン膜からなる層間絶縁膜７０を例えば、ＴＥＯＳ−ＣＶＤ法を用いて形成する。そして、キャパシタの上部電極４０及びトランジスタ１６のソース／ドレイン１３を外部に接続するための配線層８１、８２を形成して強誘電体メモリを得ることができる。なお、本実施の形態の製造工程においては、強誘電体膜３０への分極処理を行った後の工程について、キャパシタの特性を維持するために強誘電体膜３０の相転移温度（キュリー温度）以下での熱負荷となるプロセスを選択することが好ましい。
【００３９】
本実施の形態の製造工程によれば、強誘電体メモリに含まれる強誘電体キャパシタが第１の実施形態の場合と同様に良好なヒステリシス特性を有するため、良好な特性の強誘電体メモリを得ることができる。
【００４０】
なお、本実施の形態では、トランジスタ１６のソース／ドレイン１３とキャパシタの下部電極２０を接続するためにプラグ電極１７を用いた場合を説明したが、これに限られるものではなく、トランジスタ１６のソース／ドレイン１３とキャパシタの上部電極４０とが配線層により接続される構成についても適用することができる。
【００４１】
（第３の実施形態）
図５は、本発明の第３の実施形態に係る製造工程において形成される強誘電体メモリを模式的に示す図である。なお、第２の実施形態において説明したものと実質的に同一の機能を有する部材には同一符号を付し、詳細な説明は省略する。
【００４２】
この強誘電体メモリは、図５に示すように、下部電極２０及び上部電極４０が交差するように形成されるメモリセルアレイ１００と、周辺回路２１０、２２０とを含んで構成される。メモリセルアレイ１００においては、下部電極２０と上部電極４０との交差する領域において強誘電体キャパシタを構成し、メモリセルとして使用される。また、周辺回路部２１０、２２０は、メモリセルアレイ１００に対して選択的に情報の書き込み若しくは読出しを行うための各種回路を含み、その他にセンスアンプなどの信号検出回路（図示省略）とを含んで構成することができる。周辺回路２１０、２２０については、公知の半導体素子形成技術を用いて形成することができる。
【００４３】
また、メモリセルアレイ１００と周辺回路２１０、２２０とは、図６に示すように、半導体基板１１の異なる領域の上に形成することができる。以下では、強誘電体キャパシタ構造を含むメモリセルアレイ１００についての具体的な製造工程を説明する。
【００４４】
図７（Ａ）〜図７（Ｄ）は、本実施の形態におけるメモリセルアレイ１００の製造工程を模式的に示す図である。
【００４５】
まず、図７（Ａ）に示すように、基体１０上に下部電極（第１電極）２０を例えば、スパッタ法を用いて形成し、これを複数のラインからなるストライプ形状にパターニングする。
【００４６】
次に、図７（Ｂ）に示すように、強誘電体膜３０を溶液塗布法などにより形成する。続いて、上部電極（第２電極）４０を例えば、スパッタ法などにより形成し、上部電極４０を下部電極２０と交差するストライプ形状にパターニングする。これにより、下部電極２０と上部電極４０との交差する領域において強誘電体キャパシタを構成することになる。なお、かかる工程においては、上部電極４０の形状に合わせて、強誘電体膜３０をパターニングしてもよい。
【００４７】
次に、かかるデバイスに対して熱処理を行い、強誘電体膜３０の結晶状態や強誘電体膜３０と各電極との界面状態を回復させる。続いて、図７（Ｃ）に示すように、下部電極２０と上部電極４０との間に電圧源５０を接続して所与の電圧を印加して、強誘電体膜３０に対して分極処理を行う。これにより、強誘電体膜３０を構成する複合酸化物結晶の分極の方向がほぼ一様に配向する。
【００４８】
最後に、図７（Ｄ）に示すように、キャパシタの上部に水素バリア膜６０及び層間絶縁膜７０を形成してメモリセルアレイ１００を得ることができる。このように、本実施の形態の製造工程においても、第２の実施形態の場合と同様の効果を奏することができる。
【００４９】
（第４の実施形態）
図８（Ａ）〜図８（Ｅ）は、本発明の第４の実施形態に係る強誘電体メモリのメモリセルアレイの製造工程を模式的に示す図である。本実施の形態で形成される強誘電体メモリの基本的構造は、第３の実施形態において説明したものと同様であるが、メモリセルアレイの構造が異なる。そこで、第３の実施形態で説明したものと実質的に同様の機能を有する部材には同一符号を付し、詳細な説明を省略するとともに、第３の実施形態の場合との主要な相違点について説明する。
【００５０】
まず、図８（Ａ）に示すように、基体１０上に下部電極（第１電極）２０を形成し、強誘電体膜３０、中間電極（第２電極）４２を形成する。本実施の形態の製造工程では、この下部電極２０と中間電極４２との間に所与の電圧を印加して強誘電体膜３０の分極処理を行うことを特徴とする。すなわち、基体１０上に中間電極４２までを積層した時点で、デバイスに対して酸化雰囲気中で熱処理を行って、その後電圧源５０を用いて分極処理を行う。
【００５１】
次に、図８（Ｂ）に示すように、下部電極２０、強誘電体膜３０、及び中間電極４２を同一パターンでストライプ状にパターニングする。続いて、図８（Ｃ）に示すように、水素バリア膜６０、層間絶縁膜７０を形成し、その後図８（Ｄ）に示すように、層間絶縁膜７０をエッチングして中間電極４２を露出させる。なお、層間絶縁膜７０のエッチングは、少なくとも下部電極２０が露出しないような深さまで行ってもよい。最終的には、上部電極４０となる金属配線を中間電極４２の上に設けて、これを下部電極２０と交差するようにストライプ状にパターニングすることによってメモリセルアレイを得ることができる。
【００５２】
なお、本実施の形態の製造工程においては、分極処理を以下に示す手法を用いて行うこともできる。
【００５３】
図９は、本実施の形態の製造工程の変形例を模式的に示す図である。
【００５４】
まず、図９（Ａ）に示すように、下部電極２０、強誘電体膜３０、及び中間電極４２を形成した後に、図９（Ｂ）に示すように、強誘電体膜３０及び中間電極４２のみを同一パターンでストライプ状にパターニングする。その後、デバイスに対して酸化雰囲気中で熱処理を行い、強誘電体膜３０の結晶状態等を回復させる。
【００５５】
そして、図９（Ｃ）に示すように、パターニングより分割された中間電極４２を相互に接続する導電体９０を中間電極４２の上に設置して、この導電体９０と下部電極２０との間に電圧源５０を用いて強誘電体膜３０に対して分極処理を行う。
【００５６】
その後、図９（Ｄ）に示すように、下部電極２０を強誘電体膜３０及び中間電極４２と同様のストライプ形状にパターニングする。その後の工程においては、本実施形態で説明した手法を用いてメモリセルアレイを得ることができる。
【００５７】
以上に、本発明に好適な実施の形態について説明したが、本発明は、上記実施形態に限られるものではなく、発明の要旨範囲内で種々の変形態様を取ることができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る強誘電体キャパシタの製造工程を模式的に示す図である。
【図２】第１の実施形態の実施例を説明するための図である。
【図３】第１の実施形態の実施例を説明するための図である。
【図４】第２の実施形態に係る強誘電体メモリの製造工程を模式的に示す図である。
【図５】第３の実施形態に係る強誘電体メモリを模式的に示す平面図である。
【図６】第３の実施形態に係る強誘電体メモリを模式的に示す断面図である。
【図７】第３の実施形態に係る強誘電体メモリの製造工程を模式的に示す図である。
【図８】第４の実施形態に係る強誘電体メモリの製造工程を模式的に示す図である。
【図９】第４の実施形態に係る強誘電体メモリの製造工程の変形例を模式的に示す図である。
【符号の説明】
１０  基体、２０  下部電極、３０  強誘電体膜、４０  上部電極、５０  電圧源
【図１】
2004288943.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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