(57)【要約】【課題】ＭＯＳトランジスタ、窒化膜キャパシタ、及びポリシリコン抵抗を安定、かつ高精度に形成するための半導体装置とその製造方法を提供する。【解決手段】シリコン基板１上に素子分離用ロコス２を形成後、ＭＯＳ素子３、ＭＯＳ素子３のゲート部、及び第１のポリシリコン抵抗１０ａを選択的エッチングにより形成後、ゲート部サイドウォール膜１４となるＣＶＤ酸化膜１１を成膜する。その後、キャパシタ領域５を開口し、キャパシタ誘電体となる窒化膜１２、キャパシタ上部電極、及びポリシリコン抵抗となるポリシリコン膜１３を成膜する。そして、ポリシリコンに不純物をイオン注入後、熱処理を行い、選択的エッチングにより窒化膜キャパシタ５、第２のポリシリコン抵抗１０ｂを形成する。その後、ＭＯＳ素子形成時のイオン注入を第２のポリシリ抵抗１０ｂへも行うことで、第３のポリシリ抵抗１０ｃも形成する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された素子形成領域と、
前記素子形成領域のそれぞれを分離する素子分離酸化膜と、
前記素子形成領域に形成されたＭＯＳＦＥＴ素子および容量素子と、
前記素子形成領域上に形成された、そのバルクが少なくともポリシリコンを含み、第１の不純物をイオン注入された第１のポリシリコン抵抗素子と、
前記素子形成領域上に形成された、そのバルクが少なくともポリシリコンを含み、第２の不純物をイオン注入され、前記第１のポリシリコン抵抗素子より高い抵抗を形成する際に使用する、第２のポリシリコン抵抗素子および第３のポリシリコン抵抗素子とを有する半導体装置の製造方法であって、
第１のポリシリコン膜を生膜し、所定のドーズ量の前記第１の不純物をイオン注入して、前記第１のポリシリコン抵抗素子と前記ＭＯＳＦＥＴ素子のゲートとを同時に形成する第１ポリシリコン膜生膜工程と、
所定の膜厚の第１のＣＶＤ酸化膜を生膜し、前記第１のＣＶＤ酸化膜をエッチングして前記容量素子の領域のみを開口する容量素子領域開口工程と、
前記容量素子の誘電体部を形成する窒化膜を生膜する窒化膜生膜工程と、
第２のポリシリコン膜を生膜し、前記第２のポリシリコン膜に所定のドーズ量の前記第２の不純物をイオン注入して、前記第２のポリシリコン抵抗素子と前記第３のポリシリコン抵抗素子とを形成する第２ポリシリコン膜生膜工程と、
前記ＭＯＳＦＥＴ素子の拡散領域を開口し、前記第１のＣＶＤ酸化膜をエッチングして、前記ＭＯＳＦＥＴ素子のゲート部のサイドウォール膜を形成するサイドウォール膜形成工程と、
前記第１のＣＶＤ酸化膜より薄い第２のＣＶＤ酸化膜を生膜し、所定のドーズ量の前記第３の不純物をイオン注入して、前記第３のポリシリコン抵抗素子と前記ＭＯＳＦＥＴ素子の拡散領域とを同時に形成する第３ポリシリコン抵抗形成工程とを備え、
前記第１ポリシリコン膜生膜工程と、前記第２ポリシリコン膜生膜工程と、前記第３ポリシリコン膜生膜工程との後工程では、熱酸化膜を形成するような高温熱処理をしないことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１ポリシリコン膜生膜工程と、前記第２ポリシリコン膜生膜工程と、前記第３ポリシリコン膜生膜工程との後工程では、９５０℃以上の高温熱処理をしない請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１ポリシリコン膜は、ほぼ１５０ｎｍの膜厚である請求項１乃至２のいずれか１項に記載の半導体装置の製造方法。
【請求項４】
前記第２ポリシリコン膜は、ほぼ２５０ｎｍの膜厚である請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１の不純物および前記第１の不純物は、リン（Ｐ）である請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第３の不純物は、砒素（Ａｓ）である請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１のＣＶＤ酸化膜は、ほぼ２００ｎｍの膜厚である請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記窒化膜は、ほぼ３０ｎｍの膜厚である請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に窒化膜キャパシタ及びポリシリコン抵抗を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳ素子にキャパシタ、ポリシリコン抵抗を付加した半導体装置を形成する半導体装置の製造方法として、特許文献１に記載された方法が提案されている。その従来の半導体装置の製造方法を以下に説明する。
【０００３】
従来の半導体装置の製造方法では、まず、周知の方法により、シリコン基板上に、素子分離用ロコスを形成する。その後、酸化膜、ポリシリコン膜を成膜し、ポリシリコン膜にリンをイオン注入し、フォトリソグラフィー、及びドライエッチによりポリシリコン抵抗、キャパシタ下部電極を形成する。
【０００４】
次に、約１０００℃で酸化を行う。そして窒化膜を成膜後、フォトリソグラフィー、及びドライエッチにてポリシリコン上に窒化膜を残す。更にポリシリコンを成膜後、熱酸化を行い、フォトリソグラフィー、及びドライエッチにてＭＯＳゲート部、キャパシタ上部電極を形成する。
【０００５】
特許文献１の従来の半導体装置の製造方法では、その後、ポリシリコン抵抗部にイオン注入を行い、数種類のポリシリコン抵抗を形成する。その後、周知の方法により、酸化膜、ＢＰＳＧ膜等の絶縁膜を成膜し、コンタクトを開口後、金属配線を形成する。
【０００６】
このコンタクト開口を行う時、ＭＯＳ素子、及びキャパシタ上は、ＢＰＳＧ膜のみであるが、ポリシリコン抵抗上は、ＢＰＳＧ膜の下に、シリコン酸化膜／窒化膜／シリコン酸化膜の積層膜（以下、ＯＮＯ膜と略記する）が存在する。このＯＮＯ膜もエッチングするためには、ドライエッチを多く行う必要があり、その分、ＢＰＳＧ膜のみであるＭＯＳ素子、及びキャパシタの開口部のシリコンがドライエッチされるため、リーク不良などの発生が懸念される。
【０００７】
すなわち、特許文献１における従来の半導体装置の製造方法では、初めに、ロコス上にポリシリコン抵抗、及びキャパシタ下部電極用ポリシリコンを選択的エッチングにより形成する。
【０００８】
その後、シリコン酸化膜／窒化膜／シリコン酸化膜の積層構造によるキャパシタ誘電体を形成している。その後、ポリシリコンを成膜し、ＭＯＳゲート部ポリシリコン、及びキャパシタ上部電極用ポリシリコンを選択的エッチングにより形成している。
【０００９】
【特許文献１】
特開平１１−１４５４０４号公報（段落番号〔００２７〕乃至段落番号〔００４７〕の記載、図１、図３、図４）
【００１０】
【発明が解決しようとする課題】
しかしながら、この製造方法では、第一に、ポリシリコン抵抗の酸化を２回行っているため、寸法、及び厚さにばらつきが生じ、高精度な抵抗値は得られないと考えられる。
【００１１】
第二に、ドライエッチにてＭＯＳゲート部、キャパシタ上部電極を形成する際、ポリシリコン抵抗、及びキャパシタ下部電極の脇にポリシリコンが残るという問題が考えられる。
【００１２】
第三に、ドライエッチを多く行うと、下地ＯＮＯ膜から更にはポリシリコン抵抗、及びＭＯＳゲート脇のソース、ドレイン領域のシリコンまでがエッチングされてしまうことが懸念される。これを防止するために、キャパシタ誘電体であるＯＮＯ膜を厚くすると、大容量のキャパシタが形成できない、ゲート下酸化膜が厚くなるため、ＭＯＳ素子の高機能化ができないという問題が生じる。
【００１３】
すなわち、ポリシリコン抵抗形成後の高温での酸化膜成膜により、ポリシリコン抵抗が酸化されるため、絶対精度、相対精度の悪化が懸念されること、また、２回目のポリシリコン成膜後の選択的エッチング時に、ポリシリコン抵抗、及びキャパシタ下部電極のポリシリコン脇の段差部にポリシリコンが残りやすく、安定した製造が困難であること、更にコンタクト開口時、ＢＰＳＧ膜のみをエッチングする領域とＢＰＳＧ膜、及びＯＮＯ膜をエッチングする領域が存在するため、安定した製造が困難であることが課題となる。
【００１４】
従って本発明の目的は、上記問題に鑑み、これらの課題を解決する半導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明においては、初めに、ロコス上に第１のポリシリコン抵抗を選択的エッチングにより形成する、及びＭＯＳ領域にゲート部ポリシリコンを選択的エッチングにより形成する。その後、ゲート部サイドウォール膜となる酸化膜を成膜し、窒化膜キャパシタ、第２、第３のポリシリコン抵抗を形成する。
【００１６】
この方法によると、ポリシリコン抵抗形成後の高温での酸化膜成膜を必要としないため、ポリシリコン抵抗は酸化されず、ポリシリコン抵抗の絶対精度および相対精度ともに良好である。
【００１７】
また、ゲート部サイドウォール膜は、ドライエッチ時の下地保護膜も兼ねているため、ドライエッチを多く行うことができ、段差部のポリシリコン残りをなくすことができる。
【００１８】
そして、コンタクト開口時の各素子の絶縁膜構造を同じにすることで、エッチングによるバラツキをなくすことができる。
【００１９】
【発明の実施の形態】
次に、本発明の上記特徴および利点を明確にすべく、添付した図面を参照しながら、本発明の実施の形態の半導体装置の製造方法を以下に詳述する。
【００２０】
図１乃至図３を参照して、本発明の実施の形態の半導体装置の製造方法を説明する。図１に、本発明の半導体装置の製造方法を適用した半導体装置の模式断面図を示す。
【００２１】
図１を参照すると、本発明の半導体装置は、シリコン基板１と、シリコン基板１に周知の半導体装置の製造方法により形成された、素子分離用ロコス２と、ＭＯＳ部３の領域と、キャパシタ部５の領域とを有する。
【００２２】
さらに、本発明の半導体装置は、約１６ｎｍの膜厚の熱酸化膜６と、約１５０ｎｍの膜厚のポリシリコン膜７と、約１５０ｎｍの膜厚のタングステンシリサイド膜８と、フォトリソグラフィーにより、レジストを残し、ドライエッチで形成されたＭＯＳ部ゲート９と、第１のポリシリコン抵抗１０ａと、ゲート部９のサイドウォール膜となり、ドライエッチ時の下地保護膜も兼ねる約２００ｎｍの膜厚のＣＶＤ酸化膜１１と、キャパシタ５の誘電体となる約３０ｎｍの膜厚の窒化膜１２と、キャパシタ５の上部電極、ならびに第２および第３のポリシリコン抵抗となる約２５０ｎｍの膜厚のポリシリコン膜１３と、約３０ｎｍの膜厚のＣＶＤ酸化膜１８とを有する。
【００２３】
次に、本発明の実施の形態の半導体装置の製造方法を、図２および図３を参照して説明する。
【００２４】
本発明の実施の形態の半導体装置の製造方法では、まず、図２（ａ）のように、シリコン基板１に周知の半導体装置の製造方法により、シリコン基板１上に、素子分離用ロコス２と、ＭＯＳ部３の領域およびキャパシタ部５の領域を形成する。
【００２５】
その後、約１６ｎｍの膜厚の熱酸化膜６および約１５０ｎｍの膜厚のポリシリコン膜７を成膜し、ポリシリコン膜７を約４０Ω／□の層抵抗になるようにリン等の不純物を拡散する。
【００２６】
その後、図２（ｂ）のように、約１５０ｎｍの膜厚のタングステンシリサイド膜８を成膜し、フォトリソグラフィーにより、ＭＯＳ部３のゲート上およびポリシリ抵抗上にレジストを残し、ドライエッチでＭＯＳ部３のゲート９および第１のポリシリコン抵抗１０ａを形成する。
【００２７】
次に、図２（ｃ）のように、ゲート部サイドウォール膜１４となる約２００ｎｍの膜厚のＣＶＤ酸化膜１１を成膜した後、フォトリソグラフィーにより、キャパシタ領域５だけを開口し、ウェットエッチにより、ＣＶＤ酸化膜１１をエッチングする。
【００２８】
そして、図３（ａ）のように、キャパシタ誘電体となる約３０ｎｍの膜厚の窒化膜１２を成膜する。そして、キャパシタ５の上部電極、及びポリシリコン抵抗となる約２５０ｎｍの膜厚のポリシリコン膜１３を成膜する。
【００２９】
その後、図３（ｂ）のように、リン等の不純物をドーズ量、ほぼ１．５Ｅ１５ｃｍ−２でイオン注入し、９００℃  １０分程度の熱処理によるアニールを行う。なお、熱処理温度としては、９５０℃をＭＡＸとする。
【００３０】
次に、フォトリソグラフィーによりキャパシタ上、ポリシリコン抵抗上にレジストを残し、ドライエッチでキャパシタ５と、第２のポリシリコン抵抗（１０ｂ−１，１０ｂ−２）を形成する。
【００３１】
その後、図３（ｃ）のように、フォトリソグラフィーによりＭＯＳ素子領域の拡散層形成領域を開口し、ドライエッチでＣＶＤ酸化膜１１をエッチングすることにより、ゲート部サイドウォール膜１４を形成する。
【００３２】
次に、図３（ｄ）のように、約３０ｎｍの膜厚のＣＶＤ酸化膜１８を成膜し、ヒソ、ボロン等をＭＯＳ領域にイオン注入する。この時、第２のポリシリ抵抗（１０ｂ−２）へもイオン注入することで、第３のポリシリ抵抗１０ｃを形成する。
【００３３】
その後は、周知の方法により、酸化膜、ＢＰＳＧ膜等の絶縁膜１６を成膜し、コンタクト開口後、金属配線１７を形成する。
【００３４】
この方法によると、ポリシリコン抵抗形成後の高温での酸化膜成膜を必要としないため、ポリシリコン抵抗は酸化されず、ポリシリコン抵抗の絶対精度および相対精度ともに良好である。
【００３５】
また、ゲート部サイドウォール膜１４は、ドライエッチ時の下地保護膜も兼ねているため、ドライエッチを多く行うことができ、段差部のポリシリコン残りをなくすことができる。
【００３６】
そして、コンタクト開口時の各素子の絶縁膜構造を同じにすることで、エッチングによるバラツキをなくすことができる。
【００３７】
【発明の効果】
以上説明したように、本発明によれば、ＭＯＳ素子を有する半導体装置の製造方法において、ＭＯＳのゲート形成後、サイドウォール膜を成膜してから、窒化膜キャパシタ、及びポリシリコン抵抗を形成することにより、安定、かつ高精度なものを提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を適用した半導体装置の模式断面図である。
【図２】本発明の半導体装置の製造方法を適用した図１に示す半導体装置の模式断面図であり、図２（ａ）から図２（ｃ）は、その製造方法を工程順に表した図である。
【図３】本発明の半導体装置の製造方法を適用した図１に示す半導体装置の模式断面図であり、図３（ａ）から図３（ｄ）は、図２（ｃ）に続いて、その製造方法を工程順に表した図である。
【符号の説明】
１    シリコン基板
２    素子分離用ロコス
３    ＭＯＳ部
５    窒化膜キャパシタ
６    熱酸化膜
７    ポリシリコン膜
８    タングステンシリサイド膜
９    ＭＯＳ部ゲート
１０ａ    第１のポリシリコン抵抗
１０ｂ    第２のポリシリコン抵抗
１０ｃ    第３のポリシリコン抵抗
１０ｂ−１，１０ｂ−２    第２のポリシリコン抵抗
１１    ゲート部サイドウォール膜となるＣＶＤ酸化膜
１２    キャパシタ誘電体となる窒化膜
１３    キャパシタ上部電極およびポリシリコン抵抗となるポリシリコン膜
１４    ゲート部サイドウォール膜
１６    酸化膜、ＢＰＳＧ膜等の絶縁膜
１７    金属配線
１８    ＣＶＤ酸化膜
【図１】
2004228527.tif 000003
【図２】
2004228527.tif 000004
【図３】
2004228527.tif 000005