(57)【要約】【課題】リフレッシュ動作を外部から制御するための外部インターフェースを不要とする抑制し、回路構成が煩雑化することを防止する。【解決手段】複数のメモリセルを有し、各メモリセルはリードライト用ビット線ＢＬａに接続され、リードライト用ワード線ＷＬａの信号によって制御された第１のメモリトランジスタ１と、リフレッシュ用ビット線ＢＬｒに接続され、リフレッシュ用ワード線ＷＬｒのリフレッシュ信号によって制御された第２のメモリトランジスタ２と、第１及び第２のメモリトランジスタ１、２に接続されたキャパシタ３とを有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルを有し、各メモリセルはリードライト用ビット線に接続され、リードライト用ワード線の信号によって制御された第１のメモリトランジスタと、
リフレッシュ用ビット線に接続され、リフレッシュ用ワード線のリフレッシュ信号によって制御された第２のメモリトランジスタと、
前記第１及び第２のメモリトランジスタに接続されたキャパシタと、を有することを特徴とする半導体記憶装置。
【請求項２】
前記リードライト用ビット線に接続されたリードライト用センスアンプを有することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記リフレッシュ用ビット線に接続されたリフレッシュ用センスアンプを有することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
タイマーと、該タイマーからの信号に基づいて前記リフレッシュ信号を出力するリフレッシュ制御回路を有することを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リフレッシュ機能を備えた半導体記憶装置、特にダイナミック型ＲＡＭに関するものである。
【０００２】
【従来の技術】
従来、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のメモリセルは１つのメモリトランジスタと１つのキャパシタで構成され、当該キャパシタに当該メモリトランジスタを通して、電荷を蓄えることで、１ビットデータを記憶させていた。しかし、キャパシタの電荷はリークするため、ＤＲＡＭでは一定時間間隔で電荷を回復させるリフレッシュ動作を必要としていた。従来は、係るリフレッシュ動作は外部からの信号（ＲＡＳ、ＣＡＳ）を用いて制御していた。
【０００３】
このように、ＤＲＡＭのリフレッシュ動作を外部から制御するためには、外部信号のインターフェースが必要となり、ユーザーインターフェースが煩雑化するという問題点があった。
【０００４】
そこで、ユーザーインターフェースを容易にするために、図３に示すようなメモリセルを有するＳＲＡＭ（Ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）が用いられてきた。図３のＳＲＡＭメモリセル３０は、電源電圧Ｖｃｃ、接地電圧Ｖｓｓとの間の接続された４つのメモリトランジスタ（Ｔ１１、Ｔ１２、Ｔ１３、Ｔ１４）と２つのメモリセル選択用トランジスタ（Ｔ１５、Ｔ１６）から構成されている。
【０００５】
上述した技術は、例えば以下の特許文献１に記載されている。
【０００６】
【特許文献１】
特開平６−１０３７５９号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、このようなＳＲＡＭメモリセル３０では、リフレッシュ動作は不要ではあるものの、１セル毎に６つのトランジスタ（Ｔ１１〜Ｔ１６）が必要であることからセルの集積度を向上することが困難であった。
【０００８】
【課題を解決するための手段】
本発明の半導体記憶装置は、上記欠点に鑑みなされたものであり、複数のメモリセルを有し、各メモリセルはリードライト用ビット線に接続され、リードライト用ワード線の信号によって制御された第１のメモリトランジスタと、リフレッシュ用ビット線に接続され、且つリフレッシュ用ワード線のリフレッシュ信号によって制御された第２のメモリトランジスタと、第１及び第２のメモリトランジスタに接続されたキャパシタと、を有することを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明の半導体記憶装置の一実施形態について図１、図２を参照しながら説明する。図１は本発明の実施形態を示す半導体記憶装置（ＤＲＡＭ）の回路図であり、図２は図１のセンスアンプ４の等価回路である。
【００１０】
図１に示すように、このＤＲＡＭの１つのメモリセル１０は、２つのトランジスタ（第１のメモリトランジスタ１と第２のメモリトランジスタ２）と１つのキャパシタ３から構成されている。そして、このメモリセル１０が複数個マトリクスに配置されている。
【００１１】
以下の発明では、第１のメモリトランジスタ１と第２のメモリトランジスタ２はいずれもＮチャネル型の場合を開示したが、これらはＰ型チャネル型であってもよい。
【００１２】
第１のメモリトランジスタ１はリードライト用のトランジスタであり、そのゲートＧ１はリードライト用ワード線ＷＬａと接続され、そのソースＳ１はリードライト用ビット線ＢＬａと接続される。
【００１３】
第２のメモリトランジスタ２は、リフレッシュ用のトランジスタであり、そのゲートＧ２はリフレッシュ用ワード線ＷＬｒと接続され、そのソースＳ２はリフレッシュ用ビット線ＢＬｒと接続されている。
【００１４】
第１のメモリトランジスタ１のドレインＤ１と第２のメモリトランジスタ２のドレインＤ２は相互に接続されている。
【００１５】
キャパシタ３の一端は第１のメモリトランジスタ１と第２のメモリトランジスタ２の接続点に接続され、他端は基準電圧Ｖｒ（例えば、電源電圧Ｖｃｃの１／２倍の電圧）に接続されている。
【００１６】
センスアンプ４は、センスアンプ活性化信号ＥＳＡａに応じて活性化され、リードライト用ビット線ＢＬａ、＊ＢＬａと接続されている。ここで、リードライト用ビット線＊ＢＬａは、リードライト用ビット線ＢＬａと対を成すビット線である。つまり、当該センスアンプ４は、リード（読み出し）／ライト（書き込み）時にリードライト用ビット線ＢＬａとリードライト用ビット線対＊ＢＬａとの信号差を増幅する。
【００１７】
また、リード／ライト回路５は、リードライト用ビット線ＢＬａへのデータ書き込みを行うと共に、リードライト用ビット線ＢＬａからのデータの読み込みを行う回路である。
【００１８】
センスアンプ６は、センスアンプ活性化信号ＥＳＡｒに応じて活性化され、リフレッシュ用ビット線ＢＬｒ、＊ＢＬｒと接続されている。ここで、リフレッシュ用ビット線＊ＢＬｒは、リフレッシュ用ビット線ＢＬｒと対を成すビット線である。つまり、当該センスアンプ６は、リフレッシュ用ビット線ＢＬｒとリフレッシュ用ビット線対＊ＢＬｒとの信号差を増幅する。
【００１９】
リフレッシュ制御回路７は、タイマー８からタイマー信号に基づいて所定時刻のリフレッシュ信号をリフレッシュ用ワード線ＷＬｒに出力する。
【００２０】
次に、図１に示した回路の動作を説明する。
【００２１】
まず、リード／ライト時には、リードライト用ワードＷＬａが「Ｈ（ハイ）」に立ち上がり、第１のメモリトランジスタ１が選択される。リード時には、キャパシタ３に記憶されたデータが第１のメモリトランジスタ１を介してリードライト用ビット線ＢＬａに出力される。そして、活性化されたセンスアンプ４によって増幅されたデータがリード／ライト回路５に読み込まれる。また、ライト時には、リード／ライト回路５から書き込まれたデータがリードライト用ビット線ＢＬａに出力され、活性化されたセンスアンプ４によって増幅された後に、第１のメモリトランジスタ１を介してキャパシタ３に書き込まれ記憶される。
【００２２】
一方、リフレッシュ時には、リフレッシュ制御回路７からリフレッシュ信号が出力されることで、リフレッシュ用ワード線ＷＬｒが「Ｈ（ハイ）」に立ち上がる。
【００２３】
すると、キャパシタ３に記憶されたデータが第２のメモリトランジスタ２を介して、リフレッシュ用ビット線ＢＬｒに出力される。そして、リフレッシュ用ビット線ＢＬｒに出力されたデータは活性化されたセンスアンプ６によって増幅され、再び、第２のメモリトランジスタ２を介して、キャパシタ３に再書き込みされる。これにより、メモリセル１０のリフレッシュが完了する。
【００２４】
次に、センスアンプ４の構成について図２を参照して説明する。リフレッシュ用のセンスアンプ６についても同様であり、その等価回路についてはその説明を省略する。
【００２５】
センスアンプ４は２つのインバータ回路ＩＮＶ１、ＩＮＶ２を用いて、帰還ループを成すように接続した回路からなる。Ｐチャネル型のトランジスタＴ１とＮチャネル型のトランジスタＴ２とは、当該センスアンプ４を活性化制御するためのトランジスタである。トランジスタＴ１のゲートにはセンスアンプ活性化信号のＥＳＡａの反転信号＊ＥＳＡａが入力され、トランジスタＴ２のゲートにはセンスアンプ活性化信号のＥＳＡａが入力される。ＥＳＡａが「Ｈ（ハイ）」の場合には、トランジスタＴ１のゲートには反転信号である「Ｌ（ロー）」が入力され、Ｐチャネル型のトランジスタであるＴ１はオンする。一方、トランジスタＴ２には「Ｈ（ハイ）」が入力され、Ｎチャネル型のトランジスタであるＴ２はオンする。これにより、センスアンプ４は活性化される。
【００２６】
【発明の効果】
本発明の半導体記憶装置は、２個のメモリトランジスタと１個のキャパシタから構成されるメモリセルを有しているため、ＳＲＡＭと比較して、集積度を向上することができる。
【００２７】
また、ＤＲＡＭには不可避であるリフレッシュ動作を外部からの信号を用いずに実施しているので、ユーザーインターフェースが容易である。
【００２８】
更にまた、リードライト用のメモリトランジスタとリフレッシュ用のメモリトランジスタを備えているので、リード／ライト動作とリフレッシュ動作を独立非同期で行うことができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るダイナミック型ＲＡＭの回路図である。
【図２】図１のセンスアンプの等価回路図である。
【図３】従来のＳＲＡＭメモリセルを示す回路図である。
【符号の説明】
１  第１のメモリトランジスタ
２  第２のメモリトランジスタ
３  キャパシタ
４  センスアンプ
５  リード／ライト回路
６  センスアンプ
７  リフレッシュ制御回路
８  タイマー
１０  メモリセル
３０  ＳＲＡＭメモリセル
【図１】
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【図２】
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【図３】
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