(57)【要約】【課題】ＡＬ段切れが生じて完全に断線状態にあるデバイスとともに、ＡＬ段切れしかかったデバイスについても見つけることが可能なデバイスのテスト方法を提供する。【解決手段】フローティング構造のＭＯＳゲートを含むデバイスをテストする方法であって、テスト対象のデバイスのアノード−カソード間に電圧ＶＤを印加し、次に、ソース−ドレイン間に流れる電流Ｉｄｓｓを測定する。測定して得られた電流Ｉｄｓｓが１０〜１００μＡの範囲のデバイスを良品とする。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
フローティング構造のＭＯＳゲートを含むデバイスをテストする方法であって、
テスト対象のデバイスのアノード−カソード間に電圧ＶＤを印加し、次に、ソース−ドレイン間に流れる電流Ｉｄｓｓを測定することを特徴とするデバイスのテスト方法。
【請求項２】
請求項１記載のデバイスのテスト方法において、
測定して得られた電流Ｉｄｓｓが１０〜１００μＡの範囲のデバイスを良品とすることを特徴とするデバイスのテスト方法。
【請求項３】
請求項１記載のデバイスのテスト方法において、
上記電圧ＶＤの印加前及び印加後にそれぞれ電流Ｉｄｓｓを測定することを特徴とするデバイスのテスト方法。
【請求項４】
請求項３記載のデバイスのテスト方法において、
上記電圧ＶＤ印加後の電流Ｉｄｓｓ２の測定は、電圧ＶＤを印加してＭＯＳゲート部にチャージが残っている時間内に実施することを特徴とするデバイスのテスト方法。
【請求項５】
請求項４記載のデバイスのテスト方法において、
上記電圧ＶＤ印加後の電流Ｉｄｓｓ２の測定は、電圧ＶＤ印加後５ｍｓ以内であることを特徴とするデバイスのテスト方法。
【請求項６】
請求項３〜５のいずれか１項に記載のデバイスのテスト方法において、
上記印加後電流Ｉｄｓｓ２と印加前電流Ｉｄｓｓ１との差が−１０〜４０μＡの範囲のデバイスを合格とすることを特徴とするデバイスのテスト方法。
【請求項７】
請求項１〜６のいずれか１項に記載のデバイスのテスト方法において、
上記電圧ＶＤは、測定するデバイスの耐圧に近い値であることを特徴とするデバイスのテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デバイスのテスト方法であり、特にフローティング構造のＭＯＳ（金属酸化膜半導体）ゲートを含むデバイスのテスト方法に関する。
【０００２】
【従来技術】
従来、フローティング構造のＭＯＳゲートを含むデバイスのテストでは、ＭＯＳ部のＡＬ（アルミニウム）配線と酸化膜によりドレイン側に付加容量が付加されてしまうということが生じ、また、ソース−ドレイン間の抵抗を下げるためにチャンネル長を短くする必要があった。これらの理由により、デバイスとしてはＡＬ配線の幅を細くするほうが有利であった。このようにＡＬ配線を細く設計した場合、ＡＬ配線が段切れしやすくなるという問題点がある。そのため、従来は、しきい値電圧Ｖｔｈのみをテストしていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来のテスト方法では、しきい値電圧を測定する際に、ＡＬ配線段切れが生じて完全に断線状態にあるデバイスは除去できていたが、ＡＬ配線段切れしかかったデバイスについては十分に除去できず、後の組立工程の熱ストレス等により断線状態となり、最終の電気検査工程で不良として見つかるという問題点があった（特開平２−３１１７７２号公報参照）。
【０００４】
本発明は、従来の問題を解決するものであり、ＡＬ配線段切れが生じて完全に断線状態にあるデバイスとともに、ＡＬ配線段切れしかかったデバイスについても見つけることが可能なデバイスのテスト方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明は、フローティング構造のＭＯＳゲートを含むデバイスをテストする方法であって、テスト対象のデバイスのアノード−カソード間に電圧ＶＤを印加し、次に、ソース−ドレイン間に流れる電流Ｉｄｓｓを測定するデバイスのテスト方法である。
【０００６】
また、本発明は、測定して得られた電流Ｉｄｓｓが１０〜１００μＡの範囲のデバイスを良品とするデバイスのテスト方法である。
【０００７】
そして、本発明は、上記電圧ＶＤの印加前及び印加後にそれぞれ電流Ｉｄｓｓを測定するデバイスのテスト方法である。
【０００８】
更に、本発明は、上記電圧ＶＤ印加後の電流Ｉｄｓｓ２の測定は、電圧ＶＤを印加してＭＯＳゲート部にチャージが残っている時間内に実施するデバイスのテスト方法である。
【０００９】
また、本発明は、上記電圧ＶＤ印加後の電流Ｉｄｓｓ２の測定は、電圧ＶＤ印加後５ｍｓ以内であるデバイスのテスト方法である。
【００１０】
そして、本発明は、上記印加後電流Ｉｄｓｓ２と印加前電流Ｉｄｓｓ１との差が−１０〜４０μＡの範囲のデバイスを合格とするデバイスのテスト方法である。
【００１１】
更に、本発明は、上記電圧ＶＤは、測定するデバイスの耐圧に近い値であるデバイスのテスト方法である。
【００１２】
【発明の実施の形態】
本発明の実施の形態を説明する。
本発明のデバイスのテスト方法について、図１〜図４を用いて説明する。図１は、本発明のデバイスのテスト方法の対象であるデバイスの等価回路の１例の説明図である。図２は、本発明のデバイスのテスト方法の対象であるデバイスにおける正常品とＡＬ配線段切れしかかったものの特性を比較した説明図である。図３は、本発明のデバイスのテスト方法の対象であるデバイスにおける正常品とＡＬ配線段切れしかかったものの別の特性を比較した説明図である。図４は、本発明の実施結果を説明する図表である。
【００１３】
まず、本発明のデバイスのテスト方法の対象となるデバイスについて説明する。ＡＬ配線段切れしたデバイスにおいては、高耐圧印加後にフローティングのＭＯＳゲート電位が容量結合により、様々な電位に変化する。つまり、高耐圧印加直後は、ＭＯＳのゲート電位がしきい値電圧Ｖｔｈ以上の電位に上昇したあと、今度は逆にチャージが抜けない不良となる。この品質不良品を除去するために、簡単な方法で、短時間で全数検査を行う必要が生じる。具体的には、不良モードのデバイスでは、図１に示すように、回路の×印にＡＬ配線の段切れが発生する。電圧ＶＤを図１のアノード−カソード間に印加した場合、ＭＯＳゲートにゲート電圧ＶＧが印加される。この時、ＭＯＳもソース−ドレイン間に電流Ｉｄｓｓが流れる。また、電圧ＶＤとＶＧの時間経過による変化を図２に示す。この時、完全に断線した不良ではＭＯＳ動作がしないため、しきい値電圧Ｖｔｈの測定することのより良不良を区別することができ、除去可能である。
【００１４】
しかし、ＡＬ断線しかかった不良のデバイスは、図２のように、しきい値電圧Ｖｔｈは正常で、正常なデバイスとの違いがＭＯＳにチャージされた電荷がぬけきるまでの時間のみである。この時間差を利用してＡＬ配線が段切れしかかった不良のデバイスを見つけるのが本発明のデバイスのテスト方法である。
【００１５】
本発明のデバイスのテスト方法を説明する。まず、しきい値電圧Ｖｔｈを測定する。この時、完全なＡＬ断線不良のデバイスを見つけることができる。次に電流Ｉｄｓｓ１を測定する。その後、電圧ＶＤを印加し、印加後５ｍｓ以内に電流Ｉｄｓｓ２を測定する。この時、ＡＬ配線が段切れしかかったデバイスは、図２に示すように、ＭＯＳにチャージされた電荷がぬけるまでの時間が正常なものにくらべて長いため、図３に示すように、同じ電圧ＶＧでの電流Ｉｄｓｓ２の値が高くなる。この印加前電流Ｉｄｓｓ１と印加後電流Ｉｄｓｓ２の差Ｉｄｓｓ２−Ｉｄｓｓ１を算出すれば、ＡＬ配線の段切れしかかったデバイスを見つけて、除去することが出来る。
【００１６】
本発明のテスト方法によれば、フローティング構造のＭＯＳゲートを含むデバイスにおいて、ＭＯＳ上のＡＬ配線が段切れしたもの及び、ＡＬ配線段切れしかかったものを簡単に、そして、確実に見つけて除去出来る。
【００１７】
実施例を説明する。上記に説明した方法により、フローティング構造のＭＯＳゲートを含むデバイスのウエハーテストにおいて、ＡＬ配線段切れ除去テストを実施した。ここでゼロクロス回路を含むトライアック素子を例にとり説明する。測定装置には、ウエハーテスターを用い、次のようにプログラミングして測定を行った。
【００１８】
第１に、しきい値電圧Ｖｔｈを、ＶＤＳＳ＝１００ｍＶ、Ｉｄｓｓ＝６０μＡ、９５μＡの条件下で測定する。第２に、電流Ｉｄｓｓ１を、ＶＤＳＳ＝１００ｍＶ、Ｖｔｈ＝３５Ｖの条件下で測定する。第３に、ブレイクダウン電圧ＶＤＲＭを測定する。なお、この測定は電圧ＶＤを印加したのと同等である。第４に、印加後５ｍｓ以内に電流Ｉｄｓｓ２を測定する。
【００１９】
サンプルとなるデバイスＡ〜Ｃについて、しきい値電圧Ｖｔｈ、印加前電流Ｉｄｓｓ１、ブレイクダウン電圧ＶＤＲＭ及び印加後電流Ｉｄｓｓ２の測定値及び判定を図４に示す。サンプルＡは、Ｉｄｓｓ２−Ｉｄｓｓ１が良好であり、合格と判定した。サンプルＢは、しきい値電圧Ｖｔｈが不良で、不合格（否）と判定した。サンプルＣは、Ｉｄｓｓ２−Ｉｄｓｓ１が不良であり、不合格（否）と判定した。そして、デバイスＡ〜ＣのＡＬ配線をしらべてみると、デバイスＢはＡＬ配線段切れが生じており、デバイスＣはＡＬ配線段切れしかかっており、本発明のデバイスのテスト方法が有効であることがわかった。
【００２０】
以上説明したように、フローティング構造のＭＯＳゲートを含むデバイスにおいて、ウエハープロセスにおいて、キズ、メタルフォトエッチのオーバーエッチ等の製造工程のトラブルにより、ＭＯＳ上のＡＬ配線が段切れしたもの及び、ＡＬ配線段切れしかかったものを、本発明のテスト方法によれば、簡単に且つ確実に全数除去出来るため、高品質化が図れる。
【００２１】
【発明の効果】
本発明によれば、ＡＬ配線段切れが生じて完全に断線状態にあるデバイスとともに、ＡＬ配線段切れしかかったデバイスについても見つけることが可能なデバイスのテスト方法を得ることができる。
【図面の簡単な説明】
【図１】本発明のデバイスのテスト方法の対象であるデバイスの等価回路の１例の説明図。
【図２】本発明のデバイスのテスト方法の対象であるデバイスにおける正常品とＡＬ配線段切れしかかったものの特性を比較した説明図。
【図３】本発明のデバイスのテスト方法の対象であるデバイスにおける正常品とＡＬ配線段切れしかかったものの別の特性を比較した説明図。
【図４】本発明の実施結果を説明する図表。
【図１】
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【図２】
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【図３】
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【図４】
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