(57)【要約】【課題】比較的少ない工程で強誘電体装置を製造するための製造方法及び強誘電体装置の構造を提供する。【解決手段】強誘電体により形成された強誘電体層に電界を印加する構造を備えた強誘電体装置の製造方法であって、絶縁膜（１０１）上にバリア層（１０２）を形成する工程（ＳＴ２）、バリア層（１０２）上に下部電極層（１０３）を形成する工程（ＳＴ２）、下部電極層（１０３）をエッチングし複数の下部電極配線からなる下部電極群を形成する工程（ＳＴ３）、下部電極群上に強誘電体層（１０４）を形成する工程（ＳＴ４）、強誘電体層（１０４）上に上部電極層（１０５）を形成する工程（ＳＴ４）、上部電極層（１０５）及び強誘電体層（１０４）をエッチングして、下部電極群と強誘電体層を介して交差する、複数の上部電極配線からなる上部電極群を形成する工程（ＳＴ４）を備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
強誘電体により形成された強誘電体層に電界を印加する構造を備えた強誘電体装置の製造方法であって、
絶縁膜上にバリア層を形成する工程と、
前記バリア層上に下部電極層を形成する工程と、
前記下部電極層をエッチングし複数の下部電極配線からなる下部電極群を形成する工程と、
前記下部電極群上に強誘電体層を形成する工程と、
前記強誘電体層上に上部電極層を形成する工程と、
前記上部電極層及び前記強誘電体層をエッチングして、前記強誘電体層を介して前記下部電極群と交差する、複数の上部電極配線からなる上部電極群を形成する工程と、を備えたことを特徴とする強誘電体装置の製造方法。
【請求項２】
前記下部電極群を形成する工程では、前記バリア層の上層にまでオーバーエッチングする、請求項１に記載の強誘電体装置の製造方法。
【請求項３】
前記上部電極群を形成する工程では、前記下部電極層が残されている領域以外の領域において前記強誘電体層の下層が残る程度にエッチングする、請求項１または２に記載の強誘電体装置の製造方法。
【請求項４】
前記バリア層を形成する工程では、金属酸化物を堆積させて当該バリア層を形成する、請求項１乃至３のいずれか一項に記載の強誘電体装置の製造方法。
【請求項５】
強誘電体により形成された強誘電体層に電界を印加する構造を備えた強誘電体装置であって、
絶縁膜と、
前記絶縁膜上に形成される複数の下部電極配線からなる下部電極群と、
前記下部電極群に交差する複数の上部電極配線からなる上部電極群と、
少なくとも前記下部電極配線と前記上部電極配線との交差領域に形成された強誘電体層と、を備え、
前記絶縁膜と前記強誘電体層との間にはバリア層が設けられていることを特徴とする強誘電体装置。
【請求項６】
前記強誘電体層は、前記上部電極配線の下層以外の領域にも形成されている、請求項５に記載の強誘電体装置。
【請求項７】
前記上部電極配線の下層以外の領域に形成されている前記強誘電体層は、前記上部電極配線の下層に形成されている強誘電体層よりも薄く形成されている、請求項５または６に記載の強誘電体装置。
【請求項８】
前記上部電極配線と前記下部電極配線との交差領域の下層に形成されている前記強誘電体層は前記交差領域の下層以外の領域であって前記上部電極配線の下層に形成されている前記強誘電体層とほぼ同じ厚みに形成されている、請求項５乃至７のいずれか一項に記載の強誘電体装置。
【請求項９】
前記下部電極配線は、前記バリア層の突出構造上に設けられている、請求項５乃至８のいずれか一項に記載の強誘電体装置。
【請求項１０】
前記バリア層は金属酸化物により形成されている、請求項５乃至９のいずれか一項に記載の強誘電体装置。
【請求項１１】
前記下部電極群及び前記上部電極群のそれぞれにワード選択信号とビット選択信号とを供給する周辺回路を備えた、請求項５乃至１０のいずれか一項に記載の強誘電体装置を備えた強誘電体メモリ。
【請求項１２】
請求項１乃至４のいずれか一項に記載の強誘電体装置の製造方法により製造された強誘電体装置を備える電子機器。
【請求項１３】
請求項５乃至１０のいずれか一項に記載の強誘電体装置を備えた電子機器。
【請求項１４】
請求項１１に記載の強誘電体メモリを備えた電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリに係り、比較的簡単な工程で製造できる強誘電体メモリの構造及びその製造方法に関する。
【０００２】
【従来の技術】
強誘電体メモリはＳＲＡＭに匹敵する書き込み速度や多数回の書き換え可能回数等の特徴を有し、次世代の不揮発性メモリとして注目されている。メモリ要素ごとに駆動回路を備える形態と強誘電体を交差する配線層で狭持して配線層の外側に駆動回路を備える形態とが存在するが、後者は高密度集積が可能な構造として好ましい。
【０００３】
従来、このような形態の強誘電体メモリの製造方法としては、例えば特開２００２−２９９５７９号公報に記載されたような製造方法が知られていた（特許文献１）。この公報には、基板上に下部電極層、強誘電体層、及び上部電極層を連続して形成してから上部電極層及び強誘電体層をエッチングして上部電極配線を形成し、次いで上部電極配線をマスクしてから再度エッチングして下部電極配線を形成するという製造方法が開示されている。本来下層に位置する下部電極配線を形成してから上層の強誘電体層を形成することは工程が少なく簡便であるが、強誘電体層は酸化膜と反応し特性悪化させてしまうことから、やむを得ずこのような複雑な工程を経なければならなかった。
【０００４】
【特許文献１】
特開２００２−２９９５７９号公報
【発明が解決しようとする課題】
しかしながら、上部電極配線を形成してから下部電極配線をパターニングするためには上部電極配線をマスクする工程が必要となるため、工程の複雑化は避けられなかった。
【０００５】
また上記製造方法で形成される強誘電体メモリでは、強誘電体の下部において酸化膜と下部電極の厚みを隔てた程度の距離で接近しているため、強誘電体と酸化膜との反応が進み強誘電体の劣化を生ずる可能性があった。
【０００６】
そこで、本発明は比較的少ない工程で強誘電体装置を製造するための製造方法及び強誘電体装置の構造を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明は、強誘電体により形成された強誘電体層に電界を印加する構造を備えた強誘電体装置の製造方法であって、絶縁膜上にバリア層を形成する工程と、バリア層上に下部電極層を形成する工程と、下部電極層をエッチングし複数の下部電極配線からなる下部電極群を形成する工程と、下部電極群上に強誘電体層を形成する工程と、強誘電体層上に上部電極層を形成する工程と、上部電極層及び強誘電体層をエッチングして、下部電極群と強誘電体層を介して交差する、複数の上部電極配線からなる上部電極群を形成する工程と、を備えたことを特徴とする強誘電体装置の製造方法である。
【０００８】
上記工程によれば、先に下部電極配線が形成されてから強誘電体層が形成されるが、バリア層を下部電極層の下層に設けているので、絶縁膜と強誘電体層とが直接接して反応することを防止できる。したがって上部電極をマスクしてから下部電極をパターニングするという複雑な工程を経る必要がなく、従来に比べ工程を簡略化できるという作用を奏する。
【０００９】
ここで本発明において「強誘電体」に材料の限定はないが、例えば分極によって継続的な物理状態を保持可能な材料であればメモリ機能を持たせられる。
【００１０】
「バリア層」は、強誘電体層から絶縁膜へまたはその逆方向への元素の移動を遮断しうる材料及び厚みであればよい。例えば、バリア層を形成する工程では、金属酸化物を堆積させて当該バリア層を形成することは好ましい。金属酸化物を介在させれば、強誘電体層が絶縁膜と反応することを防止可能だからである。例えばこのような金属酸化物としてＴｉＯｘが挙げられる。
【００１１】
「絶縁膜」はその材料に導電性が無ければよく、酸化膜のようなものの他に、シリコンやガラス等の基板自体をも含む。
【００１２】
ここで下部電極群を形成する工程では、バリア層の上層にまでオーバーエッチングすることは好ましい。この工程によれば、バリア層の上層部分がオーバーエッチングされることにより、エッチングレートのばらつきや下部電極層の厚みにばらつきが生じていたとしてもそのばらつき幅を超えた部分にまで下部電極層が除去されるので、確実に金属配線間を分離できるからである。
【００１３】
ここで上部電極群を形成する工程では、下部電極層が残されている領域以外の領域において強誘電体層の下層が残る程度にエッチングすることは好ましい。この工程によれば、強誘電体層がアンダーエッチング状態となるため強誘電体層が完全に除去されて下層の下部電極層等がエッチングされてしまうことを防止できる。またバリア層が絶縁膜の露出を防止しているので、強誘電体を残留させていても何ら問題を生じない。
【００１４】
本発明によれば、強誘電体により形成された強誘電体層に電界を印加する構造を備えた強誘電体装置であって、絶縁膜と、絶縁膜上に形成される複数の下部電極配線からなる下部電極群と、下部電極群に交差する複数の上部電極配線からなる上部電極群と、少なくとも下部電極配線と上部電極配線との交差領域に形成された強誘電体層と、を備える。そして、絶縁膜と強誘電体層との間にはバリア層が設けられていることを特徴とする。
【００１５】
上記構成によれば、バリア層が下部電極層の下層に設けられているので、絶縁膜と強誘電体層とが直接接して反応することを防止でき、強誘電体層が劣化しにくい構造を提供することができる。また、製造工程において、先に下部電極配線を形成してから強誘電体層を形成するという工程を採用でき、従来のように上部電極をマスクしてから下部電極をパターニングするという複雑な工程を経る必要がないので、従来に比べ工程を簡略化できるという作用効果を奏する。
【００１６】
ここで強誘電体層は、上部電極配線の下層以外の領域にも形成されていることが好ましい。このような構造の強誘電体装置は、下部電極層が残されている領域以外の領域において強誘電体層の下層が残る程度にエッチングされたことを意味している。したがってこのような装置では、強誘電体層が完全に除去されて下層の下部電極層等がエッチングされてしまっていることが無い。またバリア層が絶縁膜の露出を防止しているので、強誘電体を残留させていても何ら問題を生じない。
【００１７】
ここで上部電極配線の下層以外の領域に形成されている強誘電体層は、上部電極配線の下層に形成されている強誘電体層よりも薄く形成されていることは好ましい。このような構造は、下部電極層が残されている領域以外の領域において強誘電体層の下層が残る程度にエッチングする工程で形成されたことになる。よって、強誘電体層が完全に除去されて下層の下部電極層等がエッチングされてしまうことが無くなる。またバリア層が絶縁膜の露出を防止しているので、強誘電体を残留させていても何ら問題を生じない。
【００１８】
ここで上部電極配線と下部電極配線との交差領域の下層に形成されている強誘電体層は交差領域の下層以外の領域であって上部電極配線の下層に形成されている強誘電体層とほぼ同じ厚みに形成されている。この構成によれば、上部電極層及び強誘電体層の形成とエッチング後に下部電極を形成していないことを意味しており、本発明の製造方法を利用した際に得られる強誘電体層の構造上の特徴を有している。
【００１９】
ここで下部電極配線は、バリア層の突出構造上に設けられていることは好ましい。このような突出構造は、バリア層の上層部分をオーバーエッチングするという工程で形成されたことになる。よって、エッチングレートのばらつきや下部電極層の厚みにばらつきが生じていたとしてもそのばらつき幅を超えた部分にまで下部電極層が除去されるので、確実に金属配線間を分離できる。
【００２０】
本発明は、下部電極群及び上部電極群のそれぞれにワード選択信号とビット選択信号とを供給する周辺回路を備えた強誘電体メモリである。当該構成によれば、下部電極群がワード選択信号線となり上部電極群がビット選択信号線となり周辺回路からのワード選択信号とビット選択信号との供給により各交差領域の強誘電体に分極を生じさせメモリとして動作させることができる。
【００２１】
本発明は、本発明の強誘電体または本発明の強誘電体装置の製造方法により製造された強誘電体装置または強誘電体メモリを備える電子機器でもある。当該構成によれば電子機器は上記強誘電体装置またはメモリを備えていることから、当該装置またはメモリにおける強誘電体の劣化がしにくく、かつ、簡略化した工程により製造されているため製品原価を低く抑えることができる。
【００２２】
ここで「電子機器」とは、本発明に係る強誘電体装置または強誘電体メモリを備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記表示装置を備えるパーソナルコンピュータ、携帯電話、ビデオカメラ、ヘッドマウントディスプレイ、リア型またはフロント型のプロジェクター、さらに表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示盤、宣伝公告用ディスプレイ等が含まれる。
【００２３】
【発明の実施の形態】
以下に、本発明の実施の形態を、図面を参照しながら説明する。
【００２４】
（第１実施形態）
本発明の第１実施形態は、本発明の強誘電体装置としての構造を備え、本発明の強誘電体装置の製造方法で製造された強誘電体メモリに関する。図１に、本第１実施形態における強誘電体メモリ１のメモリセルアレイの斜視図を示す。当該斜視図では電極配線の交差構造を明確にするため、保護層の図示を省略してある。
【００２５】
図１に示すように、強誘電体メモリ１におけるメモリセルアレイは、下部電極配線１２−ｎ−１〜１２−ｎ＋１（１≦ｎ≦Ｘ）で構成される下部電極群１２と上部電極配線１１−ｍ−１〜１１−ｍ＋１（１≦ｍ≦Ｙ）で構成される上部電極群１１とが交差して構成されている。上部電極配線１１の下層には強誘電体層１０４が形成されている。下部電極群１２は、本実施形態では複数層で形成されているがその最上層は白金層１０３ｃで形成されている。上部電極群１１も白金層１０５で形成されている。
【００２６】
図４に当該メモリセルアレイ１０を含んだ強誘電体メモリ１全体の平面模式図を、図５にワード線である下部電極配線１２−１に沿ってＣ−Ｃ切断面で強誘電体メモリを切断した場合の断面図を示す。
【００２７】
図４に示すように、下部電極配線１２−１〜１２−Ｘ上に上部電極配線１１−１〜１１−Ｙが交差したような構造をしており、両配線の交差領域において狭持されている強誘電体層１０４が各々のメモリセルを形成している。下部電極群１２には周辺回路３からビット信号が出力可能に構成されており、周辺回路３はＸゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、アドレスバッファなど、メモリセル選択に適する回路を備えている。
上部電極群１１には周辺回路２からワード信号が出力可能に構成されており、周辺回路２はＹゲート、センスアンプ、入出力バッファ、Ｙアドレスデコーダ、アドレスバッファなど、メモリセル選択に適する回路を備えている。周辺回路２及び３の内部にはトランジスタ等のゲートが形成されている。
【００２８】
層構造としては、図５に示すように、基板１００上に形成された絶縁膜１０１上にバリア層１０２、下部電極層１０３、強誘電体層１０４、及び上部電極層１０５が形成されており、その上に第１保護層１０９が形成されている。その上に第２保護層１１０が形成されている。図５では、周辺回路２の最終段トランジスタが下部電極層１０３に接続されている様子を示している。周辺回路２内のトランジスタは、基板１００内に形成されたソース・ドレイン１１１、両者の間のチャネル領域上に形成されたゲート絶縁膜１０６・ゲート電極１０７を備えている。第１保護層１０９と第２保護層１１０との間からソース・ドレイン電極１０８が形成されている。
【００２９】
このような構成において、周辺回路２及び３を駆動して、ワード線である下部電極配線１２−ｎと上部電極配線１１−ｍとを選択してｎ列ｍ行目のメモリセルに所定値以上の電圧を加えることにより、当該メモリセルの強誘電体層が分極し、その電圧の極性に応じた情報が記録される。周辺回路２及び３から所定のメモリセルを選択すると、その分極状態に応じた電圧が得られ、記録された情報が読み取れる。書き換える場合には分極状態を解消するような電圧を再度当該メモリセルに印加することによって行われる。
【００３０】
さらに層構造を詳しく説明する。図２に図１のＡ−Ａ切断面から見た断面図を、図３に図１のＢ−Ｂ切断面から見た断面図を示す。図２及び図３に示すように、強誘電体メモリ１の層構造は、下層から順番に基板１００、絶縁膜１０１、バリア層１０２、下部電極層１０３が積層されている。下部電極配線１２−ｎ上に上部電極配線１１−ｍが交差している領域では、さらに強誘電体層１０４及び上部電極層１０５が形成されている。下部電極群１２は、バリア層１０２上の突出構造に合わせて下部電極配線を構成するように下部電極層１０３をパターニングして形成されている。上部電極群１１は、下部電極群１２に交差するような形状で、強誘電体層１０４及び上部電極層１０５をパターニングして形成されている。以下、下層から順番に説明する。
【００３１】
基板１００は、強誘電体メモリ１を形成する基台となるもので、絶縁膜１０１を形成可能な、適当な剛性あるガラス板やシリコン基板を利用可能である。
【００３２】
絶縁膜１０１は、下部電極配線電気導電性の少ない材料で形成されることを要し、所定の酸化膜、例えばＳｉＯ２膜が適用される。このような酸化膜は、例えば鉛を含む強誘電体材料と反応して酸化鉛が発生し、強誘電体の特性を劣化させることが知られている。本発明では、当該絶縁膜上にバリア層を形成することでこの問題を解決する。絶縁膜の厚みは、５０００Å以上にしてある。充分な絶縁性能を確保するためである。
【００３３】
バリア層１０２は、強誘電体層１０４を構成する強誘電体材料が絶縁膜１０１を構成する絶縁膜材料と反応することを防止可能な遮蔽機能を有する材料で形成されている。このような材料としては各種金属酸化膜が特性上または生成の容易さゆえ適している。例えば、バリア層として適する組成物としては、酸化チタン（ＴｉＯｘ）、酸化アルミニウム（ＡｌＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化マグネシウム（ＭｇＯｘ）が挙げられる。バリア層として必要な膜厚は、エッチングで削られる最も薄い部分で、好ましくは３０００Å〜５０００Å以上、さらに好ましくは１００００Å以上に形成してある。厚ければ厚いほどバリア効果が得られると考えられるからである。形成方法としては金属酸化物薄膜の形成方法として適し、均一な厚みでバリア層を形成可能な方法であればよく、層の組成や厚み等の諸条件に応じて適宜選択することが可能である。例えば、ＣＶＤ（ＭＯＣＣＶＤ、低圧ＣＶＤ、ＥＣＲ―ＣＶＤ含む）法、蒸着、分子線蒸着（ＭＢ）、スパッタリング法、イオンプレーティング法、ＰＶＤ法等の各種気相成膜法、電気メッキ、浸漬メッキ（ディッピング）、無電解メッキ法等の各種メッキ法、ラングミュア・ブロジェット（ＬＢ）法、スピンコート、スプレーコート法、ロールコート法等の塗布法、各種印刷法、転写法、インクジェット法、粉末ジェット法等に適用できる。これらのうち２種以上の方法を組み合わせてもよい。
【００３４】
下部電極層１０３は、チタン（Ｔｉ）層１０３ａ、酸化チタン（ＴｉＯｘ）層１０３ｂ、白金（Ｐｔ）層１０３ｃを積層して構成されている。チタン層１０３ａは、バリア層１０２と白金層１０３ｂとの密着性を高める密着層であり、二層間に介在させることにより両層の密着性を高めることができる材料、例えば、Ｐｔ、Ｉｒ、Ａｕ、Ｗ，Ｔａ，Ｍｏ，Ａｌ，Ｃｒ，Ｔｉまたはこれらを主成分とする合金のような金属で形成される。当該密着層の厚みは、その形成目的に応じて適宜決定される。例えば２００Å程度の厚みに形成される。最終的には次の熱酸化工程によりその厚みは減少し、例えば１００Å程度になる。
【００３５】
酸化チタン層１０３ｂは、白金層１０３ｃを適切な方向（例えば［１１１］方向）に配向させるため緻密な結晶構造をした酸化金属膜である。白金層が均一な方向に配向していれば、そこから結晶成長する強誘電体層の結晶状態も均一にすることができ、強誘電体層の特性を向上させることができるからである。この緻密な酸化金属膜を形成するため、密着層１０３ａの上層部分を熱酸化して酸化チタンの結晶とすることが好ましい。
【００３６】
白金層１０３ｃは、強誘電体層に電圧を印加するための上部電極配線１１−ｍと対になる電極であり、導電性を有する材料、例えば、チタン（Ｔｉ）層、イリジウム（Ｉｒ）、白金（Ｐｔ）層、チタン（Ｔｉ）層、またはこれらの酸化物（ＩｒＯｘ等）を積層して構成されている。その厚みは均一に付着し導電性を確保することができる程度の厚み、例えば２０００Å程度でよい。
【００３７】
強誘電体層１０４は、強誘電体メモリにおける各メモリセルに情報を記録する機能を担うもので、強誘電体の結晶構造における誘電分極によってデジタル情報の‘０’または‘１’を分極方向に対応付けて記憶することが可能な層になっている。強誘電体層の材料としては、強誘電体メモリに適する強誘電体セラミックス、例えばジルコニウム酸チタン酸鉛（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３：ＰＺＴ）、チタン酸バリウムストロンチウム（ＳＢＴ）、ＢＳＴ等が利用可能である。その厚みは強誘電体メモリのメモリセルとして情報を読み出し可能な分極の量であって厚膜化に伴うクラックの発生等の支障を生じない程度の厚みにする。当該強誘電体層１０４は、薄膜形成後の結晶成長過程で下地となる層の結晶状態を引き継ぎながら結晶化するので、少なくとも下部電極層１０３と交差している領域においては、緻密に結晶が形成されている酸化チタン層１０３ｃの結晶状態を引き継いだ配向の均一な結晶が狭持されている。当該強誘電体層１０４は、上部電極層１０５とともにパターニングされ下部電極群１２に交差した方向に延在している。
【００３８】
上部電極層１０５は、強誘電体層に電圧を印加するための下部電極配線１２−ｎと対になる電極であり、導電性を有する材料、例えば、チタン（Ｔｉ）層、白金（Ｐｔ）層、チタン（Ｔｉ）層を積層して構成されている。その厚みは均一に付着し導電性を確保することができる程度の厚み、例えば２０００Å程度でよい。
【００３９】
次に図６の製造工程図を参照しながら、本実施形態における強誘電体メモリの製造方法を説明する。図６は、図１におけるＡ−Ａ切断面に相当する断面における積層状態の変化を示したものである。なお、本実施形態は、強誘電体メモリに関するものであり、例えば特許文献１に開示されているように周辺回路から駆動する形態を取るため（図４参照）、メモリセルの下部にトランジスタを有しないので、その図示はしていない。しかし、特開平１１−２１４６４２号公報に記載されているようにワード線とビット線の交差領域にトランジスタを備える場合には、メモリセルの周辺にセル単位で強誘電体層を駆動するトランジスタを設ければよい。
【００４０】
基板１００としては、ここでは、シリコン単結晶基板を用いるものとする。また図５に示すように、基板１００上には周辺回路２及び３の構成に必要とされるトランジスタが予め所定の半導体プロセスによって形成されているものとする。
【００４１】
まず、基板１００上に形成された絶縁膜１０１上に本発明に係るバリア層１０２を形成する。シリコン基板に公知の酸化膜形成（ＳＴ１）方法、例えば、熱酸化法を適用してＳｉＯ２膜（絶縁膜１０１）を所定の厚みに、例えば約４０００Å程度に形成する。次いで絶縁膜１０１上にバリア層１０２として所定の金属酸化物、ここで酸化チタン（ＴｉＯｘ）を所定の厚み、例えば３０００〜５０００Å程度に成膜する。形成方法としては金属酸化物薄膜の形成方法として適し、均一な厚みでバリア層を形成可能な方法であればよく、層の組成や厚み等の諸条件に応じて適宜選択することが可能である。例えば、ＣＶＤ（ＭＯＣＣＶＤ、低圧ＣＶＤ、ＥＣＲ―ＣＶＤ含む）法、蒸着、分子線蒸着（ＭＢ）、スパッタリング法、イオンプレーティング法、ＰＶＤ法等の各種気相成膜法、電気メッキ、浸漬メッキ（ディッピング）、無電解メッキ法等の各種メッキ法、ラングミュア・ブロジェット（ＬＢ）法、スピンコート、スプレーコート法、ロールコート法等の塗布法、各種印刷法、転写法、インクジェット法、粉末ジェット法等に適用できる。これらのうち２種以上の方法を組み合わせてもよい。ここでは、スパッタ法、蒸着法により３０００〜５０００Å程度の膜厚でバリア層１０２を形成する。
【００４２】
次に下部電極層１０３を形成する（ＳＴ２）。まず、密着層となる金属層１０３ａを形成する。ここでは密着性の高い金属としてチタンを用い、熱酸化する上層部分も含めて所定の厚み、例えば２００Åの厚みに形成する。その形成方法は、上記バリア層の形成方法を利用可能である。引き続き、チタン層１０３ａの上層部分を熱酸化させて緻密な酸化チタンを形成する。例えば、７００℃の酸素雰囲気下で１時間、熱酸化することにより、約１００Åの緻密な酸化チタン層１０３ｂを形成する。この酸化チタン層１０３ｂは緻密な膜となっており、［１１１］方向に面配向しているものである。さらに酸化チタン層１０３ｂ上に白金層１０３ｃを形成する。ここでは白金を、スパッタ法等を用いて２０００Å程度の厚みに形成する。
【００４３】
次に下部電極層１０３が形成されたら下部電極層１０３をエッチングして、下部電極群１２の配線形状に成形する（ＳＴ３）。このエッチングは通常のフォトリソグラフィ等によるレジスト塗布、マスク設置、露光・現像・洗浄等の各工程によってレジストパターンを形成した後、公知のエッチング技術を適用して実施される。例えば、エッチング方法としてはウェット方式またはドライ方式があるが、エッチングする下部電極層の材質に合わせて、エッチング断面形状、エッチングレート、面内内均一性等の点から最適な方法および条件を選べばよい。複数層が積層されている場合におけるエッチングの制御性の点からいうとドライ方式の方が優れている。例えば、平行平板型リアクディブイオンエッチング（ＲＩＥ）方式、誘導結合型（ＩＣＰ）方式、エレクトロンサイクロトロン共鳴（ＥＣＲ）方式、ヘリコン波励起方式、マグネトロン方式、プラズマエッチング方式、イオンビームエッチング方式等が利用できる。プラズマエッチング方式としては、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）等の高密度プラズマを用いてもよい。エッチングを制御するためには、エッチングガスの種類、ガスの流量、ガスの圧力、バイアス電圧等の条件を変更して行う。このとき、バリア層１０２をオーバーエッチするようにエッチング量を調整しておくと、エッチングレートの差やバリア層１０２、下部電極層１０３の厚みのばらつきがあっても、確実に下部電極のパターニングが行える。例えば、オーバーエッチングの量は、バリア層の厚みにして１０００Å〜２０００Åとする。この程度オーバーエッチすれば、厚みのばらつきを解消可能だからである。
【００４４】
下部電極群１２の形成後、強誘電体層１０３及び上部電極層１０４を形成してからパターニングして上部電極群１１を形成する（ＳＴ４）。その形成方法としては、緻密な結晶薄膜を形成するための適する公知の薄膜形成方法、例えば、溶液塗布法（ゾル・ゲル法及びＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）法を含む。）、スパッタ法、またはＣＶＤ法（ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を含む。）を適用可能である。ここでは強誘電体材料を、ゾル・ゲル法を用いて所定の厚み、ここでは２０００Å程度に成膜する。
【００４５】
まず、ＰＺＴを構成する各元素が含まれた金属アルコキシド溶液を下部電極１０３またはエッチングによりバリア層１０２が露出した基板表面に一定の厚みに塗布する。塗布後、一定温度で一定時間乾燥させて溶媒蒸発させてから、大気雰囲気下において所定の高温で一定時間脱脂する。脱脂により金属に配位している有機の配位子が熱分解され、金属が酸化されて金属酸化物となる。この塗布→乾燥→脱脂の各工程を必要に応じて所定回数繰り返して強誘電体層を形成する。これらの乾燥や脱脂により、溶液中の金属アルコキシドが加水分解や重縮合され金属−酸素−金属のネットワークが形成される。その後、強誘電体層の結晶化を促進させるためには、高速熱処理を実施してもよい。
【００４６】
上記処理により強誘電体層１０４が２０００Åの厚みに形成される。上記処理の過程において、当該強誘電体層１０４は、薄膜形成後の結晶成長過程で下地となる層の結晶状態を引き継ぎながら結晶化するので、少なくとも下部電極層１０３と交差している領域においては、緻密に結晶が形成されている酸化チタン層１０３ｃの結晶状態を引き継いだ配向の均一な結晶が狭持されている。次いで上部電極層１０５を形成するために、例えば白金をスパッタ法により例えば２０００Åの厚みに形成する。
【００４７】
次いで下部電極群１２の形成と同様の手順によってフォトリソグラフィ法でレジストパターンを形成した後エッチングし、下部電極配線１２−ｎの各々と交差し、各々が平行する上部電極配線１１−ｍのパターンに成形する。アンダーエッチングで残留する強誘電体層１０３ｃの厚みは、例えば上部電極層１０５下の領域の強誘電体層の厚みの１０％程度にする。具体的には２００Å程度の厚み以下にすればよい。
【００４８】
その後、図５に示すように、メモリセル１０を保護する第１保護層１０９を酸化珪素膜等で形成する。そして周辺回路２及び３のトランジスタを連結するためのコンタクトホールを形成してから金属層を形成しパターニングして、電極配線１０８を形成する。最後に第２保護層１１０を窒化珪素膜等によって形成して、強誘電体メモリ１の層構造形成を終了する。
【００４９】
上記第１実施形態によれば、先に下部電極層１０３のパターニングを行ってから強誘電体層１０４が全面的に形成されるが、バリア層１０２を下部電極層１０３と絶縁膜１０１との間に介在させているので、絶縁膜と強誘電体層とが直接接して反応することを防止できる。したがって従来要していた、上部電極をマスクしてから下部電極をパターニングするという複雑な工程を経る必要がなく、従来に比べ工程を簡略化できるという作用効果を奏する。
【００５０】
上記第１実施形態によれば、下部電極群１２を形成する工程（ＳＴ３）においてバリア層１０２の上層にまでオーバーエッチングしているので、エッチングレートのばらつきや下部電極層の厚みにばらつきが生じていたとしてもそのばらつき幅を超えた部分にまで下部電極層が除去されるので、確実に下部電極配線間を分離できる。
【００５１】
上記第１実施形態によれば、上部電極群１１を形成する工程（ＳＴ４）において下部電極層１０３が残されている領域以外の領域において強誘電体層１０３ｃの下層が残る程度にアンダーエッチングするので、強誘電体層１０４が完全に除去されて下層の下部電極層１０３等がエッチングされてしまうことが無くなる。またバリア層１０２が絶縁膜の露出を防止しているので、強誘電体を残留させていても何ら問題を生じない。
【００５２】
（第２実施形態）
本発明の第２実施形態は、本発明の強誘電体メモリまたは強誘電体装置を備えた電子機器、特にパーソナルコンピュータに関する。
【００５３】
図７は、本第２実施形態におけるパーソナルコンピュータ１０００の構成を示す斜視図である。図７において、パーソナルコンピュータ１０００は、表示パネル１００１と、キーボード１００２を備えた本体部１００４と、から構成されている。当該コンピュータ表示装置１０００の本体部１００４に内蔵されるＣＰＵ基板のメモリ素子等として、本発明の強誘電体装置や誘電体メモリが利用されている。このため、強誘電体層の劣化を生じることのない信頼性の高い記憶手段を提供可能である。また当該強誘電体装置は、簡略化した工程により製造されているため製品原価を低く抑えることができる。
【００５４】
上記例に限らず本発明に係る強誘電体装置やその製造方法は、本発明の趣旨を逸脱することのない範囲で種々に変更して適用することが可能である。
【００５５】
例えば上記実施形態では、書き込み回路や読み取り回路を周辺回路に設けワード線やビット線を交差させる形態であったが、ワード線とビット線との交差領域にトランジスタを設けたメモリセルを備える形態であってもよい。
【００５６】
また、上記実施形態では強誘電体メモリとしての構成を開示したが、読み取りや書き込み用周辺回路を備えない、外部からの信号印加により所定の動作を行うような強誘電体装置として構成してもよい。
【図面の簡単な説明】
【図１】第１実施形態における強誘電体メモリの表面斜視図。
【図２】図１におけるＡ−Ａ切断面から見た断面図。
【図３】図１におけるＢ−Ｂ切断面から見た断面図。
【図４】第１実施形態における強誘電体メモリの平面模式図。
【図５】図４におけるＣ−Ｃ切断面から見た断面図。
【図６】第１実施形態における強誘電体メモリの製造方法を説明する製造工程断面図（図１におけるＡ−Ａ切断面に相当）。
【図７】第２実施形態における電子機器を説明する斜視図。
【符号の説明】
１…強誘電体メモリ、１０…メモリセルアレイ、１１…上部電極群、１１−１〜１１−Ｘ…上部電極配線、１２…下部電極群、１２−１〜１２−Ｙ…下部電極配線、１００…基板、１０１…酸化膜（絶縁膜）、１０２…ＴｉＯｘ膜（バリア層）、１０３…下部電極、１０３ａ…Ｔｉ層、１０３ｂ…ＴｉＯｘ層、１０３ｃ…Ｐｔ層、１０４…ＰＺＴ層（強誘電体層）、１０５…上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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