(57)【要約】【課題】ストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を提供する。【解決手段】本発明の製造方法は、第３絶縁層を形成して選択的にエッチングし、ゲートラインの縦走方向に長く延ばして少なくとも第１コンタクトパッドを露出するバンド状であるが、ビットラインが縦走方向に突出部位と突出部位に対向する位置に内側に入った部位とを有するジグザグ形態に折れたオープニングを形成する段階と、オープニングを充填して第１コンタクトパッドに接続される導電層を形成してパターニングし、オープニングの突出部位を充填する部分によってビットラインが縦走方向に拡張された個々のストレージ電極コンタクト体に分離する段階と、各コンタクト体上にストレージ電極を各々形成する段階とを備えたことを特徴とする。【選択図】図９Ａ
2004221595.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲートラインを形成する段階と、
前記ゲートラインを覆う第１絶縁層を形成する段階と、
前記第１絶縁層を貫通して前記ゲートライン間の前記半導体基板上に電気的に連結される第１コンタクトパッド及び第２コンタクトパッドを形成する段階と、
前記第１コンタクトパッド及び前記第２コンタクトパッドを覆う第２絶縁層を形成する段階と、
前記第２絶縁層上に前記ゲートライン上を横切り、前記第２絶縁層を貫通して前記第２コンタクトパッドに各々電気的に連結されるビットラインを形成する段階と、
前記ビットラインを覆う第３絶縁層を形成する段階と、
前記第３絶縁層を選択的にエッチングして前記ゲートラインが縦走する方向に長く延ばして少なくとも前記第１コンタクトパッドを露出するバンド状であるが、前記ビットラインが縦走する方向に突出部位を有するバンド状のオープニングを形成する段階と、
前記第３絶縁層上に前記オープニングを充填して前記第１コンタクトパッドに電気的に連結される導電層を形成する段階と、
前記導電層をパターニングして前記オープニングの突出部位を充填する部分によって前記ビットラインが縦走する方向に拡張された個々のストレージ電極コンタクト体に分離する段階と、
前記個々のストレージ電極コンタクト体上にストレージ電極を各々形成する段階と、を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記オープニングの突出部位は、前記ビットライン間に位置し、前記ビットラインを介して隣接する突出部位とは相反する方向に突出すように前記オープニングは形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記オープニングは、底部の線幅が上側の線幅に比べて狭くて傾斜した側壁を有するように形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記オープニングの突出部位で前記オープニングの上側の境界は、前記オープニングに隣接する前記ゲートラインの上側に少なくとも重畳されるように拡張して前記オープニングが形成されることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記オープニングの突出部位で前記オープニングの上側の境界は、前記オープニングに隣接する前記ゲートラインを介して位置する前記第２コンタクトパッドの上側に一部重畳されるように拡張して前記オープニングが形成されることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項６】
前記エッチングする段階は、前記オープニングの側壁が傾斜するように傾斜エッチングで行われることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項７】
前記オープニングは、多数の前記ビットライン上を横切って露出することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記ビットラインが前記オープニングを形成するエッチングによって侵害されることを防止するために
前記ビットラインの上側を覆うキャッピング絶縁層を形成する段階と、
前記ビットラインの側壁を覆うスペーサを形成する段階と、をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記導電層をパターニングする段階は、
前記キャッピング絶縁層の上側の表面を露出するように前記導電層を平坦化する段階を含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
半導体基板上にゲートラインを形成する段階と、
前記ゲートラインを覆う第１絶縁層を形成する段階と、
前記第１絶縁層を貫通して前記ゲートライン間の前記半導体基板上に電気的に連結される第１コンタクトパッド及び第２コンタクトパッドを形成する段階と、
前記第１コンタクトパッド及び前記第２コンタクトパッドを覆う第２絶縁層を形成する段階と、
前記第２絶縁層上に前記ゲートライン上を横切り、前記第２絶縁層を貫通して前記第２コンタクトパッドに各々電気的に連結されるビットラインを形成する段階と、
前記ビットラインを覆う第３絶縁層を形成する段階と、
前記第３絶縁層を選択的にエッチングして前記ゲートラインが縦走する方向に長く延ばして少なくとも前記第１コンタクトパッドを露出するバンド状であるが、前記ビットラインが縦走する方向に突出部位と前記突出部位に対向する位置に内側に入った部位とを有するようにジグザグ形態に曲がるバンド状のオープニングを形成する段階と、
前記第３絶縁層上に前記オープニングを充填して前記第１コンタクトパッドに電気的に連結される導電層を形成する段階と、
前記導電層をパターニングして前記オープニングの突出部位を充填する部分によって前記ビットラインが縦走する方向に拡張された個々のストレージ電極コンタクト体に分離する段階と、
前記個々のストレージ電極コンタクト体上にストレージ電極を各々形成する段階と、を含むことを特徴とする半導体素子の製造方法。
【請求項１１】
前記オープニングのジグザグ形態に曲がった部位は、前記ビットライン間に位置し、前記ビットラインを介して交互に前記曲がった方向が反対に変わるように前記オープニングが形成されることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記オープニングは、底部の線幅が上側の線幅に比べて狭くて傾斜した側壁を有するように形成されることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１３】
前記オープニングの曲げれた部位で前記オープニングの上側の境界は、前記オープニングに隣接する前記ゲートラインの上側に少なくとも重畳されるように拡張して前記オープニングが形成されることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記オープニングの曲げれた部位で前記オープニングの上側の境界は、前記オープニングに隣接する前記ゲートラインを介して位置する前記第２コンタクトパッドの上側に一部重畳されるように拡張して前記オープニングが形成されることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１５】
前記エッチングする段階は、前記オープニングの側壁が傾斜するように傾斜エッチングで行われることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１６】
前記ビットラインが前記オープニングを形成するエッチングによって損傷されることを防止するために
前記ビットラインの上側を覆うキャッピング絶縁層を形成する段階と、
前記ビットラインの側壁を覆うスペーサを形成する段階と、をさらに含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１７】
前記導電層をパターニングする段階は、前記キャッピング絶縁層の上側の表面を露出するように前記導電層を平坦化する段階を含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記ストレージ電極は、最も近く隣接するストレージ電極が前記ビットラインを介して前記ビットラインが縦走する方向に対して斜め方向に配列されるように形成されることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１９】
前記ストレージ電極は、円形または長方形の面積を占めるシリンダ状の３次元形状よりなることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項２０】
前記シリンダ状のストレージ電極の下側部を覆い包むバッファ層を形成する段階をさらに含むことを特徴とする請求項１９に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に係り、特に、キャパシタのストレージ電極がワードライン方向から見る時、交互に配列される時にストレージ電極とさらにはっきりと接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子の製造技術が発達するにつれてトランジスタのサイズは小さくなり、半導体素子の集積度は激しく高まってきた。これにより、層間の電気的な連結（接続）のためのコンタクト体のサイズも小さくなっている。特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子の場合、素子の高集積化によるコンタクトのサイズが減るにつれて、８Ｆ２構造の一字形活性領域構造でキャパシタを形成することが次第に難しくなっている。現在、このような構造ではキャパシタのストレージ電極が平面上から見る時、活性領域の長手方向に沿って配列される一字形に配列される。
【０００３】
現在、ＤＲＡＭの場合、シリンダ状のストレージ電極を含んで構成されるキャパシタを採用して、シリンダ内外の面積を使用する方法で要求されるキャパシタンスに符合しようとする傾向が一般的である。しかし、ＤＲＡＭ素子が高集積化されてデザインルールが次第に減少するにつれて、キャパシタの底部臨界線幅（ＣＤ：Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ）を十分に確保し難くなっている。これにより、ＤＲＡＭ素子でのキャパシタのキャパシタンスを確保するための試みが特許文献１に提示されたように多様に行われている。
【０００４】
一方、キャパシタのシリンダ状のストレージ電極の底部ＣＤが非常に小さくなるにつれて、ストレージ電極をシリンダ状に傾斜なしに立てるのが非常に難しくなっているためである。このようなストレージ電極の傾きまたは倒れは、隣接するストレージ電極と接触不良を誘発し、これは結局、２ビット不良を誘発する。しかし、シリンダ状のストレージ電極が前記のように一字形に配列される状態では、このような傾きを防止するのが非常に難しい状況である。
【０００５】
このようなストレージ電極の傾きまたは倒れを克服するためには、ストレージ電極の底部ＣＤを高めるか、あるいは、ストレージ電極の高さを低くしなければならない。しかし、素子のデザインルールが決定されれば、底部ＣＤをデザインルール以上にに高めるのは非常に難しく、ストレージ電極の高さを低くすれば、所望のキャパシタンスを得ることが不可能になる。
【０００６】
このような制限点によって、ストレージ電極の倒れ現象を克服する有力な方法として、ストレージ電極の配列を変化させる方案が考えられる。ストレージ電極が倒れる現象は、ストレージ電極が一字形に配列される時、隣接するストレージ電極間の離隔間隔が非常に狭いのに大きく関連されている。したがって、ストレージ電極の配列形態を変えるか、またはストレージ電極の断面形状を変える方案を考えられることができる。しかしながら、活性領域が長手方向に長く延びた形態を有し、このような活性領域が一字形に配列された一字形の活性領域構造ではストレージ電極の配列を一字形配列から変化させることが非常に難しい。
【０００７】
一字形配列の活性領域構造では、このような半導体基板の活性領域とストレージ電極の位置とが自然に重畳されるので、活性領域とストレージ電極間の連結のためのコンタクト体の形成及び整列が非常に容易になる。しかし、ストレージ電極間の配列を変えれば、ストレージ電極と活性領域との位置が重畳できず交互となるので、ストレージ電極と活性領域とを電気的に連結させるコンタクト体を形成及び整列するのが非常に難しくなる。これにより、ストレージ電極と下部の活性領域とが電気的に連結されるのが非常に難しくなる。
【特許文献１】米国特許第５,３７８,９０６号明細書（Ｈｅｅ Ｇ.Ｌｅｅらによる“Ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ ｈａｖｉｎｇ ｉｍｐｒｏｖｅｄ ｌａｙｏｕｔ”，１９９５年１月３日登録）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、シリンダ状のストレージ電極が倒れる現象を克服するためにストレージ電極の底部臨界線幅をさらに確保するためにストレージ電極の配列または断面形状を変化させようとする時、ストレージ電極が下部の半導体基板の活性領域の位置から外れるように配列・配置されることを許容するように、活性領域とストレージ電極間に十分な電気的な連結性を確保するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を提供する。
【０００９】
前記本発明の一観点は、ビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を提供する。
【課題を解決するための手段】
【００１０】
前記半導体素子の製造方法は、半導体基板上にゲートラインを形成する段階と、前記ゲートラインを覆う第１絶縁層を形成する段階と、前記第１絶縁層を貫通して前記ゲートライン間の前記半導体基板上に電気的に連結される第１コンタクトパッド及び第２コンタクトパッドを形成する段階と、前記第１コンタクトパッド及び前記第２コンタクトパッドを覆う第２絶縁層を形成する段階と、前記第２絶縁層上に前記ゲートライン上を横切り、前記第２絶縁層を貫通して前記第２コンタクトパッドに各々電気的に連結されるビットラインを形成する段階と、前記ビットラインを覆う第３絶縁層を形成する段階と、前記第３絶縁層を選択的にエッチングして前記ゲートラインが縦走する方向に長く延ばして少なくとも前記第１コンタクトパッドを露出するバンド状であるが、前記ビットラインが縦走する方向に突出部位を有するバンド状のオープニングを形成する段階と、前記第３絶縁層上に前記オープニングを充填して前記第１コンタクトパッドに電気的に連結される導電層を形成する段階と、前記導電層をパターニングして前記オープニングの突出部位を充填する部分によって前記ビットラインが縦走する方向に拡張された個々のストレージ電極コンタクト体に分離する段階と、前記個々のストレージ電極コンタクト体上にストレージ電極を各々形成する段階と、を含んで構成されうる。
【００１１】
また、前記半導体素子の製造方法は、半導体基板上にゲートラインを形成する段階と、前記ゲートラインを覆う第１絶縁層を形成する段階と、前記第１絶縁層を貫通して前記ゲートライン間の前記半導体基板上に電気的に連結される第１コンタクトパッド及び第２コンタクトパッドを形成する段階と、前記第１コンタクトパッド及び前記第２コンタクトパッドを覆う第２絶縁層を形成する段階と、前記第２絶縁層上に前記ゲートライン上を横切り、前記第２絶縁層を貫通して前記第２コンタクトパッドに各々電気的に連結されるビットラインを形成する段階と、前記ビットラインを覆う第３絶縁層を形成する段階と、前記第３絶縁層を選択的にエッチングして前記ゲートラインが縦走する方向に長く延ばして少なくとも前記第１コンタクトパッドを露出するバンド状であるが、前記ビットラインが縦走する方向に突出部位と前記突出部位とに対向する位置に内側に入った部位を有するようにジグザグ形態に曲げれたバンド状のオープニングを形成する段階と、前記第３絶縁層上に前記オープニングを充填して前記第１コンタクトパッドに電気的に連結される導電層を形成する段階と、前記導電層をパターニングして前記オープニングの突出部位を充填する部分によって前記ビットラインが縦走する方向に拡張された個々のストレージ電極コンタクト体に分離する段階と、前記個々のストレージ電極コンタクト体上にストレージ電極を各々形成する段階と、を含んで構成されうる。
【００１２】
ここで、前記オープニングの突出部位は、前記ビットライン間に位置し、前記ビットラインを介して隣接する突出部位とは相反する方向に突出すように前記オープニングが形成されうる。
【００１３】
また、前記オープニングのジグザグ形態に曲げれた部位は、前記ビットライン間に位置して前記ビットラインを介して交互的に前記曲げれた方向が反対に変わるように前記オープニングが形成されうる。
【００１４】
前記オープニングは、底部の線幅が上側の線幅に比べて狭くて傾斜した側壁を有するように形成されうる。
【００１５】
この時、前記オープニングの突出部位または前記オープニングの曲げれた部位で前記オープニングの上側の境界は、前記オープニングに隣接する前記ゲートラインの上側に少なくとも重畳されるように拡張して前記オープニングが形成されうる。または、前記オープニングの突出部位または前記オープニングの曲げれた部位で前記オープニングの上側の境界は、前記オープニングに隣接する前記ゲートラインを介して位置する前記第２コンタクトパッドの上側に一部重畳されるように拡張して前記オープニングが形成されうる。この時、前記エッチングする段階は、前記オープニングの側壁が傾斜するように傾斜エッチングで行われる。
【００１６】
前記オープニングは、多数の前記ビットライン上を横切って露出するように形成されうる。この時、前記方法は、前記ビットラインが前記オープニングを形成するエッチングによって侵害されることを防止するために前記ビットラインの上側を覆うキャッピング絶縁層を形成する段階と、前記ビットラインの側壁を覆うスペーサを形成する段階とをさらに含みうる。ここで、前記導電層をパターニングする段階は、前記キャッピング絶縁層の上側の表面を露出するように前記導電層を平坦化する段階を含みうる。
【００１７】
この時、前記ストレージ電極は、最も近く隣接するストレージ電極が前記ビットラインを介して前記ビットラインが縦走する方向に対して斜め方向に配列されるように形成されうる。また、前記ストレージ電極は、円形または長方形の面積を占めるシリンダ状の３次元形状に形成されうる。前記方法は、前記シリンダ状のストレージ電極の下側部を覆い包むバッファ層を形成する段階をさらに含んで構成されうる。
【００１８】
本発明によれば、ストレージ電極が下部の半導体基板の活性領域の位置から外れるように配列・配置されることを許容するように、活性領域とストレージ電極間に十分な電気的な連結性を確保するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を提供できる。これにより、シリンダ状のストレージ電極が倒れる現象を効果的に克服できる。
【発明の効果】
【００１９】
本発明によれば、ビットラインまたはゲートラインに対してずれるように配置されるストレージ電極と下部のコンタクトパッド間に発生する誤整列を克服してストレージ電極と下部のコンタクトパッドとを電気的に十分に安定に連結させるストレージ電極コンタクト体を形成する方法を提供する。
【００２０】
ストレージ電極が平面視、ビットラインまたはゲートラインに対して交互となるように配置されれば、ストレージ電極間の倒れ現象が発生することを効果的に防止できるが、ストレージ電極の中心と下部の半導体基板の活性領域に連結されたコンタクトパッドの中心とが大きくずれることを回避できない。しかし、本発明の実施例では、ジグザグ形態のバンド状のオープニングを利用してビットラインが縦走する方向に拡張されたストレージ電極コンタクト体を形成するところを提示することによって、このようなストレージ電極とコンタクトパッドとが交互した状態を補償して電気的に安定にストレージ電極とコンタクトパッドとが連結されるように許容する。
【００２１】
また、本発明によれば、ジグザグ形態のバンド状のオープニングを形成し、このようなオープニングを充填する導電層を形成した後、ＳＡＣ過程の概念を利用して導電層を個々のストレージ電極コンタクト体に分離することによって、ストレージ電極コンタクト体のためのフォトリソグラフィ工程及びエッチング工程のような工程マージンをさらに大きく確保できる。さらに、このような過程は、別途の犠牲層または別途の付加的な導電層の導入が排除されるので、全体半導体素子の製造過程をさらに複雑にすることを防止できて実際の量産過程で実現される可能性を非常に高く提供する。
【００２２】
また、このようにビットラインが縦走する方向に十分に拡張されたストレージ電極コンタクト体を形成する方法を提供することによって、下部の埋没コンタクトパッドの中心及びその中心が一致していない配列にストレージ電極を平面上に配置することが実現されうる。すなわち、ストレージ電極をビットラインまたはゲートラインが縦走する方向に対して斜め方向に最も近く隣接するストレージ電極が位置するように、ストレージ電極の配置を新しく導入できる。このようなストレージ電極の配置によってストレージ電極間の離隔間隔をさらに広く確保できて、シリンダ状のストレージ電極の主要な問題点として認識されているストレージ電極間のブリッジ発生を効果的に防止できる。
【発明を実施するための最良の形態】
【００２３】
以下、添付図面を参照して本発明の実施例を詳細に説明する。しかし、本発明の実施例は、多様な他の形態に変形でき、本発明の範囲が後述する実施例によって限定されると解釈されてはならない。本発明の実施例は、当業者に本発明をさらに完全に説明するために提供されたものである。したがって、図面での要素の形状は、さらに明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。また、ある層が他層または半導体基板の“上”にあると記載される場合に、前記ある層は、前記他層または半導体基板に直接接触して存在でき、または、その間に第３の層が介在されうる。
【００２４】
本発明の実施例では、ストレージ電極を断面形態から見る時、四角形のシリンダ状に構成し、ストレージ電極がワードラインが縦走する方向から見る時、ビットラインが縦走する方向に交互に偏って配置される、すなわち、ジグザグ形態に配置されるところを提示する。このようなストレージ電極は、半導体基板の活性領域に直接的に十分に重畳される位置を占有し難く、このような位置でビットラインが縦走する方向に偏るか、または外れている位置を占有する。これにより、活性領域とストレージ電極間を電気的に十分に連結するのが非常に難しい。
【００２５】
このような整列マージンの不足を克服するために本発明の実施例では、ビットラインが縦走する方向に拡張されたコンタクト体、特に、ストレージ電極用のコンタクト体を提供する。このようなコンタクト体は、ビットライン方向に偏った位置を占有するストレージ電極と十分な界面をなして接触できて、活性領域とストレージ電極とを十分に電気的に連結させる役割をできる。
【００２６】
具体的に、キャパシタのストレージ電極を半導体基板上に電気的に連結させる連結構造は、埋没コンタクト（ＢＣ：Ｂｕｒｉｅｄ Ｃｏｎｔａｃｔ）、すなわち、ストレージ電極コンタクト体と半導体基板の活性領域上に接触するＢＣパッドとを導入して構成するところを本発明の実施例では提示する。この時、ストレージ電極がビットラインまたはワードラインのゲートラインが縦走する方向に対してずれるか、またはある一方向に偏って配置されても、すなわち、ビットラインが縦走する方向やワードラインが縦走する方向に対して斜め方向に配列されても、ストレージ電極とストレージ電極コンタクト体とが接触する面積が十分に提供されうるように、ストレージ電極コンタクト体がビットラインが縦走する方向に拡張される。
【００２７】
このようなストレージ電極コンタクト体を具現するために本発明の実施例では、別途の層をさらに導入せず、ジグザグ形態に左右に曲げれたバンド、すなわち、ジグザグ形態のバンド状のオープニングを形成して、ストレージ電極コンタクト体がビットラインが縦走する方向に拡張されるように誘導する。このように、ジグザグ形態のバンド状のオープニングを導入することによって、このようなオープニングを形成するためのフォトリソグラフィ工程の工程マージンまたは解像度をさらに緩和された条件で行える長所を具現できる。また、このようなオープニングを充填する導電層を個々のストレージ電極コンタクト体に分離する時、自己整列コンタクト（ＳＡＣ：Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）過程を導入することによって、工程マージンをさらに確保できる。
【００２８】
さらに、このようなオープニングが傾斜エッチングで形成されて傾斜した側壁を有するように誘導するところを提示する。これにより、ストレージ電極コンタクト体が、ビットラインを半導体基板の活性領域に電気的に連結するコンタクト体、例えば、ダイレクトコンタクト（ＤＣ：Ｄｉｒｅｃｔ Ｃｏｎｔａｃｔ）及びＤＣパッドと短絡されることを最大限防止し、ストレージ電極との接触面積を最大限確保できるように誘導するところを提示する。
【００２９】
このように本発明の実施例は、ストレージ電極コンタクト体がビットラインが縦走する方向にさらに拡張された形状に形成されて、ストレージ電極がビットラインまたはゲートラインが縦走する方向に対して斜め方向または対角線方向に相互間に配列される時、ストレージ電極コンタクト体がストレージ電極と十分な接触面積を提供するところを提示する。したがって、ストレージ電極が平面上で見る時、新しい配列に配置され、ストレージ電極が四角形の断面状のシリンダ状に形成されうる。これにより、ストレージ電極間の離隔間隔をさらに広く確保でき、ストレージ電極が倒れて互いにぶつかって発生する不良を効果的に防止できる。
【００３０】
このような本発明の実施例を添付図面を参照して、さらに具体的に説明する。
図１Ａ及び図１Ｂないし図８Ａ及び図８Ｂ、及び図９Ａないし図９Ｃは、本発明の実施例によるストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す図面である。
【００３１】
図１Ａは、半導体基板上に活性領域１１０が設定された状態を概略的に示す平面図である。図１Ｂは、半導体基板１００上に活性領域１１０が設定された状態を概略的に示すために図１Ａの１−１’の切断線に沿って概略的に示す断面図である。
【００３２】
図１Ａ及び図１Ｂを参照すれば、望ましくシリコンの半導体基板１００にトレンチ素子分離のような素子分離過程を行って、活性領域１１０を設定する素子分離領域１５０を形成する。素子分離領域１５０は、素子によって他の形態の活性領域１１０を設定できるが、図１Ａに示されたように隣接する活性領域１１０が長軸方向に配置される一字形に形成できる。このような素子分離領域１５０は、トレンチを充填するシリコン酸化物のような絶縁物質で構成されうる。
【００３３】
その後、半導体基板１００にウェル（図示せず）及びトランジスタのチャンネルを形成するためのフォトリソグラフィ工程とイオン注入工程とを進められる。
【００３４】
図２Ａは、半導体基板１００上にゲートライン２００が形成された状態を概略的に示す平面図であり、図２Ｂは、図２Ａの２−２’の切断線に沿う断面を概略的に示す断面図である。
【００３５】
図２Ａ及び図２Ｂを参照すれば、活性領域１１０を横切るライン状にゲートライン２００を多数形成する。具体的に、活性領域１１０上に存在するイオン注入過程に伴うパッド酸化層（図示せず）を湿式エッチングで除去した後、活性領域１１０に熱酸化層を成長させてゲート酸化層２１０を形成する。このようなゲート酸化層２１０は、具現しようとする素子の特性によってその厚さが変化されうる。
【００３６】
その後、ゲート酸化層２１０上にゲート層２２０，２３０及びゲートキャッピング絶縁層２６０を順次に形成する。ゲート層２２０，２３０は、導電物質を蒸着して形成されうる。例えば、導電性を有するドーピングされたポリシリコン層２２０を約１０００Å程度の厚さに蒸着し、その上にゲートの導電性向上のために金属シリサイド層を形成する。金属シリサイド層としては、例えば、タングステンシリサイド層２３０を約１０００Å程度の厚さに形成できる。タングステンシリサイド層２３０上に後続されるエッチング過程からゲートを保護するためのキャッピング絶縁層２６０にシリコン窒化物層を約２０００Å程度の厚さに蒸着する。
【００３７】
その後、フォトリソグラフィ工程とエッチング工程とを行ってキャッピング絶縁層２６０、ゲート層２２０，２３０を順次にパターニングして図２Ａに示されたように活性領域１１０を横切るゲートライン２００を多数形成する。その後、ＮＭＯＳまたはＰＭＯＳなど具現しようとするトランジスタの特性と領域とによってフォトリソグラフィ工程とイオン注入工程とを経てトランジスタのソース及びドレーン領域をＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造に形成する。
【００３８】
その後、ゲートライン２００を覆う絶縁層を蒸着し、エッチングするスペーサ形成過程を行ってゲートスペーサ２７０をゲートライン２００の側壁に形成する。ゲートスペーサ２７０は、シリコン窒化物層よりなり、ゲートライン２００の側壁を覆って保護する。
【００３９】
図３Ａは、コンタクトパッド４１０，４５０を形成した状態を概略的に示す平面図であり、図３Ｂは、図３Ａの３−３’切断線に沿う断面を概略的に示す断面図である。
【００４０】
図３Ａ及び図３Ｂを参照すれば、ゲートライン２００間を充填する第１絶縁層３００を形成する。このような第１絶縁層３００は、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化物、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）のようにギャップ充填特性に優れるシリコン酸化物で蒸着されうる。その後、このような第１絶縁層３００の上側の表面を平坦化する過程を付加的に行える。このような平坦化過程は、化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で行われるのが望ましい。
【００４１】
その後、第１絶縁層３００にＳＡＣの形成工程を利用して多数のコンタクトパッド４１０，４５０を形成する。このようなコンタクトパッド４１０，４５０は、大きくストレージ電極への電気的連結のために備わる第１コンタクトパッド４１０、すなわち、ＢＣパッドとビットラインへの電気的連結のために備わる第２コンタクトパッド４５０、すなわち、ＤＣパッドとに大別されうる。実質的に、このような第１コンタクトパッド４１０と第２コンタクトパッド４５０とは、ゲートライン２００を介して互いに離隔して位置する。
【００４２】
このようなコンタクトパッド４１０，４５０を形成する過程を、例えば、まず、フォトリソグラフィ工程と選択的なエッチング過程とを利用してビットラインコンタクトとストレージ電極コンタクトとが形成される部分の第１絶縁層３００部分を選択的に除去して活性領域１１０が露出されるようにコンタクトパッドのための第１コンタクトホールを形成する。このような第１コンタクトホールは、バンド状に形成され、第１コンタクトホールがコンタクトパッド４１０または４５０が形成される位置を多数露出できる。
【００４３】
すなわち、第１コンタクトホールがゲートライン２００を横切るように露出してゲートライン２００を２つまたは多数露出し、ゲートライン２００間の活性領域１１０を多数露出できる。このように、第１コンタクトホールをバンド状に形成することは、フォトリソグラフィ工程での露光限界を克服するのに有用である。すなわち、第１コンタクトホールのサイズが実質的にコンタクトパッド４１０または４５０個々のサイズより大きく形成されるので、第１コンタクトホールのために導入されるフォトレジストパターン（図示せず）を露光及び現像するフォトリソグラフィ工程での工程マージンをさらに広く確保できる。
【００４４】
その後、露出される活性領域１１０部分にイオン注入工程を行って、活性領域１１０とその後形成されるコンタクトパッド４１０，４５０間の接触抵抗が低くなるように誘導する。その後、Ｎ型不純物が含まれたドーピングされたポリシリコンのような導電物を約２５００Å程度の厚さに蒸着して前記第１コンタクトホールを充填する。その後、導電層をエッチバックまたはＣＭＰして、ゲートライン２００の上側に存在するゲートキャッピング絶縁層２６０の上側の表面を露出させることによって、導電層をそれぞれのコンタクトパッド４１０，４５０に分離する。
【００４５】
図４Ａは、ビットライン６００が形成された状態を概略的に示す平面図であり、図４Ｂは、図４Ａの４−４’切断線に沿う断面を概略的に示す断面図である。
【００４６】
図４Ａ及び図４Ｂを参照すれば、コンタクトパッド４１０，４５０を覆う第２絶縁層５１０を第１絶縁層３００上に形成する。このような第２絶縁層５１０は、ビットラインとＢＣパッドである第１コンタクトパッド４１０とを絶縁させるために導入される。したがって、このような第２絶縁層５１０は、シリコン酸化物のような絶縁物質よりなる。
【００４７】
次いで、フォトリソグラフィエッチング工程を利用して、第２絶縁層５１０を貫通して第２コンタクトパッド４５０、すなわち、ＤＣパッドの上側の表面を選択的に露出する第２コンタクトホール５１１を形成する。このような第２コンタクトホール５１１は、第２コンタクトパッド４５０とビットライン６００とを電気的に連結する第２コンタクト、例えば、ＤＣのために導入される。その後、第２コンタクトホール５１１を充填する第２コンタクト６０５、例えば、ＤＣを形成してビットライン６００と第２コンタクトパッド４５０とを電気的に連結させる。例えば、チタニウム窒化物（ＴｉＮ）層のような障壁金属層６１１及びタングステン（Ｗ）層のような金属導電層６５１を蒸着した後、エッチバックまたはＣＭＰで平坦化して第２コンタクトホール５１１に充填される第２コンタクト６０５を形成する。
【００４８】
次いで、ビットライン形成工程を進行して第２コンタクト６０５に電気的に連結されるビットライン６００を形成する。例えば、ＴｉＮ層のような障壁金属層６１０及びタングステン層のような金属導電層６５０を蒸着した後、パターニングしてビットライン６００を形成する。この時、第２コンタクトホール５１１を充填する第２コンタクト６０５、例えば、ＤＣがビットライン６００と第２コンタクトパッド４５０とを電気的に連結させる。
【００４９】
このようなビットライン６００の上側には、ビットラインキャッピング絶縁層６６０がシリコン窒化物層で備わり、ビットライン６００の側部には区分して示されていないが、ビットラインスペーサがシリコン窒化物層で備えられる。このようなキャッピング絶縁層６６０とスペーサとの導入は、後続されるストレージ電極コンタクト体、例えば、ＢＣを形成する工程でビットライン６００が工程過程で侵害されることを防止するために予備的に行われる。
【００５０】
図５Ａは、ビットライン６００を覆う第３絶縁層５３０上にフォトレジストパターン７１０をバンド状に導入する段階を概略的に示す平面図であり、図５Ｂは、図５Ａの５−５’切断線に沿う断面を概略的に示す断面図である。
【００５１】
図５Ａ及び図５Ｂを参照すれば、ビットライン６００を形成した後、ビットライン６００を覆う第３絶縁層５３０を形成する。例えば、ＨＤＰ酸化物、ＢＰＳＧのようなギャップ充填能力に優れるシリコン酸化物層を蒸着して第３絶縁層５３０を形成する。その後、必要に応じて第３絶縁層５３０の表面を平坦化する。このような平坦化は、ＣＭＰ過程を通じて行われる。
【００５２】
第３絶縁層５３０に第１コンタクトパッド４１０と後続して形成されるストレージ電極とを電気的に連結するＢＣ、すなわち、ストレージ電極コンタクト体のためのオープニングを形成するためのフォトリソグラフィエッチング工程に利用されるフォトレジストパターン７１０を形成する。フォトレジストパターン７１０は、第３絶縁層５３０上にバンド状に形成され、並んで配置された多数の第１コンタクトパッド４１０を覆う第３絶縁層５３０を部分を露出するように形成される。
【００５３】
この時、フォトレジストパターン７１０は、露出される領域がビットライン６００間に重畳される領域部位からビットライン６００が縦走する方向に突出し、このような突出す露出領域部位の反対部分はこのような突出す方向に折られて内側に入るように形成される。また、フォトレジストパターン７１０が露出する領域はワードライン、すなわち、ゲートライン２００が縦走する方向にこのような突出す領域と内側に曲がって入る領域とが順次に交互されるように露出される領域が具現されるように形成される。
【００５４】
すなわち、フォトレジストパターン７１０は、図５Ａに示されたように露出される領域がバンド状を有するが、ジグザグ形態に左右に屈曲されたバンド状、すなわち、ジグザグ形態のバンド状の領域を露出するように形成される。この時、屈曲される部位は、ビットライン６００間に重畳される領域であることが望ましい。このように露出される領域がジグザグ形態のバンド状に具現されるためにフォトレジストパターン７１０は、ジグザグ形態のバンド状に形成される。
【００５５】
このように、フォトレジストパターン７１０をジグザグ形態のバンド状に形成することによって、フォトレジストパターン７１０をパターニングするために導入されるフォトリソグラフィ工程で解像度をマージンをより広く確保できる。すなわち、第１コンタクトパッド４１０だけを露出するコンタクトホールを形成する時に要求されるフォトリソグラフィ工程の解像度より低い解像度のフォトリソグラフィ工程でも前記のようなジグザグ形態のバンド状のフォトレジストパターン７１０を形成できる。これは、フォトリソグラフィ工程での工程マージンをさらに確保できるということを意味する。
【００５６】
このようなフォトレジストパターン７１０は、第１コンタクトパッド４１０を覆う第３絶縁層５３０部分を第１コンタクトパッド４１０の幅より広い幅に露出するように形成されうる。これにより、フォトレジストパターン７１０のためのフォトリソグラフィ工程の解像度マージンまたは工程マージンはさらに確保できる。
【００５７】
図６Ａは、多数の第１コンタクトパッド４１０を露出するジグザグ形態のバンド状のオープニング５３１を形成する段階を概略的に示す平面図であり、図６Ｂは、図６Ａの６−６’切断線に沿う断面を概略的に示す断面図である。
【００５８】
図６Ａ及び図６Ｂを参照すれば、フォトレジストパターン（図５Ａの７１０）をエッチングマスクとして利用して露出された第３絶縁層５３０部分を選択的にエッチングしてジグザグ形態のバンド状のオープニング５３１を形成する。このようなエッチング過程は、第３絶縁層５３０がシリコン酸化物よりなる場合、シリコン酸化物に対するドライエッチング過程によって行われる。このようなエッチング過程は、少なくとも第１コンタクトパッド４１０の上側の表面が露出されるように進められる。
【００５９】
このようなエッチング過程によって形成されるジグザグ形態のバンド状のオープニング５３１は、ゲートライン２００に沿って長く形成される。したがって、図６Ａに示されたように、ジグザグ形態のバンド状のオープニング５３１が露出する領域内で多数の第１コンタクトパッド４１０が並んでいる状態で露出される。また、ジグザグ形態のバンド状のオープニング５３１は、第１コンタクトパッド４１０の横をすぎるビットライン６００を横切るように形成される。ビットライン６００は、図４Ｂに示されたようにその側面及び上面がビットラインスペーサ及びビットラインキャッピング絶縁層６６０によって保護される。ビットラインキャッピング絶縁層６６０とビットラインスペーサとは、望ましくシリコン窒化物層に具現されたので、このようなエッチング過程に十分なエッチング選択比によってビットライン６００を保護する。
【００６０】
このようなジグザグ形態のバンド状のオープニング５３１は、フォトレジストパターン７１０が露出する幅によってその幅が決まる。また、オープニング５３１は、ビットライン６００が縦走する方向に平面上で見る時、図６Ａに示されたように突出するので、誤整列が発生しても十分に第１コンタクトパッド４１０の上側の表面を露出することが可能である。したがって、このようなジグザグ形態のバンド状のオープニング５３１を形成する過程の導入によってオーバーレイマージンがさらに確保されうる。
【００６１】
また、このようなオープニング５３１は、平面上で見る時、ビットラインが縦走する方向に突出すように屈曲されているので、第１コンタクトパッド４１０に隣接する周辺部位、例えば、ゲートライン２００の上側にさらに拡張された形状を図６Ｂに示したように有する。すなわち、オープニング５３１は、ゲートライン２００上に偏った、すなわち、ビットライン６００が縦走する方向に偏った領域を露出する。このように偏って露出される領域は、図５Ａに示されたようにフォトレジストパターン７１０がジグザグ形態のバンド状を有するので、ビットライン６００を介して左右に交互的に偏る。
【００６２】
この時、図５Ａに示されたようなフォトレジストパターン７１０が露出する領域がオープニング５３１によって露出されてはならない第２コンタクトパッド４５０上に重畳されるか、または非常に隣接する領域まで拡張されうる。このように、フォトレジストパターン７１０が第２コンタクトパッド４５０上、またはこれに非常に隣接する領域まで最大限露出させることは、オープニング５３１を充填するように形成されるストレージ電極用コンタクト体、すなわち、ＢＣがビットライン６００が縦走する方向に最大限偏って拡張された上側の表面を有するように誘導するためである。
【００６３】
このようにストレージ電極用コンタクト体が最大限拡張された上側の表面を有すれば、ストレージ電極用コンタクト体上に接触するストレージ電極とストレージ電極用コンタクト体間の接触面積を最大化でき、また、ストレージ電極の配列がビットライン６００またはゲートライン２００が縦走する方向に対して斜め方向に歪曲されて配置される場合にもストレージ電極とストレージ電極用コンタクト体間の接触面積を十分に確保できる有利な点がある。
【００６４】
このような有利な点を具現し、またオープニング５３１の底部が第２コンタクトパッド４５０と最大限離隔して誘導するために、すなわち、オープニング５３１が第２コンタクトパッド４５０を露出しないように保証するために、オープニング５３１は傾斜エッチング過程で形成されることが望ましい。すなわち、オープニング５３１の底部ＣＤが上側ＣＤより小さくしてオープニング５３１の側壁が傾斜するように誘導する。このように傾斜エッチングを利用すれば、エッチングマスクとして利用されるフォトレジストパターン７１０が第２コンタクトパッド４５０上に重畳される領域を露出しても、第２コンタクトパッド４５０がオープニング５３１に露出されないように調節できる。
【００６５】
図７Ａは、第３絶縁層５３０’上にジグザグ形態のバンド状のオープニング５３１を充填する導電層８００を形成する段階を概略的に示す平面図であり、図７Ｂは、図７Ａの７−７’切断線に沿う断面を概略的に示す断面図である。
【００６６】
図７Ａ及び図７Ｂを参照すれば、ジグザグ形態のバンド状のオープニング５３１を充填する導電層８００、例えば、導電性ポリシリコン層をパターニングされた第３絶縁層５３０’上に形成する。導電性ポリシリコン層は、ジグザグ形態のバンド状のオープニング５３１を十分に充填する厚さに化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）で形成することができる。このような導電性ポリシリコン層のような導電層８００は、第３絶縁層５３０’上を覆うように延びることが望ましい。このような導電層８００は、ジグザグ形態のバンド状のオープニング５３１によって露出されるビットライン６００上を覆う。
【００６７】
図８Ａは、導電層８００を個々のストレージ電極コンタクト体８１０に分離する段階を概略的に示す平面図であり、図８Ｂは、図８Ａの８−８’切断線に沿う断面を概略的に示す断面図である。
【００６８】
図８Ａ及び図８Ｂを参照すれば、導電層８００を平坦化して個々のストレージ電極コンタクト体８１０、すなわち、ＢＣに分離する。導電層８００の平坦化は、エッチバックやＣＭＰを利用して行われ、ＣＭＰを使用することが望ましい。この時、平坦化は、ビットライン６００のキャッピング絶縁層（図４Ｂの６６０）の上側の表面が十分に露出されるように行われて、ビットライン６００のキャッピング絶縁層６６０の露出によって導電層８００を個々のストレージ電極コンタクト体８１０に分離させる。
【００６９】
このようにビットラインキャッピング絶縁層６６０が露出されるまで、平坦化過程が進められば、実質的にゲートライン２００が縦走する方向へのストレージ電極コンタクト体８１０への分離は完成される。このような平坦化過程で第３絶縁層５３０”も平坦化されてその厚さが薄くなる。ビットラインキャッピング絶縁層６６０は、望ましくシリコン窒化物よりなるので、望ましくシリコン酸化物で構成された第３絶縁層５３０”の平坦化過程で十分なエッチング選択比を具現できる。これにより、ビットラインキャッピング絶縁層６６０は、平坦化過程のエッチング終了点または研磨終了点としての役割をできる。
【００７０】
このような分離過程によって形成されるストレージ電極コンタクト体８１０は、後続に形成されるストレージ電極と下部の第１コンタクトパッド４１０とを電気的に十分に連結させるために導入される。本発明の実施例でストレージ電極は、ビットライン６００が縦走する方向から見る時、ビットライン６００に対してジグザグ形態に交互するように配列されるところを提示する。
【００７１】
すなわち、ビットライン６００に対して斜め方向に隣接するストレージ電極が配置されるようにストレージ電極を配列するところを提示する。このようなストレージ電極の配置は、ワードラインのゲートライン２００を基準にする時も同様にゲートライン２００が縦走する方向から見る時、ジグザグ形態に交互するように配置される。すなわち、ゲートライン２００に対して斜め方向に隣接するストレージ電極が配置されるようにストレージ電極が配列される。このようなストレージ電極の配置についてはその後図面を参照してさらに具体的に説明する。
【００７２】
しかし、このようにストレージ電極をビットライン６００またはゲートライン２００に対して斜め方向にずれるように配置する場合、ストレージ電極の中心と第１コンタクトパッド４１０の中心とが互いに一致せずにずれる。したがって、ストレージ電極コンタクト体８１０がストレージ電極と第１コンタクトパッド４１０間を十分に電気的に連結するためには、ストレージ電極コンタクト体８１０は、ビットライン６００が縦走する方向に長く拡張された上側の表面を有することが望ましい。
【００７３】
図７Ａ及び図７Ｂのように、ジグザグ形態のバンド状のオープニング３５１を充填するストレージ電極コンタクト体８１０は、ジグザグ形態のバンド状のオープニング３５１が前述したようにビットライン６００が縦走する方向に拡張された状態に導入されたので、ビットライン６００が縦走する方向に十分に拡張された形状を有する。
【００７４】
また、図６Ａと図８Ａとを共に参照すれば、ジグザグ形態のバンド状のオープニング３５１は、平面上で見る時にビットライン６００が縦走する方向に突出した形状を有する。このような突出の程度は、図６Ａの図面で婉曲に示されたが、オープニング３５１の底部に隣接する第２コンタクトパッド４５０が露出されない限り、第２コンタクトパッド４５０の上側に重畳されるように拡張されることもある。すなわち、オープニング３５１を充填して形成されるストレージ電極コンタクト体８１０の底部の幅は、オープニング３５１が傾斜エッチングによって傾斜した側壁を有するように形成されるので、上側の表面の幅に比べて小さなサイズを有しうるので、ストレージ電極コンタクト体８１０の上側の表面は、このような第２コンタクトパッド４５０の上側に重畳されるように拡張されることもある。
【００７５】
このようにストレージ電極コンタクト体８１０の上側の表面が第２コンタクトパッド４５０の上側に重畳されるように拡張される場合には、オープニング３５１が図６Ａに示されたこと以上にさらに深刻に屈曲して曲げれたようにジグザグ形態のバンド状に構成されればよい。すなわち、オープニング３５１のためのフォトレジストパターン（図５Ａの７１０）の曲げれた角度が図５Ａに示されたのより小さな鋭角に構成されれば、オープニング３５１のビットライン６００が縦走する方向に拡張される程度はさらに大きくなりうる。それにより、オープニング３５１を充填するように形成されるストレージ電極コンタクト体８１０の上側の表面は、ビットライン６００が縦走する方向にさらに拡張されうる。
【００７６】
このようにオープニング３５１の上側幅がビットライン６００が縦走する方向に深刻に拡張されても、オープニング３５１を形成するために行われるエッチング過程を傾斜エッチングで行えば、オープニング３５１の底部が第２コンタクトパッド４５０を露出しないように調節することが可能である。
【００７７】
また、図８Ａを参照すれば、このようにジグザグ形態のバンド状のオープニング３５１を充填する導電層８００に分離された個々のストレージ電極コンタクト体８１０は、ゲートライン２００が縦走する方向に隣接する他のストレージ電極コンタクト体８１０と相反する方向に拡張された形状を有する。これは、オープニング３５１がジグザグ形態のバンド状に構成され、ジグザグ形態のバンドの屈曲される地点をビットライン６００間に位置させることによって実現される。
【００７８】
図９Ａ、９Ｂ及び９Ｃ各々は、ストレージ電極９００を形成する段階を概略的に示す平面図及び断面図である、図９Ｂ及び図９Ｃは図９Ａの９−９’切断線に沿う断面を概略的に示す断面図である。
【００７９】
図９Ａ及び図９Ｂ、図９Ｃを参照すれば、ストレージ電極コンタクト体８１０に電気的に連結されるストレージ電極９００をシリンダ状に形成する。この時、ストレージ電極９００は、円形または長方形の断面形状に形成されうる。実質的に、長方形の断面形状を設計して意図しても、実際に具現されるストレージ電極９００は、円形に近い長方形、すなわち、角が緩慢に円形化された長方形に具現されうる。
【００８０】
ストレージ電極９００は、図９Ａの平面図で示されたように、ビットライン６００が縦走する方向またはゲートライン２００が縦走する方向に対して斜め方向に最も近く隣接するストレージ電極９００と配列されるように平面上で配置される。すなわち、ビットライン６００またはビットライン６００が縦走する方向、またはゲートライン２００が縦走する方向に対して斜め方向に最も近く隣接するストレージ電極９００が配列される。これにより、ストレージ電極９００は、ビットライン６００を基準にする時、ビットライン６００に沿ってビットライン６００に対して外れてジグザグする位置に各々配置され、ゲートライン２００が縦走する方向でもゲートライン２００に外れてジグザグする位置に配置される。
【００８１】
このように、ストレージ電極９００が配列されることによって、ストレージ電極９００間に離隔される距離をさらに確保できる。したがって、ＯＣＳ形態のキャパシタを構成する時、克服しなければならない問題点として認識されているストレージ電極の倒れ及びこのような倒れによってストレージ電極が相互ぶつかって２ビット不良が発生することを効果的に防止できる。
【００８２】
このようなストレージ電極９００は、実質的にストレージ電極コンタクト体８１０上に十分に重畳されて配置される。前述したように、ストレージ電極コンタクト体８１０は、上側にビットライン６００が縦走する方向に十分に拡張されて形成されたので、その上に形成されるストレージ電極９００と非常に高いレベルの接触面積を具現できる。たとえストレージ電極９００の中心が第１コンタクトパッド４１０の中心に対して大きくずれる位置にストレージ電極９００が配置されるが、本発明の実施例で提示されるストレージ電極コンタクト体８１０は、ビットライン６００が縦走する方向に大きく拡張された上側の表面を具現できるので、ストレージ電極９００と十分な接触面積を具現できる。
【００８３】
ストレージ電極９００をシリンダ状のような３次元形状に具現するために、図９Ｂに示されたようなモールド９５０を犠牲絶縁層に導入できる。さらに詳細に説明すれば、ストレージ電極コンタクト体８１０及び第３絶縁層５３０”上にモールド層を約１５００nm程度の厚さに形成する。
【００８４】
この時、モールド層の下には別途の第４絶縁層９１０をバッファ層に導入できる。このような第４絶縁層９１０は、電極支持層としての役割をするためのシリコン酸化物層及びモールド層を後続に除去する時、エッチング終了層として利用されるシリコン窒化物層を含んで構成されうる。エッチング終了層として望ましく利用されるシリコン窒化物層は、約５００Å程度の厚さに形成されうる。電極支持層は、必要に応じて導入される層として省略されることもある。このような電極支持層は、少なくともストレージ電極コンタクト体８１０を十分に覆われる厚さに形成されることが望ましく、約１００Åないし１０００Å程度の厚さに形成されうる。
【００８５】
第４絶縁層９１０上に形成されるモールド層は、ストレージ電極９００を形成した後に除去される層であるので、除去に容易な絶縁物質よりなることが望ましい。例えば、モールド層は、ＰＥ−ＴＥＯＳで形成されうる。
【００８６】
モールド層を蒸着した後、フォトリソグラフィエッチング工程を利用してストレージ電極９００が形成される部分を選択的に除去するパターニング過程を行う。これにより、モールド層は、ストレージ電極コンタクト体８１０の上側の表面を露出するようにパターニングされてモールド９５０に形成される。このようなモールド９５０を形成するエッチング過程は、前記エッチング終了層、すなわち、シリコン窒化物層上でエッチング終了されうる。
【００８７】
その後、モールド９５０上に露出されるストレージ電極コンタクト体８１０の上側の表面を覆うように延びる導電層９０１を形成する。このような導電層は、導電性ポリシリコンを約４００Åないし５００Å程度の厚さに化学気相蒸着して形成されうる。キャパシタをＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造のキャパシタに構成する場合、このような導電層は、ＭＩＭキャパシタの電極物質として利用される金属層に構成されうる。
【００８８】
導電層上に犠牲絶縁層（図示せず）を約３０００Åないし６０００Å程度の厚さに蒸着した後、ドライエッチングまたはＣＭＰで平坦化して図９Ｃに示されたように個々のストレージ電極９００に分離する。このような平坦化過程は、確実な分離のために導電層でモールド９５０の上側の表面が露出されるまで行われる。このためにこのような平坦化過程は、約１０００Åないし２０００Å程度エッチングして除去する。その後、犠牲絶縁層及びモールド９５０をポリシリコンとシリコン酸化物とのエッチング選択比が高いウェットエッチング過程を利用して選択的に除去する。これにより、図９Ｃに示されたようなシリンダ状のストレージ電極９００が形成される。
【００８９】
以上、本発明を具体的な実施例を通じて詳細に説明されたが、本発明はこれに限定されず、本発明の技術的思想内で当業者によってその変形や改良が可能である。
【産業上の利用可能性】
【００９０】
本発明は、例えば半導体素子を搭載する電子機器に有効的に利用されうる。
【図面の簡単な説明】
【００９１】
【図１Ａ】本発明の実施例によるストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す平面図である。
【図１Ｂ】本発明の実施例によるストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す断面図である。
【図２Ａ】本発明の実施例によるストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す平面図である。
【図２Ｂ】本発明の実施例によるストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す断面図である。
【図３Ａ】本発明の実施例によるストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す平面図である。
【図３Ｂ】本発明の実施例によるストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す断面図である。
【図４Ａ】本発明の実施例によるストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す平面図である。
【図４Ｂ】本発明の実施例によるストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す断面図である。
【図５Ａ】本発明の実施例によるストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す平面図である。
【図５Ｂ】本発明の実施例によるストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す断面図である。
【図６Ａ】本発明の実施例によるストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す平面図である。
【図６Ｂ】本発明の実施例によるストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す断面図である。
【図７Ａ】本発明の実施例によるストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す平面図である。
【図７Ｂ】本発明の実施例によるストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す断面図である。
【図８Ａ】本発明の実施例によるストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す平面図である。
【図８Ｂ】本発明の実施例によるストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す断面図である。
【図９Ａ】本発明の実施例によるストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す平面図である。
【図９Ｂ】本発明の実施例によるストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す断面図である。
【図９Ｃ】本発明の実施例によるストレージ電極と接触するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法を説明するために概略的に示す図面である。
【符号の説明】
【００９２】
１１０  活性領域
２００  ゲートライン
４１０  第１コンタクトパッド
４５０  第２コンタクトパッド
６００  ビットライン
８１０  ストレージ電極コンタクト体
９００  ストレージ電極
９，９’  切断線
【図１Ａ】
2004221595.tif 000003
【図１Ｂ】
2004221595.tif 000004
【図２Ａ】
2004221595.tif 000005
【図２Ｂ】
2004221595.tif 000006
【図３Ａ】
2004221595.tif 000007
【図３Ｂ】
2004221595.tif 000008
【図４Ａ】
2004221595.tif 000009
【図４Ｂ】
2004221595.tif 000010
【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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