(57)【要約】【課題】出力信号のオーバーシュートおよびアンダーシュートを確実に抑制することができるとともに、システムの高速化に容易にかつ十分に対応させることができる半導体装置を提供する。【解決手段】出力信号５を第１の制御回路Ｃ１および第２の制御回路Ｃ２に出力フィードバック信号（ＯＵＴ＿ＦＢＫ）２としてフィードバックさせ、第１の制御回路Ｃ１あるいは第２の制御回路Ｃ２により、出力信号５がＬからＨあるいはＨからＬへ遷移し始めてからＨあるいはＬと認識できるまでの期間は、３段構成のインバータにより信号駆動能力の増幅を維持して出力信号５の傾斜を急峻にし、出力信号５をＨあるいはＬと認識してから出力電圧が電源電圧あるいはゼロボルト電圧に達するまでの期間は、１段構成のインバータに切替えて信号駆動能力を減少させて出力信号５の傾斜を緩やかにする。【選択図】    図１
2004221909.tif 000002
【特許請求の範囲】
【請求項１】
２つのＭＯＳトランジスタからなるＣＭＯＳトランジスタを、信号の入力側から出力側に向かって、複数段連結して構成した半導体装置であって、その入力信号の論理レベルの変化に対応して出力信号が論理レベルのＬからＨへあるいはＨからＬへ遷移する期間とそれ以外の期間とで、前記ＣＭＯＳトランジスタの動作ＯＮの段数の切り替えを制御する制御回路を備え、前記制御回路を、前記遷移期間は、前記ＣＭＯＳトランジスタの全段数を動作ＯＮにし、前記遷移期間以外の期間では、前記ＣＭＯＳトランジスタの全段数のうち一部だけを動作ＯＮにして、前記ＣＭＯＳトランジスタの動作ＯＮの段数が、当該期間で必要な信号駆動能力が得られる最少限の段数となるように、前記動作ＯＮの段数を切り替え制御するよう構成したことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、複数段のＣＭＯＳトランジスタを、第１のＣＭＯＳトランジスタと第２のＣＭＯＳトランジスタと第３のＣＭＯＳトランジスタとによる３段構成とし、制御回路を、遷移期間は、全てのＣＭＯＳトランジスタを動作ＯＮにし、前記第１のＣＭＯＳトランジスタと前記第３のＣＭＯＳトランジスタとから出力信号が得られ、前記遷移期間以外の期間は、前記第１のＣＭＯＳトランジスタのみを動作ＯＮにし、前記第１のＣＭＯＳトランジスタからのみ出力信号が得られるように、前記動作ＯＮの段数を切り替え制御するよう構成したことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、入力信号を印加する入力端子と、出力信号を取り出す第１の出力端子と、制御回路として、前記入力信号の立下がりを検知して第１の論理信号を発生する第１の制御回路と、前記入力信号の立上がりを検知して第２の論理信号を発生する第２の制御回路とを設け、第１のＣＭＯＳトランジスタを、第１のＰチャネル型ＭＯＳトランジスタと第１のＮチャネル型ＭＯＳトランジスタとで形成し、第２のＣＭＯＳトランジスタを、第２のＰチャネル型ＭＯＳトランジスタと第２のＮチャネル型ＭＯＳトランジスタとで形成し、第３のＣＭＯＳトランジスタを、第３のＰチャネル型ＭＯＳトランジスタと第３のＮチャネル型ＭＯＳトランジスタとで形成し、前記入力端子を前記第１のＣＭＯＳトランジスタのゲートに接続し、前記第１のＣＭＯＳトランジスタのドレインに前記第２のＣＭＯＳトランジスタのゲートを接続し、前記第２のＣＭＯＳトランジスタのドレインに前記第３のＣＭＯＳトランジスタのゲートを接続し、前記第１のＣＭＯＳトランジスタのドレインと前記第３のＣＭＯＳトランジスタのドレインとに前記第１の出力端子を接続し、前記出力信号が論理レベルのＬからＨへ遷移する期間を第１の期間とし、前記出力信号が論理レベルのＨからＬへ遷移する期間を第２の期間とし、前記遷移期間以外の期間を、前記出力信号の電圧が、前記第１の期間終了後から電源電圧に到達するまでの期間、および前記第２の期間終了後からゼロボルト電圧に到達するまでの期間とし、前記第１の制御回路を、前記第１の期間の間、前記第２および第３のＰチャネル型ＭＯＳトランジスタをＯＮさせることで信号駆動を増幅させ、前記出力信号の電圧が前記第１の期間終了後から電源電圧に到達するまでの期間の間、前記第２および第３のＰチャネル型ＭＯＳトランジスタをＯＦＦさせることで信号駆動を減少させるように、前記切り替えを制御するよう構成し、前記第２の制御回路を、前記第２の期間の間、前記第２および第３のＮチャネル型ＭＯＳトランジスタをＯＮさせることで信号駆動を増幅させ、前記出力信号の電圧が前記第２の期間終了後からゼロボルト電圧に到達するまでの期間の間、前記第２および第３のＮチャネル型ＭＯＳトランジスタをＯＦＦさせることで信号駆動を減少させるように、前記切り替えを制御するよう構成したことを特徴とする半導体装置。
【請求項４】
請求項１から請求項３のいずれかに記載の半導体装置であって、ダンピング抵抗を有するダンピング回路を設け、前記ダンピング回路は、出力信号を、その論理レベルのＬからＨへあるいはＨからＬへ遷移した直後に、前記ダンピング抵抗を通過させるよう構成したことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、ダンピング回路として、前記第１の論理信号及び前記第２の論理信号を入力として第３の論理信号を出力する第３の制御回路と、トランスミッション・ゲートを形成する第６のＰチャネル型ＭＯＳトランジスタ及び第６のＮチャネル型ＭＯＳトランジスタとを設け、前記第６のＰチャネル型ＭＯＳトランジスタのドレインに、ノイズ除去をさせるのに十分な抵抗値をもつダンピング抵抗の一端を接続するとともに、前記ダンピング抵抗の他端に前記第６のＮチャネル型ＭＯＳトランジスタのドレインを接続し、前記ダンピング抵抗の他端と前記第６のＮチャネル型ＭＯＳトランジスタのドレインとに接続した第２の出力端子を設け、前記第３の論理信号を、前記第６のＰチャネル型ＭＯＳトランジスタ及び前記第６のＮチャネル型ＭＯＳトランジスタの各ゲートに印加するとともに、前記第１の出力端子からの出力信号を、前記第６のＰチャネル型ＭＯＳトランジスタ及び前記第６のＮチャネル型ＭＯＳトランジスタの各ソースに印加し、前記第３の制御回路を、前記第１の期間及び前記第２の期間の間は、前記第６のＮチャネル型ＭＯＳトランジスタを動作ＯＮにし、前記第１の出力端子からの出力信号が、前記第１の期間終了後から電源電圧に達するまでの期間、および前記第２の期間終了後からゼロボルト電圧に達するまでの期間は、前記第６のＰチャネル型ＭＯＳトランジスタを動作ＯＮにして、前記ダンピング抵抗を通すように、制御するよう構成したことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、前記第１、第２、第３の制御回路により、前記第１の期間の間、前記第２および第３のＰチャネル型ＭＯＳトランジスタと前記第６のＮチャネル型ＭＯＳトランジスタをＯＮさせることで信号駆動を増幅させ、前記出力信号の電圧が前記第１の期間終了後から電源電圧に到達するまでの期間の間、前記第２および第３のＰチャネル型ＭＯＳトランジスタと前記第６のＮチャネル型ＭＯＳトランジスタをＯＦＦさせるとともに、前記第６のＰチャネル型ＭＯＳトランジスタをＯＮさせることで信号駆動を減少させ、前記第２の期間の間、前記第２および第３のＮチャネル型ＭＯＳトランジスタと前記第６のＮチャネル型ＭＯＳトランジスタをＯＮさせることで信号駆動を増幅させ、前記出力信号の電圧が前記第２の期間終了後からゼロボルト電圧に到達するまでの期間の間、前記第２および第３のＮチャネル型ＭＯＳトランジスタと前記第６のＮチャネル型ＭＯＳトランジスタをＯＦＦさせるとともに、前記第６のＰチャネル型ＭＯＳトランジスタをＯＮさせることで信号駆動を減少させるように、前記切り替えを制御するよう構成したことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳトランジスタを複数段連結して構成し例えばインバータを形成する半導体装置に関するものである。
【０００２】
【従来の技術】
従来、入力信号の反転信号を出力させたい場合は、ＣＭＯＳインバータを使用することが多い。ＣＭＯＳインバータはより増幅度を高めるために、図７のように、入力信号１に対してインバータを３段構成にして増幅した後に出力信号１０を得るバッファ・タイプ（例えば、非特許文献１を参照）があり、これを使用するとインバータの増幅度が１段当たり約２０倍と言われているため、３段構成で約４００倍の増幅度を得ることができる。そのため、スレッショルド付近で鋭く信号が変化し、デジタル回路に使用する場合に有効とされている。
【０００３】
また、図９のように、２つのＣＭＯＳトランジスタのドレイン同士を接続して出力端子を設け、入力信号１及び入力信号１の遅延信号を使って、Ｐチャネル型ＭＯＳトランジスタＰ８、およびＮチャネル型ＭＯＳトランジスタＮ８のゲートをＯＮあるいはＯＦＦさせることにより、信号駆動能力を増加あるいは減少させ、オーバシュートおよびアンダーシュートを抑制する方法（例えば、特許文献１を参照）もある。
【０００４】
図９は、Ｐチャネル型ＭＯＳトランジスタＰ７及びＮチャネル型ＭＯＳトランジスタＮ７のゲートに入力信号１を印加し、それらのドレインを、Ｐチャネル型ＭＯＳトランジスタＰ８及びＮチャネル型ＭＯＳトランジスタＮ８で構成したＣＭＯＳインバータのドレインと接続して出力端子とし、この出力端子から出力信号１１が得られるように構成したものである。Ｐチャネル型ＭＯＳトランジスタＰ８のゲートには、入力信号１から制御回路Ｃ４で生成した論理信号１２を入力し、Ｎチャネル型ＭＯＳトランジスタＮ８のゲートには、入力信号１から制御回路Ｃ５で生成した論理信号１３を入力する。
【０００５】
入力信号１が論理レベルのＨｉｇｈからＬｏｗへ第１の状態遷移をしたとき、Ｐチャネル型ＭＯＳトランジスタＰ７のゲートはＯＮとなり、上記第１の状態遷移に伴って、出力信号１１はＬｏｗからＨｉｇｈへ遷移し始める。上記第１の状態遷移で、制御回路Ｃ４におけるＡＮＤ回路Ａ３の一方の入力が立上がることによりＡＮＤ回路Ａ３の出力も立上がり、論理信号１２はインバータＩ６により立下がる。このとき、Ｐチャネル型ＭＯＳトランジスタＰ８はそのゲートがＯＮされるため貫通電流が流れる。
【０００６】
つまり、出力信号１１がＬｏｗからＨｉｇｈへ遷移し始めるときには、Ｐチャネル型ＭＯＳトランジスタＰ７、Ｐ８のゲートがＯＮされるため、出力における駆動能力は、Ｐチャネル型ＭＯＳトランジスタＰ７、Ｐ８を統合した駆動能力となる。
【０００７】
その後、入力信号１が遅延回路Ｄ１で十分に遅延した後、つまり入力信号１がＨｉｇｈからＬｏｗへ状態遷移してから入力信号１が制御回路Ｃ４のインバータＩ５で反転し、遅延回路Ｄ１によりある一定時間だけ遅延および反転するとＡＮＤ回路Ａ３のもう一方の入力を立ち下げる。それにより、ＡＮＤ回路Ａ３の出力はＨｉｇｈからＬｏｗへ変化するため、Ｐチャネル型ＭＯＳトランジスタＰ８のゲートはＯＦＦされ、Ｐチャネル型ＭＯＳトランジスタＰ７のみ駆動する。
【０００８】
以上のように、出力信号１１がＬｏｗからＨｉｇｈへ遷移し始めるとき、Ｐチャネル型ＭＯＳトランジスタＰ７、Ｐ８のゲートがＯＮされるため、出力における駆動能力が増加し、その後、遅延回路によりある一定時間だけ遅延した後は、Ｐチャネル型ＭＯＳトランジスタＰ８をＯＦＦし、Ｐチャネル型ＭＯＳトランジスタＰ７のみＯＮさせ駆動能力を減少させることで、出力信号１１のオーバシュートの発生を抑制するものである。
【０００９】
同様に、入力信号１がＬｏｗからＨｉｇｈへ第２の状態遷移をしたときも、Ｎチャネル型ＭＯＳトランジスタＮ７のゲートはＯＮとなり、上記第２の状態遷移に伴って、出力信号１１はＨｉｇｈからＬｏｗへ遷移し始める。上記第２の状態遷移で、制御回路Ｃ５におけるＡＮＤ回路Ａ４の一方の入力が立上がることにより、ＡＮＤ回路Ａ４の出力で立上がり、論理信号１３は立上がる。このとき、Ｎチャネル型ＭＯＳトランジスタＮ８には、そのゲートがＯＮされるため、貫通電流が流れる。
【００１０】
つまり、出力信号１１がＨｉｇｈからＬｏｗへ遷移し始めるときには、Ｎチャネル型ＭＯＳトランジスタＮ７、Ｎ８のゲートがＯＮされるため、出力における駆動能力はＮチャネル型ＭＯＳトランジスタＮ７、Ｎ８を統合した駆動能力となる。
【００１１】
その後、入力信号１が遅延回路Ｄ２で十分に遅延した後、つまり入力信号１がＬｏｗからＨｉｇｈへ状態遷移してから、入力信号１が制御回路Ｃ５の遅延回路Ｄ２によりある一定時間だけ遅延および反転すると、ＡＮＤ回路Ａ４のもう一方の入力を立ち下げる。それにより、ＡＮＤ回路Ａ４出力はＨｉｇｈからＬｏｗへ変化するため、Ｎチャネル型ＭＯＳトランジスタＮ８のゲートはＯＦＦされ、Ｎチャネル型ＭＯＳトランジスタＮ７のみ駆動する。
【００１２】
以上のように、出力信号１１がＨｉｇｈからＬｏｗへ遷移し始めるとき、Ｎチャネル型ＭＯＳトランジスタＮ７、Ｎ８のゲートがＯＮされるため、出力における駆動能力が増加し、その後、遅延回路Ｄ２によりある一定時間だけ遅延した後は、Ｎチャネル型ＭＯＳトランジスタＮ８をＯＦＦし、Ｎチャネル型ＭＯＳトランジスタＮ７のみＯＮさせて駆動能力を減少させることで、出力信号１１のアンダーシュートの発生を抑制するものである。
【００１３】
【非特許文献１】
ＣＱ出版社  「トランジスタ技術  ＳＰＥＣＩＡＬ  特集Ｃ−ＭＯＳ標準ロジックＩＣ活用マニュアル  Ｎｏ．４」Ｐ．３０−３１
【００１４】
【特許文献１】
特開２０００−１７４６０６号公報（第１３頁、第１図）
【００１５】
【発明が解決しようとする課題】
しかしながら上記のような従来の半導体装置では、以下のような問題点を有していた。
【００１６】
例えば、図７の構成では、インバータを３段構成にすることで、入力信号１に対して、出力信号１０の駆動能力が増加し、出力信号１０の立上がりあるいは立下がりの傾斜が急峻になり、確かに高速動作に適しているようにみえるが、図８のように、入力信号１の波形ＩＮ１における急峻な信号の立上がりあるいは立下がりによる急激な貫通電流増加により、出力信号１０の波形ＯＵＴ１０に、オーバーシュートＰＮＴ５や、アンダーシュートＰＮＴ６のような波形が発生する可能性がある。
【００１７】
また、図９では、制御回路Ｃ４によるＰチャネル型ＭＯＳトランジスタＰ８のゲートのＯＮあるいはＯＦＦにより信号駆動能力を増加させたり減少させることで、出力信号１１のオーバーシュートを抑制し、また制御回路Ｃ５によるＮチャネル型ＭＯＳトランジスタＮ８のゲートのＯＮあるいはＯＦＦにより信号駆動能力を増加させたり減少させることで、出力信号１１のアンダーシュートを抑制している。この場合、Ｐチャネル型ＭＯＳトランジスタＰ８およびＮチャネル型ＭＯＳトランジスタＮ８のゲートをＯＮする期間が、それぞれ制御回路Ｃ４および制御回路Ｃ５の遅延回路Ｄ１およびＤ２に依存するため、遅延時間を誤ると次のような問題が発生する。
【００１８】
例えば、図１０のように、入力信号ＩＮ１がＨｉｇｈからＬｏｗへ遷移する場合、つまり出力信号ＯＵＴ１１がＬｏｗからＨｉｇｈへ遷移し始める場合を考える。出力信号ＯＵＴ１１がＬｏｗからＨｉｇｈへ遷移し始めてから論理レベルがＨｉｇｈと認識されるまでの期間ｔ４２が、制御回路Ｃ４の遅延回路Ｄ１による遅延差、つまりＰチャネル型ＭＯＳトランジスタＰ８のゲートをＯＮし続ける期間ｔ４１よりも十分に短いとき、オーバーシュートが発生する。
【００１９】
同様に、入力信号ＩＮ１がＬｏｗからＨｉｇｈへ遷移する場合、つまり出力信号ＯＵＴ１１がＨｉｇｈからＬｏｗへ遷移し始める場合を考える。出力信号ＯＵＴ１１がＨｉｇｈからＬｏｗへ遷移し始めてから論理レベルがＬｏｗと認識されるまでの期間ｔ５２が、制御回路Ｃ５の遅延回路Ｄ２による遅延差、つまりＮチャネル型ＭＯＳトランジスタＮ８のゲートをＯＮし続ける期間ｔ５１よりも十分に短いとき、アンダーシュートが発生する。
【００２０】
次に、図１１のように、入力信号ＩＮがＨｉｇｈからＬｏｗへ遷移する場合、つまり出力信号ＯＵＴ１１がＬｏｗからＨｉｇｈへ遷移し始める場合を考える。出力信号ＯＵＴ１１がＬｏｗからＨｉｇｈへ遷移し始めてから論理レベルがＨｉｇｈと認識されるまでの期間ｔ４４が、制御回路Ｃ４の遅延回路Ｄ１による遅延差、つまりＰチャネル型ＭＯＳトランジスタＰ８のゲートをＯＮし続ける期間ｔ４３よりも十分に長いとき、出力信号ＯＵＴ１１の信号駆動増幅期間が短かすぎるために、出力信号の立上がりの傾斜が即座に緩やかになり、高速動作には不適切である。
【００２１】
同様に、入力信号ＩＮ１がＬｏｗからＨｉｇｈへ遷移する場合、つまり出力信号ＯＵＴ１１がＨｉｇｈからＬｏｗへ遷移し始める場合を考える。出力信号ＯＵＴ１１がＨｉｇｈからＬｏｗへ遷移し始めてから論理レベルがＬｏｗと認識されるまでの期間ｔ５４が、制御回路Ｃ５の遅延回路Ｄ２による遅延差、つまりＮチャネル型ＭＯＳトランジスタＮ８のゲートをＯＮし続ける期間ｔ５３よりも十分に長いとき、出力信号の信号駆動増幅期間が短かすぎるために、出力信号の立下がりの傾斜が即座に緩やかになり、高速動作には不適切である。
【００２２】
つまり、出力信号ＯＵＴ１１の論理レベルがＬｏｗからＨｉｇｈへあるいはＨｉｇｈからＬｏｗへ遷移する期間と全く同時間だけ、遅延回路で遅延させる必要があり、その遅延調整は難しいという問題点を有していた。
【００２３】
本発明は、上記従来の問題点を解決するもので、出力信号のＬからＨあるいはＨからＬへの論理レベルの変化時にもオーバーシュートおよびアンダーシュートを確実に抑制することができるとともに、システムの高速化に容易にかつ十分に対応させることができる半導体装置を提供する。
【００２４】
【課題を解決するための手段】
上記の課題を解決するために本発明の請求項１に記載の半導体装置は、２つのＭＯＳトランジスタからなるＣＭＯＳトランジスタを、信号の入力側から出力側に向かって、複数段連結して構成した半導体装置であって、その入力信号の論理レベルの変化に対応して出力信号が論理レベルのＬからＨへあるいはＨからＬへ遷移する期間とそれ以外の期間とで、前記ＣＭＯＳトランジスタの動作ＯＮの段数の切り替えを制御する制御回路を備え、前記制御回路を、前記遷移期間は、前記ＣＭＯＳトランジスタの全段数を動作ＯＮにし、前記遷移期間以外の期間では、前記ＣＭＯＳトランジスタの全段数のうち一部だけを動作ＯＮにして、前記ＣＭＯＳトランジスタの動作ＯＮの段数が、当該期間で必要な信号駆動能力が得られる最少限の段数となるように、前記動作ＯＮの段数を切り替え制御するよう構成したことを特徴とする。
【００２５】
また、本発明の請求項２に記載の半導体装置は、請求項１に記載の半導体装置であって、複数段のＣＭＯＳトランジスタを、第１のＣＭＯＳトランジスタと第２のＣＭＯＳトランジスタと第３のＣＭＯＳトランジスタとによる３段構成とし、制御回路を、遷移期間は、全てのＣＭＯＳトランジスタを動作ＯＮにし、前記第１のＣＭＯＳトランジスタと前記第３のＣＭＯＳトランジスタとから出力信号が得られ、前記遷移期間以外の期間は、前記第１のＣＭＯＳトランジスタのみを動作ＯＮにし、前記第１のＣＭＯＳトランジスタからのみ出力信号が得られるように、前記動作ＯＮの段数を切り替え制御するよう構成したことを特徴とする。
【００２６】
また、本発明の請求項３に記載の半導体装置は、請求項２に記載の半導体装置であって、入力信号を印加する入力端子と、出力信号を取り出す第１の出力端子と、制御回路として、前記入力信号の立下がりを検知して第１の論理信号を発生する第１の制御回路と、前記入力信号の立上がりを検知して第２の論理信号を発生する第２の制御回路とを設け、第１のＣＭＯＳトランジスタを、第１のＰチャネル型ＭＯＳトランジスタと第１のＮチャネル型ＭＯＳトランジスタとで形成し、第２のＣＭＯＳトランジスタを、第２のＰチャネル型ＭＯＳトランジスタと第２のＮチャネル型ＭＯＳトランジスタとで形成し、第３のＣＭＯＳトランジスタを、第３のＰチャネル型ＭＯＳトランジスタと第３のＮチャネル型ＭＯＳトランジスタとで形成し、前記入力端子を前記第１のＣＭＯＳトランジスタのゲートに接続し、前記第１のＣＭＯＳトランジスタのドレインに前記第２のＣＭＯＳトランジスタのゲートを接続し、前記第２のＣＭＯＳトランジスタのドレインに前記第３のＣＭＯＳトランジスタのゲートを接続し、前記第１のＣＭＯＳトランジスタのドレインと前記第３のＣＭＯＳトランジスタのドレインとに前記第１の出力端子を接続し、前記出力信号が論理レベルのＬからＨへ遷移する期間を第１の期間とし、前記出力信号が論理レベルのＨからＬへ遷移する期間を第２の期間とし、前記遷移期間以外の期間を、前記出力信号の電圧が、前記第１の期間終了後から電源電圧に到達するまでの期間、および前記第２の期間終了後からゼロボルト電圧に到達するまでの期間とし、前記第１の制御回路を、前記第１の期間の間、前記第２および第３のＰチャネル型ＭＯＳトランジスタをＯＮさせることで信号駆動を増幅させ、前記出力信号の電圧が前記第１の期間終了後から電源電圧に到達するまでの期間の間、前記第２および第３のＰチャネル型ＭＯＳトランジスタをＯＦＦさせることで信号駆動を減少させるように、前記切り替えを制御するよう構成し、前記第２の制御回路を、前記第２の期間の間、前記第２および第３のＮチャネル型ＭＯＳトランジスタをＯＮさせることで信号駆動を増幅させ、前記出力信号の電圧が前記第２の期間終了後からゼロボルト電圧に到達するまでの期間の間、前記第２および第３のＮチャネル型ＭＯＳトランジスタをＯＦＦさせることで信号駆動を減少させるように、前記切り替えを制御するよう構成したことを特徴とする。
【００２７】
また、本発明の請求項４に記載の半導体装置は、請求項１から請求項３のいずれかに記載の半導体装置であって、ダンピング抵抗を有するダンピング回路を設け、前記ダンピング回路は、出力信号を、その論理レベルのＬからＨへあるいはＨからＬへ遷移した直後に、前記ダンピング抵抗を通過させるよう構成したことを特徴とする。
【００２８】
また、本発明の請求項５に記載の半導体装置は、請求項４に記載の半導体装置であって、ダンピング回路として、前記第１の論理信号及び前記第２の論理信号を入力として第３の論理信号を出力する第３の制御回路と、トランスミッション・ゲートを形成する第６のＰチャネル型ＭＯＳトランジスタ及び第６のＮチャネル型ＭＯＳトランジスタとを設け、前記第６のＰチャネル型ＭＯＳトランジスタのドレインに、ノイズ除去をさせるのに十分な抵抗値をもつダンピング抵抗の一端を接続するとともに、前記ダンピング抵抗の他端に前記第６のＮチャネル型ＭＯＳトランジスタのドレインを接続し、前記ダンピング抵抗の他端と前記第６のＮチャネル型ＭＯＳトランジスタのドレインとに接続した第２の出力端子を設け、前記第３の論理信号を、前記第６のＰチャネル型ＭＯＳトランジスタ及び前記第６のＮチャネル型ＭＯＳトランジスタの各ゲートに印加するとともに、前記第１の出力端子からの出力信号を、前記第６のＰチャネル型ＭＯＳトランジスタ及び前記第６のＮチャネル型ＭＯＳトランジスタの各ソースに印加し、前記第３の制御回路を、前記第１の期間及び前記第２の期間の間は、前記第６のＮチャネル型ＭＯＳトランジスタを動作ＯＮにし、前記第１の出力端子からの出力信号が、前記第１の期間終了後から電源電圧に達するまでの期間、および前記第２の期間終了後からゼロボルト電圧に達するまでの期間は、前記第６のＰチャネル型ＭＯＳトランジスタを動作ＯＮにして、前記ダンピング抵抗を通すように、制御するよう構成したことを特徴とする。
【００２９】
また、本発明の請求項６に記載の半導体装置は、請求項５に記載の半導体装置であって、前記第１、第２、第３の制御回路により、前記第１の期間の間、前記第２および第３のＰチャネル型ＭＯＳトランジスタと前記第６のＮチャネル型ＭＯＳトランジスタをＯＮさせることで信号駆動を増幅させ、前記出力信号の電圧が前記第１の期間終了後から電源電圧に到達するまでの期間の間、前記第２および第３のＰチャネル型ＭＯＳトランジスタと前記第６のＮチャネル型ＭＯＳトランジスタをＯＦＦさせるとともに、前記第６のＰチャネル型ＭＯＳトランジスタをＯＮさせることで信号駆動を減少させ、前記第２の期間の間、前記第２および第３のＮチャネル型ＭＯＳトランジスタと前記第６のＮチャネル型ＭＯＳトランジスタをＯＮさせることで信号駆動を増幅させ、前記出力信号の電圧が前記第２の期間終了後からゼロボルト電圧に到達するまでの期間の間、前記第２および第３のＮチャネル型ＭＯＳトランジスタと前記第６のＮチャネル型ＭＯＳトランジスタをＯＦＦさせるとともに、前記第６のＰチャネル型ＭＯＳトランジスタをＯＮさせることで信号駆動を減少させるように、前記切り替えを制御するよう構成したことを特徴とする。
【００３０】
以上により、出力信号がＬからＨあるいはＨからＬへ遷移し始めてからＨあるいはＬと認識できるまでの遷移期間だけ、信号駆動能力を増幅させて出力信号の傾斜を急峻にし、出力信号をＨあるいはＬと認識してから出力電圧が電源電圧あるいはゼロボルト電圧に達するまでの期間は、信号駆動能力を減少させて出力信号の傾斜を緩やかにすることができる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を示す半導体装置について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の半導体装置について説明する。
【００３２】
図１は本実施の形態１の半導体装置の構成を示す回路図である。本実施の形態１の半導体装置は、図１のように、第１のＰチャネル型ＭＯＳトランジスタＰ１及び第１のＮチャネル型ＭＯＳトランジスタＮ１から構成される第１のＣＭＯＳトランジスタのドレインに、第２のＰチャネル型ＭＯＳトランジスタＰ２及び第２のＮチャネル型ＭＯＳトランジスタＮ２から構成される第２のＣＭＯＳトランジスタのゲートを接続し、第２のＣＭＯＳトランジスタのドレインに、第３のＰチャネル型ＭＯＳトランジスタＰ３及び第３のＮチャネル型ＭＯＳトランジスタＮ３から構成される第３のＣＭＯＳトランジスタのゲートを接続し、第１のＣＭＯＳトランジスタのドレインと第３のＣＭＯＳトランジスタのドレインを接続した第１の出力端子を設ける。
【００３３】
第２のＰチャネル型ＭＯＳトランジスタＰ２のソースには第４のＰチャネル型ＭＯＳトランジスタＰ４のドレインを接続し、第２のＮチャネル型ＭＯＳトランジスタＮ２のソースには第４のＮチャネル型ＭＯＳトランジスタＮ４のドレインを接続する。第４のＰチャネル型ＭＯＳトランジスタＰ４のソースは電源端子ＶＤＤに、第４のＮチャネル型ＭＯＳトランジスタＮ４のソースはグランド端子ＧＮＤに、それぞれ接続されている。
【００３４】
第３のＰチャネル型ＭＯＳトランジスタＰ３のソースには第５のＰチャネル型ＭＯＳトランジスタＰ５のドレインを接続し、第３のＮチャネル型ＭＯＳトランジスタＮ３のソースには第５のＮチャネル型ＭＯＳトランジスタＮ５のドレインを接続する。第５のＰチャネル型ＭＯＳトランジスタＰ５のソースは電源端子ＶＤＤに、第５のＮチャネル型ＭＯＳトランジスタＮ５のソースはグランド端子ＧＮＤに、それぞれ接続されている。
【００３５】
第１のＣＭＯＳトランジスタのＰチャネル、Ｎチャネルの各ゲートには入力信号１を印加し、この入力信号１の立下がりを検知して第１の論理信号３を発生する第１の制御回路Ｃ１を設け、また入力信号１の立上がりを検知して第２の論理信号４を発生する第２の制御回路Ｃ２を設ける。
【００３６】
第１の論理信号３を第４のＰチャネル型ＭＯＳトランジスタＰ４及び第５のＰチャネル型ＭＯＳトランジスタＰ５の各ゲートへ印加し、第１の出力端子からフィードバックされる出力フィードバック信号２の立上がりから出力信号５の論理レベルがＨｉｇｈと見なせるまでの第１の期間の間（出力信号５の論理レベルがＬｏｗからＨｉｇｈへの遷移段階）、第１の論理信号３をＬｏｗにすることにより、第１の期間の間、第４のＰチャネル型ＭＯＳトランジスタＰ４及び第５のＰチャネル型ＭＯＳトランジスタＰ５をＯＮさせる。
【００３７】
一方、出力信号５の論理レベルがＬｏｗからＨｉｇｈへの遷移段階では、第２のＰチャネル型ＭＯＳトランジスタＰ２のゲートがＯＮされるため、電源端子ＶＤＤから第２のＰチャネル型ＭＯＳトランジスタＰ２のドレインへ向かって貫通電流が流れる。同様に、出力信号５の論理レベルがＬｏｗからＨｉｇｈへの遷移段階では、第３のＰチャネル型ＭＯＳトランジスタＰ３のゲートがＯＮされるため、電源端子ＶＤＤから第３のＰチャネル型ＭＯＳトランジスタＰ３のドレインへ向かって貫通電流が流れる。
【００３８】
つまり、出力信号５のＬｏｗからＨｉｇｈへの遷移段階である第１の期間の間は、第１、第２、第３、第４、第５のＰチャネル型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５の全てのゲートがＯＮされるため、出力における駆動能力は第１、第２、第３のＰチャネル型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ３を統合した３段構成のインバータによる駆動能力となる。
【００３９】
出力信号５の論理レベルがＨｉｇｈへ遷移した直後から出力電圧が電源電圧に到達するまでは、第４、第５のＰチャネル型ＭＯＳトランジスタＰ４、Ｐ５のゲートをＯＦＦすることで、駆動能力を減少させる。
【００４０】
以上のようにして、出力信号５のオーバーシュートを抑制する。
また、第２の論理信号４を第４のＮチャネル型ＭＯＳトランジスタＮ４及び第５のＮチャネル型ＭＯＳトランジスタＮ５の各ゲートへ印加し、第１の出力端子からフィードバックされる出力フィードバック信号２の立下がりから出力信号５の論理レベルがＬｏｗと見なせるまでの第２の期間の間（出力信号５の論理レベルがＨｉｇｈからＬｏｗへの遷移段階）、第２の論理信号４をＨｉｇｈにすることにより、第２の期間の間、第４のＮチャネル型ＭＯＳトランジスタＮ４及び第５のＮチャネル型ＭＯＳトランジスタＮ５をＯＮさせる。
【００４１】
一方、出力信号５の論理レベルがＨｉｇｈからＬｏｗへの遷移段階では、第２のＮチャネル型ＭＯＳトランジスタＮ２のゲートがＯＮされるため、第２のＮチャネル型ＭＯＳトランジスタＮ２のドレインからグランド端子ＧＮＤへ向かって貫通電流が流れる。同様に、出力信号５の論理レベルがＨｉｇｈからＬｏｗへの遷移段階では、第３のＮチャネル型ＭＯＳトランジスタＮ３のゲートがＯＮされるため、第３のＮチャネル型ＭＯＳトランジスタＮ３のドレインからグランド端子ＧＮＤへ向かって貫通電流が流れる。
【００４２】
つまり、出力信号５のＨｉｇｈからＬｏｗへの遷移段階である第２の期間の間は、第１、第２、第３、第４、第５のＮチャネル型ＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５の全てのゲートがＯＮされるため、出力における駆動能力は第１、第２、第３のＮチャネル型ＭＯＳトランジスタＮ１、Ｎ２、Ｎ３を統合した３段構成のインバータによる駆動能力となる。
【００４３】
出力信号５の論理レベルがＬｏｗへ遷移した直後から出力電圧がゼロボルト電圧に到達するまでは、第４、第５のＮチャネル型ＭＯＳトランジスタＮ４、Ｎ５のゲートをＯＦＦすることで、駆動能力を減少させる。
【００４４】
以上のようにして、出力信号５のアンダーシュートを抑制する。
第１の論理信号３及び第２の論理信号４のＡＣタイミング波形を、それぞれ図２のＬＯＧ３及びＬＯＧ４に示し、第１の制御回路Ｃ１及び第２の制御回路Ｃ２の真理値表及び論理回路構成を、図３（ａ）及び図３（ｂ）に示す。
【００４５】
なお、本実施の形態１において、第１の制御回路Ｃ１の入力段回路のスレッショルド・レベルを、電源電圧に近くなるように設定するとともに、第２の制御回路Ｃ２の入力段回路のスレッショルド・レベルを、ゼロボルト電圧に近くなるように設定することにより、より高速動作に対応させることができる。
【００４６】
ここで、さらに高速動作に対応させるため、第１の制御回路Ｃ１の入力段回路のスレッショルド・レベルを、電源電圧に限りなく近くなるように設定するとともに、第２の制御回路Ｃ２の入力段回路のスレッショルド・レベルを、ゼロボルト電圧に限りなく近くなるように設定した場合には、図４に示すように、出力信号ＯＵＴ５の論理レベルが、ＬｏｗからＨｉｇｈへあるいはＨｉｇｈからＬｏｗへ遷移した直後に、オーバーシュートＰＮＴ１及びアンダーシュートＰＮＴ２を発生させる可能性がある。
【００４７】
これを抑制するため、ダンピング抵抗を備えた回路（以下、ダンピング回路と記す）を搭載し、出力信号５の論理レベルがＬｏｗからＨｉｇｈへあるいはＨｉｇｈからＬｏｗへ遷移した直後に、ダンピング抵抗を通過させることにより、信号の変化をより緩やかにすることを特徴とする半導体装置を次に説明する。
（実施の形態２）
本発明の実施の形態２の半導体装置について説明する。
【００４８】
図５は本実施の形態２の半導体装置の構成を示す回路図である。本実施の形態２の半導体装置は、図５のように、第１の論理信号３及び第２の論理信号４を入力とした第３の制御回路Ｃ３を設け、第３の制御回路Ｃ３からの出力信号である第３の論理信号７を、トランスミッション・ゲートを形成している第６のＰチャネル型ＭＯＳトランジスタＰ６のゲート及び第６のＮチャネル型ＭＯＳトランジスタのゲートＮ６に印加し、第６のＰチャネル型ＭＯＳトランジスタＰ６及び第６のＮチャネル型ＭＯＳトランジスタＮ６のソースには、第１の出力端子から出力される第１の出力信号５を印加する。
【００４９】
また、第６のＰチャネル型ＭＯＳトランジスタＰ６のドレインには、ノイズを除去するのに十分な抵抗値をもつダンピング抵抗Ｒを接続し、ダンピング抵抗Ｒのもう片側の端子には第６のＮチャネル型ＭＯＳトランジスタＮ６のドレインを接続し、その接続点に第２の出力信号６を取り出す第２の出力端子を設ける。
【００５０】
以上のようにダンピング回路を構成する。
このようなダンピング回路を設けることにより、第３の制御回路Ｃ３によって、出力信号５がＬｏｗからＨｉｇｈへあるいはＨｉｇｈからＬｏｗへの遷移段階では、第６のＮチャネル型ＭＯＳトランジスタＮ６をＯＮすることで、出力信号５の傾斜を急峻にし、また、出力信号５がＨｉｇｈへ遷移してから出力電圧が電源電圧に到達するまで、あるいは出力信号５がＬｏｗへ遷移してから出力電圧がゼロボルト電圧に到達するまでは、第６のＮチャネル型ＭＯＳトランジスタＮ６をＯＦＦするとともに、第６のＰチャネル型ＭＯＳトランジスタＰ６をＯＮして、出力信号５をダンピング抵抗Ｒを通じて第２の出力信号６として第２の出力端子から出力することで、図６に示すように、出力信号６の傾斜を実施の形態１の場合よりもさらに緩やかにして、さらに高速動作に対応させることができ、出力信号に発生するオーバーシュートあるいはアンダーシュートを、波形部分ＰＮＴ３、ＰＮＴ４のように確実に抑制することができる。
【００５１】
なお、第３の制御回路Ｃ３の内部では、第１の論理信号３の反転信号と第２の論理信号４をＯＲ回路ＯＲ１を通して第３の論理信号７として出力する。
【００５２】
【発明の効果】
以上のように本発明によれば、出力信号が論理レベルのＬからＨへの遷移を完了するまでは信号駆動能力の増幅を維持し、出力信号が論理レベルのＨへ遷移した直後から出力電圧が電源電圧に到達するまでは信号駆動能力を減少させるとともに、出力信号が論理レベルのＨからＬへの遷移を完了するまでは信号駆動能力の増幅を維持し、出力信号が論理レベルのＬへ遷移した直後から出力電圧がゼロボルト電圧に到達するまでは信号駆動能力を減少させることにより、出力信号がＬからＨあるいはＨからＬへ遷移し始めてからＨあるいはＬと認識できるまでの遷移期間だけ、信号駆動能力を増幅させて出力信号の傾斜を急峻にし、出力信号をＨあるいはＬと認識してから出力電圧が電源電圧あるいはゼロボルト電圧に達するまでの期間は、信号駆動能力を減少させて出力信号の傾斜を緩やかにすることができる。
【００５３】
そのため、出力信号のＬからＨあるいはＨからＬへの論理レベルの変化時にもオーバーシュートおよびアンダーシュートを確実に抑制することができるとともに、システムの高速化に容易にかつ十分に対応させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置の構成を示す回路図
【図２】図１における各部信号の関係を示すＡＣタイミング図
【図３】図１における制御回路（１）及び（２）の動作を示す真理値説明図及び回路図
【図４】図１における高速動作時の入出力信号の関係を示す波形図
【図５】本発明の実施の形態２の半導体装置の構成を示す回路図
【図６】図５における高速動作時の入出力信号の関係を示す波形図
【図７】従来の半導体装置の構成を示す回路図
【図８】図７における入出力信号の関係を示す波形図
【図９】従来の半導体装置の他の構成を示す回路図
【図１０】図９における各部信号の関係を示すＡＣタイミング図
【図１１】図９における各部信号の関係を示す他のＡＣタイミング図
【符号の説明】
１    入力信号
２    出力フィードバック信号（ＯＵＴ＿ＦＢＫ）
３    第１の論理信号
４    第２の論理信号
５    第１の出力信号
６    第２の出力信号
７    第３の論理信号
１０、１１    出力信号
Ａ１、Ａ２    ＡＮＤ回路
Ｉ１、Ｉ２、Ｉ３、Ｉ４    インバータ
ＯＲ１    ＯＲ回路
Ｒ    ダンピング抵抗
Ｃ１    第１の制御回路
Ｃ２    第２の制御回路
Ｃ３    第３の制御回路
Ｃ４    第４の制御回路
Ｃ５    第５の制御回路
Ｐ１    第１のＰチャネル型ＭＯＳトランジスタ
Ｐ２    第２のＰチャネル型ＭＯＳトランジスタ
Ｐ３    第３のＰチャネル型ＭＯＳトランジスタ
Ｐ４    第４のＰチャネル型ＭＯＳトランジスタ
Ｐ５    第５のＰチャネル型ＭＯＳトランジスタ
Ｐ６    第６のＰチャネル型ＭＯＳトランジスタ
Ｎ１    第１のＮチャネル型ＭＯＳトランジスタ
Ｎ２    第２のＮチャネル型ＭＯＳトランジスタ
Ｎ３    第３のＮチャネル型ＭＯＳトランジスタ
Ｎ４    第４のＮチャネル型ＭＯＳトランジスタ
Ｎ５    第５のＮチャネル型ＭＯＳトランジスタ
Ｎ６    第６のＮチャネル型ＭＯＳトランジスタ
ＩＮ１    入力信号１の波形
ＯＵＴ＿ＦＢＫ２    出力フィードバック信号２の波形
ＰＮＴ１、ＰＮＴ５    オーバーシュート
ＰＮＴ２、ＰＮＴ６    アンダーシュート
ＰＮＴ３    オーバーシュートの波形改善部分
ＰＮＴ４    アンダーシュートの波形改善部分
ＬＯＧ３    論理信号３の波形
ＬＯＧ４    論理信号４の波形
ＬＯＧ１２    論理信号１２の波形
ＬＯＧ１３    論理信号１３の波形
ＯＵＴ５    出力信号５の波形
ＯＵＴ６    出力信号６の波形
ＯＵＴ１０    出力信号１０の波形
ＯＵＴ１１    出力信号１１の波形
ＧＮＤ    グランド端子
ＶＤＤ    電源端子
【図１】
2004221909.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004221909.tif 000009
【図８】
2004221909.tif 000010
【図９】
2004221909.tif 000011
【図１０】
2004221909.tif 000012
【図１１】
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