(57)【要約】【課題】スイッチング特性と耐圧特性の優れた半導体装置を提供すること。【解決手段】半導体基板の一方の主面上に半導体基板と反対の導電型を有する第１の半導体領域とこの第１の半導体領域と同じ導電型を有する第２の半導体領域が第１の半導体領域を取り囲むように隣接又は一部が重なるように形成し、第２の半導体領域は、逆バイアス印加に完全空乏化するような不純物濃度によって形成する。【選択図】  図１
2004221456.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１層以上の第１導電型の半導体領域が形成されている半導体基板と、この半導体基板の一方の主面上に第２導電型を有する第１の半導体領域とこの第１の半導体領域と同じ導電型を有する第２の半導体領域が前記第１の半導体領域を取り囲むように隣接又は一部が重なって形成され、かつ、前記第１の半導体領域の表面には第１の電極が、また、前記半導体基板の主面と反対側面には第２の電極がそれぞれ接続されている半導体装置であって、
前記第２の半導体領域は、逆バイアスの動作電圧を印加した際に完全空乏化するような不純物濃度によって形成されていることを特徴とする半導体装置。
【請求項２】
前記第１の半導体領域よりも前記第２の半導体領域の方が、前記電極とのコンタクト面からの深さが深く形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板の一方の主面上に形成されているチャネルストッパと前記第１の半導体領域との間隔は、２００μｍ以下であることを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
前記半導体基板主面の不純物濃度が１×１０１６ｃｍ−３以下であることを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項５】
前記第２の半導体領域は、ベース領域内での前記第１の電極と前記第１の半導体領域のコンタクト面からの深さが３μｍ以上あることを特徴とする請求項３又は請求項４記載の半導体装置。
【請求項６】
前記第１の半導体領域は、前記電極とのコンタクト面から３μｍ以下の深さにより形成されていることを特徴とする請求項３乃至請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２の半導体領域は、表面濃度が１×１０１８ｃｍ−３以下であることを特徴とする請求項２乃至請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１の電極は、前記第２の半導体領域の表面に酸化膜を介して、前記第１の半導体領域の前記第２の半導体領域側の端部よりも３０μｍ以上広がって設けられていることを特徴とする請求項１乃至請求項７のいずれか１項に記載の半導体装置。
【請求項９】
前記第２の半導体領域に接続されている電極として、ショットキーバリア障壁として０．４５ｅＶ以下の電極が形成されていることを特徴とする請求項７記載の半導体装置。
【請求項１０】
前記第１の半導体領域の寸法は、キャリアのライフタイムに依存するライフタイムの長さよりも小さく設定されていることを特徴とする請求項７記載の半導体装置。
【請求項１１】
前記第１の選択的に形成された半導体領域に接続されている電極として、ショットキーバリア障壁が０．４５ｅＶ以下の電極が半導体主面の表面を覆うように形成されていることを特徴とする請求項７記載の半導体装置。
【請求項１２】
前記第２の半導体領域に接続されている前記第１の電極は、Ｐｔ又はＰｔシリサイド層よりなることを特徴とする請求項９又は請求項１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第２の半導体領域に接続されている前記第２の電極としてＡｌ電極を使用する場合、このＡｌ電極に接してＡｌスパイクを防止する為の材料を配置していることを特徴とする請求項項１乃至請求項１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記第１の半導体領域上に形成されたＰｔ又はＰｔシリサイド層と接触して、前記Ａｌスパイクを防止する為の材料が配置されていることを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記第１の半導体領域の形成時に形成される角部の曲率は、該第１の半導体領域から前記第１の電極をコンタクトさせるために開口されている開口の角部の曲率よりも大きく形成されていることを特徴とする請求項１乃至請求項１２のいずれか１項に記載の半導体装置。
【請求項１６】
前記第１の半導体領域と第２の半導体領域との端部と、該第１の半導体領域の前記第１の電極をコンタクトさせるために開口された部分との間隔が１５μｍ以上あることを特徴とする請求項項１乃至請求項１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記第１の半導体領域と第２の半導体領域との境界と、該第１の半導体領域より前記第１の電極を露出させるために開口された部分との間に選択的に抵抗領域が形成されていることを特徴とする請求項項１乃至請求項１６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はスイッチング特性と耐圧特性を向上させた半導体装置に関する。
【０００２】
【従来の技術】
公知のように、プレーナ構造の半導体装置は、ｐｎ接合の終端がデバイスの１つの平面にあるようなデバイス構造である。その一例として、ｎ型ｐｉｎ構造をもつダイオードでプレーナ構造の半導体装置の基本構造の模式図を図１５（ａ）に示めす。なお、図１５（ｂ）については後述する。
【０００３】
図１５（ａ）に示すように、ｎ型半導体基板１の上に不純物濃度の低い低濃度層２としてエピタキシャル層が形成されている。この低濃度層２の表面側には、フォトリソグラフィ工程の後に、イオン注入法、酸化あるいは拡散等の処理により、選択的に除去された領域としてチャネルストッパ４とアノード６とが形成されている。チャネルストッパ４はチップの最外周にｎ＋＋の領域としてリング状に形成され、このチャネルストッパ４と所定間隔だけ離間した内側にアノード６が形成されている。チャネルストッパ４とアノード６とはそれぞれ電極８、７に接続されており、また、電極８、７間の低濃度層２の上面には絶縁層である酸化膜３が形成されている。
【０００４】
このような構造の場合、耐圧２００Ｖ〜４００Ｖを確保するためには、チャネルストッパ４の端部とアノード６の内側との距離（耐圧部）は、少なくとも１７５μｍ程度が必要である。
【０００５】
また、パワー用半導体装置では、耐圧性を上げる為に、中央のセル領域の外周囲に「ガードリング」と呼ばれるリング状の深い不純物拡散層を設けることがある。
【０００６】
例えば、図１６に多重ガードリング構造を用いている模式構成を示す。酸化膜のマスク（不図示）を用いたフォトリソグラフィ工程の後にイオン注入、酸化あるいは拡散等の処理により、最外周にチャネルストッパ４としてｎ＋＋の領域がリング状に形成されている。チャネルストッパ４の内側には、多重にガードリング９が形成され、その内側にはアノード６が形成されている。アノード６の上部には絶縁層７が形成され、また、アノード６、ガードリング９およびチャネルストッパ４は、それぞれ電極７、８ａ、８に接続されている。この場合、多重ガードリング９により電圧分散を行い、耐圧を高めている。
【０００７】
このような構造の場合、耐圧が６００Ｖを確保するためには、チャネルストッパ４の端部とアノード６の内側との距離（耐圧部）は３２０μｍ程度が必要である。
【０００８】
また、このガードリングを設けた構造について、更に、別の例としてパワー用半導体装置のひとつであるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）の例を説明する。図１７は、ＩＧＢＴの断面の一部を示す模式図を示す。
【０００９】
同図では、図中右側が装置中央部に相当する。同図に示すように、中央のセル領域Ａに複数のＩＧＢＴセルが形成されている。ｐ型単結晶基板１０１をコレクタ領域とし、その上に形成されたｎ−型エピタキシャル層１０２をｎ−ベース領域とする。ｐ型単結晶基板１０１の裏面にはコレクタ電極１２０が形成されている。
【００１０】
セル領域Ａ内のｎ−型エピタキシャル層１０２の表面層にはｐ＋型ベース領域１０３が形成されており、さらにこのｐ＋型ベース領域１０３の表面領域にｎ＋型エミッタ領域１０４が形成されている。
【００１１】
ｐ＋型ベース領域１０３とｎ＋型エミッタ領域１０４上には、ゲート酸化膜１０５を介してゲート１０６が形成されている。ゲート１０６は、隣接する２つのｐ＋  型ベース領域１０３にまたがるように形成されている。
【００１２】
ゲート１０６上には絶縁膜１０７、さらにその上部には電極１０８が形成されている。電極１０８は各ゲートの間隙部に露出したｐ型ベース領域１０３とＮ型エミッタ領域１０４と電気的に接続されている。
【００１３】
ＩＧＢＴの構造は基板としてｐ＋単結晶基板を用いる点を除いては一般のＭＯＳＦＥＴの構造とほぼ共通している。基板としてｐ＋基板を用いることにより、動作時にｐ＋単結晶基板１０１からｎ−型エピタキシャル層１０２に、小数キャリアであるホールが注入され、伝導度変調が生じｎ−型エピタキシャル層１０２のオン抵抗を低減できるという特徴を有している。
【００１４】
先述したように、一般に、パワー用半導体装置では、耐圧性を上げる為に、中央のセル領域の外周囲に「ガードリング」と呼ばれるリング状の深い不純物拡散層が設けられる。図１７に示すように、従来のパワー用ＩＧＢＴ半導体装置においても、中央のセル領域Ａの外周囲に複数のｐ型不純物拡散層であるガードリング１１０ａ〜１１０ｃが形成されている。さらに、これらのガードリング領域Ｇの外周である半導体装置の外周端部（チップの外周端）には、ガードリングとは反対の導電型を有する、チャネルストッパ１１１と呼ばれる不純物拡散層が形成される。
【００１５】
図１７においてｎ−型エピタキシャル層１０２中に示した破線は、装置の動作時における空乏層の広がりを示したものである。ＩＧＢＴ半導体装置の耐圧限界は、この空乏層のブレークダウン電圧で決まる。ブレークダウン電圧値は、主に空乏層の幅と半導体層の不純物濃度に依存する。また、ブレークダウンは、空乏層が狭い箇所や、或いは空乏層の境界線の曲率が大きく、電界集中が起こりやすい場所で発生しやすい。
【００１６】
ガードリング１１０ａ〜１１０ｃは、空乏層の幅を広げるとともに、空乏層の境界線の曲率を小さくし、ブレークダウンの発生を抑制することで、ＩＧＢＴ装置の耐圧特性を向上させる効果を有している。
【００１７】
空乏層がチップ端面に達すると、さらにこの空乏層がチップ端面からｐ型コレクタ領域１０１まで達する。こうなるとｐ型のガードリング１１０ａ〜１１０ｃ、Ｎ−型ベース領域１０２およびｐ型コレクタ領域１０１との間で寄生のｐｎｐトランジスタが形成され、この寄生トランジスタを流れる電流がリーク電流となり、ブレークダウン電圧を低下させてしまう。このような現象の発生を抑制するため、チップの外周端に形成されるチャネルストッパ１１１は、空乏層の広がりをチップ端面に達しないように抑制する機能を有している（例えば特許文献１参照）。
【００１８】
【特許文献１】
特開平１０−１７３１７４号公報（段落番号０００２〜００１１  図８）
【００１９】
【発明が解決しようとする課題】
図１５（ａ）に示めしたような構造の場合、耐圧が２００Ｖ〜４００Ｖを確保するためには、チャネルストッパ４の端部とアノード６の内側との距離（耐圧部）は、少なくとも１７５μｍ程度が必要であるので小型化には不向きである。また、順方向電圧降下（ＶＦ−ＩＦ）特性が悪くなるため、半導体装置としての特性の改善効果が小さくなるか、改善効果を失ってしまう恐れがある。
【００２０】
また、ガードリングを設けた構造では、上述したように、図１７に示す従来のＩＧＢＴ半導体装置において、空乏層の幅、即ち空乏層の縦方向と横方向の厚みは、装置の耐圧特性を左右する。半導体装置の耐圧特性は主に空乏層の横方向の厚み、即ち最外周部に位置するガードリング１１０ｃの表面近傍の横方向の空乏層の厚みに依存する場合が多い。
【００２１】
つまり、半導体装置でガードリング構造を用いた場合には、ガードリング層をある程度の深さまで形成する必要がある。それに伴いＩ層が広くなってしまう為、スイッチング特性や順方向電圧降下（ＶＦ−ＩＦ）特性が悪くなり、半導体装置としての特性の改善効果が小さくなるか、改善効果を失ってしまう恐れがある。
【００２２】
本発明はこれらの事情にもとづいてなされたもので、スイッチング特性と耐圧特性の優れた半導体装置を提供することを目的としている。
【００２３】
【課題を解決するための手段】
本発明によれば、少なくとも１層以上の第１導電型の半導体領域が形成されている半導体基板と、この半導体基板の一方の主面上に第２導電型を有する第１の半導体領域とこの第１の半導体領域と同じ導電型を有する第２の半導体領域が前記第１の半導体領域を取り囲むように隣接又は一部が重なって形成され、かつ、前記第１の半導体領域の表面には第１の電極が、また、前記半導体基板の主面と反対側面には第２の電極がそれぞれ接続されている半導体装置であって、
前記第２の半導体領域は、逆バイアスの動作電圧を印加した際に完全空乏化するような不純物濃度によって形成されていることを特徴とする半導体装置である。
【００２４】
また本発明によれば、前記第１の半導体領域よりも前記第２の半導体領域の方が、前記電極とのコンタクト面からの深さが深く形成されていることを特徴とする半導体装置である。
【００２５】
また本発明によれば、前記半導体基板の一方の主面上に形成されているチャネルストッパと前記第１の半導体領域との間隔は、２００μｍ以下であることを特徴とする半導体装置である。
【００２６】
また本発明によれば、前記半導体基板主面の不純物濃度が１×１０１６ｃｍ−３以下であることを特徴とする半導体装置である。
【００２７】
また本発明によれば、前記第２の半導体領域は、ベース領域内での前記第１の電極と前記第１の半導体領域のコンタクト面からの深さが３μｍ以上あることを特徴とする半導体装置である。
【００２８】
また本発明によれば、前記第１の半導体領域は、前記電極とのコンタクト面から３μｍ以下の深さにより形成されていることを特徴とする半導体装置である。
【００２９】
また本発明によれば、前記第２の半導体領域は、表面濃度が１×１０１８ｃｍ−３以下であることを特徴とする半導体装置である。
【００３０】
また本発明によれば、前記第１の電極は、前記第２の半導体領域の表面に酸化膜を介して、前記第１の半導体領域の前記第２の半導体領域側の端部よりも３０μｍ以上広がって設けられていることを特徴とする半導体装置である。
【００３１】
また本発明によれば、前記第２の半導体領域に接続されている電極として、ショットキーバリア障壁として０．４５ｅＶ以下の電極が形成されていることを特徴とする半導体装置である。
【００３２】
また本発明によれば、前記第１の半導体領域の寸法は、キャリアのライフタイムに依存するライフタイムの長さよりも小さく設定されていることを特徴とする半導体装置である。
【００３３】
また本発明によれば、前記第１の選択的に形成された半導体領域に接続されている電極として、ショットキーバリア障壁が０．４５ｅＶ以下の電極が半導体主面の表面を覆うように形成されていることを特徴とする半導体装置である。
【００３４】
また本発明によれば、前記第２の半導体領域に接続されている前記第１の電極は、Ｐｔ又はＰｔシリサイド層よりなることを特徴とする半導体装置である。
【００３５】
また本発明によれば、前記第２の半導体領域に接続されている前記第２の電極としてＡｌ電極を使用する場合、このＡｌ電極に接してＡｌスパイクを防止する為の材料を配置していることを特徴とする半導体装置である。
【００３６】
また本発明によれば、前記第１の半導体領域上に形成されたＰｔ又はＰｔシリサイド層と接触して、前記Ａｌスパイクを防止する為の材料が配置されていることを特徴とする半導体装置である。
【００３７】
また本発明によれば、前記第１の半導体領域の形成時に形成される角部の曲率は、該第１の半導体領域から前記第１の電極をコンタクトさせるために開口されている開口の角部の曲率よりも大きく形成されていることを特徴とする半導体装置である。
【００３８】
また本発明によれば、前記第１の半導体領域と第２の半導体領域との端部と、該第１の半導体領域の前記第１の電極をコンタクトさせるために開口された部分との間隔が１５μｍ以上あることを特徴とする半導体装置である。
【００３９】
また本発明によれば、前記第１の半導体領域と第２の半導体領域との境界と、該第１の半導体領域より前記第１の電極を露出させるために開口された部分との間に選択的に抵抗領域が形成されていることを特徴とする半導体装置である。
【００４０】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
【００４１】
図１は、本発明の第１の実施の形態として示す、高速スイッチングデバイスである半導体装置の断面の一部を示す模式図であり、図中右側が半導体装置の中央部に相当する。
【００４２】
半導体装置の基本構造は、半導体基板（ウエハ）１の上に半導体基板１よりも不純物濃度の低い低濃度層２であるエピタキシャル層が形成され、この低濃度層２の上面（後述する電極と接する）側には、外側から順にチャネルストッパ４、完全空乏層５およびアノード６が所定の配置関係で形成されている。完全空乏層５とアノード６とは相互に一部がオーバラップした状態で形成されている。
【００４３】
また、完全空乏層５の上面側にはチャネルストッパ４の上面まで延在する絶縁膜である酸化膜３が形成されている。アノード６の上面にはＡｌスパイク防止用のＶａ族の膜（ブロック電極１０）を介してＡｌの電極７が形成されており、この電極７の完全空乏層５の側は酸化膜３の上部まで延在している。チャネルストッパ４の上面にも電極８が形成されており、この電極８も完全空乏層５の側は酸化膜３の上部まで延在している。
【００４４】
これらの構造において、各部の一例について説明すると、半導体基板である半導体基板１は、高濃度不純物（Ａｓ、Ｓｂ、又はＰ）基板（ｎ＋＋）で、その上に低濃度層２としてエピタキシャル層（ｎ−）が形成されている。この低濃度層２の厚さは、逆耐圧時にリーチスルーとなるように設定されている。
【００４５】
なお、リーチスルーとはパンチスルーの一態様である。すなわち、図２に示した説明図における構成において、ｐ＋にマイナスの電圧を、ｎ＋にプラスの電圧を印加した際に、ｐ＋よりｎ−に空乏層が広がりｎ＋に届いたときをパンチスルーと呼ぶが、耐圧はパンチスルー状態になっても決まらずに、更に電圧を印加して空乏層内の電界がある一定以上になったところで決定される。
【００４６】
また、後述するが、この半導体装置は完全空乏化構造を形成している為に、低濃度層２のｎ−の不純物濃度は１×１０１６ｃｍ−３以下、特に５×１０１４ｃｍ−３以下が好ましい。特に、低耐圧系（２００Ｖクラス）でも１×１０１４ｃｍ−３程度の濃度にすることが好ましい。
【００４７】
低濃度層２の表面の最外周にはチャネルストッパ４としてｎ＋＋の領域がリング状に形成されている。このチャネルストッパ４は、フォトリソグラフィにより酸化膜のマスク（不図示）を用いて低濃度層２の表面側には選択的に除去され、イオン注入法、酸化あるいは拡散等の処理により形成されている。
【００４８】
チャネルストッパ４の内側には、耐圧を得る為の構造として逆バイアス印加時に完全空乏化する領域として完全空乏化部５（完全空乏層、第２の半導体領域）が形成されている。この完全空乏化部５は、低濃度層２の表面を酸化膜のマスクを用いて選択的に除去し、イオン注入法、酸化あるいは拡散等の処理によって、低濃度（ｐ−）領域がリング状に形成されている。それらの処理の際、完全空乏化部５の表面濃度は通常１×１０１５ｃｍ−３以下（３０Ｖなど低耐圧に応用する場合、１×１０１６ｃｍ−３が望ましい）とする。また、完全空乏化部５の拡散層は低濃度層２の表面からの深さｘｊが３μｍ以上、特に４００Ｖ以上では、低濃度層２の表面からの深さ（後述する電極とのコンタクト面からの深さ）ｘｊは、５μｍ以上が望ましい。
【００４９】
完全空乏化部５の内側に完全空乏化部５に一部が重なるか又は隣接する様に、ｐ＋領域（アノード６、第１の半導体領域）として拡散層が形成されている。このアノード６も、低濃度層２の表面を酸化膜のマスクを用いて選択的に除去しイオン注入法、酸化あるいは拡散等の処理により、低濃度層２の表面からの深さ（後述する電極とのコンタクト面からの深さ）ｘｊが３μｍ以下となる様に形成されている。
【００５０】
なお、デバイスの要求特性によっては、アノード６の濃度として、逆耐圧時に不図示の表面電極や歪み層等に完全空乏層が届かない濃度（例えば１×１０１７ｃｍ−３）にする。低濃度にした場合は、ショットキーバリア障壁φＢが０．４５ｅＶ以下のメタルシリサイド層６Ａを形成する。
【００５１】
ショットキーの測定は、図３に説明のグラフを示すように、逆方向特性（飽和電流Ｉｓ）より、下記の式で求めたものである。
【００５２】
【数１】
2004221456.tif 000003
また、アノード６の濃度を低濃度（逆耐圧時に表面電極、歪み層等に完全空乏層が届かない濃度にする。例えば１×１０１７ｃｍ−３）にし、ショットキーバリア障壁φＢを０．４５ｅＶ以下のメタルシリサイド層６Ａを形成する場合、その具体的なメタルとしてＰｔあるいはＰｔシリサイド（おおよそ、ｐに対し０．３〜０．４ｅＶ）を形成する。
【００５３】
また、アノード６に対しては、ライフタイムコントロールの為に、電子線照射、プロトン照射、ヘリウム照射又は、酸化膜３を選択的に除去し重金属拡散などの処理を施す。それにより、後述する逆方向回復期間（ｔｒｒ）が短縮され、半導体装置の高速化が可能になり特性が向上する。
【００５４】
また、ブロック電極１０として、Ａｌスパイクによるジャンクション破壊防止のために、ＰｔあるいはＰｔシリサイドの上にＶａ族のバリアメタルを形成後に、電極７のＡｌを形成したが、バリアメタルとしてはＴｉややＭｏ、Ｗなどを用いる場合もある。
【００５５】
また、Ｖサージ耐量の改善のために、後述する（［比較例７］の図１０）ように、アノード６のアノードコーナの設計は、アノードコーナ半径（ＲＡ）よりコンタクトコーナ半径（ＲＣ）を大きくとるように形成している。また、Ｖサージ耐量の改善のために、アノード６とコンタクト間は１５μｍ以上とする。さらに、アノード６とコンタクト間に抵抗領域（後述する）を形成している。
【００５６】
なお、半導体基板１は、低濃度層２を形成した、いわゆるエピウエハを用いたが、エピウエハの替わりにＯＳＬ（Ｏｎｅ  Ｓｉｄｅ  Ｌａｐ）ウエハ（不図示）を使用することもできる。
【００５７】
その場合、ＯＳＬウエハは、片面のみをラッピングして研磨したウエハであり、片面がｎ−に、もう一方の面がｎ＋となっている。ｎ−層の上に形成する低濃度層として拡散層（不図示）を形成する。
【００５８】
次に、上述の半導体装置の製造方法について、図４に示した工程図を参照して説明する。なお、半導体装置の各部の構成は図１と同一機能部分には同一符号を付してその説明を省略する。
【００５９】
まず、半導体基板（ウエハ）１の上に形成されている低濃度層２の表面にスキン酸化を施して酸化膜２０を形成する（Ｓ１）。以下、順次各ステップの処理を施す。
【００６０】
チャネルストッパ３を形成するために、マスク２１を用いて１ｓｔＰＥＰ＆ＣＤＥ（Ｃｈｅｍｉｋａｌ  Ｄｒａｙ  Ｅｔｃｈｉｎｇ）を行い、酸化膜２０と低濃度層２を選択的に除去する（Ｓ２）。
【００６１】
選択的に除去された領域に対してＰインプラを行う。（Ｓ３）。
【００６２】
低濃度層２の完全空乏層５を形成するエリアに対して、２ｎｄＰＥＰ＆Ｂインプラ処理を行う（Ｓ４）。
【００６３】
インプラアニール＆酸化を行い。チャネルストッパ３と完全空乏層５の領域に対して拡散を進行させる（Ｓ５、Ｓ６）。
【００６４】
残膜エッチングにより残膜を処理する（Ｓ７）。
【００６５】
低濃度層２のアノード６を形成する領域の対して３ｒｄＰＥＰ＆ＣＤＥを行い、酸化膜２０を所定深さまで選択的に除去する（Ｓ８）。
【００６６】
選択的に除去された酸化膜２０の個所に対してＢインプラを行う（Ｓ９）。
【００６７】
インプラアニール＆酸化を行い。アノードが形成される領域に対して拡散を進行させてアノード６を形成させる（Ｓ１０）。
【００６８】
４ｔｈＰＥＰ等により、アノード６の上の酸化膜２０を除去し、その個所にＡｌスパイク防止用のＶａ族膜（ブロック電極１０）を形成する（Ｓ１１）。
【００６９】
Ｐｔ拡散＆５ｔｈＰＥＰの処理により、チャネルストッパ３の上の酸化膜２０を所定量除去する（Ｓ１２）。
【００７０】
Ａｌ蒸着と６ｔｈＰＥＰの処理により、アノードと６チャネルストッパ３とに、それぞれＡｌの電極７、８を形成する。
【００７１】
次に、上述の本実施の形態の構造による半導体装置と従来の半導体装置との特性の比較例について説明する。なお、各比較例においては、本実施の形態の半導体装置の各部の構成は、図１を援用している。
【００７２】
［比較例１］
耐圧特性
比較対象の半導体装置としては、従来の技術の項で図１６に模式構成を示したように、多重ガードリング構造を用いている。
【００７３】
すなわち、半導体基板（ウエハ）１の上に低濃度層２であるエピタキシャル層が形成され、この低濃度層２の上面（電極と接する）側には、外側から順にチャネルストッパ４、多重のガードリング９およびアノード６が所定の配置関係で形成されている。完全空乏層５とアノード６とは相互に一部がオーバラップした状態で形成されている。
【００７４】
また、アノード６のガードリング９側の上面側にはチャネルストッパ４の上面まで延在する絶縁膜である酸化膜３が形成されている。また、アノード６およびガードリング９の上面にはＡｌの電極７、８ａが形成されており、チャネルストッパ３の上面にも電極８が形成されている。
【００７５】
耐圧特性を６８０Ｖ〜７８０Ｖとした場合、チャネルストッパ４の端部とアノード６の内側との距離は、従来の半導体装置では、３２０μｍであるが、本実施の形態の半導体装置では多重のガードリング９を配置した構造を用いていないため、１７０μｍであり、終端寸法を縮小することができた。
【００７６】
［比較例２］
耐圧特性
本実施の形態の半導体装置をアノード６の濃度を低濃度（逆耐圧時に表面電極８、歪み層等に空乏層が届かない濃度にする。例えば１×１０１７ｃｍ−３）にする。また、比較対象の半導体装置としては２種類を対象としている。
【００７７】
第１番目は、図１５（ａ）に示した構造で、半導体基板１の上に低濃度層２としてエピタキシャル層３が形成されている。このエピタキシャル層３の表面側には、フォトリソグラフィ工程の後に、イオン注入法、酸化あるいは拡散等の処理により、選択的に除去された領域としてチャネルストッパ４とアノード６とが形成されている。チャネルストッパ４は最外周にｎ＋＋の領域としてリング状に形成され、このチャネルストッパ４の所定間隔を離間した内側にアノード６が形成されている。チャネルストッパ４とアノード６はそれぞれ電極８、７に接続されており、また、電極８、７間の低濃度層２の上面には絶縁層である酸化膜３が形成されている。
【００７８】
第２番目は、図１５（ｂ）に示した構造で、基本構造は図１５（ｂ）に示した構造と同様であるが、アノード６ａのチャネルストッパ４との対向側にはフィールドプレート１１（ＦＰ）が設けられている。
【００７９】
なお、各半導体装置の耐圧は、本実施の形態の半導体装置は２８０Ｖ程度であり、従来の第１番目の半導体装置では、２９０Ｖ程度であり、従来の第２番目の半導体装置では、１５０〜２４０Ｖ（フィールドプレート１１や低濃度層２の膜厚で大きく変化する）である。
【００８０】
この場合、本実施の形態の半導体装置は、アノード６は低濃度層２の表面からの深さｘｊが３μｍ以下であり、第１番目の半導体装置のアノード６ａは、低濃度層２の表面からの深さｘｊが１０μｍであり、第２番目の半導体装置のアノード６ｂは、低濃度層２の表面からの深さｘｊが２μｍである。
【００８１】
図５にシミレーション結果をグラフで示すように、本実施の形態の半導体装置のアノード６の耐圧は、アノード６ａの厚みがはるかに大きい第１番目の半導体装置と略同等であり、アノード６ｂの厚みが略同等の第２番目の半導体装置について、フィールドプレート１１を具えたものに対しても優れている。
【００８２】
［比較例３］
低耐圧ＳＢＤでのＶＦ−ＩＦ（順方向電圧降下）特性
比較対照の半導体装置としては、図１６で示した［比較例１］と同様である。
【００８３】
図６にグラフを示すように、この場合の低耐圧ＳＢＤ（ショットキーバリア障壁）でのＶＦ−ＩＦ特性は、ＶＦが６０Ｖ（６０ＶＳＢＤ）の際、定格１Ａで、比較対象の装置では０．５６Ｖ程度であったが、本実施の形態の半導体装置では、完全空乏層５を設けて完全空乏化構造を形成していることにより、耐圧を低下させることなく低濃度層２を薄く出来るので６０ＶＳＢＤは０．５２Ｖである。したがって、約７％の改善を実現している。
【００８４】
［比較例４］
ＶＦ−ＩＦ特性（順方向電圧降下）特性
本実施の形態の半導体装置ならびに比較対象の半導体装置については、［比較例２］の場合と同様である。
【００８５】
図７にシミレーション結果をグラフを示すように、本実施の形態の半導体装置のアノード６は表面濃度を低くしているので、定格０．２Ａの低電流領域で０．７３Ｖである。一方、比較対象の半導体装置では、何れも定格０．２Ａの低電流領域で０．７６Ｖである。したがって、本実施の形態の半導体装置では、４％改善されている。
【００８６】
［比較例５］
逆方向回復期間（ｔｒｒ）とＱｒｒの改善
本実施の形態の半導体装置ならびに比較対象の半導体装置については、［比較例２］の場合と同様である。
【００８７】
図８にシミレーション結果をグラフで示したように、本発明の半導体装置では完全空乏化部５を設けて、完全空乏化構造にしたことと、アノード６の低濃度化によりにより、逆方向回復期間（ｔｒｒ）８５ｎｓであるが、比較対象の第１番目の半導体装置では、９５ｎｓである。したがって約１０％改善できる。それにより、半導体装置の高速化が可能になる。
【００８８】
また、図８で、０値以下に形成されている略三角形状の面積である電気容量Ｑｒｒについても、本発明の半導体装置では５０ｎｓであり、これに対して、比較対象の低濃度化した半導体装置（比較対象の第２番目の半導体装置）では７５ｎｓである。したがって、両者を比較すると、本実施の形態の半導体装置では約３０％の改善が可能になる。
【００８９】
［比較例６］
オーミック特性
アノード６にＡｌスパイクによるジャンクション破壊防止のための、通常のＡｌスパイク対策の電極の構造（Ｔｉ／Ａｌ）ではＶＦ−ＩＦ特性が悪くなってしまう。図９のデータでは、Ｔｉ／ＡｌよりＭｏ／Ａｌの方が特性が良いため、Ｍｏ／Ａｌで記載している。
【００９０】
図９にグラフで示すように、アノード６の表面濃度低下させたことにより、ショットキー接合性を持ち、通常のＡｌスパイク対策の電極構造ではＶＦ−ＩＦ特性が悪くなってしまう。そこで、ｐＴｙｐｅに対し低いショットキーバリア障壁ΦＢ（０．４０ｅＶ以下）の電極を形成することでほぼオーミック特性を得る事が出来る。その為には、ＰｔあるいはＰｔシリサイド層（ショットキーバリア障壁ΦＢ：０．２０〜０．３ｅＶ程度）を使うことで、ほぼ接触抵抗を低減したオーミック特性を得ることが出来る。
【００９１】
この場合、ＰｔあるいはＰｔシリサイド層の形成は、酸化膜３とＳｉ境界でカバレージの問題からＡｌスパイクが起き易いが、従来の半導体装置の技術ではジャンクションが深いために、ジャンクション破壊の問題が発生しないが、本実施の形態の半導体装置ように、ジャンクションの非常に浅い構造でも、スパイク防止のために、ＰｔあるいはＰｔシリサイドの上にバリアメタル（ＴｉやＭｏやＶａ族など）を形成後にＡｌを形成することにより、ジャンクション破壊を防止できる。
【００９２】
なお、この場合、ｐＴｙｐｅに対し低いショットキーバリア障壁ΦＢを持つメタル／スパイク防止バリアメタル／Ａｌの基本構造が必ず必要である。
【００９３】
［比較例７］
Ｖサージの耐量改善
図１０にアノードコーナの比較平面図を、図１１（ａ）および（ｂ）に本実施の形態のアノードの接触状態を示す側面断面図図を示している。
【００９４】
本実施の形態の半導体装置では、アノード６の形成時にその角部に形成されているアノードコーナ１２の曲率（ＲＡ）と、アノード６からの電極を取り出す（露出させる）ために、酸化膜に選択的に開口された部分の角部に形成されているコンタクトコーナ１３の曲率（ＲＣ）との関係が、ＲＡ＜ＲＣの関係になるように形成されている。
【００９５】
また、Ｖサージ耐量の改善のために、完全空乏化部５とアノード６との境界と、アノード１２の電極を露出させるために開口（不図示）された部分との間隔は１５μｍ以上に形成している。また、図１１（ａ）に示すように、アノード６とコンタクト部１４との間にシリコン等により形成した抵抗領域１５を設けている。
【００９６】
本実施の形態の半導体装置のアノード６は、ジャンクションが非常に浅いので、従来技術よりブレークダウン時に電流パスが局所集中を起こし易い。そのため、図１０に示した様に、アノードコーナ１２ａの半径（ＲＡ）を、従来の場合の半径Ｒｂに比べて大きくとるように変え、抵抗分を増加させ電流集中の緩和及びブレークダウン電流のｄｉ／ｄｔを小さくすることによって、Ｖサージ耐量をアップさせている。
【００９７】
また、図１１（ａ）に示すように、電極８のコンタクト部１４との境界とジャンクションの距離を大きくとる（１５μｍ以上）、又は、コンタクト１４との境界とジャンクションとの間に抵抗成分を形成する事により抵抗分を増加させ、ブレークダウン電流のｄｉ／ｄｔを小さくすることでＶサージ耐量をアップさせている。
【００９８】
次に、本発明の第２の実施の形態として、上述の第１の実施の形態の半導体装置を、よりスイッチング特性を向上された例として、図１２に半導体装置の断面の一部を示す模式図を示す。なお、図中右側が半導体装置の中央部に相当する。
【００９９】
なお、この実施のでは、アノード６、６ａ、６ｂ、６ｃ・・・の部分を除けば、上述の第１の実施の形態と構造が同一であるので、重複説明を避けるために同一機能部には同一符号を付して個々の説明を省略する。
【０１００】
図１３に図１２におけるＡ部の拡大図を示すようにアノード６、６ａ、６ｂ、６ｃ・・・は分割構造で、各分割されたアノード６、６ａ、６ｂ、６ｃ・・・はショットキー接合電極１７により接合されている。また、アノード６、６ａ、６ｂ、６ｃ・・・の寸法は、キャリアのライフタイムに依存するライフタイムの長さよりも小さく設定されている。それにより、分割されたアノード６、６ａ、６ｂ、６ｃ・・・間で電流が遮断することは発生せず、迅速に伝達される。
【０１０１】
なお、アノード６、６ａ、６ｂ、６ｃ・・・の構造は、図１４に示したように、ｐ＋領域の内側にｐ−領域を形成したものを用いることもできる。
【０１０２】
以上に説明したように、上述の実施の形態によれば、耐圧が６００Ｖクラスの半導体装置で、完全空乏化構造を用いることにより、多重ガードリング９構造をとらないために、終端寸法を縮小できる。
【０１０３】
また、完全空乏化構造を用いているため、耐圧を低下させることなくエピタキシャル膜を薄く出来るので、定格電流でのＶＦを約７％改善できる。また、動作時の電気容量も改善することができる。
【０１０４】
また、ｐＴｙｐｅに対し低いショットキーバリア障壁の電極を形成することで、良好なオーミック特性を得ることができる。
【０１０５】
また、アノードのジャンクションが浅くても、ＰｔあるいはＰｔシリサイド層の上にバリアメタルを形成後に、Ａｌを形成することによりジャンクション破壊を防止することができる。
また、アノードの角部のアノードコーナを大きくすることにより、Ｖサージ耐量をアップさせることができる。
【０１０６】
これらによる耐圧構造は、トランジスタ、ＭＯＳ、ＩＧＢＴ、整流素子および、複合デバイスなど耐圧を必要とするデバイスで、特に、耐圧が６０Ｖから１０００Ｖの範囲で特に有効である。
【０１０７】
また、スイッチング特性は、整流素子のうち特にダイオードにおいて、ＤＣ−ＤＣコンバータやＳＷ電源など高速スイッチング性を必要とする分野のデバイスで非常に有効である。
【０１０８】
【発明の効果】
本発明によれば、スイッチング特性と耐圧特性の優れた半導体装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置の断面の一部を示す模式図。
【図２】リーチスルーの説明図。
【図３】ショッキーバリア障壁の測定法の説明図。
【図４】本発明の半導体装置の製造工程の説明図。
【図５】耐圧特性の比較を示すグラフ。
【図６】ＶＦ−ＩＦ特性の比較を示すグラフ。
【図７】ＶＦ−ＩＦ特性の比較を示すグラフ。
【図８】逆方向回復期間等の特性の比較を示すグラフ。
【図９】オーミック特性の比較を示すグラフ。
【図１０】アノードコーナの比較平面図。
【図１１】（ａ）および（ｂ）は、本発明のアノードの接触状態を示す側面断面図。
【図１２】本発明の第２の実施の形態の半導体装置の断面の一部を示す模式図。
【図１３】アノード部の詳細図。
【図１４】アノード部の構造の変形例の詳細図。
【図１５】（ａ）および（ｂ）は、比較対象の従来の半導体装置の模式構成図。
【図１６】比較対象の従来の半導体装置の模式構成図。
【図１７】従来の半導体装置の一例を示す側面断面図。
【符号の説明】
１…ウエハ（半導体基板）、２…低濃度層、３…酸化膜、４…チャネルストッパ、５…完全空乏化部、６、６ａ、６ｂ…アノード、７…電極、８…電極、９…ガードリング、１０…ブロック電極、１１…フィールドプレート、１２ａ…アノードコーナ、１３…コンタクトコーナ、１５…抵抗領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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