(57)【要約】【課題】  ２ビット動作が可能で、微細化が容易な半導体記憶装置を提供する。【解決手段】  半導体記憶装置は、半導体層211上にゲート絶縁膜214を介して形成された単一のゲート電極217の両側に電荷を保持する機能を有するメモリ機能体261,262を備える。メモリ機能体はそれぞれ、電荷蓄積領域250を有する電荷保持膜242を含む。電荷蓄積領域250はチャネル領域273の一部とチャネル領域の両側に配置された拡散領域212,213の一部とに跨って存する。メモリ機能体はゲート絶縁膜と独立してゲート電極の両側に形成されているため、２ビット動作が可能となる。更には、各メモリ機能体はゲート電極により分離されているので書換え時の干渉が効果的に抑制され、また、ゲート絶縁膜を薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子の微細化が容易となる。【選択図】図２０
2004221546.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
該半導体層上にゲート絶縁膜を介して形成された単一のゲート電極と、
該ゲート電極下に配置されたチャネル領域と、
該チャネル領域の両側に配置された拡散領域と、
該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とを備えたことを特徴とする半導体記憶装置。
【請求項２】
半導体層と、
該半導体層上にゲート絶縁膜を介して形成された単一のゲート電極と、
該ゲート電極下に配置されたチャネル領域と、
該チャネル領域の両側に配置された拡散領域と、
２つの電荷蓄積領域とを備え、
該電荷蓄積領域は該半導体層の表面と平行な膜状であり、かつ該チャネル領域の一部と各拡散領域の一部との上にそれぞれ跨って存することを特徴とする半導体記憶装置。
【請求項３】
ワード線に沿って配列された複数のメモリ素子を備え、
該ワード線の両側には、電荷を保持する機能を有する２つのメモリ機能体が該ワード線に沿って延在するようにそれぞれ形成されており、
前記複数のメモリ素子の各々は、
半導体層と、
前記ワード線の一部と、
該半導体層と該ワード線の一部との間に形成されたゲート絶縁膜と、
該ワード線の一部の下に配置されたチャネル領域と、
該チャネル領域の両側に配置された拡散領域と、
該チャネル領域の一部と各拡散領域の一部との上に跨って存する前記各メモリ機能体の一部とを備えたことを特徴とする半導体記憶装置。
【請求項４】
前記ワード線は単一のワード線であり、
前記メモリ機能体は該単一のワード線の両側のみに配置されており、
該メモリ機能体は１種類以上の絶縁体材料から成ることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記メモリ素子の情報の書換えを行なう際に選択されるワード線は、前記単一のワード線のみであることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記各メモリ機能体は1種類以上の絶縁体材料から成り、
該メモリ機能体の少なくとも一部が前記拡散領域の一部にオーバーラップするように形成されてなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記半導体層は、ＳＯＩ層からなることを特徴とする請求項１〜６のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記半導体層が、ウェル領域を含むことを特徴とする請求項１〜６のいずれか１つに記載の半導体記憶装置。
【請求項９】
前記各メモリ機能体が、電荷を蓄積する機能を有する電荷保持膜と絶縁体とを含むことを特徴とする請求項１，３〜５のいずれか１つに記載の半導体記憶装置。
【請求項１０】
前記電荷保持膜は、ゲート絶縁膜の表面と略平行な表面を有する第１の部分を含むことを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記電荷保持膜は、ゲート電極又はワード線の側面と略平行に延びた第２の部分を含むことを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記絶縁体が、ゲート電極又はワード線と、該ゲート電極又はワード線の側面と略平行に延びた電荷保持膜の第２の部分とを隔てる絶縁膜を含むことを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
前記絶縁体が、前記電荷保持膜の第１の部分とチャネル領域又は半導体層とを隔てる絶縁膜を含むことを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１４】
前記電荷保持膜の第１の部分とチャネル領域又は半導体層とを隔てる絶縁膜の膜厚が、ゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であることを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１５】
前記電荷保持膜の第１の部分とチャネル領域又は半導体層とを隔てる絶縁膜の膜厚が、ゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下であることを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１６】
前記各拡散領域はゲート電極に対して実効的にオフセットしていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項１７】
前記各拡散領域はワード線に対して実効的にオフセットしていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項１８】
前記各メモリ機能体は、前記各拡散領域の所定のオフセット量を確保するためにゲート電極から最も離れた側に形成された絶縁膜を含んでいることを特徴とする請求項１６に記載の半導体記憶装置。
【請求項１９】
前記各メモリ機能体は、前記各拡散領域の所定のオフセット量を確保するためにワード線から最も離れた側に形成された絶縁膜を含んでいることを特徴とする請求項１７に記載の半導体記憶装置。
【請求項２０】
請求項１〜１９のいずれか１つに記載の半導体記憶装置を備えたことを特徴とする携帯電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及び携帯電子機器に関する。より具体的には、電荷もしくは分極を保持する機能を有するメモリ機能体を備えた電界効果トランジスタを配列してなる半導体記憶装置、及びそのような半導体記憶装置を備えた携帯電子機器に関する。
【背景技術】
【０００２】
従来の不揮発性メモリの代表として、フラッシュメモリを例として以下に説明する。図４１は、フラッシュメモリセルの一例の、概略の断面図である。
【０００３】
このフラッシュメモリでは、図４１に示すように、半導体基板９０１上にゲート絶縁膜９０８を介してフローティングゲート９０２、絶縁膜９０７、ワード線（コントロールゲート）９０３がこの順に形成されており、フローティングゲート９０２の両側には、拡散領域によるソース線９０４及びビット線９０５が形成されてメモリセルを構成する。このメモリセルの周囲には、素子分離領域９０６が形成されている（特許文献１参照）。
【０００４】
上記フラッシュメモリセルは、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。上記メモリセルを配列して構成したメモリセルアレイにおいては、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
【０００５】
図４２は、このようなフラッシュメモリにおいて、フローティングゲート９０２中の電荷量が変化したときの、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）の特性を模式的に示す図である。フローティングゲート中の負電荷の量が増加すると閾値が増加し、Ｉｄ−Ｖｇ曲線は、同じドレイン電流Ｉｄに対して、図４２中実線で示す曲線からＶｇの増加する方向にほぼ平行移動し、破線で示す曲線となる。
【０００６】
しかしながら、前記従来技術のフラッシュメモリでは、ワード線（ゲート電極）とチャネル領域との間にフローティングゲートがあることから、前記フローティングゲート９０２からの電荷漏れを防ぐため、フローティングゲート９０２とワード線９０３とを隔てる絶縁膜９０７及びフローティングゲート９０２とチャネル領域とを隔てる絶縁膜９０８の厚さを薄くすることが困難であった。そのため、実効的なゲート絶縁膜は薄膜化困難であり、メモリセルの微細化を阻害していた。
【特許文献１】特開平５−３０４２７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、微細化が容易な不揮発性メモリを提供することにある。
【課題を解決するための手段】
【０００８】
前記課題を解決するため、本発明の第１の側面に係る半導体記憶装置は、半導体層と、該半導体層上にゲート絶縁膜を介して形成された単一のゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置された拡散領域と、該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とを備えたことを特徴としている。
【０００９】
本明細書において、「単一のゲート電極」とは、単層又は多層の導電膜によって、複数の部分に分離されることなく、一体形状として形成されているゲート電極を意味する。
【００１０】
前記構成によれば、メモリ機能体はゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されている。そのため、２ビット動作が可能である。更には、各メモリ機能体はゲート電極により分離されているので書換え時の干渉が効果的に抑制される。また、メモリ機能体とは分離されているので、ゲート絶縁膜を薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子の微細化が容易となる。
【００１１】
また、本発明の第２の側面に係る半導体記憶装置は、半導体層と、該半導体層上にゲート絶縁膜を介して形成された単一のゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置された拡散領域と、２つの電荷蓄積領域とを備え、該電荷蓄積領域は該半導体層の表面と平行な膜状であり、かつ該チャネル領域の一部と各拡散領域の一部との上にそれぞれ跨って存することを特徴としている。
【００１２】
前記構成によれば、ゲート電極は半導体層上にゲート絶縁膜を介して形成され、かつ２つの電荷蓄積領域はチャネル領域の一部と拡散領域の一部との上にそれぞれ跨って存するから、２ビット動作が可能であり、書換え時の干渉が効果的に抑制され、ゲート絶縁膜を薄膜化して短チャネル効果を抑制することができる。更には、２つの電荷蓄積領域はチャネル領域の一部と拡散領域の一部との上にそれぞれ跨って存するから、半導体記憶装置の高速な読出し動作が可能となる。更にまた、電荷蓄積領域は該半導体層の表面と平行な膜状であるから、半導体記憶装置の信頼性が向上し、書換え速度が高速化される。
【００１３】
また、本発明の第３の側面に係る半導体記憶装置は、ワード線に沿って配列された複数のメモリ素子を備え、該ワード線の両側には、電荷を保持する機能を有する２つのメモリ機能体が該ワード線に沿って延在するようにそれぞれ形成されており、
前記複数のメモリ素子の各々は、半導体層と、前記ワード線の一部と、該半導体層と該ワード線の一部との間に形成されたゲート絶縁膜と、該ワード線の一部の下に配置されたチャネル領域と、該チャネル領域の両側に配置された拡散領域と、該チャネル領域の一部と該各拡散領域の一部との上に跨って存する前記各メモリ機能体の一部とを備えたことを特徴としている。
【００１４】
前記構成は、本発明の上記第１の側面に係る半導体記憶装置を複数個配列した構成に相当し、上記第１の側面に係る半導体記憶装置と同様の作用・効果を有する。それに加えて、ワード線およびメモリ機能体は複数のメモリ素子によって共有されることになるので、各メモリ素子の面積を縮小して、メモリ素子の高密度化を達成できる。
【００１５】
一実施の形態では、前記ワード線は単一のワード線であり、前記メモリ機能体は該単一のワード線の両側のみに配置されており、該メモリ機能体は１種類以上の絶縁体材料から成ることを特徴としている。
【００１６】
ここで、「単一のワード線」とは、「単一のゲート電極」の定義と同様に、単層又は多層の導電膜によって、複数の部分に分離されることなく、一体形状として形成されているワード線を意味する。
【００１７】
前記構成では、メモリ機能体は絶縁体材料から成り、単一のワード線の両側にのみ形成されている。そのため、前記メモリ素子を配列して成る半導体記憶装置の製造工程が簡略化され、歩留まりが向上する。また、ワード線を複数の分離した部分から形成する場合に比べ、メモリ素子の微細化が容易となるので半導体装置の集積度が向上する。その上、書込み動作が良好に行なわれる。
【００１８】
一実施の形態では、前記メモリ素子の情報の書換えを行なう際に選択されるワード線は、前記単一のワード線のみであることを特徴としている。
【００１９】
前記形態によれば、メモリ動作に要するワード線の本数を最小とすることができるので、メモリセルアレイを高密度に集積化することができる。
【００２０】
本発明の前記第１の側面に係る半導体記憶装置の一実施例では、前記各メモリ機能体は１種類以上の絶縁体材料から成り、該メモリ機能体の少なくとも一部が前記拡散領域の一部にオーバーラップするように形成されてなることを特徴としている。
【００２１】
前記構成によれば、メモリ機能体は絶縁体材料から成り、単一のゲート電極の両側壁に形成されており、更にその少なくとも一部が拡散領域の一部にオーバーラップするように形成されている。そのため、メモリ素子の製造工程が簡略化され、歩留まりが向上する。また、メモリ素子の微細化が更に容易となる。その上、メモリ素子への書込み動作が良好に行なわれる。
【００２２】
一実施の形態によれば、半導体層は、ＳＯＩ層からなることを特徴としている。
【００２３】
前記実施の形態によれば、拡散領域とボディ領域との接合容量を著しく小さくすることができ、メモリ素子の高速化及び低消費電力化が可能となる。
【００２４】
また、一実施の形態によれば、半導体層が、ウェル領域を含むことを特徴としている。
【００２５】
前記実施の形態によれば、ゲート絶縁膜直下の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００２６】
また、一実施の形態によれば、メモリ機能体が、電荷を蓄積する機能を有する電荷保持膜と絶縁体とを含むことを特徴としている。
【００２７】
前記実施の形態によれば、電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができる。電荷保持膜の体積を適度に小さくすることにより電荷保持膜内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。したがって、メモリの保持特性を改善することができる。
【００２８】
また、一実施の形態によれば、前記電荷保持膜が、ゲート絶縁膜の表面と略平行な表面を有する第１の部分を含むことを特徴としている。
【００２９】
前記実施の形態によれば、電荷保持膜に蓄積された電荷の多寡によりオフセット領域での反転層の形成されやすさを効果的に制御することができる。そのため、メモリ効果を大きくすることができる。また、電荷保持膜の第１の部分はゲート絶縁膜表面と略平行に配置されているため、オフセット量がばらついた場合でもメモリ効果の変化を比較的小さく保つことができる。そのため、メモリ効果のばらつきを抑制することができる。さらに、電荷保持膜の第１の部分が、ゲート絶縁膜表面と略平行に配置された膜状であるから、上方向への電荷の移動が抑制される。それゆえ、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。したがって、メモリ効果が大きくてばらつきの少ない、保持特性の良い半導体記憶装置を得ることができる。
【００３０】
なお、メモリ効果とは、電荷保持膜に保持された電荷の多寡に応じて、ゲート電極（ワード線）に電圧を印加したときにチャネル領域を介して拡散層領域の一方から他方に流れる電流量が変化することであり、メモリ効果が大きいとは、上記電流量の変化が大きいことである。
【００３１】
また、一実施の形態によれば、前記電荷保持膜が、ゲート電極又はワード線の側面と略平行に延びた第２の部分を含むことを特徴としている。
【００３２】
前記実施の形態によれば、半導体記憶装置の保持特性の悪化を防ぎながら書換え速度を高速にすることができる。
【００３３】
また、一実施の形態によれば、前記絶縁体が、ゲート電極又はワード線と、ゲート電極又はワード線の側面と略平行に延びた電荷保持膜とを隔てる絶縁膜を含むことを特徴としている。
【００３４】
前記実施の形態によれば、ゲート電極側面と略平行に延びた電荷保持膜の第２の部分とゲート電極との間での電荷の出入りを抑制することができる。したがって、半導体記憶装置の信頼性を高くすることができる。
【００３５】
また、一実施の形態によれば、前記絶縁体が、前記電荷保持膜の第１の部分とチャネル領域又は半導体層とを隔てる絶縁膜を含むことを特徴としている。
【００３６】
前記実施の形態によれば、ゲート絶縁膜表面と略平行な前記電荷保持膜の第１の部分に蓄積された電荷の散逸も抑制されるため、さらに保持特性のよい半導体記憶装置を得ることができる。
【００３７】
また、一実施の形態によれば、電荷保持膜の第１の部分とチャネル領域又は半導体層とを隔てる絶縁膜の膜厚が、ゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であることを特徴としている。
【００３８】
前記実施の形態によれば、メモリの耐圧性能を低下させることなく書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、メモリ効果を増大することが可能となる。
【００３９】
また、一実施の形態によれば、電荷保持膜の第１の部分とチャネル領域又は半導体層とを隔てる絶縁膜の膜厚が、ゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下であることを特徴としている。
【００４０】
前記実施の形態によれば、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【００４１】
一実施形態では、前記各拡散領域はゲート電極あるいはワード線に対して実効的にオフセットしている。拡散領域の両方がオフセットしていることにより、拡散領域の一方のみがオフセットしている場合に比べて短チャネル効果を極めて効果的に抑制することができる。更にまた、拡散領域の一方のみがオフセットしている場合に必要となるプロセスが削減され、前記プロセスを付加するために必要とされるマージンが不要となる。
【００４２】
各メモリ機能体は、前記各拡散領域の所定のオフセット量を確保するためにゲート電極（またはワード線）から最も離れた側に形成された絶縁膜を含んでいてもよい。これにより、十分なメモリ効果を維持しつつ、さらなる微細化に対応できる。
【００４３】
また、本発明の第４の側面に係る携帯電子機器は、上述したいずれかの構成を有する半導体記憶装置を備えたことを特徴としている。
【００４４】
前記発明によれば、メモリ部と論理回路部の混載プロセスが簡易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いているので、携帯電子機器の動作速度を向上させ、製造コストを削減することが可能になる。
【発明を実施するための最良の形態】
【００４５】
まず、本発明の半導体記憶装置に用いるメモリ素子について、以下にその概略を説明する。
【００４６】
本発明の半導体記憶装置に用いるメモリ素子は、主として、拡散領域である第１導電型の領域と、第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された電荷蓄積領域と、ゲート絶縁膜を介して設けられたゲート電極（またはワード線）とから構成されるか、あるいは、主として、半導体層と、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極（またはワード線）と、ゲート電極（またはワード線）の両側に形成されたメモリ機能体と、チャネル領域と、チャネル領域の両側に配置された拡散領域から構成される。ここで、上記チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極（またはワード線）直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域を意味する。
【００４７】
このメモリ素子は、１つの電荷保持膜に２値又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶するメモリ素子として機能し、また、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能する。しかしながら、このメモリ素子は、必ずしも４値又はそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
【００４８】
本発明の半導体装置は、半導体層としての半導体基板上、好ましくは半導体基板内に形成された第１導電型のウェル領域上に形成されることが好ましい。
【００４９】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Silicon on Insulator）基板、ＳＯＳ(Silicon on Sapphire)基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００５０】
この半導体層には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ（Local Oxidation of Silicon）膜、トレンチ酸化膜、ＳＴＩ（Shallow Trench Isolation）膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００５１】
ゲート絶縁膜又は絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。
【００５２】
ゲート電極又はワード線は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、単一のゲート電極とは、単層又は多層の導電膜によって分離されることなく、一体形状として形成されているゲート電極を意味する。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００５３】
メモリ機能体は、少なくとも、電荷を保持する機能（「電荷保持機能」）を有する。換言すると、メモリ機能体は電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する膜又は領域を含んで構成される。これらの機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。メモリ機能体は、例えば、シリコン窒化膜を含む絶縁体膜；導電膜もしくは半導体層を内部に含む絶縁体膜；導電体もしくは半導体ドットを１つ以上含む絶縁体膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００５４】
シリコン窒化膜などの電荷保持機能を有する絶縁体を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。更には、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。また、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００５５】
さらに記憶保持に関する信頼性を高めるためには、電荷を保持する機能を有する絶縁体は、必ずしも膜状である必要はなく、電荷を保持する機能を有する絶縁体が絶縁膜に離散的に存在していてもよい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中に絶縁体をドット状に分散させてもよい。
【００５６】
また、導電膜もしくは半導体層を内部に含む絶縁体膜をメモリ機能体として用いることにより、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。
【００５７】
さらに、導電体もしくは半導体ドットを１つ以上含む絶縁体膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
【００５８】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ(チタン酸ジルコン酸鉛)、ＰＬＺＴ(ランタン・ドープジルコン酸チタン酸鉛)等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができる効果がある。
【００５９】
つまり、メモリ機能体は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００６０】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、ゲート絶縁膜又は絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００６１】
ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００６２】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００６３】
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００６４】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース・ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜または領域、特に、電荷蓄積領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００６５】
拡散領域がゲート端からオフセットされて配置される場合は、２つの拡散領域の一方のみがオフセットしていてもよいが、両方の拡散領域がオフセットしていることが好ましい。
【００６６】
拡散領域の両方がオフセットしている場合、１つのメモリ素子で２ビットの情報を記憶させることが可能となる。また、拡散領域の両方がオフセットしていることにより、拡散領域の一方のみがオフセットしている場合に比べて短チャネル効果を極めて効果的に抑制することができる。更にまた、拡散領域の一方のみがオフセットしている場合に必要となるプロセスが削減され、前記プロセスを付加するために必要とされるマージンが不要となる。以上のことから明らかなように、両方の拡散領域がオフセットしていることにより、メモリ素子及びメモリセルアレイの微細化が容易となり、より高集積化が可能となり、製造コストを削減することができる。
【００６７】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００６８】
本発明のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極またはワード線の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極又はワード線を形成した後、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料をゲート電極を含む半導体基板上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極又は電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００６９】
このメモリ素子の形成方法の一例を説明する。
【００７０】
まず、公知の手順で、半導体基板上にゲート絶縁膜及びゲート電極を形成する。続いて、上記半導体基板上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜を、熱酸化法により形成し、又はＣＶＤ（Chemical Vapor Deposition）法により堆積する。次に、上記シリコン酸化膜上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜をＣＶＤ法により堆積する。
【００７１】
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体を、ゲート電極の側壁にサイドウォールスペーサ状に形成する。
【００７２】
その後、上記ゲート電極及びサイドウォールスペーサ状のメモリ機能体をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なえばよい。
【００７３】
本発明のメモリ素子を配列してメモリセルアレイを構成した場合、メモリ素子の最良の形態は、例えば、
（１）複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、
（２）前記ワード線の両側にはそれぞれ、このワード線に沿って連続して延びるメモリ機能体が形成されている、
（３）メモリ機能体内で電荷を蓄積する機能を有する材料が絶縁体、特にシリコン窒化膜である、
（４）メモリ機能体はＯＮＯ（Oxide Nitride Oxide）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、
（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、
（６）メモリ機能体内で電荷を蓄積する機能を有する領域（例えば、シリコン窒化膜からなる領域）と拡散層とがオーバーラップしている、
（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、
（８）１個のメモリ素子の書込み及び消去動作は単一のワード線により行なう、
（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、
（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、
なる要件を全て満たすものである。無論、必ずしも前記要件を全て満たす必要はなく、１つでも満たすものであればよい。
【００７４】
前記要件を複数満たす場合、特に好ましい組み合わせが存在する。例えば、（３）メモリ機能体内で電荷を蓄積する機能を有する材料が絶縁体、特にシリコン窒化膜であり、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がなく、（６）メモリ機能体内で電荷を蓄積する機能を有する領域（例えば、シリコン窒化膜からなる領域）と拡散層とがオーバーラップしている、場合である。
【００７５】
要件（３）及び要件（９）を満たす場合には、以下のような非常に大きな効果を得ることができる。まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても複数のメモリ機能体が干渉せず記憶情報を保持できるので、メモリ素子の微細化が容易となる。メモリ機能体内の電荷保持領域が導体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００７６】
また、メモリ機能体内の電荷保持領域が絶縁体（例えばシリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要が無くなる。例えば、複数のメモリセルで共有される１本のワード線の両側にワード線に沿って連続して形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、1本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり製造工程が簡略化される。更には、フォトの位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化できる効果がある。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００７７】
更に、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上し、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができる。
【００７８】
更にまた、非常に重要な設計事項として、要件（３）及び（９）を満たす場合であって、さらに要件（６）を満たす場合には、非常に低電圧で書込、消去が可能となることを我々は発見した。具体的には、５Ｖ以下という低電圧により書込み及び消去動作が行なわれることを確認した。この作用は回路設計上非常に大きな効果を有する。つまり、フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略、もしくは、規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略、もしくは、規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００７９】
以上より、要件（３）、（９）及び（６）を満たすことが特に好ましいのである。
【００８０】
一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極（書き込み電極）との容量カップリングにより書込み補助を行なうからである。
【００８１】
また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書込み動作を行なうことができる。
【００８２】
なお、メモリ素子を複数個配列したメモリセルアレイの場合、単一のワード線の両側にそれぞれ、１種類以上の絶縁体材料からなるメモリ機能体を形成し、このワード線と、このワード線の各側に形成された２つのメモリ機能体を複数のメモリ素子によって共有することが好ましい。なお、「単一のワード線」の定義は前述したとおりである。
【００８３】
このような構成をとった場合、実質上前記要件（３）、（９）及び（６）を満たしているので、メモリ素子を複数個配列したメモリセルアレイとなった場合においても、前記効果を奏することとなる。また、前記メモリ素子の情報の書換えを行なう際に選択されるワード線が、前記単一のワード線のみであれば、メモリ動作に要するワード線の本数を最小とすることができるので、メモリセルアレイを高密度に集積化することができる。
【００８４】
本発明の半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ（Personal Handy-phone System:パーソナル・ハンディホン・システム）、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ(Audio Visual)機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本発明の半導体記憶装置は、電子機器の制御回路又はデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【００８５】
以下に、本発明の半導体記憶装置および携帯電子機器の実施の形態を図面に基づいて詳細に説明する。
【００８６】
（実施の形態１）
この実施の形態の半導体記憶装置は、図１に示すような、不揮発性メモリ素子の一例としてのメモリ素子１を備える。
【００８７】
メモリ素子１は、半導体基板１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持するトラップ準位を有し、メモリ機能体、より具体的には電荷保持膜となるシリコン窒化膜１０９が配置されており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を蓄積して保持するメモリ機能体１０５ａ、１０５ｂとなっている。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１０７ａ、１０７ｂが形成されている。拡散領域１０７ａ、１０７ｂは、オフセット構造を有している。すなわち、拡散領域１０７ａ、１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜(シリコン窒化膜１０９)下のオフセット領域１２０がチャネル領域の一部を構成している。
【００８８】
なお、実質的に電荷を保持するメモリ機能体１０５ａ、１０５ｂは、ゲート電極１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい（図２Ａ参照）。また、メモリ機能体１０５ａ、１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子１１２が絶縁膜１１１中に散点状に分布する構造を有していてもよい（図２Ｂ参照）。このとき、微粒子１１２が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子１１２の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００８９】
メモリ素子の書込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１３１ａ、１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書込みとは、メモリ素子がＮチャネル型である場合にはメモリ機能体１３１ａ、１３１ｂに電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。
【００９０】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【００９１】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書込みを行なうことができる。
【００９２】
次に、メモリ素子の消去動作原理を図５及び図６を用いて説明する。
【００９３】
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【００９４】
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。
【００９５】
第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００９６】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００９７】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【００９８】
また、いずれの消去方法によっても、メモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭ(電気的消去書込み可能な読み出し専用メモリ)では大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
【００９９】
さらに、メモリ素子の読み出し動作原理を、図７を用いて説明する。
【０１００】
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。特に、ピンチオフ動作させるような電圧を与えて読み出す場合、第１のメモリ機能体１３１ａにおける電荷蓄積の状態について、１３１ｂにおける電荷蓄積の有無に影響されることなく、より高精度に判定することが可能となる。
【０１０１】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを動作させる。図示しないが、例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読み出しを行なうことができる。
【０１０２】
なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ、１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読み出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読み出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【０１０３】
拡散領域１０７ａ、１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読み出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【０１０４】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、メモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【０１０５】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
【０１０６】
以上の説明から明らかなように、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【０１０７】
また、図面の記載において、同一の材料及び物質を用いている部分においては、同一の符号を付しており、必ずしも同―の形状を示すものではない。
【０１０８】
また、図面は模式的なものであり、厚みと平面寸法の関係、各層や各部の厚みや大きさの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや大きさの寸法は、以下の説明を斟酌して判断すべきものである。また図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０１０９】
また、本特許に記載の各層や各部の厚みや大きさは、特に説明がない場合は、半導体装置の形成を完了した段階での最終形状の寸法である。よって、膜や不純物領域等を形成した直後の寸法と比較して最終形状の寸法は、後の工程の熱履歴等によって多少変化することに留意すべきである。
【０１１０】
（実施の形態２）
この実施の形態の半導体記憶装置におけるメモリ素子は、図８に示すように、メモリ機能体２６１、２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のメモリ素子１と実質的に同様の構成である。
【０１１１】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１、２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜２４２がシリコン酸化膜２４１、２４３で挟まれた構造(つまり、ＯＮＯ構造）とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
【０１１２】
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、２１１は半導体基板、２１４はゲート絶縁膜、２７１はゲート電極２１７と拡散領域２１２、２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。
【０１１３】
メモリ機能体２６１、２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２、２１３とがオーバーラップすることによる効果を説明する。
【０１１４】
図９は、図８の右側のメモリ機能体２６２周辺部の拡大図である。図９に示したように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極２１７のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【０１１５】
図９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。
【０１１６】
なお、図１０に示すように、メモリ機能体２６２のうちシリコン窒化膜２４２ａのゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜２４２ａのゲート電極２１７と遠い側の端までと定義すればよい。
【０１１７】
図１１は、図９のメモリ素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２、２１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【０１１８】
図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読み出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【０１１９】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２、２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読み出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読み出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【０１２０】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【０１２１】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読み出し時に必ずしもピンチオフ点を形成しなくてもよい。
【０１２２】
なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読み出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０１２３】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ｂが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ｂは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【０１２４】
メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ｂがあることにより、シリコン窒化膜２４２ｂに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ｂをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２４２ｂ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１２５】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ｂとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【０１２６】
なお、シリコン窒化膜２４２ｂの膜厚を制御すると共に、シリコン窒化膜２４２ｂ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ｂ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ｂ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ｂの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜２４２ｂに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【０１２７】
（実施の形態３）
この実施の形態の半導体記憶装置におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、さらに、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。
【０１２８】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線は矢印２８３で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１、２４３の比誘電率は約４である。したがって、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線(矢印２８３)方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【０１２９】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、シリコン窒化膜２４２が領域２８２を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【０１３０】
なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【０１３１】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常に大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【０１３２】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（またはウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０１３３】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。
【０１３４】
さらに、実施の形態２と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【０１３５】
（実施の形態４）
この実施の形態では、半導体記憶装置におけるメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
【０１３６】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０１３７】
このようなメモリ素子では、Ａ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２、２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読み出し動作の高速化が実現する。
【０１３８】
また、ゲート電極２１７と拡散領域２１２、２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【０１３９】
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２、２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１、２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。
【０１４０】
また、図１１で既に述べたように、シリコン窒化膜２４２ａの少なくとも一部とソース／ドレイン領域２１２、２１３がオーバーラップしなければ、事実上メモリ機能を得ることが困難であるから、Ｂ＜Ｃであることが好ましい。
【０１４１】
このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１４２】
（実施の形態５）
この実施の形態における半導体記憶装置のメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０１４３】
このメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２、２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【０１４４】
このメモリ素子によっても、実施の形態２のメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２、２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１４５】
（実施の形態６）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１６に示すように、Ｎ型の拡散領域２１２、２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実施の形態２のメモリ素子と実質的に同様の構成を有する。
【０１４６】
すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０17〜１×１０19ｃｍ-3程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０16〜１×１０18ｃｍ-3とすることができる。
【０１４７】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２、２１３と半導体基板２１１との接合が、メモリ機能体２６１、２６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読み出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読み出し速度が高速なメモリ素子を得ることができる。
【０１４８】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【０１４９】
（実施の形態７）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１７に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域２１１とを隔てる絶縁膜２４１の厚さ（Ｔ１）が、ゲート絶縁膜２１４の厚さ（Ｔ２）よりも薄いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１５０】
上記ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、上記絶縁膜２４１の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１５１】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。
【０１５２】
つまり、このメモリ素子においては、上記電荷保持膜(シリコン窒化膜２４２)と、チャネル領域又はウェル領域２１１とを隔てる絶縁膜２４１は、ゲート電極２１７と、チャネル領域又はウェル領域２１１とに挟まれていない。そのため、上記電荷保持膜(シリコン窒化膜２４２)と、チャネル領域又はウェル領域２１１とを隔てる上記絶縁膜２４１には、ゲート電極２１７と、チャネル領域又はウェル領域２１１間に働く高電界が直接作用せず、ゲート電極２１７から横方向に広がる比較的弱い電界が作用する。そのため、上記絶縁膜２４１に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。Ｔ１を薄くすることにより、メモリ機能体２６１，２６２への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域又はウェル領域２１１に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１５３】
ところで、メモリ機能体中での電気力線は、図１３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８４で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、矢印２８４方向の電気力線に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０１５４】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害される。
【０１５５】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１５６】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴ(薄膜トランジスタ)を駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用として本発明の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１５７】
（実施の形態８）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１５８】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請にかかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１５９】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。
【０１６０】
Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０１６１】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０１６２】
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１６３】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、上記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（International Technology Roadmap for Semiconductors）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１６４】
例えば、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。
【０１６５】
また、このメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
【０１６６】
つまり、メモリ機能体の上部に書込み、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込み、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工精度に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子を実現することができる。
【０１６７】
（実施の形態９）
この実施の形態は、半導体記憶装置のメモリ素子の書換えを行ったときの電気特性の変化に関する。
【０１６８】
Ｎチャネル型メモリ素子において、メモリ機能体中の電荷量が変化したとき、図１９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。
【０１６９】
図１９から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図４１）と大きく異なる。
【０１７０】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１７１】
一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１７２】
以上のことから明らかなように、本発明の半導体記憶素子を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１７３】
（実施の形態１０）
ところで、前述したメモリ機能体１０５ａ，１０５ｂ，１３１ａ，１３１ｂ、２６１，２６２の備える電荷保持膜はいずれも、該当する図面に示されるように、ゲート電極側壁からチャネル長方向にソース・ドレイン拡散領域の一部にオーバーラップするまで延びている部分を含んでおり、そのような部分の一部または全部が、チャネル領域の一部と拡散領域の一部とに跨る電荷蓄積領域となっている。ここで、電荷蓄積領域とは、メモリ素子の書換え動作により注入された電荷が実際に保持される領域を指しており、電荷保持膜全領域のうち、本来の機能を果たす領域である。たとえば、図８に示したメモリ素子では、図２０に示すように、電荷保持膜２４２のうち、チャネル長方向に延びる膜部分の一部が、チャネル領域２７３の一部と拡散領域２１２，２１３の一部とに跨る電荷蓄積領域２５０となっている。
【０１７４】
２つの電荷蓄積領域２５０はチャネル領域２７３の一部と拡散領域２１２、２１３の一部との上にそれぞれ跨って存するから、半導体記憶装置の高速な読出し動作が可能となる。なぜならば、チャネル領域２７３の中で、ゲート電界と電荷蓄積領域２５０に蓄積された電荷による電界のいずれの影響も受けにくい部分をなくすことができるからである。ゲート電界と電荷蓄積領域に蓄積された電荷による電界のいずれの影響も受けにくい部分は、反転層電荷が誘起されにくいため、トランジスタ電流のボトルネックとなるが、上記構成によればそれを防ぐことができる。そのために読出し動作時のドレイン電流を大きくして、読出し動作を高速にすることができるのである。
【０１７５】
図２１は、実施の形態１０に係るメモリ素子を示している。このメモリ素子は、電荷保持膜が電荷蓄積領域２５０のみからなるようにメモリ機能体２６２を形成したものである。図２０（図８）に示したメモリ素子の各部分と同様の部分には同じ番号を付している。図２１において、電荷蓄積領域２５０は半導体基板２１１の表面と平行な膜状の電荷蓄積領域２５０が、チャネル領域２７３の一部と拡散領域２１２、２１３の一部とに跨って配置されている。電荷蓄積領域２５０は、絶縁体２４５内に形成されている。電荷蓄積領域２５０は、半導体基板２１１及びゲート電極２１７とは絶縁体２４５で隔てられている。電荷蓄積領域２５０と絶縁体２４５とがメモリ機能体６６１、６６２を構成する。
【０１７６】
この実施形態においては、電荷蓄積領域２５０は、電荷をトラップする機能を有するシリコン窒化膜、酸化アルミニウム、酸化ハフニウムのいずれか又はこれらの積層膜からなる。絶縁体２４５は、シリコン酸化膜よりなるのが好ましいが、他の絶縁膜であってもよいし、複数種の絶縁膜により構成されていても構わない。
【０１７７】
実施の形態１０のメモリ素子も、前述した他のメモリ素子と同様、２つの電荷蓄積領域２５０のそれぞれに独立して電荷を蓄積することにより、２ビットの情報を記憶することが可能である。また、他のメモリ素子同様、２つの電荷蓄積領域２５０は互いにゲート電極２１７によって隔てられているから、書換え時の干渉が効果的に抑制される。ゲート電極２１７は、ゲート絶縁膜６１４のみを介して半導体基板２１１と接しているから、ゲート絶縁膜を薄膜化して短チャネル効果を抑制することができる。
【０１７８】
更には、２つの電荷蓄積領域２５０はチャネル領域２７３の一部と拡散領域２１２、２１３の一部との上にそれぞれ跨って存するから、上述したように、半導体記憶装置の高速な読出し動作が可能となる。
【０１７９】
更にまた、電荷蓄積領域２５０は半導体基板２１１の表面と平行な膜状であることから、図１２に言及して行った説明からも明らかなように、チャネル領域２７３のうち電荷蓄積領域２５０下に存する部分（オフセット領域）における反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。更には、メモリ効果のばらつきを抑えることができる。したがって、メモリ素子の信頼性が向上し、書換え速度が増大する。
【０１８０】
（実施の形態１１）
この実施の形態は、書き換え動作の繰り返しに起因する劣化を防止して信頼性を向上できるメモリ素子に関する。
【０１８１】
まず、図２２および図２４〜２９を用いてメモリ素子が書換え動作の繰り返しによって劣化する原因を、右側のメモリ機能体２６２の場合を例にとって説明する。なお、既出の符号については説明を省略する。
【０１８２】
右側のメモリ機能体２６２に書込み又は消去を行なうと、ホットキャリアが発生し、図２２に示すように、シリコン酸化膜２４１と半導体基板２１１との界面に界面準位３２１が発生する。この界面準位３２１は、書換え回数が増えるにつれて増加していく。
【０１８３】
ここで、本発明のメモリ素子の模式的な等価回路を示す図２４〜２７を用いて、本発明のメモリ素子の機能を説明すると、本発明のメモリ素子は、図２４に示すように、ゲート絶縁膜２１４下に形成されるトランジスタＴｒＣと、トランジスタＴｒＣの両側であってオフセット領域２７１に形成される記憶素子ＭＬ、ＭＲとが直列に接続された素子であるとみなすことができる。記憶素子ＭＬ、ＭＲは、具体的にはメモリ機能体２６１、２６２に蓄積された電荷の多寡によって流しうる電流値が変化することによりメモリ効果を発現するものである。本発明のメモリ素子は、ソース電圧（Ｖｓ）とドレイン電圧（Ｖｄ）との差がゲート電圧（Ｖｇ）と閾値との差に比べて十分小さいときは、非飽和特性領域動作をするため、図２４で示す等価回路で表される。しかしながら、ソース電圧（Ｖｓ）とドレイン電圧（Ｖｄ）との差が十分に大きくなると、メモリ素子は飽和特性領域動作をするため、図２５又は図２６に示す等価回路で表すことができる。すなわち、メモリ素子はドレイン側でピンチオフするため、記憶素子（ＭＬ又はＭＲ）は、メモリ機能体に蓄積された電荷量によらず、ほぼ一定の抵抗値をもつ抵抗（ＲＬ又はＲＲ）に変化する。このように、メモリ素子を飽和特性領域動作させた場合は等価回路上では１つの記憶素子のみが現れるため、特定の側の記憶情報を分離して読出すことが可能となる。
【０１８４】
右側のメモリ機能体２６２を読出す（右側のメモリ機能体２６２の側をソースとする）場合の等価回路は図２５で表されるが、記憶素子ＭＲは、右側のメモリ機能体２６２に蓄積された電荷の多寡により閾値が変化するトランジスタＴｒＲと同等であると考えることもできる（図２７）。この場合、２つのトランジスタＴｒＣ、ＴｒＲは、単一のゲート電極２１７によって制御されているとみなすことができるので、それぞれのゲート電極は接続され、共通のゲート電圧Ｖｇが印加されているものとしている。右側のメモリ機能体２６２の書換え動作により発生した界面準位３２１による劣化は、右側のトランジスタＴｒＲが劣化したためとみなすことができる。
【０１８５】
図２８及び図２９は、読出し動作時において、ゲート電圧Ｖｇを変化させたときの読出し電流Ｉｄがどのように変化するかを模式的に説明するグラフである。なお、グラフの縦軸は読み出し電流Ｉｄを対数表示している。
【０１８６】
図２８において、曲線ＩｄＴｒＣは、ゲート電極２１７下に形成されるトランジスタＴｒＣが流すことができる電流を表している。すなわち、ＩｄＴｒＣはトランジスタＴｒＣの駆動能力を表している。トランジスタＴｒＣ自体にはメモリ効果が現れないため、ＩｄＴｒＣは右側のメモリ機能体２６２の記憶状態にかかわらず一定である。曲線ＩｄＴｒＲｅ１及びＩｄＴｒＲｗは、それぞれ右側のメモリ機能体２６２が消去状態及び書込み状態にあるときの右側のトランジスタＴｒＲが流すことができる電流を表している。このように、右側のトランジスタＴｒＲの閾値は右側のメモリ機能体２６２に蓄積される電荷量の変化により大きく変化する。
【０１８７】
図２８から明らかなように、曲線ＩｄＴｒＣと曲線ＩｄＴｒＲｅ１は点Ｘ１において交差している。したがって、右側のメモリ機能体２６２が消去状態にある場合、Ｖｇが点Ｘ１より低いときはトランジスタＴｒＣの駆動能力が読出し電流Ｉｄを決め、Ｖｇが点Ｘ１より高いときは右側のトランジスタＴｒＲの駆動能力が読み出し電流Ｉｄを決める。したがって、読み出し電流Ｉｄは、図２９の曲線ＩｄＥ１のようになる。一方、右側のメモリ機能体２６２が書込み状態（プログラム状態）にあるときは、あらゆるＶｇにおいて右側のトランジスタＴｒＲの駆動能力が読み出し電流Ｉｄを決める。したがって、読み出し電流Ｉｄは、図２９の曲線ＩｄＰのようになる。
【０１８８】
右側のメモリ機能体２６２に繰り返し書換え動作を行なうと、界面準位３２１が発生し、右側のトランジスタＴｒＲのＳ値（サブスレッショルドスウィング）が増加し、ｇｍ（相互コンダクタンス）が低下する。そのため、右側のトランジスタＴｒＲが流すことができる電流は、図２８の曲線ＩｄＴｒＲｅ２のように減少する。なおＳ値の増加は、図２８において曲線ＩｄＴｒＲｅ２の立ち上がりの傾きが曲線ＩｄＴｒＲｅ１に比べて減少していることに現れている。このとき、曲線ＩｄＴｒＲｅ２と曲線ＩｄＴｒＣは点Ｘ２で交わる。結局、メモリ機能体２６２に繰り返し書換え動作を行った後の消去時の読出し電流Ｉｄは、図２９の曲線ＩｄＥ２のようになる。
【０１８９】
以上の説明から明らかなように、消去時の読出し電流はＩｄＥ１からＩｄＥ２へと減少し、これが、読出し動作が遅くなる原因となる。
【０１９０】
上記説明で明らかなように、消去状態における読出し電流の低下は、界面準位の発生により右側のトランジスタＴｒＲのＳ値が増加し、閾値が上昇することによる。トランジスタのＳ値は一般に、
Ｓ＝（ｋＴ／ｑ)ｌｎ１０(１＋(Ｃｄ＋ｑＤｉｔ)／Ｃｏｘ)．．．（１）
と表される。ここで、ｋはボルツマン定数、Ｔは温度、ｑは素電荷、Ｃｄは半導体基板側の空乏層容量、Ｄｉｔは界面準位密度、Ｃｏｘはゲート絶縁膜容量である。
【０１９１】
（１）式から、界面準位が発生するとＳ値が増加し、このＳ値の増加はＣｏｘが小さいほど顕著であることが分かる。ここで右側のトランジスタＴｒＲのゲート絶縁膜厚は、図２２に記した電気力線３２２の長さに相当し、トランジスタＴｒＣにおけるゲート絶縁膜（ゲート絶縁膜２１４）に比べて著しく厚くなっている。すなわち、右側のトランジスタＴｒＲにおけるゲート絶縁膜容量Ｃｏｘは、トランジスタＴｒＣに比べて著しく小さい。そのため、（１）式より分かるように、右側のトランジスタＴｒＲにおいては界面準位ＤｉｔによるＳ値の増加が顕著となって駆動能力が小さくなる。その結果、メモリ素子の読出し電流が著しく低下するのである。
【０１９２】
例として、右側のトランジスタＴｒＲの電気力線３２２の長さを３０ｎｍ、半導体基板側の空乏層幅を０．１μｍとし、簡単のためゲート絶縁膜及びメモリ機能体は全てシリコン酸化膜（比誘電率４）からなり、半導体基板はシリコン（比誘電率１１.９）であるとすると、界面準位密度が１０１０ｃｍ−２ｅＶ−１のときのＳ値は１１６ｍＶ／ｄｅｃａｙであるが、界面準位密度が１０１２ｃｍ−２ｅＶ−１に増加すると、Ｓ値は１９６ｍＶ／ｄｅｃａｙと大幅に増加する。仮に右側のトランジスタＴｒＲのゲート絶縁膜厚がトランジスタＴｒＣと同じ（例えば６ｎｍ）であったとすると、界面準位密度が１０１０ｃｍ−２ｅＶ−１のときのＳ値は７１ｍＶ／ｄｅｃａｙであるが、界面準位密度が１０１２ｃｍ−２ｅＶ−１に増加しても、Ｓ値は８７ｍＶ／ｄｅｃａｙにしか増加しない。
【０１９３】
本発明のメモリ素子は単一のゲート電極を有しており、かつ拡散領域がゲート電極からオフセットしている。そのためにオフセット領域２７１における実効的なゲート絶縁膜厚（矢印３２２）が増加し、メモリ機能体を構成する材料によっては書換え動作の繰り返しにより読出し電流が大きく減少するという特有の課題を有しているのである。
【０１９４】
そこで、本実施の形態のメモリ素子では、図２２に示すように、メモリ機能体２６１、２６２は電荷保持膜として酸化アルミニウム３１１を含んでいる。酸化アルミニウムの比誘電率は約９．５であり、シリコン酸化膜の約４やシリコン窒化膜の約６に比べて大きい。したがって、右側のトランジスタＴｒＲのＣｏｘは大幅に大きくなり、書換え動作の繰り返しによる劣化を大幅に緩和することができる。右側のトランジスタの電気力線３２２の長さが３０ｎｍの場合、簡単のためメモリ機能体２６２が全て酸化アルミニウムからなるとすると、界面準位密度が１０１０ｃｍ−２ｅＶ−１のときのＳ値は８３ｍＶ／ｄｅｃａｙであり、界面準位密度が１０１２ｃｍ−２ｅＶ−１に増加しても、Ｓ値は１１７ｍＶ／ｄｅｃａｙにしか増加しない。これから明らかなように、メモリ機能体内の電荷保持膜を酸化アルミニウムとすることにより、劣化前のＳ値が小さくなるばかりでなく、劣化によるＳ値の増加も大幅に抑制することができる。したがって、メモリ素子の読出し電流が増加し、劣化による読出し電流の減少も小さくすることができるから、メモリ素子の読出し速度を向上することが可能となる。
【０１９５】
更には、酸化アルミニウムの電子トラップ準位はシリコン窒化膜よりも深いエネルギーにあるため、トラップされた電荷が電荷保持膜中を移動するのを抑制することができる。そのため、メモリ素子の信頼性が向上する。
【０１９６】
更にまた、酸化アルミニウムには電子トラップのみが存在し、正孔トラップが存在しないため、消去の限界は電荷保持膜が中性状態のときで規定される。そのため、消去時間を増加していった場合に読出し電流が一定値に収束し、読出しリファレンスの電流値を設定しやすいという利点がある。
【０１９７】
図２３は、図２２に示したメモリ素子の変形例の断面図である。メモリ機能体２６１、２６２は、断面略Ｌ字形状の酸化アルミニウム膜３１２がシリコン酸化膜２４１、２４３で挟まれた構造を有している。このような構造を有することにより、図８に示したメモリ素子（電荷保持膜としてシリコン窒化膜を用いている）の場合と同様に、メモリ効果のばらつきが抑制される。更に、上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１９８】
（実施の形態１２）
この実施の形態は、前記メモリ素子を配列して構成されるメモリセルアレイに関する。
【０１９９】
図３０は、メモリセルアレイの概略平面図であり、図３１は図３０の３１−３１線概略断面図であり、図３２は図３０の３２−３２線概略断面図である。ただし、図３０においては、上部配線構造（ビット線）は簡略のため直線として表現している。また、図３０では、５本のワード線と４本のビット線を含むメモリセルアレイを示しているが、行数及び列数は任意である。
【０２００】
半導体基板４１１には、素子分離領域４９５（図３２）が形成されている。半導体基板４１１表面の、素子分離領域４９５が形成されていない領域は、活性領域ＡＣＴとなる。ワード線ＷＬ１〜ＷＬ５（４１７）が紙面横方向に延び、紙面縦方向に関して並んで形成されている。各活性領域ＡＣＴ上には、ゲート絶縁膜４１４を介してワード線ＷＬ１〜ＷＬ５（４１７）が通過し、各ワード線の両側（活性領域であってかつワード線に覆われない領域）には拡散層領域４１２が形成されている。ワード線（ゲート電極）と、ワード線の両側に形成された２つの拡散層領域（ソース領域またはドレイン領域）とが１つの電界効果トランジスタを構成している。上記ワード線ＷＬ１〜ＷＬ５（４１７）の各側壁には、シリコン窒化膜４４２がシリコン酸化膜４４３で挟まれた構造を有するメモリ機能体４６１、４６２が連続して形成されている。図３０に示すように、ワード線と交わる向きに延在する活性領域ＡＣＴの列は、隣接する活性領域ＡＣＴの列と、ワード線間において１つおきに接続されている。互いに隣接する活性領域ＡＣＴが接続する接続部の上には、コンタクト孔ＣＨ（４９６）が形成されている。前記コンタクト孔ＣＨ（４９６）は、前記ワード線と交わる向きに延在するビット線ＢＬ１〜ＢＬ４（４９７）のいずれかと拡散領域４１２とを電気的に接続している。以上の配置により、１つの拡散層領域は、４つの電界効果トランジスタによって共有されることとなる。なお、４８９は、層間絶縁膜である。
【０２０１】
図３３はこのメモリセルアレイの概略等価回路図である。互いに隣接するビット線ＢＬの間には、メモリ素子ＭＴＲが並んで形成されており、各ビット線と交わる方向に延びるワード線ＷＬが、各メモリ素子のゲート電極と接続されている。互いに隣接する１対のビット線と、１本のワード線を選択することにより、特定のメモリ素子を選択することができる。上記１対のビット線及び１本のワード線に適切な電圧を印加することにより、特定のメモリ素子の書換え動作及び読み出し動作を行なうことができる。書き換え方法および読み出し方法の具体例については既述したので、ここでは省略する。
【０２０２】
各ワード線ＷＬ１〜ＷＬ５は、それぞれの活性領域ＡＣＴ上でメモリ素子のゲート電極となっている。すなわち、各ワード線は複数のメモリ素子に共有されている。また、各ワード線の両側壁には２つのメモリ機能体４６１，４６２が連続して形成されており、これらのメモリ機能体４６１，４６２が複数のメモリ素子によって共有されている。このように、各ワード線及びワード線の側壁に形成されたメモリ機能体が複数のメモリ素子によって共有されているので、メモリセルの面積を縮小し、メモリセルアレイを高密度化することができる。
【０２０３】
また、実施の形態１１で説明したように、本発明のメモリ素子は選択トランジスタ（ＴｒＣ）及び２個の可変閾値トランジスタ（ＴｒＬ、ＴｒＲ）からなる高機能な素子であると言うことができる。このような高機能な素子が、最小の構成（単一のワード線）からなり、それが配列されてメモリセルアレイが構成されている。したがって、メモリ効果を高めつつ、メモリセルアレイを高密度化することができる。
【０２０４】
図３４は、図３０に示したメモリセルアレイの変形例の概略平面図である。図３４に示すメモリセルアレイが、図３０に示すメモリセルアレイと異なるのは、活性領域ＡＣＴが短冊形であり、長方形（実際に加工すると略楕円形となる）のコンタクト孔ＣＨによって、隣接する活性領域が電気的に接続されている点である。なお、このメモリセルアレイの等価回路図は図３３に示したものと同じである。図３４に示すメモリセルアレイは、図３０に示したメモリセルアレイに比べて活性領域ＡＣＴ及び素子分離領域の形状が単純になるので、加工が容易となる。したがって、このメモリセルアレイを搭載した集積回路の歩留まりを向上することができる。もしくは、加工に要するマージンを小さくして、メモリセルアレイをより微細化することが可能となる。
【０２０５】
図３５は、図３０に示したメモリセルアレイの別の変形例の概略平面図である。図３５に示すメモリセルアレイが、図３０に示すメモリセルアレイと異なるのは、ワード線ＷＬ１〜ＷＬ５を蛇行させたことである。これにより、互いに隣接するワード線間においてコンタクト孔ＣＨが存する部分ではワード線間の距離を大きくし、コンタクト孔ＣＨが存しない部分ではワード線間の距離を小さくすることができる。コンタクト孔ＣＨは、ビット線が延びる方向に対してワード線２本につき１個の割合で設けられているので、ワード線を蛇行させることにより効率よくコンタクト孔を配置することができる。図３５に示すメモリセルアレイは、図３０に示したメモリセルアレイに比べてワード線間距離の平均を小さくすることができる。したがって、メモリセルの面積を縮小してメモリセルアレイを高密度化することができる。
【０２０６】
（実施の形態１３）
以下に、上に述べたメモリ素子と論理トランジスタとを混載した集積回路をスケーリングしていく上での指針と、具体的なスケーリングの例を記す。
【０２０７】
既に述べたように、本発明におけるメモリ素子の製造プロセスは論理トランジスタの製造プロセスと極めて親和性が高いものである。したがって、本発明のメモリ素子を備えたメモリ部と、論理トランジスタを備えた論理回路部とを混載した集積回路は、本発明の半導体記憶装置の応用商品として重要である。論理トランジスタのスケーリングは、国際半導体技術ロードマップＩＴＲＳ（International Technology Roadmap for Semiconductors）２００１により予測されており、ハーフピッチを図３７〜図３９のMPU 1/2 ピッチ欄に、物理ゲート長をL（ロジック）欄にそれぞれ記している。これから明らかなように、論理トランジスタの物理ゲート長は今後急速に微細化していくと予測されている。更には、ＩＴＲＳ２００１ではゲート側壁絶縁膜の幅も予測されており、その最大値を図３７〜図３９にＷｓｗとして記している。既に述べたように、本発明の半導体記憶装置におけるメモリ素子は物理ゲート長を非常に微細化することが可能である。しかしながら、論理トランジスタの微細化に伴いゲート側壁絶縁膜の幅も縮小していくことから、メモリ素子のスケーリングに際して適切な実効オフセット量を維持することが肝要である。
【０２０８】
図３６は、本発明のメモリ素子を備えたメモリ部と、論理トランジスタを備えた論理回路部とを混載した集積回路のスケーリングを説明する図である。メモリ素子３、４は例えば図３０、３４、３５に示すメモリセルアレイを構成するメモリ素子である。以下では、ワード線（ゲート電極４１７）の間隔Ｗｇｐを３／２ピッチ（図３７〜図３９のMPU 1/2 ピッチの３倍）とした場合を例として示す。論理トランジスタ５にはＬＤＤ４９８が備わり、ゲート絶縁膜４８８の膜厚はメモリ素子３、４のゲート絶縁膜４１４とは厚さが異なっていてもよい。
【０２０９】
メモリ素子３、４の側壁絶縁膜は、論理トランジスタ５の側壁絶縁膜（シリコン窒化膜４４２とシリコン酸化膜４４１、４４３からなる）に更に絶縁膜４９９が加わった構成を有していてもよい。絶縁膜４９９は、例えばシリコン酸化膜やシリコン窒化膜からなる。絶縁膜４９９は、メモリ素子のスケーリングに伴いオフセット量Ｗｏｆｆが十分な大きさのメモリ効果の発現に足りなくなった場合に、メモリ素子のゲート側壁絶縁膜厚のみを大きくするために付加するものである。これにより、論理トランジスタのゲート側壁絶縁膜厚ＷｓｗはＩＴＲＳ２００１の予測値としたまま、メモリ素子のゲート側壁絶縁膜厚を厚くして十分なメモリ効果を得ることが可能となる。
【０２１０】
以下のスケーリング例では、拡散領域４１２の深さＸｊはメモリ素子３、４及び論理トランジスタ５で同一とし、その大きさはＩＴＲＳ２００１の記述に従うものとした。また、経験的に拡散領域４１２のゲート側壁絶縁膜（膜厚Ｗｅｘの絶縁膜４９９を含む）下での横方向の広がりＷｄｉｆは、拡散領域４１２の深さＸｊの０．７倍であり、以下のスケーリング例においてもそれに従った。すなわち、オフセット量Ｗｏｆｆは、論理トランジスタ５のゲート側壁絶縁膜厚Ｗｓｗと絶縁膜４９９の厚さＷｅｘを足した総ゲート側壁絶縁膜厚から、拡散領域４１２の横方向の広がりＷｄｉｆを差し引いたものである。オフセット量Ｗｏｆｆは１４ｎｍ以上確保されれば十分な大きさのメモリ効果が発現されることをデバイスシミュレーションにより確認している。したがって、以下のスケーリング例では、オフセット量Ｗｏｆｆが最低１４ｎｍとなるように酸化膜４９９の厚さを決定している。なお、L（メモリ）はメモリ素子３、４の物理ゲート長であり、Ｓｓｗはゲート側壁絶縁膜間の距離である。なお、参考のため図３７〜図３９にはＩＴＲＳ２００１に記載されるＮＯＲ型フラッシュの物理ゲート長予測値 L（フラッシュNOR）も記しておいた。
【０２１１】
図３７は第１のスケーリング例を示しており、メモリ素子３，４の物理ゲート長 L（メモリ）が論理トランジスタ５の物理ゲート長 L（ロジック）と同様に縮小するとした場合のものである。ゲート側壁絶縁膜間の距離Ｓｓｗは３つのスケーリング例の中で最も大きく、いずれの年度においてもハーフピッチを上回っている。絶縁膜４９９は、２００７年（ハーフピッチが６５ｎｍ）以降必要となる。
【０２１２】
図３８は第２のスケーリング例を示しており、メモリ素子の物理ゲート長は論理トランジスタほど縮小せず、ハーフピッチ（MPU 1/2 ピッチ）と等しくした場合のものである。この場合は、メモリ素子の物理ゲート長 L（メモリ）は比較的大きいので、メモリ素子の短チャネル効果は小さく、そのためのプロセス検討は比較的容易である。ただし、ゲート側壁絶縁膜間（ここにコンタクト孔を配置する）の距離Ｓｓｗはハーフピッチ以下となるため、自己整合コンタクトプロセスは必須となる。
【０２１３】
図３９は第３のスケーリング例を示しており、ゲート側壁絶縁膜間の距離Ｓｓｗをハーフピッチとしたものである。この場合、メモリ素子の物理ゲート長 L（メモリ）は第１と第２のスケーリング例の中間値をとる。このスケーリング例は、メモリ素子の物理ゲート長とコンタクト孔のためのスペースのバランスをとったものである。
【０２１４】
ところで、図３７〜図３９の如くスケーリングを行なっていくにあたって非常に重要なことは、メモリ素子の２つの拡散領域がいずれも実効的にオフセットしているということである。ここで、「実効的にオフセットしている」とは、メモリ機能体が書込み状態（Ｎチャネル型の素子の場合は電子が蓄積され、Ｐチャネル型の素子の場合は正孔が蓄積された状態）においては、該メモリ機能体直下において半導体基板等の半導体層の表面が空乏化している領域が存することを指している。すなわち、拡散領域の端がゲート電極端に対してオフセットしている場合は無論のこと、メモリ機能体直下の半導体層表面に低濃度で厚さの薄い（深さの浅い）低濃度拡散領域が存し、該低濃度拡散領域がゲート端に達している場合も含まれている。但し、一般的なＬＤＤ(Lightly Doped Drain)領域は、この低濃度拡散領域には含まれない。なぜならば、一般的なＬＤＤ領域は、たとえメモリ機能体が書込み状態となっても空乏化はしないため、メモリ効果が発現しないからである。前記一般的なＬＤＤ領域は、ゲート電極形成後に、例えば、３１Ｐ＋イオンを４×１０１２〜５×１０１４ｃｍ−２注入して形成される。一方、低濃度拡散領域はさらに低ドーズ量の注入などによる方法で形成することができる。以下に、メモリ素子の２つの拡散領域がいずれも実効的にオフセットしていることが好ましい理由を説明する。
【０２１５】
まず、メモリ素子の２つの拡散領域がいずれも実効的にオフセットしていることにより、短チャネル効果の抑制が極めて容易になる。通常、メモリ素子は論理トランジスタに比べて高電圧で動作させる必要があり、メモリ素子３、４のゲート絶縁膜４１４の厚さは、論理トランジスタ５のゲート絶縁膜４８８より厚くする必要がある。そのため、メモリ素子からなるメモリ部と論理トランジスタからなる論理回路部のハーフピッチを同一としてスケーリングするのは極めて困難である。しかしながら、メモリ素子の２つの拡散領域がいずれも実効的にオフセットしていることにより短チャネル効果に対して非常に有利となり、上述のようなスケーリングが可能となるのである。
【０２１６】
次に、メモリ素子の２つの拡散領域がいずれも実効的にオフセットしていることにより、例えば、片側の拡散領域のみにＬＤＤを形成するプロセスが不要となる。片側の拡散領域のみにＬＤＤがあるとは、例えば、図３１において、拡散領域４１２の１つおきにＬＤＤが形成されていることである。このようにＬＤＤを形成するためには、ワード線（ゲート電極４１７）の形成後にワード線間に開口した活性領域を１つおきにフォトレジストでマスクし、ＬＤＤ形成のためのイオン注入を行なう必要がある。しかしながら、ゲート電極による凹凸が激しい基板上に、密集したフォトレジストパターンを形成するのは難しく、余分なマージンを要することとなる。メモリ素子の２つの拡散領域がいずれも実効的にオフセットしていれば、このようなＬＤＤを形成のためのプロセスが不要であり、メモリ機能体を形成した後に拡散領域を自己整合的に形成することができる。したがって、メモリセルの面積を縮小してメモリセルアレイを高密度化することができる。
【０２１７】
更に、メモリ素子の２つの拡散領域がいずれも実効的にオフセットしていることにより、２ビット動作が可能となる。これにより、ビットあたりのメモリセルの面積を大幅に縮小してメモリセルアレイを高密度化することができる。
【０２１８】
（実施の形態１４）
本発明に係る携帯電子機器の一例である携帯電話の概略ブロック図を、図４０に示す。
【０２１９】
この携帯電話は、主として、制御回路５１１、電池５１２、ＲＦ（無線周波数）回路５１３、表示部５１４、アンテナ５１５、信号線５１６、電源線５１７によって構成されており、制御回路５１１には、上述したいずれかの実施形態の半導体記憶装置５１１ａが組み込まれている。なお、制御回路５１１は、実施の形態１３で説明したような、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
【０２２０】
このように、メモリ部と論理回路部の混載プロセスが簡易で、微細化が容易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の信頼性と動作速度を向上させると共に、小型化ができ、かつ、製造コストを削減することが可能になる。
【図面の簡単な説明】
【０２２１】
【図１】図１は本発明の実施の形態１の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図２Ａ】図２Ａは上記実施の形態１の半導体記憶装置におけるメモリ素子の変形例の要部の概略断面図である。
【図２Ｂ】図２Ｂは上記実施の形態１の半導体記憶装置におけるメモリ素子の変形例の要部の概略断面図である。
【図３】図３は上記実施の形態１の半導体記憶装置におけるメモリ素子の書込み動作を説明するための図である。
【図４】図４は上記実施の形態１の半導体記憶装置におけるメモリ素子の書込み動作を説明するための図である。
【図５】図５は上記実施の形態１の半導体記憶装置におけるメモリ素子の消去動作を説明するための図である。
【図６】図６は上記実施の形態１の半導体記憶装置におけるメモリ素子の消去動作を説明するための図である。
【図７】図７は上記実施の形態１の半導体記憶装置におけるメモリ素子の読み出し動作を説明する図である。
【図８】図８は本発明の実施の形態２の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図９】図９は上記実施の形態２の半導体記憶装置の要部の拡大概略断面図である。
【図１０】図１０は上記実施の形態２の半導体記憶装置の変形例の要部の拡大概略断面図である。
【図１１】図１１は上記実施の形態２の半導体記憶装置におけるメモリ素子の電気特性を示すグラフである。
【図１２】図１２は上記実施の形態２の半導体記憶装置におけるメモリ素子の変形例の要部の概略断面図である。
【図１３】図１３は本発明の実施の形態３の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１４】図１４は本発明の実施の形態４の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１５】図１５は本発明の実施の形態５の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１６】図１６は本発明の実施の形態６の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１７】図１７は本発明の実施の形態７の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１８】図１８は本発明の実施の形態８の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図１９】図１９は本発明の実施の形態９の半導体記憶装置におけるメモリ素子の電気特性を示すグラフである。
【図２０】図２０は図８のメモリ素子における電荷蓄積領域を概略的に示す図である。
【図２１】図２１は本発明の実施の形態１０の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図２２】図２２は本発明の実施の形態１１の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図２３】図２３は本発明の実施の形態１２の半導体記憶装置におけるメモリ素子の要部の概略断面図である。
【図２４】図２４は本発明の半導体記憶装置におけるメモリ素子が非飽和特性領域動作をしているときの等価回路図である。
【図２５】図２５は上記メモリ素子の右側のメモリ機能体を読み出す場合の等価回路図である。
【図２６】図２６は上記メモリ素子の左側のメモリ機能体を読み出す場合の等価回路図である。
【図２７】図２７は上記メモリ素子の右側のメモリ機能体を読み出す場合の別の等価回路図である。
【図２８】図２８は上記メモリ素子の読み出し動作時において、ゲート電圧Ｖｇを変化させたときの読み出し電流Ｉｄがどのように変化するかを模式的に説明するグラフである。
【図２９】図２９は上記メモリ素子のメモリ機能体がそれぞれ消去状態および書き込み状態にある場合の読み出し電流曲線を示すグラフである。
【図３０】図３０は本発明の実施の形態１２におけるメモリセルアレイの概略平面図である。
【図３１】図３１は図３０の３１−３１線概略断面図である。
【図３２】図３２は図３０の３２−３２線概略断面図である。
【図３３】図３３は上記実施の形態１２におけるメモリセルアレイの等価回路図である。
【図３４】図３４は図３３に示したメモリセルアレイの変形例の概略平面図である。
【図３５】図３５は図３３に示したメモリセルアレイの変形例の概略平面図である。
【図３６】図３６は本発明の実施の形態１３としての集積回路のスケーリングを説明する図である。
【図３７】図３７は上記集積回路のスケーリングの一例を示す。
【図３８】図３８は上記集積回路のスケーリングの別の例を示す。
【図３９】図３９は上記集積回路のスケーリングのさらに別の例を示す。
【図４０】図４０は本発明の実施の形態１４である携帯電子機器の一例としての携帯電話のブロック図である。
【図４１】図４１は従来のフラッシュメモリの要部の概略断面図である。
【図４２】図４２は従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
【０２２２】
１０１,２１１，２８６，４１１  半導体基板
１０２  Ｐ型ウェル領域
１０３，２１４，４１４  ゲート絶縁膜
１０４，２１７，４１７  ゲート電極
１０５，１３１ａ,１３１ｂ,２６１,２６２,４６１，４６２  メモリ機能体
１０７ａ，１０７ｂ，２１２,２１３，４１２  拡散領域
１０９，２４２，２４２ａ，２４２ｂ，４４２  シリコン窒化膜（電荷保持膜）
１２０，２７１  オフセット領域
１２１  ゲート電極下領域
２４１，２４３，４４１，４４３  シリコン酸化膜
２４５  絶縁体
２５０  電荷蓄積領域
２７３  チャネル領域
３１１，３１２  酸化アルミニウム膜
３２１  界面準位
３２２  電気力線
４１７，ＷＬ  ワード線
４８９  層間絶縁膜
４９５  素子分離領域
４９６，ＣＨ  コンタクト孔
４９７，ＢＬ  ビット線
４９８  ＬＤＤ
４９９  絶縁膜
ＡＣＴ  活性領域
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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