(57)【要約】【課題】フューズ回路の動作確認を切断工程前に行う。【解決手段】フューズ回路の動作確認を行う場合には、テスト信号ＴＥＳＴを“Ｈ”に設定する。この時、アンド回路ＡＮＤ０，ＡＮＤ１，・・・の出力信号は、全て、“Ｌ”になる。一方、不良アドレス信号は、データラッチ回路２６にラッチされ、これにより、不良アドレスの擬似プログラムが完了する。不良アドレス信号は、オア回路ＯＲ１を経由して、コンパレータ２４に入力される。アドレスバッファ１１を経由して入力される外部アドレス信号と不良アドレス信号が一致すると、不良セルから冗長セルへの置き換えが実行される。フューズ回路の動作確認を終えた後に、実際に、フューズの切断工程が実行される。【選択図】    図１
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【特許請求の範囲】
【請求項１】
メモリセルアレイ内の不良セルを冗長セルに置き換えるためのリダンダンシイフューズ回路において、前記不良セル又はそれを含むブロックのアドレスがフューズの切断の有無により不良アドレスとしてプログラムされるフューズ回路と、テスタから供給される信号をラッチすることにより、前記不良アドレスの擬似的プログラムを行うデータラッチ回路と、前記リダンダンシイフューズ回路の動作確認時に、前記テスタから供給されるアドレス信号と前記データラッチ回路の出力信号とに基づいて、前記不良セルを前記冗長セルに置き換えるコンパレータとを具備することを特徴とするリダンダンシイフューズ回路。
【請求項２】
前記メモリセルアレイは、前記冗長セルを含む冗長ロウを有し、前記不良アドレスは、不良ロウアドレス又はそれを含むブロックアドレスであることを特徴とする請求項１に記載のリダンダンシイフューズ回路。
【請求項３】
前記メモリセルアレイは、前記冗長セルを含む冗長カラムを有し、前記不良アドレスは、不良カラムアドレス又はそれを含むブロックアドレスであることを特徴とする請求項１に記載のリダンダンシイフューズ回路。
【請求項４】
請求項１に記載のリダンダンシイフューズ回路を具備することを特徴とする半導体メモリ。
【請求項５】
請求項１に記載のリダンダンシイフューズ回路を具備することを特徴とするメモリ混載マイコン。
【請求項６】
請求項１に記載のリダンダンシイフューズ回路を具備することを特徴とする半導体集積回路。
【請求項７】
請求項４に記載の半導体メモリ、請求項５に記載のメモリ混載マイコン及び請求項６に記載の半導体集積回路のうちの少なくとも１つを含むことを特徴とする集積回路システム。
【請求項８】
メモリセルアレイ内の不良セルを冗長セルに置き換えるためのリダンダンシイフューズ回路のテスト方法において、テスタから供給される信号をデータラッチ回路にラッチすることにより、不良アドレスの擬似的プログラムを行い、前記リダンダンシイフューズ回路の動作確認時に、前記テスタから供給されるアドレス信号と前記データラッチ回路の出力信号とを比較して、前記不良セルを前記冗長セルに置き換えるか否かを決定することを特徴とするリダンダンシイフューズ回路のテスト方法。
【請求項９】
請求項８に記載のテスト方法におけるリダンダンシイフューズ回路の動作確認を終えた後に、フューズ回路内のフューズ素子の切断を実行することを特徴とするリダンダンシイ置き換え方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不良アドレスがプログラムされるリダンダンシイフューズ回路に関し、特に、半導体メモリやメモリ混載マイコンなどのメモリを有する半導体集積回路に使用される。
【０００２】
【従来の技術】
半導体メモリやメモリ混載マイコンなどのメモリを有する半導体集積回路においては、メモリセルの微細化などに起因し、製造時にメモリセルの一部に欠陥が発生し、そのメモリセルが不良となる場合がある。この場合、リダンダンシイフューズ回路を用いて、その不良セルを冗長セルに置き換え、チップを救済するという方法が採用される（例えば、特許文献１〜５参照）。
【０００３】
図４は、従来のリダンダンシイフューズ回路を有するメモリ回路の例を示している。
【０００４】
メモリセルアレイ１０Ａは、アレイ状に配置された複数のメモリセルから構成される。メモリセルの種類は、何でも構わない。冗長セルアレイ１０Ｂは、メモリセルアレイ１０Ａに隣接して配置される。冗長セルアレイ１０Ｂは、アレイ状に配置された複数の冗長セルから構成される。冗長セルは、メモリセルアレイ１０Ａ内に不良セルが存在する場合に、その不良セルの代わりとなる。
【０００５】
メモリセルアレイ１０Ａ内には、複数本、例えば、５１２本のワード線が配置される。これらワード線は、例えば、８本ごとに、１つのブロックにまとめられ、ブロック単位で、不良セルから冗長セルへの置き換えが実行される。
【０００６】
例えば、メモリセルアレイ１０Ａのテストの結果、メモリセルアレイ１０Ａ内の  （Ａ）  及び  （Ｂ）  の位置に不良セルが存在していたとすると、不良セルから冗長セルへの置き換えは、これら不良セルを含むブロック内の８つのロウ（８本のワード線）単位で実行される。
【０００７】
アドレス信号は、アドレスバッファ１１を経由して、アドレスデコーダ１２に入力される。アドレスデコーダ１２は、アドレス信号をデコードし、メインロウアドレス信号ＭＲＡ、サブロウアドレス信号ＳＲＡ及びカラムアドレス信号ＣＡを出力する。
【０００８】
メインロウアドレス信号ＭＲＡは、メインロウデコーダ１３の本体セル分１５を経由して、サブロウデコーダ１４の本体セル分１６に入力される。サブロウアドレス信号ＳＲＡは、サブロウデコーダ１４内の共通デコーダ１７を経由して、サブロウデコーダ１４の本体セル分１６及びリダンダンシイ（Ｒ／Ｄ）分１９に入力される。カラムアドレス信号ＣＡは、カラムデコーダ２０に入力される。
【０００９】
例えば、リードデータは、カラム選択スイッチ２１、センスアンプ（Ｓ／Ａ）２２及びバッファ２３を経由して、出力データＢＩＴ０，ＢＩＴ１，ＢＩＴｍ−１として、チップの外部に出力される。
【００１０】
フューズ回路Ｆ０，Ｆ１，・・・には、それぞれ、不良アドレスがプログラムされる。具体的には、フューズ回路Ｆ０，Ｆ１，・・・には、不良セルを含むブロックのアドレス（本例では、ｎビット）がプログラムされる。フューズ回路Ｆ０，Ｆ１，・・・の数は、例えば、メモリセルアレイ１０内の冗長アレイを構成するブロックの数に等しい。
【００１１】
フューズ回路Ｆ０，Ｆ１，・・・は、レーザによるフューズの切断の有無により不良アドレスを記憶するタイプであってもよいし、電気的にフューズを切断できるＥ（ｅｌｅｃｔｒｉｃａｌｌｙ）−フューズを用いていてもよい。フューズ回路Ｆ０，Ｆ１，・・・は、セレクタＳＥＬ０，ＳＥＬ１，・・・を経由して、オア回路ＯＲ１に接続される。
【００１２】
メモリセルアレイ１０Ａ内に不良セルが存在する場合、セレクタＳＥＬ０，ＳＥＬ１，・・・は、フューズブロック選択信号ＢＬＫ０，ＢＬＫ１，・・・に基づいて、１つのフューズ回路Ｆｉを選択する。選択された１つのフューズ回路Ｆｉに対応するセレクタＳＥＬｉは、そのフューズ回路Ｆｉにプログラムされた不良アドレスを出力する。選択されなかった残りの全てのフューズ回路に対応するセレクタは、そのｎビットの出力データを、全て、“０”にする。
【００１３】
従って、選択された１つのフューズ回路Ｆｉにプログラムされた不良アドレスは、セレクタＳＥＬｉ及びオア回路ＯＲ１を経由して、コンパレータ２４に入力される。例えば、フューズブロック選択信号ＢＬＫ０が“Ｈ”、その他のフューズブロック選択信号ＢＬＫ１，・・・が“Ｌ”のとき、フューズ回路Ｆ０内にプログラムされたｎビットの不良アドレスが、セレクタＳＥＬ０及びオア回路ＯＲ１を経由して、コンパレータ２４に入力される。
【００１４】
コンパレータ２４は、ｎビットの外部アドレスデータとオア回路ＯＲ１から出力されるｎビットの不良アドレスデータとを比較し、両者が一致しない場合には、例えば、フラグＦＬＡＧを“Ｌ”にする。この時、アドレスデコーダ１２が活性化され、通常のデコード動作が実行される。また、コンパレータ２４は、両者が一致する場合には、例えば、フラグＦＬＡＧを“Ｈ”にする。この時、アドレスデコーダ１２が非活性化されると共に、メイン／サブロウデコーダ１３，１４のリダンダンシイ分１８，１９が活性化される。
【００１５】
【特許文献１】
特開２００１−３０７４９７号公報
【００１６】
【特許文献２】
特開平４−３２２０００号公報
【００１７】
【特許文献３】
特開平４−２３８１９９号公報
【００１８】
【特許文献４】
特開平６−２４３６９８号公報
【００１９】
【特許文献５】
特開平５−１２８８９３号公報
【００２０】
【発明が解決しようとする課題】
図４に示すような従来のリダンダンシイフューズ回路には、以下の問題がある。
【００２１】
▲１▼  テスト工程後、不良セルから冗長セルへの置き換えを行っても、冗長セルに欠陥があるなどの理由により、チップを救済できない場合がある。この場合、フューズを切断する工程が無駄となり、製造コストの増加の原因となる。
【００２２】
▲２▼  不良セルが存在するアドレスとは異なるアドレスを間違ってプログラムしてしまう場合がある。このような場合にも、チップを救済することはできず、フューズを切断する工程が無駄となり、製造コストの増加の原因となる。
【００２３】
▲３▼  ▲１▼及び▲２▼に示すように、フューズを切断する工程を経たにもかかわらず、チップを救済できない場合に対し、これを確認するには、フューズを切断した後でなければ行えず、フューズ切断工程が無駄となる。また、フューズは、一度、切断したら、元に戻すことができない。
【００２４】
このような問題を、フューズを切断する前に、予め確認できれば、不良を救済できないチップに対しては、フューズ切断工程を行わなくて済むため、製造コストの低減には、効果的である。
【００２５】
また、特に、量産前の試作段階においては、フューズ切断工程の環境が十分に整っていないため、フューズ切断時の破片や塵などの影響によるフューズの切断不良が発生する可能性が大きい。そこで、試作段階では、フューズを切断することなく、リダンダンシイフューズ回路の動作確認ができれば、好都合である。
【００２６】
本発明の目的は、物理的にフューズを切断しなくても、フューズを切断したと同様の効果を生じさせることができるリダンダンシイフューズ回路を設けることにより、リダンダンシイ置き換えテストの容易化、無駄なフューズ切断工程の排除、及び、間違った不良アドレスのプログラムの防止を図ることにある。
【００２７】
【課題を解決するための手段】
本発明の例に関わるリダンダンシイフューズ回路は、メモリセルアレイ内の不良セルを冗長セルに置き換える機能を有し、前記不良セル又はそれを含むブロックのアドレスがフューズの切断の有無により不良アドレスとしてプログラムされるフューズ回路と、テスタから供給される信号をラッチすることにより、前記不良アドレスの擬似的プログラムを行うデータラッチ回路と、前記リダンダンシイフューズ回路の動作確認時に、前記テスタから供給されるアドレス信号と前記データラッチ回路の出力信号とに基づいて、前記不良セルを前記冗長セルに置き換えるコンパレータとを備える。
【００２８】
【発明の実施の形態】
以下、図面を参照しながら、本発明の例に関わるリダンダンシイフューズ回路について説明する。
【００２９】
１．  概要
本発明の例は、物理的にフューズを切断しなくても、フューズを切断したと同様の効果を生じさせることができるリダンダンシイフューズ回路（リダンダンシイ擬似フューズ回路）に関する。本発明の例に関わるリダンダンシイフューズ回路は、物理的にフューズを切断しなくても、フューズを切断したと同様の効果を発生させることができるため、リダンダンシイ置き換えテストの容易化、無駄なフューズ切断工程の排除や、間違った不良アドレスのプログラムの防止などを図ることができる。
【００３０】
本発明の例に関わるリダンダンシイフューズ回路は、メモリを有する半導体集積回路内に設けられ、メモリセルアレイ内の不良セルを冗長セルに置き換える機能を有する。ここで、メモリを有する半導体集積回路には、汎用メモリの他、例えば、メモリ混載マイコンなどが含まれる。
【００３１】
さらに、本発明の例は、汎用メモリやメモリ混載マイコンを有する集積回路システムに応用できる。本発明の例は、フューズを実際に切断する前に、それと同様の効果をチップに与えることができるため、リダンダンシイ置き換えによりチップが救済できるか、又は、間違った不良アドレスをプログラムしようとしていないか、などを確認するためのテスト方法に応用できる。
【００３２】
２．  第１実施の形態
まず、本発明の第１実施の形態に関わるリダンダンシイフューズ回路について説明する。
【００３３】
（１）    全体構成
図１は、本発明の第１実施の形態に関わるリダンダンシイフューズ回路を有するメモリ回路を示している。
【００３４】
メモリセルアレイ１０Ａは、アレイ状に配置された複数のメモリセルから構成される。メモリセルの種類は、ＲＡＭ、ＲＯＭなど、何でも構わない。冗長セルアレイ１０Ｂは、メモリセルアレイ１０Ａに隣接して配置される。冗長セルアレイ１０Ｂは、アレイ状に配置された複数の冗長セルから構成される。冗長セルは、メモリセルアレイ１０Ａ内に不良セルが存在する場合に、その不良セルの代わりとなる。
【００３５】
メモリセルアレイ１０Ａ内には、複数本、例えば、５１２本のワード線が配置される。これらワード線は、例えば、８本ごとに、１つのブロックにまとめられ、ブロック単位で、不良セルから冗長セルへの置き換えが実行される。
【００３６】
例えば、メモリセルアレイ１０Ａのテストの結果、メモリセルアレイ１０Ａ内の  （Ａ）  及び  （Ｂ）  の位置に不良セルが存在していたとすると、不良セルから冗長セルへの置き換えは、これら不良セルを含むブロック内の８つのロウ（８本のワード線）単位で実行される。
【００３７】
アドレス信号は、アドレスバッファ１１を経由して、アドレスデコーダ１２に入力される。アドレスデコーダ１２は、アドレス信号をデコードし、メインロウアドレス信号ＭＲＡ、サブロウアドレス信号ＳＲＡ及びカラムアドレス信号ＣＡを出力する。
【００３８】
メインロウアドレス信号ＭＲＡは、メインロウデコーダ１３の本体セル分１５を経由して、サブロウデコーダ１４の本体セル分１６に入力される。サブロウアドレス信号ＳＲＡは、サブロウデコーダ１４内の共通デコーダ１７を経由して、サブロウデコーダ１４の本体セル分１６及びリダンダンシイ（Ｒ／Ｄ）分１９に入力される。カラムアドレス信号ＣＡは、カラムデコーダ２０に入力される。
【００３９】
例えば、リードデータは、カラム選択スイッチ２１、センスアンプ（Ｓ／Ａ）２２及びバッファ２３を経由して、出力データＢＩＴ０，ＢＩＴ１，・・・ＢＩＴｍ−１として、チップの外部に出力される。
【００４０】
次に、本発明の特徴部分であるリダンダンシイフューズ回路３０について説明する。
【００４１】
フューズ回路Ｆ０，Ｆ１，・・・には、それぞれ、不良アドレスがプログラムされる。具体的には、フューズ回路Ｆ０，Ｆ１，・・・には、不良セルを含むブロックのアドレス（本例では、ｎビット）がプログラムされる。フューズ回路Ｆ０，Ｆ１，・・・の数は、例えば、メモリセルアレイ１０内の冗長アレイを構成するブロックの数に等しい。
【００４２】
フューズ回路Ｆ０，Ｆ１，・・・は、レーザによるフューズの切断の有無により不良アドレスを記憶するタイプであってもよいし、電気的にフューズを切断できるＥ（ｅｌｅｃｔｒｉｃａｌｌｙ）−フューズを用いていてもよい。フューズ回路Ｆ０，Ｆ１，・・・は、セレクタＳＥＬ０，ＳＥＬ１，・・・及びアンド回路ＡＮＤ０，ＡＮＤ１，・・・を経由して、オア回路ＯＲ１に接続される。
【００４３】
本例のリダンダンシイフューズ回路３０は、実際にフューズを切断して不良セルを冗長セルに置き換えるセル置き換え機能と、実際にフューズを切断しなくても、フューズを切断したと同様の効果を生じさせる擬似置き換え機能とを有している。これら２つの機能のうちいずれを使用するかは、テスト信号ＴＥＳＴにより決定する。
【００４４】
・  セル置き換え機能
通常のセル置き換え機能を使用するときは、テスト信号ＴＥＳＴは、“Ｌ”になる。テスト信号ＴＥＳＴが“Ｌ”（ｂＴＥＳＴが“Ｈ”）のときは、データラッチ回路２６は、非活性化される。この時、データラッチ回路２６の出力データ（ｎビット）は、全て、“０”になる。
【００４５】
一方、アンド回路ＡＮＤ０，ＡＮＤ１，・・・に入力されるテスト信号ＴＥＳＴの反転信号ｂＴＥＳＴは、“Ｈ”（“１”に相当）である。また、メモリセルアレイ１０Ａ内に不良セルが存在する場合、セレクタＳＥＬ０，ＳＥＬ１，・・・は、フューズブロック選択信号ＢＬＫ０，ＢＬＫ１，・・・に基づいて、１つのフューズ回路Ｆｉを選択する。選択された１つのフューズ回路Ｆｉに対応するセレクタＳＥＬｉは、そのフューズ回路Ｆｉにプログラムされた不良アドレスを出力する。選択されなかった残りの全てのフューズ回路に対応するセレクタは、その出力データ（ｎビット）を、全て、“０”にする。
【００４６】
従って、選択された１つのフューズ回路Ｆｉにプログラムされた不良アドレスは、セレクタＳＥＬｉ、アンド回路ＡＮＤｉ及びオア回路ＯＲ１を経由して、コンパレータ２４に入力される。例えば、フューズブロック選択信号ＢＬＫ０が“Ｈ”、その他のフューズブロック選択信号ＢＬＫ１，・・・が“Ｌ”のとき、フューズ回路Ｆ０内にプログラムされたｎビットの不良アドレスが、セレクタＳＥＬ０、アンド回路ＡＮＤ０及びオア回路ＯＲ１を経由して、コンパレータ２４に入力される。
【００４７】
コンパレータ２４は、外部アドレスデータ（ｎビット）とオア回路ＯＲ１から出力される不良アドレスデータ（ｎビット）とを比較し、両者が一致しない場合には、例えば、フラグＦＬＡＧを“Ｌ”にする。この時、アドレスデコーダ１２が活性化され、通常のデコード動作が実行される。
【００４８】
また、コンパレータ２４は、両者が一致する場合には、例えば、フラグＦＬＡＧを“Ｈ”にする。この時、アドレスデコーダ１２が非活性化されると共に、メイン／サブロウデコーダ１３，１４のリダンダンシイ分１８，１９が活性化される。従って、不良ロウ（８本）内の１つのロウに代わり、冗長ロウ（８本）内の１つのロウが選択される。
【００４９】
・  擬似置き換え機能
実際にフューズを切断しなくても、フューズを切断したと同様の効果を生じさせる擬似置き換え機能を使用するときは、テスト信号ＴＥＳＴは、“Ｈ”になる。テスト信号ＴＥＳＴが“Ｈ”（ｂＴＥＳＴが“Ｌ”）のときは、データラッチ回路２６は、活性化される。この時、データラッチ回路２６は、チップ外部からデータバッファ２５を経由して入力される外部アドレス信号（ｎビット）をラッチする。この外部アドレス信号は、例えば、不良セルを含むブロックのアドレス（不良アドレス）を示している。
【００５０】
一方、アンド回路ＡＮＤ０，ＡＮＤ１，・・・に入力されるテスト信号ＴＥＳＴの反転信号ｂＴＥＳＴは、“Ｌ”（“０”に相当）であるため、全てのアンド回路ＡＮＤ０，ＡＮＤ１，・・・の出力データは、“０”となる。
【００５１】
従って、データラッチ回路２６にラッチされた外部アドレス信号（不良アドレス）は、オア回路ＯＲ１を経由して、コンパレータ２４に入力される。このように、例えば、テスト時、物理的にフューズを切断することなく、チップ外部のテスタからリダンダンシイフューズ回路に不良アドレス信号を与えることにより、フューズを切断したときと同様に、不良セルを冗長セルに置き換えることができる。
【００５２】
即ち、コンパレータ２４は、外部アドレスデータ（ｎビット）とオア回路ＯＲ１から出力される不良アドレスデータ（ｎビット）とを比較し、両者が一致しない場合には、例えば、フラグＦＬＡＧを“Ｌ”にする。この時、アドレスデコーダ１２が活性化され、通常のデコード動作が実行される。
【００５３】
また、コンパレータ２４は、両者が一致する場合には、例えば、フラグＦＬＡＧを“Ｈ”にする。この時、アドレスデコーダ１２が非活性化されると共に、メイン／サブロウデコーダ１３，１４のリダンダンシイ分１８，１９が活性化される。従って、不良ロウ（８本）内の１つのロウに代わり、冗長ロウ（８本）内の１つのロウが選択される。
【００５４】
（２）    動作
次に、本発明の第１実施の形態に関わるリダンダンシイフューズ回路の動作について説明する。
【００５５】
本実施の形態では、図１に示すように、不良セルから冗長セルへの置き換えは、８つのロウ（８本のワード線）単位で実行される。メモリセルアレイ１０Ａのテストの結果、不良セルがＡ及びＢの位置に存在していたとする。
【００５６】
まず、不良セルから冗長セルへの置き換えにより、チップが救済できるか否かを検証するテストモードに入る。
【００５７】
テスト信号ＴＥＳＴが“Ｈ”（ｂＴＥＳＴが“Ｌ”）になるため、データラッチ回路２６が活性化され、アンド回路ＡＮＤ０，ＡＮＤ１，・・・の出力データは、全て、“０”となる。
【００５８】
リセット信号ＲＳＴによりデータラッチ回路２６がリセットされた後、テスタにより生成された外部アドレス信号（不良アドレス）は、データバッファ２５を経由し、クロック信号ＣＬＫに同期してデータラッチ回路２６にラッチされる。
【００５９】
コンパレータ２４は、外部アドレスデータ（ｎビット）とオア回路ＯＲ１から出力されるラッチデータ（ｎビット）とを比較し、両者が一致しない場合には、例えば、フラグＦＬＡＧを“Ｌ”にする。この時、アドレスデコーダ１２が活性化され、通常のデコード動作が実行される。
【００６０】
また、コンパレータ２４は、両者が一致する場合には、例えば、フラグＦＬＡＧを“Ｈ”にする。この時、アドレスデコーダ１２が非活性化されると共に、メイン／サブロウデコーダ１３，１４のリダンダンシイ分１８，１９が活性化される。これにより、不良ロウ（８本）が冗長ロウ（８本）に置き換えられる。そして、ロウアドレス信号により、冗長ロウ（８本）のうちから１つのロウが選択される。
【００６１】
ここで、リダンダンシイフューズ回路の動作確認を行うテストモードでは、図３に示すように、実際に、データの書き込み及び読み出しを行い、書き込みデータと読み出しデータが一致するか否かを検証する（図３の「不良アドレスの擬似プログラム＋テスト」に相当）。
【００６２】
両者が一致する場合には、不良セルから冗長セルへの置き換えによりチップが救済できたことを意味しているため、この後、実際に、フューズの切断を実行する。これに対し、両者が一致しない場合には、不良セルから冗長セルへの置き換えによってもチップが救済できなかったことを意味しているため、そのチップは、不良品として処理する。
【００６３】
（３）    効果
このように、本発明の第１実施の形態によれば、冗長ロウを有するメモリ回路に関して、物理的にフューズを切断しなくても、フューズを切断したと同様の効果を生じさせることができる。即ち、フューズを切断することなく、リダンダンシイフューズ回路の動作確認を行えるため、リダンダンシイ置き換えテストの容易化、無駄なフューズ切断工程の排除、及び、間違った不良アドレスのプログラムの防止を図ることができる。
【００６４】
３．  第２実施の形態
まず、本発明の第２実施の形態に関わるリダンダンシイフューズ回路について説明する。
【００６５】
（１）    全体構成
図２は、本発明の第２実施の形態に関わるリダンダンシイフューズ回路を有するメモリ回路を示している。
【００６６】
上述の第１実施の形態では、本発明の例に関わるリダンダンシイフューズ回路を、冗長ロウを有するメモリ回路に適用した。これに対し、第２実施の形態では、本発明の例に関わるリダンダンシイフューズ回路を、冗長カラムを有するメモリ回路に適用する。
【００６７】
メモリセルアレイ１０Ａは、アレイ状に配置された複数のメモリセルから構成される。メモリセルの種類は、ＲＡＭ、ＲＯＭなど、何でも構わない。冗長セルアレイ１０Ｂは、メモリセルアレイ１０Ａに隣接して配置される。冗長セルアレイ１０Ｂは、アレイ状に配置された複数の冗長セルから構成される。冗長セルは、メモリセルアレイ１０Ａ内に不良セルが存在する場合に、その不良セルの代わりとなる。
【００６８】
メモリセルアレイ１０Ａ内には、複数本のビット線が配置される。これらビット線は、例えば、３２本ごとに、１つのブロックにまとめられ、ブロック単位で、不良セルから冗長セルへの置き換えが実行される。
【００６９】
例えば、メモリセルアレイ１０Ａのテストの結果、メモリセルアレイ１０Ａ内の  （Ａ）  及び  （Ｂ）  の位置に不良セルが存在していたとすると、不良セルから冗長セルへの置き換えは、これら不良セルを含むブロック内の３２カラム（３２本のビット線）単位で実行される。
【００７０】
アドレス信号は、アドレスバッファ１１を経由して、アドレスデコーダ１２に入力される。アドレスデコーダ１２は、アドレス信号をデコードし、メインロウアドレス信号ＭＲＡ、サブロウアドレス信号ＳＲＡ、カラムアドレス信号ＣＡ及びＩ／Ｏ切り替え信号Ｉ／Ｏ・ＳＥＬを出力する。
【００７１】
メインロウアドレス信号ＭＲＡ及びサブロウアドレス信号ＳＲＡは、メインロウデコーダ１３又はサブロウデコーダ１４に入力される。メインロウデコーダ１３及びサブロウデコーダ１４の構成は、第１実施の形態（図１）と同じであるため、ここでは、その説明を省略する。カラムアドレス信号ＣＡは、カラムデコーダ２０に入力される。Ｉ／Ｏ切り替え信号Ｉ／Ｏ・ＳＥＬは、カラムデコーダ２０及びリダンダンシイ（Ｒ／Ｄ）カラム制御回路２７に入力される。
【００７２】
例えば、不良セルから冗長セルへの置き換えを行う場合、不良アドレスに対応するブロックでは、ヒット信号ＨＩＴＣＯＬが“Ｈ”になり、Ｉ／Ｏ切り替え信号Ｉ／Ｏ・ＳＥＬが“Ｈ”になる。この時、不良アドレスに対応するブロックでは、カラムデコーダ２０が非活性化され、リダンダンシイ（Ｒ／Ｄ）カラム制御回路２７が活性化される。リダンダンシイ（Ｒ／Ｄ）カラム制御回路２７は、冗長セルアレイ１０Ｂからデータが出力されるように、カラムスイッチ２１を制御する。なお、カラムデコーダ２０を非活性化せずに、Ｉ／Ｏバッファ２３において不良カラムを冗長カラムに置き換えるようにしてもよい。
【００７３】
不良アドレスに対応するブロック以外のブロックでは、カラムデコーダ２０が活性化され、リダンダンシイ（Ｒ／Ｄ）カラム制御回路２７が非活性化される。カラムデコーダ２０及びリダンダンシイ（Ｒ／Ｄ）カラム制御回路２７は、３２カラム（３２本のビット線）のうちの１つを選択し、選択された１つのカラムのカラム選択スイッチをオンにする。なお、リダンダンシイ（Ｒ／Ｄ）カラム制御回路２７を非活性化せずに、Ｉ／Ｏバッファ２３において、冗長カラムではなく、通常カラムを選択するようにしてもよい。
【００７４】
リードデータは、カラム選択スイッチ２１、センスアンプ（Ｓ／Ａ）２２及びバッファ２３を経由して、出力データＢＩＴ０，ＢＩＴ１，・・・ＢＩＴｍとして、チップの外部に出力される。
【００７５】
次に、本発明の特徴部分であるリダンダンシイフューズ回路３０について説明する。
【００７６】
フューズ回路Ｆ０，Ｆ１，・・・には、それぞれ、不良アドレスがプログラムされる。具体的には、フューズ回路Ｆ０，Ｆ１，・・・には、不良セルのアドレス（本例では、ｘビット）がプログラムされる。フューズ回路Ｆ０，Ｆ１，・・・の数は、例えば、メモリセルアレイ１０内の冗長アレイを構成するブロックの数に等しい。
【００７７】
フューズ回路Ｆ０，Ｆ１，・・・は、レーザによるフューズの切断の有無により不良アドレスを記憶するタイプであってもよいし、電気的にフューズを切断できるＥ（ｅｌｅｃｔｒｉｃａｌｌｙ）−フューズを用いていてもよい。フューズ回路Ｆ０，Ｆ１，・・・は、セレクタＳＥＬ０，ＳＥＬ１，・・・及びアンド回路ＡＮＤ０，ＡＮＤ１，・・・を経由して、オア回路ＯＲ１に接続される。
【００７８】
本例のリダンダンシイフューズ回路３０は、実際にフューズを切断して不良セルを冗長セルに置き換えるセル置き換え機能と、実際にフューズを切断しなくても、フューズを切断したと同様の効果を生じさせる擬似置き換え機能とを有している。これら２つの機能のうちいずれを使用するかは、テスト信号ＴＥＳＴにより決定する。
【００７９】
・  セル置き換え機能
通常のセル置き換え機能を使用するときは、テスト信号ＴＥＳＴは、“Ｌ”になる。テスト信号ＴＥＳＴが“Ｌ”（ｂＴＥＳＴが“Ｈ”）のときは、データラッチ回路２６は、非活性化される。この時、データラッチ回路２６の出力データ（ｘビット）は、全て、“０”になる。
【００８０】
一方、アンド回路ＡＮＤ０，ＡＮＤ１，・・・に入力されるテスト信号ＴＥＳＴの反転信号ｂＴＥＳＴは、“Ｈ”（“１”に相当）である。また、メモリセルアレイ１０Ａ内に不良セルが存在する場合、セレクタＳＥＬ０，ＳＥＬ１，・・・は、フューズブロック選択信号ＢＬＫ０，ＢＬＫ１，・・・に基づいて、１つのフューズ回路Ｆｉを選択する。選択された１つのフューズ回路Ｆｉに対応するセレクタＳＥＬｉは、そのフューズ回路Ｆｉにプログラムされた不良アドレスを出力する。選択されなかった残りの全てのフューズ回路に対応するセレクタは、その出力データ（ｘビット）を、全て、“０”にする。
【００８１】
従って、選択された１つのフューズ回路Ｆｉにプログラムされた不良アドレスは、セレクタＳＥＬｉ、アンド回路ＡＮＤｉ及びオア回路ＯＲ１を経由して、コンパレータ２４に入力される。例えば、フューズブロック選択信号ＢＬＫ０が“Ｈ”、その他のフューズブロック選択信号ＢＬＫ１，・・・が“Ｌ”のとき、フューズ回路Ｆ０内にプログラムされたｘビットの不良アドレスが、セレクタＳＥＬ０、アンド回路ＡＮＤ０及びオア回路ＯＲ１を経由して、コンパレータ２４に入力される。
【００８２】
コンパレータ２４は、外部アドレスデータ（ｘビット）とオア回路ＯＲ１から出力される不良アドレスデータ（ｘビット）とを比較し、両者が一致しない場合には、例えば、ヒット信号ＨＩＴＣＯＬを“Ｌ”にする。
【００８３】
この時、アドレスデコーダ１２は、Ｉ／Ｏ切り替え信号Ｉ／Ｏ・ＳＥＬを“Ｌ”にする。従って、カラムデコーダ２０が活性化され、リダンダンシイ（Ｒ／Ｄ）カラム制御回路２７が非活性化され、通常のデコード動作が実行される。
【００８４】
また、ヒット信号ＨＩＴＣＯＬが“Ｌ”のとき、セレクタ２９の出力信号ＳＷ０，ＳＷ１，・・・は、全て、“Ｌ”になる。従って、バッファ２３は、メモリセルアレイ１０Ａから読み出されたデータを選択し、これを、リードデータＢＩＴ０，ＢＩＴ１，・・・ＢＩＴｍ−１として出力する。
【００８５】
これに対し、コンパレータ２４は、両者が一致する場合には、例えば、ヒット信号ＨＩＴＣＯＬを“Ｈ”にする。
【００８６】
この時、アドレスデコーダ１２は、Ｉ／Ｏ切り替え信号Ｉ／Ｏ・ＳＥＬを“Ｈ”にする。従って、カラムデコーダ２０が非活性化され、リダンダンシイ（Ｒ／Ｄ）カラム制御回路２７が活性化される。リダンダンシイ（Ｒ／Ｄ）カラム制御回路２７は、不良アドレス信号（ｘビット）に対応するブロックｉについては、冗長セルアレイ１０Ｂからデータが出力されるように、カラムスイッチ２１を制御する。
【００８７】
また、ヒット信号ＨＩＴＣＯＬが“Ｈ”のとき、セレクタ２９は、Ｉ／Ｏ切り替えデコーダ２８の出力信号を選択する。Ｉ／Ｏ切り替えデコーダ２８は、オア回路ＯＲ１から出力される不良アドレス信号（ｐビット）をデコードし、その不良アドレス信号により特定されるブロックｉについてのみ、切り替え信号ＳＷｉを“Ｈ”にする。
【００８８】
例えば、不良アドレス信号（ｐビット）によりカラム０（ブロック０）が特定される場合には、切り替え信号ＳＷ０が“Ｈ”となり、その他の切り替え信号ＳＷ１，・・・は、全て、“Ｌ”になる。従って、カラム０に関しては、バッファ２３は、冗長セルアレイ１０Ｂから読み出されたデータを選択し、これを、リードデータＢＩＴ０として出力する。また、カラム０以外のカラムに関しては、バッファ２３は、メモリセルアレイ１０Ａから読み出されたデータを選択し、これを、リードデータＢＩＴ１，・・・ＢＩＴｍ−１として出力する。
【００８９】
・  擬似置き換え機能
実際にフューズを切断しなくても、フューズを切断したと同様の効果を生じさせる擬似置き換え機能を使用するときは、テスト信号ＴＥＳＴは、“Ｈ”になる。テスト信号ＴＥＳＴが“Ｈ”（ｂＴＥＳＴが“Ｌ”）のときは、データラッチ回路２６は、活性化される。この時、データラッチ回路２６は、チップ外部からデータバッファ２５を経由して入力される外部アドレス信号（ｘビット）をラッチする。この外部アドレス信号は、例えば、不良セルのアドレス（不良アドレス）を示している。
【００９０】
一方、アンド回路ＡＮＤ０，ＡＮＤ１，・・・に入力されるテスト信号ＴＥＳＴの反転信号ｂＴＥＳＴは、“Ｌ”（“０”に相当）であるため、全てのアンド回路ＡＮＤ０，ＡＮＤ１，・・・の出力データは、“０”となる。
【００９１】
従って、データラッチ回路２６にラッチされた外部アドレス信号（不良アドレス）は、オア回路ＯＲ１を経由して、コンパレータ２４に入力される。このように、例えば、テスト時、物理的にフューズを切断することなく、チップ外部のテスタからリダンダンシイフューズ回路に不良アドレス信号を与えることにより、フューズを切断したときと同様に、不良セルを冗長セルに置き換えることができる。
【００９２】
即ち、コンパレータ２４は、外部アドレスデータ（ｘビット）とオア回路ＯＲ１から出力される不良アドレスデータ（ｘビット）とを比較し、両者が一致しない場合には、例えば、ヒット信号ＨＩＴＣＯＬを“Ｌ”にする。
【００９３】
この時、アドレスデコーダ１２は、Ｉ／Ｏ切り替え信号Ｉ／Ｏ・ＳＥＬを“Ｌ”にする。従って、カラムデコーダ２０が活性化され、リダンダンシイ（Ｒ／Ｄ）カラム制御回路２７が非活性化され、通常のデコード動作が実行される。
【００９４】
また、ヒット信号ＨＩＴＣＯＬが“Ｌ”のとき、セレクタ２９の出力信号ＳＷ０，ＳＷ１，・・・は、全て、“Ｌ”になる。従って、バッファ２３は、メモリセルアレイ１０Ａから読み出されたデータを選択し、これを、リードデータＢＩＴ０，ＢＩＴ１，・・・ＢＩＴｍ−１として出力する。
【００９５】
これに対し、コンパレータ２４は、両者が一致する場合には、例えば、ヒット信号ＨＩＴＣＯＬを“Ｈ”にする。
【００９６】
この時、アドレスデコーダ１２は、Ｉ／Ｏ切り替え信号Ｉ／Ｏ・ＳＥＬを“Ｈ”にする。従って、カラムデコーダ２０が非活性化され、リダンダンシイ（Ｒ／Ｄ）カラム制御回路２７が活性化される。リダンダンシイ（Ｒ／Ｄ）カラム制御回路２７は、不良アドレス信号（ｘビット）に対応するブロックｉについては、冗長セルアレイ１０Ｂからデータが出力されるように、カラムスイッチ２１を制御する。
【００９７】
また、ヒット信号ＨＩＴＣＯＬが“Ｈ”のとき、セレクタ２９は、Ｉ／Ｏ切り替えデコーダ２８の出力信号を選択する。Ｉ／Ｏ切り替えデコーダ２８は、オア回路ＯＲ１から出力される不良アドレス信号（ｐビット）をデコードし、その不良アドレス信号により特定されるブロックｉについてのみ、切り替え信号ＳＷｉを“Ｈ”にする。
【００９８】
例えば、不良アドレス信号（ｐビット）によりカラム０（ブロック０）が特定される場合には、切り替え信号ＳＷ０が“Ｈ”となり、その他の切り替え信号ＳＷ１，・・・は、全て、“Ｌ”になる。従って、カラム０に関しては、バッファ２３は、冗長セルアレイ１０Ｂから読み出されたデータを選択し、これを、リードデータＢＩＴ０として出力する。また、カラム０以外のカラムに関しては、バッファ２３は、メモリセルアレイ１０Ａから読み出されたデータを選択し、これを、リードデータＢＩＴ１，・・・ＢＩＴｍ−１として出力する。
【００９９】
（２）    動作
次に、本発明の第２実施の形態に関わるリダンダンシイフューズ回路の動作について説明する。
【０１００】
本実施の形態では、図２に示すように、不良セルから冗長セルへの置き換えは、ブロック単位、即ち、３２カラム（３２本のビット線）単位で実行される。メモリセルアレイ１０Ａのテストの結果、不良セルがＡ及びＢの位置に存在していたとする。
【０１０１】
まず、不良セルから冗長セルへの置き換えにより、チップが救済できるか否かを検証するテストモードに入る。
【０１０２】
テスト信号ＴＥＳＴが“Ｈ”（ｂＴＥＳＴが“Ｌ”）になるため、データラッチ回路２６が活性化され、アンド回路ＡＮＤ０，ＡＮＤ１，・・・の出力データは、全て、“０”となる。
【０１０３】
リセット信号ＲＳＴによりデータラッチ回路２６がリセットされた後、テスタにより生成された外部アドレス信号（不良アドレス）は、データバッファ２５を経由し、クロック信号ＣＬＫに同期してデータラッチ回路２６にラッチされる。
【０１０４】
コンパレータ２４は、外部アドレスデータ（ｘビット）とオア回路ＯＲ１から出力されるラッチデータ（ｘビット）とを比較し、両者が一致しない場合には、例えば、ヒット信号ＨＩＴＣＯＬを“Ｌ”にする。この時、カラムデコーダ２０が活性化され、通常のデコード動作が実行される。
【０１０５】
また、コンパレータ２４は、両者が一致する場合には、例えば、ヒット信号ＨＩＴＣＯＬを“Ｈ”にする。この時、不良アドレス信号に対応するブロックでは、カラムデコーダ２０が非活性化されると共に、リダンダンシイ（Ｒ／Ｄ）カラム制御回路２７が活性化される。これにより、不良アドレス信号に対応するブロック内の不良カラム（３２本）が冗長カラム（３２本）に置き換えられる。そして、カラムアドレス信号により、冗長カラム（３２本）のうちから１つのカラムが選択される。
【０１０６】
ここで、リダンダンシイフューズ回路の動作確認を行うテストモードでは、図３に示すように、実際に、データの書き込み及び読み出しを行い、書き込みデータと読み出しデータが一致するか否かを検証する（図３の「不良アドレスの擬似プログラム＋テスト」に相当）。
【０１０７】
両者が一致する場合には、不良セルから冗長セルへの置き換えによりチップが救済できたことを意味しているため、この後、実際に、フューズの切断を実行する。これに対し、両者が一致しない場合には、不良セルから冗長セルへの置き換えによってもチップが救済できなかったことを意味しているため、そのチップは、不良品として処理する。
【０１０８】
（３）    効果
このように、本発明の第２実施の形態によれば、冗長カラムを有するメモリ回路に関して、物理的にフューズを切断しなくても、フューズを切断したと同様の効果を生じさせることができる。即ち、フューズを切断することなく、リダンダンシイフューズ回路の動作確認を行えるため、リダンダンシイ置き換えテストの容易化、無駄なフューズ切断工程の排除、及び、間違った不良アドレスのプログラムの防止を図ることができる。
【０１０９】
４．  テスト方法
図３は、リダンダンシイ置き換えテストに関して、本発明と従来とを比較したものである。
【０１１０】
従来では、メモリセルアレイ本体のテストを行い、不良セルが確認されると、不良アドレスのプログラム（フューズ切断）が実行される（ステップＳＴ１〜ＳＴ２）。この後、リダンダンシイフューズ回路の動作確認（テスト）を実行し、正常に動作すれば、良品、正常に動作しなければ、不良品として処理する（ステップＳＴ３）。この場合、フューズを切断しなければ、最終的に、製品が良品となるか、不良品となるかは、判断できない。
【０１１１】
これに対し、本発明の例では、メモリセルアレイ本体のテストを行い、不良セルが確認されると、不良アドレスの擬似プログラム及びリダンダンシイフューズ回路の動作確認（テスト）が実行される（ステップＳＴ１〜ＳＴ２）。そして、リダンダンシイフューズ回路が正常に動作すれば、良品、正常に動作しなければ、不良品として処理する。つまり、正常と判断された製品についてのみ、不良アドレスのプログラム、即ち、フューズの切断を行えばよい（ステップＳＴ３）。
【０１１２】
５．  その他
本発明の例は、リダンダンシイフューズ回路に適用されたが、これに限られず、フューズ素子を有する回路に広く適用できる。即ち、本発明の例は、フューズ素子を有する回路に関して、フューズ素子を切断することなく、その動作確認を行う場合に有効である。
【０１１３】
【発明の効果】
以上、説明したように、本発明の例によれば、リダンダンシイフューズ回路によるセルの置き換えを、実際にフューズを切断することなく、電気的に擬似的に行うことができる。このため、フューズを切断する前のテスト動作により、不良セルが救済可能か否かのチェックを行うことができる。その結果、例えば、量産前の試作段階などのフューズカットの環境が整っていない状況でも、容易に、リダンダンシイ置き換えテストを行え、歩留り向上などを実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に関わるリダンダンシイフューズ回路を示す回路図。
【図２】本発明の第２実施の形態に関わるリダンダンシイフューズ回路を示す回路図。
【図３】本発明の例に関わる置き換えテストを従来のそれと比較して示す図。
【図４】従来のリダンダンシイフューズ回路を示す回路図。
【符号の説明】
１０Ａ：  メモリセルアレイ、  １０Ｂ：  冗長セルアレイ、  １１：  アドレスバッファ、  １２：  アドレスデコーダ、  １３：  メインロウデコーダ、１４：  サブロウデコーダ、  １５：  メインロウデコーダの本体セル分、  １６：  サブロウデコーダの本体セル分、  １７：  共通デコーダ、  １８：  メインロウデコーダのリダンダンシイ分、  １９：  サブロウデコーダのリダンダンシイ分、  ２０：  カラムデコーダ、  ２１：  カラム選択スイッチ、  ２２：  センスアンプ、  ２３：  バッファ、  ２４：  コンパレータ、  ２５：データバッファ、  ２６：  データラッチ回路、  ２７：  リダンダンシイカラム制御回路、  ２８：  Ｉ／Ｏ切り替えデコーダ、  ２９：  セレクタ、  ３０：  リダンダンシイフューズ回路、Ｆ０，Ｆ１，・・・：  フューズ回路、  ＳＥＬ０，ＳＥＬ１，・・・：  セレクタ、  ＡＮＤ０，ＡＮＤ１，・・・：  アンド回路、  ＯＲ１：  オア回路。
【図１】
2004288286.tif 000003
【図２】
2004288286.tif 000004
【図３】
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【図４】
2004288286.tif 000006