(57)【要約】【課題】種々のモードに対応した復号が行えるようにする。【解決手段】フィールド構造における双方向フィールド予測の場合、ベクトル情報ＭＶ１とベクトル情報ＭＶ３が、予測マクロブロック取得制御部９１に入力される。そのような場合、選択部１５１−１，１５１−２は、それぞれ、入力されたベクトル情報ＭＶ１，ＭＶ３を、加算器１５２−２，１５２−４に出力する。また、生成部１５３−２，１５３−４においては、Ｌｏｗｅｒ  ｏｆｆｓｅｔが設定される。このように処理することで、フレーム構造におけるフィールド予測で、Ｔｏｐ、Ｂｏｔｔｏｍ両フィールドベクトルが同一であるケースとして、フレーム構造における処理シーケンスで、フィールド構造における双方向フィールド予測に対応することができる。本発明は、ＤＶＤプレーヤなどに適用することができる。【選択図】      図５
2004336640.tif 000002
【特許請求の範囲】
【請求項１】
所定の符号化方式で符号化されたデータの符号化モードを判別する判別手段と、
前記判別手段の判別結果に基づき、供給された動きベクトルに関する第１のベクトル情報または第２のベクトル情報を出力する出力手段と、
前記出力手段により出力された前記第１のベクトル情報または第２のベクトル情報と、マクロブロックのアドレスに関する情報を用いて、ポジションに関するポジション情報を生成する第１の生成手段と、
前記第１の生成手段により生成された前記ポジション情報とポインタのポインタ情報を用いて、記憶手段に記憶されている画像データの読み出しを制御する読み出し制御情報を生成する第２の生成手段と
を備え、
前記出力手段により、前記第１のベクトル情報が出力された場合、前記第２の生成手段は、Ｌｏｗｅｒ領域のオフセットを設定し、その設定されたオフセットの情報も用いて前記読み出し制御情報を生成する
ことを特徴とする画像処理装置。
【請求項２】
前記判別手段により判別された前記符号化モードが、フィールド構造の予測モードである場合、前記出力手段は、前記第１のベクトル情報を出力する
ことを特徴とする請求項１に記載の画像処理装置。
【請求項３】
スケーリングベクトル定数を算出する第１の算出手段と、
前記第１の算出手段により算出された前記スケーリングベクトル定数を用いて、スケーリングベクトルを算出する第２の算出手段と、
前記第２の算出手段により算出された前記スケーリングベクトルに差分動きベクトルを加算する加算手段と
をさらに備え、
前記加算手段により前記差分動きベクトルが加算された前記スケーリングベクトルが、前記第１のベクトル情報または前記第２のベクトル情報として、前記出力手段に供給される
ことを特徴とする請求項１に記載の画像処理装置。
【請求項４】
所定の符号化方式で符号化されたデータの符号化モードを判別する判別ステップと、
前記判別ステップの処理による判別結果に基づき、供給された動きベクトルに関する第１のベクトル情報または第２のベクトル情報の出力を制御する出力制御ステップと、
前記出力制御ステップの制御により出力された前記第１のベクトル情報または第２のベクトル情報と、マクロブロックのアドレスに関する情報を用いて、ポジションに関するポジション情報を生成する第１の生成ステップと、
前記第１の生成ステップの処理で生成された前記ポジション情報とポインタのポインタ情報を用いて、記憶手段に記憶されている画像データの読み出しを制御する読み出し制御情報を生成する第２の生成ステップと
を含み、
前記出力制御ステップの処理により、前記第１のベクトル情報が出力された場合、前記第２の生成ステップは、Ｌｏｗｅｒ領域のオフセットを設定し、その設定されたオフセットの情報も用いて前記読み出し制御情報を生成する
ことを特徴とする画像処理方法。
【請求項５】
所定の符号化方式で符号化されたデータの符号化モードを判別する判別ステップと、
前記判別ステップの処理による判別結果に基づき、供給された動きベクトルに関する第１のベクトル情報または第２のベクトル情報の出力を制御する出力制御ステップと、
前記出力制御ステップの制御により出力された前記第１のベクトル情報または第２のベクトル情報と、マクロブロックのアドレスに関する情報を用いて、ポジションに関するポジション情報を生成する第１の生成ステップと、
前記第１の生成ステップの処理で生成された前記ポジション情報とポインタのポインタ情報を用いて、記憶手段に記憶されている画像データの読み出しを制御する読み出し制御情報を生成する第２の生成ステップと
を含み、
前記出力制御ステップの処理により、前記第１のベクトル情報が出力された場合、前記第２の生成ステップは、Ｌｏｗｅｒ領域のオフセットを設定し、その設定されたオフセットの情報も用いて前記読み出し制御情報を生成する
ことを特徴とするコンピュータが読み取り可能なプログラムが記録されている記録媒体。
【請求項６】
所定の符号化方式で符号化されたデータの符号化モードを判別する判別ステップと、
前記判別ステップの処理による判別結果に基づき、供給された動きベクトルに関する第１のベクトル情報または第２のベクトル情報の出力を制御する出力制御ステップと、
前記出力制御ステップの制御により出力された前記第１のベクトル情報または第２のベクトル情報と、マクロブロックのアドレスに関する情報を用いて、ポジションに関するポジション情報を生成する第１の生成ステップと、
前記第１の生成ステップの処理で生成された前記ポジション情報とポインタのポインタ情報を用いて、記憶手段に記憶されている画像データの読み出しを制御する読み出し制御情報を生成する第２の生成ステップと
を含む処理をコンピュータに実行させ、
前記出力制御ステップの処理により、前記第１のベクトル情報が出力された場合、前記第２の生成ステップは、Ｌｏｗｅｒ領域のオフセットを設定し、その設定されたオフセットの情報も用いて前記読み出し制御情報を生成する
ことを特徴とするプログラム。
【請求項７】
スケーリングベクトル定数を算出する第１の算出ステップと、
前記第１の算出ステップの処理により算出された前記スケーリングベクトル定数を用いて、スケーリングベクトルを算出する第２の算出ステップと、
前記第２の算出ステップの処理で算出された前記スケーリングベクトルに差分動きベクトルを加算する加算ステップと
をさらに含み、
前記加算ステップの処理により前記差分動きベクトルが加算された前記スケーリングベクトルが、前記第１のベクトル情報または前記第２のベクトル情報として、前記出力制御ステップによる処理にわたされる
ことを特徴とする請求項６に記載のプログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は画像処理装置および方法、記録媒体、並びにプログラムに関し、特に、ＭＰＥＧ方式における復号の処理を行う際に用いて好適な画像処理装置および方法、記録媒体、並びにプログラムに関する。
【０００２】
【従来の技術】
近年、画像情報をデジタルとして取り扱い、その際、効率の良い情報の伝送、蓄積を目的とし、画像情報特有の冗長性を利用して、離散コサイン変換等の直交変換と動き補償により圧縮するＭＰＥＧ（Ｍｏｖｉｎｇ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔ  Ｇｒｏｕｐ）などの方式に準拠した装置が、放送局などの情報配信、および一般家庭における情報受信の双方において普及しつつある。
【０００３】
特に、ＭＰＥＧ２（ＩＳＯ／ＩＥＣ  １３８１８−２）は、汎用画像圧縮方式として定義された規格であり、飛び越し走査画像及び順次走査画像の双方、並びに標準解像度画像及び高精細画像を網羅する標準として、例えばＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）規格に代表されるように、プロフェッショナル用途及びコンシューマー用途の広範なアプリケーションや装置に広く用いられている。
【０００４】
図１に、ＭＰＥＧ方式により符号化された符号化データを復号する復号装置の一例の構成を示す。復号装置に入力された符号化されたデータは、バッファ１１に蓄積される。バッファ１１に蓄積された符号化データは、可変長復号化部１２に順次供給される。可変長復号化部１２では、マクロブロック符号化情報が復号され、符号化モード、動きベクトル、量子化情報、および、量子化ＤＣＴ係数に分離される。
【０００５】
可変長復号化部１２からの量子化ＤＣＴ係数は、逆量子化部１３で、ＤＣＴ係数に復元され、逆ＤＣＴ部１４により画素空間データに変換される。イントラ符号化モードの場合は、そのまま出力される。動き補量予測モードの場合は、動き補償フレーム予測部１６または動き補償フィールド予測部１７の処理が行われる。
【０００６】
動き補償フレーム予測部１６または動き補償フィールド予測部１７は、動きベクトル復号化部１５から供給される動きベクトルに関するデータを用いて、それぞれ予測を行う。また、動きベクトル復号化部１５は、可変長復号化部１２からのデータにより、動き補償フレーム予測部１６または動き補償フィールド予測部１７に供給する動きベクトルに関するデータを生成する。
【０００７】
動き補償予測モードの場合、動き補償フレーム予測部１６または動き補償フィールド予測部１７により動き補償予測されたブロックデータが、加算器１９により、逆ＤＣＴ部１４から出力された画素空間データに加算される。加算器１９からのデータは、復号されたデータとして、図示されていないディスプレイなどに供給されると共に、メモリ１８にも供給され、記憶される。メモリ１８は、動き補償フレーム予測部１６または動き補償フィールド予測部１７が、参照画面として用いるためのデータを記憶するために設けられている。
【０００８】
このような、動き補償フレーム予測部１６と動き補償フィールド予測部１７を有する復号装置に関しては、特許文献１に開示されている。
【０００９】
【特許文献１】
特開２００１−２８５８７５号公報
【００１０】
【発明が解決しようとする課題】
ＭＰＥＧ規格に準拠する動き補償では、上述したように、大別してフレーム予測モードとフィールド予測モードが適用されている。さらに、特別な予測モードとして、１６×８ＭＣ予測、Ｄｕａｌ−Ｐｒｉｍｅ予測があり、これらの予測モードは、画像構造（フレーム構造、フィールド構造）、マクロブロックタイプ（Ｉｎｔｒａ／Ｆｏｒｗａｒｄ／Ｂａｃｋｗａｒｄ／Ｂｉｄｉｒｅｃｔｉｏｎａｌ）の組み合わせに、それぞれ対応する必要がある。
【００１１】
このために、それらの組み合わせに対応し、処理できる回路を構成すると、複雑な回路構成になってしまうという課題があった。また、複雑な回路構成となることにより、回路規模が大きくなる、消費電力が大きくなるといった課題があった。
【００１２】
本発明はこのような状況に鑑みてなされたものであり、さまざまなモードに対応しつつも、回路規模や消費電力が大きくならないように、復号を行えるようにすることを目的とする。
【００１３】
【課題を解決するための手段】
本発明の画像処理装置は、所定の符号化方式で符号化されたデータの符号化モードを判別する判別手段と、判別手段の判別結果に基づき、供給された動きベクトルに関する第１のベクトル情報または第２のベクトル情報を出力する出力手段と、出力手段により出力された第１のベクトル情報または第２のベクトル情報と、マクロブロックのアドレスに関する情報を用いて、ポジションに関するポジション情報を生成する第１の生成手段と、第１の生成手段により生成されたポジション情報とポインタのポインタ情報を用いて、記憶手段に記憶されている画像データの読み出しを制御する読み出し制御情報を生成する第２の生成手段とを備え、出力手段により、第１のベクトル情報が出力された場合、第２の生成手段は、Ｌｏｗｅｒ領域のオフセットを設定し、その設定されたオフセットの情報も用いて読み出し制御情報を生成することを特徴とする。
【００１４】
前記判別手段により判別された符号化モードが、フィールド構造の予測モードである場合、前記出力手段は、第１のベクトル情報を出力することを特徴とするようにすることができる。
【００１５】
スケーリングベクトル定数を算出する第１の算出手段と、第１の算出手段により算出されたスケーリングベクトル定数を用いて、スケーリングベクトルを算出する第２の算出手段と、第２の算出手段により算出されたスケーリングベクトルに差分動きベクトルを加算する加算手段とをさらに備え、加算手段により差分動きベクトルが加算されたスケーリングベクトルが、第１のベクトル情報または第２のベクトル情報として、出力手段に供給されるようにすることができる。
【００１６】
本発明の画像処理方法は、所定の符号化方式で符号化されたデータの符号化モードを判別する判別ステップと、判別ステップの処理による判別結果に基づき、供給された動きベクトルに関する第１のベクトル情報または第２のベクトル情報の出力を制御する出力制御ステップと、出力制御ステップの制御により出力された第１のベクトル情報または第２のベクトル情報と、マクロブロックのアドレスに関する情報を用いて、ポジションに関するポジション情報を生成する第１の生成ステップと、第１の生成ステップの処理で生成されたポジション情報とポインタのポインタ情報を用いて、記憶手段に記憶されている画像データの読み出しを制御する読み出し制御情報を生成する第２の生成ステップとを含み、出力制御ステップの処理により、第１のベクトル情報が出力された場合、第２の生成ステップは、Ｌｏｗｅｒ領域のオフセットを設定し、その設定されたオフセットの情報も用いて読み出し制御情報を生成することを特徴とする。
【００１７】
本発明の記録媒体のプログラムは、所定の符号化方式で符号化されたデータの符号化モードを判別する判別ステップと、判別ステップの処理による判別結果に基づき、供給された動きベクトルに関する第１のベクトル情報または第２のベクトル情報の出力を制御する出力制御ステップと、出力制御ステップの制御により出力された第１のベクトル情報または第２のベクトル情報と、マクロブロックのアドレスに関する情報を用いて、ポジションに関するポジション情報を生成する第１の生成ステップと、第１の生成ステップの処理で生成されたポジション情報とポインタのポインタ情報を用いて、記憶手段に記憶されている画像データの読み出しを制御する読み出し制御情報を生成する第２の生成ステップとを含み、出力制御ステップの処理により、第１のベクトル情報が出力された場合、第２の生成ステップは、Ｌｏｗｅｒ領域のオフセットを設定し、その設定されたオフセットの情報も用いて読み出し制御情報を生成することを特徴とする。
【００１８】
本発明のプログラムは、所定の符号化方式で符号化されたデータの符号化モードを判別する判別ステップと、判別ステップの処理による判別結果に基づき、供給された動きベクトルに関する第１のベクトル情報または第２のベクトル情報の出力を制御する出力制御ステップと、出力制御ステップの制御により出力された第１のベクトル情報または第２のベクトル情報と、マクロブロックのアドレスに関する情報を用いて、ポジションに関するポジション情報を生成する第１の生成ステップと、第１の生成ステップの処理で生成されたポジション情報とポインタのポインタ情報を用いて、記憶手段に記憶されている画像データの読み出しを制御する読み出し制御情報を生成する第２の生成ステップとを含む処理をコンピュータに実行させ、出力制御ステップの処理により、第１のベクトル情報が出力された場合、第２の生成ステップは、Ｌｏｗｅｒ領域のオフセットを設定し、その設定されたオフセットの情報も用いて読み出し制御情報を生成することを特徴とする。
【００１９】
前記プログラムは、スケーリングベクトル定数を算出する第１の算出ステップと、第１の算出ステップの処理により算出されたスケーリングベクトル定数を用いて、スケーリングベクトルを算出する第２の算出ステップと、第２の算出ステップの処理で算出されたスケーリングベクトルに差分動きベクトルを加算する加算ステップとをさらに含み、加算ステップの処理により差分動きベクトルが加算されたスケーリングベクトルが、第１のベクトル情報または第２のベクトル情報として、出力制御ステップによる処理にわたされるようにすることができる。
【００２０】
本発明においては、フィールド構造における双方向フィールド予測の処理が行なわれる際、フレーム構造におけるフィールド予測で、ＴｏｐとＢｏｔｔｏｍの両フィールドベクトルが同一であるケースであると取り扱われるようにすることにより、フレーム構造におけるフィールド予測と同様のシーケンスでされる。
【００２１】
【発明の実施の形態】
以下に本発明の実施の形態を説明するが、特許請求の範囲に記載の発明の各手段と以下の実施の形態との対応関係を明らかにするために、各手段の後の括弧内に、対応する実施の形態（但し一例）を付加して本発明の特徴を記述すると、次のようになる。但し勿論この記載は、各手段を記載したものに限定することを意味するものではない。
【００２２】
本発明の画像処理装置は、所定の符号化方式で符号化されたデータの符号化モードを判別する判別手段（例えば、図５のモード判別部１１２）と、判別手段の判別結果に基づき、供給された動きベクトルに関する第１のベクトル情報（例えば、ベクトル情報ＭＶ１）または第２のベクトル情報（例えば、ベクトル情報ＭＶ２）を出力する出力手段（例えば、図５の選択部１５１−１）と、出力手段により出力された第１のベクトル情報または第２のベクトル情報と、マクロブロックのアドレスに関する情報を用いて、ポジションに関するポジション情報を生成する第１の生成手段（例えば、図５の加算器１５２−２）と、第１の生成手段により生成されたポジション情報とポインタのポインタ情報を用いて、記憶手段（例えば、図４のメモリ３７）に記憶されている画像データの読み出しを制御する読み出し制御情報を生成する第２の生成手段（例えば、図５の生成部１５３−２）とを備え、出力手段により、第１のベクトル情報が出力された場合、第２の生成手段は、Ｌｏｗｅｒ領域のオフセットを設定し、その設定されたオフセットの情報も用いて読み出し制御情報を生成することを特徴とする。
【００２３】
スケーリングベクトル定数を算出する第１の算出手段（例えば、図１６のステップＳ５２の処理を実行する図３のＶＬＣＤブロック３４）と、第１の算出手段により算出されたスケーリングベクトル定数を用いて、スケーリングベクトルを算出する第２の算出手段（例えば、図１６のステップＳ５３の処理を実行する図３のＶＬＣＤブロック３４）と、第２の算出手段により算出されたスケーリングベクトルに差分動きベクトルを加算する加算手段（例えば、図１６のステップＳ５４の処理を実行する図３のＶＬＣＤブロック３４）とをさらに備え、加算手段により差分動きベクトルが加算されたスケーリングベクトルが、第１のベクトル情報または第２のベクトル情報として、出力手段に供給されるようにすることができる。
【００２４】
以下に、本発明の実施の形態について図面を参照して説明する。図２は、本発明を適用した復号装置の一実施の形態の構成を示す図である。図２に示した復号装置３１は、ＭＰＥＧ（Ｍｏｖｉｎｇ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔ  Ｇｒｏｕｐ）２規格のＭＰ＠ＭＬ（Ｍａｉｎ  Ｐｒｏｆｉｌｅ  ａｔ  Ｍａｉｎ  Ｌｅｖｅｌ）に対応した復号装置である。また、図２に示した復号装置３１は、１つのコーデックＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）で構成されるようにしても良い。
【００２５】
復号装置３１の端子３２に入力された符号化データは、バッファ３３に蓄積される。バッファ３３に蓄積された符号化データは、復号装置３１内の各部で復号処理が施される。復号装置３１は、復号に係わる部分として、ＶＬＣＤブロック３４、ＩＤＣＴ／ＩＱブロック３５、ＭＣブロック３６、および、メモリ３７を有する。
【００２６】
ＶＬＣＤブロック３４は、可変長復号化部４１、動きベクトル復号化部４２から構成されている。ＩＤＣＴ／ＩＱブロック３５は、逆量子化部５１、逆ＤＣＴ部５２、および、加算部５３から構成されている。ＭＣブロック３６は、動き補償回路部６１から構成されている。
【００２７】
バッファ３３に蓄積された符号化データは、ＶＬＣＤブロック３４の可変長復号化部４１に供給される。可変長復号化部４１からのデータは、動きベクトル符号化部４２と、ＩＤＣＴ／ＩＱブロック３５の逆量子化部５１に供給される。ＶＬＣＤブロック３４は、定められた符号化データのフォーマットに基づき、画像圧縮情報に対して可変長復号等の処理を施し、ヘッダ部に格納された符号化モード情報を取得し、逆量子化部５１等に供給する。
【００２８】
また同様に、ＶＬＣＤブロック３４は、量子化された変換係数を取得し、逆量子化部５１に供給する。さらに、ＶＬＣＤブロック３４は、復号するフレームがインター符号化されたものである場合には、符号化データのヘッダ部に格納された動きベクトル情報についても復号し、その情報をＭＣブロック３６の動き補償回路部６１に供給する。
【００２９】
逆量子化部５１は、ＶＬＣＤブロック３４から供給された量子化後の変換係数を逆量子化し、変換係数を逆ＤＣＴ部５２に供給する。逆ＤＣＴ部５２は、定められた画像圧縮情報のフォーマットに基づき、変換係数に対して逆離散コサイン変換等の逆直交変換を施す。
【００３０】
ここで、対象とされているフレームがイントラ符号化されたものである場合、逆直交変換処理が施された画像データは、端子３８に接続された図示されていない画面並べ替え用のバッファに格納され、必要に応じ、アナログ信号に変換され、例えば、テレビジョン受像機などの画像処理装置に提供される。
【００３１】
また、対象とされているフレームがインター符号化されたものである場合、動き補償回路部６１は、可逆復号処理が施された動きベクトル情報とメモリ３７に格納された画像情報とに基づいて参照画像を生成し、加算器５３に供給する。加算器５３は、この参照画像と逆ＤＣＴ部５２からの出力とを合成し、端子３８に対して出力する。
【００３２】
図３は、ＭＣブロック３６の動き補償回路部６１と、動き補償回路部６１が処理を行う上で必要となるデータの授受などを行う部分の内部構成例を示す図である。
【００３３】
ＶＬＣＤブロック３４、ＩＤＣＴ／ＩＱブロック３５、及び、ＭＣブロック３６の各部を制御する制御部８１が設けられており、その制御部８１は、内部（または外部）に記憶部８２を有している。この記憶部８２には、制御部８１が、制御を行う上で必要となるプログラムやデータが記憶されている。
【００３４】
ＶＬＣＤブロック３４からは、動きベクトルに関するデータと予測モードに関するデータが、ＭＣブロック３６に供給される。供給された動きベクトルに関するデータと、予測モードに関するデータは、予測マクロブロック取得制御部９１に供給される。また、予測モードに関するデータは、内部ブロック制御部９２にも供給される。
【００３５】
予測マクロブロック取得制御部９１は、ＶＬＣＤブロック３４からの復号化動きベクトル、及び、マクロブロックパラメータ（予測モード／マクロブロックアドレス）から、メモリ３７内に配置されている画像データから必要な予測マクロブロック位置を演算し、メモリ３７から画像データの読み出しを制御するために設けられている。
【００３６】
内部ブロック制御部９２は、各動作モードにおける所望のタイミングなどの制御信号を生成するために設けられている。
【００３７】
内部ブロック制御部９２からの出力（タイミングに関するデータ）は、予測マクロブロック取得制御部９１と半画素制御動き補償部９３に供給される。メモリインタフェース部９４は、メモリ３７とのデータの授受を行うために設けられており、図４に示すように内部にメモリ（ＦＩＦＯ１２２）を有している。そのメモリは、メモリ３７から読み出した画像データを保存するために設けられている。
【００３８】
半画素精度動き補償部９３は、メモリインタフェース部９４内のメモリ（ＦＩＦＯ１２２）に保存した画像データを読み出しながら、半画素精度動き補償演算、例えば、２画素補間や４画素補間を行う。
【００３９】
ＭＣブロック３６の半画素精度動き補償部９３からは、画像データとＭＢ（マクロブロック）パラメータが、ＩＤＣＴ／ＩＱブロック３５に供給される。また、ＩＤＣＴ／ＩＱブロック３５には、ＶＬＣＤブロック３４から、係数データも供給される。ＩＤＣＴ／ＩＱブロック３５からは、復号された画像データが出力されるわけだが、その画像データは、端子３８（図２）に出力されると共に、必要に応じ、メモリ３７に供給され記憶される。
【００４０】
メモリ３７には、Ｎフレーム分の画像データが記憶されている。１フレーム分のデータは、輝度成分の画像データと色差成分の画像データから構成されている。
【００４１】
図４は、ＭＣブロック３６内のさらに詳細な構成例を示す図である。ＶＬＣＤブロック３４からの動きベクトルに関するデータ（ベクトル情報）は、予測マクロブロック取得制御部９１のポジション演算部１１１に供給される。ＶＬＣＤブロック３４からの予測モードに関するデータは、予測マクロブロック取得制御部９１のモード判別部１１２に供給される。
【００４２】
予測マクロブロック取得制御部９１の読み出し制御情報生成部１１３は、ポジション演算部１１１からのデータとモード判別部１１２からのデータ（符号化モードに関する情報）を用いて、読み出し制御情報を生成し、メモリインタフェース部９４の制御のもと、メモリ３７に供給する。
【００４３】
メモリインタフェース部９４は、書き込み制御部１２１とＦＩＦＯ（Ｆｉｒｓｔ  −  Ｉｎ  Ｆｉｒｓｔ    Ｏｕｔ）１２２を有しており、メモリ３７に記憶されている画像データが、書き込み制御部１２１の制御に基づいて、ＦＩＦＯ１２２に記憶されるようになされている。
【００４４】
メモリインタフェース部９４のＦＩＦＯ１２２に記憶された画像データは、内部ブロック制御部９２からの読み出しタイミングに基づいて、半画素精度動き補償部９３の補間画素演算部１３１に供給される。半画素精度動き補償部９３は、ＦＩＦＯ１３２を有しており、補間画素演算部１３１からの画像データを順次記憶すると共に、ＩＤＣＴ／ＩＱブロック３５に対して、順次、記憶している画像データを出力する。
【００４５】
図５は、予測マクロブロック取得制御部９１の内部構成例を示す図である。予測マクロブロック取得制御部９１のポジション演算回路１１１には、ＶＬＣＤブロック３４からベクトル情報として、ベクトル情報ＭＶ１乃至ＭＶ４が供給される。ベクトル情報ＭＶ１は、フォワードトップ（Ｆｏｒｗａｒｄ  Ｔｏｐ）のＭＶ（動きベクトル）の情報であり、ベクトル情報ＭＶ２は、フォワードボトム（Ｆｏｒｗａｒｄ  Ｂｏｔｔｏｍ）のＭＶの情報であり、ベクトル情報ＭＶ３は、バックワードトップ（Ｂａｃｋｗａｒｄ  Ｔｏｐ）のＭＶの情報であり、ベクトル情報ＭＶ４は、バックワードボトム（Ｂａｃｋｗａｒｄ  Ｂｏｔｔｏｍ）のＭＶの情報である。
【００４６】
ベクトル情報ＭＶ１は、ポジション演算回路１１１の選択部１５１−１と加算器１５２−１に供給され、必要に応じ、加算器１５２−２にも供給される。ベクトル情報ＭＶ２は、ポジション演算回路１１１の選択部１５１−１を介して加算器１５２−２に供給される。ベクトル情報ＭＶ３は、ポジション演算回路１１１の選択部１５１−３と加算器１５２−２に供給され、必要に応じ、加算器１５２−４にも供給される。ベクトル情報ＭＶ４は、ポジション演算回路１１１の選択部１５１−２を介して加算器１５２−４に供給される。
【００４７】
選択部１５１−１と選択部１５１−２は、それぞれ、モード判別部１１２からのデータが供給され、その供給されたデータに基づいて、入力されたベクトル情報ＭＶ１またはベクトル情報ＭＶ３を、それぞれ、加算器１５２−２または加算器１５２−４に供給する。
【００４８】
読み出し制御情報生成部１１３は、生成部１５３−１乃至１５３−４から構成されている。生成部１５３−１乃至１５３−４は、それぞれ、対応する加算器１５２−１乃至１５２−４からデータが供給されるように構成されている。また、生成部１５３−２と生成部１５３−４には、モード判別部１１２からのデータも供給されるように構成されている。
【００４９】
生成部１５３−１乃至１５３−４からのデータ（読み出し制御情報）は、それぞれ、選択部１５４に供給される。選択部１５４は、入力されたデータを、内部ブロック制御部９２から供給される送出タイミングに基づいて、メモリ３７に読み出し制御情報を出力する。
【００５０】
このような構成を有する復号装置３１においては、図６Ａと図６Ｂに示したような組み合わせの復号を行うことができる。図６Ａと図６Ｂに示したのは、ＭＰＥＧ２に基づく符号化データに含まれる種々のデータの中で、動き補償に係わる動作を決定する要素の組み合わせを列挙してある。その要素としては、Ｐｉｃｔｕｒｅ  Ｓｔｒｕｃｔｕｒｅ（ピクチャ構造）、Ｍａｃｒｏｂｌｏｃｋ  Ｔｙｐｅ（マクロブロックタイプ）、および、Ｆｒａｍｅ／Ｆｉｅｌｄ  Ｍｏｔｉｏｎ  Ｔｙｐｅ（フレームまたはフィールドのモーションタイプ：フレーム構造またはフィールド構造の動き補償のタイプ）である。
【００５１】
このような要素の全ての組み合わせに対して、図２乃至図５を参照して説明したような構成を有する復号装置３１は、対応することが可能である。また、復号装置３１は、フレーム構造における予測モードで、最も処理が多くなる双方向予測（Ｂｉｄｉｒｅｃｔｉｏｎａｌ）を処理できる構成とされている。双方向予測方法では、フィールド予測／フレーム予測とも、基本的な処理量に大差はないので、ここでは、フィールド予測の例として、図６Ａにおける（ｆ）の組み合わせで、符号化された符号化データを復号する際の復号装置３１の動作について説明する。
【００５２】
なおここでは、ＭＰＥＧ２における一般的なアルゴリズムに関する説明は適宜省略して復号装置３１の動作を説明する。
【００５３】
まず、フレーム構造における双方向フィールド予測の場合を例に挙げ、図７のフローチャートおよび図８を参照して、復号装置３１の動作について説明する。ステップＳ１１において、メモリ３７に画像データが記憶される。この画像データは、既に、ＩＤＣＴ／ＩＱブロック３５による処理が施され、出力された画像データである。
【００５４】
ステップＳ１２において、ポインタが設定される。このポインタは、制御部８１により予測マクロブロック取得制御部９１の読み出し制御情報生成部１１３に設定される。また、このポインタは、メモリ３７に記憶されている画像データに関するポインタである。
【００５５】
予測マクロブロック取得制御部９１のポジション演算回路１１１は、ステップＳ１３において、読み出し位置の演算を行う。その演算は、ＶＬＣＤブロック３４から入力されたベクトル情報、及び、マクロブロックアドレス（ＭＢアドレス）から、メモリ３７内の予測マクロブロックを読み出す位置を算出するための演算である。
【００５６】
双方向予測の場合、ポジション演算回路１１１には、ベクトル情報ＭＶ１（Ｆｏｒｗａｒｄ  Ｔｏｐ  Ｆｉｅｌｄ−ＭＶ）、ベクトル情報ＭＶ２（Ｆｏｒｗａｒｄ  Ｂｏｔｔｏｍ  Ｆｉｅｌｄ−ＭＶ）、ベクトル情報ＭＶ３（Ｂａｃｋｗａｒｄ  Ｔｏｐ  Ｆｉｅｌｄ−ＭＶ）、および、ベクトル情報ＭＶ４（Ｂａｃｋｗａｒｄ  Ｂｏｔｔｏｍ  Ｆｉｅｌｄ−ＭＶ）の４個のベクトル情報が入力される。この場合、選択部１５１−１（図５）は、入力されたベクトル情報ＭＶ２を、加算器１５２−２に出力し、選択部１５１−２は、入力されたベクトル情報ＭＶ４を、加算器１５２−４に出力する。すなわち、加算器１５２−１乃至１５２−４には、それぞれ異なるベクトル情報が入力される。
【００５７】
加算器１５２−１乃至１５２−４は、それぞれ入力したベクトル情報が示すベクトルに対しマクロブロックアドレスとの加算演算が行なわれ、ポジションが求められる。
【００５８】
さらに、読み出し制御情報生成部１１３は、制御部８１により設定されたポインタを、モード判別部１１２の判別の結果（予測モード）に応じて選択し、ポジション演算回路１１１によるポジション演算結果とともに所定のタイミングでメモリインタフェース９４を介してメモリ３７に送出する。
【００５９】
このようにして生成され、出力された読み出し制御情報に基づき、メモリ３７は、ステップＳ１４の動作として、記憶されている画像データを、メモリインタフェース部９４に転送する。メモリインタフェース部９４に転送された画像データは、書込み制御部１２１を介して、ＦＩＦＯ１２２の所定のメモリ領域に格納される。
【００６０】
図８に示したように、メモリ３７には、１フレーム分の画像データとして、また、ポインタ１乃至４で示される領域に、Ｆｏｒｗａｒｄ  Ｔｏｐ  Ｆｉｅｌｄの画像データ、Ｆｏｒｗａｒｄ  Ｂｏｔｔｏｍ  Ｆｉｅｌｄの画像データ、Ｂａｃｋｗａｒｄ  Ｔｏｐ  Ｆｉｅｌｄの画像データ、および、Ｂａｃｋｗａｒｄ  Ｂｏｔｔｏｍ  Ｆｉｅｌｄの画像データが、それぞれ記憶されている。
【００６１】
このような１フレーム分の画像データが、予測マクロブロック取得制御部９１からの読み出し制御情報に基づいて読み出され、図８に示すように、それぞれ、メモリインタフェース部９４のＦＩＦＯ１２２の所定の領域に記憶される。
【００６２】
このＦＩＦＯ１２２のメモリ領域は、双方向予測で必要なＦｏｒｗａｒｄ  Ｔｏｐ／Ｆｏｒｗａｒｄ  Ｂｏｔｔｏｍ／Ｂａｃｋｗａｒｄ  Ｔｏｐ／Ｂａｃｋｗａｒｄ  Ｂｏｔｔｏｍを格納する容量を有する。このようにしてＦＩＦＯ１２２に記憶された画像データは、ステップＳ１５の処理として、内部ブロック制御部９２からの読出しタイミングに基づく所定のタイミングで読み出され、半画素精度動き補償部９３の補間画素演算部１３１に供給される。
【００６３】
補間画素演算部１３１は、供給された画像データを用いて、Ｆｏｒｗａｒｄ／Ｂａｃｗａｒｄの丸め付き平均、例えば、画像データ位置が２画素間なら２画素値の丸め付き平均、４画素間なら４画素値の丸め付き平均を求める演算（動き補償）を行い、その結果をＦＩＦＯ１３２に格納させる。
【００６４】
ＦＩＦＯ１３２に格納された画像データは、ＩＤＣＴ／ＩＱブロック３５から、読み出され、最終的に復号された画像データが形成され、端子３８（図２）に供給される。
【００６５】
ここで、ステップＳ１３において行われる読み出し制御情報の生成に関する処理に関し、そのタイミングについて、図９を参照して説明する。図９の上側（１段目）には、読み出し制御情報の１サイクルの情報を示している。読み出し制御情報の１サイクルは、ここでは情報１乃至４の４つの情報から構成されているとして説明する。なお、図９において、ＦｏｒｗはＦｏｒｗａｒｄの略であり、ＢａｃｋはＢａｃｋｗａｒｄの略であり、ＢｔｍはＢｏｔｔｏｍの略である。
【００６６】
フレーム構造における双方向フィールド予測の場合、情報１は、Ｆｏｒｗａｒｄ  Ｔｏｐ  Ｆｉｅｌｄのデータが読み出されるための情報であり、情報２は、Ｆｏｒｗａｒｄ  Ｂｏｔｔｏｍ  Ｆｉｅｌｄのデータが読み出されるための情報であり、情報３は、Ｂａｃｋｗａｒｄ  Ｔｏｐ  Ｆｉｅｌｄのデータが読み出されるための情報であり、情報４は、Ｂａｃｋｗａｒｄ  Ｂｏｔｔｏｍ  Ｆｉｅｌｄのデータが読み出されるための情報である。
【００６７】
情報１乃至情報４は、それぞれ、読み出し制御情報生成部１１３の生成部１５３−１乃至１５３−４により生成される。また、生成部１５３−１乃至１５３−４において生成された情報１乃至情報４は、選択部１５４から、送出タイミングに合わせて、順次選択され、出力される。
【００６８】
次に、ステップＳ１５において行われる動き補償演算に関し、その処理サイクルについて、図１０を参照して説明する。図１０Ａに示すように、予測マクロブロック（ＭＢ）の１処理単位は、４個の輝度ブロックと２個の色差ブロックから構成されている。そして、図１０Ｂに示すように、１マクロブロックは、フレーム構造の場合、Ｔｏｐ処理の後Ｂｏｔｔｏｍ処理が、それぞれ、ブロック毎に行われる。
【００６９】
図１０Ｂに示した例では、１マクロブロックの処理サイクルとして、まず、輝度ブロックＹ０と輝度ブロックＹ１に対してＴｏｐ処理がされ、次に、輝度ブロックＹ２と輝度ブロックＹ３に対してＢｏｔｔｏｍ処理がされ、その後、色差ブロックＣｂに対してＴｏｐ処理とＢｏｔｔｏｍ処理がされ、最後に色差ブロックＣｒに対してＴｏｐ処理とＢｏｔｔｏｍ処理がされるというサイクルである。
【００７０】
次に、フィールド構造における双方向フィールド予測の処理について説明する。本実施の形態においては、復号装置３１は、フレーム構造における処理と同じ処理シーケンスで復号を行う。すなわち、その処理は、基本的に、図７に示したフローチャートに従って行われる。ここでは、異なる部分について説明を加え、同様の部分については適宜、その説明を省略する。
【００７１】
フィールド構造における双方向フィールド予測の場合、ＶＬＣＤブロック３４から予測マクロブロック取得制御部９１に供給されるベクトル情報としては、ベクトル情報ＭＶ１（Ｆｏｒｗａｒｄ  Ｗｈｏｌｅ  ＭＶ）と、ベクトル情報ＭＶ３（Ｂａｃｋｗａｒｄ  Ｗｈｏｌｅ  ＭＶ）だけであり、ベクトル情報ＭＶ２とベクトル情報ＭＶ４は供給されない。
【００７２】
しかしながら、本実施の形態においては、フレーム構造における処理と同じ処理シーケンスで復号を行わすために、フレーム構造におけるフィールド予測で、Ｔｏｐ、Ｂｏｔｔｏｍ両フィールドベクトルが同一であるケースとして取り扱うとし、そのように取り扱えるように制御が行われるようにする。
【００７３】
具体的に、図１１および図１２のフローチャートを参照して説明する。図１２に示したフローチャートは、図７のフローチャートのステップＳ１３における処理の詳細を説明するためのものである。すなわち、フレーム構造における処理と、同じ処理シーケンスで復号を行わすために、フレーム構造におけるフィールド予測で、Ｔｏｐ、Ｂｏｔｔｏｍ両フィールドベクトルが同一であるケースとして取り扱うための処理は、予測マクロブロック取得制御部９１が行う読み出し制御情報の生成の処理として行われる。
【００７４】
上述したように、予測マクロブロック取得制御部９１には、ＶＬＣＤブロック３４からベクトル情報ＭＶ１とベクトル情報ＭＶ３しか供給されない。モード判別部１１２は、ＶＬＣＤブロック３４から供給される予測モードにより、モードを判別し、そのモードによれば、ベクトル情報ＭＶ１とベクトル情報ＭＶ３しか入力されないと判別すると、選択部１５１−１が、ベクトル情報ＭＶ１を加算器１５２−２に出力するような選択を行うように、また、選択部１５１−２が、ベクトル情報ＭＶ３を加算器１５２−４に出力するような選択を行うように、それぞれ制御する。
【００７５】
または、選択部１５１−１，１５１−２が、それぞれモード判別部１１２からの判別結果に応じて、ベクトル情報ＭＶ１，ＭＶ３を、加算器１５２−２，１５２−４に出力するか否かの制御を行うようにしても良い。
【００７６】
このようにして、ステップＳ２１におけるモード判別が行われ、その結果、ベクトル情報ＭＶ１，ＭＶ３しか供給されないフィールド構造であるとステップＳ２２において判断されると、ステップＳ２３における選択部１５１−１，１５１−２における選択の切り換えが実行される。
【００７７】
なお、ステップＳ２２において、フィールド構造ではないと判断された場合、すなわち、フレーム構造であると判断された場合、ステップＳ２７に進み、フレーム構造の処理が行われる。そのフレーム構造の処理については、既に説明したので、その説明は省略する。
【００７８】
ステップＳ２４において、加算器１５２−１乃至１５２−４は、それぞれ、入力されたベクトル情報とＭＢアドレスを用いた加算処理を行い、それぞれ対応する生成部１５３−１乃至１５３−４に出力する。
【００７９】
ステップＳ２５において、生成部１５３−２と生成部１５３−４には、それぞれ、Ｌｏｗｅｒ領域のオフセット（ｏｆｆｓｅｔ）が設定される。そして各生成部１５３−１乃至１５３−４は、ステップＳ２６において、読み出し制御情報を生成し、出力する。
【００８０】
ここまでの処理をさらに説明すると、図１１に示すようにフィールド構造におけるフィールド予測モードでは、ＶＬＣＤブロック３４から転送される復号ベクトル（ベクトル情報）は、フォワード全フィールドベクトル（Ｆｏｒｗａｒｄ  Ｗｈｏｌｅ  ＭＶ）、バックワード全フィールドベクト（Ｂａｃｋｗａｒｄ  Ｗｈｏｌｅ  ＭＶ）の、それぞれ１個づつである。
【００８１】
従って、Ｂｏｔｔｏｍ側（フィールド構造におけるＬｏｗｅｒ側）のポジション演算は、Ｔｏｐ側（フィールド構造におけるｕｐｐｅｒ側）の動きベクトルと同一にする為の演算であり、モード判別部１１２の判別結果（フィールド構造におけるフィールド予測モード）により、ＴＯＰ側の動きベクトルを、Ｂｏｔｔｏｍ側に入力するパスを設け留ことにより実現する（選択部１５１−１，１５１−２の処理）。
【００８２】
更に、フィールド構造の場合、Ｂｏｔｔｏｍ側のポジションにはＬｏｗｅｒ領域のオフセットをつける（生成部１５３−２と生成部１５３−４におけるＬｏｗｅｒ  ｏｆｆｓｅｔの設定）。ここまでの処理は、フィールド構造におけるベクトル（ＭＶ）を、図１３に示すように取り扱うための処理である。
【００８３】
このようにすることにより、生成された読み出し制御情報に基づき、取得された予測マクロブロックの処理（動き補償）は、フレーム構造における双方向フィールド予測モードと同じ処理で行えるようになる。
【００８４】
すなわち、この場合、選択部１５１−１，１５１−２が、それぞれ、加算器１５２−２，１５２−４に出力するベクトル情報を切り換えるようにし、生成部１５３−２，１５３−４が、それぞれＬｏｗｅｒ  ｏｆｆｓｅｔを設定するようにするだけで良い。従って、回路構成を大きくすることなく、さまざまなモードに対応した処理（復号）を行うことが可能となる。
【００８５】
同様にフィールド構造における１６×８ＭＣ予測は、フレーム構造におけるフィールド予測そのものとして取り扱うように制御される事により、処理する事が可能である。
【００８６】
次に、Ｄｕａｌ−Ｐｒｉｍｅ予測の場合について説明する。Ｄｕａｌ−Ｐｒｉｍｅ予測の場合、図１４に示すように、ＶＣＬＤブロック３４が、動きベクトルと差分動きベクトル（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｍｏｔｉｏｎ  Ｖｅｃｔｏｒ）から、逆相スケーリングベクトルを求め、その逆相スケーリングベクトルを動きベクトルＭＶの情報とした上で、「フレーム構造における、Ｄｕａｌ−Ｐｒｉｍｅ予測で、Ｔｏｐ、Ｂｏｔｔｏｍ両フィールドの同相と逆相のいずれの動きベクトルも同一であるケース」として取り扱う事により処理する。
【００８７】
その処理サイクルは、図９や図１０を参照して説明したフィールド構造における処理サイクルと同様であるので、その説明は省略する。この意味は、すなわち、Ｄｕａｌ−Ｐｒｉｍｅ予測の場合であっても、フィールド構造の場合と基本的に同様に処理を行えることを意味している。
【００８８】
ここで、Ｄｕａｌ−Ｐｒｉｍｅ予測の場合について、さらに説明を加える。図１５は、Ｄｕａｌ−Ｐｒｉｍｅ予測の場合における処理を示すフローチャートである。ステップＳ４１において、ＭＶ逆差分演算が行われる。この処理は、ＶＬＣＤブロック３４において行われる。ステップＳ４２において、Ｄｕａｌ−Ｐｒｉｍｅスケーリング演算が行われる。このＤｕａｌ−Ｐｒｉｍｅスケーリング演算については、図１６のフローチャートを参照して後述する。
【００８９】
ステップＳ４２において、Ｄｕａｌ−Ｐｒｉｍｅスケーリングの演算が終了されると、ステップＳ４３において、ＭＶフォーマットの変換が行われる。そして、ステップＳ４４において、ベクトル情報ＭＶが、ＭＣブロック３６に対して出力（書き込み）される。
【００９０】
ステップＳ４２におけるＤｕａｌ−Ｐｒｉｍｅスケーリング演算について、図１６のフローチャートを参照して説明する。ステップＳ５１において、Ｐｉｃｔｕｒｅ＿ｓｔｒｕｃｔｕｒｅがＦｒａｍｅであるか否か（ピクチャ構造が、フレームであるか否か）が判断され、フレームであると判断されると、ステップＳ５２に処理が進められる。ステップＳ５２において、Ｂｏｔｔｏｍ＿ＦｉｅｌｄとＴｏｐ＿Ｆｉｅｌｄのスケーリングベクトル定数［ｍ］，［ｅ］が算出される。このスケーリングベクトル定数は、図１７に示した表（テーブル）から対応する値が読み出されることにより行われる。
【００９１】
ステップＳ５２において算出された値が用いられ、ステップＳ５３において、Ｂｏｔｔｏｍ＿ＦｉｅｌｄとＴｏｐ＿Ｆｉｅｌｄのスケーリングベクトルが算出される。そして算出されたスケーリングベクトルに対して、ステップＳ５４において、差分動きベクトル（ｄｍｖ）が加算されることにより、Ｄｕａｌ＿Ｐｒｉｍｅスケーリングの演算結果が出力される。このような算出をまとめると、以下の式のようになる。
Ｖｅｃｔｏｒ＿ｈ＝（ｍｖｈ×ｍ／／２）＋ｄｍｖ＿ｈ
Ｖｅｃｔｏｒ＿ｖ＝（ｍｖｖ×ｍ／／２）＋ｅ＋ｄｍｖ＿ｖ
【００９２】
一方、ステップＳ５１において、Ｐｉｃｔｕｒｅ＿ｓｔｒｕｃｔｕｒｅは、フレームではないと判断された場合、換言すれば、フィールドであると判断された場合、ステップＳ５５に進み、Ｔｏｐ＿Ｆｉｅｌｄ＿Ｐｉｃｔｕｒｅであるか否かが判断される。ステップＳ５５において、Ｔｏｐ＿Ｆｉｅｌｄ＿Ｐｉｃｔｕｒｅであると判断された場合、ステップＳ５６に進み、Ｔｏｐ＿Ｆｉｅｌｄのスケーリングベクトル定数［ｍ］，［ｅ］が算出され、ステップＳ５８に処理が進められる。
【００９３】
一方、ステップＳ５５において、Ｔｏｐ＿Ｆｉｅｌｄ＿Ｐｉｃｔｕｒｅではないと判断された場合、ステップＳ５７に進み、Ｂｏｔｔｏｍ＿Ｆｉｅｌｄのスケーリングベクトル定数［ｍ］，［ｅ］が算出され、ステップＳ５８に処理が進められる。ステップＳ５８においては、ステップＳ５６において算出されたＴｏｐ＿Ｆｉｅｌｄのスケーリング定数、または、ステップＳ５７において算出されたＢｏｔｔｏｍ＿Ｆｉｅｌｄのスケーリング定数が用いられ、スケーリングベクトルが算出される。
【００９４】
さらに、算出されたスケーリングベクトルに対し、ステップＳ５９において、差分動きベクトル（ｄｍｖ）が加算される。すなわち、上述した式により、演算が行われる。このようにして、Ｄｕａｌ＿Ｐｒｉｍｅスケーリングの演算が行われる。
【００９５】
このように、ＶＬＣＤブロック３４において、Ｄｕａｌ＿Ｐｒｉｍｅスケーリングの演算が行われることにより、ＭＣブロック３６に供給されるベクトル情報ＭＶ１乃至ＭＶ４が算出される。このことにより、Ｄｕａｌ＿Ｐｒｉｍｅ予測においても、本発明を適用した復号装置３１は、復号を適切に行うことができる。
【００９６】
以上の事から、本発明のフレーム構造の双方向フィールド予測を処理する回路構成を実現する事で、フィールド構造におけるすべての予測モードの処理はフレーム構造時の処理を包含動作させる事により可能となる。
【００９７】
上述した実施の形態においては、半画素精度動き補償部９３は、補間画素演算部１３１（図４）を１つだけ備える構成とし、時分割で、その補間画素演算部１３１を使用するとして説明したが、図１８に示すように、補間画素演算部２０１−１と補間画素演算部２０２―２という２つ備える構成とし、処理サイクル（処理時間）を短縮させるようにしても良い。すなわち、処理速度を倍にする構成としても良い。
【００９８】
上述したような復号装置３１をＬＳＩとして構成した場合、制御側でベクトル情報を加工することにより、リソースの共通化が図られ、前述したさまざまな予測モードに対応する画像復号装置を実現することができる。
【００９９】
また、上述した実施の形態においては、復号装置３１として説明をしたが、符号化（Ｅｎｃｏｄｅ）と復号（Ｄｅｃｏｄｅ）を行うコーデック装置（ＬＳＩ）に対しても、本発明を適用することはできる。
【０１００】
上述した一連の処理は、それぞれの機能を有するハードウェアにより実行させることもできるが、ソフトウェアにより実行させることもできる。一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが専用のハードウェアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、記録媒体からインストールされる。
【０１０１】
記録媒体の説明をする前に、簡便に、パーソナルコンピュータについて説明する。図１９は、汎用のパーソナルコンピュータの内部構成例を示す図である。パーソナルコンピュータのＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）３０１は、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）３０２に記憶されているプログラムに従って各種の処理を実行する。ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）３０３には、ＣＰＵ３０１が各種の処理を実行する上において必要なデータやプログラムなどが適宜記憶される。入出力インタフェース３０５は、キーボードやマウスから構成される入力部３０６が接続され、入力部３０６に入力された信号をＣＰＵ３０１に出力する。また、入出力インタフェース３０５には、ディスプレイやスピーカなどから構成される出力部３０７も接続されている。
【０１０２】
さらに、入出力インタフェース３０５には、ハードディスクなどから構成される記憶部３０８、および、インターネットなどのネットワークを介して他の装置とデータの授受を行う通信部３０９も接続されている。ドライブ３１０は、磁気ディスク３２１、光ディスク３２２、光磁気ディスク３２３、半導体メモリ３２４などの記録媒体からデータを読み出したり、データを書き込んだりするときに用いられる。
【０１０３】
記録媒体は、図１９に示すように、パーソナルコンピュータとは別に、ユーザにプログラムを提供するために配布される、プログラムが記録されている磁気ディスク３２１（フレキシブルディスクを含む）、光ディスク３２２（ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ  Ｄｉｓｃ−Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ），ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）を含む）、光磁気ディスク３２３（ＭＤ（Ｍｉｎｉ−Ｄｉｓｃ）（登録商標）を含む）、若しくは半導体メモリ３２４などよりなるパッケージメディアにより構成されるだけでなく、コンピュータに予め組み込まれた状態でユーザに提供される、プログラムが記憶されているＲＯＭ３０２や記憶部３０８が含まれるハードディスクなどで構成される。
【０１０４】
なお、本明細書において、媒体により提供されるプログラムを記述するステップは、記載された順序に従って、時系列的に行われる処理は勿論、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１０５】
また、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【０１０６】
【発明の効果】
本発明によれば、ＭＰＥＧ方式により符号化されたデータを復号することができる。
【０１０７】
本発明によれば、複数のモードに対応した復号を行うことができる。また、そのような復号を行う回路は、小型化することができる。
【図面の簡単な説明】
【図１】従来の復号装置の一例の構成を示す図である。
【図２】本発明を適用した復号装置の一実施の形態の構成を示す図である。
【図３】ＭＣブロックの内部構成例を示す図である。
【図４】ＭＣブロックの詳細な内部構成例を示す図である。
【図５】予測マクロブロック取得制御部の内部構成例を示す図である。
【図６】モードについて説明するための図である。
【図７】復号処理について説明するためのフローチャートである。
【図８】画像データの読み出しについて説明するための図である。
【図９】読み出し制御サイクルについて説明するための図である。
【図１０】１マクロブロックの処理サイクルについて説明するための図である。
【図１１】読み出し制御情報の生成について説明するための図である。
【図１２】読み出し制御情報の生成について説明するためのフローチャートである。
【図１３】ベクトルの取り扱いについて説明するための図である。
【図１４】Ｄｕａｌ＿Ｐｒｉｍｅの予測の際の動きベクトル情報について説明するための図である。
【図１５】Ｄｕａｌ＿Ｐｒｉｍｅスケーリングの演算について説明するためのフローチャートである。
【図１６】ステップＳ４２における処理の詳細を説明するためのフローチャートである。
【図１７】スケーリング定数について説明するための図である。
【図１８】半画素精度動き補償部の他の構成例を示す図である。
【図１９】媒体を説明する図である。
【符号の説明】
３１  復号装置，  ３３  バッファ，  ３４  ＶＬＣＤブロック，  ３５  ＩＤＣＴ／ＩＱブロック，  ３６  ＭＣブロック，  ３７  メモリ，  ９１  予測マクロブロック取得制御部，  ９２  内部ブロック制御部，  ９３  半画素精度動き補償部，  ９４  メモリインタフェース部，  １１１  ポジション演算部，  １１２  モード判別部，  １１３  読み出し制御情報生成部，  １２１  書き込み制御部，  １２２  ＦＩＦＯ，  １３１  補間画素演算部，  １３２  ＦＩＦＯ
【図１】
2004336640.tif 000003
【図２】
2004336640.tif 000004
【図３】
2004336640.tif 000005
【図４】
2004336640.tif 000006
【図５】
2004336640.tif 000007
【図６】
2004336640.tif 000008
【図７】
2004336640.tif 000009
【図８】
2004336640.tif 000010
【図９】
2004336640.tif 000011
【図１０】
2004336640.tif 000012
【図１１】
2004336640.tif 000013
【図１２】
2004336640.tif 000014
【図１３】
2004336640.tif 000015
【図１４】
2004336640.tif 000016
【図１５】
2004336640.tif 000017
【図１６】
2004336640.tif 000018
【図１７】
2004336640.tif 000019
【図１８】
2004336640.tif 000020
【図１９】
2004336640.tif 000021