(57)【要約】【課題】機械的強度の優れた王冠構造の蓄積電極を備えたキャパシタ素子を有する半導体集積回路装置を提供する。【解決手段】第１の導電性材料による所定の形状の底部と該底部の縁に沿って形成された筒形状を有する王冠構造を半導体基板上の第１の絶縁膜上に形成し、第１の導電性材料よりも酸化されにくい第２の導電性材料をシード層として少なくとも王冠構造の開口底部と側壁に形成し、第１の絶縁膜上に形成されたシード層を除去し、王冠構造表面に形成されたシード層上に第２の導電性材料を均一な膜厚で形成して、王冠構造と第２の導電性材料を有する蓄積電極を形成し、蓄積電極の露出面に誘電体である第２の絶縁膜を形成し、第２の絶縁膜に酸素を導入する。【選択図】  図３
2004288710.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタ素子を備えた半導体集積回路装置の製造方法であって、
第１の導電性材料による所定の形状の底部と該底部の縁に沿って形成された筒形状を有する王冠構造を半導体基板上の第１の絶縁膜上に形成し、
前記第１の導電性材料よりも酸化されにくい第２の導電性材料をシード層として少なくとも前記王冠構造の開口底部と側壁に形成し、
前記第１の絶縁膜上に形成された前記シード層を除去し、
前記王冠構造表面に形成された前記シード層上に前記第２の導電性材料を均一な膜厚で形成して、前記王冠構造と前記第２の導電性材料を有する、前記キャパシタ素子の蓄積電極を形成し、
前記蓄積電極の露出面に前記キャパシタ素子の誘電体である第２の絶縁膜を形成し、
前記第２の絶縁膜に酸素を導入する半導体集積回路装置の製造方法。
【請求項２】
前記シード層の膜厚を前記第１の絶縁膜上に比べて前記王冠構造の頂上を厚くする請求項１記載の半導体集積回路装置の製造方法。
【請求項３】
前記シード層の形成にスパッタリング法を用いる請求項１または２記載の半導体集積回路装置の製造方法。
【請求項４】
前記シード層の除去に異方性ドライエッチングを用いる請求項１乃至３のいずれか１項記載の半導体集積回路装置の製造方法。
【請求項５】
前記異方性ドライエッチングは、
前記王冠構造の開口底部に形成された前記シード層を削る速度が前記第１の絶縁膜上の前記シード層を削る速度よりも小さくなる条件である請求項４記載の半導体集積回路装置の製造方法。
【請求項６】
前記シード層上への前記第２の導電性材料の形成にＣＶＤ法を用いる請求項１乃至５のいずれか１項記載の半導体集積回路装置の製造方法。
【請求項７】
前記第１の導電性材料の機械的強度が前記第２の導電性材料よりも大きい請求項１乃至６のいずれか１項記載の半導体集積回路装置の製造方法。
【請求項８】
前記第２の導電性材料がルテニウムである請求項１乃至７のいずれか１項記載の半導体集積回路装置の製造方法。
【請求項９】
前記第１の導電性材料が金属を含有する請求項１乃至８のいずれか１項記載の半導体集積回路装置の製造方法。
【請求項１０】
前記第１の導電性材料が窒化チタンである請求項１乃至９のいずれか１項記載の半導体集積回路装置の製造方法。
【請求項１１】
前記第２の絶縁膜が酸化タンタルである請求項１乃至１０のいずれか１項記載の半導体集積回路装置の製造方法。
【請求項１２】
キャパシタ素子を備えた半導体集積回路装置であって、
前記キャパシタ素子は、
窒化チタンによる所定の形状の底部と該底部の縁に沿って形成された筒形状を有する王冠構造の開口底部と側壁が前記窒化チタンよりも機械的強度が小さい導電性材料で覆われた蓄積電極を半導体基板上の絶縁膜上に有する半導体集積回路装置。
【請求項１３】
前記導電性材料は前記窒化チタンよりも酸化されにくい材質である請求項１２記載の半導体集積回路装置。
【請求項１４】
前記導電性材料はルテニウムである請求項１３記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャパシタ素子を備えた半導体集積回路装置およびその製造方法に関する。
【０００２】
【従来の技術】
現在、製品化されているＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のキャパシタ素子においては、ＭＩＳ（金属上部電極／誘電体／シリコン下部電極）構造が用いられている。高集積化のために、製品世代ごとに縮小されるメモリセルにあって、キャパシタ素子を構成するために許容される平面面積および空間容積も小さくなる一方である。しかし、ＤＲＡＭの性能確保のためにはキャパシタ素子の容量を一定に保つことが要求される。
【０００３】
ＤＲＡＭのキャパシタ素子は、蓄積電極となる下部電極と、プレート電極となる上部電極と、下部電極および上部電極に挟まれる誘電体とを有する構成である。周知の如くキャパシタ素子の容量は、誘電体の厚みが決まると、下部電極および上部電極の面積と誘電体の誘電率で決定される。面積確保の工夫については、シリコン下部電極表面に凹凸を設けて実効的面積を確保する方法が既に実用化されている。また、誘電率向上については、酸化タンタルなどの高誘電率材料を適用する方法が既に実用化されている。しかし、これらの容量確保策を用いてさえも、さらなる高集積化の要求においては、下部電極表面に凹凸を形成するための空間確保が困難になりつつある。また、下部電極をシリコンとし、誘電体を酸化タンタルとするＭＩＳ構造ではシリコンと酸化タンタルの界面に低誘電率の酸化シリコンが必然的に形成されてしまうという問題があるため、誘電率向上に限界がみえつつある。
【０００４】
これらの課題に対処するため、下部電極材料に金属を用いるＭＩＭ（金属上部電極／誘電体／金属下部電極）構造の検討がなされている。ＭＩＭ構造であれば、上記ＭＩＳ構造の誘電率の向上が制限される問題を回避できるからである。
【０００５】
しかし、ＭＩＭ構造を用いると、リーク電流が増大するという新たな問題が発生する。窒化チタンやタングステンなど既に半導体集積回路装置の製造に用いられている金属は極めて酸化されやすい性質のものが多い。そのため、酸化されやすい金属をそのまま下部電極として用いた構造では、その上に酸化タンタルを形成して、酸化タンタル膜中の酸素欠損に酸素を導入するために酸化性雰囲気中で熱処理を行っても、酸化剤は金属下部電極に消費されてしまい、酸素欠損が残ったままキャパシタ素子が形成される。キャパシタ素子の誘電体絶縁膜中に酸素欠損があると、電荷をキャパシタ素子に蓄積しようとしても、酸素欠損を介した電極間のリーク電流が増大するため、キャパシタ素子不良を起こすことになる。
【０００６】
この問題を回避するためには、白金、ルテニウム、イリジウムなど酸化物を比較的生成し難い導電性材料を下部電極として用いることが有効である。また、実際の立体構造キャパシタ素子の製造に用いるためには、ステップカバレージ（段差被覆性）確保の観点からＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成可能であること、および加工が可能であることが必須要件となる。これらの要件を満たす材料としてルテニウムが最も有望な材料である。
【０００７】
ここで、従来のＤＲＡＭの構成について説明する。
【０００８】
図１４は従来のＤＲＡＭの一構成例を示す断面構造図である。
【０００９】
図１４に示すＤＲＡＭは、メモリセルが形成されるメモリアレイ領域と、特定のメモリセルに情報の書き込みおよび読み出し等をするための回路が形成される周辺回路領域とを有する。図１４に示すように、メモリアレイ領域には、半導体基板（ｐ型シリコン基板１０１）の表面から所定の深さまでｐ型不純物拡散層（第１のｐウェル層１０３）が形成され、この第１のｐウェル層１０３の側面と底面を囲むようにしてｎ型不純物拡散層（ｎウェル層１０２）が形成されている。また、周辺回路領域には、ｐ型シリコン基板１０１の表面から所定の深さまでｐ型不純物拡散層（第２のｐウェル層１０４）が形成されている。ｎウェル層１０２と第２のｐウェル層１０４は素子分離領域１０５で絶縁分離されている。
【００１０】
次に、メモリセルのトランジスタの構成について説明する。
【００１１】
図１４では、第１のＰウェル層１０３にトランジスタ１０６および１０７が形成されている。トランジスタ１０６は、第１のｐウェル層１０３に形成されたドレイン電極１０８およびソース電極１０９ａと、第１のｐウェル１０３上にゲート絶縁膜１１０を介して形成されたゲート電極１１１ａとを有する構成である。
【００１２】
トランジスタ１０７は、ドレイン電極１１２ａ、ゲート絶縁膜１１０上に形成されたゲート電極１１１ｂ、およびトランジスタ１０６と共通のソース電極１０９ａを有する構成である。
【００１３】
ゲート電極１１１ａおよび１１１ｂはワード線となり、トランジスタ１０６および１０７はキャパシタ素子を選択するためのスイッチングトランジスタとなる。トランジスタ１０６および１０７等のメモリセルのトランジスタは、第１の層間絶縁膜１１３で覆われている。なお、上記メモリセルのトランジスタは、ドレイン電極およびソース電極がｎ型不純物拡散層で形成されたｎ型ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。トランジスタ１０６および１０７は同様な構成のため、以下では、メモリアレイ領域について、トランジスタ１０７に関連する部分について詳細に説明する。
【００１４】
次に、トランジスタに接続されるビット線の構成について説明する。
【００１５】
ビット線は、第１の層間絶縁膜１１３に形成されたコンタクト孔１１４内に充填された多結晶シリコン１１５と、多結晶シリコン１１５上のビット線コンタクトとを介してソース電極１０９ａに接続されている。ビット線は窒化タングステン１１９およびタングステン１２０が順に積層されて形成されている。ビット線コンタクトは、チタンシリサイド１１６、窒化チタン１１７、およびタングステン１１８が積層された構成である。ビット線の側面および上面は第２の層間絶縁膜１２１に覆われている。
【００１６】
次に、メモリセルのキャパシタ素子の構成について説明する。
【００１７】
トランジスタ１０７に直列に接続されたキャパシタ素子は、下部電極１２４ａと、上部電極１２６と、下部電極１２４ａおよび上部電極１２６に挟まれた誘電体絶縁膜１２５とを有する構成である。下部電極１２４ａは円形状底部と筒状側壁を有する王冠構造であり、王冠構造の側壁と開口底部が誘電体絶縁膜１２５で覆われている。上部電極１２６はメモリアレイ領域全体を覆うように形成され、上部電極１２６の上に第４の層間絶縁膜１２７が形成されている。
【００１８】
下部電極１２４ａは、第１の層間絶縁膜１１３および第２の層間絶縁膜１２１を貫通して設けられたシリコンプラグ１２２を介してトランジスタ１０７のドレイン電極１１２ａに接続されている。シリコンプラグ１２２は、第１の層間絶縁膜１１３および第２の層間絶縁膜１２１の所定の部位に開口されたコンタクト孔にシリコンが充填されたものである。なお、下部電極１２４ｂ、誘電体絶縁膜１２５および上部電極１２６を有するキャパシタ素子は、トランジスタ１０６に直列に接続されている。
【００１９】
次に、周辺回路領域におけるトランジスタおよび配線の構成について説明する。
【００２０】
トランジスタ１５０は、第２のｐウェル層１０４に形成されたソース電極１０９ｂおよびドレイン電極１１２ｂと、ゲート絶縁膜１１０上に形成されたゲート電極１１１ｃとを有する構成である。
【００２１】
ドレイン電極１１２ｂは、第１の層間絶縁膜１１３の所定の部位に設けられたコンタクト孔１２８に埋め込まれた金属を介して第１の配線層と接続されている。コンタクト孔１２８には、チタンシリサイド１１６、窒化チタン１１７およびタングステン１１８が順に形成されて充填されている。第１の配線層は、窒化タングステン１１９およびタングステン１２０が順に形成された構成である。
【００２２】
第１の配線層の一部は、第２の層間絶縁膜１２１、第３の層間絶縁膜１２３および第４の層間絶縁膜１２７を貫通して形成されたコンタクト孔１２９に充填された窒化チタン１３０およびタングステン１３１を介して第２の配線層に接続されている。第２の配線層は、窒化チタン１３２、アルミニウム１３３および窒化チタン１３４が順に形成された構成である。
【００２３】
一方、メモリアレイ領域に設けられた上部電極１２６の一部が引き出された引き出し配線１３５が周辺回路領域内に達している。引き出し配線１３５は、第４の層間絶縁膜１２７の所定の部位に設けられたコンタクト孔に充填された窒化チタン１３６およびタングステン１３７を介して第２の配線層に接続されている。この第２の配線層は、窒化チタン１３８、アルミニウム１３９および窒化チタン１４０が順に形成された構成である。ｎウェル層１０２と第２のｐウェル層１０４を絶縁分離する素子分離領域１０５上には、配線としての役目を果たすゲート電極配線１１１ｄが形成されている。
【００２４】
なお、周辺回路領域に形成されたトランジスタ１５０はｎ型ＭＯＳであり、周辺回路領域のｎ型不純物拡散層のｎウェル層（不図示）には、ドレイン電極およびソース電極がｐ型不純物拡散層で形成されたｐ型ＭＯＳトランジスタ（不図示）が形成されている。
【００２５】
メモリアレイ領域および周辺回路領域には、図に示さないが、第２の配線層上に、層間絶縁膜、コンタクトおよび配線層が回路構成の必要に応じて形成されている。上述のようにして、ＤＲＡＭが構成される（例えば、特許文献１参照）。
【００２６】
次に、上記構成のＤＲＡＭにおいて、下部電極にルテニウムを用いた場合のキャパシタ素子の製造方法について説明する。
【００２７】
図１５乃至図１７は従来のキャパシタ素子の製造工程を示す断面構造図である。なお、以下では、トランジスタの形成工程については、その詳細な説明を省略する。また、コンタクト等の開口と配線等のパターンは、特に示さない限り、公知のリソグラフィ工程およびエッチング工程により形成されている。
【００２８】
図１５（ａ）に示すように、シリコン基板２０１上のゲート絶縁膜上に導電性膜を形成した後、トランジスタのゲート電極となるワード線２０２を形成する。その後、ワード線２０２を覆うようにして第１の層間絶縁膜２０３を形成し、トランジスタのソース電極およびドレイン電極が形成される部位の第１の層間絶縁膜２０３にコンタクト孔を形成する。コンタクト孔にシリコンを充填して、第１のシリコンプラグ２０４を形成する。続いて、第２の層間絶縁膜２０５を形成した後、ソース電極に接続された第１のシリコンプラグ２０４上面が露出するように第２の層間絶縁膜２０５に開口を設け、その開口に導電性膜を充填したビット線コンタクト２０６を形成する。その後、ビット線コンタクト２０６に接続されたビット線２０７を形成する。
【００２９】
続いて、酸化シリコンからなる第３の層間絶縁膜２０８、および窒化シリコンからなる第４の層間絶縁膜２０９を順に形成する。ドレイン電極に接続された第１のシリコンプラグ２０４の上面が露出するように、第２の層間絶縁膜２０５、第３の層間絶縁膜２０８、および第４の層間絶縁膜２０９に貫通する開口を形成し、その開口をシリコンで充填した第２のシリコンプラグ２１０を形成する。
【００３０】
図１５（ｂ）に示すように、第２のシリコンプラグ２１０の上面が第４の層間絶縁膜２０９の膜厚のほぼ半分に位置するように、エッチングにより第２のシリコンプラグ２１０を削り、リセス２１１を形成する。
【００３１】
続いて、リセス２１１が充分に埋まるように窒化チタンを全面に形成した後、リセス２１１部以外の第４の層間絶縁膜２０９上に形成された窒化チタンを除去し、リセス２１１にバリヤメタル２１２を形成する（図１５（ｃ））。バリヤメタル２１２は、第２のシリコンプラグ２１０のシリコンが後に形成されるルテニウムと反応することの防止を目的として設けられ、ステップカバレージが良好なＣＶＤ法で形成されることが望ましい。
【００３２】
そして、窒化シリコンからなる第５の層間絶縁膜２１３、および膜厚１．５μｍ程度の酸化シリコンからなる第６の層間絶縁膜２１４を形成した後、バリヤメタル２１２の上面が露出するまで、第５の層間絶縁膜２１３および第６の層間絶縁膜２１４の所定の部位をエッチングにより除去し、円柱状の孔であるシリンダ２１５を形成する（図１６（ｄ））。
【００３３】
続いて、図１６（ｅ）に示すように、スパッタリング法により膜厚５ｎｍ程度のルテニウムを全面に形成した後、ＣＶＤ法により膜厚３０ｎｍ程度のルテニウム２１６を形成する。スパッタリング法により形成されるルテニウムは、ＣＶＤ法により形成されるルテニウムの種結晶としての役割を果たす。なお、以下では、スパッタリング法により形成されるルテニウムをスパッタルテニウムと称し、ＣＶＤ法により形成されるルテニウムをＣＶＤルテニウムと称する。
【００３４】
ＣＶＤルテニウムは、原料にエチルシクロペンタジエニルルテニウム（Ｒｕ［Ｃ２Ｈ５Ｃ５Ｈ４］２：以下では、Ｒｕ（ＥｔＣｐ）２と略記する）にテトラヒドロフラン（ＴＨＦ）などの溶媒（ＴＨＦ以外の溶媒でもよい）で任意に希釈した状態で気化させたガスを、３００℃程度の温度で酸素と反応させて形成される。ＣＶＤルテニウム形成後、全面にホトレジストを塗布し、露光および現像を行い、シリンダ２１５内にのみホトレジスト２１７を残す。
【００３５】
その後、ホトレジスト２１７で覆われていない、露出したルテニウムを、酸素ガスプラズマを用いた異方性ドライエッチングにより除去する。そして、フェノールアルキルベンゼンスルフォン酸などの有機酸を主成分とする溶液を用いてホトレジスト２１７を除去することで、シリンダ内壁がルテニウム２１６で覆われた状態が形成される（図１７（ｆ））。
【００３６】
続いて、図１７（ｇ）に示すように、ルテニウム側壁を支えている第６の層間絶縁膜２１４を除去して、王冠構造の下部電極を形成する。この第６の層間絶縁膜２１４の除去には、フッ酸を主成分とする溶液による湿式（ウェット）エッチングが用いられる。第６の層間絶縁膜２１４の下層の第５の層間絶縁膜２１３は、フッ酸にエッチングされにくい窒化シリコンであるため、フッ酸によるエッチングが第５の層間絶縁膜２１３で停止する。
【００３７】
【特許文献１】
特開２００１−９４０７１号公報
【００３８】
【発明が解決しようとする課題】
上述した製造方法では、図１７（ｇ）の模式図に示すように、王冠構造の下部電極形成の際、第６の層間絶縁膜２１４をウェットエッチングで除去すると、下部電極の側壁の支えが失われ、ルテニウム２１６に折損２１８が生じる、またはルテニウム２１６が倒壊するという問題が発生する。この問題により、充分な電荷を蓄えることができないキャパシタ素子が形成されることになり、著しく歩留まりを低下させる。上記問題は、特に、ウェットエッチングの薬液中で振動が加えられた場合、顕著に発生する。また、ウェットエッチング以降の絶縁膜形成などの熱処理の際に受ける負荷により、上記問題が発生する場合もある。
【００３９】
上記問題の原因を調べるために、ルテニウムの膜構造を観察したので、その結果について説明する。
【００４０】
図１８は透過電子顕微鏡によるルテニウム膜の断面観察結果を示す模式図である。図１８（ａ）はルテニウムをＣＶＤ法で形成した直後の状態を示す図である。観察試料は、シリコン基板３０１表面に酸化シリコン３０２を形成した後、種結晶となるルテニウムをスパッタリング法により５ｎｍ形成し、その上にルテニウム３０３をＣＶＤ法により膜厚３０ｎｍ形成したものである。
【００４１】
ルテニウム３０３は、倍率２０万倍程度の走査電子顕微鏡では平坦に見える膜であっても、透過電子顕微鏡で倍率を４００万倍程度に拡大すると、図１８（ａ）に示すように、柱状に選択的に成長しており、連続膜になっていないことが明らかである。また、個々の柱は垂直ではなく、ほとんど傾いて成長している。そのため、隣接する柱同士が上部で接触しているところが多く、個々の柱の周りには空隙が存在している。
【００４２】
図１８（ａ）に示した観察試料に熱処理を行った後の状態を図１８（ｂ）に示す。図１８（ｂ）に示すように、ルテニウム３０４には、熱処理によって流動する際に空隙が膜中に取り込まれ、ボイド３０５となって残存する。
【００４３】
また、熱処理を行った後でも膜厚は均一にならず、膜厚の薄い部分が多数存在し、ルテニウムのない欠損３０６のように、極端な場所も発生していた。これらの膜中のボイド３０５や相対的に薄膜化している部分の存在は、膜の機械的強度を乏しくさせ、ルテニウム自身に折損や倒壊が発生する原因となる。
【００４４】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、機械的強度の優れた王冠構造の下部電極を備えたキャパシタ素子を有する半導体集積回路装置およびその製造方法を提供することを目的とする。
【００４５】
【課題を解決するための手段】
上記目的を達成するための本発明の半導体集積回路装置の製造方法は、キャパシタ素子を備えた半導体集積回路装置の製造方法であって、
第１の導電性材料による所定の形状の底部と該底部の縁に沿って形成された筒形状を有する王冠構造を半導体基板上の第１の絶縁膜上に形成し、
前記第１の導電性材料よりも酸化されにくい第２の導電性材料をシード層として少なくとも前記王冠構造の開口底部と側壁に形成し、
前記第１の絶縁膜上に形成された前記シード層を除去し、
前記王冠構造表面に形成された前記シード層上に前記第２の導電性材料を均一な膜厚で形成して、前記王冠構造と前記第２の導電性材料を有する、前記キャパシタ素子の蓄積電極を形成し、
前記蓄積電極の露出面に前記キャパシタ素子の誘電体である第２の絶縁膜を形成し、
前記第２の絶縁膜に酸素を導入するものである。
【００４６】
本発明では、第１の導電性材料上に第２の導電性材料を均一な膜厚で覆うように形成しているため、第１の導電性材料と第２の絶縁膜が接触する部分がなく、第２の絶縁膜に酸素を導入する際、第１の導電性材料が酸化されることを防ぎ、第２の絶縁膜中の酸素欠損に酸素が充填され、キャパシタ素子のリーク電流の増大を抑制できる。また、王冠構造に形成されたシード層上に第２の導電性材料を形成しているので、第１の絶縁膜上に第２の導電性材料が形成されず、蓄積電極が第２の導電性材料を介して他の部分と接続されることはない。
【００４７】
また、上記本発明の半導体集積回路装置の製造方法において、前記シード層の膜厚を前記第１の絶縁膜上に比べて前記王冠構造の頂上を厚くすることとしてもよい。
【００４８】
本発明では、第２の導電性材料の膜厚が第１の絶縁膜上に比べて王冠構造の頂上が厚くなるため、第１の絶縁膜上に形成された第２の導電性材料を除去するまでシード層を削っても、王冠構造の頂上に形成されたシード層が残存する。
【００４９】
また、上記本発明の半導体集積回路装置の製造方法において、前記シード層の形成にスパッタリング法を用いることとしてもよい。
【００５０】
本発明では、シード層の形成にスパッタリング法を用いているので、シード層が第１の絶縁膜上に比べて王冠構造の頂上に厚く形成される。
【００５１】
また、上記本発明の半導体集積回路装置の製造方法において、前記シード層の除去に異方性ドライエッチングを用いることとしてもよい。
【００５２】
本発明では、異方性エッチングにより第１の絶縁膜上のシード層を除去すると、王冠構造の頂上に形成されたシード層がエッチング用マスクとなり、王冠構造の側壁の内壁および外壁に形成されたシード層はエッチングされずに残存する。
【００５３】
また、上記本発明の半導体集積回路装置の製造方法において、前記異方性ドライエッチングは、
前記王冠構造の開口底部に形成された前記シード層を削る速度が前記第１の絶縁膜上の前記シード層を削る速度よりも小さくなる条件であることとしてもよい。
【００５４】
本発明では、異方性ドライエッチングは王冠構造の開口底部に形成されたシード層を削る速度が第１の絶縁膜上のシード層を削る速度よりも小さいため、第１の絶縁膜上のシード層を除去しても、開口底部にはシード層が残存する。
【００５５】
また、上記本発明の半導体集積回路装置の製造方法において、前記シード層上への前記第２の導電性材料の形成にＣＶＤ法を用いることとしてもよい。
【００５６】
本発明では、ＣＶＤ法で第２の導電性材料を形成するので、王冠構造への第２の導電性材料の被覆性がよく、第１の導電性材料が第２の絶縁膜に接触することを防げる。
【００５７】
また、上記本発明の半導体集積回路装置の製造方法において、前記第１の導電性材料の機械的強度が前記第２の導電性材料よりも大きいこととしてもよい。
【００５８】
本発明では、第２の導電性材料よりも機械的強度の大きい第１の導電性材料で王冠構造を形成しているので、第２の導電性材料だけで形成された蓄積電極よりも、製造工程中における振動や熱などによる負荷に対して蓄積電極が構造的に強くなる。
【００５９】
また、上記本発明の半導体集積回路装置の製造方法において、前記第２の導電性材料がルテニウムであることとしてもよい。
【００６０】
本発明では、酸化されにくい導電性材料であるルテニウムが第１の導電性材料を覆っているため、第２の絶縁膜に酸素を導入する際、第１の導電性材料が酸化されることを防ぎ、第２の絶縁膜の酸素欠損に酸素を充分に供給できる。
【００６１】
また、上記本発明の半導体集積回路装置の製造方法において、前記第１の導電性材料が金属を含有することとしてもよい。
【００６２】
本発明では、第１の導電性材料が金属を含有しているため、王冠構造の機械的強度がより大きくなる。
【００６３】
また、上記本発明の半導体集積回路装置の製造方法において、前記第１の導電性材料が窒化チタンであることとしてもよい。
【００６４】
本発明では、王冠構造が窒化チタンで形成されているため、製造工程中における振動や熱などによる負荷に対する機械的強度が充分な蓄積電極が形成される。
【００６５】
さらに、上記本発明の半導体集積回路装置の製造方法において、前記第２の絶縁膜が酸化タンタルであることとしてもよい。
【００６６】
本発明では、酸化タンタルに酸素を導入する際、第１の導電性材料が酸化されないため、酸化タンタル中の酸素欠損に酸素が充填され、キャパシタ素子のリーク電流の増大を抑制できる。
【００６７】
一方、上記目的を達成するための本発明の半導体集積回路装置は、キャパシタ素子を備えた半導体集積回路装置であって、
前記キャパシタ素子は、
窒化チタンによる所定の形状の底部と該底部の縁に沿って形成された筒形状を有する王冠構造の開口底部と側壁が前記窒化チタンよりも機械的強度が小さい導電性材料で覆われた蓄積電極を半導体基板上の絶縁膜上に有する構成である。
【００６８】
本発明では、窒化チタンで王冠構造が形成されているため、窒化チタンよりも機械的強度の小さい導電性材料で形成される王冠構造よりも、製造工程中における振動や熱などによる負荷に対して蓄積電極が構造的に強くなる。
【００６９】
また、上記本発明の半導体集積回路装置において、前記導電性材料は前記窒化チタンよりも酸化されにくい材質であることとしてもよい。
【００７０】
本発明では、窒化チタンよりも酸化されにくい導電性材料が窒化チタンを覆っているため、蓄積電極上に形成される誘電体絶縁膜に酸素を導入する際、窒化チタンの酸化を防ぎ、誘電体絶縁膜中の酸素欠損に酸素を充分に供給し、キャパシタのリーク電流の増大を抑制できる。
【００７１】
さらに、上記本発明の半導体集積回路装置において、前記導電性材料はルテニウムであることとしてもよい。
【００７２】
本発明では、酸化されにくい導電性材料であるルテニウムは、ＣＶＤ法で形成でき、窒化チタン表面に対する被覆性がよく、蓄積電極上に形成される誘電体絶縁膜に酸素を導入する際、窒化チタンの酸化をより防止する。
【００７３】
【発明の実施の形態】
本発明の半導体集積回路装置は、キャパシタ素子の下部電極の母材として機械的強度に優れた導電性材料で王冠構造を作製し、その王冠構造の表面にのみルテニウムを形成したものである。母材には、立体構造に適用可能で、機械的強度に優れたものとして、従来から用いられている導電性材料のうち窒化チタンを選択できる。以下に、母材に窒化チタンを用いたキャパシタ素子用下部電極の構成について説明する。
【００７４】
図１は本発明のキャパシタ素子用下部電極の一構成例を示す断面構造図である。
【００７５】
図１に示すように、下部電極は、王冠構造の窒化チタン５０１がＣＶＤルテニウム５０２で覆われた構成である。図１では、窒化チタン５０１は、酸化シリコン５０６を貫通する第２のシリコンプラグ５０９、および酸化シリコン５０５を貫通する第１のシリコンプラグ５０８を介して図に示さないトランジスタのドレイン電極に接続されている。
【００７６】
上述のような構成であれば、窒化チタン５０１はルテニウムより機械的強度が優れているため、窒化チタン５０１の王冠構造形成後に、王冠構造の側壁を支える酸化シリコンを除去するためのウェットエッチングを行っても、王冠構造の折損や倒壊を防げる。
【００７７】
また、第２のシリコンプラグ５０９がＣＶＤルテニウム５０２と直接接触することがないため、窒化チタン５０１はシリコンとルテニウムとの反応を防ぐためのバリヤメタルの役目を果たす。
【００７８】
一方、上記構成の下部電極を以下に説明する方法で形成したところ、キャパシタ素子のリーク電流が増大するという新たな問題が発生した。この原因を調べたところ、窒化チタンと酸化タンタルの接触によるものであることがわかった。
【００７９】
上記問題が発生する場合の下部電極の形成方法について説明する。
【００８０】
図２は、上記構成の下部電極の形成方法の一例を示す断面構造図である。なお、図１に示したものと同一の構成要素については同一の符号を付し、その詳細な説明を省略する。
【００８１】
図２（ａ）に示すように、上述の従来技術によるルテニウムの王冠構造の形成方法と同様にして、酸化シリコン５０６上の窒化シリコン５０７に設けられた開口に窒化チタン５０１の王冠構造を形成する。
【００８２】
続いて、ルテニウム形成のためのシード層として、膜厚５ｎｍのスパッタルテニウムを形成し、その上に膜厚２０ｎｍのＣＶＤルテニウム５０２を形成する（図２（ｂ））。
【００８３】
図２（ｂ）に示すように、窒化チタン５０１表面だけでなく、窒化シリコン５０７の上面にもＣＶＤルテニウム５０２が形成されている。実際の半導体集積回路装置では、図１４に示したように、メモリアレイ領域には複数の王冠構造の下部電極が形成される。下部電極同士を絶縁分離するために、異方性ドライエッチングを行って、隣接する王冠構造の間（図２（ｂ）のＡで示す部位）のＣＶＤルテニウム５０２を除去して、下部電極毎に分離する（図２（ｃ））。
【００８４】
図２（ｂ）に示した状態では、Ａで示す部位と王冠構造の頂上（図２（ｃ）のＢで示す部位）におけるルテニウムの膜厚はほぼ等しいため、上記異方性エッチングによりＡの部位のルテニウムを除去しようとすると、図２（ｃ）に示すように、Ｂで示す部位のルテニウムもエッチングされて消失する。
【００８５】
その後、誘電体絶縁膜として酸化タンタルを形成すると、王冠構造の頂上で窒化チタンと酸化タンタルが接触することになる。そのままキャパシタ素子を形成すると、従来の技術で述べたように、窒化チタンと酸化タンタルの接触部分でリーク電流が増大する。
【００８６】
上記問題を解決するための本発明の半導体集積回路装置の製造方法は、機械的強度に優れた導電性材料で形成された王冠構造の表面にのみシード層となるルテニウムを形成した後、シード層上にルテニウムを成長させるものである。
【００８７】
本発明の半導体集積回路装置の製造方法について説明する。なお、以下では、半導体集積回路装置がＤＲＡＭの場合で、ＤＲＡＭ用キャパシタ素子の下部電極の形成に関して説明し、誘電体絶縁膜および上部電極の形成についての詳細な説明を省略する。
【００８８】
図３は本発明の下部電極製造工程を示す断面構造図である。
【００８９】
図３（ａ）に示すように、従来技術と同様にして、酸化シリコン６０６上の窒化シリコン６０７に設けられた開口に、下部電極の母材となる窒化チタン６０１の王冠構造を形成する。図３（ａ）では、窒化チタン６０１は、酸化シリコン６０６を貫通する第２のシリコンプラグ６０９、および酸化シリコン６０５を貫通する第１のシリコンプラグ６０８を介して、図に示さないトランジスタのドレイン電極に接続されている。ここで、窒化チタン６０１の膜構造について説明する。
【００９０】
図４は透過電子顕微鏡により窒化チタンの断面を観察した結果を示す模式図である。
【００９１】
図４では、シリコン基板４０１表面に酸化シリコン４０２が形成され、その上にＣＶＤ法により膜厚２０ｎｍの窒化チタン４０３が形成された構造が示されている。ＣＶＤ法により形成された窒化チタン４０３は連続膜になっており、ボイド等の欠陥は観察されなかった。そのため、窒化チタンで形成された王冠構造では、メモリアレイ領域の酸化シリコンを除去する際、王冠構造の折損や倒壊等の不具合発生を回避できる。
【００９２】
窒化チタン６０１による王冠構造を形成した後、ＣＶＤルテニウムのシード層としてスパッタルテニウム６０２を形成する。図３（ａ）に示すように、ＣＶＤルテニウム形成前では、ルテニウムの膜厚は、王冠構造の頂上（図にＢで示す部位）で厚く形成され、隣接する王冠構造の間（図にＡで示す部位）で薄く形成されている。以下に、その理由について、複数の王冠構造が形成されたメモリアレイ領域を有するサンプルの構造図を用いて説明する。
【００９３】
図５はサンプルの構造を示す鳥瞰図である。
【００９４】
図５に示すように、このサンプルは、複数の王冠構造が形成されたメモリアレイ領域と、周辺回路領域と、メモリアレイ領域および周辺回路領域の間にそれらの領域を分離するためのダミー溝とを有する構成である。メモリアレイ領域には、図に示さないシリコン基板まで貫通した開口が酸化シリコン７０１の所定の部位に形成され、その開口にシリコンプラグ７０２とチタンシリサイド７０５が順に形成されている。上記王冠構造がチタンシリサイド７０５に接続されている。周辺回路領域には、窒化シリコン７０３および酸化シリコン７０４が順に形成されている。ダミー溝は、メモリアレイ領域の酸化シリコン７０４を除去する際に、周辺回路領域の酸化シリコン７０４が除去されることを防ぐためのものである。
【００９５】
上述した構造のサンプルに、例えば、２５６メガビット級の集積度を有するＤＲＡＭのパターンを当てはめると、窒化シリコン７０３上面からの王冠構造の高さは１．５μｍであり、王冠構造の開口直径が０．２３μｍとなる。このような王冠構造が複数形成されたサンプルに、従来の標準的条件でスパッタルテニウムを形成した。
【００９６】
サンプルに形成されたスパッタルテニウムを透過電子顕微鏡により詳細に観察した結果、スパッタルテニウムの膜厚は、王冠構造の頂上では２５ｎｍであるのに対し、王冠構造の開口底部と、隣接する王冠構造の間である王冠周囲領域７０７上では頂上の１０％にも満たない２ｎｍであった。スパッタリング法で形成される膜はステップカバレージが悪いことが従来から知られており、上述の結果より、ルテニウムの場合もステップカバレージが充分に悪いことを確認した。
【００９７】
続いて、図３（ｂ）に示すように、異方性ドライエッチングにより、Ａに示す部位に形成されたスパッタルテニウム６０２を除去する。このエッチングの際、Ｂに示す部位に形成されたスパッタルテニウム６０２は、Ａに示す部位に形成されたスパッタルテニウム６０２に比べて膜厚が厚いため、残存することになる。また、Ｂに示す部位に形成されたスパッタルテニウム６０２がエッチング用マスクとなって、王冠構造の側壁の内壁および外壁に形成されたスパッタルテニウム６０２が残存する。
【００９８】
さらに、この異方性ドライエッチングに、王冠構造の開口面積が小さくなるほど、王冠構造の開口底部のルテニウムが除去されなくなる条件を用いているため、王冠構造の開口底部に形成されたルテニウムも除去されることなく、残存させることができる。以下に、上記異方性エッチングの条件について詳細に説明する。
【００９９】
上記異方性エッチングでは、下部電極同士を絶縁分離するために、図５に示した王冠周囲領域７０７上のルテニウムを除去しなければならない。一方、王冠構造の開口底部に形成されたルテニウムを除去してしまうと、窒化チタンが後に形成される誘電体絶縁膜と接触し、従来技術の課題で述べたように、リーク電流の増大という問題が発生する。そのため、王冠周囲領域７０７のルテニウムを除去しても、王冠構造の開口底部に形成されたルテニウムを残存させる必要がある。
【０１００】
王冠構造の開口底部に形成されたルテニウムに対する上記異方性エッチングのエッチング速度を調べるために、王冠構造の内部形状に対応したシリンダ状の深孔を形成したサンプルを作製して実験を行った。深孔の高さが王冠構造に等しい１．５μｍで、深孔の開口面積の異なるサンプルを複数用意し、エッチング後に走査電子顕微鏡で開口底部の残膜の膜厚を調べ、サンプル毎にエッチング速度を求めた。エッチング条件は、ガスに酸素を用い、圧力１．０Ｐａ、高周波パワー８００Ｗとした。
【０１０１】
図６はエッチング速度の深孔開口面積依存性を示すグラフである。
【０１０２】
図６に示すように、例えば、開口面積０．３１μｍ２（直径０．６３μｍ）では、約０．０８μｍ／ｍｉｎの速度でルテニウムがエッチングされるが、開口面積を小さくしていき、０．０７μｍ２（直径０．３μｍ）まで小さくすると速度は極めて遅くなり、実質的にエッチングされなくなる。このように、エッチング速度が開口面積依存性を有することがわかる。これは、開口面積が小さくなることにより、エッチングに寄与する酸素イオンが開口底部まで供給されなくなるためと考えられる。なお、エッチングの圧力および高周波パワー、ならびにエッチング処理室の幾何形状などの条件を変えることにより、酸素イオンのエネルギーを変化させ、上記エッチング速度の開口面積依存性が変化し得る。
【０１０３】
エッチング条件を一定にした場合、基本的には、深孔の高さと開口面積で律速され、深孔が高く開口面積が小さいほど、エッチング速度は小さくなり、開口底部の膜はエッチングされにくくなる。図６から深孔の高さ１．５μｍのとき、開口の直径が０．３μｍより小さいと開口底部がエッチングされない。そのため、上述のエッチング条件では、（開口の高さ／開口の直径）の比が１．５／０．３＝５より大きい場合に、開口底部がエッチングされないようにエッチング速度を容易に制御でき、このようなエッチング条件を王冠構造にも適用できる。
【０１０４】
また、（開口の高さ／開口の直径）の比が５より小さくても、所定の範囲内であれば、上記エッチング条件を変えることで、王冠構造頂上と王冠構造の開口底部とのエッチング速度比となる選択性を十分に得ることができる。
【０１０５】
上記実験結果から、２５６メガビット級ＤＲＡＭに適用し得る典型的な王冠構造のサイズとして、高さ１．５μｍ、開口面積０．０４μｍ２（直径０．２３μｍの場合）においては、王冠構造の開口底部がエッチングされないことを確認できる。
【０１０６】
また、図３（ｂ）のＡに示す部位は開口面積が図６に示すグラフの０．０７μｍ２より大きい部分に相当するため、ルテニウムのエッチングが停止することがない。したがって、Ａに示す部位のような、王冠周囲領域に形成されたルテニウムを除去し、王冠構造の開口底部に形成されたルテニウムを残存させることができる。また、王冠周囲領域のルテニウムを除去する間に王冠構造頂上のルテニウムも削られるが、王冠構造頂上での膜厚は王冠周囲領域に比べて充分に厚いため、王冠構造頂上のルテニウムが消失するということがない。
【０１０７】
そして、上述したように、図３（ｂ）に示した段階では、シード層となるルテニウムは窒化チタン６０１の側壁および開口底部にしか形成されておらず、王冠周囲領域などの他の部位は窒化シリコン６０７等の絶縁膜であることを利用して、窒化チタン６０１上にのみＣＶＤルテニウム６０３を選択的に形成する（図３（ｃ））。以下に、ＣＶＤルテニウムを選択的に形成する方法について説明する。
【０１０８】
図７はＣＶＤルテニウム成長の下地材料依存性を示すグラフである。図７には、下地材料が、スパッタルテニウム（Ａ）、酸化シリコン（Ｂ）、窒化シリコン（Ｃ）、およびシリコン基板（Ｄ）の場合を示している。
【０１０９】
図７に示すように、下地材料がスパッタルテニウムである場合、ＣＶＤルテニウムの膜成長が、ソースガスを供給してからほとんど遅れなく始まっている。これに対して、下地材料が酸化シリコンの場合ではソースガスを供給してから約１０分、下地材料がシリコンの場合ではソースガスを供給してから約２０分経過しないと、ＣＶＤルテニウムの膜成長が始まらない。
【０１１０】
図３（ｂ）では、窒化チタン６０１の王冠構造の側壁および開口底部にスパッタルテニウム６０２を残存させており、他の部分は窒化シリコン６０７等の絶縁膜であるため、ＣＶＤルテニウム形成の際、図７から、絶縁膜の表面にＣＶＤルテニウムを形成しないように、ガス供給の時間を制御することで、窒化チタンの王冠構造の露出面にのみ選択的にＣＶＤルテニウム６０３を均一な膜厚で形成できる。
【０１１１】
なお、図１７で示したように、スパッタルテニウム形成後、上記異方性エッチング前にＣＶＤルテニウムを形成すると、王冠構造の頂上（図にＢで示す部位）と王冠周囲領域（図にＡで示す部位）でルテニウムの膜厚がほぼ等しくなってしまう。そのため、ＣＶＤルテニウム形成後に、王冠周囲領域のルテニウムをエッチングしようとすると、王冠構造の頂上のルテニウムが除去され、従来技術で説明した問題が発生する。
【０１１２】
次に、上述の下部電極の製造方法を適用した、ＤＲＡＭのキャパシタ素子製造方法について、詳細に説明する。
【０１１３】
図８乃至図１３はキャパシタ素子の製造工程の具体例を示す断面構造図である。なお、従来技術と同様の工程については、その詳細な説明を省略する。
【０１１４】
図８（ａ）に示すように、従来技術と同様にして、図に示さないシリコン基板上にワード線およびビット線を形成した後、層間絶縁膜となる酸化シリコン１００１を形成する。続いて、酸化シリコン１００１の所定の部位にシリコン基板まで貫通する開口に、シリコンプラグ１００２を充填した後、キャパシタ素子用の深孔を形成するために、膜厚５０ｎｍの窒化シリコン１００３と膜厚１５００ｎｍの酸化シリコン１００４を形成する。
【０１１５】
その後、図８（ｂ）に示すように、シリンダを形成するためのエッチング用マスクとして、シリンダ形成部に開口パターンが設けられたホトレジスト１００５を形成する。
【０１１６】
続いて、従来技術と同様に、異方性ドライエッチングを用いて、シリコンプラグ１００２の上面が露出するまで、ホトレジスト１００５の開口パターンの酸化シリコン１００４および窒化シリコン１００３を除去する。この異方性エッチングの際、図５の鳥瞰図で示したダミー溝１００６を形成する（図８（ｃ））。
【０１１７】
図９（ｄ）に示すように、ホトレジスト１００５を除去した後、所定の洗浄処理を行い、続いて、シリコンプラグ１００２を表面から所定の深さまで削り、残存するシリコンプラグ１００２上にチタンシリサイド１００７を形成する。このチタンシリサイド１００７は、チタン形成後に熱処理を行うか、チタンを形成しながら熱処理を行うことで形成可能である。
【０１１８】
続いて、四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を原料ガスとして、ＣＶＤ法により膜厚２０ｎｍの窒化チタン１００８を形成する（図９（ｅ））。なお、この窒化チタン１００８の形成は、上記チタンシリサイド１００７の形成と同一処理装置で連続的に行ってもよい。
【０１１９】
図９（ｆ）に示すように、ホトレジストを塗布し、公知のリソグラフィ技術を用いて、ホトレジストの表面層が感光する条件で露光した後、現像することで、シリンダの内部にホトレジスト１００９を残した状態にする。
【０１２０】
続いて、酸化シリコン１００４上に形成された窒化チタン１００８を異方性ドライエッチングで除去した後、ダミー溝およびシリンダ内部を充填していたホトレジスト１００９を除去する（図１０（ｇ））。
【０１２１】
図１０（ｈ）に示すように、周辺回路領域を覆うホトレジスト１０１０を形成する。この際、ホトレジスト１０１０がダミー溝１００６の周辺回路領域側の一部をも覆うように形成する。
【０１２２】
その後、フッ酸（ＨＦ）を含有するエッチング液を用いて、メモリアレイ領域の酸化シリコン１００４を除去し、窒化チタン１００８による王冠構造１０１１を形成する（図１０（ｉ））。
【０１２３】
そして、図１１（ｊ）に示すように、ホトレジスト１０１０を除去した後、スパッタリング法により膜厚２５ｎｍ程度のスパッタルテニウム１０１２を全面に形成する（図１１（ｋ））。このスパッタルテニウム１０１２形成の際、王冠構造１０１１の開口底部には膜厚２ｎｍ程度の極めて薄いルテニウムが形成される。続いて、図１１（ｌ）に示すように、メモリアレイ領域を覆うホトレジスト１０１３を形成する。
【０１２４】
周辺回路領域に露出しているスパッタルテニウム１０１２を酸素プラズマ処理を行って除去した後、フェノールを含有する有機剥離液を用いてホトレジスト１０１３を除去する（図１２（ｍ））。
【０１２５】
続いて、図６で説明した、王冠構造１０１１の開口底部にスパッタルテニウム１０１２を残すような条件で、異方性ドライエッチングを行い、王冠周囲領域１０１４のルテニウムを除去し、王冠構造１０１１の頂上を含む表面にルテニウムを残存させる（図１２（ｎ））。
【０１２６】
そして、上記有機剥離液により洗浄処理を行った後、図７に示した下地材料依存性を利用して、スパッタルテニウム１０１２上にルテニウムが膜成長するように選択的にＣＶＤルテニウム１０１５を膜厚２０ｎｍ形成する（図１２（ｏ））。このＣＶＤルテニウム１０１５の膜成長では、原料ガスにＲｕ（ＥｔＣｐ）２を用い、酸化剤に酸素を用いて、温度３００℃、圧力４００Ｐａの条件とした。
【０１２７】
スパッタルテニウム１０１２上に選択的にルテニウムを成長させたため、図１２（ｏ）に示すように、表面がスパッタルテニウム１０１２で覆われた窒化チタン１００８の王冠構造１０１１にのみＣＶＤルテニウム１０１５を成膜でき、その結果、表面がルテニウムで被覆された王冠構造下部電極を形成できる。
【０１２８】
なお、ＣＶＤルテニウム１０１５は、上述したように、成膜直後では柱状に形成され、また、酸素を不純物として含有している。そのため、膜の平坦化と不純物除去のため、６００℃程度の還元性雰囲気での熱処理を行うことが望ましい。ルテニウム膜の連続性を高めるために、成膜と熱処理の組み合わせを複数回行う多段階成膜による方法（以下、多段階成膜法と称する）を用いてもよい。多段階成膜法とは、例えば、膜厚２０ｎｍ成膜する場合、第１段階で１０ｎｍ成膜して熱処理を行って平坦化した後、さらに第２段階として１０ｎｍ成膜して熱処理を行うものである。
【０１２９】
図１２（ｏ）に示した工程の後、誘電体絶縁膜として膜厚１２ｎｍの酸化タンタル１０１６をＣＶＤ法により形成する（図１３（ｐ））。この酸化タンタル１０１６の形成は、原料ガスにＴａ（ＯＣ２Ｈ５）５を、酸化剤に酸素を用い、温度４２０℃、圧力６０Ｐａの条件であった。
【０１３０】
その後、酸化タンタル１０１６中に含まれる炭素系の不純物を除去するとともに、除去された不純物の位置に酸素を導入するために、酸化性雰囲気での熱処理を行う。この酸化性雰囲気には、Ｏ２およびＮ２Ｏなどの酸素を含むガスによる酸素分子や酸素原子だけでなく、これらのガスのプラズマ状態やオゾンガスから得られる活性酸素を用いることができる。酸化タンタル１０１６は、成膜しただけで膜の連続性を有するが、炭素系の不純物を含有しており、酸化タンタルに不純物が含まれたままキャパシタ素子を形成すると、不純物によりリーク電流が増大することになる。
【０１３１】
なお、酸化タンタルの形成に上記多段階成膜法を用いれば、一度に所望の厚さの膜を形成して酸化処理を行うよりも、膜の信頼性向上に対して効果的である。例えば、膜厚１２ｎｍの酸化タンタル膜を多段階成膜法で形成する場合には、第１段階で６ｎｍ形成してＮ２Ｏ雰囲気で熱処理を行い、さらに第２段階として６ｎｍ形成してＮ２Ｏ雰囲気で熱処理を行う。また、熱処理の方法としては、種々の組み合わせを選択できる。例えば、４００℃のプラズマ酸化と６００℃の非酸化性雰囲気での熱処理の組み合わせを一つの熱処理工程として構成してもよく、さらに、この熱処理工程を多段階成膜法に用いることができる。
【０１３２】
図１３（ｐ）に示した工程の後、上部電極のためのルテニウムを形成し、４００℃程度の熱処理を行ってルテニウムを平坦化する。その後、公知のリソグラフィ工程およびエッチング工程を用いて、メモリアレイ領域を覆うようにルテニウムをパターニングして、上部電極１０１７を形成する。上部電極１０１７のためのルテニウムは、下部電極と同様に、シード層用のスパッタルテニウムを形成した後、ＣＶＤルテニウムを形成したものである。なお、上部電極１０１７は、ルテニウムの上にタングステンなどの導電性を有する異種材料が積層された構成であってもよい。
【０１３３】
その後、層間絶縁膜および配線の形成を必要に応じて繰り返して、ＤＲＡＭを製造する。
【０１３４】
本発明では、キャパシタ用下部電極が絶縁膜上に形成された窒化チタンの王冠構造にルテニウムが覆われた構成であり、ルテニウムよりも膜が緻密で機械的強度に優れた窒化チタンを下部電極の母材に用いることで、ＣＶＤ法により形成されるルテニウムのモホロジーの悪さ、膜中ボイドの存在による機械的強度の低下に起因する電極破損、倒壊の問題を回避して歩留まりを向上させることができる。
【０１３５】
また、バリヤメタルを兼ねた窒化チタンで筒状の王冠構造を形成し、シード層となるスパッタルテニウムをその膜厚が王冠構造周囲の絶縁膜上に比べて王冠構造の頂上が厚くなるように形成した後、王冠構造の開口底部に形成されたルテニウムを削らない条件で異方性エッチングをして、王冠構造周囲の絶縁膜上のルテニウムを除去することで、窒化チタンの表面を覆うルテニウムが残存する。その後にシード層上にのみルテニウムを成長させることにより、窒化チタンを均一な膜厚のルテニウムで被覆した、キャパシタ素子用下部電極を形成できる。そのため、下部電極を覆うように形成される誘電体絶縁膜が窒化チタンと接触することを回避し、キャパシタ素子のリーク電流が増大することを防げる。
【０１３６】
なお、本発明は、実施例としてＤＲＡＭの場合で説明したが、ＤＲＡＭに限らず、キャパシタ素子を備えた半導体集積回路装置に適用可能である。
【０１３７】
また、下部電極の母材として、窒化チタンの金属化合物を用いたが、金属を含有する材料であればよい。金属を含有する材料は、機械的強度が大きくなるだけでなく、導電性が向上する。
【０１３８】
さらに、窒化チタンの王冠構造を、円形状底部とこの底部の縁に沿って形成された筒形状を有する構成としたが、底部形状は円形に限らず、楕円など他の形状であってもよい。
【０１３９】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【０１４０】
本発明では、キャパシタ用下部電極が絶縁膜上に形成された窒化チタンの王冠構造にルテニウムが覆われた構成であり、ルテニウムよりも膜が緻密で機械的強度に優れた窒化チタンを下部電極の母材に用いることで、ＣＶＤ法により形成されるルテニウムのモホロジーの悪さ、膜中ボイドの存在による機械的強度の低下に起因する電極破損、倒壊の問題を回避して歩留まりを向上させることができる。
【０１４１】
また、下部電極の母材となる窒化チタンの表面に均一な膜厚でルテニウムが形成されるため、窒化チタンとキャパシタ素子の誘電体絶縁膜が接触することを回避し、キャパシタ素子のリーク電流が増大することを防げる。
【図面の簡単な説明】
【図１】本発明のキャパシタ素子用下部電極の一構成例を示す断面構造図である。
【図２】図１に示した下部電極の形成方法の一例を示す断面構造図である。
【図３】本発明の下部電極製造工程を示す断面構造図である。
【図４】透過電子顕微鏡により窒化チタンの断面を観察した結果を示す模式図である。
【図５】サンプルの構造を示す鳥瞰図である。
【図６】エッチング速度の深孔開口面積依存性を示すグラフである。
【図７】ＣＶＤルテニウム成長の下地材料依存性を示すグラフである。
【図８】キャパシタ素子の製造工程の具体例を示す断面構造図である。
【図９】キャパシタ素子の製造工程の具体例を示す断面構造図である。
【図１０】キャパシタ素子の製造工程の具体例を示す断面構造図である。
【図１１】キャパシタ素子の製造工程の具体例を示す断面構造図である。
【図１２】キャパシタ素子の製造工程の具体例を示す断面構造図である。
【図１３】キャパシタ素子の製造工程の具体例を示す断面構造図である。
【図１４】従来のＤＲＡＭの一構成例を示す断面構造図である。
【図１５】従来のキャパシタ素子の製造工程を示す断面構造図である。
【図１６】従来のキャパシタ素子の製造工程を示す断面構造図である。
【図１７】従来のキャパシタ素子の製造工程を示す断面構造図である。
【図１８】透過電子顕微鏡によるルテニウム膜の断面観察結果を示す模式図である。
【符号の説明】
１０１    ｐ型シリコン基板
１０２    ｎウェル層
１０３    第１のｐウェル層
１０４    第２のｐウェル層
１０５    素子分離領域
１０６、１０７、１５０    トランジスタ
１０８、１１２ａ、１１２ｂ    ドレイン電極
１０９ａ、１０９ｂ    ソース電極
１１０    ゲート絶縁膜
１１１ａ、１１１ｂ、１１１ｃ    ゲート電極
１１１ｄ    ゲート電極配線
１１３、２０３    第１の層間絶縁膜
１１４、１２８、１２９    コンタクト孔
１１５    多結晶シリコン
１１６、７０５、１００７    チタンシリサイド
１１７、１３０、１３２、１３４、１３６、１３８、１４０、４０３、５０１、６０１、１００８    窒化チタン
１１８、１２０、１３１、１３７    タングステン
１１９    窒化タングステン
１２１、２０５    第２の層間絶縁膜
１２２、７０２、１００２    シリコンプラグ
１２３、２０８    第３の層間絶縁膜
１２４ａ、１２４ｂ    下部電極
１２５    誘電体絶縁膜
１２６、１０１７    上部電極
１２７、２０９    第４の層間絶縁膜
１３３、１３９    アルミニウム
１３５    引き出し配線
２０１、３０１、４０１    シリコン基板
２０２    ワード線
２０４、５０８、６０８    第１のシリコンプラグ
２０６    ビット線コンタクト
２０７    ビット線
２１０、５０９、６０８    第２のシリコンプラグ
２１１    リセス
２１２    バリヤメタル
２１３    第５の層間絶縁膜
２１４    第６の層間絶縁膜
２１５    シリンダ
２１６、３０３、３０４    ルテニウム
２１７、１００５、１００９、１０１０、１０１３    ホトレジスト
２１８    折損
３０２、４０２、５０５、５０６、６０５、６０６、７０１、７０４、１００１、１００４    酸化シリコン
３０５    ボイド
３０６    欠損
５０２、６０３、１０１５    ＣＶＤルテニウム
５０７、６０７、７０３、１００３    窒化シリコン
６０２、１０１２    スパッタルテニウム
７０６、１０１１    王冠構造
７０７、１０１４    王冠周囲領域
１００６    ダミー溝
１０１６    酸化タンタル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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