(57)【要約】【課題】昇圧回路を内蔵する半導体装置において、昇圧時の平均電流値を平準化して消費電流を低減することができる半導体装置を提供する。【解決手段】昇圧電圧Ｖｐｐを生成する昇圧回路１３と、昇圧回路１３を駆動するクロックφを生成するクロック回路１２と、クロック回路１２により生成されるクロックφの周波数を、昇圧開始時に低く制御しその後高く制御する制御回路１０とを有することにより、昇圧回路１３の昇圧時の平均電流値を平準化して消費電流を低減することができる。【選択図】　　　　図１
2004111407.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧よりも絶対値が高い電圧を生成する昇圧回路と、
前記昇圧回路を駆動するクロックを生成するクロック回路と、
前記クロック回路により生成される前記クロックの周波数を、前記昇圧回路の昇圧開始時に低く制御しその後高く制御する制御回路とを有することを特徴とする半導体装置。
【請求項２】
電源電圧よりも絶対値が高い電圧を生成する昇圧回路と、
前記昇圧回路を駆動するクロックを生成するクロック回路と、
前記クロック回路により生成される前記クロックの周波数を、前記昇圧回路の昇圧開始時から昇圧終了時まで連続的に上昇させる制御回路とを有することを特徴とする半導体装置。
【請求項３】
電源電圧よりも絶対値が高い電圧を生成する昇圧回路と、
前記昇圧回路を駆動するクロックを生成するクロック回路と、
前記クロック回路を駆動する信号を生成する発振回路と、
前記発振回路により生成される前記信号の周波数を、前記昇圧回路の昇圧開始時に低く制御しその後高く制御する制御回路とを有することを特徴とする半導体装置。
【請求項４】
電源電圧よりも絶対値が高い電圧を生成する昇圧回路と、
前記昇圧回路を駆動するクロックを生成するクロック回路と、
前記クロック回路を駆動する信号を生成する発振回路と、
前記発振回路により生成される前記信号の周波数を、前記昇圧回路の昇圧開始時から昇圧終了時まで連続的に上昇させる制御回路とを有することを特徴とする半導体装置。
【請求項５】
請求項１、２、３又は４のいずれか１項に記載の半導体装置であって、
前記半導体装置は、不揮発性メモリであり、
前記昇圧回路の出力電圧は、前記不揮発性メモリの書き込み・消去電圧に用いられることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にその装置の昇圧回路部分の構成に適用して有効な技術に関する。
【０００２】
【従来の技術】
例えば、本発明者が検討した技術として、ＥＥＰＲＯＭ（電気的に書き込み・消去可能なメモリ）やフラッシュメモリなどの不揮発性メモリにおいては、単一電源動作を可能とするため、メモリセルの書き込み・消去時に必要な高電圧を生成する昇圧回路が内蔵されている。
【０００３】
なお、このような昇圧回路に関する技術としては、例えば、特開平２−３５６９５号公報に記載される技術などが挙げられる。
【０００４】
前記公報に記載される技術においては、昇圧開始時に周波数の高いクロックで昇圧回路を駆動し、昇圧回路の出力が所定の電圧（昇圧電圧：Ｖｐｐ）に達した後、周波数の低いクロックで昇圧回路を駆動している。
【０００５】
【発明が解決しようとする課題】
ところで、前記のような半導体装置の昇圧回路に関する技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００６】
すなわち、前述の公報に記載の技術では、昇圧開始時に、周波数の高いクロックで昇圧回路を駆動しているため、昇圧開始時の消費電流が増大する。
【０００７】
また、メモリセルの書き込み・消去電圧が、昇圧電圧（Ｖｐｐ）まで急激に立ち上がるので、メモリセルの書き換え耐性が劣化する。
【０００８】
そこで、本発明の目的は、昇圧回路を内蔵する半導体装置において、昇圧時の平均電流値を平準化し、消費電流を低減することができる半導体装置を提供するものである。
【０００９】
また、本発明の他の目的は、昇圧回路を内蔵する不揮発性メモリなどの半導体装置において、メモリセルの書き換え耐性の良い半導体装置を提供するものである。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
（１）本発明による半導体装置は、電源電圧よりも絶対値が高い電圧（昇圧電圧）を生成する昇圧回路と、前記昇圧回路を駆動するクロックを生成するクロック回路と、前記クロック回路により生成される前記クロックの周波数を、前記昇圧回路の昇圧開始時に低く制御しその後高く制御する制御回路とを有することを特徴とするものである。
【００１３】
（２）本発明による半導体装置は、昇圧電圧を生成する昇圧回路と、前記昇圧回路を駆動するクロックを生成するクロック回路と、前記クロック回路により生成される前記クロックの周波数を、前記昇圧回路の昇圧開始時から昇圧終了時まで連続的に上昇させる制御回路とを有することを特徴とするものである。
【００１４】
（３）本発明による半導体装置は、昇圧電圧を生成する昇圧回路と、前記昇圧回路を駆動するクロックを生成するクロック回路と、前記クロック回路を駆動する信号を生成する発振回路と、前記発振回路により生成される前記信号の周波数を、前記昇圧回路の昇圧開始時に低く制御しその後高く制御する制御回路とを有することを特徴とするものである。
【００１５】
（４）本発明による半導体装置は、昇圧電圧を生成する昇圧回路と、前記昇圧回路を駆動するクロックを生成するクロック回路と、前記クロック回路を駆動する信号を生成する発振回路と、前記発振回路により生成される前記信号の周波数を、前記昇圧回路の昇圧開始時から昇圧終了時まで連続的に上昇させる制御回路とを有することを特徴とするものである。
【００１６】
よって、前記（１）〜（４）の半導体装置によれば、昇圧回路部の昇圧時の平均電流値を平準化し、消費電流を低減することができる。
【００１７】
（５）本発明による半導体装置は、さらに、前記半導体装置は、不揮発性メモリであることを特徴とするものである。
【００１８】
よって、前記（５）の半導体装置によれば、不揮発性メモリのメモリセルの書き換え耐性が向上する。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には同一の符号を付し、その繰り返しの説明は省略する。また、特に断らない限り、端子名を表す記号は、同時に配線名、信号名、電圧値、周波数値も兼ねているものとする。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１の半導体装置において、昇圧回路部分の構成を示すブロック図、図２は、クロック回路１２により生成されるクロックの周波数φと時間ｔとの関係を示すグラフ、図３は、昇圧回路１３により生成される昇圧電圧Ｖｐｐと時間ｔとの関係を示すグラフ、図４は、本実施の形態１における昇圧回路部の平均電流と時間ｔとの関係を示すグラフである。
【００２１】
まず、図１により、本実施の形態１における昇圧回路部分の構成の一例を説明する。
【００２２】
本実施の形態１の昇圧回路部分は、例えば、ＥＥＰＲＯＭなどの不揮発性メモリの書き込み・消去電圧を発生する部分であり、制御回路１０、発振回路１１、クロック回路１２、昇圧回路１３などから構成され、制御回路１０の出力は発振回路１１に入力し、発振回路１１の出力ｆはクロック回路１２に入力し、クロック回路１２の出力φは昇圧回路１３に入力している。昇圧回路１３の出力Ｖｐｐは、デコーダなどを介して、ＥＥＰＲＯＭなどのメモリセルへ供給されている。
【００２３】
制御回路１０は、発振回路１１の発振開始・停止、発振周波数を制御する回路である。
【００２４】
発振回路１１は、所定の周波数の信号を生成する発振回路であり、発振周波数は可変である。
【００２５】
クロック回路１２は、昇圧回路１３を駆動するクロックを生成する回路である。
【００２６】
昇圧回路１３は、昇圧電圧Ｖｐｐを生成する回路であり、チャージポンプなどで構成される。
【００２７】
次に、図１〜図４により、本実施の形態１の作用について、昇圧回路部の動作を説明する。
【００２８】
まず、メモリセルの書き込み・消去動作時に、制御回路１０の制御により、発振回路１１において信号の発振が開始される。発振回路１１により生成される信号ｆの周波数は、最初はｆ１である。続いて、制御回路１０の制御により、発振回路１１の発振周波数をｆ１からｆ２までスイープする（ｆ１＜ｆ２）。そして、発振回路１１の出力ｆがクロック回路１２に入力され、クロック回路１２において、入力信号に対して波形整形や駆動能力の増強などが行われ、昇圧回路１３を駆動するクロックφが生成される。このとき、発振回路１１により生成される信号ｆの発振周波数に対応して、図２に示すように、クロック回路１２により生成されるクロックφの周波数が昇圧開始時には低い周波数φ１、時間ｔ１後には高い周波数φ２へと連続的に変化する。このクロックφが昇圧回路１３に入力され、昇圧回路１３において、電源電圧が昇圧され、昇圧電圧Ｖｐｐが出力される。その際、昇圧回路１３には、クロックφの周波数の大きさに比例した電流が供給される。
【００２９】
その結果、図３に示すように、昇圧回路１３の出力である昇圧電圧Ｖｐｐは、従来のように昇圧開始時に周波数を高く設定したり、一定に設定したりする場合と比較して、本実施の形態１では、緩やかに立ち上がることとなる。
【００３０】
従って、本実施の形態１によれば、昇圧回路内の容量を充電するための電流が大きい昇圧開始時において、クロックの周波数φが低く設定され、図４に示すように、昇圧時（時間：０〜ｔ１）の平均電流値が平準化されて、全体として消費電流が低減される。
【００３１】
また、昇圧電圧Ｖｐｐの立ち上がりは、若干遅くなるが、それが逆に、メモリセルの書き換え耐性の向上に寄与する。
【００３２】
そして、ＥＥＰＲＯＭなどの不揮発性メモリでは、昇圧回路部分が消費電流の大部分を占めるので、この部分の改善が製品全体の消費電流の低減に大きく寄与する。
【００３３】
（実施の形態２）
図５は、本発明の実施の形態２の半導体装置において、昇圧回路部分の構成を示すブロック図、図６は、本実施の形態２における制御回路１０ａの出力ＶＣＬＫの電圧と時間ｔとの関係を示すグラフである。
【００３４】
まず、図５により、本実施の形態２における昇圧回路部分の構成の一例を説明する。
【００３５】
本実施の形態２の昇圧回路部分は、例えば、ＥＥＰＲＯＭなどの不揮発性メモリの書き込み・消去電圧を発生する部分であり、制御回路１０ａ、発振回路１１ａ、クロック回路１２ａ、昇圧回路１３などから構成され、発振回路１１ａの出力ｆａはクロック回路１２ａに入力し、制御回路１０ａの出力ＶＣＬＫはクロック回路１２ａに入力し、クロック回路１２ａの出力φａは昇圧回路１３に入力している。そして、昇圧回路１３の出力Ｖｐｐは、デコーダなどを介して、ＥＥＰＲＯＭなどのメモリセルへ供給されている。
【００３６】
制御回路１０ａは、クロック回路１２ａの周波数などを制御する回路である。
【００３７】
発振回路１１ａは、所定の周波数の信号を生成する発振回路であり、発振周波数は一定である。
【００３８】
クロック回路１２ａは、昇圧回路１３を駆動するクロックを生成する回路であり、制御回路１０ａからの入力電圧ＶＣＬＫの値に対応してクロックφａの周波数が変化する。
【００３９】
昇圧回路１３は、昇圧電圧Ｖｐｐを生成する回路であり、チャージポンプなどで構成される。
【００４０】
次に、図５、図６により、本実施の形態２の作用について、昇圧回路部の動作を説明する。
【００４１】
前記実施の形態１と同様に、メモリセルの書き込み・消去動作時に、発振回路１１ａにおいて、信号の発振が開始される。発振回路１１ａにより生成される信号ｆａの周波数は、前記実施の形態１と異なり一定である。続いて、図６に示すように、制御回路１０ａにより、制御回路１０ａの出力ＶＣＬＫの電圧がＶ１からＶ２までスイープされる（Ｖ１＜Ｖ２）。クロック回路１２ａでは、発振回路１１ａからの入力信号ｆａの波形整形や駆動能力増強などが行われ、クロックφａが生成される。その際、制御回路１０ａからの入力ＶＣＬＫの電圧値に対応してクロックφａの周波数がφ１からφ２まで変化する（φ１＜φ２）。このとき、前記実施の形態１で説明した図２と同様に、クロック回路１２ａにより生成されるクロックφａの周波数が昇圧開始時には低い周波数φ１、時間ｔ１後には高い周波数φ２へと連続的に変化する。このクロックφａが昇圧回路１３に入力され、昇圧回路１３において、電源電圧が昇圧され、昇圧電圧Ｖｐｐが出力される。その際、前記実施の形態１と同様に、昇圧回路１３には、クロックφａの周波数の大きさに比例した電流が供給される。
【００４２】
その結果、昇圧回路１３の出力である昇圧電圧Ｖｐｐは、前記実施の形態１で説明した図３と同じような波形となる。
【００４３】
従って、本実施の形態２によれば、前記実施の形態１と同様な効果を得ることができる。
【００４４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４５】
例えば、前記実施の形態においては、昇圧時にクロック回路１２，１２ａの出力φの周波数を連続的に増加させる場合について説明したが、これに限定されるものではなく、当該周波数が断続的に増加するものであっても同様な効果が得られる。
【００４６】
また、昇圧電圧Ｖｐｐは、正の昇圧回路で説明したが、負の昇圧回路であってもよい。
【００４７】
また、前記実施の形態においては、発振回路とクロック回路を分離した構成で説明したが、これに限定されるものではなく、発振回路がクロック回路に内蔵される構成であってもよい。
【００４８】
また、前記実施の形態においては、ＥＥＰＲＯＭなどの不揮発性メモリについて説明したが、これに限定されるものではなく、昇圧回路を有する他の半導体装置についても適用可能である。
【００４９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００５０】
（１）昇圧回路内の容量を充電するための電流が大きい昇圧開始時において、昇圧回路を駆動するクロックの周波数を低くすることにより、昇圧時の平均電流値を平準化して消費電流を低減することができる。
【００５１】
（２）昇圧電圧の立ち上がりが緩やかになるため、ＥＥＰＲＯＭなどの不揮発性メモリのメモリセル書き換え耐性が向上する。
【００５２】
（３）ＥＥＰＲＯＭなどの不揮発性メモリでは、製品全体の消費電流のうち、昇圧回路部分が大部分を占めるため、この部分の改善が製品全体の消費電流低減に大きく寄与する。
【図面の簡単な説明】
【図１】本発明の実施の形態１において、昇圧回路部分の構成を示すブロック図である。
【図２】本発明の実施の形態１において、クロック回路により生成されるクロックの周波数φと時間ｔとの関係を示すグラフである。
【図３】本発明の実施の形態１において、昇圧回路により生成される昇圧電圧Ｖｐｐと時間ｔとの関係を示すグラフである。
【図４】本発明の実施の形態１において、昇圧回路部の平均電流と時間ｔとの関係を示すグラフである。
【図５】本発明の実施の形態２において、昇圧回路部分の構成を示すブロック図である。
【図６】本発明の実施の形態２において、制御回路の出力ＶＣＬＫの電圧と時間ｔとの関係を示すグラフである。
【符号の説明】
１０，１０ａ　制御回路
１１，１１ａ　発振回路
１２，１２ａ　クロック回路
１３　昇圧回路
ＶＣＬＫ　制御回路の出力
Ｖｐｐ　昇圧電圧
ｆ，ｆａ　発振回路の出力
φ，φａ　　クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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