(57)【要約】【課題】特殊な製造プロセスを必要とせずに半導体薄膜の素子形成側表面付近の酸素濃度を効率的に低下させる。【解決手段】アニール用薄膜半導体構造体は、酸素を含有する非晶質の半導体薄膜１２と、半導体薄膜１２の素子形成側表面に設けられ半導体薄膜１２に照射されるエネルギー光を透過する光透過性絶縁膜１３とを備える。【選択図】    図４
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【特許請求の範囲】
【請求項１】
酸素を含有する非晶質の半導体薄膜と、前記半導体薄膜のうちで素子形成側となる表面に設けられ前記半導体薄膜に照射されるエネルギー光を透過する光透過性絶縁膜とを備えることを特徴とするアニール用薄膜半導体構造体。
【請求項２】
前記光透過性絶縁膜は前記半導体薄膜のうちで少なくとも薄膜トランジスタが形成される範囲において前記素子形成側表面を覆うことを特徴とする請求項１に記載のアニール用薄膜半導体構造体。
【請求項３】
前記光透過性絶縁膜は、エッチングレートが毎分２５０ｎｍ以下の材料からなること特徴とする請求項１に記載のアニール用薄膜半導体構造体。
【請求項４】
前記光透過性絶縁膜の下地として絶縁膜が設けられることを特徴とする請求項１に記載のアニール用薄膜半導体構造体。
【請求項５】
前記光透過性絶縁膜は前記半導体薄膜を下地として形成される酸化膜を含む請求項１に記載のアニール用薄膜半導体構造体。
【請求項６】
前記光透過性絶縁膜はさらに前記酸化膜を下地として形成され前記酸化膜とは異なるエッチングレートを有する他の絶縁膜を含むことを特徴とする請求項５に記載のアニール用薄膜半導体構造体。
【請求項７】
前記他の絶縁膜はＺｎ，Ｈｆ，Ａｌ，Ｙのいずれかの酸化物およびＺｎ，Ｈｆ，Ａｌ，Ｙのいずれかのシリケートの一方であることを特徴とする請求項６に記載のアニール用薄膜半導体構造体。
【請求項８】
前記他の絶縁膜はシリコン窒化膜であることを特徴とする請求項６に記載のアニール用薄膜半導体構造体。
【請求項９】
酸素を含有する非晶質の半導体薄膜のうちで素子形成側となる表面上に光透過性絶縁膜を形成し、前記光透過性絶縁膜を介して前記半導体薄膜に前記エネルギー光を照射することを特徴とする薄膜半導体用アニール方法。
【請求項１０】
前記光透過性絶縁膜の形成処理は、前記半導体薄膜を下地として酸化膜を形成することを特徴とする請求項９に記載の薄膜半導体用アニール方法。
【請求項１１】
前記光透過性絶縁膜の形成処理は、さらに前記酸化膜を下地として前記酸化膜とは異なるエッチングレートを有する他の絶縁膜を形成することを特徴とする請求項１０に記載の薄膜半導体用アニール方法。
【請求項１２】
酸素を含有する半導体薄膜と、前記半導体薄膜のうちで素子形成側となる表面に設けられた薄膜トランジスタとを備え、前記半導体薄膜は、酸素濃度が前記素子形成側表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した酸素濃度プロファイルを有することを特徴とする薄膜半導体装置。
【請求項１３】
酸素濃度が素子形成側となる表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した酸素濃度プロファイルを設定するように酸素を含有する非晶質の半導体薄膜を加熱し、前記半導体薄膜の素子形成側表面に薄膜トランジスタを形成することを特徴とする薄膜半導体装置製造方法。
【請求項１４】
前記加熱処理は、前記半導体薄膜の素子形成側表面上に光透過性絶縁膜を形成し、前記光透過性絶縁膜を介して前記半導体薄膜に前記エネルギー光を照射することを特徴とする請求項１３に記載の薄膜半導体装置製造方法。
【請求項１５】
前記光透過性絶縁膜の形成処理は、前記半導体薄膜を下地として酸化膜を形成することを特徴とする請求項１４に記載の薄膜半導体装置製造方法。
【請求項１６】
前記薄膜トランジスタの形成処理は前記酸化膜を除去し、ゲート絶縁膜を前記半導体薄膜上に形成することを特徴とする請求項１５に記載の薄膜半導体装置製造方法。
【請求項１７】
前記光透過性絶縁膜の形成処理は、さらに前記酸化膜を下地として前記酸化膜とは異なるエッチングレートを有する他の絶縁膜を形成することを特徴とする請求項１５に記載の薄膜半導体装置製造方法。
【請求項１８】
前記薄膜トランジスタの形成工程は前記他の絶縁膜を除去し、前記酸化膜を含むゲート絶縁膜を前記半導体薄膜上に形成することを特徴とする請求項１７に記載の薄膜半導体装置製造方法。
【請求項１９】
前記薄膜トランジスタの形成処理は前記半導体薄膜上にゲート絶縁膜を介してゲート電極を形成し、前記ゲート電極の両側において前記半導体薄膜に不純物を添加して活性化することによりソースおよびドレイン領域を形成することを特徴とする請求項１３に記載の薄膜半導体装置製造方法。
【請求項２０】
酸素濃度が一方の表面内付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下する酸素濃度プロファイルを有する半導体薄膜と、この半導体薄膜の前記一方の表面に設けられた薄膜トランジスタとを備え、この薄膜トランジスタにより表示回路を構成したことを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばアクティブマトリクス型フラットパネルディスプレイに適用されるアニール用薄膜半導体構造体、薄膜半導体用アニール方法、薄膜半導体装置、薄膜半導体装置製造方法、および表示装置に関する。
【０００２】
【従来の技術】
薄膜半導体技術は、薄膜トランジスタ（ＴＦＴ：  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）、密着センサ、光電変換素子等の半導体素子を絶縁性基板上に形成するための重要な技術である。薄膜トランジスタはＭＯＳ（ＭＩＳ）構造の電界効果トランジスタであり、液晶表示装置のようなフラットパネルディスプレイにも応用されている（例えば、非特許文献１を参照）。
【０００３】
液晶表示装置は、一般に薄型、軽量、低消費電力でカラー表示も容易であるという特徴を有し、この特徴からパーソナルコンピュータあるいは様々な携帯用情報端末のディスプレイとして広く用いられている。液晶表示装置がアクティブマトリクス型である場合には、薄膜トランジスタが画素スイッチング素子として設けられる。
【０００４】
この薄膜トランジスタの活性層（キャリア移動層）は例えばシリコン半導体薄膜からなる。シリコン半導体薄膜は非晶質シリコン（アモルファスシリコン：ａ−Ｓｉ）および結晶相を有する多結晶質シリコン（非単結晶の結晶質シリコン）に分類される。多結晶質シリコンは主に多結晶シリコン（Ｐｏｌｙ−Ｓｉ）であり、微結晶シリコン（μｃ−Ｓｉ）も多結晶質シリコンとして知られている。シリコン以外の半導体薄膜材料としては、例えばＳｉＧｅ、ＳｉＯ、ＣｄＳｅ、Ｔｅ、ＣｄＳ等が挙げられる。
【０００５】
多結晶質シリコンのキャリア移動度は非晶質シリコンのキャリア移動度の１０倍から１００倍程度大きい。この特性は、スイッチング素子の半導体薄膜材料として非常に優れている。近年、多結晶シリコンを活性層として用いた薄膜トランジスタは動作の高速性から例えばドミノ回路およびＣＭＯＳトランスミッションゲートのような様々な論理回路を構成することが可能なスイッチング素子であるとして注目されている。この論理回路は液晶表示装置およびエレクトロルミネセンス表示装置の駆動回路、マルチプレクサ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＣＣＤ、およびＲＡＭ等を構成する場合に必要となる。
【０００６】
ここで、多結晶質シリコンの半導体薄膜を形成する従来の代表的プロセスを説明する。このプロセスでは、ガラス等の絶縁性基板が最初に用意され、アンダーコート層（またはバッファ層）として例えばシリコン酸化膜（ＳｉＯ２）がこの絶縁性基板上に形成され、さらに半導体薄膜としてアモルファスシリコン膜（ａ−Ｓｉ）が約５０ｎｍ程度厚さでアンダーコート層上に形成される。この後、脱水素処理がアモルファスシリコン膜中の水素濃度を低下させるために行われ、続いてアモルファスシリコン膜の溶融再結晶化がエキシマレーザ結晶化法等により行われる。具体的には、エキシマレーザがアモルファスシリコン膜に照射され、これによりアモルファスシリコンを多結晶質シリコンに変化させる。
【０００７】
現在では、このようにして得られる多結晶質シリコンの半導体薄膜がｎチャネル型またはＰチャネル型薄膜トランジスタの活性層として用いられる。この場合、薄膜トランジスタの電界効果移動度（電界効果による電子または正孔の移動度）がｎチャネル型で１００〜１５０ｃｍ２／Ｖｓｅｃ程度となり、ｐチャネル型で１００ｃｍ２／Ｖｓｅｃとなる。このような薄膜トランジスタを用いれば、信号線駆動回路および走査線駆動回路のような駆動回路を画素スイッチング素子と同一の基板上に形成して駆動回路一体型の表示装置を得ることができるため、表示装置の製造コストを低減することが可能である。
【０００８】
ところで、現在の薄膜トランジスタの電気的特性は、デジタル映像データをアナログ映像信号に変換するＤＡ変換器やデジタル映像データを加工するゲートアレイ等の信号処理回路を表示装置の基板において一体化できるほど優れていない。この場合には、現在の３倍から５倍の電流駆動能力が薄膜トランジスタに必要とされる。また、電界効果移動度も３００ｃｍ２／Ｖｓｅｃ程度必要とされる。表示装置の高機能化および高付加価値化のためには、薄膜トランジスタの電気的特性をさらに向上させる必要がある。薄膜トランジスタで構成されるスタティックメモリが例えばメモリ機能を持たせるために各画素に付加される場合には、単結晶半導体を用いた場合と同等の電気的特性がこの薄膜トランジスタに要求される。
【０００９】
このような理由から、半導体薄膜の結晶性を単結晶に近づける研究が盛んに行われている。このような研究の一方で、シリコン半導体薄膜中の酸素濃度が薄膜トランジスタの電気的特性を決定する要素であり、この電気的特性がシリコン半導体薄膜中の酸素原子により生成される積層欠陥により劣化することが報告されている（例えば、非特許文献２を参照）。現在の薄膜トランジスタで用いられているような多結晶質シリコンでは、膜中酸素原子による影響は小さいが、半導体薄膜の結晶性の向上に伴ってその影響が相対的に増大する。この影響による電気的特性の劣化を防止するためには、半導体薄膜中の酸素濃度を低減させることが重要である。
【００１０】
半導体薄膜の結晶性に関連し、不純物ガスの混入を抑制することによりアモルファスシリコン膜を高純度化することが可能であることが報告されている（例えば非特許文献３を参照）。ここでは、成膜装置からの漏洩量を減らす工夫により不純物ガスの混入を抑制し、シリコン膜の酸素濃度を膜厚方向において全体的に低減する。また、さらに背圧・ビルドアップ量を低減するプロセスによりアモルファスシリコン膜の超高純度化が図られている。
【００１１】
また、シリコン膜中の酸素濃度に関連し、ＳＩＭＯＸ基板が従来から知られている（例えば、非特許文献４を参照）。このＳＩＭＯＸ基板は２００ＫｅＶ程度のエネルギーで大量の酸素イオンをシリコン基板に注入し例えば１３５０℃以上の高温の熱処理で埋め込み酸化膜を形成したものであり、埋め込み酸化膜と良好な界面を持つ良質のＳＯＩ層を得ることができる。シリコン膜の酸素濃度を熱処理前に測定すると、酸素濃度が深さ方向において比較的なだらかに傾斜した酸素濃度プロファイルが得られる。これに対して熱処理後に得られる酸素濃度プロファイルでは、酸素濃度が埋め込み酸化膜に隣接した深い領域で急峻な傾斜となる。本発明者はこれがシリコン膜中の酸素が熱処理によって酸素濃度の高い埋め込み酸化膜方向に移動するためであると推測する。
【００１２】
【非特許文献１】
フラットパネルディスプレイ９５  ｐ．２００−ｐ２０３
【００１３】
【非特許文献２】
応用物理  第４８巻第１２号  ｐ．１１２６−ｐ．１１４１
【００１４】
【非特許文献３】
応用物理  第６７巻第３号  ｐ．３３２−ｐ．３３６
【００１５】
【非特許文献４】
リアライズ社：ＳＯＩ  ＣＭＯＳデバイスの基礎と応用  ｐ．５−ｐ．８
【００１６】
【発明が解決しようとする課題】
例えばフラットパネルディスプレイの高機能化および高付加価値化のためには、薄膜トランジスタにおいて活性層となる半導体薄膜の結晶性を向上させると共に、活性層内の酸素濃度を低減させることが欠かせない。しかしながら、上述した背圧・ビルドアップ量を低減するプロセス、あるいはＳＩＭＯＸ基板用の極めて高い熱処理等を薄膜トランジスタの製造プロセスに適用することは、製造タクトおよび装置コストを考慮すると極めて困難である。
【００１７】
本発明の目的は、特殊な製造プロセスを必要とせずに半導体薄膜のうちで素子形成側となる表面付近の酸素濃度を効率的に低下させることができるアニール用薄膜半導体構造体、薄膜半導体用アニール方法、薄膜半導体装置、薄膜半導体装置製造方法、および表示装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明によれば、酸素を含有する非晶質の半導体薄膜と、半導体薄膜のうちで素子形成側となる表面に設けられ半導体薄膜に照射されるエネルギー光を透過する光透過性絶縁膜とを備えるアニール用薄膜半導体構造体が提供される。
【００１９】
また、本発明によれば、酸素を含有する非晶質の半導体薄膜のうちで素子形成側となる表面上に光透過性絶縁膜を形成し、光透過性絶縁膜を介して半導体薄膜にエネルギー光を照射する薄膜半導体用アニール方法が提供される。
【００２０】
また、本発明によれば、酸素を含有する半導体薄膜と、半導体薄膜のうちで素子形成側となる表面に設けられた薄膜トランジスタとを備え、半導体薄膜は、酸素濃度が素子形成側表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した酸素濃度プロファイルを有する薄膜半導体装置が提供される。
【００２１】
また、本発明によれば、酸素濃度が素子形成側となる表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した酸素濃度プロファイルを設定するように酸素を含有する非晶質の半導体薄膜を加熱し、半導体薄膜の素子形成側表面に薄膜トランジスタを形成する薄膜半導体装置製造方法が提供される。
【００２２】
さらに、本発明によれば、酸素濃度が一方の表面内付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下する酸素濃度プロファイルを有する半導体薄膜と、この半導体薄膜の一方の表面に設けられた薄膜トランジスタとを備え、この薄膜トランジスタにより表示回路を構成した表示装置が提供される。
【００２３】
尚、酸素を含有する非晶質の半導体薄膜とは、例えば製造プロセスで酸素を取り込んだようなアモルファスシリコン膜に相当する。半導体薄膜の素子形成側表面とは、半導体薄膜を支持する支持基板等によって覆われず例えば薄膜トランジスタを形成するために利用できる側の表面に相当する。光透過性絶縁膜とは、半導体薄膜を加熱するエネルギー光の波長に対して透過性を有し、このエネルギー光により加熱された半導体薄膜からの酸素原子の析出を助長するために設けられたものである。酸素濃度の平均的な傾きとは、半導体薄膜内である程度規則的に分布する酸素濃度を測定した場合に得られる深さの変化に対する酸素濃度の変化の平均的な割合に相当する。
【００２４】
これらアニール用薄膜半導体構造体、薄膜半導体用アニール方法、薄膜半導体装置、薄膜半導体装置製造方法、および表示装置では、酸素濃度が素子形成側となる表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した酸素濃度プロファイルを半導体薄膜に設定できる。ここで、酸素濃度の傾きは素子形成側表面付近で深さ方向の中央付近の平均的傾きよりも大きいため、酸素濃度が効率的に低下する。また、この酸素濃度プロファイルは、酸素を含有する非晶質の半導体薄膜を形成した後、光透過性絶縁膜を半導体薄膜上に形成し、光透過性絶縁膜を介して半導体薄膜にエネルギー光を照射する簡単なプロセスで得ることができる。従って、特殊な製造プロセスを必要とせずに半導体薄膜の素子形成側表面付近の酸素濃度を効率的に低下させることができる。
【００２５】
【発明の実施の形態】
以下、本発明の一実施形態に係るコプラナ型ポリシリコン薄膜トランジスタ（ＴＦＴ）について添付図面を参照して説明する。このポリシリコンＴＦＴは、表示装置、例えばアクティブマトリクス型液晶表示装置の画素スイッチング素子アレイ、駆動回路、さらにはＤＡ変換器等を構成するために用いられる。図１から図２１はこのポリシリコンＴＦＴを製造するために順次行われる製造工程を示す。
【００２６】
図１に示す工程では、石英または無アルカリガラス等からなる絶縁基板１０が用意され、アンダーコート層１１が絶縁基板１０上に形成される。このアンダーコート層１１は例えばプラズマＣＶＤ法によって絶縁基板１０上に堆積される厚さ８００ｎｍのシリコン酸化膜（Ｓｉ０２）である。このプラズマＣＶＤは、例えば基板温度５００℃および堆積時間４０分という条件で行われる。
【００２７】
図２に示す工程では、非晶質の半導体薄膜１２がアンダーコート層１１上に形成される。この半導体薄膜１２は例えばＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法によりアンダーコート層１１のシリコン酸化膜上に堆積される例えば厚さ２００ｎｍのアモルファスシリコン膜（ａ−Ｓｉ）であり、酸素を含有する。ＬＰ−ＣＶＤは、例えばＳｉ２Ｈ６の雰囲気、流速１５０ｓｃｃｍ、圧力８Ｐａ、基板温度４５０℃、堆積時間３５分という条件で行われる。ここでは、ＬＰ−ＣＶＤ法を用いたが、この他に例えばＰＥ−ＣＶＤ（低温プラズマＣＶＤ）法を用いてもよい。半導体薄膜１２の形成後、ボロン（Ｂ）がポリシリコンＴＦＴの閾値制御のためにイオンシャワードーピング法により半導体薄膜１２であるアモルファスシリコン膜に添加される。また、Ｂ以外のドーパントとしてＢＦ２を用いてもよい。
【００２８】
図３に示す工程では、光透過性絶縁膜１３が結晶化用犠牲膜として半導体薄膜１２上に形成される。この光透過性絶縁膜１３は入射光に対して透過性を示し、例えばＬＰ−ＣＶＤ法により半導体薄膜１２のアモルファスシリコン膜上に堆積される厚さ１０ｎｍのシリコン酸化膜である。ＬＰ−ＣＶＤは基板温度５００℃および堆積時間１０分という条件で行われる。光透過性絶縁膜１３は、ポリシリコンＴＦＴに適した酸素濃度プロファイルを半導体薄膜１２に設定するために絶縁基板１０に対して反対側となる半導体薄膜１２の素子形成側表面を覆っている。
【００２９】
図４に示す工程では、レーザアニール処理が半導体薄膜１２内のアモルファスシリコンを結晶化するために例えばＫｒＦエキシマレーザをエネルギー光として用いて行われる。ＫｒＦエキシマレーザは光透過性絶縁膜１３を介して半導体薄膜１２に照射され、これにより半導体薄膜１２を加熱する。ＫｒＦエキシマレーザのエネルギー密度は３５０ｍＪ／ｃｍ２である。こうして加熱された状態にある半導体薄膜１２内では、アモルファスシリコンが多結晶シリコンとして結晶化する。ここで、光透過性絶縁膜１３はＫｒＦエキシマレーザによって加熱された状態にある半導体薄膜１２からの酸素原子の析出を助長する。これにより、半導体薄膜１２は、酸素濃度が素子形成側表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した酸素濃度プロファイルに設定される。
【００３０】
図５に示す工程では、レジストパターン１４が、レジスト材を光透過性絶縁膜１３に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ポリシリコンＴＦＴ用マスク領域を残してレジスト材を除去することにより形成される。
【００３１】
図６に示す工程では、光透過性絶縁膜１３および半導体薄膜１２がレジストパターン１４をマスクとして用いたドライエッチング処理によりパターニングされる。このドライエッチング処理では、例えばＢＣｌ３およびＣＨ４が光透過性絶縁膜１３のエッチングガスとして用いられ、ＣＦ４およびＯ２が半導体薄膜１２のエッチングガスとして用いられる。
【００３２】
図７に示す工程では、レジストパターン１４が光透過性絶縁膜１３上で除去され、さらに光透過性絶縁膜１３が半導体薄膜１２上で除去される。光透過性絶縁膜１３は結晶化用犠牲膜であるため、半導体薄膜１２の酸素濃度プロファイルを設定する役目を果たした後で上述のように除去される。
【００３３】
図８に示す工程では、ゲート絶縁膜１５が半導体薄膜１２上に形成される。このゲート絶縁膜１５は例えばＬＰ−ＣＶＤ法により半導体薄膜１２上に堆積される厚さ８０ｎｍのシリコン酸化膜である。ＬＰ−ＣＶＤは基板温度５００℃および堆積時間４５分という条件で行われる。
【００３４】
図９に示す工程では、電極層１６がゲート絶縁膜１５上に形成される。この電極層１６は例えばスパッタリングによりゲート絶縁膜１５のシリコン酸化膜上に堆積される厚さ１００ｎｍのアルミニウム層である。スパッタリングは基板温度１００℃、堆積時間１０分という条件で行われる。
【００３５】
図１０に示す工程では、レジストパターン１７が、レジスト材を電極層１６に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ゲート電極用マスク領域を残してレジスト材を除去することにより形成される。
【００３６】
図１１に示す工程では、電極層１６がレジストパターン１７をマスクとして用いたドライエッチング処理によりパターニングされ、ゲート電極１８として一部をゲート絶縁膜１５上に残して除去される。このドライエッチング処理では、例えばＢＣｌ３およびＣＨ４がエッチングガスとして用いられる。
【００３７】
図１２に示す工程では、レジストパターン１７がゲート電極１８上で除去される。
【００３８】
図１３に示す工程では、不純物がゲート電極１８をマスクとして用いて半導体薄膜１２に添加される。ポリシリコンＴＦＴをｎチャネル型にする場合には、リンが半導体薄膜１２にイオン注入される。また、ポリシリコンＴＦＴをｐチャネル型にする場合には、ボロンが半導体薄膜１２にイオン注入される。例えばＣＭＯＳインバータのような論理回路は、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの組み合わせにより構成される。このため、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスクにより他方のポリシリコンＴＦＴの半導体薄膜１２を覆った状態で行われる。ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの各々に対するイオン注入後、半導体薄膜１２はアニール処理で活性化される。アニール処理は窒素雰囲気中において基板温度６００℃で３時間行われる。これにより、高不純物濃度のソース領域１９およびドレイン領域２０がゲート電極１８の両側において半導体膜１２に形成される。
【００３９】
図１４に示す工程では、層間絶縁膜２１がゲート絶縁膜１５およびゲート電極１８上に形成される。この層間絶縁膜２１は、例えばプラズマＣＶＤ法によってゲート絶縁膜１５のシリコン酸化膜およびゲート電極１８のアルミニウム層上に堆積される厚さ５００ｎｍのシリコン酸化膜である。このプラズマＣＶＤは、基板温度５００℃および堆積時間２０分という条件で行われる。
【００４０】
図１５に示す工程では、レジストパターン２２が、レジスト材をゲート電極層層間絶縁膜２１に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ゲート電極、ソース電極およびドレイン電極用開口領域においてレジスト材を除去することにより形成される。
【００４１】
図１６に示す工程では、層間絶縁膜２１がレジストパターン２２をマスクとして用いたドライエッチング処理によりパターニングされ、これによりゲート電極１８、ソース領域１９およびドレイン領域２０をそれぞれ部分的に露出させるコンタクトホールを形成する。このドライエッチング処理では、例えばＣＨＦ３がエッチングガスとして用いられる。
【００４２】
図１７に示す工程では、レジストパターン２２が層間絶縁膜２１上で除去される。
【００４３】
図１８に示す工程では、電極層２３がゲート電極１８、ソース領域１９およびドレイン領域２０にコンタクトして層間絶縁膜２１上に形成される。この電極層２３は例えばスパッタリングにより層間絶縁膜２１のシリコン酸化膜上に堆積される厚さ１００ｎｍのアルミニウム層である。スパッタリングは基板温度１００℃、堆積時間１０分という条件で行われる。
【００４４】
図１９に示す工程では、レジストパターン２４が、レジスト材を電極層２３に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、上部ゲート電極、ソース電極、およびドレイン電極用マスク領域を残してレジスト材を除去することにより形成される。
【００４５】
図２０に示す工程では、電極層２３がレジストパターン２４をマスクとして用いたドライエッチング処理によりパターニングされ、上部ゲート電極１８Ａ、ソース電極２５、およびドレイン電極２６として一部を層間絶縁膜２１上に残して除去される。このドライエッチング処理では、例えばＢＣｌ３およびＣＨ４がエッチングガスとして用いられる。
【００４６】
図２１に示す工程では、レジストパターン２４が上部ゲート電極１８Ａ、ソース電極２５、および２６上で除去される。ポリシリコンＴＦＴは上述した工程を経て完成する。
【００４７】
ここで、上述のポリシリコンＴＦＴの製造工程で用いられたアニール用薄膜半導体構造体についてさらに説明する。このアニール用薄膜半導体構造体は酸素を含有する非晶質の半導体薄膜１２と、半導体薄膜１２の素子形成側表面に設けられ、半導体薄膜１２に照射されるエネルギー光を透過し、このエネルギー光によって加熱された状態にある半導体薄膜１２からの酸素原子の析出を助長する光透過性絶縁膜１３とにより構成されている。この実施形態では、半導体薄膜１２が例えばアモルファスシリコン膜であり、光透過性絶縁膜１３が例えばシリコン酸化膜である。
【００４８】
半導体膜１２の素子形成側表面はコプラナ型ポリシリコンＴＦＴのような素子を形成する側の表面であり、ポリシリコンＴＦＴのゲート電極１８はこの素子形成側表面の上方にゲート絶縁膜１５を介して形成され、活性層となる半導体薄膜１２の一部に対向する。担体である電子あるいは正孔の大部分はこの活性層においてゲート絶縁膜１５に近い表面領域を主に移動する。この場合、素子形成側表面とは反対の表面付近の酸素濃度はポリシリコンＴＦＴの電気的特性に大きく関与しない。このため、上述のような光透過性絶縁膜１３を結晶化用犠牲膜として設けて半導体薄膜１２の結晶化を行っている。半導体薄膜１２中の酸素は加熱状態で光透過性絶縁膜１３に向かって移動すると推測される。半導体薄膜１３の酸素濃度プロファイルは、上述のエネルギー光としてエキシマレーザを用いたレーザアニール処理により図２２に示すように変化し、酸素濃度が素子形成側表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下するようになる。ここで、酸素濃度の傾きは、素子形成側表面付近で深さ方向の中央付近の平均的傾きよりも大きいため、酸素濃度が効率的に低下する。
【００４９】
光透過性絶縁膜１３の光透過性は、半導体薄膜１２の結晶化においてエネルギー光を半導体薄膜１２に照射するためのものである。絶縁基板１０は石英または無アルカリガラス等からなり、例えばコーニング社製の高耐熱ガラス＃１７３７を用いても、最高で６００℃程度の温度にしか耐えられない。従って、従来技術として説明したＳＩＭＯＸ基板の製造に用いられる１３５０℃という高温のプロセスを薄膜トランジスタの製造に適用することはできない。本実施形態では、エネルギー光が光透過性絶縁膜１３を透過して半導体薄膜１２に照射される。この場合、半導体薄膜１２はこのエネルギー光によって短時間で高温になるため、半導体膜１２の結晶化が上述のように低い耐熱性の絶縁基板１０上でも可能となる。
【００５０】
ところで、本発明者は、上述の酸素濃度プロファイルが光透過性絶縁膜１３となるシリコン酸化膜の膜質に大きく依存することを確認し、さらにこの膜質が緩衝フッ酸に対するシリコン酸化膜のエッチングレートに密接に関係することを見いだした。エッチングレートが適切でないと、図２３に示すように酸素濃度が素子形成側表面付近において低下しないことになる。
【００５１】
酸素濃度プロファイルとシリコン酸化膜の膜質との関係は次の実験により検証した。この実験では、光透過性絶縁膜１３として半導体薄膜１２上に形成されるシリコン酸化膜の膜質を異ならせ、４９％ＨＦ：４０％ＮＨ４Ｆ＝１：６の緩衝フッ酸液を用いて２０℃の液温でこれらシリコン酸化膜をエッチングしてそれぞれのエッチングレートを測定した。レーザアニール処理の直前のエッチングレートが毎分２５０ｎｍよりも小さい膜質のシリコン酸化膜については、酸素濃度が素子形成側表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下する所望の酸素濃度プロファイルがレーザアニール処理後に得られた。これに対して、レーザアニール処理の直前のエッチングレートが毎分２５０ｎｍ以上である膜質のシリコン酸化膜については、逆に酸素濃度が上ってしまい、所望の酸素濃度プロファイルが得られないことが判明した。シリコン酸化膜中の原子同士の結合力がエッチングレートに影響する。従って、この結合力はエッチングレートの大きいシリコン酸化膜ほど弱く、酸素が加熱状態においてシリコン酸化膜から析出せずにこの酸化膜内で拡散し、この結果として所望の酸素濃度プロファイルが得られなくなると考えられる。
【００５２】
ここで、上述した実験で用いたシリコン酸化膜の試料＃１〜＃５とその結果を示す。ＳｉＨ４／Ｈ２を用いたプラズマＣＶＤ法により厚さ２００ｎｍのアモルファスシリコン膜（ａ−Ｓｉ）を半導体薄膜１２の素材として合成石英基板上に被着させ、さらにＳｉＨ４／Ｎ２Ｏを用いたプラズマＣＶＤ法により光透過性絶縁膜１３の素材として厚さ３００ｎｍのシリコン酸化膜（ＳｉＯ２）を被着させた。試料＃１〜＃５のエッチングレートの違いは、ＳｉＨ４／Ｎ２Ｏ流量比を変化させることによって得た。
【００５３】
流量比ＳｉＨ４／Ｎ２Ｏの変化に対して２４８ｎｍ光の同じ膜厚でのラザフォードバックスキャッタリング（ＲＢＳ）法によるシリコン酸素組成比Ｏ／Ｓｉと、先に挙げた緩衝フッ酸に対するエッチングレートを表１に示す。組成比に関しては、ほとんど変化がなく化学量論的組成比になっていることがわかる。しかし、エッチングレートに関しては、ＳｉＨ４流量が相対的に増加するにしたがって増加している。
【００５４】
【表１】
2004296731.tif 000003
【００５５】
シリコン酸化膜の試料＃１〜＃５の各々を光透過性絶縁膜１３としてレーザ結晶化を行った。図２２に示す酸素濃度プロファイルは試料＃４について得られた結果であり、図２３に示す酸素濃度プロファイルは試料＃５について得られた結果である。試料＃４を用いた場合、素子形成側表面、すなわちシリコン酸化膜との界面付近の酸素濃度はレーザアニール処理によってほとんど変化しないが、試料＃５を用いた場合には、むしろ増加していることがわかる。試料＃１〜試料＃３については、試料＃４よりも顕著に、深さ方向の中央付近の平均的な傾きよりも大きな傾きで低下することを確認した。表１においては酸素拡散の度合いが試料＃１〜＃５のエッチングレートの違いに依存することがわかる。なお、アモルファスシリコン膜は試料＃１〜＃５よりはるかに小さなエッチングレートの合成石英基板を下地としているため、図２２および図２３においてもこの合成石英基板との界面付近でも酸素濃度の減少が生じることがわかる。
【００５６】
ここで、第１製造例として、これらシリコン酸化膜の試料＃１〜＃５を結晶化用犠牲膜である光透過性絶縁膜１３として用いてｎチャネル型ポリシリコンＴＦＴをそれぞれ実際に製造した。これらポリシリコンＴＦＴは、図４に示すようなレーザアニール処理後に試料＃１〜＃５をエッチングにより除去するようにして上述した製造プロセスで製造したものである。このレーザアニール処理は、公知文献の方法と同様であり、これにより横方向に大きな結晶粒を得ることができ、ポリシリコンＴＦＴのソースドレイン方向はこの横方向に設定され、アモルファスシリコン膜はキャリア移動方向において単結晶に近い状態になっている。これらポリシリコンＴＦＴにおいてそれぞれ得られた線形領域での電界効果移動度を表２に示す。
【００５７】
【表２】
2004296731.tif 000004
【００５８】
電界効果移動度は試料＃１から試料＃４を用いたポリシリコンＴＦＴ間で僅かな差違であるが、試料＃５を用いたポリシリコンＴＦＴについては著しく劣化する。製造プロセスは共通であるため、これら電界効果移動度は半導体薄膜１２の素子形成側表面付近における酸素濃度の違いを反映している。従って、３００ｃｍ２／Ｖｓｅｃ以上の電界効果移動度が必要であれば、試料＃１から＃４のような膜質のシリコン酸化膜を用いる必要であることが判る。
【００５９】
次に、上述したプラズマＣＶＤ法の代わりに酸素ガス添加雰囲気でのスパッタリング法を用いて形成されるシリコン酸化膜の試料＃６から＃１０を結晶化用犠牲膜である光透過性絶縁膜１３として用意した。試料＃６〜＃１０のエッチングレートの違いは、成膜時の基板温度を変化させることによって得た。第２製造例としてこれら試料試料＃６から＃１０を用いて第１製造例と同様の製造プロセスでｎチャネル型ポリシリコンＴＦＴを製造した。スパッタリング法は、高いエネルギーの粒子が下地膜に飛来するため、結果的に出来上がったシリコン膜中の結晶欠陥が大きい可能性がある。表３はこれら試料＃６から＃１０に関して得られた基板温度、ＲＢＳ法によるシリコン酸素組成比Ｏ／Ｓｉ、緩衝フッ酸に対するエッチングレートとの関係をこれら試料＃６から＃１０を用いて構成されたポリシリコンＴＦＴの電界効果移動度と共にを示す。
【００６０】
【表３】
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【００６１】
表３によれば、ポリシリコンＴＦＴの電界効果移動度が第１製造例と同様に試料＃６から＃１０のエッチングレートに依存していることが判る。
【００６２】
本実施形態によれば、酸素濃度が素子形成側表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した酸素濃度プロファイルを半導体薄膜１３に設定できる。ここで、酸素濃度の傾きは素子形成側表面付近で深さ方向の中央付近の平均的傾きよりも大きいため、酸素濃度が効率的に低下する。また、この酸素濃度プロファイルは、酸素を含有する非晶質の半導体薄膜１３を形成した後、加熱された状態にある半導体薄膜１３の表面領域からの酸素原子の析出を助長する光透過性絶縁膜１３を半導体薄膜１２上に形成し、光透過性絶縁膜１３を介して半導体薄膜１２にエネルギー光を照射する簡単なプロセスで得ることができる。従って、特殊な製造プロセスを必要とせずに半導体薄膜１２の素子形成側表面付近の酸素濃度を効率的に低下させることができる。
【００６３】
以下、上述の実施形態で得られるような薄膜トランジスタを実際にアクティブマトリクス型液晶表示装置に適用した例について説明する。この液晶表示装置は通常表示モードおよび静止画表示モードを有するものである。
【００６４】
図２４はこの液晶表示装置の概略的な回路構成を示し、図２５はこの液晶表示装置の概略的な断面構造を示し、図２６は図２４に示す表示画素周辺の等価回路を示す。
【００６５】
この液晶表示装置は、液晶表示パネル１００およびこの液晶表示パネル１１００を制御する液晶コントローラ１０２を備える。液晶表示パネル１００は、例えば液晶層ＬＱがアレイ基板ＡＲおよび対向基板ＣＴ間に保持される構造を有し、液晶コントローラ１０２は液晶表示パネル１から独立した駆動回路基板上に配置される。
【００６６】
アレイ基板ＡＲは、ガラス基板上の表示領域ＤＳにおいてマトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って形成される複数の走査線Ｙ（Ｙ１〜Ｙｍ）、複数の画素電極ＰＥの列に沿って形成される複数の信号線Ｘ（Ｘ１〜Ｘｎ）、信号線Ｘ１〜Ｘｎおよび走査線Ｙ１〜Ｙｍの交差位置にそれぞれ隣接して配置され各々対応走査線Ｙからの走査信号に応答して対応信号線Ｘからの映像信号Ｖｐｉｘを取り込み対応画素電極ＰＥに印加する画素スイッチング素子１１１、走査線Ｙ１〜Ｙｍを駆動する走査線駆動回路３、並びに信号線Ｘ１〜Ｘｎを駆動する信号線駆動回路４を備える。各画素スイッチング素子１１１は上述の実施形態のようにして形成される例えばＮチャネルポリシリコン薄膜トランジスタにより構成される。走査線駆動回路１０３および信号線駆動回路１０４は、画素スイッチング素子１１１の薄膜トランジスタと同様に上述の実施形態のようにしてアレイ基板ＡＲ上に形成される複数のポリシリコン薄膜トランジスタにより一体的に構成される。対向基板ＣＴは複数の画素電極ＰＥに対向して配置されコモン電位Ｖｃｏｍに設定される単一の対向電極ＣＥおよび図示しないカラーフィルタ等を含む。
【００６７】
液晶コントローラ１０２は、例えば外部から供給される映像信号および同期信号を受取り、通常表示モードで画素映像信号Ｖｐｉｘ、垂直走査制御信号ＹＣＴおよび水平走査制御信号ＸＣＴを発生する。垂直走査制御信号ＹＣＴは例えば垂直スタートパルス、垂直クロック信号、出力イネーブル信号ＥＮＡＢ等を含み、走査線駆動回路１０３に供給される。水平走査制御信号ＸＣＴは水平スタートパルス、水平クロック信号、極性反転信号等を含み、映像信号Ｖｐｉｘと共に信号線駆動回路１０４に供給される。
【００６８】
走査線駆動回路１０３はシフトレジスタを含み、画素スイッチング素子１１１を導通させる走査信号を１垂直走査（フレーム）期間毎に走査線Ｙ１〜Ｙｍに順次供給するよう垂直走査制御信号ＹＣＴによって制御される。シフトレジスタは１垂直走査期間毎に供給される垂直スタートパルスを垂直クロック信号に同期してシフトさせることにより複数の走査線Ｙ１〜Ｙｍのうちの１本を選択し、出力イネーブル信号ＥＮＡＢを参照して選択走査線に走査信号を出力する。出力イネーブル信号ＥＮＡＢは垂直走査（フレーム）期間のうちの有効走査期間において走査信号の出力を許可するために高レベルに維持され、この垂直走査期間から有効走査期間を除いた垂直ブランキング期間で走査信号の出力を禁止するために低レベルに維持される。
【００６９】
信号線駆動回路１０４はシフトレジスタおよびサンプリング出力回路を有し、各走査線Ｙが走査信号により駆動される１水平走査期間（１Ｈ）において入力される映像信号を直並列変換し画素表示信号としてサンプリングしたアナログ映像信号Ｖｐｉｘを信号線Ｘ１〜Ｘｎにそれぞれ供給するように水平走査制御信号ＸＣＴによって制御される。
【００７０】
尚、対向電極ＣＥは、図２６に示すようにコモン電位Ｖｃｏｍに設定される。コモン電位Ｖｃｏｍは通常表示モードにおいて１水平走査期間（Ｈ）毎に０Ｖおよび５Ｖの一方から他方にレベル反転され、静止画表示モードにおいて１フレーム期間（Ｆ）毎に０Ｖおよび５Ｖの一方から他方にレベル反転される。また、通常表示モードにおいて、本実施形態のように１水平走査期間（Ｈ）毎にコモン電位Ｖｃｏｍをレベル反転させる代わりに、例えば２Ｈ毎、あるいは１フレーム期間（Ｆ）毎にコモン電位Ｖｃｏｍをレベル反転させてもかまわない。
【００７１】
極性反転信号はこのコモン電位Ｖｃｏｍのレベル反転に同期して信号線駆動回路４に供給される。そして、信号線駆動回路１０４は、通常表示モードにおいては０Ｖから５Ｖの振幅を持つ映像信号Ｖｐｉｘをコモン電位Ｖｃｏｍに対して逆極性となるように極性反転信号に応答してレベル反転し出力し、静止画表示モードでは静止画用に階調制限した映像信号を出力した後にその動作を停止する。
【００７２】
この液晶表示パネル１００の液晶層ＬＱは、例えば対向電極ＣＥに設定される０Ｖのコモン電位Ｖｃｏｍに対して５Ｖの映像信号Ｖｐｉｘを画素電極ＰＥに印加することにより黒表示を行うノーマリホワイトであり、上述したように通常表示モードでは映像信号Ｖｐｉｘおよびコモン電位Ｖｃｏｍの電位関係が１水平走査期間（Ｈ）毎に交互に反転されるＨコモン反転駆動が採用され、静止画表示モードでは１フレーム毎に交互に反転されるフレーム反転駆動が採用されている。
表示画面は複数の表示画素ＰＸにより構成される。各表示画素ＰＸは画素電極ＰＥおよび対向電極ＣＥ、並びにこれらの間に挟持された液晶層ＬＱの液晶材料を含む。さらに、複数のスタティックメモリ部１１３および複数の接続制御部１１４が複数の表示画素ＰＸに対してそれぞれ設けられる。図２６に示すように、画素電極ＰＥはこの信号線Ｘ上の映像信号Ｖｐｉｘを選択的に取り込む画素スイッチング素子１１１に接続され、さらに例えば対向電極ＣＥのコモン電位Ｖｃｏｍに等しい電位Ｖｃｓに設定される補助容量線に容量結合する。画素電極ＰＥおよび対向電極ＣＥは液晶材料を介して液晶容量を構成し、画素電極ＰＥおよび補助容量線は液晶材料を介さず液晶容量に並列的な補助容量１１２を構成する。
【００７３】
画素スイッチング素子１１１は走査線Ｙからの走査信号によって駆動されたときに信号線Ｘ上の映像信号Ｖｐｉｘを表示画素ＰＸに印加する。補助容量１１２は液晶容量に比べて十分大きな容量値を有し、表示画素ＰＸに印加された映像信号Ｖｐｉｘにより充放電される。補助容量１１２がこの充放電により映像信号Ｖｐｉｘを保持すると、この映像信号Ｖｐｉｘは画素スイッチング素子１１１が非導通となったときに液晶容量に保持された電位の変動を補償し、これにより画素電極ＰＥおよび対向電極ＣＥ間の電位差が維持される。
【００７４】
さらに、各スタティックメモリ部１１３は上述の実施形態のようにして形成されるＰチャネルポリシリコン薄膜トランジスタＱ１，Ｑ３，Ｑ５およびＮチャネルポリシリコン薄膜トランジスタＱ２，Ｑ４を有し、画素スイッチング素子１１１から表示画素ＰＸに印加された映像信号Ｖｓｉｇを保持する。各接続制御部１１４はＮチャネルポリシリコン薄膜トランジスタＱ６およびＱ７を有し、表示画素ＰＸおよびスタティックメモリ部１１３間の電気的な接続を制御するだけでなくスタティックメモリ部１１３に保持された映像信号の出力極性を制御する極性制御回路を兼ねる。薄膜トランジスタＱ１，Ｑ２は電源端子Ｖｄｄ（＝５Ｖ）および電源端子Ｖｓｓ（＝０Ｖ）間の電源電圧で動作する第１インバータ回路ＩＮＶ１を構成し、薄膜トランジスタＱ３，Ｑ４は電源端子Ｖｄｄ，Ｖｓｓ間の電源電圧で動作する第２インバータＩＮＶ２を構成する。インバータ回路ＩＮＶ１の出力端は走査線Ｙを介して制御される薄膜トランジスタＱ５を介してインバータ回路ＩＮＶ２の入力端に接続され、インバータ回路ＩＮＶ２の出力端はインバータ回路ＩＮＶ１の入力端に接続される。薄膜トランジスタＱ５は、画素スイッチング素子１１１が走査線Ｙからの走査信号の立ち上がりにより導通するフレーム期間において導通せず、このフレームの次のフレーム期間において導通する。これにより、少なくとも画素スイッチング素子１１１が映像信号Ｖｐｉｘを取り込むまで、薄膜トランジスタＱ５は非導通状態に維持される。
【００７５】
薄膜トランジスタＱ６およびＱ７は静止画表示モードにおいて例えば１フレーム毎に交互に高レベルに設定される極性制御信号ＰＯＬ１およびＰＯＬ２によりそれぞれ制御される。薄膜トランジスタＱ６は画素電極ＰＥとインバータ回路ＩＮＶ２の入力端並びに薄膜トランジスタＱ５を介してインバータ回路ＩＮＶ１の出力端との間に接続され、薄膜トランジスタＱ７は画素電極ＰＥとインバータ回路ＩＮＶ１の入力端並びにインバータ回路ＩＮＶ２の出力端との間に接続される。
【００７６】
この液晶表示装置では、走査線駆動回路１０３、信号線駆動回路１０４、スタティックメモリ部１１３、および接続制御部１１４を画素スイッチング素子１１１と同一のアレイ基板ＡＲ上に配置した駆動回路一体型となっている。ここで、走査線駆動回路１０３、信号線駆動回路１０４、スタティックメモリ部１１３、および接続制御部１１４は上述の実施形態で説明したようなプロセスで一緒に形成される。従って、液晶表示装置の性能と共に生産性も向上できる。また、スタティックメモリ部１１３を設けたことにより、表示画素ＰＸに対して供給される映像信号を保持する機能を得ることができる。静止画表示モードでは、映像信号がスタティックメモリ部１１３から表示画素ＰＸに供給されることから、この状態で走査線駆動回路１０３および信号線駆動回路１０４をサスペンドさせることにより表示装置全体の消費電力を低減することが可能である。
【００７７】
尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。
【００７８】
上述の実施形態では、ＫｒＦエキシマレーザ（λ＝２４８ｎｍ）がエネルギー光として用いられているが、他に例えばＸｅＣｌ（λ＝３０８ｎｍ）、ＸｅＦ（λ＝３５１）、ＡｒＦ（λ＝１９３）も利用可能である。この場合、光透過性絶縁膜１３は少なくともこれらエネルギー光の波長に対して透過性を有することになる。
【００７９】
上述の実施形態では、アニール用薄膜半導体構造体が図３に示すように光透過性絶縁膜１３を備え、この光透過性絶縁膜１３がゲート絶縁膜１５を形成するために半導体薄膜１２から除去されたが、例えば図２７に示すようにアニール用薄膜半導体構造体を変形しても良い。
【００８０】
この変形例では、シリコン酸化膜３０が半導体薄膜１２を下地として形成され、さらに他の絶縁膜３１がこのシリコン酸化膜を下地として形成される。他の絶縁膜３１はシリコン酸化膜３０と異なるエッチングレートを有し、例えばＺｎ，Ｈｆ，Ａｌ，Ｙのいずれかの酸化物、Ｚｎ，Ｈｆ，Ａｌ，Ｙのいずれかのシリケート、あるいはシリコン窒化膜（ＳｉＮｘ）のような材料からなる。すなわち、光透過性絶縁膜１３はシリコン酸化膜３０と他の絶縁膜３１との積層構造であり、シリコン酸化膜３０が上述の実施形態と同様にポリシリコンＴＦＴに適した酸素濃度プロファイルを半導体薄膜１２に設定するために絶縁基板１０に対して反対側となる半導体薄膜１２の素子形成側表面を覆っている。シリコン酸化膜３０の厚さと他の絶縁膜３１の厚さとは所望の比率に設定可能である。
【００８１】
このようなアニール用薄膜半導体構造体は上述の実施形態で図３に示す工程を変更することにより形成される。この場合、図４〜図６に示す工程を同様に行った後、図７に示す工程で他の絶縁膜３１除去し、酸化膜３０を含むようにしてゲート絶縁膜１５を半導体薄膜１２上に形成し、このゲート絶縁膜１５上に電極層１６を形成する処理が行われる。
【００８２】
この変形例では、酸化膜３０が図４に示すレーザアニール処理で半導体薄膜１２の酸素濃度プロファイルを設定する役目を果たした後、さらに半導体薄膜１２の素子形成側表面を露出させずかつこれに良好にコンタクトした状態で残されるため、ポリシリコンＴＦＴの閾値のバラツキ等を低減することができる。
【００８３】
また、上述の実施形態では、半導体薄膜を結晶化するアニール処理について説明したが、本発明をこれ以外の焼結工程や加熱工程にも適用して、酸素濃度が素子形成側表面付近において深さ方向の中央付近の平均的傾きよりも大きな傾きで低下した半導体薄膜の酸素濃度プロファイルを得るようにしてもよい。
【００８４】
また、上述の実施形態では、薄膜トランジスタが半導体薄膜１２の素子形成側表面に設けられたが、このトランジスタ以外のＭＩＳ素子、バイポーラトランジスタやダイオード等を素子形成側表面に設けてもよい。
【００８５】
【発明の効果】
特殊な製造プロセスを必要とせずに半導体薄膜の素子形成側表面付近の酸素濃度を効率的に低下させることができるアニール用薄膜半導体構造体、薄膜半導体用アニール方法、薄膜半導体装置、薄膜半導体装置製造方法、および表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るコプラナ型ポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図２】図１に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図３】図２に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図４】図３に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図５】図４に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図６】図５に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図７】図６に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図８】図７に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図９】図８に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１０】図９に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１１】図１０に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１２】図１１に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１３】図１２に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１４】図１３に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１５】図１４に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１６】図１５に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１７】図１６に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１８】図１７に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図１９】図１８に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図２０】図１９に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図２１】図２０に示す工程に続く薄膜トランジスタの製造工程を示す断面図である。
【図２２】比較的エッチングレートの小さいシリコン酸化膜の試料を結晶化用犠牲膜として用いた場合に図４に示すレーザアニール処理前後で得られる半導体薄膜の酸素濃度プロファイルを示す図である。
【図２３】比較的エッチングレートの大きいシリコン酸化膜の試料を結晶化用犠牲膜として用いた場合に図４に示すレーザアニール処理前後で得られる半導体薄膜の酸素濃度プロファイルを示す図である。
【図２４】図１〜図２１に示す工程で形成される薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置の概略的な回路構成を示す図である。
【図２５】図２４に示す液晶表示装置の概略的な断面構造を示す図である。
【図２６】図２４に示す表示画素周辺の等価回路を示す図である。
【図２７】図３に示すアニール用薄膜半導体構造体の変形例を示す断面図である。
【符号の説明】
１０…絶縁基板、１１…アンダーコート層、１２…半導体薄膜、１３…光透過性絶縁膜、１５…ゲート絶縁膜、１８…ゲート電極、１９…ソース領域、２０…ドレイン領域、３０…酸化膜、３１…他の絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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