(57)【要約】【課題】非同期サンプリング時にもジッタを起こさないデータアクイジション装置を提供すること。【解決手段】Ａ／Ｄ変換器で変換されたデジタルデータをメモリに取り込むように構成されたデータアクイジション装置において、Ａ／Ｄ変換器の直前に接続されて同期クロックで駆動され、アナログ信号をサンプリングする第１のトラックホールド回路と、第１のトラックホールド回路の前段に接続されて非同期クロックで駆動され、アナログ信号をサンプリングする第２のトラックホールド回路、を設けたことを特徴とするもの。【選択図】　　　　図１
2004013244.tif 000002
【特許請求の範囲】
【請求項１】
Ａ／Ｄ変換器で変換されたデジタルデータをメモリに取り込むように構成されたデータアクイジション装置において、
Ａ／Ｄ変換器の直前に接続されて同期クロックで駆動され、アナログ信号をサンプリングする第１のトラックホールド回路と、
第１のトラックホールド回路の前段に接続されて非同期クロックで駆動され、アナログ信号をサンプリングする第２のトラックホールド回路、
を設けたことを特徴とするデータアクイジション装置。
【請求項２】
第１のトラックホールド回路の前段にアナログ信号の入力系統をクロックの同期モードに応じて相補的に選択するスイッチを設け、
アナログ信号を第１のトラックホールド回路に入力するのにあたり、第１のトラックホールド回路のみを同期クロックで駆動するときは直接入力し、第２のトラックホールド回路も非同期クロックで駆動するときは第２のトラックホールド回路を介して入力するように前記スイッチを駆動することを特徴とする請求項１記載のデータアクイジション装置。
【請求項３】
非同期クロックと同期モード信号の論理和を出力する論理回路を設け、
この論理和出力で前記第２のトラックホールド回路を駆動することを特徴とする請求項１記載のデータアクイジション装置。
【請求項４】
同期モード信号に基づいて非同期クロックと同期クロックを選択出力する選択回路を設け、
この選択出力により前記第２のトラックホールド回路を駆動することを特徴とする請求項１記載のデータアクイジション装置。
【請求項５】
Ａ／Ｄ変換器の後段に、同期クロックと非同期クロックと同期モード信号に基づいて非同期クロックを同期クロックで同期化したタイミング信号を生成するとともにこのタイミング信号でＡ／Ｄ変換器の出力データを取り込むデータ処理回路を設けたことを特徴とする請求項１から請求項４のいずれかに記載のデータアクイジション装置。
【請求項６】
同期クロックと非同期クロックと同期モード信号に基づいて非同期クロックを同期クロックで同期化したタイミング信号を生成するデータ処理回路を設け、
このタイミング信号でＡ／Ｄ変換器を駆動することを特徴とする請求項１または請求項２に記載のデータアクイジション装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータアクイジション装置に関し、詳しくは、非同期クロックでサンプリングした場合の不具合発生防止に関するものである。
【０００２】
【従来の技術】
図６は従来のデータアクイジション装置の一例を示すブロック図である。図６において、アナログ入力Ｖ１は利得１倍の緩衝増幅器Ａ１とスイッチＳＷ１を介してコンデンサＣ１とＡ／Ｄ変換器Ｕ１の接続点に入力されている。
【０００３】
ここで、スイッチＳＷ１は、データアクイジション装置の内部クロックに同期したクロックＣＬＫ１がＨｉレベルの間オンになってＬｏレベルの間オフになるように駆動される。スイッチＳＷ１がオフの間のＡ／Ｄ変換器Ｕ１の入力電圧Ｖ３は、コンデンサＣ１によって一定に保たれる。すなわち、これら緩衝増幅器Ａ１，スイッチＳＷ１，コンデンサＣ１でトラックホールド回路を形成している。
【０００４】
Ａ／Ｄ変換器Ｕ１は高入力インピーダンスを有しクロックＣＬＫ１に同期したクロックＣＬＫ２で動作するものであり、アナログ信号をＮビットのデジタルデータに変換する。
【０００５】
データ処理回路Ｕ２には、Ａ／Ｄ変換器Ｕ１の出力データ、クロックＣＬＫ２、内部クロックと非同期のクロックＣＬＫ３が入力されている。このデータ処理回路Ｕ２は、クロックＣＬＫ３の立ち上がりをクロックＣＬＫ２の立ち上がりで同期化したタイミング信号ＳＹＮＣを生成出力するとともに、Ａ／Ｄ変換器Ｕ１の出力データをタイミング信号ＳＹＮＣの立ち上がりで取り込み出力データＯＵＴとして出力する。
【０００６】
図７は図６の各信号の時間関係を示すタイミングチャートである。アナログ入力Ｖ１を緩衝増幅する緩衝増幅器Ａ１の出力Ｖ２は、クロックＣＬＫ１がＨｉレベルの間スイッチＳＷ１がオンになることでコンデンサＣ１に印加され、Ａ／Ｄ変換器Ｕ１の入力電圧Ｖ３はこれに追従する（トラックモード）。
【０００７】
これに対し、クロックＣＬＫ１がＬｏレベルの間はスイッチＳＷ１がオフになるものの、Ａ／Ｄ変換器Ｕ１は高入力インピーダンスのため入力電圧Ｖ３はスイッチＳＷ１がオフになる直前の値に保持される（ホールドモード）。これにより、Ａ／Ｄ変換器Ｕ１は、クロックＣＬＫ１でサンプルされた入力電圧Ｖ３をクロックＣＬＫ２の立ち上りに同期してＮビットのデジタルデータに変換し、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，・・・として逐次出力する。
【０００８】
データ処理回路Ｕ２は、前述のようにクロックＣＬＫ２の立ち上がりによってクロックＣＬＫ３の立ち上がりを同期化したタイミング信号ＳＹＮＣを生成出力するとともに、タイミング信号ＳＹＮＣの立ち上がりによってＡ／Ｄ変換器Ｕ１の出力データを取り込みデータＯＵＴ（Ｄ０，Ｄ２，Ｄ３，・・・）として出力する。なお、このタイミング信号ＳＹＮＣは、図６では図示しない後段に接続されるアクイジションメモリへの格納タイミングとしても使用される。
【０００９】
【発明が解決しようとする課題】
しかし、図６の構成によれば、緩衝増幅器Ａ１，スイッチＳＷ１，コンデンサＣ１で構成されるトラックホールド回路でのサンプリングはクロックＣＬＫ１のタイミングで行われ、データ処理回路Ｕ２でのＡ／Ｄ変換器Ｕ１の出力データの取り込みはタイミング信号ＳＹＮＣの立ち上がりによって行われるので、データ処理回路Ｕ２を介して出力されるデータはサンプリングジッタを起こしていることになり、データアクイジション装置としては好ましくない。
【００１０】
このようなジッタ発生問題の解決策として、データアクイジション装置全体を外部等から供給されるクロックＣＬＫ３で動作させることが考えられるが、クロックＣＬＫ３の供給系統はデータアクイジション装置とは完全に独立しているのでデータアクイジション装置の動作とは無関係に供給が止まることがあり、最悪の場合にはデータアクイジション装置が停止してしまう恐れがある。
【００１１】
本発明は、このような問題点に着目したものであり、その目的は、非同期サンプリング時にもジッタを起こさないデータアクイジション装置を提供することにある。
【００１２】
【課題を解決するための手段】
このような目的を達成する請求項１の発明は、
Ａ／Ｄ変換器で変換されたデジタルデータをメモリに取り込むように構成されたデータアクイジション装置において、
Ａ／Ｄ変換器の直前に接続されて同期クロックで駆動され、アナログ信号をサンプリングする第１のトラックホールド回路と、
第１のトラックホールド回路の前段に接続されて非同期クロックで駆動され、アナログ信号をサンプリングする第２のトラックホールド回路、
を設けたことを特徴とする。
【００１３】
請求項２の発明は、請求項１記載のデータアクイジション装置において、
第１のトラックホールド回路の前段にアナログ信号の入力系統をクロックの同期モードに応じて相補的に選択するスイッチを設け、
アナログ信号を第１のトラックホールド回路に入力するのにあたり、第１のトラックホールド回路のみを同期クロックで駆動するときは直接入力し、第２のトラックホールド回路も非同期クロックで駆動するときは第２のトラックホールド回路を介して入力するように前記スイッチを駆動することを特徴とする。
【００１４】
請求項３の発明は、請求項１記載のデータアクイジション装置において、
非同期クロックと同期モード信号の論理和を出力する論理回路を設け、
この論理和出力で前記第２のトラックホールド回路を駆動することを特徴とする。
【００１５】
請求項４の発明は、請求項１記載のデータアクイジション装置において、
同期モード信号に基づいて非同期クロックと同期クロックを選択出力する選択回路を設け、
この選択出力により前記第２のトラックホールド回路を駆動することを特徴とする。
【００１６】
請求項５の発明は、請求項１から請求項４のいずれかに記載のデータアクイジション装置において、
Ａ／Ｄ変換器の後段に、同期クロックと非同期クロックと同期モード信号に基づいて非同期クロックを同期クロックで同期化したタイミング信号を生成するとともにこのタイミング信号でＡ／Ｄ変換器の出力データを取り込むデータ処理回路を設けたことを特徴とする。
【００１７】
請求項６の発明は、請求項１または請求項２に記載のデータアクイジション装置において、
同期クロックと非同期クロックと同期モード信号に基づいて非同期クロックを同期クロックで同期化したタイミング信号を生成するデータ処理回路を設け、
このタイミング信号でＡ／Ｄ変換器を駆動することを特徴とする。
【００１８】
これらにより、非同期サンプリング時にもジッタを起こさないデータアクイジション装置を実現できる。
【００１９】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態を説明する。
図１は本発明に基づくデータアクイジション装置のブロック図であり、図６と共通する部分には同一の符号を付けている。図１において、データアクイジション装置の内部クロックに同期したクロックＣＬＫ１を使用するときのアナログ入力信号Ｖ４は、クロックＣＬＫ１を使用するときに選択的にオンオフ駆動されるスイッチＳＷ２を介して緩衝増幅器Ａ１の入力端子に入力される。
【００２０】
データアクイジション装置の内部クロックとは非同期の外部クロックＣＬＫ３によるサンプル時のアナログ入力Ｖ５は、利得１倍の緩衝増幅器Ａ２とスイッチＳＷ３の直列回路を介してコンデンサＣ２とスイッチＳＷ２の接続点に入力されている。ここで、スイッチＳＷ３は、クロックＣＬＫ３がＨｉレベルの間オンになってＬｏレベルの間オフになるように駆動される。
【００２１】
スイッチＳＷ３がオフの間、スイッチＳＷ４とコンデンサＣ２の接続点の電圧はコンデンサＣ２によって一定に保たれる。すなわち、これら緩衝増幅器Ａ２，スイッチＳＷ３，コンデンサＣ２でトラックホールド回路を形成している。
【００２２】
緩衝増幅器Ａ１の入力端子に共通接続されているスイッチＳＷ２，ＳＷ４は、アナログ信号をトラックホールド回路を構成する緩衝増幅器Ａ１に入力するのにあたり、第１のトラックホールド回路を構成するスイッチＳＷ１のみを同期クロックＣＬＫ１で駆動するときは直接入力し、第２のトラックホールド回路を構成するスイッチＳＷ３も非同期クロックＣＬＫ３で駆動するときは第２のトラックホールド回路を介して入力するように選択的にオンオフ駆動される。
【００２３】
すなわち、スイッチＳＷ１のみを同期クロックＣＬＫ１で駆動する場合は、スイッチＳＷ２はオン、スイッチＳＷ４はオフになる。スイッチＳＷ３も非同期クロックＣＬＫ３で駆動する場合は、スイッチＳＷ２はオフになって、スイッチＳＷ４はオンになる。
【００２４】
データ処理回路Ｕ２には、図６と同様な各種入力の他に、サンプリングクロックがデータアクイジションシステムの内部クロックに同期しているときにはＨｉレベルになり非同期の場合にはＬｏレベルになる同期モード信号ＩＮＴが入力されている。
【００２５】
データ処理回路Ｕ２は、同期モード信号ＩＮＴがＬｏレベルの場合、クロックＣＬＫ３の立ち上がりをクロックＣＬＫ２の立ち上がりで同期化したタイミング信号ＳＹＮＣを生成出力するとともに、このタイミング信号ＳＹＮＣの立ち上がりでＡ／Ｄ変換器Ｕ１の出力を取り込みデータＯＵＴとして後段に出力する。
【００２６】
また、データ処理回路Ｕ２は、同期モード信号ＩＮＴがＨｉレベルの場合、クロックＣＬＫ３は無視して、クロックＣＬＫ２の立ち上がりで同期化したタイミング信号ＳＹＮＣを生成出力するとともに、Ａ／Ｄ変換器Ｕ１の出力データをタイミング信号ＳＹＮＣの立ち上がりで取り込み出力データＯＵＴとして出力する。
【００２７】
図２は図１の各信号の時間関係を示すタイミングチャートであり、同期モード信号ＩＮＴがＬｏレベルの場合を示している。アナログ入力Ｖ５を緩衝増幅する緩衝増幅器Ａ２の出力Ｖ６は、クロックＣＬＫ３がＨｉレベルの間スイッチＳＷ３がオンになることでコンデンサＣ２に印加される。
【００２８】
一方、スイッチＳＷ４はオンなので、アナログ入力Ｖ１を緩衝増幅する緩衝増幅器Ａ１の出力Ｖ２は図７と同様にクロックＣＬＫ１がＨｉレベルの間スイッチＳＷ１がオンになることでコンデンサＣ１に印加され、Ａ／Ｄ変換器Ｕ１の入力電圧Ｖ３はこれに追従する（トラックモード）。
【００２９】
クロックＣＬＫ１がＬｏレベルの間はスイッチＳＷ１がオフになるものの、Ａ／Ｄ変換器Ｕ１は高入力インピーダンスのため入力電圧Ｖ３はスイッチＳＷ１がオフになる直前の値に保持される（ホールドモード）。これにより、Ａ／Ｄ変換器Ｕ１は、クロックＣＬＫ１でサンプルされた入力電圧Ｖ３をクロックＣＬＫ２の立ち上りに同期してＮビットのデジタルデータに変換する。図２の例では、Ｄ０，Ｄ１，Ｄ１，Ｄ２，Ｄ３を逐次出力する。
【００３０】
データ処理回路Ｕ２は、クロックＣＬＫ２によってクロックＣＬＫ３が同期化されたタイミング信号ＳＹＮＣと、タイミング信号ＳＹＮＣに従ってＡ／Ｄ変換器Ｕ１のデータＤ０，Ｄ１，Ｄ２を出力データＯＵＴとして出力する。そして、Ａ／Ｄ変換器Ｕ１の出力データＯＵＴは、図６と同様に、タイミング信号ＳＹＮＣを格納タイミングとしてデータ処理回路Ｕ２の後段に接続される図示しないアクイジションメモリに格納される。
【００３１】
これにより、図６の場合のようなサンプリングジッタが発生することはなく、内部クロックと非同期のクロックＣＬＫ３によるサンプリングおよびデータ格納が実現できる。
【００３２】
図３は本発明の他の実施態様例を示すブロック図であり、図１と共通する部分には同一の符号を付けている。図３では、図１のデータ処理回路Ｕ２に代えてデータ処理回路Ｕ３を用いている。
【００３３】
データ処理回路Ｕ３には、クロックＣＬＫ２とクロックＣＬＫ３と同期モード信号ＩＮＴが入力されている。
【００３４】
このデータ処理回路Ｕ３は、同期モード信号ＩＮＴがＬｏレベルの場合、クロックＣＬＫ３の立ち上がりをクロックＣＬＫ２の立ち上がりで同期化したタイミング信号ＳＹＮＣを生成し、このタイミング信号ＳＹＮＣをサンプリングクロックとしてＡ／Ｄ変換器Ｕ１に出力するとともに、Ａ／Ｄ変換器Ｕ１の出力データＯＵＴを図示しないアクイジションメモリに格納するタイミングとしても出力する。同期モード信号ＩＮＴがＬｏの時は、クロックＣＬＫ３に関係なくクロックＣＬＫ２の立ち上りに同期したタイミング信号ＳＹＮＣを生成し、このタイミング信号ＳＹＮＣをサンプリングクロックとしてＡ／Ｄ変換器Ｕ１に出力するとともに、Ａ／Ｄ変換器Ｕ１の出力データＯＵＴを図示しないアクイジションメモリに格納するタイミングとしても出力する。
【００３５】
これにより、データ処理回路Ｕ２のようなデータ処理回路内部でのタイミング信号ＳＹＮＣによるＡ／Ｄ変換器Ｕ１の出力データ取り込み動作は不要になり、データ処理回路Ｕ３の構成を単純化できる。
【００３６】
図４も他の実施態様例を示すブロック図であり、図１と共通する部分には同一の符号を付けている。図４では、図１のスイッチＳＷ２，ＳＷ４に代えて論理回路としてオアゲートＵ４を用いている。
【００３７】
オアゲートＵ４の一方の入力端子にはクロックＣＬＫ３が入力されて他方の入力端子には同期モード信号ＩＮＴが入力され、その出力はスイッチＳＷ３に駆動制御信号として加えられている。
【００３８】
図４の動作を説明する。第２のトラックホールド回路を構成するスイッチＳＷ３を内部クロックと非同期のクロックＣＬＫ３で駆動する場合は、同期モード信号ＩＮＴがＬｏレベルになるのでスイッチＳＷ３はクロックＣＬＫ３で直接制御されることになり、図１と同じ動作になる。
【００３９】
一方、第１のトラックホールド回路を構成するスイッチＳＷ１のみを内部クロックと同期したクロックＣＬＫ１で駆動する場合は、同期モード信号ＩＮＴをＨｉレベルにすることでスイッチＳＷ３は常時オン状態すなわちトラックモードになり、常にＶ１＝Ｖ５が成立してＣＬＫ２に同期したクロックＣＬＫ１のみでサンプルが行われることになる。
【００４０】
図５も他の実施態様例を示すブロック図であり、図４と共通する部分には同一の符号を付けている。図５では、図４のオアゲートＵ４に代えて選択回路Ｕ５を用いている。
【００４１】
選択回路Ｕ５の一方の入力端子にはクロックＣＬＫ３が入力されて他方の入力端子には内部クロックに同期したクロックＣＬＫ４が入力され、これらクロックＣＬＫ３とＣＬＫ４が同期モード信号ＩＮＴで選択されてその出力はスイッチＳＷ３に駆動制御信号として加えられている。
【００４２】
図５の動作を説明する。第２のトラックホールド回路を構成するスイッチＳＷ３を内部クロックと非同期のクロックＣＬＫ３で駆動する場合は同期モード信号ＩＮＴがＬｏレベルになり、選択回路Ｕ５はクロックＣＬＫ３を出力するので図１と同じ動作となる。
【００４３】
第１のトラックホールド回路を構成するスイッチＳＷ１のみを内部クロックと同期したクロックＣＬＫ１で駆動する場合は同期モード信号ＩＮＴがＨｉレベルになり、選択回路Ｕ５はクロックＣＬＫ４を出力する。ここで、クロックＣＬＫ４はクロックＣＬＫ１より位相が遅れているように予め生成されている。その結果、入力信号Ｖ５はクロックＣＬＫ２に同期して第２，第１のトラックホールド回路で順次サンプルされることになり、同期クロックによるサンプルが可能になる。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、非同期クロックでサンプルされたアナログ信号を再度内部クロックと同期したクロックでアクイジションすることにより、従来の非同期クロックによるデータアクイジションの場合に問題になっていたサンプリングジッタを防止できるデータアクイジション装置が実現でき、例えばデジタルオシロスコープに用いることにより高精度の波形測定が実現できる。
【００４５】
なお、上記実施例ではデジタルオシロスコープに用いる例を示したが、例えば外部クロック入力でも動作するデジタイザなどにも有効である。
【図面の簡単な説明】
【図１】本発明に基づくデータアクイジション装置の実施の形態例を示すブロック図である。
【図２】図１の各信号の時間関係を示すタイミングチャートである。
【図３】本発明の他の実施態様例を示すブロック図である。
【図４】本発明の他の実施態様例を示すブロック図である。
【図５】本発明の他の実施態様例を示すブロック図である。
【図６】従来のデータアクイジション装置の一例を示すブロック図である。
【図７】図６の各信号の時間関係を示すタイミングチャートである。
【符号の説明】
Ａ１，Ａ２　緩衝増幅器
Ｃ１，Ｃ２　コンデンサ
ＳＷ１〜ＳＷ４　スイッチ
Ｕ１　Ａ／Ｄ変換器
Ｕ２，Ｕ３　データ処理回路
Ｕ４　論理回路（オアゲート）
Ｕ５　選択回路
【図１】
2004013244.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004013244.tif 000008
【図７】
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