(57)【要約】      （修正有）【課題】短チャンネル効果を低減し、漏洩電流を減らすと同時に、フローティングボディー効果を抑制する半導体素子及びその製造方法を提供する。【解決手段】基板３０１上に形成された一対のボイド領域３１１と一対の不純物パターン３２１を有するエピタキシャルパターンと、一対の不純物パターン上のゲート電極３１９とを含み、前記一対のボイド領域の各々は基板と前記一対の不純物領域との間に位置し、前記一対の不純物領域の各々は少なくとも一対のボイド領域と一部重畳する。【選択図】図１Ｂ
2004336052.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に配置され、一対の不純物拡散領域及び一対のボイド領域を有するエピタキシャルパターンと、
前記一対の不純物拡散領域の間のエピタキシャルパターン上に位置するゲート電極と、を含み、
前記一対のボイド領域の各々は基板と前記一対の不純物拡散領域との間に位置し、
前記一対の不純物拡散領域の各々は少なくとも一対のボイド領域の各々と一部重畳することを特徴とする半導体素子。
【請求項２】
前記エピタキシャルパターンは前記半導体パターンと直接接触することを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記エピタキシャルパターンはシリコンまたはシリコン−ゲルマニウムを含むことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記ゲート電極はポリシリコンまたは金属シリサイドを含むことを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記一対のボイド領域は絶縁物質で満たされることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記エピタキシャルパターンに隣接した素子分離膜をさらに含み、前記素子分離膜は前記エピタキシャルパターンの上部の表面よりも低い上部の表面を有することを特徴とする請求項１に記載の半導体素子。
【請求項７】
基板と、
前記基板上に配置され、一対の不純物拡散領域及び前記一対の不純物拡散領域の間に形成されたボイド領域を有するエピタキシャルパターンと、
前記一対の不純物拡散領域の間のエピタキシャルパターン上に位置するゲート電極と、を含み、
前記ゲート電極は少なくとも前記ボイド領域と一部重畳することを特徴とする半導体素子。
【請求項８】
前記エピタキシャルパターンは直接前記基板と接触することを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記エピタキシャルパターンはシリコンまたはシリコン−ゲルマニウムを含むことを特徴とする請求項７に記載の半導体素子。
【請求項１０】
前記ゲート電極はポリシリコンまたは金属シリサイドを含むことを特徴とする請求項７に記載の半導体素子。
【請求項１１】
前記ボイド領域は絶縁物質で満たされることを特徴とする請求項７に記載の半導体素子。
【請求項１２】
前記エピタキシャルパターンに隣接した素子分離膜をさらに含み、前記素子分離膜は前記エピタキシャルパターンの上部の表面よりも低い上部の表面を有することを特徴とする請求項７に記載の半導体素子。
【請求項１３】
素子分離領域を具備する半導体基板と、
前記素子分離領域により限定され、前記基板上に配置され、前記素子分離領域とともに空の空間領域を形成するエピタキシャルパターンと、
前記エピタキシャル膜パターン及び前記素子分離領域を横切るゲート電極と、
前記ゲート電極の両側のエピタキシャル膜パターンに形成された不純物拡散領域と、
を含むことを特徴とする半導体素子。
【請求項１４】
前記空の空間領域は前記ゲート電極の下部のエピタキシャル膜パターンと前記基板との間に位置することを特徴とする請求項１３に記載の半導体素子。
【請求項１５】
前記空の空間領域は前記ゲート電極の両側のエピタキシャル膜パターンと前記基板との間に位置することを特徴とする請求項１３に記載の半導体素子。
【請求項１６】
前記素子分離領域は前記空の空間領域に拡張され、それを満たすことを特徴とする請求項１３に記載の半導体素子。
【請求項１７】
前記素子分離領域の上部の表面は前記エピタキシャル膜パターンの上部よりもさらに低いことを特徴とする請求項１３に記載の半導体素子。
【請求項１８】
前記エピタキシャル膜パターンはシリコンまたはシリコン−ゲルマニウムからなることを特徴とする請求項１３に記載の半導体素子。
【請求項１９】
半導体基板上にエピタキシャル犠牲膜パターンを形成する段階と、
前記エピタキシャル犠牲膜パターン及びそれにより露出した基板上にエピタキシャル膜を形成する段階と、
前記エピタキシャル膜、エピタキシャル犠牲膜パターン及び基板の一部の厚さをエッチングして、エピタキシャル膜パターン及び素子分離トレンチを形成する段階と、
前記トレンチにより露出したエッチングされたエピタキシャル犠牲膜パターンを除去する段階と、
前記トレンチを満たし、前記エピタキシャル膜パターンの上部の表面よりもさらに低い素子分離領域を形成する段階と、
前記エピタキシャル膜パターンを横切るゲート電極を形成する段階と、
前記ゲート電極の両側のエピタキシャル膜パターンに不純物拡散領域を形成する段階と、
を含むことを特徴とする半導体素子製造方法。
【請求項２０】
前記エピタキシャル膜パターン及び素子分離トレンチを形成する段階は、
前記エピタキシャル膜上にマスクパターンを形成する段階と、
前記マスクパターンをエッチングマスクとして使用して、前記エピタキシャル膜、エピタキシャル犠牲膜パターン及び基板の一部の厚さをエッチングする段階と、を含み、
前記素子分離領域を形成する段階は、
前記エッチングトレンチを満たすように、前記マスクパターン上に絶縁物質を形成する段階と、
前記マスクパターンが露出するまで前記絶縁物質を平坦化エッチングする段階と、
前記露出したマスクパターンを除去する段階と、
前記エピタキシャル膜パターンよりも低くなるように前記絶縁物質をエッチングする段階と、を含む
ことを特徴とする請求項１９に記載の半導体素子製造方法。
【請求項２１】
前記絶縁物質を形成する段階の前に、
熱酸化工程を進行して、前記エッチングされたエピタキシャル犠牲膜パターン及び前記トレンチ上に熱酸化膜を形成する段階と、
前記熱酸化膜上にライナ窒化膜を形成する段階と、
をさらに含むことを特徴とする請求項２０に記載の半導体素子製造方法。
【請求項２２】
前記絶縁物質は前記エッチングされたエピタキシャル犠牲膜パターンが除去された領域も満たすことを特徴とする請求項１９に記載の半導体素子製造方法。
【請求項２３】
前記エッチングされたエピタキシャル犠牲膜パターンが除去された領域は前記ゲート電極の両側の前記エピタキシャル膜パターンと前記基板との間に位置することを特徴とする請求項１９に記載の半導体素子製造方法。
【請求項２４】
前記エッチングされたエピタキシャル犠牲膜パターンが除去された領域は前記ゲート電極の下部の前記エピタキシャル膜パターンと前記基板との間に位置することを特徴とする請求項１９に記載の半導体素子製造方法。
【請求項２５】
前記エピタキシャル膜はシリコン膜で形成されることを特徴とする請求項１９に記載の半導体素子製造方法。
【請求項２６】
前記エピタキシャル犠牲膜はシリコンと結晶構造が同一であり、格子常数が類似な物質で形成されることを特徴とする請求項２５に記載の半導体素子製造方法。
【請求項２７】
前記エピタキシャル犠牲膜はシリコン−ゲルマニウム、酸化セリウム、フッ化カルシウムのうちのいずれか一つ、またはこれらの組み合わせ膜で形成されることを特徴とする請求項２６に記載の半導体素子製造方法。
【請求項２８】
前記エピタキシャル犠牲膜はシリコン−ゲルマニウム、酸化セリウム、フッ化カルシウムのうちのいずれか一つ、またはこれらの組み合わせ膜で形成されることを特徴とする請求項１９に記載の半導体素子製造方法。
【請求項２９】
前記エピタキシャル犠牲膜はシリコンからなり、前記エピタキシャル膜はシリコン−ゲルマニウムからなることを特徴とする請求項１９に記載の半導体素子製造方法。
【請求項３０】
半導体基板に電気的に接続され、前記半導体基板との間に絶縁領域を形成するように、前記半導体基板上に配置されたエピタキシャルシリコン膜と、
前記エピタキシャルシリコン膜を横切るゲート電極と、
前記ゲート電極の両側のエピタキシャルシリコン膜に形成された不純物拡散領域と、
を含むことを特徴とする半導体素子。
【請求項３１】
前記絶縁領域は前記不純物拡散領域と前記基板との間に位置することを特徴とする請求項３０に記載の半導体素子。
【請求項３２】
前記絶縁領域は前記ゲート電極の下部のエピタキシャルシリコン膜と前記基板との間に位置することを特徴とする請求項３０に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及びその製造方法に関するものであり、さらに詳細には、トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体素子が高性能、高速度、経済的な観点などで持続的に高集積化されることによって、様々な問題点が発生している。例えば、電界効果トランジスタのチャンネルの長さが徐々に短くなることよって発生するパンチスルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）などの短チャンネル効果（ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ）、接合領域と基板との間の寄生キャパシタンス（接合キャパシタンス）増加、漏洩電流の増加などの問題が発生している。
【０００３】
このような問題点を緩和させるため、二重ゲート電界効果トランジスタ技術が紹介されている。二重ゲート電界効果トランジスタ技術はチャンネルの両側にゲート電極が存在するので、ゲート電極のチャンネル制御が両側で起こるようになり、これによって、短チャンネル効果を抑制することができる。しかし、依然として接合領域と基板との間の寄生キャパシタンスび漏洩電流の問題は有している。
【０００４】
このような問題を緩和させるため、シリコン基板上に絶縁膜が位置するＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）を利用した電界効果トランジスタ製造技術が紹介されている。ＳＯＩ電界効果トランジスタ技術はバルクシリコンに活性領域が形成される通常の電界効果トランジスタと異なって活性領域の下部に絶縁膜が位置する。
【０００５】
このようなＳＯＩ電界効果トランジスタは接合漏洩電流の抑制、短チャンネル効果の低減、低い動作電圧及び効果的な素子分離などの長所がある。しかしＳＯＩ技術の場合、素子動作中に発生した熱が抜けることができないか、高エネルギーの熱電子（ｈｏｔ  ｃａｒｒｉｅｒ）がシリコン原子と衝突して作った電子−正孔対が蓄積されるいわゆるフローティングボディー効果（ｆｌｏａｔｉｎｇ  ｂｏｄｙ  ｅｆｆｅｃｔ）が発生し、これによって、しきい値電圧などのような素子特性に変動が生じて、信頼性ある素子動作を確保することができず、基板と絶縁膜との間の熱膨脹係数の差に起因するストレスによる問題などを有している。また、ＳＯＩ電界効果トランジスタ技術は、二つの基板を使用して、これを接着するので、工程単価が上昇し、工程が複雑になる問題点も有している。このため、信頼性ある半導体素子及びその製造方法が切実に求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、短チャンネル効果及びフローティングボディー効果を除去することができる半導体素子及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述の課題を解決するために本発明の一実施の形態による半導体素子は、素子分離領域を具備する半導体基板と、前記素子分離領域によって限定され、前記基板上に配置され、前記素子分離領域とともに空の空間領域を形成するエピタキシャル膜パターンと、前記エピタキシャル膜パターンを横切るゲート電極と、前記ゲート電極の両側のエピタキシャルパターンに形成された不純物拡散領域と、を含む。
【０００８】
一実施の形態において、前記空の空間領域は前記ゲート電極の下部のエピタキシャル膜パターンと前記基板との間に位置する。
【０００９】
一実施の形態において、前記空の空間領域は前記ゲート電極の両側のエピタキシャル膜パターンと前記基板との間に位置する。
【００１０】
一実施の形態において、前記素子分離領域は前記空の空間領域に拡張され、それを満たすことができる。
【００１１】
前記素子分離領域の上部の表面は前記エピタキシャル膜パターンの上部よりもさらに低いことが望ましい。
【００１２】
望ましくは、前記エピタキシャル膜パターンはシリコンからなる。
【００１３】
一実施の形態において、前記素子分離領域は順次に形成された熱酸化膜、窒化膜ライナ及び酸化膜を含む。
【００１４】
このような半導体素子によると、エピタキシャル膜パターンが基板と電気的に接続されると同時に、不純物拡散領域が形成されたエピタキシャル膜パターンと基板との間、またはゲート電極の下部のエピタキシャル膜パターンと基板との間に空の空間領域が存在するので、短チャンネル効果及びフローティングボディー効果を抑制することができ、寄生接合キャパシタンス及び接合漏洩電流を減らすことができる。
【００１５】
前記技術的課題を解決するために本発明の一実施の形態による半導体素子製造方法は、半導体基板上にエピタキシャル犠牲膜パターンを形成し、前記エピタキシャル犠牲膜パターン及びそれにより露出した基板上にエピタキシャル膜を形成し、前記エピタキシャル膜、エピタキシャル犠牲膜パターン及び基板の一部の厚さをエッチングして、エピタキシャル膜パターン及び素子分離トレンチを形成し、前記トレンチによって露出したエッチングされたエピタキシャル犠牲膜パターンを除去し、前記トレンチを満たし、前記エピタキシャル膜パターンの上部の表面よりもさらに低い素子分離領域を形成し、前記エピタキシャル膜パターンを横切るゲート電極を形成し、前記ゲート電極の両側のエピタキシャル膜パターンに不純物拡散領域を形成することを含む。
【００１６】
前記不純物拡散領域はソース／ドレイン領域であり、これらの間、すなわち、ゲート電極の下部のエピタキシャル膜パターンはチャンネル領域になる。
【００１７】
一実施の形態において、前記エピタキシャル膜パターン及び素子分離トレンチを形成することは、前記エピタキシャル膜上にマスクパターンを形成し、前記マスクパターンをエッチングマスクとして使用して、前記エピタキシャル膜、エピタキシャル犠牲膜パターン及び基板の一部の厚さをエッチングすることを含み、前記素子分離領域を形成することは、前記トレンチを満たすように、前記マスクパターン上に絶縁物質を形成し、前記マスクパターンが露出するまで前記絶縁物質を平坦化エッチングし、前記露出したマスクパターンを除去し、前記エピタキシャル膜パターンよりも低くなるように、前記絶縁物質をエッチングすることを含む。この時、一実施の形態において、前記絶縁物質は前記トレンチを満たす時、前記エッチングされたエピタキシャル犠牲膜パターンが除去された領域も満たすことができる。
【００１８】
一実施の形態において、前記エッチングされたエピタキシャル犠牲膜パターンが除去された領域は、前記ゲート電極の両側の前記エピタキシャル膜パターンと前記基板との間に位置する。
【００１９】
一実施の形態において、前記エッチングされたエピタキシャル犠牲膜パターンが除去された領域は、前記ゲート電極の下部の前記エピタキシャル膜パターンと前記基板との間に位置する。
【００２０】
一実施の形態において、前記エピタキシャル膜はシリコンで形成することができる。また前記エピタキシャル膜はシリコン−ゲルマニウムで形成することができる。
【００２１】
一実施の形態において、前記エピタキシャル犠牲膜はシリコンと結晶構造が同一であり、格子定数が類似な物質で形成される。例えば、前記エピタキシャル犠牲膜はシリコン−ゲルマニウムＳｉ−Ｇｅ、酸化セリウムＣｅＯ２、フッ化カルシウムＣａＦ２のうちのいずれか一つまたはこれらの組み合わせで形成することができる。
【００２２】
一実施の形態において、前記絶縁物質を形成する前に、熱酸化工程を進行して前記エッチングされたエピタキシャル犠牲膜パターンの内部及び前記トレンチの内部に熱酸化膜を形成し、前記熱酸化膜上にライナ窒化膜を形成することをさらに含むことができる。
【００２３】
上述の半導体素子製造方法によると、エピタキシャル犠牲膜及びエピタキシャル膜を適切な厚さを有するように形成することによって、漏洩電流及び寄生キャパシタンスを減らすことができ、不純物拡散領域の深さを容易に調節することができる。したがって、素子特性に適する深さの不純物拡散領域を容易に形成することができる。また、ゲート電極の下部のエピタキシャル膜パターン、すなわちチャンネルが形成される領域がエッチング損傷されないので、信頼性あるチャンネルを形成することができる。
【００２４】
一方、前記エッチングされたエピタキシャル犠牲膜パターンが除去された領域が前記ゲート電極の両側の前記エピタキシャル膜パターンと前記基板との間に位置する場合、前記不純物拡散領域を形成するためのイオン注入工程はより広い工程窓（ｐｒｏｃｅｓｓ  ｗｉｎｄｏｗ）を有するようになる。
【００２５】
前記技術的課題を解決するために本発明の一実施の形態による半導体素子は、半導体基板に電気的に接続され、前記半導体基板との間に絶縁領域を形成するように、前記半導体基板上に配置されたエピタキシャルシリコン膜と、前記エピタキシャルシリコン膜を横切るゲート電極と、前記ゲート電極の両側のエピタキシャルシリコン膜に形成された不純物拡散領域と、を含む。
【００２６】
一実施の形態において、前記絶縁領域は前記不純物拡散領域と前記基板との間に位置する。
【００２７】
一実施の形態において、前記絶縁領域は前記ゲート電極の下部のエピタキシャルシリコン膜と前記基板との間に位置する。
【発明の効果】
【００２８】
本発明によると、不純物拡散領域と基板との間に、またはチャンネル領域と基板との間に絶縁性領域があるので、短いチャンネル効果を防止することができる。さらに、ＳＯＩ技術を適用しなくても、これを実現することができるので、工程が簡単になり、工程費用を低減することができる。
【００２９】
また、エピタキシャル膜パターンが基板と接触するので、フローティングボディー効果を抑制することができる。
【発明を実施するための最良の形態】
【００３０】
以下、添付の図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明は、ここで説明される実施の形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施の形態は開示された内容が徹底し、完全になれるように、そして当業者に本発明の思想が十分に伝達されるように提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また層が他の層または基板上にあると言及される場合に、それは他の層または基板上に直接形成することができるもの、またはそれらの間に第３の層を介在させることもできるものである。
【００３１】
先ず、図１Ａ及び図１Ｂを参照すると、本発明による半導体素子は基板３０１を具備する。前記基板３０１はシリコン元素を含む半導体基板である。前記基板３０１に素子分離領域３１７ａが存在する。前記素子分離領域３１７ａは例えば酸化膜であり得る。前記基板３０１上にエピタキシャル膜パターン３０５ａが接触する。前記エピタキシャル膜パターン３０５ａはエピタキシャルシリコンまたはエピタキシャルシリコン−ゲルマニウムであり得る。前記エピタキシャル膜パターン３０５ａは前記素子分離領域３１７ａによって限定される。すなわち図示しないが、隣接したエピタキシャル膜パターンは前記素子分離領域によって互いに電気的に隔離される。エピタキシャル膜パターン３０５ａの両側に不純物イオンが注入された不純物拡散領域３２１が存在する。前記不純物拡散領域３２１の下部に絶縁領域として空の空間領域３１１が存在する。前記エピタキシャル膜パターン３０５ａ上に、すなわち前記不純物拡散領域３２１の間のエピタキシャル膜パターン（チャンネル領域）の上部をゲート電極３１９が横切って走り、前記素子分離領域３１７ａも通る。前記ゲート電極３１９はポリシリコンであるか、ここに金属シリサイドが積層された多層電極であるか、または金属電極であり得る。
【００３２】
本実施の形態によると、前記エピタキシャル膜パターン３０５ａ、具体的には前記不純物拡散領域３２１の間のエピタキシャル膜パターンが前記基板３０１と直接的に接する。また、前記不純物拡散領域３２１と前記基板３０１との間には空の空間領域３１１が位置している。したがって、短チャンネル効果及びフローティングボディー効果を有効に抑制することができる。また、不純物拡散領域３２１と基板３１０との間の接合キャパシタンス（ｊｕｎｃｔｉｏｎ  ｃａｐａｃｉｔａｎｃｅ）が根本的に発生しない。
【００３３】
本実施の形態による半導体素子では、前記空の空間領域３１１に熱酸化膜３１３及びライナ窒化膜３１５が前記空の空間領域３１１の一部を満たすようにさらに存在することができる。同様に、前記素子分離領域３１７ａと前記基板３０１との間に前記熱酸化膜３１３及び前記ライナ窒化膜３１５がさらに存在することができる。
【００３４】
また前記空の空間領域３１１は絶縁膜で完全に満たされることができる。望ましくは、前記素子分離領域３１７ａが横に拡張されて前記空の空間領域３１１を完全に満たす。
【００３５】
望ましくは、前記素子分離領域３１７ａは前記エピタキシャル膜パターン３０５ａの上部の表面よりもさらに低い。これによって、ゲートが前記エピタキシャル膜パターン３０５ａの上部及び両側面を通るようになって、ゲートのチャンネル制御が前記エピタキシャル膜パターン３０５ａの上部及び両側面を通じて可能になって、短チャンネル効果の低減に一層効果的である。また有効チャンネル領域が増加して電流の流れが増加するようになる。
【００３６】
図２Ａ及び図２Ｂは本発明のまた他の実施の形態による半導体素子を各々示す斜視図及び断面図であって、図２Ｂは図２ＡのＩＩ−ＩＩ′線に沿って切断した断面図である。
【００３７】
前に説明した実施の形態と異なって、空の空間領域１１１１または絶縁領域は不純物拡散領域１１２１の間のエピタキシャル膜パターンの下に存在する。また前記不純物拡散領域１１２１の下のエピタキシャル膜パターンは前記基板１１０１と接触する。
【００３８】
具体的に、図２Ａ及び図２Ｂを参照すると、本実施の形態による半導体素子は基板１１０１を具備する。前記基板１１０１に素子分離領域１１１７ａが存在する。前記基板１１０１上にエピタキシャル膜パターン１１０５ａが存在する。前記エピタキシャル膜パターン１１０５ａの両側が前記基板１１０１と接触する。前記エピタキシャル膜パターン１１０５ａの両側に不純物イオンが注入された不純物拡散領域１１２１が存在する。前記不純物拡散領域１１２１の間のエピタキシャル膜パターンの下部に空の空間領域１１１１が存在し、その上部をゲート電極１１１９が通る。前記エピタキシャル膜パターン１１０５ａは前記素子分離領域１１１７ａによって限定される。
【００３９】
本実施の形態によると、前記不純物拡散領域１１２１の間のエピタキシャル膜パターン、すなわちチャンネル領域の下部に空の空間領域１１１１が存在するので、短チャンネル効果を有効に抑制することができる。また前記不純物拡散領域１１２１の下のエピタキシャル膜パターンが前記基板１１０１と接触するので、フローティングボディー効果を有効に抑制することができる。
【００４０】
本実施の形態による半導体素子では、前記空の空間領域１１１１に熱酸化膜１１１３及びライナ窒化膜１１１５が前記空の空間領域１１１１の一部を満たすようにさらに存在することができる。同様に、前記素子分離領域１１１７ａと前記基板１１０１との間に前記熱酸化膜１１１３及び前記ライナ窒化膜１１１５がさらに存在することができる。
【００４１】
また前記空の空間領域１１１１は絶縁膜で完全に満たすことができる。望ましくは、前記素子分離領域１１１７ａが横に拡張されて前記空の空間領域１１１１を完全に満たす。
【００４２】
望ましくは、前記素子分離領域１１１７ａは前記エピタキシャル膜パターン１１０５ａの上部の表面よりもさらに低い。これによって、ゲートが前記エピタキシャル膜パターン１１０５ａの上部及び両側面を通るようになって、ゲートのチャンネル制御が前記エピタキシャル膜パターン１１０５ａの上部及び両側面を通じて可能になって、短いチャンネル効果の低減に一層効果的である。また有効チャンネル領域が増加して電流の流れが増加するようになる。
【００４３】
以下、上述の半導体素子を製造する方法に対して説明する。
【００４４】
先ず、図３Ａ乃至図１０Ａ及び図３Ｂ乃至図１０Ｂを参照して、図１Ａ及び図１Ｂに示した半導体素子を製造する方法に対して説明する。
【００４５】
図３Ａ及び図３Ｂを参照すると、基板３０１上にエピタキシャル犠牲膜３０３を形成する。前記基板３０１はシリコン元素を含有する半導体基板であり得る。前記エピタキシャル犠牲膜３０３は後続工程で形成されるエピタキシャル膜（図５Ａ及び図５Ｂの参照番号３０５）がよく成長することができる結晶構造及び結晶格子を有する物質で形成することが望ましい。例えば、エピタキシャル膜がシリコンで形成される場合、前記エピタキシャル犠牲膜３０３は単結晶シリコン、すなわちエピタキシャルシリコンがよく成長することができる膜で形成することが望ましい。すなわち、前記エピタキシャル犠牲膜３０３はシリコンと結晶構造が同一であり、格子常数が類似な物質で形成することが望ましい。一例として、シリコン−ゲルマニウムＳｉ−Ｇｅ、酸化セリウムＣｅＯ２、フッ化カルシウムＣａＦ２のうちのいずれか一つ、またはこれらの組み合わせ膜で形成することができる。しかし、これらは単純に一例として列挙しただけであり、後述のエピタキシャル膜に対してエッチング選択比を有し、エピタキシャル膜がよく成長することができる膜であれば、どれも可能である。
【００４６】
例えば、シリコン−ゲルマニウムエピタキシャル犠牲膜の場合、ＤＣＳ（ＤｉｃｈｌｏｒｏＳｉｌａｎｅ）、ＧｅＨ４、ＨＣｌ、Ｈ２などのソースガスを使用して形成することができる。ここで、前記エピタキシャル犠牲膜３０３の厚さに従って前記基板３０１と後続工程で形成された不純物拡散領域（図１Ａ及び図１Ｂの参照番号３２１）との間に介在する空の空間領域、または絶縁領域の厚さが左右される。したがって、素子の特性に適する空の空間領域、または絶縁領域は前記エピタキシャル犠牲膜３０３の厚さを適切に調節すれば、容易に形成することができる。
【００４７】
次に、図４Ａ及び図４Ｂを参照して、前記エピタキシャル犠牲膜３０３をパターニングして前記基板３０１の一定の領域を露出させるエピタキシャル犠牲膜パターン３０３ａを形成する。すなわち、前記エピタキシャル犠牲膜パターン３０３ａによって前記基板３０１の一定の領域を露出させる溝３０４が定義される。
【００４８】
次に、図５Ａ及び図５Ｂを参照して、前記露出した基板３０１及び前記エピタキシャル犠牲膜パターン３０３ａ上に上部が平坦なエピタキシャル膜３０５を形成する。このような上部が平坦なエピタキシャル膜は上部が平坦になるように、エピタキシャル膜を成長させて形成することができる。もし、エピタキシャル成長により上部が平坦ではない場合、平坦化工程を進行して、その上部を平坦化させることができる。しかし、上部が平坦ではなくても関係ない。例えば、前記エピタキシャル膜３０５はシリコン膜である。これによって、前記エピタキシャル膜３０５は前記溝３０４を満たしながら、前記基板３０１と接触し、また前記エピタキシャル犠牲膜パターン３０３ａ上にも形成される。
【００４９】
シリコン−ゲルマニウムＳｉ−Ｇｅ、酸化セリウムＣｅＯ２、フッ化カルシウムＣａＦ２などで前記エピタキシャル犠牲膜３０３を形成する場合、前記エピタキシャル膜３０５はシリコン膜で形成することが望ましい。
【００５０】
または、前記エピタキシャル犠牲膜３０３をシリコンで形成する場合、前記エピタキシャル膜３０５はシリコン−ゲルマニウムで形成することが望ましい。
【００５１】
次に、図６Ａ及び図６Ｂを参照すると、前記エピタキシャル膜３０５上にマスクパターン３０７ａを形成する。前記マスクパターン３０７ａによって覆われたエピタキシャル膜３０５は活性領域であり、そうではない部分は素子分離領域になる。前記マスクパターン３０７ａは前記溝３０４を横切るように形成される。
【００５２】
次に、図７Ａ及び図７Ｂを参照すると、前記基板３０１の一部の厚さをエッチングするまで前記マスクパターン３０７ａをエッチングマスクとして使用して異方性エッチング工程を進行する。これによって、前記マスクパターン３０７ａによって覆われないエピタキシャル膜３０５、前記エピタキシャル犠牲膜パターン３０３ａ及び前記基板３０１の一部の厚さが除去されて、素子分離用トレンチ３０９が形成される。これとともに、前記トレンチ３０９によってエピタキシャル膜パターン３０５ａ及びエッチングされたエピタキシャル犠牲膜パターン３０３ａ′が定義される。
【００５３】
次に、図８Ａ及び図８Ｂを参照すると、前記トレンチ３０９によって露出した前記エッチングされたエピタキシャル犠牲膜パターン３０３ａ′を選択的に除去する。その結果、前記エッチングされたエピタキシャル犠牲膜パターン３０３ａ′に対応する空の空間領域３１１が形成され、前記空の空間領域３１１は前記トレンチ３０９と連結される。結局、前記トレンチ３０９及び前記空の空間領域３１１によって前記基板及び前記エピタキシャル膜パターンが露出する。
【００５４】
次に、図９Ａ及び図９Ｂを参照して、前記トレンチ３０９を満たす素子分離領域３１７を形成する。前記素子分離領域３１７は前記トレンチ３０９を満たすように前記マスクパターン３０７ａ上に絶縁物質を形成した後、前記マスクパターン３０７ａが露出するまで平坦化工程を進行することによって形成される。前記平坦化工程で、例えば、ＣＭＰまたはエッチバック工程を使用することができる。望ましくは、前記絶縁物質を形成する前に、熱酸化工程を進行して熱酸化膜３１３を形成し、前記熱酸化膜３１３上にライナ窒化膜３１５を形成する。この時、前記熱酸化膜３１３及びライナ窒化膜３１５は前記トレンチ３０９の内部だけではなく、前記空の空間領域３１１の内部にも形成される。
【００５５】
次に、図１０Ａ及び図１０Ｂを参照すると、露出した前記マスクパターン３０７ａを選択的に除去した後、前記素子分離領域３１７をエッチバックして、その上部が前記エピタキシャル膜パターン３０５ａよりも低い素子分離領域３１７ａになるようにする。工程に従って、前記素子分離領域３１７は洗浄工程などで自然にエッチバックすることができる。
【００５６】
次に、図１Ａ及び図１Ｂに示したように、前記エピタキシャル膜パターン３０５ａを横切るゲート電極３１９を形成する。ここで、前記ゲート電極３１９は前記空の空間領域３１１の間のエピタキシャル膜パターンの上部を横切る。後続工程で、前記ゲート電極不純物イオンを注入し熱処理して、前記空の空間領域３１１の上部のエピタキシャル膜パターンに不純物拡散領域３２１を形成する。ここで、前記不純物拡散領域３２１のためのイオン注入時、ゲートも同時にドーピングすることができる。前記不純物拡散領域３２１はソース及びドレイン領域である。
【００５７】
ここで、前記エピタキシャル膜パターン３０５ａの厚さに従って前記不純物拡散領域３２１の深さが左右される。したがって、前記エピタキシャル膜パターン３０５ａの厚さを適切に調節すれば、素子の特性に適する不純物拡散領域を形成することができる。また、ゲート電極３１９の両側のエピタキシャル膜パターンと基板との間に空の空間が存在するので、前記不純物拡散領域３２１を形成するためのイオン注入工程及び熱処理工程の工程窓（ｐｒｏｃｅｓｓ  ｗｉｎｄｏｗ）が増加する。すなわち、不純物イオン注入工程及び熱処理工程の条件に関係なく、前記不純物拡散領域３２１は前記空の空間領域３１１によって、それらの上部に限定される。
【００５８】
図１１Ａ乃至図１７Ａ及び図１１Ｂ乃至図１７Ｂを参照して、図２Ａ及び図２Ｂに示した半導体素子製造方法を説明する。
【００５９】
先ず、図３Ａ及び図３Ｂに示したように、基板１１０１上にエピタキシャル犠牲膜を形成した後、これをパターニングして図１１Ａ及び図１１Ｂに示したように、エピタキシャル犠牲膜パターン１１０３ａを形成する。前に説明した実施の形態と反対に、前記エピタキシャル犠牲膜パターン１１０３ａは図４Ａ及び図４Ｂの溝３０４に対応するパターンを有する。すなわち、図４Ａ及び図４Ｂの溝３０４に対応する部分だけがパターニングを通じて残存して前記エピタキシャル犠牲膜パターン１１０３ａになる。
【００６０】
次に、図１２Ａ及び図１２Ｂを参照すると、前記エピタキシャル犠牲膜パターン１１０３ａ及び露出した基板１１０１上に上部が平坦なエピタキシャル膜１１０５を形成する。前記エピタキシャル膜１１０５は望ましくはシリコン膜である。
【００６１】
次に、図１３Ａ及び図１３Ｂを参照すると、前記エピタキシャル膜パターン１１０５上にマスクパターン１１０７ａを形成する。前記マスクパターン１１０７ａによって覆われたエピタキシャル膜１１０５は活性領域であり、そうではない部分は素子分離領域になる。前記マスクパターン１１０７ａは前記エピタキシャル膜パターン１１０３ａを横切るように形成される。
【００６２】
次に、図１４Ａ及び図１４Ｂを参照すると、前記マスクパターン１１０７ａにより露出したエピタキシャル膜１１０５、及びその下部のエピタキシャル犠牲膜パターン１１０３ａ、そして基板の一部の厚さをエッチングして除去する。その結果、エピタキシャル膜パターン１１０５ａ及びエッチングされたエピタキシャル犠牲膜パターン１１０３ａ′が形成される。一方、前記マスクパターン１１０７ａにより除去された領域は素子分離用トレンチ１１０９を限定する。すなわち、前記トレンチ１１０９は前記エピタキシャル膜パターン１１０５ａ及びエッチングされたエピタキシャル犠牲膜パターン１１０３ａ′、そして前記基板１１０１の一部を露出させる。
【００６３】
次に、図１５Ａ及び図１５Ｂを参照すると、前記トレンチ１１０９により露出したエッチングされたエピタキシャル犠牲膜パターン１１０３ａ′を除去する。これによって、前記エッチングされたエピタキシャル犠牲膜パターン１１０３ａ′が除去された領域は空の空間領域１１１１になる。
【００６４】
次に、図１６Ａ及び図１６Ｂを参照すると、前に説明した実施の形態と同様に前記トレンチ１１０９を満たす素子分離領域１１１７を形成する。前記素子分離領域１１１７は前記トレンチ１１０９を満たすように、前記マスクパターン１１０７ａ上に絶縁物質を形成した後、前記マスクパターン１１０７ａが露出するまで平坦化工程を進行することによって形成される。前記平坦化工程としては、例えば、ＣＭＰまたはエッチバック工程を使用することができる。望ましくは、前記絶縁物質を形成する前に、熱酸化工程を進行して熱酸化膜１１１３を形成し、前記熱酸化膜１１１３上にライナ窒化膜１１１５を形成する。この時、前記熱酸化膜１１１３及びライナ窒化膜１１１５は前記トレンチ１１０９の内部だけではなく、前記空の空間領域１１１１の内部にも形成される。
【００６５】
次に、図１７Ａ及び図１７Ｂを参照すると、露出した前記マスクパターン１１０７ａを選択的に除去した後、前記素子分離領域１１１７をエッチバックして、その上部が前記エピタキシャル膜パターン１１０５ａよりも低い素子分離領域１１１７ａになるようにする。
【００６６】
次に、図２Ａ及び図２Ｂに示したように、前記エピタキシャル膜パターン１１０５ａを横切るゲート電極１１１９を形成する。ここで、前記ゲート電極１１１９は前記空の空間領域１１１１の上のエピタキシャル膜パターンの上部を横切る。後続工程で、前記ゲート電極をマスクとして使用して不純物イオンを注入し、熱処理して前記空の空間領域１１１１の両側のエピタキシャル膜パターン（すなわち、ゲート電極の両側のエピタキシャル膜パターン）に不純物拡散領域１１２１を形成する。前記不純物拡散領域１１２１はソース及びドレイン領域である。
【００６７】
今まで、本発明に対して、その望ましい実施の形態を中心に察した。本発明が属する技術分野で、通常の知識を持つ者は、本発明が本発明の本質的な特性から逸脱しない範囲内で、変形された形態で実現され得ることを理解することができるであろう。したがって、本開示された実施の形態は限定的な観点ではなく、説明的な観点で考慮されなければならない。本発明の範囲は上述の説明ではなく、特許請求の範囲に示しており、それと同等な範囲にあるすべての差は本発明に含まれたことと解釈されなければならないであろう。
【図面の簡単な説明】
【００６８】
【図１Ａ】本明の一実施の形態による半導体素子を概略的に示す斜視図である。
【図１Ｂ】図１ＡのＩ−Ｉ′線に沿って切断した半導体素子の断面図である。
【図２Ａ】本発明の他の実施の形態による半導体素子を概略的に示した斜視図である。
【図２Ｂ】図２ＡのＩＩ−ＩＩ′線に沿って切断した半導体素子の断面図である。
【図３Ａ】図１Ａに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の斜視図である。
【図３Ｂ】図１Ｂに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の断面図である。
【図４Ａ】図１Ａに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の斜視図である。
【図４Ｂ】図１Ｂに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の断面図である。
【図５Ａ】図１Ａに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の斜視図である。
【図５Ｂ】図１Ｂに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の断面図である。
【図６Ａ】図１Ａに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の斜視図である。
【図６Ｂ】図１Ｂに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の断面図である。
【図７Ａ】図１Ａに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の斜視図である。
【図７Ｂ】図１Ｂに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の断面図である。
【図８Ａ】図１Ａに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の斜視図である。
【図８Ｂ】図１Ｂに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の断面図である。
【図９Ａ】図１Ａに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の斜視図である。
【図９Ｂ】図１Ｂに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の断面図である。
【図１０Ａ】図１Ａに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の斜視図である。
【図１０Ｂ】図１Ｂに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の断面図である。
【図１１Ａ】図３Ａに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の斜視図である。
【図１１Ｂ】図３Ｂに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の断面図である。
【図１２Ａ】図３Ａに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の斜視図である。
【図１２Ｂ】図３Ｂに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の断面図である。
【図１３Ａ】図３Ａに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の斜視図である。
【図１３Ｂ】図３Ｂに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の断面図である。
【図１４Ａ】図３Ａに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の斜視図である。
【図１４Ｂ】図３Ｂに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の断面図である。
【図１５Ａ】図３Ａに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の斜視図である。
【図１５Ｂ】図３Ｂに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の断面図である。
【図１６Ａ】図３Ａに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の斜視図である。
【図１６Ｂ】図３Ｂに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の断面図である。
【図１７Ａ】図３Ａに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の斜視図である。
【図１７Ｂ】図３Ｂに示した半導体素子を製造する方法を説明するため工程順序に従って羅列した半導体基板の断面図である。
【符号の説明】
【００６９】
３０１，１１０１  基板
３０３，１１０３  エピタキシャル犠牲膜
３０３ａ，１１０３ａ  エピタキシャル犠牲膜パターン
３０５，１１０５  エピタキシャル膜
３０５ａ，１１０５ａ  エピタキシャル膜パターン
３０７ａ，１１０７ａ  マスクパターン
３００，１１０９  トレンチ
３１１，１１１１  空の空間領域
３１３，１１１３  熱酸化膜
３１５，１１１５  ライナ窒化膜
３１７，１１１７  素子分離領域
３１９，１１１９  ゲート電極
３２１，１１２１  不純物拡散領域
【図１Ａ】
2004336052.tif 000003
【図１Ｂ】
2004336052.tif 000004
【図２Ａ】
2004336052.tif 000005
【図２Ｂ】
2004336052.tif 000006
【図３Ａ】
2004336052.tif 000007
【図３Ｂ】
2004336052.tif 000008
【図４Ａ】
2004336052.tif 000009
【図４Ｂ】
2004336052.tif 000010
【図５Ａ】
2004336052.tif 000011
【図５Ｂ】
2004336052.tif 000012
【図６Ａ】
2004336052.tif 000013
【図６Ｂ】
2004336052.tif 000014
【図７Ａ】
2004336052.tif 000015
【図７Ｂ】
2004336052.tif 000016
【図８Ａ】
2004336052.tif 000017
【図８Ｂ】
2004336052.tif 000018
【図９Ａ】
2004336052.tif 000019
【図９Ｂ】
2004336052.tif 000020
【図１０Ａ】
2004336052.tif 000021
【図１０Ｂ】
2004336052.tif 000022
【図１１Ａ】
2004336052.tif 000023
【図１１Ｂ】
2004336052.tif 000024
【図１２Ａ】
2004336052.tif 000025
【図１２Ｂ】
2004336052.tif 000026
【図１３Ａ】
2004336052.tif 000027
【図１３Ｂ】
2004336052.tif 000028
【図１４Ａ】
2004336052.tif 000029
【図１４Ｂ】
2004336052.tif 000030
【図１５Ａ】
2004336052.tif 000031
【図１５Ｂ】
2004336052.tif 000032
【図１６Ａ】
2004336052.tif 000033
【図１６Ｂ】
2004336052.tif 000034
【図１７Ａ】
2004336052.tif 000035
【図１７Ｂ】
2004336052.tif 000036