(57)【要約】【課題】キャパシタ下部電極の配向強度を従来よりも高くすることができる半導体装置の製造方法を提供すること。【解決手段】シリコン（半導体）基板１の上方に層間絶縁膜１０を形成する工程と、室温よりも高く且つ３００℃よりも低い温度に基板温度を保持しながら下部電極用導電膜１１の下側層１１ａを層間絶縁膜１０上に形成する工程と、下部電極用導電膜１１の上側層１１ｂを下側層１１ａ上に形成し、該上側層１１ｂと下側層１１ａとを下部電極用導電膜１１とする工程と、下部電極用導電膜１１上に強誘電体膜１２を形成する工程と、強誘電体膜１２上に上部電極用導電膜１３を形成する工程と、上部電極用導電膜１３、強誘電体膜１２、及び下部電極用導電膜１１をパターニングして強誘電体キャパシタＱを形成する工程と、を有することを特徴とする半導体装置の製造方法による。【選択図】  図２
2004288696.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に絶縁膜を形成する工程と、
室温よりも高く且つ３００℃よりも低い温度に基板温度を保持しながら下部電極用導電膜の下側層を前記絶縁膜上に形成する工程と、
前記下部電極用導電膜の上側層を前記下側層上に形成し、該上側層と下側層とを前記下部電極用導電膜とする工程と、
前記下部電極用導電膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極用導電膜を形成する工程と、
前記上部電極用導電膜、前記強誘電体膜、及び前記下部電極用導電膜をパターニングして強誘電体キャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記下部電極用導電膜の下側層をスパッタ法により形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記下部電極用導電膜の下側層として、チタン層、又はチタンと貴金属との合金層を形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記下部電極用導電膜の下側層の配向方向は（００２）方向であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記下部電極用導電膜の上側層の配向方向は（２２２）方向であることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記下部電極用導電膜の下側層を形成する前に、前記絶縁膜の表面をＮＨ３プラズマに曝して改質することを特徴とする請求項１乃至請求項５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、強誘電体キャパシタを備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報が残存する不揮発性メモリには幾つかのタイプがあるが、中でもＦｅＲＡＭ  （Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）はその高速動作と低電圧動作とにより近年注目されている。
【０００３】
ＦｅＲＡＭは、下部電極、キャパシタ強誘電体膜、及び上部電極をこの順に積層してなる強誘電体キャパシタを備え、キャパシタ強誘電体膜の二つの分極方向をそれぞれ「０」、「１」に対応させることで情報を記憶する。「０」、「１」の分別は、キャパシタ強誘電体膜の分極量が大きい程容易となるが、そのためには良好な結晶性がキャパシタ強誘電体膜に要求される。
【０００４】
一般的に使用されるキャパシタ強誘電体膜としてはＰＺＴ（Ｐｂ（Ｚｒｘ，  Ｔｉ１−ｘ）Ｏ３）膜があり、このＰＺＴ膜は（００１）方向に分極する。従って、ＰＺＴ膜では、その配向を（００１）方向に揃えることにより自発分極を最大にできるが、通常は（００１）方向へ配向を揃えることはできず、代わりに（１１１）方向へ配向を揃えることにより自発分極を稼ぐのが一般的である。
【０００５】
ＰＺＴ膜の配向は下部電極の配向と同じ方向となり、更にその配向強度も下部電極の配向が強くなるほど大きくなる。よって、ＰＺＴ膜の自発分極を大きくするには、ＰＺＴ（１１１）と同じ方向に強く配向した材料で下部電極を構成すればよく、通常は、（１１１）方向と同方向である（２２２）方向に配向したＰｔ膜を下部電極に採用する。
【０００６】
ところが、Ｐｔ膜を絶縁膜上に直接形成するとＰｔ膜がその絶縁膜から剥がれ易くなるので、特許文献１のように、Ｔｉ（チタン）膜等の密着膜の上にＰｔ膜を形成し、これらＴｉ膜とＰｔ膜とで下部電極を構成することが提案されている。
【０００７】
その場合、Ｔｉ膜の配向性は、その上のＰｔ膜の配向に影響を与え、最終的にはキャパシタ強誘電体膜の配向性を左右することになるので、（００２）方向に強い配向を持ったＴｉ膜を成膜する方法が望まれている。
【０００８】
例えば、非特許文献１には、基板を３５０℃に加熱し、Ｔｉのスパッタ雰囲気中にＨ２Ｏを添加することにより、Ｔｉ膜の（００２）方向の配向を高める方法とその実験結果とが開示されている。
【０００９】
【特許文献１】
特開平９−５３１８８号公報
【非特許文献１】
Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．３６  （１９９７）  ｐｐ．  Ｌ１５４−Ｌ１５７  Ｐａｒｔ２，  Ｎｏ．２Ａ，  Ｆｅｂｒｕａｒｙ  １９９７
【００１０】
【発明が解決しようとする課題】
上記した従来例のうち、特許文献１は、チタン酸鉛系強誘電体薄膜の下地となるＰｔ膜を（２００）方向に配向させることにより、その上の強誘電体薄膜をその分極方向であるｃ軸方向に配向させ、該強誘電体薄膜の自発分極を最大にする方法を提案している。
【００１１】
しかしながら、特許文献１によると、Ｐｔ膜を（２００）方向に配向させるために（ｉ）Ｐｔ−Ｐｂ合金薄膜の形成、（ｉｉ）Ｐｔ−Ｐｂ合金薄膜の酸化、（ｉｉｉ）該酸化で形成されたＰｂＯ層の除去、という複雑なステップを必要とするので、ＦｅＲＡＭのプロセスが煩雑になってしまう。
【００１２】
よって、プロセスの煩雑化の防止と、ＰＺＴ膜の自発分極の増大とを両立させるには、配向し難い（２００）方向にＰｔ膜を無理に配向させるよりも、配向し易い（２２２）方向にＰｔ膜を強く配向させるのが好ましく、そのためには下地のＴｉ膜の配向も強くする必要がある。
【００１３】
本発明の目的は、簡便な方法で、キャパシタ下部電極の配向強度を従来よりも高くすることができる半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の一観点によれば、半導体基板の上方に絶縁膜を形成する工程と、室温よりも高く且つ３００℃よりも低い温度に基板温度を保持しながら下部電極用導電膜の下側層を前記絶縁膜上に形成する工程と、前記下部電極用導電膜の上側層を前記下側層上に形成し、該上側層と下側層とを前記下部電極用導電膜とする工程と、前記下部電極用導電膜上に強誘電体膜を形成する工程と、前記強誘電体膜上に上部電極用導電膜を形成する工程と、前記上部電極用導電膜、前記強誘電体膜、及び前記下部電極用導電膜をパターニングして強誘電体キャパシタを形成する工程と、を有する半導体装置の製造方法が提供される。
【００１５】
次に、本発明の作用について説明する。
【００１６】
本発明によれば、下部電極用導電膜の下側層を成膜する際、室温よりも高く且つ３００℃よりも低い温度に基板温度を保持するが、このようにすることで特定方向への強い配向が下側層に誘起され、それにつられて上側層の配向強度も強められることが実験により明らかとなった。その結果、上側層の上に形成される強誘電体層の配向も大きくなるので、自発分極量の大きな強誘電体キャパシタを安定して量産することが可能となる。
【００１７】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
【００１８】
図１〜図１０は、本発明の実施形態に係る半導体装置の形成工程を示す断面図である。
【００１９】
まず、図１に示す断面構造を形成するまでの工程を説明する。
【００２０】
ｎ型又はｐ型のシリコン（半導体）基板１表面に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により素子分離絶縁膜２を形成する。素子分離絶縁膜２としてＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を採用してもよい。
【００２１】
そのような素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域における所定の活性領域（トランジスタ形成領域）にｐウェル３を形成する。
【００２２】
その後、シリコン基板１の活性領域表面を熱酸化してシリコン酸化膜を形成してこれをゲート絶縁膜４として用いる。
【００２３】
次に、シリコン基板１の上側全面に多結晶シリコン又は高融点金属シリサイドからなる導電膜を形成する。その後に、導電膜をフォトリソグラフィー法により所定の形状にパターニングして、ゲート絶縁膜４上にゲート電極５ａ，５ｂを形成する。メモリセル領域における１つのｐウェル３上には２つのゲート電極５ａ，５ｂがほぼ平行に配置される。それらのゲート電極５ａ，５ｂはワード線の一部を構成する。
【００２４】
続いて、ゲート電極５ａ，５ｂの両側のｐウェル３内にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース／ドレインとなるｎ型不純物拡散領域６ａ，６ｂを形成する。さらに、シリコン基板１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極５ａ，５ｂの両側部分に側壁絶縁膜７として残す。その絶縁膜は、例えばＣＶＤ法により形成された酸化シリコン（ＳｉＯ２）膜である。
【００２５】
さらに、ゲート電極５ａ，５ｂと側壁絶縁膜７をマスクに使用して、ウェル３内に再びｎ型不純物イオンを注入することによりｎ型不拡散領域６ａ，６ｂをＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造にする。なお、１つのｐウェル３において、２つのゲート電極５ａの間に挟まれるｎ型不純物拡散領域６ｂは後述するビット線に電気的に接続され、また、ｐウェル３の両側の２つの不純物拡散領域６ａは後述するキャパシタ上部電極に電気的に接続される。
【００２６】
以上のように、メモリセル領域のｐウェル３では、ゲート電極５ａ，５ｂとｎ型不純物拡散領域６ａ，６ｂ等によって２つのｎ型ＭＯＳＦＥＴが構成される。
【００２７】
次に、全面に高融点金属膜を形成した後に、この高融点金属膜を加熱してｐ型不純物拡散領域６ａ，６ｂの表面にそれぞれ高融点金属シリサイド層８ａ，８ｂを形成する。その後、ウエットエッチングにより未反応の高融点金属膜を除去する。
【００２８】
さらに、プラズマＣＶＤ法により、ＭＯＳトランジスタを覆うカバー膜９として酸窒化シリコン（ＳｉＯＮ）膜をシリコン基板１の全面に約２００ｎｍの厚さに形成する。さらに、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第１の層間絶縁膜１０として二酸化シリコン（ＳｉＯ２）をカバー膜９上に約１．０μｍの厚さに成長する。続いて、第１の層間絶縁膜１０を化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により研磨してその上面を平坦化する。
【００２９】
次に、図２（ａ）に示す構造を形成するまでの工程を説明する。
【００３０】
まず、不図示のＴｉスパッタチャンバ内のヒーターステージ上にシリコン基板１を載置し、基板温度を室温（２０℃）よりも高い温度、例えば１５０℃に加熱して安定させる。その基板温度の上限は、特に限定されないが、３００℃よりも低い温度であるのが好ましい。
【００３１】
更に、不図示の真空ポンプでチャンバ内を排気しながら、スパッタガスとしてＡｒを５０ｓｃｃｍの流量でチャンバ内に供給し、チャンバ内の圧力を例えば３．４×１０−１Ｐａに保持する。
【００３２】
そして、チャンバ内の雰囲気が安定したところで、パワーが２．０ｋＷのＤＣ電力をＴｉターゲットに印加し、ＤＣマグネトロンスパッタ法によるＴｉのスパッタリングを開始する。この状態を例えば１５秒間維持することによりＴｉ膜を第１の層間絶縁膜１０上に厚さ５〜５０ｎｍ、例えば約２０ｎｍに形成し、それを下部電極用導電膜の下側層１１ａとする。
【００３３】
この下側層１１ａは、後述の下部電極と第１の層間絶縁膜１０との密着性を向上させ、下部電極が第１の層間絶縁膜１０から剥がれるのを防止する働きがある。
【００３４】
なお、下側層１１ａとしては、Ｔｉ膜に代えて、Ｔｉと貴金属との合金よりなる合金膜を形成してもよい。そのような合金膜としては、例えば、Ｐｔ−Ｔｉ合金膜、Ｉｒ−Ｔｉ合金膜、及びＲｕ−Ｔｉ合金膜等がある。
【００３５】
その後に、図２（ｂ）に示すように、下部電極用導電膜の上側層１１ｂとして厚さ約１７５ｎｍのＰｔ膜をＤＣマグネトロンスパッタ法により形成する。そのＰｔ膜の成膜条件は、例えば、基板温度１００℃、ＤＣパワー１．０ｋＷ、Ａｒ流量１００ｓｃｃｍ、圧力５．０×１０−１Ｐａである。
【００３６】
これにより、下側層１１ａと上側層１１ｂ層とで構成される下部電極用導電膜１１が第１の層間絶縁膜１０上に形成されたことになる。
【００３７】
なお、上側層１１ｂとしては、単層のＰｔ膜に代えて、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｐｄ（パラジウム）、ＰｔＯｘ（酸化プラチナ）、ＩｒＯｘ（酸化イリジウム）、ＲｕＯｘ（酸化ルテニウム）、及びＰｄＯｘ（酸化パラジウム）のいずれか、又はこれらの合金よりなる単層膜、又は積層膜を形成してもよい。
【００３８】
次に、図３（ａ）に示す断面構造を得るまでの工程について説明する。
【００３９】
まず、ＰＺＴ（（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）用のスパッタチャンバ（不図示）内に設けられたヒーターステージ上にシリコン基板１を載置し、シリコン基板１を約５０℃に加熱する。そして、スパッタ用のＡｒを１５〜２５ｓｃｃｍの流量でチャンバ内に供給すすると共に、チャンバ内を真空ポンプで排気する。そして、チャンバ内の圧力が安定したところで、周波数が１３．５６ＭＨｚでパワーが１．０ｋＷのＲＦ電力をＰＺＴターゲットに印加することにより、下部電極用導電膜１１上にＰＺＴ膜を厚さ約１７５ｎｍにＲＦスパッタ法により形成し、それを強誘電体膜１２とする。
【００４０】
この強誘電体膜１２中のＰｂの量は、スパッタに使用されるＡｒの流量を調節することにより制御可能である。また、強誘電体膜１２の成膜方法はスパッタ法に限定されず、スピンオン法、ゾル−ゲル法、ＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法であってもよい。更に、求められるキャパシタの特性に応じて、強誘電体膜１２を構成するＰＺＴにＣａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｌａ（ランタン）等を微量にドープしてもよい。
【００４１】
なお、強誘電体膜１２を構成する材料としては、ＰＺＴの他に、ＳｒＢｉ２（ＴａｘＮｂ１−ｘ）２Ｏ９（０＜ｘ≦１）やＢｉ４Ｔｉ２Ｏ１２のようなＢｉ層状構造化合物や、ＳｒＴｉＯ３、（Ｂａ，Ｓｒ）ＴｉＯ３、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３等がある。
【００４２】
その後に、酸素含有雰囲気中で強誘電体膜１２をアニールすることにより、強誘電体膜１２を構成するＰＺＴを結晶化する。そのアニールとして、酸素濃度が２．５％のＡｒ雰囲気中で基板温度６００℃、処理時間９０秒の条件を第１ステップ、酸素濃度１００％で基板温度７５０℃、処理時間６０秒の条件を第２ステップとする２ステップのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を採用する。
【００４３】
続いて、２ステップのＤＣマグネトロンスパッタ法により、強誘電体膜１２上に上部電極用導電膜１３としてＩｒＯｘ層を厚さ約２００ｎｍに形成する。その第１ステップの条件としては、ＤＣパワー１．０４ｋＷ、Ａｒ流量１００ｓｃｃｍ、Ｏ２流量１００ｓｃｃｍ、基板温度２０℃、成膜時間２９秒を採用し、第２ステップとしては、ＤＣパワー２．０５ｋＷ、Ａｒ流量１００ｓｃｃｍ、Ｏ２流量１００ｓｃｃｍ、基板温度２０℃、成膜時間２２秒を採用する。
【００４４】
なお、上部電極用導電膜１３として、プラチナ膜又はルテニウム酸ストロンチウム（ＳＲＯ）膜をスパッタ法により形成してもよい。
【００４５】
その後に、上部電極用導電膜１３上にレジストを塗布し、これを露光、現像することにより、上部電極形状の第１のレジストパターン１４を形成する。
【００４６】
次に、図３（ｂ）に示すように、第１のレジストパターン１４をマスクに使用して上部電極用導電膜１３をエッチングし、これにより残った上部電極用導電膜１３をキャパシタ上部電極１３ａとする。
【００４７】
第１のレジストパターン１４を除去した後に、温度６５０℃、６０分間の条件で、キャパシタ上部電極１３ａを透過させて強誘電体膜１２を酸素雰囲気中でアニールする。このアニールは、スパッタリング及びエッチングの際に入ったダメージから強誘電体膜１２を回復させるために行われる。
【００４８】
次に、キャパシタ上部電極１３ａ及び強誘電体膜１２の上にレジストを塗布し、これを露光、現像することにより、図４（ａ）に示すような第２のレジストパターン１５を形成する。
【００４９】
その後、図４（ｂ）に示すように、第２のレジストパターン１５をマスクに使用して強誘電体膜１２をエッチングし、これによりパターニングされた強誘電体膜１２をキャパシタ誘電体膜１２ａとして使用する。
【００５０】
第２のレジストパターン１５を除去した後に、温度６５０℃、６０分間でキャパシタ誘電体膜１２ａを酸素雰囲気中でアニールする。
【００５１】
さらに、図５（ａ）に示すように、キャパシタ上部電極１３ａ、キャパシタ誘電体膜１２ａ及び下部電極用導電膜１１の上に、エンキャップ層１７としてＡｌ２Ｏ３膜をスパッタリング法により５０ｎｍの厚さに常温で形成する。このエンキャップ層１７は、還元され易いキャパシタ誘電体膜１２ａを水素から保護するために形成される。エンキャップ層１７として、ＰＺＴ膜、ＰＬＺＴ膜又は酸化チタン膜を形成してもよい。
【００５２】
その後に、酸素雰囲気中で、７００℃、６０秒間、昇温速度１２５℃／ｓｅｃの条件で、エンキャップ層１７の下のキャパシタ誘電体膜１２ａを急速熱処理してその膜質を改善する。
【００５３】
次に、図５（ｂ）に示すように、エンキャップ層１７の上にレジストを塗布し、これを露光、現像することにより、キャパシタ下部電極形状の第３のレジストパターン１６をキャパシタ誘電体膜１２ａの上に形成する。
【００５４】
その後に、図６（ａ）に示すように、第３のレジストパターン１６をマスクに使用してエンキャップ層１７及び上部電極用導電膜１１をエッチングし、これにより第３のレジストパターン１６の下に残った上部電極用導電膜１１をキャパシタ下部電極１１ｃとして使用する。この後に、第３のレジストパターン１６を除去する。
【００５５】
これにより、キャパシタ下部電極１１ｃ、キャパシタ誘電体膜１２ａ、及びキャパシタ上部電極１３ａを順に積層してなる強誘電体キャパシタＱが第１の層間絶縁膜１０上に形成されたことになる。
【００５６】
続いて、酸素雰囲気中で温度６５０℃、６０分間の条件で、キャパシタ誘電体膜１２ａをアニールしてダメージから回復させる。
【００５７】
次に、図６（ｂ）  に示すように、強誘電体キャパシタＱ及び第１の層間絶縁膜１０の上に、第２の層間絶縁膜１８として膜厚１２００ｎｍのＳｉＯ２膜をＣＶＤ法により形成した後に、第２の層間絶縁膜１８の表面をＣＭＰ法により平坦化する。第２の層間絶縁膜１８の成長は、反応ガスとしてシラン（ＳｉＨ４）を用いてもよいし、ＴＥＯＳを用いて行ってもよい。第２の層間絶縁膜１８の表面の平坦化は、キャパシタ上部電極１３ａの上面から２００ｎｍの厚さとなるまで行われる。
【００５８】
次に、図７（ａ）に示す構造を形成するまでの工程について説明する。
【００５９】
まず、第１及び第２の層間絶縁膜１０，１８、カバー膜９をパターニングして、ｎ型不純物拡散層６ａ，６ｂの上にコンタクトホール１８ａ，１８ｂを形成する。第１及び第２の層間絶縁膜１０，１８とカバー膜９のエッチングガスとして、ＣＦ系ガス、例えばＣＦ４にＡｒを加えた混合ガスを用いる。
【００６０】
次に、第２の層間絶縁膜１８上面とコンタクトホール１８ａ，１８ｂ内面に、スパッタリング法によりチタン（Ｔｉ）膜を２０ｎｍ、窒化チタン（ＴｉＮ）膜を５０ｎｍの厚さに形成し、これらの膜を密着層とする。さらに、フッ化タングステンガス（ＷＦ６）、アルゴン、水素の混合ガスを使用するＣＶＤ法により、密着層の上にタングステン膜を形成し、これにより各コンタクトホール１８ａ，１８ｂを完全に埋め込む。
【００６１】
さらに、第２の層間絶縁膜１５上のタングステン膜と密着層をＣＭＰ法により除去し、各コンタクトホール１８ａ，１８ｂ内にのみ残す。これにより、コンタクトホール１８ａ，１８ｂ内のタングステン膜と密着層を導電性プラグ１９ａ，１９ｂとして使用する。
【００６２】
なお、メモリセル領域の１つのｐウェル３において、２つのゲート電極５ａ，５ｂに挟まれる中央のｎ型不純物拡散領域６ｂ上の第１の導電性プラグ１９ｂは後述するビット線に電気的に接続され、さらに、その両側方の２つの第２の導電性導電性プラグ１９ａは、後述する配線を介してキャパシタ上部電極１３ａに電気的に接続される。
【００６３】
その後に、真空チャンバ内で３９０℃の温度で第２の層間絶縁膜１８を加熱して水を外部に放出させる。
【００６４】
次に、図７（ｂ）に示す構造を形成するまでの工程を説明する。
【００６５】
まず、第２の層間絶縁膜１８と導電性プラグ１９ａ，１９ｂの上に、酸化防止膜２０としてＳｉＯＮ膜をプラズマＣＶＤ法により例えば１００ｎｍの厚さに形成する。このＳｉＯＮ膜は、シラン（ＳｉＨ４）とＮ２Ｏの混合ガスを用いて形成される。
【００６６】
続いて、酸化防止膜２０の上にフォトレジスト（不図示）を塗布し、これを露光、現像してキャパシタ上部電極１３ａの上に窓を形成する。そして、フォトレジストをマスクに用いてエンキャップ層１７、第２の層間絶縁膜１８及び酸化防止膜２０をエッチングすることにより、キャパシタ上部電極１３ａ上にコンタクトホール２０ａを形成する。
【００６７】
そして、フォトレジスト（不図示）を除去した後に、５５０℃、６０分間の条件で、キャパシタ誘電体膜１２ａを酸素雰囲気中でアニールして、キャパシタ誘電体膜１２ａの膜質を改善する。この場合、導電性プラグ１９ａ，１９ｂは酸化防止膜２０によって酸化が防止される。
【００６８】
次に、図８に示す構造を形成するまでの工程を説明する。
【００６９】
まず、ＣＦ系のガスを用いて酸化防止膜２０をドライエッチングして除去する。
【００７０】
その後に、第２の層間絶縁膜１８の上と導電性プラグ１９ａ，１９ｂの上とコンタクトホール２０ａの内面上に、下地導電膜２１として窒化チタン（ＴｉＮ）膜をスパッタにより形成する。この下地導電膜２１は、後述するアルミニウム膜と密着性のよいバリア膜として機能する。下地導電膜２１の構成材料は、窒化チタンに限られるものではなく、窒化チタンとチタンの積層構造であってもよいし、窒化タングステンであってもよい。
【００７１】
そして、下地導電膜２１の上にアルミニウム膜２２をスパッタにより形成する。アルミニウム膜２２は、第２層間絶縁膜１８の上で約５００ｎｍとなるように形成される。なお、アルミニウム膜２２には銅が含有されることもある。
【００７２】
続いて、図９に示すように、アルミニウム膜２２と下地導電膜２１をフォトリソグラフィー法によりパターニングして、ｐウェル３中央の導電性プラグ１９ｂの上にビアコンタクトパッド２１ｃを形成するとともに、その両側方の導電性プラグ１９ａの上面からコンタクトホール２０ａを通してキャパシタ上部電極１３ａの上面に接続される上部電極引出配線２１ａを形成する。
【００７３】
これにより、キャパシタ上部電極１３ａは、上部電極引出配線２１ａ、導電性プラグ１９ａ及び高融点金属シリサイド層８ａを介してｐウェル３の両側寄りのｎ型不純物拡散領域６ａに電気的に接続されることになる。
【００７４】
なお、下地導電膜２１やアルミニウム膜２２を形成するためのスパッタとしてロングスロースパッタ（Ｌｏｎｇ  Ｔｈｒｏｕｇｈ  Ｓｐａｔｔｅｒｉｎｇ）を用いてもよい。
【００７５】
次に、図１０の構造を形成するまでの工程を説明する。
【００７６】
まず、ＴＥＯＳをソースに用いたプラズマＣＶＤ法によりＳｉＯ２膜を第３の層間絶縁膜２３ａとして２３００ｎｍの厚さに形成する。これにより、第２の層間絶縁膜１８、上部電極引出配線２１ａ、コンタクトパッド２１ｃは第３の層間絶縁膜２３ａにより覆われる。これに続いて、第３の層間絶縁膜２３ａの表面をＣＭＰ法により平坦化する。
【００７７】
さらに、ＴＥＯＳを用いてプラズマＣＶＤ法によりＳｉＯ２よりなる保護絶縁膜２３ｂを第３の層間絶縁膜２３ａの上に形成する。そして、第３の層間絶縁膜２３ａと保護絶縁膜２３ｂをパターニングして、メモリセル領域のｐウェル３の中央の上方にあるコンタクトパッド２１ｃの上にホール２２ａを形成する。
【００７８】
次に、保護絶縁膜２３ｂの上面とホール２２ａの内面の上に、膜厚９０ｎｍ〜１５０ｎｍの窒化チタン（ＴｉＮ）よりなる密着層２４をスパッタ法により形成し、その後、基板温度を約４００℃に設定し、ホール２２ａを埋め込むようにブランケットタングステン膜２５をＷＦ６を用いるＣＶＤ法により形成する。
【００７９】
次に、ブラケットタングステン膜２５をエッチバックしてホール２２ａの中にのみ残し、ホール２２ａ内のブラケットタングステン膜２５を二層目の導電性プラグとして使用する。
【００８０】
その後に、密着層２４、ブラケットタングステン膜２５の上に金属膜２６をスパッタ法により形成する。続いて、金属膜２６をフォトリソグラフィー法によりパターニングして、二層目の導電性プラグ２５、コンタクトパッド２１ｃ、一層目の導電性プラグ１９ｂ及び高融点金属シリサイド層８ｂを介してｎ型不純物拡散領域６ｂに電気的に接続されるビット線ＢＬを形成する。
【００８１】
上記した実施形態では、下部電極用導電膜の下側層１１ａとしてＴｉ膜をスパッタ法で形成する際、基板温度を室温よりも高い温度に保持したが、本願発明者は、Ｔｉ膜の配向性がその基板温度に依存すると推測し、次のような実験を行った。
【００８２】
この実験では、Ｔｉ膜を形成する際の基板温度を色々振って、既述のＤＣマグネトロンスパッタ法によりＴｉ膜をＳｉＯ２膜上に１００ｎｍの厚さに形成し、それぞれの基板温度のサンプルについてＴｉ膜の（００２）方向の配向強度をＸＲＤ（Ｘ  Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）により測定した。その結果を図１１に示す。
【００８３】
図１１の横軸は基板温度を示し、縦軸は、Ｔｉの（００２）方向へのＸ線の積分強度を表す。
【００８４】
図１１に示すように、基板温度が室温（２０℃）の場合にＴｉ膜の配向が最も小さく、基板温度が室温よりも高くなるに従い配向強度も大きくなることが理解される。但し、その配向強度は１５０℃付近で最大となった後に減少傾向に転じ、グラフを延長すると３００℃付近において室温と略同等の配向強度となる。これらより、Ｔｉ膜の（００２）方向配向強度を高めるには、Ｔｉ膜の成膜時の基板温度を室温よりも高くし、且つ、３００℃よりも低くすればよいことが理解される。
【００８５】
なお、上記のようにＴｉ膜の配向方向は（００２）方向となるが、これはＴｉ膜の全てが（００２）方向に配向するというのではなく、ＸＲＤで見たときに（００２）方向に回折線のピークを有するということであり、（００２）方向の配向がＴｉ膜において支配的になるという意味である。この点については、後述のＰｔ膜とＰＺＴ膜においても同様である。
【００８６】
特に、基板温度を５０℃〜２５０℃に設定することにより、基板温度を室温に設定した場合に比べてＴｉ膜の（００２）方向の積分強度が約１．０×１０１６以上の顕著に高い値となる。
【００８７】
また、グラフを延長すると、基板温度が３５０℃では、このように（００２）方向に強い配向を持ったＴｉ膜を成膜できないことが理解される。
【００８８】
Ｔｉ膜の配向強度のこのような振る舞いは、その上に上側層１１ｂとして形成されるＰｔ膜の配向にも反映されると考えられる。この点を確かめるため、本願発明者は、Ｔｉ膜を成膜する際の基板温度と、その上のＰｔ膜の配向強度との関係を調査した。この実験では、Ｔｉ膜を厚さ２０ｎｍに形成し、その上にＰｔ膜を厚さ１７５ｎｍに形成したが、これらの厚さや成膜条件は既述の実施形態と同じである。また、配向強度は、上記と同様にＸＲＤにより調べられた。
【００８９】
その実験結果を図１２に示す。図１２の横軸はＴｉ膜を成膜する際の基板温度を示し、縦軸は、Ｐｔの（２２２）方向へのＸ線の積分強度を表す。
【００９０】
図１２に示すように、先の図１１の傾向と略同様の傾向がＰｔ膜の（２２２）方向の配向強度にも見られ、基板温度を室温よりも高くし、且つ３００℃よりも低くするとすることで、Ｐｔ膜の配向が高められるのが理解される。
【００９１】
更に本願発明者は、これらＴｉ膜とＰｔ膜とで構成される下部電極上にＰＺＴ膜を形成し、Ｔｉ成膜時の基板温度を上記のように振ることでその上のＰｔ膜の（２２２）方向の配向強度を変化させて、それによりＰＺＴ膜の（１１１）方向の配向強度がどのように変化するのかを実験した。なお、この実験では、Ｐｔ膜を厚さ１７５ｎｍに形成し、ＰＺＴ膜を厚さ約２００ｎｍに形成した。また、ＰＺＴ膜の配向強度はＸＲＤにより調べられた。
【００９２】
その結果は図１３の通りであり、Ｐｔ膜の（２２２）方向の配向強度が強くなるほどＰＺＴ膜の（１１１）方向の配向強度が強くなる。よって、ＰＺＴ膜の配向強度を高めるには、Ｔｉ膜を成膜する際の基板温度を既述のように設定してその上のＰｔ膜の配向を高めればよいのが理解される。
【００９３】
このように、下部電極用導電膜１１の下側層１１ａとしてＴｉ膜をスパッタ法により形成する際、基板温度を室温より高く、且つ３００℃よりも低くするとすることで、Ｔｉ膜の配向強度が高められ、その結果強誘電体膜１２の配向強度も高められるので、自発分極量の大きな強誘電体キャパシタＱを安定して量産することが可能となる。
【００９４】
しかも、これによれば、Ｔｉ成膜時の基板温度を制御するという簡便な方法で強誘電体膜の配向強度が高められるので、既存のプロセスを変更すること無しに現状の量産工程にすぐさま適用することができる。そのため、プロセスコストが実質的に上昇せず、また、特許文献１のようなプロセスの煩雑化を招くことも無い。
【００９５】
一方、非特許文献１では、基板温度を３５０℃にしてＴｉ膜を形成しているが、これでは室温で成膜したＴｉ膜と同程度の配向しか得られないことが図１１の実験結果より理解される。
【００９６】
また、基板温度を上記の範囲に設定し、且つ、Ｔｉのスパッタ雰囲気中にＨ２Ｏを添加すると、基板温度によるＴｉ膜の配向の強化の他に、Ｈ２Ｏによる配向の強化も加わるので、Ｔｉ膜の配向がより一層高められると期待できる。
【００９７】
更に、下側層１１ａを形成する前に、第１の層間絶縁膜１０の表面をＮＨ３プラズマに曝して改質することにより、下側層１１ａを構成するＴｉ膜の（００２）方向の配向強度が高められることが別の実験結果によって確かめられた。
【００９８】
そのＮＨ３プラズマ処理の条件としては、例えば、チャンバ（不図示）内に導入されるＮＨ３ガス流量を３５０ｓｃｃｍ、チャンバ内の圧力を１Ｔｏｒｒ、基板温度を４００℃、基板に印加される１３．５６ＭＨｚの高周波電源のパワーを１００Ｗ、プラズマ発生領域に供給される３５０ｋＨｚの高周波電源のパワーを５５Ｗ、電極と第１の層間絶縁膜１０との距離を５０ｍｉｌｓ、プラズマ照射時間を６０秒に設定すればよい。
【００９９】
以下に、本発明の特徴を付記する。
【０１００】
（付記１）  半導体基板の上方に絶縁膜を形成する工程と、
室温よりも高く且つ３００℃よりも低い温度に基板温度を保持しながら下部電極用導電膜の下側層を前記絶縁膜上に形成する工程と、
前記下部電極用導電膜の上側層を前記下側層上に形成し、該上側層と下側層とを前記下部電極用導電膜とする工程と、
前記下部電極用導電膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極用導電膜を形成する工程と、
前記上部電極用導電膜、前記強誘電体膜、及び前記下部電極用導電膜をパターニングして強誘電体キャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１０１】
（付記２）  前記下部電極用導電膜の下側層をスパッタ法により形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０１０２】
（付記３）  前記下部電極用導電膜の下側層として、チタン層、又はチタンと貴金属との合金層を形成することを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
【０１０３】
（付記４）  前記下部電極用導電膜の下側層の配向方向は（００２）方向であることを特徴とする付記３に記載の半導体装置の製造方法。
【０１０４】
（付記５）  前記下部電極用導電膜の上側層として、プラチナ、イリジウム、ルテニウム、パラジウム、酸化プラチナ、酸化イリジウム、酸化ルテニウム、及び酸化パラジウムのいずれか又は合金よりなる単層膜、又は積層膜を形成することを特徴とする付記１乃至付記４のいずれかに記載の半導体装置の製造方法。
【０１０５】
（付記６）  前記下部電極用導電膜の上側層の配向方向は（２２２）方向であることを特徴とする付記５に記載の半導体装置の製造方法。
【０１０６】
（付記７）  前記強誘電体膜として、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３、ＳｒＴｉＯ３、（Ｂａ，Ｓｒ）ＴｉＯ３、ＳｒＢｉ２（ＴａｘＮｂ１−ｘ）２Ｏ９（０＜ｘ≦１）、及び（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３のいずれかよりなる膜、又は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３にカルシウム、ストロンチウム、及びランタンの少なくとも一つをドープした材料よりなる膜を形成することを特徴とする付記１乃至付記６のいずれかに記載の半導体装置の製造方法。
【０１０７】
（付記８）  前記強誘電体膜の配向方向は（１１１）方向であることを特徴とする付記７に記載の半導体装置の製造方法。
【０１０８】
（付記９）  前記下部電極用導電膜の下側層を形成する前に、前記絶縁膜の表面をＮＨ３プラズマに曝して改質することを特徴とする付記１乃至付記８のいずれかに記載の半導体装置。
【０１０９】
（付記１０）  前記下部電極用導電膜の下側層を形成する雰囲気中にＨ２Ｏを添加することを特徴とする付記１乃至付記９のいずれかに記載の半導体装置の製造方法。
【０１１０】
【発明の効果】
以上説明したように、本発明によれば、下部電極用導電膜の下側層を成膜する際、室温よりも高く且つ３００℃よりも低い温度に基板温度を保持するので、下側層の配向強度が強くなり、その影響を受けて下部電極用導電膜の上側層やその上の強誘電体膜の配向も大きくなるので、自発分極量の大きな強誘電体キャパシタを提供することができる。
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図２】図２（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図３】図３（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図４】図４（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の形成工程を示す断面図（その４）である。
【図５】図５（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の形成工程を示す断面図（その５）である。
【図６】図６（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の形成工程を示す断面図（その６）である。
【図７】図７（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の形成工程を示す断面図（その７）である。
【図８】図８は、本発明の実施の形態に係る半導体装置の形成工程を示す断面図（その８）である。
【図９】図９は、本発明の実施の形態に係る半導体装置の形成工程を示す断面図（その９）である。
【図１０】図１０は、本発明の実施の形態に係る半導体装置の形成工程を示す断面図（その１０）である。
【図１１】図１１は、Ｔｉ膜の成膜温度と、Ｔｉ膜の（００２）方向への配向強度との関係をＸＲＤにより調査して得られたグラフである。
【図１２】図１２は、Ｔｉ膜の成膜温度と、Ｔｉ膜の上に形成したＰｔ膜の（２２２）方向への配向強度との関係をＸＲＤにより調査して得られたグラフである。
【図１３】図１３は、Ｔｉ膜の成膜温度を振ることによりその上のＰｔ膜の（２２２）方向配向強度を変化させた場合の、Ｐｔ膜上のＰＺＴ膜の（１１１）方向の配向強度をＸＲＤにより調査して得られたグラフである。
【符号の説明】
１…シリコン基板、２…素子分離絶縁膜、３…ｐウェル、４…ゲート絶縁膜、５ａ，５ｂ…ゲート電極、６ａ，６ｂ…ｎ型不純物拡散領域、７…側壁絶縁膜、８ａ，８ｂ…高融点金属シリサイド層、９…カバー膜、１０…層間絶縁膜、１１…下部電極用導電膜、１１ａ…下側層、１１ｂ…上側層、１１ｃ…下部電極、１２…強誘電体膜、１２ａ…誘電体膜、１３…第２の導電膜、１３ａ…上部電極、１４，１５，１６…レジストパターン、１７…エンキャップ層、１８…層間絶縁膜、１９ａ，１９ｂ，１９ｃ…導電性プラグ、２０…酸化防止膜、２０ａ，２０ｂ…コンタクトホール、２１…窒化チタン（バリア）膜、２１ａ…上部電極引出配線、２１ｃ…コンタクトパッド、２２…アルミニウム膜、２３ａ…層間絶縁膜、２３ｂ…保護絶縁膜、２４…密着層、２５…ブラケットタングステン膜、２６…ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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