(57)【要約】【課題】いままでテスターの中に設置していたマルチプレクサをマザーボードに移すことによって配線数を大幅に削減することができ、これにより、システムの簡素化並びにコストの削減を実現することができるうえ、マザーボードとテスターとの接続の問題を解消することができる半導体検査装置を提供する。【解決手段】複数の行×列チャンネルのマトリクス１に複数のＰチャネルＦＥＴ２が配置され、複数の行×列チャンネルのマトリクス３に複数のＮチャネルＦＥＴ４が配置され、１チャンネルに対してＰチャネルＦＥＴ２とＮチャネルＦＥＴ３とを接続した上で各マトリクス１，３を重ねてドレインを共通接続した。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
複数の行×列チャンネルのマトリクスに複数のＰチャネルＦＥＴが配置され、複数の行×列チャンネルのマトリクスに複数のＮチャネルＦＥＴが配置され、１チャンネルに対して前記ＰチャネルＦＥＴとＮチャネルＦＥＴとを接続した上で前記各マトリクスを重ねてドレインを共通接続したことを特徴とする半導体検査装置。
【請求項２】
基盤上に複数のＰチャネルＦＥＴを配置したマトリクスと、前記基盤と異なる基盤上に複数のＮチャネルＦＥＴを配置したマトリクスと、前記各基盤を重ね合わせた状態で上下に位置する前記各ＦＥＴに対してポゴピンソケットを実装したことを特徴とする半導体検査装置用マザーボード。
【請求項３】
複数の行×列チャンネルのマトリクスに複数のＰチャネルＦＥＴが配置され、複数の行×列チャンネルのマトリクスに複数のＮチャネルＦＥＴが配置され、１チャンネルに対して前記ＰチャネルＦＥＴとＮチャネルＦＥＴとを接続した上で前記各マトリクスを重ねてドレインを共通接続されると共に、電流源と電圧計と電流計と複数のスイッチとを備えたテスターを用い、前記複数のスイッチを介して前記テスターと前記ＰチャネルＦＥＴの電極と前記ＮチャネルＦＥＴの電極との接続状態を選択することで測定を行うことを特徴とする半導体検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の電気特性などを検査するための半導体検査装置に関する。
【０００２】
【従来の技術】
従来から、半導体検査装置としての半導体検査テスターは、多チャンネル化が進み、今では５０００チャンネルから７０００チャンネルのテスターが既に出現している。
【０００３】
また、プローブカードのピン数もこれに従う必要があり、プローブカードアナライザーのチャンネル数もこれらと同等のチャンネル数が必要である。
【０００４】
【発明が解決しようとする課題】
ところで、プローブカードアナライザーの多チャンネル化には、マザーボードとテスターとの接続の問題が元々大きな障害となっている。
【０００５】
本発明は、上記問題を解決するため、テスターの中に設置していたマルチプレクサをマザーボードに移すことによって配線数を大幅に削減することができ、これにより、システムの簡素化並びにコストの削減を実現することができるうえ、マザーボードとテスターとの接続の問題を解消することができる半導体検査装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体検査装置は、複数の行×列チャンネルのマトリクスに複数のＰチャネルＦＥＴが配置され、複数の行×列チャンネルのマトリクスに複数のＮチャネルＦＥＴが配置され、１チャンネルに対して前記ＰチャネルＦＥＴとＮチャネルＦＥＴとを接続した上で前記各マトリクスを重ねてドレインを共通接続したことを特徴とする。
【０００７】
また、本発明の半導体検査装置用マザーボードは、基盤上に複数のＰチャネルＦＥＴを配置したマトリクスと、前記基盤と異なる基盤上に複数のＮチャネルＦＥＴを配置したマトリクスと、前記各基盤を重ね合わせた状態で上下に位置する前記各ＦＥＴに対してポゴピンソケットを実装したことを特徴とする。
【０００８】
さらに、本発明の半導体検査方法は、複数の行×列チャンネルのマトリクスに複数のＰチャネルＦＥＴが配置され、複数の行×列チャンネルのマトリクスに複数のＮチャネルＦＥＴが配置され、１チャンネルに対して前記ＰチャネルＦＥＴとＮチャネルＦＥＴとを接続した上で前記各マトリクスを重ねてドレインを共通接続されると共に、電流源と電圧計と電流計と複数のスイッチとを備えたテスターを用い、前記複数のスイッチを介して前記テスターと前記ＰチャネルＦＥＴの電極と前記ＮチャネルＦＥＴの電極との接続状態を選択することで測定を行うことを特徴とする。
【０００９】
【発明の実施の形態】
次に、本発明の半導体検査装置の実施の形態を図面に基づいて説明する。
【００１０】
図１（Ａ）は本発明の半導体検査装置用マザーボードの概念図、図１（Ｂ）はマトリクスの概念図、図１（Ｃ）はマザーボードの断面図である。
【００１１】
図１において、１は複数のディスクリートディバイスのＰチャネルＦＥＴ２を縦横に展開配置したＰチャネルＦＥＴマトリクス（基盤）、３は複数のディスクリートディバイスのＮチャネルＦＥＴ４を縦横に展開配置したＮチャネルＦＥＴマトリクス（基盤）、５はマザーボード（基盤）、６はＰチャネルＦＥＴマトリクス１とＮチャネルＦＥＴマトリクス３とを重ね合わせた状態で実装されたポゴピンソケットである。
【００１２】
尚、各マトリクス１，３は、図１（Ｂ）に示すように、行（環状の部分）と列（放射状の部分）とを備え、行数×列数のチャンネルを扱えるものとする。１チャンネル（１本のポゴピンソケット６）に対し、上下一対のＰチャネルＦＥＴ２とＮチャネルＦＥＴ４とを接続すると共にＰチャネルＦＥＴマトリクス１とＮチャネルＦＥＴマトリクス３とを重ねてドレインを共通に接続する。
【００１３】
図２は、このような配置の各ＦＥＴ２，４とテスター１０との接続関係を示す回路図である。
【００１４】
図２において、１１は電流源、１２は電圧計、１３は電流計、１４〜１６は選択スイッチ、１７は切替スイッチ、１８でＯＮ／ＯＦＦスイッチ、１９は金プレートである。
【００１５】
この図２の左右方向に示す行方向及び上下方向に示す列方向の各ＰチャネルＦＥＴ２のゲート電極はラインＬにドライブ接続され、ソース電極は選択スイッチ１４及び切替スイッチ１７を介して電流源１１に接続され、ドレイン電極はＧＮＤ接地されている。また、各ＮチャネルＦＥＴ４のゲート電極はラインＨにドライブ接続され、ソース電極は選択スイッチ１５及び切替スイッチ１７を介して電圧計１２に接続されると共に選択スイッチ１６に接続され、ドレイン電極はＧＮＤ接地されている。
【００１６】
また、各ＦＥＴ２，４をカットオフさせるため、ＰチャネルＦＥＴ２のゲート電極が接続されたラインＬは測定電圧よりも低く、ＮチャネルＦＥＴ４のゲート電極が接続されたラインＨは測定電圧よりも高く設定されている。
【００１７】
次に、各測定モードの説明を、図３乃至図５に基づいて説明する。
【００１８】
＜プラナリティー測定モード（接触抵抗測定モード：等価回路）他＞
先ず、ＰチャネルＦＥＴマトリクス１とＮチャネルＦＥＴマトリクス３とを同じように選択してケルピンを実現する。
【００１９】
この応対から、図２に示すように、選択スイッチ１４，１５をＯＮすると共に切替スイッチ１７を電圧計１２側接続とする。
【００２０】
これにより、図３（Ａ）に示すような概略接続関係が成立することとなり、針先Ｐと金プレート１９とが接触すると、電流が流れ、その際の接触抵抗の電圧降下を電圧計１２で測定して接触抵抗を計算することができる。
【００２１】
尚、上述したプラナリティー測定モードの他、ＮチャネルＦＥＴ４のＧＮＤに接続する選択行スイッチ１６はコンデンサ測定モードで使用する。図３（Ｃ）はその際の概略接続関係を示す。
【００２２】
電流計１３はショート測定及びリーク測定に使用し、電圧計１２は接触抵抗及びコンデンサ（図示せず）の容量測定に使用する。図３（Ｂ）はその際の概略接続関係を示す。
【００２３】
＜ショート測定・リーク測定モード＞
プローブカードでは、電源ピンなど複数のピンに配線がなされている場合がある。以下、図４に示す太○印と細○印とが予め接続されている場合のショート測定・リーク測定を説明する。
【００２４】
先ず、図４（Ａ）に示すように、ＮチャネルＦＥＴのマトリクスは太○印を選択してこれを能動にし、細○印はコモンピンとする。
【００２５】
また、図４（Ｂ）、（Ｃ）に示すように、ＰチャネルＦＥＴのマトリクスを行（図４（Ｂ））と列（図４（Ｃ））とで○印を避けるように選択して行列計２回の測定でリークが存在するかを測定する。
【００２６】
この際、ショートがある場合はその部分（例えば、上述した細○印）を除いてリーク測定する必要がある。また、ショート測定・リーク測定の相手を特定する場合には、ＰチャネルＦＥＴマトリクス１を１交点ずつ能動化してスキャンを行い、ＮチャネルＦＥＴマトリクス３に電流を検知したところからショート・リークの存在が判明する。
【００２７】
尚、検出器にはオペアンプで構成して内部抵抗が等価的に「零」の電流計１３を用いる。また、ショート測定・リーク測定には電流源１１の電流値や電流計１３の感度を変えて測定するシーケンスを予め測定装置全体でプログラミングしておく。
【００２８】
＜ファーストコンタクトサーチ＞
ＰチャネルＦＥＴマトリクス１とＮチャネルＦＥＴマトリクス３を全て能動にすればファーストコンタクトが検出できる。
【００２９】
＜コンデンサ測定モード＞
図５（Ａ）に示すように、コンデンサＣの一方にＰチャネルＦＥＴマトリクス１で電流源１１と電圧計１２とを接続すると共に、図５（Ｂ）に示すように、コンデンサＣの他方にＮチャネルＦＥＴマトリクス３でＧＮＤに接地し、電流を加えた瞬間からの電圧変化のコンデンサＣの容量を計算する。
【００３０】
尚、この計測の前に、ＮチャネルＦＥＴマトリクス３の全てを能動にしてＧＮＤ接地し、全コンデンサの電荷を全て放電しておく。
【００３１】
また、図３（Ｄ）に示すように、充電開始から一定時間後の電圧を測定して容量（式のＣ）を計算し、電圧が飽和していた場合には電流源１１の電流値を１／１０にしてやり直す。
【００３２】
尚、本発明によれば、マザーボード（基盤）５とテスター１０との接続ケーブルの本数を激減することができる（具体的には、√（チャンネル数）×４、すなわち、１００００チャンネルで４００本となる）。
【００３３】
また、マザーボード５上にディスクリートデバイスのＦＥＴ２，３によるマルチプレクサを搭載することにより、高級言語で使える信頼性の高い計測器メーカーのＡ／Ｄ変換器を使用することができる。
【００３４】
さらに、以下に示す、全ての測定モードに対応することができる。
【００３５】
・コンタクトサーチモード
・プラナリティ測定モード…ケルピンはポゴピンの根本まで可能
・ショート検査モード…ショート抵抗値は厳密には測定することができない
・リーク検査モード…３０Ｖ印加、リーク抵抗１００ＧΩ（０．５ｎＡ）
・コモンピン測定モード…１本針による接触
・配線チェックモード…１本針による接触
・コンデンサ測定モード
【００３６】
【発明の効果】
本発明の半導体検査装置にあっては、以上説明したように、いままでテスターの中に設置していたマルチプレクサをマザーボードに移すことによって配線数を大幅に削減することができ、これにより、システムの簡素化並びにコストの削減を実現することができるうえ、マザーボードとテスターとの接続の問題を解消することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係わる半導体検査装置を示し、（Ａ）は半導体検査装置用マザーボードの概念図、（Ｂ）はマトリクスの概念図、（Ｃ）はマザーボードの断面図である。
【図２】各ＦＥＴとテスターとの接続関係を示す回路図である。
【図３】（Ａ）はプラナリティー測定モード時のブロック回路図、（Ｂ）はショート・リーク検査モード時のブロック回路図、（Ｃ）はコンデンサ測定モード時のブロック回路図、（Ｄ）はコンデンサ測定モード時の充電時間と電圧との関係のグラフ図である。
【図４】（Ａ）はショート・リーク検査モード時のＮチャネルＦＥＴマトリクスの説明図、（Ｂ）はショート・リーク検査モード時のＰチャネルＦＥＴマトリクスの１回目測定時の説明図、（Ｃ）はショート・リーク検査モード時のＰチャネルＦＥＴマトリクスの２回目測定時の説明図である。
【図５】（Ａ）はコンデンサ測定モード時のＰチャネルＦＥＴマトリクスの説明図、（Ｂ）はコンデンサ測定モード時のＮチャネルＦＥＴマトリクスの説明図である。
【符号の説明】
１　ＰチャネルＦＥＴマトリクス、２　ＰチャネルＦＥＴ、３　ＮチャネルＦＥＴマトリクス、４　ＮチャネルＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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