(57)【要約】【課題】センスアンプの活性化タイミングを早くする。【解決手段】ダミーセル（Ｄ０−Ｄｍ）を複数の分割ダミーカラム（ＤＤＳＥＴ０−ＤＤＳＥＴｈ）に分割し、各分割ダミーカラムに対して分割ダミービット線（ＤＤＴ０，ＤＤＢ０−ＤＤＴｈ，ＤＤＢｈ）を配置する。これらの分割ダミービット線に対しダミーセンスアンプ（ＤＳＡ）を設け、これらのダミーセンスアンプにより、センスアンプを活性化するセンスイネーブル信号を伝達するセンス制御線（ＳＤＲＬ）を駆動する。【選択図】　　　　図１
2004022070.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列される複数の通常セル、
前記通常セルと行を共有するように少なくとも１列に配列されかつ列の延在する方向において複数のブロックに分割される複数のダミーセル、
前記通常セルの列に対応して配置され、各々に対応の列の通常セルが接続する複数の通常ビット線、
前記ダミーセルの列の各ブロックに対応して配置され、各々に対応のブロックのダミーセルが接続する複数の分割ダミービット線、
前記通常セルの選択セルのデータを検知し増幅するセンスアンプ、および
前記複数の分割ダミービット線のいずれかの分割ダミービット線の電位変化に応答して前記センスアンプを活性化するセンス制御回路を備える、半導体記憶装置。
【請求項２】
前記通常セルおよび前記ダミーセルは、同一の回路接続および同一のサイズのトランジスタを有する、請求項１記載の半導体記憶装置。
【請求項３】
前記センス制御回路は、
前記複数の分割ダミービット線に共通に配置され、前記センスアンプを活性化するセンスイネーブル信号を前記センスアンプへ伝達するセンス制御線、
各前記分割ダミービット線に対して配置され、各々が対応の分割ダミービット線の電位変化を検出し、該検出結果に従って前記センス制御線を駆動する複数のダミーセンス回路を備える、請求項１記載の半導体記憶装置。
【請求項４】
各前記通常ビット線は、メモリセル選択時、相補なデータを転送する第１および第２のビット線を備え、
各前記分割ダミービット線は、対応の列のダミーセル選択時相補データを転送する第１および第２のダミービット線を有し、
各前記ダミーセンス回路は、対応の第１および第２のダミービット線それぞれの電位変化を検出し該対応の第１および第２のダミービット線のいずれかにおいて電位変化が生じたときに前記センス制御線を前記センスイネーブル信号を活性化する方向に駆動する、請求項３記載の半導体記憶装置。
【請求項５】
各前記ダミーセンス回路は、対応の分割ダミービット線の電位に従って選択的に導通し、導通時前記センス制御線を駆動する絶縁ゲート型電界効果トランジスタを備える、請求項３記載の半導体記憶装置。
【請求項６】
前記センス制御回路は、さらに、
前記分割ダミービット線の電位変化を検出し、該検出結果に従って該電位変化を生じた分割ダミービット線の電位変化を加速するフィードバック回路を備える、請求項１記載の半導体記憶装置。
【請求項７】
前記センス制御回路は、
各前記分割ダミービット線に対応して配置され、対応の分割ダミービット線の電位変化を検出する電位変化検出回路と、
前記電位変化検出回路の電位変化検出に応答して、前記対応の分割ダミービット線の電位変化を加速する加速回路と、
前記電位変化検出回路の電位変化検出に応答して前記センスアンプを活性化するセンスイネーブル信号を伝達するセンス制御線を駆動するセンス駆動回路とを備える、請求項１記載の半導体記憶装置。
【請求項８】
前記センス制御回路は、
各前記分割ダミービット線に対応して配置され、対応の分割ダミービット線の電位に応答して、前記センスアンプを活性化するセンスイネーブル信号を伝達するセンス制御線を駆動するセンス駆動回路と、
前記センス駆動回路の出力信号に応答して前記対応の分割ダミービット線の電位変化を加速する回路とを備える、請求項１記載の半導体記憶装置。
【請求項９】
前記センス制御回路は、
各前記分割ダミービット線に対応して配置され、該対応の分割ダミービット線の電位に応答して対応の内部ノードを駆動する第１導電型の絶縁ゲート型電界効果トランジスタと、
各前記第１導電型の絶縁ゲート型電界効果トランジスタに対応して配置され、前記対応の内部ノードの電位に従って、前記センスアンプを活性化するセンスイネーブル信号を伝達するセンス制御線を駆動する第２導電型の絶縁ゲート型電界効果トランジスタを備える、請求項１記載の半導体記憶装置。
【請求項１０】
活性制御信号に応答して選択的に活性化され、活性化時、外部信号に従って前記センスアンプを活性化するセンスイネーブル信号を生成するセンスアンプ活性制御回路をさらに備え、前記センス制御回路は前記活性制御信号に応答して前記センスアンプ活性制御回路の活性化時非活性化される、請求項１記載の半導体記憶装置。
【請求項１１】
前記センスアンプを活性化するセンスアンプ活性化信号の活性化に応答して前記通常セルおよび前記ダミーセルを含むメモリアレイを初期状態へ駆動する回路をさらに備える、請求項１記載の半導体記憶装置。
【請求項１２】
前記通常セルおよびダミーセルの各行に対応して配置され、各々に対応の行の通常セルおよびダミーセルが接続される複数のワード線と、アドレス信号に従って前記複数のワード線のアドレス指定された行に対応して配置されるワード線を選択状態へ駆動するワード線選択回路とをさらに備え、前記ワード線選択回路は、前記センスアンプを活性化するセンスアンプ活性化信号の活性化に応答して非活性化されて選択ワード線を非選択状態へ駆動する、請求項１記載の半導体記憶装置。
【請求項１３】
前記センス制御回路は、各前記分割ダミービット線に対応して配置され、各々が対応のダミービット線の電位変化を検出して前記センスアンプ活性化信号を活性化する複数のダミーセンス回路を備え、
前記ワード線選択回路は、
各前記分割ダミービット線に対応して分割され、対応のダミーセンス回路の出力信号に応答して、対応の分割ダミービット線と交差するように配置されるワード線を非選択状態に設定する複数の分割ワード線選択回路を備える、請求項１２記載の半導体記憶装置。
【請求項１４】
前記センス制御回路からの前記センスアンプを活性化するセンスアンプ活性化信号の活性化に応答して前記通常ビット線および前記分割ダミービット線を所定電位にプリチャージするプリチャージ回路をさらに備える、請求項１２記載の半導体記憶装置。
【請求項１５】
データ読出動作指示信号に応答して、前記センス制御回路からの前記センスアンプを活性化するセンスセンスアンプ活性化信号を前記センスアンプに供給する読出制御回路をさらに備える、請求項１記載の半導体記憶装置。
【請求項１６】
前記センス制御回路と別に配置され、前記分割ダミービット線の電位を検出して内部読出データを生成する読出回路をさらに備える、請求項１記載の半導体記憶装置。
【請求項１７】
前記センス制御回路からの前記センスアンプを活性化するセンスアンプ活性化信号の活性化に応答して、前記読出回路の出力データをラッチするラッチ回路をさらに備える、請求項１６記載の半導体記憶装置。
【請求項１８】
各前記分割ダミービット線に対応してかつ対応の分割ダミービット線の配置領域と行延在方向において整列する回路領域に配置され、活性化時対応のダミービット線を所定電位にプリチャージする複数の分割ダミービット線プリチャージ回路をさらに備える、請求項１記載の半導体記憶装置。
【請求項１９】
前記センス制御回路は、各前記回路領域に配置され、各々が対応のダミービット線の電位変化を検出して前記センスアンプを活性化するためのセンスアンプ活性化信号を駆動する複数のダミーセンス回路を含む、請求項１８記載の半導体記憶装置。
【請求項２０】
前記センス制御回路は、各前記分割ダミービット線に対応してかつ対応の分割ダミービット線の配置領域と行延在方向において整列する回路領域に配置され、各々が対応のダミービット線の電位変化を検出して前記センスアンプを活性化するセンスアンプ活性化信号を駆動する複数のダミーセンス回路を含む、請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、選択メモリセルデータを読出すセンスアンプの高速化のための構成に関する。より特定的には、この発明は、スタティック型半導体記憶装置におけるデータ読出を高速で行なうための構成に関する。
【０００２】
【従来の技術】
半導体記憶装置（以下、単にメモリと称す）には、内部回路がスタティックに動作するスタティック型メモリ（ＳＲＡＭ：スタティック・ランダム・アクセス・メモリ）と、内部回路がダイナミックに動作し、かつ記憶データのリフレッシュが必要なダイナミック型メモリ（ＤＲＡＭ：ダイナミック・ランダム・アクセス・メモリ）、およびデータを不揮発的に記憶する不揮発性メモリがある。これらのメモリは、個々の特徴に応じてさまざまな分野において用いられている。
【０００３】
図２６は、従来のＳＲＡＭの要部の構成を概略的に示す図である。図２６において、従来の半導体メモリは、行列状に配列される通常メモリセルＭを含む。図２６においては、（ｍ＋１）行・（ｎ＋１）列に配列されるメモリセルＭ００−Ｍ０ｎないしＭｍ０−Ｍｍｎを代表的に示す。
【０００４】
通常メモリセルＭ００−Ｍｍｎの各行に対応してワード線Ｗ０−Ｗｍが配設される。図２６においては、通常メモリセルＭ００−Ｍ０ｎに対応して配置されるワード線Ｗ０と通常メモリセルＭｋ０−Ｍｋｎに対応して配置されるワード線Ｗｋと、通常メモリセルＭｍ０−Ｍｍｎに対応して配置されるワード線Ｗｍを代表的に示す。
【０００５】
通常メモリセルＭ００−Ｍｍｎの各列に対応して通常ビット線ＢＴおよびＢＢの対が配設される。図２６においては、通常メモリセルＭ００−Ｍｍ０に対応して配置される通常ビット線ＢＴ０およびＢＢ０と、通常メモリセルＭ０ｎ−Ｍｍｎに対応して配置される通常ビット線ＢＴｎおよびＢＢｎを代表的に示す。対をなす通常ビット線ＢＴ（通常ビット線ＢＴ０−ＢＴｎを総称的に示す）と通常ビット線ＢＢ（通常ビット線ＢＢ０−ＢＢｎを総称的に示す）には、対応の列の通常メモリセルの選択時に相補データが伝達される。
【０００６】
通常ビット線ＢＴ０およびＢＢ０−ＢＴｎおよびＢＢｎの各対に対して、プリチャージ信号ＰＲＣに応答して対応の通常ビット線ＢＴおよびＢＢの対を所定電位（電源電圧ＶＤＤ）レベルにプリチャージするビット線プリチャージ回路ＰＮＣ０−ＰＮＣｎが設けられる。このビット線プリチャージ回路ＰＮＣ０−ＰＮＣｎの各々は、それぞれ導通時、対応のビット線ＢＴおよびＢＢに電源電圧ＶＤＤを伝達するＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成されるプリチャージトランジスタと、プリチャージ信号ＰＲＣに応答して導通し、導通時、対応のビット線ＢＴおよびＢＢを電気的に短絡するＰチャネルＭＯＳトランジスタで構成されるイコライズトランジスタを含む。
【０００７】
ワード線Ｗ０−Ｗｍそれぞれに対応して、ワード線駆動回路ＷＤ０−ＷＤｍが設けられる。これらのワード線駆動回路ＷＤ０−ＷＤｍは、図示しないロウアドレス信号をデコードして生成されるロウ選択信号Ｘ０−Ｘｍに従って対応のワード線Ｗ０−Ｗｍを選択状態へ駆動する。これらのワード線駆動回路ＷＤ０−ＷＤｍの各々は、図２６においては、１例として２段の縦続接続されるインバータで構成される。
【０００８】
これらのロウ選択信号Ｘ０−Ｘｍのうちの１つのロウ選択信号がＨレベルへ駆動され、このロウ選択信号に対応するワード線がＨレベルへ駆動される。すなわち、選択ワード線は、その電圧レベルがＨレベルであり、非選択ワード線は、その電圧レベルがＬレベルである。したがって、ワード線が選択された状態においては、図示しないロウアドレス信号に従ってアドレス指定された行に対応するワード線の電圧レベルがＨレベルに駆動されて保持され、残りのワード線（非選択ワード線）の電圧レベルがＬレベルに維持される。
【０００９】
通常ビット線ＢＴ０，ＢＢ０−ＢＴｎ，ＢＢｎの対それぞれに対応して、カラム選択信号Ｙ０−Ｙｎに応答して選択的に導通するカラム選択ゲートＰＣＳ０−ＰＣＳｎが設けられる。これらのカラム選択ゲートＰＣＳ０−ＰＣＳｎの各々は、対応のビット線ＢＴおよびＢＢに対して設けられるＰチャネルＭＯＳトランジスタを含む。カラム選択ゲートＰＣＳ０−ＰＣＳｎを、カラム選択信号Ｙ０−Ｙｎに従って導通状態とすることにより、このカラム選択信号が指定する列に対応して配置される通常ビット線がセンスアンプＳＡに結合される。
【００１０】
カラム選択ゲートＰＣＳ（カラム選択ゲートＰＣＳ０−ＰＣＳｎを総称的に示す）をＰチャネルＭＯＳトランジスタで構成することにより、ＨレベルデータをＭＯＳトランジスタのしきい値電圧損失を伴うことなくセンスアンプに伝達することができる。
【００１１】
このセンスアンプＳＡは、センスイネーブル信号ＳＥの活性化に応答して活性化され、選択されたカラム選択ゲートを介して伝達されるビット線電位を差動的に増幅して内部読出データＤｏｕｔを生成する。
【００１２】
このセンスアンプＳＡに対するセンスイネーブル信号ＳＥを生成するために、ダミーカラムＤＳＥＴが設けられる。ダミーカラムＤＳＥＴにおいては、通常メモリセルＭ００−Ｍｍｎと行を共有するようにダミーメモリセルＤ０−Ｄｍが配設され、これらのダミーセルＤ０−Ｄｍは、それぞれ、対応の行に配置されるワード線Ｗ０−Ｗｍに接続される。
【００１３】
ダミーメモリセルＤ０−Ｄｍに対応して、ダミービット線ＤＴおよびＤＢが配設される。このダミービット線ＤＴおよびＤＢに対して、プリチャージ信号ＰＲＣに応答してダミービット線ＤＴおよびＤＢを所定電圧（電源電圧ＶＤＤ）レベルにプリチャージシかつイコライズするダミービット線プリチャージ回路ＰＤＣが設けられる。このダミービット線プリチャージ回路ＰＤＣは、プリチャージ回路ＰＮＣ０−ＰＮＣｎと同様、イコライズ用のＰチャネルＭＯＳトランジスタと、プリチャージ用のＰチャネルＭＯＳトランジスタを含む。
【００１４】
ダミーカラムＤＳＥＴにおいて、ダミービット線ＤＴに対して、センスイネーブル信号ＳＥを生成するためのインバータバッファＧ１９０が設けられる。すなわち、ダミービット線ＤＴにＬレベルデータが読出されるように、ダミーメモリセルＤ０−Ｄｍの内部接続が設定される。
【００１５】
ダミービット線ＤＴおよびＤＢには、通常ビット線ＢＴ０，ＢＢ０−ＢＴｎ，ＢＢｎと同数のメモリセルが接続される。ダミーセルＤ０−Ｄｍおよび通常メモリセルＭ００−Ｍｍｎは、その構成要素のトランジスタのサイズは同じであり、ダミービット線ＤＴと通常ビット線ＢＢおよびＢＴには同一の負荷が接続される。したがって、このダミービット線ＤＴの電位低下を検出することにより、通常ビット線ＢＴ０，ＢＢ０−ＢＴｎ，ＢＢｎにおいてメモリセルデータが読出されたタイミングを検出することができる。応じて、メモリセルデータが読出されて対をなす通常ビット線間の電位差が所定値以上となったときに、センスイネーブル信号ＳＥを活性化して、センスアンプＳＡにセンス動作を行なわせる。
【００１６】
図２７は、図２６に示す通常メモリセルＭ００−Ｍｍｎの回路構成を示す図である。これらの通常メモリセルＭ００−Ｍｍｎは、同一構成を有するため、図２７においては、通常メモリセルＭを代表的に示す。
【００１７】
図２７において、通常メモリセルＭは、電源ノードと記憶ノードＭＬの間に接続されかつそのゲートが記憶ノードＭＲに接続されるＰチャネルＭＯＳトランジスタＰＱ１と、電源ノードと記憶ノードＭＲの間に接続されかつそのゲートが記憶ノードＭＬに接続されるＰチャネルＭＯＳトランジスタＰＱ２と、記憶ノードＭＬと接地ノードの間に接続されかつそのゲートが記憶ノードＭＲに接続されるＮチャネルＭＯＳトランジスタＮＱ１と、記憶ノードＭＲと接地ノードの間に接続されかつそのゲートが記憶ノードＭＬに接続されるＮチャネルＭＯＳトランジスタＮＱ２と、ワード線Ｗ上の信号に応答して選択的に記憶ノードＭＬを通常ビット線ＢＴに電気的に結合するＮチャネルＭＯＳトランジスタＮＱ３と、ワード線Ｗ上の信号に応答して選択的に導通し、導通時記憶ノードＭＲを通常ビット線ＢＢに電気的に結合するＮチャネルＭＯＳトランジスタＮＱ４を含む。
【００１８】
ＭＯＳトランジスタＰＱ１およびＮＱ１が、第１のＣＭＯＳインバータを構成し、ＭＯＳトランジスタＰＱ２およびＮＱ２が第２のＣＭＯＳインバータを構成する。これらの第１および第２のＣＭＯＳインバータにより記憶ノードＭＲおよびＭＬのデータを保持するインバータラッチが構成される。
【００１９】
この図２７に示す通常メモリセルＭの構成において、記憶ノードＭＬおよびＭＲには、第１および第２のＣＭＯＳインバータにより、相補なデータが保持される。すなわち、記憶ノードＭＬおよびＭＲの一方が、電源電圧ＶＤＤレベル、他方が、接地電圧レベルである。
【００２０】
ワード線Ｗが選択状態へ駆動されると、ＭＯＳトランジスタＮＱ３およびＮＱ４が導通し、記憶ノードＭＬおよびＭＲが、通常ビット線ＢＴおよびＢＢに電気的に結合される。これらの通常ビット線ＢＴおよびＢＢは、ビット線プリチャージ回路ＰＮＣにより、予め、電源電圧ＶＤＤレベルにプリチャージされている。したがって、これらの通常ビット線ＢＴおよびＢＢのうち、Ｌレベルのデータを記憶する記憶ノードに接続される通常ビット線の電位が低下し、他方のビット線は、電源電圧ＶＤＤレベルを維持する。この通常ビット線ＢＴおよびＢＢに生じた電位差をセンスアンプＳＡにより検知し増幅する。
【００２１】
図２８は、図２６に示すダミーセルＤ０−Ｄｍの回路構成を示す図である。これらのダミーセルＤ０−Ｄｍは、同一構成を有するため、図２８においては、１つのダミーセルＤの回路構成を代表的に示す。
【００２２】
図２８において、ダミーセルＤは、電源ノードと記憶ノードＤＳＬの間に接続されかつそのゲートが電源ノードに接続されるＰチャネルＭＯＳトランジスタＰＱ３と、記憶ノードＤＳＬと接地ノードの間に接続されかつそのゲートが電源ノードに接続されるＮチャネルＭＯＳトランジスタＮＱ５と、電源ノードと記憶ノードＤＳＲの間に接続されかつそのゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタＰＱ４と、記憶ノードＤＳＲと接地ノードの間に接続されかつそのゲートが接地ノードに接続されるＮチャネルＭＯＳトランジスタＮＱ６と、ワード線Ｗ上の信号に応答して選択的に導通し、導通時、記憶ノードＤＳＬをダミービット線ＤＴに電気的に結合するＮチャネルＭＯＳトランジスタＮＱ７と、ワード線Ｗ上の信号に応答して選択的に導通し、導通時、記憶ノードＤＳＲをダミービット線ＤＢに電気的に結合するＮチャネルＭＯＳトランジスタＮＱ８を含む。
【００２３】
この図２８に示すダミーセルＤの構成においては、ＭＯＳトランジスタＰＱ３およびＮＱ６がオフ状態、ＭＯＳトランジスタＰＱ４およびＮＱ５がオン状態に固定される。したがって、記憶ノードＤＳＬは、Ｌレベルに固定され、記憶ノードＤＳＲは、Ｈレベルに固定される。
【００２４】
ワード線Ｗが選択されて、その電圧レベルが上昇すると、ＭＯＳトランジスタＮＱ７およびＮＱ８が導通し、記憶ノードＤＳＬおよびＤＳＲがそれぞれ、ダミービット線ＤＴおよびＤＢに電気的に結合される。記憶ノードＤＳＬはＬレベルであるため、電源電圧レベルにダミープリチャージ回路ＰＤＣによりプリチャージされたダミービット線ＤＴからＭＯＳトランジスタＮＱ７およびＮＱ５を介して接地ノードへ電流が流れ、このダミービット線ＤＴの電位レベルが低下する。一方、ダミービット線ＤＢは、記憶ノードＤＳＲが電源電圧ＶＤＤレベルであり、放電経路は存在しないため、電源電圧レベルを維持する。このダミービット線ＤＴの電位が、図２６に示すインバータバッファＧ１９０の入力論理しきい値を超えると、このインバータバッファＧ１９０からのセンスイネーブル信号ＳＥが活性化される。
【００２５】
図２９は、図２６に示すセンスアンプＳＡの構成の一例を示す図である。図２９において、センスアンプＳＡは、電源ノードと内部ノードＳＬの間に接続されかつそのゲートが内部ノードＳＲに接続されるＰチャネルＭＯＳトランジスタＰＳ２と、電源ノードと内部ノードＳＲの間に接続されかつそのゲートが内部ノードＳＬに接続されるＰチャネルＭＯＳトランジスタＰＳ３と、センスイネーブル信号ＳＥをゲートに受けるＮチャネルＭＯＳトランジスタＮＳ０と、内部ノードＳＬとＭＯＳトランジスタＮＳ０の間に接続されかつそのゲートが内部ノードＳＲに接続されるＮチャネルＭＯＳトランジスタＮＳ１と、内部ノードＳＲとＭＯＳトランジスタＮＳ０の間に接続されかつそのゲートが内部ノードＳＬに接続されるＮチャネルＭＯＳトランジスタＮＳ２と、センスイネーブル信号ＳＥに従って、入力信号（ノード）／ＮＢを内部ノードＳＬに転送（結合）するＰチャネルＭＯＳトランジスタＰＳ０と、センスイネーブル信号ＳＥに応答して、入力信号（ノード）／ＮＴを内部ノードＳＲに転送（結合）するＰチャネルＭＯＳトランジスタＰＳ１を含む。内部ノードＳＲから、内部読出データＤｏｕｔが出力される。
【００２６】
入力信号／ＮＢおよび／ＮＴは、それぞれ、列選択時、通常ビット線ＢＢおよびＢＴ上の電圧レベルに対応する信号である。符号／ＮＴおよび／ＮＢが入力ノードを示すときには、これらのノード／ＮＴおよび／ＮＢは、選択ビット線がカラム選択ゲートを介して結合される内部読出データ線である。以下の説明においては、符号／ＮＴおよび／ＮＢは、センスアンプＳＡに対する入力信号を示すとする。
【００２７】
このセンスアンプＳＡにおいては、センスイネーブル信号ＳＥがＬレベルのときには、ＭＯＳトランジスタＰＳ０およびＰＳ１がオン状態であり、入力信号／ＮＢおよび／ＮＴが、内部ノードＳＬおよびＳＲに伝達される。この状態においては、ＭＯＳトランジスタＮＳ０はオフ状態であり、ＭＯＳトランジスタＰＳ２、ＰＳ３、ＮＳ１およびＮＳ２で構成される回路において動作電流が流れる経路は遮断されており、センス動作は行なわれない。
【００２８】
センスイネーブル信号ＳＥがＨレベルとなると、ＭＯＳトランジスタＰＳ０およびＰＳ１がオフ状態となり、この内部ノードＳＬおよびＳＲは、信号入力ノード（内部データ線）から切離される。この状態で、ＭＯＳトランジスタＮＳ０がオン状態となり、センスアンプＳＡが活性化され、内部ノードＳＬおよびＳＲの一方が、接地電圧レベル、他方が電源電圧ＶＤＤレベルに駆動される。
【００２９】
この図２９に示すセンスアンプＳＡにおいては、入力信号、すなわちビット線電圧／ＮＢおよび／ＮＴを、内部ノードＳＬおよびＳＲに閉じ込めた後に、センスアンプＳＡが活性化されて、センス動作が行なわれる。ＰチャネルＭＯＳトランジスタＰＳ２およびＰＳ３が、ゲートおよびドレインが交差結合され、ＮチャネルＭＯＳトランジスタＮＳ１およびＮＳ２が、ゲートおよびドレインが交差結合される。交差結合されたＭＯＳトランジスタＰＳ２およびＰＳ３により、内部ノードＳＬおよびＳＲのうちの高電位の内部ノードが電源電圧ＶＤＤレベルに保持され、交差結合されたＭＯＳトランジスタＮＳ１およびＮＳ２により、内部ノードＳＬおよびＳＲの低電位の内部ノードが接地電圧レベルに駆動される。
【００３０】
通常、内部ノードＳＬおよびＳＲは、センスイネーブル信号ＳＥがＬレベルのときに、図示しないデータ線プリチャージ回路により電源電圧ＶＤＤレベルに駆動されており、このセンスアンプＳＡは、伝達されたビット線電位に従って、内部ノードＳＬおよびＳＲの電圧レベルが低下し、その電位差を差動的に増幅してラッチする。
【００３１】
この図２９に示すセンスアンプＳＡは、増幅したデータを内部ノードＳＬおよびＳＲにその活性化期間中ラッチしており、ラッチ型センスアンプと呼ばれる。このラッチ型センスアンプを通常のカレントミラー型センスアンプに代えて用いることにより、以下の利点が得られる。すなわち、半導体集積回路においては、加工技術の微細化に伴って集積度が大きくなるにつれて、消費電力の削減が発熱による誤動作の防止などの観点から強く要求されてきている。ＳＲＡＭなどのメモリにおいても例外ではない。カレントミラー型センスアンプを利用する場合、電流源が必要であり、データ保持時において定常電流が流れて消費電流が増大するという問題が生じる。一方、ラッチ型センスアンプの場合には、内部ノードＳＬおよびＳＲの電圧を差動増幅するセンス動作時において、一時的に電流が流れるだけであり、この内部ノードＳＬおよびＳＲが電源電圧ＶＤＤおよび接地電圧レベルに駆動された後には、電流は流れない。したがって、カレントミラー型センスアンプに比べて消費電力を大幅に低減することができる。
【００３２】
この内部ノードＳＬおよびＳＲをセンス動作時、信号入力ノードから切離すことにより、このセンスアンプＳＡは、内部ノードＳＬおよびＳＲを駆動することが要求されるだけであり、小さな負荷を高速で駆動することができ、高速でかつ低消費電流でセンス動作を行なうことができる。
【００３３】
図３０は、図２６から図２９に示すＳＲＡＭのデータ読出時の動作を示す信号波形図である。以下、図３０を参照して、図２６から図２９に示すメモリ（ＳＲＡＭ）の動作について説明する。
【００３４】
プリチャージ信号ＰＲＣは、クロック信号（図示せず）に同期して生成される信号であり、このＳＲＡＭは、クロック同期型メモリであるとする。また、このクロック信号のＨレベルの期間中にデータの読出が行なわれ、クロック信号のＬレベルの期間中に、ビット線のプリチャージが行なわれると仮定する。
【００３５】
クロック信号がＬレベルの期間においては、プリチャージ信号ＰＲＣもＬレベルであり、プリチャージ回路ＰＤＣおよびＰＮＣ０−ＰＮＣｎがすべて活性化され、ダミービット線ＤＴおよびＤＢと通常ビット線ＢＴ０，ＢＢ０−ＢＴｎ，ＢＢｎがすべて電源電圧ＶＤＤレベルにプリチャージされ、読出動作の初期設定が行なわれる。
【００３６】
プリチャージ信号ＰＲＣがＨレベルに立上がると、プリチャージ回路ＰＤＣおよびＰＮＣ０−ＰＮＣｎがすべて非活性化され、ダミービット線ＤＴおよびＤＢと通常ビット線ＢＴ０，ＢＢ０−ＢＴｎ，ＢＢｎが、すべて電源電圧ＶＤＤレベルでフローティング状態となる。また、クロック信号の立上がりに応答して、外部からのアドレス信号に従ってロウ選択信号が生成され、図２６に示すロウ選択信号Ｘ０−Ｘｍの１つがＨレベルに駆動され、応じて、対応のワード線が選択状態へ駆動される。図３０に示すように、ワード線Ｗｋが選択されたとすると、この選択ワード線Ｗｋの電圧レベルがＨレベルとなる。
【００３７】
また、この行選択動作と並行して、列選択動作が行なわれ、カラム選択信号Ｙ０−Ｙｎの１つが、図示しないコラムアドレス信号に従って選択状態へ駆動され、カラム選択ゲートＰＣＳ０−ＰＣＳｎのうちの対応のカラム選択ゲートがオン状態となり、選択列に対応する通常ビット線がセンスアンプＳＡに結合される。行および列の選択により、１つの通常メモリセルＭが選択される。今、通常メモリセルＭｋ０が選択された場合を考える。また、この選択された通常メモリセルＭｋ０において、図２７に示す記憶ノードＭＬおよびＭＲには、それぞれＨレベルおよびＬレベルのデータが記憶されているとする。この場合、記憶ノードＭＬが接続される通常ビット線ＢＴ０の電圧レベルが、プリチャージレベルのＨレベルから変化せず、一方、記憶ノードＭＲが接続される通常ビット線ＢＢ０の電位は、選択通常メモリセルＭｋ０のトランジスタＮＱ４およびＮＱ２を介して放電されるため、通常ビット線ＢＢ０の電位が次第に低下する。
【００３８】
一方、ダミーカラムＤＳＥＴにおいては、通常メモリセルと同じトランジスタサイズを有するトランジスタで構成されるダミーセルＤ０−Ｄｍがダミービット線ＤＴおよびＤＢに接続される。ダミービット線ＤＴおよびＤＢに接続されるダミーセルＤ０−Ｄｍの数は、通常ビット線ＢＴおよびＢＢに接続される通常メモリセルの数と同じである。したがって、ダミーカラムＤＳＥＴにおいて、ダミービット線ＤＴの電位が、図２８に示すＭＯＳトランジスタＮＱ７およびＮＱ５により放電されて低下する。このダミービット線ＤＴの電位低下速度は、選択列の通常ビット線とダミービット線ＤＴの負荷が同じであり、通常ビット線の電位低下速度と同じ速度である。
【００３９】
今、このダミーカラムＤＳＥＴに設けられるインバータバッファＧ１９０の入力論理しきい値が、ＶＤＤ／２に設定されているとする。図３０に示す時刻ｔ０において、ダミービット線ＤＴの電位が、ＶＤＤ／２に到達すると、インバータバッファＧ１９０からのセンスイネーブル信号ＳＥがＨレベルに駆動され、センスアンプＳＡが活性化される。
【００４０】
センスイネーブル信号ＳＥがＬレベルのときには、選択通常ビット線ＢＴ０およびＢＢ０の電位差がセンスアンプＳＡの内部ノードに伝達されており、センスアンプＳＡの内部ノードＳＬおよびＳＲにおいても、十分大きな電位差が形成される。センスイネーブル信号ＳＥがＨレベルになるとセンスアンプＳＡが活性化され、内部ノードＳＬおよびＳＲに電荷を閉じ込めてセンス動作が行なわれる。
【００４１】
クロック信号がＬレベルに立下がり、プリチャージ信号ＰＲＣがＬレベルとなると、また行選択動作が完了し、選択ワード線Ｗｋが非選択状態へ駆動され、またプリチャージ回路ＰＤＣおよびＰＮＣ０−ＰＮＣｎにより、ビット線ＢＴ０およびＢＢ０およびダミービット線ＤＴおよびＤＢの電圧レベルがＨレベルへ駆動される。ダミービット線ＤＴの電位レベルが上昇すると、インバータバッファＧ１９０からのセンスイネーブル信号ＳＥがＬレベルとなり、センス動作が完了する。図３０においては、センスイネーブル信号ＳＥは、ダミービット線ＤＴおよびＤＢがともにＨレベルにプリチャージされた後に、非活性化される状態を示す。これは、センスイネーブル信号ＳＥの活性化期間を長くして、センスアンプＳＡのラッチ期間を十分に確保して、内部読出データを確実に読出すためである。このセンスイネーブル信号ＳＥの活性化期間の設定は、図示しない立下がり遅延回路を用いてセンスイネーブル信号ＳＥをセンスアンプＳＡへ与えることにより実現される。
【００４２】
上述のダミーカラムＤＳＥＴを用いてセンスイネーブル信号ＳＥを活性化することにより、以下の利点が得られる。
【００４３】
すなわち、ラッチ型センスアンプＳＡは、データの増幅動作後、直流電流が流れないという利点に加えて、ゲインが大きいという特徴がある。センスアンプＳＡは、そのゲインが大きいほど、ビット線間電位差が微小でもその電位差を検出することができる。しかしながら、ラッチ型センスアンプＳＡにおいては、一旦誤ったデータを検出して増幅すると、その検出／増幅データを補正することができない。
【００４４】
したがって、ビット線間の電位差が十分大きくならないうちにセンス動作を開始した場合、このセンスアンプＳＡを構成するトランジスタの特性のばらつきおよびビット線に重畳するノイズの影響により、正しくデータを検出することができない可能性がある。このような誤読出を防止するために、ダミーカラムＤＳＥＴを用いて、ビット線電位、すなわちセンスアンプ内部ノードＳＬおよびＳＲの電位差が十分に大きくなった時点を検出して、センス動作を開始する。
【００４５】
すなわち、ダミーセルＤ（Ｄ０−Ｄｍ）は、その構成要素のトランジスタのサイズは、通常メモリセルＭのトランジスタと同じであり、またダミービット線ＤＴの寄生容量も通常ビット線ＢＴおよびＢＢの寄生容量と同じである。したがって、ダミービット線ＤＴの電位変化速度は、通常ビット線ＢＴまたはＢＢの電位変化速度と同じである。また、ダミーセルＤおよび通常メモリセルＭは、ワード線を共有するため、ワード線選択までに要する遅延時間も同じである。したがって、センスアンプＳＡがセンス動作を開始するときには、通常ビット線対においても、ダミービット線ＤＴおよびＤＢと同様、その電位差がＶＤＤ／２となっており、この電位差は、センスアンプＳＡに伝達されている。したがって、センスアンプＳＡのセンス動作時においては、確実に、ビット線間電位差を十分に大きく設定することができ、センスマージンを十分に確保して、誤読出を防止することが可能となる。
【００４６】
【発明が解決しようとする課題】
ラッチ型センスアンプＳＡは、ゲインが大きいため、トランジスタ特性のばらつきおよびノイズの影響を考慮しても、ビット線間電位差が、１００ｍＶ程度あれば、誤読出の可能性はない。しかしながら、図３１に示すように、電源電圧ＶＤＤが、１．８Ｖの場合、ビット線対間電位差が、０．９Ｖとなった時点ｔ０でセンスイネーブル信号ＳＥが活性化されている。センスアンプＳＡは、そのビット線対間電位差ΔＶｓが、１００ｍＶであれば正確にセンス動作が行なわれるため、時刻ｔａにおいてセンス動作を行なって、内部読出データを生成することが可能である。
【００４７】
したがって、従来の構成の場合、必要以上に、センスマージンを大きく取っており、高速で内部読出データを生成することができない。すなわち、図３１に示す時刻ｔａから時刻ｔ０までの時間だけ、内部読出動作が遅くなる。
【００４８】
この内部読出タイミングを早くするために、図２６に示すインバータバッファＧ１９０の入力論理しきい値を、高く設定することが考えられる。インバータバッファの入力論理しきい値の調整は、その構成要素がトランジスタのサイズおよびしきい値電圧の調整により行なわれる。したがって、トランジスタ特性のばらつきにより、その入力論理しきい値のばらつきが生じ、正確に、ダミービット線の電位差、すなわち通常ビット線対の電位差に従って、センスマージンを保証して、センスイネーブル信号ＳＥを活性化することができなくなるという問題が生じる。
【００４９】
それゆえ、この発明の目的は、正確に、ダミービット線の電位に従って、センス動作開始タイミングを早くすることのできる半導体記憶装置を提供することである。
【００５０】
この発明の他の目的は、センス動作開始時のビット線対間電位差を必要最小限の電位差に設定することのできる半導体記憶装置を提供することである。
【００５１】
この発明のさらに他の目的は、高速かつ正確にデータを読出すことのできる半導体記憶装置を提供することである。
【００５２】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、行列状に配列される複数の通常セルと、これら複数の通常セルと行を共有するように配列されかつ列延在方向において複数のブロックに分割される複数のダミーセルと、通常セルの列に対応して配置され、各々に対応の列の通常セルが接続する複数の通常ビット線と、ダミーセルの列の各ブロックに対応して配置され、各々に対応のブロックのダミーセルが接続する複数の分割ダミービット線と、通常セルの選択セルのデータを検知し増幅するセンスアンプと、複数の分割ダミービット線のいずれかの分割ダミービット線の電位変化に応答してセンスアンプを活性化するセンス制御回路を含む。
【００５３】
好ましくは、通常セルおよびダミーセルは、同一の回路接続および同一のサイズのトランジスタを有する。
【００５４】
好ましくは、センス制御回路は、複数の分割ダミービット線に共通に配置され、センスアンプを活性化するセンスイネーブル信号をセンスアンプへ伝達するセンス制御線と、各分割ダミービット線に対して配置され、各々が対応の分割ダミービット線の電位変化を検出し、該検出結果に従ってセンス制御線を駆動する複数のダミーセンス回路を含む。
【００５５】
好ましくは、各通常ビット線は、メモリセル選択時、相補なデータを転送する第１および第２のビット線を含み、各分割ダミービット線は対応の列のダミーセル選択時相補データを転送する第１および第２のダミービット線を有する。この構成において、各ダミーセンス回路は、対応の第１および第２のダミービット線の電位を検出し対応の第１および第２のダミービット線のいずれかに電位変化が生じたときセンス制御線をセンスイネーブル信号を活性化する方向に駆動する。
【００５６】
好ましくは、各ダミーセンス回路は、対応の分割ダミービット線の電位に従って選択的に導通し、導通時、センス制御線を駆動する絶縁ゲート型電界効果トランジスタを含む。
【００５７】
好ましくは、さらに、センス制御回路は、分割ダミービット線の電位変化を検出し、該検出結果に従って電位変化を生じた分割ダミービット線の電位変化を加速するフィードバック回路を含む。
【００５８】
好ましくは、センス制御回路は、各分割ダミービット線に対応して配置され、対応の分割ダミービット線の電位変化を検出する電位変化検出回路と、この電位変化検出回路の電位変化検出に応答して、対応の分割ダミービット線の電位変化を加速する加速回路と、電位変化検出回路の電位変化検出に応答して、センスアンプを活性化するセンスイネーブル信号を伝達するセンス制御線を駆動するセンス駆動回路とを含む。
【００５９】
また、これに代えて、好ましくは、センス制御回路は、各分割ダミービット線に対応して配置され、対応の分割ダミービット線の電位に応答して、センスアンプを活性化するセンスイネーブル信号を伝達するセンス制御線を駆動するセンス駆動回路と、このセンス駆動回路の出力信号に応答して対応の分割ダミービット線の電位変化を加速する回路とを含む。
【００６０】
これに代えて、好ましくは、センス制御回路は、各分割ダミービット線に対応して配置され、対応の分割ダミービット線の電位に応答して内部ノードを駆動する第１導電型の絶縁ゲート型電界効果トランジスタと、この第１導電型の絶縁ゲート型電界効果トランジスタそれぞれに対応して配置され、対応の内部ノードの電位に従って、センスアンプを活性化するセンスイネーブル信号を伝達するセンス制御線を駆動する第２導電型の絶縁ゲート型電界効果トランジスタを含む。
【００６１】
好ましくは、さらに、活性制御信号に従って選択的に活性化され、活性化時、外部信号に従ってセンスイネーブル信号を生成するセンスアンプ活性制御回路が設けられる。センス制御回路は、活性制御信号の活性化時、非活性化される。
【００６２】
好ましくは、さらに、センスアンプを活性化するセンスアンプ活性化信号の活性化に応答して通常セルおよびダミーセルを含むメモリアレイを初期状態へ駆動する回路が設けられる。
【００６３】
これに代えて、好ましくは、また、通常セルおよびダミーセルの各行に対応して配置され、各々に対応の行の通常セルおよびダミーセルが接続される複数のワード線と、アドレス信号に従って複数のワード線のアドレス指定された行に対応して配置されるワード線を選択状態へ駆動するワード線選択回路とが設けられる。このワード線選択回路は、センスアンプを活性化するセンスアンプ活性化信号の活性化に応答して非活性化され選択ワード線を非選択状態へ駆動する。
【００６４】
好ましくは、センス制御回路は、各分割ダミービット線に対応して配置され、各々が対応のダミービット線の電位変化を検出してセンスアンプ活性化信号を活性化する複数のダミーセンス回路を含む。この構成において、ワード線選択回路は、各分割ダミービット線に対応して分割され、対応のダミーセンス回路の出力信号に応答して、対応の分割ダミービット線と交差するように配置されるワード線を非選択状態に駆動する複数の分割ワード線選択回路を含む。
【００６５】
好ましくは、さらに、センス制御回路からのセンスアンプを活性化するセンスアンプ活性化信号の活性化に応答して、通常ビット線および分割ダミービット線を所定電位にプリチャージするプリチャージ回路が設けられる。
【００６６】
また、好ましくは、データ読出動作指示信号に応答して、センス制御回路からのセンスアンプを活性化するセンスアンプ活性化信号をセンスアンプに供給する読出制御回路が設けられる。
【００６７】
また、好ましくは、センス制御回路と別に配置され、分割ダミービット線の電位を検出して内部読出データを生成する読出回路がさらに設けられる。
【００６８】
また、好ましくは、センス制御回路からのセンスアンプを活性化するセンスアンプ活性化信号の活性化に応答して、この読出回路の出力データをラッチするラッチ回路が設けられる。
【００６９】
また、好ましくは、さらに、各分割ダミービット線に対応してかつ対応の分割ダミービット線配置領域と行延在方向において整列する回路領域に活性化時対応のダミービット線を所定電位にプリチャージする複数の分割ダミービット線プリチャージ回路が設けられる。
【００７０】
また、好ましくは、センス制御回路は、各回路領域に配置され、各々が対応のダミービット線の電位変化を検出し、センスアンプを活性化するセンスアンプ活性化信号を駆動する複数のダミーセンス回路を含む。
【００７１】
好ましくは、センス制御回路は、各分割ダミービット線に対応してかつ対応の分割ダミービット線配置領域と行延在方向において整列する回路領域に配置され、各々が対応のダミービット線の電位変化を検出してセンスアンプを活性化するセンスアンプ活性化信号を生成する複数のダミーセンス回路を含む。
【００７２】
通常メモリセルと行を共有するように、ダミーセルを配置しかつこのダミーセルに対応して配置されるダミービット線を列延在方向において分割する。これらの分割ダミービット線の電位変化を検出してセンスアンプを活性化することにより、分割ダミービット線の負荷は、通常ビット線の負荷よりも小さくすることができる。この分割ダミービット線の電位変化速度を、通常ビット線の電位変化速度よりも大きくすることができ、早いタイミングでセンスアンプを活性化することができる。したがって、通常ビット線対間の電位差が小さいときにセンス動作を開始することができ、必要最小限のセンスマージンでセンス動作を行なうことができ、高速かつ正確に読出動作を行なうことができる。
【００７３】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従うＳＲＡＭの要部の構成を示す図である。図１において、従来と同様、通常メモリセルＭ００−Ｍｍｎが、（ｍ＋１）行・（ｎ＋１）列に配列される。これらの通常メモリセルＭ００−Ｍｍｎの各列に対応して通常ビット線対ＢＴ０，ＢＢ０−ＢＴｎ，ＢＢｎが配列される。通常ビット線対ＢＴ０，ＢＢ０−ＢＴｎ，ＢＢｎそれぞれに対応して、プリチャージ信号ＰＲＣに応答するビット線プリチャージ回路ＰＮＣ０−ＰＮＣｎが配列される。これらのプリチャージ回路ＰＮＣ０−ＰＮＣｎの各々は、イコライズ用のＰチャネルＭＯＳトランジスタとプリチャージ用のＰチャネルＭＯＳトランジスタとを含む。
【００７４】
また、通常ビット線対ＢＴ０，ＢＢ０−ＢＴｎ，ＢＢｎそれぞれに対応して、カラム選択信号Ｙ０−Ｙｎに応答して導通するカラム選択ゲートＰＣＳ０−ＰＣＳｎが設けられる。これらのカラム選択ゲートＰＣＳ０−ＰＣＳｎは、それぞれ、導通時、対応のビット線対ＢＴ０，ＢＢ０−ＢＴｎ，ＢＢｎをセンスアンプＳＡに電気的に結合する。
【００７５】
通常メモリセルＭ００−Ｍｍｎの各行に対応してワード線Ｗ０−Ｗｍが配列される。これらのワード線Ｗ０−Ｗｍ各々に対しては、ワード線駆動回路ＷＤＲ０−ＷＤＲｍが設けられる。これらのワード線駆動回路ＷＤＲ０−ＷＤＲｍは、それぞれ図示しないロウアドレス信号をデコードして生成されるロウ選択信号Ｘ０−Ｘｍに従って対応のワード線を選択状態へ駆動する。
【００７６】
通常メモリセルＭ００−Ｍｍｎの各々は、図２７に示す通常メモリセルＭと同一の構成を有する。
【００７７】
これらの通常メモリセルＭ００−Ｍｍｎと行を共有するようにダミーセルＤ０−Ｄｍが配列される。これらのダミーセルＤ０−Ｄｍの各々は、従来と異なり、図２７に示す通常メモリセルＭと同一の構成を有する。これらのダミーセルＤ０−Ｄｍは、複数個の分割ダミーカラムＤＤＳＥＴ０−ＤＤＳＥＴｈに分割される。図１においては、ダミーセルＤ０−Ｄｍは、ｐ（＝ｈ＋１）個のブロックに分割される。
【００７８】
分割ダミーカラムＤＤＳＥＴ０−ＤＤＳＥＴｈそれぞれにおいて、対応のダミーセルに対して分割ダミービット線ＤＤＴおよびＤＤＢが配置される。図１において、ダミーカラムＤＤＳＥＴ０のダミーセルＤ０…に対応して配置される分割ダミービット線ＤＤＴ０およびＤＤＢ０と、分割ダミーカラムＤＤＳＥＴｈのダミーセルＤｋ−Ｄｍに対応して配置される分割ダミービット線ＤＤＴｈおよびＤＤＢｈを代表的に示す。
【００７９】
分割ダミーカラムＤＤＳＥＴ０−ＤＤＳＥＴｈそれぞれにおいては、対応の分割ダミービット線ＤＤＴおよびＤＤＢをプリチャージ信号ＰＲＣに従って電源電圧ＶＤＤレベルにプリチャージしかつイコライズするダミービット線用プリチャージ回路ＰＤＣ（ＰＤＣ０−ＰＤＣｈ）と、対応の分割ダミービット線ＤＤＴおよびＤＤＢの電位差を検出して、この検出結果に従ってセンス制御線ＳＤＲＬを駆動するダミーセンスアンプＤＳＡが設けられる。このセンス制御線ＳＤＲＬ上に、センスイネーブル信号ＳＥが生成されて、センスアンプＳＡへ与えられる。
【００８０】
ダミービット線用プリチャージ回路ＰＤＣ（プリチャージ回路ＰＤＣ０−ＰＤＣｈを総称的に示す）は、通常ビット線に対するプリチャージ回路ＰＮＣ（プリチャージ回路（ＰＮＣ０−ＰＮＣｎを総称的に示す）と同様、イコライズ用のＰチャネルＭＯＳトランジスタおよびプリチャージ用のＰチャネルＭＯＳトランジスタとで構成される。
【００８１】
図１においては、分割ダミーカラムＤＤＳＥＴ０およびＤＤＳＥＴｈに対して配置されるダミープリチャージ回路ＰＤＣ０およびＰＤＣｈと、ダミーカラムＤＤＳＥＴｈにおいて設けられるダミーセンスアンプＤＳＡを代表的に示す。
【００８２】
ダミー制御線ＳＤＲＬを初期状態に設定するために、プリチャージ信号ＰＲＣを反転するインバータＧ０と、このインバータＧ０の出力信号に従ってダミー制御線ＳＤＲＬを接地電圧レベルに駆動するＮチャネルＭＯＳトランジスタＮ０が設けられる。
【００８３】
ダミーセルＤ０−Ｄｍの各々は、通常メモリセルＭ００−Ｍｍｎと同一の回路接続および同一構成を有する。また、分割ダミービット線に対するプリチャージ回路ＰＤＣも、通常ビット線に対するプリチャージ回路ＰＮＣと同一構成を有する。したがって、分割ダミービット線ＤＤＴ０，ＤＤＢ０−ＤＤＴｈ，ＤＤＢｈ各々の負荷は、通常ビット線ＢＴ０，ＢＢ０−ＢＴｎ，ＢＢｎよりも十分小さい。すなわち、これらのダミーカラムＤＤＳＥＴ０−ＤＤＳＥＴｈに含まれるダミーセルの数が同一の場合、分割ダミービット線ＤＤＴ，ＤＤＢの負荷は、通常ビット線ＢＴおよびＢＢの１／（ｈ＋１）倍となり、選択ダミーセルにより、分割ダミービット線を通常ビット線よりも高速で放電することができる。
【００８４】
図２は、図１に示すダミーセンスアンプＤＳＡの構成の一例を示す図である。図２において、ダミーセンスアンプＤＳＡは、対応の分割ダミービット線ＤＤＴ上の電圧信号を反転するインバータＧ１と、対応の分割ダミービット線ＤＤＢの電圧信号を受けるインバータＧ２と、インバータＧ１およびＧ２の出力信号を受けるＮＯＲゲートＧ３と、ＮＯＲゲートＧ３の出力信号に従って選択的に導通し、導通時、センス制御線ＳＤＲＬを電源ノードに結合するＰチャネルＭＯＳトランジスタＰ０を含む。
【００８５】
分割ダミービット線ＤＤＴおよびＤＤＢの一方の電位が、プリチャージ電圧レベルのＨレベルからインバータＧ１およびＧ２の入力論理しきい値を超えて低下すると、インバータＧ１またはＧ２の出力信号はＨレベルとなり、応じてＮＯＲゲートＧ３の出力信号がＬレベルとなり、ＰチャネルＭＯＳトランジスタＰ０が導通し、センス制御線ＳＤＲＬ上のセンスイネーブル信号ＳＥがＨレベルに駆動される。すなわち、インバータＧ１およびＧ２により、分割ダミービット線ＤＤＴおよびＤＤＢの電位変化を検出し、この電位変化検出結果に従って、ＰチャネルＭＯＳトランジスタＰ０により、センスイネーブル信号ＳＥを活性化する。
【００８６】
図３は、図１および図２に示すＳＲＡＭの読出動作を示す信号波形図である。以下、図１および図２に示すＳＲＡＭのデータ読出動作を図３に示す信号波形図を参照して説明する。
【００８７】
従来と同様、クロック信号のＨレベル期間に読出動作を行ない、このクロック信号のＬレベル期間に、ビット線（通常ビット線およびダミービット線）のプリチャージを行なうものとする。また、プリチャージ信号ＰＲＣはクロック信号に同期して変化すると仮定する。
【００８８】
クロック信号がＬレベルの期間の間、プリチャージ信号ＰＲＣもＬレベルであり、プリチャージ回路ＰＤＣ０−ＰＤＣｈおよびＰＮＣ０−ＰＮＣｎはすべて活性化されており、分割ダミービット線ＤＤＴ０，ＤＤＢ０−ＤＤＴｈ，ＤＤＢｈおよび通常ビット線ＢＴ０，ＢＢ０−ＢＴｎ，ＢＢｎはすべて電源電圧ＶＤＤレベルにプリチャージされかつイコライズされている。また、インバータＧ０の出力信号はＨレベルであり、センス制御線ＳＤＲＬは、ＭＯＳトランジスタＮ０により接地電圧レベルに保持されている。
【００８９】
このクロック信号のＬレベル期間中に、読出動作に対する初期設定が行なわれる。
【００９０】
プリチャージ信号ＰＲＣがＨレベルに立上がると、プリチャージ回路ＰＤＣ０−ＰＤＣｈおよびＰＮＣ０−ＰＮＣｎが非活性化され、分割ダミービット線ＤＤＴ０，ＤＤＢ０−ＤＤＴｈ，ＤＤＢｈおよび通常ビット線ＢＴ０，ＢＢ０−ＢＴｎ，ＢＢｎに対するプリチャージ動作が停止する。また、クロック信号に同期して、与えられたアドレス信号に従って行選択動作が行なわれ、ロウ選択信号Ｘ０−Ｘｎの１つがＨレベルに駆動される。今、ワード線Ｗｋが選択されたとする。この選択ワード線Ｗｋは、ワード線駆動回路ＷＤＲｋにより、Ｈレベルに駆動される。また、カラム選択信号Ｙ０が、この行選択動作と並行して実行される列選択動作により１つが選択状態へ駆動される。今、カラム選択信号Ｙ０が選択状態へ駆動され、通常ビット線ＢＴ０およびＢＢ０がセンスアンプＳＡに結合された場合を考える。
【００９１】
ワード線Ｗｋの選択に従って、メモリセルＭｋ０においてアクセス用のＭＯＳトランジスタが導通し、この通常メモリセルＭｋ０の記憶データに応じて通常ビット線ＢＴ０およびＢＢ０に電位差が生じる。今、通常メモリセルＭｋ０において、図２７に示す記憶ノードＭＬおよびＭＲに、それぞれ、ＨレベルデータおよびＬレベルデータが保持されていたとする。この状態においては、記憶ノードＭＬが接続する通常ビット線ＢＴ０の電位がプリチャージレベルのＨレベルからは変化せず、一方、記憶ノードＭＲが接続される通常ビット線ＢＢ０の電位が、この通常メモリセルＭｋ０が電流を引き抜くため、次第に低下する。
【００９２】
前述のように、ダミーカラムが、ｐ個（＝ｈ＋１）に分割される。したがって、分割ダミーカラムＤＤＳＥＴ０−ＤＤＳＥＴｈにおいては、通常メモリセルと同一のトランジスタサイズを有するダミーセルＤが、通常ビット線に接続される通常メモリセルの数の１／ｐ倍個接続される。
【００９３】
プリチャージ信号ＰＲＣのＨレベルに立上がると、同時に、ワード線Ｗｋが選択され、ダミーセルＤｋが選択される。このダミーセルＤｋは、通常メモリセルと同一の回路構成および接続を有する。今、このダミーセルＤｋの記憶ノードＭＬおよびＭＲ（図２７参照）に、それぞれＨレベルデータおよびＬレベルデータが保持されていると、分割ダミーカラムＤＤＳＥＴｈにおいて、このダミーセルＤｋの記憶ノードＭＬが接続される分割ダミービット線ＤＤＴｈの電位がプリチャージレベルのＨレベルからは変化せず、一方、記憶ノードＭＲが接続される分割ダミービット線ＤＤＢｈの電位が、このダミーセルＤｋの放電により、次第に低下する。
【００９４】
分割ダミービット線ＤＤＴｈおよびＤＤＢｈは、図２に示すダミーセンスアンプＤＳＡのインバータＧ１およびＧ２にそれぞれ接続される。したがって、分割ダミービット線ＤＤＢｈの電位が、インバータＧ２の入力論理しきい値ＶＴよりも低下すると、このインバータＧ２の出力信号がＨレベルとなり、応じて、ＮＯＲゲートＧ３の出力がＬレベルとなり、ＭＯＳトランジスタＰ０がオン状態となり、センスイネーブル信号ＳＥがＨレベルに駆動される。
【００９５】
他の分割ダミーカラムにおいては、対応のワード線が非選択状態のため、分割ダミービット線の電位は、すべてプリチャージレベルのＨレベルであり、対応のダミーセンスアンプＤＳＡの出力段のＰチャネルＭＯＳトランジスタＰ０はオフ状態にある。すなわち、選択ダミーセルが含まれる分割ダミーカラムのみが、センスイネーブル信号ＳＥを活性化することができる。分割ダミーカラムに含まれるダミーセルの数は、通常ビット線に接続される通常メモリセルの数の１／ｐ倍であり、またビット線の長さも同様、１／ｐ倍になる。したがって、ダミービット線ＤＤＴおよびＤＤＢの電位変化速度は、通常ビット線ＢＴおよびＢＢのそれと比較して、ｐ倍速くなる。
【００９６】
ダミーセルＤと通常メモリセルＭは、ワード線を共有するために、ワード線選択までに要する遅延時間は同じである。ダミーセンスアンプＤＳＡの入力段のインバータＧ１およびＧ２の入力論理しきい値はＶＴであり、センスイネーブル信号ＳＥがＨレベルに駆動される時刻ｔ０においては、ダミービット線対間の電位差は、しきい値ＶＴであり、一方、通常ビット線対ＢＴおよびＢＢ０の電位差は、ＶＴ／ｐとなる。電源電圧ＶＤＤが１．８Ｖであり、入力論理しきい値ＶＴがＶＤＤ／２でありかつダミーカラムの分割数ｐが４の場合には、通常ビット線対間ＢＴおよびＢＢの電位差が２２５ｍＶのときにセンスアンプＳＡが活性化される。したがって、従来における電位差０．９Ｖからセンスアンプ活性化時のビット線対間電位差が、大幅に縮小される。これにより、センスアンプＳＡの活性化までの不要な待ち時間を低減することができ、ＳＲＡＭの読出動作を高速化することができる。
【００９７】
このダミーカラムの分割数ｐを８とし、ダミーセルＤ０−Ｄｍを、８個のブロックに分割した場合には、通常ビット線対間の電位差が１１２．５ｍＶのときにセンスアンプＳＡが活性化され、さらに、読出動作を高速化することができる。
【００９８】
上述の説明においては、分割ダミーカラムＤＤＳＥＴ０−ＤＤＳＥＴｈに含まれるダミーセルＤの数は同一であり、したがって、メモリセルアレイの行の数（ｍ＋１）が、ダミーカラムの分割数ｐの整数倍であると仮定している。しかしながら、このダミーカラムの分割ブロック数がメモリセルアレイの行の数の整数倍でなくても、同様の効果を得ることができる。たとえば、メモリセルアレイの行の数ｍ＋１が６６であり、ダミーカラムの分割ブロック数が４の場合には、第１および第２の分割ダミーカラムには、１６個のダミーセルをそれぞれ配置し、第３および第４の分割ダミーカラムには、１７個のダミーセルを配置するように、ダミーカラムを分割する。この場合、第１および第２のダミーカラムの分割ダミービット線に比べて、第３および第４のダミーカラムの分割ダミービット線の負荷容量が１／１６＝６．２５％大きいため、センスアンプＳＡ動作時の通常ビット線対間電位差も、１４ｍＶ大きくなる。しかしながら、この電位差は、トランジスタ特性などの他のビット線間電位差のばらつきの要因に比べれば、十分に無視することができ、正確に、センス動作を行なうことができる。このダミーカラムのブロック分割数は、センスアンプＳＡの感度（電位差識別能力）に応じて適当に定められればよい。
【００９９】
以上のように、この発明の実施の形態１に従えば、ダミービット線を複数の分割ダミービット線に分割し、これらの複数の分割ダミービット線の電位変化に従ってセンスアンプの活性化タイミングを設定しており、センスアンプ活性化時におけるビット線対間電位差を最適値に設定することができ、センスアンプに対して不必要に大きな電位差を与える必要がなく、応じて、センスアンプ活性化までの不要な待ち時間を低減でき、ＳＲＡＭの読出動作を高速化することができる。
【０１００】
［実施の形態２］
図４は、この発明の実施の形態２に従うダミーセンスアンプの構成を示す図である。図４において、ダミーセンスアンプＤＳＡは、分割ダミービット線ＤＤＢ（ＤＤＢ０−ＤＤＢｈ）上の電圧に従ってセンス制御線ＳＤＲＬを駆動するＰチャネルＭＯＳトランジスタＰ１と、分割ダミービット線ＤＤＴ（ＤＤＴ０−ＤＤＴｈ）上の電圧に従ってセンス制御線ＳＤＲＬを駆動するＰチャネルＭＯＳトランジスタＰ２を含む。この図４に示すダミーセンスアンプＤＳＡが、各分割ダミーカラムＤＤＳＥＴ（ＤＤＳＥＴ０−ＤＤＳＥＴｈ）に対して配置される。
【０１０１】
図５は、この図４に示すダミーセンスアンプの動作を示す信号波形図である。以下、図５を参照して、図４に示すダミーセンスアンプＤＳＡの動作について説明する。
【０１０２】
今、ＭＯＳトランジスタＰ１およびＰ２は、それぞれ、しきい値電圧Ｖｔｈｐを有するとする。また、プリチャージ信号ＰＲＣは、図示しないクロック信号に同期してクロック信号と同相で変化し、このクロック信号ＣＬＫのＨレベル期間にデータ読出が行なわれるとする。
【０１０３】
プリチャージ信号ＰＲＣがＬレベルの期間においては、図１に示すように、分割ダミービット線ＤＤＴおよびＤＤＢは、対応のプリチャージ回路ＰＤＣ（ＰＤＣ０−ＰＤＣｎ）により電源電圧ＶＤＤレベルにプリチャージされる。したがって、ＭＯＳトランジスタＰ１およびＰ２はオフ状態である。センス制御線ＳＤＲＬは、図１に示すＭＯＳトランジスタＮ０により、接地電圧レベルに維持されている。
【０１０４】
読出動作が始まると、プリチャージ信号ＰＲＣがＨレベルに立上がり、アドレス信号に従ってワード線および通常ビット線の選択が行なわれる。ワード線選択により、分割ダミービット線ＤＤＴおよびＤＤＢのうち一方の分割ダミービット線の電位が、ダミーセルの記憶データに従って低下する。ＭＯＳトランジスタＰ１およびＰ２のしきい値電圧がＶｔｈｐであり、したがって、分割ダミービット線ＤＤＴまたはＤＤＢの電圧レベルが、電源電圧ＶＤＤからしきい値電圧の絶対値｜Ｖｔｈｐ｜だけ低下すると、ＭＯＳトランジスタＰ１およびＰ２の一方がオン状態となり、センス制御線ＳＤＲＬがオン状態のＭＯＳトランジスタにより充電されて、センスイネーブル信号ＳＥがＨレベルに駆動される。
【０１０５】
この図４に示すダミーセンスアンプＤＳＡにおいては、ＭＯＳトランジスタＰ１およびＰ２が構成要素として配置されるだけであり、図２に示すダミーセンスアンプＤＳＡに比べて、その回路構成を簡略化でき、回路レイアウト面積を大幅に低減して、図２に示すダミーセンスアンプと同様の機能を実現することができる。
【０１０６】
センスイネーブル信号ＳＥの活性化時の、通常ビット線対間の電位差ΔＶｓは、ｐを分割ダミーカラムの数とし、かつ分割ダミーカラムの分割ダミービット線の負荷が同じであるとすると、電圧｜Ｖｔｈｐ｜／ｐで与えられる。しきい値電圧Ｖｔｈｐが−０．４Ｖであり、かつダミーカラムの分割ブロック数が４の場合には、ΔＶｓ＝０．１Ｖとなる、したがって、ＭＯＳトランジスタＰ１およびＰ２のしきい値電圧を利用することにより、それらのしきい値電圧の絶対値｜Ｖｔｈｐ｜は、図２に示すインバータＧ１およびＧ２の入力論理しきい値（ＶＤＤ／２）よりも十分小さいため、より早いタイミングでセンス動作を開始することができる。したがって、ダミーカラムの分割数をｐとして変化させることなく、さらに読出を高速化することができる。
【０１０７】
すなわち、ダミーカラムの分割数を、読出の高速化のために増加させた場合、ダミービット線用プリチャージ回路ＰＤＣおよびダミーセンスアンプＤＳＡがさらに必要となり、応じてダミーカラムの占有面積が増大する。しかしながら、この図４に示すダミーセンスアンプＤＳＡを利用することにより、同一のダミーカラムの分割数であっても、センスアンプ活性化タイミングを早くすることができ、ダミーカラムのレイアウト面積を増加させることなく読出動作を高速化することができる。
【０１０８】
［実施の形態３］
図６は、この発明の実施の形態３に従うダミーセンスアンプＤＳＡの構成を示す図である。この図６に示すダミーセンスアンプが、各分割ダミーセンスアンプに対して配置される。この図６に示すダミーセンスアンプＤＳＡは、図２に示すダミーセンスアンプと以下の点においてその構成が異なっている。すなわち、分割ダミービット線ＤＤＴと接地ノードの間にＮチャネルＭＯＳトランジスタＮ６２およびＮ６１が直列に接続され、また分割ダミービット線ＤＤＢと接地ノードの間に、ＮチャネルＭＯＳトランジスタＮ６３およびＮ６４が直列に接続される。ＭＯＳトランジスタＮ６２およびＮ６３のゲートへは、プリチャージ信号ＰＲＣが与えられる。ＭＯＳトランジスタＮ６１のゲートへは、インバータＧ１の出力信号が与えられ、ＭＯＳトランジスタＮ６４のゲートへは、インバータＧ２の出力信号が与えられる。この図６に示すダミーセンスアンプＤＳＡの他の構成は、図２に示すダミーセンスアンプＤＳＡと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１０９】
図６に示すダミーセンスアンプＤＳＡの構成においては、プリチャージ期間中は、ＭＯＳトランジスタＮ６２およびＮ６３がオフ状態であり、分割ダミービット線ＤＤＴおよびＤＤＢは、接地ノードから分離され、対応のプリチャージ回路により電源電圧ＶＤＤレベルにプリチャージされる。
【０１１０】
プリチャージ期間が完了し、読出動作が開始されると、プリチャージ信号ＰＲＣがＨレベルとなり、ＭＯＳトランジスタＮ６２およびＮ６３がオン状態となる。分割ダミービット線ＤＤＴおよびＤＤＢの一方の電位が、ダミーセルの記憶データに従って低下すると、インバータＧ１またはＧ２の出力信号はＨレベルとなり、応じてＭＯＳトランジスタＮ６１またはＮ６４がオン状態となり、電位低下を生じた分割ダミービット線ＤＤＴまたはＤＤＢが、接地電位レベルへ放電され、この分割ダミービット線の電位低下が加速され、応じてインバータＧ１およびＧ２の出力信号の立上がりが速くなり、より高速で、この分割ダミービット線の電位低下が加速される。
【０１１１】
図７は、図６に示すダミーセンスアンプの動作を示す信号波形図である。以下、図７を参照して、図６に示すダミーセンスアンプＤＳＡの動作についてより詳細に説明する。インバータＧ１およびＧ２が、ＣＭＯＳトランジスタで構成されるとする。
【０１１２】
プリチャージ期間が完了し、読出動作が開始されると、プリチャージ信号ＰＲＣがＨレベルに立上がり、ＭＯＳトランジスタＮ６２およびＮ６３がオン状態となる。ワード線Ｗｋが選択され、また通常ビット線ＢＴ０およびＢＢ０が選択されて、センスアンプＳＡ（図示せず）に結合される。
【０１１３】
このとき、また、ワード線Ｗｋの選択により、分割ダミービット線ＤＤＴまたはＤＤＢにおいて電位変化が生じる。今、分割ダミービット線ＤＤＢの電位が低下する場合を考える。時刻ｔ１において分割ダミービット線ＤＤＢの電圧レベルが電圧ＶＤＤ−｜Ｖｔｈｐ｜にまで低下すると、インバータＧ２において、ＰチャネルＭＯＳトランジスタがオン状態となり、貫通電流が流れ始める。この貫通電流は、インバータＧ２においてＮチャネルＭＯＳトランジスタがオフ状態となるまで流れ続ける。
【０１１４】
時刻ｔ１において、インバータＧ２において貫通電流が流れ始めると、その出力信号が上昇する。このインバータＧ２の出力信号が、時刻ｔ６において、ＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎを超えると、ＭＯＳトランジスタＮ６４がオン状態となり、分割ダミービット線ＤＤＢからＭＯＳトランジスタＮ６３およびＮ６４を介して接地ノードへ電流が流れ、その電位低下が加速される。このダミービット線ＤＤＢの電位低下により、インバータＧ２の出力信号の変化速度が加速され、また、ダミービット線ＤＤＢの電位低下が加速される。
【０１１５】
時刻ｔ３において、分割ダミービット線ＤＤＢの電圧レベルがＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎに到達すると、インバータＧ２においてＮチャネルＭＯＳトランジスタがオフ状態となり、貫通電流が遮断される。
【０１１６】
ＮＯＲゲートＧ３においては、インバータＧ２の出力信号が、Ｌレベルのときには、ＰチャネルＭＯＳトランジスタがオン状態、ＮチャネルＭＯＳトランジスタがオフ状態にある。インバータＧ２の出力信号が時刻ｔ６において電圧Ｖｔｈｎに到達すると、ＮチャネルＭＯＳトランジスタが導通し始め、貫通電流が流れ、その出力信号が低下する。
【０１１７】
時刻ｔ７において、インバータＧ２の出力信号が、電圧ＶＤＤ−｜Ｖｔｈｐ｜に到達すると、ＮＯＲゲートＧ３においてＰチャネルＭＯＳトランジスタがオフ状態となり、貫通電流が遮断され、その出力信号がＬレベルにまで駆動される。
【０１１８】
このＭＯＳトランジスタＮ６４がない場合には、分割ダミービット線は選択ダミーセルにより放電されるだけであり、図７において破線で信号波形を示すように、信号の変化速度は比較的緩やかである。すなわち、インバータＧ２の出力信号が、時刻ｔ４において、電圧Ｖｔｈｎに到達すると、次段のＮＯＲゲートＧ３において貫通電流が流れ始める。このインバータＧ２の出力信号が、時刻ｔ５において電圧ＶＤＤ−｜Ｖｔｈｐ｜に到達するまでＮＯＲゲートＧ３において貫通電流が流れる。また、分割ダミービット線ＤＤＢの電圧が、時刻ｔ２においてダミーメモリセルの放電により電圧Ｖｔｈｎに到達すると、インバータＧ２における貫通電流が遮断される。
【０１１９】
したがって、このインバータＧ１およびＧ２の出力信号に応答して導通するＮチャネルＭＯＳトランジスタＮ６１およびＮ６４を設けて、分割ダミービット線の電位変化を加速するとこにより、インバータＧ１およびＧ２における貫通電流が流れる期間およびＮＯＲゲートＧ３における貫通電流が流れる時間を短くすることができ、消費電流を低減することができる。また、インバータＧ２の出力信号が高速で立上がるため、ＮＯＲゲートＧ３の出力信号の立上がりも急峻となり、ＰチャネルＭＯＳトランジスタＰ０が高速でオン状態となり、センスイネーブル信号ＳＥも、早いタイミングで活性状態へ駆動することができる。
【０１２０】
［変更例］
図８は、この発明の実施の形態３の変更例のダミーセンスアンプの構成を示す図である。この図８に示すダミーセンスアンプＤＳＡは、図４に示すダミーセンスアンプと以下の点においてその構成が異なる。センス制御線ＳＤＲＬを分割ダミービット線ＤＤＴの電圧に従って駆動するＰチャネルＭＯＳトランジスタＰ１と接地ノードとの間に、ＰチャネルＭＯＳトランジスタＰ７１とＮチャネルＭＯＳトランジスタＮ７２が直列に接続される。また、分割ダミービット線ＤＤＴと接地ノードの間に、ＮチャネルＭＯＳトランジスタＮ７１が接続される。ＭＯＳトランジスタＰ７１およびＮ７２のゲートへは、プリチャージ信号ＰＲＣを受けるインバータＧ４の出力信号が与えられる。ＭＯＳトランジスタＮ７１のゲートは、ＭＯＳトランジスタＰ７１およびＮ７２の接続ノードに接続される。
【０１２１】
また、分割ダミービット線ＤＤＢの電圧に従ってセンス制御線ＳＤＲＬを駆動するＰチャネルＭＯＳトランジスタＰ２と接地ノードの間にＰチャネルＭＯＳトランジスタＰ７２とＮチャネルＭＯＳトランジスタＮ７４が直列に接続され、また分割ダミービット線ＤＤＢと接地ノードの間に、ＮチャネルＭＯＳトランジスタＮ７３が接続される。ＭＯＳトランジスタＰ７２およびＮ７４のゲートへは、インバータＧ４の出力信号が与えられる。ＭＯＳトランジスタＮ７３のゲートは、ＭＯＳトランジスタＰ７２およびＮ７４の接続ノードに接続される。このインバータＧ４は、図１に示すインバータＧ０と同じインバータであってもよい。
【０１２２】
図９は、図８に示すダミーセンスアンプの動作を示す信号波形図である。以下、図９を参照して、図８に示すダミーセンスアンプの動作について説明する。
【０１２３】
プリチャージ期間中は、プリチャージ信号ＰＲＣはＬレベルであり、インバータＧ４の出力信号がＨレベルである。したがって、ＭＯＳトランジスタＰ７１およびＰ７２はオフ状態であり、またＭＯＳトランジスタＮ７２およびＮ７４がオン状態であり、ＭＯＳトランジスタＮ７１およびＮ７３が、オフ状態である。この状態においては、分割ダミービット線ＤＤＴおよびＤＤＢは、対応のプリチャージ回路により電源電圧ＶＤＤレベルにプリチャージされる。
【０１２４】
読出動作が開始されると、プリチャージ信号ＰＲＣがＨレベルに立上がり、また選択ワード線Ｗｋの電圧レベルが上昇する。応じて通常ビット線ＢＴ０およびＢＢ０に、選択メモリセルの記憶データに応じた電位差が生じる。
【０１２５】
この選択ワード線Ｗｋの電圧レベルの上昇に従って、分割ダミービット線ＤＤＴおよびＤＤＢの一方の電圧レベルが変化する。今、分割ダミービット線ＤＤＢの電圧レベルが低下した状態を考える。この状態においては、分割ダミービット線ＤＤＢの電圧レベルが、電圧ＶＤＤ−｜Ｖｔｈｐ｜に低下すると、ＭＯＳトランジスタＰ２がオン状態となり、センスイネーブル信号ＳＥの電圧レベルが上昇する。プリチャージ信号ＰＲＣは、Ｈレベルであるため、インバータＧ４の出力信号はＬレベルであり、ＭＯＳトランジスタＰ７１およびＰ７２がオン状態、ＭＯＳトランジスタＮ７２およびＮ７４がオフ状態になる。センスイネーブル信号ＳＥが、ＭＯＳトランジスタＰ７１およびＰ７２を介してＭＯＳトランジスタＮ７１およびＮ７３のゲートへそれぞれ伝達される。
【０１２６】
センスイネーブル信号ＳＥの電圧レベルが、ＭＯＳトランジスタＮ７１およびＮ７３のしきい値電圧Ｖｔｈｎを超えると、ＭＯＳトランジスタＮ７１がオン状態となり、またＭＯＳトランジスタＮ７３がオン状態となる。したがって分割ダミービット線ＤＤＢの電位がさらに高速で低下し、また、分割ダミービット線ＤＤＴの電圧レベルも低下する。この分割ダミービット線ＤＤＢの電位低下に従ってＭＯＳトランジスタＰ２が高速でセンスイネーブル信号ＳＥをＨレベルへ立上げる。このとき、また、分割ダミービット線ＤＤＴの電圧レベルも低下するため、センスイネーブル信号ＳＥの電圧の上昇がさらに加速される。特に、センス制御線ＳＤＲＬは、分割ダミーカラムそれぞれに対応して設けられるダミーセンスアンプＤＳＡ０−ＤＳＡｈに共通に結合される。したがって、これらのダミーセンスＤＳＡ０−ＤＳＡｈそれぞれにおいて、対応の分割ダミービット線の放電が行なわれ、各ダミーセンスアンプのＭＯＳトランジスタＰ１およびＰ２がオン状態となり、高速で、センスイネーブル信号ＳＥがＨレベルへ駆動される。図９において、時刻ｔ１０においてセンスイネーブル信号ＳＥがＨレベルに到達する。
【０１２７】
分割ダミービット線の放電用ＭＯＳトランジスタＮ７１およびＮ７３が設けられていない場合、センスイネーブル信号ＳＥは、電位低下を生じる分割ダミービット線ＤＤＢに対して設けられたＭＯＳトランジスタＰ２により駆動される。分割ダミービット線ＤＤＢは、対応のダミーセルにより駆動されるため、その電位降下速度は、図９において破線で示すように緩やかであり、また応じて、ＭＯＳトランジスタＰ２のコンダクタンスの変化が緩やかであり、センス制御線ＳＤＲＬは、緩やかに駆動され、センスイネーブル信号ＳＥは、図９において時刻ｔ９において電源電圧ＶＤＤレベルのＨレベルに到達する。
【０１２８】
したがって、ＭＯＳトランジスタＮ７１およびＮ７３をダミーセンスアンプＤＳＡに設けることにより、分割ダミービット線の電位低下速度を速くすることができ、センスイネーブル信号ＳＥを高速で充電することができ、センスアンプの活性化タイミングを早くすることができる。
【０１２９】
また、この図８に示すダミーセンスアンプを用いた場合、センスイネーブル信号ＳＥに従って分割ダミービット線ＤＤＴ０−ＤＤＴｈおよびＤＤＢ０−ＤＤＢｈが放電される。したがってこの場合、すべて分割ダミービット線が、ともに接地電圧レベルに放電され、ダミーセルの記憶データが不定状態となることが考えられる。しかしながら、ワード線の非選択化に従って、ダミーセルの記憶ノードＤＬおよびＤＲにおいて相補なデータが保持されていればよい。したがって、このダミーセルの記憶データに従って、分割ダミービット線ＤＤＴおよびＤＤＢのいずれかの電位が低下するため、確実に、図８に示すダミーセンスアンプＤＳＡを用いてセンスイネーブル信号ＳＥを高速で、Ｈレベルへ駆動することができる。
【０１３０】
この図８に示すダミーセンスアンプＤＳＡにおいて、センスイネーブル信号ＳＥは、プリチャージ期間中Ｌレベルに固定されるため、ＰチャネルＭＯＳトランジスタＰ７１およびＰ７２とＮチャネルＭＯＳトランジスタＮ７２およびＮ７４を取り除き、ＭＯＳトランジスタＮ７１およびＮ７３のゲートは、直接、センス制御線ＳＤＲＬに結合されてもよい。
【０１３１】
また、この図８に示すダミーセンスアンプの構成において、選択ワード線が属するブロックを特定するブロック選択信号を生成し、選択ワード線に対応して設けられた分割ダミーカラムにおいてのみダミーセンスアンプの放電動作を活性化してもよい。この場合、インバータＧ４に代えて、プリチャージ信号ＰＲＣと選択ワード線を含むブロックを特定するブロック選択信号を受けるＮＡＮＤゲートを各分割ダミーセンスアンプに対して配置する。これにより、選択ワード線に対応して配置される分割ダミーカラムにおいてのみ、ダミーセンスアンプＤＳＡを活性化して、対応のダミー分割ビット線の放電の加速を行なって、高速でセンスイネーブル信号ＳＥをＨレベルへ駆動することができる。
【０１３２】
以上のように、この発明の実施の形態３に従えば、分割ダミービット線の電位変化を、その電位変化に従って加速しており、早いタイミングでセンスアンプを活性化することができ、高速読出を実現することができる。また、図６に示すダミーセンスアンプの構成の場合には、貫通電流が流れる期間を短くすることができ、消費電力を低減することができる。
【０１３３】
［実施の形態４］
図１０は、この発明の実施の形態４に従うダミーセンスアンプの構成を示す図である。図１０において、分割ダミーカラムのダミーセンスアンプＤＳＡに対し共通に、プリチャージ信号ＰＲＣを受けるインバータＧ８１が設けられる。分割ダミーカラム（ＤＳＥＴ０−ＤＳＥＴｈ）のダミーセンスアンプＤＳＡ０−ＤＳＡｈは、共通にセンス制御線ＳＤＲＬに結合される。このセンス制御線ＳＤＲＬに対しては、プリチャージ信号ＰＲＣに応答して電源電圧ＶＤＤレベルにプリチャージするＰチャネルＭＯＳトランジスタＰ８１と、センス制御線ＳＤＲＬ上のセンスイネーブルファースト信号ＳＥＦを反転してセンスイネーブル信号ＳＥを生成するインバータＧ８２とが設けられる。センスイネーブルファースト信号ＳＥＦは、プリチャージ状態時においては、電源電圧ＶＤＤレベル、活性化時には、Ｌレベルに駆動される。
【０１３４】
センスアンプＤＳＡ０−ＤＳＡｈは、同一構成を有するため、図１０においては、ダミーセンスアンプＤＳＡｋの構成を代表的に示す。図１０において、ダミーセンスアンプＤＳＡｋは、分割ダミービット線ＤＤＴｋ上の電圧に従って内部ノードＩＤ１を電源電圧レベルに駆動するＰチャネルＭＯＳトランジスタＰ１と、ダミー分割ビット線ＤＤＴｋと接地ノードとの間に接続されかつそのゲートが内部ノードＩＤ１に接続されるＮチャネルＭＯＳトランジスタＮ８１と、内部ノードＩＤ１と接地ノードの間に接続されかつそのゲートにインバータＧ８１の出力信号を受けるＮチャネルＭＯＳトランジスタＭ８２と、センス制御線ＳＤＲＬと接地ノードの間に接続されかつそのゲートが内部ノードＩＤ１に接続されるＮチャネルＭＯＳトランジスタＮ８３を含む。これらのＭＯＳトランジスタＰ１およびＮ８１−Ｎ８３により、分割ダミービット線ＤＤＴｋの電位変化に従って、センス制御線ＳＤＲＬを接地電圧レベルへ駆動する。
【０１３５】
ダミーセンスアンプＤＳＡｋは、さらに、電源ノードと内部ノードＩＤ２の間に接続されかつそのゲートがダミー分割ビット線ＤＤＢｋに接続されるＰチャネルＭＯＳトランジスタＰ２と、分割ダミービット線ＤＤＢｋと接地ノードの間に接続されかつそのゲートが内部ノードＩＤ２に接続されるＮチャネルＭＯＳトランジスタＮ８４と、内部ノードＩＤ２と接地ノードの間に接続されかつそのゲートにインバータＧ８１の出力信号を受けるＮチャネルＭＯＳトランジスタＮ８５と、センス制御線ＳＤＲＬと接地ノードの間に接続されかつそのゲートが内部ノードＩＤ２に接続されるＮチャネルＭＯＳトランジスタＮ８６を含む。
【０１３６】
図１１は、図１０に示すダミーセンスアンプの動作を示す信号波形図である。以下、図１１を参照して、図１０に示すダミーセンスアンプＤＳＡの動作について説明する。
【０１３７】
プリチャージ期間においては、プリチャージ信号ＰＲＣがＬレベルであり、インバータＧ８１の出力信号がＨレベルとなる。応じて、ＭＯＳトランジスタＮ８２およびＮ８５がオン状態となり、ＭＯＳトランジスタＮ８１およびＮ８４はオフ状態に維持される。分割ダミービット線ＤＤＴおよびＤＤＢは、図示しない対応のダミービット線用のプリチャージ回路により電源電圧ＶＤＤレベルにプリチャージされる。また、Ｌレベルのプリチャージ信号ＰＲＣに従って、ＭＯＳトランジスタＰ８１がオン状態となり、センス制御線ＳＤＲＬ上のセンスイネーブルファースト信号ＳＥＦが、Ｈレベルにプリチャージされ、インバータＧ８２からのセンスイネーブル信号ＳＥは、Ｌレベルに維持される。
【０１３８】
プリチャージ信号ＰＲＣがＨレベルとなり、読出動作が始まると、インバータＧ８１の出力信号がＬレベルとなる。応じて、ＭＯＳトランジスタＰ８１、Ｎ８２およびＮ８５がオフ状態となる。
【０１３９】
ワード線が選択されると、分割ダミービット線ＤＤＢおよびＤＤＴにおいては、ダミーセルの記憶データに応じて電位差が生じる。今、ダミーセンスアンプＤＳＡｋに対して、分割ダミービット線ＤＤＢｋの電圧レベルが低下する場合を考える。この場合においては、分割ダミービット線ＤＤＢｋの電圧レベルが、電圧ＶＤＤ−｜Ｖｔｈｐ｜よりも低下すると、ＭＯＳトランジスタＰ２が導通し、内部ノードＩＤ２の電圧レベルが上昇する。内部ノードＩＤ２の電圧レベルが、ＮチャネルＭＯＳトランジスタＮ８６のしきい値電圧Ｖｔｈｎを超えると、ＭＯＳトランジスタＮ８６がオン状態となり、センス制御線ＳＤＲＬ上のセンスイネーブルファースト信号ＳＥＦは、プリチャージレベルからその電圧レベルが低下する。このセンスイネーブルファースト信号ＳＥＦが、インバータＧ８２の入力論理しきい値ＶＴを超えると、センスイネーブル信号ＳＥが、Ｈレベルへ立上がる。
【０１４０】
このセンスイネーブルファースト信号ＳＥＦの放電時において、ＭＯＳトランジスタＮ８６のオン状態への移行に並行して、ＭＯＳトランジスタＮ８４がオン状態となり、分割ダミービット線ＤＤＢｋが放電され、その電位が高速で低下し、ＭＯＳトランジスタＰ２のコンダクタンスが増大し、ＭＯＳトランジスタＮ８６のゲート電位を高速で上昇させる。
【０１４１】
センス制御線ＳＤＲＬを、ＮチャネルＭＯＳトランジスタＮ８３およびＮ８６で駆動することにより、以下の利点が得られる。すなわち、ＮチャネルＭＯＳトランジスタは、多数キャリアが、電子であり、多数キャリアが正孔であるＰチャネルＭＯＳトランジスタに比べて、その電流駆動力は大きく、動作速度が速い。
【０１４２】
ＰチャネルＭＯＳトランジスタを用いて直接センス制御線ＳＤＲＬを駆動する場合、この駆動ＰチャネルＭＯＳトランジスタの電流駆動力を大きくするためには、サイズ（チャネル幅）を大きくする必要があり、レイアウト面積が増大する。ＮチャネルＭＯＳトランジスタＮ８３およびＮ８６を用いて、センス制御線ＳＤＲＬを駆動することにより、ダミーセンスアンプＤＳＡのレイアウト面積を増加させることなく、高速でセンス制御線ＳＤＲＬを駆動することができる。
【０１４３】
また、このＮチャネルＭＯＳトランジスタＮ８３およびＮ８６により、ダミーセンスアンプＤＳＡの内部ノードＩＤ１およびＩＤ２は、センス制御線ＳＤＲＬと電気的に分離されている。したがって、センス制御線ＳＤＲＬが放電され、センスイネーブルファースト信号ＳＥＦの電圧レベルが低下しても、プリチャージ状態の分割ダミービット線はプリチャージ状態を維持する。したがって、非選択状態の分割ダミービット線（プリチャージ状態の分割ダミービット線）の放電および充電を行なう必要がなく、消費電力を低減することができる。
【０１４４】
［変更例］
図１２は、この発明の実施の形態４の変更例のダミーセンスアンプの構成を示す図である。図１２において、ダミーセンスアンプＤＳＡは、図６に示すダミーセンスアンプと以下の点においてその構成が異なる。すなわち、図６に示すＮＯＲゲートＧ３およびＰチャネルＭＯＳトランジスタＰ０に代えて、インバータＧ１およびＧ２の出力信号を受けるＯＲゲートＧ８９と、このＯＲゲートＧ８９の出力信号に従ってセンス制御線ＳＤＲＬを接地電位レベルに放電するＮチャネルＭＯＳトランジスタＮ８７が設けられる。このセンス制御線ＳＤＲＬは、図１０に示すセンス制御線ＳＤＲＬと同様であり、図１０に示すＭＯＳトランジスタＰ８１により電源電圧ＶＤＤレベルにプリチャージされる。また、このセンス制御線ＳＤＲＬ上のセンスイネーブルファースト信号ＳＥＦは、図１０に示すインバータＧ８２により反転されて、センスイネーブル信号ＳＥが生成される。
【０１４５】
図１２に示すダミーセンスアンプＤＳＡの他の構成は、図６に示すダミーセンスアンプと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１４６】
この図１２に示すダミーセンスアンプＤＳＡにおいては、プリチャージ期間中は、インバータＧ１およびＧ２の出力信号がＬレベルであり、ＯＲゲートＧ８９の出力信号もＬレベルである。したがって、ＭＯＳトランジスタＮ８７はオフ状態であり、センス制御線ＳＤＲＬ上のセンスイネーブルファースト信号ＳＥＦは、図１０に示すＭＯＳトランジスタＰ８１により、電源電圧ＶＤＤレベルにプリチャージされる。
【０１４７】
データ読出が始まると、選択ダミーセルの記憶データに応じて、分割ダミービット線ＤＤＴおよびＤＤＢの一方の電位レベルが低下する。応じて、インバータＧ１またはＧ２の出力信号がＨレベルとなり、ＯＲゲートＧ８９の出力信号がＨレベルとなる。応じて、ＭＯＳトランジスタＮ８７がオン状態となり、センス制御線ＳＤＲＬ上のセンスイネーブルファースト信号ＳＥＦの電圧レベルが低下する。インバータＧ１またはＧ２の出力信号に従ってＭＯＳトランジスタＮ６１またはＮ６４がオン状態となり、電位低下を生じた分割ダミービット線の電位が高速で低下する。
【０１４８】
したがって、この図１２に示すダミーセンスアンプＤＳＡを用いてもＮチャネルＭＯＳトランジスタＮ８７により、センス制御線ＳＤＲＬを駆動しており、センス制御線ＳＤＲＬに、複数のダミーセンスアンプＤＳＡ０−ＤＳＡｈが結合され、その負荷容量が大きい場合においても、レイアウト面積を増大させることなく高速でセンスイネーブルファースト信号ＳＥＦを駆動することができる。
【０１４９】
また、ＮチャネルＭＯＳトランジスタＮ８７を利用することにより、図１０に示すダミーセンスアンプの構成と同様、ＰチャネルＭＯＳトランジスタを用いた場合に比べて、トランジスタのサイズ（チャネル幅）が低減され、ダミーセンスアンプの出力トランジスタＮ８７の接合容量を低減できる。応じて、センス制御線ＳＤＲＬに接続される負荷容量を低減でき、充放電電流を低減することができ、また、高速でセンスイネーブルファースト信号ＳＥＦを変化させることができる。
【０１５０】
以上のように、この発明の実施の形態４に従えば、負荷容量の大きなセンス制御線ＳＤＲＬを、ＮチャネルＭＯＳトランジスタを用いて駆動しており、回路占有面積を増大させることなく、高速でセンスイネーブル信号ＳＥを活性化することができる。また、出力段のＮチャネルＭＯＳトランジスタのサイズ低減により、そのゲート容量を低減でき、内部ノードの負荷を軽減でき、高速で内部ノードを分割ダミービット線の電位変化に従って変化させることができる。また、その接合容量の低減によりセンス制御線の負荷を軽減でき、センス制御線の充放電電流を低減でき、応じて消費電流を低減することができる。
【０１５１】
［実施の形態５］
図１３は、この発明の実施の形態５に従うＳＲＡＭの要部の構成を示す図である。図１３に示すＳＲＡＭは、図１に示すＳＲＡＭと以下の点で構成が異なる。すなわち、センス制御線ＳＤＲＬをプリチャージするＮチャネルＭＯＳトランジスタＮ０のゲートに対しては、モード設定信号ＥＮとプリチャージ信号ＰＲＣを受けるＮＯＲゲートＧ９１の出力信号が与えられる。
【０１５２】
また、このセンス制御線ＳＤＲＬに対して、モード設定信号ＥＮに従って選択的に活性化され、活性化時外部信号ＳＩＧＥに従ってセンス制御線ＳＤＲＬを駆動してセンスイネーブル信号ＳＥを生成する外部信号駆動回路ＥＸＴが設けられる。
【０１５３】
また、ダミーセンスアンプＤＳＡに対してはモード設定信号ＥＮが与えられ、外部信号駆動回路ＥＸＴの活性化時、これらのダミーセンスアンプＤＳＡは出力ハイインピーダンス状態に設定される。
【０１５４】
この図１３に示すＳＲＡＭの他の構成は、図１に示すＳＲＡＭの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１５５】
外部信号駆動回路ＥＸＴは、モード設定信号ＥＮを受けるインバータＧ９２と、外部から与えられる信号ＳＩＧＥに従って内部信号を生成する信号発生回路ＧＥＮと、信号発生回路ＧＥＮの出力信号とモード設定信号ＥＮとを受けるＮＡＮＤゲートＧ９３と、インバータＧ９２の出力信号と信号発生回路ＧＥＮの出力信号を受けるＮＯＲゲートＧ９４と、ＮＡＮＤゲートＧ９３の出力信号に従ってセンス制御線ＳＤＲＬを電源電圧レベルに駆動するＰチャネルＭＯＳトランジスタＰ９１と、ＮＯＲゲートＧ９４の出力信号に従ってセンス制御線ＳＤＲＬを接地電位レベルに駆動するＮチャネルＭＯＳトランジスタＮ９１を含む。
【０１５６】
モード設定信号ＥＮは、このＳＲＡＭが高速動作メモリであるか低速動作メモリであるかに応じて固定的に設定される。すなわち、このモード設定信号ＥＮは、ボンディングパッドの電位固定またはマスク配線により、その電位レベルが固定される。信号発生回路ＧＥＮは、外部信号ＳＩＧＥに従って、センスイネーブル信号ＳＥを活性化する内部信号を生成する。
【０１５７】
モード設定信号ＥＮがＨレベルに設定された場合には、ＮＡＮＤゲートＧ９３およびＮＯＲゲートＧ９４はそれぞれインバータとして動作し、ＭＯＳトランジスタＰ９１およびＮ９１が、信号発生回路ＧＥＮの出力信号に従って選択的にオン状態となる。この信号発生回路ＧＥＮの出力信号がＨレベルに駆動されたときには、ＮＡＮＤゲートＧ９３の出力信号がＬレベルとなり、ＭＯＳトランジスタＰ９１により、センス制御線ＳＤＲＬが電源電圧ＶＤＤレベルに駆動され、センスイネーブル信号ＳＥが活性化される。
【０１５８】
信号発生回路ＧＥＮの出力信号がＬレベルとなると、ＮＯＲゲートＧ９４の出力信号がＨレベルとなり、ＭＯＳトランジスタＮ９１がオン状態となり、センス制御線ＳＤＲＬが接地電圧レベルに駆動される。
【０１５９】
モード設定信号ＥＮがＬレベルに設定された場合には、信号発生回路ＥＸＴの出力信号に係らず、ＮＡＮＤゲートＧ９３の出力信号がＨレベル、ＮＯＲゲートＧ９４の出力信号がＬレベルとなり、ＭＯＳトランジスタＰ９１およびＮ９１がオフ状態となる。したがって、このモード設定信号ＥＮがＬレベルに設定されたときには、外部信号駆動回路ＥＸＴは、出力ハイインピーダンス状態となる。
【０１６０】
図１４は、図１３に示すダミーセンスアンプＤＳＡの構成の一例を示す図である。この図１４に示すダミーセンスアンプＤＳＡは、図１０に示すダミーセンスアンプの構成に対応し、出力段のＰチャネルＭＯＳトランジスタＰ０とセンス制御線ＳＤＲＬの間に、そのゲートにモード設定信号ＥＮを受けるＰチャネルＭＯＳトランジスタＰ１０１が設けられる。
【０１６１】
この図１４に示すダミーセンスアンプＤＳＡの構成においては、モード設定信号ＥＮがＨレベルのときには、ＰチャネルＭＯＳトランジスタＰ１０１がオフ状態となり、このダミーセンスアンプＤＳＡは、出力ハイインピーダンス状態となり、センス制御線ＳＤＲＬの電位変化に対し影響は及ぼさない。
【０１６２】
一方、モード設定信号ＥＮがＬレベルに設定されたときには、ＰチャネルＭＯＳトランジスタＰ１０１がオン状態となり、センス制御線ＳＤＲＬがＭＯＳトランジスタＰ０に電気的に結合される。したがって、この状態においては、分割ダミービット線ＤＤＴおよびＤＤＢの電位変化に従ってセンス制御線ＳＤＲＬが充電される。
【０１６３】
なお、この図１４に示すダミーセンスアンプＤＳＡの構成において、インバータＧ１およびＧ２に代えて、モード設定信号ＥＮを第１の入力に受け、それぞれの第２の入力が対応の分割ダミービット線ＤＤＴおよびＤＤＢに結合されるＮＯＲゲートが用いられてもよい。レイアウト面積が少し増大するものの、モード設定信号ＥＮがＨレベルに設定されたとき、ダミーセンスアンプＤＳＡの充放電経路を遮断でき、消費電流を低減することができる。
【０１６４】
モード設定信号ＥＮがＨレベルに設定されたときには、外部信号駆動回路ＥＸＴが活性化され、外部信号ＳＩＧＥに従ってセンスイネーブル信号ＳＥが生成される。この状態においては、図１４に示すようにダミーセンスアンプＤＳＡは出力ハイインピーダンス状態である。一方、モード設定信号ＥＮがＬレベルに設定された場合には、この外部信号駆動回路ＥＸＴは、出力ハイインピーダンス状態となり、ダミーセンスアンプＤＳＡの電位変化検出に従ってセンスイネーブル信号ＳＥが駆動される。
【０１６５】
先の実施の形態１から４においては、センスアンプＳＡが活性化されるときのビット線対間電位差ΔＶｓは、センスマージンを考慮して、最小値になるように設定されて、高速読出を保証する。プロセス加工技術の微細化に伴ってメモリセルトランジスタのサイズも微細化されて、製造パラメータのばらつきがメモリセルトランジスタの特性に及ぼす影響が大きくなり、微細化されたメモリセルトランジスタの製造後の動作特性のばらつきが大きくなる傾向にある。メモリセルトランジスタの駆動電流はそのサイズの微細化のために小さく、トランジスタ特性のばらつきが大きい場合、駆動電流量がばらつき、その駆動電流量がさらに小さくなる。したがって、センスアンプの活性化時のビット線対間電位差を小さく設定すればするほど、メモリセルトランジスタの特性のばらつきにより、駆動電流量が小さくなった場合、ビット線対間電位差を、設計どおり確保することができないメモリセルが増加する。このようなメモリセルが１個でも存在した場合、そのＳＲＡＭは正確にデータを読出すことができないため、不良品となる。
【０１６６】
最近の半導体集積回路においては、たとえばシステムＬＳＩなどのように、１つのチップ内に複数個のＳＲＡＭを搭載するのが一般的である。これらのＳＲＡＭは、個々に用途が割当てられており、すべてのＳＲＡＭに高速動作が要求されるわけではない。例えば、データ処理に用いられるＳＲＡＭには高速動作は要求され、一方、単にデータを保持するためのＳＲＡＭに対しては、高速動作を要求されない。したがって、高速動作が要求されるＳＲＡＭに対しては、前述の実施の形態１から４に示される構成を適用して、高速でセンスイネーブル信号ＳＥを活性化することが要求される。しかしながら、低速動作のＳＲＡＭに対しては、ダミーセンスアンプから生成されるセンスイネーブル信号ＳＥとは別に、外部から低速の信号をセンスイネーブル信号として供給することができれば、これらの低速動作のＳＲＡＭは、十分ビット線間電位差を大きくした状態でセンス動作を行なうため、その歩留りが向上し、結果として、そのチップの歩留りを向上することができる。
【０１６７】
さらに、ＳＲＡＭにおいて、あるメモリセルの読出動作が不良となった場合、その不良原因がセンスイネーブル信号ＳＥの活性化タイミングが早すぎるためであるのか、メモリセルそのものの不良であるのかを特定するためには、ダミーセンスアンプから生成されるセンスイネーブル信号ＳＥとは別の信号でセンスアンプを活性化させて動作テストを行なう必要がある。
【０１６８】
この図１３に示す外部信号駆動回路ＥＸＴを用い、モード設定信号ＥＮに従ってダミーセンスアンプＤＳＡおよび外部信号駆動回路ＥＸＴを選択的に活性化することにより、センスアンプＳＡの活性化タイミングを、ダミーセンスアンプＤＳＡにより設定するおよび外部信号ＳＩＧＥにより設定するのいずれかに、ＳＲＡＭの動作モードを設定することができる。外部信号ＳＩＧＥを低速動作ＳＲＡＭに対して、センスアンプ活性化タイミング信号として利用することにより、ビット線間電位差が十分に大きくなった時点でセンスアンプを活性化することができ、低速動作ＳＲＡＭの歩留りを向上することができ、応じてシステムＬＳＩなどのチップ全体の歩留りを向上することができる。また、外部信号ＳＩＧＥを不良解析時にセンスアンプ活性化タイミング信号として利用することにより、不良原因が、メモリセルの不良であるのか、センスアンプの活性化タイミング不良であるのかを特定することができる。
【０１６９】
信号発生回路ＧＥＮは、外部信号ＳＩＧＥに従って、センスイネーブル信号ＳＥを駆動する信号を生成する回路であればよく、バッファ回路であってもよい。また、たとえば出力イネーブル信号ＯＥが、この外部信号ＳＩＧＥとして与えられて、信号発生回路ＧＥＮにより、内部出力イネーブル信号が生成されて、センスイネーブル信号ＳＥが活性化されてもよい。また、信号発生回路ＧＥＮは、アドレス変化またはプリチャージ信号ＰＲＣの立上がりから所定時間経過後に一定の時間Ｈレベルとなる信号を発生する回路であってもよい。
【０１７０】
［ダミーセンスアンプの変更例］
図１５は、この発明の実施の形態５のダミーセンスアンプの変更例を示す図である。図１５においては、ダミーセンスアンプＤＳＡ０−ＤＳＡｈを制御するために、モード設定信号ＥＮを受けるインバータＧ９７と、プリチャージ信号ＰＲＣとモード設定信号ＥＮを受けるＯＲ回路Ｇ９５が設けられる。ＯＲ回路Ｇ９５の出力信号がインバータＧ８１およびＰチャネルＭＯＳトランジスタＰ８１のゲートへ与えられる。
【０１７１】
このダミーセンスアンプＤＳＡ０−ＤＳＡｈは、図１０に示すダミーセンスアンプＤＳＡ０−ＤＳＡｈと以下の点でその構成が異なる。図１５においては、図１０と同様、ダミーセンスアンプＤＳＡｋの構成を代表的に示す。このダミーセンスアンプＤＳＡｋにおいて、分割ダミービット線ＤＤＴｋとＭＯＳトランジスタＮ８１の間に、インバータＧ９７からの補のモード設定信号ＺＥＮをゲートに受けるＮチャネルＭＯＳトランジスタＮ９５が接続され、分割ダミービット線ＤＤＢｋとＭＯＳトランジスタＮ８４の間に、そのゲートに補のモード設定信号ＺＥＮを受けるＮチャネルＭＯＳトランジスタＮ９６が配置される。
【０１７２】
また、センス制御線ＳＤＲＬとＭＯＳトランジスタＮ８３の間に、そのゲートに補のモード設定信号ＺＥＮを受けるＮチャネルＭＯＳトランジスタＮ９７が設けられ、またセンス制御線ＳＤＲＬとＭＯＳトランジスタＮ８６の間に、そのゲートに補のモード設定信号ＺＥＮを受けるＮチャネルＭＯＳトランジスタＮ９８が配置される。
【０１７３】
さらに、ＭＯＳトランジスタＰ１と並列にゲートにインバータＧ８１の出力信号を受けるＰチャネルＭＯＳトランジスタＰ９５が接続され、ＭＯＳトランジスタＰ２と並列にＰチャネルトランジスタＰ９６が接続される。
【０１７４】
この図１５に示すダミーセンスアンプＤＳＡｋの他の構成は、図１０に示すダミーセンスアンプＤＳＡｋの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１７５】
モード設定信号ＥＮがＨレベルに設定されたときには、ＯＲ回路Ｇ９５の出力信号がＨレベルとなり、またインバータＧ８１およびＧ９７の出力信号がＬレベルとなる。したがって、ＭＯＳトランジスタＮ８２、Ｎ８５、Ｎ９５、およびＮ９６が、すべてオフ状態となり、ＭＯＳトランジスタＰ９５およびＰ９６がオン状態となる。したがって、内部ノードＩＤ１およびＩＤ２は、電源電圧ＶＤＤレベルにＭＯＳトランジスタＰ９５およびＰ９６により固定される。また、この内部ノードＩＤ１およびＩＤ２が、電源電圧ＶＤＤレベルに固定されるため、ＭＯＳトランジスタＮ８１、Ｎ８３、Ｎ８４およびＮ８６がオン状態となり、このダミーセンスアンプＤＳＡｋにおいて内部ノードがフローティング状態となるのが防止される。
【０１７６】
この状態においては、この分割ダミービット線ＤＤＴｋまたはＤＤＢｋの電位レベルが低下しても、内部ノードＩＤ１およびＩＤ２の電圧レベルは、電源電圧ＶＤＤレベルであり、内部ノードＩＤ１およびＩＤ２の電位は変化しない。
【０１７７】
一方、モード設定信号ＥＮがＬレベルに設定された場合には、インバータＧ８１およびＧ９７の出力信号がＨレベルとなり、またＯＲ回路Ｇ９５がバッファ回路として動作する。したがって、ＭＯＳトランジスタＮ９６−Ｎ９８がすべてオン状態となり、またＭＯＳトランジスタＰ９５およびＰ９６がオフ状態となる。したがって、この状態においては、図１０に示すダミーセンスアンプと同様の動作が行なわれ、分割ダミービット線の電位変化に従ってセンス制御線ＳＤＲＬが駆動される。
【０１７８】
この図１５に示すような、ダミービット線の電位変化を検出して、その検出結果に従ってさらに対応の分割ダミービット線の電位変化を加速するフィードバック経路を有する構成においても、同様、モード設定信号ＥＮに従って、選択的にダミーセンスアンプＤＳＡを活性化／非活性化することができる。
【０１７９】
以上のように、この発明の実施の形態５に従えば、外部信号に従ってセンスイネーブル信号ＳＥの活性／非活性を制御することができるように構成しており、低速動作用のＳＲＡＭを実現することができ、センスアンプ動作時のビット線対間電位差を十分に大きくしてセンス動作を行なうことができ、製品歩留りを向上することができ、また、この外部信号を用いてセンスアンプを動作させることにより、不良原因を特定することができる。
【０１８０】
［実施の形態６］
図１６は、この発明の実施の形態６に従うＳＲＡＭの要部の構成を概略的に示す図である。この図１６に示すＳＲＡＭは、以下の点において図１に示すＳＲＡＭとその構成が異なる。すなわち、センス制御線ＳＤＲＬ上のセンスイネーブル信号ＳＥに従って、ワード線駆動回路ＷＤＲ０−ＷＤＲｍを非活性化するインバータＧ１１１が設けられる。
【０１８１】
ワード線駆動回路ＷＤＲ０−ＷＤＲｍの各々は、１例として、それぞれ対応のロウ選択信号Ｘ０−ＸｍとインバータＧ１１１の出力信号とを受けるＮＡＮＤゲートＮＧＡと、このＮＡＮＤゲートＮＧＡの出力信号を受けるインバータＩＶとで構成される。
【０１８２】
この図１６に示すＳＲＡＭの他の構成は、図１に示すＳＲＡＭと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１８３】
ダミーセンスアンプＤＳＡは、図６または図８に示すセンスアンプと同一構成であると仮定する。
【０１８４】
図１７は、図１６に示すＳＲＡＭの動作を示すタイミング図である。以下、図１７を参照して、図１６に示すＳＲＡＭの動作について説明する。
【０１８５】
プリチャージ信号ＰＲＣが立上がると、同時、ロウ選択信号Ｘｋが選択され、電圧レベルがＨレベルに立上がる。プリチャージ期間中に、センスイネーブル信号ＳＥが、Ｌレベルにプリチャージされており、インバータＧ１１１の出力信号はＨレベルである。したがって、ワード線駆動回路ＷＤＲｋが、ロウ選択信号Ｘｋに従って対応のワード線ＷｋをＨレベルに立上げる。このワード線Ｗｋの電圧レベルが上昇すると、ダミーメモリセルＤｋおよび通常メモリセルＭｋ０−Ｍｋｎが選択され、それぞれの記憶データに従って対応のビット線対に電位差が生じる。すなわち、選択ダミーセルＤｋにより、分割ダミービット線ＤＤＴｈまたはＤＤＢｈのいずれか一方の電位が低下する。また、選択された通常メモリセルにより、通常ビット線ＢＴ０またはＢＢ０のいずれか一方の電位が低下する。
【０１８６】
時刻ｔ１１において、分割ダミービット線ＤＤＴｈまたはＤＤＢｈの電位が、ダミーセンスアンプＤＳＡのしきい値を超えて低下すると、センス制御線ＳＤＲＬが駆動され、センスイネーブル信号ＳＥがＨレベルに立上がる。また、このとき、ダミーセンスアンプＤＳＡにおいて、電位低下を生じた分割ダミービット線を高速で放電する。
【０１８７】
センスイネーブル信号ＳＥがＨレベルに立上がると、インバータＤ１１１の出力信号がＬレベルとなり、ワード線駆動回路ＷＤＲｋにおいて、ＮＡＮＤゲートＮＧＡの出力信号がＨレベルとなり、応じて、次段のインバータＩＶの出力信号がＬレベルとなる。したがって、選択状態のワード線Ｗｋが、非選択状態へ駆動される。この選択ワード線Ｗｋが非選択状態へ駆動されると、通常メモリセルＭｋ０が、ビット線ＢＴ０およびＢＢ０から分離され、ビット線ＢＴ０またはＢＢ０の電位低下が停止する。
【０１８８】
実施の形態１の構成においては、プリチャージ信号ＰＲＣの立下がりに同期して、選択ワード線の非活性化が行なわれる。通常メモリセルはセンス動作時において対応の通常ビット線にその記憶ノードが接続されており、対応の通常ビット線の電位は低下しつづける。従って、プリチャージ信号ＰＲＣの立上りに従って、ビット線対間電位差が大きくなった後に、通常ビット線の充電が実行される。
【０１８９】
いま、プリチャージ信号ＰＲＣの立上がりに応答してビット線ＢＴ０およびＢＢ０の充電を行なう場合、センス開始時からプリチャージ開始までに、通常ビット線の電位がさらにΔＶＢまで低下する状態を考える。この場合、ビット線の寄生容量をＣｂ、動作周波数をＦとすると、１つのワード線に選択される通常メモリセルの数は（ｎ＋１）であり、消費電力Ｐは次式で示される。
【０１９０】
Ｐ＝Ｉ・Ｖ＝Ｃｂ・（ｎ＋１）・ΔＶＢ・Ｆ・ＶＤＤ
ビット線容量Ｃｂが０．５ｐＦ、降下電位ΔＶＢが０．５Ｖ、動作周波数Ｆが２００ＭＨｚ、通常メモリセルの数（ｎ＋１）が５１２、電源電圧ＶＤＤを１．８Ｖとすると、消費電力Ｐは、４６ｍＷとなる。したがって、ワード線を早いタイミングでセンス動作時に非活性化することにより、ビット線の充電に要する電力Ｐを低減することができ、より消費電流を低減することができる。
【０１９１】
ワード線を早いタイミングで非選択状態へ駆動することにより、通常ビット線の放電を停止させる。ビット線対間電位差の拡大を防止することにより、ビット線充電時の消費電力を低減することができる。センスアンプＳＡにおいては、閉込めセンスが行なわれており、センスイネーブル信号ＳＥが活性化された後の、通常ビット線ＢＴ０およびＢＢ０の電位は、センス動作に対して影響を及ぼさない。したがって、センスアンプのセンス動作に影響を及ぼすことなく、消費電力を低減することができる。また、ビット線充電時において、高速でビット線を電源電圧ＶＤＤレベルにまで駆動することができ、プリチャージ信号ＰＲＣの非活性化後、早いタイミングでビット線をプリチャージ状態に復帰させることができる。
【０１９２】
以上のように、この発明の実施の形態６に従えば、ビット線対間の電位差が、センスアンプのセンス動作可能範囲に到達した後に、選択ワード線を非選択状態へ駆動してビット線のカラム電流を遮断しており、読出動作に悪影響を及ぼすことなく消費電力を低減することができる。
【０１９３】
なお、上述の説明においてはダミーセンスアンプＤＳＡの構成として図６または図８に示す構成を想定している。しかしながら、先の実施の形態１から５のいずれのダミーセンスアンプが用いられても良い。
【０１９４】
［実施の形態７］
図１８は、この発明の実施の形態７に従うＳＲＡＭの要部の構成を示す図である。この図１８に示すＳＲＡＭの構成は、図１６に示すＳＲＡＭの構成と以下の点において異なっている。すなわち、インバータＧ１１１の出力信号を受けるインバータＧ１３２と、プリチャージ信号ＰＲＣの立上がりに応答してセットされかつインバータＧ１３２の出力信号の立上がりに応答してリセットされるセット／リセットフリップフロップＧ１３１が設けられる。このセット／リセットフリップフロップＧ１３１の出力Ｑからのプリチャージ指示信号ＰＲＣ＊に従って、プリチャージ回路ＰＤＣ０−ＰＤＣｈおよびＰＮＣ０−ＰＮＣｎの活性／非活性が制御される。また、このセット／リセットフリップフロップＧ１３１の補の出力ＱＢからの出力信号に従って、センス制御線ＳＤＲＬを接地電圧レベルにプリチャージするＭＯＳトランジスタＮ０のオン／オフを制御する。
【０１９５】
また、センス制御線ＳＤＲＬ上のセンスイネーブルファースト信号ＳＥＦに従ってワンショットのパルス信号をセンスイネーブル信号ＳＥとして生成してセンスアンプＳＡに与えるワンショットパルス発生回路Ｇ１３０が設けられる。
【０１９６】
この図１８に示すＳＲＡＭの他の構成は、図１６に示すＳＲＡＭの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１９７】
図１９は、図１８に示すＳＲＡＭの動作を示す信号波形図である。以下、図１９を参照して、図１８に示すＳＲＡＭの動作について説明する。この図１８に示すＳＲＡＭにおいて、ダミーセンスアンプＤＳＡとしては、図６または図８に示す構成のダミーセンスアンプが想定される。しかしながら、ダミーセンスアンプＤＳＡとしては、先の実施の形態１から５のいずれのダミーセンスアンプが用いられてもよい。
【０１９８】
プリチャージ信号ＰＲＣがＨレベルに立上がると、セット／リセットフリップフロップＧ１３１がセットされ、プリチャージ指示信号ＰＲＣ＊がＨレベルに立上がり、プリチャージ回路ＰＤＣ０−ＰＤＣｈおよびＰＮＣ０−ＰＮＣｎが非活性化され、分割ダミービット線ＤＤＴ０，ＤＤＢ０−ＤＤＴｈ，ＤＤＢｈおよびビット線ＢＴ０，ＢＢ０−ＢＴｎ，ＢＢｎのプリチャージ動作が完了する。
【０１９９】
このプリチャージ信号ＰＲＣの立上がりと同期して、行選択動作が行なわれ、選択ワード線Ｗｋの電圧レベルが上昇する。
【０２００】
この選択ワード線Ｗｋの電圧が上昇すると、ダミーセルＤｋの記憶データに従って、分割ダミービット線ＤＤＴｈおよびＤＤＢｈに電位差が生じる。
【０２０１】
分割ダミービット線ＤＤＴｈおよびＤＤＢｈの電位差が拡大されると、ダミーセンスアンプＤＳＡの検出動作により、センス制御線ＳＤＲＬ上のセンスイネーブルファースト信号ＳＥＦがＨレベルに立上がり、応じてワンショットパルス発生回路Ｇ１３０からのセンスイネーブル信号ＳＥがＨレベルに駆動される。また、このセンスイネーブル信号ファースト信号ＳＥＦの立上がりに応答して、インバータＧ１１１の出力信号がＬレベルとなり、ワード線駆動回路ＷＤＲ０−ＷＤＲｍがすべて非活性化され、選択ワード線Ｗｋの電圧レベルが接地電圧レベルに低下する。通常ビット線ＢＴ０またはＢＢ０において放電が停止する。
【０２０２】
また、インバータＧ１３２の出力信号が、このセンスイネーブルファースト信号の立上がりに応答してＨレベルとなり、セット／リセットフリップフロップＧ１３１がリセットされ、プリチャージ指示信号ＰＲＣ＊がＬレベルに低下する。応じて、プリチャージ回路ＰＤＣ０−ＰＤＣｈおよびＰＮＣ０−ＰＮＣｎが活性化され、分割ダミービット線ＤＤＴ０，ＤＤＢ０−ＤＤＴｈ，ＤＤＢｈおよび通常ビット線ＢＴ０，ＢＢ０−ＢＴｎ，ＢＢｎのプリチャージ動作が開始される。
【０２０３】
また、ＭＯＳトランジスタＮ０がセット／リセットフリップフロップＧ１３１の補の出力ＱＢからの出力信号に従ってオン状態となり、センス制御線ＳＤＲＬ上のセンスイネーブルファースト信号ＳＥＦがＬレベルに立下がる。
【０２０４】
ワンショットパルス発生回路Ｇ１３０は、センスイネーブルファースト信号ＳＥＦの立上りに応答してワンショットのパルス信号を生成しており、センスアンプＳＡのセンス動作期間中にセンスイネーブルファースト信号ＳＥＦがＬレベルに立下がっても、所定の期間センスイネーブル信号ＳＥをＨレベルに維持する。
【０２０５】
センスアンプＳＡにおいては、このワンショットパルス発生回路Ｇ１３０からのセンスイネーブル信号ＳＥの活性化に応答して電荷閉込め方式でセンス動作を行なっており、センス動作中に分割ダミービット線およびビット線のプリチャージ動作が行なわれてもその影響を受けることなく正確にセンス動作を行なうことができる。
【０２０６】
次いで、時刻ｔ１４において、プリチャージ信号ＰＲＣがＨレベルに立上がり、セット／リセットフリップフロップＧ１３１がセットされ、プリチャージ指示信号ＰＲＣ＊がＨレベルに立上がり、内部で読出動作が再び開始される。
【０２０７】
プリチャージ信号ＰＲＣは、外部のクロック信号を同期した信号である。クロック信号は、システム内の他のロジック回路においては、動作サイクル／タイミングを規定するクロック信号として利用される。したがって、このクロック信号デューティ比は、５０％に設定される。すなわち、プリチャージ信号ＰＲＣのＨレベル期間ＴａおよびＬレベル期間Ｔｂは、同じ長さに設定される。ＳＲＡＭの場合、データ読出に長時間を要する。従って、プリチャージ信号ＰＲＣに従ってデータ読出期間を決定する場合、プリチャージ信号ＰＲＣのＨレベル期間を短くすることができないため、ＳＲＡＭのデータ読出期間がクロック信号の高速化に対する阻害要因となる。
【０２０８】
しかしながら、内部でプリチャージ指示信号ＰＲＣ＊を生成して、読出期間を確保することにより、プリチャージ信号ＰＲＣのＨレベル期間Ｔａ内に、データ読出動作を完了する必要がなくなる。したがって、プリチャージ信号ＰＲＣを高速のクロック信号に同期して変化させて、システム内のロジック回路などを高速動作させて、高速のシステムを構築することができる。
【０２０９】
また、プリチャージ指示信号ＰＲＣ＊の立上がりは、プリチャージ信号ＰＲＣの立上がりにより決定されている。したがって、この動作周波数を大きくするにつれて、プリチャージ指示信号ＰＲＣ＊がＬレベルとなる期間が自動的に短縮される。したがって、このＳＲＡＭにおいて、読出動作およびプリチャージ動作それぞれに必要な最小期間の和が、クロック信号の１サイクル時間に等しくなるまで、このＳＲＡＭを正確に動作させることができる。
【０２１０】
なお、センスイネーブル信号ＳＥの立下がりは、このプリチャージ指示信号ＰＲＣ＊の立上がり前に完了する必要はなく、センスイネーブル信号ＳＥが、プリチャージ指示信号ＰＲＣ＊が立上がってから立下がっても、センスイネーブル信号ＳＥがＨレベルの間センスアンプＳＡの内部ノードは、選択ビット線と分離されており、内部では、特にデータの衝突などの問題は生じない。外部装置においてクロック信号に同期してデータのサンプリングを行う場合、外部装置のデータサンプリング時にＳＲＡＭからの読出データが確定状態にあればよい。
【０２１１】
以上のように、この発明の実施の形態７に従えば、プリチャージ信号ＰＲＣに従って内部で、読出期間およびプリチャージ期間を規定するプリチャージ指示信号ＰＲＣ＊を生成しており、この読出期間およびプリチャージ期間を個々に設定することができ、動作周波数を高くすることができる。
【０２１２】
［実施の形態８］
図２０は、この発明の実施の形態８に従うＳＲＡＭの要部の構成を示す図である。この図２０に示すＳＲＡＭは、図１６に示すＳＲＡＭと以下の点においてその構成が異なる。すなわち、分割ダミーカラムＤＤＳＥＴ０−ＤＤＳＥＴｈそれぞれに対応して、ワード線駆動回路をグループに分割する。図２０においては、分割ダミーカラムＤＤＳＥＴ０に対して、ワード線駆動回路ＷＤＲ０−ＷＤＲｊが配置され、また分割ダミーカラムＤＤＳＥＴｈに対して、ワード線駆動回路ＷＤＲｋ−ＷＤＲｍが設定される。各対応のグループのワード線駆動回路に対しては、対応のダミーセンスアンプＤＳＡからのワード線非活性化信号ＸＣＭを図１６に示すインバータＧ１１１の出力信号に代えて与える。図２０において、分割ダミーカラムＤＤＳＥＴ０に対して設けられたダミーセンスアンプＤＳＡ０からのワード線非活性化信号ＸＣＭ０が、ワード線駆動回路ＷＤＲ０−ＷＤＲｊの初段のＮＡＮＤゲートＮＧＡの第１の入力へ与えられる。また、分割ダミーカラムＤＤＳＥＴｈにおいては、対応のダミーセンスアンプＤＳＡｈからのワード線非活性化信号ＸＣＭｈが、ワード線駆動回路ＷＤＲｋ−ＷＤＲｍの入力段のＮＡＮＤゲートＮＧＡの第１の入力に与えられる。これらのワード線駆動回路ＷＤＲ０−ＷＤＲｍそれぞれの入力段のＮＡＮＤゲートの第２の入力へは、対応のロウ選択信号Ｘ０−Ｘｍが与えられる。
【０２１３】
図２０に示すＳＲＡＭの他の構成は、図１６に示すＳＲＡＭの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２１４】
図２１は、図２０に示すダミーセンスアンプＤＳＡ０−ＤＳＡｈの構成の一例を示す図である。これらのダミーセンスアンプＤＳＡ０−ＤＳＡｈは、同一構成を有するため、図２１においては、ダミーセンスアンプＤＳＡを代表的に示す。図２１において、ダミーセンスアンプＤＳＡは、図２に示すダミーセンスアンプと同様の構成を有する。このＮＯＲゲートＧ３の出力信号を、ワード線非活性化信号ＸＣＭとして、取出して、対応のグループのワード線駆動回路ＷＤＲへ与える。
【０２１５】
ダミーセンスアンプＤＳＡ０−ＤＳＡｈとしては、先の実施の形態１から５において示したダミーセンスアンプのいずれが用いられてもよい。センスイネーブル信号ＳＥと論理が反転する信号をワード線非活性化信号ＸＣＭとして利用する。
【０２１６】
この図２０に示すＳＲＡＭのデータ読出時の動作は、実質的に、図１６に示すＳＲＡＭのデータ読出時の動作と同じである。すなわち、プリチャージ信号ＰＲＣの立上がりと同時に、アドレス指定された行に対応するロウ選択信号Ｘｋが選択されてＨレベルに駆動される。ワード線駆動回路ＷＤＲｋにより、ワード線Ｗｋが選択され、その電圧レベルがＨレベルに立上がる。この選択ワード線Ｗｋの選択状態への駆動に応じて、ダミーセルＤｋおよび通常メモリセルＭｋ０−Ｍｋｎが選択される。選択ダミーセルＤｋにより、分割ダミービット線ＤＤＴｈまたはＤＤＢｈの電位が低下する。また、選択列に対応する通常ビット線ＢＴ０およびＢＢ０においては、選択通常メモリセルＭｋ０により、ビット線ＢＴ０およびＢＢ０のいずれかの一方の電位が低下する。
【０２１７】
分割ダミービット線ＤＤＴｈおよびＤＤＢｈの一方の電位が、ダミーセンスアンプＤＳＡｈのしきい値を超えて低下すると、図２１に示すダミーセンスアンプＤＳＡにおいて、インバータＧ１およびＧ２の一方の出力信号がＨレベルとなり、応じてＮＯＲゲートＧ３の出力するワード線非活性化信号ＸＣＭがＬレベルとなり、またセンスイネーブル信号ＳＥがＨレベルとなる。
【０２１８】
このダミーセンスアンプＤＳＡｈからのワード線非活性化信号ＸＣＭｈは、分割ダミーカラムＤＤＳＥＴｈに対して設けられるワード線駆動回路ＷＤＲｋ−ＷＤＲｍヘ与えられる。したがって、ワード線非活性化信号ＸＣＭｈにより、ワード線駆動回路ＷＤＲｋの出力信号がＬレベルとなり、選択ワード線Ｗｋの電圧レベルが接地電圧レベルに低下する。非選択分割ダミーカラムＤＤＳＥＴ０においては、分割ダミービット線ＤＤＴ０およびＤＤＢ０は、放電は行なわれないため、ともにＨレベルであり、ワード線非活性化信号ＸＣＭ０は、Ｈレベルを維持する。しかしながら、対応のロウ選択信号ｘ０−Ｘｊはすべて非選択状態であり、ワード線Ｗ０−Ｗｊは非選択状態を維持する。
【０２１９】
この選択ワード線Ｗｋが非選択状態へ駆動されると、通常メモリセルＭｋ０の記憶ノードが、ビット線ＢＴ０およびＢＢ０から切り離され、このビット線ＢＴ０およびＢＢ０の電位低下が停止する。
【０２２０】
ダミーセンスアンプＤＳＡ０−ＤＳＡｈから出力されるワード線非活性化信号ＸＣＭ０−ＸＣＭｈは、それぞれ対応して配置されるワード線駆動回路群に与えられるだけである。したがって、これらのワード線非活性化信号ＸＣＭ０−ＸＣＭｈそれぞれを伝達する信号線の負荷が図１６に示す構成に比べて、１／ｐ倍に設定することができる。ここで、ｐは、分割ダミーカラムの数を示す。したがって、ワード線非活性化信号ＸＣＭ０−ＸＣＭｈの充放電電流を低減することができる。これにより、動作周波数が高くなり、単位時間当りのワード線非活性化信号ＸＣＭ０−ＸＣＭｈの充放電回数が増大する場合においても、消費電力の増大を抑制することができる。
【０２２１】
［実施の形態９］
図２２は、この発明の実施の形態９に従うＳＲＡＭの要部の構成を示す図である。この図２２に示すＳＲＡＭは、図１６に示すＳＲＡＭと以下の点でその構成が異なっている。すなわち、センス制御線ＳＤＲＬ上のセンスイネーブルファースト信号ＳＥＦと読出イネーブル信号ＲＥを受けてセンスイネーブル信号ＳＥを生成するＡＮＤゲートＧ１４０が設けられる。
【０２２２】
この図２２に示すＳＲＡＭの他の構成は図１６に示すＳＲＡＭの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２２３】
読出イネーブル信号ＲＥは、外部から直接供給されるたとえば出力イネーブル信号ＯＥに従って生成される信号または、書込動作を示すライトイネーブル信号ＷＥを反転して生成される信号である。この読出イネーブル信号ＲＥは、データ読出動作モード時に活性化される。したがって、センスアンプＳＡは、データ読出動作モード時においてのみ活性化され、データ書込時においては、センスアンプＳＡは、非活性状態に維持することができ、消費電力を低減することができる。
【０２２４】
図２３は、ＳＲＡＭの要部の構成を概略的に示す図である。図２３において、メモリアレイＭＡは、行延在方向に沿って、複数の列ブロックＣＢＫ０−ＣＢＫｕに分割される。これらの列ブロックＣＢＫ０−ＣＢＫｕの各々は、それぞれ所定数の通常ビット線対を含む。これらの列ブロックＣＢＫ０−ＣＢＫｕに共通に分割ダミーカラムブロックＤＳＥＴＢが設けられる。この分割ダミーカラムブロックＤＳＥＴＢにおいて、分割ダミーカラムＤＤＳＥＴが配置され、各分割ダミーカラムＤＤＳＥＴにおいて分割ダミービット線対およびダミーセンスアンプが配置される。これらの分割ダミーカラムブロックＤＳＥＴＢおよび列ブロックＣＢＫ０−ＣＢＫｕに対しては、図示しないワード線が共通に配設される。
【０２２５】
列ブロックＣＢＫ０−ＣＢＫｕそれぞれに対応してセンスアンプＳＡ０−ＳＡｕが配置される。これらのセンスアンプＳＡ０−ＳＡｕに共通に、ＡＮＤゲートＧ１４０からのセンスイネーブル信号ＳＥが与えられる。
【０２２６】
このメモリアレイＭＡが、たとえば５１２列のメモリセルを有する場合、列ブロックＣＢＫ０−ＣＢＫｕが、それぞれ、たとえば８列に配列されるメモリセルを含む。この構成の場合、センスアンプＳＡ０−ＳＡｕは、６４個存在する。したがって、センスイネーブル信号ＳＥを伝達する信号線には大きな寄生容量が存在し、センスイネーブル信号ＳＥの充放電のために比較的大きな電流が消費される。センスイネーブル信号ＳＥを、読出動作サイクル期間中のみ、ＡＮＤゲート１４０により活性化することにより、このセンスイネーブル信号ＳＥの充放電電流を低減することができ、またセンスアンプＳＡ０−ＳＡｕを必要なときのみ動作させることにより、消費電流を低減することができる。
【０２２７】
以上のように、この発明の実施の形態９に従えば、センスイネーブル信号ＳＥを、データ読出が行なわれる読出サイクル時のみ活性化しており、消費電力を低減することができる。
【０２２８】
なお、このセンスアンプＳＡ０−ＳＡｕの出力する内部読出データは、図示しない出力バッファを介して並列に外部へ出力されてもよい。また、センスアンプＳＡ０−ＳＡｕの内部読出データが、さらに列アドレス信号に従って選択されて外部へ読出データとして出力されてもよい。
【０２２９】
また、図２２に示すＳＲＡＭに代えて、図２０に示すＳＲＡＭにおいてセンスイネーブル信号ＳＥを読出動作サイクル期間中のみ活性化する構成が用いられてもよい。
【０２３０】
また、ダミーセンスアンプＤＳＡを、ライトイネーブル信号などの書込指示信号に従って書込動作サイクル時に非活性状態に設定してもよい。この場合、書込動作指示信号は、プリチャージ信号ＰＲＣと同期して与えられる。
【０２３１】
［実施の形態１０］
図２４は、この発明の実施の形態１０に従うＳＲＡＭの要部の構成を示す図である。図２４においては、分割ダミーカラムの構成を示す。通常ビット線が配置される部分の構成は、先の実施の形態１から９の構成と同じである。分割ダミーカラムに対し共通にダミー読出データ線ＤＤＬが配置される。ダミー読出データ線ＤＤＬは、プリチャージ信号ＰＲＣを受けるインバータＧ１７１の出力信号に応答するＮチャネルＭＯＳトランジスタＮ１７１により、接地電圧レベルにプリチャージされる。
【０２３２】
分割ダミーカラムそれぞれにおいては、ダミー読出データ線ＤＤＬを、分割ダミービット線ＤＤＢの電圧レベルに従って電源電圧レベルに駆動するＰチャネルＭＯＳトランジスタＰＱが設けられる。図２４においては、分割ダミーカラムＤＤＳＥＴｈおよびＤＤＳＥＴｈ＋１が代表的に示される。分割ダミーカラムＤＤＳＥＴｈにおいては、分割ダミービット線ＤＤＢｈの電圧に従ってダミー読出データ線ＤＤＬを電源電圧レベルへ駆動するＰチャネルＭＯＳトランジスタＰＱｈが設けられる。分割ダミーカラムＤＤＳＥＴｈ＋１においては、分割ダミービット線ＤＤＢｈ＋１の電圧レベルに従ってダミー読出データ線ＤＤＬ電源電圧レベルに駆動するＰチャネルＭＯＳトランジスタＰＱｈ＋１が設けられる。
【０２３３】
分割ダミーカラムＤＤＳＥＴ（ＤＤＳＥＴｈ，ＤＤＳＥＴｈ＋１）の他の構成は、先の実施の形態１から９において示した分割ダミーカラムの構成と同じである。
【０２３４】
ダミー読出データ線ＤＤＬに対し、さらにこのダミー読出データ線ＤＤＬの電圧を受けるインバータＧ１７２と、センスイネーブル信号ＳＥおよびインバータＧ１７５からの補のセンスイネーブル信号に従って導通し、導通時、インバータＧ１７２の出力信号を通過させるＣＭＯＳトランスミッションゲートＳ１７１と、このＣＭＯＳトランスミッションゲートＳ１７１を介して伝達された信号をラッチするラッチ回路Ｇ１７３が設けられる。このラッチ回路Ｇ１７３のラッチデータＤＤｏｕｔが、外部へ出力される。
【０２３５】
次に、この図２４に示すＳＲＡＭの動作について説明する。この図２４に示す構成においても、プリチャージ信号ＰＲＣのＨレベル期間に読出動作が行なわれ、Ｌレベル期間にプリチャージが行なわれる。
【０２３６】
プリチャージ信号ＰＲＣがＬレベルの間、プリチャージ回路ＰＤＣｈおよびＰＤＣｈ＋１が活性化され、分割ダミービット線ＤＤＴおよびＤＤＢは、すべて電源電圧ＶＤＤレベルにプリチャージされる。また、ＭＯＳトランジスタＮ１７１がオン状態となり、ダミー読出データ線ＤＤＬが接地電圧レベルに放電され、またセンス駆動線ＳＤＲＬが、ＭＯＳトランジスタＮ０により接地電圧レベルに初期設定される。センスイネーブル信号ＳＥがＬレベルの間、ＣＭＯＳトランスミッションゲートＳ１７１は、オフ状態にある。
【０２３７】
プリチャージ信号ＰＲＣがＨレベルに立上がると、同時に、ワード線選択が行なわれ、選択ワード線の電圧レベルがＨレベルに上昇する。今、ワード線Ｗｓが選択されたとする。この状態においては、ダミーセルＤｓの記憶ノードＭＬおよびＭＲ（図３１参照）にそれぞれＨレベルデータおよびＬレベルデータが格納されていたとすると、分割ダミービット線ＤＤＴｈ＋１の電位は、プリチャージ電圧レベルのＨレベルを維持し、一方、記憶ノードＭＲが接続される分割ダミービット線ＤＤＢｈ＋１は、ダミーセルＤｓにより電流が引抜かれ、その電位が低下する。
【０２３８】
この分割ダミービット線ＤＤＢｈ＋１の電位が、ダミーセンスアンプＤＳＡのしきい値よりも低下すると、センスイネーブル信号ＳＥがＨレベルに立上がる。ダミーセンスアンプＤＳＡ（ＤＳＡｈ＋１）の構成としては、図４に示す構成を想定する。この場合、センスイネーブル信号ＳＥがＨレベルに立上がると、分割ダミービット線ＤＤＢｈ＋１は、そのダミーセンスアンプの出力段のＰチャネルＭＯＳトランジスタ（Ｐ１）がオン状態となる電圧レベルまで低下していることを意味する。したがって、この分割ダミービット線ＤＤＢｈ＋１にゲートが接続されるＰチャネルＭＯＳトランジスタＰＱｈ＋１もオン状態となり、ダミー読出データ線ＤＤＬがＨレベルに駆動される。
【０２３９】
センスイネーブル信号ＳＥがＨレベルに立上がると、ＣＭＯＳトランスミッションゲートＳ１７１が導通し、インバータＧ１７２により増幅されたデータがラッチ回路Ｇ１７３に転送されてラッチされる。
【０２４０】
センスイネーブル信号ＳＥがＨレベルに立上がるタイミングとダミー読出データ線ＤＤＬの電位が立下がるタイミングは、図４に示す構成のダミーセンスアンプを利用しているため同じである。したがって、ＣＭＯＳトランスミッションゲートＳ１７１が導通状態となるときには、選択ダミーセルＤｓの記憶データが、ダミー読出データ線ＤＤＬに読出されていることが保証される。
【０２４１】
ラッチ回路Ｇ１７３に取込まれたデータは、出力データＤＤｏｕｔとして外部に出力される。このラッチ回路Ｇ１７３によりダミーセルから読み出されたデータをラッチすることにより、センスアンプＳＡにより増幅されてラッチされたデータと同一タイミングでダミーセルのデータを外部へ出力することができる。
【０２４２】
ダミーセルＤｓの記憶ノードＭＬおよびＭＲ（図２７参照）にそれぞれＬレベルデータおよびＨレベルデータが記憶されていた場合、記憶ノードＭＲが接続される分割ダミービット線ＤＤＢｈ＋１の電位はＨレベルを維持する。したがって、この状態においては、ＰチャネルＭＯＳトランジスタＰＱｈ＋１もオフ状態を維持し、ダミー読出データ線ＤＤＬは、プリチャージレベルの接地電圧レベルを維持する。
【０２４３】
このダミーセルＤにおいては、予め、マスク配線などにより、固定データが格納されていてもよい。また、これに代えて、外部からこのダミーセルＤ（Ｄ０−Ｄｑ）の記憶データを外部から書換可能とする場合には、たとえば以下の構成が用いられればよい。すなわち、ダミー読出データ線ＤＤＬと平行に補のダミー読出データ線ＺＤＤＬを配設する。データ書込時、この相補ダミー読出データ線ＤＤＬおよびＺＤＤＬに、ラッチ回路Ｇ１７３のラッチする相補データを転送する。分割ダミービット線ＤＤＴおよびＤＤＢを、これらの相補ダミー読出データ線ＤＤＬおよびＺＤＤＬにデータ書込時たとえばトランスファーゲートを介して接続する。この分割ダミービット線ＤＤＴおよびＤＤＢとダミー読出データ線ＤＤＬおよびＺＤＤＬの接続が、選択ワード線を特定するブロック選択信号を用いてデータ書込指示信号（たとえばライトイネーブル信号）と組合せて、選択ワード線を含む分割ダミーカラムの分割ダミービット線が相補ダミー読出データ線ＤＤＬおよびＺＤＤＬに接続されてもよい。また、すべての分割ダミーカラムＤＤＳＥＴ０−ＤＤＳＥＴｈ＋１において、同時にデータ書込時、分割ダミービット線ＤＤＴおよびＤＤＢが相補ダミー読出データ線ＤＤＬおよびＺＤＤＬに接続されてもよい。ワード線選択と同時に、この書込用の転送ゲートを導通状態として、ダミー読出データ線ＤＤＬおよびＺＤＤＬと分割ダミービット線ＤＤＴおよびＤＤＢを接続することにより、正確に書込データを選択ダミーセルに書込むことができる。
【０２４４】
なお、図２４に示す構成においては、ダミー読出データ線ＤＤＬをＰチャネルＭＯＳトランジスタで駆動している。しかしながら、ダミー読出データ線ＤＤＬは、ＮチャネルＭＯＳトランジスタで駆動されてもよい。
【０２４５】
以上のように、この発明の実施の形態１０に従えば、ダミーセルを、データ記憶のために用いており、このダミーセルを通常のデータを記憶するメモリセルとして利用することができ、このダミーセル分、通常メモリセルを削減することができ、メモリアレイの面積を低減することができる。
【０２４６】
［実施の形態１１］
図２５は、この発明の実施の形態１１に従うＳＲＡＭのアレイ部の配置を概略的に示す図である。図２５において、通常メモリセルＭを配置する通常セルアレイが、列延在方向に沿って複数の通常セル配置領域ＭＣＥＬ０−ＭＣＥＬｈに分割される。これらの通常セル配置領域ＭＣＥＬ０−ＭＣＥＬｈに共通に、列方向に延在して通常ビット線ＢＴおよびＢＢが配置される。
【０２４７】
通常セル配置領域ＭＣＥＬ０−ＭＣＥＬｈと列延在方向において整列して、ビット線プリチャージ回路ＰＮＣを配置するプリチャージ回路配置領域ＰＣＨが設けられる。
【０２４８】
通常セル配置領域ＭＣＥＬ０−ＭＣＥＬｈと行延在方向において整列して、ダミーセル配置領域ＤＣＥＬ０−ＤＣＥＬｈが配設される。これらのダミーセル配置領域ＤＣＥＬ０−ＤＣＥＬｈそれぞれにおいて、分割ダミービット線ＤＤＴおよびＤＤＢが配設される。
【０２４９】
ダミーセル配置領域ＤＣＥＬ０−ＤＣＥＬｈに行延在方向において整列して、プリチャージ／センス領域ＤＰＬ０−ＤＰＬｈが配置される。これらのプリチャージ／センス配置領域ＤＰＬ０−ＤＰＬｈそれぞれにおいて、分割ダミービット線に対するプリチャージ回路ＰＤＣと分割ダミービット線の電位を検出するダミーセンスアンプＤＳＡが配置される。
【０２５０】
プリチャージ／センス領域ＤＰＬ０−ＤＰＬｈに隣接して、ワード線駆動回路配置領域ＷＤＲＧ０−ＷＤＲＧｈが配置される。これらのワード線駆動回路配置領域ＷＤＲＧ０−ＷＤＲＧｈそれぞれにおいては、ワード線Ｗにそれぞれ対応してワード線駆動回路（ＷＤＲ）が配置される。
【０２５１】
この図２５に示すように、分割ダミービット線に対するプリチャージ回路ＰＤＣおよびダミーセンスアンプＤＳＡを形成する領域を、それぞれ対応の分割ダミービット線を配置する領域ＤＣＥＬ０−ＤＣＥＬｈと行延在方向において整列する領域に配置することにより、ダミーセルＤを通常メモリセルＭと同一ピッチで配置することができる。したがって、通常メモリセル配置領域ＭＣＥＬ０−ＭＣＥＬｈにおいては、空き領域が存在せず、高密度で、通常メモリセルＭおよび分割ダミーセルＤを配置することができる。
【０２５２】
以上のように、この発明の実施の形態１１に従えば、分割ダミービット線に対するプリチャージ回路およびセンスアンプ回路をメモリセルアレイ外部に配置しており、ダミーセルＤおよび通常メモリセルＭを同一ピッチで配置することができ、メモリアレイ内における空き領域の発生を防止でき、最小限の面積増加で、分割ダミービット線構成を実現することができる。
【０２５３】
【発明の効果】
以上のように、この発明に従えば、分割ダミービット線を配置し、この分割ダミービット線の電位変化に従ってセンスアンプの活性化を行なっており、早いタイミングでセンスアンプを活性化することができ、高速読出を行なうことができる。
【０２５４】
すなわち、ダミーセルを複数のブロックに分割し各ブロックにおいてダミービット線を配置し、分割ダミービット線の電位変化を検出して、その変化検出結果に従ってメモリセルデータを検知するセンスアンプを活性化しており、ダミービット線の電位変化速度を、通常ビット線の電位変化速度よりも速くすることができ、メモリセル選択後、早いタイミングでセンスアンプを活性化することができる。
【０２５５】
また、通常セルおよびダミーセルを同一の回路接続および同一のサイズのトランジスタで構成することにより、ダミーセルの記憶データを固定するための配線が不要となり、また、ダミーセルをデータ記憶セルとして利用することができる。
【０２５６】
また、分割ダミービット線それぞれに対して対応の分割ダミービット線の電位変化を検出するダミーセンスアンプ回路を配置し、これらの複数のダミーセンスアンプ回路の出力信号に従ってセンスアンプを活性化するセンスイネーブル信号を駆動しており、確実に、電位変化の生じた分割ダミービット線の電位変化を検出してセンスアンプを活性化することができる。
【０２５７】
また、分割ダミービット線を第１および第２のダミービット線の対で構成し、これらのいずれかにおいて電位変化が生じたときにセンスアンプ活性化信号を活性化することにより、ダミーセルに固定データを記憶させる必要がなく、ダミーセルに固定データを記憶させるための工程が不要となる。
【０２５８】
また、分割ダミービット線の電位変化に応答してセンス制御線を駆動する絶縁ゲート型電界効果トランジスタでダミーセンスアンプを構成することにより、ダミーセンスアンプのレイアウト面積を低減することができる。
【０２５９】
また、このダミービット線の電位変化を検出しその検出結果に従って電位変化を生じた分割ダミービット線を電位変化を加速することにより、高速でセンスアンプ活性化信号を活性化することができ、また、検出回路における貫通電流を低減することができる。
【０２６０】
また、分割ダミービット線の電位変化を検出し、その検出結果に従って対応の分割ダミービット線の電位変化を加速し、また電位変化検出回路の出力信号に従ってセンス制御線を駆動することにより、高速でセンス制御線の駆動を行なうことができる。
【０２６１】
また、分割ダミービット線の電位に応答してセンス制御線を駆動し、このセンス駆動回路の出力信号に従って対応の分割ダミービット線の電位変化を加速することにより、高速でセンスアンプ活性化信号を活性化することができる。
【０２６２】
各分割ダミービット線に対して、対応の分割ダミービット線の電位を検出する第１導電型の絶縁ゲート型電界効果トランジスタを配置し、この第１の絶縁ゲート型電界効果トランジスタの伝達する電位に従ってセンス制御線を駆動する第２の絶縁ゲート型電界効果トランジスタとを配置することにより、駆動力の大きな絶縁ゲート型電界効果トランジスタでセンス制御線を駆動することができ、レイアウト面積を増大させることなく高速でセンスアンプ活性化信号を活性状態へ駆動することができる。
【０２６３】
また、外部信号に従ってセンスイネーブル信号を生成するように構成することにより、センスアンプの活性化タイミングを外部信号に従って設定することができ、センスアンプの動作マージンを改善することができ、応じて、歩留りを改善することができ、また不良解析を確実に行なうことができる。
【０２６４】
また、センス制御線上の信号の活性化に応答して通常セルおよびダミーセルを含むアレイを初期状態へ駆動することにより、通常ビット線の電位差が拡大されるのを防止することができ、ビット線充放電の電流を低減することができ、応じて消費電流を低減することができる。
【０２６５】
また、選択ワード線を選択状態へ駆動するワード線選択回路において、センスアンプの活性化を行なう信号の活性化に応答して選択ワード線を非選択時へ駆動するように構成することにより、選択メモリセルの記憶ノードをデータ読出後即座に対応のビット線から分離することができ、ビット線の放電を停止させることができ、ビット線の充放電電流を低減することができる。
【０２６６】
また、各分割ダミービット線に対応して配置されるワード線選択回路を、対応のダミーセンス回路の出力信号の活性化に応答して非活性化することにより、ワード線選択回路の非活性化のための信号線の負荷を軽減でき、ワード線非活性化時の充放電電流を低減することができる。
【０２６７】
また、センスアンプを活性化するセンスアンプ活性化信号の活性化に応答して通常ビット線および分割ダミービット線を所定電位にプリチャージすることにより、高速のクロック信号に同期してデータを読出す場合においても、内部でプリチャージ開始タイミングおよびデータ読出期間終了タイミングを個々にクロック信号と独立に内部回路の動作状況に応じて設定することができ、クロック信号を内部データ読出期間に応じて周波数を設定する必要がなく、動作周波数を高くすることができる。
【０２６８】
また、データ読出動作指示信号に応答してセンスアンプを活性化する信号をセンスアンプに供給することにより、データ書込時センスアンプを非活性状態に維持することができ、消費電流を低減することができる。
【０２６９】
また、分割ダミービット線の電位を検出して内部読出データを生成する読出回路を設けることにより、ダミーセルを通常データを記憶するメモリセルとして利用することができ、通常メモリセルの数を低減でき、応じてメモリセルアレイの面積を削減することができる。
【０２７０】
また、この読出回路においてセンスアンプの活性化に応答して読出回路の出力データをラッチするラッチ回路を設けることにより、ラッチ型センスアンプと同一タイミングで、ダミーセルから読出されるデータをラッチして外部へ出力することができる。
【０２７１】
また、分割ダミービット線をプリチャージする回路を、分割ダミービット線と行延在方向において整列する領域に配置することにより、分割ダミービット線間にプリチャージ回路を配置する必要がなく、通常メモリセルおよびダミーセルを同一ピッチで配置することができ、アレイ面積の増大を抑制することができる。
【０２７２】
また、分割ダミービット線の配置領域と行延在方向において整列する領域にダミーセンス回路を配置することにより、分割ダミービット線間にダミーセンスを配置する構成に比べて、通常メモリセル配置領域に空き領域が生じるのを防止することができ、アレイ面積増大を抑制することができる。
【０２７３】
また、ダミーセンス回路を、分割ダミービット線の外部領域に整列して配置することにより、通常のメモリセル配置領域に空き領域が生じるのを抑制でき、アレイ面積の増大を抑制することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従うＳＲＡＭの要部の構成を示す図である。
【図２】図１に示すダミーセンスアンプの構成を示す図である。
【図３】図１に示すＳＲＡＭの動作を示す信号波形図である。
【図４】この発明の実施の形態２に従うダミーセンスアンプの構成を示す図である。
【図５】図４に示すダミーセンスアンプを用いたときのＳＲＡＭの動作を示す信号波形図である。
【図６】この発明の実施の形態３に従うダミーセンスアンプの構成を示す図である。
【図７】図６に示すダミーセンスアンプの動作を示す信号波形図である。
【図８】この発明の実施の形態３の変更例のダミーセンスアンプの構成を示す図である。
【図９】図８に示すダミーセンスアンプの動作を示す信号波形図である。
【図１０】この発明の実施の形態４に従うダミーセンスアンプの構成を示す図である。
【図１１】図１０に示すダミーセンスアンプの動作を示す信号波形図である。
【図１２】この発明の実施の形態４の変更例のダミーセンスアンプの構成を示す図である。
【図１３】この発明の実施の形態５に従うＳＲＡＭの要部の構成を示す図である。
【図１４】図１３に示すダミーセンスアンプの構成を示す図である。
【図１５】この発明の実施の形態５の変更例を示す図である。
【図１６】この発明の実施の形態６に従うＳＲＡＭの要部の構成を示す図である。
【図１７】図１６に示すＳＲＡＭの動作を示す信号波形図である。
【図１８】この発明の実施の形態７に従うＳＲＡＭの要部の構成を示す図である。
【図１９】図１８に示すＳＲＡＭの動作を示す信号波形図である。
【図２０】この発明の実施の形態８に従うＳＲＡＭの要部の構成を示す図である。
【図２１】図２０に示すダミーセンスアンプの構成を示す図である。
【図２２】この発明の実施の形態９に従うＳＲＡＭの要部の構成を示す図である。
【図２３】この発明の実施の形態９におけるＳＲＡＭのメモリアレイの構成を概略的に示す図である。
【図２４】この発明の実施の形態１０に従うＳＲＡＭの要部の構成を示す図である。
【図２５】この発明の実施の形態１１に従うＳＲＡＭのアレイ部の配置を示す図である。
【図２６】従来のＳＲＡＭの要部の構成を示す図である。
【図２７】図２６に示す通常メモリセルの構成を示す図である。
【図２８】図２６に示すダミーセルの構成を示す図である。
【図２９】図２６に示すセンスアンプの構成を示す図である。
【図３０】図２６に示すＳＲＡＭの動作を示す信号波形図である。
【図３１】従来のＳＲＡＭのビット線対間の電位差とセンスアンプイネーブル信号の関係を示す信号波形図である。
【符号の説明】
Ｄ０−Ｄｑ　ダミーセル、Ｍ００−Ｍｍｎ，Ｍ　通常メモリセル、ＰＮＣ０−ＰＮＣｎ　プリチャージ回路、ＳＡ　センスアンプ、ＤＤＳＥＴ０−ＤＤＳＥＴｎ＋１　分割ダミーカラム、ＤＳＡ，ＤＳＡ０−ＤＳＡｈ＋１　ダミーセンスアンプ、ＷＤＲ０−ＷＤＲｈ　ワード線駆動回路、Ｐ０−Ｐ３　ＰチャネルＭＯＳトランジスタ、Ｎ６１−Ｎ６４　ＮチャネルＭＯＳトランジスタ、Ｇ１，Ｇ２　インバータ、Ｇ３　ＮＯＲゲート、Ｐ７１，Ｐ７２　ＰチャネルＭＯＳトランジスタ、Ｎ７１−Ｎ７４　ＮチャネルＭＯＳトランジスタ、Ｎ８１−Ｎ８６　ＮチャネルＭＯＳトランジスタ、ＥＸＴ　外部信号駆動回路、ＮＧＡ　ＮＡＮＤゲート、Ｇ１１１　インバータ、Ｇ１３０　ワンショットパルス発生回路、Ｇ１３１セット／リセットフリップフロップ、Ｇ１４０　ＡＮＤゲート、Ｇ１７２　インバータ、Ｇ１７１　ＣＭＯＳトランスミッションゲート、Ｇ１７３　ラッチ回路、ＰＱｈ，ＰＱｈ＋１　ＰチャネルＭＯＳトランジスタ、ＰＣＨ　プリチャージ回路配置領域、ＭＣＥＬ０−ＭＣＥＬｈ　通常メモリセル配置領域、ＤＣＥＬ０−ＤＣＥＬｈ　ダミーセル配置領域、ＤＰＬ０−ＤＰＬｈ　プルアップ／ダミーセンスアンプ配置領域、ＷＤＲＧ０−ＷＤＲＧｈ　ワード線駆動回路配置領域。
【図１】
2004022070.tif 000003
【図２】
2004022070.tif 000004
【図３】
2004022070.tif 000005
【図４】
2004022070.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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