(57)【要約】【課題】ホール間ピッチが小さくなってもホール幅の縮小を達成でき、かつ十分なプロセス余裕度を具備する半導体製造装置の製造方法を提供する。【解決手段】パターンＡのような微細なランダムなホールパターンを形成するには、直接にパターンＡを用いない。その代わりに、まず、エッチングマスク膜を形成し、そして、パターンＬからなる線幅の比較的大きい補助パターンをその膜に転写する。続いて、該エッチングマスク膜をエッチングストッパとして、パターンＣからなる規則正しい密集ホールパターンを転写し、これによって、微細なランダムなホールパターンＡを形成する。【選択図】図９
2004095898.tif 000002
【特許請求の範囲】
【請求項１】
下層配線層上の絶縁膜に複数のビアホール又はコンタクト・ホール（以下、単にホールと称する）がランダムに配置された半導体装置の製造方法であって、
前記複数のホールの設計パターン及び前記下層配線層の配線パターンにより、前記複数のホールの設計パターンを完全に含んだ補助パターンのデータを生成する補助パターンデータ生成工程と、
前記下層配線層上の絶縁膜上に、ホール用エッチングマスク膜を形成する工程と、
前記補助パターンのデータにより作製されたフォトマスクを用いて、前記ホール用エッチングマスク膜に、前記補助パターンを転写する工程と、
前記複数のホールと同じ幅を有するホールを、前記複数のホールの設計ピッチと同じピッチで、平面上に周期的に繰り返して形成された密集ホールパターンを有するフォトマスクを用いて、前記補助パターンが転写されたホール用エッチングマスク膜をエッチングストッパとして、前記密集ホールパターンを前記絶縁膜に転写し、所望の前記設計パターンの複数のホールを形成するホール形成工程とを有する
半導体装置の製造方法。
【請求項２】
前記補助パターンにおいて、パターンの幅は前記ビアホール又はコンタクト・ホールの設計幅以上である
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記補助パターンデータ生成工程は、
前記複数のホールの設計パターン上に、ホール形成領域を抽出する第１の工程と、
前記下層配線層の配線パターン上に、配線形成領域を抽出する第２の工程と、
前記ホール形成領域のパターンと前記配線形成領域のパターンとの図形論理和の演算をし、前記補助パターンのデータを生成する工程と
を有する
請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の工程は、
前記複数のホールの設計パターンを反転して前記密集ホールパターンと図形論理和の演算をする第３の工程と、
前記第３の工程で得られたパターンを反転し、該反転されたパターンにおいて、隣り合うドットパターンが接合するようにサイジング処理を行なう第４の工程と、
前記第４の工程で得られたパターンにおいて、パターン幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程と
を有する
請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１の工程は、
前記複数のホールの設計パターンを反転する第５の工程と、
前記第５の工程で得られたパターンにおいて、隣り合うドットパターンが接合するようにサイジング処理を行なう第６の工程と、
前記第６の工程で得られたパターンにおいて、パターン幅前記補助パターンのパターン幅になるようにサイジング処理を行なう工程と
を有する
請求項３に記載の半導体装置の製造方法。
【請求項６】
前記第２の工程は、
前記下層配線層の配線パターンを反転する工程と、
前記反転された配線パターンの幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程
をさらに有する
請求項３に記載の半導体装置の製造方法。
【請求項７】
前記ホール形成工程で形成されたホールに導電性物質を埋め込み、前記下層配線層と接続する工程を有する
請求項１に記載の半導体装置の製造方法。
【請求項８】
前記補助パターンはスリットパターンである
請求項１に記載の半導体装置の製造方法。
【請求項９】
下層配線層と上層配線層の間の絶縁膜に複数のビアホール又はコンタクト・ホール（以下、単にホールと称する）がランダムに配置された半導体装置の製造方法であって、
前記複数のホールの設計パターン及び前記上層配線層の配線パターンにより、前記複数のホールの設計パターンを完全に含んだ補助パターンのデータを生成する補助パターンデータ生成工程と、
前記下層配線層上の絶縁膜上に、上層配線層用エッチングマスク膜を形成する工程と、
前記上層配線層用エッチングマスク膜に、前記上層配線層の配線溝パターンを転写する工程と、
前記絶縁膜上に、前記上層配線層の配線溝パターンが転写された前記上層配線層用エッチングマスク膜を覆うように、ホール用エッチングマスク膜を形成する工程と、
前記補助パターンのデータにより作製されたフォトマスクを用いて、前記ホール用エッチングマスク膜に前記補助パターンを転写する工程と、
前記複数のホールと同じ幅を有するホールを、前記複数のホールの設計ピッチと同じピッチで、平面上に周期的に繰り返して形成された密集ホールパターンを有するフォトマスクを用いて、前記補助パターンが転写されたホール用エッチングマスク膜をエッチングストッパとして、前記密集ホールパターンを前記絶縁膜に転写し、所望の前記設計パターンの複数のホールを形成するホール形成工程と
を有する
半導体装置の製造方法。
【請求項１０】
前記補助パターンのパターン幅は、前記ビアホール又はコンタクト・ホールの設計幅以上である
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記補助パターンデータ生成工程は、
前記複数のホールの設計パターン上に、ホール形成領域を抽出する第１の工程と、
前記上層配線層の配線パターン上に、配線形成領域を抽出する第２の工程と、
前記ホール形成領域のパターンと前記配線形成領域のパターンとは図形論理和の演算をし、前記補助パターンのデータを生成する工程と
を有する
請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１の工程は、
前記複数のホールの設計パターンを反転して前記密集ホールパターンと図形論理和の演算をする第３の工程と、
前記第３の工程で得られたパターンを反転し、該反転されたパターンにおいて、隣り合うドットパターンが接合するようにサイジング処理を行なう第４の工程と、
前記第４の工程で得られたパターンにおいて、パターン幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程と
を有する
請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の工程は、
前記複数のホールの設計パターンを反転する第５の工程と、
前記第５の工程で得られたパターンにおいて、隣り合うドットパターンが接合するようにサイジング処理を行なう第６の工程と、
前記第６の工程で得られたパターンにおいて、パターン幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程と
を有する
請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記第２の工程は、
前記上層配線層の配線パターンを反転する工程と、
前記反転された配線パターンの幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程
をさらに有する
請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記ホール形成工程の後に、前記ホール用エッチングマスク膜を除去する工程を有する
請求項９に記載の半導体装置の製造方法。
【請求項１６】
前記ホール用エッチングマスク膜を除去した後、前記上層配線層の配線溝のパターンが転写された前記上層配線層用エッチングマスク膜をエッチングマスクとして、前記絶縁膜をエッチングし、前記上層配線層の配線溝を形成し、該配線溝の形成と共に、前記下層配線層に達する複数のホールを形成する工程を有する請求項１５に記載の半導体装置の製造方法。
【請求項１７】
形成された前記配線溝と複数のホールに導電性物質を埋め込み、前記下層配線層と接続する工程を有する
請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記導電性物質を平坦化する工程と、
前記上層配線層用エッチングマスク膜を除去する工程と
を有する
請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記補助パターンはスリットパターンである
請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、特に、ランダムな配置のコンタクト・ホール及びビアホールを、微細なパターンピッチでかつ微細なサイズで形成されて微細化・集積化した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
電子デバイスの微細化と集積回路の高集積化が進み、半導体設計パターンの寸法は可視光の波長よりも短くなってきた。
具体的に、例えば、ＭＯＳトランジスタのゲート電極のゲート長はいわゆるディープサブミクロンの微細幅となっており、また、ウエハ基体上に塗布されたレジストを現像して形成される回路のコンタクト・ホール及びビアホールパターンは、ホール幅およびホール間ピッチの更なる縮小が要求されている。
【０００３】
一方、半導体装置では、集積度の向上とともに、高速で大容量のデータを処理できるようにするために、例えばＤＲＡＭなどのメモリ素子とロジック素子を同一チップ上に同時に形成する、いわゆるメモリセルとロジック素子を混載することが近年行われている。このような半導体装置では、密なパターンと疎なパターンとを同一チップ上に形成する必要がある。例えば、トランジスタのコンタクト・ホールとビアホール部分に着目すると、メモリ素子のホールパターンが密集して規則正しく配置されているに対して、ロジック素子のホールパターンが比較的疎にランダムに配置されている。
ロジック素子或はロジックとメモリ素子が混載された半導体装置においては、以上のようなランダムな配置のコンタクト・ホールとビアホールを良好な解像度及びプロセス裕度をもって形成することが必要とされている。
【０００４】
しかし、半導体装置の設計パターンの微細化により、最小ルールは加工装置又は技術の加工精度の限界に近付くと、回路パターンの加工精度が低下し、設計通りに回路パターンを加工することができなくなる。
例えば、上述したランダムな配置のホールを同一の設計幅でフォトマスクに形成し、当該フォトマスクを用いて露光とエッチングによってウエハ上に転写すると、ウエハ上に形成されるホールのサイズが異なるものとなってしまい、これにより、半導体装置の特性のばらつきを生じ、集積回路としての性能や歩留まりが低下する。
【０００５】
加工精度低下の要因としては、例えば、プロセスの不安定性による線幅の変動や、フォトマスク上の線幅のばらつきや、パターン疎密への依存性によりフォトマスク上及び半導体基板上の線幅のばらつきなどが挙げられる。その内、パターン疎密依存性による線幅の変動の主な要因としては、例えば、フォトリソグラフィの際、露光装置の限界解像力に近くなるまで微細化されたマスクパターンをフォトレジスト膜等に露光転写すると、微細なパターンの相互に近接する微細領域で近接光同士が光干渉し、露光像が歪み、フォトマスクのマスクパターンを正確に転写することができない、いわゆる光近接効果（ＯＰＥ：Ｏｐｔｉｃａｌ　Ｐｒｏｘｉｍｉｔｙ　Ｅｆｆｅｃｔ）や、エッチングの際、薄膜側面のエッチング（サイドエッチング）や薄膜下方からのエッチング（アンダーカット）や、反応生成物等の堆積物などにより、マスクパターンを忠実に半導体基板上の薄膜に転写することができない、いわゆる、エッチング変換差などがある。しかも、光近接効果とエッチング変換差の影響はパターン疎密依存性により変化する。
【０００６】
さらに、コンタクト・ホール又はビアホールのような段差のあるパターンを形成するには、解像度だけではなく、焦点深度の確保も重要である。
フォトリソグラフィの光の波長をλ、フォトリソグラフィの投影光学系の開口数を（ＮＡ）とすると、露光装置の解像度Ｒは、ｋ１・λ／（ＮＡ）で、焦点深度ＤＯＦ（Ｄｅｐｔｈ　ｏｆ　Ｆｏｃｕｓ）は、ｋ２・λ／（ＮＡ）２で決定される。ここで、比例係数ｋ１、ｋ２は、光源の形状、レジストの感光性、レジストプロセスの特性、マスクパターンを通過した光の特性、対物レンズの瞳関数など、フォトリソグラフィ光学系、即ち、露光装置の特性に依存している。現在、ｋ１＝０．５、ｋ２＝０．５程度まで達成されている。
解像度Ｒと焦点深度ＤＯＦの定義から分かるように、短波長化、高開口数化で解像度が向上するが、同時に、焦点深度ＤＯＦが（ＮＡ）の２乗に比例して急激に低下する。したがって、従来からは、コンタクト・ホール又はビアホールのような段差のあるパターンを形成する時に、いかに解像度と焦点深度両方を確保できるかについて研究されてきた。
従来は、幅とピッチが微細化され、かつランダムな配置のコンタクト・ホールとビアホールを形成するためには、位相シフトマスクと２光束照明法を用いて、リソグラフィの解像度Ｒと焦点深度ＤＯＦを改善して、より微細なホールを形成する。また、以上の手法に光近接効果補正を付加し、ランダムなホールパターンを形成する。
【０００７】
位相シフトマスクは、透明な薄膜（位相シフタ）をマスク上に設けて、光線の伝播速度を遅らせることによって、光の位相を変えられるフォトマスクである。位相シフトマスク用いれば、シフタを通過して位相が変わった光とシフタを通過せずに位相が変わっていない光との干渉を利用して、焦点深度を深くしながらフォトリソグラフィの解像度を向上させるので、ホールパターンの転写露光に適用できる。
【０００８】
また、２光束照明法は、変形照明とも呼ばれる技術であり、マスク又はレティクル（以下、レティクルと総称する）を照明する光のレティクルへの入射角度を制限し、これによって、微細パターンに対する焦点深度を確保することができる。
フォトリソグラフィにおいて、垂直にレティクルに照射する光について、レティクル面で微細のパターンによる０次、±１次、±２次…の回折光がリソグラフィの投影光学系の瞳に照射する。２次以降の回折光が瞳によりカットされるように設定すれば、ウエハ上に０次、±１次回折光の干渉によって像が形成され、いわゆる３光束干渉である。
斜めにレティクルを照明する光の場合は、＋１次、−１次のいずれかが瞳によってカットされて、２光束干渉によって像が形成され、いわゆる２光束干渉である。２光束干渉による解像度が３光束干渉の方より高い。また、２光束干渉の方が、ウエハ面上への波面の収束角度が小さいため、得られる焦点深度ＤＯＦも大きい。
実際に変形照明法を用いる時には、光源の中央部を遮蔽し、レティクルへの入射角度を制限することにより、３光束干渉による像成分を減少し、軸外照明による２光束干渉成分を多くする。これによって、微細パターンに対する焦点深度を確保しなら、解像度を改善し、ホールパターンの転写露光に適用できる。
【０００９】
また、以上の方法で、レティクル上で、隣接するパターンが非常に接近した場合、前述した光近接効果（ＯＰＥ）が生じる。特に、密なパターンほど光近接効果が顕著に現れ、線幅が細くなる。
光近接効果を抑制して、レティクルパターンを正確にレジスト膜に転写するために、光近接効果補正（ＯＰＣ：Ｏｐｔｉｃａｌ　Ｐｒｏｘｉｍｉｔｙ　Ｃｏｒｒｅｃｔｉｏｎ）が行われている。具体的に、光近接効果を見込んで、レティクル上にホールパターンのサイズを拡大又は縮小などの補正をあらかじめ加え、そして、レジスト膜に露光転写することによって、密なパターンと疎なパターンとで、ほぼ同一の寸法のホールを得られる。個々のホールに対して補正するので、ランダムなパターンでも、形成できる。
光近接効果補正を施すために、レティクルパターンに対する補正の量は、回路パターンの露光工程毎に、実験等によってあらかじめ定める必要がある。
【００１０】
従来は、以上の手法を組み合わせて、ランダムに配置された、微細な幅とピッチのホールを形成していた。
しかしながら、上述した従来の方法は、次のような欠点がある。
まず、ホールパターンのレイアウトがランダムである場合、所望のホールサイズを得るために光近接効果を行なうことが有効であるが、レティクル上のホールサイズを縮小又は拡大して補正された箇所は、補正された各々の箇所では焦点深度が変わる。
例えば、ウエハ上に、０．３０μｍのサイズのホールを形成するために、レティクル上では等倍換算で０．２８μｍ（実際は４倍マスクの場合は１．１２μｍ、５倍マスクの場合は１．４μｍとなる）のサイズが好適である。この時、ＮＡ＝０．５５、σ＝０．６０（σ：開口比、或は、コヒーレンスファクタ、即ち、照明光学系の開口数と投影光学系の開口数との比）の露光光学条件で、レジスト膜厚１．１２μｍの場合、焦点深度ＤＯＦは０．６μｍとなる。しかし、光近接効果補正のために、レティクル上のホールのサイズは０．２６μｍ、若しくは、０．３０μｍに補正された場合は、焦点深度ＤＯＦが０．４μｍ程度になり、小さくなっている。これによって、プロセス余裕度が小さくなる場合がある。
【００１１】
また、光透過部と半遮光部とを備えたハーフトーン位相シフトレティクルがランダムに配置された微細なホールパターンの形成に使われていた。このような位相シフトレティクルを用いて、微細かつ密なパターンを形成する場合は、光近接効果により、光透過部による光ピークの間に、ないことが望ましいピーク（サブピーク）が発生してしまう。これはハーフトーン位相シフトレティクルの実用化の大きな障害となっている。
ハーフトーン位相シフトレティクルを用いる場合は、サブピークによる影響を小さくするために、光源の形状を輪帯状に変形した輪帯照明が公知に用いられている。しかし、輪帯照明とハーフトーン位相シフトレティクルを用いて微細ホールを形成する場合は、照明系の輪帯比が、ホールパターンの線幅に整合するように微調整が必要であり、パターンレイアウトによって、わずかなデフォーカスでホールが形成されなくなることがある。例えば、図２７に示すように、０．３０μｍのホールをハーフトーン位相シフトレティクルを用いて露光転写した場合に、ベストフォーカス条件と０．２μｍデフォーカスした条件を比較すると、ベストフォーカス条件ではホールが良好に形成されているが、デフォーカス条件では潰れているホールがある。
【００１２】
また、レベンソン位相シフトレティクルを用いる場合には、レティクルの隣り合った開口部からの回折光の位相は１８０゜変化しているので、ランダムなホール配置において、同位相とならざるを得ない矛盾箇所が数多く発生し、即ち、位相不整合が生じる。位相不整合を避けるために、１回の露光にレティクルを複数枚用いる必要がある。また、パターン配置において、孤立ホールにおいてはレベンソン位相シフト法を用いることができない欠点がある。
【００１３】
また、２光束照明を用いる場合は、ランダムな配置は、２光束照明に適したレイアウトと適さないレイアウトが混在する。したがって、プロセス余裕度の増大するホールレイアウトと減少するレイアウトが混在する。
具体的に、２光束照明は比較的規則正しいパターンに適している。周期性を持つ規則正しいパターンについては、回折光が特定の方向に発生することから、レティクルを照明する光のレティクルへの入射角度を制限し、２光束照明により、微細パターンに対する焦点深度を確保することができる。このような比較的規則正しいパターンとしては、例えば、局所的に（例えば数十μｍの範囲で）密集度が比較的大きく、かつ周期性を持つレイアウトや、大きなエリアで規則正しい“島”がランダムに分布している場合や、レイアウトエリアは任意で良く、かつ、格子点上にホールが置かれてはいないが、密集度が極めて大きいレイアウトなどの場合のパターンである。
【００１４】
これに対して、孤立或はランダムなパターンでは、回折光は特定の方向にのみ発生するものではないため、変形照明の技術を利用しても焦点深度が増大しない。コンタクト・ホールのようなホールパターンはこのようなパターンの代表例である。
図２８は、局所的に密な領域と疎な領域が混在しているパターンにおいて、０．３０μｍのホールを通常レティクルを用いて露光転写した例を示す。ベストフォーカス条件と０．２μｍデフォーカスした条件を比較すると、ベストフォーカス条件ではホールが良好に形成されているが、デフォーカス条件では幅が著しく異なっている。
【００１５】
【発明が解決しようとする課題】
したがって、ランダムに配置された微細な幅とピッチを有するホールパターンを形成する場合は、上述した従来の技術を用いる場合は、光近接効果補正をする場合、製造方法が複雑の上に、光近接効果補正後に、焦点深度が場所によって変化し、プロセス余裕度をレイアウトによって確保できず、また、ハーフトーン位相シフトレティクルと輪帯照明を使用すると、レイアウトによっては焦点深度が小さくなり、プロセス余裕度が小さい、また、２光束照明では通常レティクルを用いて焦点深度が小さく、プロセス余裕度がないなどの欠点がある。
【００１６】
本発明は、上記の課題を鑑みてなされ、その目的は、ホール間ピッチが小さくなってもホール幅の縮小を達成でき、かつ十分なプロセス余裕度を具備する半導体製造装置の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
本発明の第１の観点の半導体装置の製造方法は、下層配線層上の絶縁膜に複数のビアホール又はコンタクト・ホール（以下、単にホールと称する）がランダムに配置された半導体装置の製造方法であって、前記複数のホールの設計パターン及び前記下層配線層の配線パターンにより、前記複数のホールの設計パターンを完全に含んだ補助パターンのデータを生成する補助パターンデータ生成工程と、前記下層配線層上の絶縁膜上に、ホール用エッチングマスク膜を形成する工程と、前記補助パターンのデータにより作製されたフォトマスクを用いて、前記ホール用エッチングマスク膜に、前記補助パターンを転写する工程と、前記複数のホールと同じ幅を有するホールを、前記複数のホールの設計ピッチと同じピッチで、平面上に周期的に繰り返して形成された密集ホールパターンを有するフォトマスクを用いて、前記補助パターンが転写されたホール用エッチングマスク膜をエッチングストッパとして、前記密集ホールパターンを前記絶縁膜に転写し、所望の前記設計パターンの複数のホールを形成するホール形成工程と、前記ホール形成工程で形成されたホールに導電性物質を埋め込み、前記下層配線層と接続する工程を有する。
【００１８】
前記補助パターンにおいて、パターンの幅は前記ビアホール又はコンタクト・ホールの設計幅以上である。また、前記補助パターンはスリットパターンである。
【００１９】
前記補助パターンデータ生成工程は、前記複数のホールの設計パターン上に、ホール形成領域を抽出する第１の工程と、前記下層配線層の配線パターン上に、配線形成領域を抽出する第２の工程と、前記ホール形成領域のパターンと前記配線形成領域のパターンとの図形論理和の演算をし、前記補助パターンのデータを生成する工程とを有する。
【００２０】
前記第１の工程は、前記複数のホールの設計パターンを反転して前記密集ホールパターンと図形論理和の演算をする第３の工程と、前記第３の工程で得られたパターンを反転し、該反転されたパターンにおいて、隣り合うドットパターンが接合するようにサイジング処理を行なう第４の工程と、前記第４の工程で得られたパターンにおいて、パターン幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程とを有する。
【００２１】
或は、前記第１の工程は、前記複数のホールの設計パターンを反転する第５の工程と、前記第５の工程で得られたパターンにおいて、隣り合うドットパターンが接合するようにサイジング処理を行なう第６の工程と、前記第６の工程で得られたパターンにおいて、パターン幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程とを有する。
前記第２の工程は、前記下層配線層の配線パターンを反転する工程と、前記反転された配線パターンの幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程をさらに有する。
【００２２】
本発明の第２の観点の半導体装置の製造方法は、下層配線層と上層配線層の間の絶縁膜に複数のビアホール又はコンタクト・ホール（以下、単にホールと称する）がランダムに配置された半導体装置の製造方法であって、前記複数のホールの設計パターン及び前記上層配線層の配線パターンにより、前記複数のホールの設計パターンを完全に含んだ補助パターンのデータを生成する補助パターンデータ生成工程と、前記下層配線層上の絶縁膜上に、上層配線層用エッチングマスク膜を形成する工程と、前記上層配線層用エッチングマスク膜に、前記上層配線層の配線溝パターンを転写する工程と、前記絶縁膜上に、前記上層配線層の配線溝パターンが転写された前記上層配線層用エッチングマスク膜を覆うように、ホール用エッチングマスク膜を形成する工程と、前記補助パターンのデータにより作製されたフォトマスクを用いて、前記ホール用エッチングマスク膜に前記補助パターンを転写する工程と、前記複数のホールと同じ幅を有するホールを、前記複数のホールの設計ピッチと同じピッチで、平面上に周期的に繰り返して形成された密集ホールパターンを有するフォトマスクを用いて、前記補助パターンが転写されたホール用エッチングマスク膜をエッチングストッパとして、前記密集ホールパターンを前記絶縁膜に転写し、所望の前記設計パターンの複数のホールを形成するホール形成工程とを有する。
【００２３】
前記補助パターンのパターン幅は、前記ビアホール又はコンタクト・ホールの設計幅より以上である。また、前記補助パターンはスリットパターンである。
【００２４】
前記ホール形成工程の後に、前記ホール用エッチングマスク膜を除去する工程と、前記ホール用エッチングマスク膜を除去した後、前記上層配線層の配線溝のパターンが転写された前記上層配線層用エッチングマスク膜をエッチングマスクとして、前記絶縁膜をエッチングし、前記上層配線層の配線溝を形成し、該配線溝の形成と共に、前記下層配線層に達する複数のホールを形成する工程と、形成された前記配線溝と複数のホールに導電性物質を埋め込み、前記下層配線層と接続する工程と、前記導電性物質を平坦化する工程と、前記上層配線層用エッチングマスク膜を除去する工程とを有する。
【００２５】
前記補助パターンデータ生成工程は、前記複数のホールの設計パターン上に、ホール形成領域を抽出する第１の工程と、前記上層配線層の配線パターン上に、配線形成領域を抽出する第２の工程と、前記ホール形成領域のパターンと前記配線形成領域のパターンとの図形論理和の演算をし、前記補助パターンのデータを生成する工程とを有する。
【００２６】
前記第１の工程は、前記複数のホールの設計パターンを反転して前記密集ホールパターンと図形論理和の演算をする第３の工程と、前記第３の工程で得られたパターンを反転し、該反転されたパターンにおいて、隣り合うドットパターンが接合するようにサイジング処理を行なう第４の工程と、前記第４の工程で得られたパターンにおいて、パターン幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程とを有する。
【００２７】
或は、前記第１の工程は、前記複数のホールの設計パターンを反転する第５の工程と、前記第５の工程で得られたパターンにおいて、隣り合うドットパターンが接合するようにサイジング処理を行なう第６の工程と、前記第６の工程で得られたパターンにおいて、パターン幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程とを有する。
前記第２の工程は、前記上層配線層の配線パターンを反転する工程と、前記反転された配線パターンの幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程をさらに有する。
【００２８】
上記の本発明の第１の観点の半導体装置の製造方法によれば、配線層の上にランダムに配置された微細なホールパターンを形成する場合に、該ランダムな微細ホールパターンを直接に形成せず、該所望のホールの幅より大きい線幅を有し、かつ該所望のホールパターンを完全に含んだ補助パターン、及び所望のホールパターンと同じ幅と設計ピッチのホールによる構成された規則正しい密集ホールパターンを順次半導体基板上に転写することによって、所望の微細なランダムなホールパターンが得られる。
【００２９】
具体的には、ホールを形成する時にエッチングマスク膜として機能する膜をあらかじめ形成し、その膜に、上記補助パターンを転写する。該補助パターンが所望のホールパターンを完全に含んでいるので、上記補助パターンを転写した後に、エッチングマスク膜上に形成された開口部に所望のホールパターンを形成することになる。
続いて、絶縁膜に上記密集ホールパターンを転写する。その時に、該エッチングマスク膜はエッチングストッパとして機能し、上記密集ホールパターンは、エッチングマスク膜上の上記補助パターンの開口部だけに転写され、開口部以外の領域でのエッチングは、該エッチングマスク膜によって阻止されて、不必要なホールが形成されず、所望なホールだけ形成される。
【００３０】
既に述べたように、半導体基板上に上記補助パターンと上記密集ホールパターンを順次転写することによって所望のホールパターンが形成されるようになるために、上記補助パターンと上記密集ホールパターンの図形論理和（ＯＲ）演算の結果は所望のホールパターンとなることが必須である、そのために、上記補助パターンは上記配線層の配線パターンと所望のホールパターンに基づいて、上記補助パターンと上記密集ホールパターンの図形論理和（ＯＲ）演算の結果は所望のホールパターンとなるように作製される。
【００３１】
また、本発明の第２の観点の半導体装置の製造方法によれば、下層配線層と上層配線層の間に、ランダムに配置された微細なホールパターンを形成する場合は、本発明の第１の観点と同じ、該ランダムな微細ホールパターンを直接に形成せず、上層配線層の配線溝パターン、該所望のホールの幅より大きい線幅を有し、かつ該所望のホールパターンを完全に含んだ補助パターン、及び所望のホールパターンと同じ幅と設計ピッチのホールによる構成された規則正しい密集ホールパターンを順次半導体基板上に転写することによって、所望の微細なランダムなホールパターンを得る。
ただし、微細なランダムなホールパターンを形成した後は、上層配線層が形成されるので、エッチングによりホールパターンを形成する時に、配線溝間の絶縁膜を除去されないように保護する必要がある。そのため、上層配線溝の溝間絶縁膜を保護するエッチングマスク膜を、前記ホール形成用のエッチングマスク膜に先立って形成する必要がある。所望のホールパターンと上層配線溝パターンを形成した後に、該上層配線層用のエッチングマスク膜を除去する。
【００３２】
また、前記補助パターンを生成するために、まず、所望のホールパターン上に全部のホールを形成する領域を図形演算によって抽出し、そして、下層（又は上層）配線層の配線パターン上に、配線形成領域を抽出する。続いて、該ホール形成領域のパターンと配線形成領域のパターンを適切に拡大サイジング処理し、そして、両者の図形論理和の演算を行ない、前記補助パターンを作製できる。
【００３３】
したがって、本発明によれば、微細なランダムなホールパターンを直接に形成することを避け、比較的に容易に形成できるパターン幅の大きい補助パターン、及び比較的に容易に形成できる規則正しい密集ホールパターンを順次半導体基板上に転写し、密集ホールパターンを転写する時に補助パターンをエッチングマスクとして機能させることによって、直接に形成することの難しい微細なランダムに配置されたピッチの小さいホールパターンが得られる。
規則正しい密集ホールパターンを転写するには、超解像技術を用いることが容易であり、ホール幅の縮小を達成し、かつピッチを容易に縮めることができ、ランダムな微細なホールのパターンを形成できる。また、パターン幅の大きい補助パターンを転写するので、プロセス余裕度を向上させることができる。
さらに、直接にランダムな微細なパターンを形成しないので、光近接効果補正は必要でない。したがって、光近接効果補正によりレティクル上のホールのサイズを縮小又は拡大することはなく、プロセス余裕度が高く、製造プロセスが簡単である。
【００３４】
【発明の実施の形態】
以下、本発明の製造方法の実施の形態について、添付の図面を参照して述べる。
第１の実施形態
本実施形態では、コンタクト・ホール、又は、ビアホールを形成するための補助レティクルのパターンデータを生成する方法の一例を説明する。
補助ティクルパターンとしては、パターン幅が所望のホールパターンの幅より大きく、かつ、所望のホールパターンを完全に含むものが必要である。このような補助ティクルパターンによって、所望のホールパターンを形成する領域を大きめにカーバし、その領域を確保する。したがって、補助レティクルパターンは、所望の全てのホールを形成すべき箇所を含む“ホール形成領域”に関連する。
しかし、前述したように、補助パターンを転写した後に、所望ホールパターンの幅及びピッチを有する密集ホールパターンを転写することによって、所望のホールパターンを形成するためには、補助パターンは密集ホールパターンとの図形論理和（ＯＲ）演算の結果は、所望のホールパターンとなることが必須である。言い換えれば、所望ホールパターンにとって、密集ホールパターンには多数の不必要なホールがあるので、密集ホールパターン上の不必要なホールは転写されないように補助パターンはそれらをブロックするようになる必要がある。そうでなければ、ウエハ上に不必要なホールが形成されてしまう。
【００３５】
補助レティクルのパターンの幅が所望ホールの幅より適切な大きさにし、また、所望パターンのホールと接続する配線層の配線パターンを用いれば、以上の条件を満たす補助レティクルのパターンを形成できる。
配線層に、多数のスリット状の配線パターン（又は、配線溝）が配置されている。各スリット状の配線パターンの両端に、２つのビアホールが配線層上の絶縁層に形成され、スリット配線パターンの両端と接続する。或は、各スリットパターンの両端より内側の絶縁層に、接続ホールは形成されて、スリットパターンと接続する。
スリットパターンの間に絶縁物によって絶縁されているので、ホールを形成しない、逆に言えば、ホールは配線パターンの内部領域に形成される。
したがって、所望の全てのホールの形成領域を大きめに抽出し、そして、配線パターンから配線領域を抽出して、それを利用して、ホール形成領域から配線パターンの外部領域のホールを排除し、目標の補助パターンが得られる。
【００３６】
次は、図１〜図９を参照して、補助レティクルパターンデータを生成する方法について述べる。
次に述べる具体例において、ウエハ上の単位で配線パターン間ピッチ（半導体装置の設計ピッチ）を０．４０μｍ、配線の線幅を０．２０μｍ、ホール幅を０．２０μｍの設計ルールであるとし、設計最小グリッドサイズを０．０１μｍとする。
【００３７】
ステップ１〜ステップ６までは、所望のホールパターンについての処理を説明する。
ステップ１：
図１に示すように、パターンＡが所望のホールパターンの一部であり、以降の処理は示されたパターンＡの境界内部に限定する。
まず、パターンＡにしたがって、ホールを形成すべき箇所を開口し、設計ホールパターン（データ）を準備する。パターンＡにおいて、白のドットパターンは開口されたホールであり、ホール幅ｄは０．２０μｍ、ピッチｐは０．４０μｍであり、設計ルールとなっている。
【００３８】
ステップ２：
図１に示すように、パターンＡを反転し、パターンＢを得る。
【００３９】
ステップ３：
図２に示すように、パターンＢと密集ホールパターンＣとを図形ＯＲ（論理和）演算を行ない、パターンＤを得る。
密集ホールパターンＣにおいて、ホール幅は０．２０μｍ、ホールピッチは０．４０μｍであり、パターンＡと同じである。このようなホールは２次元的に周期的に繰り返して、密集ホールパターンＣを構成する。
図形ＯＲ（論理和）演算では、黒のドットパターンと黒のドットパターンのＯＲは黒、黒のドットパターンと白のドットパターンのＯＲは黒、白のドットパターンと白のドットパターンのＯＲは白となる。
【００４０】
ステップ４：
図３に示すように、パターンＤを反転し、パターンＥを得る。
【００４１】
ステップ５：
図４に示すように、パターンＥを２倍拡大サイジングし、パターンＦを得る。具体的に、図４のパターンＥで示されたように、パターンＥの各ドットの各辺の長さは０．２０μｍであり、各辺を外側に平行に移動させながら、両端を延長させ、０．４０μｍになるまで続く。これによって、パターンＥで隣接するドットは互いに接合し、パターンの最小線幅は０．４０μｍになる。
【００４２】
ステップ６：
図５に示すように、パターンＦに最小線幅が０．２４μｍになるように縮小サイジングを行ない、パターンＧを得る。具体的に、パターンＦでの各黒いパターンの各辺を内側に平行に０．０８μｍ移動させながら、各辺の長さの両端を縮める。
パターンＧの白の部分は広めのホール形成領域である。パターンＧとパターンＡを比較すれば、パターンＡで開口された全てのホールはパターンＧの白の部分に含まれていることが分かる。
ここで、パターンＧとパターンＣの図形ＯＲすれば、パターンＡが得られる。即ち、パターンＧを転写した後にパターンＣを転写すれば、所望のホールパターン（パターンＡ）が得られる。しかし、一般的には、パターンＡのホールが接続する配線パターン若しくは配線溝パターンを利用して、パターンＧのホール形成領域をさらに限定することができる。
【００４３】
ステップ７〜ステップ９までは、配線パターン若しくは配線溝パターンについての処理を説明する。
ステップ７：
図６に示すように、配線パターン若しくは配線溝パターンＨを０．２４μｍに拡大サイジングしたパターンＪを得る。即ち、パターンＨにおいて、最小線幅が０．２０μｍである各スリットパターンの各辺を外側に平行に０．０２μｍ移動させながら、両端を延長させる。これによって、パターンＨの各スリットパターンは、最小線幅がパターンＧと同じである。
【００４４】
ステップ８：
図７に示すように、パターンＪを反転し、パターンＫを得る。パターンＫの黒部分はスリット状の配線パターンの間のホールが形成されない領域である。
【００４５】
ステップ９：
図８に示すように、パターンＫとパターンＧを図形ＯＲ演算により、パターンＬを得る。
パターンＬがホールを形成する領域確保する補助レティクルパターンデータとして用いられる。
パターンＬはスリットパターンから構成されている。パターンＧとパターンＫの線幅は、所望のパターンＡのホール幅（０．２０μｍ）より０．２４μｍに拡大されたので、パターンＬのスリットパターンは、所望のホールパターンよりホール開口面積が大きい。これによって、パターンＬのスリットパターンと配線パターンとの位置ずれがある程度生じても支障がなく、プロセス余裕度が高い。
パターンＬを構成するスリットパターンにおいては、境界部の２つの０．２４μｍ×０．１６μｍのスリットパターンを除いて、各スリットパターンのサイズは０．２４μｍ×０．４０μｍ、０．２４μｍ×０．５６μｍ、０．２４μｍ×０．６４μｍとなっており、スリットパターンの最小幅は０．２４μｍであり、パターンＡのホール幅０．２０μｍより大きい。
なお、スリットパターン間の最小間隔は０．１６μｍである。
【００４６】
ステップ１０：
前述したように、補助レティクルパターンであるパターンＬを転写した後に、密集ホールパターンであるパターンＣを転写するとともに所望のホールパターンであるパターンＡが形成されるためには、パターンＬとパターンＣの図形ＯＲ演算の結果は、パターンＡとなることが必須である。したがって、ステップ１０では、図９に示すように、パターンＣとパターンＬを図形ＯＲ演算し、パターンＡが得られることを検証できる。
【００４７】
本実施形態によれば、得られた所望のホールパターンとそれと接続する配線パターン或は溝パターンを用いて補助パターンが得られ、該補助パターンと密集ホールパターンと図形ＯＲ演算の結果は所望のホールパターンとなるので、補助パターンを転写した後に、密集ホールパターンを転写すれば所望のホールパターンを形成することができる。したがって、微細なランダムなホールパターンを直接に形成することを避け、比較的に容易に形成できるパターン幅の大きい補助パターン、及び比較的に容易に形成できる規則正しい密集ホールパターンを順次半導体基板上に転写し、密集ホールパターンを転写する時に補助パターンをエッチングマスクとして機能させることによって、直接に形成することの難しい微細なランダムに配置されたピッチの小さいホールパターンが得られる。また、補助パターンのパターン幅は大きめにしたので、プロセス余裕度が高い。
【００４８】
第２の実施形態
本実施形態では、図１０〜図１５を参照して、コンタクト・ホール、又は、ビアホールを形成するための補助レティクルのパターンデータを生成する方法のもう一例を説明する。
第１の実施形態と同じ、次に述べる具体例において、ウエハ上の単位で配線パターン間ピッチ（半導体装置の設計ピッチ）を０．４０μｍ、配線の線幅を０．２０μｍ、ホール幅を０．２０μｍの設計ルールであるとし、設計最小グリッドサイズを０．０１μｍとする。
【００４９】
ステップ１：
図１０に示すように、パターンＡが所望のホールパターンの一部である。
まず、パターンＡにしたがって、ホールを形成すべき箇所を開口し、設計ホールパターン（データ）を準備する。パターンＡにおいて、白のドットパターンは開口されたホールであり、ホール幅ｄは０．２０μｍ、ピッチｐは０．４０μｍである。
【００５０】
ステップ２：
図１０に示すように、パターンＡを反転し、パターンＢを得る。
【００５１】
ステップ３：
図１１に示すように、パターンＢを２倍拡大サイジングし、パターンＭを得る。具体的に、パターンＢの各ドットパターンの各辺を外側に平行に移動させながら、両端を延長させ、各辺は０．４０μｍになるまで続く。これによって、パターンＢで隣り合うドットパターンが互いに接合し、パターンの最小線幅は０．４０μｍになる。
【００５２】
ステップ４：
図１２に示すように、パターンＭを反転し、パターンＮを得る。
【００５３】
ステップ５：
図１３に示すように、パターンＮに最小線幅が０．２４μｍになるように縮小サイジングを行ない、パターンＯを得る。具体的に、パターンＮでの黒いパターンの各辺を内側に平行に０．０８μｍ移動させながら、各辺の長さの両端を縮める。
得られたパターンＯの白い部分は広めのホール形成領域である。パターンＯとパターンＡを比較すれば、パターンＡで開口された全てのホールはパターンＯの白い部分に含まれていることが分かる。
第１の実施形態のパターンＧと比較すれば、パターンＯとパターンＧは右辺と下辺だけ違っていることが分かる。したがって、パターンＯはパターンＧと同じ効果を有する。
【００５４】
次は、パターンＡのホールが接続する配線パターン若しくは配線溝パターンを用いて、パターンＯのホール形成領域をさらに限定することができる。
配線パターン若しくは配線溝パターンの処理方法は第１の実施形態と同様である。即ち、配線パターン若しくは配線溝パターンＨを０．２４μｍに拡大サイジングしたパターンＪを得、そして、パターンＪを反転し、パターンＫを得る。
【００５５】
ステップ６：
図１４に示すように、パターンＫとパターンＯを図形ＯＲ演算により、パターンＰを得る。
パターンＰがホールを形成する領域確保する補助レティクルパターンデータとして用いられる。
第１の実施形態のパターンＬと比較すれば、パターンＰとパターンＬはほぼ同じであり、したがって、パターンＰはパターンＬと同じ性質と効果を有する。
即ち、パターンＰはスリットパターンから構成されている。パターンＰの線幅は、所望のパターンＡのホール幅（０．２０μｍ）より０．２４μｍに拡大されたので、パターンＰのスリットパターンは、所望のホールパターンよりホール開口面積が大きい。これによって、パターンＰのスリットパターンと配線パターンとの位置ずれがある程度生じても支障がなく、プロセス余裕度が高い。
パターンＰにおいては、スリットパターンの最小幅は０．２４μｍであり、パターンＡのホール幅０．２０μｍより大きい。スリットパターン間の最小間隔は０．１６μｍである。
【００５６】
ステップ７：
第１の実施形態と同じように、図１５に示すように、パターンＣとパターンＰを図形ＯＲ演算し、パターンＡが得られることを検証できる。
【００５７】
本実施形態は、第１の実施形態と同じ効果を有する。
【００５８】
第３の実施形態
本実施形態は、半導体装置の製造に本発明を具体的に適用した例を述べる。具体的に、所定のパターンを有する配線層の上に、該配線層と接続する所望のホールパターンを形成する。
前述した実施形態と同様に、本実施形態では、ウエハ上の単位で配線パターン間ピッチを０．４０μｍ、配線の線幅を０．２０μｍ、ホール幅を０．２０μｍの設計ルールを例にする。
本実施形態の半導体装置は、図１６に示すように、あらかじめ下層のＡｌＣｕ配線１があり、かつ酸化シリコン（ＳｉＯ２）からなる層間絶縁膜２が形成されている基体がある。ＡｌＣｕ配線層１はパターンＨのような配線パターンを有し、本実施形態では、層間絶縁膜２にパターンＡのような微細なランダムなホールパターンを形成する方法を説明する。なお、図１６（及び図１７、１８、図１９）に示されたＡｌＣｕ配線層１は、図１６（ａ）においてパターンＨ上の破線を沿った断面に対応する。
本発明において、パターンＡのような微細なランダムなホールパターンを形成するには、直接にパターンＡを用いない。その代わりに、例えばパターンＬからなる補助レティクルパターンをエッチングマスク膜に転写し、そして、該エッチングマスクをエッチングストッパとして、パターンＣからなる密集ホールパターンを順次層間絶縁膜２に転写することによって、微細なランダムなホールパターンＡを形成する。
【００５９】
まずは、図１６（ａ）に示すように、層間絶縁膜２の上にアモルファス・シリコン膜３（ａｍｏｒｐｈｏｕｓ　Ｓｉ：　ａ−Ｓｉ）を５０ｎｍの厚さにＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法により形成する。アモルファス・シリコン膜３は、密集ホールパターンＣを転写する時に、不必要なホールを形成しないためにエッチングマスクとして用いられるものである。
【００６０】
次に、図１６（ｂ）に示すように、アモルファス・シリコン膜３の上に、補助パターンＬを転写するためのレジスト４を塗布する。レジスト４としては、露光に用いられるＫｒＦエキシマレーザーの波長に感光するレジストを塗布する。
図１６（ｂ）において、右側のパターンＬ上に破線を沿った断面のスリットパターンを転写する。図１６（ｂ）の左側の半導体基体の断面図に、破線と矢印は、パターンＬに対応してレジスト４に露光すべき部分を示している。
【００６１】
次に、図１７（ａ）に示すように、補助パターンＬをレティクルとして用いて、レジスト４を露光現像し、右のパターンＬ上に破線を沿った断面のパターンに対応してレジスト４に開口をする。
ここで、補助パターンとして機能し、パターンＬを有するレティクルには、クロムからなる通常レティクルを用いる。また、ＫｒＦエキシマレーザーを用いた露光機を用いて、ＮＡ＝０．６０の通常照明を用いて露光を行なう。
【００６２】
次に、図１７（ｂ）に示すように、レジスト４をエッチングマスクとしてアモルファス・シリコン膜３をエッチングし、図１７（ａ）の右側のパターンＬ上に破線を沿った断面のパターンに対応してアモルファス・シリコン膜３に開口する。そして、レジスト４を除去する。
【００６３】
次に、図１７（ｃ）において、有機材料からなる反射防止膜を塗布（図示せず）する。そして、パターンＡを転写するためのレジスト５を塗布する。レジスト５としては、露光に用いられるＫｒＦエキシマレーザーの波長に感光するレジストを塗布する。
図１７（ｃ）において、右側のパターンＡに破線を沿った断面のパターンを転写する。図１７（ｃ）の左側の半導体基体の断面図に、破線と矢印で右のパターンＡに対応してレジスト５に露光すべき部分を示している。
【００６４】
次に、図１８（ａ）に示すように、密集ホールパターンＣをレティクルとして用いて、レジスト５を露光現像し、右のパターンＣに破線を沿った断面のパターンをレジスト５に形成する。
密集ホールパターンＣを構成するホールは、ホール幅が０．２０μｍ、ホールピッチが０．４０μｍであり、パターンＡと同じである。このようなホールは２次元的に周期的に繰り返してパターンＣを構成する。
ここで、密集ホールパターンを有するレティクルには、ハーフトーン位相シフトレティクルを用いる。露光はＫｒ−Ｆエキシマレーザーを用いた露光機を用いて、ＮＡ＝０．６０の１／２輪帯照明条件で行ない、サブピークによる不要なパターンが転写されないようにしている。
前述したように、本発明において、パターンＡのような微細なランダムなホールパターンを形成するには、直接にパターンＡを用いない。その代わりに、補助パターンをアモルファス・シリコン膜３に転写した後に、密集ホールパターンＣを層間絶縁膜２に転写する。
図１８（ａ）に示すように、パターンＣに微細なホールが微細なピッチで密集しているので、パターンＡにあるホール（矢印と破線で示されている部分）より多くの不必要な開口がレジスト５に形成されている。
【００６５】
次に、図１８（ｂ）に示すように、レジスト５及び反射防止膜（不図示）をエッチングマスクとして層間絶縁膜３をエッチングし、層間絶縁膜３にホールを形成する。そして、レジスト５を除去する。
図１８（ａ）に示された工程では、不必要な開口も同時にレジスト５に形成されたが、あらかじめ形成されたアモルファス・シリコン膜３がこれら不必要な開口を通して層間絶縁層１２へのエッチングをブロックし、不必要なホールが層間絶縁層２に形成されることはない。
【００６６】
次に、図１９（ａ）に示すように、レジスト５除去後、タングステン６をＣＶＤで埋め込み下地ＡｌＣｕ配線１と接続する。
続いて、不要なタングステン６をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ：化学的機械研磨）法で除去する。このときアモルファス・シリコンも同時に除去される。
ここで、配線パターンがパターンＨとなっているＡｌＣｕ配線層１と接続するパターンＡのような微細なランダムなホールパターンを形成した。
【００６７】
本実施形態においては、図１７（ａ）に示された工程で通常レティクルと通常照明の組み合わせを用いたが、ハーフトーン位相シフトレティクルと輪帯照明の組み合わせでももちろん良好にパターンを形成することができる。
また、図１８（ａ）に示された工程において、ハーフトーン位相シフトレティクルと輪帯照明を用いたが、これに限らずレベンソン位相シフトと通常照明の組み合わせでも良好なホールパターンを形成できる。また、通常レティクルと４つ穴照明の組み合わせでも良好なホールパターンを形成できる。
さらに、ＡｒＦエキシマレーザーを用いた場合には、図１７（ａ）、図１８（ａ）に示された工程において、通常レティクルと通常照明の組み合わせでも良好なホールパターンが形成できる。
【００６８】
本実施形態によれば、パターンＡのような微細なランダムなホールパターンを形成するには、直接にパターンＡを用いる必要がない。その代わりに、例えばパターンＬからなる補助レティクルパターンとパターンＣからなる密集ホールパターンを順次転写し、密集ホールパターンを転写する時に、補助レティクルパターンの転写されたエッチングマスクをエッチングストッパとして用いれば、微細なランダムなホールパターンを形成する。
このように、微細なランダムなホールパターンを直接に形成することを避け、比較的に容易に形成できるパターン幅の大きい補助パターン、及び比較的に容易に形成できる規則正しい密集ホールパターンを順次半導体基板上に転写することによって、直接に形成することの難しい微細なランダムに配置されたピッチの小さいホールパターンを形成できる。
【００６９】
規則正しい密集ホールパターンを転写するには、超解像技術を用いることが容易であり、ホール幅の縮小を達成しやすく、かつピッチを容易に縮められる。また、補助パターンのパターン幅が大きいので、プロセス余裕度を向上させることができる。
さらに、直接にランダムな微細なパターンを形成しないので、光近接効果補正が不要であり、レティクル上にホールのサイズを縮小又は拡大することはなく、プロセス余裕度を損なうことがなく、製造プロセスが簡単である。
また、補助パターンと密集ホールパターンを容易に形成できるので、その形成工程に適用なレジスト材料と照明方法を選択する余地があり、プロセス余裕度を向上させることができる。例えば、ハーフトーン位相シフトレティクルと輪帯照明の組み合わせ、レベンソン位相シフトレティクルと４つ穴の２光束照明の組み合わせなどが可能である。
【００７０】
第４の実施形態
本実施形態は、所定のパターンの下層配線層と上層配線層の間に、ランダムに配置された微細なホールパターンを有する半導体装置を形成する方法を示す。前述した実施形態と同様に、本実施形態では、ウエハ上の単位で配線パターン間ピッチを０．４０μｍ、配線の線幅を０．２０μｍ、ホール幅を０．２０μｍの設計ルールを例にする。
本実施形態の半導体装置は、図２０に示すように、あらかじめ下層のＣｕ配線１１があり、かつ酸化シリコン（ＳｉＯ２）からなる層間絶縁膜１２が形成されている基体がある。本実施形態では、層間絶縁膜１２にパターンＡのような微細なランダムなホールパターンを形成し、さらに、それらホールを通してＣｕ配線１１と接続する上層配線層を層間絶縁膜１２に形成する方法を説明する。該上層配線層の配線溝パターンはパターンＨである。即ち、本実施の形態例は、いわゆるデュアルダマシン法で多層配線を形成する場合のホールと配線溝の形成方法の例である。
【００７１】
第３の実施形態と同様に、本実施形態では、パターンＡのような微細なランダムなホールパターンとパターンＨのような配線溝パターンを有する上層配線層を形成するには、直接にパターンＡを用いない。その代わりに、層間絶縁層１２に配線溝用エッチングマスク膜を形成し、そして、配線溝パターンとなるパターンＨをその膜に転写し、続いて、ホール用エッチングマスクを層間絶縁層１２に形成し、そして、例えばパターンＬからなる補助レティクルパターンをその膜に転写し、最後に、以上のエッチングマスクを用いて、パターンＣからなる密集ホールパターンを層間絶縁膜１２に転写することによって、微細なランダムなホールパターン及びそれらホールを通して下層配線層と接続する上層配線層を形成する。
最後に上層配線層を形成するので、エッチングによりホールパターンを形成する時に、配線溝間の絶縁膜を除去されないように保護する必要がある。そのため、上層の配線溝の間の絶縁膜を保護する膜を、エッチングを行なう前に形成し、所望のホールパターンと上層配線溝パターンを形成した後に除去する。
【００７２】
まず、図２０（ａ）に示すように、下層配線層１１上の層間絶縁膜１２の上に、窒化シリコン膜（ＳｉＮ）１３を５０ｎｍの厚さにＣＶＤ法で形成する。窒化シリコン膜１３は、上層の配線溝を形成するためのエッチングマスクとして用いられる。
次に、図２０（ｂ）に示すように、窒化シリコン膜１３上に、配線溝パターンＨを転写するためのレジスト１４を塗布する。レジスト１４としては、露光に用いられるＫｒＦエキシマレーザーの波長に感光するレジストを塗布する。
図２０（ｂ）においては、右側のパターンＨに破線を沿った断面の溝パターンを転写する。図２０（ｂ）の左側の半導体基体の断面図での破線と矢印は、右図の断面パターンに対応する配線溝を形成するために、レジスト１４に露光すべき領域を示している。配線溝パターンＨでは、黒いパターンは溝を形成する部分である。
なお、図２０に示された半導体基体の断面図は、図２０（ｂ）の右側のパターン図の破線を沿った断面に対応する。
【００７３】
次に、図２１（ａ）に示すように、配線溝パターンＨをレティクルとして用いて、レジスト１４を露光現像し、レジスト１４の配線溝に対応する部分を除去する。
ここで、配線溝パターンとして機能し、パターンＨを有するレティクルには、ハーフトーン位相シフトレティクルを用いる。また、ＫｒＦエキシマレーザーを用いた露光機を用いて、ＮＡ＝０．６０の１／２輪帯照明を用いて露光を行なう。
【００７４】
次に、図２１（ｂ）に示すように、レジスト１４をエッチングマスクとして窒化シリコン膜１３をエッチングし、図２１（ａ）の右側のパターンＨ上に破線を沿った断面の配線溝パターンに対応して、窒化シリコン膜１３に開口する。そして、レジスト１４を除去する。
【００７５】
次に、図２２（ａ）に示すように、層間絶縁膜１２の上に、エッチングされた窒化シリコン膜１３を覆うように、アモルファス・シリコン膜１５を５０ｎｍの厚さにＣＶＤ法により形成する。アモルファス・シリコン膜１５は、密集ホールパターンＣを転写する時に、不必要なホールを形成しないためにエッチングマスクとして用いられるものである。
【００７６】
次に、図２２（ｂ）に示すように、アモルファス・シリコン膜１５の上に、補助パターンＬを転写するためのレジスト１６を塗布する。レジスト１６としては、露光に用いられるＫｒＦエキシマレーザーの波長に感光するレジストを塗布する。
図２２（ｂ）において、右側のパターンＬ上に破線を沿った断面のスリットパターンを転写する。図２２（ｂ）の左側の半導体基体の断面図に、破線と矢印は、パターンＬに従ってレジスト１６に露光すべき部分を示している。
【００７７】
次に、図２３（ａ）に示すように、補助パターンＬをレティクルとして用いて、レジスト１６を露光現像し、右のパターンＬ上に破線を沿った断面のパターンに対応してレジスト１６に開口をする。
ここで、補助パターンとして機能し、パターンＬを有するレティクルには、クロムからなる通常レティクルを用いる。また、ＫｒＦエキシマレーザーを用いた露光機を用いて、ＮＡ＝０．６０の通常照明を用いて露光を行なう。
【００７８】
次に、図２３（ｂ）に示すように、レジスト１６をエッチングマスクとしてアモルファス・シリコン膜１５をエッチングし、図２３（ａ）の右側のパターンＬ上に破線を沿った断面のパターンに対応してアモルファス・シリコン膜１５に開口する。そして、レジスト１６を除去する。
【００７９】
次に、図２４（ａ）に示すように、有機材料からなる反射防止膜を塗布（図示せず）する。そして、パターンＡを転写するためのレジスト１７を塗布する。レジスト１７としては、露光に用いられるＫｒＦエキシマレーザーの波長に感光するレジストを塗布する。
図２４（ａ）において、右側のパターンＡに破線を沿った断面のパターンを転写する。図２４（ａ）の左側の半導体基体の断面図に、破線と矢印で右のパターンＡに対応してレジスト１７に露光すべき部分を示している。
【００８０】
次に、図２４（ｂ）に示すように、密集ホールパターンＣをレティクルとして用いて、レジスト１７を露光現像し、右のパターンＣに破線を沿った断面のパターンをレジスト１７に形成する。
パターンＣを構成するホールは、ホール幅が０．２０μｍ、ホールピッチが０．４０μｍであり、パターンＡと同じである。このようなホールは２次元的に周期的に繰り返してパターンＣを構成する。
ここで、密集ホールパターンを有するレティクルには、ハーフトーン位相シフトレティクルを用いる。露光はＫｒ−Ｆエキシマレーザーを用いた露光機を用いて、ＮＡ＝０．６０の１／２輪帯照明条件で行ない、サブピークによる不要なパターンが転写されないようにしている。
前述したように、本発明において、パターンＡのような微細なランダムなホールパターンを形成するには、直接にパターンＡを用いない。その代わりに、補助パターンをアモルファス・シリコン膜１５に転写した後に、密集ホールパターンＣを層間絶縁膜１２に転写する。
図２４（ｂ）に示すように、パターンＣに微細なホールが微細なピッチで密集しているので、パターンＡにあるホール（矢印と破線で示されている部分）より多くの不必要な開口がレジスト１７に形成されている。
【００８１】
次に、図２４（ｃ）に示すように、レジスト１７及び反射防止膜（不図示）をエッチングマスクとして層間絶縁膜１２をエッチングし、層間絶縁膜１２にホール１８を形成する。そして、レジスト１７を除去する。
図２４（ｂ）に示された工程では、不必要な開口も同時にレジスト１７に形成されたが、あらかじめ形成されたアモルファス・シリコン膜１５がこれら不必要な開口を通して層間絶縁層１２へのエッチングをブロックし、不必要なホールが層間絶縁層１２に形成されることはない。
【００８２】
次に、図２５（ａ）において、レジスト１７を除去する。
【００８３】
次に、図２５（ｂ）に示すように、レジスト１９を塗布する。レジスト１９は、次のＣＭＰ工程でアモルファス・シリコン膜１５をエッチングによって除去する時に、ホール１８を保護するために用いられる。
【００８４】
次に、図２５（ｃ）に示すように、ＣＭＰを行ない、レジスト１９、アモルファス・シリコン膜１５を除去する。そして、ホール１８内のレジスト１９も除去する。
【００８５】
次に、図２６（ａ）に示すように、窒シリコン膜１３をエッチングマスクとして、層間絶縁膜１２を全面エッチングし、ホール１８は下地Ｃｕ配線１１と接続できる深さになるとともに、配線溝２０は層間絶縁膜１２の表面に形成される。
ここで、あらかじめ窒シリコン膜１３を形成し、さらに、パターンＨの配線溝パターンが窒シリコン膜１３上に形成したので、窒シリコン膜１３はエッチングマスクとして配線溝間の絶縁膜を保護する。これによって、所望のホールパターンと配線溝パターンを本発明の方法で形成できる。
【００８６】
次に、図２６（ｂ）に示すように、層間絶縁層１２の表面の配線溝２０に、ライナー層を形成後（図示せず）、例えばＣｕからなる導電物２１を、例えばめっき法により堆積する。
【００８７】
次に、図２６（ｃ）に示すように、不要なＣｕをＣＭＰ法で除去する。この時、不要な窒シリコン膜１３も同時にＣＭＰで除去される。
ここで、パターンＡのようなランダムに配置された微細なホールを通して、下層のＣｕ配線層１１と接続する、配線溝パターンがパターンＨとなっている上層配線層２１が形成された。
【００８８】
本実施形態においては、図２１（ａ）に示された工程において、ハーフトーン位相シフトレティクルと輪帯照明を用いたが、他の組み合わせ、例えば、レベンソン位相シフトと通常照明の組み合わせを用いても良い。また、図２３（ａ）に示された工程において通常レティクルと通常照明の組み合わせを用いたが、ハーフトーン位相シフトレティクルと輪帯照明の組み合わせでももちろん良好にパターンを形成することができる。また、図２４（ｂ）に示された工程において、ハーフトーン位相シフトレティクルと輪帯照明を用いたが、これに限らずレベンソン位相シフトと通常照明の組み合わせでも良好なホールパターンを形成できる。また、通常レティクルと４つ穴照明の組み合わせでも良好なホールパターンを形成できる。
さらに、ＡｒＦエキシマレーザーを用いた場合には、図２３（ａ）、図２４（ｂ）に示された工程において、通常レティクルと通常照明の組み合わせでも良好なホールパターンが形成できる。
【００８９】
本実施形態によれば、下層配線層の上に、パターンＡのようなランダムに配置された微細なホールを形成し、それらのホールを通して、下層の配線層と接続するパターンＨのような配線溝パターンを有する上層配線層を形成するには、直接にパターンＡを用いる必要がない。その代わりに、パターンＨと例えばパターンＬからなる補助レティクルパターンを転写して、２層のエッチングマスク膜を形成し、そして、該２層のエッチングマスクを用いて、パターンＣからなる密集ホールパターンを層間絶縁膜１２に転写することによって、微細なランダムなホールパターン及びそれらホールを通して下層配線層と接続する上層配線層を形成する。
このように、多層の配線層の間に微細なランダムなホールパターンであっても、それを形成でき、しかも、そのような微細なランダムなホールパターンを直接に形成することを避け、比較的に容易に形成できるパターン幅の大きい補助パターン、及び比較的に容易に形成できる規則正しい密集ホールパターンを順次半導体基板上に転写することによって、直接に形成することの難しい微細なランダムに配置されたピッチの小さいホールパターンを形成できる。
他の効果は第３の実施形態と同じである。
【００９０】
以上、本発明を好ましい実施の形態に基づき説明したが、本発明は以上に説明した実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲で、種々の改変が可能である。
第１と第２の実施形態で説明した補助パターンデータの生成方法は具体例であり、これらの例示に対する修正が可能である。
【００９１】
また、第３と第４の実施形態では、１層と２層の配線層の場合を例として説明したが、３層以上の場合であっても本発明が適用できる。
例えば、ＬＳＩロジックデバイスにおいて、５層メタル構造からなる配線層のうち、最初の３層が０．４０μｍピッチの設計ルールで構成されている場合は、本発明を最初の３層に適用し、デュアルダマシン法で該多層配線層を製造することができる。
例えば、簡単のため、第１のコンタクト・ホール層及び配線層、第２のビアホール層及び配線層、及び第３のビアホール層及び配線層のパターンはそれぞれ同一であり、また、前述したパターンＡとパターンＨとなるとする。すると、該三層のホールと配線層はいずれも第４の実施形態の方法で形成できる。補助パターンとして前述したパターンＬ、密集ホールパターンとして、前述したパターンＣを用いれば、パターンＨ、パターンＬ、パターンＣからなるレティクルを、第１のコンタクト・ホール層、第２のビアホール層及び第３のビアホール層に共通に用いられる。したがって、本発明を３層に適用した場合においても、レティクル１枚しか増加しない。
【００９２】
【発明の効果】
本発明によれば、配線層上にランダムに配置された微細なホールパターンを形成するには、該ランダムな微細ホールパターンを直接に形成せず、パターン幅の大きい補助パターン及び規則正しい密集ホールパターンを用いて、比較的に容易に形成できる補助パターンと比較的に容易に形成できる密集ホールパターンを順次半導体基板上に転写し、直接に形成することの難しい微細なランダムなピッチの小さいホールパターンが得られる。
規則正しい密集ホールパターンを転写するには、超解像技術を用いることが容易であり、ホール幅を容易に縮小でき、かつピッチを容易に縮められ、これによって、ランダムな微細なホールのパターンを容易に形成できる。また、パターン幅の大きい補助パターンを転写するので、プロセス余裕度を向上させることができる。
さらに、直接にランダムな微細なパターンを形成しないので、光近接効果補正は必要がなく、そのため、光近接効果補正によりレティクル上のホールのサイズを縮小又は拡大することはなく、プロセス余裕度が高く、製造プロセスが簡単である。
また、補助パターンと密集ホールパターンを容易に形成できるので、その形成工程に適用なレジスト材料と照明方法を選択する余地があり、プロセス余裕度を向上させることができる。
したがって、本発明は、例えば、ロジックデバイス、ロジックとＤＲＡＭ等のメモリが混載されたデバイスのような半導体装置において、ランダムな配置のコンタクト・ホール及びビアホールを、微細なパターンピッチでかつ微細なサイズで形成することを容易にし、さらに、半導体装置の更なる微細化及び集積化を達成することを可能とする。また、集積回路としての性能や歩留まりを向上させるので、非常に有用である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図２】図１に続いて、本発明の第１の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図３】図２に続いて、本発明の第１の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図４】図３に続いて、本発明の第１の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図５】図４に続いて、本発明の第１の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図６】図５に続いて、本発明の第１の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図７】図６に続いて、本発明の第１の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図８】図７に続いて、本発明の第１の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図９】図８に続いて、本発明の第１の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図１０】本発明の第２の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図１１】図１０に続いて、本発明の第２の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図１２】図１１に続いて、本発明の第２の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図１３】図１２に続いて、本発明の第２の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図１４】図１３に続いて、本発明の第２の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図１５】図１４に続いて、本発明の第２の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図１６】本発明の第３の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図１７】図１６に続いて、本発明の第３の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図１８】図１７に続いて、本発明の第３の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図１９】図１８に続いて、本発明の第３の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図２０】本発明の第４の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図２１】図２０に続いて、本発明の第４の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図２２】図２１に続いて、本発明の第４の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図２３】図２２に続いて、本発明の第４の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図２４】図２３に続いて、本発明の第４の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図２５】図２４に続いて、本発明の第４の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図２６】図２５に続いて、本発明の第４の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図２７】従来技術を用いて、ランダムに配置された微細なホールパターンを形成する方法の問題点の一例を示す図であり、（ａ）はベストフォーカス条件で形成したホールパターン、（ｂ）は０．２μｍデフォーカスした条件で形成したホールのパターンを示す。
【図２８】従来技術を用いて、ランダムに配置された微細なホールパターンを形成する方法の問題点のもう一例を示す図であり、（ａ）はベストフォーカス条件で形成したホールパターン、（ｂ）は０．２μｍデフォーカスした条件で形成したホールのパターンを示す。
【符号の説明】
１…下層配線層、２…層間絶縁膜、３…ホール用エッチングマスク、４…レジスト、５…レジスト、６…タングステン、１１…下層配線層、１２…層間絶縁膜、１３…配線層用エッチングマスク、１４…レジスト、１５…ホール用エッチングマスク、１６…レジスト、１７…レジスト、１８…ホール、１９…レジスト、２０…配線溝、２１…上層配線層、ｄ…ホール幅、ｐ…ホール間ピッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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