(57)【要約】【課題】本発明は、従来のＬＤＤ構造を有するＭ０Ｓ型トランジスタでは不可能であった、ドレイン・ソース領域を形成する高濃度領域が製造バラツキなどによりコンタクトホールを突き抜けることのなく、安定して浅い高濃度接合を有するＭＯＳ型トランジスタを簡単なプロセスにより提供することを目的とする。【解決手段】ＭＯＳ型トランジスタのコンタクトホールを形成する際、チッ化膜をエッチングのストップ膜として使用しＳｉ基盤のオーバーエッチをなくし、そのコンタクトホールをマスクとしイオン注入を行い、ソース・ドレイン領域を構成する高濃度拡散領域を形成すことを特徴とする。【選択図】        図１
2004221301.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板上に形成されたフィールド酸化膜と、
前記フィールド絶縁膜に囲まれた前記一導電型半導体基板表面上にゲート酸化膜を介して形成されたゲート電極と、
前記フィールド酸化膜と前記ゲート電極とに囲まれた領域に形成された低濃度の逆導電型ソース・ドレイン領域と、
前記ゲート電極と前記低濃度逆導電型ソース・ドレインとそれらの上層に形成された配線とを電気的に絶縁する層間膜と、
前記配線と前記ゲート電極と前記低濃度逆導電型ソース・ドレインとを電気的に接続を行うための前記層間膜に形成されたコンタクト孔と、
前記層間膜に前記コンタクト孔を開口する際、前記一導電型半導体基板をオーバーエッチしないために形成されたチッ化膜と、
前記コンタクト孔が開口している前記低濃度の逆導電型ソース・ドレイン領域のみに選択的に形成された高濃度の逆導電型拡散層よりなることを特徴とする半導体装置。
【請求項２】
前記低濃度逆導電型ソース・ドレイン領域の不純物濃度を１Ｅ１６〜１Ｅ１８ａｔｏｍｓ／ｃｍ３である請求項１記載の半導体装置。
【請求項３】
前記高濃度逆導電型拡散層の不純物濃度を１Ｅ１９〜５Ｅ２０ａｔｏｍｓ／ｃｍ３である請求項１記載の半導体装置。
【請求項４】
前記チッ化膜は膜厚１００Åから５００Åである請求項１記載の半導体装置の製造方法。
【請求項５】
半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極をパターニングして形成する工程と、
前記ゲート電極をマスクとして不純物を前記半導体基板の表面にイオン注入することにより低濃度拡散領域を形成する工程と、
全面にチッ化膜を成膜する工程と、
前記チッ化膜上全面に不純物を含む層間膜を成膜し、熱処理により平坦化する工程と、
前記層間膜を選択的にエッチングし、前記低濃度拡散領域及び前記ゲート電極にコンタクトホールを形成する工程と、
前記コンタクトホールをマスクとして不純物を前記半導体基板の表面にイオン注入することにより高濃度拡散領域を形成する工程と、
熱処理を行う工程と、
真空蒸着あるいはスパッタリング等により金属材を全面的に成膜した後フォトリソグラフィ法及びエッチングを行い前記金属材をパターニングする工程と、
前記半導体基板の全体を表面保護膜で被覆する工程とからなるＭＯＳ型トランジスタの製造方法。
【請求項６】
前記不純物を含む層間膜がＢＰＳＧ層間膜である請求項５記載の半導体装置の製造方法。
【請求項７】
前記不純物を含む酸化膜成膜後の熱処理を８００〜１０５０℃の温度で３分以内で行い活性化して形成する請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法、特に安定してソース・ドレインを形成する浅い高濃度接合を有するＭＯＳ型トランジスタに関する。
【０００２】
【従来の技術】
従来は（例えば、特許文献１参照。）、フィールド酸化膜に囲まれたシリコン半導体基板上に形成するゲート酸化膜を介してゲート電極を形成し、その両脇のシリコン半導体基板表面に形成する低濃度の拡散層を形成していた。それぞれの低濃度の拡散層には、ゲート電極と離れて、ソース・ドレインと呼ばれる高濃度の拡散層が形成されている。勿論ゲート電極下のシリコン半導体基板表面には、チャネル領域が形成される。２０７から成っている構造が知られていた。
【０００３】
【特許文献１】
特開２００２−５７３２６号公報（第１図）
【０００４】
【発明が解決しようとする課題】
しかしながら、微細化に伴い、従来のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有するＭＯＳ型トランジスタでは浅い接合が求められ、コンタクトホールの深さとドレイン・ソース領域を形成する高濃度領域の深さにたいする要求精度が厳しくなり、現状の製造ラインでの対応が困難となると言う問題点を有していた。
【０００５】
本発明は、従来のＬＤＤ構造を有するＭ０Ｓ型トランジスタでは不可能であった、ドレイン・ソース領域を形成する高濃度領域が製造バラツキなどによりコンタクトホールを突き抜けることのなく、安定して浅い高濃度接合を有するＭＯＳ型トランジスタを提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明は次の手段を用いた。
（１）一導電型半導体基板上に形成されたフィールド酸化膜と、前記一導電型半導体基板上にゲート酸化膜を介して形成されたゲート電極と、前記フィールド酸化膜と前記ゲート電極とに囲まれていて低濃度の逆導電型ソース・ドレイン領域と、前記ゲート電極と前記低濃度逆導電型ソース・ドレインとそれらの上層に形成される配線とを電気的に絶縁する層間膜と、前記配線と前記ゲート電極と前記低濃度逆導電型ソース・ドレインとを電気的に接続を行うためのコンタクト孔と、前期コンタクト孔を開口する際、前記一導電型半導体基板をオーバーエッチしないために形成されるチッ化膜と、前記コンタクト孔が開口している前記低濃度の逆導電型ソース・ドレイン領域だけを選択的に高濃度の逆導電型拡散層とした事を特徴とする半導体装置。
（２）前記低濃度逆導電型ソース・ドレイン領域の不純物濃度を１Ｅ１６〜１Ｅ１８ａｔｏｍｓ／ｃｍ３としたことを特徴とする半導体装置。
（３）前記高濃度逆導電型拡散層の不純物濃度を１Ｅ１９〜５Ｅ２０ａｔｏｍｓ／ｃｍ３とした事を特徴とする半導体装置。
（４）前記チッ化膜は膜厚１００Åから５００Åであることを特徴とする半導体装置。
（５）ＭＯＳ型トランジスタの製造方法において、半導体基板の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極をパターニングして形成する工程と、前記ゲート電極をマスクとして不純物を前記半導体基板の表面にイオン注入することにより低濃度拡散領域を形成する工程と、前面にチッ化膜を成膜する工程と、前面に不純物を含む層間膜を成膜し、熱処理により平坦化する工程と、前記層間膜を選択的にエッチングし前記低濃度拡散領域及び前記ゲート電極にコンタクトホールを形成する工程と、前記コンタクトホールをマスクとして不純物を前記半導体基板の表面にイオン注入することにより高濃度拡散領域を形成する工程と、熱処理を行う工程と、真空蒸着あるいはスパッタリング等により金属材を全面的に成膜した後フォトリソグラフィ法及びエッチングを行い前記金属材をパターニングする工程と、前記半導体基板の全体を表面保護膜で被覆する工程とからなることを特徴とした。
（６）前記不純物を含む層間膜がＢＰＳＧ層間膜である事を特徴とした。
（７）前記不純物を含む酸化膜成膜後の熱処理を８００〜１０５０℃の温度で３分以内で行い活性化して形成する事を特徴とした。
【０００７】
【発明の実施の形態】
本発明の半導体装置によれば、ドレイン・ソース領域を形成する高濃度領域が浅く、製造バラツキなどによりコンタクトホールを突き抜けることがなく、安定したドレイン・ソース領域を有するＭＯＳ型トランジスタを提供すること事ができる。
以下、図面を参照して本発明の好適な実施例を説明する。本発明にかかる半導体装置の第一実施例を詳細に説明する。図１は本発明の半導体装置のＰチャネルＭＯＳ型トランジスタの模式的断面図である。
【０００８】
ＰチャネルＭＯＳ型トランジスタは、Ｐ型シリコン半導体基板２０１上に形成されたＮ型ウェル領域２０２上に形成されたゲート酸化膜２１１及び多結晶シリコンゲート電極２０５と、ゲート電極両脇のシリコン基板表面に形成する低濃度のＰ−型拡散層２０４及びコンタクトホール２１０をマスクとして形成された高濃度のＰ＋型拡散層２０３とその間のチャネル領域２０７から成っている。素子の間に分離を目的としてフィールド酸化膜２０８及びチャネルストップ領域２０９が形成される。また、尚、必ずしもＰ型シリコン半導体基板を用いて、Ｎ型ウェル領域を作る必要はなく、Ｎ型シリコン半導体基板にＰチャネルＭＯＳ型トランジスタを作ってもよい。
【０００９】
また、逆導電型ＮチャネルＭＯＳ型トランジスタを形成する時は、  Ｎ型シリコン半導体基板上にＰ型ウェル領域をつくり、Ｐ型ウェル領域上に形成するゲート酸化膜及び多結晶シリコンゲート電極と、ゲート電極両端のシリコン基板表面に形成する低濃度のＮ−型拡散層及び高濃度のＮ＋型拡散層とその間のチャネル領域から構成する。素子の間に分離を目的としてフィールド酸化膜及びチャネルストップ領域が形成される。尚、必ずしもＮ型シリコン半導体基板を用いる必要はなく、Ｐ型シリコン半導体基板を用いて、ＮチャネルＭＯＳ型トランジスタを作ってもよい。
【００１０】
通常コンタクトホールを形成する際、面積を縮小するためにドライエッチングにより開口する。そのため、Ｓｉ基盤表面もエッチングされてしまうため、コンタクトホールの深さがばらつく原因となる。しかし、図１から明らかなように、本実験ではチッ化膜までドライエッチングで開口し、チッ化膜はウエットエッチングにより開口する。そうすることで、Ｓｉ基盤表面を削ることなくダメージも少なくコンタクトホールを開口することができる。また、コンタクトホールをマスクにイオン注入法によりソース・ドレインを構成する高濃度領域を形成するためセルフアラインでソース・ドレイン領域が形成されることが分かる。これにより、製造バラツキに影響の少ない安定した浅い高濃度接合を形成することができ、また安定した電気特性を得ることができる。
【００１１】
また、同時にコンタクトホール形成位置を変えることにより前記ゲート電極の一端部と前記高濃度拡散領域の一端部との距離（Ｓ１）を容易に変える事が可能である。また、コンタクトホールの形成位置を変える事により、前記高濃度拡散領域の一端部と前記フィールド酸化膜の一端部の距離（Ｓ２）も容易に変える事が可能である。つまり、必要とされるドレイン耐圧、フィールド酸化膜下のチャネルストップとの接合耐圧、ドレイン・ソース領域とゲート電極のオーバーラップ容量に応じて、前記低濃度拡散領域の幅Ｓ１，Ｓ２及び低濃度拡散領域の濃度を制御することにより、高集積化・高速化に適したＭＯＳ型トランジスタを得る事ができる。例として、図２、図３を用いて説明する。
【００１２】
図２は前記低濃度拡散領域をイオン注入法によりドーズ量が２．５Ｅ１２  ａｔｏｍ／ｃｍ２で形成したときの、前記ゲート電極の一端部と前記コンタクトホールの一端部の距離（Ｓ１）とドレイン耐圧の関係を示した図である。
【００１３】
図２より、Ｓ１を変化させるとドレイン電圧が変化していることが分かる。また、前記低濃度領域及び前記高濃度領域の濃度を変えることにより容易にドレイン耐圧を変える事もできる。
【００１４】
また、図３は前記高濃度拡散領域の一端部と前記フィールド酸化膜の一端部の距離（Ｓ２）と前記高濃度拡散領域と酸化膜下のチャネルストップとの接合耐圧の関係を示した図である。図３より、Ｓ２を変化させると接合耐圧が容易に変えられることが分かる。また、チャネルストップ、前記低濃度拡散領域及び前記高濃度拡散領域の濃度を変えることにより容易に接合耐圧を変える事もできる。
【００１５】
図４及び図５は、本発明にかかる半導体装置の第一実施例のＰチャネルＭＯＳの製造方法を示す工程順断面図である。
【００１６】
まず、工程ａ（図４ａ、以下同様）において、Ｐ型シリコン半導体基板２０１の表面にＮウェル層２０２を形成する。基板表面にマスクとして所定の形状にパターニングされたシリコン窒化膜を形成した後、Ｎ型の不純物例えば燐を２Ｅ１２ａｔｏｍｓ／ｃｍ２のドーズ量でイオン注入する。この後、所謂ＬＯＣＯＳ処理を行い、前工程で形成されたシリコン窒化膜を除去する。次に、１１５０℃で６時間加熱処理を施し、注入された不純物燐の拡散及び活性化を行い図示するようにＮウェル層２０２を形成する。このＮウェル層２０２にＰチャネルＭＯＳ型トランジスタが形成される。また、必ずしもＰ型シリコン半導体基板を用いる必要はなく、Ｎ型シリコン半導体基板を用いて、Ｎ型ウェル領域を作り、Ｎ型ウェル領域中にＰチャネルＭＯＳ型トランジスタを作ってもよく、またＮ型シリコン半導体基板中にＰチャネルＭＯＳ型トランジスタを作ってもよい。
【００１７】
工程ｂにおいてチャネルストップ領域２０９を形成する。この為に、まずトランジスタ素子の形成される活性領域を被覆するようにシリコン窒化膜６０１をパターニング形成する。Ｎウェル層２０２の上にはシリコン窒化膜６０１に重ねてフォトレジスト６０２も形成する。この状態で不純物ボロンを３０ＫｅＶの加速エネルギーおよび２Ｅ１３ａｔｏｍｓ／ｃｍ２のドーズ量でイオン注入しチャネルストップ領域２０９を形成する。図示するように、素子領域を含む部分にチャネルストップ領域２０９が形成される。
【００１８】
続いて工程ｃにおいて所謂ＬＯＣＯＳ処理を行い素子領域を囲むようにフィールド酸化膜２０６を形成する。この後、犠牲酸化およびその除去処理を行い、基板の表面に残された異物を除去し清浄化する。
【００１９】
工程ｄにおいて基板表面の熱酸化処理はＨ２Ｏ雰囲気中でゲート酸化膜２１１を成膜する。本発明では熱酸化処理をＨ２Ｏ雰囲気中で８６０℃の温度で行い約３００Å程度に酸化膜を成膜した。通常、半導体装置の信頼性を保証するために熱酸化膜で形成されるゲート絶縁膜の膜厚は３ＭＶ／ｃｍ程度の膜厚に設定する必要がある。例えば、電源電圧が３０ＶのＭＯＳ型トランジスタである時、１０００Å以上の酸化膜厚を必要とする。
【００２０】
次に工程ｅにおいてゲート酸化膜２１１上にポリシリコン６０３をＣＶＤ法により堆積させる。本発明品では４０００Åのポリシリコンを形成している。ＭＯＳトランジスタ用のゲート電極２０５を形成するため、ポリシリコン６０３をＮ型化する。このポリシリコン６０３にイオン注入ないし不純物核酸炉により不純物元素である燐を高濃度注入する。注入濃度はイオン注入／ポリシリコン膜厚＝２Ｅ１９ａｔｏｍｓ／ｃｍ３以上にする。尚、ＭＯＳトランジスタ用のゲート電極は必ずしもＮ型化する必要はなく、イオン注入ないし不純物拡散炉により不純物元素であるボロンを高濃度注入し、Ｐ型化してもよい。
【００２１】
次に工程ｆ（図５ｆ、以下同様）において前工程で形成されたフォトレジストを除去した後、Ｐ型ＭＯＳトランジスタの低濃度の拡散層２０４を形成する。この状態でゲート電極２０５をマスクに利用したセルファアライメントによりＰ型不純物であるＢＦ２またはボロンをドーズ量１×１０１２〜１×１０１３ａｔｏｍｓ／ｃｍ２イオン注入する。これは濃度に換算すると１×１０１６〜１×１０１８ａｔｏｍｓ／ｃｍ３程度である。
【００２２】
続いて工程ｇはＰチャネルＭＯＳ型トランジスタの低濃度の拡散層２０４を形成した後フォトレジストを除去し前面にコンタクトホール形成時にＰ型シリコン半導体基板２０１の表面を削る膜チッ化膜を成膜する。このチッ化膜は例えばＣＶＤ法により形成される。その後、前面に例えばＢＰＳＧ層間膜２１３を成膜する。この層間膜は例えばＣＶＤ法等により形成され引き続き９００〜９５０℃で３０分〜２時間程度の熱処理により平坦化される。続いて層間膜２１３を選択的にエッチングし高濃度拡散領域２０３及びゲート電極２０５にコンタクトホール２１０を形成する。本発明では前記コンタクトホールはドライエッチング後ウェットエッチングにより層間膜例えばＢＰＳＧを除去し、チッ化膜まで選択的にエッチングを行った後、チッ化膜をウエットエッチングにより除去した。本発明では１００〜５００Åのチッ化膜を形成した。
【００２３】
続いて工程ｈにおいて、コンタクトホール２１０をマスクに利用したセルファアライメントによりＰ型不純物ＢＦ２をドーズ量３×１０１５〜５×１０１６ａｔｏｍｓ／ｃｍ２イオン注入する。これは濃度に換算すると１×１０１９〜５×１０２０ａｔｏｍｓ／ｃｍ３程度である。その後イオン注入した不純物の活性化及びコンタクト形状改善を行うために熱処理を行う。本発明では８００〜１０５０℃で３分以内の熱処理を行った。
【００２４】
続いて工程ｉにおいて真空蒸着あるいはスパッタリング等により金属材を全面的に成膜した後フォトリソグラフィ法及びエッチングを行いパターニングされたメタル配線２１２を形成する。最後に基板の全体を表面保護膜２１４で被覆する。
上記はＰチャネルＭＯＳ型トランジスタの実施例を説明したが、逆導電型の不純物を用いてＮチャネルＭＯＳ型トランジスタを形成して同様な効果は得られる。
【００２５】
【発明の効果】
上述したように本発明によれば、をコンタクトホールをマスクとしイオン注入を行い、ＭＯＳ型トランジスタのソース・ドレイン領域となる高濃度拡散を形成する事により、従来のＬＤＤ構造を有するＭ０Ｓ型トランジスタでは不可能であった、ドレイン・ソース領域を形成する高濃度領域が製造バラツキなどによりコンタクトホールを突き抜けることのないＭＯＳ型トランジスタを簡単なプロセスにより提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の第一実施例を示すＰチャネルＭＯＳ型トランジスタの模式的断面図である。
【図２】ゲート電極の一端部とソース・ドレイン用コンタクトホールの一端部の距離（Ｓ１）とドレイン耐圧の関係を示した図である。
【図３】フィールド酸化膜下のチャネルストップの一端部とソース・ドレイン用コンタクトホールの一端部の距離（Ｓ１）と接合耐圧の関係を示した図である。
【図４】本発明の第一実施例で示したＰチャネルＭＯＳ型トランジスタの製造方法を示す工程順断面図である。
【図５】図４以降の製造方法を示す工程順断面図である。
【符号の説明】
２０１  Ｐ−−型シリコン半導体基板
２０２  Ｎ−−型ウェル層
２０３  Ｐ＋型拡散層
２０４  Ｐ−型拡散層
２０５  多結晶シリコンゲート電極
２０７  チャネル領域
２０８  フィールド酸化膜
２０９  チャネルストップ
２１０  コンタクトホール
２１１  ゲート酸化膜
２１２  メタル配線
２１３  ＢＰＳＧ層間膜
２１４  保護膜
２１５  チッ化膜
３０１  ポリシリコン配線
【図１】
2004221301.tif 000003
【図２】
2004221301.tif 000004
【図３】
2004221301.tif 000005
【図４】
2004221301.tif 000006
【図５】
2004221301.tif 000007