(57)【要約】【課題】細線効果によるゲート電極の抵抗値の増加を抑制するとともに、そのゲート電極の抵抗ばらつきを低減させ、かつゲート絶縁膜の劣化を防止する信頼性の高い半導体装置及びその製造方法を実現できるようにする。【解決手段】ゲート電極に、第１の多結晶シリコン膜２２に対して、所定の結晶面方位が配向した、結晶粒径の小さい第２の多結晶シリコン膜２５を第１の多結晶シリコン膜２２上方に備えるようにして、第２の多結晶シリコン膜２５にシリサイド層を形成するときに、シリサイド反応の速度が局所的に異なる箇所が存在する場合でも、第１の多結晶シリコン膜２２とのシリサイド反応よりも、第２の多結晶シリコン膜２５の未反応部分とのシリサイド反応を早く行なわせることができるようにする。【選択図】　　　　図１
2004111736.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを含み、
前記ゲート電極は、
前記ゲート絶縁膜上に形成された第１の多結晶シリコン膜と、
前記第１の多結晶シリコン膜の上方に形成され、当該第１の多結晶シリコン膜とは異なる結晶状態であり、少なくとも上層がシリサイド化されてなる第２の多結晶シリコン膜と
を有することを特徴とする半導体装置。
【請求項２】
前記第１の多結晶シリコン膜と前記第２の多結晶シリコン膜との間に、前記第１の多結晶シリコン膜のシリサイド化を遮断する分離層を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記異なる結晶状態とは、前記第１の多結晶シリコン膜と前記第２の多結晶シリコン膜との結晶面方位を異ならしめることであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記異なる結晶状態とは、前記第１の多結晶シリコン膜と前記第２の多結晶シリコン膜との結晶粒径を異ならしめることであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を介して第１の多結晶シリコン膜を形成する第１の工程と、
前記第１の多結晶シリコン膜の上方に当該第１の多結晶シリコン膜とは結晶状態が異なる第２の多結晶シリコン膜を形成する第２の工程と、
前記第２の多結晶シリコン膜の少なくとも上方をシリサイド化し、前記第１の多結晶シリコン膜と前記シリサイド化された前記第２の多結晶シリコン膜とを有するゲート電極を形成する第３の工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１の工程の後、前記第２の工程の前に、前記第１の多結晶シリコン膜上に、当該第１の多結晶シリコン膜のシリサイド化を遮断する分離層を形成する工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記異なる結晶状態とは、前記第１の多結晶シリコン膜と前記第２の多結晶シリコン膜との結晶面方位を異ならしめることであることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記異なる結晶状態とは、前記第１の多結晶シリコン膜と前記第２の多結晶シリコン膜との結晶粒径を異ならしめることであることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項９】
前記第２の工程は、非結晶シリコン膜を堆積した後に、前記非結晶シリコン膜に熱処理を加えて、当該非結晶シリコン膜を結晶化させて前記第２の多結晶シリコン膜を形成することを特徴とする請求項５〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第２の多結晶シリコン膜の膜厚によって、前記シリサイド化を制御することを特徴とする請求項５〜９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、ゲート電極にシリサイド層を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化・微細化の要請に伴い、ゲート電極も更なる縮小の一途を辿っている。この場合、ゲート電極の抵抗値の低減化を図り、高速駆動を可能とする手法として、多結晶シリコンを材料とするゲート電極をシリサイド化する技術が広く採用されている。
【０００３】
【特許文献１】
特開平１０−２０９２９６号公報
【特許文献２】
特開平７−３７９９２号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、半導体装置の微細化をさらに進展させていくと、ＣＭＯＳトランジスタを作製する際のゲート電極のシリサイド化を行なうときに、以下に示すように、シリサイド層が形成される多結晶シリコン膜に起因した種々の問題が生じてくる。
【０００５】
まず、半導体装置の微細化に伴って、多結晶シリコン膜からなるゲート電極の電極幅が狭くなってくると、ゲート電極に形成される高融点金属シリサイド層の抵抗値が高くなる、いわゆる細線効果が生じるという問題がある。例えば、図１２は、ゲート電極上にコバルトシリサイド層（ＣｏＳｉ２層）を形成したときのその抵抗値の特性図を示しているが、ゲート電極幅が約０．１μｍ以下になると抵抗値が急激に高くなり、細線効果が顕著になっていることがわかる。
【０００６】
また、ゲート電極上に形成されたシリサイド層と多結晶シリコン膜との界面の凹凸は、熱処理等のストレスを加えた際にシリサイド層の凝縮を誘発し、シリサイド層の抵抗値のばらつきを増加させるという問題がある。さらに、ゲート電極上において局所的に過剰なシリサイド層が形成された場合、下地膜の多結晶にストレスが生じ、ゲート絶縁膜の劣化を招くという問題もある。
【０００７】
本発明は上述の問題点に鑑みてなされたものであり、細線効果によるゲート電極の抵抗値の増加を抑制するとともに、そのゲート電極の抵抗ばらつきを低減させ、かつゲート絶縁膜の劣化を防止する信頼性の高い半導体装置及びその製造方法を実現することを目的とする。
【０００８】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【０００９】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含み、前記ゲート電極は、前記ゲート絶縁膜上に形成された第１の多結晶シリコン膜と、前記第１の多結晶シリコン膜の上方に形成され、当該第１の多結晶シリコン膜とは異なる結晶状態であり、少なくとも上層がシリサイド化されてなる第２の多結晶シリコン膜とを有することを特徴とするものである。
【００１０】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介して第１の多結晶シリコン膜を形成する第１の工程と、前記第１の多結晶シリコン膜の上方に当該第１の多結晶シリコン膜とは結晶状態が異なる第２の多結晶シリコン膜を形成する第２の工程と、前記第２の多結晶シリコン膜の少なくとも上方をシリサイド化し、前記第１の多結晶シリコン膜と前記シリサイド化された前記第２の多結晶シリコン膜とを有するゲート電極を形成する第３の工程とを含むことを特徴とするものである。
【００１１】
【発明の実施の形態】
−本発明の半導体装置及びその製造方法の骨子−
以下に、本発明の半導体装置及びその製造方法の骨子について説明する。
【００１２】
前述したように、半導体装置の微細化の要請に伴ってゲート電極幅を狭くしていくと、ゲート電極上に形成されるシリサイド層の抵抗値が上昇する、いわゆる「細線効果」が問題となり、特にＮ型ゲート電極上で顕著に見られる。加えて、多結晶シリコン膜からなるゲート電極に形成されるシリサイド層には、シリコンの未反応部が数多く存在する。
【００１３】
図１３は、多結晶シリコン膜に形成されたコバルトシリサイド層の断面図である。この図から、コバルトシリサイド層中に存在するシリコンの未反応部の大きさが約０．１μｍ程度であることがわかる。従来のゲート電極では、上述したシリコンの未反応部がシリサイド層に一様に存在しているため、ゲート電極幅が狭くなってくると、このシリコンの未反応部によって局部的な断線が生じる。これによって、コバルトシリサイド層をゲート電極に形成する場合には、図１２に示すように、ゲート電極幅が約０．１μｍ以下になると、コバルトシリサイド層の抵抗値の上昇を招くことになる。
【００１４】
図１４は、多結晶シリコン膜に形成されたコバルトシリサイド層の形成状態を透過型電子顕微鏡（ＴＥＭ）にて観察した断面図である。この図から、局所的に過剰なシリサイド層が形成されて、シリサイド層の凹凸が生じているのがわかる。このシリサイド層の凹凸は、熱処理等のストレスを加えた際の凝縮により、シリサイド層の抵抗値のばらつきを増加させることになる。さらに、過剰なシリサイド反応によって多結晶シリコン膜中の格子定数が局所的に変動して多結晶シリコン膜膜中にストレスを生じさせて、ゲート絶縁膜の劣化を誘発することにもつながる。
【００１５】
このように、多結晶シリコン膜のシリサイド化は、シリサイド層におけるシリコンの未反応部の発生や過剰なシリサイド層形成により、問題をより煩雑化させている。
【００１６】
そこで、本発明者は、シリコンの未反応部の発生や過剰なシリサイド層形成を抑制する手段として、結晶状態、例えば結晶面方位や結晶粒径の異なる２層構造の多結晶シリコン膜からなるゲート電極の半導体装置を案出した。
【００１７】
図１に、本発明の骨子を説明する半導体装置の概略図を示す。
この半導体装置には、半導体基板１上にゲート絶縁膜５を介して形成された第１の多結晶シリコン膜２２と、分離層２３を介して形成され、第１の多結晶シリコン膜２２とは結晶面方位や結晶粒径等の結晶状態が異なる第２の多結晶シリコン膜２５との２層構造からなるゲート電極を備えている。
【００１８】
このように、第１の多結晶シリコン膜２２に対して、所定の結晶面方位を配向した、結晶粒径の小さい第２の多結晶シリコン膜２５を第１の多結晶シリコン膜２２の上方に構成することで、シリサイド層を形成するときに、シリサイド反応の速度が異なる部分が局所的に存在しても、第１の多結晶シリコン膜２２との反応を遅延させて、第２の多結晶シリコン膜の未反応部分とのシリサイド反応を行なわせることができる。これにより、シリコンの未反応部及び凹凸の発生を低減したシリサイド層を形成することができる。
【００１９】
シリサイド層を形成する第２の多結晶シリコン膜２５については、膜質改善に取り組み、シリサイド層と格子定数のミスマッチが少ない結晶面方位を有した多結晶シリコン膜が必要であることを案出した。例えば、シリサイド層がコバルトシリサイド層である場合には、特に、シリコン結晶面方位（１１１）は、格子定数が３１．８３ｎｍであり、格子定数が３０．８０ｎｍであるコバルトシリサイド結晶面方位（１１１）とのミスマッチが少なく、コバルトシリサイドの形成を良好に行なうことができる。そこで、シリサイド層を形成する第２の多結晶シリコン膜２５として、シリコン結晶面方位（１１１）に配向し易い多結晶シリコン膜とすることが必要であり、この多結晶シリコン膜の形成手法として、非結晶シリコン膜を熱処理により結晶化する方法を案出した。
【００２０】
図３（ａ）に示すように、非結晶シリコン膜を結晶化させて形成した多結晶シリコン膜は、通常の多結晶シリコン膜に比べて、シリコン結晶面方位（１１１）が配向しやすい結果となっている。そして、このようなシリコン結晶面方位（１１１）が配向した第２の多結晶シリコン膜２５では、シリサイド反応が促進されて、シリコンの未反応が起こりにくくなり、図３（ｂ）の抵抗値特性に示すように、通常の多結晶シリコン膜よりも低抵抗なコバルトシリサイド層を形成することができる。
【００２１】
第２の多結晶シリコン膜２５を形成するには、第１の多結晶シリコン膜２２上に極めて薄く、均一な分離層２３を形成する必要がある。この分離層２３としては、例えば塩酸等の薬液処理によって膜厚０．２ｎｍ〜１．０ｎｍ程度に薄く形成された酸化膜層などが挙げられる。この分離層２３を有することで、ＣＶＤ法によって第２の多結晶シリコン膜２５を形成する際に、第１の多結晶シリコン膜２２を核として第２の多結晶シリコン膜２５が成長してしまうのを防止できる。
【００２２】
また、分離層２３は、高融点金属のシリサイド反応を制御することもできる。例えば分離層２３が酸化膜で形成されているときに、高融点金属としてコバルトを用いたコバルトシリサイド層の形成において、コバルト原子自身に酸化膜への還元能力がないことから、この酸化膜により第１の多結晶シリコン膜２２とのシリサイド反応を遮断して、第２の多結晶シリコン膜２５のみにシリサイド層を形成することができる。これにより、第２の多結晶シリコン膜２５の膜厚によって形成されるシリサイド層の厚さを制御することが可能となる。
【００２３】
続いて、図２に、図１で示した半導体装置に高融点金属を堆積したときのシリサイド反応の進行について示す。以下、シリサイド層を形成するための高融点金属として、コバルトを用いた例で説明する。
【００２４】
図２（ａ）に示すように、図１に示した半導体装置のゲート電極にコバルト２８が堆積されると、シリサイド反応が起こり、第２の多結晶シリコン膜２５にコバルトシリサイド層（ＣｏＳｉ２膜）２６が形成される。ここで、形成されたコバルトシリサイド層には、局所的にシリサイド反応の異なる箇所Ｇが存在している。
【００２５】
続いて、図２（ｂ）に示すように、シリサイド反応が進行して、分離層２３まで形成されたコバルトシリサイド層２６が複数箇所に存在する。
【００２６】
続いて、図２（ｃ）に示すように、さらにシリサイド反応が進行すると、分離層２３で遮断されるために第１の多結晶シリコン膜２２にはコバルトシリサイド層２６が形成されずに、第２の多結晶シリコン膜２５の未反応部分にコバルトシリサイド層２６が形成される。
【００２７】
ところで、特開平１０−２０９２９６号公報の『半導体装置及びその製造方法』では、「ゲート電極が、下層の多結晶シリコン膜と上層の非結晶シリコン膜とからなる２層膜構造」を開示しているが、本発明では、第１の多結晶シリコン膜と、その上方に第１の多結晶シリコン膜とは結晶状態の異なる第２の多結晶シリコン膜との２層膜構造のゲート電極を提案しており、上層を多結晶シリコン膜で構成している点で異なる。
【００２８】
また、特開平７−３７９９２号公報の『半導体装置の製造方法』では、「素子分離領域及びゲート絶縁膜が形成された半導体基板上にアモルファスシリコン層を形成する工程と、…、熱処理することによって前記アモルファスシリコン層を多結晶シリコン層にする工程と、この多結晶シリコン層上に金属シリサイド層を形成した後、…」を開示しているが、本発明では、ゲート絶縁膜上に第１の多結晶シリコン膜を形成した後、非結晶シリコン膜を堆積し、熱処理によって非結晶シリコン膜を結晶化させて第２の多結晶シリコン膜を形成して、２層構造のゲート電極とする点が異なる。即ち、本発明が解決しようとしている問題の１つであるシリサイド反応の制御は、２層構造ならではの発明であり、特開平７−３７９９２号公報で記載されている単層構造のゲート電極とは、明らかにその構成が異なる。
【００２９】
次に、添付図面を参照しながら、本発明の半導体装置及びその製造方法の骨子を踏まえた諸実施形態について説明する。
【００３０】
本実施形態では、半導体装置としてＣＭＯＳ型トランジスタを開示する。
図４は、本発明の実施形態におけるＣＭＯＳ型トランジスタの概略構成図である。
【００３１】
−本実施形態のＣＭＯＳ型トランジスタの構成−
本実施形態のＣＭＯＳ型トランジスタは、図４に示すように、シリコン（Ｓｉ）からなる半導体基板１と、ＮＭＯＳトランジスタ１００とＰＭＯＳトランジスタ２００との素子活性領域を画定するＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）２と、ＮＭＯＳトランジスタ１００を作製する領域に形成されたＰ型ウェル３と、ＰＭＯＳトランジスタ２００を作製する領域に形成されたＮ型ウェル４と、半導体基板１上に形成されたゲート絶縁膜５と、ゲート絶縁膜５上に所定形状で形成されたゲート電極６と、ゲート電極６の側壁に保護膜として形成されたサイドウォール７と、ＮＭＯＳトランジスタ１００を作製する領域の半導体基板１の表層に形成されたソース８及びドレイン９と、ＰＭＯＳトランジスタ２００を作製する領域の半導体基板１の表層に形成されたソース１０及びドレイン１１と、各配線層を電気的に絶縁分離する層間絶縁膜１２と、層間絶縁膜１２中のコンタクトホールに埋め込まれたタングステン・プラグ１３とを備えている。
【００３２】
ゲート電極６は、第１の多結晶シリコン膜２２と、第１の多結晶シリコン膜２２上に極めて薄く、かつ均一に形成されたケミカル酸化膜（分離層）２３と、ケミカル酸化膜２３上に形成され、コバルトシリサイド層（ＣｏＳｉ２層）２６が形成されている第２の多結晶シリコン膜２５とで形成されている。また、本実施形態においては、第２の多結晶シリコン膜２５が全てコバルトシリサイド層２６となってもよい。
【００３３】
第２の多結晶シリコン膜２５は、第１の多結晶シリコン膜２２と比べて、コバルトシリサイド層とマッチングがよいシリコン結晶面方位（１１１）を多く有し、また、結晶粒径が小さく形成されている。このように、第２の多結晶シリコン膜２５を形成することで、シリコンの未反応部を低減した良質なコバルトシリサイド層２６を形成することができるとともに、仮に局所的にシリサイド形成速度が異なった場合でも、第１の多結晶シリコン膜２２とのシリサイド反応よりも第２の多結晶シリコン膜２５の未反応部分とのシリサイド反応を早めることができ、コバルトシリサイド層と多結晶シリコン膜との界面の凹凸を少なくすることができる。
【００３４】
ケミカル酸化膜２３は、第２の多結晶シリコン膜２５と第１の多結晶シリコン膜２２とを分離するための分離層として形成されるものである。このケミカル酸化膜２３によって、第２の多結晶シリコン膜２５がコバルトとのシリサイド反応を起こし、局所的にその反応速度が異なる場合でも、第１の多結晶シリコン膜２２とのシリサイド反応をブロックしてシリサイド層の形成を均一に制御することができる。
【００３５】
また、ＮＭＯＳトランジスタ１００のソース８とドレイン９及びＮＭＯＳトランジスタ２００のソース１０とドレイン１１には、その表面にコバルトシリサイド層８ｂ、９ｂ、１０ｂ、１１ｂが形成されており、本実施形態のＣＭＯＳトランジスタはサリサイド（Ｓｅｌｆ　Ａｌｉｇｎ　Ｓｉｌｉｃｉｄｅ）構造で形成されている。
【００３６】
−本実施形態におけるＣＭＯＳ型トランジスタの第１の製造方法−
次に、本発明の実施形態におけるＣＭＯＳ型トランジスタの第１の製造方法を説明する。
図５〜図７は、図４におけるＣＭＯＳ型トランジスタの第１の製造方法を工程順に示した概略断面図である。
【００３７】
まず、図５（ａ）に示すように、シリコン（Ｓｉ）からなる半導体基板１に、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）２を形成して素子活性領域を画定した後、ＮＭＯＳトランジスタ１００を作製する領域に、例えばホウ素（Ｂ）を注入してＰ型ウェル３を形成し、さらに、ＰＭＯＳトランジスタ２００を作製する領域に、例えば砒素（Ａｓ）を注入してＮ型ウェル４を形成する。
【００３８】
続いて、半導体基板１の表面を温度８５０℃〜１０５０℃の温度条件で高温加熱して、シリコン酸化膜（ＳｉＯ２膜）２１を膜厚５ｎｍ〜１０ｎｍで形成する。その後、シリコン酸化膜２１上に、ＣＶＤ法にて第１の多結晶シリコン膜２２を膜厚１００ｎｍ〜２００ｎｍで堆積する。
【００３９】
続いて、図５（ｃ）に示すように、過酸化水素水等の薬液処理をおこなって、第１の多結晶シリコン膜２２上にケミカル酸化膜２３を膜厚０．２ｎｍ〜１．０ｎｍで形成する。薬液処理によってケミカル酸化膜２３を形成することにより、熱を加えることなく、膜厚が均一で、かつ極薄の膜を形成することができる。その後、ケミカル酸化膜２３上に、ＣＶＤ法にて非結晶シリコン膜（アモルファスシリコン膜）２４を膜厚５ｎｍ〜５０ｎｍで堆積する。
【００４０】
続いて、図５（ｄ）に示すように、フォトリソグラフィーにより非結晶シリコン膜２４上にレジストパターン３１を形成した後、レジストパターン３１をマスクとしてドライエッチングを行ない、所定形状からなる非結晶シリコン膜２４、ケミカル酸化膜２３及び第１の多結晶シリコン膜２２と、シリコン酸化膜２１からなるゲート絶縁膜５を形成する。
【００４１】
続いて、Ｏ２プラズマを用いた灰化処理等によりレジストパターン３１を除去した後、図６（ａ）に示すように、ＣＶＤ法により全面にシリコン酸化膜（ＴＥＯＳ）２７を膜厚１００ｎｍ〜２００ｎｍで堆積する。
【００４２】
続いて、図６（ｂ）に示すように、シリコン酸化膜２７の全面を反応性イオンエッチング（ＲＩＥ）等により異方性エッチング（エッチバック）し、シリコン酸化膜２７を非結晶シリコン膜２４、ケミカル酸化膜２３、第１の多結晶シリコン膜２２及びシリコン酸化膜２１の両側面のみに残してサイドウォール７を形成する。
【００４３】
続いて、図６（ｃ）に示すように、フォトリソグラフィーによりＰＭＯＳトランジスタ２００を作製する領域をマスクするレジストパターン３２を形成して、全面に砒素（Ａｓ）を加速エネルギー２ｋｅＶ〜１５ｋｅＶ、半導体基板１の表面に対する垂直方向からの傾斜角０°程度、ドーズ量１×１０１４／ｃｍ２〜８×１０１４／ｃｍ２の条件でイオン注入を行ない、Ｎ型拡散層８ａ、９ａを形成する。
【００４４】
続いて、Ｏ２プラズマを用いた灰化処理等によりレジストパターン３２を除去した後、図６（ｄ）に示すように、フォトリソグラフィーによりＮＭＯＳトランジスタ１００を作製する領域をマスクするレジストパターン３３を形成して、全面にリン（Ｐ）を加速エネルギー１５ｋｅＶ〜２５ｋｅＶ、傾斜角０°程度、ドーズ量２×１０１３／ｃｍ２〜８×１０１４／ｃｍ２の条件でイオン注入を行ない、Ｐ型拡散層１０ａ、１１ａを形成する。
【００４５】
続いて、Ｏ２プラズマを用いた灰化処理等によりレジストパターン３３を除去した後、図７（ａ）に示すように、半導体基板１の表面を温度９５０℃〜１０５０℃、時間１０秒のアニールを行なって、イオン注入した不純物の活性化を行なうとともに、非結晶シリコン膜２４を結晶化して、第１の多結晶シリコン膜２２とは結晶粒径や配向性の異なる第２の多結晶シリコン膜２５を形成する。
【００４６】
続いて、図７（ｂ）に示すように、スパッタリング法により全面に高融点金属膜であるコバルト薄膜（Ｃｏ薄膜）２８を膜厚５ｎｍ〜１５ｎｍで堆積する。また、このとき、不図示のキャップ層としての窒化チタン膜（ＴｉＮ）も堆積する。
【００４７】
続いて、図７（ｃ）に示すように、２段階アニールによってコバルトシリサイド層８ｂ、９ｂ、１０ｂ、１１ｂ、２６を自己整合的に形成する。ここで、２段階アニールによるコバルトシリサイド層８ｂ、９ｂ、１０ｂ、１１ｂ、２６の形成は、例えば１番目のアニールとして温度５２０℃、時間３０秒のアニールを行なった後、アンモニア過水等を用いて未反応なコバルト薄膜２８と不図示の窒化チタン膜（ＴｉＮ）を除去し、２番目のアニールとして温度８４０℃、時間３０秒のアニールを行なう。これにより、第１の多結晶シリコン膜２２、ケミカル酸化膜２３、コバルトシリサイド層２６を上面に有する第２の多結晶シリコン膜２５からなるゲート電極６が形成される。さらに、ＮＭＯＳトランジスタ１００を作製する領域には、Ｎ型拡散層８ａの上面にコバルトシリサイド層８ｂを備えるソース８と、Ｎ型拡散層９ａの上面にコバルトシリサイド層９ｂを備えるドレイン９とが形成され、ＰＭＯＳトランジスタ２００を作製する領域には、Ｐ型拡散層１０ａの上面にコバルトシリサイド層１０ｂを備えるソース１０と、Ｐ型拡散層１１ａの上面にコバルトシリサイド層１１ｂを備えるドレイン１１とが形成される。
【００４８】
続いて、図７（ｄ）に示すように、ＣＶＤ法によって層間絶縁膜１２を堆積し、ドライエッチングにより層間絶縁膜１２中に引き出し電極用のコンタクトホールを形成する。そして、ＣＶＤ法によって全面にタングステン（Ｗ）を堆積させた後、ＣＭＰで表面を研磨し、コンタクトホールに埋め込まれたタングステン・プラグ１３を形成する。
【００４９】
しかる後に、タングステン・プラグ１３に接続する引き出し電極を形成した後、さらに、デバイスを保護するための表面保護膜（パシベーション保護膜）を形成して、本実施形態のＣＭＯＳ型トランジスタを完成させる。
【００５０】
−本実施形態におけるＣＭＯＳ型トランジスタの第２の製造方法−
次に、本発明の実施形態におけるＣＭＯＳ型トランジスタの第２の製造方法を説明する。第２の製造方法では、高温加熱を行なって非結晶シリコン膜２４を結晶化して第２の多結晶シリコン膜２５の形成を、レジストを用いてパターニングする前に行なったものである。なお、第１の製造方法で説明した構成要素等については同符号を記す。
【００５１】
第２の製造方法では、まず図５（ａ）〜（ｃ）の各工程を経る。
【００５２】
続いて、図８（ａ）に示すように、半導体基板１の表面を温度９５０℃〜１０５０℃、時間１０秒のアニールを行なって、非結晶シリコン膜２４を結晶化して、第１の多結晶シリコン膜２２とは結晶粒径や配向性の異なる第２の多結晶シリコン膜２５を形成する。
【００５３】
続いて、図８（ｂ）に示すように、フォトリソグラフィーにより第２の多結晶シリコン膜２５上にレジストパターン３１を形成した後、レジストパターン３１をマスクとしてドライエッチングを行ない、所定形状からなる第２の多結晶シリコン膜２５、ケミカル酸化膜２３及び第１の多結晶シリコン膜２２と、シリコン酸化膜２１からなるゲート絶縁膜５を形成する。
【００５４】
続いて、Ｏ２プラズマを用いた灰化処理等によりレジストパターン３１を除去した後、図８（ｃ）に示すように、ＣＶＤ法により全面にシリコン酸化膜（ＴＥＯＳ）２７を膜厚１００ｎｍ〜２００ｎｍで堆積する。
【００５５】
続いて、図８（ｄ）に示すように、シリコン酸化膜２７の全面を反応性イオンエッチング（ＲＩＥ）等により異方性エッチング（エッチバック）し、シリコン酸化膜２７を第２の多結晶シリコン膜２５、ケミカル酸化膜２３、第１の多結晶シリコン膜２２及びシリコン酸化膜２１の両側面のみに残してサイドウォール７を形成する。
【００５６】
続いて、図９（ａ）に示すように、フォトリソグラフィーによりＰＭＯＳトランジスタ２００を作製する領域をマスクするレジストパターン３２を形成して、全面に砒素（Ａｓ）を加速エネルギー２ｋｅＶ〜１５ｋｅＶ、傾斜角０°程度、ドーズ量１×１０１４／ｃｍ２〜８×１０１４／ｃｍ２の条件でイオン注入を行ない、Ｎ型拡散層８ａ、９ａを形成する。
【００５７】
続いて、Ｏ２プラズマを用いた灰化処理等によりレジストパターン３２を除去した後、図９（ｂ）に示すように、フォトリソグラフィーによりＮＭＯＳトランジスタ１００を作製する領域をマスクするレジストパターン３３を形成して、全面にリン（Ｐ）を加速エネルギー１５ｋｅＶ〜２５ｋｅＶ、傾斜角０°程度、ドーズ量２×１０１３／ｃｍ２〜８×１０１４／ｃｍ２の条件でイオン注入を行ない、Ｐ型拡散層１０ａ、１１ａを形成する。
【００５８】
続いて、Ｏ２プラズマを用いた灰化処理等によりレジストパターン３３を除去した後、図９（ｃ）に示すように、半導体基板１の表面を温度９５０℃〜１０５０℃、時間１０秒のアニールを行なって、イオン注入した不純物の活性化を行なう。
【００５９】
続いて、図７（ｂ）〜図７（ｄ）の各工程を経る。
【００６０】
しかる後に、タングステン・プラグ１３に接続する引き出し電極を形成した後、さらに、デバイスを保護するための表面保護膜（パシベーション保護膜）を形成して、本実施形態のＣＭＯＳ型トランジスタを完成させる。
【００６１】
本実施形態においては、高融点金属シリサイドとして、コバルトシリサイドを用いたものを開示しているが、本発明はこれに限定されるものではなく、例えばチタンシリサイド、ニッケルシリサイド、白金シリサイドを適用することも可能である。また、第２の多結晶シリコン膜２５の膜厚を、例えばコバルトシリサイドであればその厚さの３．５倍以下、チタンシリサイドであればその厚さの２．５倍以下、ニッケルシリサイドであればその厚さの３．６倍以下、白金シリサイドであればその厚さの２．０倍以下とすると、第２の多結晶シリコン膜２５の膜厚によって形成されるシリサイドの膜厚を制御することができる。
【００６２】
また、本実施形態においては、第２の多結晶シリコン膜２５と第１の多結晶シリコン膜２２との結晶面方位、結晶粒径を異ならしめるために形成される分離層として、ケミカル酸化膜２３を用いたものを開示しているが、本発明はこれに限定されるものではなく、多結晶シリコン膜以外のもので形成され、前述の主機能を満足するものであれば適用することが可能であり、例えば、導電体等からなるもので形成されていてもよい。
【００６３】
−本実施形態のＣＭＯＳ型トランジスタの特性検証結果−
図１０は、本実施形態のＣＭＯＳ型トランジスタにおけるゲート電極に形成されたコバルトシリサイド層の表面図である。比較のために、多結晶シリコン膜の単層における場合の表面図も掲載する。この図１０により、単層の多結晶シリコン膜の場合には、シリサイド層中にシリコンの未反応による形成不良が存在するが、多結晶シリコン膜を２層とした本実施形態のＣＭＯＳ型トランジスタでは、この形成不良が見当たらず、シリサイド層を良好に形成することができることが実証できた。
【００６４】
図１１は、本実施形態のＣＭＯＳ型トランジスタにおけるゲート電極に形成されたコバルトシリサイド層の抵抗値の特性図である。図１２に示した従来例におけるＣＭＯＳ型トランジスタの場合と比較すると、１００ｎｍ（０．１μｍ）以下において、従来のＣＭＯＳ型トランジスタでは単位面積あたり１０Ω以上と急激に抵抗値が上昇してしまうのに対して、本実施形態のＣＭＯＳ型トランジスタでは、単位面積あたり６Ω以下となっており、シリサイド層の抵抗値の線幅依存性、いわゆる細線効果を抑制することができることが実証できた。また、第２の多結晶シリコン膜２５の膜厚に依存して、シリサイド層の抵抗値の変化（２５ｎｍと３５ｎｍ）が見られることから、第２の多結晶シリコン膜２５の膜厚によってシリサイド反応を制御することができることが実証できた。
【００６５】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６６】
（付記１）　半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを含み、
前記ゲート電極は、
前記ゲート絶縁膜上に形成された第１の多結晶シリコン膜と、
前記第１の多結晶シリコン膜の上方に形成され、当該第１の多結晶シリコン膜とは異なる結晶状態であり、少なくとも上層がシリサイド化されてなる第２の多結晶シリコン膜と
を有することを特徴とする半導体装置。
【００６７】
（付記２）　前記第１の多結晶シリコン膜と前記第２の多結晶シリコン膜との間に、前記第１の多結晶シリコン膜のシリサイド化を遮断する分離層を有することを特徴とする付記１に記載の半導体装置。
【００６８】
（付記３）　前記異なる結晶状態とは、前記第１の多結晶シリコン膜と前記第２の多結晶シリコン膜との結晶面方位を異ならしめることであることを特徴とする付記１又は２に記載の半導体装置。
【００６９】
（付記４）　前記第２の多結晶シリコン膜のシリコン結晶面方位（１１１）の比率が前記第１の多結晶シリコン膜のものよりも大きいことを特徴とする付記３に記載の半導体装置。
【００７０】
（付記５）　前記異なる結晶状態とは、前記第１の多結晶シリコン膜と前記第２の多結晶シリコン膜との結晶粒径を異ならしめることであることを特徴とする付記１又は２に記載の半導体装置。
【００７１】
（付記６）　前記第２の多結晶シリコン膜の結晶粒径が前記第１の多結晶シリコン膜のものよりも小さいことを特徴とする付記５に記載の半導体装置。
【００７２】
（付記７）　前記シリサイド化により、コバルトシリサイド層、チタンシリサイド層、ニッケルシリサイド層、白金シリサイド層のいずれかの層が前記第２の多結晶シリコン膜に形成されていることを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
【００７３】
（付記８）　半導体基板上にゲート絶縁膜を介して第１の多結晶シリコン膜を形成する第１の工程と、
前記第１の多結晶シリコン膜の上方に当該第１の多結晶シリコン膜とは結晶状態が異なる第２の多結晶シリコン膜を形成する第２の工程と、
前記第２の多結晶シリコン膜の少なくとも上方をシリサイド化し、前記第１の多結晶シリコン膜と前記シリサイド化された前記第２の多結晶シリコン膜とを有するゲート電極を形成する第３の工程と
を含むことを特徴とする半導体装置の製造方法。
【００７４】
（付記９）　前記第１の工程の後、前記第２の工程の前に、前記第１の多結晶シリコン膜上に、当該第１の多結晶シリコン膜のシリサイド化を遮断する分離層を形成する工程を有することを特徴とする付記８に記載の半導体装置の製造方法。
【００７５】
（付記１０）　前記異なる結晶状態とは、前記第１の多結晶シリコン膜と前記第２の多結晶シリコン膜との結晶面方位を異ならしめることであることを特徴とする付記８又は９に記載の半導体装置の製造方法。
【００７６】
（付記１１）　前記第２の多結晶シリコン膜のシリコン結晶面方位（１１１）の比率を前記第１の多結晶シリコン膜のものよりも大きく形成することを特徴とする付記１０に記載の半導体装置の製造方法。
【００７７】
（付記１２）　前記異なる結晶状態とは、前記第１の多結晶シリコン膜と前記第２の多結晶シリコン膜との結晶粒径を異ならしめることであることを特徴とする付記８又は９に記載の半導体装置の製造方法。
【００７８】
（付記１３）　前記第２の多結晶シリコン膜の結晶粒径を前記第１の多結晶シリコン膜のものよりも小さく形成することを特徴とする付記１２に記載の半導体装置の製造方法。
【００７９】
（付記１４）　前記第２の工程は、非結晶シリコン膜を堆積した後に、前記非結晶シリコン膜に熱処理を加えて、当該非結晶シリコン膜を結晶化させて前記第２の多結晶シリコン膜を形成することを特徴とする付記８〜１３のいずれか１項に記載の半導体装置の製造方法。
【００８０】
（付記１５）　前記第２の多結晶シリコン膜の膜厚によって、前記シリサイド化を制御することを特徴とする付記８〜１４のいずれか１項に記載の半導体装置の製造方法。
【００８１】
（付記１６）　前記シリサイド化により、コバルトシリサイド層、チタンシリサイド層、ニッケルシリサイド層、白金シリサイド層のいずれかの層を前記第２の他結晶シリコン膜に形成することを特徴とする付記８〜１５のいずれか１項に記載の半導体装置の製造方法。
【００８２】
【発明の効果】
本発明によれば、シリサイド層をゲート電極に良好かつ均一に形成することができるため、細線効果によるゲート電極の抵抗値増加を抑制するとともに、ゲート電極の抵抗ばらつきを低減させ、かつゲート絶縁膜の劣化を防止する信頼性の高い半導体装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の主要原理を説明する概略図である。
【図２】図１に示した半導体装置のゲート電極におけるシリサイド反応を示した概略図である。
【図３】各種シリコン膜の特性図である。
【図４】本発明の実施形態におけるＣＭＯＳ型トランジスタの概略断面図である。
【図５】図４に示した実施形態におけるＣＭＯＳ型トランジスタの第１の製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、図４に示した実施形態におけるＣＭＯＳ型トランジスタの第１の製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、図４に示した実施形態におけるＣＭＯＳ型トランジスタの第１の製造方法を工程順に示す概略断面図である。
【図８】図４に示した実施形態におけるＣＭＯＳ型トランジスタの第２の製造方法を工程順に示す概略断面図である。
【図９】図５に引き続き、図４に示した実施形態におけるＣＭＯＳ型トランジスタの第２の製造方法を工程順に示す概略断面図である。
【図１０】多結晶シリコン膜に形成されたシリサイド層の表面状態を示す顕微鏡写真である。
【図１１】本実施形態のＣＭＯＳ型トランジスタにおけるゲート電極に形成されたコバルトシリサイド層の抵抗値の特性図である。
【図１２】従来の半導体装置のゲート電極上にコバルトシリサイド層（ＣｏＳｉ２層）を形成したときのその抵抗値の特性図である。
【図１３】多結晶シリコン膜に形成されたコバルトシリサイド層の形成不良箇所の表面状態を示す顕微鏡写真である。
【図１４】多結晶シリコン膜に形成されたコバルトシリサイド層の表面状態を示す顕微鏡写真である。
【符号の説明】
１　半導体基板
２　ＳＴＩ
３　Ｐ型ウェル
４　Ｎ型ウェル
５　ゲート絶縁膜
６　ゲート電極
７　サイドウォール
８　ソース
８ａ　Ｎ型拡散層
８ｂ　コバルトシリサイド層（ＣｏＳｉ２層）
９　ドレイン
９ａ　Ｎ型拡散層
９ｂ　コバルトシリサイド層（ＣｏＳｉ２層）
１０　ソース
１０ａ　Ｐ型拡散層
１０ｂ　コバルトシリサイド層（ＣｏＳｉ２層）
１１　ドレイン
１１ａ　Ｐ型拡散層
１１ｂ　コバルトシリサイド層（ＣｏＳｉ２層）
１２　層間絶縁膜
１３　タングステン・プラグ
２１　シリコン酸化膜（ＳｉＯ２膜）
２２　第１の多結晶シリコン膜
２３　ケミカル酸化膜
２４　非結晶シリコン膜（アモルファスシリコン膜）
２５　第２の多結晶シリコン膜
２６　コバルトシリサイド層（ＣｏＳｉ２膜）
２７　シリコン酸化膜（ＴＥＯＳ）
２８　コバルト薄膜（Ｃｏ薄膜）
３１、３２、３３　レジストパターン
１００　ＮＭＯＳトランジスタ
２００　ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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