(57)【要約】【課題】  第１素子分離膜に隣接した第１活性領域上に低電圧ゲート絶縁膜を形成するためにパッド絶縁膜を除去したとき第１素子分離膜の縁領域に形成されるリセスされた領域（凹み領域）の深さを最小化でき、かつ第２素子分離膜の縁領域に凹み領域が形成されることを完全に防止することができる半導体素子の製造方法及び半導体素子を提供する。【解決手段】  半導体基板の第１領域上にパッド絶縁膜、第２領域上に前記パッド絶縁膜より厚い初期高電圧ゲート絶縁膜を形成し、第１領域内に前記パッド絶縁膜を貫通しながら半導体基板内に埋めたてた第１素子分離膜、第２領域内に前記初期高電圧ゲート絶縁膜を貫通しながら半導体基板内に埋めたてた第２素子分離膜を形成する。【選択図】      図１１
2004221601.tif 000002
【特許請求の範囲】
【請求項１】
低電圧領域及び高電圧領域を有する半導体基板を準備する工程と、
前記高電圧領域内の前記半導体基板及び前記低電圧領域内の前記半導体基板上に各々初期高電圧ゲート絶縁膜及びこの初期高電圧ゲート絶縁膜より薄いパッド絶縁膜を形成する工程と、
前記パッド絶縁膜及び前記初期高電圧ゲート絶縁膜上に複数個のハードマスクパターンを形成する工程と、
前記ハードマスクパターンをエッチングマスクとして用いて前記パッド絶縁膜、前記初期高電圧ゲート絶縁膜及び前記半導体基板をエッチングして前記低電圧領域内に第１活性領域を画定する第１トレンチ領域及び前記高電圧領域内に第２活性領域を画定する第２トレンチ領域を形成する工程と、
前記第１及び第２トレンチ領域内に各々第１及び第２素子分離膜を形成する工程と、
前記ハードマスクパターン及び前記パッド絶縁膜を除去して前記第１活性領域及び前記初期高電圧ゲート絶縁膜を露出させる工程と、
前記露出した第１活性領域上に前記初期高電圧ゲート絶縁膜より薄い低電圧ゲート絶縁膜を形成する工程とを含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記低電圧領域は低電圧ＭＯＳトランジスタ領域に該当し、前記高電圧領域は高電圧ＭＯＳトランジスタ領域に該当することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記低電圧領域はセルアレイ領域に該当し、前記高電圧領域は周辺回路領域の高電圧ＭＯＳトランジスタ領域に該当することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記初期高電圧ゲート絶縁膜及び前記パッド絶縁膜を形成する工程は、
前記半導体基板の全面上に初期高電圧ゲート酸化膜を形成する工程と、
前記低電圧領域内の前記初期高電圧ゲート酸化膜を選択的に除去して前記低電圧領域内の前記半導体基板を露出させる工程と、
前記低電圧領域内の前記初期高電圧ゲート酸化膜が除去された半導体基板を熱酸化させて前記露出した半導体基板上に前記初期高電圧ゲート酸化膜より薄いパッド酸化膜を形成する工程とを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記初期高電圧ゲート酸化膜は熱酸化膜で形成することを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記ハードマスクパターンを形成する工程は、
前記初期高電圧ゲート絶縁膜及び前記パッド絶縁膜を有する半導体基板の全面上にハードマスク膜を形成する工程と、
前記ハードマスク膜をパターニングする工程とを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記ハードマスク膜は、下部ハードマスク膜及び上部ハードマスク膜を順に積層させて形成することを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記下部ハードマスク膜は、前記初期高電圧ゲート絶縁膜、前記パッド絶縁膜及び前記半導体基板に対してエッチング選択比を有する第１物質膜で形成し、前記上部ハードマスク膜は前記半導体基板に対してエッチング選択比を有する第２物質膜で形成することを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項９】
前記第１物質膜はシリコン窒化膜で形成し、前記第２物質膜はシリコン酸化膜で形成することを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記ハードマスク膜は、前記初期高電圧ゲート絶縁膜、前記パッド絶縁膜及び前記半導体基板に対してエッチング選択比を有する単一物質膜で形成することを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項１１】
前記単一物質膜はシリコン窒化膜で形成することを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記第１及び第２素子分離膜を形成する工程は、
前記第１及び第２トレンチ領域を有する半導体基板の全面上に前記トレンチ領域を埋める絶縁膜を形成する工程と、
前記ハードマスクパターンが露出するまで前記絶縁膜を平坦化させる工程とを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１３】
前記第１及び第２素子分離膜を形成する前に、前記第１及び第２トレンチ領域の内壁に熱酸化膜を形成する工程をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１４】
前記低電圧ゲート絶縁膜は熱酸化膜で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１５】
前記低電圧ゲート絶縁膜を有する半導体基板の全面上に第１導電膜を形成する工程と、
前記第１導電膜をパターニングして前記第１活性領域を横切る低電圧ゲート電極及び前記第２活性領域を横切る高電圧ゲート電極を形成する工程とをさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１６】
前記低電圧ゲート絶縁膜を有する半導体基板の全面上に第１導電膜を形成する工程と、
前記第１導電膜をパターニングして前記第１活性領域を覆う浮遊ゲートパターン及び前記高電圧領域を覆うメインゲートパターンを形成する工程と、
前記浮遊ゲートパターン及び前記メインゲートパターンを有する半導体基板の全面上にゲート層間絶縁膜及び第２導電膜を順に形成する工程と、
前記第２導電膜、前記ゲート層間絶縁膜、前記浮遊ゲートパターン及び前記メインゲートパターンをパターニングして、前記低電圧領域内に前記第１活性領域を横切る制御ゲート電極と共にこの制御ゲート電極と前記低電圧ゲート絶縁膜間に介在した浮遊ゲートを形成すると同時に、前記高電圧領域内に前記第２活性領域を横切りながら順に積層したメインゲート電極及びダミーゲート電極を形成する工程とをさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１７】
前記第１及び第２トレンチ領域を形成する前に、
前記ハードマスクパターンの側壁上にスペーサを形成する工程をさらに含み、前記第１及び第２トレンチ領域は前記ハードマスクパターン及び前記スペーサをエッチングマスクとして用いて前記半導体基板をエッチングすることによって形成され、前記スペーサは前記第１及び第２素子分離膜を形成する前に除去されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１８】
低電圧ＭＯＳトランジスタ領域及び高電圧ＭＯＳトランジスタ領域を有する半導体基板を準備する工程と、
前記半導体基板の全面上に初期高電圧ゲート酸化膜を形成する工程と、
前記初期高電圧ゲート酸化膜をパターニングして前記低電圧ＭＯＳトランジスタ領域内の前記半導体基板を露出させる工程と、
前記低電圧ＭＯＳトランジスタ領域内の前記露出した半導体基板上に前記初期高電圧ゲート酸化膜より薄いパッド酸化膜を形成する工程と、
前記パッド酸化膜を有する半導体基板の全面上に複数個のハードマスクパターンを形成する工程と、
前記ハードマスクパターンの側壁上にスペーサを形成する工程と、
前記ハードマスクパターン及び前記スペーサをエッチングマスクとして用いて前記パッド酸化膜、前記初期高電圧ゲート酸化膜及び前記半導体基板をエッチングして前記低電圧ＭＯＳトランジスタ領域内に第１活性領域を画定する第１トレンチ領域及び前記高電圧ＭＯＳトランジスタ領域内に第２活性領域を画定する第２トレンチ領域を形成する工程と、
前記スペーサを除去する工程と、
前記スペーサが除去された半導体基板の全面上に前記第１及び第２トレンチ領域を埋める絶縁膜を形成する工程と、
前記ハードマスクパターンが露出するまで前記絶縁膜を平坦化させて前記第１及び第２トレンチ領域内に各々第１及び第２素子分離膜を形成する工程と、
前記ハードマスクパターン及び前記パッド酸化膜を除去して前記第１活性領域及び前記初期高電圧ゲート酸化膜を露出させる工程と、
前記露出した第１活性領域上に前記初期高電圧ゲート酸化膜より薄い低電圧ゲート酸化膜を形成する工程とを含むことを特徴とする半導体素子の製造方法。
【請求項１９】
前記スペーサは、シリコン酸化膜またはシリコン窒化膜で形成することを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２０】
前記スペーサの形成前に、前記ハードマスクパターンをエッチングマスクとして用いて前記パッド酸化膜、前記初期高電圧ゲート酸化膜及び前記半導体基板をエッチングして前記低電圧ＭＯＳトランジスタ領域内に第１活性領域を画定する第１リセスされた領域及び前記高電圧ＭＯＳトランジスタ領域内に第２活性領域を画定する第２リセスされた領域を形成し、前記スペーサは前記ハードマスクパターンの側壁と共に前記第１及び第２リセスされた領域の側壁を覆うように形成され、前記第１及び第２トレンチ領域は前記ハードマスクパターン及び前記スペーサをエッチングマスクとして用いて前記半導体基板をエッチングすることによって形成され、
前記第１及び第２トレンチ領域を埋める前記絶縁膜の形成前に、前記スペーサが除去された半導体基板を熱酸化させて前記第１及び第２リセスされた領域の内壁及び前記第１及び第２トレンチ領域の内壁に熱酸化膜を形成することをさらに含むことを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２１】
前記スペーサは、熱酸化膜、ＣＶＤ酸化膜またはＣＶＤ窒化膜で形成することを特徴とする請求項２０に記載の半導体素子の製造方法。
【請求項２２】
低電圧領域及び高電圧領域を有する半導体基板と、
前記低電圧領域内の前記半導体基板の所定領域に形成されて第１活性領域を画定する第１素子分離膜と、
前記高電圧領域内の前記半導体基板の所定領域に形成されて第２活性領域を画定する第２素子分離膜と、
前記第１活性領域上に形成された低電圧ゲート絶縁膜と、
前記第２活性領域上に形成されて前記低電圧ゲート絶縁膜より厚い高電圧ゲート絶縁膜とを含み、
前記第２素子分離膜の上部面は前記高電圧ゲート絶縁膜の上部面より高く、前記高電圧ゲート絶縁膜と前記第２素子分離膜間の段差部位は前記高電圧ゲート絶縁膜の上部面より低い如何なるリセスされた領域のないプロファイルを有し、前記段差部位は前記第２活性領域の縁コーナを通過する垂直軸からこれと隣接した前記第２素子分離膜に向けて離隔された地点に位置することを特徴とする半導体素子。
【請求項２３】
前記低電圧ゲート絶縁膜上に形成されて前記第１活性領域を横切る低電圧ゲート電極と、
前記高電圧ゲート絶縁膜上に形成されて前記第２活性領域を横切る高電圧ゲート電極とをさらに含むことを特徴とする請求項２２に記載の半導体素子。
【請求項２４】
前記低電圧領域はメモリセル領域であることを特徴とする請求項２２に記載の半導体素子。
【請求項２５】
前記低電圧ゲート絶縁膜はトンネル酸化膜であることを特徴とする請求項２４に記載の半導体素子。
【請求項２６】
前記低電圧ゲート絶縁膜上部に形成されて前記第１活性領域を横切る制御ゲート電極と、
前記制御ゲート電極と前記低電圧ゲート絶縁膜間に介在した浮遊ゲートと、
前記高電圧ゲート絶縁膜上部に形成されて前記第２活性領域を横切るメインゲート電極と、
前記メインゲート電極上部に積層されたダミーゲート電極と、
前記浮遊ゲートと前記制御ゲート電極間に介在したゲート層間絶縁膜とをさらに含むことを特徴とする請求項２５に記載の半導体素子。
【請求項２７】
前記第１素子分離膜と前記半導体基板間及び前記第２素子分離膜と前記半導体基板間に介在した熱酸化膜をさらに含むことを特徴とする請求項２２に記載の半導体素子。
【請求項２８】
前記第１素子分離膜の縁領域は、前記低電圧ゲート絶縁膜の上部面より低いことを特徴とする請求項２２に記載の半導体素子。
【請求項２９】
低電圧領域及び高電圧領域を有する半導体基板と、
前記低電圧領域内の前記半導体基板の所定領域に形成されて突出した縁表面を有する第１活性領域を画定する第１トレンチ領域と、
前記第１トレンチ領域と前記第１活性領域間に介在し、前記第１活性領域の前記突出した縁表面から下部に延びた第１傾斜面を有する第１傾斜した領域と、
前記高電圧領域内の前記半導体基板の所定領域に形成されて平らな表面を有する第２活性領域を画定する第２トレンチ領域と、
前記第２トレンチ領域と前記第２活性領域間に形成され、前記第２活性領域の縁コーナから下部に延びた第２傾斜面を有する第２傾斜した領域と、
前記第１傾斜面を覆って前記第１トレンチ領域を埋める第１素子分離膜と、
前記第２傾斜面を覆って前記第２トレンチ領域を埋める第２素子分離膜と、
前記第１活性領域上に形成され、前記第１素子分離膜の上部面より低い上部面を有する低電圧ゲート絶縁膜と、
前記第２活性領域上に形成され、前記第２素子分離膜の上部面より低い平らな上部面を有して前記低電圧ゲート絶縁膜より厚い高電圧ゲート絶縁膜とを含み、
前記低電圧ゲート絶縁膜及び前記高電圧ゲート絶縁膜の上部面はいかなるリセスされた領域のないプロファイルを有することを特徴とする半導体素子。
【請求項３０】
前記第１活性領域の前記突出した縁表面上の前記低電圧ゲート絶縁膜は、前記第１活性領域の中心部上の前記低電圧ゲート絶縁膜より薄いことを特徴とする請求項２９に記載の半導体素子。
【請求項３１】
前記低電圧ゲート絶縁膜の上部面の縁を通過する垂直軸は、前記第１傾斜した領域を通過することを特徴とする請求項２９に記載の半導体素子。
【請求項３２】
前記第１トレンチ領域の上部コーナと前記低電圧ゲート絶縁膜間の距離は、前記低電圧ゲート絶縁膜の厚さより大きいことを特徴とする請求項２９に記載の半導体素子。
【請求項３３】
前記低電圧ゲート絶縁膜上に形成されて前記第１活性領域を横切る低電圧ゲート電極と、
前記高電圧ゲート絶縁膜上に形成されて前記第２活性領域を横切る高電圧ゲート電極とをさらに含むことを特徴とする請求項２９に記載の半導体素子。
【請求項３４】
前記低電圧領域はメモリセル領域であることを特徴とする請求項２９に記載の半導体素子。
【請求項３５】
前記低電圧ゲート絶縁膜はトンネル酸化膜であることを特徴とする請求項３４に記載の半導体素子。
【請求項３６】
前記低電圧ゲート絶縁膜上部に形成されて前記第１活性領域を横切る制御ゲート電極と、
前記制御ゲート電極と前記低電圧ゲート絶縁膜間に介在した浮遊ゲートと、
前記浮遊ゲートと前記制御ゲート電極間に介在したゲート層間絶縁膜と、
前記高電圧ゲート絶縁膜上に形成されて前記第２活性領域を横切るメインゲート電極と、
前記メインゲート電極上部に積層されたダミーゲート電極とをさらに含むことを特徴とする請求項３５に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法及びそれにより製造された半導体素子に係り、特に多重ゲート絶縁膜を有する半導体素子の製造方法及びそれにより製造された半導体素子に関する。
【背景技術】
【０００２】
半導体素子の集積度が増加するにつれてトレンチ素子分離技術が広く用いられている。このトレンチ素子分離技術は半導体基板の所定領域をエッチングしてトレンチ領域を形成することと、そのトレンチ領域を埋める素子分離膜を形成することを含む。
【０００３】
図１ないし図３は、従来のトレンチ素子分離技術を説明するための断面図である。
【０００４】
図１を参照すれば、低電圧ＭＯＳトランジスタ領域Ａ及び高電圧ＭＯＳトランジスタ領域Ｂを有する半導体基板１上にパッド酸化膜３及びパッド窒化膜５を順に形成する。前記低電圧ＭＯＳトランジスタ領域Ａはフラッシュメモリ素子のセルアレイ領域またはフラッシュメモリ素子の周辺回路領域の一部分でありうる。前記パッド窒化膜５及びパッド酸化膜３をパターニングして前記半導体基板１の所定領域を露出させる。続いて、前記パターニングされたパッド窒化膜５をエッチングマスクとして用いて前記露出した半導体基板１をエッチングする。その結果、前記低電圧ＭＯＳトランジスタ領域Ａ内に第１トレンチ領域９ａが形成され、前記高電圧ＭＯＳトランジスタ領域Ｂ内に第２トレンチ領域９ｂが形成される。前記第１トレンチ領域９ａは前記低電圧ＭＯＳトランジスタ領域Ａ内に第１活性領域７ａを画定し、前記第２トレンチ領域９ｂは前記高電圧ＭＯＳトランジスタ領域Ｂ内に第２活性領域７ｂを画定する。前記第１及び第２トレンチ領域９ａ、９ｂ内に各々第１素子分離膜１１ａ及び第２素子分離膜１１ｂを形成する。この第１及び第２素子分離膜１１ａ、１１ｂはシリコン酸化膜で形成する。
【０００５】
図２を参照すれば、図１の前記パターニングされたパッド窒化膜５及び前記パターニングされたパッド酸化膜３を湿式エッチングして前記第１及び第２活性領域７ａ、７ｂを露出させる。その結果、前記第１及び第２素子分離膜１１ａ、１１ｂの縁領域に第１リセスされた領域１３、すなわち凹み領域（ｄｅｎｔ  ｒｅｇｉｏｎｓ）が形成される。続いて、前記第１リセスされた領域１３を有する半導体基板を熱酸化させて前記露出した活性領域７ａ、７ｂ上に第１ゲート酸化膜１５を形成する。この第１ゲート酸化膜１５は後続工程を実施する間残存し、高電圧ＭＯＳトランジスタのゲート絶縁膜の役割を有する。この第１ゲート酸化膜１５の厚さが増加するほど、前記第２活性領域７ｂの上部コーナ上の第１ゲート酸化膜１５の厚さは相対的に薄くなる。このような現象は薄い効果（ｔｈｉｎｎｉｎｇ  ｅｆｆｅｃｔ）と称する。
【０００６】
図３を参照すれば、前記低電圧ＭＯＳトランジスタ領域Ａ内の前記第１ゲート酸化膜１５を選択的に除去して前記第１活性領域７ａを露出させる。その結果、前記第１素子分離膜１１ａの縁領域に前記第１リセスされた領域１３よりさらに深い第２リセスされた領域１３ａが形成される。続いて、前記第２リセスされた領域１３ａを有する半導体基板を熱酸化させて前記第１活性領域７ａ上に前記第１ゲート酸化膜１５より薄い第２ゲート酸化膜１７を形成する。この時、前記第２活性領域７ｂ上の前記第１ゲート酸化膜１５はほとんど成長できない。したがって、前記第１ゲート酸化膜１５はそれの初期厚さとほとんど同一の厚さを有する。それにも拘わらず、前記第２素子分離膜１１ｂの縁領域に相変らず前記第１リセスされた領域１３が残存し、前記第１素子分離膜１１ａの縁領域には前記第１リセスされた領域１３よりさらに深い第２リセスされた領域１３ａが残存する。
【０００７】
前記第２ゲート酸化膜１７を含む半導体基板の全面上にゲート導電膜１９を形成する。結果的に、前記第１ゲート酸化膜１５は高電圧ＭＯＳトランジスタのゲート絶縁膜の役割を有し、前記第２ゲート酸化膜１７は低電圧ＭＯＳトランジスタのゲート絶縁膜の役割を有する。続いて、前記ゲート導電膜１９をパターニングして前記第１活性領域７ａの上部を横切る第１ゲート電極（図示せず）及び前記第２活性領域７ｂの上部を横切る第２ゲート電極（図示せず）を形成する。
【０００８】
前述したように従来の技術によれば、高電圧ＭＯＳトランジスタ領域内の第２素子分離膜の縁領域に第１リセスされた領域が形成され、低電圧ＭＯＳトランジスタ領域内の第１素子分離膜の縁領域には前記第１リセスされた領域よりさらに深い第２リセスされた領域が形成される。これにより、低電圧ＭＯＳトランジスタのサブスレッショルド特性（ｓｕｂ  ｔｈｒｅｓｈｏｌｄ  ｃｈａｒａｃｔｅｒｉｓｔｉｃ）はもちろん高電圧ＭＯＳトランジスタのサブスレッショルド特性も顕著に低下する。特に、前記第２活性領域７ｂの縁コーナを覆う前記第１ゲート絶縁膜１５の厚さは前記第２活性領域７ｂの中心部上に形成された前記第１ゲート絶縁膜１５の厚さに比べて相対的に薄いので、高電圧ＭＯＳトランジスタのゲート絶縁膜の耐圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）が顕著に低くなる。結果的に、高電圧ＭＯＳトランジスタの信頼性が低下する。
【０００９】
一方、前記リセスされた領域が形成されることを防止するために自己整列トレンチ素子分離技術（ｓｅｌｆ−ａｌｉｇｎｅｄ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ  ｔｅｃｈｎｉｑｕｅ）が提案されている。自己整列トレンチ素子分離技術は特許文献１に"半導体素子及びその製造方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅ  ａｎｄ  ｍａｎｕｆａｃｔｕｒｉｎｇ  ｍｅｔｈｏｄ  ｔｈｅｒｅｏｆ）"という題目で中村（Ｎａｋａｍｕｒａ）などにより開示されている。
【００１０】
図４ないし図７は、前記特許文献１に開示された自己整列トレンチ素子分離技術を説明するための断面図であって、図８は前記特許文献１による自己整列トレンチ素子分離技術で発生する問題点を説明するための平面図である。
【００１１】
図４を参照すれば、半導体基板２１上にゲート絶縁膜、第１浮遊ゲート膜及びシリコン窒化膜を順に形成する。これらシリコン窒化膜、第１浮遊ゲート膜及びゲート絶縁膜を連続的にパターニングして前記半導体基板２１の所定領域を露出させる。続いて、前記露出した半導体基板２１を選択的にエッチングして活性領域２２を画定するトレンチ領域２３を形成する。その結果、前記各活性領域２２上に順に積層したトンネル酸化膜２５、第１浮遊ゲートパターン２６ａ及び研磨阻止膜パターン４１が形成される。研磨阻止膜パターン４１上に前記トレンチ領域２３を埋める絶縁膜２４を形成する。
【００１２】
図５を参照すれば、前記研磨阻止膜パターン４１が露出するまで前記絶縁膜２４を平坦化させて前記トレンチ領域２３内に素子分離膜２４ａを形成する。続いて、露出した研磨阻止膜パターン４１を選択的に除去して前記第１浮遊ゲートパターン２６ａを露出させる。その結果、前記素子分離膜２４ａは前記第１浮遊ゲートパターン２６ａの上部面から相対的に突出される。これに加えて、前記素子分離膜２４ａの突出部は図５に示したように外側に傾斜した側壁を有する。言い換えれば、前記突出部の側壁は逆傾斜した形態を見せる。この逆傾斜した形態の側壁は後続工程の実施を難しくする。
【００１３】
図６を参照すれば、前記素子分離膜２４ａを等方性エッチングしてそれらの側壁プロファイルを内側に傾斜した形態に変換させる。その結果、図６に示したように前記素子分離膜２４ａの縁領域にリセスされた領域Ｒが形成される。ここで、前記等方性エッチング工程は前記リセスされた領域Ｒが前記トンネル酸化膜２５を露出させないように適切に遂行される。したがって、前記リセスされた領域ＲはＭＯＳトランジスタのサブスレッショルド特性に影響を与えない。
【００１４】
図７を参照すれば、前記リセスされた領域Ｒを有する半導体基板の全面上に第２浮遊ゲート膜を形成する。この第２浮遊ゲート膜をパターニングして前記活性領域２２を覆う第２浮遊ゲートパターン２６ｂを形成する。順に積層した前記第１及び第２浮遊ゲートパターン２６ａ、２６ｂは浮遊ゲートパターン２６を構成する。続いて、前記浮遊ゲートパターン２６を有する半導体基板の全面上にゲート層間絶縁膜（ｉｎｔｅｒ−ｇａｔｅ  ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）２７及び制御ゲート電極膜を順に形成する。
【００１５】
引続き、前記制御ゲート電極膜、ゲート層間絶縁膜２７及び浮遊ゲートパターン２６を連続的にパターニングして前記活性領域２２の上部を横切る制御ゲート電極２８と共に、この制御ゲート電極２８と前記活性領域２２間に介在した浮遊ゲート２６を形成する。この時、図８に示したように相互に隣接した前記制御ゲート電極２８間の前記素子分離膜２４ａの縁領域にストリンガ（ｓｔｒｉｎｇｅｒｓ）Ｓが形成される。このストリンガＳは図６に示した前記リセスされた領域Ｒに起因して形成される。このストリンガＳは前記第２浮遊ゲートパターン２６ｂの残余物（ｒｅｓｉｄｕｅ）に該当する。
【００１６】
以上のように従来のトレンチ素子分離技術及び従来の自己整列トレンチ素子分離技術によって製造された素子分離膜は多くの問題点を引き起こす。
【特許文献１】米国特許第６２２２２２５号
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明が解決しようとする技術的課題は、多重ゲート絶縁膜を有する半導体素子において高電圧ＭＯＳトランジスタのゲート絶縁膜と隣接した素子分離膜の縁にリセスされた領域が形成されることを防止することができる半導体素子の製造方法及びそれにより製造された半導体素子を提供することにある。
【００１８】
本発明が解決しようとする他の技術的課題は、多重ゲート絶縁膜を有する半導体素子において低電圧ＭＯＳトランジスタのゲート絶縁膜と隣接した素子分離膜の縁に形成されるリセスされた領域の深さを最小化させることができる半導体素子の製造方法及びそれにより製造された半導体素子を提供することにある。
【００１９】
本発明が解決しようとするさらに他の技術的課題は、多重ゲート絶縁膜を有する半導体素子において素子分離膜の縁にリセスされた領域が形成されることを根本的に防止することができる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
前記技術的課題を達成するために本発明は、多重ゲート絶縁膜を有する半導体素子の製造方法及びそれにより製造された半導体素子を提供する。前記半導体素子の製造方法は、半導体基板の第１領域及び第２領域上に各々パッド絶縁膜及びこのパッド絶縁膜より厚い初期高電圧ゲート絶縁膜（ａｎ  ｉｎｉｔｉａｌ  ｈｉｇｈｖｏｌｔａｇｅ  ｇａｔｅ  ｉｎｓｕｌａｔｉｏｎ  ｌａｙｅｒ）を形成した次に、前記第１及び第２領域内に各々前記パッド絶縁膜を貫通しながら前記半導体基板内に埋めたてた第１素子分離膜及び前記初期高電圧ゲート絶縁膜を貫通しながら前記半導体基板内に埋めたてた第２素子分離膜を形成することを特徴とする。したがって、前記第１素子分離膜に隣接した第１活性領域上に低電圧ゲート絶縁膜を形成するために前記パッド絶縁膜を除去するとき前記第１素子分離膜の縁領域に形成されるリセスされた領域（凹み領域）の深さを最小化でき、かつ前記第２素子分離膜の縁領域に凹み領域が形成されることを完全に防止することができる。
【００２１】
本発明の一様態によれば、多重ゲート絶縁膜を有する半導体素子の製造方法が提供される。この方法は低電圧領域及び高電圧領域を有する半導体基板を準備することを含む。前記高電圧領域内の前記半導体基板及び前記低電圧領域内の前記半導体基板上に各々初期高電圧ゲート絶縁膜及びこの初期高電圧ゲート絶縁膜より薄いパッド絶縁膜を形成する。このパッド絶縁膜及び初期高電圧ゲート絶縁膜上にハードマスクパターンを形成する。このハードマスクパターンをエッチングマスクとして用いて前記パッド絶縁膜、前記初期高電圧ゲート絶縁膜及び前記半導体基板をエッチングして前記低電圧領域及び前記高電圧領域内に各々第１トレンチ領域及び第２トレンチ領域を形成する。形成された第１トレンチ領域は前記低電圧領域内に第１活性領域を画定し、第２トレンチ領域は前記高電圧領域内に第２活性領域を画定する。この第１及び第２トレンチ領域内に各々第１及び第２素子分離膜を形成する。前記マスクパターン及び前記パッド絶縁膜を除去して前記第１活性領域及び前記初期高電圧ゲート絶縁膜を露出させる。続いて、露出した第１活性領域上に前記初期高電圧ゲート絶縁膜より薄い低電圧ゲート絶縁膜を形成する。
【００２２】
前記低電圧領域は低電圧ＭＯＳトランジスタ領域に該当し、前記高電圧領域は高電圧ＭＯＳトランジスタ領域に該当する。これとは違って、前記低電圧領域はセルアレイ領域に該当でき、前記高電圧領域は周辺回路領域の高電圧ＭＯＳトランジスタ領域に該当できる。
【００２３】
前記初期高電圧ゲート絶縁膜及び前記パッド絶縁膜を形成する方法は、前記半導体基板の全面上に初期高電圧ゲート酸化膜を形成することと、その初期高電圧ゲート酸化膜を選択的に除去して前記低電圧領域内の前記半導体基板を露出させることと、前記高電圧ゲート酸化膜が選択的に除去された半導体基板を熱酸化させて前記露出した半導体基板の表面にパッド酸化膜を形成することを含むことが望ましい。前記初期高電圧ゲート酸化膜は熱酸化膜で形成することができる。
【００２４】
前記ハードマスクパターンは、前記初期高電圧ゲート絶縁膜及び前記パッド絶縁膜を有する半導体基板の全面上にハードマスク膜を形成してこのハードマスク膜をパターニングすることによって形成することができる。前記ハードマスク膜は下部ハードマスク膜及び上部ハードマスク膜を順に積層させて形成することができる。この場合に、前記下部ハードマスク膜は前記初期高電圧ゲート絶縁膜、前記パッド絶縁膜及び前記半導体基板に対してエッチング選択比を有する第１物質膜で形成することが望ましく、前記上部ハードマスク膜は前記半導体基板に対してエッチング選択比を有する第２物質膜で形成することが望ましい。前記第１物質膜はシリコン窒化膜で形成することができ、前記第２物質膜はシリコン酸化膜で形成することができる。
【００２５】
また他の方法として、前記ハードマスク膜は前記初期高電圧ゲート絶縁膜、前記パッド絶縁膜及び前記半導体基板に対してエッチング選択比を有する単一物質膜（ａ  ｓｉｎｇｌｅ  ｍａｔｅｒｉａｌ  ｌａｙｅｒ）で形成することができる。単一物質膜はシリコン窒化膜で形成することが望ましい。
【００２６】
前記第１及び第２素子分離膜は、前記第１及び第２トレンチ領域を有する半導体基板の全面上に前記トレンチ領域を埋める絶縁膜を形成して、前記ハードマスクパターンが露出するまで前記絶縁膜を平坦化させることによって形成することができる。
【００２７】
前記第１及び第２素子分離膜を形成する前に、前記第１及び第２トレンチ領域の内壁に熱酸化膜を形成することができる。
【００２８】
前記低電圧ゲート絶縁膜は熱酸化膜で形成することが望ましい。
【００２９】
ひいては、本発明は前記低電圧ゲート絶縁膜及び前記高電圧ゲート絶縁膜上に各々前記第１活性領域を横切る低電圧ゲート電極及び前記第２活性領域を横切る高電圧ゲート電極を形成することをさらに含む。
【００３０】
他の方法として、本発明は前記低電圧ゲート絶縁膜を覆う浮遊ゲートパターン及び前記高電圧領域を覆うメインゲートパターンを形成することと、その浮遊ゲートパターン及びメインゲートパターンを有する半導体基板の全面上にゲート層間絶縁膜及び導電膜を順に形成することと、前記導電膜、前記ゲート層間絶縁膜、前記浮遊ゲートパターン及び前記メインゲートパターンをパターニングして、前記低電圧領域内に前記第１活性領域を横切る制御ゲート電極と共にこの制御ゲート電極と前記低電圧ゲート絶縁膜間に介在した浮遊ゲートを形成すると同時に、前記高電圧領域内に前記第２活性領域を横切りながら順に積層したメインゲート電極及びダミーゲート電極を形成することをさらに含むことができる。
【００３１】
一方、本発明は前記第１及び第２トレンチ領域を形成する前に前記ハードマスクパターンの側壁上にスペーサを形成することをさらに含むことができる。この場合に、前記第１及び第２トレンチ領域は前記ハードマスクパターン及び前記スペーサをエッチングマスクとして用いて前記半導体基板をエッチングすることによって形成され、前記スペーサは前記第１及び第２素子分離膜を形成する前に除去される。
【００３２】
本発明の他の様態によれば、多重ゲート絶縁膜を有する半導体素子が提供される。その半導体素子は、低電圧領域及び高電圧領域を有する半導体基板を備える。前記低電圧領域内の前記半導体基板の所定領域に第１素子分離膜が配置され、前記高電圧領域内の前記半導体基板の所定領域に第２素子分離膜が配置される。前記第１及び第２素子分離膜は各々第１及び第２活性領域を画定する。前記第１及び第２活性領域上に各々低電圧ゲート絶縁膜及びこの低電圧ゲート絶縁膜より厚い高電圧ゲート絶縁膜が積層される。前記第２素子分離膜の上部面（ｔｏｐ  ｓｕｒｆａｃｅ）は前記高電圧ゲート絶縁膜の上部面より高い。したがって、前記高電圧ゲート絶縁膜及び前記第２素子分離膜間に段差部位（ｓｔｅｐ  ｒｅｇｉｏｎ）が存在する。その段差部位は高電圧ゲート絶縁膜の上部面より低いいかなるリセスされた領域のないプロファイルを有する。また、段差部位は前記第２活性領域の縁コーナを通過する垂直軸からこれと隣接した前記第２素子分離膜に向けて離隔された地点に位置する。
【００３３】
ひいては、本発明は前記低電圧ゲート絶縁膜上に形成された低電圧ゲート電極及び前記高電圧ゲート絶縁膜上に形成された高電圧ゲート電極をさらに含む。前記低電圧ゲート電極は前記第１活性領域の上部を横切り、前記高電圧ゲート電極は前記第２活性領域の上部を横切る。
【００３４】
これとは違って、本発明は前記低電圧ゲート絶縁膜上部に形成された制御ゲート電極、この制御ゲート電極と前記低電圧ゲート絶縁膜間に介在した浮遊ゲート、前記高電圧ゲート絶縁膜上に順に積層したメインゲート電極及びダミーゲート電極をさらに含むことができる。前記制御ゲート電極は前記第１活性領域の上部を横切り、前記メインゲート電極は前記第２活性領域の上部を横切る。また、前記浮遊ゲートと前記制御ゲート電極間及び前記メインゲート電極と前記ダミーゲート電極間にはゲート層間絶縁膜が介在する。
【００３５】
これに加えて、前記第１素子分離膜と前記半導体基板間及び前記第２素子分離膜と前記半導体基板間に熱酸化膜を介在させることができる。
【００３６】
本発明の一具体例によれば、前記半導体素子は、低電圧領域及び高電圧領域を有する半導体基板を備える。前記低電圧領域内の前記半導体基板の所定領域に第１活性領域を画定する第１トレンチ領域が形成される。第１活性領域はその縁に突出した表面プロファイル（ｐｒｏｔｒｕｄｅｄ  ｓｕｒｆａｃｅ  ｐｒｏｆｉｌｅ）を有する突出部（ｐｒｏｔｒｕｓｉｏｎ）を有する。前記第１活性領域と前記第１トレンチ領域間に第１傾斜した領域（ａ  ｆｉｒｓｔ  ｓｌｏｐｅｄ  ｒｅｇｉｏｎ）が介在する。この第１傾斜した領域は前記第１活性領域の前記突出した縁表面（ｐｒｏｔｒｕｄｅｄ  ｅｄｇｅ  ｓｕｒｆａｃｅ）から下部に（ｄｏｗｎ  ｗａｒｄｌｙ）延びた第１傾斜面（ａ  ｆｉｒｓｔ  ｉｎｃｌｉｎｅｄ  ｐｌａｎｅ）を有する。前記高電圧領域内の前記半導体基板の所定領域に第２活性領域を画定する第２トレンチ領域が形成される。前記第２活性領域は平らな表面を有する。前記第２活性領域と前記第２トレンチ領域間に第２傾斜した領域が介在する。この第２傾斜した領域は前記第２活性領域の縁コーナ（ｅｄｇｅ  ｃｏｒｎｅｒ）から下部に延びた第２傾斜面を有する。前記第１トレンチ領域は第１素子分離膜で埋められ、その第１素子分離膜は前記第１傾斜面を覆う。これと同様に、前記第２トレンチ領域は第２素子分離膜で埋められ、その第２素子分離膜は前記第２傾斜面を覆う。前記第１活性領域は低電圧ゲート絶縁膜で覆われる。その低電圧ゲート絶縁膜は前記第１素子分離膜の上部面より低い上部面を有する。前記第２活性領域は高電圧ゲート絶縁膜で覆われる。その高電圧ゲート絶縁膜は前記第２素子分離膜の上部面より低い平らな上部面を有して前記低電圧ゲート絶縁膜より厚い。低電圧ゲート絶縁膜及び高電圧ゲート絶縁膜の上部面はいかなるリセスされた領域（凹み；ｄｅｎｔ）のないプロファイルを有する。
【発明の効果】
【００３７】
前述したように本発明によれば、少なくとも高電圧領域内の素子分離膜の縁領域に凹み領域が形成されることを防止することができる。したがって、信頼性のある高電圧ＭＯＳトランジスタを具現することができる。これに加えて、低電圧領域内の素子分離膜の縁領域に凹み領域が形成されても、その凹み領域の深さを最小化させることができる。これにより、相互に隣接した低電圧ゲート電極間または相互に隣接した浮遊ゲート間にストリンガが残存する確率を最小化させることができる。また、トレンチ領域を形成する前に活性領域を画定する浅くリセスされた領域を形成する場合に、活性領域とトレンチ領域間に傾斜面を有する傾斜した領域が形成される。これにより、トレンチ領域を埋める素子分離膜の縁に凹み領域が形成されることを防止することができる。
【発明を実施するための最良の形態】
【００３８】
以下、添付した図面を参照しながら本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されなく、他の形態で具体化することもできる。むしろ、ここで紹介される実施形態は開示される内容が徹底して完全になりうるようにそして当業者に本発明の思想が十分に伝えられるように提供されるものである。図面において、層及び領域の厚さは明確性を期するために誇張されている。また、層が他の層または基板“上”にあると言及される場合にそれは他の層または基板上に直接形成される場合もあるし、間に第３の層が介在される場合もある。明細書全体において同一の参照番号は同一の構成要素を示す。
【００３９】
図９ないし図１３は、本発明の第１実施形態による半導体素子の製造方法を説明するための断面図である。
【００４０】
図９を参照すれば、低電圧領域Ｃ及び高電圧領域Ｄを有する半導体基板５１を準備する。前記低電圧領域Ｃはセルアレイ領域に該当し、前記高電圧領域Ｄは周辺回路領域の高電圧ＭＯＳトランジスタ領域に該当する。これとは違って、前記低電圧領域Ｃは周辺回路の低電圧ＭＯＳトランジスタ領域でもある。また、前記半導体基板５１はシリコンウエハでありうる。前記半導体基板５１の全面上に初期高電圧ゲート絶縁膜５３を第１厚さＴ１で形成する。この初期高電圧ゲート絶縁膜５３は熱酸化膜で形成することが望ましい。前記第１厚さＴ１は最終的に要求される厚さより大きいことが望ましい。例えば、４００Åの厚さを有する高電圧ゲート絶縁膜が要求される場合に、前記第１厚さＴ１は４５０Åないし５００Åの厚さであることが望ましい。これは、後続の湿式エッチング工程で前記初期高電圧ゲート絶縁膜５３がエッチングされるためである。
【００４１】
引続き、前記初期高電圧ゲート絶縁膜５３を選択的にパターニングして前記低電圧領域Ｃ内の前記半導体基板５１を露出させる。このとき、初期高電圧ゲート絶縁膜５３をパターニングするための工程は、前記高電圧領域Ｄ内の前記初期高電圧ゲート絶縁膜５３を覆うフォトレジストパターン（図示せず）を形成することと、そのフォトレジストパターンをエッチングマスクとして用いて前記低電圧領域Ｃ内の前記初期高電圧ゲート絶縁膜５３をエッチングすることと、前記フォトレジストパターンを除去することを含む。ここで、初期高電圧ゲート絶縁膜５３をエッチングする工程は湿式エッチング工程を用いて実施することが望ましい。
【００４２】
前記低電圧領域Ｃ内の前記露出した半導体基板５１上にパッド絶縁膜５５を形成する。このパッド絶縁膜５５は前記第１厚さＴ１より薄い第２厚さＴ２で形成することが望ましい。例えば、前記第１厚さＴ１が４５０Åである場合に、前記第２厚さＴ２は１００Åより小さいものが望ましい。また、前記パッド絶縁膜５５は熱酸化膜で形成することが望ましい。前記パッド絶縁膜５５を形成する間、前記高電圧領域Ｄ内に残存する前記初期高電圧ゲート絶縁膜５３の厚さ（すなわち、前記第１厚さＴ１）は大きく変化しない。これは、前記初期高電圧ゲート絶縁膜５３の存在に起因して前記高電圧領域Ｄ内の半導体基板５１の酸化率（ｏｘｉｄａｔｉｏｎ  ｒａｔｅ）が非常に遅いためである。
【００４３】
前記パッド絶縁膜５５が形成された半導体基板の全面上にハードマスク膜６０を形成する。このハードマスク膜６０は下部ハードマスク膜（ｌｏｗｅｒ  ｈａｒｄ  ｍａｓｋ  ｌａｙｅｒ）５７及び上部ハードマスク膜（ｕｐｐｅｒ  ｈａｒｄ  ｍａｓｋ  ｌａｙｅｒ）５９を順に積層させて形成することができる。この場合に、前記下部ハードマスク膜５７は前記パッド絶縁膜５５、前記初期高電圧ゲート絶縁膜５３及び前記半導体基板５１に対してエッチング選択比を有する第１物質膜で形成することが望ましく、前記上部ハードマスク膜５９は前記半導体基板５１に対してエッチング選択比を有する第２物質膜で形成することが望ましい。例えば、前記第１及び第２物質膜は各々シリコン窒化膜及びシリコン酸化膜で形成することができる。
【００４４】
これとは違って、前記ハードマスク膜６０は、前記パッド絶縁膜５５、前記初期高電圧ゲート絶縁膜５３及び前記半導体基板５１に対してエッチング選択比を有する単一物質膜（ａ  ｓｉｎｇｌｅ  ｌａｙｅｒ  ｏｆ  ｍａｔｅｒｉａｌ）で形成することができる。言い換えれば、前記ハードマスク膜６０は前記下部ハードマスク膜５７だけで形成することができる。結果的に、前記上部ハードマスク膜５９を形成する工程を省略することができる。
【００４５】
図１０を参照すれば、前記ハードマスク膜６０をパターニングして複数個のハードマスクパターン６０ａを形成する。これにより、ハードマスクパターン６０ａの各々は順に積層した下部ハードマスクパターン５７ａ及び上部ハードマスクパターン５９ａで構成されたり前記下部ハードマスクパターン５７ａだけで構成される。続いて、前記ハードマスクパターン６０ａをエッチングマスクとして用いて前記初期高電圧ゲート絶縁膜５３、前記パッド絶縁膜５５及び前記半導体基板５１をエッチングして前記低電圧領域Ｃ及び前記高電圧領域Ｄ内に各々第１及び第２トレンチ領域６１ｃ、６１ｄを形成する。形成された第１トレンチ領域６１ｃは前記低電圧領域Ｃ内に第１活性領域６３ｃを画定し、第２トレンチ領域６１ｄは前記高電圧領域Ｄ内に第２活性領域６３ｄを画定する。続いて、第１及び第２トレンチ領域６１ｃ、６１ｄを有する半導体基板を熱酸化させて前記第１及び第２トレンチ領域６１ｃ、６１ｄの内壁（ｉｎｎｅｒ  ｗａｌｌｓ）に熱酸化膜６５を形成することが望ましい。この熱酸化膜６５を形成するための工程は、前記第１及び第２トレンチ領域６１ｃ、６１ｄを形成したときに第１及び第２トレンチ領域６１ｃ、６１ｄの内壁に加えられたエッチング損傷を治癒するための目的で実施される。
【００４６】
図１１を参照すれば、前記第１及び第２トレンチ領域６１ｃ、６１ｄを有する半導体基板の全面上に絶縁膜を形成する。この絶縁膜は高密度プラズマ酸化膜または高温酸化膜（ｈｉｇｈ  ｔｅｍｐｅｒａｔｕｒｅ  ｏｘｉｄｅ  ｌａｙｅｒ；ＨＴＯ）のようなＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒｄｅ  ｐｏｓｉｔｉｏｎ）酸化膜で形成することが望ましい。また、この絶縁膜は前記第１及び第２トレンチ領域６１ｃ、６１ｄを完全に埋めるように形成することが望ましい。前記ハードマスクパターン６０ａが露出するまで前記絶縁膜を平坦化させて前記第１及び第２トレンチ領域６１ｃ、６１ｄ内に各々第１及び第２素子分離膜６７ｃ、６７ｄを形成する。前記平坦化工程は化学機械的研磨工程を用いて実施することが望ましい。この場合に、前記上部ハードマスクパターン５９ａは前記化学機械的研磨工程期間内に除去される。結果的に、前記下部ハードマスクパターン５７ａは前記化学機械的研磨工程期間研磨阻止膜（ｐｏｌｉｓｈｉｎｇ  ｓｔｏｐｐｅｒ  ｌａｙｅｒ）の役割をする。
【００４７】
図１２を参照すれば、前記下部ハードマスクパターン５７ａを燐酸溶液（ｐｈｏｓｐｈｏｒｉｃ  ａｃｉｄ；Ｈ３ＰＯ４）を用いて選択的に除去して前記初期高電圧ゲート絶縁膜５３及び前記パッド絶縁膜５５を露出させる。続いて、露出したパッド絶縁膜５５を除去して前記第１活性領域６３ｃを露出させる。これにより、前記第１素子分離膜６７ｃが過度食刻される。その結果、図１２に示したように前記第１素子分離膜６７ｃの縁領域に凹み領域６９が形成される。しかし、本実施形態において、前記凹み領域６９は従来技術に比べて顕著に浅い深さを有する。これは、前記第１素子分離膜６７ｃが１００Å以下の非常に薄い厚さを有する前記パッド絶縁膜５５を除去する期間にだけエッチングされるためである。
【００４８】
前記初期高電圧ゲート絶縁膜５３及び前記パッド絶縁膜５５がシリコン酸化膜、すなわち熱酸化膜で形成された場合に、前記パッド絶縁膜５５は緩衝酸化膜エッチング溶液（ｂｕｆｆｅｒｅｄ  ｏｘｉｄｅ  ｅｔｃｈａｎｔ；ＢＯＥ）または弗酸溶液（ｈｙｄｒｏｆｌｕｏｒｉｃ  ａｃｉｄ；ＨＦ）のような酸化膜エッチング溶液を用いて除去できる。この時、前記初期高電圧ゲート絶縁膜５３もエッチングされて前記第２活性領域６３ｄ上に前記第１厚さＴ１より薄い第３厚さＴ３を有する最終高電圧ゲート絶縁膜５３ａが残存する。
【００４９】
前記第１及び第２素子分離膜６７ｃ、６７ｄの上部面は、前記初期高電圧ゲート絶縁膜５３の上部面より高いレベルを有する。したがって、前記最終高電圧ゲート絶縁膜５３ａ及び前記第２素子分離膜６７ｄ間に段差部位（ｓｔｅｐ  ｒｅｇｉｏｎｓ）Ｆが存在する。特に、前記第１及び第２素子分離膜６７ｃ、６７ｄは前記パッド絶縁膜５５を除去するとき垂直方向及び横方向にエッチングされる（ｖｅｒｔｉｃａｌｌｙ  ａｎｄ  ｌａｔｅｒａｌｌｙ  ｅｔｃｈｅｄ）。したがって、前記段差部位Ｆは前記第２活性領域６３ｄの縁コーナＥ上の地点（ｐｏｓｉｔｉｏｎｓ  ｏｖｅｒ  ｔｈｅ  ｅｄｇｅ  ｒｅｇｉｏｎｓ）から前記縁コーナＥと隣接した前記第２素子分離膜６７ｄ内に移動する。結果的に、前記最終高電圧ゲート絶縁膜５３ａの上部面はその下の前記第２活性領域６３ｄより広い幅を有する。また、前記パッド絶縁膜５５を除去するとき前記第２素子分離膜６７ｄの縁にいかなる凹み領域も形成されない。これは、前記初期高電圧ゲート絶縁膜５３が前記パッド絶縁膜５５に比べてはるかに厚いためである。
【００５０】
図１３を参照すれば、前記第１活性領域６３ｃ上に前記初期高電圧ゲート絶縁膜５３より薄い低電圧ゲート絶縁膜７１を形成する。さらに具体的に、前記低電圧ゲート絶縁膜７１は前記最終高電圧ゲート絶縁膜５３ａより薄い。また、前記低電圧ゲート絶縁膜７１は熱酸化膜で形成することが望ましい。この場合に、前記最終高電圧ゲート絶縁膜５３ａの厚さ（すなわち、前記第３厚さＴ３）はほとんど変化しない。前記低電圧ゲート絶縁膜７１を有する半導体基板の全面上に第１導電膜を形成する。
【００５１】
前記低電圧領域Ｃがフラッシュメモリ素子のセルアレイ領域に該当し、前記高電圧領域Ｄが前記フラッシュメモリ素子の周辺回路領域内の高電圧ＭＯＳトランジスタ領域に該当する場合に、前記低電圧ゲート絶縁膜７１は前記フラッシュメモリセルのトンネル酸化膜に該当する。この場合に、前記第１導電膜をパターニングして前記第１活性領域６３ｃを覆う浮遊ゲートパターン及び前記高電圧領域Ｄを覆うメインゲートパターンを形成する。この浮遊ゲートパターン及びメインゲートパターンを有する半導体基板の全面上にゲート層間絶縁膜７５及び第２導電膜を順に形成する。続いて、前記第２導電膜、ゲート層間絶縁膜７５、浮遊ゲートパターン及びメインゲートパターンをパターニングして前記第１活性領域６３ｃの上部を横切る制御ゲート電極７７ｃ及びこの制御ゲート電極７７ｃと前記低電圧ゲート絶縁膜７１間に介在した浮遊ゲート７３ｃを形成する。これと同時に、前記高電圧領域Ｄ内に前記第２活性領域６３ｄの上部を横切りながら順に積層したメインゲート電極７３ｄ及びダミーゲート電極７７ｄが形成される。
【００５２】
一方、前記低電圧領域Ｃが非メモリ素子（ｎｏｎ−ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）の低電圧ＭＯＳトランジスタ領域に該当し、前記高電圧領域Ｄが前記非メモリ素子の高電圧ＭＯＳトランジスタ領域に該当すれば、前記第１導電膜をパターニングして前記第１活性領域６３ｃの上部を横切る低電圧ゲート電極（図１３の７３ｃ）及び前記第２活性領域６３ｄの上部を横切る高電圧ゲート電極（図１３の７３ｄ）を形成する。この場合に、前記ゲート層間絶縁膜７５及び第２導電膜を形成する工程は省略される。
【００５３】
次に、本発明の第１実施形態によって製造された半導体素子の構造を説明する。
【００５４】
図１３を再び参照すれば、半導体基板５１は、低電圧領域Ｃ及び高電圧領域Ｄを有する。前記低電圧領域Ｃ内の前記半導体基板５１の所定領域に第１素子分離膜６７ｃが形成される。また、前記高電圧領域Ｄ内の前記半導体基板５１の所定領域に第２素子分離膜６７ｄが形成される。前記第１素子分離膜６７ｃは前記低電圧領域Ｃ内に第１活性領域６３ｃを画定し、前記第２素子分離膜６７ｄは前記高電圧領域Ｄ内に第２活性領域６３ｄを画定する。前記第１活性領域６３ｃは低電圧ゲート絶縁膜７１で覆われる。これと同様に、前記第２活性領域６３ｄは前記低電圧ゲート絶縁膜７１より厚い高電圧ゲート絶縁膜５３ａで覆われる。また、前記第１及び第２素子分離膜６７ｃ、６７ｄの上部面は前記低電圧ゲート絶縁膜７１及び高電圧ゲート絶縁膜５３ａの上部面より高いレベルに位置する。結果的に、前記高電圧ゲート絶縁膜５３ａと前記第２素子分離膜６７ｄ間に段差部位Ｆが存在する。
【００５５】
前記段差部位Ｆは、図１３に示したように前記第２活性領域６３ｄの縁コーナＥを通過する垂直軸７９から該垂直軸７９と隣接した前記第２素子分離膜６７ｄに向けて離隔された地点に位置する。言い換えれば、前記高電圧ゲート絶縁膜５３ａの上部面は前記高電圧ゲート絶縁膜５３ａの下部に位置した前記第２活性領域６３ｄよりさらに広い幅を有する。また、前記段差部位Ｆ、すなわち前記第２素子分離膜６７ｄの縁領域は前記高電圧ゲート絶縁膜５３ａの上部面より低いいかなる凹み領域（リセスされた領域）も有しない。これに対して、前記第１素子分離膜６７ｃはこれの縁領域に形成された浅い凹み領域を有する。言い換えれば、前記第１素子分離膜６７ｃの縁領域は前記低電圧ゲート絶縁膜７１の上部面より低い場合がある。
【００５６】
前記低電圧領域Ｃがフラッシュメモリ素子のセルアレイ領域に該当し、前記高電圧領域Ｄが前記フラッシュメモリ素子の周辺回路領域内の高電圧ＭＯＳトランジスタ領域に該当する場合には、前記第１活性領域６３ｃを横切って制御ゲート電極７７ｃが配置されてこの制御ゲート電極７７ｃと前記低電圧ゲート絶縁膜７１間に浮遊ゲート７３ｃが介在する。これに加えて、前記高電圧ゲート絶縁膜５３ａ上に前記第２活性領域６３ｄを横切りながら順に積層したメインゲート電極７３ｄ及びダミーゲート電極７７ｄが配置される。前記浮遊ゲート７３ｃと、それらと重なる前記制御ゲート電極７７ｃ間及び前記メインゲート電極７３ｄと前記ダミーゲート電極７７ｄ間にはゲート層間絶縁膜７５が介在する。前記高電圧領域Ｄ内で、前記ダミーゲート電極７７ｄは前記メインゲート電極７３ｄの上部面と直接接触することができる。
【００５７】
一方、前記低電圧領域Ｃが非メモリ素子の低電圧ＭＯＳトランジスタ領域に該当し、前記高電圧領域Ｄが前記非メモリ素子の高電圧ＭＯＳトランジスタ領域に該当すれば、前記低電圧ゲート絶縁膜６３ｃ上に前記各第１活性領域６３ｃの上部を横切る低電圧ゲート電極（図１３の７３ｃ）が配置される。また、前記高電圧ゲート絶縁膜５３ａ上に前記第２活性領域６３ｄの上部を横切る高電圧ゲート電極（図１３の７３ｄ）が配置される。この場合に、本発明は前記ゲート層間絶縁膜７５、制御ゲート電極７７ｃ及びダミーゲート電極７７ｄを含まない。
【００５８】
前記第１素子分離膜６７ｃと前記半導体基板５１間及び前記第２素子分離膜６７ｄと前記半導体基板５１間には熱酸化膜６５が介在することができる。
【００５９】
図１４ないし図１８は、本発明の第２実施形態による半導体素子の製造方法を説明するための断面図である。
【００６０】
図１４を参照すれば、前記第１実施形態と同一の方法を用いて低電圧領域Ｃ及び高電圧領域Ｄを有する半導体基板１０１上に第１厚さＴ１を有する初期高電圧ゲート絶縁膜１０３、前記第１厚さＴ１より薄い第２厚さＴ２を有するパッド絶縁膜１０５及びハードマスク膜１１０を形成する。ハードマスク膜１１０は前記第１実施形態と同一の方法を用いて形成する。言い換えれば、前記ハードマスク膜１１０は下部ハードマスク膜１０７及び上部ハードマスク膜１０９を順に積層させて形成したり前記下部ハードマスク膜１０７だけで形成することができる。
【００６１】
図１５を参照すれば、前記ハードマスク膜１１０をパターニングして前記低電圧領域Ｃ及び高電圧領域Ｄ内に複数個のハードマスクパターン１１０ａを形成する。これにより、前記ハードマスクパターン１１０ａの各々は順に積層した下部ハードマスクパターン１０７ａ及び上部ハードマスクパターン１０９ａで構成されたり前記下部ハードマスクパターン１０７ａだけで構成されることもできる。前記ハードマスクパターン１１０ａの側壁上にスペーサ１１１を形成する。このスペーサ１１１はシリコン酸化膜またはシリコン窒化膜で形成することができる。前記ハードマスクパターン１１０ａ及びスペーサ１１１をエッチングマスクとして用いて前記パッド絶縁膜１０５、初期高電圧ゲート絶縁膜１０３及び半導体基板１０１をエッチングして前記低電圧領域Ｃ及び高電圧領域Ｄ内に各々第１及び第２トレンチ領域１１３ｃ、１１３ｄを形成する。これにより、前記低電圧領域Ｃ内に第１活性領域１１５ｃが画定され、前記高電圧領域Ｄ内に第２活性領域１１５ｄが画定される。
【００６２】
図１６を参照すれば、前記スペーサ１１１を除去する。このスペーサ１１１は湿式エッチング工程を用いて除去することが望ましい。続いて、前記第１実施形態と同一の方法を用いて、前記第１及び第２トレンチ領域１１３ｃ、１１３ｄの内壁に熱酸化膜１１７を形成し、さらに前記第１及び第２トレンチ領域１１３ｃ、１１３ｄ内に各々第１及び第２素子分離膜１１９ｃ、１１９ｄを形成する。これにより、前記下部ハードマスクパターン１０７ａが露出する。この場合に、前記第１及び第２活性領域１１５ｃ、１１５ｄの縁領域は各々図１６に示したように前記第１及び第２素子分離膜１１９ｃ、１１９ｄにより覆われる。すなわち、前記第１素子分離膜１１９ｃの上部領域は前記第１トレンチ領域１１３ｃより広い幅を有し、前記第２素子分離膜１１９ｄの上部領域は前記第２トレンチ領域１１３ｄより広い幅を有する。
【００６３】
図１７を参照すれば、前記露出した下部ハードマスクパターン１０７ａ及び前記パッド絶縁膜１０５を前記第１実施形態と同一の方法を用いて除去する。その結果、前記第１活性領域１１５ｃが露出し、前記第２活性領域１１５ｄ上には前記第１厚さＴ１より薄い第３厚さＴ３を有する最終高電圧ゲート絶縁膜１０３ａが残存する。この時、前記第２素子分離膜１１９ｄの縁領域は勿論、前記第１素子分離膜１１９ｃの縁領域にもいかなる凹み領域が形成されない。これは、前述したように前記パッド絶縁膜１０５を除去する前に前記第１及び第２活性領域１１５ｃ、１１５ｄの縁領域が前記第１及び第２素子分離膜１１９ｃ、１１９ｄで覆われているためである。
【００６４】
図１８を参照すれば、前記パッド絶縁膜１０５が除去された半導体基板を熱酸化させて前記第１活性領域１１５ｃ上に前記最終高電圧ゲート絶縁膜１０３ａより薄い低電圧ゲート絶縁膜１２１を形成する。この低電圧ゲート絶縁膜１２１を有する半導体基板の全面上に第１導電膜を形成する。この第１導電膜をパターニングして前記第１活性領域１１５ｃの上部を横切る低電圧ゲート電極１２３ｃ及び前記第２活性領域１１５ｄの上部を横切る高電圧ゲート電極１２３ｄを形成する。
【００６５】
他の方法として、図面に図示しなかったが、前記第１実施形態と同一の方法を用いて前記低電圧領域Ｃ内に浮遊ゲート及び制御ゲート電極を形成すると同時に前記高電圧領域Ｄ内にメインゲート電極及びダミーゲート電極を形成することもできる。
【００６６】
図１９ないし図２８は、本発明の第３実施形態による半導体素子の製造方法を説明するための断面図である。
【００６７】
図１９を参照すれば、前記第１実施形態と同一の方法を用いて低電圧領域Ｃ及び高電圧領域Ｄを有する半導体基板１５１上に第１厚さＴ１を有する初期高電圧ゲート絶縁膜１５３、前記第１厚さＴ１より薄い第２厚さＴ２を有するパッド絶縁膜１５５及びハードマスク膜１６０を形成する。ハードマスク膜１６０は前記第１実施形態と同一の方法を用いて形成する。言い換えれば、前記ハードマスク膜１６０は下部ハードマスク膜１５７及び上部ハードマスク膜１５９を順に積層させて形成したり前記下部ハードマスク膜１５７だけで形成することができる。
【００６８】
図２０を参照すれば、前記ハードマスク膜１６０をパターニングして前記低電圧領域Ｃ及び高電圧領域Ｄ内に複数個のハードマスクパターン１６０ａを形成する。これにより、前記ハードマスクパターン１６０ａの各々は順に積層した下部ハードマスクパターン１５７ａ及び上部ハードマスクパターン１５９ａで構成されたり前記下部ハードマスクパターン１５７ａだけで構成されることもできる。引続き、前記ハードマスクパターン１６０ａをエッチングマスクとして用いて前記初期高電圧ゲート絶縁膜１５３、前記パッド絶縁膜１５５及び前記半導体基板１５１をエッチングして前記低電圧領域Ｃ及び高電圧領域Ｄ内に各々第１及び第２リセスされた領域１６１ｃ、１６１ｄを形成する。前記パッド絶縁膜１５５が前記初期高電圧ゲート絶縁膜１５３より薄いために、前記第１リセスされた領域１６１ｃの第１深さＲ１が前記第２リセスされた領域１６１ｄの第２深さＲ２より大きくありえる。前記第１及び第２深さＲ１、Ｒ２は約２０Åないし５００Åの範囲内でありうる。続いて、前記リセスされた領域１６１ｃ、１６１ｄの側壁及び前記ハードマスクパターン１６０ａの側壁上にスペーサ１６３を形成する。このスペーサ１６３は熱酸化膜、ＣＶＤ酸化膜またはＣＶＤ窒化膜を用いて約１００Åないし３００Åの幅を有するように形成することができる。
【００６９】
図２１を参照すれば、前記ハードマスクパターン１６０ａ及び前記スペーサ１６３をエッチングマスクとして用いて前記半導体基板１５１をエッチングして前記低電圧領域Ｃ及び高電圧領域Ｄ内に各々第１及び第２トレンチ領域１６５ｃ、１６５ｄを形成する。その結果、前記低電圧領域Ｃ及び高電圧領域Ｄ内に各々第１及び第２活性領域が画定される。
【００７０】
図２２を参照すれば、前記スペーサ１６３を湿式エッチング工程を用いて除去する。このスペーサ１６３が熱酸化膜またはＣＶＤ酸化膜で形成された場合に、前記湿式エッチング工程は緩衝酸化膜エッチング溶液を用いて実施できる。前記スペーサ１６３が除去された半導体基板を熱酸化させて前記リセスされた領域１６１ｃ、１６１ｄの内壁及び前記トレンチ領域１６５ｃ、１６５ｄの内壁に熱酸化膜１６７を形成する。前記第１活性領域の縁コーナ領域（ｅｄｇｅ  ｃｏｒｎｅｒ  ｒｅｇｉｏｎｓ）Ｋ１及び前記第２活性領域の縁コーナ領域Ｋ２は各々図２３及び図２４の拡大断面図（ｅｎｌａｒｇｅｄ  ｓｅｃｔｉｏｎａｌ  ｖｉｅｗｓ）に示したように前記熱酸化工程を通じてラウンド形態（ｒｏｕｎｄｅｄ  ｓｈａｐｅ）を見せる縁コーナＥＣ１、ＥＣ２を有する。
【００７１】
図２３及び図２４において、点線Ｌ１、Ｌ２は前記熱酸化工程前のプロファイルに該当する。図２３及び図２４を参照すれば、前記熱酸化工程に起因するラウンド効果（ｒｏｕｎｄ  ｅｆｆｅｃｔ）により前記第１及び第２活性領域の初期縁地点（ｉｎｉｔｉａｌ  ｅｄｇｅ  ｐｏｉｎｔｓ）Ｐ１、Ｐ２は前記第１及び第２活性領域の中心部に向かって移動する。その結果、前記第１及び第２活性領域は各々新しい縁地点（ｎｅｗ  ｅｄｇｅ  ｐｏｉｎｔｓ）Ｐ１'、Ｐ２'を有する。一方、前記第１及び第２トレンチ領域１６５ｃ、１６５ｄの上部コーナＴＣ１、ＴＣ２は図２３及び図２４に示したように薄い効果（ｔｈｉｎｎｉｎｇ  ｅｆｆｅｃｔ）に起因して尖っている形態（ｓｈａｒｐ  ｃｏｎｆｉｇｕｒａｔｉｏｎ）を見せる。
【００７２】
図２５を参照すれば、前記第１実施形態と同一の方法を用いて前記熱酸化膜１６７により囲まれた前記第１及び第２トレンチ領域１６５ｃ、１６５ｄ内に各々第１及び第２素子分離膜１６９ｃ、１６９ｄを形成する。これにより、前記下部ハードマスクパターン１５７ａが露出する。
【００７３】
図２６を参照すれば、前記露出した下部ハードマスクパターン１５７ａ及び前記パッド絶縁膜１５５を前記第１実施形態と同一の方法を用いて除去する。その結果、前記第１活性領域が露出し、前記第２活性領域上には前記第１厚さＴ１より薄い第３厚さＴ３を有する最終高電圧ゲート絶縁膜１５３ａが残存する。この時、前記第２実施形態において説明されたように前記第１及び第２素子分離膜１６９ｃ、１６９ｄの縁領域にいかなる凹み領域も形成されない。
【００７４】
前記パッド絶縁膜１５５が除去された半導体基板を熱酸化させて前記第１活性領域上に前記最終高電圧ゲート絶縁膜１５３ａより薄い低電圧ゲート絶縁膜１７１を形成する。前記低電圧領域Ｃがフラッシュメモリ素子のセルアレイ領域に該当し、前記高電圧領域Ｄが前記フラッシュメモリ素子の周辺回路領域内の高電圧ＭＯＳトランジスタ領域に該当する場合に、前記第１実施形態と同一の方法を用いて前記第１活性領域の上部を横切る制御ゲート電極１７７ｃと共にその制御ゲート電極１７７ｃと前記低電圧ゲート絶縁膜１７１間に介在した浮遊ゲート１７３ｃ、そして前記制御ゲート電極１７７ｃと前記浮遊ゲート１７３ｃ間に介在したゲート層間絶縁膜１７５を形成する。これと同時に、前記高電圧領域Ｄ内に前記第２活性領域の上部を横切りながら順に積層したメインゲート電極１７３ｄ及びダミーゲート電極１７７ｄが形成される。
【００７５】
一方、前記低電圧領域Ｃが非メモリ素子の低電圧ＭＯＳトランジスタ領域に該当し、前記高電圧領域Ｄが前記非メモリ素子の高電圧ＭＯＳトランジスタ領域に該当すれば、前記第１実施形態と同一の方法を用いて前記第１活性領域の上部を横切る低電圧ゲート電極（図２６の１７３ｃ）及び前記第２活性領域の上部を横切る高電圧ゲート電極（図２６の１７３ｄ）を形成する。この場合に、前記ゲート層間絶縁膜１７５、前記制御ゲート電極１７７ｃ及び前記ダミーゲート電極１７７ｄを形成する工程は省略される。
【００７６】
図２７及び図２８は、各々図２６の第１及び第２活性領域の縁コーナ領域Ｋ１'、Ｋ２’を図示した拡大断面図である。ここで、点線Ｌ３は前記低電圧ゲート絶縁膜１７１を形成する前のプロファイルを示す。
【００７７】
図２７及び図２８を参照すれば、前記露出した第１活性領域上に熱酸化工程を用いて前記低電圧ゲート絶縁膜１７１が形成された場合に、前記第１活性領域の露出した中心部に形成される熱酸化膜１７１はその縁に形成される熱酸化膜１７１より厚いように成長する。その結果、前記第１活性領域の縁に突出した表面プロファイルを有する突出部Ｐが形成される。言い換えれば、前記第１活性領域の縁上で前記低電圧ゲート絶縁膜１７１の薄い効果（ｔｈｉｎｎｉｎｇ  ｅｆｆｅｃｔ）が発生する。したがって、前記低電圧ゲート絶縁膜１７１がフラッシュメモリ素子のトンネル酸化膜に該当する場合に、前記第１活性領域の前記突出部Ｐの存在に起因してプログラム速度（ｐｒｏｇｒａｍ  ｓｐｅｅｄ）及び／または消去速度（ｅｒａｓｅ  ｓｐｅｅｄ）を改善させることができる。これは、前記トンネル酸化膜の厚さが減少される場合に、セルのカップリング比率は減少するが前記トンネル酸化膜を通じて流れるトンネルリング電流はむしろ指数的に（ｅｘｐｏｎｅｎｔｉａｌｌｙ）増加するためである。
【００７８】
これに加えて、前記第１トレンチ上部コーナ（ｕｐｐｅｒ  ｃｏｒｎｅｒ）ＴＣ１と前記突出部Ｐ間に前記第１リセスされた領域（図２０の１６１ｃ）に起因する第１傾斜面を有する第１傾斜した領域ＳＬ１が形成される。前記低電圧ゲート絶縁膜１７１の上部面縁を通過する第１垂直軸ＶＡ１は前記第１傾斜した領域ＳＬ１を通過する。これにより、前記第１トレンチ上部コーナＴＣ１と前記浮遊ゲート（または低電圧ゲート電極）１７３ｃの下部コーナ間の距離ＤＴは前記低電圧ゲート絶縁膜１７１の厚さより大きい。その結果、前記低電圧ゲート電極１７３ｃにしきい値電圧より低いサブスレッショルド（ｓｕｂ  ｔｈｒｅｓｈｏｌｄ）電圧が印加されても、前記第１活性領域の縁側壁に寄生チャネルが形成されることを防止することができる。
【００７９】
一方、前記低電圧ゲート絶縁膜１７１が形成されても、前記第２活性領域の表面は図２８に示すように相変らず平らなプロファイルを有する。これは、前記低電圧ゲート絶縁膜の形成前に前記第２活性領域が前記最終高電圧ゲート絶縁膜１５３ａで覆われているためである。前記第２縁コーナＥＣ２と前記第２トレンチ上部コーナＴＣ２間に前記第２リセスされた領域（図２０の１６１ｄ）に起因する第２傾斜面を有する第２傾斜した領域ＳＬ２が形成される。前記第２傾斜面は前記第１傾斜面より緩やかでありえる。これは、前記第２リセスされた領域１６１ｄが前記第１リセスされた領域１６１ｃより浅いためであることを理解できる。また、前記高電圧ゲート絶縁膜１５３ａの上部面縁を通過する第２垂直軸ＶＡ２は前記第２傾斜した領域ＳＬ２を通過する。
【図面の簡単な説明】
【００８０】
【図１】従来のトレンチ素子分離技術を説明するための断面図である。
【図２】従来のトレンチ素子分離技術を説明するための断面図である。
【図３】従来のトレンチ素子分離技術を説明するための断面図である。
【図４】従来の他のトレンチ素子分離技術を説明するための断面図である。
【図５】従来の他のトレンチ素子分離技術を説明するための断面図である。
【図６】従来の他のトレンチ素子分離技術を説明するための断面図である。
【図７】従来の他のトレンチ素子分離技術を説明するための断面図である。
【図８】図４ないし図７で示した従来技術の問題点を説明するための平面図である。
【図９】本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
【図１０】本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
【図１１】本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
【図１２】本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
【図１３】本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
【図１４】本発明の他の実施形態による半導体素子の製造方法を説明するための断面図である。
【図１５】本発明の他の実施形態による半導体素子の製造方法を説明するための断面図である。
【図１６】本発明の他の実施形態による半導体素子の製造方法を説明するための断面図である。
【図１７】本発明の他の実施形態による半導体素子の製造方法を説明するための断面図である。
【図１８】本発明の他の実施形態による半導体素子の製造方法を説明するための断面図である。
【図１９】本発明のさらに他の実施形態による半導体素子の製造方法を説明するための断面図である。
【図２０】本発明のさらに他の実施形態による半導体素子の製造方法を説明するための断面図である。
【図２１】本発明のさらに他の実施形態による半導体素子の製造方法を説明するための断面図である。
【図２２】本発明のさらに他の実施形態による半導体素子の製造方法を説明するための断面図である。
【図２３】本発明のさらに他の実施形態による半導体素子の製造方法を説明するための断面図である。
【図２４】本発明のさらに他の実施形態による半導体素子の製造方法を説明するための断面図である。
【図２５】本発明のさらに他の実施形態による半導体素子の製造方法を説明するための断面図である。
【図２６】本発明のさらに他の実施形態による半導体素子の製造方法を説明するための断面図である。
【図２７】本発明のさらに他の実施形態による半導体素子の製造方法を説明するための断面図である。
【図２８】本発明のさらに他の実施形態による半導体素子の製造方法を説明するための断面図である。
【符号の説明】
【００８１】
５１    半導体基板
Ｃ    低電圧領域
Ｄ    高電圧領域
５３    初期高電圧ゲート絶縁膜
５５    パッド絶縁膜
６３ｃ  第１活性領域
６３ｄ  第２活性領域
６７ｃ  第１素子分離膜
６７ｄ  第２素子分離膜
【図１】
2004221601.tif 000003
【図２】
2004221601.tif 000004
【図３】
2004221601.tif 000005
【図４】
2004221601.tif 000006
【図５】
2004221601.tif 000007
【図６】
2004221601.tif 000008
【図７】
2004221601.tif 000009
【図８】
2004221601.tif 000010
【図９】
2004221601.tif 000011
【図１０】
2004221601.tif 000012
【図１１】
2004221601.tif 000013
【図１２】
2004221601.tif 000014
【図１３】
2004221601.tif 000015
【図１４】
2004221601.tif 000016
【図１５】
2004221601.tif 000017
【図１６】
2004221601.tif 000018
【図１７】
2004221601.tif 000019
【図１８】
2004221601.tif 000020
【図１９】
2004221601.tif 000021
【図２０】
2004221601.tif 000022
【図２１】
2004221601.tif 000023
【図２２】
2004221601.tif 000024
【図２３】
2004221601.tif 000025
【図２４】
2004221601.tif 000026
【図２５】
2004221601.tif 000027
【図２６】
2004221601.tif 000028
【図２７】
2004221601.tif 000029
【図２８】
2004221601.tif 000030