(57)【要約】【課題】半導体集積回路の良品／不良品の判定時間を短縮すること。【解決手段】テストパターンがＮベクタ（Ｎは自然数）のときのＳｉｇｎａｔｕｒｅ（Ｎベクタ）１７と、テストパターンがＭベクタ（Ｍは、Ｍ＜Ｎである自然数）のときのＳｉｇｎａｔｕｒｅ（Ｍベクタ）１６とを備え、Ｃｏｍｐａｒａｔｏｒ１５が、Ｍベクタのテストパターンが入力されたＣｏｒｅ＿Ｌｏｇｉｃ／Ｍｅｍｏｒｙ１３から出力されてＭＩＳＲ１４に保持された出力信号値の圧縮値とＳｉｇｎａｔｕｒｅ（Ｍベクタ）１６との比較判定を行い、比較判定の結果が良の場合には、Ｎベクタのテストパターン引き続き入力されたＣｏｒｅ＿Ｌｏｇｉｃ／Ｍｅｍｏｒｙ１３から出力されてＭＩＳＲ１４に保持された出力信号値の圧縮値とＳｉｇｎａｔｕｒｅ（Ｎベクタ）１７との比較判定を行う。【選択図】　　　図１
2004053261.tif 000002
【特許請求の範囲】
【請求項１】
テスト対象の半導体集積回路に入力するテストパターンを発生するテストパターン発生手段と、前記テストパターンが入力された前記テスト対象の半導体集積回路から出力される出力信号値の圧縮値を保持する信号保持手段と、前記テストパターンが前記テスト対象の半導体集積回路に入力されたときに、このテスト対象の半導体集積回路が正常である場合に期待される出力信号値の圧縮値であるシグネチャを保持するシグネチャ保持手段と、前記信号保持手段に保持された出力信号値の圧縮値と前記シグネチャ保持手段に保持されたシグネチャとを比較・判定する比較判定手段と、前記テストパターン発生手段、前記信号保持手段および前記比較判定手段を制御するテスト制御手段とを備える半導体集積回路のテスト回路において、
前記シグネチャ保持手段は、異なる複数の前記テストパターンにそれぞれ対応した複数の前記シグネチャを備えることを特徴とする半導体集積回路のテスト回路。
【請求項２】
前記シグネチャ保持手段は、
前記テストパターンがＮベクタ（Ｎサイクル）（Ｎは自然数）のときの前記シグネチャである第１のシグネチャと、
前記テストパターンがＭベクタ（Ｍサイクル）（Ｍは、Ｍ＜Ｎの関係にある自然数）のときの前記シグネチャである第２のシグネチャと、
を備え、
前記比較判定手段は、
前記テスト対象の半導体集積回路に入力された前記Ｍベクタのテストパターンに基づき前記テスト対象の半導体集積回路から出力されて前記信号保持手段に保持された出力信号値の圧縮値と前記第２のシグネチャとの比較判定を行い、前記比較判定の結果が良の場合には、前記テスト対象の半導体集積回路に引き続き入力された前記Ｎベクタのテストパターンに基づき前記テスト対象の半導体集積回路から出力されて前記信号保持手段に保持された出力信号値の圧縮値と前記第１のシグネチャとの比較判定を行うことを特徴とする請求項１に記載の半導体集積回路のテスト回路。
【請求項３】
前記テスト制御手段は、
前記テスト対象の半導体集積回路に入力された前記Ｍベクタのテストパターンに基づく前記テスト対象の半導体集積回路から出力される出力信号値の確定に伴い、前記比較判定手段に比較可能信号を出力し、
前記比較判定の結果が不良の場合にはテストを終了し、
前記比較判定の結果が良の場合には、前記テスト対象の半導体集積回路に引き続き入力された前記Ｎベクタのテストパターンに基づく前記テスト対象の半導体集積回路から出力される出力信号値の確定に伴い、前記比較判定手段に比較可能信号を出力することを特徴とする請求項２に記載の半導体集積回路のテスト回路。
【請求項４】
テスト対象の半導体集積回路に入力するテストパターンを発生するテストパターン発生手段と、前記テストパターンが入力された前記テスト対象の半導体集積回路から出力される出力信号値の圧縮値を保持する信号保持手段と、この信号保持手段に保持された出力信号値と前記テストパターンが前記テスト対象の半導体集積回路に入力されたときに、このテスト対象の半導体集積回路が正常である場合に期待される出力信号値の圧縮値であるシグネチャとを比較・判定する比較判定手段と、前記テストパターン発生手段、前記信号保持手段および前記比較判定手段を制御するテスト制御手段とを備える半導体集積回路のテスト回路において、
前記テスト制御手段の制御に基づき、異なる複数の前記テストパターンにそれぞれ対応した複数の前記シグネチャを発生するシグネチャ発生手段をさらに備えることを特徴とする半導体集積回路のテスト回路。
【請求項５】
テスト対象の半導体集積回路に入力するテストパターンを発生するテストパターン発生手段と、前記テストパターンが入力された前記テスト対象の半導体集積回路から出力される出力信号値の圧縮値を保持する信号保持手段と、この信号保持手段に保持された出力信号値と前記テストパターンが前記テスト対象の半導体集積回路に入力されたときに、このテスト対象の半導体集積回路が正常である場合に期待される出力信号値の圧縮値であるシグネチャとを比較・判定する比較判定手段と、前記テストパターン発生手段、前記信号保持手段および前記比較判定手段を制御するテスト制御手段とを備える半導体集積回路のテスト回路において、
異なる複数の前記テストパターンにそれぞれ対応した複数の前記シグネチャを外部端子から入力することを特徴とする半導体集積回路のテスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路の良品／不良品の判定を行うためのテスト回路に関するものであり、特に、この半導体集積回路に内蔵された半導体集積回路のテスト回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路のテスト手法としては、半導体集積回路のチップに外部からテストパターンを入力し、その出力値を取り出して、期待される値と比較・判定を行うストアド・テスト方式と呼ばれる方式と、半導体集積回路のチップの内部に組み込まれたテストパターン発生回路とテスト判定部とによって自己診断を行うＢＩＳＴ（Ｂｕｉｌｔ　Ｉｎ　Ｓｅｌｆ　Ｔｅｓｔ）方式と呼ばれる方式とがある。近年、半導体集積回路の集積度も増大しており、この大規模な半導体集積回路の良／不良の判定時間を短縮する観点から、ＢＩＳＴ方式が主流となっている。
【０００３】
このＢＩＳＴ方式では、半導体集積回路の中のテスト対象回路が何であるかによって、メモリＢＩＳＴ回路、ロジックＢＩＳＴ回路と呼ばれる回路が用いられる。例えば、ＳＲＡＭ、ＤＲＡＭなどのメモリ回路をテストするのに用いられるのがメモリＢＩＳＴ回路であり、ランダムロジック、コアロジックなどのロジック回路をテストするのに用いられるのがロジックＢＩＳＴ回路である。
【０００４】
図４は、従来技術による半導体集積回路のテスト回路の概略構成を示すブロック図である。１０１は擬似ランダムテストパターンを発生するＰＲＰＧ（Ｐｓｅｕｄｏ　Ｒａｎｄｏｍ　Ｐａｔｔｅｒｎ　Ｇｅｎｅｒａｔｏｒ）、１０２はｎビットの信号を伝送させる伝送ラインであるｎビット束線、１０３はテスト対象回路であるＣｏｒｅ＿Ｌｏｇｉｃ／Ｍｅｍｏｒｙ、１０４はシフトレジスタ、カウンタなどで構成されたＭＩＳＲ（Ｍｕｌｔｉｐｌｅ　Ｉｎｐｕｔ　Ｓｉｇｎａｔｕｒｅ　Ｒｅｇｉｓｔｅｒ）、１０５は比較回路であるＣｏｍｐａｒａｔｏｒ、１０６は予め圧縮した期待値が保持されるＳｉｇｎａｔｕｒｅ（Ｎベクタ）、１０７はＰＲＰＧ１０１、ＭＩＳＲ１０４、Ｃｏｍｐａｒａｔｏｒ１０５などを制御するＢＩＳＴ＿Ｃｏｎｔｒｏｌｌｅｒを夫々示している。
【０００５】
図４において、ＢＩＳＴ＿Ｃｏｎｔｒｏｌｌｅｒ１０７の制御によりＰＲＰＧ１０１が発生する擬似ランダムテストパターンがｎビット束線１０２を通じてテスト対象回路であるＣｏｒｅ＿Ｌｏｇｉｃ／Ｍｅｍｏｒｙ１０３に入力される。Ｃｏｒｅ＿Ｌｏｇｉｃ／Ｍｅｍｏｒｙ１０３では、擬似ランダムテストパターンの入力によるＣｏｒｅ＿Ｌｏｇｉｃ／Ｍｅｍｏｒｙ１０３の出力信号が、ＭＩＳＲ１０４に出力される。ＭＩＳＲ１０４は、この出力を圧縮し、この圧縮した値を保持する。ＢＩＳＴ＿Ｃｏｎｔｒｏｌｌｅｒ１０７は、信号Ｎ（Ｎベクタ完了信号）の制御出力により、Ｃｏｍｐａｒａｔｏｒ１０５をイネーブル状態にし、このイネーブル状態のときにＭＩＳＲ１０４から出力される圧縮値と予め圧縮した期待値が保持されるＳｉｇｎａｔｕｒｅ（Ｎベクタ）１０６の出力値とを比較する。このとき、比較した全ての比較値が一致すれば、テスト対象回路であるＣｏｒｅ＿Ｌｏｇｉｃ／Ｍｅｍｏｒｙ１０３を良品と判定し、一部でも一致しない場合には、このＣｏｒｅ＿Ｌｏｇｉｃ／Ｍｅｍｏｒｙ１０３を不良品と判定し、テストを終了する。
【０００６】
なお、上記に示した“Ｎベクタ”（Ｎは自然数）の“ベクタ”とは“量”あるいは“周期（サイクル）”を意味する言葉である。したがって、“Ｎベクタ”とは、ＰＲＰＧ１０１が発生する擬似ランダムテストパターンのテストサイクル数がＮサイクルあることを意味している。また、この“Ｎベクタ”はテスト対象回路の良品／不良品を判定するために必要なテストサイクル数であり、すなわち“全ベクタ”でもある。
【０００７】
【発明が解決しようとする課題】
このように、従来の半導体集積回路に内蔵されたテスト回路では、テスト対象回路の出力系列の圧縮値とＳｉｇｎａｔｕｒｅに保持された期待値とを比較し、両者が一致するか否かを、全ベクタのテスト完了時に一回の比較を行って良品／不良品の判定を行っていた。したがって、テスト動作開始直後に不良個所を検出したとしてもテストを途中終了することができず、テスト時間を短縮できないという問題点があった。
【０００８】
この発明は上記に鑑みてなされたもので、良品／不良品の判定を行うテスト時間の短縮化を可能とする半導体集積回路に内蔵された半導体集積回路のテスト回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる半導体集積回路のテスト回路は、テスト対象の半導体集積回路に入力するテストパターンを発生するテストパターン発生手段と、前記テストパターンが入力された前記テスト対象の半導体集積回路から出力される出力信号値の圧縮値を保持する信号保持手段と、前記テストパターンが前記テスト対象の半導体集積回路に入力されたときに、このテスト対象の半導体集積回路が正常である場合に期待される出力信号値の圧縮値であるシグネチャを保持するシグネチャ保持手段と、前記信号保持手段に保持された出力信号値の圧縮値と前記シグネチャ保持手段に保持されたシグネチャとを比較・判定する比較判定手段と、前記テストパターン発生手段、前記信号保持手段および前記比較判定手段を制御するテスト制御手段とを備える半導体集積回路のテスト回路において、前記シグネチャ保持手段は、異なる複数の前記テストパターンにそれぞれ対応した複数の前記シグネチャを備えることを特徴とする。
【００１０】
この発明によれば、シグネチャ保持手段が、異なる複数のテストパターンにそれぞれ対応した複数のシグネチャを備え、この複数のシグネチャに基づいた比較・判定を実施するようにしているので、良／不良の判定回数を増やすことができる。
【００１１】
つぎの発明にかかる半導体集積回路のテスト回路は、上記の発明において、前記シグネチャ保持手段は、前記テストパターンがＮベクタ（Ｎサイクル）（Ｎは自然数）のときの前記シグネチャである第１のシグネチャと、前記テストパターンがＭベクタ（Ｍサイクル）（Ｍは、Ｍ＜Ｎの関係にある自然数）のときの前記シグネチャである第２のシグネチャとを備え、前記比較判定手段は、前記テスト対象の半導体集積回路に入力された前記Ｍベクタのテストパターンに基づき前記テスト対象の半導体集積回路から出力されて前記信号保持手段に保持された出力信号値の圧縮値と前記第２のシグネチャとの比較判定を行い、前記比較判定の結果が良の場合には、前記テスト対象の半導体集積回路に引き続き入力された前記Ｎベクタのテストパターンに基づき前記テスト対象の半導体集積回路から出力されて前記信号保持手段に保持された出力信号値の圧縮値と前記第１のシグネチャとの比較判定を行うことを特徴とする。
【００１２】
この発明によれば、シグネチャ保持手段は、テストパターンがＮベクタ（Ｎサイクル）（Ｎは自然数）のときのシグネチャである第１のシグネチャと、テストパターンがＭベクタ（Ｍサイクル）（Ｍは、Ｍ＜Ｎの関係にある自然数）のときのシグネチャである第２のシグネチャとを備え、比較判定手段は、テスト対象の半導体集積回路に入力されたＭベクタのテストパターンに基づきテスト対象の半導体集積回路から出力されて信号保持手段に保持された出力信号値の圧縮値と第２のシグネチャとの比較判定を行い、比較判定の結果が良の場合には、テスト対象の半導体集積回路に引き続き入力されたＮベクタのテストパターンに基づきテスト対象の半導体集積回路から出力されて信号保持手段に保持された出力信号値の圧縮値と第１シグネチャとの比較判定を行うようにしている。すなわち、全体のテストを一回で終了させずに、途中段階でのテストパターンで中間判定を実施するようにしているので、およそＭベクタからＮベクタまでをテストする時間を削減・短縮することができる。また複数のシグネチャに基づいた比較・判定を実施するようにしているので、良／不良の判定回数を増やすことができる。
【００１３】
つぎの発明にかかる半導体集積回路のテスト回路は、上記の発明において、前記テスト制御手段は、前記テスト対象の半導体集積回路に入力された前記Ｍベクタのテストパターンに基づく前記テスト対象の半導体集積回路から出力される出力信号値の確定に伴い、前記比較判定手段に比較可能信号を出力し、前記比較判定の結果が不良の場合にはテストを終了し、前記比較判定の結果が良の場合には、前記テスト対象の半導体集積回路に引き続き入力された前記Ｎベクタのテストパターンに基づく前記テスト対象の半導体集積回路から出力される出力信号値の確定に伴い、前記比較判定手段に比較可能信号を出力することを特徴とする。
【００１４】
この発明によれば、テスト制御手段は、テスト対象の半導体集積回路に入力されたＭベクタのテストパターンに基づくテスト対象の半導体集積回路から出力される出力信号値の確定に伴い、比較判定手段に比較可能信号を出力し、比較判定の結果が不良の場合にはテストを終了し、比較判定の結果が良の場合には、テスト対象の半導体集積回路に引き続き入力されたＮベクタのテストパターンに基づくテスト対象の半導体集積回路から出力される出力信号値の確定に伴い、比較判定手段に比較可能信号を出力するようにしている。すなわち、全体のテストを一回で終了させずに、途中段階でのテストパターンで中間判定を実施するようにしているので、およそＭベクタからＮベクタまでをテストする時間を削減・短縮することができる。
【００１５】
つぎの発明にかかる半導体集積回路のテスト回路は、テスト対象の半導体集積回路に入力するテストパターンを発生するテストパターン発生手段と、前記テストパターンが入力された前記テスト対象の半導体集積回路から出力される出力信号値の圧縮値を保持する信号保持手段と、この信号保持手段に保持された出力信号値と前記テストパターンが前記テスト対象の半導体集積回路に入力されたときに、このテスト対象の半導体集積回路が正常である場合に期待される出力信号値の圧縮値であるシグネチャとを比較・判定する比較判定手段と、前記テストパターン発生手段、前記信号保持手段および前記比較判定手段を制御するテスト制御手段とを備える半導体集積回路のテスト回路において、前記テスト制御手段の制御に基づき、異なる複数の前記テストパターンにそれぞれ対応した複数の前記シグネチャを発生するシグネチャ発生手段をさらに備えることを特徴とする。
【００１６】
この発明によれば、テスト制御手段の制御に基づき、異なる複数のテストパターンにそれぞれ対応した複数のシグネチャを発生するシグネチャ発生手段をさらに備え、この複数のシグネチャに基づいた比較・判定を実施するようにしているので、良／不良の判定回数を増やすことができる。
【００１７】
つぎの発明にかかる半導体集積回路のテスト回路は、テスト対象の半導体集積回路に入力するテストパターンを発生するテストパターン発生手段と、前記テストパターンが入力された前記テスト対象の半導体集積回路から出力される出力信号値の圧縮値を保持する信号保持手段と、この信号保持手段に保持された出力信号値と前記テストパターンが前記テスト対象の半導体集積回路に入力されたときに、このテスト対象の半導体集積回路が正常である場合に期待される出力信号値の圧縮値であるシグネチャとを比較・判定する比較判定手段と、前記テストパターン発生手段、前記信号保持手段および前記比較判定手段を制御するテスト制御手段とを備える半導体集積回路のテスト回路において、異なる複数の前記テストパターンにそれぞれ対応した複数の前記シグネチャを外部端子から入力することを特徴とする。
【００１８】
この発明によれば、異なる複数のテストパターンにそれぞれ対応した複数のシグネチャを外部端子から入力し、この複数のシグネチャに基づいた比較・判定を実施するようにしているので、良／不良の判定回数を増やすことができる。
【００１９】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体集積回路のテスト回路の好適な実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００２０】
実施の形態１．
図１は、この発明の実施の形態１にかかる半導体集積回路のテスト回路の概略構成を示すブロック図である。１１は擬似ランダムテストパターンを発生するＰＲＰＧ（Ｐｓｅｕｄｏ　Ｒａｎｄｏｍ　Ｐａｔｔｅｒｎ　Ｇｅｎｅｒａｔｏｒ）、１２はｎビットの信号の伝送媒体であるｎビット束線、１３はテスト対象回路であるＣｏｒｅ＿Ｌｏｇｉｃ／Ｍｅｍｏｒｙ、１４はシフトレジスタ、カウンタなどで構成されたＭＩＳＲ（Ｍｕｌｔｉｐｌｅ　Ｉｎｐｕｔ　Ｓｉｇｎａｔｕｒｅ　Ｒｅｇｉｓｔｅｒ）、１５は比較回路であるＣｏｍｐａｒａｔｏｒ、１６および１７は予め圧縮した期待値が保持されるＳｉｇｎａｔｕｒｅ（Ｍベクタ）およびＳｉｇｎａｔｕｒｅ（Ｎベクタ）、１８はＰＲＰＧ１１、ＭＩＳＲ１４、Ｃｏｍｐａｒａｔｏｒ１５などを制御するＢＩＳＴ＿Ｃｏｎｔｒｏｌｌｅｒを夫々示している。
【００２１】
図１において、ＢＩＳＴ＿Ｃｏｎｔｒｏｌｌｅｒ１８の制御によりＰＲＰＧ１１が発生する擬似ランダムテストパターンがｎビット束線１２を通じてテスト対象回路であるＣｏｒｅ＿Ｌｏｇｉｃ／Ｍｅｍｏｒｙ１３に入力される。Ｃｏｒｅ＿Ｌｏｇｉｃ／Ｍｅｍｏｒｙ１３では、擬似ランダムテストパターンの入力によるＣｏｒｅ＿Ｌｏｇｉｃ／Ｍｅｍｏｒｙ１３の出力信号が、ＭＩＳＲ１４に出力される。ＭＩＳＲ１４は、この出力信号値を圧縮し、この圧縮値を保持する。ＢＩＳＴ＿Ｃｏｎｔｒｏｌｌｅｒ１８は、信号Ｍ（Ｍベクタ完了信号）の制御出力（Ｍは、先のＮと、Ｍ＜Ｎの関係にある自然数）により、Ｃｏｍｐａｒａｔｏｒ１５をイネーブル状態にし、このイネーブル状態のときにＭＩＳＲ１４から出力されるＭベクタまでの圧縮値と予め圧縮して保持された期待値であるＳｉｇｎａｔｕｒｅ（Ｍベクタ）１６の出力値との比較（中間判定）を行う。
【００２２】
このとき、比較した比較値が一致すれば、従来通りＮベクタまでの圧縮および比較の処理を行う。すなわち、ＢＩＳＴ＿Ｃｏｎｔｒｏｌｌｅｒ１８は、信号Ｎ（Ｎベクタ完了信号）の制御出力により、Ｃｏｍｐａｒａｔｏｒ１５をイネーブル状態にし、このイネーブル状態のときにＭＩＳＲ１４から出力されるＮベクタまでの圧縮値と予め圧縮して保持された期待値であるＳｉｇｎａｔｕｒｅ（Ｎベクタ）１７の出力値との比較を行い、良品／不良品の判定を行う。
【００２３】
一方、上述した中間判定時において、比較した比較値の一部でも一致しない場合には、テスト対象回路であるＣｏｒｅ＿Ｌｏｇｉｃ／Ｍｅｍｏｒｙ１３を不良品と判定し、テストを終了する。すなわち、およそＭベクタからＮベクタまでのテストに要する時間を削減・短縮することができる。
【００２４】
なお、Ｓｉｇｎａｔｕｒｅ（Ｍベクタ）１６は、Ｓｉｇｎａｔｕｒｅ（Ｎベクタ）１７と同様にｎビットの構成であり保持される値のみが異なる。
【００２５】
このように実施の形態１によれば、図１に示すようにＳｉｇｎａｔｕｒｅ（Ｍベクタ）１６とＳｉｇｎａｔｕｒｅ（Ｎベクタ）１７とを備え、Ｍベクタのテストパターンに基づく比較判定（中間判定）の結果が良のときには、引き続きＮベクタのテストパターンに基づく比較判定を実施するようにしているので、およそＭベクタからＮベクタまでのテスト時間を削減・短縮することができ、結果として、テスト対象回路が不良品である場合のテスト時間を短縮することができる。また、良品／不良品の判定回数を増やすことができるという効果も得られる。
【００２６】
なお、実施の形態１では、ＳｉｇｎａｔｕｒｅをＳｉｇｎａｔｕｒｅ（Ｍベクタ）１６とＳｉｇｎａｔｕｒｅ（Ｎベクタ）１７の２個のＳｉｇｎａｔｕｒｅを持つ構成としたが、２個に限定されるものではなく、３個以上のＳｉｇｎａｔｕｒｅを持つ構成とすることもできる。例えば、Ｌ＜Ｍ＜Ｎの関係を持つ自然数Ｌに対し、Ｓｉｇｎａｔｕｒｅ（Ｌベクタ）を有する構成とすれば、更に早期の段階での良品／不良品の判定を行うことができ、テスト対象回路が不良品である場合のテスト時間を更に短縮することができる。
【００２７】
また、実施の形態１では、各ブロック間の信号伝送媒体をｎビット束線で接続するような構成としたが、ｎビット束線に限定されるものではなく、各ブロック間を単線で接続することも可能である。この場合、回路内で値をシフトさせるような構成とすればよく、ｎビット束線で構成した場合と同様の効果が得られる。
【００２８】
実施の形態２．
図２は、この発明の実施の形態２にかかる半導体集積回路のテスト回路の概略構成を示すブロック図である。図１の実施の形態１と比較して、Ｃｏｍｐａｒａｔｏｒ１５でＭＩＳＲ１４の値と比較するための複数のＳｉｇｎａｔｕｒｅを、Ｓｉｇｎａｔｕｒｅ＿Ｇｅｎｅｒａｔｏｒ２０で生成するようにしているのが相違する点である。その他の構成については、実施の形態１と同様であり、同一部分には同一符号を付して示している。
【００２９】
なお、Ｓｉｇｎａｔｕｒｅ＿Ｇｅｎｅｒａｔｏｒ２０は、よく知られた、シフトレジスタ、カウンタ、ＬＦＳＲ（Ｌｉｎｅａｒ　Ｆｅｅｄｂａｃｋ　Ｓｈｉｆｔ　Ｒｅｇｉｓｔｅｒ）などを組み合わせて構成したものであり、圧縮ベクタ数に対応する複数のＳｉｇｎａｔｕｒｅを生成することができる回路である。
【００３０】
図２において、擬似ランダムテストパターンの入力によるＣｏｒｅ＿Ｌｏｇｉｃ／Ｍｅｍｏｒｙ１３の出力信号がＭＩＳＲ１４に出力されるところまでは、実施の形態１と同様なので説明を省略する。ＭＩＳＲ１４は、この出力信号を圧縮し、この圧縮した値を保持する。ＢＩＳＴ＿Ｃｏｎｔｒｏｌｌｅｒ１８は、信号Ａ（Ｃｏｍｐａｒａｔｏｒイネーブル信号）により、Ｃｏｍｐａｒａｔｏｒ１５をイネーブル状態にするとともに、Ｓｉｇｎａｔｕｒｅ＿Ｇｅｎｅｒａｔｏｒ２０に信号Ｂ（Ｓｉｇｎａｔｕｒｅ制御信号）によりＳｉｇｎａｔｕｒｅの生成を指示する。このイネーブル状態のときに、ＭＩＳＲ１４から出力される圧縮値とＳｉｇｎａｔｕｒｅ＿Ｇｅｎｅｒａｔｏｒ２０によって生成されたＳｉｇｎａｔｕｒｅの出力値との比較を行い、テスト対象回路の良品／不良品の判定を行う。
【００３１】
前述のテストでテスト対象回路が不良品と判定されればテストを終了する。一方、テスト対象回路が良品と判定されればテストが継続される。その後の動作は、ＢＩＳＴ＿Ｃｏｎｔｒｏｌｌｅｒ１８からのＳｉｇｎａｔｕｒｅ制御信号により、Ｓｉｇｎａｔｕｒｅ＿Ｇｅｎｅｒａｔｏｒ２０によって新たなＳｉｇｎａｔｕｒｅｇが生成され、上述したような良品／不良品の判定が繰り返し行われる。
【００３２】
この実施の形態２では、ＢＩＳＴ＿Ｃｏｎｔｒｏｌｌｅｒ１８の制御信号により、Ｓｉｇｎａｔｕｒｅ＿Ｇｅｎｅｒａｔｏｒ２０で複数のＳｉｇｎａｔｕｒｅを生成し、複数回のテストを実施するようにしているので、実施の形態１と同様に、テスト対象回路が不良品である場合のテスト時間を短縮することができる。
【００３３】
また、Ｓｉｇｎａｔｕｒｅ＿Ｇｅｎｅｒａｔｏｒ２０を内蔵しているので、テストを段階的に数多く実施するような場合には、予め所定の数のＳｉｇｎａｔｕｒｅを準備する必要がある実施の形態１と比較して、Ｓｉｇｎａｔｕｒｅの生成が容易になるという利点を有している。
【００３４】
このように実施の形態２によれば、図２に示すように、異なる複数のテストパターンにそれぞれ対応した複数のＳｉｇｎａｔｕｒｅを発生するＳｉｇｎａｔｕｒｅ＿Ｇｅｎｅｒａｔｏｒ２０を備え、このＳｉｇｎａｔｕｒｅ＿Ｇｅｎｅｒａｔｏｒ２０が生成する複数のＳｉｇｎａｔｕｒｅに基づいた比較・判定を実施するようにしているので、テスト対象回路が不良品である場合のテスト時間を短縮することができる。また、良品／不良品の判定回数を増やすことができるという効果も得られる。
【００３５】
なお、実施の形態２では、各ブロック間の信号伝送媒体をｎビット束線で接続するような構成としたが、ｎビット束線に限定されるものではなく、各ブロック間を単線で接続することも可能である。この場合、回路内で値をシフトさせるような構成とすればよく、ｎビット束線で構成した場合と同様の効果が得られる。
【００３６】
また、実施の形態２では、複数のＳｉｇｎａｔｕｒｅを発生するＳｉｇｎａｔｕｒｅ＿Ｇｅｎｅｒａｔｏｒを備える構成としたが、複数のＳｉｇｎａｔｕｒｅを予め有する実施の形態１と組み合わせることも可能であり、この場合も同様の効果が得られる。
【００３７】
実施の形態３．
図３は、この発明の実施の形態３にかかる半導体集積回路のテスト回路の概略構成を示すブロック図である。図１の実施の形態１と比較して、Ｃｏｍｐａｒａｔｏｒ１５でＭＩＳＲ１４の値と比較するためのＳｉｇｎａｔｕｒｅを外部から入力し、この入力された信号値を保持するＳｉｇｎａｔｕｒｅ２１を備えているのが相違する点である。なお、その他の構成については、実施の形態１と同様であり、同一部分には同一符号を付して示している。
【００３８】
図３において、擬似ランダムテストパターンの入力によるＣｏｒｅ＿Ｌｏｇｉｃ／Ｍｅｍｏｒｙ１３の出力信号がＭＩＳＲ１４に出力されるところまでは、実施の形態１と同様なので説明を省略する。ＭＩＳＲ１４は、この出力信号を圧縮し、この圧縮した値を保持する。ＢＩＳＴ＿Ｃｏｎｔｒｏｌｌｅｒ１８は、信号Ａ（Ｃｏｍｐａｒａｔｏｒイネーブル信号）により、Ｃｏｍｐａｒａｔｏｒ１５をイネーブル状態にする。Ｓｉｇｎａｔｕｒｅ２１には図示しない外部入力端子からの信号Ｂ（Ｓｉｇｎａｔｕｒｅ入力信号）が入力され、Ｓｉｇｎａｔｕｒｅが保持される。このイネーブル状態のときに、ＭＩＳＲ１４から出力される圧縮値とＳｉｇｎａｔｕｒｅ２１によって保持されるＳｉｇｎａｔｕｒｅの出力値との比較を行い、テスト対象回路の良品／不良品の判定を行う。
【００３９】
前述のテストでテスト対象回路が不良品と判定されればテストを終了する。一方、テスト対象回路が良品と判定されればテストが継続される。その後の動作は、図示しないテストピンからの信号Ｂ（Ｓｉｇｎａｔｕｒｅ入力信号）により、Ｓｉｇｎａｔｕｒｅ２１のＳｉｇｎａｔｕｒｅが更新され、上述したような良品／不良品の判定が繰り返し行われる。
【００４０】
この実施の形態３では、外部からのＳｉｇｎａｔｕｒｅの入力によりＳｉｇｎａｔｕｒｅを都度更新し、複数回のテストを実施するようにしているので、実施の形態１と同様に、テスト対象回路が不良品である場合のテスト時間を短縮することができる。
【００４１】
このように実施の形態３によれば、図３に示すように、異なる複数のテストパターンにそれぞれ対応した複数のＳｉｇｎａｔｕｒｅを外部端子から入力し、この複数のＳｉｇｎａｔｕｒｅに基づいた比較・判定を実施するようにしているので、テスト対象回路が不良品である場合のテスト時間を短縮することができる。また、良品／不良品の判定回数を増やすことができるという効果も得られる。
【００４２】
なお、実施の形態３では、各ブロック間の信号伝送媒体をｎビット束線で接続するような構成としたが、ｎビット束線に限定されるものではなく、各ブロック間を単線で接続することも可能である。この場合、回路内で値をシフトさせるような構成とすればよく、ｎビット束線で構成した場合と同様の効果が得られる。
【００４３】
また、実施の形態３では、外部から入力されるＳｉｇｎａｔｕｒｅを保持する構成としたが、複数のＳｉｇｎａｔｕｒｅを予め有する実施の形態１および／または複数のＳｉｇｎａｔｕｒｅを発生するＳｉｇｎａｔｕｒｅ＿Ｇｅｎｅｒａｔｏｒを備える実施の形態２と組み合わせることも可能であり、この場合も同様の効果が得られる。
【００４４】
【発明の効果】
以上説明したように、この発明によれば、シグネチャ保持手段が、異なる複数のテストパターンにそれぞれ対応した複数のシグネチャを備え、この複数のシグネチャに基づいた比較・判定を実施するようにしているので、良／不良の判定回数を増やすことができるという効果を奏する。また、全体のテストを一回で終了させずに、途中段階でのテストパターンで中間判定を実施するようにしているので、テストに要する時間を削減・短縮することができるという効果を奏する。
【００４５】
つぎの発明によれば、シグネチャ保持手段は、テストパターンがＮベクタ（Ｎサイクル）（Ｎは自然数）のときのシグネチャである第１のシグネチャと、テストパターンがＭベクタ（Ｍサイクル）（Ｍは、Ｍ＜Ｎの関係にある自然数）のときのシグネチャである第２のシグネチャとを備え、比較判定手段は、テスト対象の半導体集積回路に入力されたＭベクタのテストパターンに基づきテスト対象の半導体集積回路から出力されて信号保持手段に保持された出力信号値の圧縮値と第２のシグネチャとの比較判定を行い、比較判定の結果が良の場合には、テスト対象の半導体集積回路に引き続き入力されたＮベクタのテストパターンに基づきテスト対象の半導体集積回路から出力されて信号保持手段に保持された出力信号値の圧縮値と第１シグネチャとの比較判定を行い、全体のテストを一回で終了させずに、途中段階でのテストパターンで中間判定を実施するようにしているので、およそＭベクタからＮベクタまでをテストする時間を削減・短縮することができるという効果を奏する。また複数のシグネチャに基づいた比較・判定を実施するようにしているので、良／不良の判定回数を増やすことができるという効果を奏する。
【００４６】
つぎの発明によれば、テスト制御手段は、テスト対象の半導体集積回路に入力されたＭベクタのテストパターンに基づくテスト対象の半導体集積回路から出力される出力信号値の確定に伴い、比較判定手段に比較可能信号を出力し、比較判定の結果が不良の場合にはテストを終了し、比較判定の結果が良の場合には、テスト対象の半導体集積回路に引き続き入力されたＮベクタのテストパターンに基づくテスト対象の半導体集積回路から出力される出力信号値の確定に伴い、比較判定手段に比較可能信号を出力し、全体のテストを一回で終了させずに、途中段階でのテストパターンで中間判定を実施するようにしているので、およそＭベクタからＮベクタまでをテストする時間を削減・短縮することができるという効果を奏する。また複数のシグネチャに基づいた比較・判定を実施するようにしているので、良／不良の判定回数を増やすことができるという効果を奏する。
【００４７】
つぎの発明によれば、テスト制御手段の制御に基づき、異なる複数のテストパターンにそれぞれ対応した複数のシグネチャを発生するシグネチャ発生手段をさらに備え、この複数のシグネチャに基づいた比較・判定を実施するようにしているので、良／不良の判定回数を増やすことができるという効果を奏する。また、全体のテストを一回で終了させずに、途中段階でのテストパターンで中間判定を実施するようにしているので、テストに要する時間を削減・短縮することができるという効果を奏する。
【００４８】
つぎの発明によれば、異なる複数のテストパターンにそれぞれ対応した複数のシグネチャを外部端子から入力し、この複数のシグネチャに基づいた比較・判定を実施するようにしているので、良／不良の判定回数を増やすことができるという効果を奏する。また、全体のテストを一回で終了させずに、途中段階でのテストパターンで中間判定を実施するようにしているので、テストに要する時間を削減・短縮することができるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１にかかる半導体集積回路のテスト回路の概略構成を示すブロック図である。
【図２】この発明の実施の形態２にかかる半導体集積回路のテスト回路の概略構成を示すブロック図である。
【図３】この発明の実施の形態３にかかる半導体集積回路のテスト回路の概略構成を示すブロック図である。
【図４】従来技術による半導体集積回路のテスト回路の概略構成を示すブロック図である。
【符号の説明】
１１，１０１　ＰＲＰＧ、１２，１０２　ｎビット束線、１３，１０３　Ｃｏｒｅ＿Ｌｏｇｉｃ／Ｍｅｍｏｒｙ、１４，１０４　ＭＩＳＲ、１５，１０５　Ｃｏｍｐａｒａｔｏｒ、１６　Ｓｉｇｎａｔｕｒｅ（Ｍベクタ）、１７，１０６
Ｓｉｇｎａｔｕｒｅ（Ｎベクタ）、１８，１０７　ＢＩＳＴ＿Ｃｏｎｔｒｏｌｌｅｒ、２０　Ｓｉｇｎａｔｕｒｅ＿Ｇｅｎｅｒａｔｏｒ、２１　Ｓｉｇｎａｔｕｒｅ。
【図１】
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【図２】
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【図３】
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【図４】
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