(57)【要約】【課題】ＳＩＭＤ演算の対象となるオペランドの位置に関する制約が少ない、柔軟性の高いＳＩＭＤ演算を実行するプロセッサを提供する。【解決手段】デコード部２０と演算部４０等を備え、デコード部２０が命令「ｖｘａｄｄｈ　Ｒｃ，Ｒａ，Ｒｂ」を解読すると、算術論理・比較演算器４１等は、（ｉ）レジスタＲａの上位１６ビットとレジスタＲｂの下位１６ビットとを加算し、結果をレジスタＲｃの上位１６ビットに格納し、それと並行して、（ｉｉ）レジスタＲａの下位１６ビットとレジスタＲｂの上位１６ビットとを加算し、結果をレジスタＲｃの下位１６ビットに格納する。【選択図】　　　　図１
2004013185.tif 000002
【特許請求の範囲】
【請求項１】
１つの命令で複数のデータを演算するＳＩＭＤ型の命令を実行するプロセッサであって、
命令を解読する解読手段と、
解読手段による解読結果に基づいて、命令を実行する実行手段とを備え、
前記実行手段は、演算の種類を指定する命令コードとｎ（≧２）個のデータの並びからなる第１データ群を指定する第１オペランドとｎ個のデータの並びからなる第２データ群を指定する第２オペランドとを含むＳＩＭＤ型の命令が前記解読手段によって解読された場合に、前記第１データ群に属する１つのデータと前記第２データ群に属する１つのデータとを組とするｎ組に対して前記命令コードで指定される演算を行い、
前記ｎ組の少なくとも１組は、前記第１データ群を構成するｎ個のデータの並びにおける第ｉ番目のデータと前記第２データ群を構成するｎ個のデータの並びにおける第ｊ（≠ｉ）番目のデータとからなる
ことを特徴とするプロセッサ。
【請求項２】
前記命令コードが指定する演算の種類には、加算、減算、乗算、積和及び積差が含まれる
ことを特徴とする請求項１記載のプロセッサ。
【請求項３】
前記ｎは、２であり、
前記第１データ群は、第１番目データと第２番目データとからなり、
前記第２データ群は、第１番目データと第２番目データとからなり、
前記実行手段は、前記第１データ群の第１番目データと第２データ群の第２番目データとの組に対して前記演算を行うとともに、前記第１データ群の第２番目データと第２データ群の第１番目データとの組に対して前記演算を行う
ことを特徴とする請求項１記載のプロセッサ。
【請求項４】
前記命令コードが指定する演算の種類は、乗算、積和又は積差であり、
前記命令は、演算の結果を格納するための第３データを指定する第３オペランドを含み、
前記実行手段は、前記第１データ群の第１番目データと第２データ群の第２番目データとの組に対して前記演算を行って得られた結果の下位部分と、前記第１データ群の第２番目データと第２データ群の第１番目データとの組に対して前記演算を行って得られた結果の下位部分とを前記第３データに格納する
ことを特徴とする請求項３記載のプロセッサ。
【請求項５】
前記命令コードが指定する演算の種類は、乗算、積和又は積差であり、
前記命令は、演算の結果を格納するための第３データを指定する第３オペランドを含み、
前記実行手段は、前記第１データ群の第１番目データと第２データ群の第２番目データとの組に対して前記演算を行って得られた結果の上位部分と、前記第１データ群の第２番目データと第２データ群の第１番目データとの組に対して前記演算を行って得られた結果の上位部分とを前記第３データに格納する
ことを特徴とする請求項３記載のプロセッサ。
【請求項６】
前記命令コードが指定する演算の種類は、乗算、積和又は積差であり、
前記命令は、演算の結果を格納するための第３データを指定する第３オペランドを含み、
前記実行手段は、前記第１データ群の第１番目データと第２データ群の第２番目データとの組に対して前記演算を行って得られた結果、及び、前記第１データ群の第２番目データと第２データ群の第１番目データとの組に対して前記演算を行って得られた結果のいずれかを前記第３データに格納する
ことを特徴とする請求項３記載のプロセッサ。
【請求項７】
前記ｎは、４以上であり、
前記ｉと前記ｊとは、
ｊ＝ｎ−ｉ＋１
が成立する
ことを特徴とする請求項１記載のプロセッサ。
【請求項８】
前記ｎは、４以上であり、
前記ｉと前記ｊとは、
ｊ＝ｉ−（−１）＾（ｉ　ｍｏｄ　２）
が成立する（＾はべき乗、ｍｏｄは剰余を表す）
ことを特徴とする請求項１記載のプロセッサ。
【請求項９】
前記ｎは、４以上であり、
前記ｉと前記ｊとは、
ｊ＝ｎ−ｉ＋１＋（−１）＾（ｉ　ｍｏｄ　２）
が成立する（＾はべき乗、ｍｏｄは剰余を表す）
ことを特徴とする請求項１記載のプロセッサ。
【請求項１０】
前記ｎは、４であり、
前記第１データ群は、第１〜第４番目データの並びからなり、
前記第２データ群は、第１〜第４番目データの並びからなり、
前記実行手段は、前記第１データ群の第１番目データと第２データ群の第４番目データとの組、前記第１データ群の第２番目データと第２データ群の第３番目データとの組、前記第１データ群の第３番目データと第２データ群の第２番目データとの組、及び、前記第１データ群の第４番目データと第２データ群の第１番目データとの組に対して前記演算を行う
ことを特徴とする請求項１記載のプロセッサ。
【請求項１１】
前記ｎは、４であり、
前記第１データ群は、第１〜第４番目データの並びからなり、
前記第２データ群は、第１〜第４番目データの並びからなり、
前記実行手段は、前記第１データ群の第１番目データと第２データ群の第２番目データとの組、前記第１データ群の第２番目データと第２データ群の第１番目データとの組、前記第１データ群の第３番目データと第２データ群の第４番目データとの組、及び、前記第１データ群の第４番目データと第２データ群の第３番目データとの組に対して前記演算を行う
ことを特徴とする請求項１記載のプロセッサ。
【請求項１２】
前記ｎは、４であり、
前記第１データ群は、第１〜第４番目データの並びからなり、
前記第２データ群は、第１〜第４番目データの並びからなり、
前記実行手段は、前記第１データ群の第１番目データと第２データ群の第３番目データとの組、前記第１データ群の第２番目データと第２データ群の第４番目データとの組、前記第１データ群の第３番目データと第２データ群の第１番目データとの組、及び、前記第１データ群の第４番目データと第２データ群の第２番目データとの組に対して前記演算を行う
ことを特徴とする請求項１記載のプロセッサ。
【請求項１３】
前記命令コードが指定する演算の種類は、乗算、積和又は積差であり、
前記命令は、演算の結果を格納するための第３データを指定する第３オペランドを含み、
前記実行手段は、前記４つの組に対して前記演算を行って得られた結果それぞれの下位部分を前記第３データに格納する
ことを特徴とする請求項１０〜１２のいずれか１項に記載のプロセッサ。
【請求項１４】
前記命令コードが指定する演算の種類は、乗算、積和又は積差であり、
前記命令は、演算の結果を格納するための第３データを指定する第３オペランドを含み、
前記実行手段は、前記４つの組に対して前記演算を行って得られた結果それぞれの上位部分を前記第３データに格納する
ことを特徴とする請求項１０〜１２のいずれか１項に記載のプロセッサ。
【請求項１５】
前記命令コードが指定する演算の種類は、乗算、積和又は積差であり、
前記命令は、演算の結果を格納するための第３データを指定する第３オペランドを含み、
前記実行手段は、前記４つの組に対して前記演算を行って得られた４つの結果のうちの２つを前記第３データに格納する
ことを特徴とする請求項１０〜１２のいずれか１項に記載のプロセッサ。
【請求項１６】
前記実行手段は、前記ｉ＝１，２，…，ｎ、前記ｊ＝一定値とした場合における前記第１データ群の第ｉ番目データと第２データ群の第ｊ番目データとの組からなるｎ組それぞれに対して前記演算を行う
ことを特徴とする請求項１記載のプロセッサ。
【請求項１７】
前記ｎは、２であり、
前記第１データ群は、第１番目データと第２番目データとからなり、
前記第２データ群は、第１番目データと第２番目データとからなり、
前記実行手段は、前記第１データ群の第１番目データと第２データ群の第１番目データとの組に対して前記演算を行うとともに、前記第１データ群の第２番目データと第２データ群の第１番目データとの組に対して前記演算を行う
ことを特徴とする請求項１記載のプロセッサ。
【請求項１８】
前記ｎは、２であり、
前記第１データ群は、第１番目データと第２番目データとからなり、
前記第２データ群は、第１番目データと第２番目データとからなり、
前記実行手段は、前記第１データ群の第１番目データと第２データ群の第２番目データとの組に対して前記演算を行うとともに、前記第１データ群の第２番目データと第２データ群の第２番目データとの組に対して前記演算を行う
ことを特徴とする請求項１記載のプロセッサ。
【請求項１９】
前記ｎは、２であり、
前記第１データ群は、第１番目データと第２番目データとからなり、
前記第２データ群は、第１番目データと第２番目データとからなり、
前記実行手段は、
第１命令が前記解読手段によって解読された場合に、前記第１データ群の第１番目データと第２データ群の第１番目データとの組に対して前記演算を行うとともに、前記第１データ群の第２番目データと第２データ群の第１番目データとの組に対して前記演算を行い、
第２命令が前記解読手段によって解読された場合に、前記第１データ群の第１番目データと第２データ群の第２番目データとの組に対して前記演算を行うとともに、前記第１データ群の第２番目データと第２データ群の第２番目データとの組に対して前記演算を行う
ことを特徴とする請求項１記載のプロセッサ。
【請求項２０】
前記命令コードが指定する演算の種類は、乗算、積和又は積差であり、
前記命令は、演算の結果を格納するための第３データを指定する第３オペランドを含み、
前記実行手段は、前記２つの組に対して前記演算を行って得られた結果それぞれの下位部分を前記第３データに格納する
ことを特徴とする請求項１７〜１９のいずれか１項に記載のプロセッサ。
【請求項２１】
前記命令コードが指定する演算の種類は、乗算、積和又は積差であり、
前記命令は、演算の結果を格納するための第３データを指定する第３オペランドを含み、
前記実行手段は、前記２つの組に対して前記演算を行って得られた結果それぞれの上位部分を前記第３データに格納する
ことを特徴とする請求項１７〜１９のいずれか１項に記載のプロセッサ。
【請求項２２】
前記命令コードが指定する演算の種類は、乗算、積和又は積差であり、
前記命令は、演算の結果を格納するための第３データを指定する第３オペランドを含み、
前記実行手段は、前記２つの組に対して前記演算を行って得られた２つの結果のいずれかを前記第３データに格納する
ことを特徴とする請求項１７〜１９のいずれか１項に記載のプロセッサ。
【請求項２３】
前記ｎは、４であり、
前記第１データ群は、第１〜第４番目データの並びからなり、
前記第２データ群は、第１〜第４番目データの並びからなり、
前記実行手段は、前記第１データ群の第１番目データと第２データ群の第１番目データとの組、前記第１データ群の第２番目データと第２データ群の第１番目データとの組、前記第１データ群の第３番目データと第２データ群の第１番目データとの組、及び、前記第１データ群の第４番目データと第２データ群の第１番目データとの組に対して前記演算を行う
ことを特徴とする請求項１記載のプロセッサ。
【請求項２４】
前記ｎは、４であり、
前記第１データ群は、第１〜第４番目データの並びからなり、
前記第２データ群は、第１〜第４番目データの並びからなり、
前記実行手段は、前記第１データ群の第１番目データと第２データ群の第２番目データとの組、前記第１データ群の第２番目データと第２データ群の第２番目データとの組、前記第１データ群の第３番目データと第２データ群の第２番目データとの組、及び、前記第１データ群の第４番目データと第２データ群の第２番目データとの組に対して前記演算を行う
ことを特徴とする請求項１記載のプロセッサ。
【請求項２５】
前記ｎは、４であり、
前記第１データ群は、第１〜第４番目データの並びからなり、
前記第２データ群は、第１〜第４番目データの並びからなり、
前記実行手段は、前記第１データ群の第１番目データと第２データ群の第３番目データとの組、前記第１データ群の第２番目データと第２データ群の第３番目データとの組、前記第１データ群の第３番目データと第２データ群の第３番目データとの組、及び、前記第１データ群の第４番目データと第２データ群の第３番目データとの組に対して前記演算を行う
ことを特徴とする請求項１記載のプロセッサ。
【請求項２６】
前記ｎは、４であり、
前記第１データ群は、第１〜第４番目データの並びからなり、
前記第２データ群は、第１〜第４番目データの並びからなり、
前記実行手段は、前記第１データ群の第１番目データと第２データ群の第４番目データとの組、前記第１データ群の第２番目データと第２データ群の第４番目データとの組、前記第１データ群の第３番目データと第２データ群の第４番目データとの組、及び、前記第１データ群の第４番目データと第２データ群の第４番目データとの組に対して前記演算を行う
ことを特徴とする請求項１記載のプロセッサ。
【請求項２７】
前記命令コードが指定する演算の種類は、乗算、積和又は積差であり、
前記命令は、演算の結果を格納するための第３データを指定する第３オペランドを含み、
前記実行手段は、前記４つの組に対して前記演算を行って得られた結果それぞれの下位部分を前記第３データに格納する
ことを特徴とする請求項２３〜２６のいずれか１項に記載のプロセッサ。
【請求項２８】
前記命令コードが指定する演算の種類は、乗算、積和又は積差であり、
前記命令は、演算の結果を格納するための第３データを指定する第３オペランドを含み、
前記実行手段は、前記４つの組に対して前記演算を行って得られた結果それぞれの上位部分を前記第３データに格納する
ことを特徴とする請求項２３〜２６のいずれか１項に記載のプロセッサ。
【請求項２９】
前記命令コードが指定する演算の種類は、乗算、積和又は積差であり、
前記命令は、演算の結果を格納するための第３データを指定する第３オペランドを含み、
前記実行手段は、前記４つの組に対して前記演算を行って得られた４つの結果のうちの２つを前記第３データに格納する
ことを特徴とする請求項２３〜２６のいずれか１項に記載のプロセッサ。
【請求項３０】
１つの命令で複数のデータを演算するＳＩＭＤ型の命令を実行するプロセッサであって、
命令を解読する解読手段と、
解読手段による解読結果に基づいて、命令を実行する実行手段とを備え、
前記実行手段は、演算の種類を指定する命令コードとｎ（≧２）組のデータを指定する第１オペランドと演算結果を格納するためのデータを指定する第２オペランドとを含むＳＩＭＤ型の命令が前記解読手段によって解読された場合に、前記ｎ組のデータに対して前記命令コードが指定する演算を行い、得られたｎ個の演算結果それぞれに対して一定のビット数だけシフトさせて得られるｎ個の値を前記第２オペランドが指定する第２データに格納する
ことを特徴とするプロセッサ。
【請求項３１】
前記命令コードが指定する演算の種類には、加算及び減算が含まれる
ことを特徴とする請求項３０記載のプロセッサ。
【請求項３２】
前記一定のビット数は、前記命令に含まれるオペランド又は所定のレジスタによって指定される可変値である
ことを特徴とする請求項３０記載のプロセッサ。
【請求項３３】
前記一定のビット数は、前記命令に含まれる命令コードに対応づけて予め定められた固定値である
ことを特徴とする請求項３０記載のプロセッサ。
【請求項３４】
前記演算結果をシフトさせる方向は、前記命令に含まれるオペランド又は所定のレジスタによって指定される
ことを特徴とする請求項３０記載のプロセッサ。
【請求項３５】
前記演算結果をシフトさせる方向は、前記命令に含まれる命令コードに対応づけて予め定めらている
ことを特徴とする請求項３０記載のプロセッサ。
【請求項３６】
１つの命令で複数のデータを演算するＳＩＭＤ型の命令を実行するプロセッサであって、
命令を解読する解読手段と、
解読手段による解読結果に基づいて、命令を実行する実行手段とを備え、
前記実行手段は、演算の種類を指定する命令コードとｎ（≧２）個のデータを指定する第１オペランドと演算結果を格納するためのデータを指定する第２オペランドとを含むＳＩＭＤ型の命令が前記解読手段によって解読された場合に、前記ｎ個のデータに対して前記命令コードが指定する演算を行うことによってｎ未満の個数の演算結果を算出し、得られた演算結果を前記第２オペランドが指定する第２データに格納する
ことを特徴とするプロセッサ。
【請求項３７】
前記ｎ未満の個数は、１個である
ことを特徴とする請求項３６記載のプロセッサ。
【請求項３８】
１つの命令で複数のデータを演算するＳＩＭＤ型の命令を実行するプロセッサであって、
命令を解読する解読手段と、
解読手段による解読結果に基づいて、命令を実行する実行手段とを備え、
前記実行手段は、演算の種類を指定する命令コードとｎ（≧２）×ｍ（≧２）個のデータを指定する第１オペランドと演算結果を格納するためのデータを指定する第２オペランドとを含むＳＩＭＤ型の命令が前記解読手段によって解読された場合に、ｎ個のデータを組とするｍ組それぞれに対して前記命令コードが指定する演算を行い、得られたｍ個の演算結果を前記第２オペランドが指定する第２データに格納する
ことを特徴とするプロセッサ。
【請求項３９】
前記命令コードが指定する演算の種類には、加算及び積和が含まれる
ことを特徴とする請求項３６〜３８のいずれか１項に記載のプロセッサ。
【請求項４０】
１つの命令で複数のデータを演算するＳＩＭＤ型の命令を実行するプロセッサであって、
命令を解読する解読手段と、
解読手段による解読結果に基づいて、命令を実行する実行手段とを備え、
前記実行手段は、データ拡張を指示する命令コードとｎ（≧２）個のデータを指定する第１オペランドとを含むＳＩＭＤ型の命令が前記解読手段によって解読された場合に、前記ｎ個のデータの少なくとも１個をビット幅拡張し、得られた結果を所定のレジスタに格納する
ことを特徴とするプロセッサ。
【請求項４１】
前記実行手段は、前記命令が解読された場合に、前記ｎ個のデータそれぞれをビット幅拡張し、得られたｎ個の拡張部分を所定のレジスタに格納する
ことを特徴とする請求項４０記載のプロセッサ。
【請求項４２】
命令を解読する解読手段と、
解読手段による解読結果に基づいて、命令を実行する実行手段とを備え、
前記実行手段は、演算を指定する命令コードとｎビットの第１オペランドと第２オペランドとを含む命令が前記解読手段によって解読された場合に、前記第１オペランドの上位ｍ（＜ｎ）ビットを０にマスクして得られる値と前記第２オペランドとに対して前記命令コードが指定する演算を行う
ことを特徴とするプロセッサ。
【請求項４３】
前記プロセッサは、さらに、前記ｍを指定するレジスタを備える
ことを特徴とする請求項４２記載のプロセッサ。
【請求項４４】
命令を解読する解読手段と、
解読手段による解読結果に基づいて、命令を実行する実行手段とを備え、
前記実行手段は、命令の種類を特定する命令コードと第１オペランドと第２オペランドとを含む命令が前記解読手段によって解読された場合に、前記第１オペランドの下位ｍ（＜ｎ）ビットの並びを逆順にしたビット列と前記第２オペランドの一部のビットとを連結する
ことを特徴とするプロセッサ。
【請求項４５】
命令を解読する解読手段と、
解読手段による解読結果に基づいて、命令を実行する実行手段とを備え、
前記実行手段は、命令の種類を特定する命令コードと第１オペランドとを含む命令が前記解読手段によって解読された場合に、前記第１オペランドの下位ｍ（＜ｎ）ビットの並びを逆順にするとともに、前記第１オペランドにおける前記ｍビットを除く領域の少なくとも一部を０にマスクする
ことを特徴とするプロセッサ。
【請求項４６】
命令を解読する解読手段と、
解読手段による解読結果に基づいて、命令を実行する実行手段とを備え、
前記実行手段は、命令の種類を特定する命令コードと第１オペランドと第２オペランドとを含む命令が前記解読手段によって解読された場合に、前記第１オペランドのうち、前記第２オペランドが示す２つのビット位置によって特定される領域を０にマスクする
ことを特徴とするプロセッサ。
【請求項４７】
前記第２オペランドは、前記第１オペランドにおける２つのビット位置それぞれを指定する２つのデータを格納し、
前記実行手段は、前記第１オペランドのうち、前記第２オペランドが示す２つのビット位置で挟まれたビットを０にマスクするか、又は、前記第１オペランドのうち、前記第２オペランドが示す２つのビット位置のうちの上位のビット位置よりも上位のビットと前記２つのビット位置のうちの下位のビット位置よりも下位のビットとを０にマスクする
ことを特徴とする請求項４６記載のプロセッサ。
【請求項４８】
前記第２オペランドに格納された２つのデータのうち、第１データは第１ビット位置を示し、第２データは第２ビット位置を示し、
前記実行手段は、前記第１ビット位置と前記第２ビット位置との位置関係により、前記第１オペランドのうち前記第２ビット位置と前記第１ビット位置とにより挟まれたビットを０にマスクするか、前記第１オペランドのうち前記第２ビット位置よりも上位のビットと第１ビット位置よりも下位のビットとを０にマスクするかを切り替える
ことを特徴とする請求項４７記載のプロセッサ。
【請求項４９】
前記実行手段は、前記第１ビット位置が前記第２ビット位置よりも上位ビットである場合に、前記第１オペランドのうち前記第２ビット位置と前記第１ビット位置とにより挟まれたビットを０にマスクし、前記第１ビット位置が前記第２ビット位置よりも下位ビットである場合に、前記第１オペランドのうち前記第２ビット位置よりも上位のビットと第１ビット位置よりも下位のビットとを０にマスクする
ことを特徴とする請求項４８記載のプロセッサ
【請求項５０】
命令を解読する解読手段と、
解読手段による解読結果に基づいて、命令を実行する実行手段とを備え、
前記実行手段は、命令の種類を特定する命令コードと第１オペランドと第２オペランドとを含む命令が前記解読手段によって解読された場合に、前記第１オペランドに対して、ＭＳＢの１ビット下から連続する符号ビットの数を数え、その結果を前記第２オペランドに格納する
ことを特徴とするプロセッサ。
【請求項５１】
１つの命令で複数のデータを演算するＳＩＭＤ型の命令を実行するプロセッサであって、
複数のレジスタと、
命令を解読する解読手段と、
解読手段による解読結果に基づいて、命令を実行する実行手段とを備え、
前記実行手段は、演算の種類を指示する命令コードとｎ（≧２）組のデータを指定する第１オペランドとｎ個のデータの並びからなる第２データ群を指定する第２オペランドとを含むＳＩＭＤ型の命令が前記解読手段によって解読された場合に、前記第１データ群に属する１つのデータと前記第２データ群に属する１つのデータとを組とするｎ組それぞれに対して前記命令コードによって指示された演算を行った結果得られるｎ個の符号ビットを所定のレジスタに格納する
ことを特徴とするプロセッサ。
【請求項５２】
１つの命令で複数のデータを演算するＳＩＭＤ型の命令を実行するプロセッサであって、
複数のレジスタと、
命令を解読する解読手段と、
解読手段による解読結果に基づいて、命令を実行する実行手段とを備え、
前記実行手段は、演算の種類を指定する命令コードとｎ（≧２）個のデータの並びからなる第１データ群を指定する第１オペランドとを含むＳＩＭＤ型の命令が前記解読手段によって解読された場合に、前記第１データ群に属する１つのデータと所定のレジスタに格納されたｎ個の符号ビットの１つとを組とするｎ組それぞれに対して前記命令コードによって指示された演算を行う
ことを特徴とするプロセッサ。
【請求項５３】
１つの命令で複数のデータを演算するＳＩＭＤ型の命令を実行するプロセッサであって、
複数のレジスタと、
命令を解読する解読手段と、
解読手段による解読結果に基づいて、命令を実行する実行手段とを備え、
前記実行手段は、減算を指示する命令コードとｎ（≧２）組のデータを指定する第１オペランドとｎ個のデータの並びからなる第２データ群を指定する第２オペランドとを含む第１のＳＩＭＤ型の命令が前記解読手段によって解読された場合に、前記第１データ群に属する１つのデータと前記第２データ群に属する１つのデータとを組とするｎ組それぞれに対して減算を行った結果得られるｎ個の符号ビットを所定のレジスタに格納するとともに、
所定の命令コードとｎ個のデータの並びからなる第３データ群を指定する第３オペランドとを含む第２のＳＩＭＤ型の命令が前記解読手段によって解読された場合に、前記第３データ群に属するｎ個のそれぞれのデータに対して前記所定のレジスタに格納されたｎ個の符号ビットの対応する１つが負数を示す場合には絶対値化を行う
ことを特徴とするプロセッサ。
【請求項５４】
前記第３オペランドは、前記第１のＳＩＭＤ型の命令を実行して得られるｎ個の減算結果のデータの並びからなるデータ群を指定するものであり、
前記第１のＳＩＭＤ型命令の命令の後に前記第２のＳＩＭＤ型の命令を実行することにより、前記第１データ群に属する１つのデータと前記第２データ群に属する１つのデータとを組とするｎ組それぞれに対して差の絶対値を求める
ことを特徴とする請求項５３記載のプロセッサ。
【請求項５５】
複数のレジスタと、
命令を解読する解読手段と、
解読手段による解読結果に基づいて、命令を実行する実行手段とを備え、
前記実行手段は、メモリからの読み出しを指示する命令コードとメモリ上のアドレスを指定する第１オペランドと読み出したデータを格納するためのレジスタを指定する第２オペランドとを含む命令が前記解読手段によって解読された場合に、前記第１オペランドが指定するアドレスから始まるメモリ領域に格納されている２個のバイトデータを読み出し、それぞれのバイトデータをビット幅拡張した後に、前記第２オペランドによって特定される２個のレジスタそれぞれに格納する
ことを特徴とするプロセッサ。
【請求項５６】
複数のレジスタと、
命令を解読する解読手段と、
解読手段による解読結果に基づいて、命令を実行する実行手段とを備え、
前記実行手段は、メモリからの読み出しを指示する命令コードとメモリ上のアドレスを指定する第１オペランドと読み出したデータを格納するためのレジスタを指定する第２オペランドとを含む命令が前記解読手段によって解読された場合に、前記第１オペランドが指定するアドレスから始まるメモリ領域に格納されている２個のバイトデータを読み出し、それぞれのバイトデータをビット幅拡張した後に、それぞれを、前記第２オペランドによって特定されるレジスタの上位桁及び下位桁に格納する
ことを特徴とするプロセッサ。
【請求項５７】
命令を解読する解読手段と、
解読手段による解読結果に基づいて、命令を実行する実行手段とを備え、
前記実行手段は、外部からのデータ読み出しを指示する命令コードと読み出し先を指定する第１オペランドとを含む命令が前記解読手段によって解読された場合に、前記第１オペランドが指定する外部からのデータ読み出しを試み、読み出しに失敗した場合に、エラー情報を所定のレジスタに格納する
ことを特徴とするプロセッサ。
【請求項５８】
命令を解読する解読手段と、
解読手段による解読結果に基づいて、命令を実行する実行手段とを備え、
前記実行手段は、外部へのデータ書き込みを指示する命令コードと書き込み先を指定する第１オペランドとを含む命令が前記解読手段によって解読された場合に、前記第１オペランドが指定する外部へのデータ書き込みを試み、書き込みに失敗した場合に、エラー情報を所定のレジスタに格納する
ことを特徴とするプロセッサ。
【請求項５９】
命令を解読する解読手段と、
解読手段による解読結果に基づいて、命令を実行する実行手段とを備え、
前記実行手段は、絶対値丸めの演算を指示する命令コードと演算の対象となる１組のデータを指定するオペランドとを含む命令が前記解読手段によって解読された場合に、前記オペランドが指定する１組のデータを演算し、演算結果が正である場合には所定の桁を切り上げ、演算結果が負である場合には所定の桁を切り下げることによって絶対値丸めを行う
ことを特徴とするプロセッサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＳＰやＣＰＵ等のプロセッサに関し、特にＳＩＭＤ型の命令を実行するプロセッサに関する。
【０００２】
【従来の技術】
従来、ＳＩＭＤ（Ｓｉｎｇｌｅ　Ｉｎｓｔｒｕｃｔｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ｄａｔａ）型の命令をサポートしているプロセッサとして、米国インテル社のＰｅｎｔｉｕｍ（Ｒ）／同ＩＩＩ／同４のＭＭＸ／ＳＳＥ／ＳＳＥ２等がある。
例えば、ＭＭＸであれば、６４ビット長のＭＭＸレジスタに格納された最大８個の整数を対象として、１つの命令で同一のオペレーションを実行することができる。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記のような従来のプロセッサは、ＳＩＭＤ演算の対象となるオペランドの位置に関する制約が多いという問題がある。
例えば、第１レジスタの上位桁及び下位桁それぞれに数値Ａ及びＢが格納され、第２レジスタの上位桁及び下位桁それぞれに数値Ｃ及びＤが格納された状態で、第１レジスタと第２レジスタをオペランドとするＳＩＭＤ型の加算命令を従来のプロセッサが実行した場合には、得られる加算値は、Ａ＋Ｃ、及び、Ｂ＋Ｄである。つまり、両レジスタの上位桁に格納されたデータ同士の加算値と両レジスタの下位桁に格納されたデータ同士の加算値が得られることとなり、レジスタでのデータの格納位置によって演算対象が一義的に決定されてしまう。
【０００４】
そのために、例えば、上記のような第１レジスタ及び第２レジスタに対して、Ａ＋Ｄ、及び、Ｂ＋Ｃという加算値を求めたい場合には、一方のレジスタに格納された上位桁のデータと下位桁のデータの格納位置を入れ替えてから、ＳＩＭＤ型の加算命令を実行したり、あるいは、ＳＩＭＤ型の加算命令を用いることなく、通常のＳＩＳＤ（Ｓｉｎｇｌｅ　Ｉｎｓｔｒｕｃｔｉｏｎ　Ｓｉｎｇｌｅ　Ｄａｔａ）型の加算命令を２回実行したりする必要がある。
【０００５】
ところで、近年の通信のデジタル化に伴い、フーリエ変換やフィルタ処理等のデジタル信号処理が必要とされる画像処理や音声処理の分野では、複数のデータに対して同一の演算処理を施すことが必要とされるが、その場合に、例えば、データの並びにおける中心位置から左右対称に位置するデータに対して同一の演算を施す等の処理が必要とされるケースが多い。このようなケースでは、演算の対象となる２種類のオペランドは逆順に並べられ、例えば、２つのレジスタにおける一方の上位桁に格納されたデータと他方の下位桁に格納されたデータとを対象として演算をしなければならない。
【０００６】
ところが、従来のプロセッサによるＳＩＭＤ演算では、上述のように、演算の対象となるオペランドは同じ順序で並べられている必要があるために、オペランドの並び替え等が必要とされ、デジタル信号処理に多くの時間を要してしまうという問題がある。
【０００７】
そこで、本発明は、このような状況に鑑みてなされたものであり、ＳＩＭＤ演算の対象となるオペランドの位置に関する制約が少ない、柔軟性の高いＳＩＭＤ演算を実行するプロセッサを提供することを目的とする。より具体的には、例えば、デジタル信号処理を高速に実行するマルチメディア用途に適したプロセッサを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るプロセッサは、１つの命令で複数のデータを演算するＳＩＭＤ型の命令を実行するプロセッサであって、命令を解読する解読手段と、解読手段による解読結果に基づいて、命令を実行する実行手段とを備え、前記実行手段は、演算の種類を指定する命令コードとｎ（≧２）個のデータの並びからなる第１データ群を指定する第１オペランドとｎ個のデータの並びからなる第２データ群を指定する第２オペランドとを含むＳＩＭＤ型の命令が前記解読手段によって解読された場合に、前記第１データ群に属する１つのデータと前記第２データ群に属する１つのデータとを組とするｎ組に対して前記命令コードで指定される演算を行い、前記ｎ組の少なくとも１組は、前記第１データ群を構成するｎ個のデータの並びにおける第ｉ番目のデータと前記第２データ群を構成するｎ個のデータの並びにおける第ｊ（≠ｉ）番目のデータとからなることを特徴とする。
【０００９】
例えば、前記ｎは、２であり、前記第１データ群は、第１番目データと第２番目データとからなり、前記第２データ群は、第１番目データと第２番目データとからなり、前記実行手段は、前記第１データ群の第１番目データと第２データ群の第２番目データとの組に対して前記演算を行うとともに、前記第１データ群の第２番目データと第２データ群の第１番目データとの組に対して前記演算を行う。つまり、クロスの位置関係にあるデータ同士を演算する。
【００１０】
ここで、演算の種類が乗算、積和又は積差である場合には、得られた演算結果それぞれの下位部分だけを出力したり、上位部分だけを出力したり、一部の演算結果だけを出力してもよい。
【００１１】
また、例えば、前記ｎは、２であり、前記第１データ群は、第１番目データと第２番目データとからなり、前記第２データ群は、第１番目データと第２番目データとからなり、前記実行手段は、前記第１データ群の第１番目データと第２データ群の第１番目データとの組に対して前記演算を行うとともに、前記第１データ群の第２番目データと第２データ群の第１番目データとの組に対して前記演算を行ったり、前記実行手段は、前記第１データ群の第１番目データと第２データ群の第２番目データとの組に対して前記演算を行うとともに、前記第１データ群の第２番目データと第２データ群の第２番目データとの組に対して前記演算を行ってもよい。つまり、一方のデータの並びにおける対象を特定のデータに固定したＳＩＭＤ型の命令を実行してもよい。
【００１２】
また、ＳＩＭＤ型の演算を実行して得られる結果をシフトして出力したり、ｎ並列（ベクトル）データを塁算してスカラ値を算出したり、ｎ個のデータそれぞれを符号拡張したりするＳＩＭＤ型の命令を実行してもよい。
【００１３】
なお、本発明は、このような特徴的な命令を実行するプロセッサとして実現することができるだけでなく、複数のデータ等に対する演算処理方法として実現したり、特徴的な命令を含むプログラムとして実現したりすることもできる。そして、そのようなプログラムは、ＣＤ−ＲＯＭ等の記録媒体やインターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
【００１４】
【発明の実施の形態】
本発明に係るプロセッサのアーキテクチャについて説明する。本プロセッサの命令は通常のマイコンに比べて並列性が高く、ＡＶメディア系信号処理技術分野をターゲットとして開発された汎用プロセッサである。携帯電話、モバイルＡＶ機器、デジタルＴＶ、ＤＶＤ等に共通コアを使用することにより、ソフト再利用性を向上させることができる。また、本プロセッサは、高性能・高コストパフォーマンスで多くのメディア処理を実現することができ、さらに、開発効率向上を目的とした高級言語開発環境を提供する。
【００１５】
図１は、本プロセッサの概略ブロック図である。本プロセッサ１は、命令制御
2004013185.tif 000003
部１
０、デコード部２０、レジスタファイル３０、演算部４０、Ｉ／Ｆ部５０、命令メモリ部６０、データメモリ部７０、拡張レジスタ部８０及びＩ／Ｏインターフェース部９０から構成される。演算部４０は、ＳＩＭＤ型命令の演算を実行する算術論理・比較演算器４１〜４３、乗算・積和演算器４４、バレルシフタ４５、除算器４６及び変換器４７からなる。乗算・積和演算器４４は、ビット精度を落とさないように、最長で６５ビットで累算する。また、乗算・積和演算器４４は、算術論理・比較演算器４１〜４３と同様、ＳＩＭＤ型命令の実行が可能である。更に、このプロセッサ１は、算術論理・比較演算命令が最大３並列実行可能である。
【００１６】
図２は、算術論理・比較演算器４１〜４３の概略図を示す。算術論理・比較演算器４１〜４３それぞれは、ＡＬＵ部４１ａ、飽和処理部４１ｂ及びフラグ部４１ｃから構成される。ＡＬＵ部４１ａは、算術演算器、論理演算器、比較器、ＴＳＴ器からなる。対応する演算データのビット幅は、８ビット（演算器を４並列で使用）、１６ビット（演算器を２並列で使用）、３２ビットである（全演算器で３２ビットデータ処理）。更に算術演算結果に対しては、フラグ部４１ｃ等により、オーバーフローの検出とコンディションフラグの生成が行われる。各演算器、比較器、ＴＳＴ器の結果は、算術右シフト、飽和処理部４１ｂによる飽和、最大・最小値検出、絶対値生成処理が行われる。
【００１７】
図３は、バレルシフタ４５の構成を示すブロック図である。バレルシフタ４５は、セレクタ４５ａ、４５ｂ、上位バレルシフタ４５ｃ、下位バレルシフタ４５ｄ及び飽和処理部４５ｅから構成され、データの算術シフト（２の補数体系のシフト）または、論理シフト（符号なしシフト）を実行する。通常は、３２ビットもしくは、６４ビットのデータを入出力としている。レジスタ３０ａ、３０ｂに格納された被シフトデータに対して、別のレジスタまたは即値でシフト量が指定される。データは、左６３ビット〜右６３ビットの算術または論理シフトが行われ、入力ビット長で出力される。
【００１８】
また、バレルシフタ４５は、ＳＩＭＤ型命令に対して、８、１６、３２、６４ビットのデータをシフトすることができる。例えば、８ビットデータのシフトを４並列で処理することができる。
算術シフトは、２の補数体系のシフトであり、加算や減算時の小数点の位置合わせや、２のべき乗の乗算（２、２の２乗、２の（−１）乗、２の（−２）乗倍など）等のために行われる。
【００１９】
図４は、変換器４７の構成を示すブロック図である。変換器４７は、飽和ブロック（ＳＡＴ）４７ａ、ＢＳＥＱブロック４７ｂ、ＭＳＫＧＥＮブロック４７ｃ、ＶＳＵＭＢブロック４７、ＢＣＮＴブロック４７ｅ及びＩＬブロック４７ｆから構成される。
【００２０】
飽和ブロック（ＳＡＴ）４７ａは、入力データに対する飽和処理を行う。３２ビットデータを飽和処理するブロックを２つ持つことにより、２並列のＳＩＭＤ型命令をサポートする。
ＢＳＥＱブロック４７ｂは、ＭＳＢから連続する０か１をカウントする。
ＭＳＫＧＥＮブロック４７ｃは、指定されたビット区間を１、それ以外を０として出力する。
ＶＳＵＭＢブロック４７ｄは、入力データを指定されたビット幅に区切り、その総和を出力する。
ＢＣＮＴブロック４７ｅは、入力データで１となっているビットの数をカウントする。
ＩＬブロック４７ｆは、入力データを指定されたビット幅に区切り、各データブロックを入れ換えた値を出力する。
【００２１】
図５は、除算器４６の構成を示すブロック図である。除算器４６は、被除数を６４ビット、除数を３２ビットとし、商と剰余を３２ビットずつ出力する。商と剰余を求めるまでに３４サイクルを必要とする。符号付き、符号なし、両方のデータを扱うことが可能である。ただし、被除数と除数において符号の有無の設定は共通とする。その他、オーバーフローフラグ、０除算フラグを出力する機能を有する。
【００２２】
図６は、乗算・積和演算器４４の構成を示すブロック図である。乗算・積和演算器４４は、２つの３２ビット乗算器（ＭＵＬ）４４ａ、４４ｂ、３つの６４ビット加算器（Ａｄｄｅｒ）４４ｃ〜４４ｅ、セレクタ４４ｆ及び飽和処理部（Ｓａｔｕｒａｔｉｏｎ）４４ｇから構成され、以下の乗算、積和演算を行う。
・３２×３２ビットのｓｉｇｎｅｄの乗算、積和、積差演算
・３２×３２ビットのｕｎｓｉｇｎｅｄの乗算
・１６×１６ビットの２並列のｓｉｇｎｅｄの乗算、積和、積差演算
・３２×１６ビットの２並列のｓｉｇｎｅｄの乗算、積和、積差演算
これらの演算を整数、固定小数点フォーマット（ｈ１、ｈ２、ｗ１、ｗ２）のデータに対して行う。また、これらの演算に対し、丸め、飽和を行う。
【００２３】
図７は、命令制御部１０の構成を示すブロック図である。命令制御部１０は、命令キャッシュ１０ａ、アドレス管理部１０ｂ、命令バッファ１０ｃ〜１０ｅ、ジャンプバッファ１０ｆ及びローテーション部（ｒｏｔａｔｉｏｎ）１０ｇから構成され、通常時及び分岐時の命令供給を行う。１２８ビットの命令バッファを３つ（命令バッファ１０ｃ〜１０ｅ）持つことにより、最大並列実行数に対応している。分岐処理に関しては、分岐実行前に、ジャンプバッファ１０ｆ等を介して、後述するＴＡＲレジスタに予め分岐先アドレスを格納する（ｓｅｔｔａｒ命令）。ＴＡＲレジスタに格納された分岐先アドレスを使用して、分岐を行う。
【００２４】
なお、本プロセッサ１はＶＬＩＷアーキテクチャを持つプロセッサである。ここで、ＶＬＩＷアーキテクチャとは、１つの命令語中に複数の命令（ロード、ストア、演算、分岐など）を格納し、それらを全て同時に実行するアーキテクチャである。プログラマは、並列実行可能な命令を１つの発行グループとして記述することによって、その発行グループを並列処理させることができる。本明細書では、発行グループの区切りを“；；”で示す。以下に表記例を示す。
（例１）
ｍｏｖ　ｒ１，　０ｘ２３；；
この命令記述は、命令ｍｏｖのみを実行することを意味する。
（例２）
ｍｏｖ　ｒ１，　０ｘ３８
ａｄｄ　ｒ０，　ｒ１，　ｒ２
ｓｕｂ　ｒ３，　ｒ１，　ｒ２；；
これらの命令記述は、命令ｍｏｖ、ａｄｄ、ｓｕｂを３並列で実行することを意味する。
【００２５】
命令制御部１０は、発行グループを識別し、デコード部２０に送る。デコード部２０では、発行グループの命令を解析し、必要な資源を制御する。
【００２６】
次に、本プロセッサ１が備えるレジスタについて説明する。
本プロセッサ１のレジスタセットは、以下の表１に示される通りである。
【表１】
2004013185.tif 000004
また、本プロセッサ１のフラグセット（後述する条件フラグレジスタ等で管理されるフラグ）は、以下の表２に示される通りである。
【表２】
2004013185.tif 000005
【００２７】
図８は、汎用レジスタ（Ｒ０〜Ｒ３１）３０ａの構造を示す図である。汎用レジスタ（Ｒ０〜Ｒ３１）３０ａは、実行対象となっているタスクのコンテキストの一部を構成し、データまたはアドレスを格納する３２ビットのレジスタ群である。なお、汎用レジスタＲ３０およびＲ３１は、それぞれグローバルポインタ、スタックポインタとして、ハードウェアが使用する。
【００２８】
図９は、リンクレジスタ（ＬＲ）３０ｃの構造を示す図である。なお、このリンクレジスタ（ＬＲ）３０ｃと関連して、本プロセッサ１は、図示されていない退避レジスタ（ＳＶＲ）も備える。リンクレジスタ（ＬＲ）３０ｃは、関数コール時のリターンアドレスを格納する３２ビットのレジスタである。なお、退避レジスタ（ＳＶＲ）は、関数コール時の条件フラグレジスタのコンディションフラグ（ＣＦＲ．ＣＦ）を退避する１６ビットのレジスタである。リンクレジスタ（ＬＲ）３０ｃは、後述する分岐レジスタ（ＴＡＲ）と同様に、ループ高速化にも使用される。下位１ビットは常に０が読み出されるが、書き込み時には０を書き込む必要がある。
【００２９】
例えば、ｃａｌｌ（ｂｒｌ，ｊｍｐｌ）命令を実行した場合には、本プロセッサ１は、リンクレジスタ（ＬＲ）３０ｃに戻りアドレスを退避し、退避レジスタ（ＳＶＲ）にコンディションフラグ（ＣＦＲ．ＣＦ）を退避する。また、ｊｍｐ命令を実行した場合には、リンクレジスタ（ＬＲ）３０ｃから戻りアドレス（分岐先アドレス）を取り出し、プログラムカウンタ（ＰＣ）を復帰させる。さらに、ｒｅｔ（ｊｍｐｒ）命令を実行した場合には、リンクレジスタ（ＬＲ）３０ｃから分岐先アドレス（戻りアドレス）を取り出し、プログラムカウンタ（ＰＣ）に格納（復帰）する。さらに、退避レジスタ（ＳＶＲ）からコンディションフラグを取り出し、条件フラグレジスタ（ＣＦＲ）３２のコンディションンフラグ領域ＣＦＲ．ＣＦに格納（復帰）する。
【００３０】
図１０は、分岐レジスタ（ＴＡＲ）３０ｄの構造を示す図である。分岐レジスタ（ＴＡＲ）３０ｄは、分岐ターゲットアドレスを格納する３２ビットのレジスタである。主に、ループの高速化に用いられる。下位１ビットは常に０が読み出されるが、書き込み時には０を書き込む必要がある。
【００３１】
例えば、ｊｍｐ，ｊｌｏｏｐ命令を実行した場合には、本プロセッサ１は、分岐レジスタ（ＴＡＲ）３０ｄから分岐先アドレスを取り出し、プログラムカウンタ（ＰＣ）に格納する。分岐レジスタ（ＴＡＲ）３０ｄに格納されたアドレスの命令が分岐用命令バッファに格納されている場合は、分岐ペナルティが０になる。分岐レジスタ（ＴＡＲ）３０ｄにループの先頭アドレスを格納しておくことでループを高速化することができる。
【００３２】
図１１は、プログラム状態レジスタ（ＰＳＲ）３１の構造を示す図である。プログラム状態レジスタ（ＰＳＲ）３１は、実行対象となっているタスクのコンテキストの一部を構成し、以下に示されるプロセッサ状態情報を格納する３２ビットのレジスタである。
【００３３】
ビットＳＷＥ：ＶＭＰ（Ｖｉｒｔｕａｌ　Ｍｕｌｔｉ−Ｐｒｏｃｅｓｓｏｒ）のＬＰ（Ｌｏｇｉｃａｌ　Ｐｒｏｃｅｓｓｏｒ）切替えイネーブルを示す。「０」はＬＰ切替え不許可を示し、「１」はＬＰ切替え許可を示す。
ビットＦＸＰ：固定小数点モードを示す。「０」はモード０を示し、「１」はモード１を示す。
ビットＩＨ：割込み処理フラグであり、マスカブル割込み処理中であることを示す。「１」は割込み処理中であることを示し、「０」は割込み処理中でないことを示す。割込みが発生すると自動的にセットされる。ｒｔｉ命令で割込みから復帰したところが、他の割込み処理中かプログラム処理中であるのかを見分けるために使用される。
【００３４】
ビットＥＨ：エラーまたはＮＭＩを処理中であることを示すフラグである。「０」はエラー／ＮＭＩ割込み処理中でないことを示し、「１」はエラー／ＮＭＩ割込み処理中であることを示す。ＥＨ＝１のとき、非同期エラーまたはＮＭＩが発生した場合は、マスクされる。また、ＶＭＰイネーブル時はＶＭＰのプレート切り替えがマスクされる。
【００３５】
ビットＰＬ［１：０］：特権レベルを示す。「００」は特権レベル０、つまり、プロセッサアブストラクションレベルを示し、「０１」は特権レベル１（設定できない）を示し、「１０」は特権レベル２、つまり、システムプログラムレベルを示し、「１１」は特権レベル３、つまり、ユーザプログラムレベルを示す。ビットＬＰＩＥ３：ＬＰ固有割込み３イネーブルを示す。「１」は割込み許可を示し、「０」は割込み不許可を示す。
ビットＬＰＩＥ２：ＬＰ固有割込み２イネーブルを示す。「１」は割込み許可を示し、「０」は割込み不許可を示す。
ビットＬＰＩＥ１：ＬＰ固有割込み１イネーブルを示す。「１」は割込み許可を示し、「０」は割込み不許可を示す。
ビットＬＰＩＥ０：ＬＰ固有割込み０イネーブルを示す。「１」は割込み許可を示し、「０」は割込み不許可を示す。
【００３６】
ビットＡＥＥ：ミスアライメント例外イネーブルを示す。「１」はミスアライメント例外許可を示し、「０」はミスアライメント例外不許可を示す。
ビットＩＥ：レベル割込みイネーブルを示す。「１」はレベル割込み許可を示し、「０」はレベル割込み不許可を示す。
ビットＩＭ［７：０］：割込みマスクを示す。レベル０〜７まで定義され、個々のレベルでマスクすることができる。レベル０が最も高いレベルとなる。ＩＭによりマスクされていない割込み要求のうち最も高いレベルを持った割込み要求のみがプロセッサ１に受理される。割込み要求を受理すると受理したレベル以下のレベルはハードウェアで自動的にマスクされる。ＩＭ［０］はレベル０のマスクであり、ＩＭ［１］はレベル１のマスクであり、ＩＭ［２］はレベル２のマスクであり、ＩＭ［３］はレベル３のマスクであり、ＩＭ［４］はレベル４のマスクであり、ＩＭ［５］はレベル５のマスクであり、ＩＭ［６］はレベル６のマスクであり、ＩＭ［７］はレベル７のマスクである。
ｒｅｓｅｒｖｅｄ：予約ビットを示す。常に０が読み出される。書き込む時は０を書き込む必要がある。
【００３７】
図１２は、条件フラグレジスタ（ＣＦＲ）３２の構造を示す図である。条件フラグレジスタ（ＣＦＲ）３２は、実行対象となっているタスクのコンテキストの一部を構成する３２ビットのレジスタであり、コンディションフラグ（条件フラグ）、オペレーションフラグ（演算フラグ）、ベクタコンディションフラグ（ベクタ条件フラグ）、演算命令用ビット位置指定フィールド、ＳＩＭＤデータアライン情報フィールドから構成される。
【００３８】
ビットＡＬＮ［１：０］：アラインモードを示す。ｖａｌｎｖｃ命令のアラインモードを設定する。
ビットＢＰＯ［４：０］：ビットポジションを示す。ビット位置指定の必要な命令で使用する。
ビットＶＣ０〜ＶＣ３：ベクタ条件フラグである。ＬＳＢ側のバイトあるいはハーフワードから順にＶＣ０に対応し、ＭＳＢ側がＶＣ３に対応する。
ビットＯＶＳ：オーバーフローフラグ（サマリー）である。飽和発生やオーバーフロー検出でセットされる。検出されなかった場合は、命令実行前の値を保持する。クリアはソフトで行う必要がある。
【００３９】
ビットＣＡＳ：キャリーフラグ（サマリー）である。ａｄｄｃ命令でキャリーまたはｓｕｂｃ命令でボローが発生した場合セットされる。ａｄｄｃ命令でキャリーもしくはｓｕｂｃ命令でボローが発生しなかった場合は、命令実行前の値を保持する。クリアはソフトで行う必要がある。
ビットＣ０〜Ｃ７：コンディションフラグである。フラグＣ７は常に値が１である。フラグＣ７へのＦＡＬＳＥ条件の反映（０書き込み）は無視される。
ｒｅｓｅｒｖｅｄ：予約ビットを示す。常に０が読み出される。書き込む時は０を書き込む必要がある。
【００４０】
図１３は、アキュームレータ（Ｍ０，Ｍ１）３０ｂの構造を示す図である。このアキュームレータ（Ｍ０，Ｍ１）３０ｂは、実行対象となっているタスクのコンテキストの一部を構成し、図１３（ａ）に示される３２ビットレジスタＭＨ０−ＭＨ１（乗除算・積和用レジスタ（上位３２ビット））と、図１３（ｂ）に示される３２ビットレジスタＭＬ０−ＭＬ１乗除算・積和用レジスタ（下位３２ビット）とからなる。
【００４１】
レジスタＭＨ０−ＭＨは、乗算命令では結果の上位３２ビットを格納するのに使用される。積和命令ではアキュムレータの上位３２ビットとして使用される。また、ビットストリームを取り扱う場合に汎用レジスタと組み合わせて使用することができる。レジスタＭＬ０−ＭＬ１は、乗算命令では結果の下位３２ビットを格納するのに使用される。積和命令ではアキュムレータの下位３２ビットとして使用される。
【００４２】
図１４は、プログラムカウンタ（ＰＣ）３３の構造を示す図である。このプログラムカウンタ（ＰＣ）３３は、実行対象となっているタスクのコンテキストの一部を構成し、実行中の命令のアドレスを保持する３２ビットのカウンタである。下位１ビットは常に０が格納される。
【００４３】
図１５は、ＰＣ退避用レジスタ（ＩＰＣ）３４の構造を示す図である。このＰＣ退避用レジスタ（ＩＰＣ）３４は、実行対象となっているタスクのコンテキストの一部を構成する３２ビットのレジスタであり、下位１ビットは常に０が読み出されるが、書き込み時には０を書き込む必要がある。
【００４４】
図１６は、ＰＳＲ退避用レジスタ（ＩＰＳＲ）３５の構造を示す図である。このＰＳＲ退避用レジスタ（ＩＰＳＲ）３５は、実行対象となっているタスクのコンテキストの一部を構成し、プログラム状態レジスタ（ＰＳＲ）３１を退避するための３２ビットのレジスタであり、プログラム状態レジスタ（ＰＳＲ）３１の予約ビットに対応する部分は常に０が読み出されるが、書き込み時には０を書き込む必要がある。
【００４５】
次に、本プロセッサ１のメモリ空間について説明する。本プロセッサ１では、４ＧＢのリニアなメモリ空間を３２分割し、１２８ＭＢ単位の空間に命令ＳＲＡＭ（Ｓｔａｔｉｃ　ＲＡＭ）とデータＳＲＡＭが割り当てられる。この１２８ＭＢの空間を１ブロックとして、ＳＡＲ（ＳＲＡＭ　Ａｒｅａ　Ｒｅｇｉｓｔｅｒ）にアクセスしたいブロックを設定する。アクセスされたアドレスがＳＡＲで設定された空間である場合は、直接命令ＳＲＡＭ／データＳＲＡＭに対してアクセスを行うが、ＳＡＲで設定された空間でない場合は、バスコントローラ（ＢＣＵ）に対してアクセス要求を出する。ＢＣＵにはオン・チップ・メモリ（ＯＣＭ）、外部メモリ、外部デバイス、Ｉ／Ｏポート等が接続されており、それらのデバイスに対して読み書きを行うことができる。
【００４６】
図１７は、本プロセッサ１のパイプライン動作を示すタイミング図である。本プロセッサ１は、本図に示されるように、基本的に命令フェッチ、命令割り当て（ディスパッチ）、デコード、実行、書き込みの５段パイプラインで構成されている。
【００４７】
図１８は、本プロセッサ１による命令実行時の各パイプライン動作を示すタイミング図である。命令フェッチステージでは、プログラムカウンタ（ＰＣ）３３で指定されるアドレスの命令メモリをアクセスし、命令を命令バッファ１０ｃ〜１０ｅ等に転送する。命令割り当てステージでは、分岐系命令に対する分岐先アドレス情報の出力、入力レジスタ制御信号の出力、可変長命令の割り当てを行い、命令をインストラクションレジスタ（ＩＲ）に転送する。デコードステージでは、ＩＲをデコード部２０に入力し、演算器制御信号、メモリアクセス信号を出力する。実行ステージでは、演算を実行、演算結果をデータメモリか汎用レジスタ（Ｒ０〜Ｒ３１）３０ａに出力する。書き込みステージでは、データ転送、演算結果を汎用レジスタに格納する。
【００４８】
本プロセッサ１は、ＶＬＩＷアーキテクチャにより上記の処理を最高３並列で行うことができる。したがって、図１８に示された動作については、本プロセッサ１は、図１９に示されるタイミングで並列に実行する。
【００４９】
次に、以上のように構成された本プロセッサ１の命令セットについて説明する。
以下の表３〜表５は、本プロセッサ１が実行する命令をカテゴリー別に分類した表である。
【表３】
2004013185.tif 000006
【表４】
2004013185.tif 000007
【表５】
2004013185.tif 000008
【００５０】
なお、表中の「演算器」は、その命令が使用する演算器を示す。演算器の略号の意味は次の通りである。つまり、「Ａ」はＡＬＵ命令、「Ｂ」は分岐命令、「Ｃ」は変換命令、「ＤＩＶ」は除算命令、「ＤＢＧＭ」はデバッグ命令、「Ｍ」はメモリアクセス命令、「Ｓ１」、「Ｓ２」はシフト命令、「Ｘ１」、「Ｘ２」は乗算命令を意味する。
【００５１】
図２０は、本プロセッサ１が実行する命令のフォーマットを示す図である。そのフォーマットには、図２０（ａ）に示される１６ビット命令フォーマットと、図２０（ｂ）に示される３２ビット命令フォーマットとがある。
【００５２】
なお、図中における略号の意味は次の通りである。つまり、「Ｅ」はエンドビット（並列実行の境界）、「Ｆ」はフォーマットビット（００、０１、１０：１６ビット命令フォーマット、１１：３２ビット命令フォーマット）、「Ｐ」はプレディケート（実行条件：８個の条件フラグＣ０〜Ｃ７のいずれかを指定）、「ＯＰ」はオペコードフィールド、「Ｒ」はレジスタフィールド、「Ｉ」は即値フィールド、「Ｄ」ディスプースメントフィールドを意味する。なお、「Ｅ」フィールドはＶＬＩＷに特有のもので、Ｅ＝０の命令は次の命令と並列に実行される。つまり、「Ｅ」フィールドによって並列度が可変のＶＬＩＷを実現している。
【００５３】
図２１〜図３６は、本プロセッサ１が実行する命令の概略的な機能を説明する図である。つまり、図２１は、カテゴリー「ＡＬＵａｄｄ（加算）系」に属する命令を説明する図であり、図２２は、カテゴリー「ＡＬＵｓｕｂ（減算）系」に属する命令を説明する図であり、図２３は、カテゴリー「ＡＬＵｌｏｇｉｃ（論理演算）系ほか」に属する命令を説明する図であり、図２４は、カテゴリー「ＣＭＰ（比較演算）系」に属する命令を説明する図であり、図２５は、カテゴリー「ｍｕｌ（乗算）系」に属する命令を説明する図であり、図２６は、カテゴリー「ｍａｃ（積和演算）系」に属する命令を説明する図であり、図２７は、カテゴリー「ｍｓｕ（積差演算）系」に属する命令を説明する図であり、図２８は、カテゴリー「ＭＥＭｌｄ（メモリ読み出し）系」に属する命令を説明する図であり、図２９は、カテゴリー「ＭＥＭｓｔｏｒｅ（メモリ書き出し）系」に属する命令を説明する図であり、図３０は、カテゴリー「ＢＲＡ（分岐）系」に属する命令を説明する図であり、図３１は、カテゴリー「ＢＳａｓｌ（算術バレルシフト）系ほか」に属する命令を説明する図であり、図３２は、カテゴリー「ＢＳｌｓｒ（論理バレルシフト）系ほか」に属する命令を説明する図であり、図３３は、カテゴリー「ＣＮＶｖａｌｎ（算術変換）系」に属する命令を説明する図であり、図３４は、カテゴリー「ＣＮＶ（一般変換）系」に属する命令を説明する図であり、図３５は、カテゴリー「ＳＡＴｖｌｐｋ（飽和処理）系」に属する命令を説明する図であり、図３６は、カテゴリー「ＥＴＣ（その他）系」に属する命令を説明する図である。
【００５４】
これらの図において、項目「ＳＩＭＤ」は、その命令の型（ＳＩＳＤ（ＳＩＮＧＬＥ）かＳＩＭＤかの区別）を示し、項目「サイズ」は、演算の対象となる個々のオペランドのサイズを示し、項目「命令」は、その命令のオペコードを示し、項目「オペランド」は、その命令のオペランドを示し、項目「ＣＦＲ」は、条件フラグレジスタの変化を示し、項目「ＰＳＲ」は、プロセッサ状態レジスタの変化を示し、項目「代表的な動作」は、動作の概要を示し、項目「演算器」は、使用される演算器を示し、項目「３１１６」は、命令のサイズを示す。
【００５５】
図３７〜図７４８は、本プロセッサ１が実行する命令の詳細な機能を説明する図である。なお、命令の説明に用いられている各種記号の意味は、以下の表６〜表１０の通りである。
【表６】
2004013185.tif 000009
【表７】
2004013185.tif 000010
【表８】
2004013185.tif 000011
【表９】
2004013185.tif 000012
【表１０】
2004013185.tif 000013
【００５６】
図３７〜図１１９は、「ｌｏａｄ」関連の命令を説明する図である。
図１２０〜図１８４は、「ｓｔｏｒｅ」関連の命令を説明する図である。
図１８５〜図１８６は、「ｍｅｍｏｒｙ（ｅｔｃ）」関連の命令を説明する図である。
図１８７〜図２０６は、「ｅｘｔｅｒｎａｌ　ｒｅｇｉｓｔｅｒ」関連の命令を説明する図である。
図２０７〜図２４７は、「ｂｒａｎｃｈ」関連の命令を説明する図である。
図２４８〜図２６４は、「ＶＭＰ／ｉｎｔｅｒｕｐｔ」関連の命令を説明する図である。
図２６５〜図２５８は、「ｐｒｏｇｒａｍ　ｉｎｔｅｒｒｕｐｔ」関連の命令を説明する図である。
図２５９〜図３０３は、「ａｒｉｔｈｍｅｔｉｃ」関連の命令を説明する図である。
図３０４〜図３１７は、「ｌｏｇｉｃ」関連の命令を説明する図である。
図３１８〜図３５９は、「ｃｏｍｐａｒｅ」関連の命令を説明する図である。
図３６０〜図４２０は、「ｍｏｖｅ」関連の命令を説明する図である。
図４２１は、「ｎｏｐ」関連の命令を説明する図である。
図４２２〜図４４１は、「ｓｈｉｆｔ（Ｓ１）」関連の命令を説明する図である。
図４４２〜図４６０は、「ｓｈｉｆｔ（Ｓ２）」関連の命令を説明する図である。
図４６１〜図３８０は、「ｅｘｔｒａｃｔ」関連の命令を説明する図である。
図４７１〜図４７４は、「ｍａｓｋ」関連の命令を説明する図である。
図４７５〜図４８０は、「ｓａｔｕｒａｔｉｏｎ」関連の命令を説明する図である。
図４８１〜図５１２は、「ｃｏｎｖｅｒｓｉｏｎ」関連の命令を説明する図である。
【００５７】
図５１３〜図５１６は、「ｂｉｔ　ｃｏｕｎｔ」関連の命令を説明する図である。
図５１７〜図５２０は、「ｅｔｃ」関連の命令を説明する図である。
図５２１〜図５２６は、「ｍｕｌ（Ｘ１）」関連の命令を説明する図である。
図５２７〜図５３１は、「ｍｕｌ（Ｘ２）」関連の命令を説明する図である。
図５３２〜図５４３は、「ｍａｃ（Ｘ１）」関連の命令を説明する図である。
図５４４〜図５４７は、「ｍａｃ（Ｘ２）」関連の命令を説明する図である。
図５４８〜図５５９は、「ｍｓｕ（Ｘ１）」関連の命令を説明する図である。
図５６０〜図５６３は、「ｍｓｕ（Ｘ２）」関連の命令を説明する図である。
図５６４〜図５６５は、「ｄｉｖｉｄｅ」関連の命令を説明する図である。
図５６６〜図５６９は、「ｄｅｂｕｇ」関連の命令を説明する図である。
図５７０〜図６１５は、「ＳＩＭＤ　ａｒｉｔｈｍｅｔｉｃ」関連の命令を説明する図である。
図６１６〜図６３９は、「ＳＩＭＤ　ｃｏｍｐａｒｅ」関連の命令を説明する図である。
図６４０〜図６６４は、「ＳＩＭＤ　ｓｈｉｆｔ（Ｓ１）」関連の命令を説明する図である。図６６５〜図６７５は、「ＳＩＭＤ　ｓｈｉｆｔ（Ｓ２）」関連の命令を説明する図である。図６７６〜図６８０は、「ＳＩＭＤ　ｓａｔｕｒａｔｉｏｎ」関連の命令を説明する図である。
図６８１〜図６８２は、「ＳＩＭＤ　ｅｔｃ」関連の命令を説明する図である。
図６８３〜図６９９は、「ＳＩＭＤ　ｍｕｌ（Ｘ２）」関連の命令を説明する図である。
図７００〜図７２８は、「ＳＩＭＤ　ｍａｃ（Ｘ２）」関連の命令を説明する図である。
図７２９〜図７４８は、「ＳＩＭＤ　ｍｓｕ（Ｘ２）」関連の命令を説明する図である。
【００５８】
次に、いくつかの特徴的な命令について、本プロセッサ１の動作を説明する。
（１）ＳＩＭＤ２項演算を、オペランドをクロスして行う命令
まず、２並列ＳＩＭＤ演算のうち、クロスの位置関係にあるオペランドを対象として演算を行う命令について説明する。
［命令ｖｘａｄｄｈ］
命令ｖｘａｄｄｈは、ハーフワード（１６ビット）単位で、クロスの位置関係にある２組のオペランドを加算するＳＩＭＤ型の命令である。例えば、
ｖｘａｄｄｈ　Ｒｃ，Ｒａ，Ｒｂ
であれば、プロセッサ１は、算術論理・比較演算器４１等により、
（ｉ）レジスタＲａの上位１６ビットとレジスタＲｂの下位１６ビットとを加算し、結果をレジスタＲｃの上位１６ビットに格納し、それと並行して、
（ｉｉ）レジスタＲａの下位１６ビットとレジスタＲｂの上位１６ビットとを加算し、結果をレジスタＲｃの下位１６ビットに格納する。
このような命令は、対称型フィルタ（中心から左右対称の係数）で乗算を減らすために、予め同じ係数が乗算される値同士を加算（又は、減算）しておく場合に有効である。
なお、本プロセッサ１は、減算命令（ｖｘｓｕｂｈ等）についても、この加算命令と同様の処理を実行する。
【００５９】
［命令ｖｘｍｕｌ］
命令ｖｘｍｕｌは、ハーフワード（１６ビット）単位で、クロスの位置関係にある２組のオペランドを乗算し、それらの結果の下位ハーフワードそれぞれを残す（ＳＩＭＤ格納する）ＳＩＭＤ型の命令である。例えば、
ｖｘｍｕｌ　Ｒｃ，Ｒａ，Ｒｂ
であれば、プロセッサ１は、乗算・積和演算器４４等により、
（ｉ）レジスタＲａの上位１６ビットとレジスタＲｂの下位１６ビットとを乗算し、その乗算結果を演算レジスタＭＨｍの上位１６ビットと演算レジスタＭＬｍの上位１６ビットに格納するとともに、その乗算結果の下位１６ビットをレジスタＲｃの上位１６ビットに格納し、それと並行して、
（ｉｉ）レジスタＲａの下位１６ビットとレジスタＲｂの上位１６ビットとを乗算し、その乗算結果を演算レジスタＭＨｍの下位１６ビットと演算レジスタＭＬｍの下位１６ビットに格納するとともに、その乗算結果の下位１６ビットをレジスタＲｃの下位１６ビットに格納する。
このような命令は、複素数の内積に有効である。結果の下位を取り出すのは整数データを扱う場合に有効である（主に画像）。
【００６０】
［命令ｖｘｆｍｕｌｈ］
命令ｖｘｍｕｌｈは、ハーフワード（１６ビット）単位で、クロスの位置関係にある２組のオペランドを乗算し、それらの結果の上位ハーフワードそれぞれを残す（ＳＩＭＤ格納する）ＳＩＭＤ型の命令である。例えば、
ｖｘｆｍｕｌｈ　Ｒｃ，Ｒａ，Ｒｂ
であれば、プロセッサ１は、乗算・積和演算器４４等により、
（ｉ）レジスタＲａの上位１６ビットとレジスタＲｂの下位１６ビットとを乗算し、その乗算結果を演算レジスタＭＨｍの上位１６ビットと演算レジスタＭＬｍの上位１６ビットに格納するとともに、その乗算結果の上位１６ビットをレジスタＲｃの上位１６ビットに格納し、それと並行して、
（ｉｉ）レジスタＲａの下位１６ビットとレジスタＲｂの上位１６ビットとを乗算し、その乗算結果を演算レジスタＭＨｍの下位１６ビットと演算レジスタＭＬｍの下位１６ビットに格納するとともに、その乗算結果の上位１６ビットをレジスタＲｃの下位１６ビットに格納する。
このような命令は、複素数の内積に有効である。結果の上位を取り出すのは固定小数点データを扱う場合に有効である。Ｑ３１／Ｑ１５と呼ばれる標準的なファーマット（ＭＳＢ詰め）に適用することができる。
【００６１】
［命令ｖｘｆｍｕｌｗ］
命令ｖｘｆｍｕｌｗは、ハーフワード（１６ビット）単位で、クロスの位置関係にある２組のオペランドを乗算し、一方の乗算結果のみ残す（非ＳＩＭＤ格納する）ＳＩＭＤ型の命令である。例えば、
ｖｘｆｍｕｌｈ　Ｒｃ，Ｒａ，Ｒｂ
であれば、プロセッサ１は、乗算・積和演算器４４等により、
（ｉ）レジスタＲａの上位１６ビットとレジスタＲｂの下位１６ビットとを乗算し、その乗算結果を演算レジスタＭＨｍの上位１６ビットと演算レジスタＭＬｍの上位１６ビットに格納するとともに、その乗算結果（ワード）をレジスタＲｃに格納し、それと並行して、
（ｉｉ）レジスタＲａの下位１６ビットとレジスタＲｂの上位１６ビットとを乗算し、その乗算結果を演算レジスタＭＨｍの下位１６ビットと演算レジスタＭＬｍの下位１６ビットに格納する（レジスタＲｃには格納しない）。
このような命令は、精度が１６ビットで足りなくなりＳＩＭＤが維持できなくなる場合に有効である（オーディオなど）。
【００６２】
［命令ｖｘｍａｃ］
命令ｖｘｍａｃは、ハーフワード（１６ビット）単位で、クロスの位置関係にある２組のオペランドの積和演算を行い、それらの結果の下位ハーフワードそれぞれを残す（ＳＩＭＤ格納する）ＳＩＭＤ型の命令である。例えば、
ｖｘｍａｃ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ
であれば、プロセッサ１は、乗算・積和演算器４４等により、
（ｉ）レジスタＲａの上位１６ビットとレジスタＲｂの下位１６ビットとを乗算し、その乗算結果と演算レジスタＭＨｎ及びＭＬｎの上位１６ビットからなる３２ビットとを加算し、その加算結果の３２ビットを演算レジスタＭＨｍ及びＭＬｍの上位１６ビットからなる３２ビット領域に格納するとともに、その加算結果の下位１６ビットをレジスタＲｃの上位１６ビットに格納し、それと並行して、
（ｉｉ）レジスタＲａの下位１６ビットとレジスタＲｂの上位１６ビットとを乗算し、その乗算結果と演算レジスタＭＨｎ及びＭＬｎの下位１６ビットからなる３２ビットとを加算し、その加算結果の３２ビットを演算レジスタＭＨｍ及びＭＬｍの下位１６ビットからなる３２ビット領域に格納するとともに、その加算結果の下位１６ビットをレジスタＲｃの下位１６ビットに格納する。
このような命令は、複素数の内積に有効である。結果の下位を取り出すのは整数データを扱う場合に有効である（主に画像）。
【００６３】
［命令ｖｘｆｍａｃｈ］
命令ｖｘｍａｃは、ハーフワード（１６ビット）単位で、クロスの位置関係にある２組のオペランドの積和演算を行い、それらの結果の上位ハーフワードそれぞれを残す（ＳＩＭＤ格納する）ＳＩＭＤ型の命令である。例えば、
ｖｘｆｍａｃｈ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ
であれば、プロセッサ１は、乗算・積和演算器４４等により、
（ｉ）レジスタＲａの上位１６ビットとレジスタＲｂの下位１６ビットとを乗算し、その乗算結果と演算レジスタＭＨｎ及びＭＬｎの上位１６ビットからなる３２ビットとを加算し、その加算結果の３２ビットを演算レジスタＭＨｍ及びＭＬｍの上位１６ビットからなる３２ビット領域に格納するとともに、その加算結果の上位１６ビットをレジスタＲｃの上位１６ビットに格納し、それと並行して、
（ｉｉ）レジスタＲａの下位１６ビットとレジスタＲｂの上位１６ビットとを乗算し、その乗算結果と演算レジスタＭＨｎ及びＭＬｎの下位１６ビットからなる３２ビットとを加算し、その加算結果の３２ビットを演算レジスタＭＨｍ及びＭＬｍの下位１６ビットからなる３２ビット領域に格納するとともに、その加算結果の上位１６ビットをレジスタＲｃの下位１６ビットに格納する。
このような命令は、複素数の内積に有効である。結果の上位を取り出すのは固定小数点データを扱う場合に有効である。Ｑ３１／Ｑ１５と呼ばれる標準的なファーマット（ＭＳＢ詰め）に適用することができる。
【００６４】
［命令ｖｘｆｍａｃｗ］
命令ｖｘｆｍａｃｈは、ハーフワード（１６ビット）単位で、クロスの位置関係にある２組のオペランドを乗算し、一方の乗算結果のみ残す（非ＳＩＭＤ格納する）ＳＩＭＤ型の命令である。例えば、
ｖｘｆｍａｃｈ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ
であれば、プロセッサ１は、乗算・積和演算器４４等により、
（ｉ）レジスタＲａの上位１６ビットとレジスタＲｂの下位１６ビットとを乗算し、その乗算結果と演算レジスタＭＨｎ及びＭＬｎの上位１６ビットからなる３２ビットとを加算し、その加算結果の３２ビットを演算レジスタＭＨｍ及びＭＬｍの上位１６ビットからなる３２ビット領域に格納するとともに、その加算結果の３２ビットをレジスタＲｃに格納し、それと並行して、
（ｉｉ）レジスタＲａの下位１６ビットとレジスタＲｂの上位１６ビットとを乗算し、その乗算結果と演算レジスタＭＨｎ及びＭＬｎの下位１６ビットからなる３２ビットとを加算し、その加算結果の３２ビットを演算レジスタＭＨｍ及びＭＬｍの下位１６ビットからなる３２ビット領域に格納する（レジスタＲｃには格納しない）。
このような命令は、精度が１６ビットで足りなくなりＳＩＭＤが維持できなくなる場合に有効である（オーディオなど）。
なお、本プロセッサ１は、積差命令（ｖｘｍｓｕ、ｖｘｍｓｕｈ、ｖｘｍｓｕｗ等）についても、これらの積和命令と同様の処理を実行する。
【００６５】
また、本プロセッサ１は、以上のようなクロスの位置関係にある２組のオペランドに対する演算（２並列ＳＩＭＤによる加算、減算、乗算、積和、積差）だけでなく、これを拡張したｎ組のオペランドに対する演算（４並列、８並列ＳＩＭＤ演算など）を実行する機能を備えてもよい。
【００６６】
例えば、いま、レジスタＲａに格納されている４つのバイトデータを上位からＲａ１、Ｒａ２，Ｒａ３，Ｒａ４とし、レジスタＲｂに格納されている４つのバイトデータを上位からＲｂ１、Ｒｂ２，Ｒｂ３，Ｒｂ４とした場合に、レジスタＲａとレジスタＲｂとをオペランドとするＳＩＭＤ演算命令であって、以下のようなクロスの位置関係にあるバイトデータに対する演算を並列に実行する命令を備えてもよい。つまり、
（ｉ）１対称クロスの命令
Ｒａ１とＲｂ４、Ｒａ２とＲｂ３、Ｒａ３とＲｂ２、Ｒａ４とＲｂ１、それぞれを演算対象とする４並列ＳＩＭＤ型の演算命令を備えてもよい。
（ｉｉ）２対称クロスの命令
Ｒａ１とＲｂ２、Ｒａ２とＲｂ１、Ｒａ３とＲｂ４、Ｒａ４とＲｂ３、それぞれを演算対象とする４並列ＳＩＭＤ型の演算命令を備えてもよい。
（ｉｉｉ）２重クロスの命令
Ｒａ１とＲｂ３、Ｒａ２とＲｂ４、Ｒａ３とＲｂ１、Ｒａ４とＲｂ２、それぞれを演算対象とする４並列ＳＩＭＤ型の演算命令を備えてもよい。
【００６７】
そして、これらの４並列ＳＩＭＤ型の演算の種類は、上記２並列ＳＩＭＤ型の演算と同様に、加算、減算、乗算、積和、積差のいずれについても適用することができる。さらに、乗算、積和、積差については、上記２並列ＳＩＭＤ型の演算命令（ｖｘｍｕｌ，ｖｘｆｍｕｌｈ，ｖｘｆｍｕｌｗなど）と同様に、４つの演算結果それぞれの下位バイトだけをレジスタＲｃ等にＳＩＭＤ格納したり、４つの演算結果それぞれの上位バイトだけをレジスタＲｃ等にＳＩＭＤ格納したり、４つの演算結果のうちの２つだけをレジスタＲｃ等にＳＩＭＤ格納したりする命令を備えてもよい。
【００６８】
なお、上記のようなクロスの位置関係にあるデータに対する３種類の演算は、一般化すると以下のように表現することができる。つまり、いま、演算の対象となるデータの組が、第１データ群を構成するｎ個のデータの並びにおける第ｉ番目のデータと第２データ群を構成するｎ個のデータの並びにおける第ｊ番目のデータとすると、
上記（ｉ）１対称クロスの命令では、ｊ＝ｎ−ｉ＋１　が成立し、
上記（ｉｉ）２対称クロスの命令では、ｊ＝ｉ−（−１）＾（ｉ　ｍｏｄ　２）
が成立し、
上記（ｉｉｉ）２重クロスの命令では、ｊ＝ｎ−ｉ＋１＋（−１）＾（ｉ　ｍｏｄ　２）　が成立する。ここで、「＾」はべき乗を意味し、「ｍｏｄ」は剰余を意味する。
以上のような命令は、複素数の内積等、２個の複素数を同時に演算する場合に有効である。
【００６９】
（２）ＳＩＭＤ２項演算を、一方のオペランドを固定して行う命令
次に、２並列ＳＩＭＤ演算のうち、一方のオペランドを固定して行う（一方のオペランドを共通とする）演算命令について説明する。
［命令ｖｈａｄｄｈ］
命令ｖｈａｄｄｈは、ハーフワード（１６ビット）単位で、一方のオペランド（レジスタ中の上位１６ビット）を共通とする２組のオペランドを加算するＳＩＭＤ型の命令である。例えば、
ｖｈａｄｄｈ　Ｒｃ，Ｒａ，Ｒｂ
であれば、プロセッサ１は、算術論理・比較演算器４１等により、
（ｉ）レジスタＲａの上位１６ビットとレジスタＲｂの上位１６ビットとを加算し、結果をレジスタＲｃの上位１６ビットに格納し、それと並行して、
（ｉｉ）レジスタＲａの下位１６ビットとレジスタＲｂの上位１６ビットとを加算し、結果をレジスタＲｃの下位１６ビットに格納する。
このような命令は、２つの配列の要素間の加減算で２つの配列のアライメントがずれておりＳＩＭＤ適用が困難な場合に有効である。
なお、本プロセッサ１は、減算命令（ｖｈｓｕｂｈ等）についても、この加算命令と同様の処理を実行する。
【００７０】
［命令ｖｈｍｕｌ］
命令ｖｈｍｕｌは、ハーフワード（１６ビット）単位で、一方のオペランド（レジスタ中の上位１６ビット）を共通とする２組のオペランドを乗算し、それらの結果の下位ハーフワードそれぞれを残す（ＳＩＭＤ格納する）ＳＩＭＤ型の命令である。例えば、
ｖｈｍｕｌ　Ｒｃ，Ｒａ，Ｒｂ
であれば、プロセッサ１は、乗算・積和演算器４４等により、
（ｉ）レジスタＲａの上位１６ビットとレジスタＲｂの上位１６ビットとを乗算し、その乗算結果を演算レジスタＭＨｍの上位１６ビットと演算レジスタＭＬｍの上位１６ビットに格納するとともに、その乗算結果の下位１６ビットをレジスタＲｃの上位１６ビットに格納し、それと並行して、
（ｉｉ）レジスタＲａの下位１６ビットとレジスタＲｂの上位１６ビットとを乗算し、その乗算結果を演算レジスタＭＨｍの下位１６ビットと演算レジスタＭＬｍの下位１６ビットに格納するとともに、その乗算結果の下位１６ビットをレジスタＲｃの下位１６ビットに格納する。
このような命令は、ゲインコントロールなど全要素に係数を乗ずる場合、ループをイタレーションで展開し、ＳＩＭＤで並列処理するとき、要素がずれてＳＩＭＤ適用が困難な場合に有効である。基本的には、下記の下位固定の命令とペア（交互）で使用する。結果の下位を取り出すのは整数データを扱う場合に有効である（主に、画像）。
【００７１】
［命令ｖｈｆｍｕｌｈ］
命令ｖｈｍｕｌｈは、ハーフワード（１６ビット）単位で、一方のオペランド（レジスタ中の上位１６ビット）を共通とする２組のオペランドを乗算し、それらの結果の上位ハーフワードそれぞれを残す（ＳＩＭＤ格納する）ＳＩＭＤ型の命令である。例えば、
ｖｈｆｍｕｌｈ　Ｒｃ，Ｒａ，Ｒｂ
であれば、プロセッサ１は、乗算・積和演算器４４等により、
（ｉ）レジスタＲａの上位１６ビットとレジスタＲｂの上位１６ビットとを乗算し、その乗算結果を演算レジスタＭＨｍの上位１６ビットと演算レジスタＭＬｍの上位１６ビットに格納するとともに、その乗算結果の上位１６ビットをレジスタＲｃの上位１６ビットに格納し、それと並行して、
（ｉｉ）レジスタＲａの下位１６ビットとレジスタＲｂの上位１６ビットとを乗算し、その乗算結果を演算レジスタＭＨｍの下位１６ビットと演算レジスタＭＬｍの下位１６ビットに格納するとともに、その乗算結果の上位１６ビットをレジスタＲｃの下位１６ビットに格納する。
このような命令は、上記と同様に有効である。結果の上位を取り出すのは固定小数点データを扱う場合に有効である。Ｑ３１／Ｑ１５と呼ばれる標準的なファーマット（ＭＳＢ詰め）に適用することができる。
【００７２】
［命令ｖｈｆｍｕｌｗ］
命令ｖｈｆｍｕｌｗは、ハーフワード（１６ビット）単位で、一方のオペランド（レジスタ中の上位１６ビット）を共通とする２組のオペランドを乗算し、一方の乗算結果のみ残す（非ＳＩＭＤ格納する）ＳＩＭＤ型の命令である。例えば、
ｖｈｆｍｕｌｈ　Ｒｃ，Ｒａ，Ｒｂ
であれば、プロセッサ１は、乗算・積和演算器４４等により、
（ｉ）レジスタＲａの上位１６ビットとレジスタＲｂの上位１６ビットとを乗算し、その乗算結果を演算レジスタＭＨｍの上位１６ビットと演算レジスタＭＬｍの上位１６ビットに格納するとともに、その乗算結果（ワード）をレジスタＲｃに格納し、それと並行して、
（ｉｉ）レジスタＲａの下位１６ビットとレジスタＲｂの上位１６ビットとを乗算し、その乗算結果を演算レジスタＭＨｍの下位１６ビットと演算レジスタＭＬｍの下位１６ビットに格納する（レジスタＲｃには格納しない）。
このような命令は精度確保に有効である。
【００７３】
［命令ｖｈｍａｃ］
命令ｖｈｍａｃは、ハーフワード（１６ビット）単位で、一方のオペランド（レジスタ中の上位１６ビット）を共通とする２組のオペランドの積和演算を行い、それらの結果の下位ハーフワードそれぞれを残す（ＳＩＭＤ格納する）ＳＩＭＤ型の命令である。例えば、
ｖｈｍａｃ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ
であれば、プロセッサ１は、乗算・積和演算器４４等により、
（ｉ）レジスタＲａの上位１６ビットとレジスタＲｂの上位１６ビットとを乗算し、その乗算結果と演算レジスタＭＨｎ及びＭＬｎの上位１６ビットからなる３２ビットとを加算し、その加算結果の３２ビットを演算レジスタＭＨｍ及びＭＬｍの上位１６ビットからなる３２ビット領域に格納するとともに、その加算結果の下位１６ビットをレジスタＲｃの上位１６ビットに格納し、それと並行して、
（ｉｉ）レジスタＲａの下位１６ビットとレジスタＲｂの上位１６ビットとを乗算し、その乗算結果と演算レジスタＭＨｎ及びＭＬｎの下位１６ビットからなる３２ビットとを加算し、その加算結果の３２ビットを演算レジスタＭＨｍ及びＭＬｍの下位１６ビットからなる３２ビット領域に格納するとともに、その加算結果の下位１６ビットをレジスタＲｃの下位１６ビットに格納する。
このような命令は、ＦＩＲ（フィルタ）などでループをイタレーションで展開し、ＳＩＭＤで並列処理するとき、要素がずれてＳＩＭＤ適用が困難な場合に有効である。基本的には、下記の下位固定の命令とペア（交互）で使用する。結果の下位を取り出すのは整数データを扱う場合に有効である（主に、画像）。
【００７４】
［命令ｖｈｆｍａｃｈ］
命令ｖｈｍａｃは、ハーフワード（１６ビット）単位で、一方のオペランド（レジスタ中の上位１６ビット）を共通とする２組のオペランドの積和演算を行い、それらの結果の上位ハーフワードそれぞれを残す（ＳＩＭＤ格納する）ＳＩＭＤ型の命令である。例えば、
ｖｈｆｍａｃｈ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ
であれば、プロセッサ１は、乗算・積和演算器４４等により、
（ｉ）レジスタＲａの上位１６ビットとレジスタＲｂの上位１６ビットとを乗算し、その乗算結果と演算レジスタＭＨｎ及びＭＬｎの上位１６ビットからなる３２ビットとを加算し、その加算結果の３２ビットを演算レジスタＭＨｍ及びＭＬｍの上位１６ビットからなる３２ビット領域に格納するとともに、その加算結果の上位１６ビットをレジスタＲｃの上位１６ビットに格納し、それと並行して、
（ｉｉ）レジスタＲａの下位１６ビットとレジスタＲｂの上位１６ビットとを乗算し、その乗算結果と演算レジスタＭＨｎ及びＭＬｎの下位１６ビットからなる３２ビットとを加算し、その加算結果の３２ビットを演算レジスタＭＨｍ及びＭＬｍの下位１６ビットからなる３２ビット領域に格納するとともに、その加算結果の上位１６ビットをレジスタＲｃの下位１６ビットに格納する。
このような命令は、上記と同様に有効である。結果の上位を取り出すのは固定小数点データを扱う場合に有効である。Ｑ３１／Ｑ１５と呼ばれる標準的なファーマット（ＭＳＢ詰め）に適用することができる。
【００７５】
［命令ｖｈｆｍａｃｗ］
命令ｖｈｆｍａｃｈは、ハーフワード（１６ビット）単位で、一方のオペランド（レジスタ中の上位１６ビット）を共通とする２組のオペランドを乗算し、一方の乗算結果のみ残す（非ＳＩＭＤ格納する）ＳＩＭＤ型の命令である。例えば、
ｖｈｆｍａｃｈ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ
であれば、プロセッサ１は、乗算・積和演算器４４等により、
（ｉ）レジスタＲａの上位１６ビットとレジスタＲｂの上位１６ビットとを乗算し、その乗算結果と演算レジスタＭＨｎ及びＭＬｎの上位１６ビットからなる３２ビットとを加算し、その加算結果の３２ビットを演算レジスタＭＨｍ及びＭＬｍの上位１６ビットからなる３２ビット領域に格納するとともに、その加算結果の３２ビットをレジスタＲｃに格納し、それと並行して、
（ｉｉ）レジスタＲａの下位１６ビットとレジスタＲｂの上位１６ビットとを乗算し、その乗算結果と演算レジスタＭＨｎ及びＭＬｎの下位１６ビットからなる３２ビットとを加算し、その加算結果の３２ビットを演算レジスタＭＨｍ及びＭＬｍの下位１６ビットからなる３２ビット領域に格納する（レジスタＲｃには格納しない）。
このような命令は、精度確保に有効である。
【００７６】
なお、本プロセッサ１は、積差命令（ｖｈｍｓｕ、ｖｈｍｓｕｈ、ｖｈｍｓｕｗ等）についても、これらの積和命令と同様の処理を実行する。
【００７７】
また、これらの命令では、レジスタ中の上位１６ビットが固定（共通化）されたが、レジスタ中の下位１６ビットを固定（共通化）する命令（ｖｌａｄｄｈ、ｖｌｓｕｂｈ、ｖｌｍｕｌ、ｖｌｆｍｕｌｈ、ｖｌｆｍｕｌｗ、ｖｌｍａｃ、ｖｌｍｓｕ、ｖｌｆｍａｃｈ、ｖｌｍｓｕｈ、ｖｌｆｍａｃｗ、ｖｌｍｓｕｗ等）についても、本プロセッサ１は、これらの演算命令と同様の処理を実行する。このような命令は、上記の上位固定の命令とペアで使用すると有効である。
【００７８】
また、本プロセッサ１は、以上のような一方のオペランド（レジスタ中の上位１６ビット）を共通とする２組のオペランドに対する演算（２並列ＳＩＭＤによる加算、減算、乗算、積和、積差）だけでなく、これを拡張したｎ組のオペランドに対する演算（４並列、８並列ＳＩＭＤ演算など）を実行する機能を備えてもよい。
【００７９】
例えば、いま、レジスタＲａに格納されている４つのバイトデータを上位からＲａ１、Ｒａ２，Ｒａ３，Ｒａ４とし、レジスタＲｂに格納されている４つのバイトデータを上位からＲｂ１、Ｒｂ２，Ｒｂ３，Ｒｂ４とした場合に、レジスタＲａとレジスタＲｂとをオペランドとするＳＩＭＤ演算命令であって、以下のような一方のオペランド（レジスタ中の１バイト）を共通とするバイトデータに対する演算を並列に実行する命令を備えてもよい。つまり、
（ｉ）最上位固定の命令
Ｒａ１とＲｂ１、Ｒａ２とＲｂ１、Ｒａ３とＲｂ１、Ｒａ４とＲｂ１、それぞれを演算対象とする４並列ＳＩＭＤ型の演算命令を備えてもよい。
（ｉ）中上位固定の命令
Ｒａ１とＲｂ２、Ｒａ２とＲｂ２、Ｒａ３とＲｂ２、Ｒａ４とＲｂ２、それぞれを演算対象とする４並列ＳＩＭＤ型の演算命令を備えてもよい。
（ｉ）中下位位固定の命令
Ｒａ１とＲｂ３、Ｒａ２とＲｂ３、Ｒａ３とＲｂ３、Ｒａ４とＲｂ３、それぞれを演算対象とする４並列ＳＩＭＤ型の演算命令を備えてもよい。
（ｉ）最下位固定の命令
Ｒａ１とＲｂ４、Ｒａ２とＲｂ４、Ｒａ３とＲｂ４、Ｒａ４とＲｂ４、それぞれを演算対象とする４並列ＳＩＭＤ型の演算命令を備えてもよい。
【００８０】
そして、これらの４並列ＳＩＭＤ型の演算の種類は、上記２並列ＳＩＭＤ型の演算と同様に、加算、減算、乗算、積和、積差のいずれについても適用することができる。さらに、乗算、積和、積差については、上記２並列ＳＩＭＤ型の演算命令（ｖｈｍｕｌ，ｖｈｆｍｕｌｈ，ｖｈｆｍｕｌｗなど）と同様に、４つの演算結果それぞれの下位バイトだけをレジスタＲｃ等にＳＩＭＤ格納したり、４つの演算結果それぞれの上位バイトだけをレジスタＲｃ等にＳＩＭＤ格納したり、４つの演算結果のうちの２つだけをレジスタＲｃ等にＳＩＭＤ格納したりする命令を備えてもよい。このような命令は、以下のようなケースに有効である。つまり、２つの要素を１要素ずつずらしながら要素ごとの演算をする場合に有効である。１個ずれ、２個ずれ、３個ずれの演算が必要となるからである。
【００８１】
以上のようなオペランドの一方を固定した演算を一般化して表現すると、次のようになる。つまり、本プロセッサ１は、ｎ（≧２）個のデータの並びからなる第１データ群を指定する第１オペランドとｎ個のデータの並びからなる第２データ群を指定する第２オペランドとを含むＳＩＭＤ型の命令に対して、ｉ＝１，２，…，ｎ、ｊ＝一定値とした場合における第１データ群の第ｉ番目データと第２データ群の第ｊ番目データとの組からなるｎ組それぞれに対して演算を行ってもよい。
【００８２】
（３）ＳＩＭＤ２項演算を実行し、その結果をビットシフトする命令
次に、２並列ＳＩＭＤ演算のうち、クロスの位置関係にあるオペランドを対象として演算を行う命令について説明する。
［命令ｖａｄｄｓｈ］
命令ｖａｄｄｓｈは、ハーフワード（１６ビット）単位で２組のオペランドを加算し、その結果を１ビットだけ算術右シフトするＳＩＭＤ型の命令である。例えば、
ｖａｄｄｓｈ　Ｒｃ，Ｒａ，Ｒｂ
であれば、プロセッサ１は、算術論理・比較演算器４１等により、
（ｉ）レジスタＲａの上位１６ビットとレジスタＲｂの上位１６ビットとを加算し、結果を１ビットだけ算術右シフトした値をレジスタＲｃの上位１６ビットに格納し、それと並行して、
（ｉｉ）レジスタＲａの下位１６ビットとレジスタＲｂの下位１６ビットとを加算し、結果を結果を１ビットだけ算術右シフトした値をレジスタＲｃの下位１６ビットに格納する。
このような命令は、加算により１６ビット精度におさまらなくなる前にシフトダウンして精度を確保するときに有効である。ケースによっては丸めが必要である。ＦＦＴ（バタフライ）では複素数同士の加減算が繰り返されるので多用される。
【００８３】
なお、本プロセッサ１は、減算命令（ｖｓｕｂｓｈ等）についても、この加算命令と同様の処理を実行する。
また、本プロセッサ１は、以上のような２組のオペランドに対する演算（２並列ＳＩＭＤによる加算、減算）だけでなく、これを拡張したｎ組のオペランドに対する演算（４並列、８並列ＳＩＭＤ演算など）を実行する機能を備えてもよい。
例えば、いま、レジスタＲａに格納されている４つのバイトデータを上位からＲａ１、Ｒａ２，Ｒａ３，Ｒａ４とし、レジスタＲｂに格納されている４つのバイトデータを上位からＲｂ１、Ｒｂ２，Ｒｂ３，Ｒｂ４とした場合に、レジスタＲａとレジスタＲｂとをオペランドとするＳＩＭＤ演算命令であって、以下のような演算とビットシフトとを行う命令を備えてもよい。つまり、Ｒａ１とＲｂ１、Ｒａ２とＲｂ２、Ｒａ３とＲｂ３、Ｒａ４とＲｂ４、それぞれを演算対象とする４並列ＳＩＭＤ型の演算命令を備えてもよい。例えば、バイト単位で４組のオペランドを加算し、その結果を１ビットだけ算術右シフトする命令ｖａｄｄｓｂなどである。
このような命令は、同様に精度確保に有効である。主に平均をとる場合に使用する（縦の平均）。
【００８４】
また、このようなＳＩＭＤ演算とシフトとを行う特徴的な命令は、上記のような右方向に１ビットだけシフトさせる命令に限られない。つまり、そのシフト量は、固定及び可変のいずれであってもよいし、右方向及び左方向のいずれであってもよい。また、右シフト時にこぼれたビットを丸めるようにしてもよい（例えば、命令ｖａｄｄｓｒｈや命令ｖａｄｄｓｒｂなど）。
【００８５】
（４）ＳＩＭＤ（ベクトル）データを塁加算してスカラ化又はベクトルの低次元化をする命令
次に、ベクトルデータをスカラ化又はベクトルの低次元化をするＳＩＭＤ型の命令について説明する。
［命令ｖｓｕｍｈ］
命令ｖｓｕｍｈは、ハーフワード（１６ビット）単位で、２つのＳＩＭＤデータ（ベクトルデータ）を加算し、スカラ化するＳＩＭＤ型の命令である。例えば、
ｖｓｕｍｈ　Ｒｂ，Ｒａ
であれば、プロセッサ１は、算術論理・比較演算器４１等により、レジスタＲａの上位１６ビットとレジスタＲａの下位１６ビットとを加算し、結果をレジスタＲｂに格納する。
このような命令は、様々な用途に使うことができる。平均（横の平均）、個別に演算（積和、加算）した結果を足し合わせる等である。
【００８６】
［命令ｖｓｕｍｈ２］
命令ｖｓｕｍｈ２は、バイト単位で、２つのＳＩＭＤデータ（ベクトルデータ）を組とする２組それぞれについて、要素を塁加算し、スカラ化するＳＩＭＤ型の命令である。例えば、
ｖｓｕｍｈ２　Ｒｂ，Ｒａ
であれば、プロセッサ１は、算術論理・比較演算器４１等により、
（ｉ）レジスタＲａの最上位バイトと中上位バイトとを塁加算し、結果をレジスタＲｂの上位１６ビットに格納し、それと並行して、
（ｉｉ）レジスタＲａの中下位バイトと最下位バイトとを塁加算し、結果をレジスタＲｂの下位１６ビットに格納する。
このような命令は、画像処理、動き補償（ＭＣ）、ハーフペル用命令として有効である。
【００８７】
なお、本プロセッサ１は、以上のような２並列ＳＩＭＤデータをスカラ化する演算だけでなく、これを拡張したｎ（４、８など）個の要素からなるｎ並列ＳＩＭＤデータをスカラ化する演算を実行する機能を備えてもよい。
例えば、いま、レジスタＲａに格納されている４つのバイトデータを上位からＲａ１、Ｒａ２，Ｒａ３，Ｒａ４とした場合に、それらＲａ１、Ｒａ２，Ｒａ３及びＲａ４を塁加算し、その結果をレジスタＲｂに格納する命令を備えてもよい。
【００８８】
また、本プロセッサ１は、単に複数の要素データからなるベクトルを１つの要素データからなるスカラに変換するだけでなく、その要素データの個数を減少させるというベクトルの低次元化を行ってもよい。
また、演算の種類は、加算だけに限られず、平均値を算出する演算であってもよい。このような命令は、平均、演算結果の足し合わせ等に有効である。
【００８９】
（５）その他ＳＩＭＤに関する命令
次に、以上の分類に属さないその他のＳＩＭＤ型の命令について説明する。
［命令ｖｅｘｔｈ］
命令ｖｅｘｔｈは、ハーフワード（１６ビット）単位で、２つのＳＩＭＤデータそれぞれを符号拡張するＳＩＭＤ型の命令である。例えば、
ｖｅｘｔｈ　Ｍｍ，Ｒｂ，Ｒａ
であれば、プロセッサ１は、変換器４７の飽和ブロック（ＳＡＴ）４７ａ等により、
（ｉ）レジスタＲａの上位１６ビットを３２ビットに符号拡張し、その結果を演算レジスタＭＨｍの上位１６ビットと演算レジスタＭＬｍの上位１６ビットに格納し、それと並行して、
（ｉｉ）レジスタＲａの下位１６ビットを３２ビットに符号拡張し、その結果を演算レジスタＭＨｍの下位１６ビットと演算レジスタＭＬｍの下位１６ビットに格納し、それと並行して、
（ｉｉｉ）レジスタＲａの３２ビットをレジスタＲｂに格納する。
なお、符号拡張とは、符号情報を維持したままデータの長さを大きくすることをいい、例えば、ハーフワードで表現された符号付き数値をワードで表現された同じ数値に変換することである。具体的には、元のデータの符号ビット（最上位ビット）の値で拡張した上位ビットを埋め尽くす処理である。
このような命令は、ＳＩＭＤデータのアキュムレータへの転送（精度が必要な場合）に有効である。
【００９０】
［命令ｖａｓｕｂｂ］
命令ｖａｓｕｂｂは、バイト単位で、４組のＳＩＭＤデータそれぞれを減算し、その結果得られる４つの符号を条件フラグレジスタに格納するＳＩＭＤ型の命令である。例えば、
ｖａｓｕｂｂ　Ｒｃ，Ｒｂ，Ｒａ
であれば、プロセッサ１は、算術論理・比較演算器４１等により、
（ｉ）レジスタＲｂの最上位８ビットからレジスタＲａの最上位８ビットを減算し、その結果をレジスタＲｃの最上位８ビットに格納するとともに、その符号を条件フラグレジスタ（ＣＦＲ）３２のＶＣ３に格納し、それと並行して、
（ｉｉ）レジスタＲｂの中上位８ビットからレジスタＲａの中上位８ビットを減算し、その結果をレジスタＲｃの中上位８ビットに格納するとともに、その符号を条件フラグレジスタ（ＣＦＲ）３２のＶＣ２に格納し、それと並行して、
（ｉ）レジスタＲｂの中下位８ビットからレジスタＲａの中下位８ビットを減算し、その結果をレジスタＲｃの中下位８ビットに格納するとともに、その符号を条件フラグレジスタ（ＣＦＲ）３２のＶＣ１に格納し、それと並行して、
（ｉ）レジスタＲｂの最下位８ビットからレジスタＲａの最下位８ビットを減算し、その結果をレジスタＲｃの最下位８ビットに格納するとともに、その符号を条件フラグレジスタ（ＣＦＲ）３２のＶＣ０に格納する。
このような命令は、絶対値差分和を得ることに一時的に９ビット精度が必要とされる場合に有効である。
【００９１】
［命令ｖａｂｓｓｕｍｂ］
命令ｖａｂｓｓｕｍｂは、バイト単位で、４組のＳＩＭＤデータそれぞれを絶対値加算し、その結果と他の４バイトデータとを加算するＳＩＭＤ型の命令である。例えば、
ｖａｂｓｓｕｍｂ　Ｒｃ，Ｒａ，Ｒｂ
であれば、プロセッサ１は、算術論理・比較演算器４１等により、レジスタＲａの最上位８ビットの絶対値と中上位８ビットの絶対値と中下位８ビットの絶対値と最下位８ビットの絶対値とを加算し、その結果とレジスタＲｂの３２ビットとを加算し、得られた結果をレジスタＲｃに格納する。なお、本プロセッサ１は、条件フラグレジスタ（ＣＦＲ）３２のフラグＶＣ０〜ＶＣ３によって、レジスタＲａに格納された各バイトの絶対値を特定する。
このような命令は、上記命令ｖａｓｕｂｂと組み合わせて使用することにより、複数組のデータに対して、各組の差分を算出した後に、それぞれの差分の絶対値を合計した値が得られ、画像処理の動き予測の差分絶対値和を算出する場合等に有効である。
【００９２】
（６）その他マスク演算等に関する命令
次に、ＳＩＭＤ型の命令ではないが、特徴的な処理を行う命令について説明する。
［命令ａｄｄｍｓｋ］
命令ａｄｄｍｓｋは、２つのオペランドの一方の一部のビット（上位）をマスクして加算する命令である。例えば、
ａｄｄｍｓｋ　Ｒｃ，Ｒａ，Ｒｂ
であれば、プロセッサ１は、算術論理・比較演算器４１や変換器４７等により、
条件フラグレジスタ（ＣＦＲ）３２のＢＰＯで指定された範囲（下位ビット）でのみレジスタＲａとレジスタＲｂに格納されたデータを加算してレジスタＲｃに格納するとともに、指定されていない範囲（上位ビット）についてはレジスタＲａの値をそのままレジスタＲｃに格納する。
【００９３】
このような命令は、モジュロアドレッシング（ＤＳＰでは一般的）への対応として有効である。バタフライ演算の準備のため予め特定のパターンにデータを並べ替えるあめに必要である。
なお、本プロセッサ１は、減算命令（ｓｕｂｍｓｋ等）についても、この加算命令と同様の処理を実行する。
【００９４】
［命令ｍｓｋｂｒｖｈ］
命令ｍｓｋｂｒｖｈは、２つのオペランドの一方の一部のビット（下位）をリバース（ビットの並びを逆順に）した後に、他方のオペランドとビット連結する命令である。例えば、
ｍｓｋｂｒｖｈ　Ｒｃ，Ｒａ，Ｒｂ
であれば、プロセッサ１は、変換器４７等により、
レジスタＲｂの下位１６ビットを逆順にした後に、条件フラグレジスタ（ＣＦＲ）３２のＢＰＯで指定されたビット位置で、レジスタＲａのデータとレジスタＲｂのデータとを連結し、結果をレジスタＲｃに格納する。このとき、レジスタＲｂの上位１６ビットのうち、ＢＰ０で指定された位置よりも下位部分が０にマスクされる。
このような命令は、リバースアドレッシングに対応し、バタフライ演算の準備のために予め特定のパターンにデータを並べ替えるのに必要である。
なお、本プロセッサ１は、１６ビットを逆順にするだけでなく、１バイト等の領域を逆順にする命令（ｍｓｋｂｒｖｂ等）についても、この命令と同様の処理を実行する。
【００９５】
［命令ｍｓｋ］
命令ｍｓｋは、オペランドを構成するビットのうち、指定された２つのビット位置で挟まれた領域をマスク（０に）する、又は、その領域の外をマスクする命令である。例えば、
ｍｓｋ　Ｒｃ，Ｒａ，Ｒｂ
であれば、プロセッサ１は、変換器４７等により、
（ｉ）Ｒｂ［１２：８］≧Ｒｂ［４：０］である場合には、
レジスタＲａに格納された３２ビットのうち、レジスタＲｂの第０〜４の５ビットＲｂ［４：０］で指定されるビット位置からレジスタＲｂの第８〜１２の５ビットＲｂ［１２：８］で指定されるビット位置についてはそのままにし、他のビットについてはマスク（０に）して、レジスタＲｃに格納する。
（ｉｉ）Ｒｂ［１２：８］＜Ｒｂ［４：０］である場合には、
レジスタＲａに格納された３２ビットのうち、レジスタＲｂの第８〜１２の５ビットＲｂ［１２：８］で指定されるビット位置からレジスタＲｂの第０〜４の５ビットＲｂ［４：０］で指定されるビット位置についてはマスク（０に）し、他のビットについてはそのままにして、レジスタＲｃに格納する。
このような命令は、ビットフィールドの抽出、挿入（組み立て）に使用することができる。ＶＬＤ／ＶＬＣをソフトで行う場合に使用することができる。
【００９６】
［命令ｂｓｅｑ］
命令ｂｓｅｑは、オペランドのＭＳＢの１ビット下から連続する符号ビットの数を数える命令である。例えば、
ｂｓｅｑ　Ｒｂ，Ｒａ
であれば、プロセッサ１は、変換器４７のＢＳＥＱブロック４７ｂにより、
レジスタＲａの１ビット下から、連続する符号ビットの数を数えて結果をレジスタＲｂに格納する。なお、レジスタＲａの値が０である場合には、レジスタＲｂに０を格納する。
このような命令は、有効桁の検出に使用することができる。ダイナミックレンジを大きく取るため、一部浮動小数点演算を行う場合がある。例えば、配列内の最も有効桁の多いデータに合わせて全てのデータを正規化し、演算するといったことに使用することができる。
【００９７】
［命令ｌｄｂｐ］
命令ｌｄｂｐは、メモリから２バイトのデータを符号拡張してレジスタにロードする命令である。例えば、
ｌｄｂｐ　Ｒｂ：Ｒｂ＋１，（Ｒａ，Ｄ９）
であれば、プロセッサ１は、Ｉ／Ｆ部５０等により、
レジスタＲａの値にディスプレースメント値（Ｄ９）を加算したアドレスから２つのバイトデータを符号拡張してレジスタＲａとレジスタ（Ｒａ＋１）それぞれにロードする。
このような命令は、データ供給を高速にする。
なお、本プロセッサ１は、２つのレジスタへのロードだけでなく、１つのレジスタの上位ハーフワードと下位ハーフワードへのロード等（ｌｄｂｈ等）についても、このロード命令と同様の処理（符号拡張を伴うロード）を実行する。
【００９８】
［命令ｒｄｅ］
命令ｒｄｅは、外部レジスタの値を読み込み、読み込みの失敗時にエラー例外を発生する命令である。例えば、
ｒｄｅ　Ｃ０：Ｃ１，Ｒｂ，（Ｒａ，Ｄ５）
であれば、プロセッサ１は、Ｉ／Ｆ部５０等により、
レジスタＲａの値にディスプレースメント値（Ｄ５）を加算した値を外部レジスタ番号とし、その外部レジスタ（拡張レジスタ部８０）の値をレジスタＲｂに読み込むとともに、読み込みの成功・失敗を条件フラグレジスタ（ＣＦＲ）３２のコンディションフラグＣ０及びＣ１に出力する。失敗時には拡張レジスタエラー例外を発生する。
このような命令は、ハードアクセラレータを制御するための命令として有効である。ハードがエラーを返したら例外が発生し、フラグにも反映される。
なお、本プロセッサ１は、外部レジスタからの読み込みだけでなく、外部レジスタへの書き出し（命令ｗｔｅ）についても、この読み出し命令と同様の処理（フラグのセット、例外の発生）を実行する。
【００９９】
［命令ａｄｄａｒｖｗ］
命令ａｄｄａｒｖｗは、絶対値丸め（ゼロから離れる方向に丸め）の加算を行う命令である。例えば、
ａｄｄａｒｖｗ　Ｒｃ，Ｒｂ，Ｒａ
であれば、プロセッサ１は、算術論理・比較演算器４１等により、
レジスタＲａの３２ビットとレジスタＲｂの３２ビットとを加算し、その結果が正であれば、丸めるビットを切り上げる処理をし、結果が負であれば、丸めるビットを切り下げる処理をする。具体的には、レジスタＲａとＲｂの値を加算し、レジスタＲａの値が正である場合に１を加算する。なお、絶対値丸めを行う場合、レジスタＲｂには丸めするビットより下位のビットを１で埋めた値をいれておく。
このような命令は、絶対値丸め（ゼロから離れる方向に丸め）の加算ＩＤＣＴ（Ｉｎｖｅｒｓｅ　Ｄｉｓｃｒｅｔｅ　Ｃｏｓｉｎｅ　Ｔｒａｎｓｆｏｒｍ）に有効である。
【０１００】
【発明の効果】
以上の説明から明らかなように、本発明に係るプロセッサは、１つの命令で複数のデータを演算するＳＩＭＤ型の命令を実行するプロセッサであって、２つのデータの並びにおける同一順位のデータ同士だけでなく、クロスの位置関係にあるデータ同士や対称的な位置関係にあるデータ同士に対して並列に演算を実行する。したがって、デジタルフィルタ等の対称的な位置関係にあるデータに対して同一の演算を施す処理が高速化され、マルチメディア処理等に好適なプロセッサが実現される。
【０１０１】
ここで、演算の種類が乗算、積和又は積差である場合には、得られた演算結果それぞれの下位部分だけを出力したり、上位部分だけを出力したり、一部の演算結果だけを出力してもよい。これによって、複素数の内積等において、整数データを扱う場合や固定小数点データを扱う場合に必要となるビット切り出し処理が演算とともに実行されるので、複素数等の２次元データを用いる演算、例えば、２次元座標を用いる画像処理や振幅と位相の２次元表現が用いられる音声信号の処理等が高速化される。
【０１０２】
以上のように、本発明に係るプロセッサは、通常のマイコンに比べて並列性が高く、ＡＶメディア系信号処理が高速であり、携帯電話、モバイルＡＶ機器、デジタルＴＶ、ＤＶＤ等に共通のコアプロセッサとして使用可能であり、高性能・高コストパフォーマンスなマルチメディア機器の出現が望まれる今日における実用的価値は極めて高いと言える。
【図面の簡単な説明】
【図１】本発明に係るプロセッサの概略ブロック図である。
【図２】同プロセッサの算術論理・比較演算器の概略図を示す。
【図３】同プロセッサのバレルシタの構成を示すブロック図である。
【図４】同プロセッサの変換器の構成を示すブロック図である。
【図５】同プロセッサの除算器の構成を示すブロック図である。
【図６】同プロセッサの乗算・積和演算器の構成を示すブロック図である。
【図７】同プロセッサの命令制御部の構成を示すブロック図である。
【図８】同プロセッサの汎用レジスタ（Ｒ０〜Ｒ３１）の構造を示す図である。
【図９】同プロセッサのリンクレジスタ（ＬＲ）の構造を示す図である。
【図１０】同プロセッサの分岐レジスタ（ＴＡＲ）の構造を示す図である。
【図１１】同プロセッサのプログラム状態レジスタ（ＰＳＲ）の構造を示す図である。
【図１２】同プロセッサの条件フラグレジスタ（ＣＦＲ）の構造を示す図である。
【図１３】同プロセッサのアキュームレータ（Ｍ０，Ｍ１）の構造を示す図である。
【図１４】同プロセッサのプログラムカウンタ（ＰＣ）の構造を示す図である。
【図１５】同プロセッサのＰＣ退避用レジスタ（ＩＰＣ）の構造を示す図である。
【図１６】同プロセッサのＰＳＲ退避用レジスタ（ＩＰＳＲ）の構造を示す図である。
【図１７】同プロセッサのパイプライン動作を示すタイミング図である。
【図１８】同プロセッサによる命令実行時の各パイプライン動作を示すタイミング図である。
【図１９】同プロセッサの並列動作を示す図である。
【図２０】同プロセッサが実行する命令のフォーマットを示す図である。
【図２１】カテゴリー「ＡＬＵａｄｄ（加算）系」に属する命令を説明する図である。
【図２２】カテゴリー「ＡＬＵｓｕｂ（減算）系」に属する命令を説明する図である。
【図２３】カテゴリー「ＡＬＵｌｏｇｉｃ（論理演算）系ほか」に属する命令を説明する図である。
【図２４】カテゴリー「ＣＭＰ（比較演算）系」に属する命令を説明する図である。
【図２５】カテゴリー「ｍｕｌ（乗算）系」に属する命令を説明する図である。
【図２６】カテゴリー「ｍａｃ（積和演算）系」に属する命令を説明する図である。
【図２７】カテゴリー「ｍｓｕ（積差演算）系」に属する命令を説明する図である。
【図２８】カテゴリー「ＭＥＭｌｄ（メモリ読み出し）系」に属する命令を説明する図である。
【図２９】カテゴリー「ＭＥＭｓｔｏｒｅ（メモリ書き出し）系」に属する命令を説明する図である。
【図３０】カテゴリー「ＢＲＡ（分岐）系」に属する命令を説明する図である。
【図３１】カテゴリー「ＢＳａｓｌ（算術バレルシフト）系ほか」に属する命令を説明する図である。
【図３２】カテゴリー「ＢＳｌｓｒ（論理バレルシフト）系ほか」に属する命令を説明する図である。
【図３３】カテゴリー「ＣＮＶｖａｌｎ（算術変換）系」に属する命令を説明する図である。
【図３４】カテゴリー「ＣＮＶ（一般変換）系」に属する命令を説明する図である。
【図３５】カテゴリー「ＳＡＴｖｌｐｋ（飽和処理）系」に属する命令を説明する図である。
【図３６】カテゴリー「ＥＴＣ（その他）系」に属する命令を説明する図である。
【図３７】命令「ｌｄ　Ｒｂ，（Ｒａ，Ｄ１０）」を説明する図である。
【図３８】命令「ｌｄ　Ｒｂ３，（Ｒａ３，Ｄ５）」を説明する図である。
【図３９】命令「ｌｄ　Ｒｂ，（ＧＰ，Ｄ１３）」を説明する図である。
【図４０】命令「ｌｄ　Ｒｂ２，（ＧＰ，Ｄ６）」を説明する図である。
【図４１】命令「ｌｄ　Ｒｂ２，（ＧＰ）」を説明する図である。
【図４２】命令「ｌｄ　Ｒｂ，（ＳＰ，Ｄ１３）」を説明する図である。
【図４３】命令「ｌｄ　Ｒｂ２，（ＳＰ，Ｄ６）」を説明する図である。
【図４４】命令「ｌｄ　Ｒｂ２，（ＳＰ）」を説明する図である。
【図４５】命令「ｌｄ　Ｒｂ，（Ｒａ＋）Ｉ１０」を説明する図である。
【図４６】命令「ｌｄ　Ｒｂ，（Ｒａ＋）」を説明する図である。
【図４７】命令「ｌｄ　Ｒｂ２，（Ｒａ２＋）」を説明する図である。
【図４８】命令「ｌｄ　Ｒｂ，（Ｒａ）」を説明する図である。
【図４９】命令「ｌｄ　Ｒｂ２，（Ｒａ２）」を説明する図である。
【図５０】命令「ｌｄｈ　Ｒｂ，（Ｒａ，Ｄ９）」を説明する図である。
【図５１】命令「ｌｄｈ　Ｒｂ３，（Ｒａ３，Ｄ４）」を説明する図である。
【図５２】命令「ｌｄｈ　Ｒｂ，（ＧＰ，Ｄ１２）」を説明する図である。
【図５３】命令「ｌｄｈ　Ｒｂ２，（ＧＰ，Ｄ５）」を説明する図である。
【図５４】命令「ｌｄｈ　Ｒｂ２，（ＧＰ）」を説明する図である。
【図５５】命令「ｌｄｈ　Ｒｂ，（ＳＰ，Ｄ１２）」を説明する図である。
【図５６】命令「ｌｄｈ　Ｒｂ２，（ＳＰ，Ｄ５）」を説明する図である。
【図５７】命令「ｌｄｈ　Ｒｂ２，（ＳＰ）」を説明する図である。
【図５８】命令「ｌｄｈ　Ｒｂ，（Ｒａ＋）Ｉ９」を説明する図である。
【図５９】命令「ｌｄｈ　Ｒｂ，（Ｒａ＋）」を説明する図である。
【図６０】命令「ｌｄｈ　Ｒｂ２，（Ｒａ２＋）」を説明する図である。
【図６１】命令「ｌｄｈ　Ｒｂ，（Ｒａ）」を説明する図である。
【図６２】命令「ｌｄｈ　Ｒｂ２，（Ｒａ２）」を説明する図である。
【図６３】命令「ｌｄｈｕ　Ｒｂ，（Ｒａ，Ｄ９）」を説明する図である。
【図６４】命令「ｌｄｈｕ　Ｒｂ，（ＧＰ，Ｄ１２）」を説明する図である。
【図６５】命令「ｌｄｈｕ　Ｒｂ，（ＳＰ，Ｄ１２）」を説明する図である。
【図６６】命令「ｌｄｈｕ　Ｒｂ，（Ｒａ＋）Ｉ９」を説明する図である。
【図６７】命令「ｌｄｈｕ　Ｒｂ，（Ｒａ＋）」を説明する図である。
【図６８】命令「ｌｄｈｕ　Ｒｂ，（Ｒａ）」を説明する図である。
【図６９】命令「ｌｄｂ　Ｒｂ，（Ｒａ，Ｄ８）」を説明する図である。
【図７０】命令「ｌｄｂ　Ｒｂ，（ＧＰ，Ｄ１１）」を説明する図である。
【図７１】命令「ｌｄｂ　Ｒｂ，（ＳＰ，Ｄ１１）」を説明する図である。
【図７２】命令「ｌｄｂ　Ｒｂ，（Ｒａ＋）Ｉ８」を説明する図である。
【図７３】命令「ｌｄｂ　Ｒｂ，（Ｒａ＋）」を説明する図である。
【図７４】命令「ｌｄｂ　Ｒｂ，（Ｒａ）」を説明する図である。
【図７５】命令「ｌｄｂｕ　Ｒｂ，（Ｒａ，Ｄ８）」を説明する図である。
【図７６】命令「ｌｄｂｕ　Ｒｂ，（ＧＰ，Ｄ１１）」を説明する図である。
【図７７】命令「ｌｄｂｕ　Ｒｂ，（ＳＰ，Ｄ１１）」を説明する図である。
【図７８】命令「ｌｄｂｕ　Ｒｂ，（Ｒａ＋）Ｉ８」を説明する図である。
【図７９】命令「ｌｄｂｕ　Ｒｂ，（Ｒａ＋）」を説明する図である。
【図８０】命令「ｌｄｂｕ　Ｒｂ，（Ｒａ）」を説明する図である。
【図８１】命令「ｌｄｐ　Ｒｂ：Ｒｂ＋１，（Ｒａ，Ｄ１１）」を説明する図である。
【図８２】命令「ｌｄｐ　Ｒｂ：Ｒｂ＋１，（ＧＰ，Ｄ１４）」を説明する図である。
【図８３】命令「ｌｄｐ　Ｒｂ：Ｒｂ＋１，（ＳＰ，Ｄ１４）」を説明する図である。
【図８４】命令「ｌｄｐ　Ｒｂ：Ｒｂ＋１，（ＳＰ，Ｄ７）」を説明する図である。
【図８５】命令「ｌｄｐ　Ｒｂ：Ｒｂ＋１，（ＳＰ）」を説明する図である。
【図８６】命令「ｌｄｐ　Ｒｂ：Ｒｂ＋１，（Ｒａ＋）Ｉ１１」を説明する図である。
【図８７】命令「ｌｄｐ　Ｒｂ２：Ｒｂ２＋１，（Ｒａ２＋）」を説明する図である。
【図８８】命令「ｌｄｐ　Ｒｂ：Ｒｂ＋１，（Ｒａ＋）」を説明する図である。
【図８９】命令「ｌｄｐ　Ｒｂ：Ｒｂ＋１，（Ｒａ）」を説明する図である。
【図９０】命令「ｌｄｐ　ＬＲ：ＳＶＲ，（Ｒａ，Ｄ１４）」を説明する図である。
【図９１】命令「ｌｄｐ　ＬＲ：ＳＶＲ，（Ｒａ）」を説明する図である。
【図９２】命令「ｌｄｐ　ＬＲ：ＳＶＲ，（ＧＰ，Ｄ１４）」を説明する図である。
【図９３】命令「ｌｄｐ　ＬＲ：ＳＶＲ，（ＳＰ，Ｄ１４）」を説明する図である。
【図９４】命令「ｌｄｐ　ＬＲ：ＳＶＲ，（ＳＰ，Ｄ７）」を説明する図である。
【図９５】命令「ｌｄｐ　ＬＲ：ＳＶＲ，（ＳＰ）」を説明する図である。
【図９６】命令「ｌｄｐ　ＴＡＲ：ＵＤＲ，（Ｒａ，Ｄ１１）」を説明する図である。
【図９７】命令「ｌｄｐ　ＴＡＲ：ＵＤＲ，（ＧＰ，Ｄ１４）」を説明する図である。
【図９８】命令「ｌｄｐ　ＴＡＲ：ＵＤＲ，（ＳＰ，Ｄ１４）」を説明する図である。
【図９９】命令「ｌｄｈｐ　Ｒｂ：Ｒｂ＋１，（Ｒａ，Ｄ１０）」を説明する図である。
【図１００】命令「ｌｄｈｐ　Ｒｂ：Ｒｂ＋１，（Ｒａ＋）Ｉ１０」を説明する図である。
【図１０１】命令「ｌｄｈｐ　Ｒｂ２：Ｒｂ２＋１，（Ｒａ２＋）」を説明する図である。
【図１０２】命令「ｌｄｈｐ　Ｒｂ：Ｒｂ＋１，　（Ｒａ＋）」を説明する図である。
【図１０３】命令「ｌｄｈｐ　Ｒｂ：Ｒｂ＋１，（Ｒａ）」を説明する図である。
【図１０４】命令「ｌｄｂｐ　Ｒｂ：Ｒｂ＋１，（Ｒａ，Ｄ９）」を説明する図である。
【図１０５】命令「ｌｄｂｐ　Ｒｂ：Ｒｂ＋１，（Ｒａ＋）Ｉ９」を説明する図である。
【図１０６】命令「ｌｄｂｐ　Ｒｂ：Ｒｂ＋１，（Ｒａ＋）」を説明する図である。
【図１０７】命令「ｌｄｂｐ　Ｒｂ：Ｒｂ＋１，（Ｒａ）」を説明する図である。
【図１０８】命令「ｌｄｂｈ　Ｒｂ，（Ｒａ＋）Ｉ７」を説明する図である。
【図１０９】命令「ｌｄｂｈ　Ｒｂ，（Ｒａ＋）」を説明する図である。
【図１１０】命令「ｌｄｂｈ　Ｒｂ，（Ｒａ）」を説明する図である。
【図１１１】命令「ｌｄｂｕｈ　Ｒｂ，（Ｒａ＋）Ｉ７」を説明する図である。
【図１１２】命令「ｌｄｂｕｈ　Ｒｂ，（Ｒａ＋）」を説明する図である。
【図１１３】命令「ｌｄｂｕｈ　Ｒｂ，（Ｒａ）」を説明する図である。
【図１１４】命令「ｌｄｂｈｐ　Ｒｂ：Ｒｂ＋１，（Ｒａ＋）Ｉ７」を説明する図である。
【図１１５】命令「ｌｄｂｈｐ　Ｒｂ：Ｒｂ＋１，（Ｒａ＋）」を説明する図である。
【図１１６】命令「ｌｄｂｈｐ　Ｒｂ：Ｒｂ＋１，（Ｒａ）」を説明する図である。
【図１１７】命令「ｌｄｂｕｈｐ　Ｒｂ：Ｒｂ＋１，（Ｒａ＋）Ｉ７」を説明する図である。
【図１１８】命令「ｌｄｂｕｈｐ　Ｒｂ：Ｒｂ＋１，（Ｒａ＋）」を説明する図である。
【図１１９】命令「ｌｄｂｕｈｐ　Ｒｂ：Ｒｂ＋１，（Ｒａ）」を説明する図である。
【図１２０】命令「ｓｔ　（Ｒａ，Ｄ１０），Ｒｂ」を説明する図である。
【図１２１】命令「ｓｔ　（Ｒａ３，Ｄ５），Ｒｂ３」を説明する図である。
【図１２２】命令「ｓｔ　（ＧＰ，Ｄ１３），Ｒｂ」を説明する図である。
【図１２３】命令「ｓｔ　（ＧＰ，Ｄ６），Ｒｂ２」を説明する図である。
【図１２４】命令「ｓｔ　（ＧＰ），Ｒｂ２」を説明する図である。
【図１２５】命令「ｓｔ　（ＳＰ，Ｄ１３），Ｒｂ」を説明する図である。
【図１２６】命令「ｓｔ　（ＳＰ，Ｄ６），Ｒｂ２」を説明する図である。
【図１２７】命令「ｓｔ　（ＳＰ），Ｒｂ２」を説明する図である。
【図１２８】命令「ｓｔ　（Ｒａ＋）Ｉ１０，Ｒｂ」を説明する図である。
【図１２９】命令「ｓｔ　（Ｒａ＋），Ｒｂ」を説明する図である。
【図１３０】命令「ｓｔ　（Ｒａ２＋），Ｒｂ２」を説明する図である。
【図１３１】命令「ｓｔ　（Ｒａ），Ｒｂ」を説明する図である。
【図１３２】命令「ｓｔ　（Ｒａ２），Ｒｂ２」を説明する図である。
【図１３３】命令「ｓｔｈ　（Ｒａ，Ｄ９），Ｒｂ」を説明する図である。
【図１３４】命令「ｓｔｈ　（Ｒａ３，Ｄ４），Ｒｂ３」を説明する図である。
【図１３５】命令「ｓｔｈ　（ＧＰ，Ｄ１２），Ｒｂ」を説明する図である。
【図１３６】命令「ｓｔｈ　（ＧＰ，Ｄ５），Ｒｂ２」を説明する図である。
【図１３７】命令「ｓｔｈ　（ＧＰ），Ｒｂ２」を説明する図である。
【図１３８】命令「ｓｔｈ　（ＳＰ，Ｄ１２），Ｒｂ」を説明する図である。
【図１３９】命令「ｓｔｈ　（ＳＰ，Ｄ５），Ｒｂ２」を説明する図である。
【図１４０】命令「ｓｔｈ　（ＳＰ），Ｒｂ２」を説明する図である。
【図１４１】命令「ｓｔｈ　（Ｒａ＋）Ｉ９，Ｒｂ」を説明する図である。
【図１４２】命令「ｓｔｈ　（Ｒａ＋），Ｒｂ」を説明する図である。
【図１４３】命令「ｓｔｈ　（Ｒａ２＋），Ｒｂ２」を説明する図である。
【図１４４】命令「ｓｔｈ　（Ｒａ），Ｒｂ」を説明する図である。
【図１４５】命令「ｓｔｈ　（Ｒａ２），Ｒｂ２」を説明する図である。
【図１４６】命令「ｓｔｂ　（Ｒａ，Ｄ８），Ｒｂ」を説明する図である。
【図１４７】命令「ｓｔｂ　（ＧＰ，Ｄ１１），Ｒｂ」を説明する図である。
【図１４８】命令「ｓｔｂ　（ＳＰ，Ｄ１１），Ｒｂ」を説明する図である。
【図１４９】命令「ｓｔｂ　（Ｒａ＋）Ｉ８，Ｒｂ」を説明する図である。
【図１５０】命令「ｓｔｂ　（Ｒａ＋），Ｒｂ」を説明する図である。
【図１５１】命令「ｓｔｂ　（Ｒａ），Ｒｂ」を説明する図である。
【図１５２】命令「ｓｔｐ　（Ｒａ，Ｄ１１），Ｒｂ：Ｒｂ＋１」を説明する図である。
【図１５３】命令「ｓｔｐ　（ＧＰ，Ｄ１４），Ｒｂ：Ｒｂ＋１」を説明する図である。
【図１５４】命令「ｓｔｐ　（ＳＰ，Ｄ１４），Ｒｂ：Ｒｂ＋１」を説明する図である。
【図１５５】命令「ｓｔｐ　（ＳＰ，Ｄ７），Ｒｂ：Ｒｂ＋１」を説明する図である。
【図１５６】命令「ｓｔｐ　（ＳＰ），Ｒｂ：Ｒｂ＋１」を説明する図である。
【図１５７】命令「ｓｔｐ　（Ｒａ＋）Ｉ１１，Ｒｂ：Ｒｂ＋１」を説明する図である。
【図１５８】命令「ｓｔｐ　（Ｒａ＋），Ｒｂ：Ｒｂ＋１」を説明する図である。
【図１５９】命令「ｓｔｐ　（Ｒａ２＋），Ｒｂ２：Ｒｂ２＋１」を説明する図である。
【図１６０】命令「ｓｔｐ　（Ｒａ），Ｒｂ：Ｒｂ＋１」を説明する図である。
【図１６１】命令「ｓｔｐ　（Ｒａ，Ｄ１１），ＬＲ：ＳＶＲ」を説明する図である。
【図１６２】命令「ｓｔｐ　（Ｒａ），ＬＲ：ＳＶＲ」を説明する図である。
【図１６３】命令「ｓｔｐ　（ＧＰ，Ｄ１４），ＬＲ：ＳＶＲ」を説明する図である。
【図１６４】命令「ｓｔｐ　（ＳＰ，Ｄ１４），ＬＲ：ＳＶＲ」を説明する図である。
【図１６５】命令「ｓｔｐ　（ＳＰ，Ｄ７），ＬＲ：ＳＶＲ」を説明する図である。
【図１６６】命令「ｓｔｐ　（ＳＰ），ＬＲ：ＳＶＲ」を説明する図である。
【図１６７】命令「ｓｔｐ　（Ｒａ，Ｄ１１），ＴＡＲ：ＵＤＲ」を説明する図である。
【図１６８】命令「ｓｔｐ　（ＧＰ，Ｄ１４），ＴＡＲ：ＵＤＲ」を説明する図である。
【図１６９】命令「ｓｔｐ　（ＳＰ，Ｄ１４），ＴＡＲ：ＵＤＲ」を説明する図である。
【図１７０】命令「ｓｔｈｐ　（Ｒａ，Ｄ１０），Ｒｂ：Ｒｂ＋１」を説明する図である。
【図１７１】命令「ｓｔｈｐ　（Ｒａ＋）Ｉ１０，Ｒｂ：Ｒｂ＋１」を説明する図である。
【図１７２】命令「ｓｔｈｐ　（Ｒａ＋），Ｒｂ：Ｒｂ＋１」を説明する図である。
【図１７３】命令「ｓｔｈｐ　（Ｒａ２＋），Ｒｂ２：Ｒｂ２＋１」を説明する図である。
【図１７４】命令「ｓｔｈｐ　（Ｒａ），Ｒｂ：Ｒｂ＋１」を説明する図である。
【図１７５】命令「ｓｔｂｐ　（Ｒａ，Ｄ９），Ｒｂ：Ｒｂ＋１」を説明する図である。
【図１７６】命令「ｓｔｂｐ　（Ｒａ＋）Ｉ９，Ｒｂ：Ｒｂ＋１」を説明する図である。
【図１７７】命令「ｓｔｂｐ　（Ｒａ＋），Ｒｂ：Ｒｂ＋１」を説明する図である。
【図１７８】命令「ｓｔｂｐ　（Ｒａ），Ｒｂ：Ｒｂ＋１」を説明する図である。
【図１７９】命令「ｓｔｂｈ　（Ｒａ＋）Ｉ７，Ｒｂ」を説明する図である。
【図１８０】命令「ｓｔｂｈ　（Ｒａ＋），Ｒｂ」を説明する図である。
【図１８１】命令「ｓｔｂｈ　（Ｒａ），Ｒｂ」を説明する図である。
【図１８２】命令「ｓｔｂｈｐ　（Ｒａ＋）Ｉ７，Ｒｂ：Ｒｂ＋１」を説明する図である。
【図１８３】命令「ｓｔｂｈｐ　（Ｒａ＋），Ｒｂ：Ｒｂ＋１」を説明する図である。
【図１８４】命令「ｓｔｂｈｐ　（Ｒａ），Ｒｂ：Ｒｂ＋１」を説明する図である。
【図１８５】命令「ｄｐｒｅｆ　（Ｒａ，Ｄ８）」を説明する図である。
【図１８６】命令「ｌｄｓｔｂ　Ｒｂ，（Ｒａ）」を説明する図である。
【図１８７】命令「ｒｄ　Ｃ０：Ｃ１，Ｒｂ，（Ｄ１１）」を説明する図である。
【図１８８】命令「ｒｄ　Ｃ０：Ｃ１，Ｒｂ，（Ｒａ，Ｄ５）」を説明する図である。
【図１８９】命令「ｒｄ　Ｃ０：Ｃ１，Ｒｂ，（Ｒａ）」を説明する図である。
【図１９０】命令「ｒｄ　Ｃ０：Ｃ１，Ｒｂ２，（Ｒａ２）」を説明する図である。
【図１９１】命令「ｒｄ　Ｃ２：Ｃ３，Ｒｂ，（Ｒａ，Ｄ５）」を説明する図である。
【図１９２】命令「ｒｄ　Ｃ２：Ｃ３，Ｒｂ，（Ｒａ）」を説明する図である。
【図１９３】命令「ｒｄｅ　Ｃ０：Ｃ１，Ｒｂ，（Ｒａ，Ｄ５）」を説明する図である。
【図１９４】命令「ｒｄｅ　Ｃ０：Ｃ１，Ｒｂ，（Ｒａ）」を説明する図である。
【図１９５】命令「ｒｄｅ　Ｃ２：Ｃ３，Ｒｂ，（Ｒａ，Ｄ５）」を説明する図である。
【図１９６】命令「ｒｄｅ　Ｃ２：Ｃ３，Ｒｂ，（Ｒａ）」を説明する図である。
【図１９７】命令「ｗｔ　Ｃ０：Ｃ１，（Ｄ１１），Ｒｂ」を説明する図である。
【図１９８】命令「ｗｔ　Ｃ０：Ｃ１，（Ｒａ，Ｄ５），Ｒｂ」を説明する図である。
【図１９９】命令「ｗｔ　Ｃ０：Ｃ１，（Ｒａ），Ｒｂ」を説明する図である。
【図２００】命令「ｗｔ　Ｃ０：Ｃ１，（Ｒａ２），Ｒｂ２」を説明する図である。
【図２０１】命令「ｗｔ　Ｃ２：Ｃ３，（Ｒａ，Ｄ５），Ｒｂ」を説明する図である。
【図２０２】命令「ｗｔ　Ｃ２：Ｃ３，（Ｒａ），Ｒｂ」を説明する図である。
【図２０３】命令「ｗｔｅ　Ｃ０：Ｃ１，（Ｒａ，Ｄ５），Ｒｂ」を説明する図である。
【図２０４】命令「ｗｔｅ　Ｃ０：Ｃ１，（Ｒａ），Ｒｂ」を説明する図である。
【図２０５】命令「ｗｔｅ　Ｃ２：Ｃ３，（Ｒａ，Ｄ５），Ｒｂ」を説明する図である。
【図２０６】命令「ｗｔｅ　Ｃ２：Ｃ３，（Ｒａ），Ｒｂ」を説明する図である。
【図２０７】命令「ｂｒ　Ｄ２０」を説明する図である。
【図２０８】命令「ｂｒ　Ｄ９」を説明する図である。
【図２０９】命令「ｂｒｌ　Ｄ２０」を説明する図である。
【図２１０】命令「ｃａｌｌ　Ｄ２０」を説明する図である。
【図２１１】命令「ｂｒｌ　Ｄ９」を説明する図である。
【図２１２】命令「ｃａｌｌ　Ｄ９」を説明する図である。
【図２１３】命令「ｊｍｐ　ＬＲ」を説明する図である。
【図２１４】命令「ｊｍｐ　ＴＡＲ」を説明する図である。
【図２１５】命令「ｊｍｐｌ　ＬＲ」を説明する図である。
【図２１６】命令「ｃａｌｌ　ＬＲ」を説明する図である。
【図２１７】命令「ｊｍｐｌ　ＴＡＲ」を説明する図である。
【図２１８】命令「ｃａｌｌ　ＴＡＲ」を説明する図である。
【図２１９】命令「ｊｍｐｒ　ＬＲ」を説明する図である。
【図２２０】命令「ｒｅｔ」を説明する図である。
【図２２１】命令「ｊｍｐｆ　ＬＲ」を説明する図である。
【図２２２】命令「ｊｍｐｆ　Ｃ６，Ｃ２：Ｃ４，ＴＡＲ」を説明する図である。
【図２２３】命令「ｊｍｐｆ　Ｃｍ，ＴＡＲ」を説明する図である。
【図２２４】命令「ｊｍｐｆ　ＴＡＲ」を説明する図である。
【図２２５】命令「ｊｌｏｏｐ　Ｃ６，ＴＡＲ，Ｒａ，Ｉ８」を説明する図である。
【図２２６】命令「ｊｌｏｏｐ　Ｃ６，ＴＡＲ，Ｒａ」を説明する図である。
【図２２７】命令「ｊｌｏｏｐ　Ｃ６，ＴＡＲ，Ｒａ２」を説明する図である。
【図２２８】命令「ｊｌｏｏｐ　Ｃ６，ＴＡＲ，Ｒａ２，−１」を説明する図である。
【図２２９】命令「ｊｌｏｏｐ　Ｃ６，Ｃｍ，ＴＡＲ，Ｒａ，Ｉ８」を説明する図である。
【図２３０】命令「ｊｌｏｏｐ　Ｃ６，Ｃｍ，ＴＡＲ，Ｒａ」を説明する図である。
【図２３１】命令「ｊｌｏｏｐ　Ｃ６，Ｃｍ，ＴＡＲ，Ｒａ２」を説明する図である。
【図２３２】命令「ｊｌｏｏｐ　Ｃ６，Ｃｍ，ＴＡＲ，Ｒａ２，−１」を説明する図である。
【図２３３】命令「ｊｌｏｏｐ　Ｃ６，Ｃ２：Ｃ４，ＴＡＲ，Ｒａ，Ｉ８」を説明する図である。
【図２３４】命令「ｊｌｏｏｐ　Ｃ６，Ｃ２：Ｃ４，ＴＡＲ，Ｒａ」を説明する図である。
【図２３５】命令「ｊｌｏｏｐ　Ｃ６，Ｃ２：Ｃ４，ＴＡＲ，Ｒａ２」を説明する図である。
【図２３６】命令「ｊｌｏｏｐ　Ｃ６，Ｃ２：Ｃ４，ＴＡＲ，Ｒａ２，−１」を説明する図である。
【図２３７】命令「ｊｌｏｏｐ　Ｃ５，ＬＲ，Ｒａ，Ｉ８」を説明する図である。
【図２３８】命令「ｊｌｏｏｐ　Ｃ５，ＬＲ，Ｒａ」を説明する図である。
【図２３９】命令「ｓｅｔｔａｒ　Ｄ９」を説明する図である。
【図２４０】命令「ｓｅｔｔａｒ　Ｃ６，Ｃｍ，Ｄ９」を説明する図である。
【図２４１】命令「ｓｅｔｔａｒ　Ｃ６，Ｄ９」を説明する図である。
【図２４２】命令「ｓｅｔｔａｒ　Ｃ６，Ｃ２：Ｃ４，Ｄ９」を説明する図である。
【図２４３】命令「ｓｅｔｔａｒ　Ｃ６，Ｃ４，Ｄ９」を説明する図である。
【図２４４】命令「ｓｅｔｌｒ　Ｄ９」を説明する図である。
【図２４５】命令「ｓｅｔｌｒ　Ｃ５，Ｄ９」を説明する図である。
【図２４６】命令「ｓｅｔｂｂ　ＴＡＲ」を説明する図である。
【図２４７】命令「ｓｅｔｂｂ　ＬＲ」を説明する図である。
【図２４８】命令「ｉｎｔｄ」を説明する図である。
【図２４９】命令「ｉｎｔｅ」を説明する図である。
【図２５０】命令「ｖｍｐｓｗｄ」を説明する図である。
【図２５１】命令「ｖｍｐｓｗｅ」を説明する図である。
【図２５２】命令「ｖｍｐｓｌｅｅｐ」を説明する図である。
【図２５３】命令「ｖｍｐｗａｉｔ」を説明する図である。
【図２５４】命令「ｖｍｐｓｕｓ」を説明する図である。
【図２５５】命令「ｒｔｉ」を説明する図である。
【図２５６】命令「ｐｉＮｌ（ｐｉ０ｌ，ｐｉ１ｌ，ｐｉ２ｌ，ｐｉ３ｌ，ｐｉ４ｌ，ｐｉ５ｌ，ｐｉ６ｌ，ｐｉ７ｌ）」を説明する図である。
【図２５７】命令「ｐｉＮ（ｐｉ０，ｐｉ１，ｐｉ２，ｐｉ３，ｐｉ４，ｐｉ５，ｐｉ６，ｐｉ７）」を説明する図である。
【図２５８】命令「ｓｃＮ（ｓｃ０，ｓｃ１，ｓｃ２，ｓｃ３，ｓｃ４，ｓｃ５，ｓｃ６，ｓｃ７）」を説明する図である。
【図２５９】命令「ａｄｄ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図２６０】命令「ａｄｄ　Ｒｃ３，Ｒａ３，Ｒｂ３」を説明する図である。
【図２６１】命令「ａｄｄ　Ｒａ２，Ｒｂ２」を説明する図である。
【図２６２】命令「ａｄｄ　Ｒｂ，Ｒａ，Ｉ１２」を説明する図である。
【図２６３】命令「ａｄｄ　Ｒａ２，Ｉ５」を説明する図である。
【図２６４】命令「ａｄｄ　ＳＰ，Ｉ１９」を説明する図である。
【図２６５】命令「ａｄｄ　ＳＰ，Ｉ１１」を説明する図である。
【図２６６】命令「ａｄｄｕ　Ｒｂ，ＧＰ，Ｉ１３」を説明する図である。
【図２６７】命令「ａｄｄｕ　Ｒｂ，ＳＰ，Ｉ１３」を説明する図である。
【図２６８】命令「ａｄｄｕ　Ｒａ３，ＳＰ，Ｉ６」を説明する図である。
【図２６９】命令「ａｄｄｖｗ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図２７０】命令「ａｄｄｖｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図２７１】命令「ａｄｄｃ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図２７２】命令「ａｄｄｓ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図２７３】命令「ａｄｄｓｒ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図２７４】命令「ｓ１ａｄｄ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図２７５】命令「ｓ１ａｄｄ　Ｒｃ３，Ｒａ３，Ｒｂ３」を説明する図である。
【図２７６】命令「ｓ２ａｄｄ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図２７７】命令「ｓ２ａｄｄ　Ｒｃ３，Ｒａ３，Ｒｂ３」を説明する図である。
【図２７８】命令「ａｄｄｍｓｋ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図２７９】命令「ａｄｄａｒｖｗ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図２８０】命令「ｓｕｂ　Ｒｃ，Ｒｂ，Ｒａ」を説明する図である。
【図２８１】命令「ｓｕｂ　Ｒｃ３，Ｒｂ３，Ｒａ３」を説明する図である。
【図２８２】命令「ｓｕｂ　Ｒｂ２，Ｒａ２」を説明する図である。
【図２８３】命令「ｓｕｂ　Ｒｂ，Ｒａ，Ｉ１２」を説明する図である。
【図２８４】命令「ｓｕｂ　Ｒａ２，Ｉ５」を説明する図である。
【図２８５】命令「ｓｕｂ　ＳＰ，Ｉ１９」を説明する図である。
【図２８６】命令「ｓｕｂ　ＳＰ，Ｉ１１」を説明する図である。
【図２８７】命令「ｓｕｂｃ　Ｒｃ，Ｒｂ，Ｒａ」を説明する図である。
【図２８８】命令「ｓｕｂｖｗ　Ｒｃ，Ｒｂ，Ｒａ」を説明する図である。
【図２８９】命令「ｓｕｂｖｈ　Ｒｃ，Ｒｂ，Ｒａ」を説明する図である。
【図２９０】命令「ｓｕｂｓ　Ｒｃ，Ｒｂ，Ｒａ」を説明する図である。
【図２９１】命令「ｓｕｂｍｓｋ　Ｒｃ，Ｒｂ，Ｒａ」を説明する図である。
【図２９２】命令「ｒｓｕｂ　Ｒｂ，Ｒａ，Ｉ８」を説明する図である。
【図２９３】命令「ｒｓｕｂ　Ｒａ２，Ｉ４」を説明する図である。
【図２９４】命令「ｒｓｕｂ　Ｒａ２，Ｒｂ２」を説明する図である。
【図２９５】命令「ｎｅｇ　Ｒｂ，Ｒａ」を説明する図である。
【図２９６】命令「ｎｅｇ　Ｒａ２」を説明する図である。
【図２９７】命令「ｎｅｇｖｈ　Ｒｂ，Ｒａ」を説明する図である。
【図２９８】命令「ｎｅｇｖｗ　Ｒｂ，Ｒａ」を説明する図である。
【図２９９】命令「ａｂｓ　Ｒｂ，Ｒａ」を説明する図である。
【図３００】命令「ａｂｓｖｗ　Ｒｂ，Ｒａ」を説明する図である。
【図３０１】命令「ａｂｓｖｈ　Ｒｂ，Ｒａ」を説明する図である。
【図３０２】命令「ｍａｘ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図３０３】命令「ｍｉｎ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図３０４】命令「ａｎｄ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図３０５】命令「ａｎｄ　Ｒａ２，Ｒｂ２」を説明する図である。
【図３０６】命令「ａｎｄ　Ｒｂ，Ｒａ，Ｉ８」を説明する図である。
【図３０７】命令「ａｎｄｎ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図３０８】命令「ａｎｄｎ　Ｒａ２，Ｒｂ２」を説明する図である。
【図３０９】命令「ａｎｄｎ　Ｒｂ，Ｒａ，Ｉ８」を説明する図である。
【図３１０】命令「ｏｒ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図３１１】命令「ｏｒ　Ｒａ２，Ｒｂ２」を説明する図である。
【図３１２】命令「ｏｒ　Ｒｂ，Ｒａ，Ｉ８」を説明する図である。
【図３１３】命令「ｘｏｒ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図３１４】命令「ｘｏｒ　Ｒａ２，Ｒｂ２」を説明する図である。
【図３１５】命令「ｘｏｒ　Ｒｂ，Ｒａ，Ｉ８」を説明する図である。
【図３１６】命令「ｎｏｔ　Ｒｂ，Ｒａ」を説明する図である。
【図３１７】命令「ｎｏｔ　Ｒａ２」を説明する図である。
【図３１８】命令「ｃｍｐＣＣ　Ｃｍ，Ｒａ，Ｒｂ」を説明する図である。
【図３１９】命令「ｃｍｐＣＣ　Ｃ６，Ｒａ２，Ｒｂ２」を説明する図である。
【図３２０】命令「ｃｍｐＣＣ」を説明する図である。
【図３２１】命令「ｃｍｐＣＣ　Ｃ６，Ｒａ２，Ｉ４」を説明する図である。
【図３２２】命令「ｃｍｐＣＣ」を説明する図である。
【図３２３】命令「ｃｍｐＣＣ」を説明する図である。
【図３２４】命令「ｃｍｐＣＣｎ　Ｃｍ，Ｒａ，Ｒｂ，Ｃｎ」を説明する図である。
【図３２５】命令「ｃｍｐＣＣｎ　Ｃｍ，Ｒａ，Ｉ５，Ｃｎ」を説明する図である。
【図３２６】命令「ｃｍｐＣＣｎ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｒｂ，Ｃｎ」を説明する図である。
【図３２７】命令「ｃｍｐＣＣｎ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｉ５，Ｃｎ」を説明する図である。
【図３２８】命令「ｃｍｐＣＣａ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｒｂ，Ｃｎ」を説明する図である。
【図３２９】命令「ｃｍｐＣＣａ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｉ５，Ｃｎ」を説明する図である。
【図３３０】命令「ｃｍｐＣＣｏ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｒｂ，Ｃｎ」を説明する図である。
【図３３１】命令「ｃｍｐＣＣｏ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｉ５，Ｃｎ」を説明する図である。
【図３３２】命令「ｔｓｔｚ　Ｃｍ，Ｒａ，Ｒｂ」を説明する図である。
【図３３３】命令「ｔｓｔｚ　Ｃ６，Ｒａ２，Ｒｂ２」を説明する図である。
【図３３４】命令「ｔｓｔｚ　Ｃｍ，Ｒａ，Ｉ５」を説明する図である。
【図３３５】命令「ｔｓｔｚ　Ｃ６，Ｒａ２，Ｉ４」を説明する図である。
【図３３６】命令「ｔｓｔｚ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｒｂ」を説明する図である。
【図３３７】命令「ｔｓｔｚ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｉ５」を説明する図である。
【図３３８】命令「ｔｓｔｚｎ　Ｃｍ，Ｒａ，Ｒｂ，Ｃｎ」を説明する図である。
【図３３９】命令「ｔｓｔｚｎ　Ｃｍ，Ｒａ，Ｉ５，Ｃｎ」を説明する図である。
【図３４０】命令「ｔｓｔｚｎ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｒｂ，Ｃｎ」を説明する図である。
【図３４１】命令「ｔｓｔｚｎ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｉ５，Ｃｎ」を説明する図である。
【図３４２】命令「ｔｓｔｚａ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｒｂ，Ｃｎ」を説明する図である。
【図３４３】命令「ｔｓｔｚａ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｉ５，Ｃｎ」を説明する図である。
【図３４４】命令「ｔｓｔｚｏ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｒｂ，Ｃｎ」を説明する図である。
【図３４５】命令「ｔｓｔｚｏ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｉ５，Ｃｎ」を説明する図である。
【図３４６】命令「ｔｓｔｎ　Ｃｍ，Ｒａ，Ｒｂ」を説明する図である。
【図３４７】命令「ｔｓｔｎ　Ｃ６，Ｒａ２，Ｒｂ２」を説明する図である。
【図３４８】命令「ｔｓｔｎ　Ｃｍ，Ｒａ，Ｉ５」を説明する図である。
【図３４９】命令「ｔｓｔｎ　Ｃ６，Ｒａ２，Ｉ４」を説明する図である。
【図３５０】命令「ｔｓｔｎ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｒｂ」を説明する図である。
【図３５１】命令「ｔｓｔｎ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｉ５」を説明する図である。
【図３５２】命令「ｔｓｔｎｎ　Ｃｍ，Ｒａ，Ｒｂ，Ｃｎ」を説明する図である。
【図３５３】命令「ｔｓｔｎｎ　Ｃｍ，Ｒａ，Ｉ５，Ｃｎ」を説明する図である。
【図３５４】命令「ｔｓｔｎｎ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｒｂ，Ｃｎ」を説明する図である。
【図３５５】命令「ｔｓｔｎｎ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｉ５，Ｃｎ」を説明する図である。
【図３５６】命令「ｔｓｔｎａ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｒｂ，Ｃｎ」を説明する図である。
【図３５７】命令「ｔｓｔｎａ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｉ５，Ｃｎ」を説明する図である。
【図３５８】命令「ｔｓｔｎｏ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｒｂ，Ｃｎ」を説明する図である。
【図３５９】命令「ｔｓｔｎｏ　Ｃｍ：Ｃｍ＋１，Ｒａ，Ｉ５，Ｃｎ」を説明する図である。
【図３６０】命令「ｍｏｖ　Ｒｂ，Ｒａ」を説明する図である。
【図３６１】命令「ｍｏｖ　Ｒａ２，Ｒｂ」を説明する図である。
【図３６２】命令「ｍｏｖ　Ｒａ，Ｉ１６」を説明する図である。
【図３６３】命令「ｍｏｖ　Ｒａ２，Ｉ８」を説明する図である。
【図３６４】命令「ｍｏｖ　Ｒｂ，ＴＡＲ」を説明する図である。
【図３６５】命令「ｍｏｖ　Ｒｂ２，ＴＡＲ」を説明する図である。
【図３６６】命令「ｍｏｖ　Ｒｂ，ＬＲ」を説明する図である。
【図３６７】命令「ｍｏｖ　Ｒｂ２，ＬＲ」を説明する図である。
【図３６８】命令「ｍｏｖ　Ｒｂ，ＳＶＲ」を説明する図である。
【図３６９】命令「ｍｏｖ　Ｒｂ，ＰＳＲ」を説明する図である。
【図３７０】命令「ｍｏｖ　Ｒｂ，ＣＦＲ」を説明する図である。
【図３７１】命令「ｍｏｖ　Ｒｂ，ＭＨ０」を説明する図である。
【図３７２】命令「ｍｏｖ　Ｒｂ２，ＭＨ０」を説明する図である。
【図３７３】命令「ｍｏｖ　Ｒｂ，ＭＨ１」を説明する図である。
【図３７４】命令「ｍｏｖ　Ｒｂ２，ＭＨ１」を説明する図である。
【図３７５】命令「ｍｏｖ　Ｒｂ，ＭＬ０」を説明する図である。
【図３７６】命令「ｍｏｖ　Ｒｂ，ＭＬ１」を説明する図である。
【図３７７】命令「ｍｏｖ　Ｒｂ，ＩＰＣ」を説明する図である。
【図３７８】命令「ｍｏｖ　Ｒｂ，ＩＰＳＲ」を説明する図である。
【図３７９】命令「ｍｏｖ　Ｒｂ，ＰＣ」を説明する図である。
【図３８０】命令「ｍｏｖ　Ｒｂ，ＥＰＣ」を説明する図である。
【図３８１】命令「ｍｏｖ　Ｒｂ，ＥＰＳＲ」を説明する図である。
【図３８２】命令「ｍｏｖ　Ｒｂ，ＰＳＲ０」を説明する図である。
【図３８３】命令「ｍｏｖ　Ｒｂ，ＰＳＲ１」を説明する図である。
【図３８４】命令「ｍｏｖ　Ｒｂ，ＰＳＲ２」を説明する図である。
【図３８５】命令「ｍｏｖ　Ｒｂ，ＰＳＲ３」を説明する図である。
【図３８６】命令「ｍｏｖ　Ｒｂ，ＣＦＲ０」を説明する図である。
【図３８７】命令「ｍｏｖ　Ｒｂ，ＣＦＲ１」を説明する図である。
【図３８８】命令「ｍｏｖ　Ｒｂ，ＣＦＲ２」を説明する図である。
【図３８９】命令「ｍｏｖ　Ｒｂ，ＣＦＲ３」を説明する図である。
【図３９０】命令「ｍｏｖ　ＬＲ，Ｒｂ」を説明する図である。
【図３９１】命令「ｍｏｖ　ＬＲ，Ｒｂ２」を説明する図である。
【図３９２】命令「ｍｏｖ　ＴＡＲ，Ｒｂ」を説明する図である。
【図３９３】命令「ｍｏｖ　ＴＡＲ，Ｒｂ２」を説明する図である。
【図３９４】命令「ｍｏｖ　ＳＶＲ，Ｒｂ」を説明する図である。
【図３９５】命令「ｍｏｖ　ＰＳＲ，Ｒｂ」を説明する図である。
【図３９６】命令「ｍｏｖ　ＣＦＲ，Ｒｂ」を説明する図である。
【図３９７】命令「ｍｏｖ　ＭＨ０，Ｒｂ」を説明する図である。
【図３９８】命令「ｍｏｖ　ＭＨ０，Ｒｂ２」を説明する図である。
【図３９９】命令「ｍｏｖ　ＭＨ１，Ｒｂ」を説明する図である。
【図４００】命令「ｍｏｖ　ＭＨ１，Ｒｂ２」を説明する図である。
【図４０１】命令「ｍｏｖ　ＭＬ０，Ｒｂ」を説明する図である。
【図４０２】命令「ｍｏｖ　ＭＬ１，Ｒｂ」を説明する図である。
【図４０３】命令「ｍｏｖ　ＩＰＣ，Ｒｂ」を説明する図である。
【図４０４】命令「ｍｏｖ　ＩＰＳＲ，Ｒｂ」を説明する図である。
【図４０５】命令「ｍｏｖ　ＥＰＣ，Ｒｂ」を説明する図である。
【図４０６】命令「ｍｏｖ　ＥＰＳＲ，Ｒｂ」を説明する図である。
【図４０７】命令「ｍｏｖ　ＰＳＲ０，Ｒｂ」を説明する図である。
【図４０８】命令「ｍｏｖ　ＰＳＲ１，Ｒｂ」を説明する図である。
【図４０９】命令「ｍｏｖ　ＰＳＲ２，Ｒｂ」を説明する図である。
【図４１０】命令「ｍｏｖ　ＰＳＲ３，Ｒｂ」を説明する図である。
【図４１１】命令「ｍｏｖ　ＣＦＲ０，Ｒｂ」を説明する図である。
【図４１２】命令「ｍｏｖ　ＣＦＲ１，Ｒｂ」を説明する図である。
【図４１３】命令「ｍｏｖ　ＣＦＲ２，Ｒｂ」を説明する図である。
【図４１４】命令「ｍｏｖ　ＣＦＲ３，Ｒｂ」を説明する図である。
【図４１５】命令「ｍｖｃｌｏｖｓ　Ｃｍ：Ｃｍ＋１」を説明する図である。
【図４１６】命令「ｍｏｖｃｆ　Ｃｉ，Ｃｊ，Ｃｍ，Ｃｎ」を説明する図である。
【図４１７】命令「ｍｖｃｌｃａｓ　Ｃｍ：Ｃｍ＋１」を説明する図である。
【図４１８】命令「ｓｅｔｈｉ　Ｒａ，Ｉ１６」を説明する図である。
【図４１９】命令「ｓｅｔｌｏ　Ｒａ，Ｉ１６」を説明する図である。
【図４２０】命令「ｖｃｃｈｋ」を説明する図である。
【図４２１】命令「ｎｏｐ」を説明する図である。
【図４２２】命令「ａｓｌ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４２３】命令「ａｓｌ　Ｒｂ，Ｒａ，Ｉ５」を説明する図である。
【図４２４】命令「ａｓｌ　Ｒａ２，Ｉ４」を説明する図である。
【図４２５】命令「ａｓｌｖｗ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４２６】命令「ａｓｌｖｗ　Ｒｂ，Ｒａ，Ｉ５」を説明する図である。
【図４２７】命令「ａｓｌｖｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４２８】命令「ａｓｌｖｈ　Ｒｂ，Ｒａ，Ｉ５」を説明する図である。
【図４２９】命令「ａｓｒ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４３０】命令「ａｓｒ　Ｒｂ，Ｒａ，Ｉ５」を説明する図である。
【図４３１】命令「ａｓｒ　Ｒａ２，Ｉ４」を説明する図である。
【図４３２】命令「ａｓｒｖｗ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４３３】命令「ａｓｒｖｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４３４】命令「ｌｓｌ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４３５】命令「ｌｓｌ　Ｒｃ，Ｒａ，Ｉ５」を説明する図である。
【図４３６】命令「ｌｓｌ　Ｒａ２，Ｉ４」を説明する図である。
【図４３７】命令「ｌｓｒ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４３８】命令「ｌｓｒ　Ｒｂ，Ｒａ，Ｉ５」を説明する図である。
【図４３９】命令「ｒｏｌ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４４０】命令「ｒｏｌ　Ｒｂ，Ｒａ，Ｉ５」を説明する図である。
【図４４１】命令「ｒｏｒ　Ｒｂ，Ｒａ，Ｉ５」を説明する図である。
【図４４２】命令「ａｓｌｐ　Ｍｍ，Ｒａ，Ｍｎ，Ｒｂ」を説明する図である。
【図４４３】命令「ａｓｌｐ　Ｍｍ，Ｒｂ，Ｍｎ，Ｉ６」を説明する図である。
【図４４４】命令「ａｓｌｐ　Ｍｍ，Ｒｃ，ＭＨｎ，Ｒａ，Ｒｂ」を説明する図である。
【図４４５】命令「ａｓｌｐ　Ｍｍ，Ｒｂ，ＭＨｎ，Ｒａ，Ｉ６」を説明する図である。
【図４４６】命令「ａｓｌｐｖｗ　Ｍｍ，Ｒａ，Ｍｎ，Ｒｂ」を説明する図である。
【図４４７】命令「ａｓｌｐｖｗ　Ｍｍ，Ｒｂ，Ｍｎ，Ｉ６」を説明する図である。
【図４４８】命令「ａｓｒｐ　Ｍｍ，Ｒａ，Ｍｎ，Ｒｂ」を説明する図である。
【図４４９】命令「ａｓｒｐ　Ｍｍ，Ｒｂ，Ｍｎ，Ｉ６」を説明する図である。
【図４５０】命令「ａｓｒｐ　Ｍｍ，Ｒｃ，ＭＨｎ，Ｒａ，Ｒｂ」を説明する図である。
【図４５１】命令「ａｓｒｐ　Ｍｍ，Ｒｂ，ＭＨｎ，Ｒａ，Ｉ６」を説明する図である。
【図４５２】命令「ａｓｒｐｖｗ　Ｍｍ，Ｒａ，Ｍｎ，Ｒｂ」を説明する図である。
【図４５３】命令「ｌｓｌｐ　Ｍｍ，Ｒａ，Ｍｎ，Ｒｂ」を説明する図である。
【図４５４】命令「ｌｓｌｐ　Ｍｍ，Ｒｂ，Ｍｎ，Ｉ６」を説明する図である。
【図４５５】命令「ｌｓｌｐ　Ｍｍ，Ｒｃ，ＭＨｎ，Ｒａ，Ｒｂ」を説明する図である。
【図４５６】命令「ｌｓｌｐ　Ｍｍ，Ｒｂ，ＭＨｎ，Ｒａ，Ｉ６」を説明する図である。
【図４５７】命令「ｌｓｒｐ　Ｍｍ，Ｒａ，Ｍｎ，Ｒｂ」を説明する図である。
【図４５８】命令「ｌｓｒｐ　Ｍｍ，Ｒｂ，Ｍｎ，Ｉ６」を説明する図である。
【図４５９】命令「ｌｓｒｐ　Ｍｍ，Ｒｃ，ＭＨｎ，Ｒａ，Ｒｂ」を説明する図である。
【図４６０】命令「ｌｓｒｐ　Ｍｍ，Ｒｂ，ＭＨｎ，Ｒａ，Ｉ６」を説明する図である。
【図４６１】命令「ｅｘｔｒ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４６２】命令「ｅｘｔｒ　Ｒｂ，Ｒａ，Ｉｂ５，Ｉａ５」を説明する図である。
【図４６３】命令「ｅｘｔ　Ｒｂ，Ｒａ，Ｉ５」を説明する図である。
【図４６４】命令「ｅｘｔｈ　Ｒａ２」を説明する図である。
【図４６５】命令「ｅｘｔｂ　Ｒａ２」を説明する図である。
【図４６６】命令「ｅｘｔｒｕ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４６７】命令「ｅｘｔｒｕ　Ｒｂ，Ｒａ，Ｉｂ５，Ｉａ５」を説明する図である。
【図４６８】命令「ｅｘｔｕ　Ｒｂ，Ｒａ，Ｉ５」を説明する図である。
【図４６９】命令「ｅｘｔｈｕ　Ｒａ２」を説明する図である。
【図４７０】命令「ｅｘｔｂｕ　Ｒａ２」を説明する図である。
【図４７１】命令「ｍｓｋｇｅｎ　Ｒｃ，Ｒｂ」を説明する図である。
【図４７２】命令「ｍｓｋｇｅｎ　Ｒｂ，Ｉｂ５，Ｉａ５」を説明する図である。
【図４７３】命令「ｍｓｋ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４７４】命令「ｍｓｋ　Ｒｂ，Ｒａ，Ｉｂ５，Ｉａ５」を説明する図である。
【図４７５】命令「ｓａｔｗ　Ｍｍ，Ｒｂ，Ｍｎ」を説明する図である。
【図４７６】命令「ｓａｔｈ　Ｒｂ，Ｒａ」を説明する図である。
【図４７７】命令「ｓａｔ１２　Ｒｂ，Ｒａ」を説明する図である。
【図４７８】命令「ｓａｔ９　Ｒｂ，Ｒａ」を説明する図である。
【図４７９】命令「ｓａｔｂ　Ｒｂ，Ｒａ」を説明する図である。
【図４８０】命令「ｓａｔｂｕ　Ｒｂ，Ｒａ」を説明する図である。
【図４８１】命令「ｅｘｔｗ　Ｍｍ，Ｒｂ，Ｒａ」を説明する図である。
【図４８２】命令「ｖｉｎｔｌｌｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４８３】命令「ｖｉｎｔｌｈｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４８４】命令「ｖｉｎｔｌｌｂ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４８５】命令「ｖｉｎｔｌｈｂ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４８６】命令「ｖａｌｎ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４８７】命令「ｖａｌｎ１　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４８８】命令「ｖａｌｎ２　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４８９】命令「ｖａｌｎ３　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４９０】命令「ｖａｌｎｖｃ１　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４９１】命令「ｖａｌｎｖｃ２　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４９２】命令「ｖａｌｎｖｃ３　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４９３】命令「ｖａｌｎｖｃ４　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図４９４】命令「ｖｘｃｈｎｇｈ　Ｒｂ，Ｒａ」を説明する図である。
【図４９５】命令「ｂｙｔｅｒｅｖ　Ｒｂ，Ｒａ」を説明する図である。
【図４９６】命令「ｖｓｔｏｖｂ　Ｒｂ，Ｒａ」を説明する図である。
【図４９７】命令「ｖｓｔｏｖｈ　Ｒｂ，Ｒａ」を説明する図である。
【図４９８】命令「ｖｌｕｎｐｋｈ　Ｒｂ：Ｒｂ＋１，Ｒａ」を説明する図である。
【図４９９】命令「ｖｌｕｎｐｋｈｕ　Ｒｂ：Ｒｂ＋１，Ｒａ」を説明する図である。
【図５００】命令「ｖｌｕｎｐｋｂ　Ｒｂ：Ｒｂ＋１，Ｒａ」を説明する図である。
【図５０１】命令「ｖｌｕｎｐｋｂｕ　Ｒｂ：Ｒｂ＋１，Ｒａ」を説明する図である。
【図５０２】命令「ｖｈｕｎｐｋｈ　Ｒｂ：Ｒｂ＋１，Ｒａ」を説明する図である。
【図５０３】命令「ｖｈｕｎｐｋｂ　Ｒｂ：Ｒｂ＋１，Ｒａ」を説明する図である。
【図５０４】命令「ｖｕｎｐｋ１　Ｒｂ，Ｍｎ」を説明する図である。
【図５０５】命令「ｖｕｎｐｋ２　Ｒｂ，Ｍｎ」を説明する図である。
【図５０６】命令「ｖｌｐｋｈ　Ｒｃ，Ｒｂ，Ｒａ」を説明する図である。
【図５０７】命令「ｖｌｐｋｈｕ　Ｒｃ，Ｒｂ，Ｒａ」を説明する図である。
【図５０８】命令「ｖｌｐｋｂ　Ｒｃ，Ｒｂ，Ｒａ」を説明する図である。
【図５０９】命令「ｖｌｐｋｂｕ　Ｒｃ，Ｒｂ，Ｒａ」を説明する図である。
【図５１０】命令「ｖｈｐｋｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５１１】命令「ｖｈｐｋｂ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５１２】命令「ｖｅｘｔｈ　Ｍｍ，Ｒｂ，Ｒａ」を説明する図である。
【図５１３】命令「ｂｓｅｑ０　Ｒｂ，Ｒａ」を説明する図である。
【図５１４】命令「ｂｓｅｑ１　Ｒｂ，Ｒａ」を説明する図である。
【図５１５】命令「ｂｓｅｑ　Ｒｂ，Ｒａ」を説明する図である。
【図５１６】命令「ｂｃｎｔ１　Ｒｂ，Ｒａ」を説明する図である。
【図５１７】命令「ｒｎｄｖｈ　Ｒｂ，Ｒａ」を説明する図である。
【図５１８】命令「ｍｓｋｂｒｖｂ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５１９】命令「ｍｓｋｂｒｖｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５２０】命令「ｍｏｖｐ　Ｒｃ：Ｒｃ＋１，Ｒａ，Ｒｂ」を説明する図である。
【図５２１】命令「ｈｍｕｌ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５２２】命令「ｌｍｕｌ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５２３】命令「ｆｍｕｌｈｈ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５２４】命令「ｆｍｕｌｈｈｒ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５２５】命令「ｆｍｕｌｈｗ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５２６】命令「ｆｍｕｌｈｗｗ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５２７】命令「ｍｕｌ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５２８】命令「ｍｕｌ　Ｍｍ，Ｒｂ，Ｒａ，Ｉ８」を説明する図である。
【図５２９】命令「ｍｕｌｕ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５３０】命令「ｍｕｌｕ　Ｍｍ，Ｒｂ，Ｒａ，Ｉ８」を説明する図である。
【図５３１】命令「ｆｍｕｌｗｗ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５３２】命令「ｈｍａｃ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図５３３】命令「ｈｍａｃ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図５３４】命令「ｌｍａｃ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図５３５】命令「ｌｍａｃ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図５３６】命令「ｆｍａｃｈｈ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図５３７】命令「ｆｍａｃｈｈ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図５３８】命令「ｆｍａｃｈｈｒ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図５３９】命令「ｆｍａｃｈｈｒ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図５４０】命令「ｆｍａｃｈｗ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図５４１】命令「ｆｍａｃｈｗ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図５４２】命令「ｆｍａｃｈｗｗ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図５４３】命令「ｆｍａｃｈｗｗ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図５４４】命令「ｍａｃ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図５４５】命令「ｍａｃ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図５４６】命令「ｆｍａｃｗｗ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図５４７】命令「ｆｍａｃｗｗ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図５４８】命令「ｈｍｓｕ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図５４９】命令「ｈｍｓｕ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図５５０】命令「ｌｍｓｕ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図５５１】命令「ｌｍｓｕ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図５５２】命令「ｆｍｓｕｈｈ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図５５３】命令「ｆｍｓｕｈｈ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図５５４】命令「ｆｍｓｕｈｈｒ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図５５５】命令「ｆｍｓｕｈｈｒ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図５５６】命令「ｆｍｓｕｈｗ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図５５７】命令「ｆｍｓｕｈｗ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図５５８】命令「ｆｍｓｕｈｗｗ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図５５９】命令「ｆｍｓｕｈｗｗ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図５６０】命令「ｍｓｕ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図５６１】命令「ｍｓｕ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図５６２】命令「ｆｍｓｕｗｗ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図５６３】命令「ｆｍｓｕｗｗ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図５６４】命令「ｄｉｖ　ＭＨｍ，Ｒｃ，ＭＨｎ，Ｒａ，Ｒｂ」を説明する図である。
【図５６５】命令「ｄｉｖｕ　ＭＨｍ，Ｒｃ，ＭＨｎ，Ｒａ，Ｒｂ」を説明する図である。
【図５６６】命令「ｄｂｇｍ０」を説明する図である。
【図５６７】命令「ｄｂｇｍ１」を説明する図である。
【図５６８】命令「ｄｂｇｍ２　Ｉ１５」を説明する図である。
【図５６９】命令「ｄｂｇｍ３　Ｉ１５」を説明する図である。
【図５７０】命令「ｖａｄｄｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５７１】命令「ｖｘａｄｄｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５７２】命令「ｖｈａｄｄｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５７３】命令「ｖｌａｄｄｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５７４】命令「ｖａｄｄｈｖｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５７５】命令「ｖｘａｄｄｈｖｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５７６】命令「ｖｈａｄｄｈｖｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５７７】命令「ｖｌａｄｄｈｖｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５７８】命令「ｖｓａｄｄｈ　Ｒｂ，Ｒａ，Ｉ８」を説明する図である。
【図５７９】命令「ｖａｄｄｓｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５８０】命令「ｖａｄｄｓｒｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５８１】命令「ｖａｄｄｈｖｃ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５８２】命令「ｖａｄｄｒｈｖｃ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５８３】命令「ｖａｄｄｂ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５８４】命令「ｖｓａｄｄｂ　Ｒｂ，Ｒａ，Ｉ８」を説明する図である。
【図５８５】命令「ｖａｄｄｓｂ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５８６】命令「ｖａｄｄｓｒｂ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図５８７】命令「ｖｓｕｂｈ　Ｒｃ，Ｒｂ，Ｒａ」を説明する図である。
【図５８８】命令「ｖｘｓｕｂｈ　Ｒｃ，Ｒｂ，Ｒａ」を説明する図である。
【図５８９】命令「ｖｈｓｕｂｈ　Ｒｃ，Ｒｂ，Ｒａ」を説明する図である。
【図５９０】命令「ｖｌｓｕｂｈ　Ｒｃ，Ｒｂ，Ｒａ」を説明する図である。
【図５９１】命令「ｖｓｕｂｈｖｈ　Ｒｃ，Ｒｂ，Ｒａ」を説明する図である。
【図５９２】命令「ｖｘｓｕｂｈｖｈ　Ｒｃ，Ｒｂ，Ｒａ」を説明する図である。
【図５９３】命令「ｖｈｓｕｂｈｖｈ　Ｒｃ，Ｒｂ，Ｒａ」を説明する図である。
【図５９４】命令「ｖｌｓｕｂｈｖｈ　Ｒｃ，Ｒｂ，Ｒａ」を説明する図である。
【図５９５】命令「ｖｓｓｕｂｈ　Ｒｂ，Ｒａ，Ｉ８」を説明する図である。
【図５９６】命令「ｖｓｕｂｂ　Ｒｃ，Ｒｂ，Ｒａ」を説明する図である。
【図５９７】命令「ｖｓｓｕｂｂ　Ｒｂ，Ｒａ，Ｉ８」を説明する図である。
【図５９８】命令「ｖｓｕｂｓｈ　Ｒｃ，Ｒｂ，Ｒａ」を説明する図である。
【図５９９】命令「ｖｓｒｓｕｂｈ　Ｒｂ，Ｒａ，Ｉ８」を説明する図である。
【図６００】命令「ｖｓｒｓｕｂｂ　Ｒｂ，Ｒａ，Ｉ８」を説明する図である。
【図６０１】命令「ｖｓｕｍｈ　Ｒｂ，Ｒａ」を説明する図である。
【図６０２】命令「ｖｓｕｍｈ２　Ｒｂ，Ｒａ」を説明する図である。
【図６０３】命令「ｖｓｕｍｒｈ２　Ｒｂ，Ｒａ」を説明する図である。
【図６０４】命令「ｖｎｅｇｈ　Ｒｂ，Ｒａ」を説明する図である。
【図６０５】命令「ｖｎｅｇｈｖｈ　Ｒｂ，Ｒａ」を説明する図である。
【図６０６】命令「ｖｎｅｇｂ　Ｒｂ，Ｒａ」を説明する図である。
【図６０７】命令「ｖａｂｓｈｖｈ　Ｒｂ，Ｒａ」を説明する図である。
【図６０８】命令「ｖａｓｕｂｂ　Ｒｃ，Ｒｂ，Ｒａ」を説明する図である。
【図６０９】命令「ｖｓｇｎｈ　Ｒｂ，Ｒａ」を説明する図である。
【図６１０】命令「ｖｍａｘｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６１１】命令「ｖｍａｘｂ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６１２】命令「ｖｍｉｎｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６１３】命令「ｖｍｉｎｂ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６１４】命令「ｖｓｅｌ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６１５】命令「ｖｍｏｖｔ　Ｒｂ，Ｒａ」を説明する図である。
【図６１６】命令「ｖｓｃｍｐｅｑｂ　Ｒａ，Ｉ５」を説明する図である。
【図６１７】命令「ｖｓｃｍｐｎｅｂ　Ｒａ，Ｉ５」を説明する図である。
【図６１８】命令「ｖｓｃｍｐｇｔｂ　Ｒａ，Ｉ５」を説明する図である。
【図６１９】命令「ｖｓｃｍｐｌｅｂ　Ｒａ，Ｉ５」を説明する図である。
【図６２０】命令「ｖｓｃｍｐｇｅｂ　Ｒａ，Ｉ５」を説明する図である。
【図６２１】命令「ｖｓｃｍｐｌｔｂ　Ｒａ，Ｉ５」を説明する図である。
【図６２２】命令「ｖｓｃｍｐｅｑｈ　Ｒａ，Ｉ５」を説明する図である。
【図６２３】命令「ｖｓｃｍｐｎｅｈ　Ｒａ，Ｉ５」を説明する図である。
【図６２４】命令「ｖｓｃｍｐｇｔｈ　Ｒａ，Ｉ５」を説明する図である。
【図６２５】命令「ｖｓｃｍｐｌｅｈ　Ｒａ，Ｉ５」を説明する図である。
【図６２６】命令「ｖｓｃｍｐｇｅｈ　Ｒａ，Ｉ５」を説明する図である。
【図６２７】命令「ｖｓｃｍｐｌｔｈ　Ｒａ，Ｉ５」を説明する図である。
【図６２８】命令「ｖｃｍｐｅｑｈ　Ｒａ，Ｒｂ」を説明する図である。
【図６２９】命令「ｖｃｍｐｎｅｈ　Ｒａ，Ｒｂ」を説明する図である。
【図６３０】命令「ｖｃｍｐｇｔｈ　Ｒａ，Ｒｂ」を説明する図である。
【図６３１】命令「ｖｃｍｐｌｅｈ　Ｒａ，Ｒｂ」を説明する図である。
【図６３２】命令「ｖｃｍｐｇｅｈ　Ｒａ，Ｒｂ」を説明する図である。
【図６３３】命令「ｖｃｍｐｌｔｈ　Ｒａ，Ｒｂ」を説明する図である。
【図６３４】命令「ｖｃｍｐｅｑｂ　Ｒａ，Ｒｂ」を説明する図である。
【図６３５】命令「ｖｃｍｐｎｅｂ　Ｒａ，Ｒｂ」を説明する図である。
【図６３６】命令「ｖｃｍｐｇｔｂ　Ｒａ，Ｒｂ」を説明する図である。
【図６３７】命令「ｖｃｍｐｌｅｂ　Ｒａ，Ｒｂ」を説明する図である。
【図６３８】命令「ｖｃｍｐｇｅｂ　Ｒａ，Ｒｂ」を説明する図である。
【図６３９】命令「ｖｃｍｐｌｔｂ　Ｒａ，Ｒｂ」を説明する図である。
【図６４０】命令「ｖａｓｌｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６４１】命令「ｖａｓｌｈ　Ｒｂ，Ｒａ，Ｉ４」を説明する図である。
【図６４２】命令「ｖａｓｌｖｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６４３】命令「ｖａｓｌｖｈ　Ｒｂ，Ｒａ，Ｉ４」を説明する図である。
【図６４４】命令「ｖａｓｒｈ　Ｒｂ，Ｒａ，Ｉ４」を説明する図である。
【図６４５】命令「ｖａｓｒｖｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６４６】命令「ｖｌｓｌｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６４７】命令「ｖｌｓｌｈ　Ｒｂ，Ｒａ，Ｉ４」を説明する図である。
【図６４８】命令「ｖｌｓｒｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６４９】命令「ｖｌｓｒｈ　Ｒｂ，Ｒａ，Ｉ４」を説明する図である。
【図６５０】命令「ｖｒｏｌｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６５１】命令「ｖｒｏｌｈ　Ｒｂ，Ｒａ，Ｉ４」を説明する図である。
【図６５２】命令「ｖｒｏｒｈ　Ｒｂ，Ｒａ，Ｉ４」を説明する図である。
【図６５３】命令「ｖａｓｒｈ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６５４】命令「ｖａｓｌｂ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６５５】命令「ｖａｓｌｂ　Ｒｂ，Ｒａ，Ｉ３」を説明する図である。
【図６５６】命令「ｖａｓｒｂ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６５７】命令「ｖａｓｒｂ　Ｒｂ，Ｒａ，Ｉ３」を説明する図である。
【図６５８】命令「ｖｌｓｌｂ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６５９】命令「ｖｌｓｌｂ　Ｒｂ，Ｒａ，Ｉ３」を説明する図である。
【図６６０】命令「ｖｌｓｒｂ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６６１】命令「ｖｌｓｒｂ　Ｒｂ，Ｒａ，Ｉ３」を説明する図である。
【図６６２】命令「ｖｒｏｌｂ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６６３】命令「ｖｒｏｌｂ　Ｒｂ，Ｒａ，Ｉ３」を説明する図である。
【図６６４】命令「ｖｒｏｒｂ　Ｒｂ，Ｒａ，Ｉ３」を説明する図である。
【図６６５】命令「ｖａｓｌ　Ｍｍ，Ｒａ，Ｍｎ，Ｒｂ」を説明する図である。
【図６６６】命令「ｖａｓｌ　Ｍｍ，Ｒｂ，Ｍｎ，Ｉ５」を説明する図である。
【図６６７】命令「ｖａｓｌｖｗ　Ｍｍ，Ｒａ，Ｍｎ，Ｒｂ」を説明する図である。
【図６６８】命令「ｖａｓｌｖｗ　Ｍｍ，Ｒｂ，Ｍｎ，Ｉ５」を説明する図である。
【図６６９】命令「ｖａｓｒ　Ｍｍ，Ｒａ，Ｍｎ，Ｒｂ」を説明する図である。
【図６７０】命令「ｖａｓｒ　Ｍｍ，Ｒｂ，Ｍｎ，Ｉ５」を説明する図である。
【図６７１】命令「ｖａｓｒｖｗ　Ｍｍ，Ｒａ，Ｍｎ，Ｒｂ」を説明する図である。
【図６７２】命令「ｖｌｓｌ　Ｍｍ，Ｒａ，Ｍｎ，Ｒｂ」を説明する図である。
【図６７３】命令「ｖｌｓｌ　Ｍｍ，Ｒｂ，Ｍｎ，Ｉ５」を説明する図である。
【図６７４】命令「ｖｌｓｒ　Ｍｍ，Ｒａ，Ｍｎ，Ｒｂ」を説明する図である。
【図６７５】命令「ｖｌｓｒ　Ｍｍ，Ｒｂ，Ｍｎ，Ｉ５」を説明する図である。
【図６７６】命令「ｖｓａｔｈ　Ｍｍ，Ｒｂ，Ｍｎ」を説明する図である。
【図６７７】命令「ｖｓａｔｈ１２　Ｒｂ，Ｒａ」を説明する図である。
【図６７８】命令「ｖｓａｔｈ９　Ｒｂ，Ｒａ」を説明する図である。
【図６７９】命令「ｖｓａｔｈ８　Ｒｂ，Ｒａ」を説明する図である。
【図６８０】命令「ｖｓａｔｈ８ｕ　Ｒｂ，Ｒａ」を説明する図である。
【図６８１】命令「ｖｒｎｄｖｈ　Ｒｂ，Ｍｎ」を説明する図である。
【図６８２】命令「ｖａｂｓｓｕｍｂ　Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６８３】命令「ｖｍｕｌ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６８４】命令「ｖｘｍｕｌ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６８５】命令「ｖｈｍｕｌ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６８６】命令「ｖｌｍｕｌ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６８７】命令「ｖｆｍｕｌｈ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６８８】命令「ｖｘｆｍｕｌｈ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６８９】命令「ｖｈｆｍｕｌｈ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６９０】命令「ｖｌｆｍｕｌｈ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６９１】命令「ｖｆｍｕｌｈｒ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６９２】命令「ｖｘｆｍｕｌｈｒ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６９３】命令「ｖｈｆｍｕｌｈｒ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６９４】命令「ｖｌｆｍｕｌｈｒ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６９５】命令「ｖｆｍｕｌｗ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６９６】命令「ｖｘｆｍｕｌｗ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６９７】命令「ｖｈｆｍｕｌｗ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６９８】命令「ｖｌｆｍｕｌｗ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ」を説明する図である。
【図６９９】命令「ｖｐｆｍｕｌｈｗｗ　Ｍｍ，Ｒｃ：Ｒｃ＋１，Ｒａ，Ｒｂ」を説明する図である。
【図７００】命令「ｖｍａｃ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７０１】命令「ｖｍａｃ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図７０２】命令「ｖｘｍａｃ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７０３】命令「ｖｘｍａｃ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図７０４】命令「ｖｈｍａｃ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７０５】命令「ｖｈｍａｃ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図７０６】命令「ｖｌｍａｃ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７０７】命令「ｖｌｍａｃ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図７０８】命令「ｖｆｍａｃｈ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７０９】命令「ｖｆｍａｃｈ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図７１０】命令「ｖｘｆｍａｃｈ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７１１】命令「ｖｘｆｍａｃｈ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図７１２】命令「ｖｈｆｍａｃｈ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７１３】命令「ｖｈｆｍａｃｈ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図７１４】命令「ｖｌｆｍａｃｈ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７１５】命令「ｖｌｆｍａｃｈ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図７１６】命令「ｖｆｍａｃｈｒ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７１７】命令「ｖｆｍａｃｈｒ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図７１８】命令「ｖｘｆｍａｃｈｒ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７１９】命令「ｖｘｆｍａｃｈｒ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図７２０】命令「ｖｈｆｍａｃｈｒ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７２１】命令「ｖｈｆｍａｃｈｒ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図７２２】命令「ｖｌｆｍａｃｈｒ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７２３】命令「ｖｌｆｍａｃｈｒ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図７２４】命令「ｖｆｍａｃｗ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７２５】命令「ｖｘｆｍａｃｗ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７２６】命令「ｖｈｆｍａｃｗ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７２７】命令「ｖｌｆｍａｃｗ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７２８】命令「ｖｐｆｍａｃｈｗｗ　Ｍｍ，Ｒｃ：Ｒｃ＋１，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７２９】命令「ｖｍｓｕ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７３０】命令「ｖｍｓｕ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図７３１】命令「ｖｘｍｓｕ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７３２】命令「ｖｘｍｓｕ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図７３３】命令「ｖｈｍｓｕ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７３４】命令「ｖｈｍｓｕ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図７３５】命令「ｖｌｍｓｕ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７３６】命令「ｖｌｍｓｕ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図７３７】命令「ｖｆｍｓｕｈ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７３８】命令「ｖｆｍｓｕｈ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図７３９】命令「ｖｘｆｍｓｕｈ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７４０】命令「ｖｘｆｍｓｕｈ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図７４１】命令「ｖｈｆｍｓｕｈ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７４２】命令「ｖｈｆｍｓｕｈ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図７４３】命令「ｖｌｆｍｓｕｈ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７４４】命令「ｖｌｆｍｓｕｈ　Ｍ０，Ｒｃ，Ｒａ，Ｒｂ，Ｒｘ」を説明する図である。
【図７４５】命令「ｖｆｍｓｕｗ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７４６】命令「ｖｘｆｍｓｕｗ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７４７】命令「ｖｈｆｍｓｕｗ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【図７４８】命令「ｖｌｆｍｓｕｗ　Ｍｍ，Ｒｃ，Ｒａ，Ｒｂ，Ｍｎ」を説明する図である。
【符号の説明】
１　　プロセッサ
１０　　命令制御部
１０ａ　命令キャッシュ
１０ｂ　アドレス管理部
１０ｃ〜１０ｅ　命令バッファ
１０ｆ　ジャンプバッファ
１０ｇ　ローテーション部
２０　　デコード部
３０　　レジスタファイル
３０ａ　汎用レジスタ（Ｒ０〜Ｒ３１）
３０ｂ　アキュームレータ（ＭＨ，ＭＬ）
３０ｃ　リンクレジスタ（ＬＲ）
３０ｄ　分岐レジスタ（ＴＡＲ）
３１　　プログラム状態レジスタ（ＰＳＲ）
３２　　条件フラグレジスタ（ＣＦＲ）
３３　　プログラムカウンタ（ＰＣ）
３４　　ＰＣ退避用レジスタ（ＩＰＣ）
３５　　ＰＳＲ退避用レジスタ（ＩＰＳＲ）
４０　　演算部
４１〜４３　算術論理・比較演算器
４１ａ　ＡＬＵ部
４１ｂ　飽和処理部
４１ｃ　フラグ部
４４　　積和演算器
４４ａ、４４ｂ　乗算器
４４ｃ〜４４ｅ　加算器
４４ｆ　セレクタ
４４ｇ　飽和処理部
４５　　バレルシフタ
４５ａ、４５ｂ　セレクタ
４５ｃ　上位バレルシフタ
４５ｄ　下位バレルシフタ
４５ｅ　飽和処理部
４６　　除算器
４７　　変換器
４７ａ　ＳＡＴブロック
４７ｂ　ＢＳＥＱブロック
４７ｃ　ＭＳＫＧＥＮブロック
４７ｄ　ＶＳＵＭＢブロック
４７ｅ　ＢＣＮＴブロック
４７ｆ　ＩＬブロック
５０　　Ｉ／Ｆ部
６０　　命令メモリ部
７０　　データメモリ部
８０　　拡張レジスタ部
９０　　Ｉ／Ｏインターフェース部
【図１】
2004013185.tif 000014
【図２】
2004013185.tif 000015
【図３】
2004013185.tif 000016
【図４】
2004013185.tif 000017
【図５】
2004013185.tif 000018
【図６】
2004013185.tif 000019
【図７】
2004013185.tif 000020
【図８】
2004013185.tif 000021
【図９】
2004013185.tif 000022
【図１０】
2004013185.tif 000023
【図１１】
2004013185.tif 000024
【図１２】
2004013185.tif 000025
【図１３】
2004013185.tif 000026
【図１４】
2004013185.tif 000027
【図１５】
2004013185.tif 000028
【図１６】
2004013185.tif 000029
【図１７】
2004013185.tif 000030
【図１８】
2004013185.tif 000031
【図１９】
2004013185.tif 000032
【図２０】
2004013185.tif 000033
【図２１】
2004013185.tif 000034
【図２２】
2004013185.tif 000035
【図２３】
2004013185.tif 000036
【図２４】
2004013185.tif 000037
【図２５】
2004013185.tif 000038
【図２６】
2004013185.tif 000039
【図２７】
2004013185.tif 000040
【図２８】
2004013185.tif 000041
【図２９】
2004013185.tif 000042
【図３０】
2004013185.tif 000043
【図３１】
2004013185.tif 000044
【図３２】
2004013185.tif 000045
【図３３】
2004013185.tif 000046
【図３４】
2004013185.tif 000047
【図３５】
2004013185.tif 000048
【図３６】
2004013185.tif 000049
【図３７】
2004013185.tif 000050
【図３８】
2004013185.tif 000051
【図３９】
2004013185.tif 000052
【図４０】
2004013185.tif 000053
【図４１】
2004013185.tif 000054
【図４２】
2004013185.tif 000055
【図４３】
2004013185.tif 000056
【図４４】
2004013185.tif 000057
【図４５】
2004013185.tif 000058
【図４６】
2004013185.tif 000059
【図４７】
2004013185.tif 000060
【図４８】
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【図４９】
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【図３１７】
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【図３１８】
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【図３１９】
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【図３２０】
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【図３２１】
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