(57)【要約】【課題】ストレージノード形状不良および円筒倒れが起こらず、またＳＣの多結晶シリコンのバリアメタルとの界面の酸化を防止することができ、さらにリーク電流を低減することができる半導体装置を提供する。【解決手段】半導体基板の上に位置し、ストレージノード２０が設けられたストレージノードコンタクト絶縁膜５と、ストレージノード絶縁膜７と、ストレージノード絶縁膜を貫通し、ストレージノード絶縁膜から上方に延びるように位置するストレージノード２０とを備え、ストレージノードコンタクト部１６が、ストレージノードの底部に向けて凹んでおり、ストレージノードの底部が、その凹んだ部分に嵌め込まれた凸形状である。【選択図】　　　　図１
2004111624.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に位置する第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に位置する第２の層間絶縁膜と、
前記第２の層間絶縁膜を貫通し、その筒形状の底部を下にして前記第１の層間絶縁膜側に露出し、開口側を上にして、前記第２の層間絶縁膜から上方に延びるように位置する筒状金属膜と、
前記第１の層間絶縁膜内から、前記筒状金属膜の底部に接するストレージノードコンタクト部とを備え、
前記ストレージノードコンタクト部が、前記筒状金属膜の底部に向けて凹んでおり、前記筒状金属膜の底部が、その凹んだ部分に嵌め込まれた凸形状である、半導体装置。
【請求項２】
前記筒状金属膜に接するストレージノードコンタクトの部分が、ＴａＮから形成されている、請求項１に記載の半導体装置。
【請求項３】
前記筒状金属膜の筒形状の外面が、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたＴｉＮ膜で被覆され、そのＴｉＮ膜が、前記筒状金属膜と、前記第１および第２の層間絶縁膜ならびにストレージノードコンタクト部との間に介在している、請求項１または２に記載の半導体装置。
【請求項４】
半導体基板の上に位置する第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に位置する第２の層間絶縁膜と、
前記第２の層間絶縁膜の上面に接して位置するエッチングストッパ膜と、
前記第２の層間絶縁膜およびエッチングストッパ膜を貫通し、その筒形状の底部を下に、開口側を上にして、前記エッチングストッパ膜から上方に延びるように位置する筒状金属膜と、
前記第１の層間絶縁膜内から、前記筒状金属膜の底部に接するストレージノードコンタクト部と、
前記筒状金属膜の筒形状の内面および前記エッチングストッパ膜から延び出た部分の外周面を覆う誘電体膜とを備え、
前記エッチングストッパ膜が４００℃以下で蒸着されたＳｉＮ膜である、半導体装置。
【請求項５】
前記筒状金属膜の筒形状の外面が、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により６００℃以下で形成されたＴｉＮ膜で被覆され、そのＴｉＮ膜が、前記筒状金属膜と、前記第１および第２の層間絶縁膜、ならびにストレージノードコンタクト部との間に介在している、請求項４に記載の半導体装置。
【請求項６】
前記ＣＶＤにより蒸着されたＴｉＮ膜が、前記エッチングストッパ膜より低い位置範囲に限られるようにドライエッチングによりリセスされている、請求項５に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、より具体的には、信頼性の高いストレージノードを有するＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）キャパシタを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
デバイスの高集積化に伴いチップサイズが縮小され、半導体装置におけるメモリのキャパシタ配列間隔やキャパシタのサイズ自体が小さくなっている。微細サイズのＤＲＡＭの開発において、キャパシタ容量の増大が必要であるため、電極材料として金属材料のルテニウム（Ｒｕ）を使用し、キャパシタ誘電体膜として高誘電体膜、たとえばＴａ２Ｏ５膜を使用したＭＩＭキャパシタが開発されている。
【０００３】
図３３は、従来の円筒キャパシタを用いたＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の平面図である。また、図３４は、図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図である。この断面はビット線（ＢＬ）に平行な断面である。図３３において、シリコン基板１５１の上にトランスファーゲート（ＴＧ）１０１が所定のピッチで配置され、これに直交するようにビット線（ＢＬ）１０２が、やはり所定ピッチで配列されている。これら交差するトランスファーゲートとビット線とによって形成される桝目の位置にポリランディングパッド１０３が配置されている。ビット線の下方にはビット線コンタクト１０４が設けられている。
【０００４】
図３４において、ＢＰＴＥＯＳ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ　Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）膜からなるＳＣ層間絶縁膜１０５を貫通してストレージノードコンタクト（ＳＣ）バリアメタルプラグ１１４が配置されている。ＳＣ層間絶縁膜１０５の上にはＢＰＴＥＯＳ膜からなるストレージノード（ＳＮ）層間絶縁膜７が配置され、そのＳＮ層間絶縁膜を貫通するように、ストレージノード電極１０８およびＴａ２Ｏ５などの誘電体膜１０９が形成されている。さらに、誘電体膜１０９を覆い円筒形内を埋めるように、キャパシタ上部電極のセルプレート１１０が設けられている。この上に、さらにプラズマＴＥＯＳ膜からなるコンタクト層間絶縁膜１１１が積層され、さらにアルミ配線１１２およびパッシベーション膜１１３が形成されている。
【０００５】
次に、上記の従来のＭＩＭキャパシタの製造方法を以下に示す。図３５を参照して、まず、ＳＣ層間絶縁膜１０５として、ＢＰＴＥＯＳ膜を４５０ｎｍ厚さに蒸着し、フォトレジストパターンをマスクに用いてＢＰＴＥＯＳ膜のパターニングを行なう。その後、ドライエッチングにより酸化膜エッチングを行なう。次いで、ストレージノードコンタクト（ＳＣ）のバリアメタル１１４としてＴｉＮ膜をＣＶＤによって蒸着する。その後、ＴｉＮ膜をＣＭＰ処理することにより、図３５に示すＳＣバリアメタル断面形状を得る。
【０００６】
次いで、ＳＮ層間絶縁膜として、ＳｉＮ膜１５を８０ｎｍの厚さに、またＢＰＴＥＯＳ膜１０７を１２００ｎｍの厚さに蒸着する。その後、フォトレジストをマスクに用いて、ＳＮ層間絶縁膜のパターニングを行なう。その後、ドライエッチングによる酸化膜エッチングを行ない、図３６に示す状態を得ることができる。図３６は、ストレージノードを形成するための開口を設けた状態を示す図である。
【０００７】
次いで、スパッタリングによりＲｕを２０ｎｍの厚さに蒸着し、その後、ＣＶＤによりＲｕを蒸着する。これにより、ＳＮホール内に均一に、Ｒｕ膜１０８を蒸着し、ＳＮ電極膜１０８の形状を形成する（図３７）。
【０００８】
この後、ＳＮ電極となるＲｕ膜１０８およびＳＮ層間絶縁膜１０７を、ＣＭＰにより研磨する。次いで、誘電体膜１０９としてタンタルオキサイド（Ｔａ２Ｏ５膜）を１２ｎｍの厚さに蒸着し、その後４００℃にてオゾン（Ｏ３）ガス中にて酸化することにより結晶化する。
【０００９】
上記のオゾン酸化処理の後、セルプレート（ＣＰ：Ｃｅｌｌ　Ｐｌａｔｅ）電極としてＲｕ膜１１０を蒸着して、ＣＰ電極を形成する。その後、ＣＨ層間絶縁膜１１１としてＢＰＴＥＯＳ膜を蒸着し、次いでアルミニウム配線１１２を蒸着しパターニングする。その後、パッシベーション膜１１３としてプラズマ窒化膜を蒸着して、図３４に示すように、従来のＤＲＡＭのメモリセルを形成する。
【００１０】
上述のように、上記キャパシタに用いられる高誘電体膜は、酸素やオゾンなどによる酸化処理が必要である。この酸化処理の際に、ルテニウム（Ｒｕ）などの金属も酸化されるが、これらルテニウム等の金属の酸化物は導電性を有するため、キャパシタの容量が損なわれることはない。
【００１１】
【発明が解決しようとする課題】
しかし、キャパシタの電極材料として使用されるルテニウム（Ｒｕ）は酸化膜との密着性が悪いため、蒸着したＲｕ膜８を（ａ１）ＣＭＰによって研磨する際、Ｒｕ膜とＢＰＴＥＯＳ膜との密着性が悪くなり、膜剥がれが起こるという問題が発生する。また，（ａ２）オゾン（Ｏ３）酸化のとき、ＳＮ電極膜１０８を形成するＲｕ膜が酸化され、それによりＳＮ層間絶縁膜を形成するＢＰＴＥＯＳ膜１０７とＳＮ電極を形成するＲｕ膜１０８との間の密着性が悪くなり、隙間が発生することがある。このことにより、図３７の状態から図３８に至る途中、（ａ３）上記ＣＭＰ研磨において、円筒キャパシタの円筒倒れが発生する。これらの問題を検討した開示がいくつかなされている（例えば、特許文献１、２および３参照）。
【００１２】
また、別の問題として、（ａ４）オゾンによる誘電体膜の酸化時にＳＣバリアメタル１１４を形成するＴｉＮプラグにまでオゾンの酸化種が到達し、ＴｉＮプラグが酸化されて高抵抗になり、リーク電流が発生するという問題が発生する。
【００１３】
本発明は、キャパシタ形成時にキャパシタ下部電極における円筒倒れなどが生じない半導体装置を提供することを主目的とする。それに追加して、本発明のうちある発明は、ＳＣのバリアメタルと多結晶シリコンプラグ界面の酸化を防止でき、他の発明は、キャパシタからのリーク電流を低減することができる、半導体装置を提供することを目的とする。
【００１４】
【特許文献１】
特開２００２−８３８８０号公報（発明の実施の形態など）
【００１５】
【特許文献２】
特開２００２−７６３０２号公報（発明の実施の形態など）
【００１６】
【特許文献３】
Ｕ．Ｓ．Ｐａｔｅｎｔ　Ｎｏ　６１４６９４１　　”Ｍｅｔｈｏｄ　ｆｏｒ　Ｆａｂｒｉｃａｔｉｎｇ　ａ　Ｃａｐａｃｉｔｏｒ　ｉｎ　ａ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅ”
【００１７】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板の上に位置する第１の層間絶縁膜と、第１の層間絶縁膜の上に位置する第２の層間絶縁膜と、第２の層間絶縁膜を貫通し、その筒形状の底部を下にして第１の層間絶縁膜側に露出し、開口側を上にして、第２の層間絶縁膜から上方に延びるように位置する筒状金属膜とを備える。また、この製造方法は、第１の層間絶縁膜内から、筒状金属膜の底部に接するストレージノードコンタクト部とを備え、ストレージノードコンタクト部が、筒状金属膜の底部に向けて凹んでおり、筒状金属膜の底部が、その凹んだ部分に嵌め込まれた凸形状である。
【００１８】
上記の構成により、筒状金属膜とストレージノードコンタクト部との接触面積が増大することにより、コンタクト抵抗を減少させることができる。また、接触面積の増大により、キャパシタ下部電極とストレージノードコンタクトとの密着性が増大し、キャパシタ下部電極の倒れを防止することができる。
【００１９】
本発明の別の半導体装置は、半導体基板の上に位置する第１の層間絶縁膜と、第１の層間絶縁膜の上に位置する第２の層間絶縁膜と、第２の層間絶縁膜の上面に接して位置するエッチングストッパ膜と、第２の層間絶縁膜およびエッチングストッパ膜を貫通し、その筒形状の底部を下に、開口側を上にして、前記エッチングストッパ膜から上方に延びるように位置する筒状金属膜と、第１の層間絶縁膜内から、筒状金属膜の底部に接するストレージノードコンタクト部と、筒状金属膜の筒形状の内面およびエッチングストッパ膜から延び出た部分の外周面を覆う誘電体膜とを備え、エッチングストッパ膜が４００℃以下で蒸着されたＳｉＮ膜である。
【００２０】
上記構成により、エッチングストッパ膜以下の部分で筒状金属膜を支えることにより、キャパシタ下部電極の倒れを防止することができる。さらに、低温でエッチングストッパ膜を形成することにより、ストレージノードコンタクトの結晶化促進を防ぎ、ストレージノードコンタクトのコンタクト抵抗の増大を防止することができる。
【００２１】
本発明の半導体装置の製造方法は、半導体基板の上に設けた第１の層間絶縁膜内の第１のホール内にストレージノードコンタクト部を形成する工程と、第１の層間絶縁膜の上に、第２の層間絶縁膜を蒸着する工程と、第２の層間絶縁膜のストレージノードコンタクト部に対応する位置に、第１の層間絶縁膜に達する第２のホールを開ける工程とを備える。また、この製造方法は、スパッタリングにより、絶縁膜上面および第２のホールの開口端にＴｉＮ膜を蒸着する工程と、ＴｉＮ膜の蒸着工程の後に、ストレージノードとなる金属膜を全面にわたって蒸着する工程と、ストレージノードとなる金属膜に接して誘電体膜を蒸着する前に、上記付着したＴｉＮを除去する工程とを備える。
【００２２】
上記のように、スパッタリングにより形成されたＴｉＮ膜は、開口上縁部において、絶縁膜と筒状金属膜との間の接着剤として機能する。このため、ＣＭＰ研磨により、筒状金属膜および絶縁膜を除去する際、研磨される部分およびその下側でＴｉＮが、絶縁膜と筒状金属膜とを接着しているので、筒状金属膜が倒れることが防止される。また、上記ＴｉＮ膜は除去されるので、ＴｉＮ膜の残留に起因するリーク電流の増大を防止することができる。
【００２３】
本発明の別の半導体装置の製造方法は、半導体基板の上方に設けた第１の層間絶縁膜内の第１のホール内にストレージノードコンタクト部を形成する工程と、第１の層間絶縁膜の上に、第２の層間絶縁膜を蒸着し、さらにその第２の層間絶縁膜の上にスパッタリングによりＴｉＮ膜を積層する工程とを備える。また、この製造方法は、ＴｉＮ膜をパターニングする工程と、パターニングされたＴｉＮ膜をハードマスクに用いて、第２の層間絶縁膜のストレージノードコンタクト部に対応する位置に、第１の層間絶縁膜に達する第２のホールを、ドライエッチングにより開ける工程と、第２のホールを開けた工程の後に、ストレージノードとなる金属膜を全面にわたって蒸着する工程とを備える。
【００２４】
上記のように、ＴｉＮ膜をハードマスクとしてドライエッチングにより、ストレージノード用の第２のホールを開口することにより、レジストマスクを用いた場合に比して、よりエッチング耐性をもち、ホールのエッチング形状を改善することができる。
【００２５】
本発明のさらに別の半導体装置の製造方法は、半導体基板の上方に設けた第１の層間絶縁膜内の第１のホール内に、ストレージノードコンタクトの上端部として、上側に向って凹状となるＴａＮ膜をスパッタリングにより形成する工程とを備える。また、この製造方法は、第１の層間絶縁膜の上に、第２の層間絶縁膜を蒸着する工程と、第２の層間絶縁膜のストレージノードコンタクト部に対応する位置に、第１の層間絶縁膜に達する第２のホールを開け、上に向って凹状のＴａＮ膜を露出させる工程とを備える。さらに、第２のホールを開けた工程の後に、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、全面にわたってＴｉＮ膜を蒸着する工程と、ＴｉＮ膜の蒸着工程の後に、ストレージノードとなる金属膜を全面にわたって蒸着する工程とを備える。
【００２６】
この製造方法によれば、筒状金属膜の接着剤として機能するＴｉＮ膜と、ストレージノードコンタクトとの接触面積を増大させることができる、このため、ストレージノードコンタクトのコンタクト抵抗を低減することができる。さらに接触面積の増大により、密着性が増大するため、筒状金属膜の倒れを防止することができる。
【００２７】
本発明の上記と別の半導体装置の製造方法は、半導体基板の上方に設けた第１の層間絶縁膜に開けた第１のホール内にストレージノードコンタクト部を形成する工程と、第１の層間絶縁膜の上に、第２の層間絶縁膜、エッチングストッパ膜および絶縁膜を積層する工程とを備える。また、この製造方法は、第２の層間絶縁膜、エッチングストッパ膜および絶縁膜のストレージノードコンタクト部に対応する位置に、第１の層間絶縁膜に達する第２のホールを開ける工程と、第２のホールを開けた工程の後に、全面にわたってＴｉＮ膜を蒸着する工程とを備える。さらに、この製造方法は、ＴｉＮ膜の蒸着工程の後に、ストレージノードとなる金属膜を全面にわたって蒸着する工程と、絶縁膜が露出するようにＣＭＰにより研磨し、エッチングストッパ膜の位置まで前記絶縁膜をエッチングにより除去する工程と、ＴｉＮ膜の上端の位置が、エッチングストッパ膜より低い位置になるように、たとえばＣｌ２ガスを用いてドライエッチングによりリセスさせる工程とを備える。そして、エッチングストッパ膜を形成する工程において、４００℃以下でＳｉＮ膜を蒸着し、全面にわたるＴｉＮ膜を蒸着する工程において、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により６００℃以下でＴｉＮ膜を蒸着する。
【００２８】
この製造方法によれば、低温でエッチングストッパ膜を堆積するので、ストレージノードコンタクトにおける結晶化促進を防止し、ストレージノードコンタクトのコンタクト抵抗の増大を防ぐことができる。また、ＣＶＤ法により６００℃以下でＴｉＮ膜を形成することにより、ＴｉＮ膜のカバレッジを改善することができる。
【００２９】
【発明の実施の形態】
次に図面を用いて本発明の実施の形態について説明する。
【００３０】
（実施の形態１）
図１は本発明の実施の形態１の半導体装置における円筒ＭＩＭキャパシタを示す断面図である。図１において、半導体基板５１上にトランスファーゲート１が設けられ、これらトランスファーゲート１を覆うように層間絶縁膜が形成されている。この層間絶縁膜を貫通するように、ポリランディングパッド３が形成され、シリコン基板と上方部とを電気的に連絡している。
【００３１】
この層間絶縁膜の上には、ＢＰＴＥＯＳ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ　Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）膜からなるＳＣ層間絶縁膜（第１の層間絶縁膜）５が形成され、その層間絶縁膜５を貫通してストレージノードコンタクト（ＳＣ）バリアメタルプラグ６，１６が配置されている。ＳＣは、第１のホールを充填するように形成されている。上部接続部１６は、ＳＣ電極との密着性のよい材料、たとえば、ＴｉＮやＴａＮが用いられ、下部接続部６は不純物を含む多結晶シリコンを用いるのがよい。
【００３２】
ＳＣ層間絶縁膜５の上にはＢＰＴＥＯＳ膜からなるストレージノード（ＳＮ）層間絶縁膜（第２の層間絶縁膜）７が配置されている。この層間絶縁膜７の厚みは従来よりも薄い。この層間絶縁膜７の上には、ＳｉＮ膜から形成されるウェットストッパ膜１７が形成されている。ストレージノード電極２０を形成するＲｕ膜は、その底部を上部接続部１６に接し、上記の層間絶縁膜７およびウェットストッパ膜１７よりも上方に延びるように位置している。ストレージノード電極の内面および外周面、さらにウェットストッパ膜１７を覆うように、Ｔａ２Ｏ５からなる誘電体膜２１が形成されている。また、誘電体膜２１を覆い、円筒形の開口部を埋めるようにＣＰ電極２２が配置されている。
【００３３】
次に、本発明の製造方法について説明する。図２を参照して、ＳＣ層間絶縁膜５としてＢＰＴＥＯＳ膜を４５０ｎｍの厚さに蒸着し、レジストパターンをマスクに用いてＢＰＴＥＯＳ膜のパターニングを行なう。その後、ドライエッチングによりＳＣホール（第１のホール）の酸化膜エッチングを行なう。次いで、ドープトポリシリコンを２００ｎｍの厚さに蒸着してエッチバックを行なうことにより、１００ｎｍリセスさせた構造を有するＳＣ多結晶シリコンプラグ６を形成する。次に、ＳＣバリアメタル１６として、ＴｉＮ／Ｔｉの積層構造膜をＣＶＤにて蒸着し、その後、この層間構造膜のＣＭＰ処理を行なう。図２は、ＳＣバリアメタルのＣＭＰを研磨した状態を示す図である。
【００３４】
次に、図３を参照して、ＳＮ層間絶縁膜（第２の層間絶縁膜）７としてＢＰＴＥＯＳ膜を４００ｎｍの厚さに蒸着し、次いで、ウエットストッパ膜１７として４００℃以下でＳｉＮ膜を１５ｎｍの厚さに蒸着する。このように、低温でＳｉＮ膜を形成することにより、ＳＣバリアメタルの結晶化促進を防ぐことができる。この後、ウェットストッパ膜１７の上に、ＢＰＴＥＯＳ膜１８を８００ｎｍの厚さに蒸着し、フォトレジストパターンをマスクに用いてＳＮ層間絶縁膜７、ウェットストッパ膜１７およびＢＰＴＥＯＳ膜１８のパターニングを行なう。このとき、ウエットストッパ膜１７としては、ＳｉＮ膜のほか、ポリシリコン膜、ＴｉＮ膜、ＴａＮ膜などを用いてもよい。その後、ドライエッチングにより酸化膜のエッチングを行ない、ＳＮ用の開口部（第２のホール）を形成する。図３はＳＮ用の開口部を設けた後の状態を示す図である。
【００３５】
次に、図４を参照して、スパッタリングにて、ＴｉＮ膜２３を２０ｎｍの厚さに蒸着する。このとき、スパッタリングされたＴｉＮ膜２３はホール底まで蒸着されず、ＢＰＴＥＯＳ膜１８の上面および開口部付近にのみ蒸着される（図４）。
【００３６】
次いで、図５を参照して、スパッタにてルテニウムを１０ｎｍの厚さに蒸着する。その後、ＣＶＤによって、さらにルテニウムを蒸着する。これにより、ＳＮ用の開口部内に均一にルテニウム膜２０が蒸着される（図５）。
【００３７】
次に、写真製版を行なってフォトレジストをＳＮホール内に埋込み、ＳＮ層間酸化膜１８の上面のＳＮ電極であるルテニウム膜２０およびＴｉＮ膜２３をＣＭＰ研磨する。このときルテニウム膜２０は、図６に示すように、ＴｉＮ膜２３を介して、ＳＮ層間酸化膜１８の上面と密着しており、ＣＭＰ研磨を行なっても剥がれることはない。ＣＭＰ研磨の後、ホール内のレジストを除去する（図６）。
【００３８】
次に、図７を参照して、まず、界面活性剤入りのＢｕｆｆｅｒフッ酸液（ＢＨＦ−Ｕ液）にてＢＰＴＥＯＳ膜１８をエッチングし、ウエットストッパ膜１７のＳｉＮ膜の位置でエッチングをストップさせる。このエッチングにより、ウェトストッパ膜より上側にＳＮ円筒形状が突き出る。上述のように、ウエットストッパ膜１７としては、ＳｉＮ膜のほかにポリシリコン膜、ＴｉＮ膜、ＴａＮ膜などを用いてもよい。その後、硫酸液（Ｈ２ＳＯ４）にて円筒外側上部に蒸着されているＴｉＮ膜２３を除去することにより、Ｒｕ膜の円筒ストレージノードを形成する（図７）。ＴｉＮ膜２３を除去することにより、ＴｉＮ膜が残留していることに起因して発生するリーク電流を抑えることができる。
【００３９】
次に、誘電体膜としてタンタルオキサイド（Ｔａ２Ｏ５）膜２１を１２ｎｍの厚さに蒸着し、その後４００℃にてオゾンガスにて酸化することにより結晶化する。このとき、ストレージノード電極膜であるルテニウム膜２０は、ＢＰＴＥＯＳ膜７との密着性はよくないが、ルテニウム膜２０はＴｉＮプラグ１６と密着性がよいため、倒れは発生しない。また、ウエットストッパＳｉＮ膜１７があることによりＳＮ層間絶縁膜７が残っているので、円筒形状の下部側面が支えられているため、円筒倒れは発生しない。そして、その後、図８に示すように、セルプレート電極２２としてルテニウム膜を蒸着してセルプレート電極を形成する。
【００４０】
上記のように、ＳＮホール開口後に蒸着されたスパッタ膜であるＴｉＮ膜２３により、ルテニウム膜のＣＭＰ研磨時の膜剥がれによるＳＮ形状変化を防止することができる。また、ＳＮ層間絶縁膜中にウエットストッパ膜１７を用いることにより、円筒倒れを防止することができる。
【００４１】
（実施の形態２）
上記実施の形態１においては、ＳＮホール（第２のホール）開口エッチング後にスパッタ膜であるＴｉＮ膜２３を蒸着することにより、その後に積層するルテニウム膜２０とＳＮ層間絶縁膜１８との密着向上を図った。本発明の実施の形態２では、ＴｉＮ膜をハードマスクとして使用することにより、ルテニウム膜の密着性向上を図ることに特徴がある。
【００４２】
本実施の形態２における製造方法を説明する。まず、ＳＣ層間絶縁膜（第１の層間絶縁膜）５として、ＢＰＴＥＯＳ膜を４５０ｎｍの厚さに蒸着し、フォトレジストパターンをマスクに用いて、ＢＰＴＥＯＳ膜のパターニングを行なう。次いで、ドライエッチングによりＳＣ用の開口部（第１のホール）の酸化膜エッチングを行なう。次いで、ドープトポリシリコンを２００ｎｍ蒸着して、エッチバックを行なうことにより、１００ｎｍリセスさせた構造を有する多結晶シリコンプラグ５を形成する。次にＳＣバリアメタル１６としてＴｉＮ／Ｔｉの積層構造膜をＣＶＤにより蒸着し、その後、この積層構造膜のＣＭＰ処理を行なう。ここまでは、実施の形態１で示した図２と同様である。
【００４３】
次に、図９〜図１２を用いて、この後の製造方法を説明する。図９に示すように、ＳＮ層間絶縁膜（第２の層間絶縁膜）７としてＢＰＴＥＯＳ膜を４００ｎｍの厚さに蒸着する。さらにウエットストッパ膜１７のためのＳｉＮ膜を１５ｎｍの厚さに蒸着し、その上にＢＰＴＥＯＳ膜１８を８００ｎｍの厚さに蒸着する。その後ハードマスクに用いるＴｉＮ膜２４を、スパッタリングにより１００ｎｍの厚さに蒸着する。
【００４４】
次に、フォトレジストパターンをマスクに用いて、ＴｉＮ膜２４をドライエッチングによりパターニングする。このパターニングされたＴｉＮ膜をハードマスクに用いて、図１０に示すように、ドライエッチングによりＳＮの開口部（第２のホール）の酸化膜エッチングを行なう。ＴｉＮ膜をハードマスクに用いて、ドライエッチングすることにより、フォトレジストパターンをマスクに用いた場合に比較して、よりエッチング耐性を持ち、開口部形状を改善することができる。
【００４５】
次に、スパッタにてルテニウム膜を１０ｎｍの厚さに蒸着し、その後、ＣＶＤによりさらにルテニウム膜を蒸着する。図１１に示すように、これによりＳＮホール内に、キャパシタ下部電極のルテニウム膜２０を均一に蒸着することができる。
【００４６】
この後、写真製版を行なってフォトレジストをＳＮホール内に埋込み、ＳＮ層間酸化膜１８の上面を被覆するルテニウム膜２０およびＴｉＮ膜２４を、ＣＭＰ研磨する。このとき、ルテニウム膜２０はＴｉＮ膜２４を介してＳＮ層間酸化膜１８の上面と密着しており、ＣＭＰ研磨をしても剥がれることはない。ＣＭＰ研磨の後、ＳＮ用の開口部内のレジスト除去を行なう（図１２）。
【００４７】
その後、ＢＨＦ−Ｕ液にてＢＰＴＥＯＳ膜１８を、ウェットストッパ膜１７の位置までエッチングにより除去する。この後、誘電体膜２１としてタンタルオキサイド（Ｔａ２Ｏ５）を１２ｎｍの厚さに蒸着し、その後、５００℃にてオゾンガス中で酸化することにより結晶化する。このときＳＮ電極膜２０のルテニウム膜はＢＰＴＥＯＳ膜７との密着性はよくないが、ルテニウム膜２０はＴｉＮプラグ１６と密着性はよいので、倒れは発生しない。また、ウエットストッパＳｉＮ膜１７があることにより、円筒倒れは発生しない。その後、ＣＰ電極としてルテニウム膜２２を蒸着してセルプレート電極を形成する（図８）。
【００４８】
上記のように、ＳＮ層間絶縁膜中にウエットストッパ膜を使用することにより、円筒倒れを防止することができる。さらに、ＴｉＮ膜をハードマスクとして使用することにより、ＳＮホールのエッチング処理時にレジストパターンをマスクに用いた場合に比較して、よりエッチング耐性を持ち、開口エッチング形状を改善することができる。さらに、ＳＮホール開口後にＴｉＮ膜を開口上縁にスパッタにより蒸着してもよく、このスパッタＴｉＮ膜によりルテニウム膜をＣＭＰ研磨するときに発生するルテニウム膜剥がれによるＳＮ形状変化を防止することができる。
【００４９】
（実施の形態３）
本発明の実施の形態３における半導体装置では、ＳＮ電極となるルテニウム膜を蒸着する前に、ＣＶＤによってＴｉＮ膜を蒸着してＳＮ電極下地膜を蒸着し、その後にルテニウム膜を蒸着することによって、ＳＮ電極を２層構造にすることに特徴がある。
【００５０】
図１３は、本実施の形態における半導体装置のＳＮ電極の２層ＭＩＭキャパシタを示す断面図である。この半導体装置では、ＳＮ電極の下部にルテニウム膜接着用のＣＶＤ−ＴｉＮ膜１９を配置し、その上にＳＮ電極膜のルテニウム膜２０を配置した点が、図１の半導体装置と相違している。他の部分は、図１と同様である。
【００５１】
次に、図１４〜図２２を用いて、本実施の形態の半導体装置の製造方法を示す。
【００５２】
まず、ＳＣ層間絶縁膜（第１の層間絶縁膜）５としてＢＰＴＥＯＳ膜を厚さ４５０ｎｍ蒸着し、フォトレジストパターンをマスクに用いてＢＰＴＥＯＳ膜のパターニングを行なう。その後、ドライエッチングによりＳＣホール（第１のホール）の酸化膜エッチングを行なう。次いで、ドープトポリシリコン膜を２００ｎｍ蒸着してエッチバックを行なうことにより、１００ｎｍリセスさせた構造を有する多結晶シリコンプラグ（ＳＣ）６を形成する（図１４）。
【００５３】
次に、図１５に示すように、ＳＣバリアメタル１６としてＴｉＮ／Ｔｉの積層構造膜をＣＶＤによって蒸着する。この後、図１６に示すように、この層間構造膜のＣＭＰ処理を行ない、ＳＣバリアメタルプラグ１６を形成する。
【００５４】
次に、図１７に示すように、ＳＮ層間絶縁膜（第２の層間絶縁膜）７としてＢＰＴＥＯＳ膜を厚さ４００ｎｍ蒸着し、次いでウエットストッパ１７のためのＳｉＮ膜を厚さ１５ｎｍ蒸着し、さらにその上にＢＰＴＥＯＳ膜１８を厚さ８００ｎｍ蒸着する。次に、フォトレジストパターンをマスクに用いて、ＳＮ層間絶縁膜７、ウェットストッパ膜１７およびＢＰＴＥＯＳ膜１８をパターニングする。この後、ドライエッチングによりＳＮホール（第２のホール）の酸化膜をエッチングする（図１８）。
【００５５】
次に、ＣＶＤにより６００℃以下でＴｉＮ膜１９を厚さ２０ｎｍ蒸着する。ＴｉＮ膜を６００℃以下で蒸着することにより、ＴｉＮ膜のカバレッジを向上させることができる。その後、スパッタによりルテニウム膜を１０ｎｍの厚さに蒸着し、さらに、ＣＶＤによりルテニウム膜を蒸着する。これにより、ＳＮホール内に均一にルテニウム膜２０が蒸着される。この結果、図１９に示すように、ルテニウム膜／ＴｉＮ膜の２層膜が形成される。
【００５６】
次に、写真製版を行なってフォトレジストをＳＮホール内に埋込み、次いで、ＳＮ層間酸化膜１８を、その上面を被覆するルテニウム膜２０およびＴｉＮ膜１９とともに、ＣＭＰ研磨する。このとき、ルテニウム膜２０は、ＴｉＮ膜１９を介してＳＮ層間酸化膜１８の上面と密着しており、ＣＭＰ研磨をしても剥がれることはない。その後、ホール内のレジスト除去を行なう。次に、ＢＨＦ−Ｕ液により、ＳＮ層間絶縁膜であるＢＰＴＥＯＳ膜１８をエッチングする。このとき、ウエットストッパであるＳｉＮ膜１７の位置でエッチングはストップする。これは酸化膜ドライエッチングにおいても同様に行なうことができる。図２０は、ＳＮ層間絶縁膜をエッチングした後の状態を示す図である。
【００５７】
次に、ＴｉＮ膜１９を厚さ２０ｎｍエッチングし、ウェットストッパ膜１７のＳｉＮ膜の高さより２０ｎｍリセスさせる。リセスは、Ｃｌ２ガスによるドライエッチング、または硫酸または過酸化水素水によるウェットエッチングのどちらでもよいが、ドライエッチングのほうが、ウェットエッチング時のＢＰＴＥＯＳ膜７へのしみ込みがないので好ましい。Ｃｌ２ガスを用いたドライエッチングにより、ウェットエッチングによるリセスエッチングで生じるしみ込みを完全に防止することができる。これにより、Ｒｕ膜の円筒キャパシタができあがり、円筒の外周側のＴｉＮ膜が除去される。図２１は、ＴｉＮ膜をリセスエッチングした後の状態を示す図である。
【００５８】
その後、図２２に示すように、誘電体膜としてタンタルオキサイド膜２１を厚さ１２ｎｍ蒸着し、その後、４００℃にてオゾンガス内で酸化することにより結晶化する。このとき、ＳＮ電極膜２０のルテニウム膜は、ＳＮ層間絶縁膜７のＢＰＴＥＯＳ膜と、ＴｉＮ膜１９を介して密着している。さらに、ルテニウム膜２０は、ＴｉＮプラグ１６と密着性がよいため、隙間や剥がれが発生して円筒が倒れることはない。
【００５９】
この後、セルプレート電極２２としてルテニウム膜を蒸着し、次いで、エッチングしてセルプレート電極を形成する。この結果、図１３に示したように、セルプレート電極を形成した後の状態が実現する。
【００６０】
上記に示すように、ＳＮ電極をルテニウム膜／ＴｉＮ膜の２層構造にすることにより、ルテニウム膜をＣＭＰ研磨する際、ルテニウム剥がれによるＳＮ形状変化を防止することができる。この結果、円筒倒れを防止することが可能となる。さらに、ＴｉＮ膜１９がウエットストッパＳｉＮ膜１７の高さ位置より２０ｎｍリセスされた構造であるので、ＴｉＮ膜１９から誘電体膜２１を通してセルプレート電極のルテニウム膜２２に流れるリーク電流を抑制することができる。
【００６１】
（実施の形態４）
図２３は、本発明の実施の形態４における半導体装置を示す図である。本実施の形態では、ＳＮ電極を形成する２層構造のＭＩＭキャパシタに、ＴａＮバリアメタルの凹構造を有する点に特徴がある。すなわち、実施の形態３におけるＳＮ電極の底部における下地膜のＴｉＮ１９と接するＴｉＮバリアメタル１６の構成を、ＴａＮバリアメタルの凹構造にする。このＴａＮバリアメタルの凹構造により、円筒倒れの防止、バリアメタルの酸化防止、コンタクト抵抗の低減を図ることができる。
【００６２】
図２３において、ＳＣプラグの上部１６を構成するＴａＮ膜が、ＳＮ電極底部において凹状の形状を有し、その上にＳＮ電極を構成する２層膜のうちの下地膜１９にＴｉＮ膜を用いている点に特徴がある。他の部分は、図１３に示す半導体装置と同様である。
【００６３】
次に、図２４〜図３２を用いて本実施の形態における製造方法を示す。図２４を参照して、まず、ＳＣ層間絶縁膜（第１の層間絶縁膜）５として、ＢＰＴＥＯＳ膜を厚さ４５０ｎｍ蒸着し、フォトレジストパターンをマスクに用いてＢＰＴＥＯＳ膜のパターニングを行なう。その後、ドライエッチングによりＳＣホール（第１のホール）の酸化膜エッチングを行なう。次いで、ドープトポリシリコンを２００ｎｍ蒸着し、エッチバックを行なうことにより、１００ｎｍだけリセスさせた構造を有するＳＣ多結晶シリコンプラグ６を形成する（図２４）。
【００６４】
次に、図２５に示すように、ＳＣバリアメタル１６として、ＴａＮ膜をスパッタにて厚さ３５ｎｍ蒸着する。このとき、ＴａＮ膜はスパッタによって３５ｎｍの厚さに蒸着するため、ＳＣホール内には、内壁に沿って蒸着されるため、蒸着後、ＴａＮ膜は凹形状になる。次いで、図２６に示すように、このＴａＮ膜１６のＣＭＰ研磨処理を行なう。ＣＭＰ研磨の研磨代は、ＴａＮ膜が凹形状になる範囲とする。
【００６５】
ＳＣバリアメタルのＴａＮ膜が凹形状であるので、後から蒸着されるＴｉＮ膜１９との接触面積が大きくなり、コンタクト抵抗が低減されるというメリットがある。また、ＳＮ電極の下地膜のＴｉＮ膜１９との接触面積が大きく、ＴｉＮ膜とＴａＮ膜とは密着性がよいので、円筒倒れ防止の効果がある。
【００６６】
次に、図２７に示すように、ＳＮ層間絶縁膜（第２の層間絶縁膜）７としてＢＰＴＥＯＳ膜を厚さ４００ｎｍ蒸着し、ウエットストッパ膜１７のためのＳｉＮ膜を厚さ１５ｎｍ蒸着し、さらにその上にＢＰＴＥＯＳ膜１８を厚さ８００ｎｍ蒸着する。次いで、フォトレジストパターンをマスクに用いてＢＰＴＥＯＳ膜をパターニングする。次いで、ドライエッチングによりＳＮホール（第２のホール）の酸化膜エッチングを行なう。図２８は、ＳＮホールの酸化膜エッチング後の状態を示す図である。
【００６７】
次いで、ＣＶＤによりＴｉＮ膜１９を蒸着する。その後、スパッタによりルテニウム膜を１０ｎｍ蒸着し、さらにＣＶＤによって、ルテニウム膜を蒸着する。これにより、ＳＮホール内に均一にルテニウム膜２０が蒸着される。図２９は、上記のようにして、ルテニウム膜２０／ＴｉＮ膜１９の２層膜のＳＮ電極を蒸着した後の状態を示す図である。
【００６８】
この後、写真製版を行なってフォトレジストをＳＮホール内に埋込み、ＳＮ層間酸化膜１８の上面を覆うルテニウム膜２０およびＴｉＮ膜１９をＣＭＰ研磨する。このとき、ルテニウム膜２０はＴｉＮ膜１９を介してＳＮ層間酸化膜１８の上面と密着しており、ＣＭＰ研磨をしても剥がれることはない。その後、ＳＮホール内のレジスト除去を行なう。次に、ＢＨＦ−Ｕ液によりＳＮ層間絶縁膜のＢＰＴＥＯＳ膜１８をエッチングする。このとき、ウエットストッパ膜１７のＳｉＮ膜の位置でエッチングはストップする（図３０）。これは、酸化膜をドライエッチする方法でも同様に行なうことができる。
【００６９】
この後、硫酸または過酸化水素水により、ＴｉＮ膜１９をエッチングし、ＳｉＮ膜１７の高さ位置より２０ｎｍ後退させる。これによりルテニウム膜の円筒キャパシタができあがり、円筒の外周側のＴｉＮ膜が除去される。図３１は、ＳＮ電極下地膜１９を構成するＴｉＮ膜をリセスエッチングした状態を示す図である。
【００７０】
図３２に示すように、その後、誘電体膜としてタンタルオキサイド膜２１を厚さ１２ｎｍ蒸着し、その後、４００℃にてオゾンガス中で酸化することにより結晶化する。このときＳＮ電極膜２０のルテニウム膜は、ＳＮ層間絶縁膜７を形成するＢＰＴＥＯＳ膜と、ＴｉＮ膜１９を介して密着している。また、ルテニウム膜２０は、その底部において、凹状のＴａＮプラグ１６と、ＴｉＮ膜１９を介して密着している。これらの膜同士の密着性はよいため、隙間や剥がれが発生して円筒の倒れは生じない。
【００７１】
また、誘電体膜２１を形成するタンタル酸化物のオゾン酸化時に、オゾンの酸化種はＳＣバリアメタル１６のＴａＮ膜によりブロックされる。このため、多結晶シリコンプラグ６とＳＣバリアメタル１６との界面は酸化されず、コンタクト抵抗の増加を抑えることができる。その後、図２３に示したように、セルプレート電極としてルテニウム膜２２を蒸着して、セルプレート電極を形成する。
【００７２】
上記のように、ＳＮ電極膜のルテニウム膜２０は、ＢＰＴＥＯＳ膜７とはＴｉＮ膜１９を介し、また、ＳＣバリアプラグ１６のＴａＮ膜とはＴｉＮ膜１９を介して、良好に密着する。このため、隙間や剥がれが発生してＳＮ電極の円筒が倒れることはない。
【００７３】
また、ＴｉＮ膜１９がウエットストッパＳｉＮ膜１７の高さ位置より２０ｎｍリセスされるので、ＳＮ電極の下地膜１９のＴｉＮ膜から誘電体膜２１を通してセルプレート電極のルテニウム膜２２に流れるリーク電流を抑えることができる。
【００７４】
さらに、ＳＣバリアプラグ１６のＴａＮ膜を凹構造にすることにより、ＳＮ電極の下地膜１９のＴｉＮ膜との接触面積が増えることにより、円筒倒れの防止およびコンタクト抵抗の低減を得ることができる。また、ＳＣバリアプラグ１６にスパッタＴａＮ膜を用いることにより、誘電体膜２１をオゾン酸化させる際のＳＣ多結晶シリコン膜６の酸化防止およびそれに伴うコンタクト抵抗の低減を図ることができる。
【００７５】
（実施の形態に対する付言）
１．　　上記の実施の形態では、すべてエッチングストッパ（ウェットストッパ）膜を設けた例を示したが、特許請求の範囲における記載にしたがって、エッチングストッパがない場合があってもよいことは、言うまでもない。たとえば、ＳＣバリアメタルが凹状のＴａＮ膜からなる場合、エッチングストッパ膜がなくてもよい。このため、ＳＮホール（第２のホール）が、ＳＮ層間絶縁膜（第２の層間絶縁膜）に形成されることになる。
２．　　上記のエッチングストッパ膜の有無に加えて、本実施の形態において例示した、（ａ１）接着剤として機能させるスパッタＴｉＮ膜、（ａ２）ハードマスクとして用いるＴｉＮ膜、（ａ３）下地膜として用いるＣＶＤＴｉＮ膜またはＳＣバリアメタルの筒状金属膜と接する部分をＴｉＮ膜やＴａＮ膜で構成すること、および（ａ４）ＳＣバリアメタルの凹状ＴａＮ膜または凹状ＴｉＮ膜を、適当に組み合わせることができることは言うまでもない。
３．　　筒状金属膜、すなわちストレージノードには、ルテニウム膜のみを例示したが、他の金属膜でもよい。たとえば、ルテニウム膜に代えて、白金膜やタングステン膜を用いることができる。
【００７６】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されることはない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００７７】
【発明の効果】
本発明の半導体装置を用いることにより、キャパシタ形成時にキャパシタ電極膜剥がれによるＳＮ形状不良や円筒倒れを防止することができる。また、ストレージノードコンタクトのバリアメタルと、その下の多結晶シリコンプラグとの界面の酸化を防止することができ、さらにキャパシタからのリーク電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置を示す断面図である。
【図２】図１の半導体装置の製造において、ＳＣバリアメタルを蒸着し、ＣＭＰ研磨した状態を示す図である。
【図３】ＳｉＮ膜、ＳＮ層間絶縁膜、ウェットストッパ膜およびＢＰＴＥＯＳ膜を蒸着した後、ＳＮホールを開口した状態を示す図である。
【図４】ＢＰＴＥＯＳ膜の上部にＴｉＮ膜をスパッタした状態を示す図である。
【図５】ＳＮ電極膜のルテニウム膜を蒸着した状態を示す図である。
【図６】ＣＭＰ研磨した状態を示す図である。
【図７】ＢＰＴＥＯＳ膜およびスパッタしたＴｉＮ膜を除去した状態を示す図である。
【図８】誘電体膜のタンタル酸化膜を蒸着した後、セルプレートとなるルテニウム膜を蒸着した状態を示す図である。
【図９】本発明の実施の形態２における半導体装置の製造において、ウェットストッパ膜、ＢＰＴＥＯＳ膜およびＴｉＮ膜を蒸着した状態を示す断面図である。
【図１０】ＴｉＮ膜をパターニングして、そのパターニングされたＴｉＮ膜をハードマスクに用いてＳｉＮ膜、ＳＮ層間絶縁膜、ウェットストッパ膜およびＢＰＴＥＯＳ膜をパターニングした状態を示す図である。
【図１１】ＳＮ電極となるルテニウム膜を蒸着した状態を示す図である。
【図１２】ＣＭＰ研磨した状態を示す図である。
【図１３】本発明の実施の形態３における半導体装置を示す断面図である。
【図１４】図１３に示す半導体装置の製造において、ＳＣホール内に多結晶シリコンのプラグを形成した状態を示す図である。
【図１５】ＳＣバリアメタルを堆積した状態を示す図である。
【図１６】ＣＭＰ研磨した状態を示す図である。
【図１７】さらに、ＳｉＮ膜、ＳＮ層間絶縁膜、ウェットストッパ膜およびＢＰＴＥＯＳ膜を成膜した状態を示す図である。
【図１８】ＳＮホールを開口した状態を示す図である。
【図１９】ＳＮ電極の下地膜のＴｉＮ膜および電極膜のＲｕ膜を蒸着した状態を示す図である。
【図２０】ＣＭＰ研磨した後、ＢＰＴＥＯＳ膜を除去した状態を示す図である。
【図２１】下地膜のＴｉＮ膜をリセスエッチングした状態を示す図である。
【図２２】誘電体膜を蒸着した状態を示す図である。
【図２３】本発明の実施の形態４における半導体装置を示す断面図である。
【図２４】図２３の半導体装置の製造において、ＳＣホール内に多結晶シリコンを蒸着した状態を示す図である。
【図２５】ＳＣバリアメタルのＴａＮ膜をＳＣホール内に凹状になるように形成した状態を示す図である。
【図２６】ＣＭＰ研磨した状態を示す図である。
【図２７】ＳｉＮ膜、ＳＮ層間絶縁膜、ウェットストッパ膜およびＢＰＴＥＯＳ膜を成膜した状態を示す図である。
【図２８】ＳＮホールを開口した状態を示す図である。
【図２９】ＳＮ電極の下地膜のＴｉＮ膜を蒸着し、その上にさらに電極膜のＲｕ膜を蒸着した状態を示す図である。
【図３０】ＣＭＰ研磨し、ＢＰＴＥＯＳをエッチングした状態を示す図である。
【図３１】下地膜のＴｉＮ膜をリセスエッチングした状態を示す図である。
【図３２】誘電体膜を蒸着した状態を示す図である。
【図３３】従来の半導体装置の平面図である。
【図３４】図３３のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図である。
【図３５】図３４に示す半導体装置の製造において、ＳＣホール内にバリアメタルを形成した状態を示す図である。
【図３６】ＳｉＮ膜およびＳＮ層間絶縁膜を蒸着し、エッチングによりＳＮホールを開口した状態を示す図である。
【図３７】ＳＮ電極膜のＲｕ膜を蒸着した状態を示す図である。
【図３８】ＣＭＰ研磨後に、誘電体膜を蒸着し、セルプレート電極のＲｕ膜を蒸着した状態を示す図である。
【符号の説明】
１　トランスファーゲート、２　ビット線（ＢＬ）、３　多結晶シリコンのランディングパッド、４　ビット線コンタクト、５　ＳＣ層間絶縁膜、６　多結晶シリコンのＳＣプラグ（ＳＣプラグ下部）、７　ＳＮ層間絶縁膜（ＳＮ層間絶縁膜下部）、１５　ＳｉＮ膜、１６　ＳＣバリアメタル（ＳＣプラグ上部）、１７ウェットストッパ膜、１８　ＢＰＴＥＯＳ膜（ＳＮ層間絶縁膜上部）、１９　ＳＮ電極下地膜、２０　ＳＮ電極膜、２１　タンタル酸化物膜（誘電体膜）、２２　セルプレート膜、５１　シリコン基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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