(57)【要約】【課題】アライメント誤差の影響を低減した半導体装置の製造方法を提供する。【解決手段】半導体装置１０は、複数の同じパターンをそれぞれ含む複数の層により構成された同じ構造の複数の素子を有する。他の配線との位置関係によって生じる寄生容量の値に素子間で差があると半導体装置１０の動作に実質的な影響を与えるような配線を含む層１２以前にパターン形成する層１１、１２については一括露光でパターン形成する。それ以降にパターン形成する他の全ての層１３、１４、１５については分割露光でパターン形成する。【選択図】　　　図５
2004111866.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの層について、該層のパターンを複数に分割し、分割された各パターンをつなぎ合わせて分割露光でパターン形成する工程を含む、複数の層により構成された半導体装置の製造方法において、
他の配線との位置関係によって前記半導体装置の動作に実質的な影響を与える配線を含む層については１枚のマスクを用いて一括露光でパターン形成することを特徴とする半導体装置の製造方法。
【請求項２】
他の配線との位置関係によって生じる寄生容量の値が前記半導体装置の動作に実質的な影響を与える配線を含む層については１枚のマスクを用いて一括露光でパターン形成する、請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体装置は、複数の同じパターンをそれぞれ含む前記複数の層により構成された同じ構造の複数の素子を有し、
前記素子間で前記寄生容量の値に差があると、前記各素子の特性に、前記半導体装置の動作に実質的な影響を与えるような、ばらつきを生じさせる配線を含む層については１枚のマスクを用いて一括露光する、請求項２記載の半導体装置の製造方法。
【請求項４】
前記半導体装置が、前記各素子によって光電変換を行う撮像装置であり、
前記素子間で前記寄生容量の値に差があると、画像にて視認できる程度の光電変換の出力差を生じるような配線を含む層については１枚のマスクを用いて一括露光する、請求項３記載の半導体装置の製造方法。
【請求項５】
前記半導体装置はＣＭＯＳエリアセンサであり、前記各素子が前記ＣＭＯＳエリアセンサの各ＣＭＯＳセンサをなし、
前記ＣＭＯＳセンサ内の電界効果トランジスタのゲート電極をなし、前記寄生容量を生じる配線を含む層については１枚のマスクを用いて一括露光する、請求項４記載の半導体装置の製造方法。
【請求項６】
他の配線との位置関係によって前記半導体装置の動作に実質的な影響を与える前記配線は半導体層に直接接続される配線である請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記配線がポリシリコンからなる、請求項６記載の半導体装置の製造方法。
【請求項８】
他の配線との位置関係が前記半導体装置の動作に実質的な影響を与える配線を含む前記層についてのみ、一括露光でパターン形成し、
他の全ての層については分割露光でパターン形成する、請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
他の配線との位置関係が前記半導体装置の動作に実質的な影響を与える配線を含む前記層以前にパターン形成する層については、一括露光でパターン形成し、
その後にパターン形成する他の全ての層については分割露光でパターン形成する、請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、複数の層により構成された半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、チップサイズが大きく、かつ微細なパターンを有する半導体装置の製造方法においては、各層のパターン（以下、元パターンと称す）を複数のパターン（以下、分割パターンと称す）に分割し、この分割パターンをつなぎ合わせて露光（以下、分割露光と称す）することにより１つの層の元パターンを形成し、それらの工程を複数回繰り返すことにより複数層からなる半導体装置を製造していた（例えば特許文献１参照）。
【０００３】
図６は、従来の製造方法によって製造された半導体装置の一部の構造を示す平面図である。図６を参照すると、半導体装置９０は、活性領域９１、ポリシリコン層９２、コンタクトホール９３およびメタル層９４，９５を有している。ここでは、ディジタルカメラのような撮像装置などに用いられる半導体装置の一画素分が例示されている。
【０００４】
活性領域９１は、ＣＭＯＳセンサの光電変換部となる。ＣＭＯＳセンサとは撮像装置の１画素分の光電変換を行う撮像素子であり、フォトダイオード（不図示）を有している。
ポリシリコン層９２はＭＯＳ　ＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）のゲート電極となる。コンタクトホール９３は層間を接続する電極となる。メタル層９４，９５は配線となる。
【０００５】
実際の半導体装置９０では図６に示した構造のパターンが上下左右に連続して形成されている。
【０００６】
図７は、図６に示された半導体装置の製造方法について説明するための図である。（ａ）は、その半導体装置の平面図を示しており、（ｂ）は、平面図上のＡ−Ａ′線における断面図を示している。
【０００７】
図７（ａ）を参照すると、半導体装置９０には上下左右に繰り返されるパターンが形成されている。各層は、繰り返されたパターンを元パターンとして、それを分割した複数の分割パターンをつなぎ合わせて形成される。図７中のＸ−Ｘ′線は、分割パターン間のつなぎ目である。
【０００８】
図６および図７に示された半導体装置９０の製造方法は、まず、シリコン基板（不図示）上に熱酸化膜およびＳｉＮ膜を成膜し、所定パターンのマスクを用いてドライエッチングすることにより活性領域９１のパターンを残す。活性領域９１が形成されると、次に、熱酸化処理によりＬＯＣＯＳ（ＬＯＣａｌ　　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）膜（不図示）を形成する。
【０００９】
次に、所定パターンのマスクを用いてイオン打ち込み（イオン・インプランテーション）を行うことにより所定の拡散層を形成する。
【００１０】
次に、ポリシリコンを成膜し、所定パターンのマスクを用いてドライエッチングすることにより、ＭＯＳ　ＦＥＴのゲート電極をなすポリシリコン層９２を形成する。ポリシリコン層９２のが形成されると、次に層間絶縁膜（不図示）を形成する。
【００１１】
次に、その層間絶縁膜に、所定パターンのマスクを用いてコンタクトホール９３を形成する。
【００１２】
次に、Ａｌ−Ｃｕ膜を成膜し、所定パターンのマスクを用いてドライエッチングすることによりメタル層９４を形成する。メタル層９４が形成されると、次に、層間絶縁膜（不図示）を形成し、その層間絶縁膜にビアホールを形成する。
【００１３】
次に、Ａｌ−Ｃｕ膜を成膜し、所定パターンのマスクを用いてドライエッチングすることによりメタル層９５を形成する。
【００１４】
これらの各層のパターンはＸ−Ｘ′線をつなぎ目とする分割露光により形成される。分割パターンの形成と、シリコン基板の移動とをステップアンドリピート方式で繰り返すことにより分割露光が行われる。分割露光においては、各分割パターンを形成する前に、下地に設けられたアライメントマークを目印として、下地に対する位置合わせ（以下、アライメントと称す）が行われる。分割露光においては、各分割パターン毎に焦点合わせを行ってもよい（例えば、特許文献２参照）。また、ここでは、各層のパターンは全て同じＸ−Ｘ′線をつなぎ目として分割露光する例を示したが、層間のつなぎ目をずらしてもよい（例えば、特許文献３参照）。
【００１５】
以上の製造方法により、チップサイズが大きく、かつ微細なパターンを有する半導体装置９０を容易に製造することができる。
【００１６】
【特許文献１】
特開平５−６８４９号公報
【特許文献２】
特開平４−３２６５０７号公報
【特許文献３】
特開平９−２９８１５５号公報
【００１７】
【発明が解決しようとする課題】
分割露光において各分割パターンはアライメントにより位置合わせされる。しかし、アライメントには、ある程度の誤差（以下、アライメント誤差と称す）が含まれている。そのため、図７（ａ）のＸ−Ｘ′線をよく見ると、各層の分割パターン間に、ずれが生じている。
【００１８】
図７（ｂ）には、Ａ−Ａ′線の断面におけるポリシリコン層９２の形状が示されている。
【００１９】
分割パターン間にずれがあると、Ｘ−Ｘ′線をまたぐ２つの分割パターンのポリシリコン層９２によりそれぞれ形成されたゲート電極８１とゲート電極８２との間隔ａ′は所望の距離ａと等しくない。なお、図７（ｂ）にはａ′＜ａとなる例が示されているが、当然、ａ′＞ａとなることもあり得る。ゲート電極８３はゲート電極８１に対応し、ゲート電極８４はゲート電極８２に対応しているが、ゲート電極８３とゲート電極８４の間には分割パターンのつなぎ目が存在しない。したがって、ゲート電極８３とゲート電極８４との間隔は所望の距離ａと一致している。
【００２０】
近接した電極や配線などの間には寄生容量が生じるが、電極などが同じ形状でも距離が異なれば容量値は異なる。したがって、分割パターンのつなぎ目をまたぐ容量は、つなぎ目をまたがない容量と異なる値となる。撮像装置などでは、この容量差が画素間の出力差として現れ、ひどい場合には画像に縞が出ることもある。
【００２１】
本発明の目的は、アライメント誤差の影響を低減した半導体装置の製造方法を提供することである。
【００２２】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置の製造方法は、少なくとも１つの層について、その層のパターンを複数に分割し、分割された各パターンを順次つなぎ合わせて分割露光でパターン形成する工程を含む、複数の層により構成された半導体装置の製造方法において、他の配線との位置関係によって半導体装置の動作に実質的な影響を与える配線を含む層については１枚のマスクを用いて一括露光でパターン形成する。
【００２３】
したがって、少なくとも、他の配線との位置関係に敏感な配線が一括露光で一定の位置関係で形成される。
【００２４】
また、他の配線との位置関係によって生じる寄生容量の値が半導体装置の動作に実質的な影響を与える配線を含む層については１枚のマスクを用いて一括露光でパターン形成することとしてもよい。
【００２５】
したがって、少なくとも、他の配線との位置関係によって生じる寄生容量の値に敏感な配線が一括露光で一定の位置関係で形成される。
【００２６】
また、半導体装置は、複数の同じパターンをそれぞれ含む複数の層により構成された同じ構造の複数の素子を有し、素子間で寄生容量の値に差があると、各素子の特性に、半導体装置の動作に実質的な影響を与えるような、ばらつきを生じさせる配線を含む層については１枚のマスクを用いて一括露光することとしてもよい。
【００２７】
したがって、各素子における寄生容量の値に敏感な配線が一括露光で一定の位置関係で形成され、各素子の特性が均一化される。
【００２８】
また、半導体装置が、各素子によって光電変換を行う撮像装置であり、素子間で寄生容量の値に差があると、画像にて視認できる程度の光電変換の出力差を生じるような配線を含む層については１枚のマスクを用いて一括露光することとしてもよい。
【００２９】
したがって、各素子における寄生容量の値に敏感な配線が一括露光で一定の位置関係で形成され、各素子の光電変換特性が均一化されるので、撮像装置は画像にて視認できるような実質的な影響を受けない。
【００３０】
本発明の一態様によれば、半導体装置はＣＭＯＳエリアセンサであり、各素子がＣＭＯＳエリアセンサの各ＣＭＯＳセンサをなしており、ＣＭＯＳセンサ内の電界効果トランジスタのゲート電極をなし寄生容量を生じる配線を含む層については１枚のマスクを用いて一括露光する。
【００３１】
本発明の一態様によれば、他の配線との位置関係によって半導体装置の動作に実質的な影響を与える配線は半導体層に直接接続される配線であり、さらに具体的な態様によれば、その配線がポリシリコンからなる。
【００３２】
また、他の配線との位置関係が半導体装置の動作に実質的な影響を与える配線を含む層についてのみ、一括露光でパターン形成し、他の全ての層については分割露光でパターン形成することとしてもよい。
【００３３】
このように、他の配線との位置関係に敏感な配線のみを一括露光で一定の位置関係に形成するので、半導体装置は動作上に実質的な影響を受けず、また他の層に微細なパターンを含んでよい。
【００３４】
また、他の配線との位置関係が半導体装置の動作に実質的な影響を与える配線を含む層以前にパターン形成する層については一括露光でパターン形成し、その後にパターン形成する他の全ての層については分割露光でパターン形成することとしてもよい。
【００３５】
したがって、他の配線との位置関係に敏感な配線を含む層までが一括露光で形成されるので、一括露光のアライメントは一括露光された下地のパターンに対して位置合わせすればよく容易であり、また、他の配線との位置関係に敏感な配線と下地のパターンとの位置関係を均一にできる。
【００３６】
【発明の実施の形態】
本発明の一実施形態について図面を参照して詳細に説明する。
【００３７】
本実施形態の半導体装置は、ディジタルカメラのような撮像装置などに用いられるものであり、チップサイズが大きく、かつ微細なパターンを有している。
【００３８】
図１は、本実施形態の半導体装置の１画素分の回路を示す平面図である。図１を参照すると、半導体装置１０は、活性領域１１、ポリシリコン層１２、コンタクトホール１３およびメタル層１４，１５を有している。
【００３９】
活性領域１１は、ＣＭＯＳセンサの光電変換部となる。ＣＭＯＳセンサとは撮像装置の１画素分の光電変換を行う撮像素子であり、フォトダイオード（不図示）を有している。ＣＭＯＳセンサを複数有する固体撮像装置はＣＭＯＳエリアセンサと呼ばれる。
【００４０】
ポリシリコン層１２は、ＣＭＯＳセンサを構成する各ＭＯＳ　ＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）のゲート電極となる。ＭＯＳ　ＦＥＴには、複数のＣＭＯＳセンサの中から任意のＣＭＯＳセンサを選択するための選択トランジスタや、選択されたＣＭＯＳセンサの光電変換出力を転送するための転送トランジスタが含まれる。
【００４１】
コンタクトホール１３は層間を接続する電極となる。メタル層１４，１５は配線となる。
【００４２】
実際の半導体装置１０では、図１に示した構造のパターンがマトリクス状に連続して形成されている。半導体装置１０は、ＣＭＯＳセンサを所定の行数および列数のマトリクス状に配置したＣＭＯＳエリアセンサとして働く。そして、このＣＭＯＳエリアセンサは、各ＣＭＯＳセンサを選択し、各画素の光電変換出力を取り込むことにより画像データを取得する。
【００４３】
図２〜４は、図１に示された半導体装置の製造方法の各工程について説明するための図である。
【００４４】
図２（ａ）を参照すると、まず、シリコン基板（不図示）上に熱酸化膜およびＳｉＮ膜を成膜し、所定パターンのマスクを用いてドライエッチングすることにより活性領域１１のパターンを残す。活性領域１１は微細なパターンを含まないため、縮小投影せずに１枚のマスクを用いて層全体を露光すること（以下、一括露光と称す）が可能である。そのため、活性領域１１のパターンを形成する工程では、この層全体のパターンを一括露光により形成する。活性領域１１が形成されると、次に、熱酸化処理によりＬＯＣＯＳ（ＬＯＣａｌ　　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）膜（不図示）を形成する。
【００４５】
次に、図２（ｂ）を参照すると、ポリシリコンを成膜し、所定パターンのマスクを用いてドライエッチングすることにより、ＭＯＳ　ＦＥＴのゲート電極をなすポリシリコン層１２を形成する。ポリシリコン層１２は微細なパターンを含まず、また寄生容量の影響を受け易い。寄生容量は、例えばポリシリコン層１２からなる２つのゲート電極の配線間に生じ、それらの配線間の位置関係によって値が変化する。そして、この寄生容量の値が変化すると、画像にて視認できる程度の光電変換の出力差を生じるなど、半導体装置１０の動作に実質的な影響を与える。そのため、ポリシリコン層１２のパターンを形成する工程でも、この層全体のパターンを一括露光により形成する。ポリシリコン層１２のが形成されると、次に層間絶縁膜（不図示）を形成する。
【００４６】
次に、図３（ａ）を参照すると、層間絶縁膜に、所定パターンのマスクを用いてコンタクトホール１３を形成する。コンタクトホール１３は微細な設計を必要とする。そのため、層全体のパターン（以下、元パターンと称す）を複数のパターン（以下、分割パターンと称す）に分割し、この分割パターンをステップアンドリピート方式で順次つなぎ合わせて露光すること（以下、分割露光と称す）により元パターンを形成する。
【００４７】
分割露光においては、各分割パターンを形成する前に、下地に設けられたアライメントマークを目印として、下地に対する位置合わせ（以下、アライメントと称す）が行われる。しかし、アライメントには、ある程度の誤差（以下、アライメント誤差と称す）が含まれている。
【００４８】
図３（ａ）では、コンタクトホール１３のパターンのつなぎ目はＹ−Ｙ′線にある。図３（ａ）をよく見ると、Ｙ−Ｙ′線の両側でコンタクトホール１３の位置がややずれている。このずれはアライメント誤差によって生じている。しかし、コンタクトホール１３のこの程度（アライメント誤差レベルで〜０．１μｍ程度）のずれは画素間の出力差に現れない。
【００４９】
次に、図３（ｂ）を参照すると、Ａｌ−Ｃｕ膜を成膜し、所定パターンのマスクを用いてドライエッチングすることによりメタル層１４を形成する。メタル層１４は微細な設計を必要とする場合がある。そのため、ここでも元パターンを複数の分割パターンに分割し、ステップアンドリピート方式で分割露光を行う。図３（ｂ）では、メタル層１４のパターンのつなぎ目はＺ−Ｚ′線にある。図３（ｂ）をよく見ると、Ｚ−Ｚ′線の両側でメタル層１４の配線の位置がややずれている。しかし、メタル層１４の配線のこの程度のずれは画素間の出力差に現れない。なお、本実施形態では、図３（ｂ）に示したように、Ｚ−Ｚ′線は図３（ａ）に示したＹ−Ｙ′線と同じ位置にあるが、異なる位置にあってもよい。
【００５０】
メタル層１４が形成されると、次に、層間絶縁膜（不図示）を形成し、その層間絶縁膜にビアホール（不図示）を形成する。
【００５１】
次に、図４を参照すると、Ａｌ−Ｃｕ膜を成膜し、所定パターンのマスクを用いてドライエッチングすることによりメタル層１５を形成する。メタル層１５は微細な設計を必要とする場合がある。そのため、ここでも分割露光が行われる。図４では、メタル層１５のパターンのつなぎ目はＷ−Ｗ′線にある。図４をよく見ると、Ｗ−Ｗ′線の両側でメタル層１５の配線の位置がややずれている。しかし、メタル層１５の配線のこの程度のずれは画素間の出力差に現れない。なお、本実施形態では、図４に示したように、Ｗ−Ｗ′線は図３（ａ）に示したＹ−Ｙ′線と同じ位置にあるが、異なる位置にあってもよい。
【００５２】
図５は、本実施形態の半導体装置の分割パターンのつなぎ目をまたいぐ部分の構造を示す平面図および断面図である。（ａ）は、本実施形態の半導体装置の平面図を示しており、（ｂ）は平面図上のＢ−Ｂ′線における断面図を示している。
【００５３】
図５（ａ）の平面図を参照すると、Ｙ−Ｙ′線の両側でポリシリコン層１２により形成されたゲート電極の位置がずれていない。
【００５４】
図５（ｂ）には、Ｂ−Ｂ′線の断面におけるポリシリコン層１２の形状が示されている。
【００５５】
Ｙ−Ｙ′線をまたぐゲート電極２１とゲート電極２２との間隔は所望の距離ａと等しく、またＹ−Ｙ′線をまたがないゲート電極２３とゲート電極２４の間隔も距離ａに等しい。
【００５６】
以上説明したように、寄生容量の影響を受け易いポリシリコン層１２を一括露光により形成し、寄生容量の影響を受けにくく、微細な設計を必要とするコンタクトホール１３およびメタル層１４，１５を分割露光により形成するので、画素間においてポリシリコン層１２によるゲート電極の寄生容量にばらつきが生じず、画素間に出力差のない画像を撮影できる半導体装置１０を製造することができる。
【００５７】
なお、本実施形態では、寄生容量の影響を受け易いポリシリコン層１２と、それ以前にパターン形成される活性領域１１については一括露光でパターン形成を行い、その他の層（コンタクトホール１３およびメタル層１４，１５）については分割露光でパターン形成を行った。したがって、ポリシリコン層１２の各ゲート電極に生じる寄生容量にばらつきが生じないことに加えて、ポリシリコン層１２とその下地にある活性領域１１との位置関係が均一となるので、ポリシリコン層１２のアライメントが容易であり、かつ各画素の出力が均一となる。ただし、本発明はこれに限定されるものではなく、例えばポリシリコン層１２のみを一括露光でパターン形成し、他の全ての層を分割露光でパターン形成してもよい。
【００５８】
また、本実施形態では、固定撮像装置のＣＭＯＳエリアセンサについて例示したが、本発明はそれに限定されず、複数の層から構成された半導体装置の製造に広く適用可能である。
【００５９】
また、本実施形態は、ポリシリコン層１２までを一括露光するものであるが、本発明はこれに限定されない。分割露光におけるアライメント誤差により生じる寄生容量の値の差がＣＭＯＳエリアセンサの画素間の出力差として画像に影響しうるようなパターンの層を一括露光するのが好ましい。分割露光で発生しうるアライメント誤差は製造装置の性能によって決まる。また、その誤差により生じる寄生容量の値の画素間での差は、パターンの材質や配置によって決まる。さらに、寄生容量の差により生じる画素間の出力差は寄生容量の発生箇所に影響される。
【００６０】
【発明の効果】
本発明によれば、少なくとも、他の配線との位置関係に敏感な配線が一括露光で一定の位置関係で形成されるので、動作上に実質的なアライメント誤差による影響を受けず、良好に動作する半導体装置を製造することができる。
【００６１】
また、少なくとも、他の配線との位置関係によって生じる寄生容量の値に敏感な配線が一括露光で一定の位置関係で形成されるので、動作上に実質的な影響を受けず、良好に動作する半導体装置を製造することができる。
【００６２】
また、各素子における寄生容量の値に敏感な配線が一括露光で一定の位置関係で形成され、各素子の特性が均一化されるので、動作上に実質的な影響を受けず、良好に動作する半導体装置を製造することができる。
【００６３】
また、各素子における寄生容量の値に敏感な配線が一括露光で一定の位置関係で形成され、各素子の光電変換特性が均一化されるので、画像にて視認できるような実質的な影響を受けず、良好が画像を撮影する撮像装置を製造することができる。
【００６４】
また、他の配線との位置関係に敏感な配線のみを一括露光で一定の位置関係に形成するので、半導体装置は動作上に実質的な影響を受けず、また他の層に微細なパターンを含んでもよい。
【００６５】
また、他の配線との位置関係に敏感な配線を含む層までが一括露光で形成されるので、一括露光のアライメントは一括露光されたパターンに対して位置合わせすればよく容易であり、また、他の配線との位置関係に敏感な配線と下地のパターンとの位置関係を均一にできる。
【図面の簡単な説明】
【図１】本実施形態の半導体装置の１画素分の回路を示す平面図である。
【図２】図１に示された半導体装置の製造方法の各工程について説明するための図である。
【図３】図１に示された半導体装置の製造方法の各工程について説明するための図である。
【図４】図１に示された半導体装置の製造方法の各工程について説明するための図である。
【図５】本実施形態の半導体装置の分割パターンのつなぎ目をまたいぐ部分の構造を示す平面図および断面図である。
【図６】従来の製造方法によって製造された半導体装置の一部の構造を示す平面図である。
【図７】図６に示された半導体装置の製造方法について説明するための図である。
【符号の説明】
１０　　半導体装置
１１　　活性領域
１２　　ポリシリコン層
１３　　コンタクトホール
１４、１５　　メタル層
２１〜２４　　ゲート電極
【図１】
2004111866.tif 000003
【図２】
2004111866.tif 000004
【図３】
2004111866.tif 000005
【図４】
2004111866.tif 000006
【図５】
2004111866.tif 000007
【図６】
2004111866.tif 000008
【図７】
2004111866.tif 000009