(57)【要約】【課題】検出用ＭＩＳ電界効果型トランジスタのゲート電極の面積を大きくすることなくカップリング比を大きくして強誘電体キャパシタへの電圧分配効果を大きくした強誘電体不揮発性記憶装置を提供する。【解決手段】ソース（４）、チャンネル及びドレイン（５）の各領域を含む半導体、チャンネル領域上のゲート絶縁体、フローティング・ゲート導体（２）、強誘電体、上部電極導体（６）がこの順序で積層されたＭＦＭＩＳ−ＦＥＴ構造のメモリセルにおいて、一端がフローティング・ゲート導体（２）に接続され且つ他端がソース領域（４）に接続された常誘電体キャパシタ（３）とを含むことを特徴とする強誘電体不揮発性記憶装置。【選択図】　　　　　図１
2004022944.tif 000002
【特許請求の範囲】
【請求項１】
互いの一方の電極同士を接続した第１のキャパシタ及び第２のキャパシタと、
前記第１のキャパシタと前記第２のキャパシタとの接続点とＭＩＳ−ＦＥＴのゲート電極とを接続し、当該ゲート電極をフローティングゲートとされるとともに、前記第２のキャパシタの他方の電極をソース領域に接続した前記ＭＩＳ−ＦＥＴとを備えたメモリセルを含み、
前記第１のキャパシタ及び前記第２のキャパシタのいずれか一方が強誘電体キャパシタからなり、他方が常誘電体キャパシタからなり、前記常誘電体キャパシタの容量値は、前記強誘電体キャパシタの容量値以上である
ことを特徴とする強誘電体不揮発性記憶装置。
【請求項２】
互いの一方の電極同士を接続した第１のキャパシタ及び第２のキャパシタと、前記第１のキャパシタと前記第２のキャパシタとの接続点とＭＩＳ−ＦＥＴのゲート電極とを接続し、当該ゲート電極をフローティングゲートとされるとともに、前記第２のキャパシタの他方の電極をソース領域に接続した前記ＭＩＳ−ＦＥＴとを備えたメモリセルを含み、
前記第１のキャパシタ及び前記第２のキャパシタのいずれか一方が強誘電体キャパシタからなり、他方が常誘電体キャパシタからなり
前記第２のキャパシタの前記一方の電極は、前記ＭＩＳ−ＦＥＴのチャネル領域と前記ソース領域との境界部分を除いて前記ソース領域の一部に重なるように前記ゲート電極と一体的に形成され、前記第２のキャパシタの他方の電極は前記ソース領域からなる
ことを特徴とする強誘電体不揮発性記憶装置。
【請求項３】
互いの一方の電極同士を接続した第１のキャパシタ及び第２のキャパシタと、前記第１のキャパシタと前記第２のキャパシタとの接続点とＭＩＳ−ＦＥＴのゲート電極とを接続し、当該ゲート電極をフローティングゲートとされるとともに、前記第２のキャパシタの他方の電極をソース領域に接続した前記ＭＩＳ−ＦＥＴとを備えたメモリセルを含み、
前記第１のキャパシタが強誘電体キャパシタからなり、前記第２のキャパシタが常誘電体キャパシタからなり、
前記第２のキャパシタの前記一方の電極は、前記ソース領域の一部に重なるように前記ゲート電極と一体的に形成され、前記第２のキャパシタの他方の電極は前記ソース領域からなり、
前記ゲート電極及び前記第２のキャパシタの前記一方の電極を覆う絶縁層を有し、
前記第１のキャパシタが前記第２のキャパシタ上に形成されてあり、前記一方の端子端子同士は、前記第１のキャパシタと前記第２のキャパシタとの間に介在する前記絶縁層を貫通する導電体によって接続される
ことを特徴とする強誘電体不揮発性記憶装置。
【請求項４】
互いの一方の電極同士を接続した第１のキャパシタ及び第２のキャパシタと、前記第１のキャパシタと前記第２のキャパシタとの接続点とＭＩＳ−ＦＥＴのゲート電極とを接続し、当該ゲート電極をフローティングゲートとされるとともに、前記第２のキャパシタの他方の電極をソース領域に接続した前記ＭＩＳ−ＦＥＴとを備えたメモリセルと、
前記ソース領域に接続されるソース線と、前記ＭＩＳ−ＦＥＴのドレイン領域及び前記第１のキャパシタの他方の電極に接続されるビット線と、前記ビット線と前記第１のキャパシタの前記他方の電極との間に設けられた書込み用スイッチング素子と、前記ソース線と前記第２のキャパシタの前記他方の電極及び前記ソース領域との間に設けられた消去用スイッチング素子と、前記ビット線と前記ドレイン領域との間に設けられた読出し用スイッチング素子と
を含み、前記第１のキャパシタ及び前記第２のキャパシタのいずれか一方が強誘電体キャパシタからなり、他方が常誘電体キャパシタからなる
ことを特徴とする強誘電体不揮発性記憶装置。
【請求項５】
請求項４に記載された強誘電体不揮発性記憶装置の駆動方法であって、前記ビット線に正電位の電圧を印加する手順と、前記ソース線を零電位にする手順と、書込みが行なわれる前記メモリセルの前記消去用スイッチング素子をオン（ｏｎ）にする手順と、書込みが行なわれる前記メモリセルの前記書込み用スイッチング素子をオン（ｏｎ）にする手順とを含み、前記メモリセルの書込みを行う強誘電体不揮発性記憶装置の駆動方法。
【請求項６】
請求項４に記載された強誘電体不揮発性記憶装置の駆動方法であって、前記ビット線を零電位の電圧にする手順と、前記ソース線に正電位を印加する手順と、消去が行なわれる前記メモリセルの前記消去用スイッチング素子をオン（ｏｎ）にする手順と、消去が行なわれる前記メモリセルの前記書込み用スイッチング素子をオン（ｏｎ）にする手順とを含み、前記メモリセルの消去を行う強誘電体不揮発性記憶装置の駆動方法。
【請求項７】
請求項４に記載された強誘電体不揮発性記憶装置の駆動方法であって、前記ビット線に正電位の電圧を印加する手順と、前記ソース線を零電位にする手順と、読出しが行なわれる前記メモリセルの前記消去用スイッチング素子をオン（ｏｎ）にする手順と、読出しが行なわれる前記メモリセルの前記読出し用スイッチング素子をオン（ｏｎ）にする手順とを含み、前記メモリセルの読出しを行う強誘電体不揮発性記憶装置の駆動方法。
【請求項８】
前記メモリセルがｍ行とｎ列の行列状（ｍ及びｎは２以上の整数）に配列されていて、ｍ本の横方向に配列された書込み用スイッチング素子を駆動するためのワード線と、各ｎ本の縦方向に配列されたビット線及びソース線と、ｍ本の横方向に配列された読出し用スイッチング素子を駆動するための第１線と、ｍ本の横方向に配列された消去用スイッチング素子を駆動するための第２線とを含む請求項４に記載の強誘電体不揮発性記憶装置。
【請求項９】
前記常誘電体キャパシタの容量値は、前記強誘電体キャパシタの容量値以上であることを特徴とする請求項２乃至４の何れかに記載の強誘電体不揮発性記憶装置。
【請求項１０】
前記第１のキャパシタが強誘電体キャパシタからなり、前記第２のキャパシタが常誘電体キャパシタからなり、前記第２のキャパシタの前記一方の電極は、前記ソース領域の一部に重なるように前記ゲート電極と一体的に形成され、前記第２のキャパシタの他方の電極は前記ソース領域からなり、前記第２のキャパシタの前記一方の電極の一部が素子分離領域上にあり、前記第１のキャパシタは、前記第２のキャパシタ上であって、前記第２のキャパシタの前記素子分離領域に重なる領域内に設けられていることを特徴とする請求項１乃至４の何れかに記載の強誘電体不揮発性記憶装置。
【請求項１１】
前記第１のキャパシタが強誘電体キャパシタからなり、前記第２のキャパシタが常誘電体キャパシタからなり、前記第２のキャパシタの前記一方の電極は、素子分離領域及び前記ソース領域の一部に重なるように前記ゲート電極と一体的に形成され、前記第２のキャパシタの他方の電極は前記ソース領域からなり、前記第１のキャパシタは、前記第２のキャパシタ上であって、前記第２のキャパシタに重なる領域内の前記ソース領域上に設けられていることを特徴とする請求項１乃至４の何れかに記載の強誘電体不揮発性記憶装置。
【請求項１２】
前記第１のキャパシタが強誘電体キャパシタからなり、前記第２のキャパシタが常誘電体キャパシタからなり、前記第２のキャパシタの前記一方の電極は、前記ＭＩＳ−ＦＥＴのチャネル領域上から前記ソース領域上にわたって形成された導電体層によって前記ゲート電極と一体的に形成され、前記第２のキャパシタの他方の電極は前記ソース領域からなり、前記第１のキャパシタは、前記導電体層上であって当該導電体層に重なる領域内に設けられていることを特徴とする請求項１、３または４の何れかに記載の強誘電体不揮発性記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体を制御ゲートに用いた非破壊読出し型のトランジスタ型強誘電体メモリセルをマトリックス（行列）状に配列した強誘電体不揮発性記憶装置及びその駆動方法に関するものである。
【０００２】
【従来の技術】
従来の非破壊読出し型の強誘電体不揮発性記憶装置としては、図１３に示すように、半導体基板１００上に形成されたＭＩＳ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果型トランジスタ１０１のゲート絶縁体１０９上のゲート電極（フローティングゲート電極）１０２に、ＰＺＴ（ＰｂＺｒＴｉＯ３）やＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等の強誘電体薄膜１０３と上部電極１０５からなる強誘電体キャパシタＣｆが直列に接続されたＭＦＭＩＳ（Ｍｅｔａｌ／Ｆｅｒｒｏｅｌｅｃｔｒｉｃ／Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）−ＦＥＴ（電界効果型トランジスタ）１０４がある。
【０００３】
図１４に上述した図１３に示されるＭＦＭＩＳ−ＦＥＴ１０４の等価回路図を示す。強誘電体キャパシタＣｆの上部電極１０５と半導体基板１００間に電圧Ｖを印加すると、強誘電体容量Ｃｆとゲート電極１０２及び半導体基板１００間のゲート容量Ｃｉとの比に逆比例した分配電圧Ｖｆ＝Ｖ（Ｃｉ／（Ｃｉ＋Ｃｆ））及びＶｉ＝Ｖ（Ｃｆ／（Ｃｉ＋Ｃｆ））が、各容量Ｃｆ及びＣｉにそれぞれ分配されて印加される。そして、強誘電体キャパシタＣｆに印加される分配電圧Ｖｆ＝Ｖ（Ｃｉ／（Ｃｉ＋Ｃｆ））により強誘電体薄膜１０３が分極される。この分極の向きによってＭＩＳ電界効果型トランジスタ１０１の閾値電圧を変化させ、ソース１０６、ドレイン１０７間のチャネル１０８の抵抗を変化させて、チャンネル１０８を流れるドレイン電流値の大小の変化として強誘電体薄膜１０３の分極として表されるデータを読み取る方式である。
【０００４】
この方式は、強誘電体薄膜１０３の残留分極の保持により、データの保持、すなわち、ＭＦＭＩＳ−ＦＥＴ１０４の「ｏｎ」状態、「ＯＦＦ」状態を維持するので、不揮発性型メモリであり且つ読出し時においてもデータが破壊されることない非破壊読出し型である。
【０００５】
強誘電体キャパシタＣｆに分配される電圧Ｖｆ＝Ｖ（Ｃｉ／（Ｃｉ＋Ｃｆ））は、強誘電体キャパシタの容量Ｃｆとゲート絶縁体キャパシタの容量Ｃｉとのカップリング比（Ｃｉ／（Ｃｉ＋Ｃｆ））に依存する。一般的には強誘電体薄膜１０３の誘電率がゲート絶縁体１０９よりも大きいので、面積が同じであれば強誘電体キャパシタ容量Ｃｆがゲート容量Ｃｉよりも大きくなり、上部電極１０５と基板１００間に印加される電圧Ｖの多くはゲート容量Ｃｉへの分配電圧Ｖｉ＝Ｖ（Ｃｆ／（Ｃｉ＋Ｃｆ））に分配され、強誘電体キャパシタＣｆには低い分配電圧Ｖｆ＝Ｖ（Ｃｉ／（Ｃｉ＋Ｃｆ））しか分配されない。Ｖｆによる強誘電体薄膜に生じる電界が抗電界以下であると、十分に分極反転が起こらないので、メモリとして機能しない。
【０００６】
この分配電圧の配分を強誘電体容量Ｃｆに大きく分配する構成として、図１５に示すように、ＭＩＳ電界効果型トランジスタ１０１のゲート電極１０２の面積を強誘電体キャパシタＣｆの強誘電体薄膜１０３及び上部電極１０５よりも大きくしたＭＦＭＩＳ−ＦＥＴ１１０構成がある。図１６に図１５の等価回路図を示す。この構成だと、カップリング比（Ｃｉ／（Ｃｉ＋Ｃｆ））が大きくなるので、強誘電体キャパシタＣｆに印加される分配電圧Ｖｆ＝Ｖ（Ｃｉ／（Ｃｉ＋Ｃｆ））を大きく出来る。従って、分配電圧Ｖｆが大きくなるので分極が強くなり、より分極保持能力、すなわち、データ保持能力が向上する。
【０００７】
図１７は、上に説明した図１４に示す従来のＭＦＭＩＳ−ＦＥＴを半導体基板を共通にして、ＭＦＭＩＳ−ＦＥＴの４つのメモリセルＣ１１、Ｃ１２、Ｃ２１、Ｃ２２を縦２行及び横２列のマトリックス（行列）状に配列した強誘電体不揮発性記憶装置の構成例を示す図である。しかし、実際には、このマトリックス（行列）は、縦にｍ行及び横にｎ列の行列構成を有する（ｍとｎは２以上の整数）。この図１７に示す従来例の回路構成においては、横方向の各ワード線ＷＬ１、ＷＬ２、…、ＷＬｍ（図示しない）が各行内の全てのＭＦＭＩＳ−ＦＥＴメモリセルＣ１１、Ｃ１２、…、Ｃ１ｎ（図示しない）、Ｃ２１、Ｃ２２、…、Ｃ２ｎ（図示しない）、Ｃｍ１（図示しない）…Ｃｍｎ（図示しない）、の上部電極に接続されており、縦方向の各ビット線ＢＬ１、ＢＬ２、…、ＢＬｎ（図示しない）及び各ソース線ＳＬ１、ＳＬ２、…、ＳＬｎ（図示しない）が各列内の全てのＭＦＭＩＳ−ＦＥＴメモリセルＣ１１、Ｃ２１、…、Ｃｍ１（図示しない）、Ｃ１２、Ｃ２２、…、Ｃｍ２（図示しない）、Ｃ１ｎ（図示しない）…Ｃｍｎ（図示しない）、のドレイン及びソースにそれぞれ接続されている。
【０００８】
そして、各ワード線ＷＬ１、ＷＬ２、…、ＷＬｍ（図示しない）、各ビット線ＢＬ１、ＢＬ２、…、ＢＬｎ（図示しない）及び各ソース線ＳＬ１、ＳＬ２、…、ＳＬｎ（図示しない）は、図示しない選択回路により選択されるようになっている。
【０００９】
このよう従来回路構成の場合、例えば、データ書込み時に、データを書込むべきメモリセルＣｉｊが接続されているワード線ＷＬｉとビット線ＢＬｊ及び／又はソース線ＳＬｊが選択される。データ読取り時には、データを読取るべきセルＣｉｊが接続されているワード線ＷＬｉとビット線ＢＬｊとソース線ＳＬｊが選択される。そして、データ消去時には、同様に、データを消去すべきメモリセルＣｉｊが接続されているワード線ＷＬｉとビット線ＢＬｊ及び／又はソース線ＳＬｊが選択される。そして、選択されたワード線Ｗｉｊ、ビット線ＢＬｊ、ソース線ＳＬｊには、それぞれ所定の電圧が印加されて、データの書込み、読取り、消去の動作が行なわれる。また図１７のＭＦＭＩＳ−ＦＥＴを図１６に示す従来のＭＦＭＩＳ−ＦＥＴを用いても同様である。
【００１０】
【発明が解決しようとする課題】
しかし、図１７に示す上記従来回路の構成では、ワード線ＷＬｉは各行内の全てのメモリセルに共通に接続されているため、書込み、読出し、消去のために選択されたメモリセル以外の同じ行内の他のセルにも同時に所定の書込み、読出し、又は消去のための電圧を印加する。ビット線ＢＬｊとソース線ＳＬｊも同様に、各列内の全てのメモリセルに共通に接続されているため、書込み、読出し、消去のために選択されたメモリセル以外の同じ列内の他のメモリセルにも同時に所定の書込み、読出し、又は消去のための電圧を印加する。このため、以下のような問題点を生ずる。
【００１１】
▲１▼：データ書込み時に、データを書込むべきメモリセルＣｉｊに接続するワード線ＷＬｉを選択した時、そのワード線ＷＬｉに接続されている全てのメモリセルにそのワード線ＷＬｉから書込み電圧が印加されてデータを書き込んでしまい、書込みのためのメモリセルが選択できない。
【００１２】
▲２▼：データ消去時に、データを消去すべきメモリセルＣｉｊに接続するワード線ＷＬｉを選択した時、そのワード線ＷＬｉに接続されている全てのメモリセルにそのワード線ＷＬｉから消去電圧が印加されてデータを書き換えてしまい、このためメモリセルが選択できない。
【００１３】
▲３▼：読出し時に、データ読出すべきメモリセルＣｉｊに接続するビット線ＢＬｊとソース線ＳＬｊを選択すると、これらビット線ＢＬｊとソース線ＳＬｊに接続されている非選択メモリセルがｏｎ状態の場合に、非選択セルを通してビット線ＢＬｊとソース線ＳＬｊの間に電流が流れ、選択したメモリセルＣｉｊのｏｎ、ｏｆｆの判別が困難となる。
【００１４】
▲４▼：読出し時に、データを読出すべきメモリセルＣｉｊを選択するためにこのセルに接続したワード線ＷＬｉに電圧を印加すると、このワード線ＷＬｉに同様に接続された非選択メモリセルにも不要な電圧が印加されて、非選択メモリセルのデータが破壊される。
【００１５】
▲５▼：分極を反転されるのにプラス（＋）の電圧の他にマイナス（−）の電圧が必要である。この場合、新たにマイナス電圧発生回路、またはチップの外にマイナス電圧を発生させる構成が必要で、その分、チップ面積が増大する、または部品点数が増加するという問題点を有していた。
【００１６】
上記した問題点を解決するために、従来技術として、特開平１０−６４２５５号公報に開示される「単一トランジスタ型強誘電体メモリへのデータ書込み方法」のような技術がある。この特開平１０−６４２５５号公報に開示される「単一トランジスタ型強誘電体メモリへのデータ書込み方法」では、書込み時に選択メモリセルにＶの電圧が印加されるが、非選択メモリセルに±Ｖ／３の電圧が印加される構成である。しかし、この従来技術の構成では、▲５▼の問題点は解決できないばかりか、非選択メモリセルに分極が反転する方向に電圧を印加し続けると、分極が反転し、最終的には間違ったデータに書き換わるという問題がある。
【００１７】
また、特開平１１−９７５５９号公報に開示される他の従来技術である「強誘電体メモリセル、その駆動方法及びメモリ装置」も同様の問題点を有する。
【００１８】
一方、上述した図１５、図１６に示す従来技術のように、強誘電体キャパシタＣｆに必要な分極電圧Ｖｆが分配されるように、強誘電体キャパシタの容量Ｃｆとゲート絶縁体キャパシタの容量Ｃｉとのカップリング比（Ｃｉ／（Ｃｉ＋Ｃｆ））を大きくする必要がある。大きくする方法の一つに、強誘電体容量Ｃｆの膜厚を厚くしたり、電極面積を小さくするなどの方法があるが、前者では強誘電体に分配される電圧は大きくなるが、膜厚が厚くなった分、電界が小さくなる問題があり、後者では強誘電体キャパシタの上部電極にＡｌ電極配線をするためのコンタクトホールを構成する場合の位置合わせ余裕が極めて困難である。他の方法として、ゲート絶縁体キャパシタの容量Ｃｉのゲート絶縁膜を薄くしたり、ゲート面積を大きくする方法があるが、前者ではリーク電流の増加や絶縁耐圧の低下などの問題があり、後者では、データ検出用のＭＩＳ電界効果型トランジスタ１０１の回路設計の自由度が小さくなる問題がある。これは、データ検出用のＭＩＳ電界効果型トランジスタ１０１の設計・製作上、好ましいものではない。
【００１９】
この問題点を解決するため、従来より特許第２８００７４５号公報や特開平７−２０２１３８号公報や特開２０００−３４９２５１号公報に開示されるように、フローティングゲート電極に常誘電体を有する常誘電体キャパシタの１つの端子を接続し、この常誘電体キャパシタの他の端子を電界効果型トランジスタのドレイン又は半導体基板に接続して、ＭＩＳ電界効果型トランジスタのゲート電極の面積を大きくすることなくカップリング比（Ｃｉ／（Ｃｉ＋Ｃｆ））を大きくする構成が開示されている。
【００２０】
しかしながら、これら特許第２８００７４５号公報や特開平７−２０２１３８号公報や特開２０００−３４９２５１号公報に開示される従来技術は、各メモリセルを他のメモリセルから独立に書込み、読出し、消去する構成を示していない。このためこれらの従来技術は、メモリセルの書込み、読出し、消去操作において、上記▲１▼ないし▲５▼と同じ問題点を有する。
【００２１】
これに加えて、これら特許第２８００７４５号公報や特開平７−２０２１３８号公報や特開２０００−３４９２５１号公報に開示されるものでは、常誘電体キャパシタをＭＦＭＩＳ構造と分離して構成しているため、これらの間に別途配線を施すため、その位置決めのための余裕を要する等して、必要以上にメモリセルの面積の増大をまねく。
【００２２】
【課題を解決するための手段】
本発明は上記した問題点を解決することを目的とする。この目的を達成するため、本発明は強誘電体不揮発性記憶装置及びその駆動方法を提供する。
【００２３】
本発明の強誘電体不揮発性記憶装置は、互いの一方の電極同士を接続した第１のキャパシタ及び第２のキャパシタと、前記第１のキャパシタと前記第２のキャパシタとの接続点とＭＩＳ−ＦＥＴのゲート電極とを接続し、当該ゲート電極をフローティングゲートとされるとともに、前記第２のキャパシタの他方の電極をソース領域に接続した前記ＭＩＳ−ＦＥＴとを備えたメモリセルを含み、前記第１のキャパシタ及び前記第２のキャパシタのいずれか一方が強誘電体キャパシタからなり、他方が常誘電体キャパシタからなる構成を有する。
【００２４】
本発明の強誘電体不揮発性記憶装置の駆動方法は、各メモリセルの書込み、消去、読出しを他のメモリセルから隔離して行ない且つ同一極性の電圧を使用して行なう。
【００２５】
請求項１の記載の本発明によれば、互いの一方の電極同士を接続した第１のキャパシタ及び第２のキャパシタと、第１のキャパシタと第２のキャパシタとの接続点とＭＩＳ−ＦＥＴのゲート電極とを接続し、当該ゲート電極をフローティングゲートとされるとともに、第２のキャパシタの他方の電極をソース領域に接続したＭＩＳ−ＦＥＴとを備えたメモリセルを含み、第１のキャパシタ及び第２のキャパシタのいずれか一方が強誘電体キャパシタからなり、他方が常誘電体キャパシタからなり、常誘電体キャパシタの容量値は、強誘電体キャパシタの容量値以上であることを特徴とする強誘電体不揮発性記憶装置が提供される。
【００２６】
請求項２の記載の本発明によれば、互いの一方の電極同士を接続した第１のキャパシタ及び第２のキャパシタと、第１のキャパシタと第２のキャパシタとの接続点とＭＩＳ−ＦＥＴのゲート電極とを接続し、当該ゲート電極をフローティングゲートとされるとともに、第２のキャパシタの他方の電極をソース領域に接続したＭＩＳ−ＦＥＴとを備えたメモリセルを含み、第１のキャパシタ及び第２のキャパシタのいずれか一方が強誘電体キャパシタからなり、他方が常誘電体キャパシタからなり、第２のキャパシタの一方の電極は、ＭＩＳ−ＦＥＴのチャネル領域とソース領域との境界部分を除いてソース領域の一部に重なるようにＭＩＳ−ＦＥＴのゲート電極と一体的に形成され、第２のキャパシタの他方の電極はＭＩＳ−ＦＥＴのソース領域からなることを特徴とする強誘電体不揮発性記憶装置が提供される。
【００２７】
請求項３の記載の発明によれば、互いの一方の電極同士を接続した第１のキャパシタ及び第２のキャパシタと、第１のキャパシタと第２のキャパシタとの接続点とＭＩＳ−ＦＥＴのゲート電極とを接続し、当該ゲート電極をフローティングゲートとされるとともに、第２のキャパシタの他方の電極をソース領域に接続したＭＩＳ−ＦＥＴとを備えたメモリセルを含み、第１のキャパシタが強誘電体キャパシタからなり、第２のキャパシタが常誘電体キャパシタからなり、第２のキャパシタの一方の電極は、ＭＩＳ−ＦＥＴのソース領域の一部に重なるようにゲート電極と一体的に形成され、第２のキャパシタの他方の電極はソース領域からなり、ゲート電極及び第２のキャパシタの一方の電極を覆う絶縁層を有し、第１のキャパシタが第２のキャパシタよりも上に形成されてあり、第１及び第２のキャパシタ一方の端子端子同士は、第１のキャパシタと第２のキャパシタとの間に介在する絶縁層を貫通する導電体によって接続されることを特徴とする強誘電体不揮発性記憶装置が提供される。
【００２８】
請求項４の記載の本発明によれば、互いの一方の電極同士を接続した第１のキャパシタ及び第２のキャパシタと、第１のキャパシタと第２のキャパシタとの接続点とＭＩＳ−ＦＥＴのゲート電極とを接続し、当該ゲート電極をフローティングゲートとされるとともに、前記第２のキャパシタの他方の電極をソース領域に接続したＭＩＳ−ＦＥＴとを備えたメモリセルと、ＭＩＳ−ＦＥＴのソース領域に接続されるソース線と、ＭＩＳ−ＦＥＴのドレイン領域及び第１のキャパシタの前記他方の電極に接続されるビット線と、ビット線とメモリセルの第１のキャパシタの前記他方の電極との間に設けられた書込み用スイッチング素子と、ソース線と第２のキャパシタの前記他方の電極及びメモリセルのソース領域との間に設けられた消去用スイッチング素子と、ビット線とメモリセルのドレイン領域との間に設けられた読出し用スイッチング素子とを含むことを特徴とする強誘電体不揮発性記憶装置が提供される。
【００２９】
請求項５の記載の本発明によれば、請求項４に記載された強誘電体不揮発性記憶装置の駆動方法であって、ビット線に正電位の電圧を印加する手順と、ソース線を零電位にする手順と、書込みが行なわれるメモリセルの消去用スイッチング素子をオン（ｏｎ）にする手順と、書込みが行なわれるメモリセルの書込み用スイッチング素子をオン（ｏｎ）にする手順とを含みメモリセルの書込みを行う強誘電体不揮発性記憶装置の駆動方法が提供される。
【００３０】
請求項６に記載の本発明によれば、請求項４に記載された強誘電体不揮発性記憶装置の駆動方法であって、ビット線を零電位の電圧にする手順と、ソース線に正電位を印加する手順と、消去が行なわれるメモリセルの消去用スイッチング素子をオン（ｏｎ）にする手順と、消去が行なわれるメモリセルの書込み用スイッチング素子をオン（ｏｎ）にする手順とを含みメモリセルの消去を行う強誘電体不揮発性記憶装置の駆動方法が提供される。
【００３１】
請求項７に記載の本発明によれば、請求項４に記載された強誘電体不揮発性記憶装置の駆動方法であって、ビット線に正電位の電圧を印加する手順と、ソース線を零電位にする手順と、読出しが行なわれるメモリセルの消去用スイッチング素子をオン（ｏｎ）にする手順と、読出しが行なわれる読出し用スイッチング素子をオン（ｏｎ）にする手順とを含みメモリセルの読出しを行う強誘電体不揮発性記憶装置の駆動方法が提供される。
【００３２】
請求項８に記載の本発明によれば、請求項４に記載の強誘電体不揮発性記憶装置のメモリセルがｍ行とｎ列の行列状に配列されていて、ｍ本の横方向に配列された書込み用スイッチング素子を駆動するワード線と、各ｎ本の縦方向に配列されたビット線及びソース線と、ｍ本の横方向に配列された読出し用スイッチング素子を駆動する第１線と、ｍ本の横方向に配列された消去用スイッチング素子を駆動する第２線と、を含む強誘電体不揮発性記憶装置が提供される。
【００３３】
請求項９に記載の本発明によれば、請求項２乃至４の何れかに記載の強誘電体不揮発性記憶装置であって、常誘電体キャパシタの容量値は、強誘電体キャパシタの容量値以上であることを特徴とする強誘電体不揮発性記憶装置が提供される。
【００３４】
請求項１０に記載の発明によれば、請求項１乃至４の何れかに記載の強誘電体不揮発性記憶装置であって、第１のキャパシタが強誘電体キャパシタからなり、第２のキャパシタが常誘電体キャパシタからなり、第２のキャパシタの一方の電極は、ＭＩＳ−ＦＥＴのソース領域の一部に重なるようにＭＩＳ−ＦＥＴのゲート電極と一体的に形成され、第２のキャパシタの他方の電極はＭＩＳ−ＦＥＴのソース領域からなり、第２のキャパシタの一方の電極の一部が素子分離領域上にあり、第１のキャパシタは、第２のキャパシタ上であって、第２のキャパシタの素子分離領域に重なる領域内に設けられていることを特徴とする強誘電体不揮発性記憶装置が提供される。
【００３５】
請求項１１に記載の発明によれば、請求項１乃至４の何れかに記載の強誘電体不揮発性記憶装置であって、第１のキャパシタが強誘電体キャパシタからなり、第２のキャパシタが常誘電体キャパシタからなり、第２のキャパシタの一方の電極は、素子分離領域とソース領域の一部に重なるようにＭＩＳ−ＦＥＴのゲート電極と一体的に形成され、第２のキャパシタの他方の電極はＭＩＳ−ＦＥＴのソース領域からなり、第１のキャパシタは、第２のキャパシタ上であって、第２のキャパシタに重なる領域内のＭＩＳ−ＦＥＴのソース領域上に設けられていることを特徴とする強誘電体不揮発性記憶装置が提供される。
【００３６】
請求項１２に記載の発明によれば、請求項１、３または４の何れかに記載の強誘電体不揮発性記憶装置であって、第１のキャパシタが強誘電体キャパシタからなり、第２のキャパシタが常誘電体キャパシタからなり、第２のキャパシタの一方の電極は、ＭＩＳ−ＦＥＴのチャネル領域上からソース領域上にわたって形成された導電体層によってＭＩＳ−ＦＥＴのゲート電極と一体的に形成され、第２のキャパシタの他方の電極はＭＩＳ−ＦＥＴのソース領域からなり、第１のキャパシタは、導電体層上であって当該導電体層に重なる領域内に設けられていることを特徴とする強誘電体不揮発性記憶装置が提供される。
【００３７】
【作用】
請求項１に記載の本発明の強誘電体不揮発性記憶装置によれば、第１のキャパシタと第２のキャパシタとの互いの一方の電極同士を接続して、この接続点にメモリセルのフローティングゲートをなすＭＩＳ−ＦＥＴのゲートを接続し、メモリセルのフローティングゲートとＭＩＳ−ＦＥＴのソース領域との間に第２のキャパシタが接続され、第１のキャパシタ及び第２のキャパシタのいずれか一方が強誘電体キャパシタから構成し、他方が常誘電体キャパシタから構成されている。このため、カップリング比をＭＩＳ−ＦＥＴのゲート電極の面積を大きくすることなく、大きくする。このために、書込み時にメモリセルの強誘電体に十分に大きな分配電圧を与え、データ書込みに十分な分極を与えることができる。しかも、常誘電体キャパシタの容量値を強誘電体キャパシタの容量値以上としてあるので、書込み、消去の際に強誘電体キャパシタに効率的に電圧を印加することができる。例えば、第１のキャパシタを強誘電体キャパシタ、第２のキャパシタを常誘電体キャパシタとし、それぞれの容量値をＣｆ、Ｃｎとし、第１のキャパシタの他方の電極から書込み電圧Ｖを与え、ソース領域をグランド（０Ｖ）として書き込むこととすれば、強誘電体キャパシタに印加される電圧Ｖｆは、Ｖｆ＝Ｖ／（１＋Ｃｆ／Ｃｎ）となる。この時、Ｖｆが強誘電体の抗電圧（強誘電体の抗電界×強誘電体の膜厚）以上の電圧が印加されると分極が生じて、静電誘導によって強誘電体キャパシタ側の常誘電体キャパシタ電極にはプラスの電荷が生じる。そして書込み電圧Ｖを切っても、強誘電体の残留分極によって強誘電体キャパシタ側の常誘電体キャパシタ電極にはプラスの電荷が保持され、フローティングゲートの電位はプラスとなり、例えばｎチャネルのＭＩＳ−ＦＥＴであればオンする。尚、Ｃｎ≧Ｃｆのときに印加した電圧Ｖの約半分以上が強誘電体キャパシタに印加されるので常誘電体キャパシタの容量値は強誘電体キャパシタの容量値より同じか、または大きい方が好ましい。第１のキャパシタの他方の電極をグランド（０Ｖ）としてソース領域から消去電圧Ｖを与えるとすれば、強誘電体キャパシタに印加される電圧Ｖｆは、向きが反対の電圧Ｖｆ＝Ｖ／（１＋Ｃｆ／Ｃｎ）が印加されるため、分極反転を起こし、静電誘導によって強誘電体キャパシタ側の常誘電体キャパシタ電極にはマイナスの電荷が生じる。そして電圧Ｖを切っても、強誘電体の残留分極によって強誘電体キャパシタ側の常誘電体キャパシタ電極にはマイナスの電荷が保持され、フローティングゲートの電位はマイナスとなり、例えばｎチャネルのＭＩＳ−ＦＥＴであればオフする。このようにしてデータを書き換えることができる。尚、Ｃｎ≧Ｃｆのときに印加した電圧Ｖの約半分以上が強誘電体キャパシタに印加されるので常誘電体キャパシタの容量値は強誘電体キャパシタの容量値より同じか、または大きい方が好ましい。
【００３８】
請求項２に記載の本発明の強誘電体不揮発性記憶装置によれば、請求項１に記載の発明と同様にカップリング比をＭＩＳ−ＦＥＴのゲート電極の面積を大きくすることなく、大きくすることができ、しかも第２のキャパシタの一方の電極は、ソース領域とチャネル領域との境界部分以外のソース領域の一部に重なるようにフローティングゲートと一体的に形成されてあり、第２のキャパシタの他方の電極はソース領域からなる。このため、第２のキャパシタは、ＭＩＳ−ＦＥＴとの接続部においてＭＩＳ−ＦＥＴと一体的に形成されており、別途配線を施す必要がないため、別途配線の位置決めのための余裕を必要とせず、必要以上にメモリセルの面積の増大をまねくことがない。また、ソース領域とチャネル領域との境界部分には第２のキャパシタの一方の上部電極が重ならず、この部分とゲート電極とをマスクとしてセルフアラインプロセスによってソース領域を形成でき、特別なプロセスによらずソース領域とチャネル領域との境界部をフローティングゲートの端部に合わせ込むことができる。つまり、チャネル長をＬＳＩ製造プロセスの最小加工寸法まで極力縮めることを可能とし、良好なトランジスタ特性が得られる。
【００３９】
請求項３に記載の本発明の強誘電体不揮発性記憶装置によれば、請求項１に記載の発明と同様にカップリング比をＭＩＳ−ＦＥＴのゲート電極の面積を大きくすることなく、大きくすることができる。また、請求項２に記載と同様に第２のキャパシタは、ＭＩＳ−ＦＥＴとの接続部においてＭＩＳ−ＦＥＴと一体的に形成されており、必要以上にメモリセルの面積の増大をまねくことがない。しかも、第１のキャパシタが強誘電体キャパシタからなり、第２のキャパシタが常誘電体キャパシタからなり、ゲート電極及び第２のキャパシタの一方の電極を覆う絶縁層を有し、第１のキャパシタが第２のキャパシタよりも上に形成されてあり、第１及び第２のキャパシタ一方の端子端子同士は、第１のキャパシタと第２のキャパシタとの間に介在する絶縁層を貫通する導電体によって接続されるため、強誘電体キャパシタの形成時に、既にＭＩＳ−ＦＥＴが完成して絶縁層に覆われることよって保護されているため、強誘電体キャパシタ加工時の残渣や熱処理時の強誘電体に含まれている材料の拡散によってＭＩＳ−ＦＥＴが汚染されることが全くなく、良好なトランジスタ特性が得られる。
【００４０】
請求項４に記載の本発明の強誘電体不揮発性記憶装置によれば、各メモリセルの書込み、消去、読出し操作の際に、書込み用スイッチ素子、消去用スイッチ素子、読出し操作スイッチ素子を組合せて使用する。これにより、ワード線、ビット線、ソース線を選択されたメモリ以外の他のメモリセルから隔離し且つ同一極性の電圧を印加して書込み、消去、読出しの各操作を行なうことができる。
【００４１】
請求項５に記載の本発明の強誘電体不揮発性記憶装置の駆動方法によれば、ビット線に正電位の電圧を印加し、ソース線を零電位にし、書込みが行なわれるメモリセルの消去用スイッチング素子をオン（ｏｎ）にしてソース線の零電位を書込みが行なわれるメモリセルの第２のキャパシタ、例えば常誘電体キャパシタの他方の電極とメモリセルのソース領域に印加し、書込みが行なわれるメモリセルの書込み用スイッチング素子がオン（ｏｎ）にしてビット線の正電位を書込みが行なわれるメモリセルの上部電極に印加する。常誘電体キャパシタは、大きいカップリング比を与えるから、書込みが行なわれるメモリセルの強誘電体には抗電圧よりも大きい分配電圧が印加されて、強誘電体に残留分極が生じ、それに応じた電荷が検出用ＭＩＳ−ＦＥＴの半導体基板に誘起されてＭＩＳ−ＦＥＴはオン（ｏｎ）状態となり、メモリセルにデータが書き込まれることになる。本発明の強誘電体不揮発性記憶装置の以上のようなメモリセルの書込み方法によれば、書込みが行なわれるメモリセル以外のメモリセルにおいては、消去用スイッチング素子と書込み用スイッチング素子はオフ（ＯＦＦ）のままであるから、メモリセルにヒット線を介して書込み電圧が印加されることはない。従って、他のメモリセルがデータ書込みにより影響を受けることはない。
【００４２】
請求項６に記載の本発明の強誘電体不揮発性記憶装置の駆動方法によれば、ビット線を零電位の電圧にし、ソース線に正電位を印加し、消去が行なわれるメモリセルの消去用スイッチング素子をオン（ｏｎ）にするとソース線の正電位の電圧が第２のキャパシタの他方の電極と消去が行なわれるメモリセルのソース領域に印加され、消去が行なわれるメモリセルの書込み用スイッチング素子をオン（ｏｎ）にするとビット線の零電位が消去が行なわれるメモリセルの上部電極に印加される。すると、データが書込むのと逆向きの分配電圧が強誘電体に印加されるので、強誘電体の分極が反転し、データは書き換わり、ＭＩＳ−ＦＥＴはオフ（ｏｆｆ）状態となり消去となる。本発明の強誘電体不揮発性記憶装置の以上のようなメモリセルの消去方法によれば、消去が行なわれるメモリセル以外のメモリセルにおいては、消去用スイッチング素子と書込み用スイッチング素子はオフ（ＯＦＦ）のままであるから、メモリセルにソース線を介して消去電圧が印加されることはない。従って、他のメモリセルのデータの破壊は発生しない。
【００４３】
請求項７に記載の本発明の強誘電体不揮発性記憶装置の駆動方法によれば、ビット線に正電位の電圧を印加し、ソース線を零電位にし、読出しが行なわれるメモリセルの消去用スイッチング素子をオン（ｏｎ）にするとソース線のゼロ電位が読出しが行なわれるメモリセルのソース領域に印加され、読出しが行なわれる読出し用スイッチング素子をオン（ｏｎ）にすると読出しが行なわれるメモリセルのドレイン領域にビット線の正電位が印加される。すると、書込まれたデータにより強誘電体が分極を生じている場合とそうでない場合とではチャンネル領域の導電性がことなるため、ビット線からソース線へ流れる電流が異なる。この電流を検出することにより、データを検出することができる。本発明の強誘電体不揮発性記憶装置の以上のようなメモリセルの読出し方法によれば、読出しが行なわれるメモリセル以外のメモリセルにおいては、消去用スイッチング素子と読出し用スイッチング素子はオフ（ＯＦＦ）のままであるから、他のメモリセルからソース線に電流が流入することはない。従って、データの読出しを確実に安定して行なうことができる。
【００４４】
請求項８に記載の本発明の強誘電体不揮発性記憶装置によれば、請求項４に記載の強誘電体不揮発性記憶装置のメモリセルをｍ行及びｎ列の行列の配列した一般の形式において、ｍ本の横方向に配列された各ワード線が各行のメモリセルの上部電極をビット線に接続する書込み用スイッチング素子を駆動し、ｍ本の横方向に配列された各第１線が各行のメモリセルのドレイン領域をビット線に接続する読出し用スイッチング素子を駆動し、ｍ本の横方向に配列された各第２線が各行のメモリセルのソース領域と常誘電体キャパシタをソース線に接続する消去用スイッチング素子を駆動する。これらにより、書込み、消去、読出しの各操作時に、選択されたメモリセルのみに書込み電圧、消去電圧、読出し電圧を印加し、選択されていない他のメモリセルをこれら電圧から隔離することができる。
【００４５】
請求項９に記載の本発明の強誘電体不揮発性記憶装置によれば、請求項２乃至４の何れかに記載の強誘電体不揮発性記憶装置において、請求項１に記載の発明と同様に、第２のキャパシタの容量値を第１のキャパシタの容量値以上としてあるので、書込み、消去の際に常誘電体キャパシタにより効率的に電圧を印加することができる。
【００４６】
請求項１０に記載の本発明の強誘電体不揮発性記憶装置によれば、請求項１乃至４の何れかに記載の強誘電体不揮発性記憶装置において、さらに、フローティングゲートと一体的に形成された常誘電体キャパシタからなる第２のキャパシタが素子分離領域上にあり、この素子分離領域に重なる領域上に強誘電体キャパシタからなる第１のキャパシタがあるので、第１のキャパシタのサイズに関わらずチャネル長を設定でき、チャネル長を可能な限り短くしてトランジスタの高速動作させることができ、また、第１のキャパシタを構成する強誘電体及び上部電極等の積層構造の位置合わせの余裕もできる。
【００４７】
請求項１１に記載の本発明の強誘電体不揮発性記憶装置によれば、請求項１乃至４の何れかに記載の強誘電体不揮発性記憶装置において、さらに、フローティングゲートと一体的に形成された常誘電体キャパシタからなる第２のキャパシタが素子分離領域及びソース領域上にあり、強誘電体キャパシタからなる第１のキャパシタが、第２のキャパシタ上であって、第２のキャパシタに重なる領域内のソース領域上に設けられているので、常誘電体キャパシタに対する強誘電体キャパシタの面積をより小さくでき、カップリング比をより大きくできる。
【００４８】
請求項１２に記載の本発明の強誘電体不揮発性記憶装置によれば、請求項１、３または４の何れかに記載の強誘電体不揮発性記憶装置において、さらに、常誘電体キャパシタからなる第２のキャパシタが、ＭＩＳ−ＦＥＴのチャネル領域上から前記ソース領域上にわたって形成された導電体層によってフローティングゲートと一体的に形成され、強誘電体キャパシタからなる第１のキャパシタが、導電体層上であって、この導電体層と重なる領域内に形成されているので、常誘電体キャパシタに対する強誘電体キャパシタの面積をより小さくでき、カップリング比をより大きくできる。
【００４９】
請求項１０乃至１２に記載の本発明の強誘電体不揮発性記憶装置によれば、いずれも、製造時にフローティングゲート、強誘電体キャパシタの加工は順次別途に行われるため、強誘電体材料等の残渣の悪影響が先に形成されたＭＩＳ−ＦＥＴに及ぶことがなく、良好なトランジスタ特性が得られる。また、第１及び第２のキャパシタは上下に形成されるので、これらの接続のための半導体基板平面方向の配線を必要とせず、占有面積を極力小さくすることが可能であり、また、必要なら互いの一方の電極を直接重ねるか、あるいは一体的に形成することもでき、配線工程を不要として製造工程を極力簡素化することも可能である。
【００５０】
以下、添付図面を参照して、本発明の最良の実施の形態について説明する。
【発明の実施の形態】
図１は、本発明の強誘電体不揮発性メモリトランジスタの等価回路を示す。ＭＦＭＩＳ（Ｍｅｔａｌ／Ｆｅｒｒｏｅｌｅｃｔｒｉｃ／Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）−ＦＥＴ（電界効果型トランジスタ）構造１０において、第１のキャパシタとしてのＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等の強誘電体薄膜からなる強誘電体キャパシタＣｆとゲート絶縁体との間にあるフローティングゲート電極２に、第２のキャパシタとしての常誘電体キャパシタ３の１つの端子を接続し、この常誘電体キャパシタ３のフローティングゲート電極２に接続した端子と反対側の端子をデータ検出用のＭＩＳ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果型トランジスタ（以下、ＭＩＳ−ＦＥＴ）１のソース４側に接続した構成を有する。すなわち、互いの一方の電極同士を接続した第１のキャパシタ及び第２のキャパシタと、第１のキャパシタと第２のキャパシタとの接続点とＭＩＳ−ＦＥＴのゲート電極とを接続し、当該ゲート電極をフローティングゲートとされるとともに、第２のキャパシタの他方の電極をソース領域に接続したＭＩＳ−ＦＥＴとを備えたメモリセルを構成してある。
【００５１】
この図１に示すように、フローティングゲート電極２に常誘電体キャパシタ３を接続することにより、強誘電体キャパシタＣｆの上部電極６とフローティングゲート２に接続されていない常誘電体キャパシタ３の端子との間に電圧を印加することが可能である。特に、常誘電体キャパシタ３の容量値を強誘電体キャパシタＣｆの容量値以上としてある。これにより、書込み、消去の際に常誘電体キャパシタにより効率的に電圧を印加することができる。例えば、強誘電体キャパシタ、常誘電体キャパシタの容量値をそれぞれＣｆ、Ｃｎとし、強誘電体キャパシタＣｆの上部電極６から書込み電圧Ｖを与え、ソース４側をグランド（０Ｖ）として書き込むこととすれば、強誘電体キャパシタＣｆに印加される電圧Ｖｆは、Ｖｆ＝Ｖ／（１＋Ｃｆ／Ｃｎ）となる。この時、Ｖｆが強誘電体の抗電圧（強誘電体の抗電界×強誘電体の膜厚）以上の電圧が印加されると分極が生じて、静電誘導によって強誘電体キャパシタ側の常誘電体キャパシタ電極にはプラスの電荷が生じる。そして書込み電圧Ｖを切っても、強誘電体の残留分極によって強誘電体キャパシタ側の常誘電体キャパシタ電極にはプラスの電荷が保持され、フローティングゲートの電位はプラスとなり、例えばｎチャネルのＭＩＳ−ＦＥＴであればオンする。強誘電体キャパシタＣｆの上部電極６をグランド（０Ｖ）としてソース４側から消去電圧Ｖを与えるとすれば、強誘電体キャパシタに印加される電圧Ｖｆは、向きが反対の電圧Ｖｆ＝Ｖ／（１＋Ｃｆ／Ｃｎ）が印加されるため、分極反転を起こし、静電誘導によって強誘電体キャパシタ側の常誘電体キャパシタ電極にはマイナスの電荷が生じる。そして電圧Ｖを切っても、強誘電体の残留分極によって強誘電体キャパシタ側の常誘電体キャパシタ電極にはマイナスの電荷が保持され、フローティングゲートの電位はマイナスとなり、例えばｎチャネルのＭＩＳ−ＦＥＴであればオフする。このようにしてデータを書き換えることができる。なお、本例では書込み、消去の際に半導体基板をフローティングとしてある。
【００５２】
これに加えて、後述するように、常誘電体キャパシタ３の上部電極は、ソース領域とチャネル領域との境界部分を除いて、ソース領域の一部に重なるようにフローティングゲート電極２と一体的に形成されてあり、常誘電体キャパシタ３の下部電極はソース領域からなる。このため、常誘電体キャパシタ３は、データ検出用のＭＩＳ−ＦＥＴ１との接続部においてこのＭＩＳ−ＦＥＴ１と一体的に形成されており、別途配線を施す必要がないため、別途配線の位置決めのための余裕を必要とせず、必要以上にメモリセルの面積の増大をまねくことがない。また、ソース領域とチャネル領域との境界部分には上部電極が重ならず、この上部電極とフローティングゲート電極２とをマスクとしてセルフアラインプロセスによってソース領域を形成でき、特別なプロセスによらずソース領域とチャネル領域との境界をフローティングゲート電極２の端部に合わせ込むことができる。つまり、チャンネル長をＬＳＩ製造プロセスの最小加工寸法まで縮めることが可能である。
【００５３】
図２に、上述した図１の等価回路に示す本発明の強誘電体不揮発性メモリトランジスタ１０をメモリセル２０に使用した場合の模式図を示す。図２のメモリセル２０内において、書込み用スイッチング素子ＳＷ１が、ＭＦＭＩＳ−ＦＥＴ構造１０の強誘電体キャパシタＣｆの上部分極６とビット線ＢＬとの間に設けられていて、ビット線ＢＬ上の電圧を上部電極６へ選択的に印加できるようになっている。また、消去用スイッチング素子ＳＷ２が、ソース線ＳＬと常誘電体キャパシタ３のフローティングゲート電極２と反対側の端子との間に設けられていて、ソース線ＳＬの電圧を選択的にＭＩＳ−ＦＥＴ１のソース領域４及び常誘電体キャパシタ３のフローティングゲート電極２と反対側の端子に印加できるようになっている。さらに、読出し用スイッチング素子ＳＷ３が、ビット線ＢＬとＭＩＳ−ＦＥＴ１のドレイン領域５との間に設けられていて、ビット線ＢＬ上の電圧を選択的にＭＩＳ−ＦＥＴのドレイン領域５に印加できるようになっている。
【００５４】
図２のように書込み用、消去用、及び読出し用スイッチング素子ＳＷ１、ＳＷ２、及びＳＷ３を強誘電体不揮発性メモリセル２０内に配置することによって、書込み、消去、読出し時に非選択メモリセル２０の強誘電体キャパシタＣｆに不要な電圧が全く印加されないので、強誘電体の分極の劣化または反転が生じない。したがってデータの破壊が生じない。また、読出し時においては非選択メモリセル２０はビット線ＢＬとソース線ＳＬに接続されないから、誤読出しの原因となる非選択メモリセル２０の電流がビット線ＢＬとソース線ＳＬに発生しない。
【００５５】
図３は、図２に示されたメモリセル２０の４つ、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２を縦２行及び横２列に配列した２行及び２列のマトリックス（行列）状の強誘電体不揮発性記憶装置の構成を示す。しかし、実際には、このマトリックス（行列）は、縦にｍ行及び横にｎ列の行列構成を有する（ｍとｎは２以上の整数である）ものである。図３に示す本発明の回路構成において、横方向（行方向）に延びたｍ本の各ワード線ＷＬ１、ＷＬ２、…、ＷＬｍ（図示しない）が各行内の全てのメモリセルＣ１１、Ｃ１２、…、Ｃ１ｎ（図示しない）、Ｃ２１、Ｃ２２、…、Ｃ２ｎ（図示しない）、Ｃｍ１（図示しない）…Ｃｍｎ（図示しない）、内の書込み用スイッチング素子ＳＷ１の駆動端子ＳＷ１−ｄに接続されている。同じく横方向（行方向）に延びたｍ本の各第１線ＲＬ１−１、ＲＬ２−１、…、ＲＬｍ−１（図示しない）が各行内の全てのメモリセルＣ１１、Ｃ１２、…、Ｃ１ｎ（図示しない）、Ｃ２１、Ｃ２２、…、Ｃ２ｎ（図示しない）、Ｃｍ１（図示しない）…Ｃｍｎ（図示しない）、内の読出し用スイッチング素子ＳＷ３の駆動端子ＳＷ３−ｄに接続されている。同じく横方向（行方向）に延びたｍ本の各第２線ＲＬ１−２、ＲＬ２−２、…、ＲＬｍ−２（図示しない）が各行内の全てのメモリセルＣ１１、Ｃ１２、…、Ｃ１ｎ（図示しない）、Ｃ２１、Ｃ２２、…、Ｃ２ｎ（図示しない）、Ｃｍ１（図示しない）…Ｃｍｎ（図示しない）、内の消去用スイッチング素子ＳＷ２の駆動端子ＳＷ２−ｄに接続されている。
【００５６】
縦方向（列方向）に延びたｎ本の各ビット線ＢＬ１、ＢＬ２、…、ＢＬｎ（図示しない）が、各列内の全てのメモリセルＣ１１、Ｃ２１、…、Ｃｍ１（図示しない）、Ｃ１２、Ｃ２２、…、Ｃｍ２（図示しない）、Ｃ１ｎ（図示しない）…Ｃｍｎ（図示しない）、内の強誘電体キャパシタＣｆの上部分極に書込み用スイッチング素子ＳＷ１を介して、そしてドレイン領域５に読出し用スイッチング素子ＳＷ３を介して接続されている。同じく縦方向（列方向）に延びたｎ本の各ソース線ＳＬ１、ＳＬ２、…、ＳＬｎ（図示しない）が、各列内の全てのメモリセルＣ１１、Ｃ２１、…、Ｃｍ１（図示しない）、Ｃ１２、Ｃ２２、…、Ｃｍ２（図示しない）、Ｃ１ｎ（図示しない）…Ｃｍｎ（図示しない）、内のソース領域４及び常誘電体キャパシタ３のゲート電極２と反対側の端子に消去用スイッチング素子ＳＷ２を介して接続されている。
【００５７】
そして、各ワード線ＷＬ１、ＷＬ２、…、ＷＬｍ（図示しない）、各第１線ＲＬ１−１、ＲＬ２−１、…、ＲＬｍ−１（図示しない）、各第２線ＲＬ１−２、ＲＬ２−２、…、ＲＬｍ−２（図示しない）、各ビット線ＢＬ１、ＢＬ２、…、ＢＬｎ（図示しない）及び各ソース線ＳＬ１、ＳＬ２、…、ＳＬｎ（図示しない）は、図示しない選択回路により選択されるようになっている。
【００５８】
図４は、図３内の各メモリセルＣ１１、Ｃ１２、…、Ｃ１ｍ（図示しない）、Ｃ２１、Ｃ２２、…、Ｃ２ｍ（図示しない）、Ｃｎ１（図示しない）、…、Ｃｎｍ（図示しない）内の書込み用スイッチング素子ＳＷ１、消去用スイッチング素子ＳＷ２、及び読出し用スイッチング素子ＳＷ３が電界効果型トランジスタ（以下、ＦＥＴ）であり、その制御ゲートがそれぞれの駆動端子ＳＷ１−ｄ、ＳＷ２−ｄ、及びＳＷ−３であり、ワード線ＷＬ１、ＷＬ２、…、ＷＬｍ（図示しない）、第２線ＲＬ１−２、ＲＬ２−２、…、ＲＬｍ−２（図示しない）及び第１線ＲＬ１−１、ＲＬ２−１、…、ＲＬｍ−１（図示しない）にそれぞれの制御ゲートＳＷ１−ｄ、ＳＷ２−ｄ、及びＳＷ−３に接続されていることを示している。
【００５９】
図５は、図４の１つのメモリセルＣ１１に、データの書込み、消去、読出しの動作を行う際に、各ワード線ＷＬ１及びＷＬ２、各ビット線ＢＬ１及びＢＬ２、各ソース線ＳＬ１及びＳＬ２、各第１線ＲＬ１−１及びＲＬ２−１、各第２線ＲＬ１−２及びＲＬ２−２へ印加される電圧を示す表である。
【００６０】
図５の表を参照して、図４のメモリセルＣ１１にデータを書込み動作をする際の方法を説明する。なお、書込み用スイッチング素子ＳＷ１、消去用スイッチング素子ＳＷ２、読出し用スイッチング素子ＳＷ３及び検出用ＭＩＳ−ＦＥＴ１はｐ型半導体基板上に形成されたＦＥＴである。図５の表の書込み欄に示すように、まず、ソース線ＳＬ１に０Ｖ、ビット線ＢＬ１に正のプログラム電圧Ｖｐを印加する。次に、第１線ＲＬ１−２に正のプログラム電圧Ｖｐを印加して、消去用スイッチング素子ＳＷ２のＦＥＴをオン（ｏｎ）状態にする。次に、ワード線ＷＬ１に正のプログラム電圧Ｖｐを印加して書込み用スイッチング素子ＳＷ１のＦＥＴをオン（ｏｎ）状態にする。それ以外の線ＲＬ１−１、ＢＬ２、ＳＬ２、ＷＬ２、ＲＬ２−１、ＲＬ２−２は全て０Ｖである。この時、強誘電体キャパシタ、常誘電体キャパシタを、それぞれの容量値をＣｆ、Ｃｎとし、メモリセルＣ１１の強誘電体キャパシタＣｆに印加される電圧Ｖｆは、Ｖｆ＝Ｖｐ／（１＋Ｃｆ／Ｃｎ）の電圧が印加される。このため、強誘電体キャパシタＣｆの強誘電体薄膜に分極が生じてデータが書き込まれる。この分極によりデータが表されて、強誘電体キャパシタＣｆの分極に対応した電荷がフローティングゲート電極を通じて静電誘導によって検出用ＭＩＳ−ＦＥＴ１のチャンネル領域の半導体側に電子が誘起されて、メモリセルＣ１１はオン（ｏｎ）状態になる。
【００６１】
このメモリセルＣ１１の書込み時、同じ行内の他のメモリセルＣ１２の書込み用スイッチング素子ＳＷ１と消去用スイッチング素子ＳＷ２の駆動端子ＳＷ１−ｄ及びＳＷ２−ｄにはプログラム電圧Ｖｐが印加されて、オン（ｏｎ）状態になるが、この行の他のメモリセルＣ１２に接続するビット線ＢＬ２とソース線ＳＬ２とは共に０Ｖの電圧なので、この行の他のメモリセルＣ１２の強誘電体キャパシタＣｆには電圧が印加されない。
【００６２】
また、このメモリセルＣ１１の書込み時、同じビット線ＢＬ１とソース線ＳＬ１に接続する同じ列内のメモリセル２１にはワード線ＷＬ２の電圧が０Ｖであり、その書込み用スイッチング素子ＳＷ１のＦＥＴがオフ（ｏｆｆ）状態なので、ビット線ＢＬ１とソース線ＳＬ１間の正のプログラム電圧ＶｐはこのメモリセルＣ２１の強誘電体キャパシタＣｆには印加されない。
【００６３】
また、このメモリセルＣ１１の書込み時に、同じビット線ＢＬ１、ソース線ＳＬ１に接続されていない他の行で他の列にあるメモリセルＣ２２は、その書込み用スイッチング素子ＳＷ１と消去用スイッチング素子ＳＷ２がオフ（ｏｆｆ）状態で且つそのメモリセルＣ２２に接続するビット線ＢＬ２とソース線ＳＬ２が共に０Ｖの電圧なので、そのメモリセルＣ２２の強誘電体キャパシタＣｆには電圧は印加されない。従って、選択したメモリセルＣ１１のみの書込み動作ができ、非選択メモリセルは書込み電圧の影響を受けない。
【００６４】
次に、図４のメモリセルＣ１１の消去方法を説明する。図５の表の消去欄に示すように、まず、ソース線ＳＬ１に正のプログラム電圧Ｖｐ、ビット線ＢＬ１に０Ｖの電圧を印加する。次に、第２線ＲＬ１−２に正のプログラム電圧Ｖｐを印加して、消去用スイッチング素子ＳＷ２のＦＥＴをオン（ｏｎ）状態にする。次に、ワード線ＷＬ１に正のプログラム電圧Ｖｐを印加して、書込み用スイッチング素子ＳＷ１のＦＥＴをオン（ｏｎ）状態にする。それ以外の線は消去欄に示すように全て０Ｖの電圧である。
【００６５】
この消去操作時に、メモリセルＣ１１の強誘電体キャパシタＣｆに印加される電圧Ｖｆは、書込み時とは逆方向のＶｆ＝Ｖｐ／（１＋Ｃｆ／Ｃｎ）の電圧が印加される。このため、強誘電体キャパシタＣｆの強誘電体の分極が反転され、強誘電体の反転した分極に応じて誘起された電荷により、検出用ＭＩＳ−ＦＥＴ１のチャンネル領域の半導体領域に正孔が誘起されて、メモリセルＣ１１はオフ（ｏｆｆ）状態になる。
【００６６】
このメモリセルＣ１１のデータ消去時、同じ行内の他のメモリセルＣ１２は書込み用スイッチング素子ＳＷ１と消去用スイッチング素子ＳＷ２とはオン（ｏｎ）状態になるが、このメモリセルＣ１２に接続されているビット線ＢＬ２とソース線ＳＬ２は共に０Ｖの電圧なので、メモリセルＣ１２の強誘電体キャパシタＣｆには電圧は印加されない。
【００６７】
また、消去されるメモリセルＣ１１と同じビット線ＢＬ１とソース線ＳＬ１に接続される同じ列内のメモリセルＣ２１は、ワード線ＷＬ２の電圧が０Ｖであり、その書込み用スイッチング素子ＳＷ１がオフ（ｏｆｆ）状態であり、第２線ＲＬ２−２も０Ｖの電圧なので消去用スイッチング素子ＳＷ２もオフ状態であり、ソース線ＳＬ１からの正のプログラム電圧ＶｐはメモリセルＣ２１の強誘電体キャパシタＣｆには印加されない。
【００６８】
また、他の行にある他の列のメモリセルＣ２２には、ワード線ＷＬ２の電圧が０Ｖであり、第２線ＲＬ２−２の電圧も０Ｖであるため、その書込み用スイッチング素子ＳＷ１と消去用スイッチング素子ＳＷ２が共にオフ（ｏｆｆ）状態で、かつ、それに接続されたビット線ＢＬ２とソース線ＳＬ２の電圧が共に０Ｖなので、その強誘電体キャパシタＣｆには電圧は印加されない。
【００６９】
したがって、選択したメモリセルＣ１１のみの消去動作ができ、非選択メモリセルは消去電圧の影響を受けない。
【００７０】
次に、図４のメモリセルＣ１１のデータ読出し方法を説明する。図５の表の読出し欄に示すように、まず、ソース線ＳＬ１に０Ｖの電圧を印加し、ビット線ＢＬ１に正の読出し電圧Ｖｄを印加する。次に、第１線ＲＬ１−１と第２線Ｒ１−２に正の電圧Ｖｐを印加して、消去用スイッチング素子ＳＷ２と読出し用スイッチング素子ＳＷ３のＦＥＴを共にオン（ｏｎ）状態にする。それ以外の線は第５図に示すように、全て０Ｖの電圧である。
【００７１】
このメモリセルＣ１１のデータ読出し時、メモリセルＣ１１内に書込まれているデータに対応する強誘電体キャパシタＣｆの強誘電体の分極の状態に応じて変化する検出用ＭＩＳ−ＦＥＴの閾値電圧の変化が、そのＭＩＳ−ＦＥＴのチャンネル領域を介してビット線ＢＬ１とソース線ＳＬ１との間を流れる電流の大きさの変化を与え、この電流変化によりメモリセルＣ１１内のデータを読取ることができる。
【００７２】
この時、同じビット線ＢＬ１及びソース線ＳＬ１に接続されている同じ列内のメモリセルＣ２１は、そのワード線ＷＬ２の電圧が０Ｖであり、書込み用スイッチＳＷ１がオフ（ｏｆｆ）状態なので、ビット線ＢＬ１に印加されている読出し電圧Ｖｄは、このメモリセルＣ２１の強誘電体キャパシタＣｆには印加されず、記憶されているデータを破壊しない。さらに、このメモリセルＣ２１の消去スイッチング素子ＳＷ２と読出しスイッチング素子ＳＷ３は、第１線ＲＬ２−１と第２線ＲＬ２−２の電圧が共に０Ｖであるから共にオフ（ｏｆｆ）状態であり、ビット線ＢＬ１とソース線ＳＬ１から隔離されているため、メモリセルＣ２１のデータを同じビット線ＢＬ１及びソース線ＳＬ１に間違って読み出すことはない。
【００７３】
したがって、選択したメモリセルＣ１１に記憶されたデータのみを読み出すことが出来る。この際に、非選択メモリセルＣ２１は、読出し電圧の影響を受けないし、また、誤読取りの原因となる電流をビット線ＢＬ１とソース線ＳＬ１に流すこともない。
【００７４】
メモリセルＣ１１の読出し時、同じ行内の他のメモリセルＣ１２の消去スイッチング素子ＳＷ２と読出しスイッチング素子ＳＷ３はオン（ｏｎ）状態になるが、この同じ行内の他のメモリセルＣ１２に接続するビット線ＢＬ２とソース線ＳＬ２の電圧は共に０Ｖなので、メモリセルＣ１２の強誘電体キャパシタＣｆには電圧は印加されない。
【００７５】
また、メモリセルＣ１１の読出し時、他の行の他の列にあるメモリセルＣ２２は、書込みスイッチング素子ＳＷ１と消去スイッチング素子ＳＷ２と読出しスイッチング素子ＳＷ３が全てオフ（ｏｆｆ）状態で、かつ、そのビット線ＢＬ２とソース線ＳＬ２が共に電圧が０Ｖなので、このメモリセルＣ２２の強誘電体Ｃｆには電圧は印加されない。
【００７６】
このように、メモリセルＣ１１を読み出す時に、非選択メモリセルのデータを書き換えたり、または非選択メモリセルの強誘電体の分極状態を劣化させたりする不要な電圧は印加されない。
【００７７】
上述した実施の形態によれば、上記のような構造をとることによって、任意のメモリセルのデータの書込み、消去、読出しを非選択メモリセルに影響を与えることも又は影響を与えることもなく隔離して行なうことを可能にし且つ印加電圧を同一極性にして使用することが出来る。
【００７８】
次に、図６を参照して、図２の模式図により説明した本発明の強誘電体不揮発性メモリセル２０の具体的な実施の形態の構成を説明する。図６においては、図２に示すメモリセル２０と共通な部分には同じ符号を使用して説明をする。図６中において、６−Ａ部分は断面図であり、図６中の６−Ｂ部分に示される平面図をａ−ａ’線で切断して見た様子を示す。図６中において、６−Ｃ部分は断面図であり、図６中の６−Ｂ部分に示される平面図をｃ−ｃ’線で切断して見た様子を示す。
【００７９】
まず、図６中の６−Ａ部分及び６−Ｂ部分を参照すると、Ｐ型半導体基板２１上には薄い酸化膜と一体的に形成された厚い酸化膜２２の素子分離領域が形成されている。この厚い素子分離領域２２上には、データ検出用ＭＩＳ−ＦＥＴ１のフローティングゲート電極２を形成する多結晶シリコン層が積層されている。これらの上に更に強誘電体材料からの汚染を防ぐために層間絶縁膜２６−１として酸化膜が形成されている。多結晶シリコン上の層間絶縁膜に穴をあけて、多結晶シリコンを露出させている。この多結晶シリコン層からなるフローティングゲート電極２上にはＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等の強誘電体材料と多結晶シリコンとの相互拡散を防ぐための導電体（ＩｒＯ２）の層２３が設けられていて、その上に強誘電体キャパシタＣｆを形成する強誘電体ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）の薄膜層が積層されている。この強誘電体薄膜上には強誘電体キャパシタＣｆの上部電極６を構成する白金Ｐｔの層が積層されている。この上部電極６は、メモリセル２０上を覆う絶縁膜２６−２上とその中を通る導電性材料２４を通じて半導体基板２２内に形成されたｎ型拡散層２５に電気的に接続されている。このｎ型拡散層２５は、半導体基板２２上にゲート絶縁膜２７を介して積層されたゲート電極２８を形成する多結晶シリコンと共に、同じく半導体基板２２内に形成されたｎ型拡散層のビット線ＢＬに上部電極６を選択的に接続するための書込み用スイッチング素子ＳＷ１のＦＥＴを形成する。この書込み用スイッチング素子ＳＷ１のゲート電極２９に形成された駆動用端子ＳＷ１−ｄには図示しないワード線に接続されている。
【００８０】
次に、図６中の６−Ｂ部分及び６−Ｃ部分を参照すると、半導体基板２２内に形成されたｎ型拡散層からなるビット線ＢＬは、読出し用スイッチング素子ＳＷ３を形成する電界効果型トランジスタを介して検出用のＭＩＳ−ＦＥＴ１の半導体基板２２内に形成されたｎ型拡散層からなるドレイン領域５に選択的に接続される。読出し用スイッチング素子ＳＷ３を形成するＦＥＴのドレインはビット線ＢＬのｎ型拡散層と一体的に形成され、そのソース領域は検出用ＭＩＳ−ＦＥＴ１のドレイン領域５と一体的に形成されている。読出し用スイッチング素子ＳＷ３のゲート電極２９に形成された駆動端子ＳＷ３−ｄは、図示しない第１線に接続される。
【００８１】
検出用のＭＩＳ−ＦＥＴ１のフローティングゲート電極２は、半導体基板２２上にゲート絶縁膜を介して積層されている。このフローティングゲート電極２は２つの腕２ａ及び２ｂを持ち、一方の腕２ａが検出用のＭＩＳ−ＦＥＴ１の半導体基板２２内のチャンネル領域上にゲート絶縁膜を介して堆積していて、ＭＩＳ−ＦＥＴ１のゲート電極２ａを形成すると共に、他方の腕２ｂは同じゲート絶縁膜を介して半導体基板２２内に形成されたｎ型拡散層４上に堆積していて、常誘電体キャパシタ３の一端を構成している。ｎ型拡散層４は検出用のＭＩＳ−ＦＥＴ１のソース領域でもある。このフローティングゲート電極２の中央部分は、上記した通り素子分離用の厚い酸化膜２２上に積層されて強誘電体薄膜と共に強誘電体キャパシタＣｆ構造を形成している。ソース領域４は、ゲート絶縁膜３０を介して半導体基板２２上に積層された多結晶シリコンからなるゲート電極３１から構成されるＦＥＴの消去用スイッチング素子ＳＷ２により、同じく半導体基板２２内に形成されたｎ型拡散層のソース線ＳＬに選択的に接続される。消去用スイッチング素子ＳＷ２のゲート電極３１には駆動用端子ＳＷ２−ｄが設けられていて、図示しない第２線に接続される。
【００８２】
この図６に示した実施の形態では、常誘電体キャパシタ３の上部電極は、ソース領域４とチャネル領域７との境界部分以外のソース領域４の一部に重なるようにフローティングゲート電極２と一体的に形成された腕２ｂからなり、常誘電体キャパシタ３の下部電極はソース領域４からなる。このため、常誘電体キャパシタ３は、データ検出用のＭＩＳ−ＦＥＴ１との接続部においてこのＭＩＳ−ＦＥＴ１と一体的に形成されており、別途配線を施す必要がないため、別途配線の位置決めのための余裕を必要とせず、必要以上にメモリセルの面積の増大をまねくことがない。また、ソース領域４とチャネル領域７との境界部分には上部電極が重ならず、この上部電極とフローティングゲート電極２とをマスクとしてセルフアラインプロセスによってソース領域４を形成でき、特別なプロセスによらずソース領域４とチャネル領域７との境界をフローティングゲート電極２の端部に合わせ込むことができる。なお、腕２ｂとソース領域４との重なり部分にはフローティングゲート電極２の形成前に予めｎ型拡散層を形成しておけばよく、後に形成されるソース領域４との合わせ込みもゲートとの合わせ込みに比べて容易である。また、データ検出用のＭＩＳ−ＦＥＴ１のチャンネル領域から離れた素子分離領域の厚い酸化膜２２上に、強誘電体キャパシタＣｆの構造を形成する構成となっている。このため、各積層構造の位置決めがしやすいという利点がある。また強誘電体とＭＩＳ−ＦＥＴ１及び常誘電体キャパシタ３及び各スイッチング素子（ＳＷ１、ＳＷ２、ＳＷ３）との間に層間絶縁膜として酸化膜があるので、強誘電体材料からの汚染を防ぐことが出来る。
【００８３】
図７は、本発明の別の実施の形態を示す。図６と同様な部分には同じ参照符号を付して説明を省略する。図７中において、７−Ａ部分は断面図であり、図７中の７−Ｂ部分に示される平面図をａ−ａ’線で切断して見た様子を示す。図７中において、７−Ｃ部分は断面図であり、図７中の７−Ｂ部分に示される平面図をｃ−ｃ’線で切断して見た様子を示す。この図７に示す実施の形態では、常誘電体キャパシタ３上に、強誘電体キャパシタＣｆの構造が直接に積層している構成となっている。フローティングゲート電極２の一部は素子分離領域上にあり、素子分離領域上ではなく主にソース領域４と重なる常誘電体キャパシタ３上に構造の強誘電体キャパシタＣｆの強誘電体薄膜と上部電極６とを配置してあるので、図６に示した構成と同様に常誘電体キャパシタ３に対する強誘電体キャパシタＣｆの面積を小さくでき、カップリング比をより大きくすることができ、強誘電体キャパシタＣｆに十分に大きな分配電圧を与え、データ書込み時に強誘電体に十分な分極を与えることができる。
【００８４】
図８は、本発明の別の実施の形態を示す。図６と同様な部分には同じ参照符号を付して説明を省略する。図８中において、８−Ａ部分は断面図であり、図８中の８−Ｂ部分に示される平面図をａ−ａ’線で切断して見た様子を示す。図８中において、８−Ｃ部分は断面図であり、図８中の８−Ｂ部分に示される平面図をｃ−ｃ’線で切断して見た様子を示す。この図８に示す実施の形態では、常誘電体キャパシタ３及びデータ検出用のＭＩＳ−ＦＥＴ１のチャンネル領域上とソース拡散層上のフローティングゲート電極２上に、強誘電体キャパシタＣｆの構造が直接に積層している構成となっている。フローティングゲート電極２の一部は素子分離領域上にあり、素子分離領域上ではなくチャネル領域上と常誘電体キャパシタ３上に強誘電体キャパシタＣｆの強誘電体薄膜と上部電極６とを配置してあるので、図６及び図７に示した構成に比較して常誘電体キャパシタ３に対する強誘電体キャパシタＣｆの面積をより小さくでき、カップリング比をより大きくすることができ、強誘電体キャパシタＣｆに十分に大きな分配電圧を与え、データ書込み時に強誘電体に十分な分極を与えることができる。
【００８５】
図６（Ａ），図７（Ｃ）、図８（Ｃ）の強誘電体キャパシタの配置は、フローティングゲート上に直接上に配置せずに、それぞれ図９、１０、１１のように導電体膜３２を通して接続しても良い。各図に示した構成と同様に常誘電体キャパシタ３に対する強誘電体キャパシタＣｆの面積をより小さくでき、カップリング比をより大きくすることができ、強誘電体キャパシタＣｆに十分に大きな分配電圧を与え、データ書込み時に強誘電体に十分な分極を与えることができる。しかも、強誘電体キャパシタの形成時に、既にデータ検出用のＭＩＳ−ＦＥＴが絶縁層に覆われていることよって保護されているため、強誘電体キャパシタ加工時の残渣や熱処理時の強誘電体に含まれている材料の拡散によってＭＩＳ−ＦＥＴが汚染されることが全くなく、良好なトランジスタ特性が得られる。
【００８６】
なお、以上のような各実施の形態、特に図１乃至５に示す各実施の形態では、第１のキャパシタを強誘電体キャパシタとし、第２のキャパシタを常誘電体キャパシタとしたが、これらを入れ替えて第１のキャパシタを常誘電体キャパシタとし、第２のキャパシタを強誘電体キャパシタとしても、詳しくは述べないが、図１乃至５に示す各実施の形態にて示されるものと同様の効果を奏する。例えば、図３に示す強誘電体不揮発性記憶装置に対してこの入れ換えを行えば、図１２に示すようになる。同図については、図３と同様な部分には同じ参照符号を付して説明を省略する。この場合でも書込み、消去、読出しの時の各スイッチング素子の動作は図５に示すものと同様である。
【００８７】
以上、本発明を実施の形態に沿って説明したが、本発明はこれら実施の形態に制限をされるものではない。例えば、正のプログラム電圧Ｖｐは全て同じ電圧でなくても良く、異なっていても良い。また、ＭＩＳ−ＦＥＴのゲート絶縁膜の材料や常誘電体キャパシタの絶縁膜の材料や強誘電体の材料や導電体の変更、組合せ、またはスイッチング素子や強誘電体キャパシタ、検出用のＭＩＳ−ＦＥＴ等の配置の変更が可能であることは自明である。さらに、スイッチング素子はメカニカルスイッチでも同様な効果が得られる。また、半導体基板は、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板でも可能である。ＳＯＩ基板を用いることによって、更に低消費電力のメモリ素子が出来る。
【００８８】
【発明の効果】
本発明の構成によれば、任意のメモリセルのデータ書込み、消去、読出しを行っても他のメモリセルへ影響を与えないので、信頼性の高い不揮発性メモリが提供できる。また電圧を同一極性にすることが出来るので、マイナス電圧発生回路またはチップの外にマイナス電圧を発生させる構成が不要である。したがってチップ面積が小さくすることが出来るので、より高集積化が可能である。さらに本発明によれば、強誘電体型キャパシタへの電圧分配効果を高めることができ、データ保持の安定性を高めることができる。しかも、電圧分配効果を高める構成は通常のプロセスによって不要な面積増加を極力抑えながら形成することができる。
【図面の簡単な説明】
【図１】本発明の強誘電体不揮発性メモリトランジスタの等価回路図。
【図２】本発明の強誘電体不揮発性メモリセルの模式図。
【図３】本発明の強誘電体不揮発性メモリセルをマトリックス状に配列した模式図。
【図４】本発明の強誘電体メモリセルをマトリックス状に配列した強誘電体不揮発性記憶装置の回路図。
【図５】図４内の１つのメモリセルＣ１１へのデータ書込み、消去、読出しの動作を行う際、図４中の各線へ印加される電圧を示す表。
【図６】本発明の実施の形態による図２に模式的に示したメモリセルの断面図及び平面図。
【図７】本発明の他の実施の形態による図２に模式的に示したメモリセルの断面図及び平面図。
【図８】本発明の他の実施の形態による図２に模式的に示したメモリセルの断面図及び平面図。
【図９】本発明の他の実施の形態による図６（Ａ）に模式的に示したメモリセルの断面図。
【図１０】本発明の他の実施の形態による図７（Ｃ）に模式的に示したメモリセルの断面図。
【図１１】本発明の他の実施の形態による図８（Ｃ）に模式的に示したメモリセルの断面図。
【図１２】本発明の他の実施の形態による図３に対応した強誘電体不揮発性メモリセルをマトリックス状に配列した模式図。
【図１３】従来技術のＭＦＭＩＳ−ＦＥＴの断面構造を表す図。
【図１４】従来技術のＭＦＭＩＳ−ＦＥＴの等価回路を表す図。
【図１５】他の従来技術のＭＦＭＩＳ−ＦＥＴの断面構造を表す図。
【図１６】他の従来技術のＭＦＭＩＳ−ＦＥＴの等価回路を表す図。
【図１７】従来技術のＭＦＭＩＳ−ＦＥＴを用いた強誘電体不揮発性記憶装置の回路図。
【符号の説明】
１　データ検出用ＭＩＳ電界効果型トランジスタ
２　フローティングゲート電極
３　常誘電体キャパシタ
４　ソース領域
５　ドレイン領域
６　上部電極
１０　ＭＦＭＩＳ−ＦＥＴ型強誘電体不揮発性メモリトランジスタ
２０　メモリセル
Ｃｆ　強誘電体キャパシタ
ＳＷ１　書込み用スイッチング素子
ＳＷ２　消去用スイッチング素子
ＳＷ３　読出し用スイッチング素子
ＷＬ　ワード線
ＢＬ　ビット線
ＳＬ　ソース線
ＲＬ１−１、ＲＬ２−１　第１線
ＲＬ１−２、ＲＬ２−２　第２線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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