(57)【要約】【課題】ＨＥＭＴにおいて、高濃度キャップ層も寄生抵抗を下げるための一手段ではあるが現状では１００Ω／□と高く、更に寄生抵抗を下げたいという要求がある。また、ゲート長をフォトリソグラフィの限界以下にまで短縮することができないという課題がある。【解決手段】金属層上に絶縁層を形成した後で、基板を熱処理することで、バリア層と金属層との極めて低抵抗なオーミック接続を形成でき、寄生抵抗を大幅に下げることができる。また、電界効果トランジスタのゲート長をサイドウォールを利用して、フォトリソグラフィの限界寸法より更に短縮することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上に化合物半導体からなるチャネル層及びバリア層が順次形成された電界効果トランジスタの製造方法であって、
前記バリア層上に金属層を形成する工程と、
前記金属層の上に第１の絶縁層を形成する工程と、
前記絶縁層と前記金属層の所定領域を除去し前記バリア層を露出させる工程と、
その後、基板上に第２の絶縁層を形成した後前記基板を熱処理する工程と、
前記露出されたバリア層と少なくとも一部でショットキー接合を形成するゲート電極を形成する工程とを有し、
前記熱処理工程は、前記ショットキー接合が破壊される温度以上であることを特徴とする電界効果トランジスタの製造方法。
【請求項２】
請求項１において、
前記チャネル層がＧａＮであり、前記バリア層がＡｌＧａＮであり、前記金属層がＴｉとＡｌとの積層膜であり、前記熱処理が７００〜７３０℃で行なわれることを特徴とする電界効果トランジスタの製造方法。
【請求項３】
電界効果トランジスタにおいて、
基板上に形成された第１の化合物半導体からなるチャネル層と、
前記チャネル層の上に形成された第２の化合物半導体からなるバリア層と、
前記バリア層の上に所定の距離離間して形成されたソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の上に各々形成された絶縁層と、
前記ソース電極と前記絶縁層との側壁に形成された前記絶縁層からなる第１のサイドウォールと、
前記ドレイン電極と前記絶縁層との側壁に形成された前記絶縁層からなる第２のサイドウォールと、
少なくとも前記第１及び第２のサイドウォールの間に形成され、前記バリア層とショットキー接合するゲート電極とを有し、
前記ソース金属電極と前記ドレイン金属電極とが前記バリア層とオーミック接続を有することを特徴とする電界効果トランジスタ。
【請求項４】
電界効果トランジスタの製造方法であって、
化合物半導体からなるチャネル層及びバリア層が順次形成され、更に前記バリア層の上に金属層及び第１の絶縁層からなる第１及び第２の積層体が所定距離隔てて形成された基板に対し、
前記第１及び第２の積層体と前記バリア層の所定領域上に第２の絶縁層を形成する工程と、
前記第２の絶縁層をエッチングして、前記第１の積層体と前記第２の積層体との側壁に当該第２の絶縁層からなるサイドウォールを形成する工程と、
少なくとも前記サイドウォールに挟まれた領域に前記バリア層とショットキー接合するゲート電極を形成する工程とを含むことを特徴とする電界効果トランジスタの製造方法。
【請求項５】
電界効果トランジスタの製造方法であって、
化合物半導体からなるチャネル層及びバリア層が順次形成され、更に前記バリア層の上に金属層及び第１の絶縁層からなる第１及び第２の積層体が所定距離隔てて形成された基板に対し、
前記第１及び第２の積層体と前記バリア層の所定領域上に第２の絶縁層を形成する工程と、
前記第２の絶縁層の上に第３の絶縁層を形成する工程と、
前記第３の絶縁層をエッチングして、少なくとも前記所定領域内の前記第２の絶縁層の側壁に当該第３の絶縁層からなるサイドウォールを形成する工程と、
前記第２の絶縁層をウエットエッチングして前記所定領域内の前記バリア層を露出する工程と、
前記露出したバリア層の少なくとも一部とショットキー接合するゲート電極を形成する工程とを含むことを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタとその製造方法に関し、中でも化合物半導体等からなるＨＥＭＴの構造とその製造方法に関するものである。
【０００２】
【従来の技術】
従来の電界効果トランジスタ、中でもＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）は、チャネルを流れる電子の速度が速いため、高速に動作することがその特徴の１つであった。
【０００３】
図５は、従来のＨＥＭＴの一般的な構成を示す図である。ＨＥＭＴを作成する際の一例として、サファイア基板やシリコンカーバイド（ＳｉＣ）等からなる基板１００上にチャネル層となる化合物半導体、例えばＧａＮ１０１をエピタキシャル成長させ、更にその上にバリア層となる化合物半導体、例えばＡｌＧａＮ１０２をエピタキシャル成長させてヘテロ接合を形成する。そして、上記した２層のエピタキシャル層をメサエッチングすることでＡｌＧａＮとＧａＮとからなる活性層とする。次に、接触抵抗を下げるための高濃度キャップ層、例えばＮ型不純物を高濃度にドープした低抵抗ＧａＮ１０３を形成する。そして高濃度キャップ層上にソース電極１０５とドレイン電極１０６を形成した後にゲート電極１０７を形成する等の方法が採られていた。
【０００４】
しかしながら、微細化が進むにつれて、上記した製造方法で作成されたＨＥＭＴでは、高濃度キャップ層を介したとしてもソース電極及びドレイン電極とバリア層とのコンタクト抵抗が高い上、寄生抵抗も高かった。
【０００５】
また、高周波で動作させるためには、ゲート長を短縮する必要があるが、ゲート抵抗が高くなり、最大発振周波数が下がる等の悪影響がある。
【０００６】
電界効果トランジスタでは、最も寄生抵抗が発生する箇所は、ゲート電極の両側にあるソース・ドレイン領域であることから、ソース電極とゲート電極の間隔を近接させ、ソース寄生抵抗を下げる製造方法の例もあった（特許文献１参照。）。
【０００７】
【特許文献１】特開２００２−１１０７０１号公報（第１頁−５頁、図４）
【０００８】
【発明が解決しようとする課題】
半導体装置の動作速度は、回路を構成しているトランジスタ等の素子の性能、即ち素子の寄生抵抗と寄生容量で決まる。上記した高濃度キャップ層も寄生抵抗を下げるための一手段ではあるが現状では１００Ω／□と高く、更に寄生抵抗を下げたいという課題がある。
【０００９】
また、特開２００２−１１０７０１号公報に記載の半導体装置の製造方法では、ゲート長をフォトリソグラフィの限界以下にまで短縮することができないという課題がある。
【００１０】
そこで、本発明の目的は、ソース・ドレイン領域の寄生抵抗を低くし、更にゲート長をフォトリソグラフィの限界以下にまで短縮可能な半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、基板上に化合物半導体からなるチャネル層及びバリア層が順次形成された電界効果トランジスタの製造方法であって、バリア層上に金属層を形成する工程と、金属層の上に絶縁層を形成する工程と、絶縁層と金属層の所定領域を除去しバリア層を露出させる工程と、基板を熱処理する工程と、露出されたバリア層と少なくとも一部でショットキー接合を形成するゲート電極を形成する工程とを有し、熱処理工程は、前記ショットキー接合が破壊される温度以上であることを特徴とする電界効果トランジスタの製造方法にある。
【００１２】
この様に金属層上に絶縁層を形成した後で、基板を熱処理することで、バリア層と金属層との極めて低抵抗なオーミック接続を形成することができるのである。
【００１３】
また、本発明の他の側面は、電界効果トランジスタにおいて、基板上に形成された第１の化合物半導体からなるチャネル層と、チャネル層の上に形成された第２の化合物半導体からなるバリア層と、バリア層の上に所定の距離離間して形成されたソース電極及びドレイン電極と、ソース電極及びドレイン電極の上に各々形成された絶縁層と、ソース電極と前記絶縁層との側壁に形成された絶縁層からなる第１のサイドウォールと、ドレイン電極と絶縁層との側壁に形成された絶縁層からなる第２のサイドウォールと、少なくとも第１及び第２のサイドウォールの間に形成され、バリア層とショットキー接合するゲート電極とを有し、ソース金属電極とドレイン金属電極とがバリア層とオーミック接続を有することを特徴とする電界効果トランジスタにある。
【００１４】
この様な構成としたことで、トランジスタのゲート長は第１のサイドウォールと第２のサイドウォールとの間隔によって決定され、サイドウォールの幅を制御することでゲート長を制御できる。従って、所定距離離間されたソース金属電極とドレイン金属電極との間隔が、フォトリソグラフィ法の最小限界寸法であった場合、サイドウォールによってフォトリソグラフィ法の最小限界寸法以下のゲート長を有するゲート電極を形成できる。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１６】
（第１の実施の形態例）
図１は、本発明の第１の実施の形態例を示す工程断面図（１）である。まず、図１（ａ）に示すとおり、サファイア（Ａｌ２Ｏ３）やシリコンカーバイト（ＳｉＣ）からなる基板、本実施の形態例ではサファイア基板１上に、例えばＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ：  ＭＯＣＶＤ）法で、ＧａＮ２を約２０００ｎｍ形成する。この時、ＧａＮは所謂エピタキシャル成長する。このＧａＮは、電子の供給を受けてチャネル層となる。その上に、同様にＭＯＣＶＤ法によってＡｌＧａＮ３を約３０ｎｍ形成する。このＡｌＧａＮもＧａＮ上にエピタキシャル成長して、チャネル層のＧａＮ層２に電子を供給する電子供給層又はバリア層となる。
【００１７】
次に、図１（ｂ）に示すとおり、ＡｌＧａＮ３上に金属薄膜４を形成する。この金属薄膜４は、例えばＴｉ（チタン）とＡｌ（アルミ）の２層膜であるが、他の金属からなる単層又は多層膜でもよい。本実施の形態例においては、Ｔｉを１ｎｍ、その上にＡｌを３０ｎｍ、蒸着法等により形成する。
【００１８】
次に、図１（ｃ）に示すとおり、Ａｌ上に絶縁膜５を形成する。本実施の形態例では、シリコン窒化膜５をＣＶＤ法等によって３０ｎｍ形成する。
【００１９】
図１（ｄ）に示すとおり、一部のシリコン窒化膜５をエッチング除去した後、ソース・ドレイン領域の引き出し電極６を形成する。形成方法は、例えば公知のリフトオフ法である。この引き出し電極６は、例えばＴｉ／Ａｌ／Ｔｉ／Ｐｔ／Ａｕからなる５層膜、Ｔｉ／Ａｌからなる２層膜、もしくはＡｌの単層膜である。
【００２０】
図２は、本発明の第１の実施の形態例を示す工程断面図（２）である。まず、図２（ａ）に示すとおり、図示しないレジストパターンをマスクに、シリコン窒化膜５と金属薄膜４とを部分的にエッチング除去して、開口部ａを形成する。シリコン窒化膜５は、フッ素系のＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ  ：  ＲＩＥ）によって、エッチングする。また、金属薄膜４はウエットエッチングによって除去する。本形態例においては、例えばＡｌのエッチングには、燐酸と酢酸との混合液を用い、Ｔｉのエッチングにはフッ化アンモニウム、硫酸、及び過酸化水素水の混合液を用いる。
【００２１】
次に、図２（ｂ）に示すとおり、シリコン酸化膜７をＣＶＤ法等で３０ｎｍ程度形成する。
その後、基板を例えばＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ  ：  ＲＴＡ  ）法等により、７００〜７３０℃で１分程度アニールする。
【００２２】
従来は、バリア層３の上部にソース／ドレイン電極を形成し、更にゲート電極を形成した後にソース／ドレインのオーミック接続を形成するためのアニールが行なわれる。しかし、本実施の形態例では、金属薄膜４の上部にシリコン酸化膜７を形成後に、オーミック接続を形成するためのアニールを行なう。
【００２３】
その理由は、７００℃を超えるような高温での熱処理を、ゲート電極形成後に行なうと、ゲート電極とバリア層とのショットキー接合が破壊されてしまうからである。従って、高温でのアニールはゲート電極形成前に行なわねばならない。
【００２４】
図３は、アニール温度と、コンタクト抵抗の関係を示す図である。このコンタクト抵抗は、ＧａＮ２からなる活性層と、金属薄膜４上に形成した電極との間の抵抗である。一例として、ＴｉとＡｌとの２層膜を形成し、膜厚とＴｉとＡｌの厚さを変えてコンタクト抵抗を測定した。アニールはＲＴＡ法を用い、各試料について６５０℃から８００℃まで２５℃おきに１分間の  アニールを行ない、その時のコンタクト抵抗を測定した。
【００２５】
図３（１）は、Ｔｉを１０ｎｍと、Ａｌを３０ｎｍ積層して形成し、アニール温度を変化させてコンタクト抵抗の値を測定したものである。この例では、高温になる程、コンタクト抵抗も減少しているが、最も抵抗が低い８００℃での抵抗値はほぼ２Ω／ｍｍである。
【００２６】
図３（２）は、Ｔｉの膜厚を図３（１）より薄い３ｎｍとし、Ａｌは３０ｎｍのまま積層して形成した例を示している。図３（１）と比較するとＴｉのみ薄くしたにも関わらず、コンタクト抵抗は測定温度範囲でかなり下がっている。コンタクト抵抗は、７５０℃で約１．５Ω／ｍｍである。また、８００℃に近づくにつれて若干の上昇傾向を見せる。
【００２７】
ここで、Ｔｉのみ薄くした場合とＡｌも同様に薄くした場合のコンタクト抵抗の比較を行なうため、図３（３）に示すとおり、Ｔｉは１ｎｍと図３（２）の１／３とし、Ａｌの膜厚を３ｎｍ、１０ｎｍ、３０ｎｍと変化させ、上記図３（１）、（２）と同様にアニールを行なった。結果はＡｌの膜厚にかかわらず同一のコンタクト抵抗値が測定された。また、その結果は測定した温度範囲で図３（１）、（２）よりも低い値を示した。Ｔｉが１ｎｍであると、７００〜７３０℃の範囲でアニールした時が最も低く、０．５Ω／ｍｍを下回っている。また、７５０℃を上回ると逆にコンタクト抵抗が上昇する傾向がある。よって、コンタクト抵抗を下げるのに、膜厚に応じた最適なアニールの温度範囲が存在することが考えられる。
【００２８】
以上の測定結果から、Ｔｉの薄膜化がコンタクト抵抗を下げるうえで、極めて重要であることが理解される。この理由についての詳細は、まだ明確にはなっていないが、金属薄膜４とバリア層であるＡｌＧａＮ３との間にオーミック接続を形成する中間層が介在しているためと推察される。
【００２９】
次に、図２（ｃ）に示すとおり、全面を異方性のドライエッチング等によって全面エッチングし、上記開口部ａ内にサイドウォール８を形成し、開口部ａを更に縮小した開口部ｂを形成する。ここで、開口部ａの幅が、フォトリソグラフィの限界寸法であれば、開口部ｂは、その限界以下の寸法にまで微細化することが可能である。この開口部ｂの幅は、サイドウォールの幅を変化させることで制御することが可能である。
【００３０】
次に、図２（ｄ）に示すとおり、開口部ｂに合わせてゲート電極９を、例えば公知のリフトオフ法等により形成し、ソース電極１０及びドレイン電極１１と共に電界効果トランジスタが形成される。
【００３１】
本実施の形態例では、ゲート電極９はＴ字形状をしており、下部の柱状部分はサイドウォール８で囲まれているので、空隙がなく耐リーク特性や耐腐食性に優れている。ゲート長は、フォトリソグラフィ法の限界寸法以下にまで短縮可能である。
【００３２】
（第２の実施の形態例）
図４は、本発明の第２の実施の形態例を示す工程断面図である。本実施の形態例では、第１の実施の形態例の図２（ａ）に至るまでの工程が同一であり説明が重複するので、図２（ａ）において、開口部ａが形成された後の工程を、図４（ａ）から説明する。
【００３３】
まず、図４（ａ）において、基板上にシリコン酸化膜１２をＣＶＤ法等で３０ｎｍ程度形成し、更にシリコン窒化膜１３をＣＶＤ法等で３０ｎｍ程度形成したところを示している。
【００３４】
この後、図４（ｂ）に示すとおり、シリコン酸化膜１２よりもシリコン窒化膜１３のエッチングが早く進行するエッチング方法を用いて全面をエッチングし、少なくとも開口部ａ内のシリコン酸化膜１２の側壁にシリコン窒化膜からなるサイドウォール１４を形成する。この時シリコン酸化膜のエッチング速度は緩やかなため、殆どエッチングされない。
【００３５】
次に、図４（ｃ）に示すとおり、フッ素系のウエットエッチングによって、シリコン酸化膜１２を除去する。この工程において、シリコン窒化膜５と同じくシリコン窒化膜からなるサイドウォール１４は、フッ素系のウエットエッチングでは、殆どエッチングされないため残る。
【００３６】
また、段差部では、シリコン酸化膜１２のアスペクト比が局所的に大きいために、シリコン酸化膜もサイドウォール１５として残る。
【００３７】
この工程で開口部ａは、図示したとおり、開口部ｃまで狭まる。そして、開口部ｃの底部にバリア層３が露出する。第１の実施の形態例においては、バリア層の露出をＲＩＥで行なうため、バリア層にエッチングによるダメージが残る危険性がある。しかし、本実施の形態例では、ウエットエッチングを用いているので、バリア層３にはエッチングによるダメージは殆どない。従って、良好なショットキー接合を有するゲート電極が形成可能である。
【００３８】
また、第１の実施の形態例同様にサイドウォール１４及び１５によって、フォトリソグラフィ法の限界寸法以下にまで、開口部ｃを狭めることが可能である。また、開口部ｃの幅は、サイドウォール１４及び１５の幅によって制御が可能である。
【００３９】
次に、図４（ｄ）に示すとおり、ゲート電極１６をリフトオフ法等によって形成し、ソース電極１７、ドレイン電極１８と共に電界効果トランジスタが形成される。
【００４０】
本実施の形態例をとることにより上記したバリア層へのエッチングによるダメージが減少するため、良好なショットキー接合が形成可能である。
【００４１】
また、第１及び第２の実施の形態例では、チャネル層にＧａＮ、バリア層にＡｌＧａＮを用い、更に金属層にＴｉとＡｌの積層膜を用いる例について説明したが、他の材料であってもよい。
【００４２】
例えば、チャネル層にＩｎＧａＡｓを用い、バリア層にＩｎＡｌＡｓを用い、更に金属層にＭｏかＴｉの単層膜、もしくはＭｏとＴｉの２層膜としてもよい。
【００４３】
また、チャネル層にＧａＡｓを用い、バリア層にＡｌＧａＡｓを用い、更に金属層にＮｉ等の金属の単層膜、もしくは他の金属との多層膜としてもよい。
【００４４】
以上、実施の形態例をまとめると以下の付記の通りである。
【００４５】
（付記１）基板上に化合物半導体からなるチャネル層及びバリア層が順次形成された電界効果トランジスタの製造方法であって、
前記バリア層上に金属層を形成する工程と、
前記金属層の上に第１の絶縁層を形成する工程と、
前記絶縁層と前記金属層の所定領域を除去し前記バリア層を露出させる工程と、
その後、基板上に第２の絶縁層を形成した後前記基板を熱処理する工程と、
前記露出されたバリア層と少なくとも一部でショットキー接合を形成するゲート電極を形成する工程とを有し、
前記熱処理工程は、前記ショットキー接合が破壊される温度以上であることを特徴とする電界効果トランジスタの製造方法。
【００４６】
（付記２）付記１において、
前記チャネル層がＧａＮであり、前記バリア層がＡｌＧａＮであり、前記金属層がＴｉとＡｌとの積層膜であり、前記熱処理が７００〜７３０℃で行なわれることを特徴とする電界効果トランジスタの製造方法。
【００４７】
（付記３）電界効果トランジスタにおいて、
基板上に形成された第１の化合物半導体からなるチャネル層と、
前記チャネル層の上に形成された第２の化合物半導体からなるバリア層と、
前記バリア層の上に所定の距離離間して形成されたソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の上に各々形成された絶縁層と、
前記ソース電極と前記絶縁層との側壁に形成された前記絶縁層からなる第１のサイドウォールと、
前記ドレイン電極と前記絶縁層との側壁に形成された前記絶縁層からなる第２のサイドウォールと、
少なくとも前記第１及び第２のサイドウォールの間に形成され、前記バリア層とショットキー接合するゲート電極とを有し、
前記ソース金属電極と前記ドレイン金属電極とが前記バリア層とオーミック接続を有することを特徴とする電界効果トランジスタ。
【００４８】
（付記４）付記３において、
前記第１の化合物半導体層がＧａＮであり、前記第２の化合物半導体層がＡｌＧａＮであり、更に前記ソース金属電極と前記ドレイン金属電極とがＴｉ膜かＡｌ膜の単層、もしくはＴｉとＡｌの２層膜からなることを特徴とする電界効果トランジスタ。
【００４９】
（付記５）付記３において、
前記第１の化合物半導体層がＩｎＧａＡｓであり、前記第２の化合物半導体層がＩｎＡｌＡｓであり、更に前記ソース金属電極と前記ドレイン金属電極とがＭｏ膜かＴｉ膜の単層、もしくはＭｏとＴｉの２層膜からなることを特徴とする電界効果トランジスタ。
【００５０】
（付記６）電界効果トランジスタの製造方法であって、
化合物半導体からなるチャネル層及びバリア層が順次形成され、更に前記バリア層の上に金属層及び第１の絶縁層からなる第１及び第２の積層体が所定距離隔てて形成された基板に対し、
前記第１及び第２の積層体と前記バリア層の所定領域上に第２の絶縁層を形成する工程と、
前記第２の絶縁層をエッチングして、前記第１の積層体と前記第２の積層体との側壁に当該第２の絶縁層からなるサイドウォールを形成する工程と、
少なくとも前記サイドウォールに挟まれた領域に前記バリア層とショットキー接合するゲート電極を形成する工程とを含むことを特徴とする電界効果トランジスタの製造方法。
【００５１】
（付記７）電界効果トランジスタの製造方法であって、
化合物半導体からなるチャネル層及びバリア層が順次形成され、更に前記バリア層の上に金属層及び第１の絶縁層からなる第１及び第２の積層体が所定距離隔てて形成された基板に対し、
前記第１及び第２の積層体と前記バリア層の所定領域上に第２の絶縁層を形成する工程と、
前記第２の絶縁層の上に第３の絶縁層を形成する工程と、
前記第３の絶縁層をエッチングして、少なくとも前記所定領域内の前記第２の絶縁層の側壁に当該第３の絶縁層からなるサイドウォールを形成する工程と、
前記第２の絶縁層をウエットエッチングして前記所定領域内の前記バリア層を露出する工程と、
前記露出したバリア層の少なくとも一部とショットキー接合するゲート電極を形成する工程とを含むことを特徴とする電界効果トランジスタの製造方法。
【００５２】
（付記８）付記６又は付記７において、
前記チャネル層がＧａＮであり、前記バリア層がＡｌＧａＮであり、更に前記金属層がＴｉ膜かＡｌ膜の単層膜、もしくはＴｉとＡｌからなる２層膜であること特徴とする電界効果トランジスタの製造方法。
【００５３】
（付記９）付記６又は付記７において、
前記チャネル層がＩｎＧａＡｓであり、前記バリア層がＩｎＡｌＡｓであり、更に前記金属層がＭｏかＴｉの単層膜、もしくはＭｏとＴｉの２層膜であることを特徴とする電界効果トランジスタの製造方法。
【００５４】
【発明の効果】
以上、本発明によれば、金属層上に絶縁層を形成した後で、基板を熱処理することで、バリア層と金属層との極めて低抵抗なオーミック接続を形成することができる。
【００５５】
また、電界効果トランジスタのゲート長をサイドウォールを利用して、フォトリソグラフィの限界寸法より更に短縮することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態例を示す工程断面図（１）である。
【図２】本発明の第１の実施の形態例を示す工程断面図（２）である。
【図３】アニール温度と、コンタクト抵抗の関係を示す図である。
【図４】本発明の第２の実施の形態例を示す工程断面図である。
【図５】従来のＨＥＭＴの一般的な構成を示す図である。
【符号の説明】
１  サファイア基板
２  ＧａＮ層
３  ＡｌＧａＮ層
４  金属薄膜
５，１３  シリコン窒化膜
６  引き出し電極
７，１２  シリコン酸化膜
８，１４，１５  サイドウォール
９，１６  ゲート電極
１０，１７  ソース電極
１１，１８  ドレイン電極
【図１】
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【図２】
2004288952.tif 000004
【図３】
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【図４】
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【図５】
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