(57)【要約】【課題】駆動電圧が低く、素子の微細化が可能であり、かつフラットバンド電圧シフト量が小さい半導体装置及びその製造方法を提供する。【解決手段】シリコン基板１０上に、自然酸化膜１３と酸化ハフニウム１４とにより構成されるゲート絶縁膜を形成する。この場合に、ゲート絶縁膜の酸化シリコン換算膜厚は１．５５〜１．７ｎｍとする。酸化ハフニウム膜１４は、例えばＭＯＣＶＤ法により、４５０〜６００℃の温度で形成する。その後、ゲート絶縁膜上にゲート電極１６を形成し、基板１０の表面にソース／ドレインとなる一対の高濃度不純物拡散領域１９を形成する。【選択図】  図４
2004221309.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する素子を備えた半導体装置において、
前記ゲート絶縁膜が少なくとも酸化ハフニウム膜を含んで構成され、かつ前記ゲート絶縁膜の酸化シリコン換算膜厚が１．５５乃至１．７ｎｍであることを特徴とする半導体装置。
【請求項２】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する素子を備えた半導体装置において、
前記ゲート絶縁膜が少なくとも酸化アルミニウム含有酸化ハフニウム膜を含んで構成され、かつ前記ゲート絶縁膜の酸化シリコン換算膜厚が１．２７乃至１．８６ｎｍであることを特徴とする半導体装置。
【請求項３】
半導体基板上に、４５０乃至６００℃の温度で酸化ハフニウムを堆積させて、酸化シリコン換算膜厚が１．５５乃至１．７ｎｍのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に導電体膜を形成する工程と、
前記導電体膜をパターニングしてゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を導入し不純物拡散領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に、４５０乃至６００℃の温度で酸化アルミニウム含有酸化ハフニウムを堆積させて、酸化シリコン換算膜厚が１．２７乃至１．８６ｎｍのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に導電体膜を形成する工程と、
前記導電体膜をパターニングしてゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を導入し不純物拡散領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ）構造の半導体素子を有する半導体装置及びその製造方法に関し、特にゲート絶縁膜又はトンネル絶縁膜に酸化ハフニウムを使用した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳ構造の半導体素子は、論理回路だけでなく、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）及びＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等のメモリ素子にも使用されている。これらの半導体素子では、半導体基板上に、ゲート絶縁膜又はトンネル絶縁膜を介してゲート電極が形成されている。
【０００３】
ＭＯＳＦＥＴ（ＭＯＳ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ）のゲート絶縁膜には、主に酸化シリコン（ＳｉＯ２  ）が使用されている。しかし、素子の微細化及び駆動電圧の低電圧化に伴ってゲート絶縁膜の厚さを薄くすることが要求されており、酸化シリコン膜では十分な絶縁性が維持できなくなってきている。特に、ＳｉＯ２  膜の厚さが３ｎｍ程度になると、トンネル効果によりゲート電極に多くのリーク電流が流れるようになる。
【０００４】
このため、近年、ＳｉＯ２  膜よりも誘電率が高い材料を使用してゲート絶縁膜を形成することが提案されている（例えば、特開２００１−２７４３７８号公報（特許文献１）、特開２００２−１８４７７３号公報（特許文献２））。
【０００５】
高誘電体材料を使用すると、実際のゲート絶縁膜の膜厚を、酸化シリコン換算膜厚（比誘電率を基に酸化シリコンに換算した膜厚）よりも厚くすることができ、トンネル効果によるリーク電流の発生を抑制することができる。高誘電体材料としては、例えば、ＺｒＯ２  、ＨｆＯ２  、ＴｉＯ２  、Ｔａ２  Ｏ５  及びＡｌ２  Ｏ５  等がある。これらの酸化物のうちＨｆＯ２  （酸化ハフニウム）は比較的安定性が高いことから、ゲート絶縁膜材料として最も適していると考えられている。
【０００６】
【特許文献１】
特開２００１−２７４３７８号公報
【特許文献２】
特開２００２−１８４７７３号公報
【非特許文献１】
Ｙ．Ｓ．  Ｌｉｎ，  Ｒ．  Ｐｕｔｈｅｎｋｏｖｉｌａｋａｍ，  ａｎｄ  Ｊ．  Ｐ．  Ｃｈａｎｇ，  Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．  ８１，  ２０４１  （２００２）．
【非特許文献２】
Ｈ．  Ｈａｒｒｉｓ，  Ｋ．  Ｃｈｏｉ，  Ｎ．  Ｍｅｈｔａ，  Ａ．  Ｃｈａｎｄｏｌｕ，  Ｎ．  Ｂｉｓｗａｓ，  Ｇ．  Ｋｉｐｓｈｉｄｚｅ，  Ｓ．  Ｎｉｋｉｓｈｉｎ，  Ｓ．  Ｇａｎｇｏｐａｄｈｙａｙ，  ａｎｄ  Ｈ．  Ｔｅｍｋｉｎ，  Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．  ８１，  １０６５  （２００２）．
【０００７】
【発明が解決しようとする課題】
しかしながら、酸化ハフニウムは比較的低温で結晶化しやすく、バルクの状態では正の固定電荷を有するという特性がある。このため、ゲート絶縁膜に酸化ハフニウムを使用すると、負のフラットバンド電圧シフトの増大を招き、トランジスタ特性が変化することが知られている（例えば、  Ｙ．Ｓ．  Ｌｉｎ，  Ｒ．  Ｐｕｔｈｅｎｋｏｖｉｌａｋａｍ，  ａｎｄ  Ｊ．  Ｐ．  Ｃｈａｎｇ，  Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．  ８１，  ２０４１  （２００２）．（非特許文献１）、Ｈ．  Ｈａｒｒｉｓ，  Ｋ．  Ｃｈｏｉ，  Ｎ．  Ｍｅｈｔａ，  Ａ．  Ｃｈａｎｄｏｌｕ，  Ｎ．  Ｂｉｓｗａｓ，  Ｇ．  Ｋｉｐｓｈｉｄｚｅ，  Ｓ．Ｎｉｋｉｓｈｉｎ，  Ｓ．  Ｇａｎｇｏｐａｄｈｙａｙ，  ａｎｄ  Ｈ．  Ｔｅｍｋｉｎ，  Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．  ８１，  １０６５  （２００２）．  （非特許文献２））。
【０００８】
以上から、本発明の目的は、駆動電圧が低く、素子の微細化が可能であり、かつフラットバンド電圧シフト量が小さい半導体装置及びその製造方法を提供することである。
【０００９】
【課題を解決するための手段】
上記した課題は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する素子を備えた半導体装置において、前記ゲート絶縁膜が少なくとも酸化ハフニウム膜を含んで構成され、かつ前記ゲート絶縁膜の酸化シリコン換算膜厚が１．５５乃至１．７ｎｍであることを特徴とする半導体装置により解決する。
【００１０】
フラットバンド電圧シフト量は、ゲート絶縁膜の材質と膜厚とに関係する。本発明においては、ゲート絶縁膜を酸化ハフニウムにより形成し、かつゲート絶縁膜の酸化シリコン換算膜厚を１．５５〜１．７ｎｍに限定しているので、フラットバンド電圧のシフト量を５０ｍＶの範囲内に抑えることができる。これにより、駆動電圧が低く、素子の微細化が可能であり、かつフラットバンド電圧シフト量が小さい半導体装置が得られる。
【００１１】
なお、通常、半導体基板の表面には極めて薄い自然酸化膜が形成されている。本発明においては、ゲート絶縁膜が自然酸化膜と酸化ハフニウム膜とにより構成されていてもよい。但し、この場合も、ゲート絶縁膜の酸化シリコン換算膜厚を１．５５〜１．７ｎｍとすることが必要である。
【００１２】
上記した課題は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する素子を備えた半導体装置において、前記ゲート絶縁膜が少なくとも酸化アルミニウム含有酸化ハフニウム膜を含んで構成され、かつ前記ゲート絶縁膜の酸化シリコン換算膜厚が１．２７乃至１．８６ｎｍであることを特徴とする半導体装置により解決する。
【００１３】
本発明においては、ゲート絶縁膜を酸化アルミニウム含有酸化ハフニウム（以下、ＡｌＨｆＯともいう）により形成し、かつゲート絶縁膜の酸化シリコン換算膜厚を１．２７〜１．８６ｎｍに限定しているので、フラットバンド電圧のシフト量を５０ｍＶの範囲内に抑えることができる。これにより、駆動電圧が低く、素子の微細化が可能であり、かつフラットバンド電圧シフト量が小さい半導体装置が得られる。
【００１４】
本発明においては、ゲート絶縁膜が自然酸化膜と酸化アルミニウム含有酸化ハフニウム膜とにより構成されていてもよい。但し、この場合も、ゲート絶縁膜の酸化シリコン換算膜厚を１．２７〜１．８６ｎｍとすることが必要である。
【００１５】
上記した課題は、半導体基板上に、４５０乃至６００℃の温度で酸化ハフニウムを堆積させて、酸化シリコン換算膜厚が１．５５乃至１．７ｎｍのゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に導電体膜を形成する工程と、前記導電体膜をパターニングしてゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板に不純物を導入し不純物拡散領域を形成する工程とを有することを特徴とする半導体装置の製造方法により解決する。
【００１６】
本発明においては、半導体基板上に、４５０〜６００℃の温度で酸化ハフニウムを堆積させて、酸化シリコン換算膜厚が１．２７〜１．８６ｎｍのゲート絶縁膜を形成する。酸化ハフニウム堆積時の温度が４５０℃未満であると、酸化ハフニウムの成長速度が著しく低下する。また、酸化ハフニウム堆積時の温度が６００℃を超えると、酸化ハフニウムが結晶化してリーク電流が多くなる。このため、酸化ハフニウム堆積時の温度は４５０〜６００℃とすることが必要である。
【００１７】
その後、ゲート絶縁膜上に導電体膜を形成し、該導電体膜をパターニングしてゲート電極を形成する。そして、ゲート電極をマスクとして半導体基板に不純物を導入し、不純物拡散領域を形成する。このようにして、微細化が可能であり、駆動電圧が低くかつフラットバンド電圧シフト量が小さい半導体装置を製造することができる。
【００１８】
上記した課題は、半導体基板上に、４５０乃至６００℃の温度で酸化アルミニウム含有酸化ハフニウムを堆積させて、酸化シリコン換算膜厚が１．２７乃至１．８６ｎｍのゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に導電体膜を形成する工程と、前記導電体膜をパターニングしてゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板に不純物を導入し不純物拡散領域を形成する工程とを有することを特徴とする半導体装置の製造方法により解決する。
【００１９】
本発明においては、半導体基板上に、４５０〜６００℃の温度でＡｌＨｆＯを堆積させて、酸化シリコン換算膜厚が１．２７乃至１．８６ｎｍのゲート絶縁膜を形成する。ＡｌＨｆＯの堆積時の温度が４５０℃未満であると、ＡｌＨｆＯの成長速度が著しく低下する。また、ＡｌＨｆＯ堆積時の温度が６００℃を超えると、酸化ハフニウムが結晶化してリーク電流が多くなる。このため、ＡｌＨｆＯ堆積時の温度は４５０〜６００℃とすることが必要である。
【００２０】
その後、ゲート絶縁膜上に導電体膜を形成し、該導電体膜をパターニングしてゲート電極を形成する。そして、ゲート電極をマスクとして半導体基板に不純物を導入し、不純物拡散領域を形成する。このようにして、微細化が可能であり、駆動電圧が低くかつフラットバンド電圧シフト量が小さい半導体装置を製造することができる。
【００２１】
【発明の実施の形態】
以下、本発明について、更に詳細に説明する。
【００２２】
本願発明者等は、酸化ハフニウムを用いたゲート絶縁膜を有するＭＯＳＦＥＴについて、ゲート絶縁膜の厚さ（酸化シリコン換算膜厚：ＥＯＴ）とフラットバンド電圧のシフト量との関係を調べた。
【００２３】
図１は、横軸に酸化シリコン換算膜厚（ＥＯＴ）をとり、縦軸にフラットバンド電圧シフト量ΔＶＦＢをとって、両者の関係を示す図である。但し、シリコン基板と酸化ハフニウム膜との間には厚さが約１ｎｍの自然酸化膜（ＳｉＯ２  膜）が形成されている。この図１から、フラットバンド電圧シフト量ΔＶＦＢを±５０ｍＶ以内にするためには、ゲート絶縁膜の酸化シリコン換算膜厚を１．５５〜１．７ｎｍの範囲内とすることが必要であると判断した。
【００２４】
ゲート絶縁膜の熱的安定性を増大させるために、酸化ハフニウム中に酸化アルミニウムを含有させることがある。本願発明者等は、酸化アルミニウム含有酸化ハフニウム（ＡｌＨｆＯ）を用いたゲート絶縁膜を有するＭＯＳＦＥＴについても、ゲート絶縁膜の厚さとフラットバンド電圧のシフト量との関係を調べた。
【００２５】
図２は、横軸に酸化シリコン換算膜厚（ＥＯＴ）をとり、縦軸にフラットバンド電圧シフト量ΔＶＦＢをとって両者の関係を示す図である。但し、シリコン基板とＡｌＨｆＯ膜との間には、厚さが約１ｎｍの自然酸化膜（ＳｉＯ２  膜）が形成されている。この図２から、フラットバンド電圧シフト量ΔＶＦＢを±５０ｍＶ以内にするためには、ゲート絶縁膜の酸化シリコン換算膜厚を１．２７〜１．８６ｎｍの範囲内とすることが必要であると判断した。
【００２６】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２７】
（第１の実施の形態）
図３，図４は、本発明の第１の実施の形態の半導体装置の製造方法を工程順に示す断面図である。なお、本実施の形態は、ゲート絶縁膜を酸化ハフニウム（ＨｆＯ２  ）で形成した例を示している。
【００２８】
まず、図３（ａ）に示すように、表面の面方位が（１００）のｎ型シリコン基板１０を用意する。そして、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法によりシリコン基板１０の所定の領域を選択酸化して、素子分離膜１１を形成する。なお、素子分離膜１１はシャロートレンチ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法により形成してもよい。シャロートレンチ法では、基板１０の所定の領域に溝を形成し、溝内にＳｉＯ２  等の絶縁物を埋め込んで素子分離膜とする。
【００２９】
次に、シリコン基板１０の表面を熱酸化して犠牲酸化膜（図示せず）を形成する。そして、犠牲酸化膜を介してシリコン基板１０に例えばボロン（Ｂ）等のｐ型不純物を選択的に注入し、ｐウエル領域１２を形成する。なお、ｎウエル領域を形成する場合は、砒素（Ａｓ）等のｎ型不純物をシリコン基板１０に選択注入する。
【００３０】
次に、濃度が０．５％のＨＦ水溶液で犠牲酸化膜を除去した後、ＨＣｌとＨ２  Ｏ２  とにより基板１０の表面処理をする。これにより、基板１０の表面が清浄化され、表面に厚さが１ｎｍ程度の自然酸化膜（酸化シリコン膜）１３が形成される。なお、本願において自然酸化膜１３は必ずしも必要ではないが、通常の工程ではシリコン基板の表面に自然酸化膜が必然的に形成される。この場合、特に自然酸化膜を除去する必要はない。
【００３１】
次に、シリコン基板１０をＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）装置内に入れ、圧力を６５Ｐａ、温度を５００℃に保ち、Ｏ２  ガス及びＨｆ（ｔ−ＯＣ４  Ｈ９  ）４  を原料にして、基板１０の上側全面に酸化ハフニウム膜１４を形成する。この場合、自然酸化膜１３と酸化ハフニウム膜１４との合計の膜厚（自然酸化膜がないときは酸化ハフニウム膜のみの膜厚）が、酸化シリコン換算膜厚で１．５５〜１．７ｎｍとすることが必要である。
【００３２】
このようにして高誘電率（Ｈｉｇｈ−Ｋ）膜を形成した後、膜質を改善するために、Ｎ２  ガス中で温度が８００℃、３０秒の熱処理を施す。その後、ＣＶＤ法により酸化ハフニウム膜１４の上にポリシリコン膜１５を６１０℃の温度で１００〜２００ｎｍの厚さに形成する。
【００３３】
次に、図３（ｂ）に示すように、フォトリソグラフィ法によりポリシリコン膜１５、酸化ハフニウム膜１４及び自然酸化膜１３をパターニングする。これにより、ポリシリコンからなるゲート電極１６が形成される。
【００３４】
その後、ゲート電極１６をマスクとして基板１０の表面にｎ型不純物を低エネルギーかつ低濃度にイオン注入して、低濃度不純物拡散領域１７を形成する。
【００３５】
次に、図４（ａ）に示すように、シリコン基板１０の上側全面にＳｉＯ２  等の絶縁膜を形成し、その後異方性エッチングを施して、ゲート電極１６の両側にそれぞれサイドウォール１８を形成する。その後、ゲート電極１６及びサイドウォール１８をマスクとしてシリコン基板１０の表面にｎ型不純物を高濃度に導入して、ソース／ドレインとなる一対の高濃度不純物拡散領域１９を形成する。
【００３６】
次に、高濃度不純物拡散領域１９の表面及びゲート電極１６の上面を露出させる。そして、基板１０の上側全面にＴｉ等の高融点金属膜を形成した後に熱処理を施して、図４（ｂ）に示すように、シリサイド膜２０を形成する。その後、金属原子と反応していないシリコンを除去する。
【００３７】
次いで、シリコン基板１０の上側全面にＳｉＯ２  等の不純物を堆積して層間絶縁膜２１を形成する。その後、フォトリソグラフィ法により、層間絶縁膜２１の表面から高濃度不純物拡散領域１９上のシリサイド膜２０及びゲート電極１６上のシリサイド膜２０に到達するコンタクトホールをそれそれ形成する。そして、基板１０の上側全面に金属膜を形成するとともに、コンタクトホールを金属により埋め込む。その後、フォトリソグラフィ法により金属膜をパターニングして、配線２２を形成する。このようにして、自然酸化膜１３及び酸化ハフニウム膜１４をゲート絶縁膜とする半導体素子（ＭＯＳＦＥＴ）が完成する。
【００３８】
上述した方法によりＭＯＳＦＥＴを形成し、ゲート電極と一方の高濃度不純物拡散領域とを電気的に接続してＭＯＳダイオードとした。そして、このＭＯＳダイオードを用いてＣＶ（容量−電圧）測定を行い、フラットバンド電圧シフトΔＶＦＢを評価した。その結果、本実施の形態により製造した半導体素子は、フラットバンド電圧シフトΔＶＦＢが５０ｍＶ以下であることが確認された。
【００３９】
（第２の実施の形態）
図５，図６は、本発明の第２の実施の形態の半導体装置の製造方法を工程順に示す断面図である。本実施の形態が第１の実施の形態と異なる点は、ゲート絶縁膜にＡｌＨｆＯ（酸化アルミニウム含有酸化ハフニウム）を使用したことにある。図５，図６において、図３，図４と同一物には同一符号を付している。
【００４０】
まず、図５（ａ）に示すように、第１の実施の形態と同様にしてシリコン基板１０に素子分離膜１１及びウエル領域１２を形成する。また、シリコン基板１０の表面に、厚さが約１ｎｍの自然酸化膜１３を形成する。但し、本実施の形態においても、自然酸化膜１３は必ずしも必要ではない。
【００４１】
次に、シリコン基板１０をＭＯＣＶＤ装置内に入れ、圧力を６５Ｐａ、温度を５００℃に保ち、Ｏ２  ガス、Ｈｆ（ｔ−ＯＣ４  Ｈ９  ）４  及びＡｌ（ｔ−Ｃ４  Ｈ９  ）３  を原料にして、ＡｌＨｆＯ膜２４を形成する。この場合、ＡｌＨｆＯ膜２４中の酸化アルミニウム含有量は２０％程度とすることが好ましい。また、自然酸化膜１３とＡｌＨｆＯ膜２４との合計の膜厚（自然酸化膜がないときはＡｌＨｆＯ膜のみの膜厚）が、酸化シリコン換算膜厚で１．２７〜１．８６ｎｍとすることが必要である。
【００４２】
その後、Ｎ２  ガス中で温度が８００℃、３０秒の熱処理を施した後、ＣＶＤ法によりＡｌＨｆＯ膜２４の上にポリシリコン膜１５を６１０℃の温度で１００〜２００ｎｍの厚さに形成する。
【００４３】
次に、図５（ｂ）に示すように、フォトリソグラフィ法によりポリシリコン膜１５、ＡｌＨｆＯ膜２４及び自然酸化膜１３をパターニングする。これにより、ポリシリコンからなるゲート電極１６が形成される。
【００４４】
その後、ゲート電極１６をマスクとして基板１０の表面にｎ型不純物を低エネルギーかつ低濃度にイオン注入して、低濃度不純物拡散領域１７を形成する。
【００４５】
次に、図６（ａ）に示すように、シリコン基板１０の上側全面にＳｉＯ２  等の絶縁膜を形成し、その後異方性エッチングを施して、ゲート電極１６の両側にそれぞれサイドウォール１８を形成する。その後、ゲート電極１６及びサイドウォール１８をマスクとしてシリコン基板１０の表面にｎ型不純物を高濃度に導入して、ソース／ドレインとなる一対の高濃度不純物拡散領域１９を形成する。
【００４６】
次に、高濃度不純物拡散領域１９の表面及びゲート電極１６の上面を露出させた後、基板１０の上側全面にＴｉ等の高融点金属膜を形成し、熱処理を施して、図６（ｂ）に示すように、シリサイド膜２０を形成する。その後、金属原子と反応していないシリコンを除去する。
【００４７】
次いで、シリコン基板１０の上側全面にＳｉＯ２  等の不純物を堆積して層間絶縁膜２１を形成する。その後、フォトリソグラフィ法により、層間絶縁膜２１の表面から高濃度不純物拡散領域１９上のシリサイド膜２０及びゲート電極１６上のシリサイド膜２０に到達するコンタクトホールをそれそれ形成する。そして、基板１０の上側全面に金属膜を形成するとともに、コンタクトホールを金属により埋め込む。その後、フォトリソグラフィ法により金属膜をパターニングして、配線２２を形成する。このようにして、自然酸化膜１３及びＡｌＨｆＯ膜２４をゲート絶縁膜とする半導体素子（ＭＯＳＦＥＴ）が完成する。
【００４８】
上述した方法によりＭＯＳＦＥＴを形成し、ゲート電極と一方の高濃度不純物拡散領域とを電気的に接続してＭＯＳダイオードとした。そして、このＭＯＳダイオードを用いてＣＶ（容量−電圧）測定を行い、フラットバンド電圧シフトΔＶＦＢを評価した。その結果、本実施の形態により製造した半導体素子は、フラットバンド電圧シフトΔＶＦＢが５０ｍＶ以下であることが確認された。
【００４９】
（付記１）半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する素子を備えた半導体装置において、前記ゲート絶縁膜が少なくとも酸化ハフニウム膜を含んで構成され、かつ前記ゲート絶縁膜の酸化シリコン換算膜厚が１．５５乃至１．７ｎｍであることを特徴とする半導体装置。
【００５０】
（付記２）前記ゲート絶縁膜が、前記半導体基板の表面の自然酸化膜と、前記自然酸化膜上の酸化ハフニウム膜とからなることを特徴とする付記１に記載の半導体装置。
【００５１】
（付記３）半導体基板上にゲート絶縁膜を介して形成されたゲート電極を有する素子を備えた半導体装置において、前記ゲート絶縁膜が少なくとも酸化アルミニウム含有酸化ハフニウム膜を含んで構成され、かつ前記ゲート絶縁膜の酸化シリコン換算膜厚が１．２７乃至１．８６ｎｍであることを特徴とする半導体装置。
【００５２】
（付記４）前記ゲート絶縁膜が、前記半導体基板の表面の自然酸化膜と、前記自然酸化膜上の酸化アルミニウム含有酸化ハフニウム膜とからなることを特徴とする付記３に記載の半導体装置。
【００５３】
（付記５）半導体基板上に、４５０乃至６００℃の温度で酸化ハフニウムを堆積させて、酸化シリコン換算膜厚が１．５５乃至１．７ｎｍのゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に導電体膜を形成する工程と、前記導電体膜をパターニングしてゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板に不純物を導入し不純物拡散領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【００５４】
（付記６）半導体基板上に、４５０乃至６００℃の温度で酸化アルミニウム含有酸化ハフニウムを堆積させて、酸化シリコン換算膜厚が１．２７乃至１．８６ｎｍのゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に導電体膜を形成する工程と、前記導電体膜をパターニングしてゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板に不純物を導入し不純物拡散領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【００５５】
【発明の効果】
以上説明したように、本発明によれば、酸化ハフニウム又は酸化アルミニウム含有酸化ハフニウムを用いてゲート絶縁膜を形成し、かつゲート絶縁膜の酸化シリコン換算膜厚を所定の範囲に限定したので、駆動電圧が低く、素子の微細化が可能であり、かつフラットバンド電圧シフト量が小さい半導体装置を得ることができる。
【図面の簡単な説明】
【図１】図１は、酸化ハフニウム膜と自然酸化膜とにより構成されるゲート絶縁膜の酸化シリコン換算膜厚とフラットバンド電圧シフト量ΔＶＦＢとの関係を示す図である。
【図２】図２は、酸化アルミニウム含有酸化ハフニウム膜と自然酸化膜とにより構成されるゲート絶縁膜の酸化シリコン換算膜厚とフラットバンド電圧シフト量ΔＶＦＢとの関係を示す図である。
【図３】図３は、本発明の第１の実施の形態の半導体装置の製造方法を工程順に示す断面図（その１）である。
【図４】図４は、本発明の第１の実施の形態の半導体装置の製造方法を工程順に示す断面図（その２）である。
【図５】図５は、本発明の第２の実施の形態の半導体装置の製造方法を工程順に示す断面図（その１）である。
【図６】図６は、本発明の第２の実施の形態の半導体装置の製造方法を工程順に示す断面図（その２）である。
【符号の説明】
１０…シリコン基板、
１１…素子分離膜、
１３…自然酸化膜、
１４…酸化ハフニウム膜、
１５…ポリシリコン膜、
１６…ゲート絶縁膜、
１９…高濃度不純物拡散領域、
２１…層間絶縁膜、
２２…配線、
２４…ＡｌＨｆＯ膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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