(57)【要約】【課題】サリサイドプロセスが必要、及び不要なＭＯＳＦＥＴが混在する高信頼性の半導体装置の製造方法及び半導体製造装置を提供する。【解決手段】半導体基板上にサリサイドプロセスを必要としないＭＯＳＦＥＴの領域に選択的に保護膜１７を形成する。保護膜１７はＴＥＯＳ酸化膜、いわゆる層間絶縁膜と同等の膜である。この保護膜１７形成する前に、サブオキサイド除去のための第１の不要膜除去工程が実施される。また、保護膜１７を形成した後も第２の不要膜除去工程が実施される。ここでは、両者とも希フッ酸溶液を用いたウェットエッチング処理が実施される。その後、シリサイド化に寄与する第１の金属膜１８を堆積する。【選択図】    図１
2004288700.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜、ポリシリコン層でなるゲート電極側部に絶縁膜スペーサー及び前記半導体基板表面のソース／ドレイン領域を配し、それぞれ前記ゲート電極及びソース／ドレイン領域上を自己整合的にシリサイド化する第１ＭＯＳ型素子と前記シリサイド化を不要とする第２ＭＯＳ型素子が混在する半導体装置の製造方法であって、
前記第１ＭＯＳ型素子及び前記第２ＭＯＳ型素子に関する前記ゲート絶縁膜、前記ゲート電極及び前記ソース／ドレイン領域を形成する工程と、
前記半導体基板上に対する第１の不要膜除去工程と、
前記半導体基板上に対し前記第２ＭＯＳ型素子の領域を覆う保護膜を形成する工程と、
前記半導体基板上に対する第２の不要膜除去工程と、
前記半導体基板の主面全面にシリサイド化のためのシリサイド用金属膜を成膜する工程と、
シリサイド層を有する前記第１ＭＯＳ型素子及び前記シリサイド層の形成を防止した前記第２ＭＯＳ型素子を形成する工程と、を具備したことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の不要膜除去工程及び第２の不要膜除去工程は共に少なくとも希フッ酸溶液を用いたウェットエッチング処理を含み、前記第１の不要膜除去工程により少なくともシリコンの含有量が自然酸化膜の化学量論的組成よりも多い酸化物を除去することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の不要膜除去工程及び第２の不要膜除去工程は共に少なくとも希フッ酸溶液を用いたウェットエッチング処理を含み、前記第１の不要膜除去工程は前記第２の不要膜除去工程より長時間要することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１の不要膜除去工程は前記希フッ酸溶液を用いる前処理としてオゾン水酸化処理を経ることを特徴とする請求項２または３記載の半導体装置の製造方法。
【請求項５】
前記第１の不要膜除去工程は少なくともアンモニア−過酸化水素の混合溶液を用いたウェットエッチング処理を含み、前記第２の不要膜除去工程は少なくとも希フッ酸溶液を用いたウェットエッチング処理を含み、前記第１の不要膜除去工程により少なくともシリコンの含有量が自然酸化膜の化学量論的組成よりも多い酸化物を除去することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記第１の不要膜除去工程は少なくとも化学的なドライエッチング処理を含み、前記第２の不要膜除去工程は少なくとも希フッ酸溶液を用いたウェットエッチング処理を含み、前記第１の不要膜除去工程により少なくともシリコンの含有量が自然酸化膜の化学量論的組成よりも多い酸化物を除去することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記保護膜は層間絶縁膜と同等の膜を選択的に形成して得ることを特徴とする請求項１〜６いずれか一つに記載の半導体装置の製造方法。
【請求項８】
前記請求項１〜７いずれかに記載の半導体装置の製造方法を用いて形成されたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、より微細化された半導体素子、特にゲート、ソース／ドレイン表面を自己整合的にシリサイド化するＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ）型素子とシリサイド化を不要とするＭＯＳ型素子を含んだ、半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
微細化、高速化が要求される近年の半導体集積回路では、ＭＯＳ型素子、いわゆるＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）の微細化、高速化は必須条件である。ＭＯＳＦＥＴでは、ソース／ドレイン拡散層及びポリシリコンゲート電極上部を自己整合的にシリサイド化する、いわゆるサリサイドプロセス（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄａｔｉｏｎ  ：ＳＡＬＩＣＩＤＥ）が用いられる。これにより、素子の寄生抵抗を低減する。
【０００３】
サリサイドプロセスは、次のように実現される。ＭＯＳＦＥＴのポリシリコンゲート電極の両側はＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）構造、すなわちソース／ドレインのエクステンション領域を形成するためのスペーサ（サイドウォール）が設けられる。そこでゲート電極上部のシリサイド化に伴い、スペーサが分離領域になりソース／ドレインのＳｉ基板上にも自己整合的にシリサイド用金属薄膜形成→シリサイド化→低抵抗シリサイド層形成が可能である。このようなサリサイドプロセスは、低抵抗化、性能向上を図るＭＯＳＦＥＴとして周知技術である。
【０００４】
一方、半導体集積回路中、設計の関係上サリサイドプロセスを必要としないＭＯＳＦＥＴも混在する。このようなＭＯＳＦＥＴ形成領域は、シリサイド用金属薄膜が基板全面に形成される前に保護膜で覆う工程を有する。保護膜はＴＥＯＳ（ｔｅｔｏｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）酸化膜、いわゆる層間絶縁膜と同等の膜を用いる。
【０００５】
【発明が解決しようとする課題】
シリコン半導体基板において、ＭＯＳＦＥＴのソース／ドレイン領域表層部には自然酸化膜の成長が懸念される。この自然酸化膜とソース／ドレイン領域の界面にはシリコンの含有量が自然酸化膜の化学量論的組成よりも多い不均一な酸化物が介在する。これはサブオキサイドと呼ばれ、自然酸化膜と同様に不要な膜である。
【０００６】
サリサイドプロセスでは、シリサイド用金属薄膜を形成する前に自然酸化膜及びサブオキサイドの除去は重要である。自然酸化膜及びサブオキサイドは希フッ酸溶液によるウェットエッチング処理を経ることにより除去する。しかし、サブオキサイドは自然酸化膜より強固であるため除去には相当の時間を要する。サブオキサイド除去のためウェットエッチング量を増やすと、上記サリサイドプロセスを必要としないＭＯＳＦＥＴ領域を覆っている保護膜もエッチングされる問題がある。最悪、保護膜は消失してしまい、上記サリサイドプロセスを必要としないＭＯＳＦＥＴの機能を損なう恐れがある。
【０００７】
本発明は上記のような事情を考慮してなされたもので、サリサイドプロセスが必要、及び不要なＭＯＳＦＥＴが混在する高信頼性の半導体装置の製造方法及び半導体装置を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜、ポリシリコン層でなるゲート電極側部に絶縁膜スペーサー及び前記半導体基板表面のソース／ドレイン領域を配し、それぞれ前記ゲート電極及びソース／ドレイン領域上を自己整合的にシリサイド化する第１ＭＯＳ型素子と前記シリサイド化を不要とする第２ＭＯＳ型素子が混在する半導体装置の製造方法であって、前記第１ＭＯＳ型素子及び前記第２ＭＯＳ型素子に関する前記ゲート絶縁膜、前記ゲート電極及び前記ソース／ドレイン領域を形成する工程と、前記半導体基板上に対する第１の不要膜除去工程と、前記半導体基板上に対し前記第２ＭＯＳ型素子の領域を覆う保護膜を形成する工程と、前記半導体基板上に対する第２の不要膜除去工程と、前記半導体基板の主面全面にシリサイド化のためのシリサイド用金属膜を成膜する工程と、シリサイド層を有する前記第１ＭＯＳ型素子及び前記シリサイド層の形成を防止した前記第２ＭＯＳ型素子を形成する工程と、を具備したことを特徴とする。
【０００９】
上記本発明に係る半導体装置の製造方法によれば、保護膜を形成する工程の前後に、第１の不要膜除去工程及び第２の不要膜除去工程を導入する。不要膜除去工程を分けて導入することにより、保護膜へのダメージを軽減しつつ、確実に不要膜を除去する。サリサイド必要及び不要のＭＯＳ型素子の信頼性向上、歩留りの向上に寄与する。
【００１０】
また、本発明に係る半導体装置の製造方法において、好ましい実施態様として次のような特徴を有する。
前記第１の不要膜除去工程及び第２の不要膜除去工程は共に少なくとも希フッ酸溶液を用いたウェットエッチング処理を含み、前記第１の不要膜除去工程により少なくともシリコンの含有量が自然酸化膜の化学量論的組成よりも多い酸化物を除去することを特徴とする。
前記第１の不要膜除去工程及び第２の不要膜除去工程は共に少なくとも希フッ酸溶液を用いたウェットエッチング処理を含み、前記第１の不要膜除去工程は前記第２の不要膜除去工程より長時間要することを特徴とする。
各々いずれか上述の前記第１の不要膜除去工程は前記希フッ酸溶液を用いる前処理としてオゾン水酸化処理を経ることを特徴とする。
前記第１の不要膜除去工程は少なくともアンモニア−過酸化水素の混合溶液を用いたウェットエッチング処理を含み、前記第２の不要膜除去工程は少なくとも希フッ酸溶液を用いたウェットエッチング処理を含み、前記第１の不要膜除去工程により少なくともシリコンの含有量が自然酸化膜の化学量論的組成よりも多い酸化物を除去することを特徴とする。
前記第１の不要膜除去工程は少なくとも化学的なドライエッチング処理を含み、前記第２の不要膜除去工程は少なくとも希フッ酸溶液を用いたウェットエッチング処理を含み、前記第１の不要膜除去工程により少なくともシリコンの含有量が自然酸化膜の化学量論的組成よりも多い酸化物を除去することを特徴とする。
上述のいずれかにおいて、前記保護膜は層間絶縁膜と同等の膜を選択的に形成して得ることを特徴とする。
【００１１】
さらに、本発明に係る半導体装置は、上述したいずれかの特徴を有する半導体装置の製造方法を用いて形成されたことを特徴とする。サリサイド必要及び不要のＭＯＳ型素子の信頼性向上、歩留りの向上に寄与する。
【００１２】
【発明の実施の形態】
図１（ａ）〜（ｆ）は、それぞれ本発明の一実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。
まず、図１（ａ）に示すように、所定の不純物濃度で構成されるシリコン基板１１上の素子領域に、ゲート酸化膜１２、ポリシリコン層を順次形成してゲート電極１３をパターニングする。その後、ゲート電極１３を後酸化（熱酸化）し、ゲート電極１３の領域をマスクに、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）構造いわゆるエクステンション領域のためのソース／ドレインの低濃度領域１４を不純物イオン注入により形成する。
【００１３】
次に、ＣＶＤ法によりゲート電極１３上を覆うように絶縁膜、例えばシリコン酸化膜を堆積し、異方性のドライエッチングを実施することによりシリコン酸化膜のサイドウォール１５を形成する。次に、ゲート電極１３の領域及びサイドウォール１５をマスクにしてソース／ドレインの高濃度領域１６を不純物イオン注入により形成する。これによりＭＯＳ素子Ｍ１，Ｍ２が構成される。
【００１４】
次に、図１（ｂ）に示すように、サブオキサイド除去のための第１の不要膜除去工程が実施される。ここでは、希フッ酸溶液（ＤＨＦ）を用いたウェットエッチング処理が実施される。熱酸化膜換算でだいたい１０ｎｍ程度エッチングされる時間で処理終了とする。これにより、自然酸化膜はもとより、サブオキサイドまで除去される。
【００１５】
次に、図１（ｃ）に示すように、サリサイドプロセスを必要としないＭＯＳＦＥＴの領域に選択的に保護膜１７を形成する。保護膜１７はＴＥＯＳ酸化膜、いわゆる層間絶縁膜と同等の膜であり、フォトリソグラフィ工程、エッチング工程を経てパターニングされる。
【００１６】
次に、図１（ｄ）に示すように、保護膜１７を形成した後の第２の不要膜除去工程が実施される。ここでは、再び希フッ酸溶液を用いたウェットエッチング処理が実施される。熱酸化膜換算でだいたい２．５〜３．５ｎｍ程度エッチングされる時間で処理終了とする。これにより、自然酸化膜が除去される。サブオキサイドは、その大部分がサイドウォール１５形成時のドライエッチング、あるいはソース／ドレインの高濃度領域１６形成時の不純物イオン注入によるダメージに起因するので、ここではほとんど形成されていない。保護膜１７もある程度エッチングされるが、その後の工程に支障はない。
【００１７】
次に、図１（ｅ）に示すように、所定領域に保護膜１７を有したまま、ゲート電極１３上部及びソース／ドレインの高濃度領域１６を覆うように、全面にシリサイド化に寄与する第１の金属膜１８を堆積する。金属膜１８は例えばＣｏであり、スパッタ法を利用して堆積する。すなわち、Ｃｏをターゲット電極とする真空チャンバー内でＡｒ（アルゴン）ガスを供給しプラズマを発生させ、Ｃｏのスパッタ現象を現出することにより達成する。このときの基板温度は５０℃〜２５０℃の範囲の中から選択される所定の温度、例えばおよそ１００℃に設定され、Ｃｏのスパッタリングが実施される。
【００１８】
上記金属膜（ここではＣｏ）１８の厚みは、後にソース／ドレインの高濃度領域１７に形成されるシリサイド層の厚みに影響する。スパイキングなどジャンクションリークの原因を与えないよう厚みを制御すべきである。ここではソース／ドレインの高濃度領域１６の拡散深さが１５０〜２００ｎｍとしてだいたいＣｏの厚さは１０ｎｍ前後である。
【００１９】
次に、金属膜（Ｃｏ）１８上に耐酸化性の第２の金属膜１９を被覆する。金属膜１９は例えばＴｉＮであり、スパッタ法を利用して堆積する。すなわち、Ｔｉをターゲット電極とする真空チャンバー内でＮ２（窒素）ガスを供給しプラズマを発生させ、Ｔｉのスパッタ現象を現出することにより達成する。このときの基板温度は２０℃〜１００℃の範囲の中から選択される所定の温度、例えばおよそ５０℃に設定され、ＴｉＮの被覆形成が実施される。金属膜（ここではＴｉＮ）１９の厚みは、後でシリサイド層を形成する熱工程へ移行するまでＣｏ表面が酸化されないようにするために５〜１０ｎｍの厚さがあればよい。
【００２０】
次に、上記構成に対するシリサイド化を促す熱処理、いわゆる第１次アニール工程を経る。これは、５００℃程度で３０秒くらいの熱処理（ランプアニール）であり、これにより、少なくともゲート電極１３上部及びソース／ドレイン領域１６上部には高抵抗なシリサイド層が形成される。すなわち、このシリサイド層は高抵抗のＣｏＳｉ膜（Ｃｏ２Ｓｉ膜も含む）で構成される。
【００２１】
次に、図１（ｆ）に示すように、未反応の金属、すなわち金属膜（ＴｉＮ）１９及び金属膜（Ｃｏ）１８の不要な膜が除去される。この除去工程はウェットエッチングであり、例えばウェハは硫酸＋過酸化水素水を含む溶液に所定時間漬浸される。ウェハ洗浄及び乾燥後、再度アニール処理することにより、シリサイド層２０を安定させる（第２次アニール工程の実施）。これは、８５０℃程度で３０秒くらいの熱処理（ランプアニール）であり、これにより、所望の領域にのみ低抵抗のシリサイド層（ＣｏＳｉ２膜）２０を形成することができる。
【００２２】
図２は、上記図１の実施形態の方法を説明した流れ図である。すなわち、第１の不要膜除去工程及び第２の不要膜除去工程は共に少なくとも希フッ酸溶液を用いたウェットエッチング処理を含む（処理Ｓ２１，Ｓ２２）。第１の不要膜除去工程により少なくともシリコンの含有量が自然酸化膜の化学量論的組成よりも多い酸化物（サブオキサイド）を除去する。
【００２３】
図３は、上記図１の実施形態の方法において他の第１例を示す流れ図である。すなわち、第１の不要膜除去工程及び第２の不要膜除去工程は共に少なくとも希フッ酸溶液を用いたウェットエッチング処理（処理Ｓ３１，Ｓ３２）を含むのは同様であるが、第１の不要膜除去工程は希フッ酸溶液を用いる前処理としてオゾン水酸化処理を経る（処理Ｓ３１）。これにより、サブオキサイドの剥離性が向上する。
【００２４】
図４は、上記図１の実施形態の方法において他の第２例を示す流れ図である。すなわち、第１の不要膜除去工程は少なくともアンモニア−過酸化水素の混合溶液（ＡＰＭ）を用いたウェットエッチング処理を含み（処理Ｓ４１）、第２の不要膜除去工程は少なくとも希フッ酸溶液を用いたウェットエッチング処理を含む（処理Ｓ４２）。第１の不要膜除去工程により少なくともシリコンの含有量が自然酸化膜の化学量論的組成よりも多い酸化物（サブオキサイド）を除去する。
【００２５】
図５は、上記図１の実施形態の方法において他の第３例を示す流れ図である。すなわち、第１の不要膜除去工程は少なくとも化学的なドライエッチング処理を含み（処理Ｓ５１）、第２の不要膜除去工程は少なくとも希フッ酸溶液を用いたウェットエッチング処理を含む（処理Ｓ５２）。第１の不要膜除去工程により少なくともシリコンの含有量が自然酸化膜の化学量論的組成よりも多い酸化物（サブオキサイド）を除去する。
【００２６】
以上説明したように本発明によれば、保護膜を形成する工程の前後に、第１の不要膜除去工程及び第２の不要膜除去工程を導入する。不要膜除去工程を分けて導入することにより、保護膜へのダメージを軽減しつつ、確実に不要膜を除去する。サリサイド必要及び不要のＭＯＳ型素子の信頼性向上、歩留りの向上に寄与する。この結果、サリサイドプロセスが必要、及び不要なＭＯＳＦＥＴが混在する高信頼性の半導体装置の製造方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る要部を工程順に示す各断面図。
【図２】図１の実施形態の方法を説明した流れ図。
【図３】図１の実施形態の方法において他の第１例を示す流れ図。
【図４】図１の実施形態の方法において他の第２例を示す流れ図。
【図５】図１の実施形態の方法において他の第３例を示す流れ図。
【符号の説明】
１１…シリコン基板、１２…ゲート酸化膜、１３…ゲート電極（ポリシリコンゲート電極）、１４…ソース／ドレイン領域（低濃度領域）、１５…サイドウォール、１６…ソース／ドレイン領域（高濃度領域）、１７…保護膜、１８…第１の金属膜（Ｃｏ）、１９…第２の金属膜（ＴｉＮ）、２０…シリサイド層。Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１，Ｓ４２，Ｓ５１，Ｓ５２…処理ステップ。
【図１】
2004288700.tif 000003
【図２】
2004288700.tif 000004
【図３】
2004288700.tif 000005
【図４】
2004288700.tif 000006
【図５】
2004288700.tif 000007