(57)【要約】【課題】  高速ジッターテスト機能を与える方法及び装置を提供する。【解決手段】  本発明によれば、高速シリアルインターフェースのテストを行うための集積データ発生器が提供される。送信データ経路において使用する送信タイミング発生器が、オシレータ又は基準クロック入力を受取るための入力を具備しているフェーズロックループ又は遅延ロックループ等の高周波数クロック発生器を包含している。クロック変調器が既存の低周波数変調信号と高周波数変調信号の両方を受取る。ダウンストリームに結合された受信器によってジッターテストを行うことを可能とするために高速変調クロック信号が発生される。例えば３、６、１２５、１５０、２５０、３００、７５０又は１５００ＭＨｚ等の固定周波数が高速変調信号に対して使用されるが、所望の量のジッターを発生させるために任意の高速変調周波数を使用することが可能である。同様に、高周波数変調信号の振幅も所望により変化させることが可能である。【選択図】      図７
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【特許請求の範囲】
【請求項１】
送信データ経路において使用する送信タイミング発生器において、
オシレータ又は基準クロック入力信号を受取るための入力と出力とを具備している高周波数クロック発生器、
前記クロック発生器の出力へ結合している第一入力と、第二入力と、高周波数変調クロック信号を供給する出力とを具備しているクロック変調器、
低周波数変調信号を供給する変調コマンドブロック、
高周波数変調信号を供給するジッター変調コマンドブロック、
前記低及び高周波数変調信号を受取るための第一及び第二入力と、前記クロック変調器の第二入力へ結合している出力とを具備している加算器、
を有していることを特徴とする送信タイミング発生器。
【請求項２】
請求項１において、前記低周波数変調信号が約３０ＫＨｚであることを特徴とする送信タイミング発生器。
【請求項３】
請求項１において、前記高周波数変調信号が約３ＭＨｚ又は６ＭＨｚであることを特徴とする送信タイミング発生器。
【請求項４】
請求項１において、前記高周波数変調信号が約１２５又は２５０ＭＨｚであることを特徴とする送信タイミング発生器。
【請求項５】
請求項１において、前記高周波数変調信号が約１５０又は３００ＭＨｚであることを特徴とする送信タイミング発生器。
【請求項６】
請求項１において、前記高周波数変調信号が約７５０又は１５００ＭＨｚであることを特徴とする送信タイミング発生器。
【請求項７】
送信データ経路において使用する送信タイミング発生器において、
オシレータ又は基準クロック入力信号を受取る入力と出力とを具備している遅延ロックループ、
前記遅延ロックループの出力へ結合している第一入力と、第二入力と、高周波数変調クロック信号を供給する出力とを具備しているクロック変調器、
低周波数変調信号を供給する変調コマンドブロック、
高周波数変調信号を供給するジッター変調コマンドブロック、
前記低及び高周波数変調信号を受取る第一及び第二入力と、前記クロック変調器の第二入力へ結合している出力とを具備している加算器、
を有していることを特徴とする送信タイミング発生器。
【請求項８】
請求項７において、前記低周波数変調信号が約３０ＫＨｚであることを特徴とする送信タイミング発生器。
【請求項９】
請求項７において、前記高周波数変調信号が約３ＭＨｚ又は６ＭＨｚであることを特徴とする送信タイミング発生器。
【請求項１０】
請求項７において、前記高周波数変調信号が約１２５又は２５０ＭＨｚであることを特徴とする送信タイミング発生器。
【請求項１１】
請求項７において、前記高周波数変調信号が約１５０又は３００ＭＨｚであることを特徴とする送信タイミング発生器。
【請求項１２】
請求項７において、前記高周波数変調信号が約７５０又は１５００ＭＨｚであることを特徴とする送信タイミング発生器。
【請求項１３】
送信データ経路において使用する送信タイミング発生器において、
オシレータ又は基準クロック入力信号を受取る入力と出力とを具備しているフェーズロックループ、
前記フェーズロックループの出力へ結合している第一入力と、第二入力と、高周波数変調クロック信号を供給する出力とを具備しているクロック変調器、
低周波数変調信号を供給する変調コマンドブロック、
高周波数変調信号を供給するジッター変調コマンドブロック、
前記低及び高周波数変調信号を受取る第一及び第二入力と、前記クロック変調器の第二入力へ結合している出力とを具備している加算器、
を有していることを特徴とする送信タイミング発生器。
【請求項１４】
請求項１３において、前記低周波数変調信号が約３０ＫＨｚであることを特徴とする送信タイミング発生器。
【請求項１５】
請求項１３において、前記高周波数変調信号が約３ＭＨｚ又は６ＭＨｚであることを特徴とする送信タイミング発生器。
【請求項１６】
請求項１３において、前記高周波数変調信号が約１２５又は２５０ＭＨｚであることを特徴とする送信タイミング発生器。
【請求項１７】
請求項１３において、前記高周波数変調信号が約１５０又は３００ＭＨｚであることを特徴とする送信タイミング発生器。
【請求項１８】
請求項１３において、前記高周波数変調信号が約７５０又は１５００ＭＨｚであることを特徴とする送信タイミング発生器。
【請求項１９】
送信データ経路において使用する送信タイミング発生器において、
オシレータ又は基準クロック入力を受取る第一入力と、第二入力と、高周波数変調クロック信号を供給する出力とを具備している変調型フェーズロックループ、
低周波数変調信号を供給する変調コマンドブロック、
高周波数変調信号を供給するジッター変調コマンドブロック、
前記低及び高周波数変調信号を受取る第一及び第二入力と、前記変調型フェーズロックループの第二入力へ結合している出力とを具備している加算器、
を有していることを特徴とする送信タイミング発生器。
【請求項２０】
請求項１９において、前記低周波数変調信号が約３０ＫＨｚであることを特徴とする送信タイミング発生器。
【請求項２１】
請求項１９において、前記高周波数変調信号が約３ＭＨｚ又は６ＭＨｚであることを特徴とする送信タイミング発生器。
【請求項２２】
請求項１９において、前記高周波数変調信号が約１２５又は２５０ＭＨｚであることを特徴とする送信タイミング発生器。
【請求項２３】
請求項１９において、前記高周波数変調信号が約１５０又は３００ＭＨｚであることを特徴とする送信タイミング発生器。
【請求項２４】
請求項１９において、前記高周波数変調信号が約７５０又は１５００ＭＨｚであることを特徴とする送信タイミング発生器。
【請求項２５】
送信データ経路において使用する送信タイミング発生器において、
オシレータ又は基準クロック入力信号を受取る第一入力と、第二入力と、高周波数変調クロック信号を供給する出力とを具備している変調型遅延ロックループ、
低周波数変調信号を供給する変調コマンドブロック、
高周波数変調信号を供給するジッター変調コマンドブロック、
前記低及び高周波数変調信号を受取る第一及び第二入力と、前記変調型遅延ロックループの第二入力へ結合している出力とを具備している加算器、
を有していることを特徴とする送信タイミング発生器。
【請求項２６】
請求項２５において、前記低周波数変調信号が約３０ＫＨｚであることを特徴とする送信タイミング発生器。
【請求項２７】
請求項２５において、前記高周波数変調信号が約３ＭＨｚ又は６ＭＨｚであることを特徴とする送信タイミング発生器。
【請求項２８】
請求項２５において、前記高周波数変調信号が約１２５又は２５０ＭＨｚであることを特徴とする送信タイミング発生器。
【請求項２９】
請求項２５において、前記高周波数変調信号が約１５０又は３００ＭＨｚであることを特徴とする送信タイミング発生器。
【請求項３０】
請求項２５において、前記高周波数変調信号が約７５０又は１５００ＭＨｚであることを特徴とする送信タイミング発生器。
【請求項３１】
データ送信経路の動作方法において、
第一通常動作モードにおける低周波数において変調クロック信号を選択的に供給し、
ジッターテスト用の第二動作モードにおけるより高い周波数において変調クロック信号を選択的に供給する、
ことを包含していることを特徴とする方法。
【請求項３２】
請求項３１において、前記クロック信号が前記第一動作モードにおいて約３０ＫＨｚのレートで変調されることを特徴とする方法。
【請求項３３】
請求項３１において、前記クロック信号が前記第二動作モードにおいて約３乃至１５００ＭＨｚのレートで変調されることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高速シリアルインターフェースに関するものであって、更に詳細には、ジッタートリランスの便利なテストを行うことを可能とするためにシリアルデータインターフェースの送信データ経路内へ制御した量及び周波数のタイミングジッターを注入する装置及び方法に関するものである。
【背景技術】
【０００２】
シリアルインターフェースにおいては、送信器及び受信器の幾つかのパラメータが、時間にわたって非常に少ない数のエラーでデータを供給するためのシリアルデータリンクの能力に影響を与える。この転送されるデータビット数当たりのエラーの数の記述は「ＢＥＲ」即ちビットエラーレートとして知られている。これらのパラメータのうちの１つは「受信器ジッタートリランス」として知られている。高速電子データシステムにおいては、「ジッター」又は「タイミングジッター」というパラメータは、その理想的な位置と比較してデータ又はクロックエッジの配置におけるエラーのことを意味する。このエラーは性質上ランダムなものであるか又は決定論的（有界振幅を有する）なものである場合がある。ジッターのタイプは電子システムにおけるジッターの供給源に依存する。電子的な熱的ノイズ、供給電圧ノイズに関する回路タイミング依存性、及び電磁結合はこのジッターの供給源のうちの幾つかである。一般的にシステムはその信号においてジッター成分の混合を有している。受信器ジッタートリランスパラメータは、受信器がどれ程良好にジッターを包含するデジタルデータストリームから低いエラーレートでデータを抽出することが可能であるかを記述する。
【０００３】
受信器ジッタートリランスを測定することは、既知の量及び周波数のジッターでデータストリームを発生させるために必要とされる装置に起因するより厳しい測定のうちの１つであった。このジッターを有するデータを発生するために必要な装置は、テストされるデータリンクよりもより高い性能能力を有するものでなければならない。転送中のデータのボーレート又は周波数はより速いデータ操作を与えるために時間と共に迅速に増加している。コンピュータにおけるシリアルデータインターフェースの進化はこの傾向の１つの例である。この動作速度における増加は、これらのテストを実施するためにより高い性能でより進化した装置を必要とする。このようなテストを行うために現在入手可能な装置は極めて高価であり、且つその入手可能性はデータリンクをテストするための必要性を遅延させることがある。高速シリアルインターフェースがコンピュータ又はその他のデータ装置等の実際のシステム内に接続される場合に受信器ジッタートリランスをテストすることが望ましい。シリアルデータパターン発生器等の現在のジッターを有するデータの発生装置を使用する場合にこのことを達成することは困難であり且つエラーを発生させる可能性がある。
【０００４】
高速シリアルデータインターフェース用の現在の送信器は、受信器ジッタートリランステストを行うために既知の量及び周波数のジッターを供給する手段を具備するものではない。ＳＡＴＡ（シリアルＡＴＡ、尚「ＡＴＡ」はアドバンストテクノロジーアタッチメントの略である）インターフェース等の幾つかの送信器は、ＳＳＣ（スプレッドスペクトラムクロッキング）送信用にＳＡＴＡ仕様において要求されるように、３０ＫＨｚ０％乃至−０．５％変調で送信データストリームを変調する手段を具備している。
【０００５】
図１を参照すると、従来の送信経路１０のブロック図が示されている。初期タイミング基準即ちベース周波数クロック信号１４が内部オシレータ１２により与えられる。クロック信号１４の周波数は、クォーツクリスタル又はセラミックレゾネータのいずれかにより決定されるか、又は、代替的に、システムから入手可能な基準クロックにより供給される。このベース周波数クロック信号１４は送信タイミング発生器１６におけるシリアルインターフェースのデータ送信レートと一致して周波数が増加される。ＳＳＣ送信の場合には、クロック信号１８は、ＥＭＩエミッションを減少させることを助けるためにデータストリームを周波数変調するために送信タイミング発生ブロック１６において典型的に３０ＫＨｚで付加的に変調される。この変調高周波数クロック信号１８は、パラレルデータストリーム１１をクロック信号１８により決定されるデータレートでシリアルデータストリーム１５へ変換させるシリアライザーブロック１３に対するタイミング供給源である。このシリアル送信データ信号１５は特定のインターフェースにより要求されるような特定の振幅及び出力インピーダンスを与える送信バッファブロック１７によりバッファされる。ＳＡＴＡインターフェース等の高速シリアルインターフェースにおいては、最終的な出力信号１９は差動的である。
【０００６】
図２を参照すると、より詳細なブロック図が図１に示した送信タイミング発生ブロック１６の可能な従来の実現例２０を示している。クロック信号入力２２は高周波数クロック発生器２４へ入力される。クロック発生器２４の出力２６はクロック変調器ブロック２８へ入力され、該ブロック２８は変調クロック出力信号２３を供給する。ＳＳＣ変調コマンドのような変調器コマンドブロック２７がクロック変調器ブロック２８へ結合される出力２５を供給する。
【０００７】
図３を参照すると、図１の送信タイミング発生器１６の別の従来の実施例３０が示されている。タイミング発生器３０は、ベース周波数クロック信号３２の周波数を所望のデータレートと一貫した周波数へ増加させるＤＬＬ（遅延ロックループ）３４を包含している。変調コマンドブロック３７によりコマンドが与えられるクロック変調器回路３８はＤＬＬからのクロック信号３６を３０ＫＨｚのレートで変調し、ＳＳＣ変調高周波数クロック出力信号３３を供給する。
【０００８】
図４を参照すると、詳細なブロック図が、図１に示した送信タイミング発生ブロック１６の更に別の従来の実施例４０を示している。図４の詳細なブロック図は、前に図３に示したＤＬＬ３４により供給される初期周波数乗算が、この場合には、ＰＬＬ（フェーズロックループ）４４により与えられる点を除いて、同様のトポロジィを示している。
【０００９】
図５を参照すると、詳細なブロック図が、図１に示した送信タイミング発生ブロック１６に対する代替的な従来の実施例を示している。タイミング発生ブロック５０は、変調コマンドブロック５８を介して周波数変調及びＳＳＣ変調の両方を与える変調型ＰＬＬ５４を包含している。典型的に、これは、ＰＬＬ５４のフィードバック経路に対して時間的に変化する変調を組込むことにより達成することが可能である。
【００１０】
図６を参照すると、詳細なブロック図が、図１に示した送信タイミング発生ブロック１６に対する更に別の従来の代替的実施例を示している。タイミング発生ブロック６０は、変調コマンドブロック６８を介して周波数乗算及びＳＳＣ変調の両方を与える変調型ＤＬＬ６４を包含している。典型的に、これは、ＤＬＬ６４構成における遅延経路に対して時間的に変化する変調を組込むことにより達成することが可能である。
【００１１】
図１乃至６に示した従来の送信タイミング発生ブロックのいずれもが高速シリアルインターフェースにより要求される高速ジッターテスト動作を与える能力を有するものではない。この機能を与えるための現在のテスト装置は極めて高価であり、得ることが困難な場合があり、且つオペレーティングシステム内において使用することは困難である。低コストの解決方法は存在しているが、データストリームに擾乱を与え且つエラーを発生させ易い制限用増幅器として機能すべく結合された受信器を使用する一般的な従来の方法は、所望のレベルを得るために反復的な調節及び測定プロセスを必要とする。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、低コストの従来の解決方法の性能上の制限又は既存のテスト装置の価格及び制限を有することのない便利な高速ジッターテスト機能を与えることが可能な方法及び装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明によれば、シリアルインターフェースの送信器データ経路内に高速変調コマンドを付加することにより便利なジッターテスト能力が与えられている。この付加された高速変調コマンドは、コスト的な影響は最終的であり且つ全体的な機能的システム内においての限界テスト機能を与える。送信経路内に変調クロック信号を与えるために高速変調コマンドを包含させることは、現在のテスト方法に関連する問題を解消する。
【００１４】
完全に可変的であり且つ広い調節範囲を有する既知の正弦周波数及び大きさにおいてジッターを注入する。この本発明の多様な能力は既存の送信タイミング発生器ブロックの複雑性及び能力とトレードオフ即ち利益衡量される。高速変調は、例えば３、６、１２５、１５０、２５０、３００、７５０、１５００ＭＨｚ等の固定周波数において与えることが可能であるが、システムにおいて所望量のジッターを得（ケーブル及びコネクタの影響を包含し）且つ受信器ジッタートリランスマージンのレベルを決定するために、高速変調信号の大きさ及び周波数を変化させることが可能であることが望ましい。
【発明を実施するための最良の形態】
【００１５】
図７を参照すると、図２に示した従来の送信タイミング発生ブロック２０に対応する本発明に基づく送信タイミング発生ブロック７０が示されている。タイミング発生ブロック７０はベース周波数クロック信号２２を処理し且つダウンストリームジッターテストに適したシリアルデータを送信するためのタイミング信号として変調高周波数クロック信号７３を発生する。
【００１６】
送信タイミング発生ブロック７０において、高周波数クロック発生器２４がベース周波数クロック信号の周波数をシリアライザーブロック１３（図１には示してあるが図７には示していない）により要求されるより高い固定周波数の値へ増加させてパラレルデータを所望のデータレートでシリアル送信データへ変換する。修正されたクロック変調器７８は可変遅延（即ち、可変遅延発生器）で実現することが可能である。従来技術と比較してクロック変調器７８に対する修正は、ジッター変調コマンドに対して以下に更に詳細に説明するように３０ＫＨｚＳＳＣ変調のものと比較してより高い変調周波数を発生することが可能であるようにより速いアップデートレートのみならず遅延の範囲及びインクリメント分解能における増加を包含することが可能である。
【００１７】
可変遅延は、遅延コマンド値の関数として時間に関してクロックエッジの位置をシフトさせる。クロックの各エッジに対して遅延コマンドが増加すると、その効果はクロック周波数を減少させる。遅延が各クロックエッジに対して減少する場合には、その効果は、クロック周波数が増加する。典型的に、可変遅延は周波数増加及び減少を発生させるために増加又は減少させることが可能な遅延の公称値を有している。
【００１８】
遅延コマンドのアップデートレートは、変調波形の品質のみならず変調の最大周波数及び振幅を決定する。
【００１９】
ＳＳＣ（スプレッドスペクトラムクロッキング）に対して設計されているものと比較して本発明の修正したクロック変調器の条件の１例として、ＳＡＴＡ送信器の場合について検討する。ジェネレーション１データレート（１．５ＧＢ／ｓ）において、データエッジは６６６．６７ｐｓ毎に出力することが可能である。３０ＫＨｚの変調レートにおいて０％から−０．５％へのＳＳＣ変調は、変調の半周期の時間にわたりデータエッジ間隔を６６６．６７ｐｓから６７０．０２ｐｓへ変化させる（１６．６７ｕｓ）。変調の半周期期間中（三角波形状が仮定される）、２５，０００データエッジ時間が発生する。従って、クロック変調器は、２５，０００データエッジ時間の時間にわたり６７０．０２−６６６．６７＝３．３５ｐｓ変化させることが可能なものでなければならない。典型的に、この変化は、遅延がランプのような態様で変化されるようにこの半周期にわたって分布される。
【００２０】
対照的に、本発明の修正されたクロック変調器は、より高いレートで且つより広い範囲にわたりデータエッジ時間を変化させることが可能なものでなければならない。１例として、ＳＡＴＡジェネレーション１に対するジッターコンプライアンステスト点は、受信器が３ＭＨｚ変調の半周期の時間にわたり４１３ｐｓの全体的なピークツーピークジッターを許容することを必要とする（１６６．６７ｎｓ）。変調の半周期期間中に、２５０データエッジ時間が発生する。この遅延のアップデートレート及び範囲は、ＳＳＣ変調に対して設計されたクロック変調器の場合におけるような２５，０００データエッジの時間にわたって適用される３．３５ｐｓよりも著しく大きいものであることを理解することが可能である。本発明の修正したクロック変調器は、より速いレート（アップデートレート）において遅延コマンドを変化させる能力を有するものでなければならず且つ従来のＳＳＣ変調器の場合よりもより多くの遅延変化（範囲）を与えることが可能なものでなければならない。
【００２１】
別の例として、ＳＡＴＡジェネレーション１に対する別のジッターコンプライアンステスト点は、受信器が、７５０ＭＨｚ変調の半周期の時間にわたり３０３ｐｓの全体的なピークツーピークジッターを許容することを必要とする（６６６．６７ｐｓ）。これは、１個のデータエッジ周期の時間である。この場合には、該変調は、３０３ｐｓだけ１つ置きのデータエッジ時間を遅延させる。この遅延のアップデートレート及び範囲は、ＳＳＣ変調に対して設計されたクロック変調器の場合におけるような２５，０００データエッジの時間にわたって適用される３．３５ｐｓよりも著しく大きいものであることを理解することが可能である。本発明の修正されたクロック変調器は、より速いレート（アップデートレート）で遅延コマンドを変化させる能力を有するものでなければならず且つ従来のＳＳＣ変調器のものと比較してより大きな遅延変化（範囲）を与えることが可能なものでなければならない。
【００２２】
修正したクロック変調器７８に対するコマンドは、変調コマンドブロック２７及びジッター変調コマンドブロック７７において発生される２つの変調コマンド波形の和である。ブロック２７はＳＳＣ変調波形を発生し且つブロック７７はジッター注入波形を発生する。これらの波形のフォーマットは、修正したクロック変調器７８の実現に依存してデジタル又はアナログのいずれかとすることが可能である。対応する出力線２５及び２７上のこれらの波形のいずれか又は両方を、送信モード（ＳＳＣ又は固定ボーレート）又はジッター注入テストモードが所望されたかに依存してイネーブルさせることが可能である。通常のデータ送信は２つのモードを有している。１つの場合において、ボーレート（又はデータエッジタイミング）は固定した周波数にある。他方の場合において、ＳＳＣ変調がアクティブであり、ＥＭＩ（電磁干渉）の減少に影響を与える。このデータストリームに接続されている受信器のトリランステスト動作は、これらの送信モードの両方に対して行うことが必要である。従って、４個の可能な動作モードが存在している（ジッターの付加がある場合と無い場合との通常及びＳＳＣ）。
【００２３】
ＳＳＣ変調コマンドブロック２７からの変調コマンド波形は、従来技術において使用されていた３０ＫＨｚコマンドと同一の機能を有しており且つデータ送信のＳＳＣモードが所望される場合にイネーブルされる。加算器７６への他方の経路７５は本発明に基づく新たなジッター注入コマンド波形である。ジッター注入コマンドの周波数及び大きさは、このコマンドがイネーブルされる場合に、修正したクロック変調器７８によって所望のジッターが変調高周波数クロック信号７３へ適用されるように、テストモードレジスタにおいて特定することが可能である。このことは、シリアライザー１３（図７には示していない）によってシリアル送信データへ所望のジッターを付加する。
【００２４】
特定の固定したジッター変調信号周波数及び大きさを特定することが可能であるが、完全に可変的であり且つ広い調節範囲を有する既知の正弦周波数及び大きさでジッターを注入することが可能であることが望ましい。然しながら、この多様な能力は、送信タイミング発生ブロック７０の複雑性及び能力とトレードオフされる。コンプライアンステストのために使用される典型的な周波数において調節可能な振幅を与えることは、妥当なレベルの複雑性を維持しながら必要な機能を与えることとなる。典型的な値の１例として、ＳＡＴＡインターフェースの場合において、受信器ジッタートリランスをテストすることを意図した幾つかの特定の周波数及び振幅が存在している。これらのジッター周波数及びレベルは、仕様に対して適用したものであるために、受信器が許容せねばならない特定したレベルのうちの幾つかである。
【００２５】
受信器がＳＡＴＡ仕様に対して適用したものであるために必要とされる受信器ジッタートリランスレベルの例を与える。尚、「ＧＥＮ１」は１．５Ｇｂ／ｓのジェネレーション１シリアルデータレートを意味しており、「ＧＥＮ２」は３．０Ｇｂ／ｓのジェネレーション２シリアルデータレートを意味しており、「ＳＡＴＡ」はシリアルアドバンストテクノロジーアタッチメント（Ｓｅｒｉａｌ  Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）を意味しており、「Ｔｊ」はトータルジッターを意味しており、「Ｄｊ」は確定的ジッターを意味しており、「Ｕｉ」は変調周期の半分の期間中に発生する単位インターバルの数又はエッジ時間の数を意味しており、「ｐｓ  ｐｐ」はマイクロ秒ピークツーピークを意味している。
【００２６】
【表１】
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【００２７】
上述した大きさ及び周波数は受信器ジッタートリランステスト動作に対する幾つかのコンプライアンスレベルである。これらの値についての調節は、ケーブル、コネクタ等を包含する送信チャンネル及び送信器システムのベースラインジッターを補償する。又、シリアルデータ送信経路の固有のジッターを包含する全体的なジッターが上に示されているので、テスト期間中に、この注入したジッターレベルはジッターに対して特定されたレベルに対して受信器をチェックするためにより低い値へ減少される。要約すると、ジッターの大きさと周波数とを調節することが望ましく、且つこれらの数は単に設定の可能な選択として与えられている。
【００２８】
再度図７を参照すると、オシレータ又は基準クロック入力２２を受取るための入力と出力２６とを具備している高周波数クロック発生器２４を包含する送信データ経路において使用するための送信タイミング発生器７０が示されている。クロック変調器７８は高周波数クロック発生器２４の出力へ結合している第一入力２６と、第二入力７４と、高周波数変調クロック信号を供給するための出力７３とを具備している。変調コマンドブロック２７は低周波数変調信号２５を与えるために使用される。ジッター変調コマンドブロック７７は高周波数変調信号を与えるために使用される。加算器７６は、該低及び高周波数変調信号を受取るための第一及び第二入力２５，７５及びクロック変調器７８の第二入力へ結合している出力７４を具備している。
【００２９】
図８を参照すると、送信データ経路において使用する送信タイミング発生器８０が、オシレータ又は基準クロック入力を受取るための入力３２と出力３６とを具備している遅延ロックループ３４を包含している。クロック変調器８８は遅延ロックループの出力へ結合している第一入力３６と、第二入力８４と、高周波数変調クロック信号を供給する出力８３とを具備している。変調コマンドブロック３７は低周波数変調信号を与えるために使用される。ジッター変調コマンドブロック８７は高周波数変調信号を与えるために使用される。加算器８６は、該低及び高周波数変調信号を受取るための第一及び第二入力３５，８５及びクロック変調器８８の第二入力へ結合している出力８４を具備している。
【００３０】
図９を参照すると、送信データ経路において使用する送信タイミング発生器９０が、オシレータ又は基準クロック入力を受取るための入力４２と出力４６とを具備しているフェーズロックループ４４を包含しており、クロック変調器９８はフェーズロックループの出力へ結合している第一入力４６と、第二入力９４と、高周波数変調クロック信号を供給する出力９３とを具備している。変調コマンドブロック４７は低周波数変調信号４５を供給するために使用される。ジッター変調コマンドブロック９７は高周波数変調信号９５を供給するために使用される。加算器９６は、該低及び高周波数変調信号を受取るための第一及び第二入力４５，９５及びクロック変調器９８の第二入力へ結合している出力９４を具備している。
【００３１】
図１０を参照すると、送信データ経路において使用する送信タイミング発生器１００が、オシレータ又は基準クロック入力信号５２を受取るための第一入力５２と、第二入力１０３と、高周波数変調クロック信号を供給すための出力１０６とを具備している変調型フェーズロックループ１０４を包含している。変調コマンドブロック５８は低周波数変調信号を供給するために使用される。ジッター変調コマンドブロック１０７は高周波数変調信号を供給するために使用される。加算器１０８は、該低及び高周波数変調信号を受取るための第一及び第二入力５９，１０５及び変調型フェーズロックループ１０４の第二入力へ結合している出力１０３を具備している。
【００３２】
図１１を参照すると、送信データ経路において使用する送信タイミング発生器１１０が、オシレータ又は基準クロック入力信号を受取るための第一入力６２と、第二入力１１３と、高周波数変調クロックを供給するための出力１１６とを具備している変調型遅延ロックループ１１４を包含している。変調コマンドブロック６８は低周波数変調信号を供給するために使用される。ジッター変調コマンドブロック１１７は高周波数変調信号を供給するために使用される。加算器１１８は、該低及び高周波数変調信号を受取るための第一及び第二入力６９，１１５及び変調型遅延ロックループ１１４の第二入力へ結合している出力１１３を具備している。
【００３３】
本発明に基づいて構成した送信タイミング発生器の種々の実施例を図７−１１に示したが、当業者にとって明らかなように、上述した如くジッターテスト動作に適した変調クロック信号を与えるためにその他の実施例とすることも可能である。動作において、第一動作モードにおいて第一低周波数（例えば、３０ＫＨｚ）において選択的に変調され、且つジッターテスト動作のために第二動作モードにおいて第二のより高い周波数（例えば３乃至１５００ＭＨｚ）において選択的に変調される変調クロック信号がデータ送信経路内に供給される。
【００３４】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【００３５】
【図１】オシレータ又は基準クロック入力、送信タイミング発生器、パラレルデータを受信するためのシリアライザー、差動出力を有する送信バッファを包含する従来のシリアル送信経路を示した概略ブロック図。
【図２】図１に示した送信タイミング発生器に対する代替的な従来の実施例の更なる詳細を示した概略ブロック図。
【図３】図１に示した送信タイミング発生器に対する代替的な従来の実施例の更なる詳細を示した概略ブロック図。
【図４】図１に示した送信タイミング発生器に対する代替的な従来の実施例の更なる詳細を示した概略ブロック図。
【図５】図１に示した送信タイミング発生器に対する代替的な従来の実施例の更なる詳細を示した概略ブロック図。
【図６】図１に示した送信タイミング発生器に対する代替的な従来の実施例の更なる詳細を示した概略ブロック図。
【図７】図１に示した送信タイミング発生器に対して本発明に基づいてジッターテストを可能とすべく修正された実施例を示した概略ブロック図。
【図８】図１に示した送信タイミング発生器に対して本発明に基づいてジッターテストを可能とすべく修正された実施例を示した概略ブロック図。
【図９】図１に示した送信タイミング発生器に対して本発明に基づいてジッターテストを可能とすべく修正された実施例を示した概略ブロック図。
【図１０】図１に示した送信タイミング発生器に対して本発明に基づいてジッターテストを可能とすべく修正された実施例を示した概略ブロック図。
【図１１】図１に示した送信タイミング発生器に対して本発明に基づいてジッターテストを可能とすべく修正された実施例を示した概略ブロック図。
【符号の説明】
【００３６】
２４  高周波数クロック発生器
２７  変調コマンド
７０  送信タイミング発生ブロック
７３  変調高周波数クロック信号
７８  クロック変調器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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