(57)【要約】【課題】タングステン膜−ポリシリコン層間の接触抵抗を小さくするとともにゲート電極の空乏化の発生を抑えてゲート抵抗を小さくする。【解決手段】ゲート電極がタングステン膜（Ｗ）２３／タングステン窒化膜（ＷＮ）２４／ポリシリコン層（ＰｏｌｙＳｉ）２２の３層構造からなるポリメタルゲート構造により構成されている半導体装置を製造する際に、ゲート電極を形成した後であってゲート電極の側面選択酸化を行う前に、アンモニア雰囲気中において７００℃以上９５０℃以下の窒化温度でゲート電極の側面窒化を行う。【選択図】      図３
2004221459.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極が金属膜／バリア膜／ポリシリコン層の３層構造からなるポリメタルゲート構造により構成されている半導体装置を製造するための、半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜、ポリシリコン層、バリア膜、金属膜を順次形成するステップと、
前記金属膜、前記バリア膜、前記ポリシリコン層をエッチングすることによりゲート電極を形成するステップと、
アンモニア雰囲気中において７００℃以上９５０℃以下の窒化温度で前記ゲート電極の側面窒化を行うステップと、
前記金属膜は酸化せずに、前記ポリシリコン層および半導体基板中のシリコンのみを酸化する側面選択酸化を行うステップと、を備えた半導体装置の製造方法。
【請求項２】
ゲート電極が金属膜／バリア膜／ポリシリコン層の３層構造からなるポリメタルゲート構造により構成されている半導体装置を製造するための、半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜、ポリシリコン層、バリア膜、金属膜を順次形成するステップと、
前記金属膜、前記バリア膜、前記ポリシリコン層をエッチングすることによりゲート電極を形成するステップと、
プラズマ窒化により前記ゲート電極の側面窒化を行うステップと、
前記金属膜は酸化せずに、前記ポリシリコン層および半導体基板中のシリコンのみを酸化する側面選択酸化を行うステップと、を備えた半導体装置の製造方法。
【請求項３】
前記金属膜がタングステン膜で、前記バリア膜が窒化タングステン膜である請求項１または２記載の半導体装置の製造方法。
【請求項４】
ゲート電極が金属膜／バリア膜／ポリシリコン層の３層構造からなるポリメタルゲート構造により構成されている半導体装置であって、
前記ポリシリコン層の側面が窒化濃度積分値が２×１０１５ａｔｏｍ／ｃｍ２以上で窒化されていることを特徴とする半導体装置。
【請求項５】
ゲート電極が金属膜／バリア膜／ポリシリコン層の３層構造からなるポリメタルゲート構造により構成されている半導体装置であって、
アンモニア雰囲気中において７００℃以上９５０℃以下の窒化温度で窒化が行われることにより、前記ポリシリコン層の側面が窒化濃度積分値が２×１０１５ａｔｏｍ／ｃｍ２以上で窒化されていることを特徴とする半導体装置。
【請求項６】
ゲート電極が金属膜／バリア膜／ポリシリコン層の３層構造からなるポリメタルゲート構造により構成されている半導体装置であって、
プラズマ窒化が行われることにより、前記ポリシリコン層の側面が窒化濃度積分値が２×１０１５ａｔｏｍ／ｃｍ２以上で窒化されていることを特徴とする半導体装置。
【請求項７】
前記金属膜がタングステン膜で、前記バリア膜が窒化タングステン膜である請求項４から６のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲート電極が金属膜／バリア膜／ポリシリコン層の３層構造からなるポリメタルゲート構造により構成されている半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の微細化が進んでいるため、半導体装置内に形成されるＭＯＳＦＥＴのゲート長も短くなり、ゲート抵抗が大きくなる傾向にある。そのため、このゲート抵抗を低く抑えることを目的として、ゲート電極をポリシリコンにより構成する代わりに、ゲート電極を金属シリサイド層とポリシリコン層との２重構造としたポリサイドゲート構造が提案されている。
【０００３】
そして、このポリサイドゲート構造よりもさらにゲート抵抗を低く抑えるために、ゲート電極をポリメタルゲート構造とした半導体装置が提案されている。このポリメタルゲート構造とは、ゲート電極をポリシリコン層とバリア膜と金属膜の３層の積層構造とした構造である。具体的には、金属膜として高融点の金属であるタングステンを用いたタングステン膜を用い、バリア膜としてタングステン窒化膜を用いて、ゲート電極をタングステン膜／タングステン窒化膜／ポリシリコン層の積層構造により構成したものが一例として用いられている。
【０００４】
このようなゲート電極がポリメタルゲート構造により構成された従来の半導体装置の製造方法を図１３〜図２１を参照して以下に説明する。
（１）先ず、図１３に示すように、シリコン基板にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法などの方法により素子分離領域１０を形成し、ＮＭＯＳ領域にはｐ型不純物、ＰＭＯＳ領域にはｎ型不純物を注入し、ｐウェル、Ｎウェルを形成する。
（２）次に、図１４に示すように、上記シリコン基板上にゲート絶縁膜２１、シリコン層２２、バリア膜２３、タングステン膜２４を順次形成し、その上にゲート形成時のエッチングのマスクとなるマスク窒化膜２５を堆積する。以下これらの形成方法の詳細を順に説明する。
【０００５】
先ず、ゲート酸化を行うことによりゲート絶縁膜２１を形成する。次に、シリコンを低圧ＣＶＤ（ＬＰＣＶＤ  ：  Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって堆積することによりポリシリコン層２２を形成する。ポリシリコン層２２は例えばｎ型ポリシリコンまたはｐ型ポリシリコンを用いる。さらに、デュアルゲートを用いる場合はＮＭＯＳ領域はｎ型ポリシリコン、ＰＭＯＳ領域はｐ型ポリシリコンを形成する。形成方法は、例えばノンドープシリコンを堆積し、注入マスクを用いてｎ型不純物、ｐ型不純物を注入し、この不純物を活性化するために、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行う。ＲＴＡの条件は、例えば、９５０℃、１０秒、Ｎ２雰囲気である。ＮＭＯＳ領域にはリンまたはヒ素を、ＰＭＯＳ領域にはボロンまたはインジウムを上記シリコンにイオン注入する。注入条件は、例えば、１０ｋｅＶ、３×１０１５／ｃｍ−２である。
【０００６】
次に、例えば窒化タングステンによりバリア層２３を形成し、バリア層２３に続いて、タングステン膜２４として、タングステンをスパッタ法によって堆積する。膜厚は、例えば、窒化タングステン１０ｎｍ、タングステン８０ｎｍである。
【０００７】
最後に、マスク窒化膜２５として、窒化シリコンをプラズマＣＶＤ法によって堆積する。膜厚は、例えば、１８０ｎｍである。
（３）次に、フォトリソグラフ技術を用い、図１５に示すように、所望のゲートパターンにフォトレジスト３１をパターニングする。
（４）次に、図１６に示すように、フォトレジスト３１をマスクにして、マスク窒化膜２５をエッチングし、フォトレジスト３１除去後、そのマスク窒化膜２５をマスクとしてタングステン膜２４、バリア膜２３、ポリシリコン層２２をエッチングし、ゲート電極４１を形成する。
【０００８】
その後、側面選択酸化を行い、ポリシリコン層２２の側面及びシリコン基板のシリコンを酸化する。酸化の条件は、例えば、７５０℃、１０５分、Ｈ２Ｏ／Ｈ２／Ｎ２雰囲気であり、ポリメタルゲートの上部に形成されたタングステン膜２４は酸化されず、ポリシリコン層２２が酸化される条件とする。
【０００９】
ここで、このように選択酸化を行うのは、ゲート端のポリシリコン層２２およびシリコン基板を酸化することによって、ゲート端のゲート酸化膜厚を厚くして、ポリシリコン層２２−シリコン基板間のリーク電流を減少させるためである。そのほかにも、ゲートエッチングのダメージを回復させるのが目的であるとも考えられる。
（５）そして、図１７に示すように、注入マスクを用い、ＮＭＯＳ領域、ＰＭＯＳ領域それぞれにエクステンション領域（図中はエクステンションと略す）５２とポケット注入層（図中はポケットと略す）５１を形成する。ＮＭＯＳ領域内のエクステンション領域５２にはｎ型の不純物、ＰＭＯＳ領域内のエクステンション領域５２にはｐ型の不純物をそれぞれ注入する。そして、ＮＭＯＳ領域内のポケット注入層５１にはｐ型の不純物、ＰＭＯＳ領域内のポケット注入層５１にはｎ型の不純物をそれぞれ注入する。
（６）次に、図１８に示すように、ＣＶＤにより窒化膜を全面的に堆積させ、その後異方性エッチングにより、エッチバックし、ゲート側面にスペーサ６１を形成する。
（７）そして、図１９に示すように、注入マスクを用い、ＮＭＯＳ領域、ＰＭＯＳ領域それぞれにソース領域／ドレイン領域７１を形成する。ＮＭＯＳ領域中のソース領域／ドレイン領域７１にはｎ型の不純物を注入し、ＰＭＯＮ領域内のソース領域／ドレイン領域７１にはｐ型の不純物をそれぞれ注入する。
（８）次に、図２０に示すように、全面を酸化膜等の絶縁膜で覆い、ＣＭＰ等で平坦化させる。この絶縁膜はシリコン基板及びゲート電極４１と上部配線との層間膜８１になる。
（９）最後に、図２１に示すように、フォトリソグラフィ・エッチング技術を用い、シリコン基板のソース領域、ドレイン領域及びゲート電極４１上にコンタクトホール９２を設け、そこに導電性の膜を埋め込み、さらに配線または電極パット９１をパターンニングする。
【００１０】
このような従来の半導体装置では、ポリシリコン層２２が露出した状態で側面選択酸化を行うことにより、タングステン膜２４−ポリシリコン層２２間の接触抵抗が大きくなりゲート抵抗を小さくすることができないという問題点があった。
【００１１】
このゲート抵抗を低く抑えるための方法として、側面選択酸化を行う前に、窒素（Ｎ２）雰囲気中で、ＲＴＡによりゲート電極の側面窒化を行う従来技術が開示されている（例えば、特許文献１、２参照。）。
【００１２】
この従来技術は、ポリシリコン層２２の側面が酸化され過ぎてゲート長が短くなることによりポリシリコン層２２とタングステン膜２４との接触面積が少なくなり接触抵抗が上がることが側面選択酸化により接触抵抗が大きくなる理由であるという考えに基づいている。この従来の半導体装置に製造方法では、ゲート側面に窒化膜を設けることによりポリシリコン層２２の側面にはシリコン窒化膜が形成される。このシリコン窒化膜は酸化防止膜としての役割を果たすため、この従来の方法では、ゲート電極の側面選択酸化を行った際にポリシリコン層２２の側面が過度に酸化されることを防いで接触抵抗が大きくなるのを防ぎゲート抵抗の上昇を抑制しようとしている。
【００１３】
しかし、本願の発明者らは、この従来の半導体装置の製造方法のように、酸化防止膜として機能するシリコン窒化膜をゲート電極の側面に設け、タングステン膜２４とポリシリコン層２２との接触面積を維持することのみを図ったのでは、タングステン膜２４−ポリシリコン層２２間の接触抵抗を十分に小さくすることができないことに気がついた。
【００１４】
そのため、上記従来の半導体装置の製造方法を用いた場合よりもさらにゲート抵抗を小さくすることができる半導体装置の製造方法が求められている。また、ゲート抵抗を小さくするためには、タングステン膜２４−ポリシリコン層２２間の接触抵抗を下げるだけでなく、ゲート電極の空乏化を防ぎ不純物濃度をある程度高い値に維持する必要もある。
【００１５】
【特許文献１】
特開２００１−３２６３４８号公報
【特許文献２】
特開２００２−１６２４８号公報
【００１６】
【発明が解決しようとする課題】
上述した従来の半導体装置では、側面選択酸化を行うと、タングステン膜−ポリシリコン層の接触抵抗が大きくなり、ゲート電極の空乏化が発生することによりゲート抵抗を十分に小さくすることができないという問題点があった。
【００１７】
本発明の目的は、タングステン膜−ポリシリコン層間の接触抵抗を小さくするとともにゲート電極の空乏化の発生を抑えてゲート抵抗を小さくすることができる半導体装置およびその製造方法を提供することである。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、ゲート電極が金属膜／バリア膜／ポリシリコン層の３層構造からなるポリメタルゲート構造により構成されている半導体装置を製造するための、半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜、ポリシリコン層、バリア膜、金属膜を順次形成するステップと、
前記金属膜、前記バリア膜、前記ポリシリコン層をエッチングすることによりゲート電極を形成するステップと、
アンモニア雰囲気中において７００℃以上９５０℃以下の窒化温度で前記ゲート電極の側面窒化を行うステップと、
前記金属膜は酸化せずに、前記ポリシリコン層および半導体基板中のシリコンのみを酸化する側面選択酸化を行うステップとを備えている。
【００１９】
本発明によれば、ゲート電極の形成後であってゲート電極の側面選択酸化を行う前にゲート電極の側面窒化を、アンモニア雰囲気中において７００℃以上９５０℃以下という低温の窒化温度で行うようにしている。そのため、ポリシリコン層中の不純物の外方拡散を促進することなくポリシリコン層の側面には窒化シリコン膜が形成される。そして、この窒化膜が形成されていることにより、ポリシリコン層の酸化量が減少し、格子間Ｓｉ原子の注入量が減少することにより不純物の増速拡散が抑制される。そのため、ポリシリコン層のタングステン界面の不純物濃度は高濃度に保持され、金属膜−ポリシリコン層間の接触抵抗が低減される。
【００２０】
また、側面選択酸化によりポリシリコン層側面には酸窒化膜が形成され、以降の工程の熱処理におけるポリシリコン層中の不純物が外方拡散され、ポリシリコン層のタングステン界面の不純物濃度は高濃度に保持され、金属膜−ポリシリコン層間の接触抵抗が低減される。
【００２１】
また、以降の工程の熱処理におけるポリシリコン層中の不純物が外方拡散されることにより、ポリシリコン層のゲート酸化膜界面の不純物濃度も高濃度に保持されるのでゲート電極の空乏化が抑制される。
【００２２】
そして、金属膜−ポリシリコン層間の接触抵抗の低減およびゲート電極の空乏化の抑制によりゲート抵抗が小さくなる。
【００２３】
また、本発明の他の半導体装置の製造方法は、ゲート電極が金属膜／バリア膜／ポリシリコン層の３層構造からなるポリメタルゲート構造により構成されている半導体装置を製造するための、半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜、ポリシリコン層、バリア膜、金属膜を順次形成するステップと、
前記金属膜、前記バリア膜、前記ポリシリコン層をエッチングすることによりゲート電極を形成するステップと、
プラズマ窒化により前記ゲート電極の側面窒化を行うステップと、
前記金属膜は酸化せずに、前記ポリシリコン層および半導体基板中のシリコンのみを酸化する側面選択酸化を行うステップとを備えている。
【００２４】
本発明によれば、プラズマ窒化によりゲート電極側面の窒化を行うようにしているので、半導体基板を窒化して半導体基板の酸化を抑制することなく、アンモニア雰囲気中においてＲＴＡにより窒化を行う場合と同様の効果が得られる。
【００２５】
さらに、上記発明において、前記金属膜をタングステン膜とし、前記バリア膜を窒化タングステン膜としてもよい。
【００２６】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１３〜図２１はポリメタルゲート構造の従来の半導体装置の製造方法を説明したものであったが、本実施形態においも図１３〜図２１中の符号を参照して説明を行う。
【００２７】
（第１の実施形態）
先ず、本発明の第１の実施形態の半導体装置の製造方法について説明する。
【００２８】
本願の発明者らは、ポリメタルゲート構造のＭＯＳＦＥＴにおいて、ポリシリコン層２２が露出した状態で側面選択酸化を行うとタングステン膜２４−ポリシリコン層２２間の接触抵抗が高くなるのは、下記の２つの現象により不純物プロファイルが変動していることが原因であることを突き止めた。
【００２９】
この２つの現象とは、ポリシリコン層２２中の不純物がゲート電極の側面から外側に拡散する外方拡散が起こるという現象と、ゲート電極を構成しているポリシリコン層２２を酸化する際に発生する格子間Ｓｉ原子（Ｓｉ  ｉｎｔｅｒｓｔｉｔｉａｌ  ａｔｏｍ）注入によって不純物が増速拡散しポリシリコン層２２上部の不純物濃度が低下するという現象である。そのため、本願の発明者らは、タングステン膜２４とポリシリコン層２２との接触抵抗を下げることを目的として、ポリシリコン層２２中の不純物の外方拡散と、酸化時の格子間Ｓｉ原子の注入を抑制し、不純物プロファイルが変動しないようにした構造およびプロセスを発明した。
【００３０】
また、本願の発明者らは、ゲート電極の側面選択酸化を行うことによりゲート抵抗が増加するのはゲート電極の空乏化が起こりやすいのも理由であることも突き止めた。
【００３１】
ポリシリコン層２２が露出した状態でゲート電極の側面選択酸化を行うとゲート抵抗が増加する詳細な理由を以下に説明する。
【００３２】
先ず、タングステン膜２４−ポリシリコン層２２間の接触抵抗が大きくなる理由は以下の２つである。
【００３３】
（１）ゲート電極４１を構成するポリシリコン層２２が露出した状態で酸化を行うと、酸化量が増加する。酸化量が多いと、シリコン層２２中に注入される格子間Ｓｉ原子の量も多くなる。従って、酸化中または酸化後の熱処理の際に発生するシリコン層２２中のリン、ボロンなどの不純物の増速拡散が起こり、タングステン界面の不純物濃度が低下する。
【００３４】
（２）ポリシリコン層２２の側面が露出していると、以降の工程の熱処理におけるポリシリコン層２２中の不純物の外方拡散が起こりやすく、その結果ポリシリコン層２２のタングステン界面における不純物濃度が低下する。
【００３５】
また、ゲート電極の空乏化が起こりやすい理由は以下の通りである。
【００３６】
ポリシリコン層２２の側面が露出していると、上述したように、以降の工程の熱処理におけるポリシリコン層２２中の不純物の外方拡散が起こりやすく、その結果タングステン界面だけでなく、ゲート酸化膜界面の不純物濃度も低下する。
【００３７】
上記のような現象を抑制してゲート抵抗の増加を防ごうとした場合、上記の特許文献１、２でも用いられていたように、ゲート電極の側面選択酸化を行う前にシリコン層２２の側面を窒化してシリコン層２２の側面に窒化膜を形成することが考えられる。外方拡散を抑えるためにはより強い窒化を行って厚い窒化膜を形成することが好ましい。そして、強い窒化を行うためには高熱にすることが考えられる。しかし、高熱で窒化を行うとこの窒化の際に外方拡散が促進され、ポリシリコン層２２の不純物濃度が下がってしまうという問題が発生してしまう。そのため、高熱にすることなく強い窒化を行うことができる方法が必要となる。
【００３８】
低圧ＣＶＤを用いれば高温にすることなく任意の濃度の窒化を行うことができる。しかし、低圧ＣＶＤを用いた場合、ゲート電極の側面だけでなくシリコン基板も窒化されてしまうため用いることができない。
【００３９】
また、上記の特許文献１、２に開示されているような、Ｎ２雰囲気で窒化を行う方法では、温度を高くしないと強い窒化を行うことはできない。しかし、上述したように、高温での窒化を行うと外方拡散が促進されるため、Ｎ２雰囲気で窒化を行うことにより不純物プロファイルの変動を十分に抑制できるような窒化を行うことはできない。例えば、Ｎ２雰囲気中で窒化を行うことにより所望の窒化膜を得ようとすると窒化を行う際の温度は約１２００℃程度の高温とする必要がある。しかし、このような高温で窒化を行うと、上記でも述べたようにゲート側面窒化を行う際に外方拡散が起こり不純物濃度の低下を招いてしまい結局所望の不純物プロファイルを得ることはできない。
【００４０】
そのため、本発明の第１の実施形態の半導体装置の製造方法では、ゲート電極４１を形成後、ゲート側面の側面選択酸化を行う前に、アンモニア（ＮＨ３）雰囲気囲気中でＲＴＡによりゲート電極４１の側面の窒化を行う。この工程においてゲート電極の側面及びシリコン基板が窒化される。アンモニア雰囲気は、例えば、ＮＨ３、１００％である。窒化温度は１０００℃以下とする。
【００４１】
窒素雰囲気中でＲＴＡを行った場合とアンモニア雰囲気中でＲＴＡを行った場合の得られる効果の比較を図１、図２を参照して説明する。図１は、ポリシリコン層２２の側面窒素濃度が同一になるような窒化を行った場合を示し、図２は、側面窒化を行う際の窒化温度を同一とした場合を示している。
【００４２】
先ず、図１を参照すると、窒素雰囲気中で窒素濃度が同一となるような窒化を行うと、アンモニア雰囲気中で窒化を行う場合と比較して、窒化温度を高温となってしまい外方拡散が多く発生してしまうことがわかる。そのため、不純物濃度の低下を招きタングステン膜２４−ポリシリコン層２２間の接触抵抗が高くなり、ポリシリコン層２２の空乏化も発生し結果として窒素雰囲気中で窒化を行ったのではゲート抵抗を低く抑えることはできない。
【００４３】
また、図２を参照すると、側面窒化の際の窒化温度を同一にして窒素雰囲気中で窒化を行うと、アンモニア雰囲気中で窒化を行った場合と比較し、形成される窒化シリコンの窒素濃度が低くなってしまうことがわかる。そのため、窒素雰囲気中で窒化を行うことにより得られた窒化シリコンでは、選択酸化を行った際のポリシリコン層２２の酸化量を抑えることはできず、ポリシリコン層２２の格子間Ｓｉ原子の注入を十分抑制することができず、タングステン膜２４−ポリシリコン層２２間の接触抵抗が高くなり、ポリシリコン層２２の空乏化も発生し結果として窒素雰囲気中で窒化を行ったのではゲート抵抗を低く抑えることはできない。
【００４４】
次に、ゲートエッチからゲート側面酸化までの工程において、本発明の第１の実施形態の半導体装置の製造方法と、ゲート側面窒化を行わない従来の半導体装置の製造方法とを図３を参照して比較する。
【００４５】
この図３を参照すると、ゲートエッチ終了時点では、従来の製造方法と本実施形態の製造方法とでは差が無いことがわかる。そして、本実施形態の製造方法ではこの後にゲート側面窒化を行うことにより、タングステン膜２４の側面には、窒化タングステン（ＷＮ）が形成され、ポリシリコン層２２の側面には窒化シリコン（ＳｉＮ）が形成される。さらに、ゲート絶縁膜２１のポリシリコン層２２との界面におよびシリコン基板との界面の一部には、窒化シリコン（ＳｉＮ）または酸窒化シリコン（ＳｉＯＮ）が形成される。
【００４６】
そして、ゲート側面窒化を行った後にゲート電極の側面選択酸化を行うと、ポリシリコン層２２の側面には酸窒化膜が形成される。この酸窒化膜中の窒素ピーク濃度は１０（ａｔｏｍ％）以上である。また、この酸窒化膜の膜厚は約３ｎｍ程度である。
【００４７】
次に、このようにして形成された本実施形態の半導体装置の特性を図４〜図１０を参照して以下に説明する。
【００４８】
側面窒化温度を変化させた場合の、タングステン膜２４−ポリシリコン層２２間の接触抵抗の変化を図４に示す。また、側面窒化温度を変化させた場合の、ポリシリコン層２２−ゲート酸化膜２１界面のドナー濃度の変化を図５に示す。
【００４９】
また、タングステン膜２４−ポリシリコン層２２界面のドナー／アクセプタ濃度およびポリシリコン層２２−ゲート酸化膜２１界面のドーパント濃度の側面窒化温度による変化を図６に示す。この図６では、図４の接触抵抗値からタングステン膜２４−ポリシリコン層２２界面のドナー／アクセプタ濃度を推定している。また、ポリシリコン層２２−ゲート酸化膜２１界面のドーパント濃度はＣ−Ｖ測定結果から推定している。
【００５０】
側面窒化温度を変化させた場合の、ポリシリコン層中の不純物濃度のプロファイルを図７に示す。図７を参照すると、窒化温度が８５０℃および９５０℃の場合には、不純物濃度のプロファイルの傾きが急峻でありドーパントの拡散が遅くなっていることがわかる。これに対して、窒化温度が７００℃の場合およびゲート側面窒化を行わなかった場合には、不純物濃度のプロファイルの傾きがなだらかであり、ドーパントの拡散が速くなっていることがわかる。
【００５１】
タングステン膜２４−ポリシリコン層２２間の接触抵抗の不純物濃度依存性を図８に示す。この図８を参照すると不純物イオン注入量が多いほど接触抵抗率が低くなることがわかる。
【００５２】
次に、本実施形態の半導体装置の製造方法によれば、ゲート側面窒化を行わない従来の半導体装置の製造方法と比較してタングステン膜２４−ポリシリコン層２２間の接触抵抗を低減できる理由について説明する。
【００５３】
このようにタングステン膜２４−ポリシリコン層２２間の接触抵抗を低減できるのは、下記の２つの理由による。
【００５４】
（１）窒化シリコンで覆われたポリシリコン層２２を酸化すると、窒化シリコンに覆われていない場合と比較して酸化量は減少する。酸化量が少ないので、ポリシリコン層２２中に注入される格子間Ｓｉ原子（Ｓｉ  ｉｎｔｅｒｓｔｉｔｉａｌ  ａｔｏｍ）の量も少なくなる。したがって、酸化中または酸化後の熱処理の際に発生するポリシリコン層２２中のリン、ボロンなどの不純物の増速拡散は抑制される。窒素濃度が高いほど、ゲート側面酸化の際に格子間Ｓｉ原子が注入される量が少ないので、ドーパントの増速拡散が抑制される。
【００５５】
ポリシリコン層２２中の不純物は低エネルギーのイオン注入によって導入されているので、タングステン界面の濃度は、ポリシリコン層２２中の平均濃度と比較して高い。つまり、タングステン界面の不純物濃度は、拡散が抑制された方が、高濃度に保持される。そのため、図６に示すように、ゲート側面窒化を行うことによりタングステン界面の不純物濃度が高くなる。その結果、図４に示されるように、ゲート側面窒化を行うことにより、タングステン膜２４−ポリシリコン層２２間の接触抵抗を低減することができる。
【００５６】
（２）ゲート側面窒化を行うことにより、ポリシリコン層２２側面には酸窒化膜が形成される。この酸窒化膜が、以降の工程の熱処理における、ポリシリコン層２２中の不純物の外方拡散を抑制する。この結果、図６に示されるように、タングステン界面の不純物濃度は高濃度に保持される。タングステン膜２４とポリシリコン層２２との接触抵抗は、ポリシリコン層２２中の不純物濃度に依存する。そして、不純物濃度が高いほど、抵抗は低くなる。その結果、図４に示されるように、ゲート側面窒化を行うことにより、タングステン膜２４−ポリシリコン層２２間の接触抵抗を低減することができる。
【００５７】
また、本実施形態の半導体装置の製造方法によれば、ゲート側面窒化を行わない従来の半導体装置の製造方法と比較してゲート電極の空乏化を改善することができる。このようにゲート電極の空乏化を改善できるは下記の理由による。
【００５８】
上述したように、ゲート側面酸化を行うことにより、ポリシリコン層２２側面には酸窒化膜が形成され、この酸窒化膜が以降の工程の熱処理における、ポリシリコン層２２中の不純物の外方拡散を抑制する。この結果、図５、図６に示すように、タングステン界面だけでなく、ゲート酸化膜界面の不純物濃度も高濃度に保持される。そのため、ゲート電極の空乏化が改善される。
【００５９】
尚、本実施形態の半導体装置の製造方法をデュアルポリメタルゲート構造のｐ＋ゲート電極に適用すると、上記で得られる効果に加えて、ゲート酸化膜中へのボロン突き抜けを抑制することができる。このように、ゲート酸化膜中へのボロン突き抜けを抑制できるのは下記の理由による。
【００６０】
水素雰囲気中において熱処理を行うと、水素がシリコン酸化膜中のボロンの拡散を増速することが知られている。そのため、ポリメタルゲートが露出した状態において酸化を行うと、ポリシリコン層は水素雰囲気に曝される。したがって、ボロンを導入したＰ型ポリシリコンゲートにおいては、ボロンがゲート酸化膜を突き抜けてシリコン基板に到達する確率が高くなる。ボロンがシリコン基板に到達すれば、ＭＯＳトランジスタのしきい値電圧が変動するなどの悪影響が現れる。しかし、ポリシリコン層の側面に酸窒化膜が形成されていれば、ポリシリコン層中への水素の拡散が抑制される。この結果、ボロンがゲート酸化膜を突き抜けてシリコン基板に到達する確率を低くすることができる。
【００６１】
さらに、ゲート側面窒化を行うことにより得られる副次的効果として、側面選択酸化時のゲート下バーズビークの制御特性の改善と、ポーズ・リフレッシュ特性の改善という効果が得られる。
【００６２】
側面選択酸化時のゲート下バーズビークの制御性を改善できる理由は以下の通りである。
【００６３】
ゲート側面窒化を行わない状態で側面選択酸化を行うと、ポリシリコン層２２の側面およびゲートエッジ部のポリシリコン層２２とシリコン基板には何もないもしくは薄い酸化膜がある状態で酸化されるので、ゲートエッジ部のポリシリコン層２２およびシリコン基板が過大に酸化され易い。そのため、側面選択酸化時のゲート下バーズビークの制御が困難になる。
【００６４】
これに対して、側面選択酸化の前にゲート側面窒化を行うと、ゲート電極のポリシリコン層２２の側面およびゲートエッジ部のポリシリコン層２２とシリコン基板に酸窒化膜が形成された状態で酸化されるので、ゲートエッジ部のポリシリコン層２２およびシリコン基板が過大に酸化されることを抑制できる。
（５）ポーズ・リフレッシュ特性を改善できる理由は以下の通りである。
【００６５】
ゲート側面窒化を行わないと、ゲート電極４１の側面にタングステン膜２４が露出した状態で以降の工程が行われる。そのため、以降の工程の熱処理における金属材料（タングステン）の飛散量が多くなり、イオン注入の際のノックオンなどによってシリコン基板に打ち込まれる金属の量も多くなる。シリコン基板に打ち込まれた金属のうち空乏層内に存在するもは、ｐｎ接合リーク電流を増加させるので、ｐｎ接合リーク電流が増加し、ポーズ・リフレッシュ特性が劣化する。
【００６６】
これに対して、側面選択酸化を行う前にゲート側面窒化を行うと、ゲート電極４１のポリシリコン層２２の側面には酸窒化膜が形成される。同時に上部に形成されているタングステン膜２４等の金属材料の側面にも窒化物が形成される。この窒化物が、以降の工程の熱処理における、金属材料の飛散量を抑制する。金属材料の飛散量を抑制できれば、イオン注入の際のノックオンなどによってシリコン基板に打ち込まれる金属量が減少する。シリコン基板に打ち込まれた金属のうち空乏層内に存在するものは、ｐｎ接合リーク電流を増加させる。この欠陥を減少させられるので、ｐｎ接合リーク電流が減少し、ポーズ・リフレッシュ特性を改善することができる。
【００６７】
本実施形態の半導体装置の製造方法によれば、上述したような各種の効果が得られるが、ただ単にゲート電極４１のポリシリコン層２２を窒化すればよいわけではなく、上述したような効果を得るためのゲート側面窒化の窒化条件およびポリシリコン層２２に形成される酸窒化膜には一定の限定条件が存在する。
【００６８】
先ず、ゲート電極４１のポリシリコン層２２の側面の酸窒化膜中の窒素濃度は下記のような条件により限定される。ゲート電極４１のポリシリコン層２２中の不純物の外方拡散および酸化時の格子間Ｓｉ原子注入を抑制するために必要な酸窒化膜中の窒素濃度は、窒化条件だけでなく、酸化条件にも依存する。従って、酸化後の窒素濃度によって、その下限が限定される。図９を参照すると、タングステン膜２４−ポリシリコン層２２間の接触抵抗の酸窒化膜中の窒素ピーク濃度依存性から、窒素濃度積分値の下限は２．０×１０１５（ａｔｏｍｓ／ｃｍ２）とすることが好ましいことがわかる。ここで、窒素濃度積分値とは、形成された酸窒化膜の表面積１ｃｍ２×膜厚により規定される体積中に存在する窒素原子の数をいう。
【００６９】
また、ゲート側面窒化における窒化条件は、窒化プロセス自身の温度による外方拡散によって限定される。図１０を参照すると、ゲート酸化膜２１近傍のポリシリコン層２２中のドナー濃度の窒化温度依存性から、窒化温度の上限は１０００℃であることがわかる。窒化温度を１０００℃以上にすると、窒化時の外方拡散によりゲート側面窒化を行わない場合よりもドナー濃度が低くなってしまい、ゲート側面窒化を行ったことによる効果を得ることができないからである。
【００７０】
窒化温度が８００℃近辺より低い場合には、窒化時の外方拡散（Ｏｕｔ−ｄｉｆｆｕｓｉｏｎ）が後続工程における外方拡散より拡散量が少ないが、窒化温度が８００℃近辺以上になると、後続工程における外方拡散よりも窒化時の外方拡散のほうが拡散量が多くなる。つまり、窒化温度が８００℃近辺から大きくずれるといずれかの外方拡散が大きくなり過ぎて、結果としてドナー濃度が下がってしまう。そのため、窒化温度が高過ぎても低過ぎてもドナー濃度を上げることはできない。その結果、図１０を参照すると、ゲート側面窒化を行わない場合と比較してドナー濃度を高くして十分な効果を得るためには、窒化温度は７００℃以上９５０℃以下が好ましいことがわかる。
【００７１】
図１１に窒素濃度の窒化温度依存性を示す。ここで、［ａｔｏｍ％］は、熱酸化膜中の全原子数分の窒素原子数で定義される。熱酸化膜膜中の原子の密度として６×１０２２／ｃｍ３を用いた。
【００７２】
（第２の実施形態）
次に、本発明の第２の実施形態の半導体装置の製造方法について説明する。
【００７３】
上記で説明した第１の実施形態の半導体装置の製造方法では、ゲート電極４１を形成後、ゲート側面の側面選択酸化を行う前に、アンモニア（ＮＨ３）雰囲気囲気中でＲＴＡによりゲート電極４１の側面の窒化を行っていたが、本実施形態の半導体装置の製造方法では、この工程の替わりに、プラズマ窒化によりゲート電極４１の側面の窒化を行う。プラズマ窒化の条件はとしては、例えば４００℃、５００ｍＴｏｒｒ、１０００Ｗとする。
【００７４】
プラズマ窒化を適用することの特徴は、シリコン基板表面に窒素が到達しにくいので、アンモニアの場合とは異なり、シリコン基板の酸化を抑制しないことである。
【００７５】
本実施形態のようにプラズマ窒化によりゲート側面窒化を行った場合と、上記第１の実施形態のようにアンモニア雰囲気中でＲＴＡによりゲート側面窒化を行った場合とにおける、再酸化量の比と窒素ピーク濃度との関係を図１２に示す。図１２における再酸化量の比とは表面に酸化膜がついているウェハを窒化した場合と窒化しない場合での、その後の酸化工程における酸化膜厚の増加量の比をとったもので（窒化有り）／（窒化無し）で定義している。
【００７６】
図１２を参照すると、上記第１の実施形態のようにアンモニア雰囲気中でＲＴＡによりゲート側面窒化を行った場合には、酸化が抑制され、窒素ピーク濃度が高くなるほど再酸化量の比が小さくなる、つまりその後の酸化工程における酸化膜厚が薄くなってしまっていることがわかる。これに対して、本実施形態のように、プラズマ窒化を行うと、窒素ピーク濃度が高くなって場合でも、再酸化量の比はほぼ１であり、その後の工程における酸化膜厚には影響を与えないことがわかる。そのため、本実施形態の半導体装置に製造方法は、積極的にゲート下バーズビークを形成したい場合に、特に有効である。
【００７７】
本実施形態の半導体装置の製造方法では、窒化量（窒素ピーク濃度もしくは窒素濃度の積分値）の下限はアンモニア雰囲気中でＲＴＡ処理を行う場合と同様に規定されるが、温度による上限は不要である。
【００７８】
上記第１および第２の実施形態では、ゲート電極４１を構成する金属膜としてタングステン膜２４を用い、バリア膜２３として窒化タングステン膜を用いた場合について説明したが、本発明はこれに限定されるものではなく、タングステン以外の金属を用いてポリメタルゲート構造のゲート電極を構成した場合でも同様に本発明を適用することができるものである。
【００７９】
【発明の効果】
以上説明したように、本発明によれば、下記のような効果を得ることができる。
（１）金属膜−ポリシリコン層の接触抵抗を低減することができる。
（２）ゲート電極の空乏化を改善することができる。
【図面の簡単な説明】
【図１】窒素雰囲気中でＲＴＡを行った場合とアンモニア雰囲気中でＲＴＡを行った場合の得られる効果の比較を、側面窒素濃度が同一になるような窒化を行った場合を示す図である。
【図２】窒素雰囲気中でＲＴＡを行った場合とアンモニア雰囲気中でＲＴＡを行った場合の得られる効果の比較を、側面窒化を行う際の窒化温度を同一とした場合を示す図である。
【図３】ゲートエッチからゲート側面酸化までの工程において、本発明の第１の実施形態の半導体装置の製造方法と従来の半導体装置の製造方法とを比較するための図である。
【図４】側面窒化温度を変化させた場合の、タングステン膜／ポリシリコン層の接触抵抗の変化を示す図である。
【図５】側面窒化温度を変化させた場合の、ポリシリコン層−ゲート酸化膜界面のドナー濃度の変化を示す図である。
【図６】タングステン膜−ポリシリコン層界面のドナー／アクセプタ濃度およびポリシリコン層−ゲート酸化膜界面のドナー濃度の側面窒化温度による変化を示す図である。
【図７】側面窒化温度を変化させた場合の、ポリシリコン層中の不純物濃度のプロファイルを示す図である。
【図８】接触抵抗の不純物濃度依存性を示す図である。
【図９】窒化条件の下限を示す図である。
【図１０】窒化条件の上限を示す図である。
【図１１】窒素濃度の窒化温度依存性を示す図である。
【図１２】本発明の第２の実施形態のようにプラズマ窒化によりゲート側面窒化を行った場合と、本発明の第１の実施形態のようにアンモニア雰囲気中でＲＴＡによりゲート側面窒化を行った場合とにおける、再酸化量の比と窒素ピーク濃度との関係を示す図である。
【図１３】ポリメタルゲート構造の半導体装置の製造方法の各工程を示す断面図である。
【図１４】ポリメタルゲート構造の半導体装置の製造方法の各工程を示す断面図である。
【図１５】ポリメタルゲート構造の半導体装置の製造方法の各工程を示す断面図である。
【図１６】ポリメタルゲート構造の半導体装置の製造方法の各工程を示す断面図である。
【図１７】ポリメタルゲート構造の半導体装置の製造方法の各工程を示す断面図である。
【図１８】ポリメタルゲート構造の半導体装置の製造方法の各工程を示す断面図である。
【図１９】ポリメタルゲート構造の半導体装置の製造方法の各工程を示す断面図である。
【図２０】ポリメタルゲート構造の半導体装置の製造方法の各工程を示す断面図である。
【図２１】ポリメタルゲート構造の半導体装置の製造方法の各工程を示す断面図である。
【符号の説明】
１０    素子分離領域
２１    ゲート絶縁膜
２２    ポリシリコン層
２３    バリア膜
２４    金属膜
２５    マスク窒化膜
３１    フォトレジスト
４１    ゲート電極
５１    ポケット注入層
５２    エクステンション領域
７１    ｎ＋ソース／ドレイン領域
７２    ｐ＋ソース／ドレイン領域
８１    層間膜
９１    電極パット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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