(57)【要約】  【課題】従来に比べて電子放出特性の面内ばらつきが小さな電界放射型電子源およびその製造方法を提供する。  【解決手段】ガラス基板よりなる絶縁性基板１１の一表面側に複数の電子源素子１０ａが形成されている。電子源素子１０ａは、下部電極１２と、下部電極１２ａに形成されたアモルファスシリコン層からなるバッファ層１４と、バッファ層１４上に形成された多結晶シリコン層３と、多結晶シリコン層３上に形成された強電界ドリフト層６と、強電界ドリフト層６上に形成された表面電極７とで構成されている。【選択図】      図１
2004221076.tif 000002
【特許請求の範囲】
【請求項１】
下部電極と、表面電極と、下部電極と表面電極との間に表面電極を高電位側として電圧を印加したときに作用する電界により電子が通過する強電界ドリフト層とを有する電子源素子が絶縁性基板の一表面側に形成され、電子源素子における強電界ドリフト層と下部電極との間に強電界ドリフト層に比べて電気抵抗が高いバッファ層が設けられてなることを特徴とする電界放射型電子源。
【請求項２】
前記バッファ層は、アモルファス層からなることを特徴とする請求項１記載の電界放射型電子源。
【請求項３】
前記絶縁性基板の前記一表面側に前記電子源素子が複数形成され、前記絶縁性基板が赤外線に対して透明な基板であって、前記バッファ層は、赤外線を吸収する材料からなり、前記強電界ドリフト層の形成前に前記絶縁性基板の前記一表面側の全体にわたって成膜した膜の一部からなることを特徴とする請求項１記載の電界放射型電子源。
【請求項４】
前記アモルファス層がアモルファスシリコン層からなることを特徴とする請求項３記載の電界放射型電子源。
【請求項５】
前記強電界ドリフト層は、多結晶半導体層の一部をナノ結晶化してから酸化プロセス若しくは窒化プロセス若しくは酸窒化プロセスを施すことにより形成されてなることを特徴とする請求項１ないし請求項４のいずれかに記載の電界放射型電子源。
【請求項６】
前記強電界ドリフト層は、前記下部電極の厚み方向に沿って形成された複数の柱状の半導体結晶と、半導体結晶間に介在する多数のナノメータオーダの半導体微結晶と、各半導体微結晶それぞれの表面に形成され半導体微結晶の結晶粒径よりも小さな膜厚の多数の絶縁膜とを有することを特徴とする請求項５記載の電界放射型電子源。
【請求項７】
請求項１ないし請求項６のいずれか１項に記載の電界放射型電子源の製造方法であって、前記絶縁性基板の前記一表面側に前記下部電極を形成した後、前記強電界ドリフト層を形成する前に、前記下部電極上に前記バッファ層を形成することを特徴とする電界放射型電子源の製造方法。
【請求項８】
請求項６記載の電界放射型電子源の製造方法であって、前記絶縁性基板の前記一表面側に前記下部電極を形成する下部電極形成工程と、下部電極形成工程の後で前記絶縁性基板の前記一表面側に前記バッファ層を成膜する第１の成膜工程と、前記バッファ層の表面側に多結晶半導体層を成膜する第２の成膜工程と、多結晶半導体層の少なくとも一部を電解液を用いてナノ結晶化することで前記各半導体微結晶を形成するナノ結晶化工程と、前記各半導体微結晶それぞれの表面に前記絶縁膜を形成する絶縁膜形成工程とを備えることを特徴とする電界放射型電子源の製造方法。
【請求項９】
前記第１の成膜工程の後、前記バッファ層の表面を大気に曝すことなく前記第２の成膜工程を行うことを特徴とする請求項８記載の電界放射型電子源の製造方法。
【請求項１０】
前記第１の成膜工程および前記第２の成膜工程では成膜法としてプラズマＣＶＤ法を採用し、前記第１の成膜工程から前記第２の成膜工程へ切り替える際に放電パワーを前記バッファ層の形成条件から前記多結晶半導体層の形成条件へ変化させることを特徴とする請求項９記載の電界放射型電子源の製造方法。
【請求項１１】
前記第１の成膜工程および前記第２の成膜工程では成膜法としてプラズマＣＶＤ法を採用し、前記第１の成膜工程から前記第２の成膜工程へ切り替える際に放電圧力を前記バッファ層の形成条件から前記多結晶半導体層の形成条件へ変化させることを特徴とする請求項９記載の電界放射型電子源の製造方法。
【請求項１２】
前記第１の成膜工程および前記第２の成膜工程では成膜法としてプラズマＣＶＤ法若しくは触媒ＣＶＤ法を採用し、前記第１の成膜工程から前記第２の成膜工程へ切り替える際に原料ガスの分圧比を前記バッファ層の形成条件から前記多結晶半導体層の形成条件へ変化させることを特徴とする請求項９記載の電界放射型電子源の製造方法。
【請求項１３】
前記第１の成膜工程および前記第２の成膜工程では成膜法としてプラズマＣＶＤ法若しくは触媒ＣＶＤ法を採用し、前記第１の成膜工程から前記第２の成膜工程へ切り替える際に原料ガスの種類を前記バッファ層の形成条件から前記多結晶半導体層の形成条件へ変化させることを特徴とする請求項９記載の電界放射型電子源の製造方法。
【請求項１４】
前記第１の成膜工程と前記第２の成膜工程との間に、前記バッファ層の表面へ前記第２の成膜工程初期における結晶核形成を起こりやすくする処理を施す成長前処理工程を備えることを特徴とする請求項８または請求項９記載の電界放射型電子源の製造方法。
【請求項１５】
前記成長前処理工程は、前記バッファ層の表面へプラズマ処理を施す工程であることを特徴とする請求項１４記載の電界放射型電子源の製造方法。
【請求項１６】
前記成長前処理工程は、前記バッファ層の表面へ水素プラズマ処理を施す工程であり、前記第２の成膜工程では少なくともシラン系のガスを原料ガスとしたプラズマＣＶＤ法により前記多結晶半導体層としての多結晶シリコン層を成膜することを特徴とする請求項１４記載の電界放射型電子源の製造方法。
【請求項１７】
前記成長前処理工程は、前記バッファ層の表面へアルゴンプラズマ処理を施す工程であることを特徴とする請求項１４記載の電界放射型電子源の製造方法。
【請求項１８】
前記成長前処理工程は、前記バッファ層の表面へ多数のシリコン微結晶を含む層を形成する工程であることを特徴とする請求項１４記載の電界放射型電子源の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界放射により電子線を放射するようにした電界放射型電子源およびその製造方法に関するものである。
【背景技術】
【０００２】
従来から、ナノ結晶シリコン（ナノメータオーダのシリコン微結晶）を利用した電子デバイスとして図１７や図１８に示す構成の電界放射型電子源１０’，１０”が提案されている（例えば、特許文献１、特許文献２参照）。
【０００３】
図１７に示す構成の電界放射型電子源１０’は、導電性基板としてのｎ形シリコン基板１の主表面（一表面）側に酸化した多孔質多結晶シリコン層よりなる強電界ドリフト層６が形成され、強電界ドリフト層６上に金属薄膜（例えば、金薄膜）よりなる表面電極７が形成されている。また、ｎ形シリコン基板１の裏面にはオーミック電極２が形成されており、ｎ形シリコン基板１とオーミック電極２とで下部電極１２を構成している。なお、図１７に示す例では、ｎ形シリコン基板１と強電界ドリフト層６との間にノンドープの多結晶シリコン層３を介在させてあり、多結晶シリコン層３と強電界ドリフト層６とで電子が通過する電子通過部を構成しているが、多結晶シリコン層３を介在させずに強電界ドリフト層６のみで電子通過部を構成したものも提案されている。
【０００４】
図１７に示す構成の電界放射型電子源１０’から電子を放出させるには、例えば、表面電極７に対向配置されたコレクタ電極２１を設け、表面電極７とコレクタ電極２１との間を真空とした状態で、表面電極７が下部電極１２に対して高電位側となるように表面電極７と下部電極１２との間に直流電圧Ｖpsを印加するとともに、コレクタ電極２１が表面電極７に対して高電位側となるようにコレクタ電極２１と表面電極７との間に直流電圧Ｖｃを印加する。ここに、直流電圧Ｖpsを適宜に設定すれば、下部電極１２から注入された電子が強電界ドリフト層６をドリフトし表面電極７を通して放出される（図１７中の一点鎖線は表面電極７を通して放出された電子ｅ−の流れを示す）。なお、表面電極７の厚さは１０〜１５ｎｍ程度に設定されている。
【０００５】
ところで、図１７に示した構成の電界放射型電子源１０’では、ｎ形シリコン基板１とオーミック電極２とで下部電極１２を構成しているが、図１８に示すように、例えば絶縁性を有するガラス基板よりなる絶縁性基板１１の一表面上に金属薄膜よりなる下部電極１２を形成した電界放射型電子源１０”も提案されている。ここに、上述の図１７に示した電界放射型電子源１０’と同様の構成要素には同一の符号を付して説明を省略する。
【０００６】
図１８に示す構成の電界放射型電子源１０”から電子を放出させるには、例えば、表面電極７に対向配置されたコレクタ電極２１を設け、表面電極７とコレクタ電極２１との間を真空とした状態で、表面電極７が下部電極１２に対して高電位側となるように表面電極７と下部電極１２との間に直流電圧Ｖpsを印加するとともに、コレクタ電極２１が表面電極７に対して高電位側となるようにコレクタ電極２１と表面電極７との間に直流電圧Ｖｃを印加する。ここに、直流電圧Ｖpsを適宜に設定すれば、下部電極１２から注入された電子が強電界ドリフト層６をドリフトし表面電極７を通して放出される（図１８中の一点鎖線は表面電極７を通して放出された電子ｅ−の流れを示す）。なお、強電界ドリフト層６の表面に到達した電子はホットエレクトロンであると考えられ、表面電極７を容易にトンネルし真空中に放出される。
【０００７】
上述の各電界放射型電子源１０’，１０”では、表面電極７と下部電極１２との間に流れる電流をダイオード電流Ｉpsと呼び、コレクタ電極２１と表面電極７との間に流れる電流をエミッション電流（放出電子電流）Ｉｅと呼ぶことにすれば（図１７および図１８参照）、ダイオード電流Ｉpsに対するエミッション電流Ｉｅの比率（＝Ｉｅ／Ｉps）が大きいほど電子放出効率（＝（Ｉｅ／Ｉps）×１００〔％〕）が高くなる。なお、上述の電界放射型電子源１０’，１０”では、表面電極７と下部電極１２との間に印加する直流電圧Ｖpsを１０〜２０Ｖ程度の低電圧としても電子を放出させることができ、直流電圧Ｖpsが大きいほどエミッション電流Ｉｅが大きくなる。
【０００８】
ところで、図１８に示す構成の電界放射型電子源１０”を製造する場合には、例えば、絶縁性基板１１の一表面上に下部電極１２をスパッタ法などにより形成した後、絶縁性基板１１の一表面側の全面にプラズマＣＶＤ法などによって４００℃以上の基板温度でノンドープの多結晶シリコン層３を形成し（図１９（ａ）参照）、その後、多結晶シリコン層３を所定深さまで陽極酸化することにより多結晶シリコンのグレインおよび多数のナノメータオーダのシリコン微結晶を含む多孔質多結晶シリコン層４’を形成し（図１９（ｂ）参照）、多孔質多結晶シリコン層４’を急速加熱法ないし電気化学的な酸化方法によって酸化することで強電界ドリフト層６を形成し（図１９（ｃ）参照）、続いて、強電界ドリフト層６上に表面電極７を蒸着法などによって形成している（図１９（ｄ）参照）。
【０００９】
また、図１８に示した電界放射型電子源１０”をディスプレイの電子源とし応用する場合には、例えば図２０に示す構成を採用すればよい。
【００１０】
図２０に示すディスプレイは、電界放射型電子源１０に対向して平板状のガラス基板よりなるフェースプレート５０が配置され、フェースプレート５０における電界放射型電子源１０との対向面には透明な導電膜（例えば、ＩＴＯ膜）よりなるコレクタ電極（以下、アノード電極と称す）２１が形成されている。また、アノード電極２１における電界放射型電子源１０との対向面には、画素ごとに形成された蛍光物質と蛍光物質間に形成された黒色材料からなるブラックストライプとが設けられている。ここに、蛍光物質はアノード電極２１における電界放射型電子源１０との対向面に塗布されており、電界放射型電子源１０から放射される電子線によって可視光を発光する。なお、蛍光物質には電界放射型電子源１０から放射されアノード電極２１に印加された電圧によって加速された高エネルギの電子が衝突するようになっており、蛍光物質としてはＲ（赤色），Ｇ（緑色），Ｂ（青色）の各発光色のものを用いている。また、フェースプレート５０は図示しない矩形枠状のフレームによって電界放射型電子源１０と離間させてあり、フェースプレート５０と電界放射型電子源１０との間に形成される気密空間を真空にしてある。
【００１１】
図２０に示した電界放射型電子源１０は、絶縁性を有するガラス基板よりなる絶縁性基板１１と、絶縁性基板１１の一表面上に列設された複数の下部電極１２と、下部電極１２にそれぞれ重なる形で形成された複数の多結晶シリコン層３と、多結晶シリコン層３にそれぞれ重なる形で形成された酸化した多孔質多結晶シリコン層よりなる複数の強電界ドリフト層６と、隣り合う強電界ドリフト層６間および隣り合う多結晶シリコン層３間および隣り合う下部電極１２間を埋める多結晶シリコン層よりなる分離層１６と、強電界ドリフト層６および分離層１６の上で強電界ドリフト層６および分離層１６に跨って下部電極１２に交差する方向に列設された複数の表面電極７とを備えている。ここにおいて、図２０に示す電界放射型電子源１０では、強電界ドリフト層６と多結晶シリコン層３と分離層１６とで電子通過部５を構成しており、図２１に示すように、絶縁性基板１１の一表面上に列設された複数の下部電極１２と絶縁性基板１１の一表面に平行な面内で下部電極１２に直交する方向に列設された複数の表面電極７とで電子通過部５を挟んでいる。なお、強電界ドリフト層６と下部電極１２との間に多結晶シリコン層３を介在させずに強電界ドリフト層６と分離層１６とで電子通過部５を構成したものも提案されている。
【００１２】
この電界放射型電子源１０では、絶縁性基板１１の一表面上に列設された複数の下部電極１２と、下部電極１２に交差する方向に列設された複数の表面電極７との交点に相当する部位に強電界ドリフト層６の一部が挟まれているから、表面電極７と下部電極１２との組を適宜選択して選択した組間に電圧を印加することにより、強電界ドリフト層６において選択された表面電極７と下部電極１２との交点に相当する部位に強電界が作用して電子が放出される。つまり、複数の表面電極７の群と複数の下部電極１２の群とからなるマトリクス（格子）の格子点に、下部電極１２と、下部電極１２上の多結晶シリコン層３と、多結晶シリコン層３上の強電界ドリフト層６と、強電界ドリフト層６上の表面電極７とからなる電子源素子１０ａを配置したことに相当し、電圧を印加する表面電極７と下部電極１２との組を選択することによって所望の電子源素子１０ａから電子を放出させることが可能になる。なお、上述の記載から分かるように、電子源素子１０ａは画素ごとに設けられることになる。
【００１３】
図２０に示す構成の電界放射型電子源１０は、絶縁性基板１１の一表面上に複数の下部電極１２を形成した後、絶縁性基板１１の上記一表面側の全面にプラズマＣＶＤ法や減圧ＣＶＤ法などによって４００℃以上（例えば、４００℃〜６００℃）の基板温度でノンドープの多結晶シリコン層３を成膜し、その後、多結晶シリコン層３のうち下部電極１２に重なる部分をフッ化水素水溶液を含む電解液中で陽極酸化することにより多結晶シリコンのグレインおよび多数のナノメータオーダのシリコン微結晶を含む多孔質多結晶シリコン層を形成し、多孔質多結晶シリコン層を急速加熱法ないし電気化学的な酸化方法によって酸化することで強電界ドリフト層６を形成している。ここに、強電界ドリフト層６は、多結晶シリコンのグレイン、多数のナノメータオーダのシリコン微結晶、各グレインの表面に形成された薄いシリコン酸化膜、各シリコン微結晶の表面に形成されたシリコン酸化膜とを有している。
【特許文献１】特許第２９８７１４０号公報（第４頁−第７頁、図１−図３）
【特許文献２】特許第３１１２４５６号公報（第１０頁−第１４頁、図１、図２、図８、図９）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述のように、図２０に示した構成の電界放射型電子源１０は、その製造にあたって、絶縁性基板１１の上記一表面上にパターニングされた下部電極１２を形成した後で絶縁性基板１１の上記一表面側の全面に多結晶シリコン層３を成膜して、多結晶シリコン層３のうち下部電極１２に重なる部分を陽極酸化することによって多孔質化し、さらに酸化することによって強電界ドリフト層６を形成しているものである。
【００１５】
しかしながら、図２０に示す構成の電界放射型電子源１０では、下部電極１２上に成膜した多結晶シリコン層３をもと（ベース）にして強電界ドリフト層６を形成しているので、多結晶シリコン層３の成膜時に多結晶シリコン層３に形成されたピンホールなどの欠陥に起因して強電界ドリフト層６にも欠陥が形成されてしまい、強電界ドリフト層６にかかる電界が面内で不均一になって、電子放出特性の面内ばらつきが大きくなってディスプレイの輝度ムラが大きくなってしまうという不具合や強電界ドリフト層６のうち電界強度の強い部分で劣化が促進されて寿命が短くなってしまうという不具合があった。また、図２０に示す構成の電界放射型電子源１０では、上述の強電界ドリフト層６の欠陥に起因してロット間での電子放出特性のばらつきも大きくなってしまうという不具合があった。なお、図１８に示す構成の電界放射型電子源１０”においても、多結晶シリコン層３の成膜時に多結晶シリコン層３に形成されたピンホールなどの欠陥に起因して強電界ドリフト層６に欠陥が形成されてしまうので、ロット間での電子放出特性のばらつきが大きくなったり、大面積化を図った際に電子放出特性の面内ばらつきが大きくなってしまうという不具合や、強電界ドリフト層６のうち電界強度の強い部分で劣化が促進されて寿命が短くなってしまうという不具合があった。
【００１６】
本発明は上記事由に鑑みて為されたものであり、その目的は、従来に比べて電子放出特性の面内ばらつきが小さな電界放射型電子源およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
請求項１の発明は、上記目的を達成するために、下部電極と、表面電極と、下部電極と表面電極との間に表面電極を高電位側として電圧を印加したときに作用する電界により電子が通過する強電界ドリフト層とを有する電子源素子が絶縁性基板の一表面側に形成され、電子源素子における強電界ドリフト層と下部電極との間に強電界ドリフト層よりも電気抵抗が高いバッファ層が設けられてなることを特徴とする。
【００１８】
この発明によれば、電子源素子における強電界ドリフト層と下部電極との間にバッファ層が設けられているので、強電界ドリフト層に形成される欠陥を少なくすることができ、しかも、バッファ層の電気抵抗が強電界ドリフト層の電気抵抗よりも高いので、従来に比べて強電界ドリフト層にかかる電界を面内で均一化することができるから、従来に比べて電子放出特性の面内ばらつきを小さくできる。
【００１９】
請求項２の発明は、請求項１の発明において、前記バッファ層は、アモルファス層からなることを特徴とする。
【００２０】
この発明によれば、前記バッファ層を比較的低温で容易に形成することができる。
【００２１】
請求項３の発明は、請求項１の発明において、前記絶縁性基板の前記一表面側に前記電子源素子が複数形成され、前記絶縁性基板が赤外線に対して透明な基板であって、前記バッファ層は、赤外線を吸収する材料からなり、前記強電界ドリフト層の形成前に前記絶縁性基板の前記一表面側の全体にわたって成膜した膜の一部からなることを特徴とする。
【００２２】
この発明によれば、前記強電界ドリフト層を形成するために前記絶縁性基板を前記一表面とは反対の他表面側から加熱したときに前記下部電極のパターンによらず前記絶縁性基板の前記一表面側における温度分布を均一化でき、前記強電界ドリフト層の形成前に前記絶縁性基板の前記一表面側に成膜され一部がバッファ層となる膜が前記下部電極に重なる領域のみに形成されている場合に比べて、前記強電界ドリフト層の品質の面内ばらつきを小さくできて電子放出特性の面内ばらつきを小さくすることができる。
【００２３】
請求項４の発明は、請求項３の発明において、前記アモルファス層がアモルファスシリコン層からなることを特徴とする。
【００２４】
この発明によれば、前記アモルファス層を一般的な半導体製造プロセスで形成することができる。
【００２５】
請求項５の発明は、請求項１ないし請求項４の発明において、前記強電界ドリフト層は、多結晶半導体層の一部をナノ結晶化してから酸化プロセス若しくは窒化プロセス若しくは酸窒化プロセスを施すことにより形成されてなることを特徴とする。
【００２６】
この発明によれば、前記強電界ドリフト層を、多結晶半導体層をもとに形成することができる。
【００２７】
請求項６の発明は、請求項５の発明において、前記強電界ドリフト層は、前記下部電極の厚み方向に沿って形成された複数の柱状の半導体結晶と、半導体結晶間に介在する多数のナノメータオーダの半導体微結晶と、各半導体微結晶それぞれの表面に形成され半導体微結晶の結晶粒径よりも小さな膜厚の多数の絶縁膜とを有することを特徴とする。
【００２８】
この発明によれば、電子放出時の真空度依存性が小さく、また、前記強電界ドリフト層で発生した熱の一部が柱状の半導体結晶を通して放熱されるから、電子放出時にポッピング現象が発生せず安定して電子を放出することができる。
【００２９】
請求項７の発明は、請求項１ないし請求項６のいずれか１項に記載の電界放射型電子源の製造方法であって、前記絶縁性基板の前記一表面側に前記下部電極を形成した後、前記強電界ドリフト層を形成する前に、前記下部電極上に前記バッファ層を形成することを特徴とする。
【００３０】
この発明によれば、前記下部電極上に前記強電界ドリフト層を形成する場合に比べて前記強電界ドリフト層に欠陥が形成されにくくなって前記強電界ドリフト層の品質が向上するので、従来に比べて電子放出特性の面内ばらつきが小さな電界放射型電子源を提供することができる。また、ロット間での電界放射型電子源の電子放出特性のばらつきを小さくすることができる。
【００３１】
請求項８の発明は、請求項６記載の電界放射型電子源の製造方法であって、前記絶縁性基板の前記一表面側に前記下部電極を形成する下部電極形成工程と、下部電極形成工程の後で前記絶縁性基板の前記一表面側に前記バッファ層を成膜する第１の成膜工程と、前記バッファ層の表面側に多結晶半導体層を成膜する第２の成膜工程と、多結晶半導体層の少なくとも一部をナノ結晶化することで前記各半導体微結晶を形成するナノ結晶化工程と、前記各半導体微結晶それぞれの表面に前記絶縁膜を形成する絶縁膜形成工程とを備えることを特徴とする。
【００３２】
この発明によれば、前記下部電極上に多結晶半導体層を形成する場合に比べて多結晶半導体層に欠陥が形成されにくくなり、結果的に前記強電界ドリフト層の品質が向上するので、従来に比べて電子放出特性の面内ばらつきが小さな電界放射型電子源を提供することができる。また、ロット間での電界放射型電子源の電子放出特性のばらつきを小さくすることができる。
【００３３】
請求項９の発明は、請求項８の発明において、前記第１の成膜工程の後、前記バッファ層の表面を大気に曝すことなく前記第２の成膜工程を行うことを特徴とする。
【００３４】
この発明によれば、前記バッファ層と前記多結晶半導体層との間に酸化膜からなるバリア層が形成されるのを防止することができ、バリア層に起因した電子放出特性の低下を防止できる。
【００３５】
請求項１０の発明は、請求項９の発明において、前記第１の成膜工程および前記第２の成膜工程では成膜法としてプラズマＣＶＤ法を採用し、前記第１の成膜工程から前記第２の成膜工程へ切り替える際に放電パワーを前記バッファ層の形成条件から前記多結晶半導体層の形成条件へ変化させることを特徴とする。
【００３６】
この発明によれば、放電パワーを含めた複数のプロセスパラメータを変化させる場合に比べてプロセスを簡略化できる。
【００３７】
請求項１１の発明は、請求項９の発明において、前記第１の成膜工程および前記第２の成膜工程では成膜法としてプラズマＣＶＤ法を採用し、前記第１の成膜工程から前記第２の成膜工程へ切り替える際に放電圧力を前記バッファ層の形成条件から前記多結晶半導体層の形成条件へ変化させることを特徴とする。
【００３８】
この発明によれば、放電圧力を含めた複数のプロセスパラメータを変化させる場合に比べてプロセスを簡略化できる。
【００３９】
請求項１２の発明は、請求項９の発明において、前記第１の成膜工程および前記第２の成膜工程では成膜法としてプラズマＣＶＤ法若しくは触媒ＣＶＤ法を採用し、前記第１の成膜工程から前記第２の成膜工程へ切り替える際に原料ガスの分圧比を前記バッファ層の形成条件から前記多結晶半導体層の形成条件へ変化させることを特徴とする。
【００４０】
この発明によれば、原料ガスの分圧比を含めた複数のプロセスパラメータを変化させる場合に比べてプロセスを簡略化できる。
【００４１】
請求項１３の発明は、請求項９の発明において、前記第１の成膜工程および前記第２の成膜工程では成膜法としてプラズマＣＶＤ法若しくは触媒ＣＶＤ法を採用し、前記第１の成膜工程から前記第２の成膜工程へ切り替える際に原料ガスの種類を前記バッファ層の形成条件から前記多結晶半導体層の形成条件へ変化させることを特徴とする。
【００４２】
この発明によれば、原料ガスの種類を含めた複数のプロセスパラメータを変化させる場合に比べてプロセスを簡略化できる。
【００４３】
請求項１４の発明は、請求項８または請求項９の発明において、前記第１の成膜工程と前記第２の成膜工程との間に、前記バッファ層の表面へ前記第２の成膜工程初期における結晶核形成を起こりやすくする処理を施す成長前処理工程を備えることを特徴とする。
【００４４】
この発明によれば、前記第２の成膜工程で前記多結晶半導体層を成膜する際に前記多結晶半導体層の結晶成長が促進されて膜質が向上し、結果的に電界放射型電子源の電子放出特性および寿命が向上する。
【００４５】
請求項１５の発明は、請求項１４の発明において、前記成長前処理工程は、前記バッファ層の表面へプラズマ処理を施す工程であることを特徴とする。
【００４６】
この発明によれば、前記第２の成膜工程においてプラズマＣＶＤ装置のようなプラズマを利用した成膜装置を用いる場合に、前記成長前処理工程を前記第２の成膜工程と同一チャンバ内で行うことができ、前記成長前処理工程と前記第２の成膜工程とを連続的に行うことができるから、製造期間の短縮を図れる。
【００４７】
請求項１６の発明は、請求項１４の発明において、前記成長前処理工程は、前記バッファ層の表面へ水素プラズマ処理を施す工程であり、前記第２の成膜工程では少なくともシラン系のガスを原料ガスとしたプラズマＣＶＤ法により前記多結晶半導体層としての多結晶シリコン層を成膜することを特徴とする。
【００４８】
この発明によれば、前記成長前処理工程を前記第２の成膜工程と同一チャンバ内で行うことができるから、前記成長前処理工程と前記第２の成膜工程とを連続的に行うことができ、製造期間の短縮を図れ、しかも、前記第２の成膜工程でシラン系のガスと水素ガスとを用いる場合、前記成長前処理工程では前記第２の成膜工程で用いる原料ガスの一つである水素ガスの配管を通してチャンバ内へ水素ガスを導入すればよいから、プラズマＣＶＤ法で用いる装置を特に改造することなく使用することができる。
【００４９】
請求項１７の発明は、請求項１４の発明において、前記成長前処理工程は、前記バッファ層の表面へアルゴンプラズマ処理を施す工程であることを特徴とする。
【００５０】
この発明によれば、前記第２の成膜工程においてプラズマＣＶＤ装置のようなプラズマを利用した成膜装置を用いる場合に、前記成長前処理工程を前記第２の成膜工程と同一チャンバ内で行うことができるから、前記成長前処理工程と前記第２の成膜工程とを連続的に行うことができ、製造期間の短縮を図れ、請求項１６の発明に比べて前記多結晶半導体層の結晶化をより促進することができる。
【００５１】
請求項１８の発明は、請求項１４の発明において、前記成長前処理工程は、前記バッファ層の表面へ多数のシリコン微結晶を含む層を形成する工程であることを特徴とする。
【００５２】
この発明によれば、請求項１５ないし請求項１７のようなプラズマ処理を施すことなく前記多結晶半導体層の結晶化を促進することができる。
【発明の効果】
【００５３】
請求項１の発明では、電子源素子における強電界ドリフト層と下部電極との間にバッファ層が設けられているので、強電界ドリフト層に形成される欠陥を少なくすることができ、しかも、バッファ層の電気抵抗が強電界ドリフト層の電気抵抗よりも高いので、従来に比べて強電界ドリフト層にかかる電界を面内で均一化することができるから、従来に比べて電子放出特性の面内ばらつきを小さくできるという効果がある。
【００５４】
請求項７の発明では、前記下部電極上に前記強電界ドリフト層を形成する場合に比べて前記強電界ドリフト層に欠陥が形成されにくくなって前記強電界ドリフト層の品質が向上するので、従来に比べて電子放出特性の面内ばらつきが小さな電界放射型電子源を提供することができる。また、ロット間での電界放射型電子源の電子放出特性のばらつきを小さくすることができるという効果がある。
【００５５】
請求項８の発明では、前記下部電極上に多結晶半導体層を形成する場合に比べて多結晶半導体層に欠陥が形成されにくくなり、結果的に前記強電界ドリフト層の品質が向上するので、従来に比べて電子放出特性の面内ばらつきが小さな電界放射型電子源を提供することができる。また、ロット間での電界放射型電子源の電子放出特性のばらつきを小さくすることができるという効果がある。
【発明を実施するための最良の形態】
【００５６】
本実施形態の電界放射型電子源１０は、図１に示すように、絶縁性を有するガラス基板よりなる絶縁性基板１１と、絶縁性基板１１の一表面側において列設された複数の下部電極１２と、絶縁性基板１１の上記一表面に平行な面内で下部電極１２に直交する方向に列設された複数の表面電極７と、絶縁性基板１１の上記一表面側に設けられた電子通過部５とを備えている。ここにおいて、電子通過部５は、各下部電極１２にそれぞれ重なる形で形成された複数のノンドープのアモルファスシリコン層からなるバッファ層１４と、各バッファ層１４それぞれに重なる形で形成された複数のノンドープの多結晶シリコン層３と、各多結晶シリコン層３にそれぞれ重なる形で形成された複数の強電界ドリフト層６と、隣り合う強電界ドリフト層６間および隣り合う多結晶シリコン層３および隣り合うバッファ層１４間および隣り合う下部電極１２間を埋めている分離層１６とで構成されている。なお、分離層１６は、上述の多結晶シリコン層３と同時に形成されたノンドープの多結晶シリコン層および上述のバッファ層１４と同時に形成されたノンドープのアモルファスシリコン層により構成されている。
【００５７】
下部電極１２は金属材料からなる単層（例えば、Ｗ，Ｍｏ，Ｃｒ，Ｔｉ，Ｔａ，Ｎｉ，Ａｌ，Ｃｕ，Ａｕ，Ｐｔなどの金属あるいは合金あるいはシリサイドなど金属間化合物からなる単層）の金属薄膜をパターニングすることにより構成されているが、多層（例えば、Ｗ，Ｍｏ，Ｃｒ，Ｔｉ，Ｔａ，Ｎｉ，Ａｌ，Ｃｕ，Ａｕ，Ｐｔなどの金属あるいは合金あるいはシリサイドなど金属間化合物からなる多層）の薄膜をパターニングすることにより構成してもよい。なお、下部電極１２の厚さは２５０ｎｍ〜３００ｎｍ程度に設定されている。
【００５８】
また、表面電極７の材料には仕事関数の小さな材料（例えば、金）が採用されているが、表面電極７の材料は金に限定されるものではなく、また、表面電極７は単層構造に限らず、多層構造としてもよい。表面電極７の厚さは強電界ドリフト層６を通ってきた電子がトンネルできる厚さであればよく、１０ｎｍ〜１５ｎｍ程度に設定すればよい。なお、各下部電極１２および各表面電極７はそれぞれ短冊状に形成されており、絶縁性基板１１の厚み方向において表面電極７の一部が下部電極１２と対向している。また、各下部電極１２の長手方向の両端部上にはパッド２８が形成され、各表面電極７の長手方向の両端部上にはパッド２７が形成されている。
【００５９】
本実施形態の電界放射型電子源１０は、図２０に示した従来構成と同様に、絶縁性基板１１の一表面側において列設された複数の下部電極１２と、下部電極１２に交差する方向に列設された複数の表面電極７との交点に相当する部位に強電界ドリフト層６の一部が挟まれているから、表面電極７と下部電極１２との組を適宜選択して選択した組間に電圧を印加することにより、強電界ドリフト層６において選択された表面電極７と下部電極１２との交点に相当する部位に強電界が作用して電子が放出される。つまり、複数の表面電極７の群と複数の下部電極１２の群とからなるマトリクス（格子）の格子点に、下部電極１２と、下部電極１２上のバッファ層１４と、バッファ層１４上の多結晶シリコン層３と、多結晶シリコン層３上の強電界ドリフト層６と、強電界ドリフト層６上の表面電極７とからなる電子源素子１０ａを配置したことに相当し、電圧を印加する表面電極７と下部電極１２との組を選択することによって所望の電子源素子１０ａから電子を放出させることが可能になる。したがって、表面電極７は必ずしも短冊状に形成する必要はなく、電子源素子１０ａに対応する部位にのみ形成して下部電極１２に直交する方向に並んだ表面電極７を低抵抗のバス電極により電気的に接続するようにしてもよい。
【００６０】
強電界ドリフト層６は、後述のナノ結晶化プロセスおよび酸化プロセスを行うことにより形成されており、図２に示すように、少なくとも、下部電極１２の表面側に列設された柱状の多結晶シリコンのグレイン（半導体結晶）５１と、グレイン５１の表面に形成された薄いシリコン酸化膜５２と、グレイン５１間に介在する多数のナノメータオーダのシリコン微結晶（半導体微結晶）６３と、各シリコン微結晶６３の表面に形成され当該シリコン微結晶６３の結晶粒径よりも小さな膜厚の酸化膜である多数のシリコン酸化膜（絶縁膜）６４とから構成されると考えられる。ここに、各グレイン５１は、下部電極１２の厚み方向に延びている（つまり、絶縁性基板１１の厚み方向に延びている）。
【００６１】
なお、本実施形態における電子源素子１０ａから電子を放出させるには、例えば、図３に示すように、表面電極７に対向配置されたコレクタ電極２１を設け、表面電極７とコレクタ電極２１との間を真空とした状態で、表面電極７が下部電極１２に対して高電位側となるように表面電極７と下部電極１２との間に駆動電源Ｖａから駆動電圧を印加するとともに、コレクタ電極２１が表面電極７に対して高電位側となるようにコレクタ電極２１と表面電極７との間に直流電圧Ｖｃを印加する。ここに、上記駆動電圧を適宜に設定すれば、下部電極１２から注入された電子が強電界ドリフト層６をドリフトし表面電極７を通して放出される（図３中の一点鎖線は表面電極７を通して放出された電子ｅ−の流れを示す）。
【００６２】
したがって、本実施形態における電子源素子１０ａでは、次のようなモデルで電子放出が起こると考えられる。すなわち、表面電極７と下部電極１２との間に表面電極７を高電位側として駆動電源Ｖａから駆動電圧を印加することにより、下部電極１２から強電界ドリフト層６へ電子ｅ−が注入される。一方、強電界ドリフト層６に印加された電界の大部分はシリコン酸化膜６４にかかるから、注入された電子ｅ−はシリコン酸化膜６４にかかっている強電界により加速され、強電界ドリフト層６におけるグレイン５１の間の領域を表面に向かって図２中および図３中の矢印の向き（図２および図３における上向き）へドリフトし、表面電極７をトンネルし真空中に放出される。しかして、強電界ドリフト層６では下部電極１２から注入された電子がシリコン微結晶６３でほとんど散乱されることなくシリコン酸化膜６４にかかっている電界で加速されてドリフトし、表面電極７を通して放出され、強電界ドリフト層６で発生した熱がグレイン５１を通して放熱されるから、電子放出時にポッピング現象が発生せず、安定して電子を放出することができる。なお、強電界ドリフト層６の表面に到達した電子はホットエレクトロンであると考えられ、表面電極７を容易にトンネルし真空中に放出される。
【００６３】
なお、本実施形態の電界放射型電子源１０は、上述の絶縁性基板１１のガラス基板としてＰＤＰなどで用いられている高歪み点ガラス基板の一種であるＣＳ７７（サンゴバン社製のガラス基板の商品名）を採用しており、絶縁性基板１１の熱膨張係数がシリコンの熱膨張係数よりも大きいので、下部電極１２と絶縁性基板１１との間に下部電極１２から電子通過部５が剥れるのを防止するためにノンドープの多結晶シリコン層からなる剥れ防止層１３を介在させてある。
【００６４】
ところで、本実施形態の電界放射型電子源１０はマルチカラーの画像表示装置に用いるものであって、図４に示した構成の駆動回路３０により駆動される。ここに、駆動回路３０は、複数の表面電極７からなるＸ電極群の各表面電極７の電位を制御するＸ制御部３３と、複数の下部電極１２からなるＹ電極群の各下部電極１２の電位を制御するＹ制御部３４と、入力された映像信号を電界放射型電子源（マトリクス電子源）１０の駆動用の信号に変換する信号処理部３１と、信号処理部３１により変換された信号に基づいてＸ制御部３３およびＹ制御部３４に指示を与える駆動信号制御部３２とを備えている。また、各電子源素子１０ａは、図２０に示した従来構成と同様に電界放射型電子源１０に対向配置されるガラス製のフェースプレート５０（図２０参照）における電界放射型電子源１０との対向面側に設けられたＲ，Ｇ，Ｂいずれかの蛍光体からなる個々のサブピクセル毎に形成されている。
【００６５】
本実施形態の電界放射型電子源１０を駆動する駆動回路３０では、選択した電子源素子１０ａの表面電極７と下部電極１２との間に図５に示す示すような単パルス状の順バイアス電圧Ｖ１を印加した後に当該電子源素子１０ａの表面電極７と下部電極１２との間に単パルス状の逆バイアス電圧Ｖ２を印加するようになっており、電子源素子１０ａに逆バイアス電圧が印加されたときに当該電子源素子１０ａに流れる逆方向電流を検出して逆方向電流が所望の範囲内に収まる（例えば、電子源素子１０ａの駆動開始時の逆方向電流の電流値を規定電流値とし一定の規定電流値付近で安定する）ように表面電極７と下部電極１２との間に印加される逆バイアス電圧を制御する逆バイアス制御部３５を備えている。
【００６６】
以下、本実施形態の電界放射型電子源１０の製造方法について図６を参照しながら説明する。ただし、図６には１つの電子源素子１０ａに対応する部分の断面を示してある。
【００６７】
まず、剥れ防止層１３を形成するために所定厚さ（例えば、２．８ｍｍ）の絶縁性基板１１の上記一表面上に所定膜厚（例えば、１００ｎｍ）のノンドープの多結晶シリコン層をプラズマＣＶＤ法によって所定の成膜温度（例えば、４５０℃）で成膜し、次に、下部電極１２を形成するために上記多結晶シリコン層上に所定膜厚（例えば、２５０ｎｍ）の金属薄膜（例えば、タングステン膜）をスパッタ法によって形成した後、金属薄膜上にフォトレジスト層を塗布形成し、金属薄膜のうち下部電極１２となる部分を残すためにフォトレジスト層をフォトリソグラフィ技術を利用してパターニングしてから、フォトレジスト層をマスクとして金属薄膜および上記多結晶シリコン層を反応性イオンエッチング法によってパターニングすることでそれぞれ金属薄膜の一部からなる複数の下部電極１２およびそれぞれ上記多結晶シリコン層の一部からなる複数の剥れ防止層１３を形成し、続いて、フォトレジスト層を除去してから、絶縁性基板１１の上記一表面側の全面に所定膜厚（例えば、８０ｎｍ）のアモルファスシリコン層からなるバッファ層１４をプラズマＣＶＤ法によって成膜し、続いて、所定膜厚（例えば、１．５μｍ）のノンドープの多結晶シリコン層３をプラズマＣＶＤ法によって所定の成膜温度（例えば、４５０℃）で成膜することにより、図６（ａ）に示す構造が得られる。なお、本実施形態では、多結晶シリコン層３が絶縁性基板１１の上記一表面側に成膜した半導体層を構成している。また、本実施形態では、下部電極１２を形成する工程が下部電極形成工程となり、バッファ層１４を成膜する工程が第１の成膜工程となり、ノンドープの多結晶シリコン層３を成膜する工程が第２の成膜工程となる。また、本実施形態では、上記アモルファスシリコン層が、強電界ドリフト層６の形成前に絶縁性基板１１の上記一表面側の全体にわたって成膜した膜を構成している。
【００６８】
ノンドープの多結晶シリコン層３を形成した後、上述のナノ結晶化プロセスを行うことにより、多結晶シリコンの多数のグレイン５１（図２参照）と多数のシリコン微結晶６３（図２参照）とが混在する複合ナノ結晶層（以下、第１の複合ナノ結晶層と称す）４を強電界ドリフト層６の形成予定部位に形成することにより、図６（ｂ）に示す構造が得られる。ここにおいて、ナノ結晶化プロセスでは、５５ｗｔ％のフッ化水素水溶液とエタノールとを略１：１で混合した混合液よりなる電解液を用い、下部電極１２を陽極とし、電解液中において多結晶シリコン層３に白金電極よりなる陰極を対向配置して、５００Ｗのタングステンランプからなる光源により多結晶シリコン層３の主表面に光照射を行いながら、電源から陽極と陰極との間に定電流（例えば、電流密度が１２ｍＡ／ｃｍ２の電流）を所定時間（例えば、１０秒）だけ流すことによって、多結晶シリコンのグレイン５１およびシリコン微結晶６３を含む第１の複合ナノ結晶層４を多結晶シリコン層３において下部電極１２に重なる部位に形成する。なお、本実施形態では、ナノ結晶化プロセスがナノ結晶化工程となる。
【００６９】
ナノ結晶化プロセスが終了した後に、上述の酸化プロセスを行うことで第１の複合ナノ結晶層４を電気化学的に酸化することによって、図２のような構成の複合ナノ結晶層（以下、第２の複合ナノ結晶層と称す）からなる強電界ドリフト層６を多結晶シリコン層３において下部電極１２に重なる部位に形成することにより、図６（ｃ）に示す構造が得られる。酸化プロセスでは、エチレングリコールからなる有機溶媒中に０．０４ｍｏｌ／ｌの硝酸カリウムからなる溶質を溶かした溶液よりなる電解液を用い、下部電極１２を陽極とし、電解液中において第１の複合ナノ結晶層４に白金電極よりなる陰極を対向配置して、下部電極１２を陽極とし、電源から陽極と陰極との間に定電流（例えば、電流密度が０．１ｍＡ／ｃｍ２の電流）を流し陽極と陰極との間の電圧が２０Ｖだけ上昇するまで第１の複合ナノ結晶層４を電気化学的に酸化することによって、上述のグレイン５１、シリコン微結晶６３、各シリコン酸化膜５２，６４を含む第２の複合ナノ結晶層からなる強電界ドリフト層６を形成するようになっている。ここにおいて、多結晶シリコン層３のうち隣り合う強電界ドリフト層６の間を埋める部分が上述の分離層１６となる。なお、本実施形態では、上述のナノ結晶化プロセスを行うことによって形成される第１の複合ナノ結晶層４においてグレイン５１、シリコン微結晶６３以外の領域はアモルファスシリコンからなるアモルファス領域となっており、強電界ドリフト層６においてグレイン５１、シリコン微結晶６３、各シリコン酸化膜５２，６４以外の領域がアモルファスシリコン若しくは一部が酸化したアモルファスシリコンからなるアモルファス領域６５となっているが、ナノ結晶化プロセスの条件によってはアモルファス領域６５が孔となり、このような場合の第１の複合ナノ結晶層４は従来例にて説明した多孔質多結晶シリコン層４’（図１９（ｂ）参照）と同じ構成とみなすことができる。また、本実施形態では、酸化プロセスが絶縁膜形成工程となる。
【００７０】
強電界ドリフト層６および分離層１６を形成した後は、例えば蒸着法などによって金薄膜からなる表面電極７を形成することにより、図６（ｄ）に示す構造の電界放射型電子源１０が得られる。
【００７１】
以上説明した製造方法にて製造した本実施形態の電界放射型電子源１０は、電子源素子１０ａにおける強電界ドリフト層６と下部電極１２との間にバッファ層１４が設けられているので、強電界ドリフト層６に形成される欠陥を少なくすることができ、しかも、バッファ層１４がアモルファスシリコン層により構成されておりバッファ層１４の電気抵抗が強電界ドリフト層６の電気抵抗よりも高いので、従来に比べて強電界ドリフト層６にかかる電界を面内で均一化することができるから、従来に比べて電子放出特性の面内ばらつきを小さくできる。要するに、上述の製造方法によれば、下部電極１２上にバッファ層１４を設けていない場合に比べて強電界ドリフト層６のベースとなるノンドープの多結晶シリコン層３に欠陥が形成されにくくなって結果的に強電界ドリフト層６にも欠陥が形成されにくくなり、強電界ドリフト層６の品質が向上するから、従来に比べて電子放出特性の面内ばらつきが小さな電界放射型電子源１０を提供することができる。また、ロット間での電界放射型電子源１０の電子放出特性のばらつきを小さくすることができる。
【００７２】
ところで、本実施形態では、バッファ層１４としてアモルファスシリコン層のようなアモルファス層を採用しているが、アモルファス層は一般的に多結晶シリコン層のような多結晶層に比べて電気抵抗が高く、バッファ層１４の膜厚が厚くなるほどバッファ層１４での電気抵抗成分が増大し、電子源としての特性が悪くなってしまう（エミッション電流Ｉｅや電子放出効率が低下してしまう）ので、バッファ層１４の膜厚は薄い方が望ましく、電子源素子１０ａにおいてバッファ層１４と強電界ドリフト層６との間に介在する多結晶シリコン層３の膜厚以下とすることでバッファ層１４の電気抵抗成分による電子放出効率の低下などの影響を抑えることができる。
【００７３】
ここに、一実施例（以下、実施例１と称す）として、バッファ層１４の膜厚を８０ｎｍとし、表面電極７および下部電極１２の数を両方とも４本ずつとして製造した電界放射型電子源１０の電子放出特性について説明する。なお、説明を簡単にするため、図７に示すように、４本の表面電極７がそれぞれ行選択電極Ｘ１、Ｘ２，Ｘ３，Ｘ４を兼ね、４本の下部電極１２をそれぞれ列選択電極Ｙ１，Ｙ２，Ｙ３，Ｙ４を兼ねているものとして説明する。なお、電子源素子１０ａの駆動条件としては、上述の図５における順バイアス電圧Ｖ１の電圧値を１８（Ｖ）、パルス幅Ｈ１を５（ｍｓ）、逆バイアス電圧Ｖ２の電圧値を−１０（Ｖ）、パルス幅Ｈ２を５（ｍｓ）とした。
【００７４】
図８に実施例１の電界放射型電子源１０の電子放出特性を示し、図９に一比較例（以下、比較例１と称す）としてバッファ層１４を設けていない電界放射型電子源１０の電子放出特性を示す。図８および図９の横軸は上記駆動電圧（バイアス電圧）、縦軸は電流密度であり、各図の上側の４種類のマークで区別した特性はダイオード電流Ｉps（図３参照）の電流密度、各図の下側の４種類のマークで区別した特性はエミッション電流Ｉｅ（図３参照）の電流密度を示しており、「Ａ」を付したマークが列選択電極Ｙ１に関係する４個の電子源素子１０ａの特性を示し、「Ｂ」を付したマークが列選択電極Ｙ２に関係する４個の電子源素子１０ａの特性を示し、「Ｃ」を付したマークが列選択電極Ｙ３に関係する４個の電子源素子１０ａの特性を示し、「Ｄ」を付したマークが列選択電極Ｙ４に関係する４個の電子源素子１０ａの特性を示している。図８と図９との比較から膜厚が８０ｎｍのバッファ層１４を設けてもＩ−Ｖ特性に影響がないことが分かる。
【００７５】
これに対して、電界放射型電子源１０にフェースプレートを対向配置しフェースプレートにおける電界放射型電子源１０との対向面に設けた蛍光体層の発光パターンより電子放出特性を比較した結果を図１０に示す。ここに、図１０は、（ａ）がバッファ層１４を設けていない比較例１の電界放射型電子源１０を用いた表示装置の発光パターン、（ｂ）がバッファ層１４を設けた実施例１の電界放射型電子源１０を用いた表示装置の発光パターンを示している。図１０から、バッファ層１４を設けた実施例１の方がバッファ層１４を設けていない比較例１に比べて輝度の面内ばらつきが小さいことが分かり、輝度はエミッション電流Ｉｅの大きさにより決まるので、バッファ層１４を設けた実施例１の方がバッファ層１４を設けていない比較例１に比べてエミッション電流Ｉｅの面内ばらつきが小さくなっていることが分かる。以上の結果から、バッファ層１４は電子放出特性の面内均一性を向上させるには膜厚として１００ｎｍもあれば十分であることが分かるので、バッファ層１４の膜厚は２００ｎｍ以下、望ましくは１００ｎｍ以下とすればよい。
【００７６】
また、上述の製造方法では、バッファ層１４を成膜する第１の成膜工程における成膜法としてプラズマＣＶＤ法を採用し、ノンドープの多結晶シリコン層３を成膜する第２の成膜工程における成膜法としてプラズマＣＶＤ法を採用しているので、第１の成膜工程と第２の成膜工程とで１つのプラズマＣＶＤ装置を用いるようにし、第１の成膜工程の後、バッファ層１４の表面を大気に曝すことなく第２の成膜工程を行うことにより、バッファ層１４と多結晶シリコン層３との間に酸化膜からなるバリア層が形成されるのを防止することができ、バリア層が抵抗成分となって電子放出特性に与える影響をなくすことができる。また、第１の成膜工程と第２の成膜工程とを同一チャンバ内で連続的に行うので、製造期間の短縮を図れる。なお、本実施形態では、バッファ層１４上に成膜するノンドープの多結晶シリコン層３が多結晶半導体層を構成している。
【００７７】
ところで、上述のように、第１の成膜工程および第２の成膜工程で成膜法としてプラズマＣＶＤ法を採用しており、プラズマＣＶＤ法のプロセスパラメータとしては、放電パワー、放電圧力、原料ガスの分圧比、原料ガスの種類、原料ガスの流量、基板温度などがあるが、本実施形態では、第１の成膜工程にて成膜するバッファ層１４がアモルファスシリコン層であり、第２の成膜工程にて成膜する多結晶半導体層がノンドープの多結晶シリコン層３なので、第１の成膜工程から第２の成膜工程へ切り替える際に放電パワーをバッファ層１４の形成条件（例えば、４００Ｗ）から多結晶シリコン層３の形成条件（例えば、１．８ｋＷ）へ変化させるようにすれば、放電パワーを含めた種々のプロセスパラメータの中から複数のプロセスパラメータを変化させる場合に比べてプロセスを簡略化できる。同様に、第１の成膜工程から第２の成膜工程へ切り替える際に放電圧力をバッファ層１４の形成条件（例えば、６．７Ｐａ）から多結晶シリコン層３の形成条件（例えば、１．３Ｐａ）へ変化させるようにすれば、放電圧力を含めた種々のプロセスパラメータの中から複数のプロセスパラメータを変化させる場合に比べてプロセスを簡略化できる。また、第１の成膜工程から第２の成膜工程へ切り替える際に原料ガスであるシラン系のガス（例えば、ＳｉＨ４ガス）とＨ２ガスとの分圧比をバッファ層１４の形成条件（例えば、ＳｉＨ４：Ｈ２＝１：０）から多結晶シリコン層３の形成条件（例えば、ＳｉＨ４：Ｈ２＝１：１０）へ変化させるので、原料ガスの分圧比を含めた種々のプロセスパラメータの中から複数のプロセスパラメータを変化させる場合に比べてプロセスを簡略化できる。また、第１の成膜工程から第２の成膜工程へ切り替える際に原料ガスの種類をバッファ層１４の形成条件（例えば、ＳｉＨ４ガスとＮ２ガスとの組み合わせ）から多結晶シリコン層３の形成条件（例えば、ＳｉＨ４ガスとＡｒガスとの組み合わせ）へ変化させるようにすれば、原料ガスの種類を含めた種々のプロセスパラメータの中から複数のプロセスパラメータを変化させる場合に比べてプロセスを簡略化できる。なお、第１の成膜工程から第２の成膜工程へ切り替える際に複数のプロセスパラメータを変化させるようにしてもよいことは勿論である。また、第１の成膜工程および第２の成膜工程で成膜法として触媒ＣＶＤ法を採用してもよく、この場合、第１の成膜工程から第２の成膜工程へ切り替える際に種々のプロセスパラメータのうちの一つのプロセスパラメータ（例えば原料ガスの分圧比あるいは原料ガスの種類）を変化させるようにしてもよいし、複数のプロセスパラメータを変化させるようにしてもよい。
【００７８】
ところで、上述の製造方法において、第１の成膜工程と第２の成膜工程との間に、バッファ層１４の表面へ第２の成膜工程初期における結晶核形成を起こりやすくする処理を施す成長前処理工程を行うようにすれば、第２の成膜工程で多結晶シリコン層３を成膜する際に多結晶シリコン層３の結晶成長が促進されて膜質が向上し、結果的に電界放射型電子源１０の電子放出特性および寿命が向上する。ここにおいて、成長前処理工程としては、例えば、バッファ層１４の表面へプラズマ処理を施す工程を採用すればよく、成長前処理工程と第２の成膜工程とを一つのプラズマＣＶＤ装置で行う（つまり、同一チャンバ内で行う）ことができ、成長前処理工程と第２の成膜工程とを連続的に行うことができるので、製造期間の短縮を図れる。なお、プラズマ処理としては、水素プラズマ処理やアルゴンプラズマ処理などを採用すればよく、水素プラズマ処理を採用する場合には第２の成膜工程における原料ガスとしてシラン系のガスと水素ガスとを用いるのであれば第２の成膜工程で用いる原料ガスの一つである水素ガスの配管を通してチャンバ内へ水素ガスを導入すればよいから、プラズマＣＶＤ法で用いる装置を特に改造することなく使用することができる。また、アルゴンプラズマ処理を採用した場合には、水素プラズマ処理を採用した場合に比べて多結晶シリコン層３の結晶化をより促進することができる。また、成長前処理工程として、バッファ層１４の表面へ多数のシリコン微結晶を含む層を形成する工程を採用してもよく、この場合はプラズマ処理を施すことなく多結晶シリコン層３の結晶化を促進することができる。
【００７９】
図１１および図１３に成長前処理工程を行って製造した他の実施例（以下、実施例２と称す）の電界放射型電子源１０の電子放出特性の経時特性を示し、図１２および図１４に成長前処理工程を行わずに製造した他の比較例（以下、比較例２と称す）の電界放射型電子源１０の電子放出特性の経時特性を示す。ここに、図１１および図１２の横軸は上記駆動電圧（バイアス電圧）、縦軸は電流密度であり、各図の上側の４種類のマークで区別した特性はダイオード電流Ｉps（図３参照）の電流密度、各図の下側の４種類のマークで区別した特性はエミッション電流Ｉｅ（図３参照）の電流密度を示しており、「Ａ」を付したマークが列選択電極Ｙ１に関係する４個の電子源素子１０ａの特性を示し、「Ｂ」を付したマークが列選択電極Ｙ２に関係する４個の電子源素子１０ａの特性を示し、「Ｃ」を付したマークが列選択電極Ｙ３に関係する４個の電子源素子１０ａの特性を示し、「Ｄ」を付したマークが列選択電極Ｙ４に関係する４個の電子源素子１０ａの特性を示している。また、図１３および図１４は、横軸が連続駆動した場合の駆動開始からの経過時間、左側の縦軸が電流密度、右側の縦軸が電子放出効率であり、各図中の「イ」がダイオード電流Ｉpsの電流密度、「ロ」がエミッション電流Ｉｅの電流密度、「ハ」が電子放出効率である。また、成長前処理工程の条件としては、水素プラズマに曝す時間を４０分とし、このときの基板温度を４００℃、放電圧力を１．３Ｐａ、放電電力を２ｋＷとした。
【００８０】
図１１および図１２から、成長前処理工程を行った実施例２の方が成長前処理工程を行っていない比較例２に比べてＩ−Ｖ特性が向上（エミッション電流Ｉｅが向上）していることが分かり、図１３および図１４から、成長前処理工程を行った実施例２の方が成長前処理工程を行っていない比較例２に比べてエミッション電流Ｉｅおよび電子放出効率が向上していることが分かる。
【００８１】
また、本実施形態では、下部電極１２と絶縁性基板１１との間に剥れ防止層１３を介在させてあることにより、製造時に電子通過部５ないし電子通過部５となる部分が従来に比べて剥がれにくくなるので、製造時の歩留まりが向上し、製造コストを低減することができ、電界放射型電子源１０の低コスト化を図ることができる。また、製造後においても電子通過部５が下部電極１２から剥がれるのを防止することができ、長期的な信頼性を高めることができる。なお、絶縁性基板１１として高歪み点ガラス基板に比べてシリコンとの熱膨張係数が近いガラス基板を採用する場合には、剥れ防止層１３は必ずしも設ける必要はない。
【００８２】
ところで、絶縁性基板１１として例えばガラス基板のように赤外線に対して透明な基板（赤外線を吸収せずに透過させるようなバンドギャップを有する材料からなる基板）を採用した場合、絶縁性基板１１を他表面側から基板加熱用のヒータにより加熱して所望の基板温度にする際に、ヒータから放射された赤外線が下部電極１２を加熱するので、図１６に示すようにバッファ層１４を設けていない構成では、絶縁性基板１１の一表面側にノンドープの多結晶シリコン層３を成膜する第２の成膜工程において、絶縁性基板１１の他表面側からヒータ４０により加熱したときに下部電極１２のパターンが密な部分と下部電極１２のパターンが疎な部分とで温度が異なり疎な部分での加熱が不十分となって多結晶シリコン層３のうち下部電極１２のパターンの疎な部分の領域３ｂ，３ｃの膜質が下部電極１２のパターンの密な部分の領域３ａの膜質に比べて悪くなってしまう。なお、図１６においてヒータ４０から絶縁性基板１１の厚み方向へ延びた各矢印は下部電極１２に吸収される熱の流れを模式的に示したものであり、矢印の左右の幅が広いほど吸収される熱量が大きいことを示している。
【００８３】
これに対して、本実施形態では、バッファ層１４が赤外線を吸収する材料の一種であるアモルファスシリコンにより形成されており、図１５に示すように、絶縁性基板１１の上記一表面側の全体にわたってバッファ層１４を形成してから、強電界ドリフト層６のベースとなるノンドープの多結晶シリコン層３を成膜する際に絶縁性基板１１を上記一表面とは反対の他表面側からヒータ４０により加熱したときに下部電極１２のパターンによらず絶縁性基板１１の上記一表面側における温度分布を均一にでき、多結晶シリコン層３の膜質の面内均質性を高めることができるから、バッファ層１４が設けられていない場合やバッファ層１４が下部電極１２に重なる領域のみに形成されている場合に比べて強電界ドリフト層６の品質の面内ばらつきを小さくでき、電子放出特性の面内ばらつきを小さくすることができる。
【００８４】
また、本実施形態の電界放射型電子源１０では、バッファ層１４をアモルファス層たるアモルファスシリコン層により構成しているので、バッファ層４を一般的な半導体製造プロセス（例えば、プラズマＣＶＤ法など）により比較的低温で容易に形成することができる。
【００８５】
ところで、本実施形態では、ノンドープの多結晶シリコン層３に対してナノ結晶化プロセスを行って、その後、酸化プロセスを行うことにより強電界ドリフト層６を形成しているが、多結晶シリコン層３の代わりに他の多結晶半導体層を採用してもよい。また、本実施形態では、シリコン酸化膜６４が絶縁膜を構成しており絶縁膜の形成に酸化プロセスを採用しているが、酸化プロセスの代わりに窒化プロセスないし酸窒化プロセスを採用してもよく、窒化プロセスを採用した場合には図２にて説明した各シリコン酸化膜５２，６４がいずれもシリコン窒化膜となり、酸窒化プロセスを採用した場合には各シリコン酸化膜５２，６４がシリコン酸窒化膜となる。
【図面の簡単な説明】
【００８６】
【図１】実施形態における電界放射型電子源の一部破断した概略斜視図である。
【図２】同上における電界放射型電子源の要部概略構成図である。
【図３】同上における電界放射型電子源の動作説明図である。
【図４】同上における電界放射型電子源を用いた画像表示装置の要部概略構成図である。
【図５】同上における電界放射型電子源の駆動方法の説明図である。
【図６】同上における電界放射型電子源の製造方法を説明するための主要工程断面図である。
【図７】同上における電界放射型電子源の動作説明図である。
【図８】同上における電界放射型電子源の実施例の電子放出特性図である。
【図９】同上における電界放射型電子源の比較例の電子放出特性図である。
【図１０】（ａ）は比較例の電界放射型電子源を用いた表示装置の発光パターン写真をカラー印刷したもの、（ｂ）は実施例の電界放射型電子源を用いた表示装置の発光パターン写真をカラー印刷したものである。
【図１１】同上における電界放射型電子源の他の実施例の電子放出特性図である。
【図１２】同上における電界放射型電子源の他の比較例の電子放出特性図である。
【図１３】同上における電界放射型電子源の他の実施例の電子放出特性図である。
【図１４】同上における電界放射型電子源の他の比較例の電子放出特性図である。
【図１５】同上における電界放射型電子源の製造方法の説明図である。
【図１６】同上における電界放射型電子源の比較例の製造方法の説明図である。
【図１７】従来例を示す電界放射型電子源の動作説明図である。
【図１８】他の従来例を示す電界放射型電子源の動作説明図である。
【図１９】同上の電界放射型電子源の製造方法を説明するための主要工程断面図である。
【図２０】同上を応用したディスプレイの概略構成図である。
【図２１】同上を応用したディスプレイにおける電界放射型電子源の概略斜視図である。
【符号の説明】
【００８７】
３  多結晶シリコン層
５  電子通過部
６  強電界ドリフト層
７  表面電極
１０  電界放射型電子源
１０ａ  電子源素子
１１  絶縁性基板
１２  下部電極
１３  剥れ防止層
１４  バッファ層
１６  分離層
５１  グレイン
５２  シリコン酸化膜
６３  シリコン微結晶
６４  シリコン酸化膜
【図１】
2004221076.tif 000003
【図２】
2004221076.tif 000004
【図３】
2004221076.tif 000005
【図４】
2004221076.tif 000006
【図５】
2004221076.tif 000007
【図６】
2004221076.tif 000008
【図７】
2004221076.tif 000009
【図８】
2004221076.tif 000010
【図９】
2004221076.tif 000011
【図１１】
2004221076.tif 000012
【図１２】
2004221076.tif 000013
【図１３】
2004221076.tif 000014
【図１４】
2004221076.tif 000015
【図１５】
2004221076.tif 000016
【図１６】
2004221076.tif 000017
【図１７】
2004221076.tif 000018
【図１８】
2004221076.tif 000019
【図１９】
2004221076.tif 000020
【図２０】
2004221076.tif 000021
【図２１】
2004221076.tif 000022
【図１０】
2004221076.tif 000023