(57)【要約】【課題】層間絶縁膜に形成されたコンタクトホールの変形を防止して安定したコンタクトを得ることができる半導体装置及びその製造方法を提供する。【解決手段】層間絶縁膜２０及び１７をエッチングすることにより、コンタクトホール２１乃至２３を形成する。この時、ガードリング部４には、溝を形成しない。続いて、周辺回路部２内のソース・ドレイン領域に、コンタクトの補償用にイオン注入を行い、注入した不純物を活性化させるために、高温アニールを行う。続いて、層間絶縁膜２８、ストレージキャパシタ及び層間絶縁膜３５を順次形成し、周辺回路部２において、一部の配線層２５まで到達するコンタクトホール３６を形成すると共に、ガードリング部４において、拡散層１５まで到達する溝３７を形成する。次いで、コンタクトホール３６及び溝３７内に、バリアメタル膜３８を形成し、更に、例えばＷ膜からなるコンタクトプラグ３９を埋設する。【選択図】　図６
2004095877.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された集積回路部と、
前記半導体基板上に形成され、前記集積回路部を包囲してその外部からの水分の浸入を防止するガードリング部と、
を有し、
前記集積回路部は、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の表面に、平面視で前記ゲート電極を挟むようにして形成された１対の不純物拡散層を備えた集積回路部と、
を有する半導体装置において、
少なくとも前記ゲート電極及び前記１対の不純物拡散層を被覆し、前記集積回路部及び前記ガードリング部にわたって形成され、少なくとも前記１対の不純物拡散層に到達するコンタクトホールが形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、前記コンタクトホールを介して少なくとも前記１対の不純物拡散層に接続された配線層と、
前記第１の層間絶縁膜上に形成され、前記配線層を被覆する第２の層間絶縁膜と、
を有し、
前記第１及び第２の層間絶縁膜には、前記ガードリング部内において前記半導体基板まで到達する溝が形成されており、
前記溝に埋め込まれた埋込導電層を有することを特徴とする半導体装置。
【請求項２】
前記溝は、連続して環状に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成された集積回路部と、
前記半導体基板上に形成され、前記集積回路部を包囲してその外部からの水分の浸入を防止するガードリング部と、
を有し、
前記集積回路部は、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の表面に、平面視で前記ゲート電極を挟むようにして形成された１対の不純物拡散層を備えた集積回路部と、
を有する半導体装置において、
少なくとも前記ゲート電極及び前記１対の不純物拡散層を被覆し、前記集積回路部及び前記ガードリング部にわたって形成され、少なくとも前記１対の不純物拡散層に到達するコンタクトホールが形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、前記コンタクトホールを介して少なくとも前記１対の不純物拡散層に接続された配線層と、
を有し、
前記第１の層間絶縁膜には、前記ガードリング部内において前記半導体基板まで到達する複数個の第１の溝が断続的に形成されており、
前記複数個の第１の溝は、前記コンタクトホールのうちでその第１の溝自体に最も近く位置するものとの距離が短いものほど、短く形成されており、
前記第１の溝に埋め込まれた第１の埋込導電層を有することを特徴とする半導体装置。
【請求項４】
半導体基板と、前記半導体基板上に形成された集積回路部と、前記半導体基板上に形成され、前記集積回路部を包囲してその外部からの水分の浸入を防止するガードリング部と、を有する半導体装置を製造する方法であって、
前記集積回路部内において、前記半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体基板の表面に、平面視で前記ゲート電極を挟むようにして１対の不純物拡散層を形成する工程と、
少なくとも前記ゲート電極及び前記１対の不純物拡散層を被覆する第１の層間絶縁膜を前記集積回路部及び前記ガードリング部にわたって形成する工程と、
前記第１の層間絶縁膜に、少なくとも前記１対の不純物拡散層に到達するコンタクトホールを形成する工程と、
前記コンタクトホールを介して少なくとも前記１対の不純物拡散層に接続される配線層を前記第１の層間絶縁膜上に形成する工程と、
前記配線層を被覆する第２の層間絶縁膜を前記第１の層間絶縁膜上に形成する工程と、
前記第１及び第２の層間絶縁膜に、前記ガードリング部内において前記半導体基板まで到達する溝を形成する工程と、
前記溝に埋込導電層を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板と、前記半導体基板上に形成された集積回路部と、前記半導体基板上に形成され、前記集積回路部を包囲してその外部からの水分の浸入を防止するガードリング部と、を有する半導体装置を製造する方法であって、
前記半導体基板の上又は上方に、層間絶縁膜を前記集積回路部及び前記ガードリング部にわたって形成する工程と、
前記集積回路部内において、前記第１の層間絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホール内に配線層を埋め込む工程と、
前記ガードリング部において、前記第１の層間絶縁膜に溝を形成する工程と、
前記溝に埋込導電層を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記溝を形成する工程において、前記溝を連続して環状に形成することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
半導体基板と、前記半導体基板上に形成された集積回路部と、前記半導体基板上に形成され、前記集積回路部を包囲してその外部からの水分の浸入を防止するガードリング部と、を有する半導体装置を製造する方法であって、
前記集積回路部内において、前記半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体基板の表面に、平面視で前記ゲート電極を挟むようにして１対の不純物拡散層を形成する工程と、
少なくとも前記ゲート電極及び前記１対の不純物拡散層を被覆する第１の層間絶縁膜を前記集積回路部及び前記ガードリング部にわたって形成する工程と、
前記第１の層間絶縁膜に、少なくとも前記１対の不純物拡散層に到達するコンタクトホール及び前記ガードリング部内において前記半導体基板まで到達する複数個の第１の溝を形成する工程と、
前記コンタクトホールを介して少なくとも前記１対の不純物拡散層に接続される配線層を前記第１の層間絶縁膜上に形成し、前記第１の溝に第１の埋込導電層を埋め込む工程と、
と、
を有し、
前記複数個の第１の溝を形成する工程において、前記複数個の第１の溝を、断続的に形成すると共に、前記コンタクトホールのうちでその第１の溝自体に最も近く位置するものとの距離が短いものほど、短く形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記配線層を被覆する第２の層間絶縁膜を前記第１の層間絶縁膜上に形成する工程と、
前記第２の層間絶縁膜に、前記ガードリング部内において前記第１の埋込導電層まで到達する第２の溝を断続的に形成する工程と、
前記第２の溝に第２の埋込導電層を埋め込む工程と、
を有することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の溝を形成する工程において、前記第２の溝の一部を、前記第１の層間絶縁膜を貫通して前記半導体基板まで到達させることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
半導体基板と、前記半導体基板上に形成された集積回路部と、前記半導体基板上に形成され、前記集積回路部を包囲してその外部からの水分の浸入を防止するガードリング部と、を有する半導体装置を製造する方法であって、
前記集積回路部内において、前記半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体基板の表面に、平面視で前記ゲート電極を挟むようにして１対の不純物拡散層を形成する工程と、
少なくとも前記ゲート電極及び前記１対の不純物拡散層を被覆する第１の層間絶縁膜を前記集積回路部及び前記ガードリング部にわたって形成する工程と、
前記第１の層間絶縁膜に、少なくとも前記１対の不純物拡散層に到達するコンタクトホール及び前記ガードリング部内において前記半導体基板まで到達する第１の溝を形成する工程と、
前記コンタクトホールを介して少なくとも前記１対の不純物拡散層に接続される配線層を前記第１の層間絶縁膜上に形成し、前記第１の溝に第１の埋込導電層を埋め込む工程と、
と、
を有し、
前記コンタクトホール及び前記第１の溝を形成する工程から、前記配線層を形成し、前記第１の埋込導電層を埋め込む工程までの間、前記半導体基板の温度を８００℃以下とすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、超高集積化に好適な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）は、大別して、メモリセルアレイが設けられたメモリセルアレイ部、メモリセルの駆動回路等が設けられた周辺回路部及びチップ外周のダイシングライン部に区画されている。また、周辺回路部とダイシングライン部との間には、外部からの水分の浸入を防止することを目的としてガードリング部が設けられている。このようなＤＲＡＭは、以下のような方法により製造されている。図２５乃至図３０は、従来の半導体装置の製造方法を工程順に示す断面図である。
【０００３】
先ず、図２５に示すように、半導体基板１１１の表面に、周知のＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）プロセスにて素子分離領域１１２を形成した後、ウェル及びチャネルストップ拡散層（いずれも図示せず）等を形成するためのイオン注入を行う。次に、ゲート酸化膜１１３を形成する。その後、多結晶Ｓｉ膜及びＷＳｉ膜を順次堆積し、その上に絶縁膜層となるＳｉＮ膜等を更に堆積する。次いで、レジスト膜の形成、レジスト膜のパターニング、及びエッチングを行うことにより、多結晶Ｓｉ膜１１４ａ及びＷＳｉ膜１１４ｂからなる配線層１１４及びＳｉＮ膜１４５を形成する。
【０００４】
次に、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を形成するためのイオン注入を行うことにより、拡散層１１５を形成する。次いで、Ｓｉ３Ｎ４からなるサイドウォール１１６を形成する。その後、ＢＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）及びＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）からなる層間絶縁膜１１７を全面に堆積し、この層間絶縁膜１１７のリフローを行う。このリフローでは、温度を８００℃とし、雰囲気をＮ２雰囲気とし、時間を２０分間とする。そして、ＣＭＰ（化学機械的研磨）等の方法により層間絶縁膜１１７の平坦化を行う。以上の工程は、周知のＤＲＡＭ製造技術におけるＭＯＳＦＥＴの形成工程である。
【０００５】
続いて、図２５に示すように、層間絶縁膜１１７をパターニングすることにより、半導体基板１１１に設けたセルトランジスタのソース・ドレイン領域、即ちメモリセルアレイ部１０１内の拡散層１１５にコンタクトをとるためのコンタクトホール１１８を層間絶縁膜１１７に形成する。このパターニングは、層間絶縁膜１１７とサイドウォール１１６とのエッチング選択比が高いため、ＳＡＣ（Ｓｅｌｆ　Ａｌｉｇｎ　Ｃｏｎｔａｃｔ）エッチングにより行うことができる。
【０００６】
次に、図２６に示すように、コンタクトホール１１８に多結晶Ｓｉ膜を埋め込み、この多結晶Ｓｉ膜をＣＭＰにより層間絶縁膜１１７が露出するまで研磨することにより、導体プラグ１１９を形成する。次いで、層間絶縁膜１２０として、ＨＴＯ膜（高温酸化膜）を全面に堆積する。
【０００７】
その後、全面にフォトレジスト（図示せず）を形成し、このフォトレジストの、メモリセルアレイ部１０１のビットコンタクト部、周辺回路部１０２のＭＯＳＦＥＴのソース・ドレインコンタクト部、周辺回路部１０２のＭＯＳＦＥＴのゲート部に夫々整合する部分に開口部を形成すると共に、ガードリング部１０４の環状の拡散層１１５に整合する部分に開口部を形成する。そして、このフォトレジストをマスクとして、層間絶縁膜１２０及び１１７をエッチングすることにより、図２６に示すように、コンタクトホール１２１乃至１２３を形成すると同時に、ガードリング部１０４に拡散層１１５まで到達する環状の溝１４７を形成する。コンタクトホール１２１は、メモリセルアレイ部１０１のビットコンタクト部に形成されたものであり、コンタクトホール１２２は、周辺回路部１０２のＭＯＳＦＥＴのソース・ドレインコンタクト部に形成されたものであり、コンタクトホール１２３は、周辺回路部１０２のＭＯＳＦＥＴのゲート部に形成されたものである。なお、コンタクトホール１２２は、図示しないが、周辺回路部１０２内の拡散層抵抗等の他の基板コンタクトが必要とされる部分にも形成される。
【０００８】
続いて、図２７に示すように、周辺回路部１０２の半導体基板１１１（拡散層１１５）とその後に形成する高融点金属からなる配線層とのコンタクトを安定化させるために、周辺回路部１０２内のソース・ドレイン部及び拡散層抵抗等の基板コンタクトが必要とされる部分にイオン注入を行う。そして、注入した不純物を活性化させるために、炉内アニール又はランプアニール等のＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）を行う。この高温アニールでは、温度を１０００℃程度とする。
【０００９】
次に、Ｔｉ膜及びＴｉＮ膜の積層体からなるバリアメタル膜１２４、Ｗ配線層１２５及び反射防止膜としてのＳｉＯＮ膜１２６を堆積した後、フォトレジスト（図示せず）を形成し、このフォトレジストに開口部を形成する。続いて、このフォトレジスト膜をマスクとして、配線層１２５のエッチングを行う。なお、ＳｉＯＮ膜１２６は、形成しないこともある。次いで、減圧ＣＶＤ法により、図２７に示すように、減圧ＳｉＮ膜１２７を堆積し、配線層１２５を減圧ＳｉＮ膜１２７により覆う。
【００１０】
その後、図２８に示すように、層間絶縁膜１２８として、高密度プラズマ酸化膜（ＨＤＰ膜）を全面に堆積し、ＣＭＰ等の平坦化技術により層間絶縁膜１２８を平坦化する。続いて、ＳｉＮ膜１２９を堆積する。次いで、周知のＰＳＣ（Ｐｏｌｙ　Ｓｈｒｕｎｋ　Ｃｏｎｔａｃｔ）によるコンタクト形成方法にてセルのストレージ側ホール１３０を形成し、このストレージ側ホール１３０内にコンタクトプラグ１３１を埋設する。
【００１１】
次に、周知のシリンダ形成方法によってシリンダ形状のストレージ電極１３２を層間絶縁膜１２８上に形成する。続いて、ＣＶＤ法によってキャパシタ誘電体膜１３３となるＳｉＮ膜及び酸化膜を形成した後、ドーピングされたアモルファスＳｉからなる対向電極１３４を形成する。
【００１２】
そして、キャパシタを形成した後、図２８に示すように、層間絶縁膜１３５として、ＨＤＰ膜等の絶縁膜を堆積する。その後、この層間絶縁膜１３５をＣＭＰ等の平坦化技術を用いて平坦化する。
【００１３】
次に、図２９に示すように、周辺回路部１０２において、一部の配線層１２５まで到達するコンタクトホール１３６を形成すると共に、ガードリング部１０４において、配線層１２５まで到達する環状の溝１３７を形成する。つまり、コンタクトホール１３６及び溝１３７を互いに同時に形成する。このとき、図示しないが、一部の配線層１１４又はその上方に位置する配線層（図示せず）まで到達するコンタクトホールも同時に形成される。次いで、コンタクトホール１３６及び溝１３７内に、バリアメタル膜１３８を形成し、更に、コンタクトプラグ１３９を埋設する。
【００１４】
その後、図３０に示すように、層間絶縁膜１４２及びコンタクトホール１４３等を形成しながら、上層配線層１４０、コンタクトプラグ１４４及びそのバリアメタル膜１４１を数層形成し、カバー膜となるＨＤＰ膜及びＳｉＮ膜（図示せず）を堆積して、ＤＲＡＭ（半導体装置）を完成させる。
【００１５】
しかし、このようなＤＲＡＭの製造方法では、コンタクトホール１２１乃至１２３を開口した後のアニール処理の際に、図３１に示すように、メモリセルアレイ部１０１及び周辺回路部１０２を囲むように配置されたガードリング（耐湿リング）部１０４内の溝１４７を起点として層間絶縁膜１１７が熱収縮し、この溝１４７に近接するコンタクトホール１２１乃至１２３が変形してしまう。この変形量は、深いコンタクトホール程大きなものとなる。従って、半導体基板１１１まで到達するコンタクトホール１２２の変形量が最も大きなものとなる。このようなコンタクトホールの変形が発生すると、変形したコンタクトホールにおける接続が不良となりやすくなる。溝１４７と全てのコンタクトホール１２１乃至１２３との距離を無条件に大きく設定すれば、コンタクトホール１２１乃至１２３の変形を防止できる可能性はあるが、それでは半導体装置の微細化の妨げとなってしまう。
【００１６】
また、例え、コンタクトホール１２１乃至１２３を形成する前に、例えば１０００℃で５秒間の十分に高温のアニールを施しておいたとしても、これらのコンタクトホールを形成した後に、新たに熱処理を加えれば、層間絶縁膜１１７は同様に、熱収縮してしまう。
【００１７】
そこで、このような欠点を解決することを目的として、周辺回路部とダイシングライン部との境界だけでなく、その内側にもガードリングが設けられた半導体装置が特開２００２−１３４５０６号公報に開示されている。また、この公報には、複数のガードリングを点在させることも開示されている。そして、この公報には、上記のような構成とすることにより、層間絶縁膜の熱収縮量を減少させて信頼性を向上させることができると記載されている。
【００１８】
【発明が解決しようとする課題】
しかしながら、上記の特開２００２−１３４５０６号公報に記載された発明によっても、コンタクトホールの変形を防止することはできない。これは、以下の理由による。
【００１９】
第一に、例え、周辺回路部とダイシングライン部との境界に設けたガードリングだけでなく、その内側に緩衝層として第２のガードリングを形成し、シュリンクを防ごうとしても、第２のガードリングの配置次第では、境界に配置されたガードリングと同様の現象が起こりえる。つまり、第２のガードリングを起点として熱収縮が発生して、コンタクトホールが変形する。
【００２０】
第二に、分割ガードリングに関しては、ガードリングを単に分割して配置してとしても、層間絶縁膜のシュリンクを防げるものではない。
【００２１】
また、特開２００２−１３４５０６号公報に記載されたような複雑な構造のガードリングを設けると、チップ面積が増大するという問題点も生じる。即ち、ガードリングの構造をそれまでの構造よりも複雑化した場合には、ガードリングを新たに形成する領域を設ける必要がある。このため、高集積化に対して制限が課されることになると共に、設計（プロセス）自由度が狭められる。
【００２２】
本発明は、かかる問題点に鑑みてなされたものであって、層間絶縁膜に形成されたコンタクトホールの変形を防止して安定したコンタクトを得ることができる半導体装置及びその製造方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本願発明者は、鋭意検討の結果、従来の製造方法では、ガードリング用の溝により、層間絶縁膜が広範囲にわたって分断されており、この状態で高温アニールが行われるため、層間絶縁膜が著しく熱収縮してコンタクトホールが変形していることを見出した。このような現象は、ガードリングを複数設けた場合にも、同様に発生する。また、本願発明者は、従来の製造方法では、ガードリングを複数設ける場合に、その長さが考慮されていないために、コンタクトホールが変形していることも見出した。本願発明者の鋭意検討の結果によれば、コンタクトホールの変形量は、分断箇所（ガードリング）で最大となり、ここから離間するに従い、小さくなる。更に、本願発明者は、熱処理温度を適切に調整することにより、層間絶縁膜の熱収縮を抑制してコンタクトホールの変形を抑制できることも見出した。つまり、コンタクトホールの変形量は、それを形成した後のプロセス温度にも依存している。
【００２４】
そして、本願発明者は、これらの見解に基づいて、以下に示す発明の諸態様に想到した。
【００２５】
本発明に係る第１の半導体装置の製造方法は、半導体基板と、前記半導体基板上に形成された集積回路部と、前記半導体基板上に形成され、前記集積回路部を包囲してその外部からの水分の浸入を防止するガードリング部と、を有する半導体装置を製造する方法を対象とする。そして、この製造方法では、先ず、前記集積回路部内において、前記半導体基板上にゲート絶縁膜及びゲート電極を形成し、前記半導体基板の表面に、平面視で前記ゲート電極を挟むようにして１対の不純物拡散層を形成する。次いで、少なくとも前記ゲート電極及び前記１対の不純物拡散層を被覆する第１の層間絶縁膜を前記集積回路部及び前記ガードリング部にわたって形成し、前記第１の層間絶縁膜に、少なくとも前記１対の不純物拡散層に到達するコンタクトホールを形成する。その後、前記コンタクトホールを介して少なくとも前記１対の不純物拡散層に接続される配線層を前記第１の層間絶縁膜上に形成し、前記配線層を被覆する第２の層間絶縁膜を前記第１の層間絶縁膜上に形成する。続いて、前記第１及び第２の層間絶縁膜に、前記ガードリング部内において前記半導体基板まで到達する溝を形成し、前記溝に埋込導電層を埋め込む。
【００２６】
本発明に係る第２の半導体装置の製造方法は、半導体基板と、前記半導体基板上に形成された集積回路部と、前記半導体基板上に形成され、前記集積回路部を包囲してその外部からの水分の浸入を防止するガードリング部と、を有する半導体装置を製造する方法を対象とする。そして、この製造法では、先ず、前記半導体基板の上又は上方に、層間絶縁膜を前記集積回路部及び前記ガードリング部にわたって形成し、前記集積回路部内において、前記第１の層間絶縁膜にコンタクトホールを形成する。次いで、前記コンタクトホール内に配線層を埋め込み、続いて、前記ガードリング部において、前記第１の層間絶縁膜に溝を形成する。その後、前記溝に埋込導電層を埋め込む。
【００２７】
これらの第１又は第２の半導体装置の製造方法では、コンタクトホールを形成する際に、熱収縮する虞がある層間絶縁膜内にガードリング部に溝を形成せずに、配線層を形成し、更に第２の層間絶縁膜を形成した後に、ガードリング部に溝を形成している。従って、高温アニールを行う際に、熱収縮の起点となる部分が存在しないので、コンタクトホールの変形が生じない。
【００２８】
本発明に係る第３の半導体装置の製造方法は、半導体基板と、前記半導体基板上に形成された集積回路部と、前記半導体基板上に形成され、前記集積回路部を包囲してその外部からの水分の浸入を防止するガードリング部と、を有する半導体装置を製造する方法を対象とする。そして、この製造方法では、先ず、前記集積回路部内において、前記半導体基板上にゲート絶縁膜及びゲート電極を形成し、前記半導体基板の表面に、平面視で前記ゲート電極を挟むようにして１対の不純物拡散層を形成する。次いで、少なくとも前記ゲート電極及び前記１対の不純物拡散層を被覆する第１の層間絶縁膜を前記集積回路部及び前記ガードリング部にわたって形成し、前記第１の層間絶縁膜に、少なくとも前記１対の不純物拡散層に到達するコンタクトホール及び前記ガードリング部内において前記半導体基板まで到達する複数個の第１の溝を形成する。その後、前記コンタクトホールを介して少なくとも前記１対の不純物拡散層に接続される配線層を前記第１の層間絶縁膜上に形成し、前記第１の溝に第１の埋込導電層を埋め込む。但し、この製造方法では、前記複数個の第１の溝を形成する工程において、前記複数個の第１の溝を、断続的に形成すると共に、前記コンタクトホールのうちでその第１の溝自体に最も近く位置するものとの距離が短いものほど、短く形成する。
【００２９】
この第３の製造方法では、ガードリング部に形成する溝の長さを適切に調整することにより、コンタクトホールの変形を防止することが可能となる。
【００３０】
本発明に係る第４の半導体装置の製造方法は、半導体基板と、前記半導体基板上に形成された集積回路部と、前記半導体基板上に形成され、前記集積回路部を包囲してその外部からの水分の浸入を防止するガードリング部と、を有する半導体装置を製造する方法を対象とする。そして、この製造方法では、先ず、前記集積回路部内において、前記半導体基板上にゲート絶縁膜及びゲート電極を形成し、前記半導体基板の表面に、平面視で前記ゲート電極を挟むようにして１対の不純物拡散層を形成する。次いで、少なくとも前記ゲート電極及び前記１対の不純物拡散層を被覆する第１の層間絶縁膜を前記集積回路部及び前記ガードリング部にわたって形成し、前記第１の層間絶縁膜に、少なくとも前記１対の不純物拡散層に到達するコンタクトホール及び前記ガードリング部内において前記半導体基板まで到達する第１の溝を形成する。その後、前記コンタクトホールを介して少なくとも前記１対の不純物拡散層に接続される配線層を前記第１の層間絶縁膜上に形成し、前記第１の溝に第１の埋込導電層を埋め込む。但し、前記コンタクトホール及び前記第１の溝を形成する工程から、前記配線層を形成し、前記第１の埋込導電層を埋め込む工程までの間、前記半導体基板の温度を８００℃以下とする。
【００３１】
この第４の製造方法では、コンタクトホールが開口されている状態での熱処理温度を適切に調整することにより、コンタクトホールの変形を防止することが可能となる。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置及びその製造方法について添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る半導体装置の平面構造を示す模式図である。
【００３３】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。本実施形態に係るＤＲＡＭ（半導体装置）は、大別して、メモリセルアレイが設けられたメモリセルアレイ部１、メモリセルの駆動回路等が設けられた周辺回路部２及びチップ外周のダイシングライン部３に区画されている。また、周辺回路部２とダイシングライン部３との間には、ガードリング部（耐湿リング部）４が設けられている。メモリセルアレイ部１及び周辺回路部２から集積回路部が構成されている。
【００３４】
図２は、アレイ部１に設けられたメモリセルの構成を示す回路図である。各メモリセルには、キャパシタＣ及びＭＯＳトランジスタＴｒが設けられている。ＭＯＳトランジスタＴｒのゲートはワード線ＷＬに接続され、一方のソース・ドレインはビット線ＢＬに接続され、他方のソース・ドレインはキャパシタＣのストレージ電極に接続されている。そして、キャパシタＣの対向電極には、一定電位、例えば接地電位が供給されている。なお、各ワード線ＷＬは、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタＴｒにより共有されている。同様に、各ビット線ＢＬは、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタＴｒにより共有されている。
【００３５】
次に、上述のような半導体装置の断面構造について説明する。但し、ここでは、便宜上、半導体装置の断面構造をその製造方法と共に説明する。図３乃至図７は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図３乃至図７は、図１中のＩ−Ｉ線に沿った断面図である。また、図８は、図１中のＩＩ−ＩＩ線に沿った断面図である。
【００３６】
先ず、図３に示すように、シリコン基板等の半導体基板１１の表面に、周知のＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）プロセスにて素子分離領域１２を形成した後、ウェル及びチャネルストップ拡散層（いずれも図示せず）等を形成するためのイオン注入を行う。次に、ゲート酸化膜１３を形成する。その後、多結晶Ｓｉ膜及びＷＳｉ膜を順次堆積し、その上に絶縁膜層となるＳｉＮ膜等を更に堆積する。次いで、レジスト膜の形成、レジスト膜のパターニング、及びエッチングを行うことにより、多結晶Ｓｉ膜１４ａ及びＷＳｉ膜１４ｂからなる配線層１４及びＳｉＮ膜４５を形成する。
【００３７】
次に、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を形成するためのイオン注入を行うことにより、拡散層１５を形成する。次いで、例えばＳｉ３Ｎ４からなるサイドウォール１６を形成する。その後、例えば膜厚が１μｍ程度のＢＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）又はＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）からなる層間絶縁膜１７を全面に堆積し、この層間絶縁膜１７のリフローを行う。このリフローでは、例えば、温度を８００℃とし、雰囲気をＮ２雰囲気とし、時間を２０分間とする。そして、ＣＭＰ（化学機械的研磨）等の方法により層間絶縁膜１７の平坦化を行う。以上の工程は、周知のＤＲＡＭ製造技術におけるＭＯＳＦＥＴの形成工程である。
【００３８】
続いて、層間絶縁膜１７をパターニングすることにより、半導体基板１１に設けたセルトランジスタのソース・ドレイン領域、即ちメモリセルアレイ部１内の拡散層１５にコンタクトをとるためのコンタクトホール１８を層間絶縁膜１７に形成する。このパターニングは、層間絶縁膜１７とサイドウォール１６とのエッチング選択比が高いため、例えばＳＡＣ（Ｓｅｌｆ　Ａｌｉｇｎ　Ｃｏｎｔａｃｔ）エッチングにより行うことができる。
【００３９】
次に、コンタクトホール１８に多結晶Ｓｉ膜を埋め込み、この多結晶Ｓｉ膜をＣＭＰにより層間絶縁膜１７が露出するまで研磨することにより、導体プラグ１９を形成する。次いで、層間絶縁膜２０として、例えば膜厚が１００ｎｍ程度のＨＴＯ膜（高温酸化膜）を全面に堆積する。なお、この層間絶縁膜２０としては、例えばＳｉリッチ酸化膜（ＳＲＯ膜）又はＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）膜を形成してもよい。
【００４０】
その後、全面にフォトレジスト（図示せず）を形成し、このフォトレジストの、メモリセルアレイ部１のビットコンタクト部、周辺回路部２のＭＯＳＦＥＴのソース・ドレインコンタクト部、周辺回路部２のＭＯＳＦＥＴのゲート部に夫々整合する部分に開口部を形成する。このとき、図示しないが、周辺回路部２内の拡散層抵抗等の他の基板コンタクトが必要とされる部分にも開口部を形成する。なお、後述のように、ＭＯＳＦＥＴのゲート部に整合する部分には開口部を形成しないこともある。そして、このフォトレジストをマスクとして、層間絶縁膜２０及び１７をエッチングすることにより、コンタクトホール２１乃至２３を形成する。コンタクトホール２１は、メモリセルアレイ部１のビットコンタクト部に形成されたものであり、コンタクトホール２２は、周辺回路部２のＭＯＳＦＥＴのソース・ドレインコンタクト部に形成されたものであり、コンタクトホール２３は、周辺回路部２のＭＯＳＦＥＴのゲート部に形成されたものである。また、コンタクトホール２２は、図示しないが、周辺回路部２内の拡散層抵抗等の他の基板コンタクトが必要とされる部分にも形成される。この時、本実施形態においては、図３に示すように、従来の方法とは異なり、ガードリング部４には、溝を形成しない。
【００４１】
続いて、周辺回路部２の半導体基板１１（拡散層１５）とその後に形成する配線層とのコンタクトを安定化させるために、周辺回路部２内のソース・ドレイン部及び拡散層抵抗等の基板コンタクトが必要とされる部分に、コンタクトの補償用にイオン注入を行う。このイオン注入では、例えば、Ｎタイプ側の活性領域にはリンを、Ｐタイプ側の活性領域にはボロンを、各々レジストマスクを用いて注入する。
【００４２】
そして、レジストマスクを剥離した後、注入した不純物を活性化させるために、ランプアニール等のＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）を行う。このＲＴＡでは、例えば、温度を１０００℃とし、時間を５秒間とする。この一連のイオン注入からアニールの処理により、コンタクト抵抗の低抵抗化が実現される。
【００４３】
次に、図４に示すように、Ｔｉ膜及びＴｉＮ膜の積層体からなるバリアメタル膜２４、Ｗ配線層２５及び反射防止膜としてのＳｉＯＮ膜２６を堆積した後、フォトレジスト（図示せず）を形成し、このフォトレジストに開口部を形成する。続いて、このフォトレジスト膜をマスクとして、配線層２５のエッチングを行う。なお、ＳｉＯＮ膜２６は、場合によっては、形成しなくてもよい。次いで、減圧ＣＶＤ法により、例えば膜厚が１０ｎｍ〜２０ｎｍの減圧ＳｉＮ膜２７を堆積し、配線層２５を減圧ＳｉＮ膜２７により覆う。
【００４４】
この時、配線層２５のサイドウォールにスペーサとしてＳｉＮ膜を形成し、周知のサイドウォール形成技術を用いてもよい。
【００４５】
その後、図５に示すように、層間絶縁膜２８として、例えば膜厚が１．０μｍ程度の高密度プラズマ酸化膜（ＨＤＰ膜）を全面に堆積し、ＣＭＰ等の平坦化技術により層間絶縁膜２８を平坦化する。続いて、例えば、膜厚が３５０ｎｍ程度であり、プラズマ処理により形成されたＳｉＮ膜２９を堆積する。次いで、周知のＰＳＣ（Ｐｏｌｙ　Ｓｈｒｕｎｋ　Ｃｏｎｔａｃｔ）によるコンタクト形成方法にてセルのストレージ側ホール３０を形成し、このストレージ側ホール３０内にコンタクトプラグ３１を埋設する。
【００４６】
次に、周知のシリンダ形成方法によってシリンダ形状のストレージ電極３２を層間絶縁膜２８上に形成する。続いて、ＣＶＤ法によってキャパシタ誘電体膜３３となるＳｉＮ膜及び酸化膜を形成した後、ドーピングされたアモルファスＳｉからなる対向電極３４を形成する。これらの工程によりキャパシタが形成される。キャパシタ誘電体膜３３の形成においては、例えば、ＳｉＮ膜を６５０℃で成膜し、酸化膜を６８０℃で成膜する。また、対向電極３４の厚さは、例えば１００ｎｍ程度とする。
【００４７】
そして、キャパシタを形成した後、図５に示すように、層間絶縁膜３５として、ＨＤＰ膜等の絶縁膜を堆積し、この層間絶縁膜３５をＣＭＰ等の平坦化技術を用いて平坦化する。
【００４８】
次に、図６に示すように、周辺回路部２において、一部の配線層２５まで到達するコンタクトホール３６を形成すると共に、ガードリング部４において、拡散層１５まで到達する溝３７を形成する。つまり、コンタクトホール３６及び溝３７を互いに同時に形成する。このとき、図示しないが、一部の配線層１４又はその上方に位置する配線層（図示せず）まで到達するコンタクトホールを同時に形成してもよいが、メモリセルアレイ部１及び周辺回路部２内で拡散層１５又は半導体基板１１まで到達するコンタクトホールは形成しない。次いで、コンタクトホール３６及び溝３７内に、バリアメタル膜３８を形成し、更に、例えばＷ膜からなるコンタクトプラグ３９を埋設する。
【００４９】
このとき、コンタクトホール３６内に埋設されたコンタクトプラグ３９は、メモリセルアレイ部１及び周辺回路部２内において基板コンタクトに使用されることはなく、配線層１４より上層に位置する導電層とのコンタクトに使用される。
【００５０】
周辺回路部２においては、拡散層１５に対して低いコンタクト抵抗が要求される。しかし、層間絶縁膜３５、２８、２７及び１７を貫通するような深いコンタクトホール内にコンタクトプラグを形成して、Ｗ膜とシリコン基板とを低い抵抗で接続することは容易なことではない。そこで、本実施形態では、層間絶縁膜３５上に形成される上層配線と半導体基板とを直接接続する構成を採らずに、配線層３５又は１４を介して間接的に接続する構成を採用している。
【００５１】
一方、ガードリング部では、コンタクト抵抗を考慮する必要はなく、単に上層配線と同層に形成された層が物理的にシリコン基板と結合していればよい。従って、エッチング時間を調節することのみで、容易にガードリングを形成することができる。
【００５２】
コンタクトプラグ３９を形成した後には、図７に示すように、層間絶縁膜４２及びコンタクトホール４３等を形成しながら、上層配線層４０、コンタクトプラグ４４及びそのバリアメタル膜４１を数層形成し、カバー膜（耐湿保護膜）となるＨＤＰ膜及びＳｉＮ膜（図示せず）を堆積する。このＳｉＮ膜は、例えばプラズマ処理により成膜する。その後、パッドコンタクト用の開口部及びヒューズ窓をカバー膜に開口し、半導体装置を完成させる。
【００５３】
従来の方法では、上述のように、層間絶縁膜１１７に周辺回路部１０２内のコンタクトホール１２１乃至１２３及びガードリング用の溝１４７を形成した後に、周辺回路部１０２内のコンタクト抵抗を低下させるために、コンタクトホール１２１乃至１２３だけでなく溝１４７もが埋め込まれていない状態のままで、炉内アニール（ＦＡ）又はＲＴＡ等の高温アニールを施している。従って、この高温アニールが施される際には、層間絶縁膜１１７が環状の溝１４７によって広い範囲にわたって２つの領域に分断されている。このため、高温アニールの際に、層間絶縁膜１１７が溝１４７を起点として熱収縮し、この溝１４７の近傍に形成されたコンタクトホール１２１乃至１２３が変形している。
【００５４】
これに対し、本実施形態においては、周辺回路部２内にコンタクトホール２２及び２３を形成する際には、ガードリング部４に溝を形成せず、この状態で、コンタクト抵抗を低下させるためのＲＴＡを行っている。ガードリング部４の溝３７は、コンタクトホール２２及び２３内に配線層２５を埋め込み、更に層間絶縁膜３５を形成した後に、形成している。従って、周辺回路部２内のコンタクト抵抗を低下させるための熱処理の際には、従来のような溝を起点とした層間絶縁膜１７の熱収縮が生じない。従って、ガードリング部４に近い位置にコンタクトホール２２及び２３を形成しても、これらのコンタクトホール２２及び２３の変形が生じない。このため、チップ面積を小さくするために、ガードリング部４の近傍にコンタクトホールを形成しても、その変形が生じないので、良好なコンタクトを確保しながら、チップの微細化及び高集積化が可能となる。
【００５５】
なお、ダイシングライン部３内の層間絶縁膜１７にアライメントマーク等の溝パターンをコンタクトホール２２及び２３と同時に形成してもよい。但し、この場合には、この溝パターンが従来のガードリング用の溝１４７と同様に作用して層間絶縁膜１７に熱収縮を発生させる虞があるため、以下のような注意を払うことが好ましい。
【００５６】
例えば、図９に示すように、ダイシングライン部３内の層間絶縁膜に形成した溝パターン４６からＬ（μｍ）だけ離れた位置に形成されたコンタクトホールの変形量は、図１０に示すように、変化する。図１０における変形量とは、コンタクトホールの上端の直径と下端の直径との差であり、ダイシングライン部３に囲まれた領域の中心部での変形量は３０ｎｍである。従って、変形量が３０ｎｍとなっていれば、そのコンタクトホールには層間絶縁膜の変形が及んでいないといえる。従って、溝パターン４６の長さが６４００μｍの場合には（◆）、溝パターン４６から約８６μｍだけ離れていれば、コンタクトホールに層間絶縁膜の変形が及ばず、溝パターン４６の長さが４８μｍの場合には（◇）、溝パターン４６から約４０μｍだけ離れていれば、コンタクトホールに層間絶縁膜の変形が及ばないといえる。以下、このような距離を変形影響距離といい、Ｌ０で表す。
【００５７】
そして、溝パターン４６の長さと変形影響距離との関係を表すと、図１１のようになる。従って、ダイシングライン部３内の層間絶縁膜１７にアライメントマーク等の溝パターン４６をコンタクトホール２２及び２３と同時に形成する場合には、図１１に示す関係を考慮して、その溝パターン４６の長さを設定することが好ましい。これは、前述のように、本実施形態では、溝パターン４６を形成する際に、ガードリング部４に溝を形成していないので、溝パターン４６自体が、従来のガードリング用の溝１４７と同様の作用を発揮するためである。
【００５８】
なお、図１１中では、溝パターンの長さが１１μｍのときの変形影響距離Ｌ０が３．２μｍとなっているが、変形影響距離Ｌ０が３．２μｍよりも小さくなることも考えられる。これは、３．２μｍという値は、実際に、本願発明者が確認した最小の溝パターンとコンタクトホールとの距離であり、これよりも小さい距離で変形の影響が及ぶか否かの確認が行われていないからである。
【００５９】
ところで、第１の実施形態に対して、図１２に示すように、ガードリング部４の拡散層１５が形成されていた部分に、ゲート酸化膜１３、配線層１４及びサイドウォール１６を形成し、溝３７を配線層１４まで到達するようにして形成してもよい。この場合には、溝３７を形成するためのエッチングの際に、そのオーバー量を厳密に調整する必要がない。
【００６０】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図１３は、本発明の第２の実施形態に係る半導体装置の平面構造を示す模式図である。
【００６１】
第２の実施形態では、第１の実施形態とは異なり、周辺回路部２にコンタクトホール２２及び２３を形成すると同時に、ガードリング部４に拡散層１５まで到達する溝４７を形成する。但し、この溝４７は、図１３に示すように、周辺回路部２とダイシングライン部３との境界に存在するガードリング部４内に、散在させ、その夫々の長さが図１１に示す関係を満たすようにして形成する。つまり、各溝４７の長さを、その溝４７に最も近い位置に形成される周辺回路部２内のコンタクトホール２２又は２３との距離に応じて決定する。より具体的には、溝４７に最も近い位置に形成されるコンタクトホール２２又は２３との距離が短いほど、溝４７自体の長さを短く形成する。
【００６２】
また、溝３７は、溝４７内に埋め込まれた配線層に到達するようにして形成し、第１の実施形態のように、拡散層１５までは到達させない。
【００６３】
このような第２の実施形態によれば、周辺回路部２にコンタクトホール２２及び２３を形成すると同時に、ガードリング部４に拡散層１５まで到達する溝４７を形成しているが、この溝４７の長さを適切に調整しているため、周辺回路部２内のコンタクトホール２２及び２３が層間絶縁膜１７の熱収縮により変形することはない。
【００６４】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。第３の実施形態では、第１の実施形態と同様に、環状にガードリングを形成するが、その積層構造が第１の実施形態と相違している。図１４は、本発明の第３の実施形態に係る半導体装置のガードリング部の一部分の平面構造を示す模式図であり、図１５乃至図１７は、夫々図１４中のＩＩＩ−ＩＩＩ線、ＩＶ−ＩＶ線、Ｖ−Ｖ線に沿った断面図である。
【００６５】
本実施形態においては、第２の実施形態と同様にして、コンタクトホール２２及び２３を形成すると同時に、溝４７をガードリング部４内の層間絶縁膜１７に散在させながら形成する。このとき、溝４７の長さは、第２の実施形態と同様の規則に基づいて、図１１に示す関係を満たすように調整する。
【００６６】
その後、溝４７内に、バリアメタル膜２４を形成し、配線層２５を埋め込み、配線層２５上にＳｉＯＮ膜２６を形成する。続いて、第１の実施形態と同様にして、減圧ＳｉＮ膜２７の形成から層間絶縁膜３５の形成までの一連の工程を行う。
【００６７】
次いで、第１の実施形態と同様に、コンタクトホール３６及び溝３７を形成する。このとき、図示しないが、一部の配線層１４又はその上方に位置する配線層（図示せず）まで到達するコンタクトホールを同時に形成してもよいが、メモリセルアレイ部１及び周辺回路部２内で拡散層１５又は半導体基板１１まで到達するコンタクトホールは形成しない。また、ガードリング部４では、その一部に配線層２５等が形成されているため、この部分では、溝３７は拡散層１５までは到達せず、配線層２５までの深さとなる。
【００６８】
次に、第１の実施形態と同様にして、バリアメタル膜３８及びコンタクトプラグ３９の形成を行い、更に上層配線層４０等を形成して半導体装置を完成させる。
【００６９】
このような第３の実施形態によれば、第２の実施形態と比較すると、ガードリング部４に形成された配線層２５及び３９により、周辺回路部２が完全に包囲されるため、より高い信頼性が得られる。
【００７０】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図１８は、本発明の第４の実施形態に係る半導体装置のガードリング部の一部分の平面構造を示す模式図であり、図１９は、図１８中のＶＩ−ＶＩ線に沿った断面図である。
【００７１】
本実施形態においては、第３の実施形態に対して、図１２に示す第１の実施形態の変形例のように、ガードリング部４内にも配線層１４等を形成する。このとき、配線層１４等は、例えば、第３の実施形態において溝４７を形成しない領域に形成する。そして、第３の実施形態と同様にして、層間絶縁膜１７に溝４７を形成する。
【００７２】
このような第４の実施形態によれば、第３の実施形態と同様の効果が得られると共に、第１の実施形態の変形例と同様に、溝３７を形成する際に、オーバー量の厳密な調整をする必要がないという効果も得られる。
【００７３】
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。第５の実施形態は、ガードリング部４を第１乃至第４の実施形態のいずれかにより構成すると共に、メモリセルアレイ部の近傍に設けられるヒューズ部の周囲に、ガードリング部４と同様の構成のヒューズ部用ガードリング部を設けたものである。
【００７４】
ヒューズ部では、必要に応じて配線を切断するために、カバー膜を全面に形成した後に、この部分のカバー膜をエッチングにより除去している。このため、この部分から水分が浸入する虞があり、これを防止するために、従来、ヒューズ部の周囲には、ヒューズ部用ガードリング部を設けている。この従来のヒューズ部用ガードリングは、周辺回路部１０２とダイシングライン部１０３との間に形成するガードリング部１０４と同様に形成しているため、ガードリング部１０４と同様に、その周辺のコンタクトホールが変形するという問題点がある。
【００７５】
図２０は、従来の半導体装置のヒューズ部の平面構造を示す模式図であり、図２１（ａ）及び（ｂ）は、夫々図２０中のＶＩＩ−ＶＩＩ線、ＶＩＩＩ−ＶＩＩＩ線に沿った断面図である。また、図２２は、本発明の第５の実施形態に係る半導体装置のヒューズ部の平面構造を示す模式図であり、図２３（ａ）及び（ｂ）は、夫々図２２中のＩＸ−ＩＸ線、Ｘ−Ｘ線に沿った断面図である。
【００７６】
従来の半導体装置のヒューズ部では、図２０及び図２１に示すように、カバー膜（耐湿保護膜）１４８及びその直下の絶縁膜１４９がエッチングされてヒューズ窓１５０が形成されており、この下方にある上層配線層１４０の一部が被切断部１５１となっている。そして、平面視で被切断部１５１を包囲するようにしてヒューズ部用ガードリング部１０５が設けられている。
【００７７】
このヒューズ部用ガードリング部１０５が形成されていることにより、ヒューズ窓１５０から水分が浸入したとしても、メモリセルアレイ部１０１等まで水分は到達することができない。しかし、ヒューズ部用ガードリング部１０５の断面構造は、図３０等に示すガードリング部１０４と同様のものとなっている。従って、その製造途中において、層間絶縁膜１１７が熱収縮して周辺回路部１０２内のコンタクトホール１２１乃至１２３（図２０及び図２１に図示せず）が変形してしまう。
【００７８】
これに対し、本実施形態においては、図２２及び図２３に示すように、カバー膜（耐湿保護膜）４８及びその直下の絶縁膜４９がエッチングされてヒューズ窓５０が形成されており、上層配線層４０の一部であって、ヒューズ窓５０の下方に存在する部分が被切断部５１となっている。この被切断部５１は、コンタクトプラグ３９を介して配線層２５に接続されている。
【００７９】
そして、平面視で被切断部５１を包囲するようにしてヒューズ部用ガードリング部５が設けられている。ヒューズ部用ガードリング部５には、層間絶縁膜３５、２８及び１７を貫通する溝３７が形成されている。本実施形態では、溝３７は、第１の実施形態のような環状ではなく、第２の実施形態における溝４７のように、散在している。
【００８０】
このような第５の実施形態によれば、ヒューズ部近傍における周辺回路部２内のコンタクトホールの変形を防止することができる。
【００８１】
なお、第５の実施形態に対して、周辺回路部２内にコンタクトホール２２及び２３を形成すると同時に、溝４７のように、ヒューズ部用ガードリング部５内に層間絶縁膜１７を貫通して半導体基板１１まで到達する溝を形成してもよい。但し、この場合には、この溝の長さを、図１１に示す関係を満たすように調整することが好ましい。つまり、この溝に最も近い位置に形成されるコンタクトホール２２又は２３との距離が短いほど、溝自体の長さを短く形成することが好ましい。
【００８２】
（第６の実施形態）
次に、本発明の第６の実施形態について説明する。第６の実施形態は、図３０等に示す従来の半導体装置に対して、構造を同一のものとしつつ、コンタクトホール１２２及び１２３並びに溝１４７を形成してから、配線層１２５を埋め込む前に行うコンタクト抵抗を低下させるためのアニールの温度を８００℃以下としたものである。図２４は、横軸にコンタクト抵抗を低下させるためのアニールの温度をとり、縦軸に周辺回路部１０２内のコンタクトホール１２１乃至１２３の最大の変形量をとって両者の関係を示すグラフである。なお、図２４には、参考のために、アニールの温度と、アニール後の溝の上端部の幅との関係も示す。
【００８３】
図２４に示すように、アニール温度が８００℃以下であれば、従来の構造と同一の構造であっても、コンタクトホールの変形量は０．５ｎｍ以下となり、このコンタクトホール内に十分に配線層を埋め込むことが可能となる。
【００８４】
なお、これらの変形例を含む実施形態を互いに結合して半導体装置を構成してもよい。また、これらの実施形態では、ＤＲＡＭを製造しているが、ＤＲＡＭ以外の半導体装置にも本発明を適用することができる。更に、層間絶縁膜が半導体基板の直上に形成されていてもよい。
【００８５】
ここで、前述のように、これらの実施形態では、コンタクトホール３６及び溝３７を形成する時に、一部の配線層１４まで到達するコンタクトホールを同時に形成してもよく、また、配線層１４よりも上層に位置する配線層（図示せず）まで到達するコンタクトホールを同時に形成してもよい。図３２は、第１の実施形態において周辺回路部２内のゲート部まで到達するコンタクトホールがコンタクトホール３６と同時に形成された場合（第２の変形例）の構造を示す断面図である。
【００８６】
この変形例では、コンタクトホール２１及び２２を形成する際にコンタクトホール２３を形成せずに、コンタクトホール３６を形成する際に、配線層１４のうちゲート部に相当する部分まで到達するコンタクトホール５２を形成している。このことは、必ずしもコンタクトホール２３をコンタクトホール２２と同時に形成する必要はないこと、及びコンタクトホール２３自体を形成しなくてもよいことも示している。
【００８７】
また、図３２には、周辺回路部２内で基板コンタクトが必要な拡散層抵抗等のためにコンタクトホール２２が形成されること、及びメモリセルアレイ部１内で対向電極３４に上層配線層４０が接続されることも示している。
【００８８】
以下、本発明の諸態様を付記としてまとめて記載する。
【００８９】
（付記１）　半導体基板と、
前記半導体基板上に形成された集積回路部と、
前記半導体基板上に形成され、前記集積回路部を包囲してその外部からの水分の浸入を防止するガードリング部と、
を有し、
前記集積回路部は、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の表面に、平面視で前記ゲート電極を挟むようにして形成された１対の不純物拡散層を備えた集積回路部と、
を有する半導体装置において、
少なくとも前記ゲート電極及び前記１対の不純物拡散層を被覆し、前記集積回路部及び前記ガードリング部にわたって形成され、少なくとも前記１対の不純物拡散層に到達するコンタクトホールが形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、前記コンタクトホールを介して少なくとも前記１対の不純物拡散層に接続された配線層と、
前記第１の層間絶縁膜上に形成され、前記配線層を被覆する第２の層間絶縁膜と、
を有し、
前記第１及び第２の層間絶縁膜には、前記ガードリング部内において前記半導体基板まで到達する溝が形成されており、
前記溝に埋め込まれた埋込導電層を有することを特徴とする半導体装置。
【００９０】
（付記２）　前記溝は、連続して環状に形成されていることを特徴とする付記１に記載の半導体装置。
【００９１】
（付記３）　半導体基板と、
前記半導体基板上に形成された集積回路部と、
前記半導体基板上に形成され、前記集積回路部を包囲してその外部からの水分の浸入を防止するガードリング部と、
を有し、
前記集積回路部は、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の表面に、平面視で前記ゲート電極を挟むようにして形成された１対の不純物拡散層を備えた集積回路部と、
を有する半導体装置において、
少なくとも前記ゲート電極及び前記１対の不純物拡散層を被覆し、前記集積回路部及び前記ガードリング部にわたって形成され、少なくとも前記１対の不純物拡散層に到達するコンタクトホールが形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、前記コンタクトホールを介して少なくとも前記１対の不純物拡散層に接続された配線層と、
を有し、
前記第１の層間絶縁膜には、前記ガードリング部内において前記半導体基板まで到達する複数個の第１の溝が断続的に形成されており、
前記複数個の第１の溝は、前記コンタクトホールのうちでその第１の溝自体に最も近く位置するものとの距離が短いものほど、短く形成されており、
前記第１の溝に埋め込まれた第１の埋込導電層を有することを特徴とする半導体装置。
【００９２】
（付記４）　前記第１の層間絶縁膜上に形成され、前記配線層を被覆し、前記ガードリング部内において前記第１の埋込導電層まで到達する第２の溝が断続的に形成された第２の層間絶縁膜と、
前記第２の溝に埋め込まれた第２の埋込導電層を有することを特徴とする付記３に記載の半導体装置。
【００９３】
（付記５）　前記第２の溝の一部は、前記第１の層間絶縁膜を貫通して前記半導体基板まで到達していることを特徴とする付記３に記載の半導体装置。
【００９４】
（付記６）　前記ガードリング部は、前記ゲート電極と同一の層に形成された導電膜を有し、前記第１の層間絶縁膜に形成された溝は、前記導電膜まで到達していることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
【００９５】
（付記７）　前記半導体基板上に形成され、前記ガードリング部を包囲するダイシング部を有し、
前記第１の層間絶縁膜は、前記集積回路部及び前記ガードリング部並びに前記ダイシング部にわたって形成され、
前記第１の層間絶縁膜には、前記ダイシング部内において前記半導体基板まで到達する複数個の溝パターンが形成されており、
前記複数個の溝パターンは、前記コンタクトホールのうちでその溝パターン自体に最も近く位置するものとの距離が短いものほど、短く形成されていることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
【００９６】
（付記８）　前記第１の層間絶縁膜は、ボロン及びリンからなる群から選択された少なくとも１種の元素を含有することを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
【００９７】
（付記９）　前記第１の層間絶縁膜は、複数層の積層膜からなり、最も前記半導体基板側の第１の絶縁体層は、ボロン及びリンからなる群から選択された少なくとも１種の元素を含有することを特徴とする付記１乃至８のいずれか１項に記載の半導体装置。
【００９８】
（付記１０）　前記第１の絶縁体層は、ＢＰＳＧから構成されていることを特徴とする付記９に記載の半導体装置。
【００９９】
（付記１１）　前記第１の層間絶縁膜は、複数層の積層膜からなり、最も前記半導体基板側の第１の絶縁体層は、ＴＥＯＳから構成されていることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
【０１００】
（付記１２）　前記第１の絶縁体層上に形成された第２の絶縁体層は、高温酸化膜及びＳｉリッチ酸化膜からなる群から選択された１種から構成されていることを特徴とする付記９乃至１１のいずれか１項に記載の半導体装置。
【０１０１】
（付記１３）　前記第２の絶縁体層上に形成された第３の絶縁体層は、減圧ＣＶＤ法により形成されたＳｉＮ膜から構成されていることを特徴とする付記１２に記載の半導体装置。
【０１０２】
（付記１４）　前記第１の絶縁体層上に形成された第２の絶縁体層は、ＴＥＯＳから構成されていることを特徴とする付記９又は１０に記載の半導体装置。
【０１０３】
（付記１５）　半導体基板と、前記半導体基板上に形成された集積回路部と、前記半導体基板上に形成され、前記集積回路部を包囲してその外部からの水分の浸入を防止するガードリング部と、を有する半導体装置を製造する方法であって、
前記集積回路部内において、前記半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体基板の表面に、平面視で前記ゲート電極を挟むようにして１対の不純物拡散層を形成する工程と、
少なくとも前記ゲート電極及び前記１対の不純物拡散層を被覆する第１の層間絶縁膜を前記集積回路部及び前記ガードリング部にわたって形成する工程と、
前記第１の層間絶縁膜に、少なくとも前記１対の不純物拡散層に到達するコンタクトホールを形成する工程と、
前記コンタクトホールを介して少なくとも前記１対の不純物拡散層に接続される配線層を前記第１の層間絶縁膜上に形成する工程と、
前記配線層を被覆する第２の層間絶縁膜を前記第１の層間絶縁膜上に形成する工程と、
前記第１及び第２の層間絶縁膜に、前記ガードリング部内において前記半導体基板まで到達する溝を形成する工程と、
前記溝に埋込導電層を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【０１０４】
（付記１６）　半導体基板と、前記半導体基板上に形成された集積回路部と、前記半導体基板上に形成され、前記集積回路部を包囲してその外部からの水分の浸入を防止するガードリング部と、を有する半導体装置を製造する方法であって、
前記半導体基板の上又は上方に、層間絶縁膜を前記集積回路部及び前記ガードリング部にわたって形成する工程と、
前記集積回路部内において、前記第１の層間絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホール内に配線層を埋め込む工程と、
前記ガードリング部において、前記第１の層間絶縁膜に溝を形成する工程と、
前記溝に埋込導電層を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【０１０５】
（付記１７）　前記溝を形成する工程において、前記溝を連続して環状に形成することを特徴とする付記１５又は１６に記載の半導体装置の製造方法。
【０１０６】
（付記１８）　半導体基板と、前記半導体基板上に形成された集積回路部と、前記半導体基板上に形成され、前記集積回路部を包囲してその外部からの水分の浸入を防止するガードリング部と、を有する半導体装置を製造する方法であって、
前記集積回路部内において、前記半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体基板の表面に、平面視で前記ゲート電極を挟むようにして１対の不純物拡散層を形成する工程と、
少なくとも前記ゲート電極及び前記１対の不純物拡散層を被覆する第１の層間絶縁膜を前記集積回路部及び前記ガードリング部にわたって形成する工程と、
前記第１の層間絶縁膜に、少なくとも前記１対の不純物拡散層に到達するコンタクトホール及び前記ガードリング部内において前記半導体基板まで到達する複数個の第１の溝を形成する工程と、
前記コンタクトホールを介して少なくとも前記１対の不純物拡散層に接続される配線層を前記第１の層間絶縁膜上に形成し、前記第１の溝に第１の埋込導電層を埋め込む工程と、
と、
を有し、
前記複数個の第１の溝を形成する工程において、前記複数個の第１の溝を、断続的に形成すると共に、前記コンタクトホールのうちでその第１の溝自体に最も近く位置するものとの距離が短いものほど、短く形成することを特徴とする半導体装置の製造方法。
【０１０７】
（付記１９）　前記配線層を被覆する第２の層間絶縁膜を前記第１の層間絶縁膜上に形成する工程と、
前記第２の層間絶縁膜に、前記ガードリング部内において前記第１の埋込導電層まで到達する第２の溝を断続的に形成する工程と、
前記第２の溝に第２の埋込導電層を埋め込む工程と、
を有することを特徴とする付記１８に記載の半導体装置の製造方法。
【０１０８】
（付記２０）　前記第２の溝を形成する工程において、前記第２の溝の一部を、前記第１の層間絶縁膜を貫通して前記半導体基板まで到達させることを特徴とする付記１９に記載の半導体装置の製造方法。
【０１０９】
（付記２１）　半導体基板と、前記半導体基板上に形成された集積回路部と、前記半導体基板上に形成され、前記集積回路部を包囲してその外部からの水分の浸入を防止するガードリング部と、を有する半導体装置を製造する方法であって、
前記集積回路部内において、前記半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体基板の表面に、平面視で前記ゲート電極を挟むようにして１対の不純物拡散層を形成する工程と、
少なくとも前記ゲート電極及び前記１対の不純物拡散層を被覆する第１の層間絶縁膜を前記集積回路部及び前記ガードリング部にわたって形成する工程と、
前記第１の層間絶縁膜に、少なくとも前記１対の不純物拡散層に到達するコンタクトホール及び前記ガードリング部内において前記半導体基板まで到達する第１の溝を形成する工程と、
前記コンタクトホールを介して少なくとも前記１対の不純物拡散層に接続される配線層を前記第１の層間絶縁膜上に形成し、前記第１の溝に第１の埋込導電層を埋め込む工程と、
と、
を有し、
前記コンタクトホール及び前記第１の溝を形成する工程から、前記配線層を形成し、前記第１の埋込導電層を埋め込む工程までの間、前記半導体基板の温度を８００℃以下とすることを特徴とする半導体装置の製造方法。
【０１１０】
（付記２２）　前記ゲート絶縁膜及び前記ゲート電極を形成する工程は、
前記ガードリング部内において、前記ゲート電極と同一の層に導電膜を形成する工程を有し、
前記第１の層間絶縁膜に形成する溝を前記導電膜まで到達させることを特徴とする付記１５乃至２１のいずれか１項に記載の半導体装置の製造方法。
【０１１１】
（付記２３）　前記第１の層間絶縁膜を形成する工程において、前記層間絶縁膜を、前記集積回路部及び前記ガードリング部並びに前記ガードリング部を包囲するダイシング部にわたって形成し、
前記コンタクトホールを形成する工程は、前記コンタクトホールを形成すると同時に、前記ダイシング部内において、前記第１の層間絶縁膜に前記半導体基板まで到達する複数個の溝パターンを形成する工程を有し、
前記複数個の溝パターンを形成する工程において、前記複数個の溝パターンを、前記コンタクトホールのうちでその溝パターン自体に最も近く位置するものとの距離が短いものほど、短く形成することを特徴とする付記１５乃至２２のいずれか１項に記載の半導体装置の製造方法。
【０１１２】
（付記２４）　前記第１の層間絶縁膜として、ボロン及びリンからなる群から選択された少なくとも１種の元素を含有する膜を使用することを特徴とする付記１５乃至２３のいずれか１項に記載の半導体装置の製造方法。
【０１１３】
（付記２５）　前記第１の層間絶縁膜を、複数層の積層膜から形成し、最も前記半導体基板側の第１の絶縁体層として、ボロン及びリンからなる群から選択された少なくとも１種の元素を含有する層を使用することを特徴とする付記１５乃至２４のいずれか１項に記載の半導体装置の製造方法。
【０１１４】
（付記２６）　前記第１の絶縁体層を、ＢＰＳＧから構成することを特徴とする付記２５に記載の半導体装置の製造方法。
【０１１５】
（付記２７）　前記第１の層間絶縁膜を、複数層の積層膜から形成し、前記第１の絶縁体層を、ＴＥＯＳから構成することを特徴とする付記１５乃至２３のいずれか１項に記載の半導体装置の製造方法。
【０１１６】
（付記２８）　前記第１の絶縁体層上に形成する第２の絶縁体層を、高温酸化膜及びＳｉリッチ酸化膜からなる群から選択された１種から構成することを特徴とする付記２５乃至２７のいずれか１項に記載の半導体装置の製造方法。
【０１１７】
（付記２９）　前記第２の絶縁体層上に、第３の絶縁体層として、ＳｉＮ膜を減圧ＣＶＤ法により形成することを特徴とする付記２８に記載の半導体装置の製造方法。
【０１１８】
（付記３０）　前記第１の絶縁体層上に形成する第２の絶縁体層を、ＴＥＯＳから構成することを特徴とする付記２５又は２６に記載の半導体装置の製造方法。
【０１１９】
【発明の効果】
以上詳述したように、半導体装置に係る発明によれば、ガードリング部の溝が第１及び第２の層間絶縁膜を貫通して形成されているか、又は集積回路部内のコンタクトホールとの間の距離に応じてその長さが適切に調整されているため、ガードリング部の溝を起点とした層間絶縁膜の熱収縮を抑制して、半導体装置の製造工程中のコンタクトホールの変形を防止することができる。従って、高い信頼性を確保することができる。
【０１２０】
また、半導体装置の製造方法に係る発明によれば、コンタクトホールが埋め込まれた状態で溝を形成するか、溝の長さを適切に調整するか、又はプロセス温度を適切に調整しているため、層間絶縁膜の熱収縮を抑制して、コンタクトホールの変形を防止することができる。従って、高い信頼性を確保することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の平面構造を示す模式図である。
【図２】アレイ部１に設けられたメモリセルの構成を示す回路図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】同じく、本発明の第１の実施形態に係る半導体装置の製造方法を示す図であり、図３に示す工程の次工程を示す断面図である。
【図５】同じく、本発明の第１の実施形態に係る半導体装置の製造方法を示す図であり、図４に示す工程の次工程を示す断面図である。
【図６】同じく、本発明の第１の実施形態に係る半導体装置の製造方法を示す図であり、図５に示す工程の次工程を示す断面図である。
【図７】同じく、本発明の第１の実施形態に係る半導体装置の製造方法を示す図であり、図６に示す工程の次工程を示す断面図である。
【図８】図１中のＩＩ−ＩＩ線に沿った断面図である。
【図９】溝パターンの位置を示す模式図である。
【図１０】溝パターンからの距離と変形量との関係を示すグラフである。
【図１１】溝パターンの長さと変形影響距離との関係を示すグラフである。
【図１２】第１の実施形態の変形例を示す断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の平面構造を示す模式図である。
【図１４】本発明の第３の実施形態に係る半導体装置のガードリング部の一部分の平面構造を示す模式図である。
【図１５】図１４中のＩＩＩ−ＩＩＩ線に沿った断面図である。
【図１６】図１４中のＩＶ−ＩＶ線に沿った断面図である。
【図１７】図１４中のＶ−Ｖ線に沿った断面図である。
【図１８】本発明の第４の実施形態に係る半導体装置のガードリング部の一部分の平面構造を示す模式図である。
【図１９】図１８中のＶＩ−ＶＩ線に沿った断面図である。
【図２０】従来の半導体装置のヒューズ部の平面構造を示す模式図である。
【図２１】（ａ）及び（ｂ）は、夫々図２０中のＶＩＩ−ＶＩＩ線、ＶＩＩＩ−ＶＩＩＩ線に沿った断面図である。
【図２２】本発明の第５の実施形態に係る半導体装置のヒューズ部の平面構造を示す模式図である。
【図２３】（ａ）及び（ｂ）は、夫々図２２中のＩＸ−ＩＸ線、Ｘ−Ｘ線に沿った断面図である。
【図２４】アニールの温度とコンタクトホールの最大の変形量との関係を示すグラフである。
【図２５】従来の半導体装置の製造方法を示す断面図である。
【図２６】同じく、従来の半導体装置の製造方法を工程順に示す図であり、図２５に示す工程の次工程を示す断面図である。
【図２７】同じく、従来の半導体装置の製造方法を工程順に示す図であり、図２６に示す工程の次工程を示す断面図である。
【図２８】同じく、従来の半導体装置の製造方法を工程順に示す図であり、図２７に示す工程の次工程を示す断面図である。
【図２９】同じく、従来の半導体装置の製造方法を工程順に示す図であり、図２８に示す工程の次工程を示す断面図である。
【図３０】同じく、従来の半導体装置の製造方法を工程順に示す図であり、図２９に示す工程の次工程を示す断面図である。
【図３１】層間絶縁膜の熱収縮及びコンタクトホールの変形を示す断面図である。
【図３２】第１の実施形態の第２の変形例を示す断面図である。
【符号の説明】
１；メモリセルアレイ部
２；周辺回路部
３；ダイシングライン部
４；ガードリング部
５；ヒューズ部用ガードリング部
１７、２０、２８、３５；層間絶縁膜
３７、４７；溝
【図１】
2004095877.tif 000003
【図２】
2004095877.tif 000004
【図３】
2004095877.tif 000005
【図４】
2004095877.tif 000006
【図５】
2004095877.tif 000007
【図６】
2004095877.tif 000008
【図７】
2004095877.tif 000009
【図８】
2004095877.tif 000010
【図９】
2004095877.tif 000011
【図１０】
2004095877.tif 000012
【図１１】
2004095877.tif 000013
【図１２】
2004095877.tif 000014
【図１３】
2004095877.tif 000015
【図１４】
2004095877.tif 000016
【図１５】
2004095877.tif 000017
【図１６】
2004095877.tif 000018
【図１７】
2004095877.tif 000019
【図１８】
2004095877.tif 000020
【図１９】
2004095877.tif 000021
【図２０】
2004095877.tif 000022
【図２１】
2004095877.tif 000023
【図２２】
2004095877.tif 000024
【図２３】
2004095877.tif 000025
【図２４】
2004095877.tif 000026
【図２５】
2004095877.tif 000027
【図２６】
2004095877.tif 000028
【図２７】
2004095877.tif 000029
【図２８】
2004095877.tif 000030
【図２９】
2004095877.tif 000031
【図３０】
2004095877.tif 000032
【図３１】
2004095877.tif 000033
【図３２】
2004095877.tif 000034