(57)【要約】【課題】  スイッチの非線形性を出力信号に影響させることなく、デジタル入力をアナログ入力へと変換する。【解決手段】  デジタル入力に応答し、部分アナログ信号を選択的に生成するよう構成されたアナログ出力素子１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄ、１０４Ｅ、３０４と、アナログ出力素子１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄ、１０４Ｅ、３０４に接続され、前記部分アナログ信号を合わせてアナログ出力を生成するよう構成された加算回路１０８、２０８、２０８Ａ、２０８Ｂと、アナログ出力素子１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄ、１０４Ｅ、３０４と加算回路１０８、２０８、２０８Ａ、２０８Ｂとの間に接続され、アナログ出力素子出力素子１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄ、１０４Ｅ、３０４から加算回路１０８、２０８、２０８Ａ、２０８Ｂへの前記部分アナログ信号の伝送を調節するよう構成されたスイッチ１０６、３０６とを含んでなるデジタル・アナログ・コンバータを提供する。【選択図】        図１
2004336772.tif 000002
【特許請求の範囲】
【請求項１】
デジタル入力に応答し、部分アナログ信号を選択的に生成するよう構成されたアナログ出力素子と、
該アナログ出力素子に接続され、前記部分アナログ信号を合わせてアナログ出力を生成するよう構成された加算回路と、
前記アナログ出力素子と前記加算回路との間に接続され、前記アナログ出力素子から前記加算回路への前記部分アナログ信号の伝送を調節するよう構成されたスイッチと
を含んでなるデジタル・アナログ・コンバータ。
【請求項２】
前記アナログ出力素子のそれぞれは、前記スイッチ中の異なるスイッチを介して前記加算回路に接続されている請求項１に記載のデジタル・アナログ・コンバータ。
【請求項３】
前記スイッチは、前記アナログ出力素子から前記加算回路へと前記部分アナログ信号を同時に伝送するためのクロック信号を受信するよう接続されている請求項２に記載のデジタル・アナログ・コンバータ。
【請求項４】
前記アナログ出力素子は、等価な信号を生成するよう構成されている請求項１から３のいずれかに記載のデジタル・アナログ・コンバータ。
【請求項５】
前記アナログ出力素子の中の少なくとも１つが、前記スイッチ中の１つの特定のスイッチと電圧端子とに直列に接続されている、トランジスタおよび電流源を含むものである請求項１から４のいすれかに記載のデジタル・アナログ・コンバータ。
【請求項６】
デジタル入力を受信するステップと、
該デジタル入力に応答して部分アナログ信号を生成するステップと、
該部分アナログ信号の伝送を調節するステップと、
該部分アナログ信号を受信して合わせて、前記デジタル入力のアナログ表現であるアナログ出力を生成するステップと
を含んでなるデジタル・アナログ変換方法。
【請求項７】
前記部分アナログ信号の伝送を調節するステップが、クロック信号を使用して前記部分アナログ信号を同時に伝送することを含む請求項６に記載の方法。
【請求項８】
前記部分アナログ信号の伝送を調節するステップが、複数のスイッチを作動させて前記部分アナログ信号を伝送することを含むものである請求項６または７に記載の方法。
【請求項９】
前記部分アナログ信号の伝送を調節するステップが、前記スイッチ中の１つを介して前記部分アナログ信号の中の少なくとも２つを送信する前に、前記部分アナログ信号の中の前記少なくとも２つを合わせることを含む請求項８に記載の方法。
【請求項１０】
前記複数のスイッチを作動させるステップが、前記複数のスイッチを同時に作動させて前記部分アナログ信号を同時に伝送することを含む請求項８または９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路に関し、更に詳しくは、デジタル・アナログ・コンバータ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ：以下、「ＤＡＣ」とよぶ）に関するものである。
【背景技術】
【０００２】
ＤＡＣは、デジタル入力を受信し、このデジタル入力のアナログ的な等価物であるアナログ出力を電流または電圧の形態で生成する回路である。代表的なＤＡＣは、エンコーダと、複数のアナログ出力素子と、加算回路とを含んでいる。エンコーダは、複数の２値データビットによって表現されたデジタル値であるデジタル入力を受信した後に、アナログ出力素子を選択的に作動させるための適切なドライブ信号にこれらの２値データビットデータをエンコードする。そして、これらのドライブ信号に応答し、アナログ出力素子が作動して部分アナログ信号を生成し、これらの部分アナログ信号が、加算回路によって合わせられ、デジタル入力のアナログ表現であるアナログ信号が生成されることになる。
【０００３】
このＤＡＣの動作においてしばしば問題となるのが、「グリッチ（glitch）」と呼ばれる出力エラーの発生であり、これは、主に、ＤＡＣの出力における部分アナログ信号のタイミング誤りによって発生するものである。このようなグリッチは、それぞれのデジタル入力に対応するアナログ出力が落ち着く最終的な値に影響を与えるものではなく、あるデジタル入力から次の入力に遷移する際にのみ発生するものである。この結果、グリッチによって、出力信号のスペクトルの内容が損なわれることになり、グリッチをアナログ出力として誤って解釈する可能性があることから、高速アプリケーションにおいては重要な懸念材料となる。
【０００４】
タイミング誤りの原因の１つは、エンコーダ入力におけるデジタル入力のデータビットの到来時刻の違いである。しかしながら、この種のタイミング誤りの原因は、エンコーダの入力においてラッチを使用してデータビットを同期させることにより、簡単に極小化することができる。タイミング誤りの別の原因は、エンコーダの入力とエンコーダの出力との間における差動ロジック遅延である。但し、この場合にも、この種のタイミング誤りの原因は、エンコーダの出力にラッチを追加して慎重にクロックを制御することにより、極小化することができる。更なる別のタイミング誤りの原因は、エンコーダと出力アナログ素子との間の経路長の不一致、および／または、加算回路を介した出力アナログ素子とＤＡＣの出力との間における経路長の不一致である。このタイミング誤りの最後の原因は、加算回路とＤＡＣの出力との間にスイッチを追加することにより、極小化することができる。即ち、スイッチを使用し、信号が最終的な値に落ち着いた後にのみ、アナログ信号を出力に渡すようにするものである。この結果、スイッチを使用することにより、グリッチを有するアナログ信号の部分を遮断することができる。この技法は、問題となる期間の出力波形をゼロまたはなんらかの基準値に戻すというものであり、従って、一般に、ＲＺ（Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）法と呼ばれている。
【０００５】
このＲＺ法を使用すれば、ＤＡＣの高速性能が加算ユニット以前の遅延の不一致の影響を受けなくなり、信号の完全性は、主に、スイッチの線形性とスイッチを動作させるのに使用するリサンプリングクロックの純度とによって制約されることになる。これら２つの制約要因の中でも、主要な制約要因はスイッチの線形性である。このスイッチの非線形性は、スイッチの通過電流に対して非線形の関数を有するスイッチの直列抵抗が原因となって発生するものである。また、スイッチの非線形性は、電流のレベルに伴って変化する静電容量などのその他の非線形性の寄生によっても引き起こされる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このような観点から、スイッチの非線形性を出力信号に持ち込むことなく、デジタル入力をアナログ入力へと変換し、この結果、出力信号におけるグリッチを削減または除去するＤＡＣおよび方法に対するニーズが存在する。
【課題を解決するための手段】
【０００７】
デジタル入力をアナログ出力へと変換するＤＡＣおよび方法は、リサンプリングスイッチを利用してアナログ出力素子と加算回路との間の部分アナログ信号の伝送を調節して、出力信号における「グリッチ」を削減または除去する。それぞれのアナログ出力素子によって生成される一定の部分アナログ信号（例えば、一定の電流）を処理するよう、それぞれのリサンプリングスイッチをアナログ出力素子に個々に接続可能である。この結果、リサンプリングスイッチを使用して部分アナログ信号を加算回路に同時に伝送することにより、スイッチの非線形性を出力信号へと伝えることなく、リサンプリングスイッチを使用して出力信号におけるグリッチを削減または除去することができる。
【０００８】
本発明の実施例によるＤＡＣは、複数のアナログ出力素子と、複数のスイッチと、加算回路とを含んでいる。アナログ出力素子は、デジタル入力に応答して部分アナログ信号（複数）を選択的に生成するよう構成されている。加算回路は、これらの部分アナログ信号を合わせて、デジタル入力のアナログ表現であるアナログ出力を生成するよう構成されている。スイッチは、アナログ出力素子と加算回路との間に配置されており、アナログ出力素子と加算回路との間における部分アナログ信号の伝送を調節する。それぞれのアナログ出力素子によって生成される部分アナログ信号を加算回路に伝送するよう、それぞれのスイッチを個々のアナログ出力素子に接続可能である。
【０００９】
本発明の実施例に従ってデジタル入力をアナログ出力へと変換する方法は、デジタル入力を受信するステップと、このデジタル入力に応答して部分アナログ信号を生成するステップと、この部分アナログ信号の伝送を調節するステップと、部分アナログ信号を受信して合わせて、デジタル入力のアナログ表現であるアナログ出力を生成するステップとを含んでいる。
【００１０】
本発明のその他の態様および利点については、本発明の原理を一例として図示している添付図面との関連で本明細書の詳細な説明を参照することによって明らかになるであろう。
【発明を実施するための最良の形態】
【００１１】
図１を参照すれば、本発明の模範的な実施例によるＤＡＣ１００が示されている。ＤＡＣ１００は、受信したデジタル入力に応答してアナログ出力を生成するように動作する。これらアナログ出力の大きさは、個々のデジタル入力が表す値に対応している。従って、これらのアナログ出力は、デジタル入力のアナログ的な等価物になっている。ＤＡＣ１００は、エンコーダ１０２と、（図１には、５つのアナログ出力素子１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄ、１０４Ｅのみが示されている）アナログ出力素子１０４と、リサンプリングスイッチ１０６と、加算回路１０８とを含んでいる。この図１に示されているように、リサンプリングスイッチ１０６は、アナログ出力素子１０４と加算回路１０８との間に位置している。後述するように、これらのリサンプリングスイッチ１０６を使用することにより、ＲＺ法を使用する従来のＤＡＣにおいて通常懸念されるスイッチの非線形性が伝えられることなく、「グリッチ」と呼ばれるＤＡＣ１００の出力信号における出力エラーが削減または除去されることになる。従って、これらのリサンプリングスイッチ１０６を使用してグリッチを削減または除去することにより、出力信号の完全性が損なわれなくなる。
【００１２】
ＤＡＣ１００のエンコーダ１０２は、受信したデジタル入力のＮ個の２値データビットを、Ｍ個のエンコードされた信号に変換するよう動作する（ここで、ＮおよびＭは整数である）。エンコーダ１０２は、Ｎ個の２値データビットを受信するように、Ｎ本の入力ライン１１０に接続されている。また、エンコーダ１０２は、アナログ出力要素１０４に個々に接続されたＭ個の制御ライン１１２にも接続されており、Ｍ個のエンコード信号は、エンコーダからＭ個の制御ラインを通じてアナログ出力素子に伝送される。これらのＭ個のエンコード信号は、デジタル入力の値に従ってアナログ出力素子１０４を選択的に作動させるのに使用するドライブ信号であり、この結果、アナログ出力素子の作動によって生成されたアナログ信号を使用し、等価なアナログ出力を生成することができる。それぞれのエンコード信号は、アナログ出力素子を作動させるイネーブル信号であるか、または、アナログ出力素子の作動を停止させるディスエーブル信号である。エンコーダ１０２は、２値データビットをＤＡＣ内においてエンコード信号に変換するのに使用可能なエンコーダであればどのようなものであってもよい。一例として、エンコーダ１０２は、ルックアップテーブルを使用して２値データビットを温度計エンコード信号へと変換する標準的な温度計エンコーダであってもよい。
【００１３】
ＤＡＣ１００のアナログ出力素子１０４は、エンコーダ１０２からのエンコード信号によって選択的に作動した際に、１つ以上のアナログ信号を生成するように動作する。これらのアナログ出力素子１０４によって生成されるアナログ信号は、部分的なアナログ信号であり、後からこれらの信号を合わせてアナログ出力を生成する。一例として、このアナログ出力素子１０４は、アナログ信号を電流の形態で生成するよう構成することができる。前述のように、アナログ出力素子１０４は、所与のデジタル入力のエンコード信号を受信するように、制御ライン１１２を介してエンコーダ１０２に個々に接続されている。即ち、それぞれのアナログ出力素子１０４は、所与のデジタル入力のエンコード信号の中の１つを受信するように別個の制御ライン１１２を介してエンコーダ１０２に接続されている。この結果、特定の制御ライン１１２上のエンコード信号に応じて、接続されているアナログ出力素子１０４は、部分アナログ信号を生成するように作動するか、または、信号を生成しないように作動を停止することになる。模範的な実施例においては、これらのアナログ出力素子１０４は同一のものになっているので、それぞれのアナログ出力素子は、イネーブルエンコード信号によって作動した際に、同一のアナログ信号（例えば、同一の電流）を生成することになる。それぞれのアナログ出力素子１０４の出力は、リサンプリングスイッチ１０６の中の１つによって加算回路１０８に接続されている。
【００１４】
ＤＡＣ１００のリサンプリングスイッチ１０６は、リサンプリングクロック信号Ｃｌｋを使用して、アナログ出力素子１０４の作動によって生成された部分アナログ信号を加算回路１０８に同時に伝送するように動作する。それぞれのリサンプリングスイッチ１０６は、それぞれのアナログ出力素子によって生成される部分アナログ信号を伝送するように、個別のアナログ出力素子１０４に個々に接続されている。従って、この模範的な実施例においては、リサンプリングスイッチの数は、アナログ出力素子１０４の数と等しくなっている。Ｃｌｋ信号は、リサンプリングスイッチ１０６の状態を制御し、所与の期間において、すべてのリサンプリングスイッチを同時に開閉する。このようにして、リサンプリングスイッチ１０６は、作動したアナログ出力素子１０４から加算回路１０８への部分アナログ信号の伝送を調節している。リサンプリングスイッチ１０６は、Ｃｌｋ信号のタイミングを使用し、従来のＲＺスイッチに類似した機能を実行する。加算回路１０８に伝送される以前に、部分アナログ信号（例えば電流）を最終的な値に落ち着かせるように、リサンプリングスイッチ１０６を動作させることができる。この結果、リサンプリングスイッチ１０６を使用することにより、ＤＡＣ１００の最終的な出力信号においてグリッチの原因となるアナログ信号の部分が効果的に除去される。この模範的な実施例においては、これらのリサンプリングスイッチ１０６は、アナログ出力素子１０４の場合と同様に同一のものになっている。従って、閉じた際には、作動したアナログ出力素子１０４に接続されているそれぞれのリサンプリングスイッチ１０６は、そのアナログ出力素子によって生成されたアナログ信号を通過させる。それぞれのリサンプリングスイッチ１０６は、一定のアナログ信号（例えば、一定の電流）を処理しているため、従来のＲＺスイッチを使用する際に大きな懸念事項であるスイッチの非線形性に関する懸念が、これらのリサンプリングスイッチを使用してアナログ出力素子１０４から加算回路１０８に等価なアナログ信号を同時に伝送することによって解消される。
【００１５】
その他の実施例においては、ＤＡＣ１００は、アナログ出力素子１０４よりも少ない数のリサンプリングスイッチ１０６を含みうる。これらの実施例においては、アナログ出力素子からの部分アナログ信号を合わせるように、複数のアナログ出力素子１０４の出力を相互に接続することができる。この結果として生成される出力もリサンプリングスイッチ１０６の中の１つの入力に接続される。即ち、複数のアナログ出力素子１０４からの合わせられたアナログ信号を伝送するように、それぞれのリサンプリングスイッチ１０６を接続することができる。ＤＡＣ１００に含まれるリサンプリングスイッチ１０６の数は、ＤＡＣに含まれているアナログ出力素子１０４の合計数を下回る数であれば、どのようなものであってもよい。
【００１６】
ＤＡＣ１００の加算回路１０８は、リサンプリングスイッチ１０６を介して同時に伝送されるアナログ出力素子１０４からの部分アナログ信号を合わせて、受信したデジタル入力のアナログ的な等価物であるアナログ出力を出力端子１１４上に生成するように動作する。加算回路１０８は、アナログ出力素子１０４からのアナログ信号を線形加算する様々な信号合成方式の中の１つを使用してアナログ出力を生成するように構成することができる。一例として、この加算回路１０８は、アナログ出力素子１０４からの電流（即ち、部分アナログ信号）の中のいくつかを出力端子１１４に直接に印加してアナログ出力の最上位ビット信号を供給すると共に、アナログ出力素子からのその他の電流を、出力端子に印加する前に、まず、Ｒ−２Ｒ構成を使用してスケーリングし、アナログ出力の２値スケーリングされた最下位ビット信号を供給する標準的なセグメント化された電流加算方式を使用可能である。加算回路１０８において使用可能なその他の電流加算方式は、ストレート２値加重Ｒ−２Ｒ方式と、アナログ出力素子１０４からの電流を単一の出力負荷抵抗に印加する単一出力負荷抵抗方式とを含む。アナログ出力を電流から電圧へと変換するように、ＤＡＣ１００の出力端子１１４を電流／電圧コンバータ（図示せず）に接続することができる。
【００１７】
ＤＡＣ１００によって生成されるアナログ出力の線形性は、リサンプリングスイッチ１０６の基本的な直列線形性によって左右されることはない。例えば、それぞれのリサンプリングスイッチ１０６の出力電流が、Ｉout＝Ｉin＋Ａ＊Ｉin2などの関数によって定義される入力電流との非線形関係を有していると仮定する（ここで、Ｉoutは、リサンプリングスイッチの出力電流であり、Ｉinは、リサンプリングスイッチの入力電流であり、Ａは定数である）。この結果、それぞれのリサンプリングスイッチ１０６の出力電流において生成され得る値は、エンコード信号「０」（ディスエーブル）に対するＩ0、またはエンコード信号「１」（イネーブル）に対するＩ1という２つのみである。制御ライン１１２にｎ個の１が存在する場合には、信号は、加算回路１０８において合わせられた後に、ｎ＊Ｉ1＋（Ｍ−ｎ）＊Ｉ0となる。利得およびオフセットエラーを信号に含む可能性はあるものの、これは、ｎの線形関数である。
【００１８】
次に、図２を参照すると、本発明の実施例による標準的なセグメント化されたＤＡＣアーキテクチャによって構成されたＤＡＣ２００の一部が示されている。この図２においては、図１と同一の参照符号を使用して類似の素子を識別している。この図２には、ＤＡＣ２００用のエンコーダは示されていない。ＤＡＣ２００は、Ｒ−２Ｒ出力加算回路２０８を含んでおり、これは、リサンプリングスイッチ１０６を介してアナログ出力素子１０４Ａと１０４Ｂと１０４Ｃと１０４Ｄと１０４Ｅとに電気的に接続されている。この実施例においては、それぞれのアナログ出力素子は、同一のアナログ信号（例えば、同一の電流）を生成するものになっている。しかしながら、アナログ出力素子のＲ−２Ｒ出力加算回路２０８への接続形態に応じて、特定のアナログ出力素子からのアナログ信号全体またはアナログ信号をスケーリングした一部を出力端子１１４に伝送し、最終的なアナログ出力を生成することができる。即ち、（例えば、アナログ出力素子１０４Ａと１０４Ｂと１０４Ｃなどの）出力端子１１４に直接に接続されているアナログ出力素子の場合には、これらのアナログ出力素子が生成するアナログ信号の全体が出力端子１１４に伝送される。一方、（例えば、アナログ出力素子１０４Ｄおよび１０４Ｅなどの）１つ以上のＲ抵抗器および２Ｒ抵抗器を介して出力端子１１４に接続されているアナログ出力素子の場合には、これらのアナログ出力素子が生成するアナログ信号を２値スケーリングした部分が出力端子１１４に伝送される。出力端子１１４に直接に接続されているアナログ出力素子は、（大きな固定アナログ信号である）アナログ信号の最上位ビット（ＭＳＢ）信号を供給するものと考えることができ、１つ以上のＲ抵抗器および２Ｒ抵抗器を介して出力端子１１４に接続されているアナログ出力素子は、（小さなスケーリングされた信号である）アナログ出力の最下位ビット（ＬＳＢ）信号を提供するものと考えることができる。そして、これらのＭＳＢ信号およびＬＳＢ信号が出力端子１１４において合わせられ、アナログ出力が生成される。図示を容易にするために、図２は、ＭＳＢ信号を生成する３つのアナログ出力素子１０４Ａと１０４Ｂと１０４Ｃと、ＬＳＢ信号を生成する２つのアナログ出力素子１０４Ｄおよび１０４Ｅしか示していない。しかしながら、アナログ出力の生成に必要なＭＳＢおよびＬＳＢ信号を生成するようにＤＡＣ２００に含まれるアナログ出力素子の数を格段に大きなものにすることができる。一例として、ＤＡＣ２００は、１４ビットのＤ／Ａ変換のために、ＭＳＢ信号を生成する３２個のアナログ出力素子と、ＬＳＢ信号を生成する９個のアナログ出力素子を含みうる。
【００１９】
以上においては、説明を簡便にするべく、図１および図２のＤＡＣ１００および２００は、所与のデジタル入力に対して単一のアナログ出力を生成するよう構成されているものとして図示して説明している。しかしながら、ＤＡＣ１００および２００は、所与のデジタル入力に対して差動アナログ出力の組を生成するよう変更することもできる（このことは、特定のアプリケーションにおいて望ましい）。
【００２０】
図３には、模範的な差動実装によるアナログ出力素子３０４とリサンプリングスイッチ３０６とが示されている。これらのアナログ出力素子３０４およびリサンプリングスイッチ３０６は、図１のＤＡＣ１００または図２のＤＡＣ２００において使用可能である。アナログ出力素子３０４およびリサンプリングスイッチ３０６は、エンコード信号Ｄおよび
【００２１】
【数１】
2004336772.tif 000003
【００２２】
と、リサンプリングクロック信号Ｃｌｋおよび
【００２３】
【数２】
2004336772.tif 000004
【００２４】
を使用し、差動アナログ信号Ｉoutおよび
【００２５】
【数３】
2004336772.tif 000005
【００２６】
を生成するよう構成されている。アナログ出力素子３０４は、差動接続されたバイポーラトランジスタ３１６および３１８と、電流源３２０とを含んでいる。差動接続されたトランジスタ３１６および３１８のエミッタは、電流源３２０に接続されている。差動接続されたトランジスタ３１６のベースは、エンコード信号Ｄを受信するように接続されており、差動接続されたトランジスタ３１８のベースは、エンコード信号
【００２７】
【数４】
2004336772.tif 000006
【００２８】
を受信するように接続されている。電流源３２０は、バイポーラトランジスタ３２２と抵抗器３２４を含んでおり、これらは、低電圧端子３２６（例：−３．３Ｖ）に直列に接続されている。バイポーラトランジスタ３２２のベースは、このトランジスタを流れる電流を制御するバイアス電圧Ｖbiasを取得するように接続されている。この電流源３２０のバイポーラトランジスタ３２２および抵抗３２４は、Ｉoutおよび
【００２９】
【数５】
2004336772.tif 000007
【００３０】
の値を定義する一定電流Ｉsourceを流すように動作する。
【００３１】
アナログ出力素子３０４の差動接続されたトランジスタ３１６および３１８は、リサンプリングスイッチ３０６に接続されており、これは、バイポーラリサンプリングトランジスタ３２８と３３０と３３２と３３４とを含んでいる。リサンプリングトランジスタ３２８および３３０のエミッタは、アナログ出力素子３０４の差動接続されたトランジスタ３１６のコレクタに接続されており、リサンプリングトランジスタ３３２および３３４のエミッタは、アナログ出力素子のもう一方の差動接続されたトランジスタ３１８のコレクタに接続されている。また、リサンプリングトランジスタ３２８のコレクタは、差動アナログ信号Ｉoutを伝送するよう加算回路２０８Ａ（図示せず）に接続されている。同様に、リサンプリングトランジスタ３３２のコレクタは、差動アナログ信号
【００３２】
【数６】
2004336772.tif 000008
【００３３】
を伝送するように、加算回路２０８Ｂ（図示せず）に接続されている。これらの加算回路２０８Ａおよび２０８Ｂは、図２の加算回路２０８と同一のものであってもよい。加算回路２０８Ａおよび２０８Ｂは、アナログ出力素子から差動アナログ信号を受信し、差動アナログ出力を生成するよう構成されている。リサンプリングトランジスタ３２８および３３２は、トランジスタ３２８および３３２のベースに印加されるクロック信号Ｃｌｋによって制御されている。一方、リサンプリングトランジスタ３３０および３３４は、トランジスタ３３０および３３４のベースに印加されるクロック信号
【００３４】
【数７】
2004336772.tif 000009
【００３５】
によって制御されている。リサンプリングトランジスタ３３０および３３４のコレクタは、クロック信号
【００３６】
【数８】
2004336772.tif 000010
【００３７】
がハイの場合には、グリッチを有する遷移によって損なわれたリサンプリングトランジスタ３３０および３３４からの電流を処分するように、（例えば接地用の）電圧端子３３６に接続されている。
【００３８】
なお、これらのアナログ出力素子３０４およびリサンプリングスイッチ３０６のトランジスタは、バイポーラトランジスタであるものとして図示して説明しているが、この代わりに、その他のタイプのトランジスタを使用することもできる。一例として、アナログ出力素子３０４およびリサンプリングスイッチ３０６のトランジスタは、ＭＯＳトランジスタであってもよい。あるいは、この代わりに、これらのトランジスタは、異なるタイプのトランジスタが混在したものであってもよい。
【００３９】
次に、図４を参照すると、信号Ｉout、
【００４０】
【数９】
2004336772.tif 000011
【００４１】
、Ｃｌｋ、およびＤのタイミングチャートが示されている。これらの信号は、アナログ出力素子３０４および対応するリサンプリングスイッチ３０６の動作を説明するための例である。このタイミングチャートに示されているように、クロック信号Ｃｌｋとエンコード信号Ｄの両方がハイの場合には、ハイの差動信号Ｉoutが生成され、クロック信号Ｃｌｋがハイであり、エンコード信号Ｄがローの場合には、ハイの差動信号
【００４２】
【数１０】
2004336772.tif 000012
【００４３】
が生成される。そして、タイミングチャートに更に示されているように、クロック信号Ｃｌｋは、クロック信号Ｃｌｋがローの場合にのみ、エンコード信号Ｄが変化するように、エンコード信号Ｄから時間的にずれている。従って、差動アナログ信号Ｉoutおよび
【００４４】
【数１１】
2004336772.tif 000013
【００４５】
は、クロック信号Ｃｌｋが再度上昇する前に落ち着くことができるようになっており、この結果、クリーンな出力パルスが生成される。
【００４６】
図５のフローチャートを参照し、模範的な実施例によってデジタル入力をアナログ出力へと変換する方法について説明する。まず、ブロック５０２において、デジタル入力の入力デジタル信号を受信する。このデジタル入力の入力デジタル信号は、１つの値を表している。次に、ブロック５０４において、この入力デジタル信号をエンコード信号へと変換する。一例として、このエンコード信号は、温度計エンコード信号でありうる。そして、ブロック５０６において、このエンコード信号を使用して部分アナログ信号を生成する。この部分アナログ信号は、エンコード信号をドライブ信号として使用してアナログ出力素子を選択的に作動させることによって生成することができる。次に、ブロック５０８において、この部分アナログ信号の伝送を調節する。一例として、いくつかのリサンプリングスイッチを使用し、クロック信号によってリサンプリングスイッチを同時に開閉して部分アナログ信号を同時に伝送することにより、部分アナログ信号の伝送を制御することができるので、スイッチの非線形性を伝えることなく、最終的に生成される出力信号においてグリッチを削減または除去することができる。クロック信号は、スイッチが開いている際に関連する電気信号が落ち着くことができるように、入力デジタル信号における遷移と時間的にずらしておく必要がある。そして、ブロック５１０において、部分アナログ信号を受信し、既定の方式を使用して合わせて、デジタル入力のアナログ表現であるアナログ出力を生成する。一例として、Ｒ−２Ｒ構成を使用する標準的なセグメント化された合成方式を使用して、これらの部分アナログ信号を合成することができる。
【００４７】
以上、本発明の特定の実施例について説明して図示してきたが、本発明は、これらの説明および図示した特定の形態または部品の配列に限定されるものではない。本発明の範囲は、添付の特許請求の範囲とそれらの等価物とによって定義されている。
【図面の簡単な説明】
【００４８】
【図１】本発明の模範的な実施例によるＤＡＣを示す概略構成図である。
【図２】本発明の実施例による標準的なセグメント化されたＤＡＣアーキテクチャによって構成されたＤＡＣの部分図である。
【図３】模範的な実装による図１または図２のＤＡＣにおいて使用可能なアナログ出力素子およびリサンプリングスイッチの回路図である。
【図４】図３のアナログ出力素子およびリサンプリングスイッチのタイミングチャートである。
【図５】本発明の模範的な実施例に従ってデジタル入力をアナログ出力に変換する方法のプロセスフローチャートである。
【符号の説明】
【００４９】
１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄ、１０４Ｅ、３０４  アナログ出力素子
１０６、３０６  スイッチ
１０８、２０８、２０８Ａ、２０８Ｂ  加算回路
３１６、３１８  トランジスタ
３２０  電流源
３２６  電圧端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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