(57)【要約】【課題】映像データを転送するデータバス本数をデータの一部シリアル化により減少させても電磁妨害を抑制するためのデータの反転処理の動作速度が高速化させない。【解決手段】表示制御回路からソースドライバ等の信号線駆動回路に映像データを一部シリアル化して転送する方式において、映像データをパラレル／シリアル変換する前のパラレルデータの段階でシリアル化後のデータ順のデータ比較▲１▼及び▲２▼を順次行い、データのビット反転数が過半数か否かを判断して転送データの反転／非反転の制御を行う。映像データの一部シリアル化により高速化したデータの反転／非反転の制御を行う場合と比べ、比較器、反転／非反転判定回路等の動作速度を低減することができる。【選択図】　　　　図１
2004053960.tif 000002
【特許請求の範囲】
【請求項１】
パラレルデータでなる入力映像データを一部シリアル化した出力映像データとして信号線駆動回路に転送する液晶表示装置の映像データ転送方法において、
前記出力映像データの連続する前後におけるビット反転数が出力映像データのビット数の過半数の場合に後続の出力映像データの論理状態を反転させる反転処理をパラレルデータでなる前記入力映像データの段階において行うことを特徴とする映像データ転送方法。
【請求項２】
３×２ｎビットパラレルの入力映像データを２ｍビット（ｎ、ｍ：自然数、ｎ＞ｍ）単位でシリアル化し、３×２（ｎ−ｍ）ビットパラレルの出力映像データとして信号線駆動回路に転送する液晶表示装置の映像データ転送方法において、
前記出力映像データの３×２（ｎ−ｍ）ビットパラレルの前のデータと後のデータの間のビット反転数が３×２（ｎ−ｍ−１）以下になるように、前記出力映像データの３×２（ｎ−ｍ）ビットパラレルのデータに対応する前記入力映像データの３×２（ｎ−ｍ）ビット毎に後続のビットの極性を反転又は非反転することを特徴とする映像データ転送方法。
【請求項３】
パラレルデータでなる入力映像データを入力し、各入力映像データを第１のビットと第２のビットの２ビット単位でシリアル化した映像データを出力映像データとして信号線駆動回路に転送する表示制御回路において、
前データの第２のビットの非反転ビットと、後データの第１のビットの非反転ビットとを比較してビット反転数が過半数か否かの判定結果を出力する第１の比較判定手段と、
前データの第２のビットの反転ビットと、後データの第１のビットの非反転ビットとを比較してビット反転数が過半数か否かの判定結果を出力する第２の比較判定手段と、
後データの第１のビットの非反転ビットと、後データの第２のビットの非反転ビットとを比較してビット反転数が過半数か否かの判定結果を出力する第３の比較判定手段と、
後データの第１のビットの反転ビットと、後データの第２のビットの非反転ビットとを比較してビット反転数が過半数か否かの判定結果を出力する第４の比較判定手段と、
前記第１の比較判定手段及び第２の比較判定手段の何れかの判定結果の出力、前記第３の比較判定手段及び第４の比較判定手段の何れかの判定結果の出力をそれぞれ選択出力する第１の選択手段及び第２の選択手段からなり、前記第１の選択手段は１つ前の入力映像データによる第２の選択手段の出力により制御され、第２の選択手段は第１の選択手段の出力により制御される選択手段と、
前記選択手段の第１の選択手段の出力及び第２の選択手段の出力により、それぞれ後データの第１のビット及び後データの第２のビットを反転又は非反転して出力するとともに、前記反転又は非反転を示す反転信号を出力する出力手段と、
前記出力手段の出力を２ビット単位でシリアル化し出力映像データ及び出力反転信号として出力するパラレル／シリアル変換回路と、
を有することを特徴とする表示制御回路。
【請求項４】
３×２ｎビットパラレルの入力映像データを入力し、第１のビット、第２のビット、…、第２ｍのビットの２ｍビット（ｎ、ｍ：自然数、ｎ＞ｍ）単位でシリアル化した出力映像データとして信号線駆動回路に転送する表示制御回路において、
前データの２ｍビット単位の第２ｍのビットの非反転ビットと後データの２ｍビット単位の第１のビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第１の比較判定手段と、前データの２ｍビット単位の第２ｍのビットの反転ビットと後データの２ｍビット単位の第１のビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第２の比較判定手段と、後データの２ｍビット単位の第１のビットの非反転ビットと後データの２ｍビット単位の第２のビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第３の比較判定手段と、後データの２ｍビット単位の第１のビットの反転ビットと後データの２ｍビット単位の第２のビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第４の比較判定手段と、……、後データの２ｍビット単位の第２ｍ−１のビットの非反転ビットと後データの２ｍビット単位の第２ｍのビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第２×２ｍ−１の比較判定手段と、後データの２ｍビット単位の第２ｍ−１のビットの反転ビットと後データの２ｍビット単位の第２ｍのビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第２×２ｍの比較判定手段と、
前記第１の比較判定手段及び第２の比較判定手段の何れかの判定結果の出力、前記第３の比較判定手段及び第４の比較判定手段の何れかの判定結果の出力、………、第２×２ｍ−１の比較判定手段及び第２×２ｍの比較判定手段の何れかの判定結果の出力をそれぞれ選択出力する第１の選択手段、第２の選択手段、………、第２ｍの選択手段からなり、前記第１の選択手段は１つ前の入力映像データによる第２ｍの選択手段の出力により制御され、第２の選択手段は第１の選択手段の出力により制御され、………、第２ｍの選択手段は第２ｍ−１の選択手段の出力により制御される選択手段と、
前記選択手段の第１の選択手段、第２の選択手段、………、第２ｍの選択手段の出力により、それぞれ前記後データの第１のビット、第２のビット、………、第２ｍのビットを反転又は非反転して出力するとともに、前記反転又は非反転を示す反転信号を出力する出力手段と、
前記出力手段の出力を２ｍビット単位でシリアル化し出力映像データ及び出力反転信号として出力するパラレル／シリアル変換回路と、
を有することを特徴とする表示制御回路。
【請求項５】
パラレルデータでなる入力映像データを入力し、各入力映像データを第１のビットと第２のビットの２ビット単位でシリアル化した映像データを出力映像データとして出力する表示制御回路と前記出力映像データを入力する信号線駆動回路とを備える液晶表示装置において、前記表示制御回路は、
前データの第２のビットの非反転ビットと、後データの第１のビットの非反転ビットとを比較してビット反転数が過半数か否かの判定結果を出力する第１の比較判定手段と、
前データの第２のビットの反転ビットと、後データの第１のビットの非反転ビットとを比較してビット反転数が過半数か否かの判定結果を出力する第２の比較判定手段と、
後データの第１のビットの非反転ビットと、後データの第２のビットの非反転ビットとを比較してビット反転数が過半数か否かの判定結果を出力する第３の比較判定手段と、
後データの第１のビットの反転ビットと、後データの第２のビットの非反転ビットとを比較してビット反転数が過半数か否かの判定結果を出力する第４の比較判定手段と、
前記第１の比較判定手段及び第２の比較判定手段の何れかの判定結果の出力、前記第３の比較判定手段及び第４の比較判定手段の何れかの判定結果の出力をそれぞれ選択出力する第１の選択手段及び第２の選択手段からなり、前記第１の選択手段は１つ前の入力映像データによる第２の選択手段の出力により制御され、第２の選択手段は第１の選択手段の出力により制御される選択手段と、
前記選択手段の第１の選択手段の出力及び第２の選択手段の出力により、それぞれ後データの第１のビット及び後データの第２のビットを反転又は非反転して出力するとともに、前記反転又は非反転を示す反転信号を出力する出力手段と、
前記出力手段の出力を２ビット単位でシリアル化し出力映像データ及び出力反転信号として出力するパラレル／シリアル変換回路と、
を有することを特徴とする液晶表示装置。
【請求項６】
３×２ｎビットパラレルの入力映像データを入力し、第１のビット、第２のビット、………、第２ｍのビットの２ｍビット（ｎ、ｍ：自然数、ｎ＞ｍ）単位でシリアル化した映像データを出力映像データとして出力する表示制御回路と前記出力映像データを入力する信号線駆動回路とを備える液晶表示装置において、前記表示制御回路は、
前データの２ｍビット単位の第２ｍのビットの非反転ビットと後データの２ｍビット単位の第１のビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第１の比較判定手段と、前データの２ｍビット単位の第２ｍのビットの反転ビットと後データの２ｍビット単位の第１のビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第２の比較判定手段と、後データの２ｍビット単位の第１のビットの非反転ビットと後データの２ｍビット単位の第２のビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第３の比較判定手段と、後データの２ｍビット単位の第１のビットの反転ビットと後データの２ｍビット単位の第２のビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第４の比較判定手段と、……、後データの２ｍビット単位の第２ｍ−１のビットの非反転ビットと後データの２ｍビット単位の第２ｍのビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第２×２ｍ−１の比較判定手段と、後データの２ｍビット単位の第２ｍ−１のビットの反転ビットと後データの２ｍビット単位の第２ｍのビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第２×２ｍの比較判定手段と、
前記第１の比較判定手段及び第２の比較判定手段の何れかの判定結果の出力、前記第３の比較判定手段及び第４の比較判定手段の何れかの判定結果の出力、………、第２×２ｍ−１の比較判定手段及び第２×２ｍの比較判定手段の何れかの判定結果の出力をそれぞれ選択出力する第１の選択手段、第２の選択手段、………、第２ｍの選択手段からなり、前記第１の選択手段は１つ前の入力映像データによる第２ｍの選択手段の出力により制御され、第２の選択手段は第１の選択手段の出力により制御され、………、第２ｍの選択手段は第２ｍ−１の選択手段の出力により制御される選択手段と、
前記選択手段の第１の選択手段、第２の選択手段、………、第２ｍの選択手段の出力により、それぞれ前記後データの第１のビット、第２のビット、………、第２ｍのビットを反転又は非反転して出力するとともに、前記反転又は非反転を示す反転信号を出力する出力手段と、
前記出力手段の出力を２ｍビット単位でシリアル化し出力映像データ及び出力反転信号として出力するパラレル／シリアル変換回路と、
を有することを特徴とする液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、液晶表示の制御に関し、特に液晶表示パネルに映像データを転送する表示制御回路を有する液晶表示装置に関する。
【０００２】
【従来の技術】
近年、コンピュータ、テレビジョン等の表示画像の高精細化が進んできており、これらの映像データ（画像データ）を扱う液晶表示装置においては、画素数と階調数の増加に伴いデータバス本数、データ転送速度が年々増加してきている。
図８は、従来の液晶表示装置のシステム構成を示す図である。パーソナルコンピュータ（ＰＣ）等の画像描画装置２Ａと液晶表示装置１Ａとからなり、液晶表示装置１Ａは、画像描画装置２Ａからパラレルデータ等の映像データ及び当該映像データと関連する同期データ等を入力し、内部バスに所定の映像データ及び制御信号を出力する表示制御回路（タイミングコントローラ）１１Ａと、表示制御回路１１Ａからの映像データ及び周知の同期信号（ＨＣＫ：映像データを取り込むタイミング信号、ＳＴＨ：水平スタートパルス等）からなる信号側制御信号と、基準階調電圧発生回路１２Ａからの基準階調電圧とを入力し、映像データを階調電圧として信号線に出力する信号線駆動回路（ソースドライバ）１４Ａと、表示制御回路１１Ａの走査側制御信号を入力し走査線を選択走査する信号を出力する走査線駆動回路（ゲートドライバ）１３Ａと、マトリクス状の信号線及び走査線を備え、交点にＴＦＴトランジスタのソース・ゲート電極が画素電極にドレイン電極がそれぞれ接続された液晶表示パネル１５Ａと、から構成されている。
【０００３】
かかる液晶表示装置では、装置内部の表示制御回路１１Ａの入出力の映像データはパラレルデータとして複数の信号線でなるデータバスを介して転送されているが、液晶表示パネルの大型化と画素数の増大及び表示画像の高精細化等により、映像データのビット数が増大し、出力映像データの連続する前後のデータ（それぞれ「前のデータ」、「後のデータ」という。）間でのビットの反転数（ビット反転数）も増大し、ビット反転数が大きいとデータのスイッチングとバスからの高調波成分の輻射が増大して電磁妨害（ＥＭＩ：ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ　ｉｎｔｅｒｆｅｒｅｎｃｅ）が生じる。
【０００４】
そこで、このような電磁輻射を抑制する方法として、映像データの前のデータに対する後のデータのビット反転数をデータ順に比較し、ビット反転数がデータのビット数の過半数となる後のデータは、その論理レベルを反転させるようなデータ処理を行うことにより、常にデータ間のビット反転数を１／２未満に制御した映像データに変換し、同時に論理レベルを反転した否かを示す反転信号（ＰＯＬ２）を前述の信号側制御信号の１つに追加して、両信号を液晶表示装置内で転送することが提案されている（特開２００１−３５６７３７号公報）。
【０００５】
図９は、表示制御回路と信号線駆動回路の間のデータ転送でのビット反転数の制御を示す概念図である。また、図１０は、データ転送例を示す概念図である。表示制御回路１１Ａには、ビット比較器１１２と、反転／非反転回路（１）１１４等が設けられている。表示制御回路１１Ａでは、入力映像データを入力し、直前に送ったデータ（前のデータ）１１１と、これから送るデータ（後のデータ）１１３とをビット比較器１１２で比較し、比較結果が当該映像データのビット数の過半数か否かにより反転／非反転回路（１）１１４において、後データを反転又は非反転して、データバスに出力し、同時に信号側制御信号の１信号線の反転信号（ＰＯＬ２）をアクティブ（論理状態が「Ｈ」レベル）等とする。
【０００６】
また、信号線駆動回路１４Ａには、反転／非反転回路（２）１４１とデータを格納するデータレジスタ１４２が設けられている。反転／非反転回路（２）１４１は、データバスを介して入力される映像データと反転信号とを受信して、データ毎に反転信号に基づいて、反転信号が「Ｈ」レベルの場合には、入力した映像データを反転してデータレジスタ１４２に出力し、反転信号が「Ｈ」レベルでない場合（「Ｌ」レベル）には、入力した映像データはそのままデータレジスタ１４２に出力するという制御を行い、元のデータを再現してデータレジスタ１４２にラッチし、その後の階調電圧への変換に備える。
【０００７】
図１１は、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の２４ビットの入力映像データのビット反転の制御を行った映像データの例を示す図である。最初に示す２４ビットのパラレルデータＲ７（０）…Ｒ０（０）、Ｇ７（０）…Ｇ０（０）、Ｂ７（０）…Ｂ０（０）は、非反転の信号であり、反転信号は「Ｌ」レベル、２番目に示す２４ビットのパラレルデータＲ７（１）＾…Ｒ０（１）＾、Ｇ７（１）＾…Ｇ０（１）＾、Ｂ７（１）＾…Ｂ０（１）＾は、反転の信号（＾は反転を表す。）であり、反転信号は「Ｈ」レベル、以下同様である。
【０００８】
また、映像データのビット数の増大に対処しデータバス本数を削減するための方法として、パラレルデータの一部をシリアル化してビット数を削減する方法が考えられている。更に、このような映像データについてもビット反転数の制御を行うことが考えられる。
図１２は、一例として２対１でシリアル転送する場合のデータバスのデータ形式と反転信号のタイミングチャートを示す図である。２４ビットのパラレルデータの入力映像データについて、その奇数ビットに偶数ビットを時分割的に多重する形で一部（２ビット）シリアル化した１２ビットのパラレルのデータ形式としている。ここでクロックＣＨは一部シリアル化する前の入力映像データのクロック信号であり、クロックＨＣＫは一部シリアル化した後の１２ビットのパラレルデータのクロック信号である。同図から分かるように１２ビットのパラレルデータのデータレート（データ速度）は２４ビットのパラレルデータより２倍高速化する。
【０００９】
【発明が解決しようとする課題】
前述のように液晶表示装置においては、表示画面の大型化及び画像の高精細化等による画素数及び階調数の増加に伴いデータバス本数とデータ転送速度が増加してきており、電磁妨害を抑制し、データバス本数を削減することが重要である。ここで電磁妨害を抑制するためにはデータの倫理レベルの反転制御を行うことが有効であり、また、データバス本数を削減するためには、パラレルデータを一部シリアル化することが有効である。
【００１０】
ところが、パラレルデータを一部シリアル化すると、一部シリアル化した映像データのデータ速度がシリアル化するビット数倍だけ増加することになり、データの論理レベルの反転制御の動作速度も同じ倍数分高速化することになり、従来の論理レベルの反転制御ではその回路動作が高速化する（例えば、図９に示すビット比較器、反転／非反転回路等はシリアル化された分だけ高速動作が要求される）ことになり、画素数及び階調数の増加への対応も困難になるという問題がある。また、論理レベルの反転制御のためのスイッチングによる電磁妨害等も新たな問題として派生する。
【００１１】
（目的）
本発明の目的は、映像データの高精細表示等においても効果的な電磁妨害の抑制を可能とする映像データ転送方法、表示制御回路及び液晶表示装置を提供することにある。
【００１２】
本発明の目的は、映像データを転送するデータバス本数をデータの一部シリアル化により減少させても電磁妨害を抑制するためのデータの反転処理の動作速度が高速化しないようにした映像データ転送方法、表示制御回路及び液晶表示装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の映像データ転送方法は、パラレルデータでなる入力映像データを一部シリアル化した出力映像データとして信号線駆動回路に転送する映像データ転送方法において、前記出力映像データの連続する前後におけるビット反転数が前記出力映像データのビット数の過半数の場合に後続の前記出力映像データの論理状態を反転させる反転処理を前記パラレルデータでなる入力映像データの段階において行うことを特徴とする。
【００１４】
本発明の映像データ転送方法は、３×２ｎ（例えば、ｎ＝３、３×８＝２４）ビットパラレルの入力映像データを２ｍ（例えば、ｍ＝１、２１＝２）ビット（ｎ、ｍ：自然数、ｎ＞ｍ）単位でシリアル化し、３×２（ｎ−ｍ）（例えば３×２２＝１２）ビットパラレルの出力映像データとして信号線駆動回路に転送する映像データ転送方法において、前記出力映像データの３×２（ｎ−ｍ）（例えば、１２）ビットパラレルの前のデータと後のデータの間のビット反転数が３×２（ｎ−ｍ−１）（例えば、６）以下になるように、前記出力映像データの３×２（ｎ−ｍ）（例えば、１２）ビットパラレルのデータに対応する前記入力映像データの３×２（ｎ−ｍ）（例えば、１２）ビット毎に後続のビットの極性を反転又は非反転することを特徴とする。
【００１５】
本発明の表示制御回路は、パラレルデータでなる入力映像データ（例えば図１の（ａ））を入力し、各入力映像データを第１のビット（例えば奇数ビット）と第２のビット（例えば偶数ビット）の２ビット単位（例えば図１のＲ７（０）、Ｒ６（０））でシリアル化した映像データを出力映像データ（例えば図１の（ｂ））として信号線駆動回路に転送する表示制御回路において、
【００１６】
前データ（例えば図１のデータ１）の第２のビット（例えば図１のＲ６（０））の非反転ビットと、後データ（例えば図１のデータ２）の第１のビット（例えば図１のＲ７（１））の非反転ビットとを比較してビット反転数が過半数か否かの判定結果を出力する第１の比較判定手段（例えば図２のＣ１、Ｊ１等）と、
前データ（例えば図１のデータ１）の第２のビット（例えば図１のＲ６（０））の反転ビットと、後データ（例えば図１のデータ２）の第１のビット（例えば図１のＲ７（１））の非反転ビットとを比較してビット反転数が過半数か否かの判定結果を出力する第２の比較判定手段（例えば図２のＩ１、Ｃ２、Ｊ２等）と、後データ（例えば図１のデータ２）の第１のビット（例えば図１のＲ７（１））の非反転ビットと、後データ（例えば図１のデータ２）の第２のビット（例えば図１のＲ６（１））の非反転ビットとを比較してビット反転数が過半数か否かの判定結果を出力する第３の比較判定手段（例えば図２のＣ３、Ｊ３等）と、
後データ（例えば図１のデータ２）の第１のビット（例えば図１のＲ７（１））の反転ビットと、後データ（例えば図１のデータ２）の第２のビット（例えば図１のＲ６（１））の非反転ビットとを比較してビット反転数が過半数か否かの判定結果を出力する第４の比較判定手段（例えば図２のＩ２、Ｃ４、Ｊ４等）と、
【００１７】
前記第１の比較判定手段及び第２の比較判定手段の何れかの判定結果の出力、前記第３の比較判定手段及び第４の比較判定手段の何れかの判定結果の出力をそれぞれ選択出力する第１の選択手段及び第２の選択手段からなり、前記第１の選択手段は１つ前の入力映像データによる第２の選択手段の出力により制御され、第２の選択手段は第１の選択手段の出力により制御される選択手段（例えば図２のＳ１、Ｓ２、Ｄ３等）と、
【００１８】
前記選択手段の第１の選択手段の出力及び第２の選択手段の出力により、それぞれ後データの第１のビット及び後データの第２のビットを反転又は非反転して出力するとともに、前記反転又は非反転を示す反転信号を出力する出力手段（例えば図２のＰ１、Ｐ２、Ｄ６、Ｄ７、Ｄ８、Ｄ９等）と、
前記出力手段の出力を２ビット単位でシリアル化し出力映像データ及び出力反転信号として出力するパラレル／シリアル変換回路（例えば図２のＴ１、Ｔ２等）と、
を有することを特徴とする。
【００１９】
本発明の表示制御回路は、３×２ｎビットパラレルの入力映像データを入力し、第１のビット、第２のビット、…、第２ｍのビットの２ｍビット（ｎ、ｍ：自然数、ｎ＞ｍ）単位でシリアル化した出力映像データとして信号線駆動回路に転送する表示制御回路において、
前データの２ｍビット単位の第２ｍのビットの非反転ビットと後データの２ｍビット単位の第１のビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第１の比較判定手段と、前データの２ｍビット単位の第２ｍのビットの反転ビットと後データの２ｍビット単位の第１のビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第２の比較判定手段と、後データの２ｍビット単位の第１のビットの非反転ビットと後データの２ｍビット単位の第２のビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第３の比較判定手段と、後データの２ｍビット単位の第１のビットの反転ビットと後データの２ｍビット単位の第２のビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第４の比較判定手段と、……、後データの２ｍビット単位の第２ｍ−１のビットの非反転ビットと後データの２ｍビット単位の第２ｍのビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第２×２ｍ−１の比較判定手段と、後データの２ｍビット単位の第２ｍ−１のビットの反転ビットと後データの２ｍビット単位の第２ｍのビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第２×２ｍの比較判定手段と、
【００２０】
前記第１の比較判定手段及び第２の比較判定手段の何れかの判定結果の出力、前記第３の比較判定手段及び第４の比較判定手段の何れかの判定結果の出力、………、第２×２ｍ−１の比較判定手段及び第２×２ｍの比較判定手段の何れかの判定結果の出力をそれぞれ選択出力する第１の選択手段、第２の選択手段、………、第２ｍの選択手段からなり、前記第１の選択手段は１つ前の入力映像データによる第２ｍの選択手段の出力により制御され、第２の選択手段は第１の選択手段の出力により制御され、………、第２ｍの選択手段は第２ｍ−１の選択手段の出力により制御される選択手段と、
【００２１】
前記選択手段の第１の選択手段、第２の選択手段、………、第２ｍの選択手段の出力により、それぞれ前記後データの第１のビット、第２のビット、………、第２ｍのビットを反転又は非反転して出力するとともに、前記反転又は非反転を示す反転信号を出力する出力手段と、
【００２２】
前記出力手段の出力を２ｍビット単位でシリアル化し出力映像データ及び出力反転信号として出力するパラレル／シリアル変換回路と、
を有することを特徴とする。
【００２３】
本発明の液晶表示装置は、パラレルデータでなる入力映像データを入力し、各入力映像データを第１のビットと第２のビットの２ビット単位でシリアル化した映像データを出力映像データとして出力する表示制御回路と前記出力映像データを入力する信号線駆動回路とを備える液晶表示装置において、前記表示制御回路は、
【００２４】
前データ（例えば図１のデータ１）の第２のビット（例えば図１のＲ６（０））の非反転ビットと、後データ（例えば図１のデータ２）の第１のビット（例えば図１のＲ７（１））の非反転ビットとを比較してビット反転数が過半数か否かの判定結果を出力する第１の比較判定手段（例えば図２のＣ１、Ｊ１等）と、
前データ（例えば図１のデータ１）の第２のビット（例えば図１のＲ６（０））の反転ビットと、後データ（例えば図１のデータ２）の第１のビット（例えば図１のＲ７（１））の非反転ビットとを比較してビット反転数が過半数か否かの判定結果を出力する第２の比較判定手段（例えば図２のＩ１、Ｃ２、Ｊ２等）と、
後データ（例えば図１のデータ２）の第１のビット（例えば図１のＲ７（１））の非反転ビットと、後データ（例えば図１のデータ２）の第２のビット（例えば図１のＲ６（１））の非反転ビットとを比較してビット反転数が過半数か否かの判定結果を出力する第３の比較判定手段（例えば図２のＣ３、Ｊ３等）と、
後データ（例えば図１のデータ２）の第１のビット（例えば図１のＲ７（１））の反転ビットと、後データ（例えば図１のデータ２）の第２のビット（例えば図１のＲ６（１））の非反転ビットとを比較してビット反転数が過半数か否かの判定結果を出力する第４の比較判定手段（例えば図２のＩ２、Ｃ４、Ｊ４等）と、
【００２５】
前記第１の比較判定手段及び第２の比較判定手段の何れかの判定結果の出力、前記第３の比較判定手段及び第４の比較判定手段の何れかの判定結果の出力をそれぞれ選択出力する第１の選択手段及び第２の選択手段からなり、前記第１の選択手段は１つ前の入力映像データによる第２の選択手段の出力により制御され、第２の選択手段は第１の選択手段の出力により制御される選択手段（例えば図２のＳ１、Ｓ２、Ｄ３等）と、
【００２６】
前記選択手段の第１の選択手段の出力及び第２の選択手段の出力により、それぞれ後データの第１のビット及び後データの第２のビットを反転又は非反転して出力するとともに、前記反転又は非反転を示す反転信号を出力する出力手段（例えば図２のＰ１、Ｐ２、Ｄ６、Ｄ７、Ｄ８、Ｄ９等）と、
前記出力手段の出力を２ビット単位でシリアル化し出力映像データ及び出力反転信号として出力するパラレル／シリアル変換回路（例えば図２のＴ１、Ｔ２等）と、
を有することを特徴とする。
【００２７】
本発明の液晶表示装置は、３×２ｎビットパラレルの入力映像データを入力し、第１のビット、第２のビット、………、第２ｍのビットの２ｍビット（ｎ、ｍ：自然数、ｎ＞ｍ）単位でシリアル化した映像データを出力映像データとして出力する表示制御回路と前記出力映像データを入力する信号線駆動回路とを備える液晶表示装置において、前記表示制御回路は、
前データの２ｍビット単位の第２ｍのビットの非反転ビットと後データの２ｍビット単位の第１のビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第１の比較判定手段と、前データの２ｍビット単位の第２ｍのビットの反転ビットと後データの２ｍビット単位の第１のビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第２の比較判定手段と、後データの２ｍビット単位の第１のビットの非反転ビットと後データの２ｍビット単位の第２のビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第３の比較判定手段と、後データの２ｍビット単位の第１のビットの反転ビットと後データの２ｍビット単位の第２のビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第４の比較判定手段と、……、後データの２ｍビット単位の第２ｍ−１のビットの非反転ビットと後データの２ｍビット単位の第２ｍのビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第２×２ｍ−１の比較判定手段と、後データの２ｍビット単位の第２ｍ−１のビットの反転ビットと後データの２ｍビット単位の第２ｍのビットの非反転ビットとを比較してビット反転数が過半数か否かを判定する第２×２ｍの比較判定手段と、
【００２８】
前記第１の比較判定手段及び第２の比較判定手段の何れかの判定結果の出力、前記第３の比較判定手段及び第４の比較判定手段の何れかの判定結果の出力、………、第２×２ｍ−１の比較判定手段及び第２×２ｍの比較判定手段の何れかの判定結果の出力をそれぞれ選択出力する第１の選択手段、第２の選択手段、………、第２ｍの選択手段からなり、前記第１の選択手段は１つ前の入力映像データによる第２ｍの選択手段の出力により制御され、第２の選択手段は第１の選択手段の出力により制御され、………、第２ｍの選択手段は第２ｍ−１の選択手段の出力により制御される選択手段と、
【００２９】
前記選択手段の第１の選択手段、第２の選択手段、………、第２ｍの選択手段の出力により、それぞれ前記後データの第１のビット、第２のビット、………、第２ｍのビットを反転又は非反転して出力するとともに、前記反転又は非反転を示す反転信号を出力する出力手段と、
前記出力手段の出力を２ｍビット単位でシリアル化し出力映像データ及び出力反転信号として出力するパラレル／シリアル変換回路と、
を有することを特徴とする。
【００３０】
（作用）
表示制御回路からソースドライバ等の信号線駆動回路に映像データを一部シリアル化して転送する方式において、映像データをパラレル／シリアル変換する前のパラレルデータの段階において、シリアル化後のデータに対応するデータの比較を順次行ってビット反転数が過半数か否かにより、パラレルデータの反転／非反転の制御を行う。映像データを一部シリアル化した後の高速化したデータの反転／非反転の制御を行う場合と比べ、比較器、反転／非反転判定回路等の動作速度を低減することができる。
【００３１】
【発明の実施の形態】
次に、本発明の映像データ転送方法、表示制御回路及び液晶表示装置の一実施の形態を図面を参照して説明する。
図１は、本発明の第１の実施の形態における入力及び出力の映像データの信号形式を示す図である。本実施の形態では、入力映像データ（ＤＡＴＡ）は、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の各々の輝度信号に対応する３つの並列（パラレル）８ビットのデータ、即ち２４ビットパラレルの階調表示データを対象とし、出力映像データはデータバス本数は１／２の一部シリアル化した１２ビットのデータを対象とする。具体的には、入力映像データは図１（ａ）に示すＲ０〜Ｒ７、Ｇ０〜Ｇ７、Ｂ０〜Ｂ７の２４ビットのパラレルデータであり、出力映像データは図１（ｂ）に示す２４ビットのパラレルデータの奇数ビット（例えばＲ７（１）、Ｒ７（２））と偶数ビット（例えばＲ６（１）、Ｒ６（２））を２ビット（隣接する２ビット）単位でシリアル化（例えばＲ７（１）とＲ６（１）、Ｒ７（２）とＲ６（２））した１２系列のデータ（例えばＲ７−Ｒ６、Ｒ５−Ｒ４、…、Ｇ１−Ｇ０、Ｂ１−Ｂ０、以下、シリアルデータともいう。）である。
【００３２】
本実施の形態では、図１（ａ）に示すように入力映像データの２４ビットのパラレルデータ（データ１、データ２、データ３、…）について、パラレルデータの段階において、隣接する２ビット単位（例えばＲ７（０）とＲ６（０）、Ｒ７（１）とＲ６（１）、Ｒ７（２）とＲ６（２）…）で反転／非反転の処理を行うことにより、１２系統の時系列なデータの間のパラレルなビット間のデータの反転数（ビット反転数）は、総ビット数（１２ビット）の半分以下に制御する。図１により本実施の形態の処理の概要を説明する。
【００３３】
図１（ｂ）に示す本実施の形態のシリアル変換後の１系統のデータＲ７−Ｒ６（Ｒ６（０）、Ｒ７（１）、Ｒ６（１）、Ｒ７（２）、Ｒ６（２）、…）についてみると、図１（ａ）に示す各パラレルデータ１、２、３、…の最上位側の隣接する２ビットをシリアル化したものである。同様に他のデータＲ５−Ｒ４、…、Ｇ１−Ｇ０、…、Ｂ１−Ｂ０も図１（ａ）の最上位より順次下位側のそれぞれ隣接する２ビットをシリアル化したものである。
【００３４】
本実施の形態では、図１（ａ）の最上位側の隣接する２ビット（Ｒ７（０）とＲ６（０）、Ｒ７（１）とＲ６（１）、Ｒ７（２）とＲ６（２）、…）に関して、▲１▼入力映像データの連続する前後の前のデータ（「前データ」という。）（データ１）の隣接する２ビット（Ｒ７（０）とＲ６（０））のうち偶数ビット（Ｒ６（０））と、入力映像データの連続する前後の後のデータ（「後データ」という。）（データ２）の同じ桁（同一位置）の隣接する２ビット（Ｒ７（１）とＲ６（１））の奇数ビット（Ｒ７（１））とを比較してデータに変化があるか否かを検出し、▲２▼引き続いて後データ（データ２）の同一位置の隣接する２ビット（Ｒ７（１）とＲ６（１））同士の奇数ビット（Ｒ７（１））と偶数ビット（Ｒ６（１））を比較してデータに変化があるか否かを検出する。また、最上位より順次下位側のそれぞれ隣接する２ビットについても前データと後データとの間で同様の比較動作▲１▼及び▲２▼を同時に行い、その全比較結果に基づいて、ビット反転数が過半数か否かを判断して、前データ及び後データの反転／非反転を制御を行う。
【００３５】
ここで、全ての隣接する２ビットの比較動作▲１▼及び▲２▼において、比較の基準となる前データが出力映像データとして反転されて出力されたか否かが分からないので、各比較動作における偶数ビットと奇数ビットについて、その非反転のデータと反転のデータを予め作成し、それぞれと後データとの比較を行い、以前の比較動作▲２▼及び▲１▼の結果に基づいて、何れかを選択する。つまり、比較動作▲１▼では比較動作▲２▼の結果を利用し、比較動作▲２▼では比較動作▲１▼の結果を利用する。
【００３６】
そして、以上の比較動作▲１▼又は▲２▼の結果に基づいて、入力映像データの反転／非反転の制御を行い、パラレルデータとして出力し、またデータ単位で反転されているか否かの情報を反転信号（ＰＯＬ２）としてパラレルに出力し、それぞれをシリアルデータに変換して出力する。
【００３７】
（構成の説明）
図２は、２ビット比較による本実施の形態の液晶表示装置の構成を示す図である。
本実施の形態の回路構成は、入力映像データの２４ビットのパラレルデータのうち、隣接する２ビット単位の奇数ビットを入力する１２個の入力端子（ＤＡＴＡ１）と、同じく偶数ビットを入力する１２個の入力端子（ＤＡＴＡ２）とを有し、偶数ビットの入力を１クロック（１ＨＣＫ分）遅延する１２個の遅延回路Ｄ１と、各遅延回路Ｄ１の出力及びその出力を反転回路Ｉ１により反転した信号を基準として奇数ビットと比較する１２個の比較器Ｃ１及びＣ２と、奇数ビット及びその奇数ビットを反転回路Ｉ２により反転した信号を基準として偶数ビットと比較する１２個の比較器Ｃ３及びＣ４と、各比較器Ｃ１、Ｃ２及びＣ３、Ｃ４の出力をそれぞれ入力し反転／非反転を判定する反転／非反転判定回路Ｊ１、Ｊ２及びＪ３、Ｊ４と、を備え、
【００３８】
反転／非反転判定回路Ｊ１、Ｊ２及びＪ３、Ｊ４の出力を選択して出力するセレクタＳ１、Ｓ２であって、セレクタＳ２はセレクタＳ１の出力により制御され、セレクタＳ１はセレクタＳ２の出力を１クロック遅延する遅延回路Ｄ３の出力により制御されるセレクタＳ１、Ｓ２と、セレクタＳ１の出力を１クロック遅延する遅延回路Ｄ２と、を備え、
【００３９】
更に、入力映像データの奇数ビット及び偶数ビットをそれぞれ１クロック遅延する遅延回路Ｄ４、Ｄ５と、遅延回路Ｄ４、Ｄ５の出力の反転／非反転の制御を行うそれぞれ１２個の反転／非反転回路Ｐ１、Ｐ２と、各反転／非反転回路Ｐ１、Ｐ２の出力を１クロック遅延して奇数ビット及び偶数ビットとして出力する遅延回路Ｄ８、Ｄ９と、遅延回路Ｄ８、Ｄ９からの奇数ビット及び偶数ビットに対するそれぞれ反転信号ＰＯＬ２（Ｓ０）及び反転信号ＰＯＬ２（Ｓ１）を出力する、遅延回路Ｄ２及び遅延回路Ｄ３のそれぞれ出力を１クロック遅延する遅延回路Ｄ６及び遅延回路Ｄ７と、それぞれをパラレル／シリアル変換するパラレル／シリアル変換回路Ｔ１、Ｔ２と、を備える。
【００４０】
ここで各遅延回路Ｄ１〜Ｄ９は、例えばクロックＣＬＫ端子及びリセット端子付きＤ型フリップフロップ回路（Ｆ／Ｆ）により構成され、例えば初期状態でリセット可能であり、データの遅延はデータに同期するクロックにより、データをラッチすることにより実現する。
【００４１】
本実施の形態の各部の機能は以下のとおりである。
遅延回路Ｄ１は、偶数ビットを奇数ビットと比較するために１クロック（１ＨＣＫ分）の時間差を一致させる機能を有する。反転回路Ｉ１、Ｉ２は時系列なデータの比較を行うための基準となる前データ（１クロック前のデータ）を反転することにより、前データが反転されている場合の比較を可能とする。比較器Ｃ１〜Ｃ４は、２入力のデータを比較し、論理状態が一致する場合に論理「Ｌ」（ローレベル）を、不一致の場合に論理「Ｈ」（ハイレベル）を出力する機能を有する。
【００４２】
特に、比較器Ｃ１、Ｃ２は、あるパラレルデータの隣接する２ビットの偶数ビットを基準として、次のパラレルデータの同一位置の隣接する２ビットの奇数ビットとを比較する比較器であり、比較器Ｃ１は前記偶数ビットと前記奇数ビットとの比較を行い、比較器Ｃ２は、前記偶数ビットを反転したものと前記奇数ビットとの比較を行うものである。また、比較器Ｃ３、Ｃ４は、前記次のパラレルデータの同一位置の隣接する２ビットの奇数ビットを基準として、該隣接する２ビットの偶数ビットとを比較する比較器であり、比較器Ｃ３は前記奇数ビットと前記偶数ビットとの比較を行い、比較器Ｃ４は、前記奇数ビットを反転したものと前記偶数ビットとの比較を行うものである。なお、前記のあるパラレルデータの隣接する２ビットと前記次のパラレルデータの隣接する２ビットは、２ビットシリアルのデータ（一部シリアル化した映像データ）の時系列な連続する４ビットに相当することは前述のとおりであり、結果的に２ビットシリアルのデータとなる前のパラレルデータの対応する４ビットを２ビット単位で順次比較する機能を有する。
【００４３】
反転／非反転判定回路Ｊ１〜Ｊ４は、比較器Ｃ１〜Ｃ４の各出力を入力とし、各１２組の比較器の出力の「Ｌ」状態が半分より多いか否かを判定し、「Ｌ」状態が半分より多い（「Ｈ」状態が半分以下）の場合に「Ｌ」状態を出力し、「Ｌ」状態が半分以下（「Ｈ」状態が半分より多い）の場合に「Ｈ」状態を出力する。
【００４４】
セレクタＳ１は、遅延回路Ｄ３の出力（ｄ）により制御され出力（ｄ）が「Ｌ」のとき、反転／非反転判定回路Ｊ１の出力を選択して出力し、出力（ｄ）が「Ｈ」のとき、反転／非反転判定回路Ｊ２の出力を選択して出力する機能を有する。セレクタＳ２は、セレクタＳ１の出力（ａ）により制御され、出力（ａ）が「Ｌ」のとき、反転／非反転判定回路Ｊ３の出力を選択して出力し、出力（ａ）が「Ｈ」のとき、反転／非反転判定回路Ｊ４の出力を選択して出力する機能を有する。
【００４５】
遅延回路Ｄ４、Ｄ５は、奇数ビット及び偶数ビットを１クロック遅延し、遅延回路Ｄ２、Ｄ３からの判定出力（ｃ）、（ｄ）との動作タイミングを一致させる機能を有する。反転／非反転回路Ｐ１、Ｐ２は、１２組備え、隣接する２ビットの順次奇数ビット及び偶数ビットの反転の有無を判定回路の判定出力（ｃ）、（ｄ）により行う機能を有する。
【００４６】
１組の遅延回路Ｄ６、Ｄ７は、判定回路からの反転信号を１クロック遅延してパラレルに出力し、１２組の遅延回路Ｄ８、Ｄ９は、１２組の反転／非反転回路Ｐ１、Ｐ２からのパラレルデータを１クロック遅延し、パラレルに出力する機能を有する。
【００４７】
パラレル／シリアル変換回路Ｔ１は、遅延回路Ｄ６、Ｄ７のパラレル出力をシリアル信号に変換して反転信号として出力する機能を有する。パラレル／シリアル変換回路Ｔ２は、１２組の遅延回路Ｄ８、Ｄ９からの奇数ビット及び偶数ビットの２４個のパラレル出力を一部シリアル化した１２系統のシリアルデータ変換し出力映像データとして前記反転信号と対応して出力する機能を有する。
【００４８】
（動作の説明）
次に、図２に示す第１の実施の形態の動作について、図１のデータ配列を参照して、以下詳細に説明する。
本実施の形態の比較器Ｃ１、Ｃ２、Ｃ３、Ｃ４は、動作上はパラレルデータの最上位側の隣接する２ビットの比較処理を行う比較器であるが、便宜上、適宜残りの隣接する２ビットの比較処理を行う比較器を含めたものとして説明する。また、１２個の反転／非反転回路等も同様である。また、本実施の形態の動作において入力映像データのデータ１のＲ６（０）は、反転／非反転処理において非反転として扱われたとし、各遅延回路Ｄ１〜Ｄ９を構成するフリップフロップ回路（Ｆ／Ｆ）は初期条件として出力が「Ｌ」にリセットされたとものする。以下、データ２の入力時点以降の動作を説明する。
【００４９】
初期状態では遅延回路Ｄ３の出力「Ｌ」であるから、セレクタＳ１は、比較の基準となるデータ１の偶数ビット（Ｒ６（０）等）が反転されないで入力される比較器Ｃ１が接続された反転／非反転判定回路Ｊ１の判定結果の出力を選択する。反転／非反転判定回路Ｊ１は、Ｒ６（０）とＲ７（１）及び残りの隣接する２ビットの比較結果により、ビット反転数について過半数か否かを判断して奇数ビット（Ｒ７（１）等）を反転するか否かの判定結果を出力する。
【００５０】
ｉ）ここで仮に、反転／非反転判定回路Ｊ１はビット反転数が半数以下と判定した場合、Ｊ１の出力（ａ）は「Ｌ」となるから、セレクタＳ２は同一データ２の入力時点において、比較の基準となるデータ２の奇数ビット（Ｒ７（０）等）が反転されないで入力される１２個の比較器Ｃ３の出力に接続された反転／非反転判定回路Ｊ３の出力を選択する。反転／非反転判定回路Ｊ３は、Ｒ７（１）とＲ６（１）及び残りの隣接する２ビットの比較結果を入力し、ビット反転数が過半数か否かを判断してデータ２の偶数ビット（Ｒ６（１）等）を反転するか否かの判定結果を出力する。
【００５１】
ｉｉ）また逆に、反転／非反転判定回路Ｊ１がビット反転数は過半数と判定した場合、Ｊ１の出力（ａ）は「Ｈ」となるから、セレクタＳ２は、比較の基準となるデータ２の奇数ビット（Ｒ７（１）等）が反転された１２個の比較器Ｃ４の出力に接続された反転／非反転判定回路Ｊ４の出力を選択する。反転／非反転判定回路Ｊ４は、Ｒ７（１）＾（＾は反転を表す。）とＲ６（１）及び残り隣接する２ビットの比較結果を入力し、ビット反転数が過半数か否かの判定結果を出力する。
【００５２】
何れの場合にも、セレクタＳ１の出力（ａ）は遅延回路Ｄ２により１クロック遅延された出力（ｃ）となり、セレクタＳ２の出力（ｂ）は遅延回路Ｄ３で１クロック遅延された出力（ｄ）となり、次のデータ３の入力時点でそれぞれ反転／非反転回路Ｐ１、Ｐ２の反転／非反転の制御信号となるとともに、遅延回路Ｄ６、Ｄ７を介して反転信号としてパラレル／シリアル変換回路Ｔ１に出力される。
【００５３】
反転／非反転回路Ｐ１、Ｐ２は、それぞれ遅延回路Ｄ４、Ｄ５を介して前記隣接する２ビットの奇数ビットと偶数ビットが１クロック遅延されたデータ２を入力しているから、各データ２は反転／非反転の制御信号である出力（ｃ）、（ｄ）により、論理状態が制御されて出力される。
【００５４】
つまり、反転／非反転判定回路Ｊ１がビット反転数を半数以下と判定した場合は、出力（ｃ）（出力（ａ））は「Ｌ」であり、反転／非反転回路Ｐ１は、遅延回路Ｄ４からの奇数ビットの論理状態を非反転（Ｒ７（１））として出力し、反転／非反転判定回路Ｊ１がビット反転数を過半数と判定した場合は、出力（ｃ）（出力（ａ））は「Ｈ」であり、反転／非反転回路Ｐ１は、遅延回路Ｄ４からの奇数ビットの論理状態を反転（Ｒ７（１）＾）として出力し、遅延回路Ｄ８を介して出力（ｈ）としてパラレル／シリアル変換回路Ｔ２に出力する。また、反転／非反転回路Ｐ２は、セレクタＳ１の出力状態により選択される反転／非反転判定回路Ｊ３、Ｊ４の出力状態により決定されるセレクタＳ２の出力（ｄ）（出力（ｂ））を制御信号として、遅延回路Ｄ５からの偶数ビットの論理状態を反転／非反転して出力し、該出力は遅延回路Ｄ９を介して出力（ｉ）としてパラレル／シリアル変換回路Ｔ２に出力する。
【００５５】
パラレル／シリアル変換回路Ｔ２は、論理状態が制御された隣接する２ビットをシリアルデータに変換して出力し、パラレル／シリアル変換回路Ｔ１は、反転信号（ｅ）、（ｆ）をシリアルデータに変換して、前記隣接する２ビットのシリアル信号の極性の制御結果を示す反転信号ＰＯＬ２として前記シリアルデータと同期して出力する。
【００５６】
以上のような入力映像データにおける、前データ１（図１参照）の偶数ビット、後データ２（図１参照）の奇数ビット、後データ２の偶数ビットの３ビットを単位とするデータの論理状態の反転／非反転の制御と、パラレルデータからシリアルデータへの変換の信号処理は、後続のデータ３以降についても同様に行われる。例えば、データ２の隣接する２ビット（Ｒ７（１）、Ｒ６（１））の処理の終了結果である出力（ｂ）が「Ｈ」であるとすると、次の３ビットを単位とする処理は、セレクタＳ１が反転／非反転判定回路Ｊ２の判定出力を選択し、その出力（ａ）の「Ｌ」又は「Ｈ」によりセレクタＳ２は、反転／非反転判定回路Ｊ３又はＪ４の判定結果を出力し、これらの出力は、１クロック遅延後に反転／非反転回路Ｐ１、Ｐ２において対応するデータ３の隣接する２ビットの反転／非反転の制御が行われる。
【００５７】
図３は、本実施の形態の動作のタイムチャートを示す図である。同図では入力映像データとしての２４ビットからなるパラレルデータを各１２ビットの奇数ビットと偶数ビットとに分けて示すとともに、反転信号の出力（ａ）〜（ｆ）と、反転／非反転の処理後のパラレルデータは反転／非反転回路Ｐ１から出力される１２ビットの奇数ビットを示すタイミングチャートである。以下、本実施の形態の動作を図３に示す例により、入力映像データの入力時点ｔ１、ｔ２、ｔ３、…の順に説明する。
【００５８】
同図においてｔ１時点までのパラレルデータは全て０とし、ｔ２時点以降、同図に示すパラレルデータが入力し、初期状態では遅延回路を構成する各フリップフロップは全て０（リセット）状態とする。この場合、ｔ１時点では出力（ａ）〜（ｆ）は何れも「Ｌ」である。
【００５９】
ｔ２時点：破線で囲ったｔ２時点のデータの入力状態では、遅延回路Ｄ３の出力（ｄ）は「Ｌ」であるから、セレクタＳ１は、奇数ビット（１０１０００１００１００）と直前（ｔ１）に送った偶数ビット（００００００００００００）との比較結果のビット反転数を判定する反転／非反転判定回路Ｊ１の出力を選択する。この時のビット反転数は４であるから出力（ａ）は「Ｌ」となる。このためセレクタＳ２は、奇数ビット（１０１０００１００１００）と偶数ビット（１１０１００１１１０１０）との比較結果のビット反転数を判定する反転／非反転判定回路Ｊ３の出力を選択する。この時のビット反転数は６であるから出力（ｂ）は「Ｈ」となる。
【００６０】
同時にｔ２時点では、遅延回路Ｄ２の出力（ｃ）は「Ｌ」であるから、反転／非反転回路Ｐ１は図３に示すように出力奇数ビット（ｇ）（００００００００００００）を出力する。遅延回路Ｄ３の出力（ｄ）も「Ｌ」であるから、図示しないが出力偶数ビット（００００００００００００）を出力する。なお、遅延回路Ｄ６、Ｄ７からの反転信号（ｅ）、（ｆ）も何れも「Ｌ」であり、遅延回路Ｄ８、Ｄ９の出力データも全て（００００００００００００）である。
【００６１】
ｔ３時点：ｔ３時点では、遅延回路Ｄ３の出力（ｄ）は「Ｈ」であるからセレクタＳ１は、反転／非反転判定回路Ｊ２の出力を選択する。反転／非反転判定回路Ｊ２は奇数ビット（１１０１１１０１０１１０）と直前（ｔ２）に送った偶数ビット（１１０１００１１１０１０）の反転ビット（００１０１１０００１０１）との比較結果のビット反転数を判定し、この時のビット反転数は７であるから、出力（ａ）は「Ｈ」となる。このため出力（ａ）によりセレクタＳ２は反転／非反転判定回路Ｊ４の出力を選択する。反転／非反転判定回路Ｊ４は奇数ビット（１１０１１１０１０１１０）の反転ビット（００１０００１０１００１）と偶数ビット（０１０１１００１１００１）の比較結果を出力する。この時のビット反転数は６であるから、出力（ｂ）は「Ｈ」となる。
【００６２】
同時にｔ３時点では、遅延回路Ｄ２、Ｄ３の出力（ｃ）、（ｄ）はそれぞれ「Ｌ」、「Ｈ」となるから、反転／非反転回路Ｐ１は出力奇数ビットとして図３に示すように１クロック前の奇数ビット（１０１０００１００１００）を出力する。また、反転／非反転回路Ｐ２は、図示していないが１クロック前の偶数ビット（１１０１００１１１０１０）の反転データ（００１０１１０００１０１）を出力する。なお、遅延回路Ｄ６、Ｄ７からの反転信号（ｅ）、（ｆ）はまだ「Ｌ」であり、遅延回路Ｄ８、Ｄ９の出力データも（００００００００００００）である。
【００６３】
ｔ４時点：ｔ４時点では遅延回路Ｄ２、Ｄ３の出力（ｃ）、（ｄ）がそれぞれ「Ｈ」、「Ｈ」となり、反転／非反転回路Ｐ１は、出力奇数ビットとして図３に示すｔ３時点の奇数ビット（１１０１１１０１０１１０）の反転ビット（００１０００１０１００１）を出力する。このとき、反転／非反転回路Ｐ２は、図示していないがｔ３時点の偶数ビット（０１０１１００１１００１）の反転ビット（１０１００１１００１１０）を出力する。また、同時に遅延回路Ｄ８、Ｄ９は、ｔ３時点で反転／非反転回路Ｐ１、Ｐ２が出力したデータを出力し、遅延回路Ｄ６、Ｄ７は、出力（ｅ）、（ｆ）としてｔ３時点で遅延回路Ｄ２、Ｄ３が出力したそれぞれ反転信号「Ｌ」、「Ｈ」を出力する。
【００６４】
以下同様にして、パラレルデータでなる入力映像データの各データの入力時点における、前記入力映像データの連続する前後における前データの偶数ビットと前記入力映像データの連続する前後における後データの奇数ビットとの比較によるビット反転数の判定結果と、前記後データの奇数ビットと後データの偶数ビットとの比較によるビット反転数の判定結果との出力を行う処理と、１クロック後における、前記判定結果に基づく、１クロック前の入力映像データの反転／非反転の制御を行う処理の繰り返しにより、遅延回路Ｄ８、Ｄ９から出力されるパラレルデータがパラレル／シリアル変換回路Ｔ２を介してシリアルデータの出力映像データとなった状態で前後のデータのビット反転数が半分以下になるように極性反転の制御が行われる。同時に遅延回路Ｄ６、Ｄ７から出力される反転信号は、パラレル／シリアル変換回路Ｔ１を介してシリアルデータとなり、前記シリアルデータの映像データと同期するシリアルな反転信号として出力される。この反転信号は、前述のように表示パネルの駆動回路等の受信部におけるシリアルデータからパラレルデータへの変換時の本来の映像データの再現のための制御信号となる。
【００６５】
以上の実施の形態では、前記前データの偶数ビットと前記後データの奇数ビットの比較と後データの奇数ビットと同偶数ビットの比較とから、一部シリアル化後の連続する２ビットとなる後データの奇数ビット及び偶数ビットの反転又は非反転を制御するものであるが、シリアル化のビット数を更に増加させ、データバス本数をより削減するようにした場合にも本発明は適用可能である。
【００６６】
（第２の実施の形態）
図４は、本発明の第２の実施の形態における入力及び出力の映像データの信号形式を示す図である。第２の実施の形態では一部シリアル化するビット数を４ビットとした例である。
入力映像データは、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の各々の輝度信号に対応する３つのパラレル８ビット、つまり２４ビットのパラレルデータの階調表示データである。具体的には、図４（ａ）に示すようにＲ０〜Ｒ７、Ｇ０〜Ｇ７、Ｂ０〜Ｂ７の２４ビットのパラレルデータであり、出力映像データは、図４（ｂ）に示すように、前記２４ビットのパラレルデータの４ビット（例えばＲ７（１）、Ｒ６（１）、Ｒ５（１）、Ｒ４（１））単位でシリアル化（例えばＲ７（０）、Ｒ６（０）、Ｒ５（０）、Ｒ４（０）、Ｒ７（１）、Ｒ６（１）、Ｒ５（１）、Ｒ４（１）、…、「４ビットシリアル」という。）した６系列のデータ（例えばＲ７−Ｒ４、Ｒ３−Ｒ０、Ｇ７−Ｇ４、Ｇ３−Ｇ０、Ｂ７−Ｂ４、Ｂ３−Ｂ０）である。
【００６７】
本実施の形態では、前記パラレルデータ（入力映像データ）からシリアルデータ（出力映像データ）への変換前にデータの反転処理が行われ、６系統でなる時系列なデータの間のビット反転数は、総ビット数（６ビット）のうち半分以下に制御される。
【００６８】
図５は、本発明の４ビット比較による第２の実施の形態の構成を示す図である。
本実施の形態の回路構成は、入力映像データの２４ビットのパラレルデータのうち、奇数ビットの１ビットおきのデータを入力する６個の入力端子ＤＡＴＡ１１と、偶数ビットの１ビットおきのデータを入力する６個の入力端子ＤＡＴＡ１２と、奇数ビットの他の１ビットおきのデータを入力する６個の入力端子ＤＡＴＡ１３と、偶数ビットの他の１ビットおきのデータを入力する６個の入力端子ＤＡＴＡ１４と、を有し、
【００６９】
入力端子ＤＡＴＡ１４の他の１ビットおきの偶数ビットのデータを１クロック（１ＨＣＫ分）遅延する６個の遅延回路Ｄ１１と、各遅延回路Ｄ１１の出力及びその出力を反転回路Ｉ１１により反転したデータを基準として入力端子ＤＡＴＡ１１の１つおきの奇数ビットとを比較する６個の比較器Ｃ１１及びＣ１２と、入力端子ＤＡＴＡ１１の１つおきの奇数ビット及びその奇数ビットを反転回路Ｉ１２により反転したデータを基準として入力端子ＤＡＴＡ１２の１つおきの偶数ビットと比較する６個の比較器Ｃ１３及びＣ１４と、入力端子ＤＡＴＡ１２の１つおきの偶数ビットのデータを基準として入力端子ＤＡＴＡ１３の他の奇数ビットのデータと比較する比較器Ｃ１５及びＣ１６と、入力端子ＤＡＴＡ１３の他の奇数ビットのデータを基準として入力端子ＤＡＴＡ１４の偶数ビットの他の１ビットおきのデータと比較する比較器Ｃ１７及びＣ１８と、
【００７０】
それぞれ６個の比較器Ｃ１１、Ｃ１２、比較器Ｃ１３、Ｃ１４、比較器Ｃ１５、Ｃ１６及び比較器Ｃ１７、Ｃ１８の出力を入力し、反転／非反転を判定するそれぞれ反転／非反転判定回路Ｊ１１、Ｊ１２、反転／非反転判定回路Ｊ１３、Ｊ１４、反転／非反転判定回路Ｊ１５、Ｊ１６及び反転／非反転判定回路Ｊ１７、Ｊ１８からなる比較判定回路と、を備え、
【００７１】
反転／非反転判定回路Ｊ１１、Ｊ１２、反転／非反転判定回路Ｊ１３、Ｊ１４、反転／非反転判定回路Ｊ１５、Ｊ１６、反転／非反転判定回路Ｊ１７、Ｊ１８の出力をそれぞれ選択して出力するセレクタＳ１１、Ｓ１２、Ｓ１３及びＳ１４であって、セレクタＳ１２はセレクタＳ１１の出力により制御され、セレクタＳ１３はセレクタＳ１２の出力により制御され、セレクタＳ１４はセレクタＳ１３の出力により制御され、セレクタＳ１１はセレクタＳ１４の出力を１クロック遅延する遅延回路Ｄ１５の出力により制御されるセレクタＳ１１、Ｓ１２、Ｓ１３及びＳ１４と、また、セレクタＳ１１、Ｓ１２及びＳ１３の出力をそれぞれ１クロック遅延する遅延回路Ｄ１２、Ｄ１３、Ｄ１４と、各遅延回路Ｄ１２、Ｄ１３、Ｄ１４、Ｄ１５の出力をそれぞれ１クロック遅延して反転信号（ｉ）、（ｊ）、（ｋ）、（ｌ）を出力する遅延回路Ｄ２０、Ｄ２１、Ｄ２２、Ｄ２３と、を備え、
【００７２】
また、入力映像データの６個の入力端子ＤＡＴＡ１１の奇数ビットの１ビットおきのデータ、６個の入力端子ＤＡＴＡ１２の偶数ビットの１ビットおきのデータ、６個の入力端子ＤＡＴＡ１３の奇数ビットの他の１ビットおきのデータ、６個の入力端子ＤＡＴＡ１４の偶数ビットの他の１ビットおきのデータをそれぞれ入力し、１クロック遅延するそれぞれ６個のフリップフロップ回路（Ｆ／Ｆ）Ｄ１６、Ｄ１７、Ｄ１８、Ｄ１９と遅延回路Ｄ１２、Ｄ１３、Ｄ１４、Ｄ１５の出力の反転／非反転の制御を行うそれぞれ６個の反転／非反転回路Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４と、各反転／非反転回路Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４の出力を１クロック遅延するそれぞれ６個の遅延回路Ｄ２４、Ｄ２５、Ｄ２６、Ｄ２７と、遅延回路Ｄ２４、Ｄ２５、Ｄ２６、Ｄ２７からの奇数ビットの１ビットおきのデータ、偶数ビットの１ビットおきのデータ、奇数ビットの他の１ビットおきのデータ、偶数ビットの他の１ビットおきのデータをパラレル／シリアル変換するパラレル／シリアル変換回路Ｔ１２と、遅延回路Ｄ２０、Ｄ２１、Ｄ２２、Ｄ２３の出力（ｉ）、（ｊ）、（ｋ）、（ｌ）をパラレル／シリアル変換するパラレル／シリアル変換回路Ｔ１１と、を備える。
【００７３】
第２の実施の形態の個々の回路機能は第１の実施の形態のものと扱うデータのビット数等において相違するものの実質的には同様である。つまり、６個の比較器は並列６ビットのデータの反転／非反転を検出し、比較判定回路を構成する反転／非反転判定回路はビット反転数が３より多いか否かを判定し、反転／非反転回路は６ビットのデータの反転／非反転を行う。また、４個のセレクタは制御信号「Ｌ」又は「Ｈ」によりそれぞれ上側（前記制御信号「Ｌ」の場合）又は下側（前記制御信号「Ｈ」の場合）の反転／非反転判定回路の判定結果を出力し、パラレル／シリアル変換回路Ｔ１１は４つの反転信号を順次シリアル化して出力し、パラレル／シリアル変換回路Ｔ１２は、６個の遅延回路Ｄ２４、Ｄ２５、Ｄ２６、Ｄ２７からの６ビットデータをビット単位で順次シリアル化して出力する。
【００７４】
図６は、本実施の形態の動作のタイミングチャートを示す図である。同図は入力映像データとしての２４ビットのパラレルデータを各６ビットでなる１つおきの２つの奇数ビットＡ、Ｂと、１つおきの２つの偶数ビットＡ、Ｂとに分けて示すとともに、反転信号の出力（ａ）〜（ｌ）と、反転／非反転の処理後のパラレルデータを反転／非反転回路Ｐ１１から出力される６ビットの奇数ビットのみとを示したタイミングチャートである。以下、本実施の形態の動作を図６の例により、入力映像データの入力時点ｔ１、ｔ２、ｔ３、…の順に説明する。
【００７５】
同図においてｔ１時点までのパラレルデータは全て０とし、ｔ２時点以降、同図に示すパラレルデータが入力し、初期状態では遅延回路を構成する各Ｄ型フリップフロップ回路は全て０（リセット）状態とする。この場合、ｔ１時点では出力（ａ）〜（ｌ）は何れも「Ｌ」である。
【００７６】
ｔ２時点：ｔ２時点のデータの入力状態で、出力（ｈ）は「Ｌ」であるから、セレクタＳ１１は、奇数ビットＡ（１１０１００）は直前（ｔ１）に送った偶数ビットＢ（００００００）との比較結果のビット反転数を判定する反転／非反転判定回路Ｊ１１の出力を選択する。この時のビット反転数は３であるから出力（ａ）は「Ｈ」となる。このためセレクタＳ１２は、奇数ビットＡ＾（＾は反転を表す。）（００１０１１）と偶数ビットＡ（１００１１１）との比較結果のビット反転数を判定する反転／非反転判定回路Ｊ１４の出力を選択する。この時のビット反転数は３であるから出力（ｂ）は「Ｈ」を出力する。このためセレクタＳ１３は、偶数ビットＡ＾（０１１０００）と奇数ビットＢ（００００１０）との比較結果のビット反転数を判定する反転／非反転判定回路Ｊ１６の出力を選択する。この時のビット反転数は３であるから出力（ｃ）は「Ｈ」となる。このためセレクタＳ１４は、奇数ビットＢ＾（１１１１０１）と偶数ビットＢ（１１０１００）との比較結果のビット反転数を判定する反転／非反転判定回路Ｊ１８の出力を選択する。この時のビット反転数は２であるから出力（ｄ）は「Ｌ」のままとなる。
【００７７】
同時にｔ２時点では、遅延回路Ｄ１２の出力（ｅ）は「Ｌ」であるから、反転／非反転回路Ｐ１１は図６に示すように出力奇数ビットＡ（００００００）を出力する。遅延回路Ｄ１３〜Ｄ１５の出力（ｆ）〜（ｈ）も全て「Ｌ」であるから、図示しないが出力偶数ビットＡ、出力奇数ビットＢ及び出力偶数ビットＢとして何れも（００００００）を出力する。なお、遅延回路Ｄ２０〜Ｄ２３からの反転信号（ｉ）〜（ｌ）も何れも「Ｌ」であり、遅延回路Ｄ２４〜Ｄ２７の出力データも全て（００００００）である。
【００７８】
ｔ３時点：ｔ３時点では、遅延回路Ｄ１５の出力（ｈ）は「Ｌ」のままであるから、セレクタＳ１１は奇数ビットＡ（１０１００１）と直前（ｔ２）に送った偶数ビットＢ（１１０１００）との比較結果のビット反転数を判定する反転／非反転判定回路Ｊ１１の出力を選択する。この場合、ビット反転数は４であるから、出力（ａ）は「Ｈ」となる。以下同様にしてセレクタＳ１２〜Ｓ１４は、出力（ｂ）〜（ｄ）としてそれぞれ「Ｈ」、「Ｈ」、「Ｈ」を出力する。
【００７９】
同時にｔ３時点では、遅延回路Ｄ１２の出力（ｅ）は「Ｈ」となり、反転／非反転回路Ｐ１１は出力奇数ビットＡとして１クロック前の奇数ビットＡ（１１０１００）を反転した奇数ビットＡ＾（００１０１１）を出力する。また、遅延回路Ｄ１３、Ｄ１４の出力（ｆ）、（ｇ）も「Ｈ」となるから、反転／非反転回路Ｐ１２、Ｐ１３は、図示していないがそれぞれ１クロック前の偶数ビットＡ及び奇数ビットＢの各反転である偶数ビットＡ＾及び奇数ビットＢ＾を出力する。更に遅延回路Ｄ１５の出力（ｈ）は「Ｌ」のままであるから、反転／非反転回路Ｐ１４は、図示していないが１クロック前の偶数ビットＢを出力する。なお、遅延回路Ｄ２０〜Ｄ２３からの反転信号（ｉ）〜（ｌ）はまだ「Ｌ」であり、遅延回路Ｄ２４〜Ｄ２７の出力データも（００００００）である。
【００８０】
ｔ４時点：ｔ４時点では、セレクタＳ１１〜Ｓ１４及び反転／非反転回路Ｐ１１〜Ｐ１４の各動作はｔ２〜ｔ３時点の動作と同様であるが、同時にｔ３時点で出力された反転／非反転回路Ｐ１１〜Ｐ１４からの前記各データが遅延回路Ｄ２４〜Ｄ２７から出力され、遅延回路Ｄ２０〜Ｄ２３から前記各データの極性の反転制御の内容を表す反転信号（ｉ）〜（ｌ）として、ｔ３時点で出力された前述の「Ｈ」、「Ｈ」、「Ｈ」、「Ｌ」が出力される。
【００８１】
以下同様にして、パラレルデータでなる入力映像データの各データの入力時点における、前記入力映像データの連続する前後における前データの偶数ビットＢと前記入力映像データの連続する前後における後データの奇数ビットＡとの比較によるビット反転数の判定結果と、前記後データの奇数ビットＡと前記後データの偶数ビットＡとの比較によるビット反転数の判定結果と、前記後データの偶数ビットＡと前記後データの奇数ビットＢとの比較によるビット反転数の判定結果と、前記後データの奇数ビットＢと前記後データの偶数ビットＢとの比較によるビット反転数の判定結果を出力する処理と、１クロック後における、前記各判定結果によるビット反転／非反転回路Ｐ１１〜Ｐ１４の反転／非反転の制御を行う処理の繰り返しにより、パラレルデータの段階での反転／非反転の制御を行い、遅延回路Ｄ２４〜Ｄ２７から出力されるパラレルデータがパラレル／シリアル変換回路Ｔ１２を介してシリアルデータの映像データとなった状態で前後のデータのビット反転数が半分以下になるように極性反転の制御が行われる。同時に遅延回路Ｄ２０〜Ｄ２３から出力される反転信号は、パラレル／シリアル変換回路Ｔ１１を介してシリアルデータとなり、前記シリアル化された映像データと同期するシリアルな反転信号として出力される。この反転信号は、前述のように表示パネルの駆動回路等の受信部におけるシリアルデータからパラレルデータへの変換時の本来の映像データの再現のための制御信号となる。
図７は、第２の実施の形態のシリアルデータのタイミングチャートを示す図である。４ビット単位でシリアル化したことにより、シリアルデータ数は１／４となりデータバス数は６本に削減されている。
（他の実施の形態）
以上の実施の形態においては、映像データの一部シリアル化として、２ビットシリアル及び４ビットシリアルの例を説明したが、本発明は入力映像データのパラレルデータに対し、一般に２ｍビットシリアル化において適用可能であることは明らかである。
例えば、カラー映像データを扱う場合のように、３×２ｎビットパラレルの入力映像データを対象とする場合、該入力映像データを２ｍビット（ｎ、ｍ：自然数、ｎ＞ｍ）単位でシリアル化し、３×２（ｎ−ｍ）ビットパラレルの出力映像データとしてソースドライバ等の信号線駆動回路に転送する映像データ転送においては、
前記出力映像データの３×２（ｎ−ｍ）ビットパラレルの連続する前のデータと後のデータの間のビット反転数が（１／２）３×２（ｎ−ｍ）（＝３×２（ｎ−ｍ−１））以下になるように、前記出力映像データの３×２（ｎ−ｍ）ビットパラレルのデータに対応する前記入力映像データの３×２（ｎ−ｍ）ビット毎に後続のビットの極性を反転又は非反転する制御を行う方式を採用することが可能である。
【００８２】
また、この場合の表示制御回路等としては、図２、図５に示す比較器、反転／非反転判定回路、セレクタ、反転／非反転回路及びパラレル／シリアル変換回路等を本発明の原理に基づいて増設することにより実現可能である。
【００８３】
更に、入力映像データの一部シリアル化として２ビット単位の奇数ビットと偶数ビットの組み合わせ及び連続する４ビット単位の組み合わせの例を示したが、これらの組み合わせは表示制御回路側のパラレル／シリアル変換と信号線駆動回路（ソースドライバ）側のシリアル／パラレル変換との相互変換のアルゴリズムを整合させるのみで任意に設定可能である。このことは一般に２ｍビット単位のシリアル化において同様である。
【００８４】
また、以上の実施の形態では、反転又は非反転の処理は、シリアル変換前のパラレルデータであるから、比較の基準となるデータであるシリアル時の前のデータは、シリアル化前に、反転しているか否か判断できないので、装置構成上、前データの反転データと非反転データとをそれぞれ使用し後データと比較するようにしているが、反転データと非反転データを予め用意する構成とすることを必須とするものではなく、ビット反転数の判定結果に基づいて、適宜、反転データを作成して比較する処理構成とすることができることは明らかである。
【００８５】
以上説明したように本発明は、液晶表示装置の駆動回路等に対する入力映像データの転送に関し、当該転送データを入力映像データを一部シリアル化することにより、データバス本数を減少させた映像データに関し、その原理は、パラレル／シリアル変換により一部シリアル化する入力映像データ、つまり、一部シリアル化する前のパラレルの状態のデータにおいて、シリアル化後に前のデータと後のデータの関係になるデータを取り出して比較し、その結果により当該後データに相当するパラレルデータの反転又は非反転を行うことによって、一部シリアル化後の映像データの後のデータが前のデータに対しそのビット反転数がその過半数にならないようにするとともに、前記反転又は非反転を行うときに、その反転又は非反転の情報である反転信号をも前記パラレルデータと対応してパラレルに生成する。そして、それぞれのデータをシリアル化することにより、一部シリアル化した映像データと反転信号とを出力するものである。
【００８６】
これらのデータは液晶パネルのソースドライバ等の信号線駆動回路に転送し、一部シリアル化した映像データは反転信号により極性の反転／非反転の制御前の状態に戻され、パラレル／シリアル変換に対応する周知のシリアル／パラレル変換により元のパラレルデータの入力映像データに復元される。復元された入力映像データは階調電圧に変換され、信号線及びＴＦＴを介して画素電極に供給される動作が行われることは云うまでもない。
【００８７】
【発明の効果】
本発明によれば、パラレルデータの入力映像データを比較／反転した後に一部シリアル化するパラレル／シリアル変換を行い、パラレルビット数を削減した出力映像データと、当該出力映像データの反転情報を有する反転信号とを生成し、液晶表示装置のソースドライバ等の信号線駆動回路に転送するように構成しているから、従来の表示制御回路のように、パラレル／シリアル変換した後にデータの比較及び反転／非反転を行うものと比較して、同様のデータバス波形を実現するとともに、ビット反転数の抑制のためのデータ処理の動作速度を高速化することがない。
【００８８】
このため、出力映像データのデータバス本数を削減可能であるとともに、データのビット反転数を抑制でき、該データバスからの電磁輻射及びデータの反転／非反転の制御におけるスイッチング動作による電磁輻射を抑制し、電磁妨害の発生を防止することが可能となる。
【００８９】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における入力及び出力の映像データの信号形式を示す図である。
【図２】２ビット比較による本実施の形態の表示制御回路の構成を示す図である。
【図３】第１の実施の形態の動作のタイムチャートを示す図である。
【図４】本発明の第２の実施の形態における入力及び出力の映像データの信号形式を示す図である。
【図５】本発明の４ビット比較による第２の実施の形態の構成を示す図である。
【図６】第２の実施の形態の動作のタイミングチャートを示す図である。
【図７】第２の実施の形態のシリアルデータのタイミングチャートを示す図である。
【図８】従来の液晶表示装置のシステム構成を示す図である。
【図９】表示制御回路と信号線駆動回路の間のデータ転送でのビット反転数の制御を示す概念図である。
【図１０】データ転送例を示す概念図である。
【図１１】赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の２４ビットの入力映像データのビット反転の制御を行った映像データの例を示す図である。
【図１２】一例として２対１でシリアル転送する場合のデータバスのデータ形式と反転信号のタイミングチャートを示す図である。
【符号の説明】
１Ａ　液晶表示装置
２Ａ　画像描画装置
１１Ａ　表示制御回路（タイミングコントローラ）
１２Ａ　基準階調電圧発生回路
１３Ａ　走査線駆動回路（ゲートドライバ）
１４Ａ　信号線駆動回路（ソースドライバ）
１５Ａ　液晶パネル
Ｃ１〜Ｃ４、Ｃ１１〜Ｃ１８　比較器
Ｊ１〜Ｊ４、Ｊ１１〜Ｊ１８　反転／非反転判定回路
Ｓ１、Ｓ２、Ｓ１１〜Ｓ１４　セレクタ
Ｐ１、Ｐ２、Ｐ１１〜Ｐ１４　反転／非反転回路
Ｔ１、Ｔ２、Ｔ１１、Ｔ１２　パラレル／シリアル変換回路
Ｄ１〜Ｄ９、Ｄ１１〜Ｄ２７　遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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