(57)【要約】【課題】メモリセルのデータが破壊されるのを防止する。【解決手段】データを書き込むメモリセルＭＣである選択セルに書き込むべきデータを、ラッチ回路Ｌ１にラッチするとともに、この選択セルとビット線ＢＬを共有し、且つ、隣接する位置にあるメモリセルＭＣである隣接セルのデータをラッチ回路Ｌ２にラッチしておく。ラッチ回路Ｌ１にラッチした選択セルに書き込むべきデータが“０”データであり、且つ、ラッチ回路Ｌ２にラッチした隣接セルのデータも“０”データである場合には、選択セルと隣接セルの双方に同時に“０”データを書き込む。これ以外の場合には、選択セルにのみラッチ回路Ｌ１にラッチされているデータを書き込む。これにより、“０”ディスターブが発生しないようにすることができ、隣接セルのデータ破壊を回避できる。【選択図】　図１
2004111643.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルをマトリックス状に配置して構成され、各メモリセルは、ソースと、ドレインと、これらソースとドレインとの間に位置するチャネルボディとを有し、前記チャネルボディに多数キャリアが蓄積されているか否かによりデータを記憶するトランジスタにより構成されている、メモリセルアレイと、
第１方向に並ぶメモリセルのゲート電極に接続された、複数のワード線と、
前記第１方向と交差する方向である第２方向に並ぶメモリセルに接続され、各メモリセルが記憶するデータを読み出すための、複数のビット線と、
アドレス信号と第１制御信号とが入力され、前記第１制御信号に基づいて、前記アドレス信号により特定されるワード線である選択ワード線、又は、前記選択ワード線に隣接するワード線である隣接ワード線を駆動する、デコード回路と、
前記ビット線に接続され、前記デコード回路により駆動されたワード線に接続されているメモリセルに格納されているデータを読み出す、センスユニットと、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記デコード回路には、第２制御信号が入力され、この第２制御信号に基づいて、前記選択ワード線及び前記隣接ワード線の双方を駆動する、ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記隣接ワード線は、前記選択ワード線に接続されているメモリセルとビット線を共有し、且つ、隣接する位置にあるメモリセルが接続されているワード線である、ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記センスユニットは、データをラッチするための第１ラッチ回路と第２ラッチ回路とを有している、ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
書き込み動作時においては、データを書き込むメモリセルである選択セルに書き込むべきデータを前記第１ラッチ回路にラッチし、前記選択セルとビット線を共有し、且つ、前記選択セルと隣接する位置にあるメモリセルである隣接セルから読み出したデータを前記第２ラッチ回路にラッチするとともに、
前記第１ラッチ回路と前記第２ラッチ回路とにラッチされているデータに基づいて、書き込み方法を変更する、ことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
書き込み動作時においては、データを書き込むメモリセルである選択セルに書き込むべきデータを前記第１ラッチ回路にラッチし、前記選択セルとビット線を共有し、且つ、前記選択セルと隣接する位置にあるメモリセルである隣接セルから読み出したデータを前記第２ラッチ回路にラッチするとともに、
メモリセルのチャネルボディに多数キャリアが蓄積されている状態を第１データ状態とし、チャネルボディに多数キャリアが蓄積されていない状態を第２データ状態とした場合に、
前記第１ラッチ回路と前記第２ラッチ回路の双方が第２データ状態をラッチしている場合には、選択セルと隣接セルの双方に同一タイミングで第２データ状態を書き込み、それ以外の場合には、選択セルに前記第１ラッチ回路にラッチされているデータ状態を書き込む、
ことを特徴とする請求項４に記載の半導体記憶装置。
【請求項７】
前記選択セルと前記隣接セルの双方に同一タイミングで第２データ状態を書き込む場合の動作と、それ以外の場合の動作とは、異なるタイミングで実行される、ことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
リフレッシュ動作時においては、入力されたリフレッシュアドレス信号により選択される第１メモリセルから読み出したデータを前記第１ラッチ回路にラッチし、前記第１メモリセルとビット線を共有し、且つ、前記第１メモリセルと隣接する位置にある第２メモリセルから読み出したデータを、前記第２ラッチ回路にラッチするとともに、
前記第１ラッチ回路と前記第２ラッチ回路の双方が第２データ状態をラッチしている場合には、第１メモリセルと第２メモリセルの双方に第２データ状態を同一タイミングで書き込み、それ以外の場合には、第１メモリセルに前記第１ラッチ回路にラッチされているデータ状態を書き込むとともに、この第１メモリセルに書き込むタイミングと異なるタイミングで、第２メモリセルに前記第２ラッチ回路にラッチされているデータ状態を書き込む、
ことを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記メモリセルアレイは、複数のセルアレイブロックに分割されており、
前記ワード線は、前記複数のセルアレイブロックにまたがって、前記第１方向に沿って設けられている複数のメインワード線と、各セルアレイブロック内において、前記第１方向に並ぶメモリセルのゲート電極に接続する、複数のサブワード線とを備えており、
各セルサブアレイ内において、ビット線を共有し且つ互いに隣接する位置にある一対のメモリセルのゲート電極を接続する一対の前記サブワード線が、１本のメインワード線に対応して、設けられており、
前記センスユニットは、各セルサブアレイ毎に設けられており、
前記デコード回路は、各セルサブアレイ毎に、前記第１制御信号に基づいて、前記アドレス信号により特定されるサブワード線である選択サブワード線、又は、前記選択サブワード線と対になっている他方のサブワード線である隣接サブワード線を駆動する、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１０】
前記デコード回路には、第２制御信号が入力され、この第２制御信号に基づいて、各セルサブアレイ毎に、前記選択サブワード線及び前記隣接サブワード線の双方を駆動する、ことを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記各センスユニットは、データをラッチするための第１ラッチ回路と第２ラッチ回路とを有しているとともに、
前記第２制御信号を、前記デコード回路に供給する、ことを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
書き込み動作時においては、前記各センスユニットは、データを書き込むメモリセルである選択セルに書き込むべきデータを前記第１ラッチ回路にラッチし、前記選択セルとビット線を共有し、且つ、隣接する位置にあるメモリセルである隣接セルから読み出したデータを前記第２ラッチ回路にラッチするとともに、
メモリセルのチャネルボディに多数キャリアが蓄積されている状態を第１データ状態とし、チャネルボディに多数キャリアが蓄積されていない状態を第２データ状態とした場合に、
前記第１ラッチ回路と前記第２ラッチ回路の双方が第２データ状態をラッチしているセンスユニットに対応するセルサブアレイでは、選択セルと隣接セルの双方に同一タイミングで第２データ状態を書き込み、それ以外のセンスユニットに対応するセルサブアレイでは、選択セルに前記第１ラッチ回路にラッチされているデータ状態を書き込む、
ことを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
リフレッシュ動作時においては、前記各センスユニットは、入力されたリフレッシュアドレス信号により選択される第１メモリセルから読み出したデータを前記第１ラッチ回路にラッチし、前記第１メモリセルとビット線を共有し、且つ、前記第１メモリセルと隣接する位置にある第２メモリセルから読み出したデータを、前記第２ラッチ回路にラッチするとともに、
前記第１ラッチ回路と前記第２ラッチ回路の双方が第２データ状態をラッチしているセンスユニットに対応するセルサブアレイでは、第１メモリセルと第２メモリセルの双方に第２データ状態を同一タイミングで書き込み、それ以外のセンスユニットに対応するサブアレイでは、第１メモリセルに前記第１ラッチ回路にラッチされているデータ状態を書き込むとともに、この第１メモリセルに書き込むタイミングと異なるタイミングで、第２メモリセルに前記第２ラッチ回路にラッチされているデータ状態を書き込む、
ことを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１４】
前記隣接ワード線は、前記選択ワード線に接続されているメモリセルとビット線を共有し、且つ、隣接する位置にあるメモリセルが接続されているワード線である、ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１５】
書き込み動作時においては、前記センスユニットは、データを書き込むべきメモリセルである選択セルにデータを書き込んだ後に、前記選択セルとビット線を共有し、且つ、前記選択セルと隣接する位置にあるメモリセルである隣接セルのリフレッシュを行う、ことを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１６】
前記隣接ワード線は、前記選択ワード線に接続されているメモリセルとソース線を共有し、且つ、隣接する位置にあるメモリセルが接続されているワード線である、ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項１７】
前記センスユニットは、データをラッチするための第１ラッチ回路と第２ラッチ回路とを有している、ことを特徴とする請求項１６に記載の半導体記憶装置。
【請求項１８】
書き込み動作時においては、データを書き込むメモリセルである選択セルに書き込むべきデータを前記第１ラッチ回路にラッチし、前記選択セルとソース線を共有し、且つ、前記選択セルと隣接する位置にあるメモリセルである隣接セルから読み出したデータを前記第２ラッチ回路にラッチするとともに、
メモリセルのチャネルボディに多数キャリアが蓄積されている状態を第１データ状態とし、チャネルボディに多数キャリアが蓄積されていない状態を第２データ状態とした場合に、
前記選択セルに前記第１ラッチ回路がラッチしているデータ状態を書き込んだ後に、
前記第２ラッチ回路が第２データ状態をラッチしている場合には、隣接セルに第２データ状態を書き込む、
ことを特徴とする請求項１７に記載の半導体記憶装置。
【請求項１９】
リフレッシュ動作時においては、入力されたリフレッシュアドレス信号により選択される第１メモリセルから読み出したデータを前記第１ラッチ回路にラッチし、前記第１メモリセルとソース線を共有し、且つ、前記第１メモリセルと隣接する位置にあるメモリセルである第２メモリセルから読み出したデータを、前記第２ラッチ回路にラッチするとともに、
前記第１メモリセルと前記第２メモリセルの双方に第１データ状態を書き込んだ後に、
前記第１ラッチ回路にラッチされているデータが第２データ状態である場合には、第１メモリセルに第２データ状態を書き込み、前記第２ラッチ回路にラッチされているデータが第２データ状態である場合には、第２メモリセルに第２データ状態を書き込む、
ことを特徴とする請求項１８に記載の半導体記憶装置。
【請求項２０】
複数のメモリセルをマトリックス状に配置して構成され、各メモリセルは、ソースと、ドレインと、これらソースとドレインとの間に位置するチャネルボディとを有し、前記チャネルボディに多数キャリアが蓄積されているか否かによりデータを記憶するトランジスタにより構成されている、メモリセルアレイと、
第１方向に並ぶメモリセルのゲート電極に接続された、複数のワード線と、
前記第１方向と交差する方向である第２方向に並ぶメモリセルに接続され、各メモリセルが記憶するデータを読み出すための、複数のビット線と、
を備える半導体記憶装置の制御方法であって、
アドレス信号を取得するステップと、
第１制御信号を取得するステップと、
前記第１制御信号に基づいて、前記アドレス信号により特定されるワード線である選択ワード線、又は、前記選択ワード線に隣接するワード線である隣接ワード線を駆動するステップと、
前記駆動されたワード線に接続されているメモリセルに格納されているデータを、前記ビット線を介して、読み出すステップと、
を備えることを特徴とする半導体記憶装置の制御方法。
【請求項２１】
第２制御信号を取得するステップと、
前記第２制御信号に基づいて、前記選択ワード線及び前記隣接ワード線の双方を駆動するステップと、
をさらに備えることを特徴とする請求項２０に記載の半導体記憶装置の制御方法。
【請求項２２】
前記隣接ワード線は、前記選択ワード線に接続されているメモリセルとビット線を共有し、且つ、隣接する位置にあるメモリセルが接続されているワード線である、ことを特徴とする請求項２１に記載の半導体記憶装置の制御方法。
【請求項２３】
データを書き込むメモリセルである選択セルに書き込むべきデータを第１ラッチ回路にラッチするステップと、
前記選択セルとビット線を共有し、且つ、前記選択セルと隣接する位置にあるメモリセルである隣接セルから読み出したデータを第２ラッチ回路にラッチするステップと、
前記第１ラッチ回路にラッチされているデータを前記選択セルに書き込むステップであって、前記第１ラッチ回路と前記第２ラッチ回路とにラッチされているデータに基づいて、その書き込み方法を変更するステップと、
を備えることを特徴とする請求項２２に記載の半導体記憶装置の制御方法。
【請求項２４】
データを書き込むメモリセルである選択セルに書き込むべきデータを第１ラッチ回路にラッチするステップと、
前記選択セルとビット線を共有し、且つ、前記選択セルと隣接する位置にあるメモリセルである隣接セルから読み出したデータを第２ラッチ回路にラッチするステップと、
メモリセルのチャネルボディに多数キャリアが蓄積されている状態を第１データ状態とし、チャネルボディに多数キャリアが蓄積されていない状態を第２データ状態とした場合に、前記第１ラッチ回路と前記第２ラッチ回路の双方が第２データ状態をラッチしている場合には、選択セルと隣接セルの双方に同一タイミングで第２データ状態を書き込むステップと、
前記第１ラッチ回路と前記第２ラッチ回路の少なくとも一方が第１データ状態をラッチしている場合に、選択セルに前記第１ラッチ回路にラッチされているデータ状態を書き込むステップと、
を備えることを特徴とする請求項２２に記載の半導体記憶装置の制御方法。
【請求項２５】
前記選択セルと前記隣接セルの双方に第２データ状態を書き込むステップと、前記選択セルに前記第１ラッチ回路にラッチされているデータ状態を書き込むステップとは、異なるタイミングで実行される、ことを特徴とする請求項２４に記載の半導体記憶装置の制御方法。
【請求項２６】
入力されたリフレッシュアドレス信号により選択される第１メモリセルから読み出したデータを前記第１ラッチ回路にラッチするステップと、
前記第１メモリセルとビット線を共有し、且つ、前記第１メモリセルと隣接する位置にある第２メモリセルから読み出したデータを、前記第２ラッチ回路にラッチするステップと、
前記第１ラッチ回路と前記第２ラッチ回路の双方が第２データ状態をラッチしている場合に、第１メモリセルと第２メモリセルの双方に第２データ状態を同一タイミングで書き込むステップと、
前記第１ラッチ回路と前記第２ラッチ回路の少なくとも一方が第１データ状態をラッチしている場合に、第１メモリセルに前記第１ラッチ回路にラッチされているデータ状態を書き込むステップと、
前記第１ラッチ回路と前記第２ラッチ回路の少なくとも一方が第１データ状態をラッチしている場合に、第２メモリセルに前記第２ラッチ回路にラッチされているデータ状態を書き込むステップであって、前記第１メモリセルに前記第１ラッチ回路にラッチされているデータ状態を書き込むステップと異なるタイミングで実行されるステップと、
を備えることを特徴とする請求項２５に記載の半導体記憶装置の制御方法。
【請求項２７】
前記メモリセルアレイは、複数のセルアレイブロックに分割されており、
前記ワード線は、前記複数のセルアレイブロックにまたがって、前記第１方向に沿って設けられている複数のメインワード線と、各セルアレイブロック内において、前記第１方向に並ぶメモリセルのゲート電極に接続する、複数のサブワード線とを備えており、
各セルサブアレイ内において、ビット線を共有し且つ互いに隣接する位置にある一対のメモリセルのゲート電極を接続する一対の前記サブワード線が、１本のメインワード線に対応して、設けられており、
各セルサブアレイ毎に、前記第１制御信号を取得するステップと、
前記各セルサブアレイ毎に、前記アドレス信号により特定されるサブワード線である選択サブワード線、又は、前記選択サブワード線と対になっている他方のサブワード線である隣接サブワード線を駆動するステップと、
各セルサブアレイ毎に、駆動されたワード線に接続するメモリセルのデータを読み出すステップと、
を備えることを特徴とする請求項２０に記載の半導体記憶装置の制御方法。
【請求項２８】
第２制御信号を取得するステップと、
前記第２制御信号に基づいて、各セルサブアレイ毎に、前記選択サブワード線及び前記隣接サブワード線の双方を駆動するステップと、
を備えることを特徴とする請求項２７に記載の半導体記憶装置の制御方法。
【請求項２９】
データを書き込むメモリセルである選択セルに書き込むべきデータを前記第１ラッチ回路にラッチするステップと、
前記選択セルとビット線を共有し、且つ、隣接する位置にあるメモリセルである隣接セルから読み出したデータを前記第２ラッチ回路にラッチするステップと、
メモリセルのチャネルボディに多数キャリアが蓄積されている状態を第１データ状態とし、チャネルボディに多数キャリアが蓄積されていない状態を第２データ状態とした場合に、前記第１ラッチ回路と前記第２ラッチ回路の双方が第２データ状態をラッチしているセンスユニットに対応するセルサブアレイで、選択セルと隣接セルの双方に第２データ状態を書き込むステップと、
前記第１ラッチ回路と前記第２ラッチ回路の少なくとも一方が第１データ状態をラッチしているセルサブアレイで、選択セルに前記第１ラッチ回路にラッチされているデータ状態を書き込むステップと、
を備えることを特徴とする請求項２８に記載の半導体記憶装置の制御方法。
【請求項３０】
前記各センスユニットは、入力されたリフレッシュアドレス信号により選択される第１メモリセルから読み出したデータを前記第１ラッチ回路にラッチするステップと、
前記第１メモリセルとビット線を共有し、且つ、前記第１メモリセルと隣接する位置にある第２メモリセルから読み出したデータを、前記第２ラッチ回路にラッチするステップと、
前記第１ラッチ回路と前記第２ラッチ回路の双方が第２データ状態をラッチしているセルサブアレイで、第１メモリセルと第２メモリセルの双方に第２データ状態を同一タイミングで書き込むステップと、
前記第１ラッチ回路と前記第２ラッチ回路の少なくとも一方が第１データ状態をラッチしているサブアレイで、第１メモリセルに前記第１ラッチ回路にラッチされているデータ状態を書き込むステップと、
前記第１ラッチ回路と前記第２ラッチ回路の少なくとも一方が第１データ状態をラッチしているサブアレイで、第２メモリセルに前記第２ラッチ回路にラッチされているデータ状態を書き込むステップであって、前記第１メモリセルに前記第１ラッチ回路にラッチされているデータ状態を書き込むステップと異なるタイミングで実行されるステップと、
を備えることを特徴とする請求項２９に記載の半導体記憶装置の制御方法。
【請求項３１】
前記隣接ワード線は、前記選択ワード線に接続されているメモリセルとビット線を共有し、且つ、隣接する位置にあるメモリセルが接続されているワード線である、ことを特徴とする請求項２０に記載の半導体記憶装置の制御方法。
【請求項３２】
データを書き込むメモリセルである選択セルにデータを書き込むステップと、前記選択セルとビット線を共有し、且つ、前記選択セルと隣接する位置にあるメモリセルである隣接セルのリフレッシュを行うステップと、
を備えることを特徴とする請求項３１に記載の半導体記憶装置の制御方法。
【請求項３３】
前記隣接ワード線は、前記選択ワード線に接続されているメモリセルとソース線を共有し、且つ、隣接する位置にあるメモリセルが接続されているワード線である、ことを特徴とする請求項２１に記載の半導体記憶装置の制御方法。
【請求項３４】
データを書き込むメモリセルである選択セルに書き込むべきデータを前記第１ラッチ回路にラッチするステップと、
前記選択セルとソース線を共有し、且つ、前記選択セルと隣接する位置にあるメモリセルである隣接セルから読み出したデータを前記第２ラッチ回路にラッチするステップと、
メモリセルのチャネルボディに多数キャリアが蓄積されている状態を第１データ状態とし、チャネルボディに多数キャリアが蓄積されていない状態を第２データ状態とした場合に、前記選択セルに前記第１ラッチ回路がラッチしているデータ状態を書き込むステップと、
前記第２ラッチ回路が第２データ状態をラッチしている場合に、隣接セルに第２データ状態を書き込むステップと、
を備えることを特徴とする請求項３３に記載の半導体記憶装置の制御方法。
【請求項３５】
入力されたリフレッシュアドレス信号により選択される第１メモリセルから読み出したデータを前記第１ラッチ回路にラッチするステップと、
前記第１メモリセルとソース線を共有し、且つ、前記第１メモリセルと隣接する位置にあるメモリセルである第２メモリセルから読み出したデータを、前記第２ラッチ回路にラッチするステップと、
前記第１メモリセルと前記第２メモリセルの双方に第１データ状態を書き込むステップと、
前記第１ラッチ回路にラッチされているデータが第２データ状態である場合に、第１メモリセルに第２データ状態を書き込むステップと、
前記第２ラッチ回路にラッチされているデータが第２データ状態である場合に、第２メモリセルに第２データ状態を書き込むステップと、
を備えることを特徴とする請求項３４に記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその制御方法に関し、特に、ＦＢＣ（ＦｌｏａｔｉｎｇＢｏｄｙ　Ｃｅｌｌ）で構成された半導体記憶装置及びその制御方法に関する。
【０００２】
【従来の技術】
ＦＢＣメモリは、ＳＯＩ基板上に形成できる揮発性メモリであり、ＤＲＡＭに代わる半導体記憶装置として期待されている。ＦＢＣメモリはセル面積が小さく、高集積化に向いているという長所を有している。このＦＢＣメモリの基本的な説明は、例えば非特許文献１に開示されている。
【０００３】
図３０は、ＦＢＣメモリのメモリセルアレイ部分の平面レイアウト図であり、図３１は、図３０のメモリセルアレイのＡ−Ａ’断面図であり、図３２は、図３０のメモリセルアレイのＢ−Ｂ’断面図であり、図３３は、図３０のメモリセルアレイのＣ−Ｃ’断面図である。図３４は、このメモリセルアレイの等価回路を示す図である。
【０００４】
これらの図から分かるように、ＦＢＣメモリは、ＳＯＩ基板上にマトリックス状に配置されたＭＩＳトランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｔｒａｎｓｉｓｔｏｒ）をメモリセルＭＣとして使用する。この図の例では、ＳＯＩ基板は、Ｐ型の半導体基板１０上に形成されたＮ＋型の拡散層１２と、拡散層１２上に形成された絶縁膜（例えばシリコン酸化膜）１４とを備えて構成されている。また、このメモリセルアレイは、第１方向に延びる複数のワード線ＷＬと、同じく第１方向に延びる複数のソース線ＳＬと、この第１方向と交差する方向である第２方向に延びる複数のビット線ＢＬとを備えている。
【０００５】
メモリセルＭＣのドレイン２０はビット線コンタクト２１を介してビット線ＢＬに接続されており、ソース２２はソース線ＳＬに接続されており、ゲート電極２４はワード線ＷＬを構成している。また、ドレイン２０とソース２２との間は、電気的にフローティング状態になっており、チャネルボディ２８を構成している。このチャネルボディ２８上には、ゲート絶縁膜２６を介して、上述したゲート電極２４が位置している。ソース線ＳＬは固定的に０Ｖに保たれている。
【０００６】
メモリセルＭＣのドレイン２０とソース２２は、Ｎ型の半導体層で構成されており、チャネルボディ２８はＰ型の半導体層で構成されている。メモリセルＭＣは、このチャネルボディ２８に、多数キャリアであるホールが蓄積されているか否かで、データを記憶する。以下では、チャネルボディ２８にホールが蓄積されている状態を“１”とし、ホールが蓄積されていない状態を“０”とする。
【０００７】
図３２及び図３３に示すＮ＋型のポリシリコンピラー３０は、ホールの蓄積状態を持続させるために形成されている電極である。すなわち、ポリシリコンピラー３０とチャネルボディ２８とは容量を形成しており、ポリシリコンピラー３０に負電圧を印加することにより、ホールの蓄積状態がより長い時間保持される。しかし、ドレイン２０とソース２２とに存在するＰＮ接合部分のリークにより、十分長い時間が経過すると、チャネルボディ２８に蓄積されたホールが抜けてしまう。このため、ＦＢＣメモリにおいても、ＤＲＡＭと同様に、リフレッシュ動作をする必要がある。
【０００８】
次に、ＦＢＣ構造のメモリセルＭＣの動作原理について説明する。ＦＢＣ構造のメモリセルＭＣに、データ“１”を書き込む場合には、図３５に示すように、例えば、ワード線ＷＬに１．５Ｖを印加し、ビット線ＢＬに１．５Ｖを印加する。メモリセルＭＣを構成しているトランジスタは飽和領域で動作するため、インパクトイオン化によりホールが生成される。生成されたホールはチャネルボディ２８の下側に移動し、容量に蓄積される。
【０００９】
データ“０”を書き込む場合には、図３６に示すように、例えば、ワード線ＷＬに１．５Ｖを印加し、ビット線ＢＬに−１Ｖを印加する。これにより、ドレイン２０のＰＮ接合がフォワードバイアスとなり、ホールがビット線ＢＬに抜ける。
【００１０】
データを読み出す場合には、図３７に示すように、例えば、ワード線ＷＬに１．５Ｖを印加し、ビット線ＢＬに０．２Ｖを印加し、メモリセルＭＣを構成するトランジスタをオンにする。チャネルボディ２８にホールが蓄積されている場合と、ホールが蓄積されていない場合とでは、バックバイアス効果によりトランジスタのしきい値が異なる。したがって、トランジスタの電流特性は、図３８に示すように、データに応じて異なったものとなる。この電流の差を検出すれば、データの読み出しができる。データ読み出し時は、ビット線ＢＬの電圧が低いので、メモリセルＭＣのトランジスタは線形領域で動作する。このため、インパクトイオン化は起こらない。したがって、ホールが生成されず、メモリセルＭＣのデータは破壊されない。つまり、ＦＢＣ構造のメモリセルＭＣは、データの非破壊読み出しが可能である。
【００１１】
なお、メモリセルアレイにおける非選択のメモリセルＭＣでは、ワード線ＷＬに−１．５Ｖが印加され、ビット線ＢＬに０Ｖが印加される。
【００１２】
次に、ＦＢＣメモリのメモリセルアレイを用いた半導体記憶装置の全体構成を説明する。図３９は、そのような半導体記憶装置の構成を説明するレイアウト図である。ＦＢＣメモリは、ＤＲＡＭの代替を目的としているので、ＤＲＡＭと同様に、／ＲＡＳ信号、／ＣＡＳ信号によるアドレス信号多重化を行う。このアドレス信号多重化に関する技術は、例えば非特許文献２に開示されている。
【００１３】
図３９に示すように、メモリセルアレイ１００は、上述した構成のメモリセルＭＣにより構成されており、そのワード線ＷＬ方向一端側には、ロウデコーダ１０２が設けられており、ビット線ＢＬ方向一端側には、ビット線セレクタ１０４が設けられている。
【００１４】
ＡＤＤＲＥＳＳ端子から入力されたアドレス信号は、ロウアドレスバッファ１１０とカラムアドレスバッファ１１２とに入力される。ロウアドレスバッファ１１０は、／ＲＡＳ信号に基づいて、入力されたアドレス信号（これがロウアドレス信号である）を、プレデコーダ１２０に送出し、このプレデコーダ１２０を介して、ロウアドレス信号はロウデコーダ１０２に入力される。ロウデコーダ１０２はロウアドレス信号に基づいて、ワード線ＷＬを選択する。
【００１５】
一方、カラムアドレスバッファ１１２は、／ＣＡＳ信号に基づいて、入力されたアドレス信号（これがカラムアドレス信号である）を、ビット線セレクタ１０４に送出する。ビット線セレクタ１０４はカラムアドレス信号に基づいて、ビット線ＢＬを選択し、選択したビット線ＢＬをセンスユニット１３０に接続する。
【００１６】
書き込みデータは、ＤＩＮパッドからこの半導体記憶装置に入力され、データ入力バッファ１４０を介して、センスユニット１３０に送出される。一方、センスユニット１３０でセンスされた読み出しデータは、データ出力バッファ１５０とオフチップドライバ１５２とを介して、ＤＯＵＴパッドからこの半導体記憶装置の外部へ出力される。この半導体記憶装置の内部には、この他、種々の制御信号を生成するコントローラ１６０と、種々の内部電圧を生成する電圧生成回路１６２とが、設けられている。
【００１７】
ビット線セレクタ１０４には、複数のセンスユニット１３０が接続されている。図４０は、１つのセンスユニット１３０の回路構成とそれに関連する回路の回路構成を示す図である。この図４０に示すように、１つのセンスユニット１３０は、センスアンプ２００と、ラッチ回路２０２と、ＭＩＳトランジスタＴｒ２００とを備えて、構成されている。
【００１８】
センスアンプ２００は、ビット線ＢＬに流れる電流をモニタすることにより、メモリセルＭＣから読み出されたセル電流を検出し、そのセル電流の値に応じて、“１”又は“０”のデータを出力する。このセンスアンプ２００は、制御信号ＳＡＥＮがハイレベルのとき、活性化されてイネーブル状態となる。
【００１９】
ラッチ回路２０２は、２つのインバータＩＮ２００、ＩＮ２０２とを備えて構成されている。正方形の反転シンボルが付けられているロジック記号は、ハイレベルが１．５Ｖであり、ローレベルが−１Ｖであるものとする。これは、以下の説明でも同様である。
【００２０】
センスユニット１３０は、ビット線セレクタ１０４を介して、一本のビット線ＢＬに接続される。各ビット線ＢＬには、リセット用のＭＩＳトランジスタＴｒ２０２が設けられている。読み出し、書き込み、及び、リフレッシュ動作中以外は、ＢＬＲＳＴ信号がハイレベルになり、ビット線ＢＬは、ＭＩＳトランジスタＴｒ２０２を介して、０Ｖに接地される。
【００２１】
データ入力バッファ１４０に接続するデータ入力線Ｄは、ＭＩＳトランジスタＴｒ２１０とＭＩＳトランジスタＴｒ２００とを介して、ラッチ回路２０２に接続されている。このため、ＷＣＳＬ信号とＳＡＯＮ信号とがハイレベルになることにより、これらＭＩＳトランジスタＴｒ２１０とＭＩＳトランジスタＴｒ２００とがオンになり、データ入力線Ｄのデータを、ラッチ回路２０２が取り込めるようになる。
【００２２】
また、データ出力バッファ１５０に接続するデータ出力線Ｑは、ＭＩＳトランジスタＴｒ２２０とＭＩＳトランジスタＴｒ２２２とを介して、ラッチ回路２０２におけるインバータＩＮ２０２の出力端子に接続されており、同じくデータ出力バッファ１５０に接続するデータ出力線／Ｑは、ＭＩＳトランジスタＴｒ２３０とＭＩＳトランジスタＴｒ２３２とを介して、ラッチ回路２０２におけるインバータＩＮ２００の出力端子に接続されている。このため、ＲＣＳ信号がハイレベルになることにより、ラッチ回路２０２がラッチしているデータを、データ出力線Ｑ、／Ｑに送出することが可能になる。
【００２３】
次に、上述した半導体記憶装置における、読み出し動作、書き込み動作、及び、リフレッシュ動作時の動作波形を簡単に説明する。図４１は、読み出し動作時の動作波形を示す図であり、図４２は、書き込み動作時の動作波形を示す図であり、図４３は、リフレッシュ動作時の動作波形を示す図である。
【００２４】
図４１に示すように、読み出し動作時には、センスアンプ２００でセンスされたデータが、ラッチ回路２０２に入力された後、ＲＣＳ信号がハイレベルになり、読み出されたデータが、データ出力線Ｑ、／Ｑを介して、データ出力バッファ１５０に転送される。なお、ラッチ回路２０２に入力されているＬＴＣ信号がハイレベルの場合には、このラッチ回路２０２がデータ取り込み状態となり、ＬＴＣ信号がローレベルの場合には、このラッチ回路２０２がホールド状態となる。
【００２５】
図４２に示すように、書き込み動作時には、書き込みデータがラッチ回路２０２に入力され、次いで、その書き込みデータがビット線ＢＬに送出され、メモリセルＭＣに対する書き込みが行われる。
【００２６】
図４３に示すように、リフレッシュ動作時には、メモリセルＭＣのデータがセンスアンプ２００で読み出され、ラッチ回路２０２にラッチされる。次いで、ラッチされたデータが、メモリセルＭＣに再び書き込まれる。リフレッシュするメモリセルＭＣは、コントローラ１６０が生成するリフレッシュアドレス信号に基づいて選択される。このリフレッシュアドレス信号は、ロウアドレス信号と、カラムアドレス信号とを含んでいる。すなわち、コントローラ１６０は、まず、１つのロウアドレス信号に基づいて１つのワード線ＷＬを選択し、カラムアドレスをインクリメントさせつつ、このワード線ＷＬに接続されているすべてのメモリセルＭＣをリフレッシュする。次いで、ロウアドレス信号をインクリメントさせ、次のワード線ＷＬに接続されたすべてのメモリセルＭＣをリフレッシュする。コントローラ１６０は、このようにして、すべてのメモリセルが一定の時間間隔以内にリフレッシュされるように制御する。
【００２７】
【非特許文献１】
Ｔ．　Ｏｈｓａｗａ　ｅｔ　ａｌ．，　”Ｍｅｍｏｒｙ　Ｄｅｓｉｇｎ　Ｕｓｉｎｇ　Ｏｎｅ−Ｔｒａｎｓｉｓｔｏｒ　Ｇａｉｎ　Ｃｅｌｌ　ｏｎ　ＳＯＩ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ｐｐ１５２−１５３，　２００２
【非特許文献２】
伊藤清男著、「超ＬＳＩメモリ」、培風館、１９９５年、９７頁
【００２８】
【発明が解決しようとする課題】
しかしながら、上述したＦＢＣ構造のメモリセルＭＣには、次のような問題がある。すなわち、図４４に示すように、“１”データを保持しているメモリセルＭＣと、データ“０”を保持しているメモリセルＭＣとが、ドレイン２０を共有している場合に、“１”データを保持しているメモリセルＭＣを選択（以下、選択セルという）して、“０”データを書き込む状況を考える。このような状況では、選択セルに蓄積されているホールが、ドレイン２０を介して、ビット線ＢＬに抜けることとなるが、本来ビット線ＢＬに抜けるべきホールの一部が、ドレイン２０を貫通して、隣接するメモリセルＭＣ（以下、隣接セルという）のチャネルボディ２８に入り込んでしまう。これは、ビット線ＢＬに接続されているＮ型のドレイン２０と、その両側に位置するＰ型のチャネルボディ２８とが、ＰＮＰバイポーラトランジスタを構成するために、生じる現象である。このような現象を、以下では、“０”ディスターブと呼ぶこととする。
【００２９】
選択セルから抜けるホールのほとんどは、ビット線ＢＬに抜けるか、又は、Ｎ型のドレイン２０内で電子と再結合するので、隣接セルのチャネルボディ２８に入り込むホールの割合は少ないと言える。したがって、１回の“０”ディスターブで隣接セルのデータが、“０”から“１”に書き変わってしまうことはほとんどない。しかし、選択セルに“１”データと“０”データとが交互に繰り返し書き込まれ、この“０”ディスターブが繰り返し生じると、隣接セルのデータが、“０”から“１”に書き変わってしまう。
【００３０】
ＦＢＣ構造のメモリセルＭＣには、もう１つのディスターブがある。これは、図４５に示すように、選択セルに“１”データを書き込む場合を考える。選択セルとソース２２を共有する隣接セルは、“０”データを保持しているとする。選択セルに“１”データを書き込む期間中、インパクトイオン化によりホールは生成され続けるが、チャネルボディ２８に蓄積されるホールの量は限られている。このため、選択セルに“１”データを書き込む状態が長く続くと、余ったホールがソース２２に洩れ出す。そして、ソース２２に流れ込んだホールの一部は、そのまま、隣接セルのチャネルボディ２８に流れ込んでしまう。このような現象を、以下では、“１”ディスターブと呼ぶこととする。
【００３１】
この“１”ディスターブが繰り返されると、隣接セルのデータが破壊される。この“１”ディスターブは、書き込み前の選択セルが“１”データを保持している場合でも、“０”データを保持している場合でも、生じてしまう。
【００３２】
そこで本発明は、前記課題に鑑みてなされたものであり、上述した“０”ディスターブ、又は、“１”ディスターブにより、ＦＢＣ構造のメモリセルのデータを破壊してしまうことを回避することを目的とする。
【００３３】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体記憶装置は、複数のメモリセルをマトリックス状に配置して構成され、各メモリセルは、ソースと、ドレインと、これらソースとドレインとの間に位置するチャネルボディとを有し、前記チャネルボディに多数キャリアが蓄積されているか否かによりデータを記憶するトランジスタにより構成されている、メモリセルアレイと、第１方向に並ぶメモリセルのゲート電極に接続された、複数のワード線と、前記第１方向と交差する方向である第２方向に並ぶメモリセルに接続され、各メモリセルが記憶するデータを読み出すための、複数のビット線と、アドレス信号と第１制御信号とが入力され、前記第１制御信号に基づいて、前記アドレス信号により特定されるワード線である選択ワード線、又は、前記選択ワード線に隣接するワード線である隣接ワード線を駆動する、デコード回路と、前記ビット線に接続され、前記デコード回路により駆動されたワード線に接続されているメモリセルに格納されているデータを読み出す、センスユニットと、を備えることを特徴とする。
【００３４】
また、本発明に係る半導体記憶装置の制御方法は、複数のメモリセルをマトリックス状に配置して構成され、各メモリセルは、ソースと、ドレインと、これらソースとドレインとの間に位置するチャネルボディとを有し、前記チャネルボディに多数キャリアが蓄積されているか否かによりデータを記憶するトランジスタにより構成されている、メモリセルアレイと、第１方向に並ぶメモリセルのゲート電極に接続された、複数のワード線と、前記第１方向と交差する方向である第２方向に並ぶメモリセルに接続され、各メモリセルが記憶するデータを読み出すための、複数のビット線と、を備える半導体記憶装置の制御方法であって、アドレス信号を取得するステップと、第１制御信号を取得するステップと、前記第１制御信号に基づいて、前記アドレス信号により特定されるワード線である選択ワード線、又は、前記選択ワード線に隣接するワード線である隣接ワード線を駆動するステップと、前記駆動されたワード線に接続されているメモリセルに格納されているデータを、前記ビット線を介して、読み出すステップと、を備えることを特徴とする。
【００３５】
【発明の実施の形態】
〔第１実施形態〕
本発明の第１実施形態においては、選択セルにデータを書き込む際に、この選択セルとビット線を共有し且つ隣接する位置にあるメモリセルＭＣである隣接セルのデータを先に読み出し、この読み出したデータと書き込みデータとがともに“０”である場合には、選択セルと隣接セルの双方に“０”データの書き込みを行い、これ以外の場合には、選択セルにのみデータの書き込みを行うようにしたものである。そして、これにより“０”ディスターブによる悪影響がメモリセルＭＣに生じないようにしたものである。なお、本実施形態においては、“１”ディスターブの影響は小さいか、又は、何らかの方法で回避できているものとする。
【００３６】
図１は、本実施形態に係る半導体記憶装置の書き込み動作の処理内容を説明するフローチャートを示す図であり、図２は、本実施形態に係るセンスユニット３００の回路構成と、その周辺の回路構成を示す図である。
【００３７】
図２に示す本実施形態に係るセンスユニット３００は、図３９におけるセンスユニット１３０に相当する回路である。すなわち、本実施形態における半導体記憶装置の基本的なレイアウトは、図３９と同様である。図２に示すように、センスユニット３００は、２つのラッチ回路Ｌ１、Ｌ２と、センスアンプ３０２と、制御回路３０４とを備えて構成されている。
【００３８】
ラッチ回路Ｌ１は、インバータＩＮ３００、ＩＮ３０２を備えて構成されており、ラッチ回路Ｌ２は、インバータＩＮ３０４、ＩＮ３０６を備えて構成されている。書き込み動作においては、ラッチ回路Ｌ１には、選択セルに書き込むべき書き込みデータが格納され、ラッチ回路Ｌ２には、隣接セルから読み出されたデータが格納される。
【００３９】
センスアンプ３０２は、ビット線セレクタ１０４により選択的に接続されたビット線ＢＬから、メモリセルＭＣのデータを読み出す。すなわち、センスアンプ３０２は、ビット線ＢＬに流れるセル電流をモニタし、そのセル電流の値に基づいて、そのメモリセルＭＣが“０”データを保持している状態であるか、“１”データを保持している状態であるかを検出する。そして、センスアンプ３０２は、この検出したデータが“０”データである場合には、ローレベルの信号を制御回路３０４に出力し、検出したデータが“１”データである場合には、ハイレベルの信号を制御回路３０４に出力する。
【００４０】
制御回路３０４は、これらラッチ回路Ｌ１、Ｌ２とセンスアンプ３０２の動作を制御するとともに、ビット線ＢＬに供給する電圧を制御するための回路である。この制御回路３０４は、インバータＩＮ３１０と、ＮＯＲ回路ＮＲ３００、ＮＲ３０２と、トランスファーゲートＴ１と、Ｎ型のＭＩＳトランジスタＮ１〜Ｎ４とを備えて構成されている。
【００４１】
具体的には、ラッチ回路Ｌ１のインバータＩＮ３０２の出力端子は、ＮＯＲ回路ＮＲ３００の第１入力端子と、ＭＩＳトランジスタＮ１の第１端子とに接続されている。ラッチ回路Ｌ１のインバータＩＮ３０６の出力端子は、ＮＯＲ回路ＮＲ３００の第２入力端子と、ＭＩＳトランジスタＮ２の第１端子とに接続されている。そして、ＮＯＲ回路ＮＲ３００の出力端子からは、ＢＺ信号が出力される。
【００４２】
ＭＩＳトランジスタＮ１のゲート端子には、Ｌ１ＯＮ信号が入力され、ＭＩＳトランジスタＮ２のゲート端子には、Ｌ２ＯＮ信号が入力される。ＭＩＳトランジスタＮ１の第２端子とＭＩＳトランジスタＮ２の第２端子とは、センスアンプ３０２と、トランスファーゲートＴ１の第１端子とに接続されている。ＮＯＲ回路３０２の第１入力端子には、上述したＢＺ信号が入力され、第２入力端子には、ＢＺＥＮ１信号が入力される。このＮＯＲ回路ＮＲ３０２の出力信号は、トランスファーゲートＴ１のＮ型のＭＩＳトランジスタのゲート端子に入力されるとともに、インバータＩＮ３１０により反転されて、トランスファーゲートＴ１のＰ型のＭＩＳトランジスタのゲート端子に入力される。
【００４３】
トランスファーゲートＴ１の第２端子は、ビット線セレクタ１０４と、ＭＩＳトランジスタＮ３の第１端子とに接続される。このＭＩＳトランジスタＮ３のゲート端子にはＢＺ信号が入力されるとともに、その第２端子は、ＭＩＳトランジスタＮ４の第１端子に接続されている。ＭＩＳトランジスタＮ４のゲート端子にはＢＺＥＮ２信号が入力されるとともに、その第２端子は、−１Ｖを供給する電圧源に接続されている。
【００４４】
本実施形態においては、この半導体記憶装置を制御する上で必要な制御信号は、コントローラ１６０（図３９参照）で生成される。すなわち、図２において、ＳＡＥＮ信号、Ｌ１ＯＮ信号、Ｌ２ＯＮ信号、ＢＺＥＮ１信号、ＢＺＥＮ２信号、ＢＬＲＳＴ信号、ＷＣＳＬ信号、ＲＣＳ信号や、その他の制御信号は、コントローラ１６０で必要に応じて生成される。
【００４５】
図１に示すように、本実施形態においては、書き込み動作において、選択セルに書き込むデータをラッチ回路Ｌ１に格納するとともに、隣接セルに格納されているデータを読み出して、ラッチ回路Ｌ２に格納する（ステップＳ１０）。次に、ラッチ回路Ｌ１のデータと、ラッチ回路Ｌ２のデータとがともに“０”データであるかどうかを判断する（ステップＳ２０）。
【００４６】
ともに“０”データである場合（ステップＳ２０：Ｙｅｓ）には、選択セル及び隣接セルのワード線ＷＬをともに１．５Ｖにし、選択セルと隣接セルの双方に“０”データを書き込む（ステップＳ３０）。一方、ラッチ回路Ｌ１に格納されているデータとラッチ回路Ｌ２に格納されているデータとのうちの少なくとも一方が“０”データでない場合（ステップＳ２０：Ｎｏ）には、選択セルのワード線ＷＬのみを１．５Ｖにして、ラッチ回路Ｌ１に格納されているデータを、選択セルに書き込む（ステップＳ４０）。
【００４７】
これにより、“０”ディスターブが生じて、隣接セルのデータが破壊されてしまうことを回避することができる。すなわち、このようにすることにより、図４４に示したように、隣接セルが“０”データを保持している状態で、選択セルに“０”データを書き込む場合には、選択セルと隣接セルの双方に“０”データの書き込みが行われるので、隣接セルへのホール注入を防ぐことができる。一方、これ以外のケースでは、“０”ディスターブが生じないので、選択セルにのみ、書き込むべきデータを書き込めばよいこととなる。なお、本実施形態において、「選択セル」とは、データを書き込むべきメモリセルＭＣを意味している。「隣接セル」とは、選択セルとビット線ＢＬを共有しており、且つ、選択セルと隣接する位置にあるメモリセルＭＣを意味している。換言すれば、「隣接セル」とは、選択セルとビット線コンタクト２１を共有しているメモリセルＭＣを意味している。
【００４８】
以上が本実施形態の概要であるが、以下に、これを実現するための具体的な構成と動作をより詳細に説明する。
【００４９】
図３は、本実施形態に係るロウデコーダ３２０とプレデコーダ３２２の構成を示すブロック図である。このロウデコーダ３２０は図３９のロウデコーダ１０２に相当する回路であり、プレデコーダ３２２は図３９のプレデコーダ１２０に相当する回路である。
【００５０】
図３に示すように、本実施形態に係るプレデコーダ３２２は、メインプレデコーダ３３０と、偶奇セレクタ３３２とを備えている。ＡＤＤＲＥＳＳ端子から入力されたロウアドレス信号は、ロウアドレスバッファ１１０を介して、このプレデコーダ３２２に入力される。
【００５１】
ｎビットで構成されたロウアドレス信号の各ビットをＡ１、Ａ２、…、Ａｎとすると、ロウアドレス信号のうち、ワード線ＷＬの偶数／奇数を決定するのは、最下位ビットＡｎである。このため、最下位ビットＡｎは、偶奇セレクタ３３２に入力される。これ以外のビットであるＡ１、Ａ２、…、Ａｎ−１は、メインプレデコーダ３３０に入力される。
【００５２】
メインプレデコーダ３３０は、ロウアドレス信号のビットＡ１、Ａ２、…、Ａｎ−１に基づいて、ＰＲＥＤＥＣｓ信号を出力する。偶奇セレクタ３３２には、ＡＤＪ信号と、ＰＡＩＲ信号も入力され、これらＡＤＪ信号とＰＡＩＲ信号とロウアドレス信号のビットＡｎとに基づいて、ＥＳＥＬ信号と、ＯＳＥＬ信号とを出力する。
【００５３】
ロウデコーダ３２０には、一対のワード線ＷＬ、ＷＬに対して、１つの割合で、ロウデコーダユニット３４０が設けられている。すなわち、１本の偶数番目のワード線ＷＬと、１本の奇数番目のワード線ＷＬとに、１個のロウデコーダユニット３４０が設けられている。メインプレデコーダ３３０から出力されたＰＲＥＤＥＣｓ信号と、偶奇セレクタ３３２から出力されたＥＳＥＬ信号とＯＳＥＬ信号信号とが、これらロウデコーダユニット３４０のそれぞれに入力されている。
【００５４】
このように構成されたロウデコーダ３２０とプレデコーダ３２２とは、次のように動作する。ＡＤＪ信号とＰＡＩＲ信号とがともにローレベルの場合には、ロウアドレス信号Ａ１、Ａ２、…、Ａｎで指定されたワード線ＷＬが選択される。すなわち、選択セルのワード線（選択ワード線）ＷＬが選択される。
【００５５】
ＡＤＪ信号がハイレベルであり、ＰＡＩＲ信号がローレベルである場合には、選択セルとビット線コンタクト２１を共有する隣接セルのワード線（隣接ワード線）ＷＬが選択される。ＰＡＩＲ信号がハイレベルである場合には、選択セルの接続された選択ワード線ＷＬと隣接セルの接続された隣接ワード線ＷＬとがともに選択される。
【００５６】
図４は、本実施形態に係る偶奇セレクタ３３２の回路構成を示す図であり、図５は、本実施形態に係るロウデコーダユニット３４０の構成を示す図である。
【００５７】
図４に示すように、偶奇セレクタ３３２は、反転回路３５０と、同時選択回路３６０とを備えて構成されている。反転回路３５０は、インバータＩＮ３２０、ＩＮ３２２、ＩＮ３２４を備えて構成されており、同時選択回路３６０は、インバータＩＮ３２６、ＩＮ３２８、ＩＮ３３０と、ＮＯＲ回路ＮＲ３２０、ＮＲ３２２とを備えて構成されている。
【００５８】
最下位ビットＡｎは、インバータＩＮ３２０とインバータＩＮ３２４とに入力される。インバータＩＮ３２２に入力される／ＡＤＪ信号がハイレベルの場合には、最下位ビットＡｎは、そのまま、反転回路３５０から出力され、ＮＯＲ回路ＮＲ３２０とインバータＩＮ３２６とに入力される。一方、インバータＩＮ３２４に入力されるＡＤＪ信号がハイレベルの場合には、最下位ビットＡｎは、反転して、反転回路３５０から出力され、ＮＯＲ回路ＮＲ３２０とインバータＩＮ３２６とに入力される。
【００５９】
インバータＩＮ３２６に入力された信号は、ＮＯＲ回路ＮＲ３２２に入力される。ＮＯＲ回路ＮＲ３２０、ＮＲ３２２には、ＰＡＩＲ信号も入力されている。したがって、ＰＡＩＲ信号がローレベルである場合、反転回路３５０の出力がハイレベルであれば、インバータＩＮ３２８からハイレベルのＥＳＥＬ信号が出力され、インバータＩＮ３３０からローレベルのＯＳＥＬ信号が出力される。一方、反転回路３５０の出力がローレベルであれば、インバータＩＮ３２８からローレベルのＥＳＥＬ信号が出力され、インバータＩＮ３３０からハイレベルのＯＳＥＬ信号が出力される。
【００６０】
これに対して、ＰＡＩＲ信号がハイレベルである場合、反転回路３５０の出力にかかわらず、インバータＩＮ３２８からハイレベルのＥＳＥＬ信号が出力され、インバータＩＮ３３０からハイレベルのＯＳＥＬ信号が出力される。
【００６１】
図５に示すように、ロウデコーダユニット３４０は、デコーダ３５０と、ＡＮＤ回路ＡＮ３５０、ＡＮ３５２と、ワード線ドライバ３６０、３６２とを備えて構成されている。デコーダ３５０には、メインプレデコーダ３３０からのＰＲＥＤＥＣｓ信号が入力される。このＰＲＥＤＥＣｓ信号により、複数あるロウデコーダユニット３４０の中から、１つのロウデコーダユニット３４０のデコーダ３５０が選択され、選択されたデコーダ３５０からハイレベルの信号が出力される。換言すれば、ＰＲＥＤＥＣｓ信号に基づいて、一対のワード線ＷＬ、ＷＬが特定されることとなる。
【００６２】
このデコーダ３５０から出力された信号は、ＡＮＤ回路ＡＮ３５０、ＡＮ３５２に入力される。また、ＡＮＤ回路ＡＮ３５０には、ＯＳＥＬ信号も入力され、ＡＮＤ回路３５２には、ＥＳＥＬ信号も入力される。したがって、選択されたロウデコーダユニット３４０においては、ＯＳＥＬ信号がハイレベルであれば、ＡＮＤ回路ＡＮ３５０がハイレベルの信号を出力し、ワード線ドライバ３６０がワード線ＷＬｊを駆動する。一方、ＥＳＥＬ信号がハイレベルであれば、ＡＮＤ回路３５２がハイレベルの信号を出力し、ワード線ドライバ３６２がワード線ＷＬｊ＋１を駆動する。
【００６３】
このようにロウデコーダ３２０とプレデコーダ３２２とを構成することにより、上述したような選択セル及び隣接セルの接続された選択ワード線ＷＬ及び隣接ワード線ＷＬの選択が可能となる。すなわち、ＡＤＪ信号とＰＡＩＲ信号とがともにローレベルの場合には、最下位ビットＡｎが“０”のときはＯＳＥＬ信号がハイレベルとなり、選択されたロウデコーダユニット３４０のワード線ドライバ３６０が駆動する。最下位ビットＡｎが“１”のときはＥＳＥＬ信号がハイレベルとなり、選択されたロウデコーダユニット３４０のワード線ドライバ３６２が駆動する。これにより、ロウアドレス信号Ａ１、Ａ２、…、Ａｎで指定されたワード線ＷＬが選択されることとなる。
【００６４】
ＡＤＪ信号がハイレベルであり、ＰＡＩＲ信号がローレベルである場合、最下位ビットＡｎが“０”のときはＥＳＥＬ信号がハイレベルとなり、選択されたロウデコーダユニット３４０のワード線ドライバ３６０が駆動する。最下位ビットＡｎが“１”のときはＯＳＥＬ信号がハイレベルとなり、選択されたロウデコーダユニット３４０のワード線ドライバ３６２が駆動する。すなわち、ロウアドレス信号Ａ１、Ａ２、…、Ａｎで指定されたワード線ＷＬと対になっている他方のワード線ＷＬが選択されることとなる。
【００６５】
ＰＡＩＲ信号がハイレベルである場合には、最下位ビットＡｎが“０”であるか“１”であるかにかかわらず、ＥＳＥＬ信号とＯＳＥＬ信号はともにハイレベルになる。このため、ロウアドレス信号Ａ１、Ａ２、…、Ａｎ−１で選択されたロウデコーダユニット３４０に設けられているワード線ドライバ３６０、３６２の双方が駆動する。これにより、ロウアドレス信号Ａ１、Ａ２、…、Ａｎ−１で指定される一対のワード線ＷＬ、ＷＬが双方とも選択されることとなる。
【００６６】
次に、読み出し動作時の動作波形、書き込み動作時の動作波形、及び、リフレッシュ動作時の動作波形について説明する。
【００６７】
図６は、読み出し動作時の動作波形を説明する図である。読み出し動作の際には、ラッチ回路Ｌ２は使用せずに、基本的に従来と同じ動作波形で、選択セルのデータをラッチ回路Ｌ１に読み出す。このため、ここでは詳しい説明は省略する。
【００６８】
図７は、書き込み動作時の動作波形を説明する図であり、図８は、この書き込み動作におけるステップ２及びステップ３のビット線電圧と、ラッチデータとの関係を表にして示す図である。
【００６９】
これらの図から分かるように、書き込み動作は、ステップ１〜ステップ３の３つのステップから構成されている。ステップ１では、隣接セルの読み出しを行い、ラッチ回路Ｌ２に格納するとともに、書き込みデータをラッチ回路Ｌ１に格納する。ステップ２では、ラッチ回路Ｌ１、Ｌ２のデータがともに“０”である場合の選択セル及び隣接セルの“０”データ書き込みを行う。ステップ３では、それ以外の場合の選択セルのデータ書き込みを行う。つまり、ラッチ回路Ｌ１とラッチ回路Ｌ２の少なくとも一方が“１”データをラッチしている場合には、選択セル及び隣接セルの双方に“０”データを書き込むタイミングと異なるタイミングで、選択セルのデータ書き込みを行う。
【００７０】
書き込み動作においては、これらの動作は、この半導体記憶装置に設けられているセンスユニット３００のそれぞれで並列に行われる。このため、１回の書き込み動作で複数のメモリセルＭＣ（センスユニット３００と同じ数のメモリセルＭＣ）に対して、データの書き込みをすることができる。
【００７１】
より詳しく説明すると、ステップ１では、ＷＣＳＬ信号とＬＴＣ１信号がハイレベルになり、書き込みデータがラッチ回路Ｌ１に格納される。また、ＡＤＪ信号がハイレベルであり、ＰＡＩＲ信号がローレベルであるので、ロウアドレス信号Ａ１、Ａ２、…Ａｎで選択される選択ワード線ＷＬの対になっているワード線ＷＬである隣接ワード線ＷＬが選択され、１．５Ｖになる。
【００７２】
また、ＢＺＥＮ１信号がハイレベルであるので、トランスファーゲートＴ１がオフになる。ＢＺＥＮ２信号がローレベルであるので、ＭＩＳトランジスタＮ４がオフになる。Ｌ２ＯＮ信号がハイレベルであるので、ＭＩＳトランジスタＮ２がオンになる。そして、ＳＡＥＮ信号によりセンスアンプ３０２が活性化されるので、隣接セルから読み出された電流は、センスアンプ３０２でセンスされて、読み出しデータとして、ラッチ回路Ｌ２に格納される。
【００７３】
ステップ２では、ＰＡＩＲ信号がハイレベルになり、ロウアドレス信号で選択される選択ワード線ＷＬと、この選択ワード線ＷＬと対になっている隣接ワード線ＷＬの双方が、１．５Ｖになる。また、ラッチ回路Ｌ１とラッチ回路Ｌ２の出力は、ＮＯＲ回路３００に入力されているので、ラッチ回路Ｌ１に格納されているデータと、ラッチ回路Ｌ２に格納されているデータとがともに“０”データである場合にのみ、ＮＯＲ回路３００の出力であるＢＺ信号はハイレベルになる。
【００７４】
ＢＺ信号がハイレベルである場合には、トランスファーゲートＴ１はオフになるとともに、ＭＩＳトトランジスタＮ３がオンになる。また、ＢＺＥＮ２信号がハイレベルであるので、ＭＩＳトランジスタＮ４がオンになる。このため、ラッチ回路Ｌ１、Ｌ２に“０”データが保持されている場合には、ＭＩＳトランジスタＮ３、Ｎ４を介して、−１Ｖがビット線ＢＬに供給される。
【００７５】
この際、選択セルが接続されている選択ワード線ＷＬと隣接セルが接続されている隣接ワード線ＷＬとがともに１．５Ｖになっているので、選択セルに“０”データが書き込まれるとともに、隣接セルにも“０”データが書き込まれる。
【００７６】
複数あるセンスユニット３００の中には、ラッチ回路Ｌ１、Ｌ２の少なくとも一方が“１”データであるものも存在するかもしれないが、そのようなセンスユニット３００では、このステップ２の書き込みは行われない。すなわち、ＢＺ信号がローレベルであるので、ＭＩＳトランジスタＮ３がオフになる。また、ＢＺＥＮ１信号がハイレベルであるので、トランスファーゲートＴ１もオフになる。このため、ビット線ＢＬはフローティング状態になり、選択セル及び隣接セルへの書き込みは、行われない。
【００７７】
なお、各センスユニット３００に中に、ラッチ回路Ｌ１、Ｌ２の双方が“０”データを保持しているセンスユニット３００が１つも存在しないこともあり得る。このような場合には、全センスユニット３００で書き込みが行われないことになるが、メモリセルＭＣへの書き込みに要する時間は短いので、書き込み時の時間全体に対するオーバーヘッドは小さいと考えられる。
【００７８】
ステップ３では、ＡＤＪ信号がローレベルになり、ＰＡＩＲ信号もローレベルになるので、ロウアドレス信号Ａ１、Ａ２、…、Ａｎで特定されるワード線ＷＬのみが選択され、１．５Ｖになる。ＢＺＥＮ１信号がローレベルになるので、ＢＺ信号がローレベルの場合（ラッチ回路Ｌ１、Ｌ２の少なくとも一方が“１”データを保持している場合）には、トランスファーゲートＴ１がオンになる。また、ＢＺ信号がローレベルの場合には、ＭＩＳトランジスタＮ３がオフになる。Ｌ１ＯＮ信号がハイレベルであるので、ＭＩＳトランジスタＮ１がオンになる。このため、ラッチ回路Ｌ１に格納されているデータが、ビット線ＢＬに供給される。つまり、ラッチ回路Ｌ１が“０”データを保持している場合には、−１Ｖの電圧がビット線ＢＬに供給され、ラッチ回路Ｌ１が“１”データを保持している場合には、１．５Ｖの電圧がビット線ＢＬに供給される。
【００７９】
一方、ラッチ回路Ｌ１、Ｌ２がともに“０”データを保持する場合には、ＢＺ信号がハイレベルになるので、トランスファーゲートＴ１がオフになる。このため、ラッチ回路Ｌ１、Ｌ２に格納されているデータは、ビット線ＢＬに供給されない。また、ＢＺＥＮ２信号がローレベルになるので、ＭＩＳトランジスタＮ４がオフになる。このため、ビット線ＢＬは、フローティング状態になり、書き込みは行われない。
【００８０】
図９は、リフレッシュ動作時の動作波形を説明する図であり、図１０は、このリフレッシュ動作におけるステップ３、ステップ４及びステップ５のビット線電圧と、ラッチデータとの関係を表にして示す図である。本実施形態においては、このリフレッシュ動作は、ビット線コンタクト２１を挟んだ２本のワード線ＷＬ単位で行う。すなわち、リフレッシュ動作は、ロウデコーダユニット３４０の単位で行う。
【００８１】
これらの図から分かるように、リフレッシュ動作は、ステップ１〜ステップ５の５つのステップから構成されている。ステップ１では、一対のワード線ＷＬ、ＷＬの一方を用いて、第２のメモリセルＭＣのデータ読み出しを行い、ラッチ回路Ｌ２に格納する。ステップ２では、一対のワード線ＷＬ、ＷＬのもう一方を用いて、第１のメモリセルＭＣのデータ読み出しを行い、ラッチ回路Ｌ１に格納する。ステップ３では、ラッチ回路Ｌ１、Ｌ２の少なくとも一方に“１”データが格納されている場合に、ラッチ回路Ｌ１のデータを、第１のメモリセルＭＣに書き込む。ステップ４では、ラッチ回路Ｌ１、Ｌ２の双方に“０”データが格納されている場合に、“０”データを第１のメモリセルＭＣと第２のメモリセルＭＣとに書き込む。ステップ５では、ラッチ回路Ｌ１、Ｌ２の少なくとも一方に“１”データが格納されている場合に、ラッチ回路Ｌ２のデータを、第２のメモリセルＭＣに書き込む。
【００８２】
すなわち、ラッチ回路Ｌ１、Ｌ２の双方に“０”データが格納されている場合には、ステップ４でまとめて第１のメモリセルＭＣと第２のメモリセルＭＣにライトバックを行い、そうでない場合には、ステップ３とステップ５で、つまり、異なるタイミングで、それぞれ第１のメモリセルＭＣと第２のメモリセルＭＣにライトバックを行う。ここで、第１のメモリセルＭＣとは、コントローラ１６０が生成するリフレッシュアドレス信号により特定されるメモリセルＭＣであり、第２のメモリセルＭＣとは、第１のメモリセルＭＣとビット線ＢＬを共有し、且つ、第１のメモリセルＭＣと隣接する位置にあるメモリセルＭＣである。
【００８３】
また、ステップ３とステップ４との間のリセット期間と、ステップ４とステップ５との間のリセット期間は、ビット線ＢＬの電圧を０Ｖにリセットするために、設けられている。リセット期間、及び、ステップ４の期間は、他のステップの期間より短い時間でよい。このため、本実施形態に係るリフレッシュ動作は、従来のリフレッシュ動作と比べて、オーバーヘッド時間は、短くなる。
【００８４】
また、書き込み動作と同様に、リフレッシュ動作においても、これらの動作は、この半導体記憶装置に設けられているセンスユニット３００のそれぞれで並列に行われる。このため、１回のリフレッシュ動作で複数のメモリセルＭＣに対して、リフレッシュをすることができる。具体的には、図９に示した１回のリフレッシュ動作で、センスユニット３００の数の２倍の数のメモリセルＭＣを、リフレッシュすることができる。
【００８５】
より詳しく説明すると、ステップ１では、ＡＤＪ信号がハイレベルであり、ＰＡＩＲ信号がローレベルであるので、リフレッシュアドレス信号のうちのロウアドレス信号Ａ１、Ａ２、…Ａｎ−１で特定されるロウデコーダユニット３４０により選択される一対のワード線ＷＬ、ＷＬのうちの他方のワード線（第２ワード線）ＷＬが選択され、１．５Ｖになる。
【００８６】
また、ＢＺＥＮ１信号がハイレベルであるので、トランスファーゲートＴ１がオフになる。ＢＺＥＮ２信号がローレベルであるので、ＭＩＳトランジスタＮ４がオフになる。Ｌ２ＯＮ信号がハイレベルであるので、ＭＩＳトランジスタＮ２がオンになる。そして、ＬＴＣ２信号がハイレベルであるので、ラッチ回路Ｌ２がデータ取り込み状態になり、ＳＡＥＮ信号によりセンスアンプ３０２が活性化されるので、第２のメモリセルＭＣから読み出された電流は、センスアンプ３０２でセンスされて、読み出しデータとして、ラッチ回路Ｌ２に格納される。
【００８７】
これとは逆に、ステップ２では、ＡＤＪ信号がローレベルであり、ＰＡＩＲ信号もローレベルであるので、ロウアドレス信号Ａ１、Ａ２、…Ａｎ−１で特定されるロウデコーダユニット３４０により選択される一対のワード線ＷＬ、ＷＬのうちの一方のワード線（第１ワード線）ＷＬが選択され、１．５Ｖになる。換言すれば、リフレッシュアドレス信号のうちのロウアドレス信号Ａ１、Ａ２、…、Ａｎで特定されるワード線ＷＬが、選択されて、１．５Ｖになる。
【００８８】
また、ＢＺＥＮ１信号がハイレベルであるので、トランスファーゲートＴ１がオフになる。ＢＺＥＮ２信号がローレベルであるので、ＭＩＳトランジスタＮ４がオフになる。Ｌ１ＯＮ信号がハイレベルであるので、ＭＩＳトランジスタＮ１がオンになる。そして、ＬＴＣ１信号がハイレベルであるので、ラッチ回路Ｌ１がデータ取り込み状態になり、ＳＡＥＮ信号によりセンスアンプ３０２が活性化されるので、第１のメモリセルＭＣから読み出された電流は、センスアンプ３０２でセンスされて、読み出しデータとして、ラッチ回路Ｌ１に格納される。
【００８９】
ステップ３では、ＢＺＥＮ１信号がローレベルになるので、ラッチ回路Ｌ１とラッチ回路Ｌ２との少なくとも一方に“１”データが格納されている場合には、トランスファーゲートＴ１がオンになる。すなわち、ラッチ回路Ｌ１、Ｌ２の双方に“０”データが格納されている場合以外は、ＢＺ信号がローレベルになり、ＮＯＲ回路ＮＲ３０２はハイレベルの信号を出力し、トランスファーゲートＴ１がオンになる。また、ＭＩＳトランジスタＮ３がオフになる。そして、Ｌ１ＯＮ信号がハイレベルであるので、ラッチ回路Ｌ１のデータが、ビット線ＢＬに供給される。つまり、ラッチ回路Ｌ１が“０”データを保持している場合には、−１Ｖの電圧がビット線ＢＬに供給され、ラッチ回路Ｌ１が“１”データを保持している場合には、１．５Ｖの電圧がビット線ＢＬに供給される。
【００９０】
ＡＤＪ信号がローレベルであり、ＰＡＩＲ信号もローレベルであるので、リフレッシュアドレス信号のうちのロウアドレス信号Ａ１、Ａ２、…、Ａｎにより選択される第１ワード線ＷＬが１．５Ｖになる。このため、ラッチ回路Ｌ１のデータが、第１のメモリセルＭＣにライトバックされる。
【００９１】
一方、ラッチ回路Ｌ１、Ｌ２の双方に“０”データが格納されている場合には、ＢＺ信号がハイレベルになるので、トランスファーゲートＴ１はオフになる。また、ＢＺＥＮ２信号がローレベルであるので、ＭＩＳトランジスタＮ４はオフである。したがって、ビット線ＢＬはフローティング状態になり、第１のメモリセルＭＣへの書き込みは行われない。
【００９２】
ステップ３に続くリセット期間では、ＢＬＲＳＴ信号がハイレベルになり、ＭＩＳトランジスタＴｒ２０２がオンになる。このため、すべてのビット線ＢＬの電圧が０Ｖにリセットされる。
【００９３】
ステップ４では、ラッチ回路Ｌ１、Ｌ２の双方が“０”データを保持している場合に、トランスファーゲートＴ１がオフになる。すなわち、ラッチ回路Ｌ１、Ｌ２の双方が“０”データを保持している場合には、ＢＺ信号がハイレベルになる。このため、ＭＩＳトランジスタＮ３がオンになる。また、ＢＺＥＮ２信号がハイレベルであるので、ＭＩＳトランジスタＮ４もオンになる。一方、ＢＺＥＮ１信号がハイレベルであるので、トランスファーゲートＴ１はオフになる。このため、−１Ｖがビット線ＢＬに供給される。
【００９４】
また、ＰＡＩＲ信号がハイレベルであるので、ＥＳＥＬ信号とＥＳＥＬ信号がともにハイレベルになり、ロウアドレス信号Ａ１、Ａ２、…Ａｎ−１で特定される一対のワード線ＷＬ、ＷＬがともに選択され、ともに１．５Ｖとなる。このため、“０”データが、第１のメモリセルＭＣと第２のメモリセルＭＣの双方に書き込まれる。
【００９５】
一方、ラッチ回路Ｌ１とラッチ回路Ｌ２に格納されているデータの少なくとも一方が“１”データである場合には、ＮＯＲ回路ＮＲ３００の出力であるＢＺ信号はローレベルになる。このため、ＭＩＳトランジスタＮ３がオフになる。また、ＢＺＥＮ１がハイレベルであるので、トランスファーゲートＴ１もオフになる。このため、ビット線ＢＬはフローティング状態になる。したがって、第１のメモリセルＭＣと第２のメモリセルＭＣには、書き込みが行われない。
【００９６】
ステップ４に続くリセット期間では、ＢＬＲＳＴ信号がハイレベルになり、ＭＩＳトランジスタＴｒ２０２がオンになる。このため、すべてのビット線ＢＬの電圧が０Ｖにリセットされる。
【００９７】
ステップ５では、ＢＺＥＮ１信号がローレベルになるので、ラッチ回路Ｌ１とラッチ回路Ｌ２との少なくとも一方に“１”データが格納されている場合には、トランスファーゲートＴ１がオンになる。すなわち、ラッチ回路Ｌ１、Ｌ２の双方に“０”データが格納されている場合以外は、ＢＺ信号がローレベルになり、ＮＯＲ回路ＮＲ３０２はハイレベルの信号を出力し、トランスファーゲートＴ１がオンになる。また、ＭＩＳトランジスタＮ３がオフになる。そして、Ｌ２ＯＮ信号がハイレベルであるので、ラッチ回路Ｌ２のデータが、ビット線ＢＬに供給される。つまり、ラッチ回路Ｌ２が“０”データを保持している場合には、−１Ｖの電圧がビット線ＢＬに供給され、ラッチ回路Ｌ２が“１”データを保持している場合には、１．５Ｖの電圧がビット線ＢＬに供給される。
【００９８】
ＡＤＪ信号がハイレベルであり、ＰＡＩＲ信号がローレベルであるので、リフレッシュアドレス信号のうちのロウアドレス信号Ａ１、Ａ２、…、Ａｎにより選択される第１ワード線ＷＬと対になる第２ワード線ＷＬが１．５Ｖになる。このため、ラッチ回路Ｌ２のデータが、第２のメモリセルＭＣにライトバックされる。
【００９９】
一方、ラッチ回路Ｌ１、Ｌ２の双方に“０”データが格納されている場合には、ＢＺ信号がハイレベルになるので、トランスファーゲートＴ１はオフになる。また、ＢＺＥＮ２信号がローレベルであるので、ＭＩＳトランジスタＮ４はオフである。したがって、ビット線ＢＬはフローティング状態になり、第２のメモリセルＭＣへの書き込みは行われない。
【０１００】
なお、本実施形態においては、このリフレッシュ動作において、第１のメモリセルＭＣと第２のメモリセルＭＣの双方に“０”データを書き込むステップ（ステップ４）を、第１のメモリセルＭＣにライトバックするステップ（ステップ３）と、第２のメモリセルＭＣにライトバックするステップ（ステップ５）の間に設けたが、必ずしもこの順番に限るものではない。すなわち、ワード線ＷＬの電圧の上げ下げの回数が増加しても構わないのであれば、第１のメモリセルＭＣと第２のメモリセルＭＣの双方に“０”データを書き込むステップを、第１のメモリセルＭＣにライトバックするステップと、第２のメモリセルＭＣにライトバックするステップとの前で行ってもよいし、後に行ってもよい。
【０１０１】
以上のように、本実施形態に係る半導体記憶装置によれば、“０”ディスターブによりメモリセルＭＣのデータが破壊されてしまうのを回避することができる。すなわち、図４４に示すように、選択セルに“０”データを書き込む際に、この選択セルとビット線コンタクト２１を共有する隣接セルが“０”データを保持している場合には、選択セルと隣接セルの双方に“０”データを書き込むこととした。このため、“０”ディスターブが発生するのを防ぐことができ、隣接セルが“０”ディスターブにより、“０”データから“１”データに書き変わってしまうのを、回避することができる。
【０１０２】
同様に、リフレッシュ動作の際にも、選択セルに相当する第１のメモリセルＭＣと、隣接セルに相当する第２のメモリセルＭＣの双方が、“０”データを保持している場合には、これら第１のメモリセルＭＣと第２のメモリセルＭＣに同時に“０”データのライトバックをすることとした。このため、リフレッシュ動作においても、“０”ディスターブが発生するのを防ぐことができる。例えば、先にライトバックした第１のメモリセルＭＣの“０”データが、後からライトバックする第２のメモリセルＭＣの“０”データ書き込みにより、“１”データに書き変わってしまう恐れを、回避することができる。
【０１０３】
〔第２実施形態〕
上述した第１実施形態においては、選択セルと隣接セルの双方に“０”データを書き込むステップ（図７のステップ２）と、選択セルにのみデータを書き込むステップ（図７のステップ３）とを、異なるタイミングで実行していたが、本実施形態においては、この２つのステップを同時に行うようにしたものである。なお、本実施形態においても、上述した第１実施形態と同様に、“１”ディスターブの影響は小さいか、又は、何らかの方法で回避できているものとする。
【０１０４】
図１１は、本実施形態に係る半導体記憶装置のチップレイアウトを示すブロック図であり、図１２は、図１１におけるセンスユニット４００の回路構成と、その周辺の回路構成を示す図である。
【０１０５】
図３９に示したチップレイアウトと異なる部分のみを説明すると、本実施形態に係る半導体記憶装置では、図１１に示すように、メモリセルアレイ１００は、複数のセルアレイブロック４１０に分割されている。そして、このセルアレイブロック４１０毎に、１つのビット線セレクタ４２０と１つのセンスユニット４００とが設けられている。カラム方向に延びるビット線ＢＬは、このビット線セレクタ４２０に接続されている。
【０１０６】
本実施形態におけるメモリセルアレイ１００においては、ロウ方向に延びるワード線は、メインワード線ＭＷＬと、サブワード線ＳＷＬとの２段階構成されている。すなわち、メインワード線ＭＷＬは、複数のセルアレイブロック４１０にまたがって、ロウ方向に沿って設けられている。そして、これらの各メインワード線ＭＷＬは、メモリセルアレイ１００の左側に設けられたロウデコーダ４３０に接続されているとともに、各セルアレイブロック４１０毎に設けられているサブデコーダ４４０に接続されている。このサブデコーダ４４０には、各セルサブアレイ４１０内でロウ方向に延びるサブワード線ＳＷＬが接続されており、このサブワード線ＳＷＬに各メモリセルＭＣのゲート電極２４が接続されている。また、本実施形態においては、各セルサブアレイ４１０において、１本のメインワード線ＭＷＬに対して、一対のサブワード線ＳＷＬ、ＳＷＬが設けられている。
【０１０７】
また、このサブデコーダ４４０は、メモリセルアレイ１００の下側に設けられたプレデコーダ４５０に接続されている。したがって、サブデコーダ４４０は、プレデコーダ４５０からの信号と、メインワード線ＭＷＬからの信号とに基づいて、サブワード線ＳＷＬを選択して、駆動する。
【０１０８】
図１２に示すように、センスユニット４００は、センスアンプ３０２と、ラッチ回路Ｌ１、Ｌ２と、制御回路４５０とを備えて構成されている。本実施形態に係るセンスユニット４００では、制御回路４５０の構成が、上述した第１実施形態と異なる。
【０１０９】
すなわち、制御回路４５０は、ＮＯＲ回路ＮＲ３００と、Ｎ型のＭＩＳトランジスタＮ１、Ｎ２、Ｔ２とを備えて構成されている。ＭＩＳトランジスタＮ１のゲート端子には、Ｌ１ＯＮ信号が入力され、ＭＩＳトランジスタＮ２のゲート端子にはＬ２ＯＮ信号が入力され、ＭＩＳトランジスタＴ２のゲート端子には、Ｔ２ＥＮ信号が入力される。これらＬ１ＯＮ信号、Ｌ２ＯＮ信号、Ｔ２ＥＮ信号や、これ以外の制御信号は、上述したようにコントローラ１６０（図１１参照）で生成される。ラッチ回路Ｌ１、Ｌ２からの出力が入力されるＮＯＲ回路ＮＲ３００の出力であるＢＺ信号は、次に説明するように、プレデコーダ４５０に入力される。
【０１１０】
図１３は、プレデコーダ４５０と、ロウデコーダ４３０と、サブデコーダ４４０との構成を説明するブロック図であり、図１４は、偶奇セレクタ４６０の構成を説明する回路図であり、図１５は、サブデコードユニット４７０の構成を説明するブロック図である。
【０１１１】
図１３に示すように、本実施形態に係るプレデコーダ４５０は、１つのメインプレデコーダ３３０と、各サブデコーダ４４０毎に設けられた偶奇セレクタ４６０とを備えて構成されている。メインプレデコーダ３３０には、上述した第１実施形態と同様に、ロウアドレス信号のうち最下位ビットＡｎを除いた、Ａ１、Ａ２、…、Ａｎ−１が入力されており、このロウアドレス信号に基づいて、ＰＲＥＤＥＣｓ信号を出力する。
【０１１２】
このＰＲＥＤＥＣｓ信号は、ロウデコーダ４３０における各ロウデコーダユニット３４０に入力されている。このロウデコーダユニット３４０は、各メインワード線ＭＷＬ毎に設けられており、その構成は上述した第１実施形態における図５と同様である。すなわち、ＰＲＥＤＥＣｓ信号に基づいて、１本のメインワード線ＭＷＬが選択される。
【０１１３】
偶奇セレクタ４６０には、ＢＺ信号とＡＤＪ信号が入力される。図１４に示すように、本実施形態に係る偶奇セレクタ４６０は、ＰＡＩＲ信号の代わりにＢＺ信号がＮＯＲ回路ＮＲ３２０、ＮＲ３２２に入力されること以外は、上述した第１実施形態の偶奇セレクタ３３２と同様の構成である。この偶奇セレクタ４６０からの出力であるＥＳＥＬ信号とＯＳＥＬ信号とは、サブデコーダ４４０における各サブデコードユニット４７０に入力される。
【０１１４】
図１５に示すように、サブデコードユニット４７０は、ＡＮＤ回路ＡＮ４００、ＡＮ４０２と、ワード線ドライバ４８０、４８２とを備えて構成されている。ＡＮＤ回路ＡＮ４００には、ＯＳＥＬ信号とメインワード線ＭＷＬからの信号とが入力され、ＡＮＤ回路ＡＮ４０２には、ＥＳＥＬ信号とメインワード線ＭＷＬからの信号とが入力される。ＡＮＤ回路ＡＮ４００の出力は、ワード線ドライバ４８０に入力され、このワード線ドライバ４８０が偶数番目のサブワード線ＳＷＬｊを駆動する。一方、ＡＮＤ回路ＡＮ４０２の出力は、ワード線ドライバ４８２に入力され、このワード線ドライバ４８２が奇数番目のサブワード線ＳＷＬｊ＋１を駆動する。
【０１１５】
すなわち、メインワード線ＭＷＬがハイレベルであり、且つ、ＯＳＥＬ信号がハイレベルである場合には、偶数番目のＳＷＬｊがハイレベルになる。メインワード線ＭＷＬがハイレベルであり、且つ、ＥＳＥＬ信号がハイレベルである場合には、奇数番目のＳＷＬｊ＋１がハイレベルになる。メインワード線ＭＷＬがハイレベルであり、且つ、ＯＳＥＬ信号とＥＳＥＬ信号が共にハイレベルである場合には、双方のサブワード線ＳＷＬｊ、ＳＷＬｊ＋１がハイレベルになる。
【０１１６】
次に、書き込み動作時の動作波形、及び、リフレッシュ動作時の動作波形について説明する。なお、読み出し動作時の動作波形は、上述した第１実施形態と同様であるので、ここでは詳しい説明は省略する。
【０１１７】
図１６は、書き込み動作時の動作波形を説明する図であり、図１７は、この書き込み動作におけるステップ２のラッチデータとＢＺ信号とビット線電圧との関係を表にして示す図である。
【０１１８】
これらの図から分かるように、書き込み動作は、ステップ１及びステップ２の２つのステップから構成されている。ステップ１では、上述した第１実施形態と同様に、隣接セルの読み出しを行い、ラッチ回路Ｌ２に格納するとともに、書き込みデータをラッチ回路Ｌ１に格納する。ステップ２では、ラッチ回路Ｌ１、Ｌ２のデータがともに“０”である場合には、選択セルと隣接セルの双方のサブワード線ＳＷＬが選択されて、選択セルと隣接セルの双方に“０”データが書き込まれ、それ以外の場合には、選択セルのサブワード線ＳＷＬが選択されて、選択セルにラッチ回路Ｌ１のデータが書き込まれる。
【０１１９】
書き込み動作においては、これらの動作は、この半導体記憶装置に設けられているセンスユニット３００のそれぞれで並列に行われる。このため、１回の書き込み動作で複数のメモリセルＭＣ（センスユニット４００と同じ数のメモリセルＭＣ）に対して、データの書き込みをすることができる。
【０１２０】
ステップ１の動作波形は上述した第１実施形態と同様であるので、ステップ２について詳しく説明する。ステップ２では、Ｌ１ＯＮ信号がハイレベルであるので、ＭＩＳトランジスタＮ１がオンになり、Ｔ２ＥＮ信号がハイレベルであるので、ＭＩＳトランジスタＴ２がオンになる。このため、ラッチ回路Ｌ１のデータが、ビット線ＢＬに供給される。すなわち、ラッチ回路Ｌ１が“０”データをラッチしている場合には、−１Ｖがビット線ＢＬに供給され、ラッチ回路Ｌ１が“１”データをラッチしいる場合には、１．５Ｖがビット線ＢＬに供給される。
【０１２１】
ラッチ回路１が“０”データをラッチしており、且つ、ラッチ回路Ｌ２が“０”データをラッチしている場合には、ＢＺ信号がハイレベルになる。このため、偶奇セレクタ４６０からのＥＳＥＬ信号とＯＳＥＬ信号とがともにハイレベルになり、選択セルが接続されている選択ワード線ＷＬと隣接セルが接続されている隣接ワード線ＷＬとがともに、１．５Ｖになる。このため、ラッチ回路Ｌ１がラッチしている“０”データが、選択セルと隣接セルの双方に書き込まれる。
【０１２２】
一方、ラッチ回路Ｌ１とラッチ回路Ｌ２の少なくとも一方が“１”データを保持している場合には、ＢＺ信号がローレベルになる。また、ＡＤＪ信号もローレベルである。このため、ロウアドレス信号のＡｎの値に基づいて、ＥＳＥＬ信号又はＯＳＥＬ信号がハイレベルになり、選択セルが接続されている選択ワード線ＷＬが１．５Ｖになる。一方、隣接セルが接続されている隣接ワード線ＷＬは、ローレベルのままである。このため、選択セルにのみ、ラッチ回路Ｌ１がラッチしているデータが書き込まれる。
【０１２３】
図１８は、リフレッシュ動作時の動作波形を説明する図であり、図１９は、このリフレッシュ動作におけるステップ３及びステップ４のビット線電圧と、ラッチデータとの関係を表にして示す図である。本実施形態においては、このリフレッシュ動作は、ビット線コンタクト２１を挟んだ２本のワード線ＷＬ単位で行う。すなわち、リフレッシュ動作は、ロウデコーダユニット３４０の単位で行う。
【０１２４】
これらの図から分かるように、リフレッシュ動作は、ステップ１〜ステップ４の４つのステップから構成されている。ステップ１では、一対のワード線ＷＬ、ＷＬの一方のワード線ＷＬである第２ワード線ＷＬを駆動して、第２のメモリセルＭＣのデータ読み出しを行い、ラッチ回路Ｌ２に格納する。ステップ２では、一対のワード線ＷＬ、ＷＬのもう一方のワード線ＷＬである第１ワード線ＷＬを駆動して、第１のメモリセルＭＣのデータ読み出しを行い、ラッチ回路Ｌ１に格納する。ステップ３では、ラッチ回路Ｌ１、Ｌ２の双方に“０”データが格納されている場合には、第１のメモリセルＭＣと第２のメモリセルＭＣの双方に“０”データを書き込み、ラッチ回路Ｌ１、Ｌ２の少なくとも一方に“１”データが格納されている場合には、ラッチ回路Ｌ１のデータを、第１のメモリセルＭＣに書き込む。ステップ４では、ラッチ回路Ｌ１、Ｌ２の双方に“０”データが格納されている場合には、第１のメモリセルＭＣと第２のメモリセルＭＣの双方にもう一度“０”データを書き込み、ラッチ回路Ｌ１、Ｌ２の少なくとも一方に“１”データが格納されている場合には、ラッチ回路Ｌ２のデータを、第２のメモリセルＭＣに書き込む。
【０１２５】
すなわち、ラッチ回路Ｌ１、Ｌ２の少なくとも一方に“１”データが格納されている場合には、ステップＳ３で第１のメモリセルＭＣにライトバックし、ステップＳ４で第２のメモリセルＭＣにライトバックする。一方、ラッチ回路Ｌ１、Ｌ２の双方に“０”データが格納されている場合には、ステップ３とステップ４の双方で、“０”データを第１のメモリセルＭＣと第２のメモリセルＭＣとにライトバックしてしまう。ここで、第１のメモリセルＭＣとは、コントローラ１６０が生成するリフレッシュアドレス信号により特定されるメモリセルＭＣであり、第２のメモリセルＭＣとは、第１のメモリセルＭＣとビット線ＢＬを共有し、且つ、第１のメモリセルＭＣと隣接する位置にあるメモリセルＭＣである。
【０１２６】
また、書き込み動作と同様に、リフレッシュ動作においても、これらの動作は、この半導体記憶装置に設けられているセンスユニット４００のそれぞれで並列に行われる。このため、１回のリフレッシュ動作で複数のメモリセルＭＣに対して、リフレッシュをすることができる。具体的には、図１８に示した１回のリフレッシュ動作で、センスユニット４００の数の２倍の数のメモリセルＭＣを、リフレッシュすることができる。
【０１２７】
より詳しく説明すると、ステップ１では、ＡＤＪ信号がハイレベルであるので、ロウアドレス信号Ａ１、Ａ２、…Ａｎ−１で特定されるロウデコーダユニット３４０により選択される一対のワード線ＷＬ、ＷＬのうちの他方のワード線（第２ワード線）ＷＬが選択され、１．５Ｖになる。
【０１２８】
また、Ｌ２ＯＮ信号がハイレベルであるので、ＭＩＳトランジスタＮ２がオンになる。そして、ＬＴＣ２信号がハイレベルであるので、ラッチ回路Ｌ２がデータ取り込み状態になり、ＳＡＥＮ信号によりセンスアンプ３０２が活性化されるので、第２のメモリセルＭＣから読み出された電流は、センスアンプ３０２でセンスされて、読み出しデータとして、ラッチ回路Ｌ２に格納される。
【０１２９】
これとは逆に、ステップ２では、ＡＤＪ信号がローレベルであるので、ロウアドレス信号Ａ１、Ａ２、…Ａｎ−１で特定されるロウデコーダユニット３４０により選択される一対のワード線ＷＬ、ＷＬのうちの一方のワード線（第１ワード線）ＷＬが選択され、１．５Ｖになる。
【０１３０】
また、Ｌ１ＯＮ信号がハイレベルであるので、ＭＩＳトランジスタＮ１がオンになる。そして、ＬＴＣ１信号がハイレベルであるので、ラッチ回路Ｌ１がデータ取り込み状態になり、ＳＡＥＮ信号によりセンスアンプ３０２が活性化されるので、第１のメモリセルＭＣから読み出された電流は、センスアンプ３０２でセンスされて、読み出しデータとして、ラッチ回路Ｌ１に格納される。
【０１３１】
ステップ３では、Ｔ２ＥＮ信号がハイレベルになるので、ＭＩＳトランジスタＴ２がオンになり、Ｌ１ＯＮ信号もハイレベルであるので、ＭＩＳトランジスタＮ１もオンである。このため、ラッチ回路Ｌ１のデータが、ビット線ＢＬに供給される。つまり、ラッチ回路Ｌ１が“０”データをラッチしている場合には、−１Ｖがビット線ＢＬに供給され、ラッチ回路Ｌ１が“１”データをラッチしている場合には、１．５Ｖがビット線ＢＬに供給される。
【０１３２】
そして、ラッチ回路Ｌ１、Ｌ２の少なくとも一方に“１”データが格納されている場合には、ＢＺ信号はローレベルになり、ＡＤＪ信号がローレベルであるので、ＯＳＥＬ信号がハイレベルになる。このため、リフレッシュアドレス信号のうちのロウアドレス信号Ａ１、Ａ２、…、Ａｎにより選択されるワード線（第１ワード線）ＷＬが１．５Ｖになる。このため、ラッチ回路Ｌ１のデータが、第１のメモリセルＭＣにライトバックされる。
【０１３３】
一方、ラッチ回路Ｌ１、Ｌ２の双方に“０”データが格納されている場合には、ＢＺ信号がハイレベルになるので、ＥＳＥＬ信号とＯＳＥＬ信号がハイレベルになる。このため、リフレッシュアドレス信号のうちのロウアドレス信号Ａ１、Ａ２、…Ａｎ−１で特定される一対のワード線ＷＬ、ＷＬがともに１．５Ｖになる。したがって、ラッチ回路Ｌ１のデータ（つまり、“０”データ）が、第１のメモリセルＭＣと第２のメモリセルＭＣの双方に、書き込まれる。
【０１３４】
ステップ３では、Ｔ２ＥＮ信号がハイレベルであるので、ＭＩＳトランジスタＴ２がオンになり、Ｌ２ＯＮ信号がハイレベルになるので、ＭＩＳトランジスタＮ２もオンである。このため、ラッチ回路Ｌ２のデータが、ビット線ＢＬに供給される。
【０１３５】
そして、ラッチ回路Ｌ１、Ｌ２の少なくとも一方に“１”データが格納されている場合には、ＢＺ信号はローレベルになり、ＡＤＪ信号がハイレベルであるので、ＥＳＥＬ信号がハイレベルになる。このため、リフレッシュアドレス信号のうちのロウアドレス信号Ａ１、Ａ２、…、Ａｎ−１で特定されるロウデコーダユニット３４０の他方のワード線（第２ワード線）ＷＬが１．５Ｖになる。このため、ラッチ回路Ｌ２のデータが、第２のメモリセルＭＣにライトバックされる。
【０１３６】
一方、ラッチ回路Ｌ１、Ｌ２の双方に“０”データが格納されている場合には、ＢＺ信号がハイレベルになるので、ＥＳＥＬ信号とＯＳＥＬ信号がハイレベルになる。このため、リフレッシュアドレス信号のうちのロウアドレス信号Ａ１、Ａ２、…Ａｎ−１で特定される一対のワード線ＷＬ、ＷＬがともに１．５Ｖになる。したがって、ラッチ回路Ｌ１のデータ（つまり、“０”データ）が、第１のメモリセルＭＣと第２のメモリセルＭＣの双方に、再び書き込まれる。このように、本実施形態においては、選択セルと隣接セルに“０”データが２回書き込まれるが、特に問題は生じない。
【０１３７】
以上のように、本実施形態に係る半導体記憶装置によれば、上述した第１実施形態と同様に、“０”ディスターブが発生しないようにすることができ、このため、メモリセルＭＣのデータが破壊されてしまうのを回避することができる。すなわち、図４４に示すように、選択セルに“０”データを書き込む際に、この選択セルとビット線コンタクト２１を共有する隣接セルが“０”データを保持している場合には、選択セルと隣接セルの双方に“０”データを書き込むこととした。このため、隣接セルが“０”ディスターブにより、“０”データから“１”データに書き変わってしまうのを、回避することができる。
【０１３８】
同様に、リフレッシュ動作の際にも、選択セルに相当する第１のメモリセルＭＣと、隣接セルに相当する第２のメモリセルＭＣの双方が、“０”データを保持している場合には、ステップＳ３及びステップＳ４で、これら第１のメモリセルＭＣと第２のメモリセルＭＣに同時に“０”データのライトバックをすることとした。このため、リフレッシュ動作においても、“０”ディスターブが発生しないようにすることができる。例えば、先にライトバックした第１のメモリセルＭＣの“０”データが、後からライトバックする第２のメモリセルＭＣの“０”データ書き込みにより、“１”データに書き変わってしまう恐れを、回避することができる。
【０１３９】
さらに、本実施形態によれば、セルアレイブロック４１０毎にサブデコーダ４４０を設ける必要があるが、センスユニット４００の構成を、第１実施形態より簡単にすることができる。また、図１６乃至図１９からわかるように、本実施形態に係る書き込み動作及びリフレッシュ動作は、第１実施形態の書き込み動作及びリフレッシュ動作よりステップ数が少なくなるので、書き込み動作に要する時間及びリフレッシュ動作に要する時間を、短くすることができる。
【０１４０】
〔第３実施形態〕
本発明の第３実施形態では、“０”ディスターブの発生回数が２回以内であれば、隣接セルのデータ破壊は生じないことを前提とする。１回の“０”ディスターブによる選択セルから隣接セルへのホールの注入量は、それほど多くないと考えられるので、この前提を満たすことは可能である。そして、読み出し動作とリフレッシュ動作は、従来技術と同様に行う。書き込み動作においては、選択セルに書き込み動作をするとともに、隣接セルにはリフレッシュ動作をする。これにより、隣接セルのデータが“０”ディスターブにより、破壊されてしまうのを回避したものである。なお、本実施形態にいても、上述した第１実施形態と同様に、“１”ディスターブの影響は小さいか、又は、何らかの方法で回避できているものとする。
【０１４１】
本実施形態に係る半導体記憶装置のチップレイアウトは、従来技術と同じ図３９の構成である。センスユニット１３０の構成は、図４０と同様である。ロウデコーダ３２０とプレデコーダ３２２の構成は、第１実施形態における図３と同様である。ロウデコーダ３２０内に設けられている各ロウデコーダユニット３４０の構成は、第１実施形態における図５と同様である。但し、偶奇セレクタ３２２の構成は、上述した第１実施形態と異なり、図２０に示す偶奇セレクタ５００のようになる。
【０１４２】
すなわち、図２０に示すように、本実施形態に係る偶奇セレクタ５００は、第１反転回路５１０と、第２反転回路５２０とを備えて構成されている。第１反転回路５１０は、インバータＩＮ５００、ＩＮ５０２、ＩＮ５０４を備えて構成されており、第２反転回路は、インバータＩＮ５１０を備えて構成されている。この図２０から分かるように、第１反転回路５１０の構成は、第１実施形態における反転回路３５０の構成と同様である。
【０１４３】
第２反転回路５２０は、第１反転回路５１０の出力をそのままＥＳＥＬ信号として出力するとともに、第１反転回路５１０の出力を反転して、ＯＳＥＬ信号として出力する。
【０１４４】
具体的には、ＡＤＪ信号がローレベルであれば、アドレス信号の最下位ビットＡｎが“０”の場合、ＯＳＥＬ信号がハイレベルになり、図５のワード線ドライバ３６０が駆動する。最下位ビットＡｎが“１”の場合、ＥＳＥＬ信号がハイレベルになり、図５のワード線ドライバ３６２が駆動する。つまり、選択セルが接続しているワード線（選択ワード線）ＷＬが駆動される。
【０１４５】
一方、ＡＤＪ信号がハイレベルであれば、アドレス信号の最下位ビットＡｎが“０”の場合、ＥＳＥＬ信号がハイレベルになり、図５のワード線ドライバ３６２が駆動する。最下位ビットＡｎが“１”の場合、ＯＳＥＬ信号がハイレベルになり、図５のワード線ドライバ３６０が駆動する。つまり、ＡＤＪ信号をハイレベルにすることにより、隣接セルが接続されているワード線（隣接ワード線）ＷＬを駆動することができる。ここで、隣接セルとは、第１実施形態及び第２実施形態と同様に、選択セルとビット線ＢＬを共有し且つ選択セルと隣接する位置にあるメモリセルＭＣを意味している。換言すれば、選択セルとビット線コンタクト２１を共有しているメモリセルＭＣを意味している。
【０１４６】
上述したように、本実施形態においては、読み出し動作と、リフレッシュ動作は、従来技術と同様に行う。すなわち、読み出し動作は、図４１に示した動作波形に基づいて行い、リフレッシュ動作は図４３に示した動作波形に基づいて行う。リフレッシュ動作においては、“０”データをライトバックする際に、“０”ディスターブが生じる可能性がある。しかし、リフレッシュ動作で隣接セルが“０”ディスターブを受ける回数は、１回であり、データ破壊には至らないと考える。
【０１４７】
図２１は、本実施形態に係る書き込み動作時の動作波形を説明する図である。この図２１から分かるように、書き込み動作は、ステップ１〜ステップ４の４つのステップから構成されている。ステップ１では、書き込むべきデータを、図４０におけるラッチ回路２０２に格納する。ステップ２では、ラッチ回路２０２に格納されているデータを、選択セルに書き込む。ステップ３では、隣接セルのデータを、ラッチ回路２０２に格納する。ステップ４では、ラッチ回路２０２に格納されているデータを、隣接セルにライトバックする。これらのことから分かるように、本実施形態においては、書き込むべきデータの内容にかかわらず、また、隣接セルが保持しているデータの内容に拘わらず、ステップＳ３及びステップＳ４において、隣接セルのリフレッシュを行う。
【０１４８】
より詳しく説明すると、ステップ１では、ＷＣＳＬ信号がハイレベルになるので、図４０のＭＩＳトランジスタＴｒ２１０がオンになり、ＳＡＯＮ信号がハイレベルになるので、ＭＩＳトランジスタＴｒ２００がオンになる。また、ＬＴＣ信号がハイレベルになるので、書き込むべきデータが、ラッチ回路２０２に取り込まれる。
【０１４９】
ステップ２では、ＳＡＯＮ信号がハイレベルであるので、ラッチ回路２０２に格納されているデータが、ビット線ＢＬに供給される。すなわち、ラッチ回路２０２が“０”データをラッチしている場合には、−１Ｖがビット線ＢＬに供給され、ラッチ回路２０２が“１”データをラッチしている場合には、１．５Ｖがビット線ＢＬに供給される。
【０１５０】
また、ＡＤＪ信号がローレベルであるので、アドレス信号Ａ１、Ａ２、…Ａｎで特定されるワード線（選択ワード線）ＷＬが１．５Ｖになる。このため、ラッチ回路２０２に格納されているデータが、選択セルに書き込まれる。
【０１５１】
ステップ３では、ＡＤＪ信号がハイレベルであるので、アドレス信号Ａ１、Ａ２、…、Ａｎ−１で特定されるロウデコーダユニット３４０に接続されている一対のワード線ＷＬ、ＷＬのうち、ステップ２で選択されなかった方のワード線（隣接ワード線）ＷＬが選択され、１．５Ｖになる。また、ＳＡＥＮ信号がハイレベルであるので、センスアンプ２００が活性化され、隣接セルから読み出された電流は、センスアンプ２００でセンスされて、読み出しデータとして、ラッチ回路２０２に格納される。
【０１５２】
ステップ４では、ＳＡＥＮ信号がハイレベルになるので、ＭＩＳトランジスタＴｒ２００がオンになり、ラッチ回路２０２に格納されているデータが、ビット線ＢＬに供給される。すなわち、ラッチ回路２０２が“０”データをラッチしている場合には、−１Ｖがビット線ＢＬに供給され、ラッチ回路２０２が“１”データをラッチしている場合には、１．５Ｖがビット線ＢＬに供給される。また、ＡＤＪ信号がハイレベルのままであるので、隣接ワード線ＷＬが１．５Ｖを維持しており、このため、ビット線ＢＬのデータが、隣接セルにライトバックされる。
【０１５３】
以上のように、本実施形態に係る半導体記憶装置によれば、“０”ディスターブにより隣接セルのデータが破壊されてしまうのを回避することができるとともに、センスユニット１３０の構成を従来と同様にすることができる。すなわち、センスユニット１３０のラッチ回路２０２を１つにすることができる。
【０１５４】
より具体的には、本実施形態においては、隣接セルが“０”データを保持しており、選択セルに“０”データを書き込む場合には、この書き込み動作のステップＳ４で、選択セルは“０”ディスターブの影響を受ける。しかし、書き込み動作における“０”ディスターブは１回であるので、選択セルに書き込んだ“０”データが、破壊されることはないと考えられる。
【０１５５】
累積の“０”ディスターブの回数が最も多くなる状況は、書き込み動作において１回の“０”ディスターブを受け、さらにリフレッシュ動作により“０”ディスターブを受ける場合である。しかし、この場合でも、“０”ディスターブは全部で２回であるので、メモリセルＭＣのデータが破壊されるには至らないと考えられる。
【０１５６】
なお、本実施形態では、“０”ディスターブは発生するが、“１”ディスターブは発生しないような半導体記憶装置を想定したが、これとは逆の半導体記憶装置にも本実施形態を適用できる。すなわち、“１”ディスターブは発生するが、“０”ディスターブは発生しない半導体記憶装置にも、本実施形態を適用することができる。この場合、図５に示したロウデコーダユニット３４０を、図２２に示すロウデコーダユニット５４０に置き換えればよい。すなわち、データを書き込むべきメモリセルＭＣである「選択セル」と、この選択セルとソース線ＳＬを共有し且つ選択セルと隣接する位置にあるメモリセルである「隣接セル」とを、１つのロウデコーダユニット５４０に接続するようにすればよい。
【０１５７】
〔第４実施形態〕
上述した第１乃至第３実施形態では、“０”ディスターブによりメモリセルＭＣのデータが破壊されるのを回避することを目的としたが、本発明の第４実施形態は、“１”ディスターブによりメモリセルＭＣのデータが破壊されるのを回避することを目的とする。“０”ディスターブの影響は、小さいか、又は、何らかの方法で回避できているものとする。
【０１５８】
図４５で述べたように、“１”ディスターブは、「選択セル」と、この選択セルとソース線ＳＬを共有し且つ選択セルと隣接する位置にあるメモリセルＭＣである「隣接セル」との間で発生する。また、先に述べたように、“１”ディスターブは、隣接セルが“０”データを保持している場合に発生する。そこで、本実施形態においては、書き込み動作において、まず、隣接セルのデータを読み出してから、選択セルにデータの書き込みを行う。次に、隣接セルが“０”データを保持していた場合にのみ、隣接セルに“０”データの書き込みを行う。このようにすることにより、“１”ディスターブが発生しないようにし、隣接セルのデータが、“１”ディスターブにより破壊されてしまうのを回避するものである。
【０１５９】
本実施形態に係る半導体記憶装置のチップレイアウトは、従来技術と同じ図３９の構成である。但し、図３９におけるセンスユニット１３０の代わりに、図２３に示すセンスユニット６００が設けられている。
【０１６０】
この図２３に示すように、本実施形態に係るセンスユニット６００は、２つのラッチ回路Ｌ１、Ｌ２と、センスアンプ３０２と、制御回路６１０とを備えて構成されている。この図２３から分かるように、このセンスユニット６００においては、制御回路６１０の回路構成が、上述した第１実施形態で示した図２のセンスユニット３００の回路構成と異なる。
【０１６１】
すなわち、制御回路６１０は、Ｎ型のＭＩＳトランジスタＮ１〜Ｎ６を備えて構成されている。ＭＩＳトランジスタＮ１のゲート電極には、Ｌ１ＯＮ信号が入力されており、ＭＩＳトランジスタＮ２のゲート電極には、Ｌ２ＯＮ信号が入力されており、ＭＩＳトランジスタＮ３のゲート電極には、Ｓ１信号が入力されており、ＭＩＳトランジスタＮ４のゲート電極には、Ｓ２信号が入力されており、ＭＩＳトランジスタＮ５のゲート電極には、ラッチ回路Ｌ２におけるインバータＩＮ３０４の出力信号が入力されており、ＭＩＳトランジスタＮ６のゲート電極には、Ｓ３信号が入力されている。上述したように、Ｌ１ＯＮ信号、Ｌ２ＯＮ信号、Ｓ１信号、Ｓ２信号、Ｓ３信号、及び、その他の制御信号は、コントローラ１６０（図３９参照）が生成する。
【０１６２】
図２４は、本実施形態に係るロウデコーダ３２０とプレデコーダ３２２の構成を示すブロック図である。この図２４に示すように、本実施形態においては、ロウデコーダ３２０の構成が、上述した第１実施形態における図３と若干異なる。すなわち、本実施形態に係るロウデコーダ３２０は、複数のロウデコーダユニット６２０を備えている。各ロウデコーダユニット６２０は、一対のワード線ＷＬ、ＷＬが接続されている。但し、本実施形態においては、一対のワード線ＷＬ、ＷＬには、ソース線ＳＬを共有する一対のメモリセルＭＣ、ＭＣのゲート電極が接続されている。例えば、ワード線ＷＬ０に接続されているメモリセルＭＣと、ワード線ＷＬ１に接続されているメモリセルＭＣとは、ソース線ＳＬを共有しており、且つ、互いに隣接する位置にある。
【０１６３】
図２５は、本実施形態に係るロウデコーダユニット６２０の構成を示すブロック図である。この図２５に示すように、基本的構成は、上述した第１実施形態における図５のロウデコーダユニット３４０と同じであるが、ワード線ドライバ３６０、３６２に接続されているワード線ＷＬの組み合わせが第１実施形態と異なる。
【０１６４】
すなわち、ワード線ドライバ３６０には、ソース線ＳＬを共有する一対のメモリセルＭＣ、ＭＣのうちの一方のメモリセルＭＣのゲート電極に接続するワード線ＷＬｊが接続されている。ワード線ドライバ３６２には、ソース線ＳＬを共有する一対のメモリセルＭＣ、ＭＣのうちの他方のメモリセルＭＣのゲート電極に接続するワード線ＷＬｊ＋１が接続されている。無論、これらのワード線ＷＬｊ、ＷＬｊ＋１には、複数のメモリセルＭＣのゲート電極に接続している。
【０１６５】
次に、本実施形態に係る半導体記憶装置の書き込み動作時の動作波形、及び、リフレッシュ動作時の動作波形について説明する。なお、読み出し動作時の動作波形は、従来技術と同様であるので、詳しい説明は省略する。
【０１６６】
図２６は、本実施形態に係る半導体記憶装置の書き込み動作時の動作波形を説明する図であり、図２７は、この書き込み動作におけるステップＳ２及びステップＳ３のビット線電圧とラッチデータとの関係を表にして示す図である。
【０１６７】
これらの図から分かるように、書き込み動作は、ステップ１〜ステップ３の３つのステップから構成されている。ステップ１では、隣接セルの読み出しを行い、ラッチ回路Ｌ２に格納するとともに、書き込みデータをラッチ回路Ｌ１に格納する。ステップ２では、ラッチ回路Ｌ１のデータを、選択セルに書き込む。ステップ３では、ラッチ回路Ｌ２に格納されている隣接セルのデータが“０”データである場合にのみ、この“０”データを隣接セルに書き込む。また、ステップ２とステップ３との間には、リセット期間があり、全ビット線ＢＬが０Ｖにリセットされる。
【０１６８】
書き込み動作においては、これらの動作は、この半導体記憶装置に設けられているセンスユニット６００のそれぞれで並列に行われる。このため、１回の書き込み動作で複数のメモリセルＭＣ（センスユニット６００と同じ数のメモリセルＭＣ）に対して、データの書き込みをすることができる。
【０１６９】
より詳しく説明すると、ステップ１では、ＷＣＳＬ信号とＬＴＣ１信号がハイレベルになり、書き込みデータがラッチ回路Ｌ１に格納される。また、ＡＤＪ信号がハイレベルであり、ＰＡＩＲ信号がステップ１からステップ３を通じてローレベルであるので、ロウアドレス信号Ａ１、Ａ２、…、Ａｎで選択されるワード線（選択ワード線）ＷＬに接続された選択セルとソース線ＳＬを共有する隣接セルのワード線（隣接ワード線）ＷＬが選択され、１．５Ｖになる。
【０１７０】
また、Ｌ２ＯＮ信号がハイレベルであるので、ＭＩＳトランジスタＮ２がオンになる。そして、ＳＡＥＮ信号によりセンスアンプ３０２が活性化されるので、隣接セルから読み出された電流は、センスアンプ３０２でセンスされて、読み出しデータとして、ラッチ回路Ｌ２に格納される。
【０１７１】
ステップ２では、ＡＤＪ信号がローレベルになり、ＰＡＩＲ信号もローレベルであるので、ロウアドレス信号Ａ１、Ａ２、…Ａｎで特定されるワード線ＷＬのみが選択され、１．５Ｖになる。また、Ｌ１ＯＮ信号がハイレベルであるので、ＭＩＳトランジスタＮ１がオンになり、Ｓ２信号がハイレベルであるのでＭＩＳトランジスタＮ４がオンになる。このため、ラッチ回路Ｌ１に格納されているデータが、ビット線ＢＬに供給される。すなわち、ラッチ回路Ｌ１が“０”データをラッチしている場合には、−１Ｖがビット線ＢＬに供給され、ラッチ回路Ｌ１が“１”データをラッチしている場合には、１．５Ｖがビット線ＢＬに供給される。このため、選択セルにラッチ回路Ｌ１に格納されているデータが書き込まれる。
【０１７２】
ステップＳ２に続くリセット期間では、ＢＬＲＳＴ信号がハイレベルになる。このため、ＭＩＳトランジスタＴｒ２０２がオンになり、各ビット線ＢＬが０Ｖにリセットされる。
【０１７３】
ステップＳ３では、ＡＤＪ信号がハイレベルになり、ＰＡＩＲ信号もローレベルであるので、隣接セルの接続されたワード線（隣接ワード線）ＷＬのみが選択され、１．５Ｖになる。また、Ｓ３信号がハイレベルになるので、ＭＩＳトランジスタＮ６がオンになる。そして、ラッチ回路Ｌ２が“１”データをラッチしてる場合には、ラッチ回路Ｌ２のインバータＩＮ３０４の出力信号がローレベルになり、ＭＩＳトランジスタＮ５がオフになる。このため、ビット線ＢＬがフローティング状態になり、隣接セルに書き込みは行われない。
【０１７４】
これに対して、ラッチ回路Ｌ２が“０”データをラッチしている場合には、ラッチ回路Ｌ２のインバータＩＮ３０４の出力信号がハイレベルになり、ＭＩＳトランジスタＮ５がオンになる。このため、ビット線ＢＬが−１Ｖになり、隣接セルに“０”データが書き込まれる。
【０１７５】
このように隣接セルが“０”データを保持していた場合にのみリフレッシュ動作をするのは、次のような理由によるものである。すなわち、（１）隣接セルが“１”データを保持している場合には、ステップ２で選択セルに書き込みを行ったとしても“１”ディスターブの影響は受けない。（２）ステップ３で隣接セルに“１”データをリライトしてしまうと、ステップＳ２で選択セルに“０”データを書き込んでいた場合に、“１”ディスターブの影響を受けてしまう。このような２つの理由により、隣接セルが“０”データを保持していた場合にのみ隣接セルのリフレッシュ動作をすることとしているのである。
【０１７６】
図２８は、リフレッシュ動作時の動作波形を説明する図であり、図２９は、このリフレッシュ動作におけるステップ３、ステップ４及びステップ５のビット線電圧と、ラッチデータとの関係を表にして示す図である。本実施形態においては、このリフレッシュ動作は、ソース線ＳＬを挟んだ２本のワード線ＷＬ単位で行う。すなわち、リフレッシュ動作は、ロウデコーダユニット６２０の単位で行う。
【０１７７】
これらの図から分かるように、リフレッシュ動作は、ステップ１〜ステップ５の５つのステップから構成されている。ステップ１では、一対のワード線ＷＬ、ＷＬの一方のワード線（第１ワード線）ＷＬを駆動することにより、第１のメモリセルＭＣのデータ読み出しを行い、ラッチ回路Ｌ１に格納する。ステップ２では、一対のワード線ＷＬ、ＷＬのもう一方のワード線（第２ワード線）ＷＬを駆動して、第２のメモリセルＭＣのデータ読み出しを行い、ラッチ回路Ｌ２に格納する。ステップ３では、第１のメモリセルＭＣと第２のメモリセルＭＣの双方に、“１”データを書き込む。ステップ４では、ラッチ回路Ｌ１に格納されているデータを、第１のメモリセルＭＣにライトバックする。ステップ５では、ラッチ回路Ｌ２が“０”データをラッチしている場合のみ、“０”データを隣接セルに書き込む。
【０１７８】
すなわち、“１”ディスターブは、“０”データを保持しているメモリセルＭＣの隣接セルに、“１”データを書き込む場合に発生する。このため、本実施形態においては、ステップ３で第１のメモリセルＭＣと第２のメモリセルＭＣの双方に“１”データを書き込んでしまった後に、“１”ディスターブが発生しないような条件で、必要に応じて、ステップＳ４及びステップＳ５で、第１のメモリセルＭＣと第２のメモリセルＭＣに“０”データをライトバックするようにしたのである。ここで、第１のメモリセルＭＣとは、コントローラ１６０が生成するリフレッシュアドレス信号により特定されるメモリセルＭＣであり、第２のメモリセルＭＣとは、第１のメモリセルＭＣとソース線ＳＬを共有し、且つ、第１のメモリセルＭＣと隣接する位置にあるメモリセルＭＣである。
【０１７９】
なお、ステップ４とステップ５の間のリセット期間は、ビット線ＢＬの電圧を０Ｖにリセットするために、設けられている。
【０１８０】
また、書き込み動作と同様に、リフレッシュ動作においても、これらの動作は、この半導体記憶装置に設けられているセンスユニット６００のそれぞれで並列に行われる。このため、１回のリフレッシュ動作で複数のメモリセルＭＣに対して、リフレッシュをすることができる。具体的には、図２８に示した１回のリフレッシュ動作で、センスユニット６００の数の２倍の数のメモリセルＭＣを、リフレッシュすることができる。
【０１８１】
より詳しく説明すると、ステップ１では、ＡＤＪ信号がローレベルであり、ＰＡＩＲ信号がローレベルであるので、リフレッシュアドレス信号のうちのロウアドレス信号Ａ１、Ａ２、…Ａｎ−１で特定されるロウデコーダユニット６２０により選択される一対のワード線ＷＬ、ＷＬのうちの一方のワード線（第１ワード線）ＷＬが選択され、１．５Ｖになる。
【０１８２】
また、Ｌ１ＯＮ信号がハイであるので、ＭＩＳトランジスタＮ１がオンになる。そして、ＬＴＣ１信号がハイレベルであるので、ラッチ回路Ｌ１がデータ取り込み状態になり、ＳＡＥＮ信号によりセンスアンプ３０２が活性化されるので、第１のメモリセルＭＣから読み出された電流は、センスアンプ３０２でセンスされて、読み出しデータとして、ラッチ回路Ｌ１に格納される。
【０１８３】
これとは逆に、ステップ２では、ＡＤＪ信号がハイレベルであり、ＰＡＩＲ信号はローレベルであるので、リフレッシュアドレス信号のうちのロウアドレス信号Ａ１、Ａ２、…Ａｎ−１で特定されるロウデコーダユニット６２０により選択される一対のワード線ＷＬ、ＷＬのうちの他方のワード線（第２ワード線）ＷＬが選択され、１．５Ｖになる。
【０１８４】
また、Ｌ２ＯＮ信号がハイであるので、ＭＩＳトランジスタＮ２がオンになる。そして、ＬＴＣ２信号がハイレベルであるので、ラッチ回路Ｌ２がデータ取り込み状態になり、ＳＡＥＮ信号によりセンスアンプ３０２が活性化されるので、第２のメモリセルＭＣから読み出された電流は、センスアンプ３０２でセンスされて、読み出しデータとして、ラッチ回路Ｌ２に格納される。
【０１８５】
ステップ３では、Ｓ１信号がハイレベルになるので、ＭＩＳトランジスタＴｒＮ３がオンになる。このため、ビット線ＢＬに１．５Ｖが供給される。また、ＰＡＩＲ信号がハイレベルであるので、ロウアドレス信号Ａ１、Ａ２、…Ａｎ−１で特定されるロウデコーダユニット６２０により選択される一対のワード線ＷＬ、ＷＬの双方が、１．５Ｖになる。このため、第１のメモリセルＭＣと第２のメモリセルＭＣの双方に、“１”データが書き込まれる。
【０１８６】
ステップ４では、Ｌ１ＯＮ信号とＳ２信号がハイレベルになる。このため、ラッチ回路Ｌ１にラッチされているデータが、ビット線ＢＬに供給される。すなわち、ラッチ回路Ｌ１が“０”データをラッチしている場合には、−１Ｖがビット線ＢＬに供給され、ラッチ回路Ｌ１が“１”データをラッチしている場合には、１．５Ｖがビット線ＢＬに供給される。また、ＡＤＪ信号がローレベルであり、ＰＡＩＲ信号もローレベルであるので、ロウアドレス信号Ａ１、Ａ２、…Ａｎ−１で特定されるロウデコーダユニット６２０により選択される一対のワード線ＷＬ、ＷＬのうちの一方のワード線（第１ワード線）ＷＬが選択され、１．５Ｖになる。このため、第１のメモリセルＭＣに、ラッチ回路Ｌ１がラッチしているデータが書き込まれる。
【０１８７】
ステップ４に続くリセット期間では、ＢＬＲＳＴ信号がハイレベルになり、ＭＩＳトランジスタＴｒ２０２がオンになる。このため、すべてのビット線ＢＬの電圧が０Ｖにリセットされる。
【０１８８】
ステップ５では、ＡＤＪ信号がハイレベルになり、ＰＡＩＲ信号がローレベルであるので、ロウアドレス信号Ａ１、Ａ２、…Ａｎ−１で特定されるロウデコーダユニット６２０により選択される一対のワード線ＷＬ、ＷＬのうちの他方のワード線（第２ワード線）ＷＬが選択され、１．５Ｖになる。また、Ｓ３信号がハイレベルになるので、ＭＩＳトランジスタＮ６がオンになる。
【０１８９】
ラッチ回路Ｌ２が“０”データをラッチしている場合には、ラッチ回路Ｌ２のインバータＩＮ３０４の出力信号がハイレベルであるので、ＭＩＳトランジスタＮ５はオンになる。このため、ビット線ＢＬに−１Ｖ（つまり、“０”データ）が供給される。したがって、第２のメモリセルＭＣに“０”データが書き込まれる。
【０１９０】
一方、ラッチ回路Ｌ２が“１”データをラッチしている場合には、ラッチ回路Ｌ２のインバータＩＮ３０４の出力信号がローレベルであるので、ＭＩＳトランジスタＮ５はオフになる。このため、ビット線ＢＬはフローティング状態になる。したがって、第２のメモリセルＭＣに書き込みは行われない。すなわち、ステップ３で書き込まれた“１”データを、第２のメモリセルＭＣは維持することとなる。
【０１９１】
なお、本実施形態においては、ステップＳ４でラッチ回路Ｌ１が“１”データをラッチしている場合でも、第１のメモリセルＭＣに“１”データを積極的に書き込みに行くようにしたが、必ずしも“１”データを書き込む必要はなく、ステップ５のようにビット線ＢＬをフローティング状態にして、第１のメモリセルＭＣに既に書き込まれている“１”データを維持するようにしてもよい。
【０１９２】
以上のように、本実施形態に係る半導体記憶装置によれば、“１”ディスターブによりメモリセルＭＣのデータが破壊されてしまうのを回避することができる。すなわち、選択セルにデータを書き込んだ後に、この選択セルとソース線ＳＬを共有する隣接セルが“０”データを保持している場合にのみ、この隣接セルのリフレッシュを行うこととした。このため、選択セルにデータを書き込んだ際に、隣接セルのデータが“１”ディスターブの影響で“１”データに書き変わってしまっていても、“０”データを再び書き込むことにより“０”データに戻すことができる。このため、隣接セルが“１”ディスターブにより、“０”データから“１”データに書き変わったままになってしまうのを、回避することができる。
【０１９３】
同様に、リフレッシュ動作の際にも、選択セルに相当する第１のメモリセルＭＣと、隣接セルに相当する第２のメモリセルＭＣの双方に、一旦、“１”データを書き込んだ後に、第１のメモリセルＭＣが“０”データを保持しているメモリセルＭＣである場合には、第１のメモリセルＭＣに“０”データを書き込む動作を行い（ステップ４）、また、第２のメモリセルＭＣが“０”データを保持している場合には、第２のメモリセルＭＣに“０”データを書き込む動作を行うこととした（ステップ５）。このため、このため、リフレッシュ動作においても、“１”ディスターブにより、例えば、先にライトバックした第１のメモリセルＭＣの“０”データが、後からライトバックする第２のメモリセルＭＣの“１”データ書き込みにより、“１”データに書き変わってしまう恐れを、回避することができる。
【０１９４】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、各実施形態におけるＭＩＳトランジスタは、スイッチの一例であり、他の種類のスイッチを用いるようにしてもよい。また、読み出し動作時のステップ順序、書き込み動作時のステップ順序、及び、リフレッシュ動作時のステップ順序は、その動作に支障のない範囲内で任意に入れ替えることが可能である。さらに、上述した各実施形態で用いた各電圧の値は、単なる例示であり、これらの電圧の値に限られるものではない。
【０１９５】
また、上述した各実施形態においては、ＡＤＪ信号及び／ＡＤＪ信号とに基づいて、アドレス信号Ａ１、Ａ２、…Ａｎで特定される選択ワード線ＷＬ、又は、この選択ワード線ＷＬに隣接する位置にある隣接ワード線ＷＬを駆動することとしたので、必要に応じて、アドレス信号Ａ１、Ａ２、…、Ａｎが入力された場合に、このアドレス信号Ａ１、Ａ２、…、Ａｎで特定される選択ワード線ＷＬに隣接する隣接ワード線に接続されているメモリセルＭＣをアクセス（読み出し、書き込み、リフレッシュ）することができる。このため、上述した“０”ディスターブ、又は、“１”ディスターブによりメモリセルＭＣのデータ破壊を回避すること以外の目的でも、本発明に係るロウデコーダ３２０やプレデコーダ３２２等を用いることができる。
【０１９６】
また、上述したロウデコーダ３２０やプレデコーダ３２２等によれば、ＰＡＩＲ信号に基づいて、アドレス信号Ａ１、Ａ２、…Ａｎで特定される選択ワード線ＷＬ、及び、この選択ワード線ＷＬに隣接する位置にある隣接ワード線ＷＬの双方を駆動することができるので、上述した“０”ディスターブ、又は、“１”ディスターブによりメモリセルＭＣのデータ破壊を回避すること以外の目的でも、本発明に係るロウデコーダ３２０やプレデコーダ３２２等を用いることができる。
【０１９７】
【発明の効果】
以上説明したように、本発明に係る半導体記憶装置によれば、第１制御信号に基づいて、アドレス信号により特定されるワード線である選択ワード線、又は、前記選択ワード線に隣接するワード線である隣接ワード線を駆動することとしたので、必要に応じて、隣接ワード線に接続されているメモリセルにアクセスすることができる。
【図面の簡単な説明】
【図１】図１は、第１実施形態に係る半導体記憶装置の書き込み動作の処理内容を説明するためのフローチャートを示す図である。
【図２】図２は、第１実施形態に係るセンスユニットの回路構成と、その周辺の回路構成を示す図である。
【図３】図３は、第１実施形態に係るロウデコーダとプレデコーダの構成を示すブロック図である。
【図４】図４は、第１実施形態に係る偶奇セレクタの構成を説明する論理回路図である。
【図５】図５は、第１実施形態に係るロウデコーダユニットの構成を説明するブロック図である。
【図６】図６は、第１実施形態に係る半導体記憶装置における読み出し動作時の動作波形を示す図である。
【図７】図７は、第１実施形態に係る半導体記憶装置における書き込み動作時の動作波形を示す図である。
【図８】図８は、第１実施形態に係る半導体記憶装置の書き込み動作時における、ラッチ回路がラッチしているデータ内容と、ステップ２及びステップ３のビット線電圧とを表にまとめて示す図である。
【図９】図９は、第１実施形態に係る半導体記憶装置におけるリフレッシュ動作時の動作波形を示す図である。
【図１０】図１０は、第１実施形態に係る半導体記憶装置のリフレッシュ動作時における、ラッチ回路がラッチしているデータ内容と、ステップ３、ステップ４及びステップ５のビット線電圧とを表にまとめて示す図である。
【図１１】図１１は、第２実施形態に係る半導体記憶装置のチップレイアウトを示す図である。
【図１２】図１２は、第２実施形態に係るセンスユニットの回路構成と、その周辺の回路構成を示す図である。
【図１３】図１３は、第２実施形態に係るプレデコーダとロウデコーダとサブデコーダとの構成を説明するブロック図である。
【図１４】図１４は、第２実施形態に係る偶奇セレクタの構成を説明する論理回路図である。
【図１５】図１５は、第２実施形態に係るロウデコーダユニットの構成を説明するブロック図である。
【図１６】図１６は、第２実施形態に係る半導体記憶装置における書き込み動作時の動作波形を示す図である。
【図１７】図１７は、第２実施形態に係る半導体記憶装置の書き込み動作時における、ラッチ回路がラッチしているデータ内容と、ＢＺ信号の内容と、ステップ２のビット線電圧とを表にまとめて示す図である。
【図１８】図１８は、第２実施形態に係る半導体記憶装置におけるリフレッシュ動作時の動作波形を示す図である。
【図１９】図１９は、第２実施形態に係る半導体記憶装置のリフレッシュ動作時における、ラッチ回路がラッチしているデータ内容と、ＢＺ信号の内容と、ステップ３、及び、ステップ４のビット線電圧とを表にまとめて示す図である。
【図２０】図２０は、第３実施形態に係る偶奇セレクタの構成を説明する論理回路図である。
【図２１】図２１は、第３実施形態に係る半導体記憶装置における書き込み動作時の動作波形を示す図である。
【図２２】図２２は、第３実施形態に係る半導体記憶装置を変形した場合における、ロウデコーダユニットの構成を説明するブロック図である。
【図２３】図２３は、第４実施形態に係るセンスユニットの回路構成と、その周辺の回路構成を示す図である。
【図２４】図２４は、第４実施形態に係るプレデコーダとロウデコーダの構成を説明するブロック図である。
【図２５】図２５は、第４実施形態に係るロウデコーダユニットの構成を説明するブロック図である。
【図２６】図２６は、第４実施形態に係る半導体記憶装置における書き込み動作時の動作波形を示す図である。
【図２７】図２７は、第４実施形態に係る半導体記憶装置の書き込み動作時における、ラッチ回路がラッチしているデータ内容と、ステップ２及びステップ３のビット線電圧とを表にまとめて示す図である。
【図２８】図２８は、第４実施形態に係る半導体記憶装置におけるリフレッシュ動作時の動作波形を示す図である。
【図２９】図２９は、第４実施形態に係る半導体記憶装置のリフレッシュ動作時における、ラッチ回路がラッチしているデータ内容と、ステップ３、ステップ４及びステップ５のビット線電圧とを表にまとめて示す図である。
【図３０】図３０は、一般的なＦＢＣ構造のメモリセルアレイの平面図である。
【図３１】図３１は、図３０のメモリセルアレイにおけるＡ−Ａ’線断面図である。
【図３２】図３１は、図３０のメモリセルアレイにおけるＢ−Ｂ’線断面図である。
【図３３】図３１は、図３０のメモリセルアレイにおけるＣ−Ｃ’線断面図である。
【図３４】図３０のメモリセルアレイの等価回路を示す図である。
【図３５】ＦＢＣ構造のメモリセルに“１”データを書き込む場合の原理を説明する図である。
【図３６】ＦＢＣ構造のメモリセルに“０”データを書き込む場合の原理を説明する図である。
【図３７】ＦＢＣ構造のメモリセルのデータを読み出す場合の原理を説明する図である。
【図３８】メモリセルが“０”データを保持している場合と、メモリセルが“１”データを保持している場合に、メモリセルのドレインとソースの間に流れるセル電流と、ゲートとソースの間の電圧との関係を示すグラフである。
【図３９】図３０のメモリセルアレイを備えた半導体記憶装置のチップレイアウトを示す図である。
【図４０】図３０におけるセンスユニットの回路構成と、その周辺の回路構成を示す図である。
【図４１】図３０の半導体記憶装置における読み出し動作時の動作波形を示す図である。
【図４２】図３０の半導体記憶装置における書き込み動作時の動作波形を示す図である。
【図４３】図３０の半導体記憶装置におけるリフレッシュ動作時の動作波形を示す図である。
【図４４】データ書き込みを行うメモリセルである「選択セル」と、この選択セルとビット線を共有し且つ選択セルと隣接する位置にあるメモリセルである「隣接セル」との間で発生する“０”ディスターブの原理を説明する図。
【図４５】データ書き込みを行うメモリセルである「選択セル」と、この選択セルとソース線を共有し且つ選択セルと隣接する位置にあるメモリセルである「隣接セル」との間で発生する“１”ディスターブの原理を説明する図。
【符号の説明】
ＷＬ　ワード線
ＢＬ　ビット線
ＳＬ　ソース線
ＭＣ　メモリセル
１００　メモリセルアレイ
３００　センスユニット
３０２　センスアンプ
３０４　制御回路
Ｌ１、Ｌ２　ラッチ回路
３２０　ロウデコーダ
３２２　プレデコーダ
３３０　メインプレデコーダ
３３２　偶奇セレクタ
３４０　ロウデコーダユニット
Ａ１、Ａ２、…、Ａｎ　ロウアドレス信号の各ビット
３５０　デコーダ
３６０　ワード線ドライバ
３６２　ワード線ドライバ
【図１】
2004111643.tif 000003
【図２】
2004111643.tif 000004
【図３】
2004111643.tif 000005
【図４】
2004111643.tif 000006
【図５】
2004111643.tif 000007
【図６】
2004111643.tif 000008
【図７】
2004111643.tif 000009
【図８】
2004111643.tif 000010
【図９】
2004111643.tif 000011
【図１０】
2004111643.tif 000012
【図１１】
2004111643.tif 000013
【図１２】
2004111643.tif 000014
【図１３】
2004111643.tif 000015
【図１４】
2004111643.tif 000016
【図１５】
2004111643.tif 000017
【図１６】
2004111643.tif 000018
【図１７】
2004111643.tif 000019
【図１８】
2004111643.tif 000020
【図１９】
2004111643.tif 000021
【図２０】
2004111643.tif 000022
【図２１】
2004111643.tif 000023
【図２２】
2004111643.tif 000024
【図２３】
2004111643.tif 000025
【図２４】
2004111643.tif 000026
【図２５】
2004111643.tif 000027
【図２６】
2004111643.tif 000028
【図２７】
2004111643.tif 000029
【図２８】
2004111643.tif 000030
【図２９】
2004111643.tif 000031
【図３０】
2004111643.tif 000032
【図３１】
2004111643.tif 000033
【図３２】
2004111643.tif 000034
【図３３】
2004111643.tif 000035
【図３４】
2004111643.tif 000036
【図３５】
2004111643.tif 000037
【図３６】
2004111643.tif 000038
【図３７】
2004111643.tif 000039
【図３８】
2004111643.tif 000040
【図３９】
2004111643.tif 000041
【図４０】
2004111643.tif 000042
【図４１】
2004111643.tif 000043
【図４２】
2004111643.tif 000044
【図４３】
2004111643.tif 000045
【図４４】
2004111643.tif 000046
【図４５】
2004111643.tif 000047
【手続補正書】
【提出日】平成16年1月9日(2004.1.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセルをマトリックス状に配置して構成され、各メモリセルは、ソースと、ドレインと、これらソースとドレインとの間に位置するチャネルボディとを有し、前記チャネルボディに多数キャリアが蓄積されているか否かによりデータを記憶するトランジスタにより構成されている、メモリセルアレイと、
第１方向に並ぶメモリセルのゲート電極に接続された、複数のワード線と、
前記第１方向と交差する方向である第２方向に並ぶメモリセルに接続され、各メモリセルが記憶するデータを読み出すための、複数のビット線と、
アドレス信号と第１制御信号とが入力され、前記第１制御信号に基づいて、前記アドレス信号により特定されるワード線である選択ワード線、又は、前記選択ワード線に隣接するワード線である隣接ワード線を駆動する、デコード回路と、
前記ビット線に接続され、前記デコード回路により駆動されたワード線に接続されているメモリセルに格納されているデータを読み出す、センスユニットと、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記デコード回路には、第２制御信号が入力され、この第２制御信号に基づいて、前記選択ワード線及び前記隣接ワード線の双方を駆動する、ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記隣接ワード線は、前記選択ワード線に接続されているメモリセルとビット線を共有し、且つ、隣接する位置にあるメモリセルが接続されているワード線である、ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記センスユニットは、データをラッチするための第１ラッチ回路と第２ラッチ回路とを有している、ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
複数のメモリセルをマトリックス状に配置して構成され、各メモリセルは、ソースと、ドレインと、これらソースとドレインとの間に位置するチャネルボディとを有し、前記チャネルボディに多数キャリアが蓄積されているか否かによりデータを記憶するトランジスタにより構成されている、メモリセルアレイと、
第１方向に並ぶメモリセルのゲート電極に接続された、複数のワード線と、
前記第１方向と交差する方向である第２方向に並ぶメモリセルに接続され、各メモリセルが記憶するデータを読み出すための、複数のビット線と、
を備える半導体記憶装置の制御方法であって、
アドレス信号を取得するステップと、
第１制御信号を取得するステップと、
前記第１制御信号に基づいて、前記アドレス信号により特定されるワード線である選択ワード線、又は、前記選択ワード線に隣接するワード線である隣接ワード線を駆動するステップと、
前記駆動されたワード線に接続されているメモリセルに格納されているデータを、前記ビット線を介して、読み出すステップと、
を備えることを特徴とする半導体記憶装置の制御方法。
【請求項６】
第２制御信号を取得するステップと、
前記第２制御信号に基づいて、前記選択ワード線及び前記隣接ワード線の双方を駆動するステップと、
をさらに備えることを特徴とする請求項５に記載の半導体記憶装置の制御方法。
【請求項７】
前記隣接ワード線は、前記選択ワード線に接続されているメモリセルとビット線を共有し、且つ、隣接する位置にあるメモリセルが接続されているワード線である、ことを特徴とする請求項６に記載の半導体記憶装置の制御方法。
【請求項８】
データを書き込むメモリセルである選択セルに書き込むべきデータを第１ラッチ回路にラッチするステップと、
前記選択セルとビット線を共有し、且つ、前記選択セルと隣接する位置にあるメモリセルである隣接セルから読み出したデータを第２ラッチ回路にラッチするステップと、
前記第１ラッチ回路にラッチされているデータを前記選択セルに書き込むステップであって、前記第１ラッチ回路と前記第２ラッチ回路とにラッチされているデータに基づいて、その書き込み方法を変更するステップと、
を備えることを特徴とする請求項７に記載の半導体記憶装置の制御方法。