(57)【要約】【課題】アレイ内のメモリセルのビットを操作（プログラムまたは消去）して、そのようなアレイ内でのパルス動作を低減する方法を提供すること。【解決手段】メモリセルのビットを操作する方法であって、分離されて別個に充電可能な２つの領域をセルの第１の側および第２の側に有する、メモリセルを設けるステップであって、それぞれの充電可能な領域が１ビットを定義することを特徴とする、ステップと、前記セルの第１の側に、注入パルスおよびベリファイパルスを印加するステップと、前記第１の側がベリファイレベルに達する前に、前記セルの第２の側に注入パルスおよびベリファイパルスを印加するステップとを含む方法。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセルのビットを操作する方法であって、
分離されて別個に充電可能な２つの領域をセルの第１の側および第２の側に有する、メモリセルを設けるステップであって、それぞれの充電可能な領域が１ビットを定義することを特徴とする、ステップと、
前記セルの第１の側に、注入パルスおよびベリファイパルスを印加するステップと、
前記第１の側がベリファイレベルに達する前に、前記セルの第２の側に、注入パルスおよびベリファイパルスを印加するステップとを含む方法。
【請求項２】
前記セルの第２の側がベリファイレベルに達する前に、前記セルの第１の側に、別の注入パルスおよび別のベリファイパルスを印加するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記セルの両側がベリファイレベルに達するまで、前記セルの第１の側および前記セルの第２の側に、注入パルスおよびベリファイパルスを交互に印加するステップをさらに含む、請求項１に記載の方法。
【請求項４】
２つの動作モードで、注入パルスおよびベリファイパルスを印加するステップをさらに含み、第１の動作モードにおいては、前記セルの第１の側および第２の側に注入パルスおよびベリファイパルスが交互に印加され、第２の動作モードにおいては、前記セルの両側がベリファイレベルに達するまで、前記セルの両側に、注入パルスおよびベリファイパルスが印加される、請求項１に記載の方法。
【請求項５】
２つの動作モードで注入パルスおよびベリファイパルスを印加するステップをさらに含み、第１の動作モードにおいては、前記セルの第１の側および第２の側に注入パルスおよびベリファイパルスが交互に印加され、第２の動作モードにおいては、両動作モードを組み合わせた後に、前記セルの両側がベリファイレベルに達するまで、前記セルの第１の側および第２の側の１つだけに、注入パルスおよびベリファイパルスが印加される、請求項１に記載の方法。
【請求項６】
前記セルの一方の側に前記パルスを印加する前に、前記注入パルスおよび前記ベリファイパルスの少なくとも一方を変更するステップをさらに含む、請求項１に記載の方法。
【請求項７】
前記注入パルスおよび前記ベリファイパルスの少なくとも一方を変更するステップが、前記パルスの電圧の大きさを変更することを含む、請求項６に記載の方法。
【請求項８】
前記注入パルスおよび前記ベリファイパルスの少なくとも一方を変更するステップが、前記パルスの持続時間を変更するステップを含む、請求項６に記載の方法。
【請求項９】
メモリセルのビットを操作する方法であって、
充電可能領域を有するセルを備えるメモリアレイを設けるステップであって、それぞれの縦断可能領域が１ビットを定義することを特徴とする、ステップと、
前記セルの第１のサブセットに注入パルスおよびベリファイパルスを印加するステップと、
前記セルの第１のサブセットがベリファイレベルに達する前に、前記セルの第２のサブセットに注入パルスおよびベリファイパルスを印加するステップとを含む方法。
【請求項１０】
前記セルの第２のサブセットがベリファイレベルに達する前に、前記セルの第１のサブセットに、別の注入パルスおよび別のベリファイパルスを印加するステップをさらに含む、請求項９に記載の方法。
【請求項１１】
前記セルの両サブセットがベリファイレベルに達するまで、前記セルの第１のサブセットおよび前記セルの第２のサブセットに、注入パルスおよびベリファイパルスを交互に印加するステップをさらに含む、請求項９に記載の方法。
【請求項１２】
２つの動作モードで注入パルスおよびベリファイパルスを印加するステップをさらに含み、第１の動作モードにおいては、前記セルの第１と第２のサブセットに、注入パルスおよびベリファイパルスが交互に印加され、第２の動作モードにおいては、前記セルの両サブセットがベリファイレベルに達するまで、前記セルの両サブセットに、注入パルスおよびベリファイパルスが印加される、請求項９に記載の方法。
【請求項１３】
２つの動作モードで注入パルスおよびベリファイパルスを印加するステップをさらに含み、第１の動作モードにおいては、前記セルの第１と第２のサブセットに、注入パルスおよびベリファイパルスが交互に印加され、第２の動作モードにおいては、両動作モードを組み合わせた後に、前記セルの両サブセットがベリファイレベルに達するまで、前記セルの第１および第２のサブセットの一方だけに、注入パルスおよびベリファイパルスが印加される、請求項９に記載の方法。
【請求項１４】
前記セルの一方のサブセットに前記パルスを印加する前に、前記注入パルスおよび前記ベリファイパルスの少なくとも一方を変更するステップをさらに含む、請求項９に記載の方法。
【請求項１５】
前記注入パルスおよび前記ベリファイパルスの少なくとも一方を変更するステップが、前記パルスの電圧の大きさを変更することを含む、請求項１４に記載の方法。
【請求項１６】
前記注入パルスおよび前記ベリファイパルスの少なくとも一方を変更するステップが、前記パルスの持続時間を変更することを含む、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には、プログラミングや消去のような、不揮発性メモリ（ＮＶＭ）アレイのメモリセルの動作に関し、具体的には、そのようなアレイのパルス動作を低減する方法に関する。
【背景技術】
【０００２】
消去可能、プログラム可能読取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラム可能読取り専用メモリ（ＥＥＰＲＯＭ）、およびフラッシュＥＥＰＲＯＭメモリなどの、不揮発性メモリ（ＮＶＭ）セルは、一般に単一の充電可能領域を有する。
【０００３】
ＮＲＯＭ（ｎｉｔｒｉｄｅ，ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）セルと呼ばれる、別のタイプの不揮発性セルは、それぞれが１ビットを定義する、分離されて別個に充電可能な２つの領域を備えることができる。別個に充電可能な領域は、ゲートの下の酸化物／窒化物／酸化物（ＯＮＯ）スタック内に形成される窒化物層内にある。ＯＮＯスタックは、１対のビットラインの間に位置するチャネルの上に配置することができる。ビットをプログラムするには、チャネルホットエレクトロン（ＣＨＥ）が窒化物層中に注入される。これは、通常、正極性ゲート電圧および正極性ドレイン電圧を印加することによって達成され、これらの電圧の大きさおよび持続時間は、必要なプログラミングの量に関係する種々の因子によって決まる。
【０００４】
ビットの消去は、通常、負極性ゲート電圧および正極性ドレイン電圧を印加することによって達成され、これらの大きさおよび持続時間は、必要な消去の量に関係する種々の因子によって決まる。ＮＲＯＭセル内のビットを消去するには、種々のタイプの消去機構を使用することができる。１つの技法にホットホール注入があり、これは、例えば米国特許第６，３４８，７１１号に記載されており、その開示を参照により本明細書に組み入れる。この技法においては、ビットラインに消去電圧を印加すると、ビットラインとチャネルの接合部における帯間トンネル効果（ｂａｎｄ−ｔｏ−ｂａｎｄ  ｔｕｎｎｅｌｉｎｇ）によって、正孔を生成することができる。接合表面の領域における横方向電場が、正孔を加速することによって、これらをホットホール（熱い正孔）にすることができる。次いで、負極性ゲート電圧によって生成される垂直電界が、このホットホールを窒化物層に引き込む。
【０００５】
ＣＨＥ注入であろうとホットホール注入であろうと、電荷注入を制御して、適正なデバイス動作を保証しなくてはならない。一般に、ステップアンドベリファイアルゴリズムが実装されて、あるバイアス（電圧レベル）において、電荷が注入され、その後に、ビットが所望の電圧レベル（例えば、プログラムベリファイまたは消去ベリファイの電圧レベル）に到達したかどうかを確認するためのベリファイ（ｖｅｒｉｆｙ）動作が続く。所望の電圧ベリファイレベルに到達していない場合には、より高いバイアスまたはその逆によって、より強い電荷注入を開始することができる。
【０００６】
しかしながら、トンネル強化ホットホール注入においては、接合横方向電界の低下によって、電荷注入工程を低速化する可能性のある「パンチスルー」、すなわち２つの接合空乏領域が接触することを防止するために、正孔が注入されないトランジスタの他方の接合に、できる限りバイアスをかけないようにしなくてはならない。したがって、各セルに２つの物理的ビットを備え、トンネル強化ホットホール注入機構を組み入れた、ＮＲＯＭセルにおいては、ホットホール注入は、メモリセルの両側から同時に実施することはできない。このために、注入動作にかかる時間が長くなり、またこの時間は、ステップアンドベリファイアルゴリズムによってさらに長くなる。したがって、注入動作を実施するのに必要な時間を低減することが望ましい。
【０００７】
ホール注入フローを強化するための１つの選択肢は、ステップアンドベリファイアルゴリズムの連続するステップ間において、比較的大きな電圧増分を使用することに関係する。しかしながら、大きな電圧増分は、注入工程に対する制御が悪化する可能性がある。
【０００８】
別の解決法では、並列の多くのセルに対して、ステップアンドベリファイアルゴリズムの初期ステップ間において、最初のセルまたは選択されたセルの群が目標に到達するまで、比較的大きな電圧増分が印加される。次いで、メモリアレイの残部が、より小さな増分で、全アレイが終わるまでプログラム／消去される。
【０００９】
さらに別の技法では、アレイ内の少数のセルを選別して、プログラムまたは消去するためのパルスを印加するときの挙動特徴を特定する。パルスによる閾値電圧の変化のしかたを知った後に、アレイの残部を、大幅に少ない数のパルスおよびベリファイによって、ひとまとめにしてプログラム（または消去）することができる。
【００１０】
さらに別の方法では、最終パルスレベルへの集束を迅速化するために、複数のベリファイレベルを使用する。しかしながら、この方法は、より精緻な設計とより長いベリファイ時間を必要とする。
【００１１】
これらすべての従来技術方法において、各プログラム／消去ステップは、メモリセルの左右両側において実施される。したがって、反対側にパルスを印加する以前に一方側を終了しなくてはならないという基本的な時間ペナルティは、回避されていない。
【特許文献１】米国特許第６，３４８，７１１号
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、アレイ内のメモリセルのビットを操作（プログラムまたは消去）して、そのようなアレイ内でのパルス動作を低減する方法を提供することである。以下には、本発明を、ＮＶＭアレイのメモリセル、特に２ビットまたは多重ビットＮＲＯＭセルを参照して詳細を記述する。しかし、本発明はＮＲＯＭセルに限定されないことを強調しておきたい。逆に、本発明は、２つまたは３つ以上の物理的に減結合された充電可能な領域を有する、任意の不揮発性セルに応用可能である。また本発明は、例えば、同時に操作するセルの数に限界がある場合には、１ビットセルにも応用可能であるが、全セルにできる限り迅速に集めるのが望ましい。
【００１３】
上述のように、従来技術では、所望の電圧レベルに到達するまで、セルの片側（左または右）だけに、電圧ステップアンドベリファイサイクル（各サイクルが、個別注入パルスおよび個別ベリファイパルスを含む）を反復し、次いでセルの反対側（それぞれ、右または左）に電圧ステップアンドベリファイサイクルを反復的に適用することが含まれる。それとは異なり、本発明の一実施形態においては、電圧ステップアンドベリファイサイクルを、セルの両側に交互に適用する。例えば、最初の電圧ステップアンドベリファイサイクルを、セルの片側に適用し、次の電圧ステップアンドベリファイサイクルを、セルの反対側に適用して、以後同様にセルの両側を交互させることができる。この方法によって、電圧ステップアンドベリファイサイクル時間を、５０％まで低減することができる。本発明の実施形態を、以下により詳細に記述する。
【課題を解決するための手段】
【００１４】
本発明の一実施形態によれば、メモリアレイ内のメモリセルのビットを操作する方法であって、分離されて別個に充電可能な２つの領域を、セルの第１の側および第２の側に有するメモリセルを設けるステップであって、それぞれの充電可能な領域が１ビットを定義することを特徴とする、ステップと、前記セルの第１の側に注入パルスおよびベリファイパルスを印加するステップと、前記の第１の側がベリファイレベルに達する前に、前記セルの第２の側に注入パルスおよびベリファイパルスを印加するステップとを含む方法が提供される。その後に、前記セルの第２の側がベリファイレベルに達する前に、前記セルの第１の側に別の注入パルスと別のベリファイパルスを印加することができる。
【００１５】
本発明の一実施形態によれば、前記の方法には、前記セルの両側がベリファイレベルに達するまで、前記セルの第１の側と前記セルの第２の側に注入パルスおよびベリファイパルスを交互に印加するステップをさらに含めることができる。
【００１６】
別の選択肢として本発明の一実施形態によれば、前記方法は、２つの動作モードで注入パルスおよびベリファイパルスを印加するステップをさらに含み、第１の動作モードにおいては、前記セルの第１の側および第２の側に注入パルスおよびベリファイパルスが交互に印加され、第２の動作モードにおいては、前記セルの両側がベリファイレベルに達するまで、前記セルの両側に注入パルスおよびベリファイパルスが印加される。
【００１７】
代替手法として、本発明の一実施形態によれば、前記方法は、２つの動作モードで注入パルスおよびベリファイパルスを印加するステップをさらに含み、第１の動作モードにおいては、前記セルの第１の側および第２の側に注入パルスおよびベリファイパルスが交互に印加され、第２の動作モードにおいては、両動作モードを組み合わせた後に、前記セルの両側がベリファイレベルに達するまで、前記セルの第１の側および第２の側の１つだけに注入パルスおよびベリファイパルスが印加される。
【００１８】
さらに、本発明の一実施形態によれば、前記方法は、前記セルの一方の側に前記パルスを印加する前に、前記注入パルスおよび／または前記ベリファイパルスの少なくとも一方を変更する（例えば、パルスの電圧の大きさおよび／または持続時間を変更する）ステップをさらに含む。
【００１９】
本発明の一実施形態によれば、メモリセルのビットを操作する方法であって、充電可能領域を有するセルを備えるメモリアレイを設けるステップであって、それぞれの充電可能領域が１ビットを定義することを特徴とする、ステップと、前記セルの第１のサブセットに、注入パルスおよびベリファイパルスを印加するステップと、前記セルの第１のサブセットがベリファイレベルに達する前に、前記セルの第２のサブセットに、注入パルスおよびベリファイパルスを印加するステップとを含む方法が提供される。
【００２０】
本発明は、以下に示す詳細な説明と添付の図面を合わせれば、より完全に理解されるであろう。
【発明を実施するための最良の形態】
【００２１】
図１を参照すると、本発明の一実施形態による、不揮発性メモリセルアレイ内のメモリセルのビットに、注入／ベリファイサイクルを実施する方法を示してあり、この方法においては、メモリセルは、それぞれが１ビットを定義する、分離されて別個に充電可能な２つの領域を有する。例えば、この方法は、ホットホール注入を備える、ＮＲＯＭセルのビットの消去に使用することができる。また、この方法は、チャネルホットエレクトロン（ＣＨＥ）注入を備える、ＮＲＯＭセルのビットをプログラムするのに使用することもできる。
【００２２】
本発明の一実施形態において、この方法は、電圧ステップアンドベリファイサイクルが、セルの両側に交互に印加される、「交互モード」を含む。パルスレベル（電圧レベル）は、注入およびベリファイパルスを印加するために、選択することができる（図１のステップ１０２）。注入パルスを、（単数または複数の）セルの第１の側に印加し（ステップ１０３）、続いてベリファイパルスを（単数または複数の）セルの第１の側に印加して（ステップ１０４）、電圧ベリファイレベル（例えば、プログラムまたは消去）に到達しているかどうかを検証することができる（ステップ１０５）。「電圧ベリファイレベル」とは、ビットに関連する閾値電圧が、所定のレベルに到達しているかどうかを意味する。
【００２３】
所定数のビットについて、電圧ベリファイレベルに到達している場合には、本方法は、全ビットが、検証テスト（ｖｅｒｉｆｉｃａｔｉｏｎ  ｔｅｓｔ）に合格したかどうかを検査することができる（ステップ１０６）。すべてのビットが検証テスト（例えば、ビットがすべてプログラムされるか消去される）に合格している場合には、注入／ベリファイサイクルを停止して（ステップ１０７）、セルの第２の側に対して本発明の方法を継続することができる。図１は、簡略化したフローチャートを示し、これによると、あるベリファイレベルに到達した後に、サイクルは停止される。しかしながら、代替手法として、別の電圧閾値レベルに到達するまで、１つまたは複数の追加の注入／ベリファイサイクルを実施してもよい。
【００２４】
全ビットが検証テストにまだ合格していない場合、または所定数のビットに対して電圧ベリファイレベルに到達していない場合には、本発明の方法は、交互モードを一時的に停止して、（単数または複数の）セルの第１の側に注入およびベリファイパルスを再印加する（ステップ１０２〜１０７）選択肢を提供する（ステップ１０８）。必要な場合には、ステップ１０２において、パルスレベルを変更することができる。パルスレベルの変更は、ゲートおよび／またはドレインに印加する電圧の大きさを変更すること、および／またはパルスの持続時間を変更することを含む。
【００２５】
交互モードがまだオンである場合には、本方法は、（１つまたは複数の）セルの第２の側に切り替わる。
パルスレベル（電圧レベル）は、（１つまたは複数の）セルの第２の側に注入およびベリファイパルスを印加するために選択することができる（ステップ１０９）。注入パルスを、（１つまたは複数の）セルの第２の側に加え（ステップ１１０）、続いて、電圧ベリファイレベル（例えば、プログラムまたは消去）に到達しているかを検証する（ステップ１１２）ために、（１つまたは複数の）セルの第２の側にベリファイパルスを加えてもよい（ステップ１１）。
【００２６】
所定数のビットに対して電圧ベリファイレベルに到達した場合には、本発明の方法は、これらのビットが検証テストに合格したかどうかを検査することができる（ステップ１１３）。全ビットがベリファイテストに合格している（例えば、ビットがすべてプログラムされているか、消去されている）場合には、注入／ベリファイサイクルを停止（ステップ１１４）して、工程を完了することができる。
【００２７】
全ビットがまた検証テストに合格していないか、または所定数のビットに対して電圧ベリファイレベルに達していない場合には、本発明の方法は、一時的に交互モードを停止して、（１つまたは複数の）セルの第２の側に注入およびベリファイパルスを再印加する（ステップ１０９〜１１４）選択肢を提供する（ステップ１１５）。望ましい場合には、ステップ１０９においてパルスレベルを変更することができる。
【００２８】
交互モードがまだオンの場合には、この方法は、（１つまたは複数の）セルの第１の側に切り替わって戻り、工程が反復される。ここでも、注入またはベリファイパルスを印加する前に、パルスレベルを変更することができる。
【００２９】
次に図２を参照すると、本発明の一実施形態による、メモリセルの両側のビットを、交互に注入／ベリファイする１つの実装例を示している。この実施例において、第１の電圧ステップアンドベリファイサイクルは、メモリアレイのセルの右側（参照番号１０で示す）に印加し、次の電圧ステップアンドベリファイサイクルを、セルの左側（参照番号１２）に印加することができる。初期パルスは、比較的大きな電圧増分で増分することができる。右または左ビットの第１のサブセットがベリファイ目標に到達すると（斜線領域１４で示すように）、交互モードを停止して、所望の電圧ベリファイレベルが得られるまで、分離注入パルスおよび分離ベリファイパルスの反復サイクルをメモリセルの左右の両側に印加することができる。この方法の後期段階では、より小さな電圧増分を使用することができる。この方法は、全ビットが、注入されて検証に合格する（斜線領域１６で示すように）まで継続する。
【００３０】
特定のセルの片側における最初のビット（またはメモリアレイの特定の部分におけるビット群）が、プログラム／消去されると、セルの反対側のビット（セルの反対側のビット群）は、電荷過剰注入を防止するために、同一のパルスを受けることができる。
【００３１】
次に図３を参照すると、本発明の別の実施形態による、メモリセルの両側のビットを交互に注入／ベリファイする別の実装例を示している。この実施例においては、すべてのビットが注入されて、検証に合格するまでの最初から最後まで、交互モードが実装される。ここでも、注入またはベリファイパルスの印加の前に、パルスレベルを変更することができる。例えば、初期パルスは、比較的大きな電圧増分で増分させることができるが、この方法の後期段階では、より小さな電圧増分を使用することができる。勿論のこと、本発明は、これらの実施例に限定されるものではない。例えば、前記セルの第１および第２の側に、注入パルスおよびベリファイパルスを交互に印加した後に、両方の動作モードを組み合わせた後にセルの両側がベリファイレベルに到達するまで、セルの第１および第２の側の一方のみに、注入パルスおよびベリファイパルスを印加することができる。
【００３２】
別の実施例として、本発明は、メモリアレイの１ビットセルによって実施することができる。そのような場合には、２重ビットセルの左右両側の間で、注入パルスおよびベリファイパルスを交番させる代わりに、メモリアレイを、セルの第１のサブセットおよび第２のサブセットに区画して（図２および３に参照番号１０および１２で同様に示すように）、上述のように、セルの２つのサブセット間で、注入パルスおよびベリファイパルスを交番させることができる。
【００３３】
当業者であれば、本発明が以上に具体的に示して記述したものに限定されないことを理解するであろう。むしろ本発明の範囲は、上述の特徴の組合せ、およびサブコンビネーションの両方を含むとともに、当業者であれば、前述の記載を読めば思いつくであろう、従来技術にはない、本発明の修正形態および変形形態をも含むものである。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態により、不揮発性メモリセルアレイ内のメモリセルのビットに、注入／ベリファイサイクルを実施する（例えば、プログラムまたは消去を行う）方法の簡易フローチャートである。
【図２】本発明の一実施形態により、交互に注入／ベリファイされるメモリセルの両側におけるビットの簡略図である。
【図３】本発明の別の実施形態により、交互に注入／ベリファイされるメモリセルの両側におけるビットの簡略図である。
【符号の説明】
【００３５】
１０  セルの右側
１２  セルの左側
【図１】
2004288360.tif 000003
【図２】
2004288360.tif 000004
【図３】
2004288360.tif 000005
【外国語明細書】
2004288360000001.pdf