(57)【要約】【課題】Ｐチャネルトランジスタのゲート電極の仕事関数をシリコンの価電子帯上端の仕事関数値に近づけるとともに、Ｐチャネルトランジスタのゲート電極の仕事関数をシリコンの伝導帯下端の仕事関数値に近づけることで、しきい値電圧の低減を図る。【解決手段】Ｐチャネルトランジスタ１とＮチャネルトランジスタ２とを有する半導体装置であって、Ｐチャネルトランジスタ１のゲート電極２１はインジウムヒ素からなり、Ｎチャネルトランジスタ２のゲート電極３１はインジウムからなるものであり、もしくは、Ｐチャネルトランジスタ１のゲート電極２１はモリブデンからなり、Ｎチャネルトランジスタ２のゲート電極３１はモリブデン・タングステン合金からなるものである。【選択図】        図１
2004228547.tif 000002
【特許請求の範囲】
【請求項１】
ＰチャネルトランジスタとＮチャネルトランジスタとを有する半導体装置であって、
前記Ｐチャネルトランジスタのゲート電極はインジウムヒ素からなり、
前記Ｎチャネルトランジスタのゲート電極はインジウムからなる
ことを特徴とする半導体装置。
【請求項２】
半導体基板にＰチャネルトランジスタとＮチャネルトランジスタとを形成する半導体装置の製造方法であって、
前記Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極を形成する工程は、
前記半導体基板上のＰチャネルトランジスタとＮチャネルトランジスタとを形成する各領域上に形成されたゲート絶縁膜上にインジウム膜を形成する工程と、
前記Ｐチャネルトランジスタの形成領域に成膜された前記インジウム膜に対し選択的にヒ素を導入してインジウムヒ素膜とする工程と、
前記インジウムヒ素膜で前記Ｐチャネルトランジスタのゲート電極を形成するとともに前記インジウム膜で前記Ｎチャネルトランジスタのゲート電極を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
前記Ｐチャネルトランジスタの形成領域に成膜された前記インジウム膜に対し選択的にヒ素を導入してインジウムヒ素膜とする工程は、
前記Ｐチャネルトランジスタの形成領域の前記インジウム膜上にヒ素を含む膜を形成する工程と、
熱処理により前記ヒ素を含む膜よりヒ素を前記Ｐチャネルトランジスタの形成領域に成膜された前記インジウム膜に拡散させてインジウムヒ素膜を形成する工程と
を備えたことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記インジウムヒ素膜を形成した後で、前記インジウムヒ素膜で前記Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極を形成する前に、
前記インジウム膜上に形成した前記ヒ素を含む膜を除去する工程と
を備えたことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
半導体基板にＰチャネルトランジスタとＮチャネルトランジスタとを形成する半導体装置の製造方法であって、
前記Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極を形成する工程は、
前記Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極をインジウム膜で形成する工程と、
前記Ｐチャネルトランジスタの形成領域に形成されたインジウム膜からなるゲート電極に対し選択的にヒ素を導入してインジウムヒ素膜とする工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項６】
前記Ｐチャネルトランジスタのゲート電極をインジウムヒ素膜とする工程は、
前記Ｐチャネルトランジスタの形成領域に形成されたゲート電極上にヒ素を含む膜を形成する工程と、
熱処理により前記ヒ素を含む膜よりヒ素を前記ゲート電極のインジウム膜に拡散させてインジウムヒ素膜を形成する工程と
を備えたことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記インジウムヒ素膜を形成した後に、
前記インジウム膜上に形成した前記ヒ素を含む膜を除去する工程と
を備えたことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項８】
ＰチャネルトランジスタとＮチャネルトランジスタとを有する半導体装置であって、
前記Ｐチャネルトランジスタのゲート電極はモリブデンからなり、
前記Ｎチャネルトランジスタのゲート電極はモリブデン・タングステン合金からなる
ことを特徴とする半導体装置。
【請求項９】
半導体基板にＰチャネルトランジスタとＮチャネルトランジスタとを形成する半導体装置の製造方法であって、
前記Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極を形成する工程は、
前記半導体基板上のＰチャネルトランジスタとＮチャネルトランジスタとを形成する各領域上に形成されたゲート絶縁膜上にモリブデン膜を形成する工程と、
前記モリブデン膜上にタングステン膜を形成する工程と、
前記Ｐチャネルトランジスタの形成領域に成膜された前記タングステン膜を除去する工程と、
熱処理によって前記タングステン膜をその下部に形成された前記モリブデン膜中に拡散させてモリブデン・タングステン合金膜を形成する工程と、
前記モリブデン膜で前記Ｐチャネルトランジスタのゲート電極を形成するとともに前記モリブデン・タングステン膜で前記Ｎチャネルトランジスタのゲート電極を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板にＰチャネルトランジスタとＮチャネルトランジスタとを形成する半導体装置の製造方法であって、
前記Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極を形成する工程は、
前記半導体基板上のＰチャネルトランジスタとＮチャネルトランジスタとを形成する各領域上に形成されたゲート絶縁膜上にモリブデン膜を形成する工程と、
前記モリブデン膜を前記Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極の形状に加工する工程と、
前記Ｎチャネルトランジスタのゲート電極上にタングステン膜を形成する工程と、
熱処理によって前記タングステン膜をその下部に形成された前記モリブデン膜中に拡散させてモリブデン・タングステン合金を形成した後、余分な前記タングステン膜を除去して前記Ｎチャネルトランジスタのゲート電極をモリブデン・タングステン合金で形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、詳しくはレニウムおよびレニウム合金、もしくはモリブデンおよびモリブデン・タングステン合金を用いたゲート電極を持つ半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ）のゲート電極は、一般的に多結晶シリコンを用いて形成されていた。最近では消費電力を低減したいという要求から、ＮＭＯＳトランジスタのゲート電極にはＮ型多結晶シリコンを用い、ＰＭＯＳトランジスタのゲート電極にはＰ型多結晶シリコンを用いる、いわゆるデュアルゲート構造とすることが一般的となっている。
【０００３】
上記デュアルゲート構造では、Ｐ型多結晶シリコン中に含まれるホウ素がゲート絶縁膜を通してシリコン基板に拡散する、いわゆるホウ素の突き抜けの問題が存在している。また、多結晶シリコンは、ゲート絶縁膜との界面に空乏層が必ず生じるため、ゲート絶縁膜の容量換算膜厚は実寸の膜厚よりも厚くなる。このため、デバイスの微細化のためにゲート絶縁膜を薄膜化するには、この空乏層を見込んで０．５ｎｍ〜１．０ｎｍ程度、余分に薄くする必要が生じる。このようにゲート絶縁膜を薄くすることによって、トンネルリーク電流が増加するという問題が生じてきている。
【０００４】
このような多結晶シリコンの問題を解決する方法として、ゲート電極材料として高融点金属を用いることが考えられている。金属ゲート電極には、上記ホウ素の突き抜けの問題や空乏層の発生の問題が存在しない。一方、金属ゲート電極は、しきい値電圧が多結晶シリコンゲート電極と比較して高くなるという新たな問題を持っている。
【０００５】
例えば、ゲート電極材料に窒化チタンを用いた場合には、シリコン基板表面の不純物分布を調整しても、しきい値電極は０．４Ｖ以下には下げられないことが開示されている（例えば、非特許文献１参照。）。その理由は、窒化チタンの仕事関数は４．５ｅＶ程度であり、シリコンの禁制帯のミッドギャップ付近に位置するため、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの両方に対しても仕事関数差がおよそ０．５ｅＶ程度になるためである。
【０００６】
そこで、ＰＭＯＳトランジスタのゲート電極とＮＭＯＳトランジスタのゲート電極とで異なる種類の金属を用いて形成するという考え方が開示されている（例えば、非特許文献２参照。）。すなわち、ＰＭＯＳトランジスタのゲート電極には仕事関数が５．０ｅＶ程度でシリコン基板の価電子帯上端付近に位置するレニウムやイリジウムを用い、ＮＭＯトランジスタのゲート電極には仕事関数が４．０ｅＶ程度のシリコン基板の伝導帯下端付近に位置するニオブやジルコニウムを用いるという考え方である。
【０００７】
また、ＰＭＯＳトランジスタのゲート電極には仕事関数が４．８ｅＶ程度でシリコン基板の価電子帯付近に位置するタングステンを用い、ＮＭＯトランジスタのゲート電極には仕事関数が４．０ｅＶ程度のシリコン基板の伝導帯付近に位置するトリウムを添加したタングステンを用いるという考え方である（例えば、特許文献１参照。）。
【０００８】
【特許文献１】
特開２００２−２３７５８９号公報（第１−２頁、図１−６）
【非特許文献１】
表面チャンネル型金属ゲートＣＭＯＳへのライトカウンタードーピングとゲート電極の単一仕事関数（Ｓｕｒｆａｃｅ  Ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｇａｔｅ  ＣＭＯＳ  ｗｉｔｈ  Ｌｉｇｈｔ  Ｃｏｕｎｔｅｒ  Ｄｏｐｉｎｇ  ａｎｄ  Ｓｉｎｇｌｅ  Ｗｏｒｋ  Ｆｕｎｃｔｉｏｎ  Ｇａｔｅ  Ｅｌｅｃｔｒｏｄｅ）「２０００年ソリッドステートデバイスと材料の国際会議（開催地：仙台）の詳細な抄録（Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓ  ｏｆ  ｔｈｅ  ２０００  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，  Ｓｅｎｄａｉ）」、２０００年、Ｂ−１−４  Ｐ．４６−４７
【非特許文献２】
「半導体の国際科学技術ロードマップ（Ｔｈｅ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）」、１９９９年、Ｐ．１２８
【０００９】
【発明が解決しようとする課題】
しかしながら、ＰＭＯＳトランジスタのゲート電極とＮＭＯＳトランジスタのゲート電極とに異なる種類の金属を用いるには、それぞれのゲート電極の成膜を別工程で行わなければならない。例えば、ＮＭＯＳトランジスタのゲート絶縁膜を多結晶シリコン等のダミー膜で隠した状態で全面にＰＭＯＳトランジスダのゲート電極材料として例えばイリジウムを成膜した後、ＰＭＯＳトランジスタの形成領域以外のイリジウムを除去する。次に、ＮＭＯＳトランジスタの形成領域の前記ダミー膜を除去した後、全面にＮＭＯＳトランジスダのゲート電極材料として例えばジルコニウムを成膜する。その後、ＮＭＯＳトランジスタの形成領域以外のジルコニウムを除去する。
【００１０】
また、ＰＭＯＳトランジスタのゲート電極にタングステンを用い、ＮＭＯトランジスタのゲート電極にトリウムを添加したタングステンを用いるというＣＭＯＳトランジスタでは、製造工程は簡単化されるものの、タングステンは結晶面によって仕事関数が異なる。例えば（１１１）面では４．４７ｅＶ，（１００）面では４．６３ｅＶ、（１１０）面では５．２５ｅＶとなる。その平均は４．８ｅＶであり、シリコンの荷電子帯上端の仕事関数である５．１７ｅＶと最大で０．５４ｅＶの差が生じ、平均であっても０．３７ｅＶの差が生じる。このように、十分にシリコンの荷電子帯上端の仕事関数に近づけることが難しいことがわかった。一方、トリウムを添加したタングステン膜の仕事関数はシリコンの伝導帯下端の仕事関数である４．０５ｅＶ付近になるとされている。
【００１１】
そこで、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲート電極の仕事関数をシリコンの荷電子帯の仕事関数により一層近づけることができるような異なる種類の金属ゲート電極が求められていた。
【００１２】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置およびその製造方法である。
【００１３】
本発明の第１の半導体装置は、ＰチャネルトランジスタとＮチャネルトランジスタとを有する半導体装置であって、前記Ｐチャネルトランジスタのゲート電極はインジウムヒ素からなり、前記Ｎチャネルトランジスタのゲート電極はインジウムからなるものである。
【００１４】
上記第１の半導体装置では、Ｐチャネルトランジスタのゲート電極はインジウムヒ素からなり、その仕事関数は４．９０ｅＶ〜５．３１ｅＶとなる。インジウムヒ素の仕事関数値は、例えば日本化学学会編「改訂４版化学便覧基礎編ＩＩ」（平５―９―３０）丸善  ＩＩ−４９０に記載されている。またシリコンの荷電子帯上端の仕事関数は５．１７ｅＶとなっている。このように仕事関数が近い値となるため、ＰＭＯＳトランジスタのしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。また、Ｎチャネルトランジスタのゲート電極はインジウムからなり、その仕事関数は４．０９ｅＶとなる。インジウムの仕事関数値は、例えば日本化学学会編「改訂４版化学便覧基礎編ＩＩ」（平５―９―３０）丸善  ＩＩ−４８９に記載されている。またシリコンの伝導帯下端の仕事関数は４．０５ｅＶとなっている。このように仕事関数が極めて近い値となるため、ＮＭＯＳトランジスタのしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。
【００１５】
本発明の半導体装置の第１製造方法は、半導体基板にＰチャネルトランジスタとＮチャネルトランジスタとを形成する半導体装置の製造方法であって、前記Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極を形成する工程は、前記半導体基板上のＰチャネルトランジスタとＮチャネルトランジスタとを形成する各領域上に形成されたゲート絶縁膜上にインジウム膜で形成する工程と、前記Ｐチャネルトランジスタの形成領域に成膜された前記インジウム膜に対し選択的にヒ素を導入してインジウムヒ素膜とする工程と、前記インジウムヒ素膜で前記Ｐチャネルトランジスタのゲート電極を形成するとともに前記インジウム膜で前記Ｎチャネルトランジスタのゲート電極を形成する工程とを備えた製造方法である。
【００１６】
本発明の半導体装置の第２製造方法は、半導体基板にＰチャネルトランジスタとＮチャネルトランジスタとを形成する半導体装置の製造方法であって、前記Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極を形成する工程は、前記Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極をインジウム膜で形成する工程と、前記Ｐチャネルトランジスタの形成領域に形成されたインジウム膜からなるゲート電極に対し選択的にヒ素を導入してインジウムヒ素膜とする工程とを備えた製造方法である。
【００１７】
上記半導体装置の第１、第２製造方法では、Ｐチャネルトランジスタのゲート電極をインジウムヒ素膜で形成することから、Ｐチャネルトランジスタのゲート電極の仕事関数は４．９０ｅＶ〜５．３１ｅＶとなり、シリコンの荷電子帯上端の仕事関数である５．１７ｅＶに近い値となる。このため、しきい値電圧を０．３Ｖ程度以下に低減されるＰＭＯＳトランジスタが形成される。また、Ｎチャネルトランジスタのゲート電極はインジウムで形成することから、Ｎチャネルトランジスタのゲート電極の仕事関数は４．０９ｅＶとなり、シリコンの伝導帯下端の仕事関数である４．０５ｅＶに極めて近い値となる。このため、しきい値電圧を０．３Ｖ程度以下に低減されるＮＭＯＳトランジスタが形成される。
【００１８】
本発明の第２の半導体装置は、ＰチャネルトランジスタとＮチャネルトランジスタとを有する半導体装置であって、前記Ｐチャネルトランジスタのゲート電極はモリブデンからなり、前記Ｎチャネルトランジスタのゲート電極はモリブデン・タングステン合金からなるものである。
【００１９】
上記第２の半導体装置では、Ｐチャネルトランジスタのゲート電極はモリブデンからなり、その仕事関数は５．２ｅＶとなる。モリブデンの仕事関数値は、例えば、Ｔ．Ａｍａｄａ  ｅｔ  ａｌ．，ＭＲＳ  ２００２  Ｓｐｒｉｎｇ，Ｖｏｌ．７１６，ｐ．Ｂ７．５．６に記載されている。またシリコンの荷電子帯上端の仕事関数は５．１７ｅＶとなっている。このように仕事関数が極めて近い値となるため、ＰＭＯＳトランジスタのしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。また、Ｎチャネルトランジスタのゲート電極はモリブデン・タングステン合金からなり、その仕事関数は３．８０ｅＶ〜４．２６ｅＶとなる。モリブデン・タングステン合金の仕事関数値は、例えば日本化学学会編「改訂４版化学便覧基礎編ＩＩ」（平５―９―３０）丸善  ＩＩ−４９０に記載されている。またシリコンの伝導帯下端の仕事関数は４．０５ｅＶとなっている。このように仕事関数が近い値となるため、ＮＭＯＳトランジスタのしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。
【００２０】
本発明の半導体装置の第３製造方法は、半導体基板にＰチャネルトランジスタとＮチャネルトランジスタとを形成する半導体装置の製造方法であって、前記Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極を形成する工程は、前記半導体基板上のＰチャネルトランジスタとＮチャネルトランジスタとを形成する各領域上に形成されたゲート絶縁膜上にモリブデン膜を形成する工程と、前記モリブデン膜上にタングステン膜を形成する工程と、前記Ｐチャネルトランジスタの形成領域に成膜された前記タングステン膜を除去する工程と、熱処理によって前記タングステン膜をその下部に形成された前記モリブデン膜中に拡散させてモリブデン・タングステン合金膜を形成する工程と、前記モリブデン膜で前記Ｐチャネルトランジスタのゲート電極を形成するとともに前記モリブデン・タングステン膜で前記Ｎチャネルトランジスタのゲート電極を形成する工程とを備えている。
【００２１】
本発明の半導体装置の第４製造方法は、半導体基板にＰチャネルトランジスタとＮチャネルトランジスタとを形成する半導体装置の製造方法であって、前記Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極を形成する工程は、前記半導体基板上のＰチャネルトランジスタとＮチャネルトランジスタとを形成する各領域上に形成されたゲート絶縁膜上にモリブデン膜を形成する工程と、前記モリブデン膜を前記Ｐチャネルトランジスタのゲート電極と前記Ｎチャネルトランジスタのゲート電極の形状に加工する工程と、前記Ｎチャネルトランジスタのゲート電極上にタングステン膜を形成する工程と、熱処理によって前記タングステン膜をその下部に形成された前記モリブデン膜中に拡散させてモリブデン・タングステン合金を形成した後、余分な前記タングステン膜を除去して前記Ｎチャネルトランジスタのゲート電極をモリブデン・タングステン合金で形成する工程とを備えている。
【００２２】
上記半導体装置の第３、第４製造方法では、Ｐチャネルトランジスタのゲート電極をモリブデンで形成することから、Ｐチャネルトランジスタのゲート電極の仕事関数は５．２ｅＶとなり、シリコンの荷電子帯上端の仕事関数である５．１７ｅＶに極めて近い値となる。このため、しきい値電圧を０．３Ｖ程度以下に低減されるＰＭＯＳトランジスタが形成される。また、Ｎチャネルトランジスタのゲート電極はモリブデン・タングステン合金で形成することから、Ｎチャネルトランジスタのゲート電極の仕事関数は３．８０ｅＶ〜４．２６ｅＶとなり、シリコンの伝導帯下端の仕事関数である４．０５ｅＶに近い値となる。このため、しきい値電圧を０．３Ｖ程度以下に低減されるＮＭＯＳトランジスタが形成される。また、第３、第４製造方法におけるゲート電極は、全面にモリブデンを成膜した後、ＮＭＯＳ領域のみ選択的にタングステンを添加させてモリブデン・タングステン合金を形成しているため、従来の多結晶シリコンの場合と比べて工程数はほとんど変わらず、技術的にも容易に製造することができる。
【００２３】
【発明の実施の形態】
本発明の第１の半導体装置に係る第１の実施の形態を、図１の概略構成断面図によって説明する。
【００２４】
図１に示すように、シリコン基板１１には、Ｐチャネルトランジスタの形成領域とＮチャネルトランジスタの形成領域とを分離する素子分離領域１２が、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ  ）技術により形成されている。この素子分離領域１２はＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ  ）技術により形成されたものであってもよい。上記Ｎチャネルトランジスタの形成領域にはＰウエル１３が形成され、上記Ｐチャネルトランジスタの形成領域にはＮウエル１４が形成されている。また、上記Ｐウエル１３およびＮウエル１４の上層にはしきい値電圧を調整するための不純物が導入されている。
【００２５】
上記シリコン基板１１上には、ゲート絶縁膜１５が、例えば２．５ｎｍの厚さの酸化シリコン膜で形成されている。さらに、上記Ｐチャネルトランジスタの形成領域における上記シリコン基板１１上には上記ゲート絶縁膜１５を介してゲート電極２１が、インジウムヒ素膜で形成されている。上記インジウムヒ素膜は、例えば厚さが５０ｎｍのインジウム膜上に例えば厚さが５０ｎｍのヒ素膜を積層形成した後、熱処理によってヒ素膜中のヒ素をインジウム膜中に拡散して形成したものである。もしくは、上記インジウムヒ素膜は、例えば厚さが５０ｎｍのインジウム膜上に例えば厚さが５０ｎｍのヒ素ガラス膜を積層形成した後、熱処理によってヒ素ガラス膜中のヒ素をインジウム膜中に拡散して形成したものである。この場合、ヒ素拡散後にヒ素ガラス膜は除去される。
【００２６】
一方、Ｎチャネルトランジスタの形成領域における上記シリコン基板１１上には上記ゲート絶縁膜１５を介してゲート電極３１が形成されている。このゲート電極３１は、例えば前記ゲート電極２１と一部同一層となるインジウム膜からなる。
【００２７】
上記ゲート電極２１の両側における上記Ｎウエル領域１４上層にはＰチャネルトランジスタの低濃度拡散層２２、２３が形成されている。また上記ゲート電極２１の側壁にはサイドウォール２４が、例えば窒化シリコン膜で形成されている。さらに上記ゲート電極２１の両側における上記Ｎウエル領域１４上層には、上記低濃度拡散層２２、２３を介してＰチャネルトランジスタのソース・ドレイン拡散層２５、２６が形成されている。
【００２８】
一方、上記ゲート電極３１の両側における上記Ｐウエル領域１３上層にはＮチャネルトランジスタの低濃度拡散層３２、３３が形成されている。また上記ゲート電極３１の各側壁にはサイドウォール３４が、例えば窒化シリコン膜で形成されている。さらに上記ゲート電極３１の両側における上記Ｐウエル領域１３上層には、上記低濃度拡散層３２、３３を介してＰチャネルトランジスタのソース・ドレイン拡散層３５、３６が形成されている。
【００２９】
上記の如く、Ｐチャネルトランジスタ１とＮチャネルトランジスタ２とが形成されている。
【００３０】
上記第１の半導体装置では、Ｐチャネルトランジスタのゲート電極２１はインジウムヒ素からなり、その仕事関数は４．９０ｅＶ〜５．３１ｅＶとなる。インジウムヒ素の仕事関数値は、例えば日本化学学会編「改訂４版化学便覧基礎編ＩＩ」（平５―９―３０）丸善  ＩＩ−４９０に記載されている。またシリコンの荷電子帯上端の仕事関数は５．１７ｅＶとなっている。このように仕事関数が近い値となるため、ＰＭＯＳトランジスタのしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。また、Ｎチャネルトランジスタのゲート電極３１はインジウムからなり、その仕事関数は４．０９ｅＶとなる。インジウムの仕事関数値は、例えば日本化学学会編「改訂４版化学便覧基礎編ＩＩ」（平５―９―３０）丸善  ＩＩ−４８９に記載されている。またシリコンの伝導帯下端の仕事関数は４．０５ｅＶとなっている。このように仕事関数が極めて近い値となるため、ＮＭＯＳトランジスタのしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。
【００３１】
次に、本発明の第１の半導体装置に係る第２の実施の形態を、図２の概略構成断面図によって説明する。図２では、前記図１によって説明した構成部品と同様のものには同一符号を付与する。
【００３２】
図２に示すように、シリコン基板１１には、Ｐチャネルトランジスタの形成領域とＮチャネルトランジスタの形成領域とを分離する素子分離領域１２が、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ  ）技術により形成されている。この素子分離領域１２はＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ  ）技術により形成されたものであってもよい。上記Ｎチャネルトランジスタの形成領域にはＰウエル１３が形成され、上記Ｐチャネルトランジスタの形成領域にはＮウエル１４が形成されている。また、上記Ｐウエル１３およびＮウエル１４の上層にはしきい値電圧を調整するための不純物が導入されている。
【００３３】
上記シリコン基板１１上には層間絶縁膜４５が、例えば酸化シリコン膜で形成されている。Ｐチャネルトランジスタの形成領域およびＮチャネルトランジスタの形成領域における上記層間絶縁膜４５には、ゲート溝４６、４７が形成されている。各ゲート溝４６、４７の側壁はサイドウォール２４、３４で形成されている。また各ゲート溝４６、４７の内面にはゲート絶縁膜４８を例えば７ｎｍの厚さの酸化アルミニウム膜で形成されている。さらにＰチャネルトランジスタの形成領域のゲート溝４６には上記ゲート絶縁膜４８を介してインジウムヒ素膜からなるゲート電極２１が形成されている。また、Ｎチャネルトランジスタの形成領域のゲート溝４７には、上記ゲート絶縁膜４８を介してゲート電極３１が形成されている。このゲート電極３１はインジウム膜からなる。
【００３４】
上記インジウムヒ素膜は、以下のようにして形成したものである。層間絶縁膜４５上にゲート溝４６、４７内を埋め込むようにインジウム膜を形成した後、化学的機械研磨によって、層間絶縁膜４５上の不要なインジウム膜を除去して、ゲート溝４６、４７内部のみにインジウム膜を残す。次いでＰチャネルトランジスタのゲート溝４６に埋め込まれたインジウム膜上を被覆する状態に例えば厚さが５０ｎｍのヒ素膜を形成した後、Ｎチャネルトランジスタの形成領域上のヒ素膜を除去してＰチャネルトランジスタの形成領域上のみヒ素膜を残す。その後、熱処理によってヒ素膜中のヒ素をインジウム膜中に拡散してインジウムヒ素膜を形成する。もしくは、上記ヒ素膜の代りにヒ素ガラス膜を形成してもよい。この場合、ヒ素拡散後にヒ素ガラス膜は例えばエッチングにより除去する。
【００３５】
上記ゲート電極２１の両側における上記Ｎウエル領域１４上層にはＰチャネルトランジスタの低濃度拡散層２２、２３が形成されている。さらに上記ゲート電極２１の両側における上記Ｎウエル領域１４上層には、上記低濃度拡散層２２、２３を介してＰチャネルトランジスタのソース・ドレイン拡散層２５、２６が形成されている。
【００３６】
一方、上記ゲート電極３１の両側における上記Ｐウエル領域１３上層にはＮチャネルトランジスタの低濃度拡散層３２、３３が形成されている。さらに上記ゲート電極３１の両側における上記Ｐウエル領域１３上層には、上記低濃度拡散層３２、３３を介してＰチャネルトランジスタのソース・ドレイン拡散層３５、３６が形成されている。
【００３７】
上記の如く、Ｐチャネルトランジスタ３とＮチャネルトランジスタ４とが形成されている。
【００３８】
上記第１の半導体装置では、第２の実施の形態においても前記第１の実施の形態と同様の作用、効果が得られる。
【００３９】
次に、本発明の半導体装置の第１製造方法に係る第１の実施の形態を、図３、図４の概略構成断面図によって説明する。図３、図４では、前記図１によって説明した構成部品と同様のものには同一符号を付与する。
【００４０】
図３の（１）に示すように、シリコン基板１１にＰチャネルトランジスタの形成領域とＮチャネルトランジスタの形成領域とを分離する素子分離領域１２を、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ  ）技術により形成する。この素子分離領域１２はＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ  ）技術により形成することも可能である。次いで、Ｎチャネルトランジスタの形成領域にＰウエル１３を形成し、Ｐチャネルトランジスタの形成領域にＮウエル１４を形成する。これらＰウエル１３、Ｎウエル１４は、例えばそれぞれの領域上のみに開口を設けたマスクを用いたイオン注入法により形成することができる。
【００４１】
次いでＰウエル１３およびＮウエル１４にしきい値電圧を調整するために不純物を導入する。この不純物導入は、例えばそれぞれの領域上のみに開口を設けたマスクを用いたイオン注入法により行うことができる。次に、図３の（２）に示すように、シリコン基板１１上にゲート絶縁膜１５を形成する。このゲート絶縁膜１５は、窒素希釈のパイロジェニック酸化法により、例えば７５０℃の酸化雰囲気で２．５ｎｍの厚さの酸化シリコン膜を成膜して形成する。
【００４２】
次いで、図３の（３）に示すように、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）法により、上記処理を行ったシリコン基板１１上にゲート絶縁膜１５を介してインジウム膜１６を例えば５０ｎｍの厚さに形成する。続いて、ＰＶＤ法により、上記インジウム膜１６上にヒ素膜１７を例えば５０ｎｍの厚さに形成する。塗布法により上記ヒ素膜１７上にレジスト膜（図示せず）を形成する。その後リソグラフィー技術によりＰチャネルトランジスタの形成領域上にレジスト膜が形成されるように上記レジスト膜を露光した後、現像、ベーキング等を行ってレジストマスクにパターニングする。このパターニングされたレジスト膜をマスクに用いてエッチングによりヒ素膜１７をパターニングし、Ｐチャネルトランジスタの形成領域上のみにヒ素膜１７を残す。図面では、Ｐチャネルトランジスタの形成領域上のみにヒ素膜１７を残した状態を示した。
【００４３】
次に、上記レジスト膜を除去した後、熱処理によって、上記ヒ素膜１７中のヒ素をインジウム膜１６中に拡散させて、図３の（４）に示すように、インジウムヒ素膜１８を形成する。この熱処理法では、３５０℃〜４５０℃の窒素もしくは水素と窒素の混合ガス雰囲気中で１０分〜３０分間の熱拡散処理を行う。なお、熱処理時間は、例えば、スパイクアニーリングも行えるようなレーザアニーリング、ランプアニーリング、ファーネスアニーリング等既存の熱処理方法により適宜選択される。
【００４４】
次いで、塗布法により上記インジウム膜１６およびインジウムヒ素膜１８上にレジスト膜（図示せず）を形成した後、通常のリソグラフィー技術によりレジスト膜を加工して、ゲート電極を形成するためのレジストパターン（図示せず）を形成する。続いてこのレジストパターンをマスクに用いたエッチング、例えば反応性イオンエッチング（ＲＩＥ）によって、上記インジウム膜１６およびインジウムヒ素膜１８をパターニングして、図４の（５）に示すように、インジウムヒ素膜１８でＰチャネルトランジスタのゲート電極２１を形成し、インジウム膜１６でＮチャネルトランジスタのゲート電極３１を形成する。その後、エッチングマスクに用いた上記レジストパターンを除去する。
【００４５】
次いで、図４の（６）に示すように、Ｎチャネルトランジスタの形成領域上を覆いＰチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ゲート電極２１をマスクにしてＰ型不純物（例えばホウ素もしくは二フッ化ホウ素）を上記Ｎウエル領域１４上層に導入して、Ｐチャネルトランジスタの低濃度拡散層２２、２３を形成する。その後、上記レジスト膜を除去する。
【００４６】
次いで、Ｐチャネルトランジスタの形成領域上を覆いＮチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ゲート電極３１をマスクにしてＮ型不純物（例えばリンもしくはヒ素）を上記Ｐウエル領域１３上層に導入して、Ｎチャネルトランジスタの低濃度拡散層３２、３３を形成する。その後、上記レジスト膜を除去する。
【００４７】
なお、上記低濃度拡散層２２、２３と上記低濃度拡散層３２、３３の形成はどちらを先に行っても差し支えはない。
【００４８】
次いで、上記ゲート電極２１、３１を覆う状態に絶縁膜を例えば化学的気相成長法により窒化シリコンを堆積して形成した後、その絶縁膜をエッチバックして、上記ゲート電極２１、３１の各側壁にサイドウォール２４、３４を形成する。
【００４９】
次いで、図４の（７）に示すように、Ｎチャネルトランジスタの形成領域上を覆いＰチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ゲート電極２１と上記サイドウォール２４とをマスクにしてＰ型不純物（例えばホウ素もしくは二フッ化ホウ素）を上記Ｎウエル領域１４上層に導入して、Ｐチャネルトランジスタのソース・ドレイン拡散層２５、２６を、ゲート電極２１の両側における上記Ｎウエル領域１４に上記低濃度拡散層２２，２３を介して形成する。その後、上記レジスト膜を除去する。
【００５０】
次いで、Ｐチャネルトランジスタの形成領域上を覆いＮチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ゲート電極３１と上記サイドウォール３４とをマスクにしてＮ型不純物（例えばリンもしくはヒ素）を上記Ｐウエル領域１３上層に導入して、Ｎチャネルトランジスタのソース・ドレイン拡散層３５、３６を、ゲート電極３１の両側における上記Ｐウエル領域１３に上記低濃度拡散層３２、３３を介して形成する。その後、上記レジスト膜を除去する。
【００５１】
なお、上記ソース・ドレイン拡散層２５、２６と上記ソース・ドレイン拡散層３５、３６の形成はどちらを先に行っても差し支えはない。
【００５２】
その後、不純物の活性化の熱処理を行う。この熱処理によって、各ソース・ドレイン２５，２６，３５，３６、各低濃度拡散層２２，２３，３２，３３、Ｐウエル領域１３、Ｎウエル領域１４の不純物が活性化される。この熱処理条件としては、例えば、雰囲気を窒素とし、処理温度を８００℃〜１１００℃、処理時間を０．００１分〜１０分に設定する。なお、熱処理時間は、例えば、スパイクアニーリングも行えるようなレーザアニーリング、ランプアニーリング、ファーネスアニーリング等既存の熱処理方法により適宜選択される。このようにして、Ｐチャネルトランジスタ１とＮチャネルトランジスタ２とが完成する。
【００５３】
上記第１の実施の形態の製造方法では、Ｐチャネルトランジスタ１のゲート電極２１をインジウムヒ素膜で形成することから、Ｐチャネルトランジスタ１のゲート電極２１の仕事関数は４．９０ｅＶ〜５．３１ｅＶとなり、シリコンの荷電子帯上端の仕事関数である５．１７ｅＶに近い値となる。このため、しきい値電圧を０．３Ｖ程度以下に低減されるＰＭＯＳトランジスタ１が形成される。また、Ｎチャネルトランジスタ２のゲート電極３１はインジウムで形成することから、Ｎチャネルトランジスタ２のゲート電極３１の仕事関数は４．０９ｅＶとなり、シリコンの伝導帯下端の仕事関数である４．０５ｅＶに極めて近い値となる。このため、しきい値電圧を０．３Ｖ程度以下に低減されるＮＭＯＳトランジスタが形成される。
【００５４】
また、Ｎチャネルトランジスタのゲート電極に選択的にヒ素を導入してインジウムヒ素膜を形成する工程を、例えば、Ｐチャネルトランジスタの形成領域のインジウム膜上にヒ素を含む膜を形成する工程と、熱処理によりヒ素を含む膜よりヒ素をＰチャネルトランジスタの形成領域に成膜されたインジウム膜に拡散させてインジウムヒ素膜を形成する工程とで形成する場合には、インジウム膜とヒ素を含む膜との２回の成膜工程と、ヒ素を拡散させる熱処理工程と、ヒ素を含む膜をパターニングする際に用いるレジストマスク形成工程とゲート電極にパターニングする際のレジストマスク形成工程の併せて２回のリソグラフィー工程と、２回の除去（例えばエッチング）工程が必要になる。したがって、多結晶シリコン膜の成膜工程と、Ｎ型不純物とＰ型不純物とを別個にイオン注入する際に用いるマスクを形成する２回のリソグラフィー工程と、Ｎ型不純物とＰ型不純物とをイオン注入する２回のイオン注入工程と、多結晶シリコン膜をゲート電極にパターニングする１回のエッチング工程とが必要となる従来の多結晶シリコンを用いてゲート電極を形成する場合と同程度の負荷で製造される。
【００５５】
本発明の半導体装置の第１製造方法に係る第２の実施の形態を、図５、図６の概略構成断面図によって説明する。図５、図６では、前記図３、図４によって説明した構成部品と同様のものには同一符号を付与する。
【００５６】
図５の（１）に示すように、シリコン基板１１にＰチャネルトランジスタの形成領域とＮチャネルトランジスタの形成領域とを分離する素子分離領域１２を、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ  ）技術により形成する。この素子分離領域１２はＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ  ）技術により形成することも可能である。次いで、Ｎチャネルトランジスタの形成領域にＰウエル１３を形成し、Ｐチャネルトランジスタの形成領域にＮウエル１４を形成する。これらＰウエル１３、Ｎウエル１４は、例えばそれぞれの領域上のみに開口を設けたマスクを用いたイオン注入法により形成することができる。
【００５７】
次いでＰウエル１３およびＮウエル１４にしきい値電圧を調整するために不純物を導入する。この不純物導入は、例えばそれぞれの領域上のみに開口を設けたマスクを用いたイオン注入法により行うことができる。次に、図５の（２）に示すように、シリコン基板１１上にゲート絶縁膜１５を形成する。このゲート絶縁膜１５は、窒素希釈のパイロジェニック酸化法により、例えば７５０℃の酸化雰囲気で２．５ｎｍの厚さの酸化シリコン膜を成膜して形成する。
【００５８】
次いで、図５の（３）に示すように、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）法により、上記処理を行ったシリコン基板１１上にゲート絶縁膜１５を介してインジウム膜１６を例えば５０ｎｍの厚さに形成する。続いて、ＰＶＤ法により、上記インジウム膜１６上にヒ素ガラス膜１９を例えば５０ｎｍの厚さに形成する。塗布法により上記ヒ素ガラス膜１９上にレジスト膜（図示せず）を形成する。その後リソグラフィー技術によりＰチャネルトランジスタの形成領域上にレジスト膜が形成されるように上記レジスト膜を露光した後、現像、ベーキング等を行ってレジストマスクにパターニングする。このパターニングされたレジスト膜をマスクに用いてエッチングによりヒ素ガラス膜１９をパターニングし、Ｐチャネルトランジスタの形成領域上のみにヒ素ガラス膜１９を残す。
【００５９】
次に、上記レジスト膜を除去した後、図５の（４）に示すように、熱処理によって、上記ヒ素ガラス膜１９中のヒ素をインジウム膜１６中に拡散させて、インジウムヒ素膜１８を形成する。この熱処理法では、３５０℃〜４５０℃の窒素もしくは水素と窒素の混合ガス雰囲気中で１０分〜３０分間の熱拡散処理を行う。なお、熱処理時間は、例えば、スパイクアニーリングも行えるようなレーザアニーリング、ランプアニーリング、ファーネスアニーリング等既存の熱処理方法により適宜選択される。
【００６０】
その後、ヒ素ガラス膜１９をエッチングにより除去する。次いで、塗布法により上記インジウム膜１６およびインジウムヒ素膜１８上にレジスト膜（図示せず）を形成した後、通常のリソグラフィー技術によりレジスト膜を加工して、ゲート電極を形成するためのレジストパターン（図示せず）を形成する。続いてこのレジストパターンをマスクに用いたエッチング、例えば反応性イオンエッチング（ＲＩＥ）によって、上記インジウム膜１６およびインジウムヒ素膜１８をパターニングして、図６の（５）に示すように、インジウムヒ素膜１８でＰチャネルトランジスタのゲート電極２１を形成し、インジウム膜１６でＮチャネルトランジスタのゲート電極３１を形成する。その後、エッチングマスクに用いた上記レジストパターンを除去する。
【００６１】
次いで、図６の（６）に示すように、Ｎチャネルトランジスタの形成領域上を覆いＰチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ゲート電極２１をマスクにしてＰ型不純物（例えばホウ素もしくは二フッ化ホウ素）を上記Ｎウエル領域１４上層に導入して、Ｐチャネルトランジスタの低濃度拡散層２２、２３を形成する。その後、上記レジスト膜を除去する。
【００６２】
次いで、Ｐチャネルトランジスタの形成領域上を覆いＮチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ゲート電極３１をマスクにしてＮ型不純物（例えばリンもしくはヒ素）を上記Ｐウエル領域１３上層に導入して、Ｎチャネルトランジスタの低濃度拡散層３２、３３を形成する。その後、上記レジスト膜を除去する。
【００６３】
なお、上記低濃度拡散層２２、２３と上記低濃度拡散層３２、３３の形成はどちらを先に行っても差し支えはない。
【００６４】
次いで、上記ゲート電極２１、３１を覆う状態に絶縁膜を例えば化学的気相成長法により窒化シリコンを堆積して形成した後、その絶縁膜をエッチバックして、上記ゲート電極２１、３１の各側壁にサイドウォール２４、３４を形成する。
【００６５】
次いで、図６の（７）に示すように、Ｎチャネルトランジスタの形成領域上を覆いＰチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ゲート電極２１と上記サイドウォール２４とをマスクにしてＰ型不純物（例えばホウ素もしくは二フッ化ホウ素）を上記Ｎウエル領域１４上層に導入して、Ｐチャネルトランジスタのソース・ドレイン拡散層２５、２６を、ゲート電極２１の両側における上記Ｎウエル領域１４に上記低濃度拡散層２２，２３を介して形成する。その後、上記レジスト膜を除去する。
【００６６】
次いで、Ｐチャネルトランジスタの形成領域上を覆いＮチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ゲート電極３１と上記サイドウォール３４とをマスクにしてＮ型不純物（例えばリンもしくはヒ素）を上記Ｐウエル領域１３上層に導入して、Ｎチャネルトランジスタのソース・ドレイン拡散層３５、３６を、ゲート電極３１の両側における上記Ｐウエル領域１３に上記低濃度拡散層３２、３３を介して形成する。その後、上記レジスト膜を除去する。
【００６７】
なお、上記ソース・ドレイン拡散層２５、２６と上記ソース・ドレイン拡散層３５、３６の形成はどちらを先に行っても差し支えはない。
【００６８】
その後、不純物の活性化の熱処理を行う。この熱処理によって、各ソース・ドレイン２５，２６，３５，３６、各低濃度拡散層２２，２３，３２，３３、Ｐウエル領域１３、Ｎウエル領域１４の不純物が活性化される。この熱処理条件としては、例えば、雰囲気を窒素とし、処理温度を８００℃〜１１００℃、処理時間を０．００１分〜１０分に設定する。なお、熱処理時間は、例えば、スパイクアニーリングも行えるようなレーザアニーリング、ランプアニーリング、ファーネスアニーリング等既存の熱処理方法により適宜選択される。このようにして、Ｐチャネルトランジスタ１とＮチャネルトランジスタ２とが完成する。
【００６９】
また、上記第２の実施の形態の製造方法では、前記第１の実施の形態と同様なる作用、効果が得られる。また、ヒ素ガラス膜１９を除去してからゲート電極２１を加工していることから、ゲート電極２１の高さがヒ素ガラス膜の厚さ分だけ低くなるので、その後、カバリッジを問題にすることなく成膜工程を行うことができる。
【００７０】
次に、本発明の半導体装置の第２製造方法に係る一実施の形態を、図７、図８の概略構成断面図によって説明する。図７、図８では、前記図２によって説明した構成部品と同様のものには同一符号を付与する。
【００７１】
図７の（１）に示すように、シリコン基板１１にＰチャネルトランジスタの形成領域とＮチャネルトランジスタの形成領域とを分離する素子分離領域１２を、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ  ）技術により形成する。この素子分離領域１２はＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ  ）技術により形成することも可能である。次いで、Ｎチャネルトランジスタの形成領域にＰウエル１３を形成し、Ｐチャネルトランジスタの形成領域にＮウエル１４を形成する。これらＰウエル１３、Ｎウエル１４は、例えばそれぞれの領域上のみに開口を設けたマスクを用いたイオン注入法により形成することができる。
【００７２】
次いでＰウエル１３およびＮウエル１４にしきい値電圧を調整するために不純物を導入する。この不純物導入は、例えばそれぞれの領域上のみに開口を設けたマスクを用いたイオン注入法により行うことができる。次に、図５の（２）に示すように、シリコン基板１１上にダミーゲート絶縁膜４１を例えば１０ｎｍの厚さの酸化シリコン膜で形成する。次いで、例えば化学的気相成長法によって、ダミーゲート電極膜４２を例えば１００ｎｍの多結晶シリコン膜で形成する。
【００７３】
次に、塗布法により上記ダミーゲート電極膜４２上にレジスト膜を形成した後、通常のリソグラフィー技術によりレジスト膜を加工して、ダミーゲート電極を形成するためのレジストパターン（図示せず）を形成する。続いてこのレジストパターンをマスクに用いたエッチング、例えば反応性イオンエッチング（ＲＩＥ）によって、上記ダミーゲート電極膜４２をパターニングして、図７の（３）に示すように、ダミーゲート電極膜４２でＰチャネルトランジスタのダミーゲート電極４３とＮチャネルトランジスタのダミーゲート電極４４とを形成する。その後、エッチングマスクに用いた上記レジストパターンを除去する。
【００７４】
次いで、図７の（４）に示すように、Ｎチャネルトランジスタの形成領域上を覆いＰチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ダミーゲート電極４３をマスクにしてＰ型不純物（例えばホウ素もしくは二フッ化ホウ素）を上記Ｎウエル領域１４上層に導入して、Ｐチャネルトランジスタの低濃度拡散層２２、２３を形成する。その後、上記レジスト膜を除去する。
【００７５】
次いで、Ｐチャネルトランジスタの形成領域上を覆いＮチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ダミーゲート電極４４をマスクにしてＮ型不純物（例えばリンもしくはヒ素）を上記Ｐウエル領域１３上層に導入して、Ｎチャネルトランジスタの低濃度拡散層３２、３３を形成する。その後、上記レジスト膜を除去する。
【００７６】
なお、上記低濃度拡散層２２、２３と上記低濃度拡散層３２、３３の形成はどちらを先に行っても差し支えはない。
【００７７】
次いで、全面に絶縁膜形成した後、その絶縁膜をエッチバックして、上記ダミーゲート電極４３、４４の各側壁にサイドウォール２４、３４を形成する。上記絶縁膜は、例えば化学的気相成長法により窒化シリコンを堆積して形成する。
【００７８】
次いで、Ｎチャネルトランジスタの形成領域上を覆いＰチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ダミーゲート電極４３と上記サイドウォール２４とをマスクにしてＰ型不純物（例えばホウ素もしくは二フッ化ホウ素）を上記Ｎウエル領域１４上層に導入して、ダミーゲート電極４３の両側における上記Ｎウエル領域１４に上記低濃度拡散層２２、２３を介してＰチャネルトランジスタのソース・ドレイン拡散層２５、２６を形成する。その後、上記レジスト膜を除去する。
【００７９】
次いで、Ｐチャネルトランジスタの形成領域上を覆いＮチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ダミーゲート電極４４と上記サイドウォール３４とをマスクにしてＮ型不純物（例えばリンもしくはヒ素）を上記Ｐウエル領域１３上層に導入して、ダミーゲート電極４４の両側における上記Ｐウエル領域１３に上記低濃度拡散層３２、３３を介してＮチャネルトランジスタのソース・ドレイン拡散層３５、３６を形成する。その後、上記レジスト膜を除去する。
【００８０】
なお、上記ソース・ドレイン拡散層２５、２６と上記ソース・ドレイン拡散層３５、３６の形成はどちらを先に行っても差し支えはない。
【００８１】
その後、熱処理を行う。この熱処理条件としては、例えば、熱処理雰囲気を窒素ガス雰囲気とし、処理温度を９００℃〜１１００℃、処理時間を０．０数秒（この場合には例えばスパイクアニーリング）〜３０分に設定する。なお、熱処理時間は、例えば、スパイクアニーリングも行えるようなレーザアニーリング、ランプアニーリング、もしくはファーネスアニーリング等既存の熱処理方法により適宜選択される。
【００８２】
この熱処理によって、各ソース・ドレイン２５、２６、３５、３６、各低濃度拡散層２２、２３、３２、３３、Ｐウエル領域１３、Ｎウエル領域１４の不純物が活性化される。
【００８３】
次に、化学的気相成長法によって上記ダミーゲート電極４３、４４を覆うように層間絶縁膜４５を例えば酸化シリコン膜で形成する。この層間絶縁膜４５は少なくとも上記ダミーゲート電極４３、４４よりも高く形成される。
【００８４】
その後、図８の（５）に示すように、平坦化技術によって上記層間絶縁膜４５表面を平坦化するとともに上記ダミーゲート電極４３、４４〔前記図７の（４）参照〕の上部を露出させる。この平坦化技術としては、例えば化学的機械研磨を用いることができる。もしくはエッチング法によってもよい。次いで、上記ダミーゲート電極４３、４４〔前記図７の（４）参照〕およびその下部のダミーゲート絶縁膜４１を例えばエッチングにより除去して、ゲート溝４６、４７を形成する。このダミーゲート絶縁膜４１のエッチングでは層間絶縁膜４５の上層もエッチングされる。
【００８５】
次に、図８の（６）に示すように、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）法によって、上記ゲート溝４６、４７の内面にゲート絶縁膜４８を例えば酸化アルミニウムを７ｎｍの厚さに堆積して形成する。このとき、層間絶縁膜４５上にもゲート絶縁膜４８が形成される。さらにＰＶＤ法によって、上記ゲート溝４６、４７を埋め込むようにインジウム膜４９を形成する。
【００８６】
次に、図８の（７）に示すように、化学的機械研磨によって上記層間絶縁膜４５上に形成されている上記インジウム膜４９および上記ゲート絶縁膜４８〔前記図６の（６）参照〕を除去する。このようにして、ゲート溝４６、４７内にゲート絶縁膜４８を介してインジウム膜４９が埋め込まれる。
【００８７】
次いで、ＰＶＤにより、層間絶縁膜４５上に上記インジウム膜４９を覆うヒ素を含む膜５０を形成する。このヒ素を含む膜５０としては、例えばヒ素膜もしくはヒ素ガラス膜を５０ｎｍの厚さに成膜して用いる。その後、塗布法により上記ヒ素を含む膜５０上にレジスト膜（図示せず）を形成する。続いてリソグラフィー技術によりＰチャネルトランジスタの形成領域のインジウム膜４９上にレジスト膜が形成されるように上記レジスト膜を露光した後、現像、ベーキング等を行いレジストマスクを形成する。このようにパターニングされたレジストマスクを用いてエッチングによりヒ素を含む膜５０をパターニングし、Ｐチャネルトランジスタの形成領域に形成された上記インジウム膜４９上にヒ素を含む膜５０を残す。図面では、一例として、Ｐチャネルトランジスタの形成領域上のみにヒ素を含む膜５０を残した状態を示した。
【００８８】
次に、上記レジスト膜を除去した後、熱処理によって、上記ヒ素を含む膜５０中のヒ素をインジウム膜４９中に拡散させて、インジウムヒ素膜５１を形成する。この熱処理法では、３５０℃〜４５０℃の窒素もしくは水素と窒素の混合ガス雰囲気中で１０分〜３０分間の熱拡散処理を行う。なお、熱処理時間は、例えば、スパイクアニーリングも行えるようなレーザアニーリング、ランプアニーリング、ファーネスアニーリング等既存の熱処理方法により適宜選択される。
【００８９】
このようにして、図８の（８）に示すように、ゲート溝４６にはゲート絶縁膜４８を介してインジウムヒ素膜５１からなるゲート電極２１が形成され、ゲート溝４７にはゲート絶縁膜４８を介してインジウム膜４９からなるゲート電極３１が形成されて、Ｐチャネルトランジスタ３とＮチャネルトランジスタ４とが完成する。なお、ヒ素を拡散させる熱処理は不純物を活性化させる熱処理を兼ねることも可能である。この場合には、不純物を活性化させる熱処理は不要になる。
【００９０】
上記第２製造方法に係る実施の形態では、Ｐチャネルトランジスタ１のゲート電極２１をインジウムヒ素膜で形成することから、Ｐチャネルトランジスタ１のゲート電極２１の仕事関数は４．９０ｅＶ〜５．３１ｅＶとなり、シリコンの荷電子帯上端の仕事関数である５．１７ｅＶに近い値となる。このため、しきい値電圧を０．３Ｖ程度以下に低減されるＰＭＯＳトランジスタ１が形成される。また、Ｎチャネルトランジスタ２のゲート電極３１はインジウムで形成することから、Ｎチャネルトランジスタ２のゲート電極３１の仕事関数は４．０９ｅＶとなり、シリコンの伝導帯下端の仕事関数である４．０５ｅＶに極めて近い値となる。このため、しきい値電圧を０．３Ｖ程度以下に低減されるＮＭＯＳトランジスタが形成される。
【００９１】
上記半導体装置の第２製造方法に係る実施の形態においては、ヒ素を拡散させる熱処理を行った後、インジウム膜４９上のヒ素を含む膜５０を除去してもよい。このように、ヒ素を含む膜５０が除去されることにより、ゲート電極２１、３１は層間絶縁膜４５に埋め込まれた状態となり、ゲート電極２１、３１上の表面段差がなくなる。このように、表面段差を解消することができるプロセスは、多層配線を形成するプロセスに適用することが有利となる。
【００９２】
この第２製造方法に係る各実施の形態では、上記第１製造方法に係る実施の形態と同様なる作用、効果が得られる。
【００９３】
また、上記第１、第２製造方法において、熱処理によりインジウム膜中にヒ素を拡散させる際に、拡散源となるヒ素膜もしくはヒ素ガラス膜から気相中よりヒ素が拡散して、Ｎチャネルトランジスタの形成領域に形成されているインジウム膜中にヒ素の拡散が懸念される場合には、ヒ素を拡散させる熱処理の前に、拡散源となるヒ素膜もしくはヒ素ガラス膜およびＮチャネルトランジスタの形成領域のインジウム膜表面を覆うようにヒ素の拡散を防止する拡散防止膜を形成することが好ましい。例えば拡散防止膜としては、窒化シリコン膜、炭化シリコン膜を用いることができる。熱処理が終了した後は、拡散防止膜をエッチングにより除去すればよい。
【００９４】
本発明の第２の半導体装置に係る第１の実施の形態を、図９の概略構成断面図によって説明する。ここでは、前記第１の半導体装置の構成部品と同様なる構成部品については同一符号を付与して説明する。
【００９５】
図９に示すように、シリコン基板１１には、Ｐチャネルトランジスタの形成領域とＮチャネルトランジスタの形成領域とを分離する素子分離領域１２が、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ  ）技術により形成されている。このシリコン基板１１には、例えばＰ型シリコン基板を用いる。上記素子分離領域１２はＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ  ）技術により形成されたものであってもよい。上記Ｎチャネルトランジスタの形成領域にはＰウエル１３が形成され、上記Ｐチャネルトランジスタの形成領域にはＮウエル１４が形成されている。また、上記Ｐウエル１３およびＮウエル１４の上層にはしきい値電圧を調整するための不純物が導入されている。
【００９６】
上記シリコン基板１１上には、ゲート絶縁膜１５が形成されている。このゲート絶縁膜１５は、例えば２．５ｎｍの厚さの酸化シリコン膜で形成されている。さらに、上記Ｐチャネルトランジスタの形成領域における上記シリコン基板１１上には上記ゲート絶縁膜１５を介してゲート電極２１が、モリブデン膜で形成されている。上記モリブデン膜は、例えば厚さが５０ｎｍに形成されている。
【００９７】
一方、Ｎチャネルトランジスタの形成領域における上記シリコン基板１１上には上記ゲート絶縁膜１５を介してゲート電極３１が形成されている。このゲート電極３１は、モリブデン・タングステン合金からなる。モリブデン・タングステン合金は、モリブデン膜上に例えば厚さが５０ｎｍのタングステン膜を積層形成した後、熱処理によってタングステン膜中のタングステンをモリブデン膜中に拡散して形成したものである。
【００９８】
上記ゲート電極２１の両側における上記Ｎウエル領域１４上層にはＰチャネルトランジスタの低濃度拡散層２２、２３が形成されている。また上記ゲート電極２１の側壁にはサイドウォール２４が、例えば窒化シリコン膜で形成されている。さらに上記ゲート電極２１の両側における上記Ｎウエル領域１４上層には、上記低濃度拡散層２２、２３を介してＰチャネルトランジスタのソース・ドレイン拡散層２５、２６が形成されている。
【００９９】
一方、上記ゲート電極３１の両側における上記Ｐウエル領域１３上層にはＮチャネルトランジスタの低濃度拡散層３２、３３が形成されている。また上記ゲート電極３１の各側壁にはサイドウォール３４が、例えば窒化シリコン膜で形成されている。さらに上記ゲート電極３１の両側における上記Ｐウエル領域１３上層には、上記低濃度拡散層３２、３３を介してＰチャネルトランジスタのソース・ドレイン拡散層３５、３６が形成されている。
【０１００】
上記の如く、Ｐチャネルトランジスタ５とＮチャネルトランジスタ６とが形成されている。
【０１０１】
上記半導体装置では、Ｐチャネルトランジスタのゲート電極２１はモリブデンからなり、その仕事関数は５．２ｅＶとなる。モリブデンの仕事関数値は、例えば、Ｔ．Ａｍａｄａ  ｅｔ  ａｌ．，ＭＲＳ  ２００２  Ｓｐｒｉｎｇ，Ｖｏｌ．７１６，ｐ．Ｂ７．５．６に記載されている。またシリコンの荷電子帯上端の仕事関数は５．１７ｅＶとなっている。このように仕事関数が極めて近い値となるため、ＰＭＯＳトランジスタのしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。また、Ｎチャネルトランジスタのゲート電極３１はモリブデン・タングステン合金からなり、その仕事関数は３．８０ｅＶ〜４．２６ｅＶとなる。モリブデン・タングステン合金の仕事関数値は、例えば日本化学学会編「改訂４版化学便覧基礎編ＩＩ」（平５―９―３０）丸善  ＩＩ−４８９に記載されている。またシリコンの伝導帯下端の仕事関数は４．０５ｅＶとなっている。このように仕事関数が近い値となるため、ＮＭＯＳトランジスタのしきい値電圧を０．３Ｖ程度以下に低減することが容易となる。
【０１０２】
次に、本発明の第２の半導体装置に係る第２の実施の形態を、図１０の概略構成断面図によって説明する。図１０では、前記図２によって説明した構成部品と同様のものには同一符号を付与する。
【０１０３】
図１０に示すように、シリコン基板１１には、Ｐチャネルトランジスタの形成領域とＮチャネルトランジスタの形成領域とを分離する素子分離領域１２が、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ  ）技術により形成されている。このシリコン基板１１には、例えばＰ型シリコン基板を用いる。この素子分離領域１２はＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ  ）技術により形成されたものであってもよい。上記Ｎチャネルトランジスタの形成領域にはＰウエル１３が形成され、上記Ｐチャネルトランジスタの形成領域にはＮウエル１４が形成されている。また、上記Ｐウエル１３およびＮウエル１４の上層にはしきい値電圧を調整するための不純物が導入されている。
【０１０４】
上記シリコン基板１１上には層間絶縁膜４５が、例えば酸化シリコン膜で形成されている。Ｐチャネルトランジスタの形成領域およびＮチャネルトランジスタの形成領域における上記層間絶縁膜４５には、ゲート溝４６、４７が形成されている。各ゲート溝４６、４７の側壁はサイドウォール２４、３４で形成されている。また各ゲート溝４６、４７の内面にはゲート絶縁膜４８を例えば７ｎｍの厚さの酸化ハフニウム膜で形成されている。さらにＰチャネルトランジスタの形成領域のゲート溝４６には上記ゲート絶縁膜４８を介してモリブデンからなるゲート電極２１が形成されている。また、Ｎチャネルトランジスタの形成領域のゲート溝４７には、上記ゲート絶縁膜４８を介してゲート電極３１が形成されている。このゲート電極３１はモリブデン・タングステン合金からなる。
【０１０５】
上記モリブデン・タングステン合金は、以下のようにして形成したものである。層間絶縁膜４５上にゲート溝４６、４７内を埋め込むようにモリブデン膜を形成した後、化学的機械研磨によって、層間絶縁膜４５上の不要なモリブデン膜を除去して、ゲート溝４６、４７内部のみにモリブデン膜を残す。次いでＮチャネルトランジスタのゲート溝４７に埋め込まれたモリブデン膜上を被覆する状態に例えば厚さが５０ｎｍのタングステン膜を形成した後、Ｐチャネルトランジスタの形成領域上のタングステン膜を除去してＮチャネルトランジスタの形成領域上のみタングステン膜を残す。その後、熱処理によってタングステン膜中のタングステンをモリブデン膜中に拡散してモリブデン・タングステン合金を形成する。
【０１０６】
上記ゲート電極２１の両側における上記Ｎウエル領域１４上層にはＰチャネルトランジスタの低濃度拡散層２２、２３が形成されている。さらに上記ゲート電極２１の両側における上記Ｎウエル領域１４上層には、上記低濃度拡散層２２、２３を介してＰチャネルトランジスタのソース・ドレイン拡散層２５、２６が形成されている。
【０１０７】
一方、上記ゲート電極３１の両側における上記Ｐウエル領域１３上層にはＮチャネルトランジスタの低濃度拡散層３２、３３が形成されている。さらに上記ゲート電極３１の両側における上記Ｐウエル領域１３上層には、上記低濃度拡散層３２、３３を介してＰチャネルトランジスタのソース・ドレイン拡散層３５、３６が形成されている。
【０１０８】
上記の如く、Ｐチャネルトランジスタ７とＮチャネルトランジスタ８とが形成されている。
【０１０９】
上記第２の実施の形態においても前記第１の実施の形態と同様の作用、効果が得られる。
【０１１０】
次に、本発明の半導体装置の第３製造方法に係る一実施の形態を、図１１、図１２の概略構成断面図によって説明する。図１１、図１２では、前記図９によって説明した構成部品と同様のものには同一符号を付与する。
【０１１１】
図１１の（１）に示すように、シリコン基板１１にＰチャネルトランジスタの形成領域とＮチャネルトランジスタの形成領域とを分離する素子分離領域１２を、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ  ）技術により形成する。この素子分離領域１２はＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ  ）技術により形成することも可能である。次いで、Ｎチャネルトランジスタの形成領域にＰウエル１３を形成し、Ｐチャネルトランジスタの形成領域にＮウエル１４を形成する。これらＰウエル１３、Ｎウエル１４は、例えばそれぞれの領域上のみに開口を設けたマスクを用いたイオン注入法により形成することができる。
【０１１２】
次いでＰウエル１３およびＮウエル１４にしきい値電圧を調整するために不純物を導入する。この不純物導入は、例えばそれぞれの領域上のみに開口を設けたマスクを用いたイオン注入法により行うことができる。次に、図１１の（２）に示すように、シリコン基板１１上にゲート絶縁膜１５を形成する。このゲート絶縁膜１５は、窒素希釈のパイロジェニック酸化法により、例えば７５０℃の酸化雰囲気で２．５ｎｍの厚さの酸化シリコン膜を成膜して形成する。
【０１１３】
次いで、図１１の（３）に示すように、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）法により、上記処理を行ったシリコン基板１１上にゲート絶縁膜１５を介してモリブデン膜６１を例えば５０ｎｍの厚さに形成する。続いて、ＰＶＤ法により、上記モリブデン膜６１上にタングステン膜６２を例えば５０ｎｍの厚さに形成する。塗布法により上記タングステン膜６２上にレジスト膜（図示せず）を形成する。その後リソグラフィー技術によりＮチャネルトランジスタの形成領域上にレジスト膜が形成されるように上記レジスト膜を露光した後、現像、ベーキング等を行ってパターニングする。このパターニングされたレジスト膜をマスクに用いてエッチングによりタングステン膜６２をパターニングし、Ｎチャネルトランジスタの形成領域上のみにタングステン膜６２を残す。図面では、Ｎチャネルトランジスタの形成領域上のみにタングステン膜６２を残した状態を示した。
【０１１４】
次に、上記レジストマスクを除去した後、熱処理によって、上記タングステン膜６２中のタングステンをモリブデン膜６１中に拡散させて、図１１の（４）に示すように、モリブデン・タングステン膜６３を形成する。この熱処理法は、例えば、３５０℃〜４５０℃の水素と窒素の混合ガス雰囲気中で１０分〜３０分間の熱拡散処理にて行う。なお、熱処理時間は、例えば、ランプアニーリング、ファーネスアニーリング、スパイクアニーリングも行えるようなレーザアニーリング等既存の熱処理方法により適宜選択される。
【０１１５】
次いで、塗布法により上記モリブデン膜６１およびモリブデン・タングステン膜６３上にレジスト膜（図示せず）を形成した後、通常のリソグラフィー技術によりレジスト膜を加工して、ゲート電極を形成するためのレジストパターン（図示せず）を形成する。続いてこのレジストパターンをマスクに用いたエッチング、例えば反応性イオンエッチング（ＲＩＥ）によって、上記モリブデン膜６１およびモリブデン・タングステン膜６３をパターニングして、図１２の（５）に示すように、モリブデン膜６１でＰチャネルトランジスタのゲート電極２１を形成し、モリブデン・タングステン膜６３でＮチャネルトランジスタのゲート電極３１を形成する。その後、エッチングマスクに用いた上記レジストパターンを除去する。
【０１１６】
次いで、図１２の（６）に示すように、Ｎチャネルトランジスタの形成領域上を覆いＰチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ゲート電極２１をマスクにしてＰ型不純物（例えばホウ素もしくは二フッ化ホウ素）を上記Ｎウエル領域１４上層に導入して、Ｐチャネルトランジスタの低濃度拡散層２２、２３を形成する。その後、上記レジスト膜を除去する。
【０１１７】
次いで、Ｐチャネルトランジスタの形成領域上を覆いＮチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ゲート電極３１をマスクにしてＮ型不純物（例えばリンもしくはヒ素）を上記Ｐウエル領域１３上層に導入して、Ｎチャネルトランジスタの低濃度拡散層３２、３３を形成する。その後、上記レジスト膜を除去する。
【０１１８】
なお、上記低濃度拡散層２２、２３と上記低濃度拡散層３２、３３の形成はどちらを先に行っても差し支えはない。
【０１１９】
次いで、上記ゲート電極２１、３１を覆う状態に絶縁膜を例えば化学的気相成長法により窒化シリコンを堆積して形成した後、その絶縁膜をエッチバックして、上記ゲート電極２１、３１の各側壁にサイドウォール２４、３４を形成する。
【０１２０】
次いで、図１２の（７）に示すように、Ｎチャネルトランジスタの形成領域上を覆いＰチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ゲート電極２１と上記サイドウォール２４とをマスクにしてＰ型不純物（例えばホウ素もしくは二フッ化ホウ素）を上記Ｎウエル領域１４上層に導入して、Ｐチャネルトランジスタのソース・ドレイン拡散層２５、２６を、ゲート電極２１の両側における上記Ｎウエル領域１４に上記低濃度拡散層２２、２３を介して形成する。その後、上記レジスト膜を除去する。
【０１２１】
次いで、Ｐチャネルトランジスタの形成領域上を覆いＮチャネルトランジスタの形成領域上に開口を設けたレジスト膜（図示せず）を形成し、そのレジスト膜と上記ゲート電極３１と上記サイドウォール３４とをマスクにしてＮ型不純物（例えばリンもしくはヒ素）を上記Ｐウエル領域１３上層に導入して、Ｎチャネルトランジスタのソース・ドレイン拡散層３５、３６を、ゲート電極３１の両側における上記Ｐウエル領域１３に上記低濃度拡散層３２、３３を介して形成する。その後、上記レジスト膜を除去する。
【０１２２】
なお、上記ソース・ドレイン拡散層２５、２６と上記ソース・ドレイン拡散層３５、３６の形成はどちらを先に行っても差し支えはない。
【０１２３】
その後、不純物の活性化の熱処理を行う。この熱処理によって、各ソース・ドレイン２５，２６，３５，３６、各低濃度拡散層２２，２３，３２，３３、Ｐウエル領域１３、Ｎウエル領域１４の不純物が活性化される。この熱処理条件としては、例えば、雰囲気を窒素とし、処理温度を８００℃〜１１００℃、処理時間を０．００１分〜１０分に設定する。なお、熱処理時間は、例えば、ランプアニーリング、ファーネスアニーリング、スパイクアニーリングが行えるようなレーザアニーリング等既存の熱処理方法により適宜選択される。このようにして、Ｐチャネルトランジスタ５とＮチャネルトランジスタ６とが完成する。
【０１２４】
上記第３製造方法に係る実施の形態では、Ｐチャネルトランジスタ５のゲート電極２１をモリブデン膜６１で形成することから、Ｐチャネルトランジスタ５のゲート電極２１の仕事関数は５．２ｅＶとなり、シリコンの荷電子帯上端の仕事関数である５．１７ｅＶに極めて近い値となる。このため、しきい値電圧を０．３Ｖ程度以下に低減されるＰチャネルトランジスタ５が形成される。また、Ｎチャネルトランジスタ６のゲート電極３１はモリブデン・タングステン膜６３で形成することから、Ｎチャネルトランジスタ６のゲート電極３１の仕事関数は３．８０ｅＶ〜４．２６ｅＶとなり、シリコンの伝導帯下端の仕事関数である４．０５ｅＶに近い値となる。このため、しきい値電圧を０．３Ｖ程度以下に低減されるＮチャネルトランジスタ６が形成される。
【０１２５】
また、Ｎチャネルトランジスタ６のゲート電極３１を形成する工程を、例えば、Ｎチャネルトランジスタの形成領域のモリブデン膜６１上にタングステン膜６２を形成する工程と、熱処理によりタングステン膜６２よりタングステンをＮチャネルトランジスタの形成領域に成膜されたモリブデン膜６１に拡散させてモリブデン・タングステン合金膜６３を形成する工程とで形成する場合には、モリブデン膜６１とタングステン膜６２との２回の成膜工程と、タングステンを拡散させる熱処理工程と、タングステン膜６２をパターニングする際に用いるレジストマスク形成工程とゲート電極２１、３１にパターニングする際のレジストマスク形成工程の併せて２回のリソグラフィー工程と、２回の除去（例えばエッチング）工程が必要になる。したがって、多結晶シリコン膜の成膜工程と、Ｎ型不純物とＰ型不純物とを別個にイオン注入する際に用いるマスクを形成する２回のリソグラフィー工程と、Ｎ型不純物とＰ型不純物とをイオン注入する２回のイオン注入工程と、多結晶シリコン膜をゲート電極にパターニングする１回のエッチング工程とが必要となる従来の多結晶シリコンを用いてゲート電極を形成する場合と同程度の負荷で製造される。
【０１２６】
次に、本発明の半導体装置の第４製造方法に係る一実施の形態を、図１３の概略構成断面図によって説明する。図１３では、前記図１０によって説明した構成部品と同様のものには同一符号を付与する。
【０１２７】
まず、前記図７の（１）〜（４）によって説明したのと同様の工程を行う。
【０１２８】
その後、図１３の（５）に示すように、平坦化技術によって上記層間絶縁膜４５表面を平坦化するとともに上記ダミーゲート電極４３、４４（２点鎖線で示す部分）の上部を露出する。この平坦化技術としては、例えば化学的機械研磨を用いることができる。もしくはエッチング法によってもよい。次いで、上記ダミーゲート電極４３、４４およびその下部のダミーゲート絶縁膜４１を例えばエッチングにより除去して、ゲート溝４６、４７を形成する。このダミーゲート絶縁膜４１のエッチングでは層間絶縁膜４５の上層もエッチングされる。
【０１２９】
次に、図１３の（６）に示すように、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）法によって、上記ゲート溝４６、４７の内面にゲート絶縁膜４８を例えば酸化ハフニウムを７ｎｍの厚さに堆積して形成する。このとき、層間絶縁膜４５上にもゲート絶縁膜４８が形成される。さらにＰＶＤ法によって、上記ゲート溝４６、４７を埋め込むようにモリブデン膜６１を形成する。
【０１３０】
次に、図１３の（７）に示すように、化学的機械研磨によって上記層間絶縁膜４５上に形成されている上記モリブデン膜６１および上記ゲート絶縁膜４８〔前記図１３の（６）参照〕を除去する。このようにして、ゲート溝４６、４７内にゲート絶縁膜４８を介してモリブデン膜６１が埋め込まれた状態が形成される。
【０１３１】
次いで、ＰＶＤにより、層間絶縁膜４５上に上記モリブデン膜６１を覆うタングステン膜６２を、例えば５０ｎｍの厚さに形成する。その後、塗布法により上記タングステン膜６２上にレジスト膜（図示せず）を形成する。続いてリソグラフィー技術によりＮチャネルトランジスタの形成領域のタングステン膜６２上にレジスト膜が形成されるように上記レジスト膜を露光した後、現像、ベーキング等を行ってレジストマスクを形成する。このレジストマスクを用いてエッチングによりタングステン膜６２をパターニングし、Ｎチャネルトランジスタの形成領域に形成された上記モリブデン膜６１上を被覆するようにタングステン膜６２を残す。
【０１３２】
次に、上記レジストマスクを除去した後、熱処理によって、上記タングステン膜６２中のタングステンをモリブデン膜６１中に拡散させて、モリブデン・タングステン合金膜６３を形成する。この熱処理法は、例えば、３５０℃〜４５０℃の水素と窒素の混合ガス雰囲気中で１０分〜３０分間の熱拡散処理にて行う。なお、熱処理時間は、例えば、スパイクアニーリングも行えるようなレーザアニーリング、ランプアニーリング、ファーネスアニーリング等既存の熱処理方法により適宜選択される。
【０１３３】
このようにして、図１３の（８）に示すように、ゲート溝４６にはゲート絶縁膜４８を介してモリブデン膜６１からなるゲート電極２１が形成され、ゲート溝４７にはゲート絶縁膜４８を介してモリブデン・タングステン合金膜６３からなるゲート電極３１が形成されて、Ｐチャネルトランジスタ７とＮチャネルトランジスタ８とが完成する。
【０１３４】
上記第４製造方法に係る実施の形態では、Ｐチャネルトランジスタ７のゲート電極２１をモリブデン膜６１で形成することから、Ｐチャネルトランジスタ７のゲート電極２１の仕事関数は５．２ｅＶとなり、シリコンの荷電子帯上端の仕事関数である５．１７ｅＶに極めて近い値となる。このため、しきい値電圧を０．３Ｖ程度以下に低減されるＰチャネルトランジスタ７が形成される。また、Ｎチャネルトランジスタ８のゲート電極３１はモリブデン・タングステン膜６３で形成することから、Ｎチャネルトランジスタ８のゲート電極３１の仕事関数は３．８０ｅＶ〜４．２６ｅＶとなり、シリコンの伝導帯下端の仕事関数である４．０５ｅＶに近い値となる。このため、しきい値電圧を０．３Ｖ程度以下に低減されるＮチャネルトランジスタ８が形成される。
【０１３５】
上記半導体装置の第４製造方法に係る実施の形態においては、タングステンを拡散させる熱処理を行った後、モリブデン膜６１上のタングステン膜６２を除去することにより、ゲート電極２１、３１が層間絶縁膜４５に埋め込まれた状態となり、ゲート電極２１、３１上の表面段差がなくなる。このように、表面段差を解消することができるので、上記半導体装置の第４製造方法は、多層配線を形成するプロセスに適用することが有利となる。
【０１３６】
このように、第４製造方法に係る実施の形態では、上記第３製造方法に係る実施の形態と同様なる作用、効果が得られる。
【０１３７】
また、上記第３、第４製造方法において、熱処理によりモリブデン膜中にタングステンを拡散させる際に、拡散源となるタングステン膜から気相中よりタングステンが拡散して、Ｐチャネルトランジスタの形成領域に形成されているモリブデン膜中にタングステンの拡散が懸念される場合には、タングステンを拡散させる熱処理の前に、拡散源となるタングステン膜およびＰチャネルトランジスタの形成領域のモリブデン膜表面を覆うようにタングステンの拡散を防止する拡散防止膜を形成することが好ましい。例えば拡散防止膜としては、窒化シリコン膜、炭化シリコン膜を用いることができる。熱処理が終了した後は、拡散防止膜をエッチングにより除去すればよい。
【０１３８】
【発明の効果】
以上、説明したように本発明の半導体装置によれば、Ｐチャネルトランジスタのゲート電極の仕事関数をシリコンの価電子帯上端に近づけることができ、Ｎチャネルトランジスタのゲート電極との仕事関数をシリコンの伝導帯下端に近づけることができるため、従来から問題となっていた金属ゲート電極の高いしきい値電圧を０．３Ｖ程度以下に低減することが可能になる。
【０１３９】
本発明の半導体装置の第１製造方法によれば、ＮチャネルトランジスタとＰチャネルトランジスタとに仕事関数の異なる金属ゲート電極を形成する際に、インジウム膜を全面に形成した後、Ｐチャネルトランジスタの形成領域側のインジウム膜にのみ不純物としてヒ素を導入することによって、仕事関数を変化させることができる。よって、Ｐチャネルトランジスタのインジウムヒ素からなるゲート電極の仕事関数をシリコンの価電子帯上端に近づけることができ、Ｎチャネルトランジスタのインジウムからなるゲート電極との仕事関数をシリコンの伝導帯下端に近づけることができるため、従来から問題となっていた金属ゲート電極の高いしきい値電圧を０．３Ｖ程度以下に低減することが可能になる。
【０１４０】
本発明の半導体装置の第２製造方法によれば、ＮチャネルトランジスタとＰチャネルトランジスタとに仕事関数の異なる金属ゲート電極を形成する際に、Ｐチャネルトランジスタの形成領域に形成されたゲート電極とＮチャネルトランジスタの形成領域に形成されたゲート電極とをインジウム膜で形成した後、Ｐチャネルトランジスタの形成領域にゲート電極にのみ選択的にヒ素を導入することで、それぞれのゲート電極の仕事関数を変化させることができる。よって、Ｐチャネルトランジスタのインジウムヒ素からなるゲート電極の仕事関数をシリコンの価電子帯上端に近づけることができ、Ｎチャネルトランジスタのインジウムからなるゲート電極との仕事関数をシリコンの伝導帯下端に近づけることができるため、従来から問題となっていた金属ゲート電極の高いしきい値電圧を０．３Ｖ程度以下に低減することが可能になる。
【０１４１】
本発明の半導体装置の第３および第４製造方法によれば、ＮチャネルトランジスタとＰチャネルトランジスタとに仕事関数の異なる金属ゲート電極を形成する際に、ゲート電極となるモリブデン膜を全面に形成した後、Ｎチャネルトランジスタの形成領域側のモリブデン膜に熱処理を利用してタングステンを導入することにより、Ｎチャネルトランジスタのゲート電極をモリブデン・タングステン合金として仕事関数を変化させることができる。よって、Ｐチャネルトランジスタのモリブデンからなるゲート電極の仕事関数をシリコンの価電子帯上端に近づけることができ、Ｎチャネルトランジスタのモリブデン・タングステン合金からなるゲート電極の仕事関数をシリコンの伝導帯下端に近づけることができるため、従来から問題となっていた金属ゲート電極の高いしきい値電圧を０．３Ｖ程度以下に低減することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の半導体装置に係る第１の実施の形態を示す概略構成断面図である。
【図２】本発明の第１の半導体装置に係る第２の実施の形態を示す概略構成断面図である。
【図３】本発明の半導体装置の第１製造方法に係る第１の実施の形態を示す概略構成断面図（１）〜（４）である。
【図４】本発明の半導体装置の第１製造方法に係る第１の実施の形態を示す概略構成断面図（５）〜（７）である。
【図５】本発明の半導体装置の第１製造方法に係る第２の実施の形態を示す概略構成断面図（１）〜（４）である。
【図６】本発明の半導体装置の第１製造方法に係る第２の実施の形態を示す概略構成断面図（５）〜（７）である。
【図７】本発明の半導体装置の第２製造方法に係る実施の形態を示す概略構成断面図（１）〜（４）である。
【図８】本発明の半導体装置の第２製造方法に係る実施の形態を示す概略構成断面図（５）〜（８）である。
【図９】本発明の第２の半導体装置に係る第１の実施の形態を示す概略構成断面図である。
【図１０】本発明の第２の半導体装置に係る第２の実施の形態を示す概略構成断面図である。
【図１１】本発明の半導体装置の第３製造方法に係る一実施の形態を示す概略構成断面図（１）〜（４）である。
【図１２】本発明の半導体装置の第３製造方法に係る一実施の形態を示す概略構成断面図（５）〜（７）である。
【図１３】本発明の半導体装置の第４製造方法に係る一実施の形態を示す概略構成断面図（５）〜（８）である。
【符号の説明】
１…Ｐチャネルトランジスタ、２…Ｎチャネルトランジスタ、２１，３１…ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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