(57)【要約】    【課題】  単位画素アレイ部の光学特性とロジック回路部の演算特性との両方を容易に満足させることのできるＣＭＯＳイメージセンサ及びその製造方法を提供すること。    【解決手段】  上面にＰ型エピタキシャル層２１２を有する半導体基板２１０と、複数のトランジスタＴｘ、Ｒｘ、Ｄｘ、Ｓｘ及び活性領域ＢＰＤ、ＦＤ、２２０、２１４を備え、半導体基板２１０の所定領域に形成された単位画素アレイ部２０１と、単位画素アレイ部２１０におけるトランジスタＴｘ、Ｒｘ、Ｄｘ、Ｓｘのゲート絶縁膜２３４より薄いゲート絶縁膜２３４Ｂを有するトランジスタ２５０、２５２及び活性領域２２２、２２４を備え、半導体基板２１０の別の所定領域に形成されたロジック回路部２０２とを装備する。【選択図】    図２
2004336003.tif 000002
【特許請求の範囲】
【請求項１】
上面にＰ型エピタキシャル層を有する半導体基板と、
複数のトランジスタ及び活性領域を備え、前記半導体基板の所定領域に形成された単位画素アレイ部と、
該単位画素アレイ部における前記トランジスタのゲート絶縁膜より薄いゲート絶縁膜を有する少なくとも一つのトランジスタ及び活性領域を備え、前記半導体基板の別の所定領域に形成されたロジック回路部とを含んで構成されていることを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記単位画素アレイ部における前記トランジスタが、第１のゲート絶縁膜と第２のゲート絶縁膜とからなる積層構造のゲート絶縁膜を有し、前記ロジック回路部における前記トランジスタが、前記第２のゲート絶縁膜からなる単層構造のゲート絶縁膜を有することを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項３】
前記第１のゲート絶縁膜の膜厚が約１０Å〜約４０Åであり、前記第２のゲート絶縁膜の膜厚が約５０Å〜約６０Åであることを特徴とする請求項２記載のＣＭＯＳイメージセンサ。
【請求項４】
前記第１のゲート絶縁膜が、前記Ｐ型エピタキシャル層の熱酸化により形成されたシリコン酸化膜であることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項５】
活性領域が形成されたＰ型エピタキシャル層を上面に有し、所定領域に単位画素アレイ部、別の所定領域にロジック回路部が形成され、前記単位画素アレイ部と前記ロジック回路部とを画定する素子分離膜を有する半導体基板の前記Ｐ型エピタキシャル層の上面に第１のゲート絶縁膜を形成する第１のゲート絶縁膜形成ステップと、
前記単位画素アレイ部における第１のゲート絶縁膜の上面にマスクを形成するマスク形成ステップと、
前記マスクを利用して前記ロジック回路部における第１のゲート絶縁膜を除去する第１のゲート絶縁膜除去ステップと、
前記単位画素アレイ部における前記マスクを除去するマスク除去ステップと、
前記単位画素アレイ部における第１のゲート絶縁膜の上面と、前記ロジック回路部のＰ型エピタキシャル層の上面とに第２のゲート絶縁膜を形成する第２のゲート絶縁膜形成ステップと、
前記単位画素アレイ部に複数のトランジスタを形成し、前記ロジック回路部に前記単位画素アレイ部の前記トランジスタからの信号を処理するための少なくとも一つのトランジスタを形成するトランジスタ形成ステップと
を含むことを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項６】
前記第１のゲート絶縁膜を約１０Å〜約４０Åの厚さに形成し、前記第２のゲート絶縁膜を約５０Å〜約６０Åの厚さに形成することを特徴とする請求項５記載のＣＭＯＳイメージセンサ。
【請求項７】
前記第１のゲート絶縁膜除去ステップを、
ウェットエッチングにより行うことを特徴とする請求項５記載のＣＭＯＳイメージセンサの製造方法。
【請求項８】
前記ウェットエッチングを、フッ化水素酸を含む薬剤を用いて行うことを特徴とする請求項７記載のＣＭＯＳイメージセンサの製造方法。
【請求項９】
前記第１のゲート絶縁膜除去ステップを、
ＢＯＥ（ｂｕｆｆｅｒｅｄ  ｏｘｉｄｅ  ｅｔｃｈａｎｔ）を含む薬剤を用いて行うことを特徴とする請求項５記載のＣＭＯＳイメージセンサの製造方法。
【請求項１０】
前記マスク除去ステップを、酸素プラズマを用いて行うことを特徴とする請求項５記載のＣＭＯＳイメージセンサの製造方法。
【請求項１１】
前記マスク除去ステップを、硫酸溶液を用いて行うことを特徴とする請求項５記載のＣＭＯＳイメージセンサの製造方法。
【請求項１２】
前記マスク除去ステップを、シンナーを用いて行うことを特徴とする請求項５記載のＣＭＯＳイメージセンサの製造方法。
【請求項１３】
前記第１のゲート絶縁膜に、前記Ｐ型エピタキシャル層を熱酸化させて形成したシリコン酸化膜を用いることを特徴とする請求項５記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサ及びその製造方法に関し、更に詳しくは、積層構造のゲート絶縁膜を備えたＣＭＯＳイメージセンサ及びその製造方法に関する。
【背景技術】
【０００２】
ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）またはＣＭＯＳイメージセンサにおいて、フォトダイオード（ＰＤ）は所定波長域の入射光を電気的信号に変換する導入部である。該フォトダイオードにおいては、広波長帯域において光電荷生成率（Ｑｕａｎｔｕｍ  Ｅｆｆｉｃｉｅｎｃｙ）が１に近づき、可能な限りの入射光をフォトダイオードに集束させることが求められており、これを達成するための研究が進められている。
【０００３】
ＣＣＤイメージセンサにおいては、広いダイナミックレンジのため駆動電圧が高く、消費電力が大きくなるという問題点があるので、高い光電荷生成率を維持しつつ駆動電圧を低下させ、かつ消費電力を低減させることのできるＣＭＯＳイメージセンサの研究が進められている。
【０００４】
ＣＭＯＳイメージセンサは、撮像すべきイメージを投影する単位画素アレイ部と、該領域で生成した画像信号を処理するロジック回路部とを一つのチップ内に有する撮像素子である。
【０００５】
図１は、従来の技術に係るＣＭＯＳイメージセンサ１００の素子構造を概略的に示した断面図である。
【０００６】
図１に示すように、従来の技術に係るＣＭＯＳイメージセンサ１００は、上面にＰ型エピタキシャル層１１２を有し、単位画素アレイ部１０１とロジック回路部１０２とが画定されたｐ型基板１１０上に形成されている。Ｐ型エピタキシャル層１１２の所定領域には単位画素アレイ部１０１とロジック回路部１０２とを分離し、またロジック回路部１０２の素子間を分離するフィールド絶縁膜ＦＯＸが形成されている。
【０００７】
単位画素アレイ部１０１においては、Ｐ型エピタキシャル層１１２の所定領域にドライブトランジスタＤｘとセレクトトランジスタＳｘが形成されており、これらのトランジスタはＰ型ウェル１１４に形成されている。Ｐ型エピタキシャル層１１２の別の部分には埋め込み型フォトダイオード（Ｂｕｒｉｅｄ  Ｐｈｏｔｏｄｉｏｄｅ；  ＢＰＤ）、トランスファートランジスタＴｘ及びリセットトランジスタＲｘが形成されている。埋め込み型フォトダイオードＢＰＤは、深いｎ型拡散層（ＤＥＥＰ  Ｎ-）と浅いｐ型拡散層（Ｐ0）とで構成されている。トランスファートランジスタＴｘは、ソース／ドレイン端子の一端がフォトダイオードに接続され、別端がフローティング拡散領域ＦＤに接続されており、Ｐ型エピタキシャル層１１２上にゲート電極１１６Ａが形成されている。
【０００８】
リセットトランジスタＲｘは、ソース／ドレイン端子の一端がフローティング拡散領域ＦＤに接続され、別端が電源電圧領域ＶＤＤに接続されており、Ｐ型エピタキシャル層１１２上の所定の位置にゲート電極１１６Ｂが形成されている。
【０００９】
ドライブトランジスタＤｘ及びセレクトトランジスタＳｘは、Ｎ−ＬＤＤ（Ｎ  ｔｙｐｅ  Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造１１８を有するソース／ドレイン１２０を有し、セレクトトランジスタのソース／ドレイン１２０の一端は出力端（Ｏｕｔｐｕｔ）用の拡散層となっている。これに対し、リセットトランジスタＲｘ及びトランスファートランジスタＴｘはＮ−ＬＤＤ構造を有さないソース／ドレイン構造を有し、フローティング拡散領域ＦＤはドライブトランジスタＤｘのゲート電極１１６Ｃと接続されている。
【００１０】
上記の各トランジスタのゲート電極１１６Ａ〜１１６Ｄの両側壁にはスペーサ１３８が形成されており、ゲート電極１１６Ａ〜１１６Ｄのそれぞれのゲート絶縁膜１３４は略同一の膜厚の単層構造のゲート絶縁膜となっている。
【００１１】
ロジック回路部１０２においては、Ｐ型エピタキシャル層１１２内にｎＭＯＳＦＥＴ１５０を形成するためのＰ型ウェル１２２とｐＭＯＳＦＥＴ１５２とを形成するためのＮ型ウェル１２４とが隣接して形成されている。Ｐ型ウェル１２２には、ソース／ドレイン１２６がＮ−ＬＤＤ構造１２８を有するｎＭＯＳＦＥＴ１５０が形成されており、Ｎ型ウェル１２４には、ソース／ドレイン１３０がＰ−ＬＤＤ構造１３２を有するｐＭＯＳＦＥＴ１５２が形成されている。また、上記の各トランジスタのゲート電極１５０、１５２の両側壁にはスペーサ１３８が形成されている。
【００１２】
上述したようなＣＭＯＳイメージセンサのデザインルールは、０．３５μｍ程度以上である。このようなイメージセンサにおいては、通常、その動作電圧が高く、フローティング拡散領域ＦＤのキャパシタンス値が小さくなっていた。そのため、上記のように単位画素アレイ部とロジック回路部とに略同じ厚さの単層構造のゲート絶縁膜１３４を適用しても、単位画素アレイ部１０１のダイナミックレンジ及び光感度などの光学特性と、ロジック回路部１０２の消費電力及び動作速度などの演算特性との両方を満足させることができた。
【００１３】
しかしながら、ＣＭＯＳイメージセンサにおいては、微細化や多画素化などのためデザインルールが０．２５μｍ級程度以下のディープサブミクロン（Ｄｅｅｐ  ｓｕｂ  ｍｉｃｒｏｎ）技術が適用されるようになってきており、それと共に単位画素アレイ部１０１の光学特性とロジック回路部１０２の演算特性との両方を同時に満足させることが困難になってしまうという問題があった。
【特許文献１】米国特許第５，１３４，４８９号明細書
【特許文献２】米国特許第５，７８０，８５８号明細書
【特許文献３】米国特許第６，１６９，２８６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は上記課題を解決するためになされたものであり、単位画素アレイ部の光学特性とロジック回路部の演算特性との両方を容易に満足させることのできるＣＭＯＳイメージセンサ及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明に係るＣＭＯＳイメージセンサは、上面にＰ型エピタキシャル層を有する半導体基板と、複数のトランジスタ及び活性領域を備え、前記半導体基板の所定領域に形成された単位画素アレイ部と、該単位画素アレイ部における前記トランジスタのゲート絶縁膜より薄いゲート絶縁膜を有する少なくとも一つのトランジスタ及び活性領域を備え、前記半導体基板の別の所定領域に形成されたロジック回路部とを含んで構成されていることを特徴としている。
【００１６】
また、前記単位画素アレイ部における前記トランジスタが、第１のゲート絶縁膜と第２のゲート絶縁膜とからなる積層構造のゲート絶縁膜を有し、前記ロジック回路部における前記トランジスタが、前記第２のゲート絶縁膜からなる単層構造のゲート絶縁膜を有することが望ましい。
【００１７】
また、前記第１のゲート絶縁膜の膜厚が約１０Å〜約４０Åであり、前記第２のゲート絶縁膜の膜厚が約５０Å〜約６０Åであることが望ましい。
【００１８】
また、前記第１のゲート絶縁膜が、前記Ｐ型エピタキシャル層の熱酸化により形成されたシリコン酸化膜であることが望ましい。
【００１９】
本発明に係るＣＭＯＳイメージセンサの製造方法は、活性領域が形成されたＰ型エピタキシャル層を上面に有し、所定領域に単位画素アレイ部、別の所定領域にロジック回路部が形成され、前記単位画素アレイ部と前記ロジック回路部とを画定する素子分離膜を有する半導体基板の前記Ｐ型エピタキシャル層の上面に第１のゲート絶縁膜を形成する第１のゲート絶縁膜形成ステップと、前記単位画素アレイ部における第１のゲート絶縁膜の上面にマスクを形成するマスク形成ステップと、前記マスクを利用して前記ロジック回路部における第１のゲート絶縁膜を除去する第１のゲート絶縁膜除去ステップと、前記単位画素アレイ部における前記マスクを除去するマスク除去ステップと、前記単位画素アレイ部における第１のゲート絶縁膜の上面と、前記ロジック回路部のＰ型エピタキシャル層の上面とに第２のゲート絶縁膜を形成する第２のゲート絶縁膜形成ステップと、前記単位画素アレイ部に複数のトランジスタを形成し、前記ロジック回路部に前記単位画素アレイ部の前記トランジスタからの信号を処理するための少なくとも一つのトランジスタを形成するトランジスタ形成ステップとを含むことを特徴としている。
【００２０】
また、前記第１のゲート絶縁膜を約１０Å〜約４０Åの厚さに形成し、前記第２のゲート絶縁膜を約５０Å〜約６０Åの厚さに形成することが望ましい。
【００２１】
また、前記第１のゲート絶縁膜除去ステップは、ウェットエッチングにより行うことが望ましい。
【００２２】
また、前記ウェットエッチングは、フッ化水素酸を含む薬剤を用いて行うことが望ましい。
【００２３】
また、前記第１のゲート絶縁膜除去ステップは、ＢＯＥ（ｂｕｆｆｅｒｅｄ  ｏｘｉｄｅ  ｅｔｃｈａｎｔ）を含む薬剤を用いて行うことが望ましい。
【００２４】
また、前記マスク除去ステップは、酸素プラズマを用いて行うことが望ましい。
【００２５】
また、前記マスク除去ステップは、硫酸溶液を用いて行うことが望ましい。
【００２６】
前記マスク除去ステップは、シンナーを用いて行うことが望ましい。
【００２７】
前記第１のゲート絶縁膜に、前記Ｐ型エピタキシャル層を熱酸化させて形成したシリコン酸化膜を用いることが望ましい。
【発明の効果】
【００２８】
上述したような本発明に係るＣＭＯＳイメージセンサ及びその製造方法によれば、単位画素アレイ部には積層構造のゲート絶縁膜を有するトランジスタ、ロジック回路部には単層構造のゲート絶縁膜を有するトランジスタを形成することができる。これにより、デザインルール０．２５μｍ級以下のディープサブミクロン技術を利用したイメージセンサにおいても、単位画素アレイ部の光学特性とロジック回路部の演算特性とを同時に満足させることができ、市場競争力の高いＣＭＯＳイメージセンサを提供することができる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照しつつ発明の実施の形態を説明する。
【００３０】
図２は、本発明の実施の形態に係るＣＭＯＳイメージセンサの素子構造を概略的に示した断面図であり、図３Ａ〜図３Ｄは、図２に示したＣＭＯＳイメージセンサの製造過程における断面構造を工程順に示した図である。
【００３１】
図２に示すように、本発明の実施の形態に係るＣＭＯＳイメージセンサ２００は、上面にＰ型エピタキシャル層２１２を有する半導体基板２１０と、単位画素アレイ部２０１と、ロジック回路部２０２とを含んで構成されている。単位画素アレイ部２０１及びロジック回路部２０２は、それらの間にあるトレンチ素子分離膜ＦＯＸにより互いに分離されている。また、ロジック回路部２０２における別の素子分離膜ＦＯＸはロジック回路部に形成された素子の間を分離している。本実施の形態ではＳＴＩ法によりフィールド酸化膜（ＦＯＸ）を形成しているが、別の素子分離膜を適用してもよい。
【００３２】
単位画素アレイ部２０１においては、Ｐ型エピタキシャル層２１２の所定領域に形成されたＰ型ウェル２１４に、ドライブトランジスタＤｘとセレクトトランジスタＳｘとが形成されており、Ｐ型エピタキシャル層２１２の別の所定領域には埋め込み型フォトダイオード（Ｂｕｒｉｅｄ  Ｐｈｏｔｏｄｉｏｄｅ；  ＢＰＤ）、トランスファートランジスタＴｘ及びリセットトランジスタＲｘが形成されている。埋め込み型フォトダイオードは深いｎ型拡散層（ＤＥＥＰ  Ｎ-）と浅いｐ型拡散層（Ｐ0）とで構成されている。トランスファートランジスタＴｘはソース／ドレイン端子の一端がフォトダイオードに接続され、別端がフローティング拡散領域ＦＤに接続されており、Ｐ型エピタキシャル層２１２上の所定の位置にゲート電極２１６Ａが形成されている。トランスファートランジスタＴｘのゲート電極は、第１のゲート絶縁膜２３４Ａと第２のゲート絶縁膜２３４Ｂとからなる積層構造のゲート絶縁膜２３４上に形成されている。
【００３３】
リセットトランジスタＲｘは、ソース／ドレイン端子の一端がフローティング拡散領域ＦＤに接続され、別端が電源電圧領域ＶＤＤに接続されており、Ｐ型エピタキシャル層２１２上の所定の位置にゲート電極２１６Ｂが形成されている。リセットトランジスタＲｘのゲート電極２１６Ｂも積層構造のゲート絶縁膜２３４上に形成されている。
【００３４】
ドライブトランジスタＤｘ及びセレクトトランジスタＳｘは、Ｎ−ＬＤＤ（Ｎ  ｔｙｐｅ  Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造２１８を有するソース／ドレイン２２０を有し、セレクトトランジスタのソース／ドレイン２２０の一端は出力端（Ｏｕｔｐｕｔ）用の拡散層となっている。これに対し、リセットトランジスタＲｘ及びトランスファートランジスタＴｘはＮ−ＬＤＤ構造を有さないソース／ドレイン構造を有し、フローティング拡散領域ＦＤはドライブトランジスタＤｘのゲート電極２１６Ｃと接続されている。
【００３５】
本発明の実施の形態に係るＣＭＯＳイメージセンサにおいては、単位画素アレイ部の各トランジスタＴｘ、Ｒｘ、Ｄｘ、Ｓｘは、第１のゲート絶縁膜２３４Ａと第２のゲート絶縁膜２３４Ｂとからなる積層構造のゲート絶縁膜２３４を備えている。本実施の形態では、第１のゲート絶縁膜２３４Ａの厚さは約１０Å〜約４０Å、第２のゲート絶縁膜２３４Ａの厚さは約５０Å〜約６０Åである。
【００３６】
ロジック回路部２０２においては、Ｐ型エピタキシャル層２１２内にｎＭＯＳＦＥＴ２５０を形成するためのＰ型ウェル２２２とｐＭＯＳＦＥＴを形成するためのＮ型ウェル２２４とが隣接して形成されている。Ｐ型ウェル２２２には、ソース／ドレイン２２６がＮ−ＬＤＤ構造２２８を有するｎＭＯＳＦＥＴ２５０が形成されており、Ｎ型ウェル２２４には、ソース／ドレイン２２６がＰ−ＬＤＤ構造２３２を有するｐＭＯＳＦＥＴ２５２が形成されている。そして、ロジック回路部２０２の各ゲート絶縁膜としては、単位画素アレイ部２０１内のものとは異なり、第２のゲート絶縁膜２３４Ｂからなる単層構造のゲート絶縁膜が形成されている。本実施の形態では、第２のゲート絶縁膜２３４Ｂの厚さは約５０Å〜約６０Åである。
【００３７】
このように構成された本発明の実施の形態に係るＣＭＯＳイメージセンサによれば、単位画素アレイ部２０１には第１のゲート絶縁膜２３４Ａと第２のゲート絶縁膜２３４Ｂとからなる積層構造からなる厚いゲート絶縁膜２３４を用いるため、高い動作電圧（例えば、約２．５Ｖ〜約３．３Ｖ）を適用することが可能となる。これにより十分な飽和電荷量を確保することができるので、適切なダイナミックレンジを実現することができる。さらに、厚いゲート絶縁膜２３４を単位画素領域に適用することにより、フローティング拡散領域ＦＤに接続されたドライブトランジスタＤｘのゲート絶縁膜のキャパシタンス値を減少させ、フローティング拡散領域ＦＤのキャパシタンスを減少させることができる。これにより電子−電圧変換係数（Ｅｌｅｃｔｒｏｎ−Ｖｏｌｔａｇｅ  ｃｏｎｖｅｒｓｉｏｎ  ｇａｉｎ）を高め、光感度を向上させることができる。
【００３８】
さらに、ロジック回路部２０２においては、単位画素アレイ部２０１のゲート絶縁膜２３４より薄い単層構造の第２のゲート絶縁膜２３４Ｂを用いるので、低い動作電圧（例えば、約１．８Ｖ以下）を適用することができ、消費電力を低減させることができる。このような消費電力の低減は、モバイルフォン（Ｍｏｂｉｌｅ  ｐｈｏｎｅ）やデジタルカメラのような携帯用製品に好適であり、また同時に製品の動作速度などの高性能化にも寄与する。
【００３９】
次いで、図３Ａないし図３Ｄを用いて、図２に示した本発明の実施の形態に係るＣＭＯＳイメージセンサの製造方法について説明する。
【００４０】
まず、図３Ａに示すように、Ｐ型エピタキシャル層２１２を上面に有し、所定領域に単位画素アレイ部２０１、別の所定領域にロジック回路部２０２が形成されたｐ型半導体基板２１０のＰ型エピタキシャル層２１２上の所定領域にＳＴＩ法によりフィールド酸化膜ＦＯＸを形成する。
【００４１】
次いで、イオン注入工程により、単位画素アレイ部２０１のＰ型エピタキシャル層２１２表層部にＰ型ウェル２１４、ロジック回路部のＰ型エピタキシャル層２１２表層部にＰ型ウェル２２２及びＮ型ウェル２２４をそれぞれ形成する。
【００４２】
次いで、第１のゲート絶縁膜形成ステップとして、Ｐ型エピタキシャル層２１２上面に第１のゲート絶縁膜２３４Ａを形成する。本実施の形態では、第１のゲート絶縁膜２３４ＡにＰ型エピタキシャル層２１２を熱酸化させて形成したシリコン酸化膜ＳｉＯ2を用い、その厚さを約１０Å〜約４０Åとした。
【００４３】
次いで、マスク形成ステップとして、図３Ｂに示すように、単位画素アレイ部２０１における第１のゲート絶縁膜２３４Ａの上面に、単位画素アレイ部２０１を覆いロジック回路部２０２をオープンさせるマスク２３５を形成する。本実施の形態では、マスク２３５は、第１のゲート絶縁膜２３４Ａ上に感光膜を塗布し露光及び現像によりパターニングした周知の感光膜パターンである。
【００４４】
次いで、第１のゲート絶縁膜除去ステップとして、マスク２３５をエッチングマスクとして利用して、マスク２３５により露出されたロジック回路部２０２における第１のゲート絶縁膜２３４Ａをウェットエッチングにより除去する。本実施の形態では、第１のゲート絶縁膜２３４Ａのウェットエッチングを、フッ化水素酸（ＨＦ）、またはＢＯＥ（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ）を含む薬剤を用いて行う。このような一連のウェットエッチング工程により、単位画素アレイ部２０１だけに第１のゲート絶縁膜２３４Ａが残される。
【００４５】
次いで、マスク除去ステップとして、単位画素アレイ部２０１におけるマスク２３５を除去する。本実施の形態では、該マスク２３５除去ステップを、酸素プラズマ（Ｏ2  ｐｌａｓｍａ）を用いたドライエッチング法で行うが、別の実施の形態では、硫酸溶液（Ｈ2ＳＯ4）を用いたウェットエッチング法、またはシンナー（ｔｈｉｎｎｅｒ）を用いたエッチング法などにより行う。
【００４６】
次いで、図３Ｃに示すように、第２のゲート絶縁膜形成ステップとして、単位画素アレイ部２０１における第１のゲート絶縁膜２３４Ａの上面と、ロジック回路部２０２のＰ型エピタキシャル層２１２の上面とに第２のゲート絶縁膜２３４Ｂを約５０Å〜約６０Åの厚さに形成する。上述したように第２のゲート絶縁膜２３４Ｂを形成することにより、単位画素アレイ部２０１には第１のゲート絶縁膜２３４Ａと第２のゲート絶縁膜２３４Ｂとからなる積層構造のゲート絶縁膜２３４が形成され、ロジック回路部２０２には第２のゲート絶縁膜２３４Ｂからなる単層構造のゲート絶縁膜が形成される。したがって、単位画素アレイ部２０１には厚いゲート絶縁膜が形成されることとなり、ロジック回路部２０２には相対的に薄いゲート絶縁膜が形成されることとなる。
【００４７】
次いで、トランジスタ形成ステップとして、単位画素アレイ部２０１に埋め込み型フォトダイオード、トランスファートランジスタ、リセットトランジスタ、ドライブトランジスタ及びセレクトトランジスタを形成し、ロジック回路部に単位画素アレイ部２０１の上記のようなトランジスタからの信号を処理するためのｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴを形成する。トランジスタ形成ステップは周知のものであるため、その詳細な説明は省略する。
【００４８】
以上のようにして、単位画素アレイ部の光学特性とロジック回路部の演算特性との両方を容易に満足させることのできる図２に示した本発明の実施の形態に係るＣＭＯＳイメージセンサを製造することができる。
【００４９】
本発明は、上記の実施の形態に開示した範囲に限定されるものではない。本発明の技術的思想から逸脱しない範囲内で種々の改良、変更、置き換え等が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５０】
【図１】従来の技術に係るＣＭＯＳイメージセンサの素子構造を概略的に示した断面図である。
【図２】本発明の実施の形態に係るＣＭＯＳイメージセンサの素子構造を概略的に示した端面図である。
【図３Ａ】図２に示すＣＭＯＳイメージセンサの製造過程において、Ｐ型エピタキシャル層上面に第１のゲート絶縁膜を形成した状態を示す断面図である。
【図３Ｂ】図２に示す本発明の実施の形態に係るＣＭＯＳイメージセンサの製造過程において、単位画素アレイ部における第１のゲート絶縁膜の上面にマスクを形成し、該マスクを利用してロジック回路部における第１のゲート絶縁膜を除去した状態を示す断面図である。
【図３Ｃ】図２に示す本発明の実施の形態に係るＣＭＯＳイメージセンサの製造過程において、単位画素アレイ部における第１のゲート絶縁膜の上面と、ロジック回路部のＰ型エピタキシャル層の上面とに第２のゲート絶縁膜を形成した状態を示す断面図である。
【図３Ｄ】図２に示す本発明の実施の形態に係るＣＭＯＳイメージセンサの製造過程において、単位画素アレイ部及びロジック回路部に複数のトランジスタを形成した状態を示す断面図である。
【符号の説明】
【００５１】
２１０      Ｐ型半導体基板
２１２      Ｐ型エピタキシャル層
２３４Ａ    第１のゲート絶縁膜
２３４Ｂ    第２のゲート絶縁膜
２１０      単位画素アレイ部
２０２      ロジック回路部
【図１】
2004336003.tif 000003
【図２】
2004336003.tif 000004
【図３Ａ】
2004336003.tif 000005
【図３Ｂ】
2004336003.tif 000006
【図３Ｃ】
2004336003.tif 000007
【図３Ｄ】
2004336003.tif 000008