(57)【要約】【課題】センスアンプの数を低減してチップサイズや消費電力の増大を抑制した半導体記憶装置を提供する。【解決手段】ページ、あるいはバースト単位でメモリセルアレイに格納されたデータ読み出す半導体記憶装置であって、ページ長またはバースト長分のデータを前半及び後半の２回に分けてメモリセルアレイから読み出すためのセンスアンプと、センスアンプによりメモリセルアレイから読み出したページ長またはバースト長分のデータを一時的に保持するページバッファとを有する構成とする。【選択図】　図１
2004095030.tif 000002
【特許請求の範囲】
【請求項１】
ページ、あるいはバースト単位でメモリセルアレイに格納されたデータを読み出す半導体記憶装置であって、
ページ長またはバースト長分のデータを前半及び後半の２回に分けて前記メモリセルアレイから読み出すためのセンスアンプと、
前記センスアンプにより前記メモリセルアレイから読み出した前記ページ長または前記バースト長分のデータを一時的に保持するページバッファと、
を有する半導体記憶装置。
【請求項２】
前記ページバッファに前半または後半のデータを取り込ませるための第１の制御信号、及び前記ページバッファから前半または後半のデータを出力させるための第２の制御信号を生成する、前記ページ長または前記バースト長分のデータを選択するためのアドレス信号の下位複数ビットから成るページアドレスのうち、最上位ビットに対応して設けられた第１のアドレス発生回路と、
前記ページバッファから所定のタイミングでデータを出力させるための第３の制御信号を生成する、前記ページアドレスの最上位ビット以外の各ビットに対応して設けられた複数の第２のアドレス発生回路と、
を有する請求項１記載の半導体記憶装置。
【請求項３】
前記第１のアドレス発生回路は、
前記ページ単位でのデータ読み出し時に、前記メモリセルアレイから読み出された前半または後半のデータを前記ページバッファに取り込むための第１の内部アドレス信号を生成するページリード先読み判定回路と、
所定周期の第１のクロックに同期してインクリメントされる、前記ページアドレスのビット数に等しい第２の内部アドレス信号のうち、最上位ビットの信号を出力する第１のバーストアドレスカウンタと、
前記第１のクロックと周波数が異なる第２のクロックに同期してインクリメントされる、前記ページアドレスの最上位ビットを含む前記ページアドレスを除いたアドレス信号である通常アドレスのビット数に等しい第３の内部アドレス信号のうち、最下位ビットの信号を出力する第２のバーストアドレスカウンタと、
前記ページ単位でのデータ読み出し時、あるいは前記バースト単位でのデータ読み出し時に対応して、前記第１の内部アドレス信号、前記第２の内部アドレス信号、前記第３の内部アドレス信号、及び前記ページアドレスの最上位ビットに等しい第４の内部アドレス信号を選択し、前記第１の制御信号及び前記第２の制御信号をそれぞれ生成する第１のアドレス選択回路と、
を有する請求項２記載の半導体記憶装置。
【請求項４】
前記第２の内部アドレス発生回路は、
前記第１のクロックに同期してインクリメントされる、前記ページアドレスのビット数に等しい第２の内部アドレス信号のうち、最上位ビット以外の信号を出力する第３のバーストアドレスカウンタと、
前記ページ単位でのデータ読み出し時に、前記ページアドレスの最上位ビット以外に等しい第５の内部アドレス信号を前記第３の制御信号として出力し、前記バースト単位でのデータ読み出し時に前記第３のバーストアドレスカウンタの出力信号を前記第３の制御信号として出力する第２のアドレス選択回路と、
を有する請求項２記載の半導体記憶装置。
【請求項５】
前記ページリード先読み判定回路は、
前記センスアンプによる前半のデータの読み出しが終了し、かつ前記ページアドレスの最上位ビットが“０”から“１”に切り換わるよりも、前記センスアンプによる後半のデータの読み出しに必要な時間だけ前に、出力信号を“０”から“１”に切り換える請求項２記載の半導体記憶装置。
【請求項６】
前記ページリード先読み判定回路は、
前記ページアドレスが全て“０”の状態からそれ以外の状態に切り換わるタイミングで、出力信号を“０”から“１”に切り換える請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にページ、あるいはバースト単位でデータを読み出す半導体記憶装置に関する。
【０００２】
【従来の技術】
ページ、あるいはバースト単位でデータを読み出す半導体記憶装置には、例えば、フラッシュメモリが知られている。フラッシュメモリは、フラッシュＥＥＰＲＯＭ（Ｆｌａｓｈ　Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ）と呼ばれるＲＯＭの一種であり、電気的に記録内容の消去や再書き込みができる不揮発性の半導体記憶装置である。この半導体記憶装置の従来の構成について図１１を用いて説明する。
【０００３】
図１１は従来の半導体記憶装置の構成を示すブロック図である。なお、図１１ではデータの読み出し動作に係る構成のみ記載し、その他のデータの書き込み動作に係る構成や半導体記憶装置を各種動作モードに設定するためのモード制御回路等は省略している。
【０００４】
図１１に示すように、従来の半導体記憶装置は、データが格納される複数のメモリセルから成るメモリセルアレイ１０１と、メモリセルアレイ１０１に格納されたデータを読み出すためのセンスアンプ１０２と、メモリセルアレイ１０１から読み出したデータを一時的に保持するページバッファ１０３と、読み出したデータを外部へ出力するための出力バッファ１０４と、外部からのアドレス信号を受信する複数の入力バッファ１０５と、ページモードまたはバーストモードに応じてページバッファ１０３からデータを出力させるための制御信号を生成する複数のアドレス発生回路１０６とを有する構成である。
【０００５】
図１１に示した従来の半導体記憶装置は、センスアンプ１０２をページ長またはバースト長の数だけ備え、メモリセルアレイ１０１からページ長またはバースト長分のデータを一括して読み出す構成である。メモリセルアレイ１０１から読み出されたデータは、ページ長またはバースト長分のデータを格納するページバッファ１０３でそれぞれ保持され、アドレス発生回路１０６で生成される制御信号ＩＡ０〜ＩＡ２に同期して出力される。
【０００６】
なお、図１１に示した半導体記憶装置は、例えば、２ワードのデータを最大８個単位（ページ長、バースト長＝８）で読み出す構成である。したがって、図１１の構成では、アドレス信号の上位ビット（例えば、Ａ３〜Ａ２２：以下、通常アドレスと称す）を用いてデータを読み出すメモリセルアレイ１０１内のセル領域を選択し、アドレス信号の下位３ビット（Ａ０〜Ａ２：以下、ページアドレスと称す）を用いてページバッファ１０３から所定の順にページ長またはバースト長分のデータを出力する。なお、図１１は上記セル領域を選択するための回路を省略した構成を示している。
【０００７】
アドレス発生回路１０６は、所定のクロックに同期してインクリメントされる内部アドレス信号ＩＡ２　Ｂ，ＩＡ１　Ｂ，ＩＡ０　Ｂを生成するバーストアドレスカウンタ１０７と、ページモード時に入力バッファ１０５から出力される内部アドレス信号ＩＡ２　Ａ，ＩＡ１　Ａ，ＩＡ０　Ａを制御信号ＩＡ２〜ＩＡ０として出力し、バーストモード時にバーストアドレスカウンタ１０７から出力される内部アドレスＩＡ２　Ｂ，ＩＡ１　Ｂ，ＩＡ０　Ｂを制御信号ＩＡ２〜ＩＡ０として出力するアドレス選択回路１０８とを有する構成である。
【０００８】
このような構成では、ページモード時に外部からのページアドレスがそのまま制御信号ＩＡ２〜ＩＡ０として出力され、バーストモード時にはバーストアドレスカウンタ１０７のカウント結果が制御信号ＩＡ２〜ＩＡ０として出力される。ページバッファ１０３は、アドレス発生回路１０６から供給される制御信号ＩＡ２〜ＩＡ０をデコードし、デコード結果に対応するページアドレスのデータＤＱを順に出力する。
【０００９】
【発明が解決しようとする課題】
上記したような従来の半導体記憶装置では、ページ長、バースト長に等しい数のデータがメモリセルアレイからページバッファへ一括して読み出されるため、最大ページ長、あるいは最大バースト長に対応する数のセンスアンプを備える必要がある。これは、ページモード時に、メモリセルアレイから読み出したデータを下位アドレスから順番に（０００，００１，０１０，…，１１１）出力するだけでなく、任意の順に出力する機能も要求されるため、それらを実現するのに必要な構成である。
【００１０】
センスアンプは、メモリセルアレイに格納されたデータをビット毎に再生するため、例えば、２ワードのデータ（３２ビット）を８個単位で読み出す場合は２５６個のセンスアンプが必要になる。
【００１１】
フラッシュメモリ等の半導体記憶装置では、通常、センスアンプに、メモリセルから読み出した各ビットデータの“１”、“０”を判別するためのリファレンスセル、及びそのリファレンスセルに所定電流を供給する回路も備えているため、回路規模が大きくなってしまう。特に、近年の半導体記憶装置では、１つのメモリセルに、“１”、“０”の２値データではなく多値データが格納される構成もあるため、リファレンスセルとそれに電流を供給する回路が増加し、回路規模が益々大きくなってしまう。
【００１２】
したがって、センスアンプのために大きなレイアウト面積が必要になり、チップサイズが大きくなる問題がある。逆に、チップサイズが制限されている場合はメモリセルアレイのレイアウト面積が制限されてしまう。さらに、センスアンプの数が多くなれば半導体記憶装置全体の消費電力が増大してしまう。
【００１３】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、センスアンプの数を低減してチップサイズや消費電力の増大を抑制した半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するため本発明の半導体記憶装置は、ページ、あるいはバースト単位でメモリセルアレイに格納されたデータ読み出す半導体記憶装置であって、
ページ長またはバースト長分のデータを前半及び後半の２回に分けて前記メモリセルアレイから読み出すためのセンスアンプと、
前記センスアンプにより前記メモリセルアレイから読み出した前記ページ長または前記バースト長分のデータを一時的に保持するページバッファと、
を有する構成であり、
前記ページバッファに前半または後半のデータを取り込ませるための第１の制御信号、及び前記ページバッファから前半または後半のデータを出力させるための第２の制御信号を生成する、前記ページ長または前記バースト長分のデータを選択するためのアドレス信号の下位複数ビットから成るページアドレスのうち、最上位ビットに対応して設けられた第１のアドレス発生回路と、
前記ページバッファから所定のタイミングでデータを出力させるための第３の制御信号を生成する、前記ページアドレスの最上位ビット以外の各ビットに対応して設けられた複数の第２のアドレス発生回路と、
を有する構成である。
【００１５】
このとき、前記第１のアドレス発生回路は、
前記ページ単位でのデータ読み出し時に、前記メモリセルアレイから読み出された前半または後半のデータを前記ページバッファに取り込むための第１の内部アドレス信号を生成するページリード先読み判定回路と、
所定周期の第１のクロックに同期してインクリメントされる、前記ページアドレスのビット数に等しい第２の内部アドレス信号のうち、最上位ビットの信号を出力する第１のバーストアドレスカウンタと、
前記第１のクロックと周波数が異なる第２のクロックに同期してインクリメントされる、前記ページアドレスの最上位ビットを含む前記ページアドレスを除いたアドレス信号である通常アドレスのビット数に等しい第３の内部アドレス信号のうち、最下位ビットの信号を出力する第２のバーストアドレスカウンタと、
前記ページ単位でのデータ読み出し時、あるいは前記バースト単位でのデータ読み出し時に対応して、前記第１の内部アドレス信号、前記第２の内部アドレス信号、前記第３の内部アドレス信号、及び前記ページアドレスの最上位ビットに等しい第４の内部アドレス信号を選択し、前記第１の制御信号及び前記第２の制御信号をそれぞれ生成する第１のアドレス選択回路と、
を有していてもよく、
前記第２の内部アドレス発生回路は、
前記第１のクロックに同期してインクリメントされる、前記ページアドレスのビット数に等しい第２の内部アドレス信号のうち、最上位ビット以外の信号を出力する第３のバーストアドレスカウンタと、
前記ページ単位でのデータ読み出し時に、前記ページアドレスの最上位ビット以外に等しい第５の内部アドレス信号を前記第３の制御信号として出力し、前記バースト単位でのデータ読み出し時に前記第３のバーストアドレスカウンタの出力信号を前記第３の制御信号として出力する第２のアドレス選択回路と、
を有していてもよい。
【００１６】
また、前記ページリード先読み判定回路は、
前記センスアンプによる前半のデータの読み出しが終了し、かつ前記ページアドレスの最上位ビットが“０”から“１”に切り換わるよりも、前記センスアンプによる後半のデータの読み出しに必要な時間だけ前に、出力信号を“０”から“１”に切り換える構成が望ましく、
前記ページリード先読み判定回路は、
前記ページアドレスが全て“０”の状態からそれ以外の状態に切り換わるタイミングで、出力信号を“０”から“１”に切り換えてもよい。
【００１７】
上記のように構成された半導体記憶装置では、ページ長、またはバースト長分のデータを前半及び後半の２回に分けてメモリセルアレイから読み出すためのセンスアンプと、センスアンプによりメモリセルアレイから読み出したページ長またはバースト長分のデータを一時的に保持するページバッファとを有することで、ページ長またはバースト長の１／２のセンスアンプ数でページあるいはバースト単位のデータ読み出し動作が実現できる。
【００１８】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００１９】
図１は本発明の半導体記憶装置の一構成例を示すブロック図である。図２は図１に示したメモリセルアレイの構成を示す回路図であり、図３は図１に示したセンスアンプの構成を示す回路図であり、図４は図１に示したページバッファの構成を示す回路図である。図５は図１に示したページリード先読み判定回路の構成を示す回路図であり、図６は図１に示したアドレス選択回路の構成を示す回路図である。また、図７は図１に示した入力バッファの構成を示す回路図であり、図８は図１に示した出力バッファの構成を示す回路図である。
【００２０】
図１に示すように、本発明の半導体記憶装置は、データが格納されるメモリセルアレイ１と、メモリセルアレイ１に格納されたデータを読み出すためのセンスアンプ２と、メモリセルアレイ１から読み出したデータを一時的に保持するページバッファ３と、読み出したデータを外部へ出力するための出力バッファ４と、外部からのアドレス信号を受信する複数の入力バッファ５と、ページバッファ３に所定のデータを取り込ませるための制御信号ＩＡ２　ＲＤ、及びページバッファ３から所定のデータを出力させるための制御信号ＩＡ２　Ｄ０を生成する、ページアドレスの最上位ビットに対応して設けられた第１のアドレス発生回路６と、ページモードあるいはバーストモードに応じてページバッファ３から所定のタイミングでデータを出力させるための制御信号ＩＡ０，ＩＡ１を生成する、ページアドレスの最上位ビット以外のビットに対応して設けられた複数の第２のアドレス発生回路７とを有する構成である。
【００２１】
本発明の半導体記憶装置は、ページ長、またはバースト長分のデータを前半及び後半の２回に分けてメモリセルアレイ１から読み出す構成であり、センスアンプ２を最大ページ長、または最大バースト長の１／２の数だけ備えた構成である。また、ページバッファ３は、前半データが全て外部へ出力される前に後半データをメモリセルアレイ１から読み出せるようにするため、従来と同様にページ長またはバースト長分のデータを保持する構成とする。
【００２２】
したがって、本発明の構成では、従来のように最大ページ長分のデータをメモリセルアレイ１から一括して読み出すことができないため、ページモード、バーストモード共に下位アドレスから順番にデータを出力する用途に限定される。但し、ページ長が最大ページ長の１／２に指定された場合は、従来と同様にメモリセルアレイ１から読み出したデータを任意の順に出力することも可能である。
【００２３】
なお、図１に示した半導体記憶装置は、図１１に示した従来の半導体記憶装置と同様に２ワードのデータを最大８個単位で読み出す（ページ長、バースト長＝８）構成である。本実施形態では、通常アドレス（Ａ３〜Ａ２２）を用いてデータを読み出すメモリセルアレイ１内の８ページ分のセル領域を選択すると共に、ページアドレスの最上位ビット（ここではＡ２）を用いて前半及び後半の４ページ分のセル領域を選択する。また、アドレス信号の下位３ビット（Ａ０〜Ａ２）を用いてページバッファ３から所定の順にページ長またはバースト長分のデータを出力する。
【００２４】
第１のアドレス発生回路６は、メモリセルアレイ１から読み出された前半データまたは後半データをページバッファ３に取り込むための内部アドレス信号ＩＡ２　Ｄを生成するページリード先読み判定回路８と、第１のクロックＰＡＣＬＫに同期してインクリメントされるページアドレスのビット数に等しい内部アドレス信号ＩＡ２　Ｂ，ＩＡ１　Ｂ，ＩＡ０　Ｂのうち、最上位ビットの信号ＩＡ２Ｂを出力する第１のバーストアドレスカウンタ９１と、第１のクロックＰＡＣＬＫと周波数が異なる第２のクロックＡＤＣＬＫに同期してインクリメントされる、ページアドレスの最上位ビットを含む通常アドレスのビット数に等しい内部アドレス信号のうち、最下位ビットの信号ＩＡ２　Ｃを出力する第２のバーストアドレスカウンタ１０と、ページモードまたはバーストモードに対応して内部アドレス信号ＩＡ２　Ｂ〜Ｄ、及びページアドレスの最上位ビットに等しい内部アドレス信号ＩＡ２　Ａを選択し、制御信号ＩＡ２　ＲＤ、ＩＡ２　Ｄ０を生成する第１のアドレス選択回路１１とを有する構成である。
【００２５】
また、第２の内部アドレス発生回路７は、第１のクロックＰＡＣＬＫに同期してインクリメントされるページアドレスのビット数に等しい内部アドレス信号ＩＡ２　Ｂ，ＩＡ１　Ｂ，ＩＡ０　Ｂのうち、最上位ビット以外の信号ＩＡ１　Ｂ，ＩＡ０　Ｂを出力する第３のバーストアドレスカウンタ９２と、ページモード時に入力バッファ５から出力される内部アドレス信号ＩＡ１　Ａ，ＩＡ０　Ａを制御信号ＩＡ１、ＩＡ０として出力し、バーストモード時に第３のバーストアドレスカウンタ９２から出力される内部アドレス信号ＩＡ１　Ｂ，ＩＡ０　Ｂを制御信号ＩＡ１、ＩＡ０として出力する第２のアドレス選択回路１２とを有する構成である。
【００２６】
なお、第１のクロックＰＡＣＬＫ、及び第２のクロックＡＤＣＬＫは、外部から供給されるクロックＣＬＫを用いて、不図示のバーストカウンタ制御信号生成回路により生成される。
【００２７】
図２に示すように、メモリセルアレイ１は、格子状に配列された複数のメモリセルＭＣを備え、ページアドレスの最上位ビットＡ２＝０で選択されるセル領域、及びＡ２＝１で選択されるセル領域に対応して、制御信号ＩＡ２　ＲＤでＯＮ／ＯＦＦが制御されるスイッチトランジスタＱ１，Ｑ２が設けられた構成である。スイッチトランジスタＱ１，Ｑ２の入力は各セル領域のビット線に接続され、その出力は１つのセンスアンプ２に共通に接続されている。
【００２８】
メモリセルＭＣは、フローティング・ゲートとコントロール・ゲートとを備えたセルトランジスタから構成され、フローティング・ゲートに電子を注入することでセルトランジスタのしきい値電圧を変化させ、コントロール・ゲートに所定の読み出し電圧を印加したときに流れる電流を検出することでデータの“１”、“０”を判別する構成である。
【００２９】
なお、図２では、説明を容易にするためにＡ２＝０のセル領域とＡ２＝１のセル領域のみを記載しているが、実際のメモリセルアレイは、アドレス信号Ａｘ（ｘ＝０〜２２）から生成されるロウアドレスをデコードした数のワード線及びカラムアドレスをデコードした数のビット線を備え、ワード線とビット線の交点毎にメモリセルが配置される構成である。
【００３０】
図３に示すように、センスアンプ２は、アドレス信号により選択されたメモリセルＭＣに所定電流Ｉｍを供給するメモリセル用アンプ２１と、メモリセルＭＣに格納されたデータの“１”、“０”を判別するために用いられる、メモリセルＭＣと同様構造のセルトランジスタから成るリファレンスセルＲＣと、リファレンスセルＲＣに所定電流Ｉｍを供給する基準セル用アンプ２２と、メモリセル用アンプ２１と基準セル用アンプ２２の出力電圧を比較し、メモリセルＭＣに格納されたデータを再生する差動回路２３とを有する構成である。リファレンスセルＲＣのセルトランジスタは、予め、メモリセルＭＣに格納されたデータの“１”、“０”を判別するための基準値となるしきい値電圧に設定されている。
【００３１】
図４に示すように、ページバッファ３は、センスアンプ２により読み出された４ページ分のデータを受信し、所定のタイミングで出力する４つの３ステートゲートから成る入力回路３１と、入力回路３１から出力されたデータを保持する、出力が互いの入力に帰還された２つのインバータを４組備えた保持回路３２と、保持回路３２の出力データを受信し、所定のタイミングで出力する４つの３ステートゲートから成る出力回路３３と、第２のアドレス選択回路１２から出力される制御信号ＩＡ０，ＩＡ１をデコードするデコーダ３４と、デコーダ３４のデコード結果を第１のアドレス選択回路１１から出力される制御信号ＩＡ２　Ｄ０にしたがって出力する４つのＮＡＮＤゲートからなるゲート回路３５とをそれぞれ２組づつ備えた構成である。
【００３２】
図４に示した入力回路３１は、第１のアドレス選択回路１１から出力される制御信号ＩＡ２　ＲＤが“０”のとき、前半４ページ分のデータを出力し、制御信号ＩＡ２　ＲＤが“１”のとき、後半４ページ分のデータを出力する。
【００３３】
また、出力回路３３は、第１のアドレス選択回路１１から出力される制御信号ＩＡ２　Ｄ０が“０”のとき、前半４ページ分のデータを出力し、制御信号ＩＡ２　Ｄ０が“１”のとき、後半４ページ分のデータを出力する。このとき、出力回路３３からのデータ出力の順番はデコーダ３４の出力信号で制御される。なお、図４に示したページバッファ３は、出力データの１ビット分の構成のみを示している。実際の半導体記憶装置は、図４に示した回路を出力データのビット数分だけ備えている（図１の例では３２個）。
【００３４】
図５に示すように、ページリード先読み判定回路８は、内部アドレス信号ＩＡ０　Ａ，ＩＡ１　Ａ，ＩＡ２　Ａの否定論理和を出力するＮＯＲゲート８１と、ＮＯＲゲート８１の出力信号を反転させ、制御信号ＩＡ２　Ｄとして出力するインバータ８２とを有する構成である。
【００３５】
図５に示したページリード先読み判定回路８は、ページアドレスが０００から００１に切り換わるタイミングで内部アドレス信号ＩＡ２　Ｄを“０”から“１”に切り換える構成である。しかしながら、ページリード先読み判定回路８は、図５に示した構成に限定される必要はなく、センスアンプ２による前半データの読み出しが終了し、かつページアドレスの最上位ビット（Ａ２）が“０”から“１”に切り換わるよりもセンスアンプ２による後半データの読み出しに必要な時間だけ前に、内部アドレス信号ＩＡ２　Ｄを“０”から“１”に切り換える回路であれば、どのような構成であってもよい。
【００３６】
図６に示すように、第１のアドレス選択回路１１は、内部アドレス信号ＩＡ２Ａ〜Ｄを受信する複数の３ステートゲート１１１と、不図示のモード制御回路から供給される読み出しモード信号ＲＭＯＤＥ０，１をデコードし、３ステートゲートの信号出力をＯＮ／ＯＦＦするデコーダ１１２とを有する構成である。
【００３７】
制御信号ＩＡ２　ＲＤは、内部アドレス信号ＩＡ２　Ａ、Ｂ、Ｄを受信する、出力が共通に接続された３つの３ステートゲートから出力される。また、制御信号ＩＡ２　Ｄ０は、内部アドレス信号ＩＡ２　Ａ、Ｃを受信する、出力が共通に接続された２つの３ステートゲートから出力される。
【００３８】
なお、第２のアドレス選択回路１２は、第１のアドレス選択回路１１と同様に、内部アドレス信号ＩＡ１　Ａ，ＩＡ１　Ｂ、またはＩＡ０　Ａ，ＩＡ０　Ｂを受信する３ステートゲートと、読み出しモード信号ＲＭＯＤＥ０，１をデコードし、３ステートゲートの信号出力をＯＮ／ＯＦＦするデコーダとを有する構成である。このような構成では、モード信号ＲＭＯＤＥ０，１により、ページモード時に入力バッファ５から出力される内部アドレス信号ＩＡ１　Ａ，ＩＡ０　Ａが出力され、バーストモード時に第１のバーストアドレスカウンタから出力される内部アドレス信号ＩＡ１　Ｂ，ＩＡ０　Ｂが出力される。
【００３９】
図７に示すように、入力バッファ５は、チップイネーブル信号ＣＥＢを反転するインバータ５１と、インバータ５１の出力信号とアドレス信号Ａｘ（ｘ＝０，１，…）の否定論理積を出力するＮＡＮＤゲート５２と、ＮＡＮＤゲート５２の出力信号を反転するインバータ５３とを有する構成である。このような構成では、チップイネーブル信号ＣＥＢが“０”のとき、アドレス信号Ａｘが入力バッファ５から出力され、半導体記憶装置内に取り込まれる。
【００４０】
図８に示すように、出力バッファ４は、出力データ信号ＤＱを“１”に駆動するＰチャネルトランジスタ４１と、出力データ信号ＤＱを“０”に駆動するＮチャネルトランジスタ４２と、出力イネーブル信号ＯＥＢを反転するインバータ４３と、ページバッファ３から供給される入力信号Ｄ０［３１：０］とインバータ４３の出力信号の否定論理積を出力し、Ｐチャネルトランジスタ４１を駆動するＮＡＮＤゲート４４と、入力信号Ｄ０と出力イネーブル信号ＯＥＢの否定論理和を出力する、Ｎチャネルトランジスタを駆動するＮＯＲゲート４５とを、それぞれ出力データのビット数（３２）だけ有する構成である。このような構成では、出力イネーブル信号ＯＥＢが“０”のとき、入力信号Ｄ０［３１：０］にしたがって出力データ信号ＤＱ［３１：０］が送出される。なお、入力信号Ｄ０及び出力データ信号ＤＱの［３１：０］は、これらの信号が０ビット〜３１ビットの計３２ビットで構成されることを示している。
【００４１】
次に、図１に示した本発明の半導体記憶装置の動作について図面を用いて説明する。
【００４２】
図９は本発明の半導体記憶装置のページモード時のデータ読み出し動作を示すタイミングチャートであり、図１０は本発明の半導体記憶装置のバーストモード時のデータ読み出し動作を示すタイミングチャートである。
【００４３】
まず、本発明の半導体記憶装置からページモードでデータを読み出す場合の動作について説明する。なお、以下の説明では、半導体記憶装置が予め所定の制御信号によりページ長＝８のページ読み出しモードに設定されているものとする。
【００４４】
半導体記憶装置がページ読み出しモードに設定された状態で、図９に示すように、チップイネーブル信号ＣＥＢ及び出力イネーブル信号ＯＥＢがそれぞれ“０”に設定され、通常アドレス［２２：３］が所定のセル領域のアドレスで確定し、ページアドレス［２：０］が０００で確定すると、まず、センスアンプ２を活性化するための活性化信号ＡＴＤＳＡＡＣＴが“０”から“１”に切り換わる。このとき、ページアドレス［２：０］は０００でｔＡＣＣ以上保持されている。
【００４５】
続いて、センスアンプ２からデータを出力させるための出力制御信号ＡＴＤＳＡＬＳが“０”から“１”に切り換わると、センスアンプ２から４ページ分のデータＳＡＯＴ［１２７：０］が出力される。このとき、第１のアドレス選択回路１１から出力される制御信号ＩＡ２　ＲＤは“０”であり、スイッチトランジスタＱ１、Ｑ２によりＡ２＝０のセル領域が選択されるため、センスアンプ２からは前半４ページ分のデータが出力され、それらのデータはページバッファ３の前半４ページ分の領域（Ａ２＝０）に取り込まれる。
【００４６】
また、このとき第１のアドレス選択回路１１から出力される制御信号ＩＡ２　Ｄ０が“０”であるため、ページバッファ３に取り込まれた前半ページのデータは、所定の周期（ｔＰＡＣ）毎に、外部から供給されるページアドレスＡ［２：０］の順にページバッファ３から出力され、出力バッファ４を介して外部へ出力される。
【００４７】
一方、前半ページのデータが出力されている間に、ページアドレス［２：０］が０００から００１に切り換わると、ページリード先読み判定回路８から出力される内部アドレス信号ＩＡ２　Ｄが“０”から“１”に切り換わり、第１のアドレス選択回路１１から出力される制御信号ＩＡ２　ＲＤが“０”から“１”に切り換わる。
【００４８】
また、センスアンプ２の活性化信号ＡＴＤＳＡＡＣＴが“０”から“１”に再び切り換わり、制御信号ＡＴＤＳＡＬＳが“０”から“１”に切り換わると、センスアンプ２からは４ページ分のデータＳＡＯＴ［１２７：０］が再び出力される。このとき、第１のアドレス選択回路１１から出力される制御信号ＩＡ２　ＲＤは“１”であり、スイッチトランジスタＱ１、Ｑ２によりＡ２＝１のセル領域が選択されるため、センスアンプ２からは後半４ページ分のデータが出力され、それらのデータはページバッファ３の後半４ページ分の領域（Ａ２＝１）に取り込まれる。
【００４９】
続いて、ページアドレス［２：０］が０１１から１００に切り換わると、内部アドレス信号ＩＡ２　Ａが“０”から“１”に切り換わり、第１のアドレス選択回路１１から出力される制御信号ＩＡ２　Ｄ０が“０”から“１”に切り換わる。
【００５０】
制御信号ＩＡ２　Ｄ０が“０”から“１”に切り換わると、ページバッファ３に取り込まれた後半ページのデータは、所定の周期（ｔＰＡＣ）毎に、外部から供給されるページアドレスＡ［２：０］の順にページバッファ３から出力され、出力バッファ４を介して外部へ出力される。
【００５１】
次に、本発明の半導体記憶装置からバーストモードでデータを読み出す場合の動作について説明する。なお、以下の説明では、半導体記憶装置が予め所定の制御信号によりバースト長＝８のバースト読み出しモードに設定されているものとする。
【００５２】
半導体記憶装置がバースト読み出しモードに設定された状態で、図１０に示すように、チップイネーブル信号ＣＥＢ、及び出力イネーブル信号ＯＥＢ（不図示）がそれぞれ“０”に設定され、アドレス信号（Ａｄｄｒｅｓｓ）が所定の値で確定すると、ページモード時と同様に、まずセンスアンプ２を活性化するための活性化信号ＡＴＤＳＡＡＣＴが“０”から“１”に切り換わる。
【００５３】
続いて、センスアンプ２からデータを出力させるための出力制御信号ＡＴＤＳＡＬＳが“１”から“０”に切り換わると、センスアンプ２から４ページ分のデータＳＡＯＴ［１２７：０］が出力される。このとき、第１のアドレス選択回路１１から出力される制御信号ＩＡ２　ＲＤは“０”であり、スイッチトランジスタＱ１、Ｑ２によりＡ２＝０のセル領域が選択されるため、センスアンプ２からは前半４ページ分のデータが出力され、それらのデータはページバッファ３の前半４ページ分の領域（Ａ２＝０）に取り込まれる。
【００５４】
また、このとき第１のアドレス選択回路１１から出力される制御信号ＩＡ２　Ｄ０が“０”であるため、ページバッファ３に取り込まれた前半ページのデータは、外部からのコマンドにより設定されたレーテンシー（Ｌａｔｅｎｃｙ）数に対応する時間ｔｌＡＣＣの経過後に、第３のバーストアドレスカウンタ９２のカウント出力に同期して下位アドレスから順にページバッファ３から出力され、出力バッファ４を介して外部へ出力される。
【００５５】
一方、前半ページのデータがページバッファ３に取り込まれた後に、第１のバーストアドレスカウンタ９１及び第３のバーストアドレスカウンタ９２のカウントが進行し、第１のバーストアドレスカウンタ９１から出力される内部アドレス信号ＩＡ２　Ｂが“０”から“１”に切り換わると、第１のアドレス選択回路１１から出力される制御信号ＩＡ２　ＲＤが“０”から“１”に切り換わる。
【００５６】
また、センスアンプ２の活性化信号ＡＴＤＳＡＡＣＴが“０”から“１”に再び切り換わり、制御信号ＡＴＤＳＡＬＳが“１”から“０”に切り換わると、センスアンプ２からは４ページ分のデータＳＡＯＴ［１２７：０］が再び出力される。このとき、第１のアドレス選択回路１１から出力される制御信号ＩＡ２　ＲＤは“１”であり、スイッチトランジスタＱ１、Ｑ２によりＡ２＝１のセル領域が選択されるため、センスアンプ２からは後半４ページ分のデータが出力され、それらのデータはページバッファ３の後半４ページ分の領域（Ａ２＝１）に取り込まれる。
【００５７】
続いて、第２のバーストアドレスカウンタ１０のカウントが進み、内部アドレス信号ＩＡ２　Ｃが“０”から“１”に切り換わると、第１のアドレス選択回路１１から出力される制御信号ＩＡ２　Ｄ０が“０”から“１”に切り換わる。
【００５８】
制御信号ＩＡ２　Ｄ０が“０”から“１”に切り換わると、ページバッファ３に取り込まれた後半ページのデータは、第３のバーストアドレスカウンタ９２のカウント出力に同期して下位アドレスから順にページバッファ３から出力され、出力バッファ４を介して外部へ出力される。
【００５９】
以上説明したように、本発明の半導体記憶装置では、ページ長またはバースト長分のデータを前半及び後半の２回に分けてメモリセルアレイから読み出し、読み出したページ長またはバースト長分のデータをページバッファでそれぞれ保持するため、ページ長またはバースト長の１／２のセンスアンプ数でページあるいはバースト単位のデータ読み出しが実現できる。
【００６０】
したがって、センスアンプの数が従来の１／２に低減されるため、チップサイズや消費電力の増大が抑制される。
【００６１】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００６２】
ページ長、またはバースト長分のデータを前半及び後半の２回に分けてメモリセルアレイから読み出すためのセンスアンプと、センスアンプによりメモリセルアレイから読み出したページ長またはバースト長分のデータを一時的に保持するページバッファとを有することで、ページ長またはバースト長の１／２のセンスアンプ数でページあるいはバースト単位のデータ読み出し動作が実現できるため、センスアンプの数が従来の１／２に低減され、チップサイズや消費電力の増大を抑制することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の一構成例を示すブロック図である。
【図２】図１に示したメモリセルアレイの構成を示す回路図である。
【図３】図１に示したセンスアンプの構成を示す回路図である。
【図４】図１に示したページバッファの構成を示す回路図である。
【図５】図１に示したページリード先読み判定回路の構成を示す回路図である。
【図６】図１に示したアドレス選択回路の構成を示す回路図である。
【図７】図１に示した入力バッファの構成を示す回路図である。
【図８】図１に示した出力バッファの構成を示す回路図である。
【図９】本発明の半導体記憶装置のページモード時のデータ読み出し動作を示すタイミングチャートである。
【図１０】本発明の半導体記憶装置のバーストモード時のデータ読み出し動作を示すタイミングチャートである。
【図１１】従来の半導体記憶装置の構成を示すブロック図である。
【符号の説明】
１　　メモリセルアレイ
２　　センスアンプ
３　　ページバッファ
４　　出力バッファ
５　　入力バッファ
６　　第１のアドレス発生回路
７　　第２のアドレス発生回路
８　　ページリード先読み判定回路
９１　　第１のバーストアドレスカウンタ
９２　　第３のバーストアドレスカウンタ
１０　　第２のバーストアドレスカウンタ
１１　　第１のアドレス選択回路
１２　　第２のアドレス選択回路
２１　　メモリセル用アンプ
２２　　基準セル用アンプ
２３　　差動回路
３１　　入力回路
３２　　保持回路
３３　　出力回路
３４、１１２　　デコーダ
３５　　ゲート回路
４１　　Ｐチャネルトランジスタ
４２　　Ｎチャネルトランジスタ
４３、５１、５３、８２　　インバータ
４４、５２　　ＮＡＮＤゲート
４５、８１　　ＮＯＲゲート
１１１　　３ステートゲート
ＭＣ　　メモリセル
Ｑ１、Ｑ２　　スイッチトランジスタ
ＲＣ　　リファレンスセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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