(57)【要約】【課題】不良ブロックのアドレステーブルの作成および不良ブロックの検出時間を短縮することができる不揮発性半導体記憶装置、不揮発性半導体記憶装置組込システムおよび不良ブロック検出方法を提供する。【解決手段】フラグデータの検出を行う対象となるブロックにおいて、ページバッファ１００がメモリセル列毎にブロック単位でメモリセル４２のデータを読み出してラッチする。検出回路２８は、１ブロック分のページバッファ１００の出力を基にブロック毎のフラグデータの検出を行うことを特徴とする。【選択図】　図３
2004095001.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された複数のメモリセルで構成されるメモリセル列がアレイ状に配列されたメモリセルアレイを具備し、前記メモリセルアレイにおける前記メモリセル列の配列の集合単位をブロックとして、前記ブロック中に不良のメモリセルを含む不良ブロックが存在する場合に、前記不良ブロックであることを示すフラグデータを前記不良ブロックの一部のメモリセルに格納する不揮発性半導体記憶装置であって、
前記フラグデータの検出を行う対象となる前記ブロックを特定するブロック特定手段と、
前記ブロック特定手段で特定された前記ブロックにおいて、前記メモリセル列毎の前記メモリセルに格納されるデータの論理積を出力する論理積出力手段と、前記論理積出力手段の出力を基に前記ブロック毎の前記フラグデータの検出を行う不良ブロック検出手段と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記論理積出力手段が、同一のワード線に接続された複数の前記メモリセルに格納されるデータを各々ラッチして出力するページバッファ回路であって、
前記ブロック特定手段で特定された前記ブロックにおいて、前記メモリセル列毎の前記メモリセルに格納されるデータの論理積を前記ページバッファ回路がラッチして出力するように、前記ページバッファ回路および前記メモリセルを制御する制御手段を更に具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ブロック特定手段は、各ブロックに予め付与されたアドレスを基に前記ブロックの特定を行い、
前記不良ブロック検出手段が出力する検出結果を外部から入力される外部制御信号の第一の変化に応じて出力端子より出力する出力制御手段と、
前記外部制御信号の第二の変化に応じて前記ブロックを特定するアドレスをインクリメントするアドレス加算手段と
を更に具備することを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
直列に接続された複数のメモリセルで構成されるメモリセル列がアレイ状に配列されたメモリセルアレイを具備し、前記メモリセルアレイにおける前記メモリセル列の配列の集合単位をブロックとして、前記ブロック中に不良のメモリセルを含む不良ブロックが存在する場合に、前記不良ブロックであることを示すフラグデータを前記不良ブロックの一部のメモリセルに格納する不揮発性半導体記憶装置であって、
前記メモリセル列の一端とビット線の間に挿入され、前記メモリセル列と前記ビット線の接続を制御する第一の選択ゲート手段と、
前記メモリセル列の他端とソース線の間に挿入され、前記メモリセル列と前記ソース線の接続を制御する第二の選択ゲート手段と、
前記ビット線毎に接続され、前記メモリセルに格納されるデータのラッチを行うページバッファ手段と、
前記フラグデータの検出を行う対象となる前記ブロックを特定するブロック特定手段と、
前記ブロック特定手段で特定された前記ブロックにおいて、全ての前記メモリセル列が前記ビット線および前記ソース線と接続されるよう前記第一の選択ゲート手段および前記第二のゲート手段を制御し、前記ビット線から前記メモリセル列を構成するメモリセルの論理積のデータをラッチして出力するよう前記ページバッファ手段を制御する制御手段と、
前記ページバッファ手段の出力の論理和を基に前記フラグデータの検出結果を出力する不良ブロック検出手段と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記ソース線へは、０Ｖ以上であって前記ビット線をプリチャージする電圧以下の電圧を印加することを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
直列に接続された複数のメモリセルで構成されるメモリセル列がアレイ状に配列されたメモリセルアレイを具備し、前記メモリセルアレイにおける前記メモリセル列の配列の一単位をブロックとして、前記ブロック中に不良のメモリセルを含む不良ブロックが存在する場合に、前記不良ブロックであることを示すフラグデータを前記不良ブロックの一部のメモリセルに格納する不揮発性半導体記憶装置を具備する不揮発性半導体記憶装置組込システムであって、
前記不揮発性半導体記憶装置は、
入力されるブロック特定情報を基に前記フラグデータの検出を行う対象となる前記ブロックを特定するブロック特定手段と、
前記ブロック特定手段で特定された前記ブロックにおいて、前記メモリセル列毎の前記メモリセルに格納されるデータの論理積を出力する論理積出力手段と、前記ページバッファ手段の出力を基に前記ブロック毎の前記フラグデータの検出を行う不良ブロック検出手段と
を具備し、
前記不揮発性半導体記憶装置へ入力する前記ブロック特定情報を生成するブロック特定情報生成手段と、
前記不揮発性半導体記憶装置より前記不良ブロック検出手段の検出結果を取得する取得手段と、
前記取得手段が取得した前記検出結果が前記フラグデータを検出している場合に、前記ブロック特定情報生成手段が生成した前記ブロック特定情報を不良ブロック特定情報として格納する不良ブロック情報格納手段と
を具備することを特徴とする不揮発性半導体記憶装置組込システム。
【請求項７】
前記不揮発性半導体記憶装置は、不良ブロックを検出する処理を開始するための不良ブロック検出コマンドの設定により、前記不良ブロック検出する処理を行い、
前記不揮発性半導体記憶装置へ前記不良ブロック検出コマンドを設定する不良ブロック検出コマンド設定手段を更に具備することを特徴とする請求項６に記載の不揮発性半導体記憶装置組込システム。
【請求項８】
前記不揮発性半導体記憶装置は、前記不良ブロック検出手段が出力する検出結果を外部から入力される外部制御信号の変化に応じて出力端子より出力する出力制御手段を更に具備し、
前記取得手段は、前記不揮発性半導体記憶装置へ前記外部制御信号を供給することで前記検出結果を取得すること
を特徴とする請求項６または請求項７に記載の不揮発性半導体記憶装置組込システム。
【請求項９】
直列に接続された複数のメモリセルで構成されるメモリセル列がアレイ状に配列されたメモリセルアレイを具備し、前記メモリセルアレイにおける前記メモリセル列の配列の一単位をブロックとして、前記ブロック中に不良のメモリセルを含む不良ブロックが存在する場合に、前記不良ブロックであることを示すフラグデータを前記不良ブロックの一部のメモリセルに格納する不揮発性半導体記憶装置より前記不良ブロックを検出する不良ブロック検出方法であって、
前記フラグデータの検出を行う対象となる前記ブロックを特定する第一のステップと、
前記第一のステップで特定された前記ブロックにおいて、前記メモリセル列毎に前記メモリセルに格納されるデータの論理積を出力する第二のステップと、
前記第二のステップの出力を基に前記ブロック毎の前記フラグデータの検出を行う第三のステップと
を有することを特徴とする不良ブロック検出方法。
【請求項１０】
直列に接続された複数のメモリセルで構成されるメモリセル列がアレイ状に配列されたメモリセルアレイを具備し、前記メモリセルアレイにおける前記メモリセル列の配列の一単位をブロックとして、前記ブロック中に不良のメモリセルを含む不良ブロックが存在する場合に、前記不良ブロックであることを示すフラグデータを前記不良ブロックの一部のメモリセルに格納する不揮発性半導体記憶装置を具備する不揮発性半導体記憶装置組込システムにおいて前記不揮発性半導体記憶装置より前記不良ブロックを検出する不良ブロック検出方法であって、
前記フラグデータの検出を行う対象となる前記ブロックを特定する情報である前記ブロック特定情報を生成し、前記不揮発性半導体記憶装置へ入力する第一のステップと、
前記不揮発性半導体記憶装置において前記ブロック特定情報を基に特定された前記ブロックにおいて、前記メモリセル列毎に前記メモリセルに格納されるデータの論理積を検出データとして出力するための制御信号を生成し、前記不揮発性半導体記憶装置へ入力する第二のステップと、
前記不揮発性半導体記憶装置において前記検出データを基に、前記ブロック毎の前記フラグデータの検出を行うための制御信号を生成し、前記不揮発性半導体記憶装置へ入力する第三のステップと
前記不揮発性半導体記憶装置において前記三のステップで前記フラグデータを検出した場合に、前記第一のステップで生成した前記ブロック特定情報を不良ブロック特定情報として不良ブロック情報格納手段へ格納する第四のステップと
を有することを特徴とする不良ブロック検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、直列に接続された複数のメモリセルで構成されるメモリセル列がアレイ状に配列されたメモリセルアレイを具備する不揮発性半導体記憶装置、不揮発性半導体記憶装置組込システムおよび不良ブロック検出方法に関するものである。
【０００２】
【従来の技術】
近年、不揮発性半導体記憶装置の大容量化が加速している。不揮発性半導体記憶装置を代表するものとして、データの電気的な書き換えが可能で高集積化に適しているＮＡＮＤセル型ＥＥＰＲＯＭ（以下、フラッシュメモリとする）がある。フラッシュメモリの１つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートが積層された構造を有する。そして、複数個のメモリセルがソース・ドレインを共用する形で直列接続されてメモリセル列を構成し、これを一単位としてビット線に接続する。このようなメモリセル列がアレイ状に配列されてメモリセルアレイが構成される。
【０００３】
また、メモリセル列の一端であるドレインは第一の選択ゲートを介してビット線に接続され、他端側であるソースは第二の選択ゲートを介して共通ソース線に接続される。また各メモリセルの制御ゲートは、ワード線により行方向に連続的に接続されている。通常、同一ワード線につながるメモリセルの集合単位をページと呼び、１組の第一の選択ゲートと第二の選択ゲートによって挟まれたページの集合単位をブロックまたはセクタ（以下、ブロックとする）と呼ぶ。また、同一ビット線につながるブロックの集合単位をバンクと呼ぶ。通常、バンクの切り替えは、ブロックアドレスの最上位ビット（２個のバンクの場合）で行われる。
【０００４】
尚、フラッシュメモリの記憶領域は、一括で消去できる最小単位が１ブロックである。また、これらのブロックにはアドレスが付与されている。また、ビット線を介して第一の選択ゲートに接続されているページバッファ（ページバッファ手段）は、同一のワード線ＷＬに接続されるメモリセルから１ページ分のデータを読み出し（メモリセルからページバッファへ転送するともいう）ラッチする。
【０００５】
また、フラッシュメモリは、出荷時にブロックが全数保証されているのが常である。しかし、用途によっては、必ずしも全ブロックが良品である必要はない。このことは、ハードディスクやフレキシブルディスクの場合と同様である。このことから、フラッシュメモリの製造コストを抑え、安く提供する為に、ＮＡＮＤ型フラッシュメモリのようにある割合のブロックにおける不良（以下、不良ブロックとする）は最初から容認するデバイスが登場している。特に、近年の大容量化によりその傾向が強まってきている。
【０００６】
また、これらのデバイスを組み込んだシステムであるフラッシュメモリ組込システム（不揮発性半導体記憶装置組込システム）の場合、そのフラッシュメモリ組込システム側で不良ブロックのアドレス一覧であるアドレステーブルを作成する。これにより、フラッシュメモリ組込システムは、そのアドレステーブルに基づいて、不良ブロックにはアクセスしないように制御する。また、アドレステーブルの作成方法は、出荷時に製造者にてフラッシュメモリの不良ブロックのある領域にフラグデータを格納させておき、それをフラッシュメモリ組込システム側で検出して判断することで作成する。
【０００７】
ここで、従来のフラッシュメモリ組込システムの不良ブロック検出方法について図を用いて説明する。
図１８は、従来のフラッシュメモリ組込システムの不良ブロック検出の処理を示すフロー図である。従来の検出方法は、図１８に示すようにアドレスを入力して（ステップＳ１０１）、入力したアドレスによりページを特定し（ステップＳ１０２）、１ページ分のメモリセルからデータをページバッファへ転送する（ステップＳ１０３）。
【０００８】
次に、ページバッファより１カラム分づつ順次読み出したデータが全ビット（出力バス１６ｂｉｔ分全ての意味）“１”であるか否かを判定する（ステップＳ１０４〜Ｓ１０６）。読み出したデータが全ビット“１”である場合（ステップＳ１０６のＹｅｓ）には、カラム数Ｍが最大値であるか判定し、最大値であれば次のステップへ、最大値でなければカラム数をインクリメントして（ステップＳ１０９）ステップＳ１０４へもどる。また、読み出したデータが全ビット“１”でなかった場合（ステップＳ１０６のＮｏ）には、入力したアドレスを不良ブロックのブロックアドレスとして格納する（ステップＳ１０７）。また、カラム数Ｍが最大値となった場合（ステップＳ１０８のＹｅｓ）には、ページ数Ｎが最大値であるかを判定し、ページ数Ｎが最大値であれば、検出処理を終了し、ページ数Ｎが最大値でなければページ数ＮをインクリメントしてステップＳ１０２へ戻る。
【０００９】
以上に説明したように、従来の検証方法は、全てのメモリセルのデータを外部へ読み出しフラグデータの有無を確認しながらアドレステーブルを作成する必要があり、メモリセル数の増加に伴い検出時間も増加する。例えば、既存の６４ＭｂｉｔＮＡＮＤ型フラッシュメモリの場合、ページ数は１６ｘ１０２４本であり、１ページあたりのデータ数は５２８Ｂｙｔｅである。またメモリセルからページバッファへデータを転送する（上述したステップＳ１０３）ための時間は１ページあたり７ｕｓ，シリアル・アクセス・サイクルは２０ＭＨｚ（５０ｎｓ／Ｂｙｔｅ）であることから、フラッシュメモリ組込システム側でアドレステーブルを作成するために必要とされる最小の時間は、
（７＋０．０５×５２８）×１６×１０２４＝５４７２２５．６ｕｓ
≒５５０ｍｓ　となる。
【００１０】
【発明が解決しようとする課題】
上述に示したアドレステーブルを作成するために必要な時間を短くしたいという要望があった。すなわち、不良ブロックを検出する時間を短縮したいという要望があった。特に、今後の大容量化に伴って上述した要望は益々高まっていくと予想される。
【００１１】
この発明は、上述した事情を考慮してなされたもので、不良ブロックのアドレステーブルの作成および不良ブロックの検出時間を短縮することができる不揮発性半導体記憶装置、不揮発性半導体記憶装置組込システムおよび不良ブロック検出方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明は、上述した課題を解決すべくなされたもので、本発明による不揮発性半導体記憶装置、不揮発性半導体記憶装置組込システムおよび不良ブロック検出方法においては、不良ブロックであることを示すフラグデータを不良ブロックの一部のメモリセルに格納する不揮発性半導体記憶装置に対して、フラグデータの検出を行う対象となるブロックを特定して、特定されたブロックにおいて、論理積出力手段がメモリセル列毎のメモリセルに格納されるデータの論理積を出力して、その論理積出力手段の出力を基にブロック毎のフラグデータの検出を行うことを特徴とする。
【００１３】
これにより、本発明による不揮発性半導体記憶装置、不揮発性半導体記憶装置組込システムおよび不良ブロック検出方法においては、１ブロック内の全メモリセルのデータをメモリセル列毎の論理積により１回の処理で読み出し、さらに全メモリセル列毎の論理積の出力を基にフラグデータの一括検出を行うので、選択されたブロック中の全てのメモリセルが同一データ（全ビット“１”）であるか否かを検出することができる。すなわち、選択されたブロック中に異なるデータ（“０”＝不良ブロックを示すフラグデータ）が存在するか否かを高速に検出することができる。
【００１４】
【発明の実施の形態】
以下、発明の実施の形態を説明する。
まず、本発明の一実施形態であるフラッシュメモリ（不揮発性半導体記憶装置）を具備するフラッシュメモリ組込システム（不揮発性半導体記憶装置組込システム）の概略構成について図を用いて説明する。
図１は、本発明の一実施形態であるフラッシュメモリを具備するフラッシュメモリ組込システムの概略構成を示すブロック図である。図１において、符号１０は、フラッシュメモリ組込システムであり、フラッシュメモリ１２を具備し、フラッシュメモリ１２に対してデータの書き込み、読み出し、消去などの制御を行う。
【００１５】
１１は、制御回路（制御信号生成手段）であり、フラッシュメモリ１２に対してデータの書き込み、読み出し、消去などの制御を行うための制御信号を供給する。制御信号の種類としては、代表的なものとして以下に示すような信号があり、これはフラッシュメモリ１２の端子名と同一である。ＡＬＥ（アドレスラッチイネーブル）信号は、フラッシュメモリ１２内部においてアドレスデータおよび入出力データを後述するアドレスレジスタ２２および入出力レジスタ２９に取り込む処理を制御するための信号であり、フラッシュメモリ１２の“ＡＬＥ”端子に入力される。ＣＬＥ（コマンドラッチイネーブル）信号は、フラッシュメモリ１２内部において動作コマンドを後述するコマンドレジスタ２１へ取り込む処理を制御するための信号であり、フラッシュメモリ１２の“ＣＬＥ”端子に入力される。
【００１６】
／ＣＥ（チップイネーブル）信号は、フラッシュメモリ１２を選択する信号であり、フラッシュメモリ１２の“／ＣＥ”端子に入力される。／ＲＥ（リードイネーブル）信号は、フラッシュメモリ１２よりデータを出力させるための信号であり、フラッシュメモリ１２の“／ＲＥ”端子に入力される。／ＷＥ（ライトイネーブル）信号は、フラッシュメモリ１２内にデータを取り込むための信号であり、フラッシュメモリ１２の“／ＷＥ”端子に入力される。その他にもリセット信号やライトプロテクト信号など、制御回路１１は、フラッシュメモリ１２の有する機能や端子に応じて種々の制御信号を出力する。
【００１７】
また、フラッシュメモリ１２は、アドレスデータや入出力データを入出力するための端子としてＤＱ１５〜ＤＱ０までの１６ビットの“ＤＱ”端子を具備する。この“ＤＱ”端子には１６ビットのデータバス１３が接続されている。また、フラッシュメモリ１２は、自動アルゴリズム等が実行中の状態であるビジー状態の時にロウ（Ｌ）レベルで、読み出し／書き込みあるいは消去動作を受け付けることが可能な状態であるレディ状態の時にハイ（Ｈ）レベルとなるＲＹ／ＢＹ信号を出力する出力端子“ＲＹ／ＢＹ”を更に具備する。そのＲＹ／ＢＹ信号は、制御回路１１へ入力される。
【００１８】
１４は、データ処理部であり、データバス１３を介してフラッシュメモリ１２より読み出したデータを処理する。１５は、ブロックアドレス指定処理部（ブロック特定情報生成手段）であり、フラッシュメモリ１２へ入力するアクセス対象のブロックを特定する情報であるブロックアドレス（ブロック特定情報）を生成する。
【００１９】
１６は、アドレステーブル格納部（不良ブロック情報格納手段）であり、後述するフラッシュメモリ１２において不良ブロックを検出した場合に、ブロックアドレス指定処理部１５が生成したブロックアドレスを不良ブロックのアドレステーブル（不良ブロック特定情報）として格納する。また、フラッシュメモリ組込システム１０は、このアドレステーブル格納部１６より不良ブロックのアドレステーブルを参照することで、不良ブロックへのアクセスを回避する。
【００２０】
１７は、コマンド設定部であり、フラッシュメモリ１２における種々の動作モードを設定するコマンドであるコマンドデータを生成する。本実施形態においてコマンド設定部１７は、フラッシュメモリ１２が通常動作（書き込み、読み出し等）を行うための複数の通常動作モード（書き込みモード、読み出しモード、データ転送コマンド等）を設定するコマンドデータと、フラッシュメモリ１２の状態データを読み出す状態データ読み出しモードを設定するコマンドデータ（リードステータスコマンド）と、フラッシュメモリ１２へ不良ブロックを検出するための不良ブロック検出モードを設定するコマンドデータ（不良ブロック検出コマンド）を生成する機能を少なくとも有する。
【００２１】
以上に示したように、フラッシュメモリ組込システム１０は、制御回路１１によりフラッシュメモリ１２を制御して、任意のデータを書き込んだり読み出したりすることができる。また、アドレステーブル格納部１６に不良ブロックのブロックアドレスを格納することで、フラッシュメモリ組込システム１０は、不良ブロックへのアクセスを管理することができる。また、フラッシュメモリ１２は不揮発性メモリなので、フラッシュメモリ組込システム１０の電源を切っても書き込まれたデータを保存することができる。すなわち、アドレステーブル格納部１６が揮発性メモリで構成されている場合は、アドレステーブル格納部１６に格納しているアドレステーブルの情報をフラッシュメモリ１２の所定の領域に保存していてもよい。
【００２２】
次に、上述したフラッシュメモリ１２の概略構成について図を用いて説明する。図２は、図１に示したフラッシュメモリ１２の概略構成を示すブロック図である。図２において、符号２０は、制御回路（制御手段）であり、外部からの制御信号（外部制御信号）であるＡＬＥ信号、ＣＬＥ信号、／ＣＥ信号、／ＲＥ信号、／ＷＥ信号等や、後述するコマンドレジスタ２１に格納されるコマンドデータを基にフラッシュメモリ１２内の各処理およびデータの流れを制御する。また、制御回路２０は、後述するページバッファ回路２６や検出回路２８や入出力レジスタ・バッファ２９や高電圧発生回路３０と接続されており、これらの回路を主に制御する。また、制御回路２０は、上述した動作モード（通常動作モード、状態データ読み出しモード、不良ブロック検出モード）の切り替えを行った際に、初期化の必要な回路を初期化する機能（初期化手段）を有する。
【００２３】
また、制御回路２０は、不良ブロックの検出処理の結果データを外部から入力される／ＲＥ信号などの立ち下がり（第一の変化）に応じて“ＤＱ”端子より出力する出力制御部２０ａ（出力制御手段）を具備する。更に、制御回路２０は、外部から入力される／ＲＥ信号の立ち上がり（第二の変化）に応じて“ＤＱ”端子からの検出結果の出力を終了し、ブロックを特定するアドレスをインクリメントするアドレス加算処理部２０ｂ（アドレス加算手段）を具備する。
【００２４】
２１は、コマンドレジスタであり、“ＤＱ”端子および入出力レジスタ・バッファ２９およびデータバス３３を介して入力されるコマンドデータを外部からの制御信号（／ＣＥ信号、／ＲＥ信号、／ＷＥ信号）のタイミングで取り込み、保持し、制御回路２０へ出力する。
【００２５】
２２は、アドレスレジスタであり、“ＤＱ”端子および入出力レジスタ・バッファ２９およびデータバス３３を介して入力されるアドレスデータを保持する。また、アドレスレジスタ２２は、保持したアドレスデータをデータバス３１へ出力する。２３は、ステータスレジスタであり、フラッシュメモリ１２の状態を示すデータである状態データを保持する。２４は、メモリセルアレイであり、直列に接続された複数のメモリセルを配列した構成である。尚、メモリセルアレイ２４およびその周辺の回路については詳細な説明を後述する。
【００２６】
２５は、Ｙデコーダであり、アドレスデータを基にビット線の選択を行う回路である。Ｙデコーダ２５には、データバス３１を介してアドレスレジスタ２２よりアドレスデータが入力される。また、Ｙデコーダ２５は、メモリセルアレイ２４に書き込みや読み出しするデータを経由する機能を有し、データバス３２を介して後述する入出力レジスタ・バッファ２９に接続される。
【００２７】
２６は、ページバッファ回路（論理積出力手段）であり、メモリセルアレイ２４よりデータを１ページ単位で読み出しラッチする。また、ページバッファ回路２６は、Ｙデコーダ２５により選択されたビット線をプリチャージするセンスアンプの機能も有する。尚、ページバッファ回路２６の詳細については後述する。
【００２８】
２７は、Ｘデコーダであり、アドレスデータを基にワード線および後述する選択ゲート４１、４３を制御する信号線の選択を行う。尚、アドレスレジスタ２２とＸデコーダ２７によりアドレスデータを基にブロックを特定するブロック特定機能（ブロック特定手段）を実現する。また、アドレスデータはブロックアドレスを含むデータである。
【００２９】
２８は、検出回路であり、ページバッファ回路２６の全出力線の論理和を反転させた信号を出力することで、消去ベリファイ動作ではデータが消去できているかを検出し、上述した不良ブロック検出モードの動作では不良ブロックの検出を行う。２９は、入出力レジスタ・バッファであり、入出力端子である“ＤＱ”端子を介した外部とのデータの入出力を制御する。入出力レジスタ・バッファ２９は、フラッシュメモリ１２内のデータバス３２、３３と接続され、“ＤＱ”端子を介して外部のデータバス１３とも接続されている。
【００３０】
３０は、高電圧発生回路であり、メモリセルへのデータ書き込みやデータ消去を行う際などにメモリセルのゲート電極に接続されるワード線などへ高電圧を印加する。尚、高電圧発生回路３０の動作は、制御回路２０により制御されている。また、制御回路２０および高電圧発生回路３０およびＸデコーダ２７により、メモリセル毎に接続されているワード線を駆動するメモリセル制御機能（メモリセル制御手段）を実現する。
【００３１】
以上に示した構成により、フラッシュメモリ１２は、外部からの制御信号およびコマンドデータを基に、メモリセルアレイ２４へのデータの書き込みやデータの読み出し、データの消去などを行う。また、フラッシュメモリ１２は、メモリセルアレイ２４内に不良ブロックがある場合は、不良ブロック検出モードで動作することで、これを検出することができる。尚、不良ブロック検出モードで動作する場合は、メモリセルアレイ２４の不良ブロックの一部分に“０”データ（以下、フラグデータとする）が書き込まれており、正常なブロックのメモリセルは全て“１”データである。これにより、フラッシュメモリ１２は、このフラグデータを基に、不良ブロックの検出を行う。
【００３２】
次に、メモリセルアレイ２４とその周辺回路の概略構成について図を用いて説明する。
図３は、図２に示したメモリセルアレイ２４とその周辺回路の概略構成について示す図である。図３に示すように、ページバッファ回路２６は、各ビット線ＢＬに接続されたページバッファ（ページバッファ手段）１００により構成される。また、各ページバッファ１００には、図２に示した制御回路２０からの制御信号ＳＥＴ、ＤＩＳ、ＰＧＭＯＮ、ＰＢＩＡＳ、ＢＬＣＮＴＬ（５ビットの信号）が入力される。ＳＥＴは、ページバッファ１００のラッチタイミングの信号である。ＤＩＳ、ＰＧＭＯＮは、ページバッファ１００を初期化するための信号である。また、ＰＧＭＯＮは、メモリセルへのデータ書き込みを制御するための信号でもある。ＰＢＩＡＳは、ページバッファ１００がビット線ＢＬをプリチャージする動作を制御する信号である。ＢＬＣＮＴＬは、ページバッファ１００とビット線ＢＬとの接続を制御する信号である。また、各ページバッファ１００の出力線ＥＶＰは、ワイヤードＯＲにより一本の出力線にまとめられて検出回路２８に接続される。すなわち、各ページバッファ１００の出力線ＥＶＰに出力される信号の論理和が検出回路２８に入力される。
【００３３】
検出回路２８には、図２に示した制御回路２０からの制御信号ＡＢＢＣＭと、各ページバッファ１００の出力線ＥＶＰに出力される信号の論理和が入力される。ＡＢＢＣＭは、不良ブロック検出コマンドが開始されると立ち上がり、終了すると立ち下がる信号である。また、検出回路２８の出力線は、図２のステータスレジスタ２３に接続される。つまり、検出回路２８の出力信号ＶＥＲＰＡＳＳは、図２のステータスレジスタ２３に格納される。これにより、リードステータスコマンドを実行することで、検出回路２８の検出結果がステータス情報の一部としてフラッシュメモリ１２の外部へ出力される。
【００３４】
４１は、選択ゲート（第一の選択ゲート）であり、ｎ型ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）・ＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）で構成されている。また、選択ゲート４１のドレイン端子にはビット線ＢＬが接続されている。また、選択ゲート４１のソース端子は、メモリセル列の一端であるビット線ＢＬ側のメモリセル４２のドレイン端子と接続されている。また、選択ゲート４１のゲート端子は、Ｘデコーダ２７の出力線と接続され、制御信号ＳＧが入力される。
【００３５】
また、メモリセル４２は、互いのソース端子とドレイン端子が直列に１６個接続されている。メモリセル列の他端であるソース線ＳＯ側のメモリセル４２のソース端子は選択ゲート（第二の選択ゲート）４３を介してソース線ＳＯに接続されている。尚、選択ゲート４３も、選択ゲート４１と同様にｎ型ＭＯＳ・ＦＥＴで構成され、ゲート端子には制御信号ＳＧが入力される。また、選択ゲート４１、４３は、メモリセル４２の浮遊ゲートと制御ゲートを接続することで生成する。また、本実施形態においてはソース線ＳＯに印加する電圧は０Ｖであるが、この限りではなく、ビット線ＢＬにプリチャージされる電圧以下〜０Ｖまでの電圧であれば任意の電圧を印加して好適である。
【００３６】
尚、図３示したメモリセル４２は、１ブロック分である。図３のビット線ＢＬは５２８本あり、１ページ分のメモリセル４２およびページバッファ１００は５２８個ある。また、１ブロック＝１６ページなので、１ブロックに５２８×１６個のメモリセル４２が存在する。また、１バンク分のメモリセルアレイ２４には、１０２４個のブロックが存在する。また、本実施形態のフラッシュメモリ１２は、２つのバンクを有する。以上に示した構成により、フラッシュメモリ１２は、メモリセルアレイ２４に含まれる不良ブロックを示すフラグデータをページバッファ１００に読み出し、検出回路２８によりフラグデータの有無を検出する。
【００３７】
次に、上述したページバッファ１００の回路構成例について図を用いて説明する。
図４は、図３に示したページバッファ１００の回路構成例を示す図である。図４に示すように、ページバッファ１００は、ラッチ回路１００ａと、センス回路１００ｂとから構成される。ラッチ回路１００ａは、トランジスタＭＮ１、ＭＮ２と、インバータ５１、５２で構成されるラッチ部と、トランジスタ５３とを具備する。また、センス回路１００ｂは、トランジスタ５４、５５、５６、５７を具備する。尚、トランジスタＭＮ１、ＭＮ２、５３、５４、５６、５７は、ｎ型ＭＯＳ・ＦＥＴであり、トランジスタ５５はｐ型ＭＯＳ・ＦＥＴである。
【００３８】
まず、センス回路１００ｂの回路構成について説明する。トランジスタ５５のソース端子は電源電圧Ｖｃｃに接続されている。また、トランジスタ５５のゲート端子へは図３に示した制御信号ＰＢＩＡＳが入力される。また、トランジスタ５５のドレイン端子は、トランジスタ５７を介してビット線ＢＬに接続される。トランジスタ５７のゲート端子へは、図３に示した制御信号ＢＬＣＮＴが入力される。また、トランジスタ５５とトランジスタ５７の相互接続点とグランドがトランジスタ５６を介して接続される。また、トランジスタ５６のゲート端子へは、図３に示した制御信号ＤＩＳが入力される。
【００３９】
また、トランジスタ５５とトランジスタ５７の相互接続点とトランジスタＭＮ２のゲート端子とがトランジスタ５４を介して接続される。また、トランジスタ５４のゲート端子へは、図３に示した制御信号ＰＧＭＯＮが入力される。また、トランジスタ５５とトランジスタ５７の相互接続点とトランジスタＭＮ１のゲート端子が接続され、この信号線をＳＮＳとする。
【００４０】
以上の構成によりセンス回路１００ｂは、制御信号ＰＧＭＯＮおよびＤＩＳの立ち上がりにより、ラッチ回路１００ａを初期化し、制御信号ＢＬＣＮＴの立ち上がりおよび制御信号ＰＢＩＡＳの立ち下りにより、ビット線ＢＬへ電源電圧Ｖｃｃが印加される。また、図３に示したメモリセル４２によりビット線にプリチャージされた電圧の変化を信号線ＳＮＳよりラッチ回路１００ａへ出力する。
【００４１】
次に、ラッチ回路１００ａの回路構成を説明する。トランジスタＭＮ２はページバッファ１００の出力線ＥＶＰとグランドを接続する。また、トランジスタＭＮ２のゲート端子は、インバータ５１の入力端子およびインバータ５２の出力端子に接続される。また、インバータ５１の出力端子およびインバータ５２の入力端子が相互に接続される。また、インバータ５１の出力端子とインバータ５２の入力端子の相互接続点は、トランジスタＭＮ１とトランジスタ５３を介してグランドに接続される。トランジスタ５３のゲート端子へは、図３に示した制御信号ＳＥＴが入力される。尚、インバータ５１の入力端子とインバータ５２の出力端子の相互接続点をＡとし、インバータ５１の出力端子とインバータ５２の入力端子の相互接続点をＢとする。また、出力線ＥＶＰは通常ハイレベルに保たれている。
【００４２】
以上に示した回路構成により、ラッチ回路１００ａは、センス回路１００ｂより相互接続点Ａ（以下、ノードＡとする）に初期化信号（ロウレベル）が入力されることで、相互接続点Ｂ（以下、ノードＢとする）はハイレベルとなる。これにより、ラッチ回路１００ａは初期化される。また、ラッチ回路１００ａは、制御信号ＳＥＴの立ち上がりにより、信号線ＳＮＳの出力信号に応じてグランドに接続されるか否かが定まる。すなわち、信号線ＳＮＳがロウレベルならノードＡ、Ｂの信号レベルも初期化した状態のままであり、ラッチ回路１００ａの出力線ＥＶＰはハイレベルのままである。また、信号線ＳＮＳがハイレベルならノードＡ、Ｂの信号レベルは初期化した状態から反転しトランジスタＭＮ２が活性化する。これにより、ラッチ回路１００ａの出力線ＥＶＰはロウレベルへ変化する。
【００４３】
次に、上述した検出回路２８の回路構成例について図を用いて説明する。
図５は、図３に示した検出回路２８の回路構成例を示す図である。図５に示すように、検出回路２８は、インバータ６１、６４、６５と、トランジスタ６２、６３とを具備する。尚、トランジスタ６２は、ｐ型ＭＯＳ・ＦＥＴであり、トランジスタ６３はｎ型ＭＯＳ・ＦＥＴである。また、図５のページバッファ１００は、図４を簡略化した図となっている。
【００４４】
インバータ６１の入力端子へは、図３に示した制御信号ＡＢＢＣＭが入力される。また、インバータ６１の出力端子はトランジスタ６２、６３のゲート端子と接続される。また、トランジスタ６２のソース端子は電源電圧Ｖｃｃに接続される。また、トランジスタ６２のドレイン端子はトランジスタ６３のドレイン端子と接続される。また、トランジスタ６３のソース端子は、グランドに接続される。また、トランジスタ６２とトランジスタ６３の相互接続点は、インバータ６４、６５を介して出力線に接続され、検出信号ＶＥＲＰＡＳＳを出力する。また、トランジスタ６２とトランジスタ６３の相互接続点は、全ての（１ブロック分の）ページバッファ１００の出力線ＥＶＰをワイヤードＯＲで１本にまとめた出力線と接続される。
【００４５】
以上に示した構成により、検出回路２８は、全てのページバッファ１００のトランジスタＭＮ２がオフしている場合（不良を示すフラグデータがブロック内に存在しない場合）制御信号ＡＢＢＣＭ（ハイレベル）をそのままのレベルで検出信号ＶＥＲＰＡＳＳとして出力する。また、検出回路２８は、一部のページバッファ１００のトランジスタＭＮ２がオンしている場合（不良を示すフラグデータがブロック内に存在した場合）制御信号ＡＢＢＣＭ（ハイレベル）を反転させた検出信号ＶＥＲＰＡＳＳ（ロウレベル）を出力する。
【００４６】
次に、上述したフラッシュメモリ組込システム１０がフラッシュメモリ１２の不良ブロックを検出する動作について説明する。
図６は、フラッシュメモリ組込システム１０がフラッシュメモリ１２の不良ブロックを検出する動作を示すフロー図である。図６に示すように、まず、ステップＳ１において、コマンド設定部１７が、不良ブロック検出コマンドのコマンドデータをフラッシュメモリ１２の“ＤＱ”端子へ入力する。また、ブロックアドレス指定処理部１５は、不良ブロックの検出処理の対象となるブロックを特定するブロックアドレス＝Ｍ（Ｍは任意の整数）を、フラッシュメモリ１２の“ＤＱ”端子へ入力する。また、上述したＭの値は、不良ブロックの検出を開始するブロックアドレスを示す値である。
【００４７】
上述した入力処理の詳細について具体例を基に以下に説明する。コマンドデータの入力処理について説明する。まず、コマンド設定部１７が、データバス１３へコマンドデータを出力する。次に、制御回路１１は、ＣＬＥ信号をハイレベルにして、／ＷＥ信号を変化させる。また、この時、／ＲＥ信号はハイレベルに固定し、ＡＬＥ信号、／ＣＥ信号はロウレベルに固定する。これにより、フラッシュメモリ１２のコマンドレジスタ２１にコマンドデータが取り込まれ、制御回路２０がコマンドデータに応じた制御信号を出力する。
【００４８】
次に、ブロックアドレスの入力処理について説明する。まず、ブロックアドレス指定処理部１５が、データバス１３へ指定するブロックアドレス＝Ｍを出力する。次に、制御回路１１は、ＡＬＥ信号をハイレベルにして、／ＷＥ信号を変化させる。また、この時、／ＲＥ信号はハイレベルに固定し、ＣＬＥ信号、／ＣＥ信号はロウレベルに固定する。これにより、フラッシュメモリ１２のアドレスレジスタ２２にブロックアドレス＝Ｍが取り込まれ、Ｙデコーダ２５やＸデコーダ２７の出力が変化して、ブロックアドレスに応じたブロックを選択する。
【００４９】
次に、ステップＳ２において、内部タイマーにより７μｓ待機した後に、ブロックアドレス＝Ｍで選択されたブロックより読み出したデータをページバッファ回路２６へ転送する。これにより、検出回路２８はフラグデータの検出結果を出力し、ステータスレジスタ２３がこれを格納する。尚、ステップＳ２において、７μｓ待機するのは、メモリセル４２からページバッファ１００へデータを転送するのに要する時間だからである。
【００５０】
次に、ステップＳ３において、コマンド設定部１７は、データバス１３を介してフラッシュメモリ１２へリードステータスコマンドのコマンドデータを入力する。これにより、フラッシュメモリ１２のコマンドレジスタ２１にリードステータスコマンドが設定され、制御回路２０がコマンドデータに応じた制御信号を出力する。
【００５１】
次に、ステップＳ４において、制御回路１１が／ＲＥ信号をロウレベルに立ち下げることで、上述したステータスレジスタ２３に格納された検出結果を読み出し“ＤＱ”端子から出力する。これにより、フラッシュメモリ組込システム１０は、フラッシュメモリ１２より不良ブロックの検出結果データをステータス情報として取得する。尚、図６に示すように上述したステップＳ４の処理には、約５０ｎｓの時間を要する。また、ステップＳ１からステップＳ４までの処理をまとめてステップＳ０とし、ステップＳ０におけるフラッシュメモリ１２内部の処理の詳細については後述する。
【００５２】
次に、検索結果データが不良ブロックを検出したものである場合（ステップＳ５のＹｅｓ）には、ステップＳ６へ進み、フラッシュメモリ組込システム１０は、ステップＳ１でブロックアドレス指定処理部１５が指定したブロックアドレスを、不良ブロックのブロックアドレスとしてアドレステーブル格納部１６へ格納して、次のステップＳ７へ進む。また、検索結果データが不良ブロックを検出したものでない場合（ステップＳ５のＮｏ）には、ステップＳ７へ進み、フラッシュメモリ組込システム１０は、ステップＳ１でブロックアドレス指定処理部１５が指定したブロックアドレス＝Ｍが最大値（最大アドレス）であるか否かを判断する。
【００５３】
ここで、入力したブロックアドレス＝Ｍが最大値と判断した場合（ステップＳ７のＹｅｓ）には、処理を終了する。また、ブロックアドレス＝Ｍが最大値でないと判断した場合（ステップＳ７のＮｏ）には、ステップＳ８へ進み、ブロックアドレス指定処理部１５は、指定するブロックアドレスの値Ｍをインクリメントして、ステップＳ１へ戻る。以上の動作により、フラッシュメモリ組込システム１０は、フラッシュメモリ１２に対して不良ブロックの検出を行う。
【００５４】
ここで、上述したフラッシュメモリ組込システム１０がフラッシュメモリ１２へリードステータスコマンドを設定して、ステータス読み出しを行う際の制御信号の波形例を示し、その時のフラッシュメモリ組込システム１０についての動作を説明する。
図７は、上述したフラッシュメモリ組込システム１０がフラッシュメモリ１２へリードステータスコマンドを設定して、ステータス読み出しを行う際の制御信号の波形例を示す波形図である。図７に示すように、フラッシュメモリ組込システム１０の制御回路１１は、まず、ＣＬＥ信号を立ち上げ、／ＣＥ信号を立ち下げる。次に、制御回路１１は、／ＷＥ信号を立ち下げて“ＤＱ”端子へリードステータスコマンドのコマンドデータ「ＡＡ」を入力する。これにより、フラッシュメモリ１２にリードステータスコマンドが設定される。
【００５５】
また、フラッシュメモリ１２にリードステータスコマンドが設定された状態で、制御回路１１は、／ＲＥ信号を立ち下げると、“ＤＱ”端子よりステータス情報「ＹＹ」が出力される。この内の１ｂｉｔが検出回路２８の検出結果を示す信号となる。以上に示した制御信号の入力により、フラッシュメモリ組込システム１０は、フラッシュメモリ１２へリードステータスコマンドを設定して、ステータス読み出しを行う。尚、他のコマンドも同様に所定の制御信号を所定のタイミングで入力することで、フラッシュメモリ１２に取り込まれ、設定される。
【００５６】
次に、上述したフラッシュメモリ組込システム１０の図６に示したステップＳ０（ステップＳ１〜Ｓ４）の処理に対応した、図２に示したフラッシュメモリ１２の動作について説明する。
図８は、図６に示したフラッシュメモリ組込システム１０の処理に対応するフラッシュメモリ１２の動作を示すフロー図である。図８に示すように、フラッシュメモリ組込システム１０より不良ブロック検出コマンドが入力された場合（図６のステップＳ１）に、コマンドレジスタ２１にそのコマンドデータを取り込むことで、不良ブロック検出コマンドが設定される（ステップＳ１ａ）。これにより、制御回路２０は、入力される制御信号（／ＲＥ信号など）に応じたタイミングで不良ブロック検出モードに応じてフラッシュメモリ１２内のデータの流れや各回路の動作の制御を開始する。
【００５７】
次に、フラッシュメモリ組込システム１０よりブロックアドレス＝Ｍが入力された場合（図６のステップＳ１）に、アドレスレジスタ２２にブロックアドレス＝Ｍが設定される（ステップＳ１ｂ）。これにより、Ｙデコーダ２５およびＸデコーダ２７は、不良ブロックであるか否かを示すフラグデータの検出を行う対象となるブロックを選択する。
【００５８】
次に、ブロックアドレスの入力を受けて、制御回路２０は、上述の処理により選択されたブロックに対して、図８に示したように、全てのワード線ＷＬおよびソース線ＳＯを０Ｖに固定し、制御信号ＳＧを４Ｖに固定する。次に、選択ゲート４１を介してメモリセル４２の保持するデータをページバッファ１００へ転送する（ステップＳ２ａ）。以上により、ページバッファ回路２６は、１ブロック分のメモリセル４２に保持されているデータを１ページ分にして読み出しラッチする。尚、１ページ分にして読み出す処理の詳細については後述する。
【００５９】
次に、検出回路２８は、ページバッファ回路２６にラッチされたデータを基に、フラグデータが含まれているか否かを検出した検出結果を出力信号ＶＥＲＰＡＳＳとして出力する（ステップＳ２ｂ）。ここで、出力信号出力信号ＶＥＲＰＡＳＳ＝ハイレベルならばフラグデータが検出されていないことを示し、出力信号ＶＥＲＰＡＳＳ＝ロウレベルならばフラグデータが検出されたことを示している。すなわち、出力信号ＶＥＲＰＡＳＳ＝ロウレベルならばそのブロックは、不良ブロックである。また、検出回路２８の出力信号ＶＥＲＰＡＳＳの値（ハイまたはロウレベル）は、ステータスレジスタ２３に格納される。
【００６０】
次に、フラッシュメモリ組込システム１０よりリードステータスコマンドが入力された場合（図６のステップＳ３）に、コマンドレジスタ２１にデータコマンドが設定される（ステップＳ３ａ）。これにより、制御回路２０は、ステータスレジスタ２３に格納されているデータを、制御信号である／ＲＥ信号の立ち下りをトリガに読み出せるよう、フラッシュメモリ１２内の状態を制御する。次に、フラッシュメモリ組込システム１０が制御信号である／ＲＥ信号を立ち下げた場合に、ステータスレジスタ２３に格納される検出回路２８の出力信号ＶＥＲＰＡＳＳの値（ハイまたはロウレベル）を“ＤＱ”端子より出力する（ステップＳ４ａ）。以上に示したように、フラッシュメモリ１２は、フラッシュメモリ組込システム１０からの制御信号により不良ブロックの検出動作を行う。
【００６１】
次に、上述したステップＳ１ａ〜ステップＳ４ａの回路レベルの動作を、上述した図３、図４、図５に示した回路図および以下に示す波形図を用いて説明する。まず、上述したステップＳ１ａ〜ステップＳ４ａの処理の対象となるブロックが不良ブロックでない場合における回路の動作について説明する。
【００６２】
図９は、図８に示したステップＳ１ａ〜ステップＳ４ａの処理の対象となるブロックが不良ブロックでない場合における回路レベルの信号の変化を示す波形図である。タイミングｔ１において、図８のステップＳ１ａで不良ブロック検出コマンドが設定されると、制御回路２０は、制御信号ＡＢＢＣＭを立ち上げる。これにより、インバータ６１の出力は立ち下がり、トランジスタ６２とトランジスタ６３はインバータを構成しているので、その出力線ＥＶＰはハイレベルへ立ち上がる。すなわち、ページバッファ１００の出力線ＥＶＰがハイレベルに立ち上がり、インバータ６４およびインバータ６５を経て検出回路２８の出力線ＶＥＲＰＡＳＳもハイレベルに立ち上がる。
【００６３】
次に、タイミングｔ２において、図８のステップＳ１ｂでブロックアドレス＝Ｍが設定されると、制御回路２０は、制御信号ＰＧＭＯＮと制御信号ＤＩＳと制御信号ＢＬＣＮＴとを立ち上げる。これにより、トランジスタ５４とトランジスタ５６とトランジスタ５７がオンして、信号線ＳＮＳおよびノードＡおよびビット線ＢＬがグランドに接続されロウレベルになる。これにより、ノードＢは、ハイレベルになる。以上により、ページバッファ１００の初期化が完了する。
【００６４】
次に、タイミングｔ３において、制御回路２０は、選択されたブロックに対して、図３に示したように、全てのワード線ＷＬおよびソース線ＳＯを０Ｖに固定し、制御信号ＳＧを４Ｖに固定する。これにより、制御信号ＳＧが立ち上がる。この時、不良でないブロックのビット線ＢＬに直列に接続される１６個のメモリセル４２は、全てデータ１を保持している。よって、ビット線ＢＬは、選択ゲート４１、４３およびメモリセル４２を介してソース線ＳＯ（０Ｖ）と接続され、全てロウレベルとなる。
【００６５】
次に、タイミングｔ４において、制御回路２０は、制御信号ＰＢＩＡＳを立ち下げる。これにより、トランジスタ５５がオンして、電源電圧Ｖｃｃがビット線ＢＬへトランジスタ５７を介して供給される。しかし、全てのビット線ＢＬは、選択ゲート４１、４３、およびメモリセル４２を介してソース線ＳＯと接続されているので、ビット線ＢＬはプリチャージされない（ロウレベルのままである）。次に、タイミングｔ５において、制御回路２０は、制御信号ＳＥＴを立ち上げる。これにより、トランジスタ５３がオンするが、トランジスタＭＮ１はオフしたままなので、ノードＢの信号レベルも変化しない。すなわち、ノードＡは、ロウレベルのままなので、トランジスタＭＮ２はオフしたままであり、出力線ＥＶＰはハイレベルのままである。以上により、検出回路２８の出力線ＶＥＲＰＡＳＳの信号レベルもハイレベルのままである。
【００６６】
次に、タイミングｔ６において、制御回路２０は、制御信号ＰＢＩＡＳを立ち上げ、制御信号ＢＬＣＮＴ及び制御信号ＳＧを立ち下げる。これにより、トランジスタ５５およびトランジスタ５７および選択ゲート４１、４３がオフする。後は、出力線ＶＥＲＰＡＳＳの信号レベル（ハイレベル）がステータスレジスタ２３に格納されて、リードステータスコマンドにより“ＤＱ”端子から外部へ読み出される。以上により、フラッシュメモリ組込システム１０は、フラッシュメモリ１２内のブロックアドレスで指定したブロックが不良ブロックでないことを検証することができる。
【００６７】
次に、上述したステップＳ１ａ〜ステップＳ４ａの処理の対象となるブロックが不良ブロックである場合における回路の動作について説明する。この時、不良ブロックの一部のメモリセル４２にはフラグデータ（０データ）が書き込まれている。
図１０は、図８に示したステップＳ１ａ〜ステップＳ４ａの処理の対象となるブロックが不良ブロックである場合における回路レベルの信号の変化を示す波形図である。タイミングｔ１〜ｔ３における波形および回路動作は、図９に示した波形および回路動作と同様であるので説明を省略する。また、ｔ３までの処理が終了した時点で、メモリセル４２の一部に０データ（フラグデータ）が書き込まれている場合は、図９の場合と異なる状態であり、そのメモリセル４２の部分でビット線ＢＬとソース線ＳＯの繋がりが途切れている。また、両線共にロウレベルである。
【００６８】
次に、タイミングｔ４において、制御回路２０は、制御信号ＰＢＩＡＳを立ち下げる。これにより、トランジスタ５５がオンして、電源電圧Ｖｃｃがビット線ＢＬへトランジスタ５７を介して供給される。この時、フラグデータが書き込まれたメモリセル４２に接続されたビット線ＢＬはプリチャージされハイレベルとなる。すなわち、信号線ＳＮＳがハイレベルとなり、トランジスタＭＮ１がオンする。
【００６９】
次に、タイミングｔ５において、制御回路２０は、制御信号ＳＥＴを立ち上げる。これにより、トランジスタ５３がオンし、トランジスタＭＮ１もオンしているので、ノードＢがグランドへ接続され、信号レベルがロウレベルに変化する。これにより、ノードＡは、ハイレベルに変化して、トランジスタＭＮ２はオンする。これにより、出力線ＥＶＰはグランドに接続され、ロウレベルに変化する。以上により、検出回路２８の出力線ＶＥＲＰＡＳＳの信号レベルもロウレベルへ変化する。すなわち、ページバッファ１００は、１ブロック分のメモリセル４２に保持されている同一データを１ページ分にして読み出しラッチし、そのラッチ信号により制御される出力線ＥＶＰの信号レベルを検出回路２８が全ページ分まとめて検出する。以上により、選択されたブロック中の全てのメモリセル４２が同一データであるかを検出することができる。
【００７０】
次に、タイミングｔ６において、制御回路２０は、制御信号ＰＢＩＡＳを立ち上げ、制御信号ＢＬＣＮＴ及び制御信号ＳＧを立ち下げる。これにより、トランジスタ５５およびトランジスタ５７および選択ゲート４１、４３がオフする。後は、出力線ＶＥＲＰＡＳＳの信号レベル（ロウレベル）がステータスレジスタ２３に格納されて、リードステータスコマンドにより“ＤＱ”端子から外部へ読み出される。以上により、フラッシュメモリ組込システム１０は、フラッシュメモリ１２内のブロックアドレスで指定したブロックが不良ブロックであることを検証することができる。
【００７１】
ここで、上述した不良ブロック検出モードにおけるフラッシュメモリ１２のメモリセル４２の動作について更に詳細に説明する。
まず不良ブロック検出モードのコマンドとブロックアドレス＝Ｍが入力されると、フラッシュメモリ１２はビジー状態となる。フラッシュメモリ１２がビジー状態になると、まず全ページバッファ１００のノードＡがロウレベル、ノードＢがハイレベルの状態に初期化される。次に全メモリセル４２よりデータを読み取る処理を行う。
【００７２】
通常、不良ブロック検証時は良ブロックにはデータが書きこまれていないため、全メモリセル４２はデータ”１”の状態である。この状態では、メモリセル４２の閾値電圧（Ｖｔ）は負であり、デプリション（ノーマリオン）状態のトランジスタとなっている。従って、不良ブロック検出モードでメモリセル４２からデータの読み出しを行った場合、ビット線ＢＬに直列に接続された一連のメモリセル４２の列（以下、ストリングとする）中の全てのメモリセル４２はオンして、ストリングは導通状態となる。これにより、信号線ＳＮＳがロウレベルの状態になるので、制御信号ＳＥＴがハイレベルに変化してもラッチ回路１００ａの状態は変化せず、ノードＡ、Ｂの信号レベルは上述したレベルのままである。
【００７３】
一方、フラグデータのあるメモリセル４２は”０”が書き込まれた状態である。この状態では、メモリセル４２の閾値電圧（Ｖｔ）は正であり、エンハンスメント（ノーマリオフ）状態のトランジスタとなっている。従って、フラグデータを持つ不良ブロックに対して不良ブロック検出モードによってメモリセル４２からデータの読み出しを行った場合、少なくとも一つのストリングは、フラグデータが書き込まれているためにオンせず、非導通状態となる。これにより、信号線ＳＮＳがハイレベルに変化するので、制御信号ＳＥＴがハイレベルに変化すると、ラッチ回路１００ａのノードＡはハイレベルに変化し、ノードＢはロウレベルに変化する。
【００７４】
以上、図６〜図１０を用いて説明したように、フラッシュメモリ組込システム１０はフラッシュメモリ１２内のブロックアドレスで指定したブロックが不良ブロックであることを、１ブロック内の全メモリセル４２の一部のフラグデータをページバッファ１００への１回のラッチで検出し、更に、検出回路２８による全ページバッファ１００からの一括検出を行うので、不良ブロックの検出処理に要する時間を大幅に短縮することができる。具体的な効果について後述する。
【００７５】
さらに、バンクが複数存在する場合、バンク選択信号（ブロックアドレスの上位ビット）を全てオンにして、全てのバンクに対してフラグデータの検出（データ転送）を同時に行い、検出回路２８による検出をバンク毎に行う。この場合に、検出回路２８の検出結果を異なる“ＤＱ”端子（ＤＱ０〜１５のいずれか）に分けて外部出力し、各端子（ＤＱ０〜１５）とバンクの対応を予め定めておくことで、どのバンクの不良ブロックが検出されたかが簡便に判明する。
【００７６】
次に、図６に示したフラッシュメモリ１２の不良ブロックを検出するフラッシュメモリ組込システム１０の動作フローと異なる動作フローを有する他の実施例２について説明する。
図１１は、図６に示したフラッシュメモリ１２の不良ブロックを検出するフラッシュメモリ組込システム１０の動作フローと異なる実施例２を示すフロー図である。図１１において、ステップＳ２〜Ｓ８は図６に示したステップと同様の処理なので、説明を省略する。
【００７７】
また、図１１に示すように、まず、ステップＳ１Ａにおいて、コマンド設定部１７が、不良ブロック検出コマンドのコマンドデータをフラッシュメモリ１２の“ＤＱ”端子へ入力する。これにより、フラッシュメモリ１２のコマンドレジスタ２１に不良ブロック検出コマンドのコマンドデータが取り込まれ、制御回路２０は不良ブロック検出コマンドに応じた制御を開始する。
【００７８】
次に、ステップＳ１Ｂにおいて、ブロックアドレス指定処理部１５は、不良ブロックの検出処理の対象となるブロックを特定するブロックアドレス＝Ｍを、フラッシュメモリ１２の“ＤＱ”端子へ入力する。これにより、フラッシュメモリ１２のアドレスレジスタ２２にブロックアドレス＝Ｍが取り込まれ、Ｙデコーダ２５やＸデコーダ２７の出力が変化して、ブロックアドレスに応じたブロックを選択する。
【００７９】
次の、ステップＳ２〜ステップＳ８までの処理は図６と同様であり、ステップＳ８の処理の後に、ステップＳ１Ｂへ戻る。以上の動作により、フラッシュメモリ組込システム１０は、図６ではブロックアドレス＝Ｍが更新される度に不良ブロック検出コマンドを入力していたが、本実施例２では、１度だけ不良ブロック検出コマンドをフラッシュメモリ１２に対して入力すれば、全てのブロックに対して不良ブロックの検出を行うことができる。これにより、処理の高速化を促進することができる。また、図１１におけるステップＳ１Ａの処理に対応して、フラッシュメモリ１２は、図８のステップＳ１ａの処理を行い、図１１のステップＳ１Ｂ〜ステップＳ４までの処理に対応して、フラッシュメモリ１２は、図８に示したステップＳ１ｂ〜ステップＳ４ａまでの処理を行う。
【００８０】
次に、図６に示したフラッシュメモリ１２の不良ブロックを検出するフラッシュメモリ組込システム１０の動作フローと異なる動作フローを有する他の実施例３について説明する。
図１２は、図６に示したフラッシュメモリ１２の不良ブロックを検出するフラッシュメモリ組込システム１０の動作フローと異なる実施例３を示すフロー図である。図１２において、ステップＳ１〜Ｓ２およびステップＳ５〜Ｓ８は図６に示したステップと同様の処理なので、説明を省略する。
【００８１】
また、図１２において、ステップＳ２でデータ転送して検出回路２８が検出結果を出力した際に、所定のレジスタに検出結果データを格納する。次に、制御回路１１が／ＲＥ信号をロウレベルに立ち下げることで、フラッシュメモリ１２は、上述した所定のレジスタに格納された検出結果データを読み出し“ＤＱ”端子から出力する。これにより、フラッシュメモリ組込システム１０は、フラッシュメモリ１２より不良ブロックの検出結果データを取得する（ステップＳ３Ａ）。また、その後のステップＳ５〜ステップＳ８までの動作は図６で説明した通りである。
【００８２】
以上の動作により、フラッシュメモリ組込システム１０は、図６ではリードステータスコマンドを利用して検出結果データを外部へ出力していたが、本実施例３では、／ＲＥ信号を立ち下げることで、検出結果を外部へ出力することができる。これにより、処理の高速化を更に促進することができる。
【００８３】
次に、上述したフラッシュメモリ組込システム１０の図１２に示したステップＳ１からステップＳ３Ａまでの処理に対応した、フラッシュメモリ１２の動作について説明する。
図１３は、図１２に示したフラッシュメモリ組込システム１０の処理に対応するフラッシュメモリ１２の動作を示すフロー図である。図１３においてステップＳ１ａ〜Ｓ２ｂまでの処理は、図８で説明した処理と同様なので、説明を省略する。図１３に示すように、ステップＳ３Ａａにおいて、フラグデータの検出処理が終了して、フラッシュメモリ組込システム１０よりステータス読み出しのための／ＲＥ信号が入力された場合（ステップＳ３Ａ）に、その／ＲＥ信号の立ち下りにより、検出結果データを端子“ＤＱ”から出力する。以上により、フラッシュメモリ１２は、リードステータスコマンドを利用せずに検出結果を出力することができる。
【００８４】
次に、図１２に示したフラッシュメモリ１２の不良ブロックを検出するフラッシュメモリ組込システム１０の動作フローと異なる動作フローを有する他の実施例４について説明する。
図１４は、図１２に示したフラッシュメモリ組込システム１０がフラッシュメモリ１２の不良ブロックを検出する動作の他の実施例４を示すフロー図である。図１４において、ステップＳ２〜Ｓ８は図１２に示したステップと同様の処理なので、説明を省略する。また、ステップＳ１Ａ、Ｓ１Ｂは、図１１に示した処理と同様である。
【００８５】
以上により、フラッシュメモリ組込システム１０は、図１２の実施例３ではブロックアドレス＝Ｍが更新される度に不良ブロック検出コマンドを入力していたが、本実施例４では、１度だけ不良ブロック検出コマンドをフラッシュメモリ１２に対して入力すれば、全てのブロックに対して不良ブロックの検出を行うことができる。また、フラッシュメモリ組込システム１０は、図１１の実施例２ではリードステータスコマンドを利用して検出結果データを外部へ出力していたが、本実施例４では、／ＲＥ信号を立ち下げることで、検出結果を外部へ出力することができる。これにより、不良ブロック検出の処理の高速化を促進することができる。また、図１４におけるステップＳ１Ａの処理に対応して、フラッシュメモリ１２は、図１３のステップＳ１ａの処理を行い、図１４のステップＳ１Ｂ〜ステップＳ３Ａまでの処理に対応して、フラッシュメモリ１２は、図１３に示したステップＳ１ｂ〜ステップＳ３Ａａまでの処理を行う。
【００８６】
次に、図１４に示したフラッシュメモリ１２の不良ブロックを検出するフラッシュメモリ組込システム１０の動作フローと異なる動作フローを有する他の実施例５について説明する。
図１５は、図１４に示したフラッシュメモリ１２の不良ブロックを検出するフラッシュメモリ組込システム１０の動作フローと異なる実施例５を示すフロー図である。図１５において、ステップＳ１Ａ〜Ｓ２およびステップＳ５〜Ｓ６は図１４に示したステップと同様の処理なので、説明を省略する。
【００８７】
また、図１５において、ステップＳ２でデータ転送して検出回路２８が検出結果を出力した際に、所定のレジスタに検出結果データを格納する。次に、ステップＳ３Ｂにおいて、制御回路１１が／ＲＥ信号をロウレベルに立ち下げることで、フラッシュメモリ１２は、上述した所定のレジスタに格納された検出結果データを読み出し“ＤＱ”端子から出力する。これにより、フラッシュメモリ組込システム１０は、フラッシュメモリ１２より不良ブロックの検出結果データを取得する。
【００８８】
尚、本実施例５では、フラッシュメモリ１２が、ブロックアドレス＝Ｍのインクリメント動作を行う機能を具備しており、フラッシュメモリ組込システム１０は、ブロックアドレスの初期値をステップＳ１Ｂにおいてフラッシュメモリ１２に入力するのみである。
【００８９】
また、その後のステップＳ５〜ステップＳ６までの動作は図１４と同様である。次に、ステップＳ９において、フラッシュメモリ組込システム１０は、フラッシュメモリ１２の出力端子“ＲＹ／ＢＹ”より出力されるＲＹ／ＢＹ信号によりフラッシュメモリ１２の状態を判断する。ここで、フラッシュメモリ１２がレディ状態の場合（ステップＳ９のＹｅｓ）には、フラッシュメモリ１２内での不良ブロック検出の処理が終了したことを示すので、フラッシュメモリ組込システム１０の処理も終了する。また、フラッシュメモリ１２がビジー状態の場合（ステップＳ９のＮｏ）には、フラッシュメモリ１２内での不良ブロック検出の処理中であることを示すので、フラッシュメモリ組込システム１０は、ステップＳ２へ戻る。
【００９０】
以上の動作により、図１４ではフラッシュメモリ組込システム１０がブロックアドレス＝Ｍのインクリメントを行っていたが、本実施例５では、フラッシュメモリ１２がブロックアドレスのインクリメントの機能を備えるため、フラッシュメモリ組込システム１０は、ブロックアドレスの初期値をフラッシュメモリ１２へ入力するのみでよい。これにより、不良ブロックの検出処理の高速化を更に促進することができる。
【００９１】
次に、上述したフラッシュメモリ組込システム１０の図１５に示したステップＳ１ＡからステップＳ９までの処理に対応した、フラッシュメモリ１２の動作について説明する。
図１６は、図１５に示したフラッシュメモリ組込システム１０の処理に対応するフラッシュメモリ１２の動作を示すフロー図である。図１６においてステップＳ１ａ〜Ｓ２ｂまでの処理は、図８で説明した処理と同様なので、説明を省略する。
【００９２】
図１６に示すように、ステップＳ３Ｂａにおいて、フラグデータの検出処理が終了して、フラッシュメモリ組込システム１０よりステータス読み出しのための／ＲＥ信号が入力された場合（図１５のステップＳ３Ｂ）に、その／ＲＥ信号の立ち下りにより、検出結果データを端子“ＤＱ”から出力する。次に、ステップＳ３Ｂｂにおいて、／ＲＥ信号の立ち上がりにより端子“ＤＱ”からの出力を終了する。次に、ステップＳ７ａにおいて、フラッシュメモリ組込システム１０は、ステップＳ１ｂで設定したブロックアドレス＝Ｍが最大値であるか否かを判断する。
【００９３】
ここで、ブロックアドレス＝Ｍが最大値と判断した場合（ステップＳ７ａのＹｅｓ）には、処理を終了し、レディ状態であることを示すＲＹ／ＢＹ信号を出力する。また、ブロックアドレス＝Ｍが最大値でないと判断した場合（ステップＳ７ａのＮｏ）には、ブロックアドレスの値Ｍをインクリメントして（ステップＳ８ａ）、ステップＳ２ａへ戻る。
【００９４】
以上により、フラッシュメモリ１２は、／ＲＥ信号の立ち上がりで検出結果の出力を終了することで、ブロックアドレスのインクリメント処理を行うことができる。これにより、不良ブロックの検出処理の高速化を促進することができる。また、図１１におけるステップＳ１Ａの処理に対応して、フラッシュメモリ１２は、図８のステップＳ１ａの処理を行い、図１１のステップＳ１Ｂ〜ステップＳ４までの処理に対応して、フラッシュメモリ１２は、図８に示したステップＳ１ｂ〜ステップＳ４ａまでの処理を行う。
【００９５】
ここで、上述したフラッシュメモリ組込システム１０によるフラッシュメモリ１２の不良ブロックを検出する処理に要する時間を従来の不良ブロック検出方法と比較してみる。
図１７は、フラッシュメモリにおいて不良ブロックの検出に要する検出時間の従来と本実施形態の比較表である。尚、比較に用いたフラッシュメモリは、上述したフラッシュメモリ１２と同様のメモリ構成であり、６４Ｍｂｉｔ、２バンクのフラッシュメモリである。図１７に示すように（また、従来の技術でも説明したように）以下のように計算を行う。
・メモリセルからページバッファへデータを転送するための時間は１ページあたり７ｕｓであるので、転送時間は　７μｓ×１６×１０２４＝１１５ｍｓ
・１ページあたりのデータ数は５２８Ｂｙｔｅでシリアル・アクセス・サイクルは２０ＭＨｚ（５０ｎｓ／Ｂｙｔｅ）であるので、
データ読み出し時間は　０．０５μｓ×５２８×１６×１０２４＝４３３ｍｓ以上により、従来のフラッシュメモリ組込システム側でアドレステーブルを作成するために必要とされる最小の時間は　１１５＋４３３≒５５０ｍｓとなる。
【００９６】
一方、本実施形態においては、以下のような計算となる。
・２バンクなので一度に処理するブロック数が半分（５１２個）となり、転送時間は　７μｓ×５１２＝３．６ｍｓ
・データ読み出し時間は１ブロック分を一度に読み出しているので、
０．０５μｓ×５１２＝０．０２５６ｍｓ
以上により、本実施形態のフラッシュメモリ組込システム側でアドレステーブルを作成するために必要とされる最小の時間は、約３．６ｍｓとなる。これは、従来の約０．７％の割合であり、大幅な時間短縮を実現することができる。以上に示すように、本実施形態のフラッシュメモリ組込システム１０によるフラッシュメモリ１２の不良ブロックを検出する処理に要する時間は、従来の不良ブロックの検出処理に要する時間に比べ大幅に縮小したものである。
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【００９７】
本発明の実施形態は、例えば以下に示すような種々の適用が可能である。
（付記１）　直列に接続された複数のメモリセルで構成されるメモリセル列がアレイ状に配列されたメモリセルアレイを具備し、前記メモリセルアレイにおける前記メモリセル列の配列の集合単位をブロックとして、前記ブロック中に不良のメモリセルを含む不良ブロックが存在する場合に、前記不良ブロックであることを示すフラグデータを前記不良ブロックの一部のメモリセルに格納する不揮発性半導体記憶装置であって、
前記フラグデータの検出を行う対象となる前記ブロックを特定するブロック特定手段と、
前記ブロック特定手段で特定された前記ブロックにおいて、前記メモリセル列毎の前記メモリセルに格納されるデータの論理積を出力する論理積出力手段と、
前記論理積出力手段の出力を基に前記ブロック毎の前記フラグデータの検出を行う不良ブロック検出手段と
を具備することを特徴とする不揮発性半導体記憶装置。
【００９８】
（付記２）　前記論理積出力手段が、同一のワード線に接続された複数の前記メモリセルに格納されるデータを各々ラッチして出力するページバッファ回路であって、
前記ブロック特定手段で特定された前記ブロックにおいて、前記メモリセル列毎の前記メモリセルに格納されるデータの論理積を前記ページバッファ回路がラッチするように、前記ページバッファ回路および前記メモリセルを制御する制御手段を更に具備することを特徴とする付記１に記載の不揮発性半導体記憶装置。
【００９９】
（付記３）　前記不良ブロック検出手段は、前記論理積出力手段の出力の論理和を求めることにより前記ブロック毎の前記フラグデータの検出を行うことを特徴とする付記１に記載の不揮発性半導体記憶装置。
【０１００】
（付記４）　前記不良ブロック検出手段が出力する検出結果を外部から入力される外部制御信号の変化に応じて出力端子より出力する出力制御手段を更に具備することを特徴とする付記１に記載の不揮発性半導体記憶装置。
【０１０１】
（付記５）　前記ブロック特定手段は、各ブロックに予め付与されたアドレスを基に前記ブロックの特定を行い、
前記不良ブロック検出手段が出力する検出結果を外部から入力される外部制御信号の第一の変化に応じて出力端子より出力する出力制御手段と、
前記外部制御信号の第二の変化に応じて前記ブロックを特定するアドレスをインクリメントするアドレス加算手段と
を更に具備することを特徴とする付記１に記載の不揮発性半導体記憶装置。
【０１０２】
（付記６）　前記不揮発性半導体記憶装置はＮＡＮＤ型フラッシュメモリであることを特徴とする付記１に記載の不揮発性半導体記憶装置。
【０１０３】
（付記７）　直列に接続された複数のメモリセルで構成されるメモリセル列がアレイ状に配列されたメモリセルアレイを具備し、前記メモリセルアレイにおける前記メモリセル列の配列の集合単位をブロックとして、前記ブロック中に不良のメモリセルを含む不良ブロックが存在する場合に、前記不良ブロックであることを示すフラグデータを前記不良ブロックの一部のメモリセルに格納する不揮発性半導体記憶装置であって、
前記メモリセル列の一端とビット線の間に挿入され、前記メモリセル列と前記ビット線の接続を制御する第一の選択ゲート手段と、
前記メモリセル列の他端とソース線の間に挿入され、前記メモリセル列と前記ソース線の接続を制御する第二の選択ゲート手段と、
前記ビット線毎に接続され、前記メモリセルに格納されるデータのラッチを行うページバッファ手段と、
前記フラグデータの検出を行う対象となる前記ブロックを特定するブロック特定手段と、
前記ブロック特定手段で特定された前記ブロックにおいて、全ての前記メモリセル列が前記ビット線および前記ソース線と接続されるよう前記第一の選択ゲート手段および前記第二のゲート手段を制御し、前記ビット線から前記メモリセル列を構成するメモリセルの論理積のデータをラッチして出力するよう前記ページバッファ手段を制御する制御手段と、
前記ページバッファ手段の出力の論理和を基に前記フラグデータの検出結果を出力する不良ブロック検出手段と
を具備することを特徴とする不揮発性半導体記憶装置。
【０１０４】
（付記８）　前記ソース線へは、０Ｖ以上であって前記ビット線をプリチャージする電圧以下の電圧を印加することを特徴とする付記７に記載の不揮発性半導体記憶装置。
【０１０５】
（付記９）　前記不良ブロック検出手段が出力する検出結果を外部から入力される外部制御信号の変化に応じて出力端子より出力する出力制御手段を更に具備することを特徴とする付記７に記載の不揮発性半導体記憶装置。
【０１０６】
（付記１０）　前記ブロック特定手段は、各ブロックに予め付与されたアドレスを基に前記ブロックの特定を行い、
前記不良ブロック検出手段が出力する検出結果を外部から入力される外部制御信号の第一の変化に応じて出力端子より出力する出力制御手段と、
前記外部制御信号の第二の変化に応じて前記ブロックを特定するアドレスをインクリメントするアドレス加算手段と
を更に具備することを特徴とする付記７に記載の不揮発性半導体記憶装置。
【０１０７】
（付記１１）　前記不揮発性半導体記憶装置はＮＡＮＤ型フラッシュメモリであることを特徴とする付記７に記載の不揮発性半導体記憶装置。
【０１０８】
（付記１２）　直列に接続された複数のメモリセルで構成されるメモリセル列がアレイ状に配列されたメモリセルアレイを具備し、前記メモリセルアレイにおける前記メモリセル列の配列の一単位をブロックとして、前記ブロック中に不良のメモリセルを含む不良ブロックが存在する場合に、前記不良ブロックであることを示すフラグデータを前記不良ブロックの一部のメモリセルに格納する不揮発性半導体記憶装置を具備する不揮発性半導体記憶装置組込システムであって、
前記不揮発性半導体記憶装置は、
入力されるブロック特定情報を基に前記フラグデータの検出を行う対象となる前記ブロックを特定するブロック特定手段と、
前記ブロック特定手段で特定された前記ブロックにおいて、前記メモリセル列毎の前記メモリセルに格納されるデータの論理積を出力する論理積出力手段と、前記論理積出力手段の出力を基に前記ブロック毎の前記フラグデータの検出を行う不良ブロック検出手段と
を具備し、
前記不揮発性半導体記憶装置へ入力する前記ブロック特定情報を生成するブロック特定情報生成手段と、
前記不揮発性半導体記憶装置より前記不良ブロック検出手段の検出結果を取得する取得手段と、
前記取得手段が取得した前記検出結果が前記フラグデータを検出している場合に、前記ブロック特定情報生成手段が生成した前記ブロック特定情報を不良ブロック特定情報として格納する不良ブロック情報格納手段と
を具備することを特徴とする不揮発性半導体記憶装置組込システム。
【０１０９】
（付記１３）　前記不揮発性半導体記憶装置は、不良ブロックを検出する処理を開始するための不良ブロック検出コマンドの設定により、前記不良ブロック検出する処理を行い、
前記不揮発性半導体記憶装置へ前記不良ブロック検出コマンドを設定する不良ブロック検出コマンド設定手段を更に具備することを特徴とする付記１２に記載の不揮発性半導体記憶装置組込システム。
【０１１０】
（付記１４）　前記不良ブロック検出コマンド設定手段は、前記不揮発性半導体記憶装置へ前記不良ブロック検出コマンドを１度だけ設定することを特徴とする付記１３に記載の不揮発性半導体記憶装置組込システム。
【０１１１】
（付記１５）　前記不揮発性半導体記憶装置は、前記不良ブロック検出手段が出力する検出結果を外部から入力される外部制御信号の変化に応じて出力端子より出力する出力制御手段を更に具備し、
前記取得手段は、前記不揮発性半導体記憶装置へ前記外部制御信号を供給することで前記検出結果を取得すること
を特徴とする付記１２に記載の不揮発性半導体記憶装置組込システム。
【０１１２】
（付記１６）　前記不揮発性半導体記憶装置は、
前記論理積出力手段が、同一のワード線に接続された複数の前記メモリセルに格納されるデータを各々ラッチして出力するページバッファ回路であって、
前記ブロック特定手段で特定された前記ブロックにおいて、前記メモリセル列毎の前記メモリセルに格納されるデータの論理積を前記ページバッファ回路がラッチするように、前記ページバッファ回路および前記メモリセルを制御する制御手段を更に具備し、
前記不揮発性半導体記憶装置の前記制御手段を制御する制御信号を供給する制御信号生成手段を更に具備すること
を特徴とする付記１２に記載の不揮発性半導体記憶装置組込システム。
【０１１３】
（付記１７）　前記不揮発性半導体記憶装置の前記不良ブロック検出手段は、前記論理積出力手段の出力の論理和を求めることにより前記ブロック毎の前記フラグデータの検出を行うことを特徴とする付記１２に記載の不揮発性半導体記憶装置組込システム。
【０１１４】
（付記１８）　前記不揮発性半導体記憶装置において、
前記ブロック特定手段は、各ブロックに予め付与されたアドレスを基に前記ブロックの特定を行い、
前記不良ブロック検出手段が出力する検出結果を外部から入力される外部制御信号の第一の変化に応じて出力端子より出力する出力制御手段と、
前記外部制御信号の第二の変化に応じて前記ブロックを特定するアドレスをインクリメントするアドレス加算手段と
を更に具備することを特徴とする付記１２に記載の不揮発性半導体記憶装置組込システム。
【０１１５】
（付記１９）　前記不揮発性半導体記憶装置はＮＡＮＤ型フラッシュメモリであることを特徴とする付記１２に記載の不揮発性半導体記憶装置組込システム。
【０１１６】
（付記２０）　直列に接続された複数のメモリセルで構成されるメモリセル列がアレイ状に配列されたメモリセルアレイを具備し、前記メモリセルアレイにおける前記メモリセル列の配列の一単位をブロックとして、前記ブロック中に不良のメモリセルを含む不良ブロックが存在する場合に、前記不良ブロックであることを示すフラグデータを前記不良ブロックの一部のメモリセルに格納する不揮発性半導体記憶装置より前記不良ブロックを検出する不良ブロック検出方法であって、
前記フラグデータの検出を行う対象となる前記ブロックを特定する第一のステップと、
前記第一のステップで特定された前記ブロックにおいて、前記メモリセル列毎に前記メモリセルに格納されるデータの論理積を出力する第二のステップと、
前記第二のステップの出力を基に前記ブロック毎の前記フラグデータの検出を行う第三のステップと
を有することを特徴とする不良ブロック検出方法。
【０１１７】
（付記２１）　前記第三のステップで出力する検出結果を外部から入力される外部制御信号の変化に応じて出力端子より出力することを特徴とする付記２０に記載の不良ブロック検出方法。
【０１１８】
（付記２２）　前記第一のステップは、各ブロックに予め付与されたアドレスを基に前記ブロックの特定を行い、
前記第三のステップで出力する検出結果を外部から入力される外部制御信号の第一の変化に応じて出力端子より出力し、
前記外部制御信号の第二の変化に応じて前記ブロックを特定するアドレスをインクリメントする第四のステップを
を更に有することを特徴とする付記２０に記載の不良ブロック検出方法。
【０１１９】
（付記２３）　直列に接続された複数のメモリセルで構成されるメモリセル列がアレイ状に配列されたメモリセルアレイを具備し、前記メモリセルアレイにおける前記メモリセル列の配列の一単位をブロックとして、前記ブロック中に不良のメモリセルを含む不良ブロックが存在する場合に、前記不良ブロックであることを示すフラグデータを前記不良ブロックの一部のメモリセルに格納する不揮発性半導体記憶装置を具備する不揮発性半導体記憶装置組込システムにおいて前記不揮発性半導体記憶装置より前記不良ブロックを検出する不良ブロック検出方法であって、
前記フラグデータの検出を行う対象となる前記ブロックを特定する情報である前記ブロック特定情報を生成し、前記不揮発性半導体記憶装置へ入力する第一のステップと、
前記不揮発性半導体記憶装置において前記ブロック特定情報を基に特定された前記ブロックにおいて、前記メモリセル列毎に前記メモリセルに格納されるデータの論理積を検出データとして出力するための制御信号を生成し、前記不揮発性半導体記憶装置へ入力する第二のステップと、
前記不揮発性半導体記憶装置において前記検出データを基に、前記ブロック毎の前記フラグデータの検出を行うための制御信号を生成し、前記不揮発性半導体記憶装置へ入力する第三のステップと
前記不揮発性半導体記憶装置において前記三のステップで前記フラグデータを検出した場合に、前記第一のステップで生成した前記ブロック特定情報を不良ブロック特定情報として不良ブロック情報格納手段へ格納する第四のステップと
を有することを特徴とする不良ブロック検出方法。
【０１２０】
【発明の効果】
以上に説明したように、本発明による不揮発性半導体記憶装置、不揮発性半導体記憶装置組込システムおよび不良ブロック検出方法においては、不良ブロックであることを示すフラグデータを不良ブロックの一部のメモリセルに格納する不揮発性半導体記憶装置に対して、フラグデータの検出を行う対象となるブロックを特定して、特定されたブロックにおいて、論理積出力手段がメモリセル列毎のメモリセルに格納されるデータの論理積を出力して、論理積出力手段の出力を基にブロック毎のフラグデータの検出を行うことができる。これにより、１ブロック内の全メモリセルのデータをメモリセル列毎の論理積により１回の処理で読み出し、さらに全メモリセル列毎の論理積の出力を基にフラグデータの一括検出を行うので選択されたブロック中の全てのメモリセルが同一データ（全て“１”）であるかを高速に検出することができる。すなわち、選択されたブロック中に異なるデータ（“０”＝不良ブロックを示すフラグデータ）が存在するか否かを高速に検出することができる。
【０１２１】
上述した不良ブロックの検出方法は、従来の１メモリセル毎にデータを読み出すことでフラグデータを検出する方法に比べて、１回でデータを読み出す対象となるメモリセルの数が大きく異なる、すなわち高速な不良ブロックの検証を行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるフラッシュメモリを具備するフラッシュメモリ組込システムの概略構成を示すブロック図である。
【図２】図１に示したフラッシュメモリ１２の概略構成を示すブロック図である。
【図３】図２に示したメモリセルアレイ２４とその周辺回路の概略構成について示す図である。
【図４】図３に示したページバッファ１００の回路構成例を示す図である。
【図５】図３に示した検出回路２８の回路構成例を示す図である。
【図６】本発明の一実施形態におけるフラッシュメモリ組込システム１０がフラッシュメモリ１２の不良ブロックを検出する動作を示すフロー図である。
【図７】本発明の一実施形態におけるフラッシュメモリ組込システム１０がフラッシュメモリ１２へリードステータスコマンドを設定して、ステータス読み出しを行う際の制御信号の波形例を示す波形図である。
【図８】図６に示したフラッシュメモリ組込システム１０の処理に対応するフラッシュメモリ１２の動作を示すフロー図である。
【図９】図８に示したステップＳ１ａ〜ステップＳ４ａの処理の対象となるブロックが不良ブロックでない場合における回路レベルの信号の変化を示す波形図である。
【図１０】図８に示したステップＳ１ａ〜ステップＳ４ａの処理の対象となるブロックが不良ブロックである場合における回路レベルの信号の変化を示す波形図である。
【図１１】図６に示したフラッシュメモリ１２の不良ブロックを検出するフラッシュメモリ組込システム１０の動作フローと異なる実施例２を示すフロー図である。
【図１２】図６に示したフラッシュメモリ１２の不良ブロックを検出するフラッシュメモリ組込システム１０の動作フローと異なる実施例３を示すフロー図である。
【図１３】図１２に示したフラッシュメモリ組込システム１０の処理に対応するフラッシュメモリ１２の動作を示すフロー図である。
【図１４】図１２に示したフラッシュメモリ組込システム１０がフラッシュメモリ１２の不良ブロックを検出する動作の他の実施例４を示すフロー図である。
【図１５】図１４に示したフラッシュメモリ１２の不良ブロックを検出するフラッシュメモリ組込システム１０の動作フローと異なる実施例５を示すフロー図である。
【図１６】図１５に示したフラッシュメモリ組込システム１０の処理に対応するフラッシュメモリ１２の動作を示すフロー図である。
【図１７】フラッシュメモリにおいて不良ブロックの検出に要する検出時間の従来と本実施形態の比較表を示す図である。
【図１８】従来のフラッシュメモリ組込システムの不良ブロック検出の処理を示すフロー図である。
【符号の説明】
１０　　　フラッシュメモリ組込システム
１１　　　制御回路
１２　　　フラッシュメモリ
１３　　　データバス
１４　　　データ処理部
１５　　　ブロックアドレス指定処理部
１６　　　アドレステーブル格納部
１７　　　コマンド設定部
２０　　　制御回路
２０ａ　　出力制御部
２０ｂ　　アドレス加算処理部
２１　　　コマンドレジスタ
２２　　　アドレスレジスタ
２３　　　ステータスレジスタ
２４　　　メモリセルアレイ
２５　　　Ｙデコーダ
２６　　　ページバッファ回路
２７　　　Ｘデコーダ
２８　　　検出回路
２９　　　Ｉ／Ｏレジスタ・バッファ
３０　　　高電圧発生回路
３１，３２，３３　データバス
４１　　　選択ゲート（ビット線側）
４２　　　メモリセル
４３　　　選択ゲート（ソース線側）
１００　　ページバッファ
１００ａ　ラッチ回路
１００ｂ　センス回路
【図１】
2004095001.tif 000003
【図２】
2004095001.tif 000004
【図３】
2004095001.tif 000005
【図４】
2004095001.tif 000006
【図５】
2004095001.tif 000007
【図６】
2004095001.tif 000008
【図７】
2004095001.tif 000009
【図８】
2004095001.tif 000010
【図９】
2004095001.tif 000011
【図１０】
2004095001.tif 000012
【図１１】
2004095001.tif 000013
【図１２】
2004095001.tif 000014
【図１３】
2004095001.tif 000015
【図１４】
2004095001.tif 000016
【図１５】
2004095001.tif 000017
【図１６】
2004095001.tif 000018
【図１７】
2004095001.tif 000019
【図１８】
2004095001.tif 000020