(57)【要約】【課題】ＳＲＡＭメモリセルを構成する縦型ＭＩＳＦＥＴ間の埋め込み特性を向上させる。【解決手段】横型の駆動ＭＩＳＦＥＴおよび転送ＭＩＳＦＥＴの上部に縦型ＭＩＳＦＥＴを形成する際、Ｙ方向（Ｙ−Ｙ’）においては狭いピッチで配置され、Ｘ方向（Ｘ−Ｘ’）においては広いピッチで配置される、下部半導体層５７、中間半導体層５８、上部半導体層５９および窒化シリコン膜６２を有する柱状の積層体（Ｐ１、Ｐ２）と、この積層体の側壁にゲート絶縁膜を介して形成されたゲート電極６６との上部に、被覆性の良い第１絶縁膜（Ｏ３−ＴＥＯＳ）７０ａを堆積し、狭ピッチ間を完全に埋め込んだ後、第１絶縁膜７０ａの上部に第２絶縁膜（ＨＤＰ酸化シリコン膜）７０ｂを堆積する。その結果、アスペクト比の大きい縦型ＭＩＳＦＥＴの狭ピッチ部においても絶縁膜の埋め込み特性が良くなる。【選択図】    図２３
2004221242.tif 000002
【特許請求の範囲】
【請求項１】
（ａ１）その上部および下部にそれぞれ第１および第２半導体領域を有する柱状の積層体と、
（ａ２）前記柱状の積層体の側壁に第１絶縁膜を介して形成された導電性膜と、
を有する縦型ＭＩＳＦＥＴを複数有し、
前記複数の縦型ＭＩＳＦＥＴの前記柱状の積層体および前記導電性膜は、
（ｂ１）第１方向に第１距離離間して配置され、
（ｂ２）第２方向に前記第１距離より大きい第２距離離間して配置され、
前記複数の縦型ＭＩＳＦＥＴの前記柱状の積層体の少なくとも一定の高さまでにおいて、
（ｃ１）前記柱状の積層体の前記第１方向の隙間には、第２絶縁膜が形成され、
（ｃ２）前記柱状の積層体の前記第２方向の隙間には、前記第２絶縁膜およびその上部の第３絶縁膜が形成されていることを特徴とする半導体集積回路装置。
【請求項２】
（ａ１）その上部および下部にそれぞれ第１および第２半導体領域を有する柱状の積層体と、
（ａ２）前記柱状の積層体の側壁に第１絶縁膜を介して形成された導電性膜と、を有する縦型ＭＩＳＦＥＴを、
（ｂ１）第１方向に第１距離離間して、
（ｂ２）第２方向に前記第１距離より大きい第２距離離間して、アレイ状に複数有し、
（ｃ）前記複数の縦型ＭＩＳＦＥＴのうち、前記第１方向に並ぶ前記縦型ＭＩＳＦＥＴが埋め込まれ、前記第１方向に延在する複数の凸部を有する第２絶縁膜と、
（ｄ）前記第２絶縁膜の前記複数の凸部間に形成された第３絶縁膜と、
を有することを特徴とする半導体集積回路装置。
【請求項３】
前記第２絶縁膜は、前記第３絶縁膜より被覆性が良い膜であることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項４】
前記第２絶縁膜は、テトラエトキシシランを原料とした化学気相成長法により形成された酸化シリコン膜であり、
前記第３絶縁膜は、その密度が１０１１／ｃｍ２以上のプラズマ雰囲気下で形成された酸化シリコン膜であることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項５】
前記第２絶縁膜は、テトラエトキシシランおよびオゾン（Ｏ３）を原料とした化学気相成長法により形成された酸化シリコン膜であることを特徴とする請求項４記載の半導体集積回路装置。
【請求項６】
前記柱状の積層体の高さは、前記第１距離の３倍以上であることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項７】
前記第１距離は、１５０ｎｍ以下であり、前記第２距離は、５００ｎｍ以上であることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項８】
前記柱状の積層体の少なくとも一定の高さ以上の前記柱状の積層体の前記第１方向の隙間および前記第２方向の隙間には、第４絶縁膜が形成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項９】
前記柱状の積層体の前記第２方向の隙間の前記第２絶縁膜の膜厚は、前記第１距離以上であることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項１０】
前記柱状の積層体およびその側壁の前記導電性膜の平面パターンは略楕円形状であり、前記第１方向の第１径は、前記第２方向の第２径より小さいことを特徴とする請求項１または２記載の記載の半導体集積回路装置。
【請求項１１】
前記一定の高さは、前記第１半導体領域の底部から上部の間に位置することを特徴とする請求項１記載の半導体集積回路装置。
【請求項１２】
前記複数の縦型ＭＩＳＦＥＴは、前記第１方向および前記第２方向にアレイ状に配置された複数のメモリセルを構成し、
前記メモリセルは、
（ｄ１）前記複数の縦型ＭＩＳＦＥＴのうち、前記第１方向に隣接する２つの前記縦型ＭＩＳＦＥＴと、
（ｄ２）前記２つの縦型ＭＩＳＦＥＴのそれぞれの前記第２半導体領域と接続され、前記２つの縦型ＭＩＳＦＥＴとともにそれぞれの入出力部が交差接続されたインバータ対を構成する２つの横型駆動ＭＩＳＦＥＴと、
（ｄ３）前記２つの縦型ＭＩＳＦＥＴのそれぞれの前記第２半導体領域と第１線対との間にそれぞれ接続され、それぞれのゲート電極が第２線に接続された２つの横型転送ＭＩＳＦＥＴと、
を有し、
（ｄ４）前記２つの横型駆動ＭＩＳＦＥＴと前記２つの横型転送ＭＩＳＦＥＴとは、前記第２半導体領域より下層に形成されていることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項１３】
前記複数の縦型ＭＩＳＦＥＴは、前記第１方向および前記第２方向にアレイ状に配置された複数のメモリセルを構成し、
前記メモリセルは、
（ｄ１）前記複数の縦型ＭＩＳＦＥＴのうち、前記第１方向に隣接する２つの前記縦型ＭＩＳＦＥＴであって、
第１線対とそれぞれの前記第２半導体領域がそれぞれ接続され、
第２線とそれぞれの前記導電性膜が接続される２つの前記縦型ＭＩＳＦＥＴと、
（ｄ２）前記２つの縦型ＭＩＳＦＥＴのそれぞれの前記第２半導体領域と基準電位との間にそれぞれ接続され、そのゲート電極が前記２つの縦型ＭＩＳＦＥＴのそれぞれの前記第２半導体領域と交差接続される２つの横型駆動ＭＩＳＦＥＴと、を有し、
（ｄ３）前記２つの横型駆動ＭＩＳＦＥＴは、前記第２半導体領域より下層に形成されていることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項１４】
単一の前記メモリセルが形成される領域は、略矩形状であり、前記第１方向の長さより前記第２方向の長さの方がより大きいことを特徴とする請求項１２または１３記載の半導体集積回路装置。
【請求項１５】
（ａ）その上部および下部にそれぞれ第１および第２半導体領域を有する柱状の積層体を第１方向および第２方向に複数離間して形成する工程であって、前記第１方向の間隔より前記第２方向の間隔が広くなるよう形成する工程と、
（ｂ）前記柱状の積層体の側壁に第１絶縁膜を介して導電性膜を形成し、前記複数の柱状の積層体の側壁の前記導電性膜の第１方向の距離を第１距離と、第２方向の距離を前記第１距離より大きい第２距離とする工程と、
（ｃ）前記第１距離間を埋め込み、前記第２距離間を埋め込むことができない程度の膜厚の第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜上に第３絶縁膜を形成する工程であって、前記第２距離間を埋め込む工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
（ａ）その上部および下部にそれぞれ第１および第２半導体領域を有する柱状の積層体を第１方向および第２方向に複数離間して形成する工程であって、前記第１方向の間隔より前記第２方向の間隔が広くなるよう形成する工程と、
（ｂ）前記柱状の積層体の側壁に第１絶縁膜を介して導電性膜を形成し、前記複数の柱状の積層体の側壁の前記導電性膜の第１方向の距離を第１距離と、第２方向の距離を前記第１距離より大きい第２距離とする工程と、
（ｃ）前記柱状の積層体間およびその上部に、前記第１距離以上の膜厚の第２絶縁膜を堆積する工程と、
（ｄ）前記第２絶縁膜上に前記（ｃ）工程後における前記柱状の積層体の前記第２距離部上の前記第２絶縁膜の上部と、前記柱状の積層体上の前記第２絶縁膜の上部との高低差の７０％以上の膜厚の第３絶縁膜を堆積する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
前記（ｃ）工程は、７００℃以下の温度下で行われることを特徴とする請求項１５または１６記載の半導体集積回路装置の製造方法。
【請求項１８】
前記（ｃ）および（ｄ）工程は、７００℃以下の温度下で行われることを特徴とする請求項１５または１６記載の半導体集積回路装置の製造方法。
【請求項１９】
前記（ｄ）工程の後、（ｅ）前記第３絶縁膜上に第４絶縁膜を堆積する工程と、
（ｆ）前記第２、第３および第４絶縁膜を前記柱状の積層体の前記第１半導体領域の側壁に位置する前記導電性膜が露出するまでエッチングする工程と、
（ｇ）前記（ｆ）工程によって露出した前記導電性膜をエッチングする工程と、
を有することを特徴とする請求項１５または１６記載の半導体集積回路装置の製造方法。
【請求項２０】
前記（ｇ）工程の後、（ｈ）前記第２および第３絶縁膜上に第５絶縁膜を形成する工程を有することを特徴とする請求項１９記載の半導体集積回路装置の製造方法。
【請求項２１】
前記（ｄ）工程の後、（ｅ）前記第２および第３絶縁膜を前記柱状の積層体の前記第１半導体領域の側壁に位置する前記導電性膜が露出するまでエッチングする工程と、
（ｆ）前記（ｅ）工程によって露出した前記導電性膜をエッチングする工程と、
を有することを特徴とする請求項１５または１６記載の半導体集積回路装置の製造方法。
【請求項２２】
前記（ｆ）工程の後、（ｇ）前記第２および第３絶縁膜上に第４絶縁膜を形成する工程を有することを特徴とする請求項２１記載の半導体集積回路装置の製造方法。
【請求項２３】
前記第２絶縁膜は、前記第３絶縁膜より被覆性が良い膜であることを特徴とする請求項１５または１６記載の半導体集積回路装置の製造方法。
【請求項２４】
前記第２絶縁膜は、酸化シリコン膜であり、前記（ｃ）工程は、テトラエトキシシランを原料とした化学気相成長法を用いて行われることを特徴とする請求項１５または１６記載の半導体集積回路装置の製造方法。
【請求項２５】
前記第２絶縁膜は、酸化シリコン膜であり、前記（ｃ）工程は、テトラエトキシシランおよびオゾン（Ｏ３）を原料とした化学気相成長法を用いて行われることを特徴とする請求項１５または１６記載の半導体集積回路装置の製造方法。
【請求項２６】
前記第３絶縁膜は、酸化シリコン膜であり、前記（ｄ）工程は、その密度が１０１１／ｃｍ２以上のプラズマ雰囲気下で行われることを特徴とする請求項１５または１６記載の半導体集積回路装置の製造方法。
【請求項２７】
前記柱状の積層体の高さは、前記第１距離の３倍以上であることを特徴とする請求項１５または１６記載の半導体集積回路装置の製造方法。
【請求項２８】
前記第１距離は、１５０ｎｍ以下であり、前記第２距離は、５００ｎｍ以上であることを特徴とする請求項１５または１６記載の半導体集積回路装置の製造方法。
【請求項２９】
前記柱状の積層体およびその側壁の前記導電性膜の平面パターンは略楕円形状であり、前記第１方向の第１径は、前記第２方向の第２径より小さいことを特徴とする請求項１５または１６記載の半導体集積回路装置の製造方法。
【請求項３０】
前記（ａ）工程の前記柱状の積層体は、第１方向にＨ字状のマスクを用いて形成されることを特徴とする請求項１５または１６記載の半導体集積回路装置の製造方法。
【請求項３１】
前記（ａ）工程の前に、
（ｈ）ソース・ドレイン領域を共有する２つの横型ＭＩＳＦＥＴ対を形成する工程を有し、
（ｉ）前記第１方向に隣接する２つの前記縦型ＭＩＳＦＥＴの前記第２半導体領域は、前記２つの横型ＭＩＳＦＥＴ対の共有する前記ソース・ドレイン領域とそれぞれ接続されることを特徴とする請求項１５または１６記載の半導体集積回路装置の製造方法。
【請求項３２】
前記（ａ）工程の前に、
（ｊ）２つの横型ＭＩＳＦＥＴを形成する工程を有し、
（ｋ）前記第１方向に隣接する２つの前記縦型ＭＩＳＦＥＴの前記第２半導体領域は、前記２つの横型ＭＩＳＦＥＴの一端とそれぞれ接続されることを特徴とする請求項１５または１６記載の半導体集積回路装置の製造方法。
【請求項３３】
（ａ）その上部および下部にそれぞれ第１および第２半導体領域を有する半導体膜を形成する工程と、
（ｂ）前記半導体膜を第１方向に対しＨ字状のマスクを用いて加工することにより前記第１方向と直交する第２方向に長径を有する略楕円柱状の積層体を形成する工程と、
（ｃ）前記略楕円柱状の積層体の側壁に絶縁膜を介して導電性膜を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項３４】
（ａ１）その上部および下部にそれぞれ第１および第２半導体領域を有する柱状の積層体と、
（ａ２）前記柱状の積層体の側壁に第１絶縁膜を介して形成された導電性膜と、
を有する縦型ＭＩＳＦＥＴを複数有し、
前記複数の縦型ＭＩＳＦＥＴの前記柱状の積層体および前記導電性膜は、
（ｂ１）第１方向に第１距離離間して配置され、
（ｂ２）第２方向に前記第１距離より大きい第２距離離間して配置され、
（ｃ）前記柱状の積層体およびその側壁の前記導電性膜の平面パターンは略楕円形状であり、前記第１方向の第１径は、前記第２方向の第２径より小さい半導体集積回路装置の製造方法であって、
（ｄ）その上部および下部にそれぞれ第１および第２半導体領域を有する半導体膜を形成する工程と、
（ｅ）前記半導体膜を前記第１方向に対しＨ字状のマスクを用いて加工することにより前記第１方向と直交する第２方向に長径を有する略楕円柱状の積層体を形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項３５】
前記工程は、ＳＲＡＭを構成する縦型ＭＩＳＦＥＴを形成する工程であって、前記ＳＲＡＭの単一のメモリセルの形成領域は、略矩形状であり、前記第２方向に長辺を有することを特徴とする請求項３３または３４記載の半導体集積回路装置の製造方法。
【請求項３６】
前記Ｈ字状のマスクは、フォトリソグラフィー技術で用いられる転写マスクであり、前記Ｈ字状の転写マスクにより略楕円柱状の加工用パターンが形成され、前記加工用パターンを用いて前記半導体膜が略楕円柱状の積層体に加工されることを特徴とする請求項３３または３４記載の半導体集積回路装置の製造方法。
【請求項３７】
前記Ｈ字状のマスクは、前記第１方向の幅が、前記第２方向の中央部においてその両端部よりも狭く構成された形状を構成していることを特徴とする請求項３６記載の半導体集積回路装置の製造方法。
【請求項３８】
（ａ）その上部および下部にそれぞれ第１および第２半導体領域を有する柱状の積層体であって、
その平面パターンが略楕円形状の柱状の積層体と、
（ｂ）前記柱状の積層体の側壁に絶縁膜を介して形成された導電性膜と、
を有することを特徴とする半導体集積回路装置。
【請求項３９】
（ａ１）その上部および下部にそれぞれ第１および第２半導体領域を有する柱状の積層体と、
（ａ２）前記柱状の積層体の側壁に第１絶縁膜を介して形成された導電性膜と、
を有する縦型ＭＩＳＦＥＴを複数有し、
前記複数の縦型ＭＩＳＦＥＴの前記柱状の積層体および前記導電性膜は、
（ｂ１）第１方向に第１距離離間して配置され、
（ｂ２）第２方向に前記第１距離より大きい第２距離離間して配置され、
（ｃ）前記柱状の積層体およびその側壁の前記導電性膜の平面パターンは略楕円形状であり、前記第１方向の第１径は、前記第２方向の第２径より小さいことを特徴とする半導体集積回路装置。
【請求項４０】
前記柱状の積層体は、ＳＲＡＭの縦型ＭＩＳＦＥＴを構成し、前記ＳＲＡＭの単一のメモリセルの形成領域は、略矩形状であり、前記略楕円形状の長径方向に長辺を有することを有することを特徴とする請求項３８または３９記載の半導体集積回路装置。
【請求項４１】
前記導電性膜は、前記柱状の積層体の周囲を囲むように形成されることを特徴とする請求項１、２、３８および３９のいずれか一項に記載の半導体集積回路装置。
【請求項４２】
前記導電性膜は、前記柱状の積層体の周囲を囲むように形成されることを特徴とする請求項１５、１６、３３および３４のいずれか一項に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、縦型ＭＩＳＦＥＴを有する半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体集積回路装置は、導電性膜と絶縁膜の積層構造部を多数有する。この絶縁膜は、導電性膜間の絶縁を図る目的で形成されることが多い。例えば、複数の配線層間は、絶縁膜によって分離されている。また、半導体基板の素子形成領域も溝中に埋め込まれた絶縁膜によって分離される。
【０００３】
しかしながら、装置の高集積化・微細化に伴い、配線間や溝のスペースが小さくなる傾向にあり、また、場所によっては、スペースの幅と高さの比（アスペクト比＝高さ／スペース）が大きくなる場合がある。
【０００４】
従って、これらのスペースを精度良く埋め込むために種々の工夫がなされている。
【０００５】
例えば、特許文献１には、微細な線幅と高縦横比を有する領域、例えば導電性ライン（４２）間を第１絶縁膜（４６）で埋め込み、乾式エッチバック（５０）を行い、ボイド（４８）を取り除いた後、その上部に第２絶縁膜（５２）を形成する技術が開示されている。
【０００６】
【特許文献１】
特開平１１−１７６９３６号公報
【０００７】
【発明が解決しようとする課題】
本発明者らは、半導体集積回路装置の研究・開発に従事しており、特に、半導体記憶装置の一種であるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の構造や製造方法についての検討を行っている。
【０００８】
本発明者らが検討しているＳＲＡＭは、例えば４個のｎチャネル型ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）と２個のｐチャネル型ＭＩＳＦＥＴとでメモリセルを構成している。
【０００９】
ところが、このＳＲＡＭメモリセルを構成する６個のＭＩＳＦＥＴを平面的に配置したのでは、メモリセルサイズの縮小が困難であるため、追って詳細に説明するように、２個のｐチャネル型ＭＩＳＦＥＴを縦型ＭＩＳＦＥＴとし、４つの横型ＭＩＳＦＥＴの上層に形成することを検討している。
【００１０】
しかしながら、縦型ＭＩＳＦＥＴを用いた場合、縦型ＭＩＳＦＥＴ間の絶縁膜の埋め込みが困難であることが判明した。
【００１１】
即ち、縦型ＭＩＳＦＥＴは、ソース、ドレイン領域をその上下に有する半導体柱で構成され、この半導体柱の高さと半導体柱間のスペースの比（アスペクト比）は、従前より検討されている配線間や素子分離溝のアスペクト比よりはるかに大きく、半導体柱間を精度良く埋め込む技術の検討が必要である。
【００１２】
特に、下層の横型ＭＩＳＦＥＴと縦型ＭＩＳＦＥＴのレイアウトの関係上、半導体柱の間隔がＸ方向、Ｙ方向によって異なる場合には、広いスペースも狭いスペースも精度良く埋め込む必要がある。
【００１３】
本発明の目的は、半導体集積回路装置を構成する縦型ＭＩＳＦＥＴ間の埋め込み特性を向上させる技術を提供することにある。
【００１４】
本発明の他の目的は、縦型ＭＩＳＦＥＴを有する半導体集積回路装置の特性の向上を図ることにある。また、微細化を図ることにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要について説明すれば、次のとおりである。
【００１７】
本発明の半導体集積回路装置は、（ａ１）その上部および下部にそれぞれ第１および第２半導体領域を有する柱状の積層体と、（ａ２）前記柱状の積層体の側壁に第１絶縁膜を介して形成された導電性膜と、を有する縦型ＭＩＳＦＥＴを複数有し、前記複数の縦型ＭＩＳＦＥＴの前記柱状の積層体および前記導電性膜は、（ｂ１）第１方向に第１距離離間して配置され、（ｂ２）第２方向に前記第１距離より大きい第２距離離間して配置され、前記複数の縦型ＭＩＳＦＥＴの前記柱状の積層体の少なくとも一定の高さまでにおいて、（ｃ１）前記柱状の積層体の前記第１方向の隙間には、第２絶縁膜が形成され、（ｃ２）前記柱状の積層体の前記第２方向の隙間には、前記第２絶縁膜およびその上部の第３絶縁膜が形成されているものである。
【００１８】
本発明の半導体集積回路装置の製造方法は、（ａ）その上部および下部にそれぞれ第１および第２半導体領域を有する柱状の積層体を第１方向および第２方向に複数離間して形成する工程であって、前記第１方向の間隔より前記第２方向の間隔が広くなるよう形成する工程と、（ｂ）前記柱状の積層体の側壁に第１絶縁膜を介して導電性膜を形成し、前記複数の柱状の積層体の側壁の前記導電性膜の第１方向の距離を第１距離と、第２方向の距離を前記第１距離より大きい第２距離とする工程と、（ｃ）前記第１距離間を埋め込み、前記第２距離間を埋め込むことができない程度の膜厚の第２絶縁膜を形成する工程と、（ｄ）前記第２絶縁膜上に第３絶縁膜を形成する工程であって、前記第２距離間を埋め込む工程と、を有するものである。
【００１９】
本発明の半導体集積回路装置の製造方法は、（ａ）その上部および下部にそれぞれ第１および第２半導体領域を有する半導体膜を形成する工程と、（ｂ）前記半導体膜を第１方向に対しＨ字状のマスクを用いて加工することにより前記第１方向と直交する第２方向に長径を有する略楕円柱状の積層体を形成する工程と、（ｃ）前記柱状の積層体の側壁に絶縁膜を介して導電性膜を形成する工程と、を有するものである。
【００２０】
本発明の半導体集積回路装置は、（ａ）その上部および下部にそれぞれ第１および第２半導体領域を有する柱状の積層体であって、その平面パターンが略楕円形状の柱状の積層体と、（ｂ）前記柱状の積層体の側壁に絶縁膜を介して形成された導電性膜と、を有するものである。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、説明を分かりやすくするため各部位（例えば絶縁膜等）に「第１」、「第２」等の番号を付けて説明しているが、これらの表記と請求項記載の「第１」、「第２」等は必ずしも一致するものではない。
【００２２】
図１は、本発明の実施の形態であるＳＲＡＭのメモリセルの等価回路図である。図１に示すように、このＳＲＡＭのメモリセル（ＭＣ）は、一対の相補性データ線（ＢＬＴ、ＢＬＢ）とワード線（ＷＬ）との交差部に配置された２個の転送用の横型ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２、以下単に「転送ＭＩＳＦＥＴ」という）、２個の駆動用の横型ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２、以下単に「駆動ＭＩＳＦＥＴ」という）および２個の負荷用の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２、以下単に「縦型ＭＩＳＦＥＴ」という）によって構成されている。
【００２３】
メモリセル（ＭＣ）を構成する上記６個のＭＩＳＦＥＴのうち、２個の転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）は、ｎチャネル型ＭＩＳＦＥＴで構成されている。また、２個の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、ｐチャネル型ＭＩＳＦＥＴで構成されている。
【００２４】
なお、後述するように、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）および転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）の形成領域の上部に配置される。
【００２５】
図１に示すように、メモリセル（ＭＣ）の駆動ＭＩＳＦＥＴ（ＤＲ１）および縦型ＭＩＳＦＥＴ（ＳＶ１）は第１のインバータＩＮＶ１を構成し、駆動ＭＩＳＦＥＴ（ＤＲ２）および縦型ＭＩＳＦＥＴ（ＳＶ２）は第２のインバータＩＮＶ２を構成している。これら一対のインバータＩＮＶ１、ＩＮＶ２の入出力部はメモリセル（ＭＣ）内で交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【００２６】
即ち、インバータを構成する２つのＭＩＳＦＥＴ対は、それぞれ基準電圧（Ｖｓｓ）と電源電圧（Ｖｄｄ、例えば３Ｖ）との間に直列に接続され、これらの接続ノード（出力部、Ａ、Ｂ）と、これらのゲート電極の接続部（入力部）が交差接続される。
【００２７】
言い換えれば、駆動ＭＩＳＦＥＴ（ＤＲ１）のドレイン（一端）と、縦型ＭＩＳＦＥＴ（ＳＶ１）のドレインと、駆動ＭＩＳＦＥＴ（ＤＲ２）のゲートと、縦型ＭＩＳＦＥＴ（ＳＶ２）のゲートとは互いに電気的に接続される。つまり、これらのＭＩＳＦＥＴの各部位は、メモリセルの一方の蓄積ノード（Ａ）に接続される。また、駆動ＭＩＳＦＥＴ（ＤＲ２）のドレインと、縦型ＭＩＳＦＥＴ（ＳＶ２）のドレインと、駆動ＭＩＳＦＥＴ（ＤＲ１）のゲートと、縦型ＭＩＳＦＥＴ（ＳＶ１）のゲートとは互いに電気的に接続される。つまり、これらのＭＩＳＦＥＴの各部位は、メモリセルの一方の蓄積ノード（Ｂ）に接続される。
【００２８】
一方、蓄積ノード（Ａ、Ｂ）と相補性データ線（ＢＬＴ、ＢＬＢ）との間には、それぞれ転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）が電気的に接続される。また、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）のゲート電極は、ワード線（ＷＬ）に電気的に接続される。
【００２９】
上記メモリセル（ＭＣ）は、一対の蓄積ノード（Ａ、Ｂ）の一方をハイ（Ｈｉｇｈ）、他方をロウ（Ｌｏｗ）にすることにより情報を記憶する。
【００３０】
上記メモリセル（ＭＣ）の情報の読み出し時には、選択されたワード線（ＷＬ）に例えば電源電圧（Ｖｄｄ）を印加し、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）をオン（ＯＮ）にして一対の蓄積ノード（Ａ、Ｂ）の電位差を相補性データ線（データ線対、ＢＬＴ、ＢＬＢ）で読み取る。
【００３１】
また、書き込み時には、選択されたワード線（ＷＬ）に例えば電源電圧（Ｖｄｄ）を印加して、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）をＯＮにすると共に、相補性データ線（ＢＬＴ、ＢＬＢ）の一方を電源電圧（Ｖｄｄ）に接続し、他方を基準電圧（Ｖｓｓ）に接続することによって、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のＯＮ、オフ（ＯＦＦ）を反転させる。
【００３２】
図２〜図３４（図１２および図１３を除く）は、本実施の形態の半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図、要部平面図もしくは要部斜視図である。なお、各断面図の左図は、平面図のＡ−Ａ’部、中央図は、平面図のＢ−Ｂ’部、右図は、Ｃ−Ｃ’部に対応する。
【００３３】
以下、本実施の形態の半導体集積回路装置（ＳＲＡＭ）の特徴的な構造について説明する。なお、詳細な構造については、製造工程に従って説明する。
【００３４】
前記図の最終工程図である図３３および図３４に示すように、ＳＲＡＭメモリセルは、図中の（＋）印で囲まれる略矩形状のセル領域に形成され、横型トランジスタである駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）と転送ＭＩＳＦＥＴとは、比較的下層の領域に形成され、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、前記４つのＭＩＳＦＥＴよりも上層の領域に形成される。
【００３５】
ここで、本実施の形態のＳＲＡＭにおいて特徴的な箇所は、縦型ＭＩＳＦＥＴＳＶ１とＳＶ２とのＹ方向（Ｂ−Ｂ’方向）のスペースは、図３４の中央図に示すように、そのゲート電極６６の上部近傍までは、第１絶縁膜（Ｏ３−ＴＥＯＳ膜）７０ａの単層で埋め込まれているのに対し、そのＸ方向のスペースは、第１絶縁膜（Ｏ３−ＴＥＯＳ膜）７０ａと第２絶縁膜（ＨＤＰ酸化膜）７０ｂの積層構造となっている。
【００３６】
また、図３５に示すように、各セル領域は、Ｘ方向およびＹ方向にアレイ状に配置され、また、各セル領域は、Ｙ方向に走るセル領域の短辺に対し線対称に配置され、Ｘ方向に走るセル領域の長辺に対し線対称に配置される。なお、セル領域内の各パターンは、セル領域の中心点に対し点対称に配置されている。
【００３７】
従って、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）はＸ方向およびＹ方向にアレイ状に配置されるが、Ｙ方向においては、距離Ｄ１離間して配置され、Ｘ方向においては、距離Ｄ２（Ｄ２＞Ｄ１）離間して配置される。なお、図３５においては、図３３に示すパターンの一部（ＳＶ１、ＳＶ２、４２、４３等）を示す。
【００３８】
従って、アレイ状に配置される縦型ＭＩＳＦＥＴ（柱状の積層体（Ｐ１、Ｐ２）およびゲート電極６６）と第１絶縁膜７０ａの位置関係は、Ｙ方向に並ぶ柱状の積層体（Ｐ１、Ｐ２）およびゲート電極６６が、第１絶縁膜（Ｏ３−ＴＥＯＳ膜）７０ａのＹ方向に延在する凸部１７２ａ中に埋め込まれたような形状となっている（図２６参照）。
【００３９】
また、第１絶縁膜（Ｏ３−ＴＥＯＳ膜）７０ａのＹ方向に延在する凸部間は、第２絶縁膜（ＨＤＰ酸化膜）７０ｂで埋め込まれている（図２６参照）。また、この第１絶縁膜（Ｏ３−ＴＥＯＳ膜）７０ａから突出した柱状の積層体（Ｐ１、Ｐ２）は、第４絶縁膜（Ｐ−ＴＥＯＳ膜）７３で覆われている（図３４参照）。
【００４０】
なお、アレイ状に配置される柱状の積層体（Ｐ１、Ｐ２）の平面パターンを、図１７に示すように、略楕円形状とすることもできる。この略楕円形状の長径は、セル領域の長辺方向（Ｘ方向）に位置する。
【００４１】
このように、柱状の積層体（Ｐ１、Ｐ２）間のスペースが広い（ピッチが緩い）方向に長い、略楕円形状とすることで、チャネル領域を広く確保でき、チャネル電流を増加させることができる。また、セル領域の縮小化を図ることができる。
【００４２】
以下、本実施の形態の半導体集積回路装置（ＳＲＡＭ）のより具体的な構造をその製造方法に従って詳細に説明する。
【００４３】
まず、図２および図３に示すように、例えばｐ型の単結晶シリコンからなる基板１に素子分離を形成する。この素子分離は、例えば、基板１中に溝２を形成し、熱酸化した後、この溝の内部に絶縁膜として例えば酸化シリコン膜３を埋め込むことにより形成する。この素子分離で囲まれた基板１の露出領域が、素子形成領域（活性領域）Ｌとなる。
【００４４】
次に、例えば基板１の一部にｐ型不純物（例えばホウ素（Ｂ））をイオン注入し、熱拡散させることにより、基板１の主面にｐ型ウエル４を形成する。
【００４５】
なお、図２および図３に示す領域は、メモリ領域であり、このメモリ領域の周辺には、図示しない周辺回路領域が存在する。この周辺回路領域には、ｐ型ウエルの他、ｎ型不純物を拡散させることによりｎ型ウエルも形成される。また、ｐ型ウエルの主表面には、後述する横型ＭＩＳＦＥＴと同様の工程で、ｎチャネル型ＭＩＳＦＥＴＱｎが形成され、また、用いる不純物を逆導電型とした工程により、ｐチャネル型ＭＩＳＦＥＴＱｐが形成される（図３９参照）。これらのＭＩＳＦＥＴ等によって、メモリを駆動させるための種々の回路、例えば、図３６に示すＸデコーダ（Ｘｄｅｃ）やＹデコーダ（Ｙｄｅｃ）等が構成される。図３６中のＰＡは、周辺回路領域を、ＭＡは、メモリ領域を示す。
【００４６】
次に、ｐ型ウエル４の表面に、膜厚３ｎｍ〜４ｎｍ程度のゲート絶縁膜６を形成する。このゲート絶縁膜６は、例えば酸化シリコン膜より成り、例えば基板１を熱酸化することにより形成する。
【００４７】
次に、ゲート絶縁膜６上に、導電膜として例えばｎ型不純物をドープした多結晶シリコン膜を堆積し、さらに、その上部にキャップ絶縁膜として酸化シリコン膜を例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で堆積する。
【００４８】
次に、上記酸化シリコン膜をパターニングし、この酸化シリコン膜をマスクにしてｎ型多結晶シリコン膜をドライエッチングすることにより、ｐ型ウエル４上にゲート電極７Ａ、７Ｂを形成する。酸化シリコンはフォトレジスト膜に比べて多結晶シリコンに対するエッチング選択比が大きいので、酸化シリコンをマスクとして用いることにより、微細なゲート電極を精度よくパターニングすることができる。ゲート電極７Ａは、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）のゲート電極を構成し、ゲート電極７Ｂは、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のゲート電極を構成する。図３に示すように、ゲート電極７Ａ、７Ｂは、Ｘ方向に延在する長方形の平面パターンを有しており、Ｙ方向の幅、即ちゲート長は、例えば０．１３〜０．１４μｍである。
【００４９】
次に、ゲート電極７Ａ、７Ｂの両側のｐ型ウエル４にｎ型不純物（例えば、リンまたはヒ素）をイオン注入することによって、比較的低濃度のｎ−型半導体領域９を形成する。
【００５０】
次に、基板１上にＣＶＤ法で絶縁膜として酸化シリコン膜および窒化シリコン膜を順次堆積した後、これらの膜を異方性エッチングすることによりゲート電極７Ａ、７Ｂの側壁にサイドウォールスペーサ１３を形成する。この際、ゲート電極上の酸化シリコン膜および基板１の表面のゲート絶縁膜（酸化シリコン膜）６も除去する。
【００５１】
次に、ゲート電極７Ａ、７Ｂの両側のｐ型ウエル４にｎ型不純物（例えば、リンまたはヒ素）をイオン注入することによって、比較的高濃度のｎ＋型半導体領域１４をする。
【００５２】
これまでの工程で、ＬＤＤ構造のソース、ドレイン領域を有する転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）が形成される。この４つのＭＩＳＦＥＴのうち、ＴＲ１とＤＲ１は、ソース、ドレイン領域の一方を共有し、また、ＴＲ２とＤＲ２も、ソース、ドレイン領域の一方を共有する。
【００５３】
次に、基板１上に高融点金属膜としてコバルト（Ｃｏ）膜を例えばスパッタリング法で堆積し、熱処理を施すことにより、Ｃｏ膜とゲート電極７Ａ、７Ｂとの界面、およびＣｏ膜と基板１（ｎ＋型半導体領域１４）との界面にシリサイド反応を生じさせ、シリサイド層１８を形成する。次いで、未反応のＣｏ膜をエッチングで除去する。
【００５４】
次に、ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２、ＤＲ１、ＤＲ２）上に、絶縁膜として窒化シリコン膜１９および酸化シリコン膜２０を例えばＣＶＤ法で堆積し、続いて化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で酸化シリコン膜２０の表面を平坦化する。
【００５５】
次に、フォトレジスト膜をマスクにして上記酸化シリコン膜２０および窒化シリコン膜１９をドライエッチングすることにより、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）のゲート電極７Ａの上部にコンタクトホール２１を形成し、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のゲート電極７Ｂの上部にコンタクトホール２２を形成する。また、転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）および駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のそれぞれのソース、ドレイン（ｎ＋型半導体領域１４）の上部にコンタクトホール２３、２４、２５を形成する。このうち、コンタクトホール２３が、ＴＲ１とＤＲ１、ＴＲ２とＤＲ２の共通のソース、ドレイン領域上に形成される。
【００５６】
次に、上記コンタクトホール２１〜２５の内部を含む酸化シリコン膜２０上にバリア膜としてチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜の積層膜を例えばスパッタリング法で堆積し、続いて導電性膜としてタングステン（Ｗ）膜を例えばＣＶＤ法で堆積した後、コンタクトホール２１〜２５の外部のＷ膜等をＣＭＰ法によって除去し、コンタクトホール２１〜２５の内部にプラグ２８を形成する。
【００５７】
次に、図４および図５に示すように、基板１上に絶縁膜として窒化シリコン膜２９および酸化シリコン膜３０を例えばＣＶＤ法で順次堆積した後、これらの膜をドライエッチングすることにより、コンタクトホール２１〜２５のそれぞれの上部に溝３１〜３５を形成する。このうち、溝３２、３３は、コンタクトホール２２上からコンタクトホール２３上に延在する。なお、窒化シリコン膜２９は、酸化シリコン膜３０をエッチングする際のストッパ膜として使用される。
【００５８】
次に、溝３１〜３５の内部を含む酸化シリコン膜３０上に、バリア膜としてＴｉＮ膜を例えばスパッタリング法で堆積し、続いて導電性膜としてＷ膜を例えばＣＶＤ法で堆積した後、溝３１〜３５の外部のＷ膜等をＣＭＰ法によって除去し、中間導電層４１〜４５を形成する。図６に、中間導電層形成後のメモリセルアレイの要部平面図を示す。前述した通り、各セル領域は、Ｘ方向およびＹ方向にアレイ状に配置され、各セル領域は、Ｙ方向に走るセル領域の短辺に対し線対称に配置され、また、Ｘ方向に走るセル領域の長辺に対し線対称に配置される。また、セル領域内の各パターンは、セル領域の中心点に対し点対称に配置されている。
【００５９】
図５に示す中間導電層４１〜４５のうち、メモリセル領域のほぼ中央部に形成された一対の中間導電層４２、４３は、図１の蓄積ノードＡ、Ｂと対応させることができる。
【００６０】
即ち、中間導電層４２（Ａ）は、ＴＲ１とＤＲ１の共通のソース、ドレイン領域（ｎ＋型半導体領域１４）およびＤＲ２のゲート電極７Ｂと電気的に接続される。一方の中間導電層４３（Ｂ）は、ＴＲ２とＤＲ２の共通のソース、ドレイン領域（ｎ＋型半導体領域１４）およびＤＲ１のゲート電極７Ｂと電気的に接続される。
【００６１】
この後、中間導電層４２（Ａ）上に縦型ＭＩＳＦＥＴ（ＳＶ１）が形成され、中間導電層４３（Ｂ）上に縦型ＭＩＳＦＥＴ（ＳＶ２）が形成される。また、ＳＶ１のゲート電極は、中間導電層４３（Ｂ）に接続され、ＳＶ２のゲート電極は、中間導電層４２（Ａ）に接続される。
【００６２】
この他、中間導電層４１上には、ワード線（ＷＬ）が形成され、中間導電層４４上にはビット線（ＢＬＴ、ＢＬＢ）が形成され、中間導電層４５上には基準電位（Ｖｓｓ）線が形成される。また、縦型ＭＩＳＦＥＴの上部には、電源電位線（Ｖｄｄ）が形成される。
【００６３】
次いで、上記縦型ＭＩＳＦＥＴおよび各種配線の製造工程について説明する。
【００６４】
なお、図７〜図３２中の要部平面図においては、図面を分かりやすくするため、中間導電層より下の層のパターンを省略してある。
【００６５】
まず、図７および図８に示すように、中間導電層４２、４３の表面に例えばＷＮ膜をスパッタリング法で堆積し、パターニングすることによりバリア層４８を形成する。このバリア層４８は、プラグ５５を構成するシリコン膜と中間導電層４２、４３との界面で所望しないシリサイド反応が生じるのを防ぐために形成する。従って、プラグ５５の形成領域にのみ形成すればよい。
【００６６】
次に、基板１上に絶縁膜として窒化シリコン膜４９を例えばＣＶＤ法で堆積した後、その上部に導電性膜としてｐ型不純物をドープした多結晶シリコン膜（またはアモルファスシリコン膜）を例えばＣＶＤ法で堆積する。
【００６７】
次に、多結晶シリコン膜をパターニングすることにより、一対のゲート引き出し電極５１（５１ａ、５１ｂ）を形成する。ゲート引き出し電極５１は、後の工程で形成される縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の平面パターンに隣接する領域に配置され、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極（６６）と接続される。また、ゲート引き出し電極５１ａ、５１ｂは、それぞれ中間導電層４２、４３と近接して配置される。
【００６８】
このように、縦型ＭＩＳＦＥＴと接続されるプラグ５５とゲート引き出し電極５１ａ、５１ｂをほぼ同じ層で上記位置に形成することにより、ゲート引き出し電極とゲート電極とをセルフアラインで接続することができ、また、ゲート引き出し電極と中間導電層４２、４３の高低差を少なくでき、後述するタングステン（Ｗ）系プラグ８０でこれらを接続することができる。
【００６９】
次に、図９に示すように、窒化シリコン膜４９の上部に絶縁膜として酸化シリコン膜５２を例えばＣＶＤ法で堆積し、ゲート引き出し電極５１を被覆する。次いで、バリア層４８上の酸化シリコン膜５２をドライエッチングすることによりスルーホール５３を形成する。窒化シリコン膜４９は、酸化シリコン膜５２をエッチングする際のストッパ膜として機能する。
【００７０】
次に、スルーホール５３の内部を含む酸化シリコン膜５２上にＣＶＤ法で酸化シリコン膜を堆積し、続いてこの酸化シリコン膜を異方性エッチングしてスルーホール５３の側壁に絶縁膜からなるサイドウォールスペーサ５４を形成する。このとき、スルーホール５３の底部の窒化シリコン膜４９もエッチングする。
【００７１】
次に、スルーホール５３の内部を含む酸化シリコン膜５２上に導電性膜としてｐ型不純物をドープした多結晶シリコン膜（またはアモルファスシリコン膜）を例えばＣＶＤ法で堆積した後、スルーホール５３の外部の多結晶シリコン膜をＣＭＰ法（またはエッチバック法）によって除去することにより、スルーホール５３の内部にプラグ５５を形成する。
【００７２】
次に、プラグ５５上を含む酸化シリコン膜５２の上部にｐ型シリコン膜５７ｐ、シリコン膜５８ｉおよびｐ型シリコン膜５９ｐを形成する。これら３層のシリコン膜（５７ｐ、５８ｉ、５９ｐ）を形成するには、例えばホウ素をドープしたアモルファスシリコン膜およびノンドープのアモルファスシリコン膜をＣＶＤ法で順次堆積した後、熱処理を行ってこれらのアモルファスシリコン膜を結晶化する。次いで、シリコン膜５８ｉにチャネル形成用のｎ型またはｐ型不純物をイオン注入した後、シリコン膜５８ｉの上部にホウ素をドープしたアモルファスシリコン膜をＣＶＤ法で堆積し、続いて熱処理によってこのアモルファスシリコン膜を結晶化する。次いで、ｐ型シリコン膜５９ｐの上部にキャップ絶縁膜として薄い酸化シリコン膜６１および窒化シリコン膜６２を例えばＣＶＤ法で順次堆積する。
【００７３】
次に、図１０および図１１に示すように、図示しないフォトレジスト膜をマスクに窒化シリコン膜６２をドライエッチングすることにより、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）を形成する領域の上部に窒化シリコン膜６２を残す。次いで、窒化シリコン膜６２をマスクにして３層のシリコン膜（５７ｐ、５８ｉ、５９ｐ）等をドライエッチングする。これにより、ｐ型シリコン膜５７ｐからなる下部半導体層（半導体領域）５７、シリコン膜５８ｉからなる中間半導体層５８、ｐ型シリコン膜５９ｐからなる上部半導体層５９を有する柱状の積層体（Ｐ１、Ｐ２）が形成される。なお、この時点では、上部半導体層５９上には、窒化シリコン膜６２が残存している。
【００７４】
上記積層体（Ｐ１）の下部半導体層５７は、縦型ＭＩＳＦＥＴ（ＳＶ１）のドレインを構成し、上部半導体層５９は、ソースを構成する。下部半導体層５７と上部半導体層５９との間に位置する中間半導体層５８は、実質的に縦型ＭＩＳＦＥＴ（ＳＶ１）の基板を構成し、その側壁はチャネル領域を構成する。また、積層体（Ｐ２）の下部半導体層５７は、縦型ＭＩＳＦＥＴ（ＳＶ２）のドレインを構成し、上部半導体層５９は、ソースを構成する。中間半導体層５８は、実質的に縦型ＭＩＳＦＥＴ（ＳＶ２）の基板を構成し、その側壁はチャネル領域を構成する。
【００７５】
ここで、本実施の形態においては、窒化シリコン膜６２を加工するためのフォトレジスト膜をパターニングする際の転写パターン（レチクルパターン）を図１２に示す形状とする。図１２に示すように、この転写パターン（以降、転写マスクとも言う）は、Ｙ方向から見た際、Ｈ字状となる。すなわち、図１３を用いて後述するように、この転写パターン（転写マスク）のＹ方向の幅は一定値でなく、その中央部においてその両端部よりも狭く構成されたＨ字状を形成する。なお、図１２においては、実デバイスのパターンと転写パターンとの位置関係を分かりやすくするため、中間導電層４２、４３のパターンも記載してある。
【００７６】
このように本実施の形態によれば、Ｙ方向にＨ字状の転写マスクを用いたので、フォトレジスト膜をＸ方向に長径を有する略楕円形状の加工用パターンに加工することができる。この略楕円形状の加工用パターンを用いて窒化シリコン膜６２をエッチングし、略楕円形状に加工された窒化シリコン膜６２を用いて柱状の積層体（Ｐ１、Ｐ２）をエッチングすることにより、柱状の積層体（Ｐ１、Ｐ２）の平面パターンも、Ｘ方向に長い略楕円形状とすることができる（図１７参照）。このように、Ｙ方向にＨ字状の転写マスクを用いたので、Ｘ方向に長径を有する略楕円形状の加工用パターンを形成することができ、柱状の積層体（Ｐ１、Ｐ２）の平面パターンも、Ｘ方向に長い略楕円形状とすることができる。
【００７７】
その結果、柱状の積層体のＹ方向の間隔を狭くでき、セル領域の微細化を図りつつ、縦型ＭＩＳＦＥＴのチャネル領域（チャネル電流）を大きくすることができる。
【００７８】
図１３に、転写パターンと加工形状（積層体の平面パターン）の関係を示す。図１３（ｂ）に示すように、転写パターンは、Ｙ方向にＨ字状である。言い換えれば、短辺（３００ｎｍ）および長辺（３２０ｎｍ）を有する矩形状の２つの長辺（Ｘ方向）の中央部の両端が、Ｘ方向に一定の幅（１２０ｎｍ）、Ｙ方向に一定の深さ（７０ｎｍ）の矩形状パターンが欠けたパターンとなっている。すなわち、転写パターンは、Ｙ方向の幅が、Ｘ方向の中央部において両端部よりも狭く構成されたＨ字状を構成している。
【００７９】
前記寸法の転写パターンの場合、積層体の平面パターンは、長径が約２７０ｎｍ、短径が約２３０ｎｍの楕円形状となる。
【００８０】
これに対し、図１３（ａ）に示すように、一辺が２４０ｎｍの正方形状の転写パターンを用いた場合には、積層体の平面パターンは、真円とはならないが、略円形（長径が２３６ｎｍ、短径が２２４ｎｍ）となる。
【００８１】
なお、図１７以外の平面図および斜視図においては、便宜上、窒化シリコン膜６２および柱状の積層体（Ｐ１、Ｐ２）の平面パターンを矩形状として表す。
【００８２】
また、上記シリコン膜（５７ｐ、５８ｉ、５９ｐ）をドライエッチングする際には、例えば図１０に示すように、積層体（Ｐ１、Ｐ２）の側壁底部にテーパを形成してもよい。テーパー形状とすることにより、合わせずれによる下部半導体層５７とプラグ５５のコンタクト抵抗の増加を抑制することができる。
【００８３】
また、積層体（Ｐ１、Ｐ２）を形成する際、上部半導体層５９と中間半導体層５８との界面近傍、下部半導体層５７と中間半導体層５８との界面近傍、または中間半導体層５８の中央部などに窒化シリコン膜などで構成される薄い（数ｎｍ以下）トンネル絶縁膜を設けてもよい。このトンネル絶縁膜により下部半導体層５７や上部半導体層５９中の不純物が中間半導体層５８の内部に拡散するのを防ぐことができる。
【００８４】
次に、図１４および図１５に示すように、積層体（Ｐ１、Ｐ２）を構成する下部半導体層５７、中間半導体層５８および上部半導体層５９のそれぞれの側壁表面にゲート絶縁膜６３を形成する。このゲート絶縁膜６３は、例えば酸化シリコン膜からなり、基板１を８００℃以下の低温熱酸化（例えばウェット酸化）することによって形成される。このとき、積層体（Ｐ１、Ｐ２）とその上部の窒化シリコン膜６２との間には酸化シリコン膜６１が形成されているので、上部半導体層５９の表面に形成されるゲート絶縁膜６３と窒化シリコン膜６２との接触が防止され、積層体（Ｐ１、Ｐ２）の上端部近傍におけるゲート絶縁膜６３の耐圧低下を防ぐことができる。なお、堆積膜でゲート絶縁膜を形成してもよい。
【００８５】
次に、酸化シリコン膜５２および柱状の積層体（Ｐ１、Ｐ２）の上部に導電性膜としてｐ型不純物をドープした第１多結晶シリコン膜６４を例えばＣＶＤ法で堆積した後、この多結晶シリコン膜を異方的にエッチングすることによって、柱状の積層体（Ｐ１、Ｐ２）および窒化シリコン膜６２の側壁を囲むように第１多結晶シリコン膜を残す。このように、ゲート電極（６６）の一部を構成する第１多結晶シリコン層６４を自己整合的に形成することにより、メモリセルサイズを縮小できる。この多結晶シリコン膜６４のエッチングの際には、下層の酸化シリコン膜５２も続けてエッチングする。
【００８６】
次に、図１５および図１６に示すように、窒化シリコン膜４９および第１多結晶シリコン層６４の表面に導電性膜としてｐ型不純物をドープした第２多結晶シリコン層６５を例えばＣＶＤ法で形成する。この多結晶シリコン膜を異方的にエッチングすることによって、第１多結晶シリコン層６４の表面を囲むように第２多結晶シリコン層６５を残す。
【００８７】
第２多結晶シリコン層６５は、ゲート引き出し電極５１（５１ａ、５１ｂ）の表面上にも形成され、ゲート引き出し電極５１と電気的に接続される。この第２多結晶シリコン層６５も自己整合的に形成されるので、メモリセルサイズを縮小できる。
【００８８】
ここまでの工程により、柱状の積層体（Ｐ１、Ｐ２）および窒化シリコン膜６２を覆うように第１多結晶シリコン層６４と第２多結晶シリコン膜６５の積層膜からなる縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極６６が形成される。
【００８９】
図１７は、メモリセルアレイ（複数のセル領域）中の柱状の積層体とゲート電極の関係を示す要部平面図である。図１８は、ゲート電極６６形成後の縦型ＭＩＳＦＥＴの要部断面の模式図であり、左部は、図１６のＸ−Ｘ’部に、右部は、図１６のＹ−Ｙ’部対応する。なお、図１８〜図２７の断面図において、プラグ５５より下層の層は、省略されている。また、ゲート絶縁膜６３等、一部の膜を省略してある。また、ゲート引き出し電極５１（５１ａ、５１ｂ）は、下部半導体層５７より低い位置に形成されるが、ここでは下部半導体層５７の隣に表記してある。図１９は、メモリセルアレイ中の柱状の積層体の側壁を覆うゲート電極６６の状態を示す要部斜視図である（斜視図においては、ゲート引き出し電極を省略している。図２２および図２６についても同じ）。
【００９０】
図１７に示すように、柱状の積層体（Ｐ１、Ｐ２）とゲート電極６６よりなるパターンは、Ｘ方向およびＹ方向にアレイ状に配置され、そのＸ方向の間隔（ピッチ）は、例えば１０００〜１２００ｎｍ（例えば１０４０ｎｍ程度）、Ｙ方向の間隔（ピッチ）は、６０ｎｍである。このように、柱状の積層体とゲート電極の配置には、例えば、１５０ｎｍ以下の狭ピッチの部分（Ｄ１）と例えば５００ｎｍ以上の広ピッチの部分（Ｄ２）が存在する。
【００９１】
ここで、柱状の積層体を構成する下部半導体層５７、中間半導体層５８、上部半導体層５９および窒化シリコン膜６２の膜厚の組み合わせを順に例えば、３００ｎｍ、３００ｎｍ、３００ｎｍ、３００ｎｍとすると、柱状の積層体の高さは、約１２００ｎｍとなり、狭ピッチ部のアスペクト比は、約２０となる。このように、狭ピッチ部のアスペクト比が３以上となると柱状のパターン（Ｐ１、６６）間を精度良く絶縁膜で埋め込むことが困難となる。さらに、アスペクト比が６以上となると、通常の配線間や素子分離溝の埋め込み技術を用いても、精度良く絶縁膜で埋め込むことが困難となる。一方、広ピッチ部のアスペクト比は、１程度となる。
【００９２】
このように、狭ピッチの部分と広ピッチの部分が混在する複数の柱状のパターン（Ｐ１、６６）間を精度良く絶縁膜で埋め込む工程について以下に説明する。
【００９３】
まず、図２０〜図２２に示すように、被覆性の良い第１絶縁膜７０ａを堆積する。被覆性の良い膜としては、いわゆるＴＥＯＳ膜が挙げられる。ＴＥＯＳ膜とは、テトラエトキシシラン（ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ：Ｓｉ（ＯＣ２Ｈ５）４）を原料としたＣＶＤ法で形成される膜である。反応性を向上させるため、オゾン（Ｏ３）のような活性な酸化種を他の原料として用いるＯ３−ＴＥＯＳ膜や、プラズマ雰囲気下で反応を行わせるＰ−ＴＥＯＳ膜がある。
【００９４】
Ｐ−ＴＥＯＳ膜よりは、Ｏ３−ＴＥＯＳ膜の方がより被覆性が良く、第１絶縁膜７０ａとして用いて好適である。
【００９５】
また、被覆性の良い他の膜としては、例えばモノシランやジシランを原料とし、熱により反応を促進させる熱ＣＶＤ膜も挙げられるが、この場合、７００℃以上（好ましくは約８００℃）、約１０時間の熱処理が必要となる。従って、熱負荷による、素子特性の劣化が避けられない。また、本実施の形態のＳＲＡＭのような微細で高集積な装置の製造プロセスにおいては、製造の全工程において基準温度換算で一定時間以下と言った熱負荷基準があり、前記熱ＣＶＤ膜を用いた場合には、この熱負荷の基準を達成することが困難である。
【００９６】
これに対し、Ｏ３−ＴＥＯＳ膜においては、その成膜温度は、７００℃以下であり、製造工程における熱負荷を低減しつつ被覆性の良い膜を得ることができる。
【００９７】
Ｏ３−ＴＥＯＳ膜の成膜条件の一例を以下に示す。テトラエトキシシラン（ＴＥＯＳ）およびＯ３を原料とし、ＴＥＯＳ流量、８００〜２０００ｍｇｍ（Ｍｉｌｉｇｌａｍ  ｐｅｒ  ｍｉｎｕｔｅ）、Ｏ３流量、５０００〜１００００ｓｃｃｍ、窒素（Ｎ２）流量、８０００〜２００００ｓｃｃｍ、４５０〜６００℃程度、準常圧６００Ｔｏｒｒ（１Ｔｏｒｒ＝１．３３３２２×１０２Ｐａ）下で成膜する。また、ウエハを搭載するサセプタと原料ガス供給部であるシャワーヘッド部との距離（ｓｐａｃｉｎｇ）は、例えば、２００〜４００ｍｉｌｓである。圧力は、２０〜７６０Ｔｏｒｒの範囲であれば良い。
【００９８】
なお、Ｐ−ＴＥＯＳの場合は、テトラエトキシシランおよび酸素等を原料とし、例えば３００℃、約５〜１０Ｔｏｒｒの雰囲気下で成膜する。
【００９９】
また、第１絶縁膜（Ｏ３−ＴＥＯＳ膜）７０ａを形成した後、膜を緻密化するため、例えば７００℃で１分程度の熱処理を施してもよい。
【０１００】
また、図２１に示すように、第１絶縁膜７０ａの膜厚は、狭ピッチ間を完全に埋め込む程度の膜厚であって、広ピッチ間は埋め込むことができない程度の膜厚とする。即ち、第１絶縁膜７０ａの成膜後には、広ピッチ間上には凹部１７０が形成される。第１絶縁膜７０ａの膜厚は、例えばピッチ間の寸法ばらつきや膜厚のマージンを考慮して、狭ピッチ間（Ｄ１＝６０ｎｍ）以上の膜厚とする。また、柱状のパターン（Ｐ１、６６）間の上部は、その底部に比べ広がっている（例えば、図１６参照）従って、かかる部分におけるボイドの発生を低減し、また、柱状のパターン上にある程度の膜厚を確保するためには、下部半導体層５７、中間半導体層５８および上部半導体層５９よりなるパターンの狭ピッチ間（この場合約２００ｎｍ）以上の膜厚とすることが好ましい。この第１絶縁膜の膜厚は、例えば広ピッチ間上に位置する膜を基準とする。なお、第１絶縁膜を数度に分割して成膜し、トータルとして狭ピッチ部を埋め込む程度の膜厚としてもよい。
【０１０１】
また一例として図２２に示すように、Ｙ方向に並ぶ柱状の積層体（Ｐ１、Ｐ２）とゲート電極６６は、第１絶縁膜７０ａで覆われ、あたかも、幅約７００ｎｍ、厚さ約１２００ｎｍのＹ方向のパターン１７２が約８００〜１０００ｎｍの間隔を開けて配置された構造となる（図２０）。なお、ゲート電極６６の膜厚は、例えば４０〜９０ｎｍ程度、第１絶縁膜の膜厚は、広ピッチ間上において２００〜３００ｎｍ程度である。
【０１０２】
次に、図２３に示すように、第１絶縁膜７０ａ上に第２絶縁膜７０ｂを堆積する。この第２絶縁膜７０ｂについては、その下層が、その幅およびスペースが比較的大きなラインパターンとなっているため、平坦性が重要となる。なお、コンフォーマルに成長する膜の場合、下層（第１絶縁膜７０ａ）の凹凸がそのまま第２絶縁膜の凹凸として反映され、却って、その後のＣＭＰ工程等に支障をきたす。
【０１０３】
この第２絶縁膜７０ｂとしては、高密度（ｈｉｇｈ−ｄｅｎｓｉｔｙ）プラズマＣＶＤ法で成膜した絶縁膜（以下「ＨＤＰ膜」という）を用いるとよい。
【０１０４】
高密度プラズマＣＶＤ法とは、原料ガスを高密度（１０１１／ｃｍ２以上）のプラズマ雰囲気下で反応させ、成膜を行う方法である。この際、基板にＲＦバイアスを印加する。この高密度プラズマＣＶＤ法においては、プラズマにより反応が促進される一方、プラズマが堆積膜に衝突することによるスパッタエッチングが起こる。このエッチング現象は、膜の突起部において優先的に起こる。従って、第２絶縁膜７０ｂとしてＨＤＰ膜を用いた場合、その表面は下層の凹凸に影響を受け難く、平坦性を確保できる（図２３）。
【０１０５】
ここでは、ＨＤＰ酸化シリコン膜を用いる。その成膜条件は、例えばシラン（ＳｉＨ４）および酸素（Ｏ２）を原料とし、ＳｉＨ４流量、７０〜９０ｓｃｃｍ、Ｏ２流量、１３０〜１７０ｓｃｃｍ、アルゴン（Ａｒ）流量、３５０〜４５０ｓｃｃｍ、２８０〜４００℃程度で成膜する。また、ＬＦは、３０００〜４０００Ｗ、ＨＦは、２０００〜３０００Ｗである。この際、高密度のＡｒ／Ｏ２／ＳｉＨ４プラズマが生じる。
【０１０６】
このＨＤＰ膜の形成においても熱負荷を軽減するために７００℃以下で成膜する。
【０１０７】
また、第２絶縁膜７０ｂの膜厚は、広ピッチ間上の凹部１７０をある程度埋め込めるよう、少なくとも第１絶縁膜７０ａの広ピッチ間に位置する最下部と、柱状の積層体（Ｐ１、Ｐ２）上に位置する最上部との高低差（Ｈ）の７０％以上の膜厚を堆積する。ここでは、第２絶縁膜の膜厚を６００〜１４００ｎｍ程度とした。この第２絶縁膜を数度に分割して成膜してもよい。
【０１０８】
この高低差（Ｈ）は、例えば、図２３においては、ほぼ柱状の積層体（下部半導体層５７、中間半導体層５８、上部半導体層５９および窒化シリコン膜６２）の高さとなるが、下部半導体層５７下にプラグ５５が形成される場合には、このプラグ５５の高さも含まれる（図１６参照）。
【０１０９】
なお、高密度プラズマＣＶＤには、電子サイクロトロン共鳴プラズマ（ＥＣＲ）ＣＶＤ、容量結合プラズマ（ＩＰＣ）ＣＶＤやヘリコンプラズマＣＶＤ等がある。即ち、ＨＤＰ膜の成膜には、プラズマソースとして、例えばマイクロ波、ヘリコン波、ＩＣＰ、ＥＣＲなどを有している半導体装置の製造装置を用いる。
【０１１０】
また、第１絶縁膜（Ｏ３−ＴＥＯＳ膜）７０ａ中には、リンやホウ素をドープし、ＢＰＳＧ膜もしくはＰＳＧ膜としてもよい。また、第２絶縁膜（ＨＤＰ膜）７０ｂ中にフッ素やリン等をドープしてもよい。このように、絶縁膜中に不純物をドープすることによりゲッタリング効果が得られる。
【０１１１】
このように本実施の形態によれば、狭ピッチ間を完全に埋め込める程度の膜厚で被覆性の良い第１絶縁膜を堆積した後、その上部に第２絶縁膜を堆積したので、柱状のパターン間を精度良く埋め込むことができる。
【０１１２】
これに対し、図４０に示すように、Ｏ３−ＴＥＯＳ膜７０ａ単層で柱状のパターン（Ｐ１、６６）の広ピッチ間をある程度埋め込むため、膜厚１μｍほど成膜した場合、被覆性が良すぎて、柱状のパターン上に約１μｍの膜が堆積し、その表面の凹凸が極端に大きくなる。その結果、研磨によりその上部の平坦性を確保することが困難となる。
【０１１３】
また、一般的にＯ３−ＴＥＯＳ膜７０ａを１μｍ以上堆積する場合、チャンバ（反応室）内に異物が発生しやすい。このように異物の量が多くなると、成膜装置のメンテナンスの頻度が高くなり、製品の生産性が低くなる。従って、例えば５００ｎｍ程度のＯ３−ＴＥＯＳ膜を２度に渡って積層する等の対策が必要であり、製造工程が煩雑化するといった問題が残る。
【０１１４】
また、Ｏ３−ＴＥＯＳ膜は、成膜速度が遅く、例えば、１μｍ程度の膜の堆積には、１２時間程度の時間が必要となる。このような点からも、Ｏ３−ＴＥＯＳ膜単層での柱状のパターン間の埋め込みは困難である。
【０１１５】
一方、一般的なＨＤＰ膜では、スペースが１００ｎｍ以下でアスペクト比が３以上となるとボイドが生じる可能性が大きい。従って、ＨＤＰ膜単層での柱状のパターン間の埋め込みは困難である。
【０１１６】
また、成膜条件を調整（例えば、バイアスパワーを大きくする等）し、埋め込み特性を向上させることができたとしても、スパッタ成分が増加することにより、露出しているゲート電極６６や窒化シリコン膜６２のエッチング量が増加するといった新たな問題が生じる。
【０１１７】
また、露出しているゲート電極のチャージアップダメージも大きくなり、素子特性を劣化させる。
【０１１８】
これに対し、本実施の形態によれば、第２絶縁膜７０ｂとしてＨＤＰ膜を用いているが、この膜の形成時においては、ゲート電極６６等は第１絶縁膜７０ａで覆われており、スパッタ成分によるゲート電極等のエッチングやチャージアップの問題を解消することができる。
【０１１９】
さらに、図４０に示すＯ３−ＴＥＯＳ膜７０ａの表面の凹部を、Ｐ−ＴＥＯＳ膜２７０ｄで埋めることも考えられる（図４１）。しかしながら、この場合も、その表面の凹凸が大きく、また、メモリ領域（メモリセルアレイ）ＭＡと周辺回路領域ＰＡとの標高差、メモリセルアレイ中に形成される複数のメモリマットＭＭ間やメモリブロックＭＢ間との標高差が大きくなる恐れがある。これは、素子等が疎に形成される周辺回路領域や、パターンがほとんど形成されないメモリマット間やメモリブロック間上には、Ｏ３−ＴＥＯＳ膜とＰ−ＴＥＯＳ膜が形成されるだけであるのに対し、メモリセルアレイにおいては、柱状のパターン上にこれらの膜が堆積するため、約１μｍ程度の標高差が生じる。
【０１２０】
これに対して、本実施の形態によれば、ＨＤＰ膜（７０ｂ）を用いたので、柱状のパターン上の膜成分が優先的にエッチングされるため、突出部には薄くしか膜が形成されない。従って、メモリセルアレイと周辺回路領域との標高差、メモリセルアレイ中に形成される複数のメモリマット間との標高差を低減することができる。図３９に、ＨＤＰ膜（７０ｂ）形成後のメモリセルアレイ（左部）と周辺回路領域（右部）の要部断面図を示す。なお、図３９中の左部においては下部半導体層５７より下の層を省略してある。また、右部においても、ＱｎおよびＱｐと第１絶縁膜７０ａとの間の配線やプラグ等を省略してある。ＱｎおよびＱｐは、メモリを駆動させるための種々の回路を構成するＭＩＳＦＥＴである。また、周辺回路領域ＰＡ、メモリ領域ＭＡ、メモリマットＭＭ、メモリブロックＭＢの関係を、図３６に示す。
【０１２１】
図３７は、メモリマットＭＭの境界部における柱状の積層体（Ｐ）のレイアウトの一例を示す基板の要部平面図であり、図３８は、メモリブロックＭＢの境界部における柱状の積層体（Ｐ）のレイアウトの一例を示す基板の要部平面図である。
【０１２２】
図３７においては、ＭＭ境界部における柱状の積層体（Ｐ）間のＸ方向の距離が約１．６２μｍ、Ｙ方向の距離が約１．５μｍである。
【０１２３】
図３８においては、ＭＢ境界部における柱状の積層体（Ｐ）間のＸ方向の距離が約２０μｍである。
【０１２４】
なお、これらの図中の略正方形のパターンは、例えば、後述するプラグ８０に対応する。なお、ＭＭ間やＭＢ間にも、例えば、ウエル給電用の略正方形のパターン（プラグ）が配置される。
【０１２５】
もちろん、ＭＭ間やＭＢ間の距離は、上記距離に限られるものではなく、レイアウトによっては、より狭いもしくはより広い間隔で配置されることもある。
【０１２６】
ここで、重要なことは、ＨＤＰ膜（７０ｂ）を用いることにより、メモリセルアレイ上の膜の平坦性を確保できるとともに、周辺回路領域やメモリマット間上などにも同程度の厚さの膜を堆積でき、これらの間の標高差を是正することにある。
【０１２７】
また、Ｏ３−ＴＥＯＳ膜を薄く形成し、その上部にＰ−ＴＥＯＳ膜を形成してもよいが、Ｏ３−ＴＥＯＳ膜を例えば図２１に示す程度の膜厚とした場合、凹部１７０をＰ−ＴＥＯＳ膜で精度良く埋め込むことができず、膜中にスリットボイドが生じてしまう。このボイドの発生を避けるためには、Ｏ３−ＴＥＯＳ膜を６００ｎｍ以上の膜厚とする必要があり、Ｏ３−ＴＥＯＳ膜単層で埋め込む場合と同様の問題が生じる。
【０１２８】
これに対し、本実施の形態によれば、前述したように柱状のパターン間を精度良く埋め込むことができる。例えば、狭スペース部のアスペクトが３以上の場合でも精度良く絶縁膜を埋め込むことができる。
【０１２９】
次いで、図２４に示すように、第２絶縁膜７０ｂ上に第３絶縁膜７０ｃとしてＰ−ＴＥＯＳ膜を堆積した後、その表面をＣＭＰ法により研磨し、平坦化する。
【０１３０】
次に、図２５および図２６に示すように、第１〜第３絶縁膜７０ａ〜７０ｃをエッチングしてその表面を後退させ、柱状の積層体（Ｐ１、Ｐ２）の一定の高さ以上の部分を露出させる。一定の高さとは、少なくとも上部半導体層５９の側壁のゲート電極６６が露出する高さである。言い換えれば、一定の高さは、上部半導体層５９の底部から上部の間に位置する。
【０１３１】
図２６の１７２ａは、本エッチング後における第１絶縁膜７０ａの凸部であり、この凸部から、柱状の積層体（Ｐ１、Ｐ２）の一部やその上部および側壁のゲート電極６６が突出する。
【０１３２】
なお、第３絶縁膜７０ｃの堆積およびＣＭＰを省略し、第２絶縁膜および第１絶縁膜の表面をエッチングしてその表面を後退させてもよい。但し、この絶縁膜の表面を後退させる工程は、後述するゲート電極６６のエッチバック量をコントロールする重要な工程である。従って、絶縁膜の表面の凹凸が大きい状態でエッチングを行うと、エッチング後の表面の高さのばらつきが生じやすい。よって、第３絶縁膜７０ｃを堆積し、その表面をＣＭＰ等で平坦化した後、エッチングを行った方が、エッチング量の制御がし易い。即ち、ゲート電極のエッチバックの制御性を向上させることができる。また、第３絶縁膜７０ｃの堆積およびＣＭＰを省略し、第２絶縁膜７０ｂの表面をＣＭＰ等で平坦化した後、その表面をエッチングしてもよい。
【０１３３】
また、第３絶縁膜７０ｃを堆積する場合には、第２絶縁膜７０ｂの堆積後に、多少の凹凸が生じていても良い。第３絶縁膜７０ｃによって前記凹凸が緩和され、ＣＭＰによってその表面の平坦化が可能となるからである。第３絶縁膜を用いる場合には、本エッチング後に第３絶縁膜が残存することもある。
【０１３４】
但し、その高低差があまりにも大きいと、ＣＭＰに支障をきたすため、第２絶縁膜の膜厚は、前述した通り、第１絶縁膜７０ａの高低差（Ｈ）の７０％以上の膜厚を堆積することが望ましい。
【０１３５】
また、第３絶縁膜７０ｃを形成しない場合には、広ピッチ間上の凹部１７０を完全に埋め込める程度の膜厚とする。また、第２絶縁膜７０ｂを上記高低差（Ｈ）の約１．５倍以上の膜厚とすれば、ＣＭＰによる平坦性の制御が容易になる。
【０１３６】
次に、柱状の積層体（Ｐ１、Ｐ２）の側壁に露出したゲート電極６６を、その上端部が上部半導体層５９の側壁部に位置するようエッチングする。
【０１３７】
上記ゲート電極６６のエッチングは、縦型ＭＩＳＦＥＴのソースとなる上部半導体層５９をその上部から引き出すために行われる。従って、前記引き出し部（プラグ８５）とゲート電極６６のショートを防止するため、露出したゲート電極６６の上端部を上部半導体層５９の側壁部に位置するよう形成することが望ましい。なお、ゲート電極６６と上部半導体層５９とのオフセットを防ぐため、ゲート電極６６の上端部が上部半導体層５９より下方に位置しないようエッチング量を制御する。
【０１３８】
ここまでの工程により、メモリアレイの各メモリセル領域に、下部半導体層（ドレイン）５７、中間半導体層（基板）５８および上部半導体層（ソース）からなる積層体（Ｐ１、Ｐ２）と、積層体（Ｐ１、Ｐ２）の側壁に形成されたゲート絶縁膜６３およびゲート電極６６とを有するｐチャネル型の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が形成される。
【０１３９】
次に、図２７に示すように、第２絶縁膜７０ｂ等の上部に絶縁膜として窒化シリコン膜を例えばＣＶＤ法で堆積し、異方性エッチングすることにより、露出した縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極６６および上部半導体層５９とその上部の窒化シリコン膜６２の側壁にサイドウォールスペーサ７１を形成する。
【０１４０】
次に、第２絶縁膜７０ｂ等の上部に第４絶縁膜として酸化シリコン膜７３を例えばＣＶＤ法で堆積した後、酸化シリコン膜７３の表面をＣＭＰ法で平坦化する。この第４絶縁膜７３には、例えばＰ−ＴＥＯＳ膜を用いる。第４絶縁膜７３については、柱状パターンの狭スペース間のアスペクト比が第１および第２絶縁膜によって緩和されているため被覆性は重要ではない。従って、熱負荷が小さく、成膜速度が大きい等の観点から、例えば、Ｐ−ＴＥＯＳ膜等を用いることが望ましい。
【０１４１】
図２８は、酸化シリコン膜７３形成後の基板の要部断面図であり、本図においては下層のＭＩＳＦＥＴ（ＤＲ１、ＤＲ２、ＴＲ１）も記載してある。７０は、第１絶縁膜７０ａと第２絶縁膜７０ｂの積層膜である。
【０１４２】
次に、図２９および図３０に示すように、フォトレジスト膜をマスクにして第１、第２および第４絶縁膜（７０ａ、７０ｂ、７３）をドライエッチングすることにより、その底部がゲート引き出し電極５１ａから中間導電層４２に延在するスルーホール７４を、その底部がゲート引き出し電極５１ｂから中間導電層４３に延在するスルーホール７５を形成する。
【０１４３】
また、このとき、中間導電層４１、４４、４５のそれぞれの表面が露出するスルーホール７６、７７、７８を形成する。
【０１４４】
次に、スルーホール７４〜７８の内部を含む酸化シリコン膜７３上にバリア膜としてＴｉ膜およびＴｉＮ膜を例えばスパッタリング法で堆積し、続いて導電性膜としてＷ膜を例えばＣＶＤ法で堆積した後、スルーホールの外部のＷ膜等をＣＭＰ法によって除去し、スルーホール７４〜７８の内部にプラグ８０を形成する。
【０１４５】
このうちスルーホール７４、７５中のプラグ８０を介して縦型ＭＩＳＦＥＴのゲート引き出し電極５１ａ、５１ｂと中間導電層４２、４３（蓄積ノードＡ、Ｂ）をそれぞれ接続することができる。即ち、２つの縦型ＭＩＳＦＥＴのゲート電極と蓄積ノードＡ、Ｂを交差接続することができる。
【０１４６】
ここまでの工程により、２個の転送ＭＩＳＦＥＴ（ＴＲ１、ＴＲ２）、２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）および２個の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）によって構成されるメモリセルが略完成する。
【０１４７】
次に、酸化シリコン膜７３の上部に絶縁膜としてＣＶＤ法で酸化シリコン膜８１を堆積した後、フォトレジスト膜をマスクにしたドライエッチングで積層体（Ｐ１、Ｐ２）の上部の酸化シリコン膜８１、７３および窒化シリコン膜６２等を除去することにより、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上部半導体層（ソース）５９を露出させ、スルーホール８２を形成する。
【０１４８】
上記ドライエッチングを行う際は、まず積層体（Ｐ１、Ｐ２）の上部の酸化シリコン膜８１、７３が除去された段階でエッチングを一旦停止する。このとき、フォトマスクの合わせずれが生じても、上部半導体層５９の側壁には窒化シリコン膜からなるサイドウォールスペーサ７１が形成されているので、ゲート電極６６の露出が防止される。次に窒化シリコン膜６２をエッチングする。
【０１４９】
次いで、メモリアレイに形成されたプラグ８０の上部を覆っている酸化シリコン膜８１をエッチングしてスルーホール８４を形成する。
【０１５０】
次に、スルーホール８２、８４の内部を含む酸化シリコン膜８１上にバリア膜としてＴｉＮ膜を例えばスパッタリング法を用いて堆積し、続いて、導電性膜としてＷ膜を堆積した後、スルーホール８２、８４の外部のＷ膜等をＣＭＰ法によって除去することによりスルーホール８２、８４の内部にプラグ８５を形成する。
【０１５１】
次に、図３１および図３２に示すように、酸化シリコン膜８１の上部に絶縁膜として炭化シリコン膜８６と酸化シリコン膜８７とを例えばＣＶＤ法で順次堆積した後、フォトレジスト膜をマスクにしてスルーホール８４の上部の酸化シリコン膜８７と炭化シリコン膜８６とをドライエッチングすることにより、配線溝８８を形成する。
【０１５２】
次に、配線溝８８の内部を含む酸化シリコン膜８７上にバリア膜として窒化タンタル（ＴａＮ）膜またはタンタル（Ｔａ）膜を例えばスパッタリング法で堆積し、さらに導電性膜として銅（Ｃｕ）膜を例えばスパッタリング法またはメッキ法で堆積した後、配線溝８８の外部の不要なＣｕ膜等をＣＭＰ法で除去する。これらの配線は、電源電圧線９０（Ｖｄｄ）および相補性データ線（ＢＬＴ、ＢＬＢ）となり、また、メモリセルの端部に位置する引き出し配線９２となる。
【０１５３】
次に、図３３および図３４に示すように、酸化シリコン膜８７の上部に３層の絶縁膜９３を堆積した後、この絶縁膜９３に配線溝９４を形成する。続いてこの配線溝９４の内部を含む絶縁膜９３上に前述した方法でＣｕ膜およびＴａＮ膜を堆積した後、配線溝９４の外部の不要なＣｕ膜等をＣＭＰ法で除去する。絶縁膜９３は、例えばＣＶＤ法で堆積した酸化シリコン膜と炭化シリコン膜と酸化シリコン膜との積層膜で構成する。また、絶縁膜９３に配線溝９４を形成する際には、メモリセルの端部に形成された４つの引き出し配線９２のそれぞれの上部の配線溝９４に開口９４ａを形成し、この内部にもＣｕ膜等を形成する。これらの配線は、基準電圧線９１（Ｖｓｓ）およびワード線（ＷＬ）となる。
【０１５４】
なお、上記ＳＲＡＭメモリセルにおいては、縦型ＭＩＳＦＥＴを構成する柱状の積層体のパターンを楕円形状としたが、略矩形状としてもよい。
【０１５５】
また、上記ＳＲＡＭメモリセルにおける下層のＭＩＳＦＥＴ（ＤＲ１、ＤＲ２、ＴＲ１、ＴＲ２）の平面レイアウトは、種々変更可能である。
【０１５６】
また、以下に示すように、ＳＲＡＭメモリセルを４つのＭＩＳＦＥＴで構成してもよい。
【０１５７】
この場合、比較的下層に駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）を形成し、そのドレイン領域の上部に縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）を形成する。図４２に、この場合のＳＲＡＭのメモリセルの等価回路図を示す。図４３は、本メモリセルの要部平面図、図４４は、要部断面図であり、左図は、図４３のＡ−Ａ’部、右図は、図４３のＢ−Ｂ’部に対応する。
【０１５８】
図示する駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）は、図３３および図３４に示す駆動ＭＩＳＦＥＴと同様に形成することができる。
【０１５９】
このＭＩＳＦＥＴのソース、ドレイン領域上には、コンタクトホール（３２４、３４０）中に形成されたプラグ（３２７、３４１）が形成され、このうち、プラグ３２７上には、基準電圧線３３４が配置される。また、プラグ３４１上には、接続用導電層３４６を介して縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が配置されている。
【０１６０】
この縦型ＭＩＳＦＥＴは、下部半導体層３４７、中間半導体層３４８および上部半導体層３４９、その周りに形成されたゲート絶縁膜３５３およびゲート電極３５４で構成される。
【０１６１】
図４５に示すように、メモリセルアレイを構成する縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のＸ方向のスペース３Ｄ１とＹ方向のスペース３Ｄ２が異なり、Ｙ方向のスペースの方が大きくなっている。これらのスペース間は、図４４に示すように絶縁膜３５５によって埋め込まれる。
【０１６２】
この絶縁膜を２層の絶縁膜で構成し、例えば、図４６に示すように、第１絶縁膜３５５ａ堆積後、第２絶縁膜３５５ｂを堆積し、２段階の工程で埋め込む。これらの絶縁膜は、第１および第２の絶縁膜７０ａ、７０ｂと同様に形成することができる。もちろん、第２絶縁膜３５５ｂ上にさらに第３絶縁膜を堆積してもよい。
【０１６３】
このように、２段階の工程で絶縁膜を埋め込むことにより、絶縁膜の埋め込み特性が向上し、耐圧向上やショート防止等、縦型ＭＩＳＦＥＴの特性や歩留まりを向上させることができる。
【０１６４】
なお、本メモリセルにおいては、第１および第２絶縁膜等を形成した後、エッチングを行い、ワード線ＷＬの形成およびゲート電極３５４のエッチバックを行う。その後、プラグ（３６５）や配線（ＢＬＴ、ＢＬＢ）の形成を行う。
【０１６５】
また、３２０は、窒化シリコン膜、３２１および３２２は、酸化シリコン膜、３２８は、窒化シリコン膜、３２９は、酸化シリコン膜である。３３１は、配線溝、３３８は、窒化シリコン膜、３４２は、酸化シリコン膜である。３５６は、溝、３５７は、多結晶シリコン膜、３５８は、サイドウォールスペーサ、３６０は、Ｃｏシリサイド層である。また、３６１は、酸化シリコン膜、３６５は、プラグである。３６６は、炭化シリコン膜、３６７は、酸化シリコン膜であり、３６８は、配線溝である。なお、図４４に示すＳＲＡＭメモリセルの詳細な製造工程については、特願２００２−１９９３０８号に記載されている。
【０１６６】
また、図４２のメモリセル（ＭＣ）は、ｐチャネル型ＭＩＳＦＥＴで構成される縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のＯＦＦ時におけるリーク電流（ＩＯＦＦ（ｐ））を利用して電荷を保持する構造になっている。リーク電流（ＩＯＦＦ（ｐ））は、ＯＦＦ状態にある駆動ＭＩＳＦＥＴ（ＤＲ１またはＤＲ２）のリーク電流（ＩＯＦＦ（ｎ））よりも大きい。
【０１６７】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１６８】
特に、上記実施の形態においては、ＳＲＡＭメモリセルを例に説明したが、縦型ＭＩＳＦＥＴを有する半導体集積回路装置に広く適用できる。
【０１６９】
但し、ＳＲＡＭメモリセルは、複数のＭＩＳＦＥＴで構成されるため、縦型ＭＩＳＦＥＴのレイアウトが他のＭＩＳＦＥＴのレイアウトにより制限を受ける。その結果、縦型ＭＩＳＦＥＴの縦横のピッチに差が生じることが多い。
【０１７０】
このように、縦型ＭＩＳＦＥＴの縦横のピッチに差が生じる場合には、本発明の埋め込み方法を用いると効果的である。
【０１７１】
本願によって開示される実施の形態のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１７２】
第１方向に第１距離離間し、第２方向に前記第１距離より大きい第２距離離間して配置される複数の縦型ＭＩＳＦＥＴの柱状の積層体間のうち、第１距離部を第１絶縁膜で、第２距離部を第１および第２絶縁膜で埋め込んだので、絶縁膜の埋め込み特性を向上させることができる。また、半導体集積回路装置の特性の向上を図ることができる。また、半導体集積回路装置の微細化を図ることができる。
【０１７３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１７４】
半導体集積回路装置を構成する縦型ＭＩＳＦＥＴ間の埋め込み特性を向上させることができる。
【０１７５】
他の効果は、半導体集積回路装置の特性の向上を図ることができる。
【０１７６】
他の効果は、半導体集積回路装置の微細化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＳＲＡＭのメモリセルの等価回路図である。
【図２】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部平面図である。
【図４】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部平面図である。
【図６】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部平面図である。
【図７】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図である。
【図８】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部平面図である。
【図９】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図である。
【図１０】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部平面図である。
【図１２】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造工程で用いられる転写パターン（レチクルパターン）を示す平面図である。
【図１３】転写パターンと加工形状（積層体の平面パターン）の関係を示す図表である。
【図１４】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図である。
【図１５】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部平面図である。
【図１６】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図である。
【図１７】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部平面図である。
【図１８】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図である。
【図１９】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部斜視図である。
【図２０】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部平面図である。
【図２１】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図である。
【図２２】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部斜視図である。
【図２３】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図である。
【図２４】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図である。
【図２５】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図である。
【図２６】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部斜視図である。
【図２７】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図である。
【図２８】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図である。
【図２９】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部平面図である。
【図３０】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図である。
【図３１】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部平面図である。
【図３２】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図である。
【図３３】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部平面図である。
【図３４】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図である。
【図３５】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の基板の要部平面図である。
【図３６】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）を示す基板の要部レイアウト図である。
【図３７】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）を示す基板の要部平面図である。
【図３８】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部平面図である。
【図３９】本発明の一実施の形態である半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図である。
【図４０】本発明の一実施の形態の効果を説明するための半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図である。
【図４１】本発明の一実施の形態の効果を説明するための半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図である。
【図４２】本発明の一実施の形態である他のＳＲＡＭのメモリセルの等価回路図である。
【図４３】本発明の一実施の形態である他の半導体集積回路装置（ＳＲＡＭ）を示す基板の要部平面図である。
【図４４】本発明の一実施の形態である他の半導体集積回路装置（ＳＲＡＭ）を示す基板の要部断面図である。
【図４５】本発明の一実施の形態である他の半導体集積回路装置（ＳＲＡＭ）を示す基板の要部平面図である。
【図４６】本発明の一実施の形態である他の半導体集積回路装置（ＳＲＡＭ）の製造方法を示す基板の要部断面図である。
【符号の説明】
１  半導体基板
２  素子分離溝
３  酸化シリコン膜
４  ｐ型ウエル
６  ゲート絶縁膜
７Ａ、７Ｂ  ゲート電極
９  ｎ−型半導体領域
１３  サイドウォールスペーサ
１４  ｎ＋型半導体領域（ソース、ドレイン）
１８  Ｃｏシリサイド層
１９  窒化シリコン膜
２０  酸化シリコン膜
２１〜２５  コンタクトホール
２８  プラグ
２９  窒化シリコン膜
３０  酸化シリコン膜
３１〜３５  溝
４１〜４５  中間導電層
４８  バリア層
４９  窒化シリコン膜
５、５１ａ、５１ｂ  ゲート引き出し電極
５２  酸化シリコン膜
５３  スルーホール
５４  サイドウォールスペーサ
５５  プラグ
５７  下部半導体層
５７ｐ  ｐ型シリコン膜
５８  中間半導体層
５８ｉ  シリコン膜
５９  上部半導体層
５９ｐ  ｐ型シリコン膜
６１  酸化シリコン膜
６２  窒化シリコン膜
６３  ゲート絶縁膜
６４  第１多結晶シリコン層
６５  第２多結晶シリコン層
６６  ゲート電極
７０ａ  第１絶縁膜（Ｏ３−ＴＥＯＳ膜）
７０ｂ  第２絶縁膜（ＨＤＰ膜）
７０ｃ  第３絶縁膜（Ｐ−ＴＥＯＳ膜）
７１  サイドウォールスペーサ
７３  第４絶縁膜（酸化シリコン膜）
７４〜７８  スルーホール
８０  プラグ
８１  酸化シリコン膜
８２、８４  スルーホール
８５  プラグ
８６  炭化シリコン膜
８７  酸化シリコン膜
８８  配線溝
９０（Ｖｄｄ）  電源電圧線
９１（Ｖｓｓ）  基準電圧線
９２  引き出し配線
９３  絶縁膜
９４  配線溝
９４ａ  開口
１７０    凹部
１７２    パターン
１７２ａ    凸部
２７０ｄ  Ｐ−ＴＥＯＳ膜
３２０    窒化シリコン膜
３２１、３２２    酸化シリコン膜
３２４  コンタクトホール
３２７    プラグ
３２８    窒化シリコン膜
３２９    酸化シリコン膜
３３１  配線溝
３３４    基準電圧線（Ｖｓｓ）
３３８    窒化シリコン膜
３４０  コンタクトホール
３４１    プラグ
３４２    酸化シリコン膜
３４６    接続用導電層
３４７    下部半導体層
３４８    中間半導体層
３４９    上部半導体層
３５３    ゲート絶縁膜
３５４    ゲート電極
３５５    絶縁膜
３５５ａ    第１絶縁膜
３５５ｂ    第２絶縁膜
３５６    溝
３５７    多結晶シリコン膜
３５８    サイドウォールスペーサ
３６０    Ｃｏシリサイド層
３６１    酸化シリコン膜
３６５    プラグ
３６６    炭化シリコン膜
３６７    酸化シリコン膜
３６８    配線溝
ＢＬＴ、ＢＬＢ  相補性データ線
ＤＲ１、ＤＲ２  駆動ＭＩＳＦＥＴ
ＩＮＶ１    第１のインバータ
ＩＮＶ２    第２のインバータ
Ｌ  活性領域
ＭＡ  メモリ領域
ＭＢ  メモリブロック
ＭＣ  メモリセル
ＭＭ  メモリマット
Ｐ、Ｐ１、Ｐ２  柱状の積層体
ＰＡ  周辺回路領域
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
ＳＶ１、ＳＶ２  縦型ＭＩＳＦＥＴ
ＴＲ１、ＴＲ２  転送ＭＩＳＦＥＴ
ＷＬ  ワード線
【図１】
2004221242.tif 000003
【図２】
2004221242.tif 000004
【図３】
2004221242.tif 000005
【図４】
2004221242.tif 000006
【図５】
2004221242.tif 000007
【図６】
2004221242.tif 000008
【図７】
2004221242.tif 000009
【図８】
2004221242.tif 000010
【図９】
2004221242.tif 000011
【図１０】
2004221242.tif 000012
【図１１】
2004221242.tif 000013
【図１２】
2004221242.tif 000014
【図１３】
2004221242.tif 000015
【図１４】
2004221242.tif 000016
【図１５】
2004221242.tif 000017
【図１６】
2004221242.tif 000018
【図１７】
2004221242.tif 000019
【図１８】
2004221242.tif 000020
【図１９】
2004221242.tif 000021
【図２０】
2004221242.tif 000022
【図２１】
2004221242.tif 000023
【図２２】
2004221242.tif 000024
【図２３】
2004221242.tif 000025
【図２４】
2004221242.tif 000026
【図２５】
2004221242.tif 000027
【図２６】
2004221242.tif 000028
【図２７】
2004221242.tif 000029
【図２８】
2004221242.tif 000030
【図２９】
2004221242.tif 000031
【図３０】
2004221242.tif 000032
【図３１】
2004221242.tif 000033
【図３２】
2004221242.tif 000034
【図３３】
2004221242.tif 000035
【図３４】
2004221242.tif 000036
【図３５】
2004221242.tif 000037
【図３６】
2004221242.tif 000038
【図３７】
2004221242.tif 000039
【図３８】
2004221242.tif 000040
【図３９】
2004221242.tif 000041
【図４０】
2004221242.tif 000042
【図４１】
2004221242.tif 000043
【図４２】
2004221242.tif 000044
【図４３】
2004221242.tif 000045
【図４４】
2004221242.tif 000046
【図４５】
2004221242.tif 000047
【図４６】
2004221242.tif 000048