(57)【要約】      （修正有）【課題】単位セルが一つのトランジスタと二つのＭＴＪとで構成されたＭＲＡＭ及びその製造方法を提供する。【解決手段】半導体基板と、前記半導体基板に形成されたトランジスタ４０と、前記トランジスタ４０を覆うように前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜内に前記トランジスタ４０のドレーン領域と並列に連結された第１及び第２ＭＴＪセルと、を含み、前記第１ＭＴＪセル４２はメインセルとして前記層間絶縁膜内に形成された第１ビットラインに、前記第２ＭＴＪセル４４は比較セルとして前記層間絶縁膜内に形成された第２ビットラインに各々連結されており、前記第１ＭＴＪセル４２と前記トランジスタのゲート電極間に前記第１及び第２ビットラインに対して垂直なデータラインが形成されていることを特徴とするＭＲＡＭである。【選択図】図５
2004228573.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたトランジスタと、
前記トランジスタを覆うように前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成され、前記トランジスタのドレーン領域と並列に連結された第１ＭＴＪセル及び第２ＭＴＪセルと、を含み、
前記第１ＭＴＪセルは、メインセルとして前記層間絶縁膜内に形成された第１ビットラインに、前記第２ＭＴＪセルは比較セルとして前記層間絶縁膜内に形成された第２ビットラインに各々連結されており、
前記第１ＭＴＪセルと前記トランジスタのゲート電極間に、前記第１ビットライン及び第２ビットラインに対して垂直な向きにデータラインが形成されていることを特徴とするＭＲＡＭ。
【請求項２】
前記第１ＭＴＪセルと前記データライン間に前記ドレーン領域と連結されたパッド導電層を備え、前記第１ＭＴＪセル及び第２ＭＴＪセルが前記パッド導電層上に形成されていることを特徴とする請求項１に記載のＭＲＡＭ。
【請求項３】
前記第２ＭＴＪセルが形成された前記パッド導電層下にダミーデータラインが形成されていることを特徴とする請求項２に記載のＭＲＡＭ。
【請求項４】
前記層間絶縁膜に前記ドレーン領域が露出するコンタクトホールが形成されており、前記パッド導電層は前記コンタクトホールを充填する導電性プラグの全面と接触することを特徴とする請求項２に記載のＭＲＡＭ。
【請求項５】
前記層間絶縁膜は、前記トランジスタを覆う第１層間絶縁膜、前記データラインを覆うように前記第１層間絶縁膜上に形成された第２層間絶縁膜及び前記第１及び第２ビットラインと前記第２層間絶縁膜間に前記パッド導電層と前記第１ＭＴＪセル及び第２ＭＴＪセルとを覆い包むように形成された第３層間絶縁膜が順次に積層されて形成されたことを特徴とする請求項２に記載のＭＲＡＭ。
【請求項６】
前記第３層間絶縁膜に前記第１ＭＴＪセル及び第２ＭＴＪセルの少なくとも一部の領域が露出する第２及び第３コンタクトホールが形成されていることを特徴とする請求項５に記載のＭＲＡＭ。
【請求項７】
前記第１ビットラインは、前記第３層間絶縁膜上に形成されて前記第２コンタクトホールを通じて前記第１ＭＴＪセルと連結されることを特徴とする請求項６に記載のＭＲＡＭ。
【請求項８】
前記第２ビットラインは、前記第３層間絶縁膜上に形成されて前記第３コンタクトホールを通じて前記第２ＭＴＪセルと連結されることを特徴とする請求項６に記載のＭＲＡＭ。
【請求項９】
半導体基板上にトランジスタを形成する第１段階と、
前記半導体基板上に前記トランジスタを覆う第１層間絶縁膜を形成する第２段階と、
前記第１層間絶縁膜上に第１データラインを形成する第３段階と、
前記第１層間絶縁膜上に前記第１データラインを覆う第２層間絶縁膜を形成する第４段階と、
前記第２層間絶縁膜上に前記トランジスタのドレーン領域に連結されるパッド導電層を、前記第１データラインの上側及び前記ドレーン領域を挟んだその反対側に同等に拡張されるように形成する第５段階と、
前記パッド導電層上に第１ＭＴＪセル及び第２ＭＴＪセルを、前記第１ＭＴＪセルは前記第１データラインの上側に、前記第２ＭＴＪセルは前記ドレーン領域を挟んだ反対側に拡張されたパッド導電層上に、各々形成する第６段階と、
前記第２層間絶縁膜上に前記パッド導電層と前記第１及び第２ＭＴＪセルを覆う第３層間絶縁膜とを形成する第７段階と、
前記第３層間絶縁膜上に前記第１ＭＴＪセルと連結される第１ビットラインと前記第２ＭＴＪセルと連結される第２ビットラインとを各々形成する第８段階と、を含むことを特徴とするＭＲＡＭの製造方法。
【請求項１０】
前記第５段階は、前記第１及び第２層間絶縁膜に前記第１データラインと離隔され、前記トランジスタのドレーン領域が露出する第１コンタクトホールを形成する段階と、
前記第２層間絶縁膜上に前記第１コンタクトホールを充填する前記パッド導電層を形成する段階と、をさらに含むことを特徴とする請求項９に記載のＭＲＡＭの製造方法。
【請求項１１】
前記第５段階は、前記第１及び第２層間絶縁膜に前記第１データラインと離隔され、前記トランジスタのドレーン領域が露出する第１コンタクトホールを形成する段階と、
前記第１コンタクトホールに導電性プラグを充填する段階と、
前記第２層間絶縁膜上に前記導電性プラグの全面と接触される前記パッド導電層を形成する段階と、をさらに含むことを特徴とする請求項９に記載のＭＲＡＭの製造方法。
【請求項１２】
前記第３段階で、前記第１データラインから離隔された前記第１層間絶縁膜上にダミーデータラインを前記第１データラインと同時に形成することを特徴とする請求項９に記載のＭＲＡＭの製造方法。
【請求項１３】
前記第８段階は、前記第３層間絶縁膜に前記第１及び第２ＭＴＪセルが露出する第２及び第３コンタクトホールを形成する段階と、
前記第３層間絶縁膜上に前記第２コンタクトホールを充填する前記第１ビットラインと前記第３コンタクトホールを充填する前記第２ビットラインとを同時に形成する段階と、をさらに含むことを特徴とする請求項９に記載のＭＲＡＭの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置とその製造方法に係り、より詳細にはＭＲＡＭ（Magnetic or Magnetoresistive Random Access Memory：磁気抵抗メモリ）及びその製造方法に関する。
【背景技術】
【０００２】
ＭＲＡＭは、ＤＲＡＭ（Dynamic Random Access Memory）及びＳＲＡＭ（Static Random Access Memory）の特性と、フラッシュメモリが有する不揮発特性とを併せ持つ次世代メモリ素子の一つである。
【０００３】
現在のＭＲＡＭには、図１に示すように単位セルが一つのパストランジスタ１０と一つのＭＴＪ（Magnetic Tunneling Junction）層２０とで構成されるものと、図２に示すように単位セルが二つのパストランジスタ（pass transistors）２２，２４と二つのＭＴＪ層２２ａ，２４ａとで構成されるものとがある。
【０００４】
図１に示すＭＲＡＭの場合、ロジック“０”と“１”の中間レベルに当る比較セルアレイ（図示せず）をさらに有する。一方、図２に示すＭＲＡＭの場合、第１パストランジスタ２２と第１ＭＴＪ層２２ａとで構成されたセルの比較セルとして、第２パストランジスタ２４と第２ＭＴＪ層２４ａとで構成されたセルが使われる。
【０００５】
これにより、図２に示すＭＲＡＭの場合、第１パストランジスタ２２と第１ＭＴＪ層２２ａとで構成されたセルに記録しようとするデータ（例えば、“１”）が記録されると同時に第２パストランジスタ２４と第２ＭＴＪ層２４ａとで構成されたセルに前記記録しようとするデータと反対のデータ（例えば、“０”）が記録される。
【０００６】
図２に示すＭＲＡＭの場合のように、単位セルが、データを保存するメインセルと前記データの反転されたデータを保存する比較セルとで構成されたツインセルの場合、前記中間レベルの比較セルが必要な図１に示すＭＲＡＭに比べてセンシングマージンが２倍となる。したがって、図２に示すＭＲＡＭの場合、図１に示すＭＲＡＭよりデータを正確に読取れるだけでなく、図２に示すようにメイン及び比較セルが対をなすため、ノイズが相殺される効果も得られる。
【０００７】
しかし、図２に示すＭＲＡＭは、図１に示すＭＲＡＭに比べて単位セルの面積が広いため、図１に示すＭＲＡＭに比べて集積化に不利である。一方、図１に示すＭＲＡＭは、前記のように図２に示すＭＲＡＭに比べてセンシングマージンが低いため、ＭＲＡＭを正常に動作させるためにＭＴＪ層２０の磁気抵抗（ＭＲ）比が高くなければならず、ＭＴＪ層２０の均一性も確保されなければならない。
【０００８】
図１及び図２において、ＢＬ、ＤＬ、ＷＬ、及び／ＢＬは、各々ビットラインＢＬ、ビットラインと共にデータ記録に使われるデータラインＤＬ、ワードラインＷＬ及びビットラインＢＬに印加されるデータの反転されたデータが印加されるビットライン／ＢＬを表す。データラインＤＬは、図３及び図４に示すようにＭＴＪ層２０下に形成されている。
【０００９】
図３は、単位セルが一つのパストランジスタと一つのＭＴＪ層とで構成されたＭＲＡＭに記録されたデータを読取る一般的な方法を示す。
【００１０】
図３を参照すれば、ワードラインＷＬに所定の電圧を印加してパストランジスタ１０をオン状態にした後、パストランジスタ１０を通じてＭＴＪ層２０に読取り電流ＩRが印加される。この時、測定される電圧を利用してＭＴＪ層２０に記録されたデータを読取る。図３で、Ｓ及びＤは、パストランジスタ１０のソース及びドレーンを表す。そして、２６及び２８は、各々パストランジスタ１０のドレーンＤに連結する導電性プラグ及び導電性プラグ２６上に形成されたパッド導電層を表す。
【００１１】
このようなデータ読取り方法は、図２に示すツインセル構造を有するＭＲＡＭに対するデータ読取り方法と同様である。
【００１２】
すなわち、図２に示すＭＲＡＭに記録されたデータは、同量の電流を前記メイン及び比較セルに印加した後、ビットラインＢＬ，／ＢＬに表れる電圧差を比較して読取られる。しかし、この過程で第１及び第２パストランジスタ２２，２４のドレーン電圧が変わってオフセットされる。
【００１３】
一方、単位セルが一つのパストランジスタと一つのＭＴＪ層とで構成されたＭＲＡＭにデータを記録する一般的な方法は、前記ＭＴＪ層の磁化状態を変えることである。
【００１４】
具体的に、図４を参照すれば、ビットラインＢＬとデータラインＤＬとに各々所定の第１及び第２書込み電流Ｉｗ１，Ｉｗ２を印加する。この時、第１及び第２書込み電流Ｉｗ１，Ｉｗ２によって磁場が発生し、前記磁場によってＭＴＪ層２０の磁化状態が変わってＭＴＪ層２０はデータ“０”または“１”に対応する磁気抵抗を有するようになる。
【００１５】
図２に示すツインセル構造を有するＭＲＡＭの場合、ビットラインＢＬ，／ＢＬとデータラインＤＬに所定の書き込み電流を印加してデータを記録できる。
【００１６】
具体的に、第１及び第２パストランジスタ２２，２４がオフである状態でビットラインＢＬと他のビットライン／ＢＬとに方向が反対である電流を印加する。この結果、第１及び第２ＭＴＪ層２２，２４は、反対方向に分極されて各層は相異なる磁気抵抗を有するようになる。すなわち、第１ＭＴＪ層２２に所定のデータが記録され、第２ＭＴＪ層２４に前記所定のデータが反転されたデータが記録される。
【００１７】
前述したように、従来技術によるＭＲＡＭの場合、図１に示すＭＲＡＭは、高集積化に有利であるが、センシングマージンが低くて磁気抵抗比を高めなければならず、ＭＴＪの均一性を確保しなければならない問題がある。そして、図２に示すＭＲＡＭは、これと異なって高速動作と十分なセンシングマージンとを確保でき、ノイズも相殺できるが、単位セルの面積が増加するため、集積度が相対的に低い短所がある。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明が解決しようとする技術的課題は、前記問題点を改善するためのものとして、集積度は一つのトランジスタと一つのＭＴＪとで構成されるシングルセル構造を有するＭＲＡＭと同等で、かつ十分なセンシングマージンを得られ、ノイズの相殺効果も得られるＭＲＡＭを提供することである。
【００１９】
本発明が解決しようとする他の技術的課題は、前記ＭＲＡＭの製造方法を提供することである。
【課題を解決するための手段】
【００２０】
前記課題を達成するために、本発明は半導体基板と、前記半導体基板に形成されたトランジスタと、前記トランジスタを覆うように前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜内に前記トランジスタのドレーン領域と並列に連結された第１及び第２ＭＴＪセルと、を含むが、前記第１ＭＴＪセルはメインセルとして前記層間絶縁膜内に形成された第１ビットラインに、前記第２ＭＴＪセルは比較セルとして前記層間絶縁膜内に形成された第２ビットラインに各々連結されており、前記第１ＭＴＪセルと前記トランジスタのゲート電極間に前記第１及び第２ビットラインに対して垂直な向きにデータラインが形成されていることを特徴とするＭＲＡＭを提供する。
【００２１】
ここで、前記第１ＭＴＪセルと前記データライン間には、前記ドレーン領域と連結されたパッド導電層が存在し、前記第１及び第２ＭＴＪセルは、前記パッド導電層上に形成されている。
【００２２】
前記層間絶縁膜に前記ドレーン領域が露出するコンタクトホールが形成されており、前記パッド導電層は前記コンタクトホールを充填する導電性プラグの全面と接触している。
【００２３】
前記層間絶縁膜は、前記トランジスタを覆う第１層間絶縁膜、前記データラインを覆うように前記第１層間絶縁膜上に形成された第２層間絶縁膜及び前記第１及び第２ビットラインと前記第２層間絶縁膜間に前記パッド導電層と前記第１及び第２ＭＴＪセルとを覆い包むように形成された第３層間絶縁膜が順次に積層されて形成されたものである。
【００２４】
前記他の課題を達成するために本発明は、半導体基板上にトランジスタを形成する第１段階と、前記半導体基板上に前記トランジスタを覆う第１層間絶縁膜を形成する第２段階と、前記第１層間絶縁膜上に第１データラインを形成する第３段階と、前記第１層間絶縁膜上に前記第１データラインを覆う第２層間絶縁膜を形成する第４段階と、前記第２層間絶縁膜上に前記トランジスタのドレーン領域に連結されるパッド導電層を形成するが、前記第１データラインの上側及びその反対側に同等に拡張されるように形成する第５段階と、前記パッド導電層上に第１及び第２ＭＴＪセルを形成するが、前記第１ＭＴＪセルは前記第１データラインの上側に、前記第２ＭＴＪセルは反対側に拡張されたパッド導電層上に各々形成する第６段階と、前記第２層間絶縁膜上に前記パッド導電層と前記第１及び第２ＭＴＪセルを覆う第３層間絶縁膜とを形成する第７段階と、前記第３層間絶縁膜上に前記第１ＭＴＪセルと連結される第１ビットラインと前記第２ＭＴＪセルと連結される第２ビットラインとを各々形成する第８段階と、を含むことを特徴とするＭＲＡＭの製造方法を提供する。
【００２５】
この過程で、前記第５段階は、前記第１及び第２層間絶縁膜に前記第１データラインと離隔され、前記トランジスタのドレーン領域が露出する第１コンタクトホールを形成する段階と、前記第２層間絶縁膜上に前記第１コンタクトホールを充填する前記パッド導電層を形成する段階と、をさらに含むか、または前記第１及び第２層間絶縁膜に前記第１データラインと離隔され、前記トランジスタのドレーン領域が露出する第１コンタクトホールを形成する段階と、前記第１コンタクトホールに導電性プラグを充填する段階と、前記第２層間絶縁膜上に前記導電性プラグの全面と接触される前記パッド導電層を形成する段階と、をさらに含む。
【００２６】
前記第３段階で、前記第１データラインから離隔された前記第１層間絶縁膜上にダミーデータラインとして第２データラインを前記第１データラインと同時に形成する。
【００２７】
前記第８段階は、前記第３層間絶縁膜に前記第１及び第２ＭＴＪセルが露出する第２及び第３コンタクトホールを形成する段階と、前記第３層間絶縁膜上に前記第２コンタクトホールを充填する前記第１ビットラインと前記第３コンタクトホールを充填する前記第２ビットラインとを同時に形成する段階と、をさらに含む。
【発明の効果】
【００２８】
本発明によるＭＲＡＭを利用すれば、シングルセル構造を有するＭＲＡＭと同程度の集積度を得られ、センシングマージンを十分に確保しつつノイズを減らすことができる。
【００２９】
本発明によるＭＲＡＭは、単位セルが一つのパストランジスタと二つのＭＴＪセルとで構成され、前記パストランジスタと並列に連結された前記二つのＭＴＪセルのうち一つは任意のデータが保存されるメインセルであり、残りの一つは、常に決まったデータが記録されている、前記メインセルに保存されたデータを読取る時に比較対象として使われる比較セルである。したがって、本発明のＭＲＡＭは、シングルセル構造を有するＭＲＡＭと同程度のセル集積度を有しつつツインセル構造を有するＭＲＡＭの利点である十分なセンシングマージンを確保しつつ高速に動作でき、ノイズも減らせる。また、本発明のＭＲＡＭは、ツインセル構造のＭＲＡＭと異なり単位セルに一つのパストランジスタを備えるものであるため、オフセットが除去される。また、本発明のＭＲＡＭの場合、一般的にパストランジスタがオフ状態になるデータを記録する間にもＭＴＪセルの下板（ドレーン領域；パッド導電層）を通じて電流が流れるので、データを記録する時に必要な最小電流量を減少させることができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施例によるＭＲＡＭ及びその製造方法を、添付された図面を参照して詳細に説明する。この過程で、図面中の層や領域の厚さは、記載内容を明確にするために誇張して示したものである。
【００３１】
まず、図５を参照してＭＲＡＭの回路的構成を説明し、図６を参照して基板上に積層された積層物の構成を説明する。
【００３２】
図５を参照すれば、本発明の実施例によるＭＲＡＭは、回路的に一つのパストランジスタ４０とこれに並列に連結された第１及び第２ＭＴＪセル４２，４４とで構成される。第１ＭＴＪセル４２は、メインセルであって、必要に応じてデータ“０”または“１”が記録される。すなわち、第１ＭＴＪセル４２には可変的にデータを記録できる。一方、第２ＭＴＪセル４４は、比較セルであって、第２ＭＴＪセル４４に記録されたデータは一定である。すなわち、第１ＭＴＪセル４２にはデータ“０”または“１”が任意に記録され、記録されたデータを他のデータに変えられるが、第２ＭＴＪセル４４には第１ＭＴＪセル４２と関係なく何れか一つのデータだけ記録されており、このように記録されたデータは、第１ＭＴＪセル４２に記録されたデータが変わっても変わらない。
【００３３】
第１及び第２ＭＴＪセル４２，４４は、パストランジスタ４０のドレーンに共通に連結される。パストランジスタ４０のゲートは、第１及び第２ビットラインＢＬ，／ＢＬに対して垂直なＭＲＡＭのワードラインＷＬに連結される。第１ビットラインＢＬは、第１ＭＴＪセル４２に、第２ビットライン／ＢＬは、第２ＭＴＪセル４４に各々連結される。第１ビットラインＢＬは、第１ＭＴＪセル４２に記録されたデータを読取る時も使われ、第１ＭＴＪセル４２にデータを記録する時もデータラインＤＬと共に使われる。一方、第２ＭＴＪセル４４に記録されたデータは、第１ＭＴＪセル４２に記録されたデータが変わっても変わらないため、第２ビットライン／ＢＬは、第２ＭＴＪセル４４に記録されたデータを読取る場合にだけ使われる。
【００３４】
第１ＭＴＪセル４２にデータを記録する時、第１ビットラインＢＬと共に使われるデータラインＤＬは、ワードラインＷＬと平行に形成されており、第１ＭＴＪセル４２と磁気的に連結される。これにより、データを記録するためにデータラインＤＬに電流を印加すると、データラインＤＬから発生する磁場によって第１ＭＴＪセル４２の磁化状態、すなわち磁気抵抗が変化する。
【００３５】
図５でデータラインＤＬが第２ＭＴＪセル４４とも磁気的に連結されたものとして示されているが、これはデータラインＤＬを形成する過程でダミーデータラインが第２ＭＴＪセル４４下に形成されるためである（図６参照）。
【００３６】
このようなＭＲＡＭに記録されたデータを読取る過程は、すなわち第１ＭＴＪセル４２に記録されたデータを読取る過程であって、第１及び第２ＭＴＪセル４２，４４に所定の読取り電流を印加して第１及び第２ＭＴＪセル４２，４４の磁気抵抗によって第１及び第２ビットラインＢＬ，／ＢＬに各々表れる電圧差を比較して第１ＭＴＪセル４２に記録されたデータと第２ＭＴＪセル４４に記録されたデータとの同一か否かを判断する。このための手段として、第１及び第２ビットラインＢＬ，／ＢＬの各一端にセンサーアンプ（図示せず）が連結されている。
【００３７】
前記同一か否かを判断する過程で、図２に示すように単位セルに二つのパストランジスタ２２，２４を有する従来技術によるＭＲＡＭと異なって、本発明のＭＲＡＭは、一つのパストランジスタ４０だけを備える構成とする。したがって、前記従来技術によるＭＲＡＭの問題点のうち一つであるオフセットを除去することができる。
【００３８】
次いで、図６を参照して、図５に示した回路図のＭＲＡＭと等価である物理的に表したＭＲＡＭの構成について説明する。
【００３９】
具体的に、半導体基板５０の所定領域にフィールド酸化膜５２が形成されている。フィールド酸化膜５２間の半導体基板５０上にワードラインＷＬ、すなわちゲート電極が存在し、ワードラインＷＬと半導体基板５０間にゲート絶縁膜５８が配置されている。ワードラインＷＬ両側の半導体基板５０にソース領域５４及びドレーン領域５６が配置されている。ワードラインＷＬとソース領域５４及びドレーン領域５６は、パストランジスタ４０を構成する。半導体基板５０の上側にワードラインＷＬを覆う第１層間絶縁膜６０が形成されている。第１層間絶縁膜６０上にワードラインＷＬと平行に第１及び第２データラインＤＬ１，ＤＬ２が形成されている。第１データラインＤＬ１は、ワードラインＷＬが形成された位置に対峙する第１層間絶縁膜６０上に形成されることが望ましい。第１データラインＤＬ１は、データ記録に実際に使われる。フィールド酸化膜５２が形成された位置に対峙する第１層間絶縁膜６０上に形成された第２データラインＤＬ２は、第１データラインＤＬ１と異なりデータ記録に使われていないダミーデータラインである。したがって、第２データラインＤＬ２は存在しなくてもよい。第１及び第２データラインＤＬ１，ＤＬ２は、所定間隔だけ離れている。第１層間絶縁膜６０上に第１及び第２データラインＤＬ１，ＤＬ２を覆う所定厚さの第２層間絶縁膜６２が形成されている。第２層間絶縁膜６２の表面は平坦である。第１及び第２データラインＤＬ１，ＤＬ２間の第１及び第２層間絶縁膜６０，６２にドレーン領域５６が露出する第１コンタクトホールｈ１が形成されている。第１コンタクトホールｈ１は、導電性プラグ６４で充填されている。導電性プラグ６４の全面及びその周りの第２層間絶縁膜６２上にパッド導電層６６が配置されている。パッド導電層６６は、第１及び第２データラインＤＬ１，ＤＬ２の上側に拡張されていることが望ましい。このようなパッド導電層６６上に第１及び第２ＭＴＪセル４２，４４が配置されている。第２ＭＴＪセル４４は、第１ＭＴＪセル４２に記録されたデータの判断において基準となるセルである。第１及び第２ＭＴＪセル４２，４４は、第１及び第２データラインＤＬ１，ＤＬ２が離れた距離と同等な距離だけ離れている。したがって、第１及び第２ＭＴＪセル４２，４４は、各々第１及び第２データラインＤＬ１，ＤＬ２の上側に位置することが望ましい。第２層間絶縁膜６２上にパッド導電層６６及び第１及び第２ＭＴＪセル４２，４４を覆う第３層間絶縁膜６８が形成されている。第３層間絶縁膜６８に第１及び第２ＭＴＪセル４２，４４の一部領域が各々露出する第２及び第３コンタクトホールｈ２，ｈ３が形成されている。第３層間絶縁膜６８上に第１ビットラインＢＬと第２ビットライン／ＢＬとが配置される。第１ビットラインＢＬは、第２コンタクトホールｈ２を充填しつつ第１ＭＴＪセル４２と接触する。第２ビットライン／ＢＬは、第３コンタクトホールｈ３を充填しつつ第２ＭＴＪセル４４と接触する。第１及び第２ビットラインＢＬ，／ＢＬは、所定間隔だけ離れている。第１及び第２ビットラインＢＬ，／ＢＬは、第１及び第２データラインＤＬ１，ＤＬ２に対して垂直な（平行移動した結果直交するような）向きに配置される。第３層間絶縁膜６８上に第１及び第２ビットラインＢＬ，／ＢＬを覆う第４層間絶縁膜７０が配置される。
【００４０】
このように、本発明のＭＲＡＭは、半導体基板５０上にワードラインＷＬとソース領域５４及びドレーン領域５６よりなる一つのパストランジスタとドレーン領域５６に並列に連結された二つのＭＴＪセル４２，４４とを含むため、図２に示すようなツインセル構造を有する従来技術によるＭＲＡＭに比べて単位セルを形成するのに必要な面積が小さい。したがって、前記従来のＭＲＡＭより集積度を高められる。
【００４１】
また、一般的にデータを読取る過程で、パストランジスタはオフ状態となるため、ＭＴＪセルを通じて流れる電流は０となる。
【００４２】
しかし、本発明のＭＲＡＭの場合、上部及び下部板とその間に形成された絶縁膜で構成されるＭＴＪセルの前記下部板（ドレーン領域）を通じて電流が流れることがある。したがって、本発明のＭＲＡＭの場合、データを記録する過程で、ＭＴＪセルの分極状態を変えるためにビットライン及びデータラインに印加しなければならない電流の最小値を小さくすることができる。
【００４３】
次いで、以上説明した構成を有する本発明の一実施形態としてのＭＲＡＭの製造方法について説明する。
【００４４】
図７に示すように、半導体基板５０を、素子が形成される活性領域とそうでない非活性領域、すなわちフィールド領域とに区分する。前記フィールド領域にフィールド酸化膜５２を形成する。フィールド酸化膜５２間の前記活性領域上にゲート絶縁膜５８、ワードラインＷＬ（すなわちゲート電極）を順次に成層し、ゲート積層物を形成する。前記ゲート積層物の側面にゲートスペーサ５９を形成する。半導体基板５０に導電性不純物をイオン注入してゲートスペーサ５９とフィールド酸化膜５２間の半導体基板５０にソース領域５４及びドレーン領域５６を形成する。これにより、半導体基板５０に図５のパストランジスタ４０が形成される。前記導電性不純物は、半導体基板５０がＮ型半導体基板である場合、Ｐ型であることが望ましく、半導体基板５０がＰ型である場合、Ｎ型であることが望ましい。
【００４５】
次に、図８に示すように、半導体基板５０上にゲートスペーサ５９が形成された結果物を覆う第１層間絶縁膜６０を形成し、その表面を平坦化する。このような第１層間絶縁膜６０上に第１及び第２データラインＤＬ１，ＤＬ２を形成する。第１及び第２データラインＤＬ１，ＤＬ２は、所定距離だけ離れている。第１データラインＤＬ１は、データの記録に実際に使われる導電性ラインであって、ワードラインＷＬの上側に、ワードラインＷＬと平行に形成することが望ましい。一方、第２データラインＤＬ２は、データの記録に実際に使われていないダミーデータラインであって、フィールド酸化膜５２の上側に形成する。第２データラインＤＬ２は、ダミーラインで形成されたものであるため、形成しなくてもよい。第１層間絶縁膜６０上に第１及び第２データラインＤＬ１，ＤＬ２を覆う第２層間絶縁膜６２を形成し、その全面を平坦化する。
【００４６】
さらに、図９に示すように、第１及び第２データラインＤＬ１，ＤＬ２間の第１及び第２層間絶縁膜６０，６２にドレーン領域５６が露出する第１コンタクトホールｈ１を形成する。第１コンタクトホールｈ１に導電性プラグ６４を充填する。第２層間絶縁膜６２上に導電性プラグ６４の全面を覆うパッド導電層６６を形成する。パッド導電層６６は、導電性プラグ６４と同じ物質よりなることが望ましい。また、第１コンタクトホールｈ１が深い場合、すなわち縦横比が大きい場合、前記のように導電性プラグ６４とパッド導電層６６とを各々分離して形成することが望ましいが、第１コンタクトホールｈ１が浅い場合、パッド導電層６６と導電性プラグ６４とは同時に形成することが望ましい。
【００４７】
一方、後述するようにパッド導電層６６上に二つのＭＴＪセルが所定間隔に形成され、ＭＲＡＭでデータが記録される過程を考慮すれば、前記二つのＭＴＪセルは、第１及び第２データラインＤＬ１，ＤＬ２の上側に形成することが望ましい。これにより、パッド導電層６６は、第１及び第２データラインＤＬ１，ＤＬ２の上側に拡張されるように形成することが望ましい。
【００４８】
次いで、このようなパッド導電層６６上に第１及び第２ＭＴＪセル４２，４４を形成する。第１及び第２ＭＴＪセル４２，４４は、各々第１及び第２データラインＤＬ１，ＤＬ２と対応する位置に形成されることが望ましい。したがって、第１及び第２ＭＴＪセル４２，４４は、第１及び第２データラインＤＬ１，ＤＬ２が離れただけ相互離隔して形成することが望ましい。このように第１及び第２ＭＴＪセル４２，４４がパッド導電層６６上に形成されることによって第１及び第２ＭＴＪセル４２，４４は、パッド導電層６６及び導電性プラグ６４を通じて前記ゲート積層物とソース領域及びドレーン領域で構成された前記パストランジスタと連結される。すなわち、第１及び第２ＭＴＪセル４２，４４は、前記パストランジスタと並列に連結されている。第２層間絶縁膜６２上にパッド導電層６６と第１及び第２ＭＴＪセル４２，４４を覆う第３層間絶縁膜６８とを形成し、その全面を平坦化する。
【００４９】
図１０を参照すれば、第３層間絶縁膜６８に第１ＭＴＪセル４２が露出する第２コンタクトホールｈ２と第２ＭＴＪセル４４が露出する第３コンタクトホールｈ３とを形成する。その後、第３層間絶縁膜６８上に第１ＭＴＪセル４２の露出した領域と接触されるように第２コンタクトホールｈ２を充填する第１ビットラインＢＬを形成する。第１ビットラインは、ワードラインＷＬと第１及び第２データラインＤＬ１，ＤＬ２と垂直方向（平行移動したときに直行するような向き）に形成することが望ましい。第１ビットラインＢＬを形成すると同時に第２ＭＴＪセル４４の露出した領域と接触されるように第３コンタクトホールｈ３を充填する第２ビットライン／ＢＬを形成する。第２ビットライン／ＢＬは、第１ＢＬから所定距離だけ離れた所に形成するが、第１ビットラインＢＬと平行に形成することが望ましい。第３層間絶縁膜６８上に第１及び第２ビットラインＢＬ，／ＢＬを覆う第４層間絶縁膜７０を形成する。
【００５０】
前記実施形態の説明では、多くの事項を具体的に説明したが、それらは発明の範囲を限定するものではなく、望ましい実施例の例示として解釈されるべきものである。例えば、当業者なら、第１及び第２データラインＤＬ１，ＤＬ２を複層に形成することも可能である。また、製造工程が複雑になる可能性があるが、第１ＭＴＪセルと第２ＭＴＪセルとを他の工程で形成することもできる。また、その物質的構成を相異にすることも考えられる。したがって、本発明の範囲は、上述の実施例によって決定されるものではなく、特許請求の範囲に記載された技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００５１】
本発明は各種データ保存装置及び演算装置に使用され、携帯電話やＰＤＡのような個人携帯通信機器、デジタルカメラやカムコーダのような映像撮影及び保存装置はもとより、映像表示装置、特にデジタル放送用ＴＶに使用することができる。
【図面の簡単な説明】
【００５２】
【図１】従来技術による、単位セルが一つのパストランジスタと一つのＭＴＪ層とで構成されるＭＲＡＭの回路図である。
【図２】従来技術による、単位セルが二つのパストランジスタと二つのＭＴＪ層とで構成されるＭＲＡＭの回路図である。
【図３】図１に示す従来技術によるＭＲＡＭの読取り動作を説明する断面図である。
【図４】図１に示す従来技術によるＭＲＡＭの書込み動作を説明する断面図である。
【図５】本発明の第１実施例による一つのトランジスタと二つのＭＴＪとで構成されたＭＲＡＭの回路図である。
【図６】本発明の第１実施例による一つのトランジスタと二つのＭＴＪとで構成されたＭＲＡＭの断面図である。
【図７】図６に示すＭＲＡＭの製造方法におけるパストランジスタ形成段階を示す断面図である。
【図８】図６に示すＭＲＡＭの製造方法における第１及び第２層間絶縁膜と第１及び第２データラインの形成段階を示す断面図である。
【図９】図６に示すＭＲＡＭの製造方法における第１コンタクトホール、導電性プラグ及びパッド導電層の形成段階を示す断面図である。
【図１０】図６に示すＭＲＡＭの製造方法における第２及び第３コンタクトホール、第１及び第２ビットライン、第３層間絶縁膜の形成段階を示す断面図である。
【符号の説明】
【００５３】
４０            パストランジスタ
４２            第１ＭＴＪセル
４４            第２ＭＴＪセル
ＢＬ，／ＢＬ    ビットライン
ＤＬ            データライン
ＷＬ            ワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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