(57)【要約】【課題】ＣＭＰ工程における導電性膜の研磨残りを防いで、半導体装置の製造歩留まりを向上することのできる技術を提供する。【解決手段】配線溝２０の内部を含む半導体基板１の全面にバリアメタル層２１を形成し、さらに配線溝２０を埋め込む銅膜を形成する。その後、配線溝２０以外の領域の銅膜およびバリアメタル層２１をＣＭＰ法により除去して、配線溝２０の内部に銅膜を主導体層とする第２配線層の配線２２を形成する。そしてバリアメタル層２１や銅膜の研磨残りを金属顕微鏡または走査型電子顕微鏡で検査し、得られた検査画像の２値化処理または画像比較によって研磨残りを判定する。【選択図】　　　図５
2004022622.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）基板上に形成された絶縁膜に凹パターンを形成する工程と、
（ｂ）前記凹パターンの内部を含む前記基板の全面に導電性膜を形成する工程と、
（ｃ）不要な前記導電性膜を除去する工程とを有し、
前記（ｃ）工程に、金属顕微鏡または走査型電子顕微鏡で得られる画像を画像処理することによって前記導電性膜の除去残りを検査する工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）基板上に形成された絶縁膜に凹パターンを形成する工程と、
（ｂ）前記凹パターンの内部を含む前記基板の全面に導電性膜を形成する工程と、
（ｃ）前記導電性膜をＣＭＰ法によって研磨し、前記凹パターンの内部に前記導電性膜を埋め込む工程とを有し、
前記（ｃ）工程に、金属顕微鏡または走査型電子顕微鏡で得られる画像を画像処理することによって前記導電性膜の研磨残りを検査する工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）基板上に形成された絶縁膜に凹パターンを形成する工程と、
（ｂ）前記凹パターンの内部を含む前記基板の全面に導電性膜を形成する工程と、
（ｃ）前記導電性膜をＣＭＰ法によって研磨し、前記凹パターンの内部に前記導電性膜を埋め込む工程とを有し、
前記（ｃ）工程に、金属顕微鏡または走査型電子顕微鏡で得られる画像を２値化処理または画像比較することによって前記導電性膜の研磨残りを検査する工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）基板上に形成された絶縁膜に凹パターンを形成する工程と、
（ｂ）前記凹パターンの内部を含む前記基板の全面に導電性膜を形成する工程と、
（ｃ）前記導電性膜をＣＭＰ法によって研磨し、前記凹パターンの内部に前記導電性膜を埋め込む工程とを有し、
前記（ｃ）工程に、金属顕微鏡または走査型電子顕微鏡で得られる画像を２値化処理または画像比較することによって前記導電性膜の研磨残りを検査する工程をさらに含み、
前記検査結果をＣＭＰ法の研磨条件にフィードバックして、前記研磨条件の適正化を図ることを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）基板上に形成された絶縁膜に凹パターンを形成する工程と、
（ｂ）前記凹パターンの内部を含む前記基板の全面に導電性膜を形成する工程と、
（ｃ）前記導電性膜をＣＭＰ法によって研磨し、前記凹パターンの内部に前記導電性膜を埋め込む工程とを有し、
前記（ｃ）工程に、リソグラフィ技術で用いられるアライメントマークを金属顕微鏡または走査型電子顕微鏡で検査し、得られた画像を２値化処理または画像比較することによって前記導電性膜の研磨残りを検査する工程をさらに含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、基板上に堆積された導電性膜を研磨して凹パターンの内部のみに導電性膜を埋め込む化学的機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）工程を有し、凹パターン以外の領域における導電性膜の研磨残りの判定が行われる半導体装置の製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体装置は年ごとに集積度を増して複雑な微細パターン構造をとっている。さらに微細な回路パターンを積み重ねていく場合、その凹凸はリソグラフィにおける露光装置の光学系の分解能や焦点深度の限界まで達し、また配線パターンを構成する金属膜の膜切れなどにも影響を及ぼす。そこで、半導体装置の製造過程で生ずる凹凸を軽減するために、ＣＭＰ法による平坦化プロセスが半導体装置の製造において実用化されている。このＣＭＰ法は、研磨パッド上に遊離砥粒を散布し、被研磨材を研磨加工する平坦化技術である。
【０００３】
ＣＭＰ法では、研磨工程に加えて、研磨面の凹凸、傷や異物の残留、研磨残りなどを調べるための検査工程が必要とされる。
【０００４】
たとえば、特開２００１−２５５２７８号公報には、半導体製造のＣＭＰ工程において被加工対象物（たとえば半導体基板上の絶縁膜）の表面に生ずる様々な形状を有するスクラッチと付着する異物とを弁別して検査することができるようにした表面検査装置およびその方法が開示されている。
【０００５】
また、特開平１０−２３３３７４号公報には、ＣＭＰ後に測定された被研磨材の残膜厚に応じて高速研磨から低速研磨に切り換え制御する方法、およびＣＭＰ工程において平坦化された研磨面に発生する面あれと区別して傷や異物の発生状態を検査し、傷や異物についての発生状態をＣＭＰ工程にフィードバックして研磨条件を制御する方法が記載されている。
【０００６】
【発明が解決しようとする課題】
ところで、被研磨材、特に絶縁膜の残膜厚の測定、および研磨面における傷や異物の残留に対しては、自動化された検査方法が提案されているにも関わらず、基板上に設けられた凹パターンの内部に導電性膜を埋め込むＣＭＰ工程で生ずる研磨残りについては、主として金属顕微鏡または走査型電子顕微鏡などを用いた目視による検査が行われている。
【０００７】
本発明者が検討したところ、目視検査では、写真見本を添付した検査図面を用いても上記研磨残りの判別が困難な場合があり、目視検査を行ったにもかかわらず、研磨残りに起因した半導体デバイス間のショート不良などが生ずることが明らかとなった。また目視検査は多大な時間を要するという問題点もある。
【０００８】
本発明の目的は、ＣＭＰ工程における導電性膜の研磨残りを防いで、半導体装置の製造歩留まりを向上することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明は、基板上に設けられた凹パターンの内部に導電性膜を埋め込むＣＭＰ工程において、金属顕微鏡または走査型電子顕微鏡で得られる画像の２値化処理または画像比較によって研磨後の導電性膜の研磨残りを検査し、この検査結果をＣＭＰの研磨条件にフィードバックして、研磨条件の適正化を図るものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
本発明の一実施の形態であるＣＭＰ技術を適用したＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ　ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスの製造方法を図１〜図５を用いて説明する。本発明のＣＭＰ技術は、ＣＭＯＳデバイスの配線工程におけるプラグおよびダマシン配線の形成に適用した。図中、ＱｎはｎチャネルＭＩＳＦＥＴ（ｍｅｔａｌ　ｉｎｓｕｌａｔｏｒ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ）、ＱｐはｐチャネルＭＩＳＦＥＴである。
【００１４】
まず、図１に示すように、たとえばｐ型のシリコン単結晶からなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１を用意する。次に、素子分離領域の半導体基板１に深さ０．３５μｍ程度の素子分離溝２ａを形成した後、半導体基板１上にＣＶＤ（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法で堆積したシリコン酸化膜２ｂをエッチバックまたはＣＭＰ法で研磨して、素子分離溝２ａの内部にシリコン酸化膜２ｂを残すことにより素子分離領域を形成する。
【００１５】
次に、レジストパターンをマスクとして半導体基板１に不純物をイオン注入し、ｐウェル３およびｎウェル４を形成する。ｐウェル３にはｐ型の導電型を示す不純物、たとえばボロンをイオン注入し、ｎウェル４にはｎ型の導電型を示す不純物、たとえばリンをイオン注入する。この後、各ウェル領域にＭＩＳＦＥＴのしきい値を制御するための不純物をイオン注入してもよい。
【００１６】
次に、ゲート絶縁膜となるシリコン酸化膜、ゲート電極となるシリコン多結晶膜およびキャップ絶縁膜となるシリコン酸化膜を順次堆積して積層膜を形成した後、レジストパターンをマスクとして上記積層膜をエッチングして、ゲート絶縁膜５、ゲート電極６およびキャップ絶縁膜７を形成する。その後、半導体基板１上にＣＶＤ法でシリコン酸化膜を堆積した後、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極６の側壁にサイドウォールスペーサ８を形成する。その後、レジストパターンをマスクとしてｐウェル３にｎ型不純物、たとえばヒ素をイオン注入し、ｐウェル３上のゲート電極６の両側にｎ型半導体領域９を形成する。ｎ型半導体領域９は、ゲート電極６およびサイドウォールスペーサ８に対して自己整合的に形成され、ｎチャネルＭＩＳＦＥＴＱｎのソース・ドレインとして機能する。
【００１７】
同様に、レジストパターンをマスクとしてｎウェル４にｐ型不純物、たとえばフッ化ボロンをイオン注入し、ｎウェル４上のゲート電極６の両側にｐ型半導体領域１０を形成する。ｐ型半導体領域１０は、ゲート電極６およびサイドウォールスペーサ８に対して自己整合的に形成され、ｐチャネルＭＩＳＦＥＴＱｐのソース・ドレインとして機能する。
【００１８】
次に、図２に示すように、半導体基板１上にシリコン酸化膜１１を形成した後、このシリコン酸化膜１１を、たとえばＣＭＰ法で研磨することにより表面を平坦化する。続いてレジストパターンをマスクとしたエッチングによってシリコン酸化膜１１に接続孔１２を形成する。この接続孔１２はｎ型半導体領域９またはｐ型半導体領域１０上などの必要部分に形成する。その後、接続孔１２の内部にＣＭＰ法によりプラグ１３を形成する。
【００１９】
プラグ１３は、たとえば以下のように形成される。まず、接続孔１２の内部を含む半導体基板１の全面にチタン窒化膜を、たとえばＣＶＤ法で形成し、さらに接続孔１２を埋め込むタングステン膜を、たとえばＣＶＤ法で形成する。その後、半導体基板１をＣＭＰ装置の加圧ヘッドに保持し、研磨定盤の表面に貼り付けられた研磨パッドの表面にスラリーと呼ばれる研磨砥粒の水けん濁液を流しながら、加圧ヘッドに研磨圧力を付加し、研磨定盤の公転と研磨ヘッドの自転とによる回転をさせることによって、被研磨材であるチタン窒化膜およびタングステン膜の表面に対して研磨を施し、接続孔１２以外の領域のチタン窒化膜およびタングステン膜を除去する。
【００２０】
上記ＣＭＰ工程で行うチタン窒化膜およびタングステン膜の研磨残りの判定は、たとえば以下のように行う。図３に、ＣＭＰ工程における研磨残りを検出する方法を説明するための工程図を示す。
【００２１】
まず、設定された研磨条件（研磨砥粒の種類、研磨ヘッドの公転および自転の回転速度、研磨圧力、研磨時間等）を用いてＣＭＰ装置でチタン窒化膜およびタングステン膜の表面を研磨する（工程１００）。次に、金属顕微鏡または走査型電子顕微鏡を用いて研磨面を自動検査し（工程１０１）、その検査画像を、たとえばマイクロコンピュータ等で構成される処理手段に取り込みデジタル化した後（工程１０２）、２値化処理または画像比較による検査画像の画像処理を行い（工程１０３）、チタン窒化膜およびタングステン膜の研磨残りを判別する（工程１０４）。
【００２２】
たとえば２値化処理では、半導体基板面内の５箇所で光の強度または色彩などの検査を行い、画像処理によって得られた値の絶対値による判定、または正常値との比較によって研磨残りを判定する。検査を行うパターンは、検査用パターンとして新たに形成してもよく、または過去の情報から経験的に得られる研磨残りが生じやすいパターン、たとえばリソグラフィ技術で用いられるアライメントマークなどを用いてもよい。
【００２３】
研磨残りが検出されない場合は、半導体ウエハは次工程へ払い出されるが、研磨残りが検出された場合は、ＣＭＰ装置において半導体ウエハに追加研磨が施される。また研磨残りの発生原因であるＣＭＰ装置の研磨条件を管理者が推定し、これを修正した後（工程１０５）、次にＣＭＰ工程へ投入される半導体ウエハに対して修正された研磨条件でＣＭＰが実行される。なお、上記説明では、管理者がＣＭＰ装置の研磨条件の推定および修正を行ったが、推定アルゴリズムをマイクロコンピュータ内のメモリに予め記憶させておき、この推定アルゴリズムに基づいて研磨残りの原因である研磨条件をマイクロコンピュータに推定させ、研磨残りの原因であると推定された研磨条件を修正し、修正された研磨条件をＣＭＰ装置にフィードバックしてもよい。
【００２４】
次に、図４に示すように、半導体基板１上に、たとえばタングステン膜を形成した後、レジストパターンをマスクとしたエッチングによってタングステン膜を加工し、第１配線層の配線１４を形成する。タングステン膜は、ＣＶＤ法またはスパッタ法により形成できる。
【００２５】
次に、配線１４を覆う絶縁膜、たとえばシリコン酸化膜を形成した後、その絶縁膜を、たとえばＣＭＰ法で研磨することにより、表面が平坦化された層間絶縁膜１５を形成する。次いでレジストパターンをマスクとしたエッチングによって層間絶縁膜１５の所定の領域に接続孔１６を形成する。
【００２６】
次に、接続孔１６の内部を含む半導体基板１の全面にバリアメタル層を形成し、さらに接続孔１６を埋め込む銅膜を形成する。バリアメタル層は、たとえばチタン窒化膜、タンタル膜、タンタル窒化膜などであり、たとえばＣＶＤ法またはスパッタ法で形成する。銅膜は主導体層として機能し、たとえばメッキ法で形成できる。メッキ法による銅膜の形成前に、たとえばＣＶＤ法またはスパッタ法によりシード層として薄い銅膜を形成できる。その後、接続孔１６以外の領域の銅膜およびバリアメタル層をＣＭＰ法により除去して、接続孔１６の内部にプラグ１７を形成する。このプラグ１７も前記プラグ１３と同様に、銅膜およびバリアメタル層のＣＭＰ工程における研磨残りの判定を行うことができる。
【００２７】
次に、図５に示すように、半導体基板１上にストッパ絶縁膜１８を形成し、さらに配線形成用の絶縁膜１９を形成する。ストッパ絶縁膜１８は、たとえばシリコン窒化膜とし、絶縁膜１９は、たとえばシリコン酸化膜とする。次いでレジストパターンをマスクとしたエッチングによってストッパ絶縁膜１８および絶縁膜１９の所定の領域に配線溝２０を形成する。
【００２８】
次に、配線溝２０の内部を含む半導体基板１の全面にバリアメタル層２１を形成し、さらに配線溝２０を埋め込む銅膜を形成する。その後、配線溝２０以外の領域の銅膜およびバリアメタル層２１をＣＭＰ法により除去して、配線溝２０の内部に銅膜を主導体層とする第２配線層の配線２２を形成する。この配線２２も前記プラグ１３と同様に、銅膜およびバリアメタル層２１のＣＭＰ工程における研磨残りの判定を行うことができる。
【００２９】
その後、さらに上層の配線を形成した後、パッシベーション膜で半導体基板１の全面を覆うことにより、ＣＭＯＳデバイスが略完成する。
【００３０】
なお、本実施の形態では、タングステン膜、銅膜またはバリアメタル層（チタン窒化膜、タンタル膜、タンタル窒化膜）などの金属膜のＣＭＰ工程に適用した場合について説明したが、その他の導電性膜、たとえばシリコン多結晶膜にも適用することができて、同様の効果が得られる。
【００３１】
また、本実施の形態では、ＣＭＯＳデバイスの製造において凹パターン（接続孔１２，１６、配線溝２０）の内部に金属膜を埋め込むＣＭＰ工程に適用した場合について説明したが、導電性膜のＣＭＰ工程を有するいかなる半導体装置の製造にも適用することができる。
【００３２】
このように、本実施の形態によれば、タングステン膜、銅膜またはバリアメタル層（チタン窒化膜、タンタル膜、タンタル窒化膜）などの金属膜の研磨残りを金属顕微鏡または走査型電子顕微鏡で検査し、得られた検査画像の２値化処理または画像比較によって金属膜の研磨残りを判定するので、従来の目視検査よりも金属膜の研磨残りを低減することができ、また検査時間を目視検査よりも短縮することができる。さらに金属膜の研磨残りを防止することができることから、研磨残りによるショート不良などを防ぐことができる。
【００３３】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００３４】
たとえば、前記実施の形態では、半導体製造において凹パターンの内部に導電性膜を埋め込むＣＭＰ工程に適用したが、導電性膜の研磨残りの検出を必要とする半導体装置の製造工程、たとえば半導体製造におけるドライエッチング技術でのエッチバック工程、あるいは導電性膜の研磨残りの検出を必要とする半導体装置以外の製造工程、たとえば磁気ヘッド製造におけるＣＭＰ工程にも適用することができる。
【００３５】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３６】
導電性膜のＣＭＰ工程において、目視検査よりも導電性膜の研磨残りを低減することができるので、半導体装置の製造歩留まりを向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＣＭＰ技術を適用したＣＭＯＳデバイスの製造方法を工程順に示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＰ技術を適用したＣＭＯＳデバイスの製造方法を工程順に示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＰ技術を説明するための工程図である。
【図４】本発明の一実施の形態であるＣＭＰ技術を適用したＣＭＯＳデバイスの製造方法を工程順に示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＰ技術を適用したＣＭＯＳデバイスの製造方法を工程順に示す半導体基板の要部断面図である。
【符号の説明】
１　半導体基板
２ａ　素子分離溝
２ｂ　シリコン酸化膜
３　ｐウェル
４　ｎウェル
５　ゲート絶縁膜
６　ゲート電極
７　キャップ絶縁膜
８　サイドウォールスペーサ
９　ｎ型半導体領域
１０　ｐ型半導体領域
１１　シリコン酸化膜
１２　接続孔
１３　プラグ
１４　配線
１５　層間絶縁膜
１６　接続孔
１７　プラグ
１８　ストッパ絶縁膜
１９　絶縁膜
２０　配線溝
２１　バリアメタル層
２２　配線
【図１】
2004022622.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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