(57)【要約】【課題】水素バリア性能に優れた強誘電体メモリ装置を提案する。【解決手段】本発明の強誘電体メモリ装置（１００）は、ストライプ状の上部電極（１３）と下部電極（１１）が互いに交差する方向に形成され、少なくとも上部電極（１３）と下部電極（１１）とが交差する領域において強誘電体膜が介在して成る強誘電体キャパシタがマトリクス状に配列するメモリセルアレイ（１０１）と、メモリセルアレイ（１０１）を被覆するように成膜された水素バリア膜（５２）とを備える。水素バリア膜（５２）と配線層（５１）は同一レイヤに位置しており、両者はともに同一工程で成膜される。【選択図】      図４
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【特許請求の範囲】
【請求項１】
ストライプ状の上部電極と下部電極が互いに交差する方向に形成され、少なくとも前記上部電極と前記下部電極とが交差する領域において強誘電体膜が介在して成る強誘電体キャパシタがマトリクス状に配列するメモリセルアレイと、前記強誘電体キャパシタの上層に成膜された水素バリア膜とを備える、強誘電体メモリ装置。
【請求項２】
前記水素バリア膜は前記メモリセルアレイ全域を被覆するように成膜されて成る、請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記強誘電体キャパシタへのデータの書き込み又は読み出しを行うための周辺回路と、前記強誘電体キャパシタと前記周辺回路を接続する配線層をさらに含み、前記配線層と前記水素バリア膜は同一レイヤに成膜されて成る、請求項１又は請求項２に記載の強誘電体メモリ装置。
【請求項４】
前記配線層と前記水素バリア膜は電気的に導通しないように分離されて成る、請求項３に記載の強誘電体メモリ装置。
【請求項５】
前記配線層と前記水素バリア膜は同一工程で成膜された金属薄膜である、請求項３又は請求項４に記載の強誘電体メモリ装置。
【請求項６】
前記水素バリア膜の表面は金属酸化物又は金属窒化物が形成されて成る、請求項１乃至請求項５のうち何れか１項に記載の強誘電体メモリ装置。
【請求項７】
ストライプ状の上部電極と下部電極が互いに交差する方向に形成され、少なくとも前記上部電極と前記下部電極とが交差する領域において強誘電体膜が介在して成る強誘電体キャパシタがマトリクス状に配列するメモリセルアレイを備える強誘電体メモリ装置の製造方法であって、
前記メモリセルアレイを形成する工程と、
前記メモリセルアレイを被覆する層間絶縁膜を成膜する工程と、
前記強誘電体キャパシタと周辺回路との接続を行うためのコンタクトホールを前記層間絶縁膜に開口する工程と、
少なくとも前記コンタクトホールを被覆するように、前記層間絶縁膜上の所望の領域に金属層を成膜する工程を含む、強誘電体メモリ装置の製造方法。
【請求項８】
前記金属層を成膜する工程において、前記金属層は少なくとも前記メモリセルアレイ全域を被覆するように成膜する、請求項７に記載の強誘電体メモリ装置の製造方法。
【請求項９】
前記層間絶縁膜上に成膜された前記金属層をパターニングすることによって、前記金属層の一部を、前記強誘電体キャパシタと前記周辺回路を接続する配線層とし、残存する金属層の一部を、前記メモリセルアレイ全域を被覆する水素バリア膜とする工程をさらに含む、請求項８に記載の強誘電体メモリ装置の製造方法。
【請求項１０】
前記水素バリア膜の表面を酸化処理又は窒化処理する工程をさらに含む、請求項９に記載の強誘電体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は強誘電体メモリ装置に関し、特に、水素バリア特性に優れた強誘電体メモリ装置の製造技術に関する。
【０００２】
【従来の技術】
強誘電体キャパシタは還元雰囲気に曝されると特性が劣化するため、従来では強誘電体キャパシタを水素バリア膜で被覆する等して特性の劣化を防いでいる。強誘電体メモリ装置の製造工程の中でも特に還元雰囲気になる工程としては、例えば、強誘電体キャパシタと配線層を隔てるための層間絶縁膜成膜工程、エッチング工程、パッシベーション膜成膜工程などがある。この中でも特に水素濃度の高くなるパッシベーション膜成膜工程における強誘電体キャパシタの還元劣化を防ぐために、層間絶縁膜上に配線されたアルミニウム配線層を被覆するように水素バリア膜を成膜し、その上にパッシベーション膜を成膜していた。
【０００３】
【発明が解決しようとする課題】
しかし、アルミニウム配線は微細に切り立っているため、アルミニウム配線上における水素バリア膜の被覆性は乏しく、パッシベーション膜成膜時の水素侵入を十分に抑止することができない。アルミニウム配線と水素バリア膜の隙間からの水素侵入を抑止するために水素バリア膜を多層化すると、製造工程が追加される分、スループットが低下する。
【０００４】
そこで、本発明は上記の問題を解決し、強誘電体キャパシタの還元劣化を防ぐための構造を備えた強誘電体メモリ装置を提案することを課題とする。また、本発明はスループットを低下させることなく、良好な水素バリア特性を有する強誘電体メモリ装置の製造方法を提案することを課題とする。
【０００５】
【課題を解決するための手段】
上記の課題を解決するため、本発明の強誘電体メモリ装置は、ストライプ状の上部電極と下部電極が互いに交差する方向に形成され、少なくとも前記上部電極と前記下部電極とが交差する領域において強誘電体膜が介在して成る強誘電体キャパシタがマトリクス状に配列するメモリセルアレイと、前記強誘電体キャパシタの上層に成膜された水素バリア膜とを備える。
【０００６】
メモリセルアレイの上層に水素バリア膜を成膜することで、パッシベーション膜等の成膜工程における還元雰囲気から強誘電体キャパシタの還元劣化を防ぐことができる。ここで、メモリセルアレイの「上層」とは、メモリセルアレイの上部に直接積層される層に限らず、一又は複数の層間絶縁層を介して積層される層を含むものとする。
【０００７】
ここで、水素バリア膜は前記メモリセルアレイ全域を被覆するように成膜されていることが好ましい。メモリセルアレイ全域を被覆するように水素バリア膜を成膜することで、パッシベーション膜の成膜工程等の還元雰囲気から強誘電体キャパシタを保護できる。また、メモリセルアレイにはトランジスタなどの能動素子は形成されず、強誘電体キャパシタがマトリクス状に配列されるので、メモリセルアレイ全域を被覆するように水素バリア膜を成膜することが可能となる。
【０００８】
また、上述の構成において、強誘電体キャパシタへのデータの書き込み又は読み出しを行うための周辺回路と、前記強誘電体キャパシタと前記周辺回路を接続する配線層をさらに含み、前記配線層と前記水素バリア膜は同一レイヤに成膜されていることが好ましい。かかる構成により、配線層と水素バリア膜を同一工程で成膜することが可能となり、製造上のスループットが向上する。
【０００９】
また、前記配線層と前記水素バリア膜は電気的に導通しないように分離されていることが好ましい。配線層と水素バリア膜を分離することで、配線層が水素バリア膜を通じて他の配線層と導通するなどの不具合を解消できる。
【００１０】
また、配線層と水素バリア膜は同一工程で成膜された金属膜であることが好ましい。かかる構成により、製造工程を簡略化することができる。
【００１１】
また、水素バリア膜の表面は金属酸化物又は金属窒化物が形成されていることが好ましい。かかる構成により、水素バリア膜の水素吸蔵性能を高めることができる。
【００１２】
本発明の強誘電体メモリ装置の製造方法は、ストライプ状の上部電極と下部電極が互いに交差する方向に形成され、少なくとも前記上部電極と前記下部電極とが交差する領域において強誘電体膜が介在して成る強誘電体キャパシタがマトリクス状に配列するメモリセルアレイを備える強誘電体メモリ装置の製造方法であって、前記メモリセルアレイを形成する工程と、前記メモリセルアレイを被覆する層間絶縁膜を成膜する工程と、前記強誘電体キャパシタと周辺回路との接続を行うためのコンタクトホールを前記層間絶縁膜に開口する工程と、少なくとも前記コンタクトホールを被覆するように、前記層間絶縁膜上の所望の領域に金属層を成膜する工程を含む。
【００１３】
層間絶縁膜上に成膜された金属膜は配線層として機能させることが可能となる上に、メモリセルアレイ上に成膜された金属膜は水素バリア膜として機能させることができるため、製造工程を簡略化することが可能となる。
【００１４】
また、金属層を成膜する工程において、前記金属層は少なくとも前記メモリセルアレイ全域を被覆するように成膜することが好ましい。メモリセルアレイ全域を被覆するように金属膜を成膜することで、パッシベーション膜の成膜工程等の還元雰囲気から強誘電体キャパシタを保護できる
また、層間絶縁膜上に成膜された前記金属層をパターニングすることによって、前記金属層の一部を、前記強誘電体キャパシタと前記周辺回路を接続する配線層とし、残存する金属層の一部を、前記メモリセルアレイ全域を被覆する水素バリア膜とする工程をさらに含むことが好ましい。
【００１５】
かかる製造工程により、配線層と水素バリア膜を同一工程で製造できるため、製造工程を簡略化し、スループットを向上させることができる。また、メモリセルアレイにはトランジスタなどの能動素子は形成されず、強誘電体キャパシタがマトリクス状に配列されるので、メモリセルアレイの全域を被覆するように金属膜を成膜することが可能となる。
【００１６】
さらに、水素バリア膜の表面を酸化処理又は窒化処理する工程を含めることによって、水素バリア膜の水素吸蔵性能を高めることができる。
【００１７】
【発明の実施の形態】
以下、各図を参照して本発明の好適な実施形態について説明する。
【００１８】
図３は強誘電体メモリ装置１００の平面構成図を示している。強誘電体メモリ装置１００は、メモリセルアレイ１０１、ビット線ドライバ２１、及びワード線ドライバ２２を備えて構成されている。メモリセルアレイ１０１には、行方向に配列するストライプ状の下部電極（ワード線）１１と、列方向に配列するストライプ状の上部電極（ビット線）１３が各々直交するように形成されている。下部電極１１と上部電極１３との間には強誘電体膜（図示せず）が成膜されており、下部電極１１と上部電極１３が交差する点において強誘電体キャパシタを形成している。
【００１９】
同図において、Ａ１は上述のメモリセルアレイ１０１が形成される領域を示しており、Ａ２は上述のビット線ドライバ２１及びワード線ドライバ２２から成る周辺回路が形成される領域を示している。領域Ａ１には強誘電体キャパシタがマトリクス状に配列しており、領域Ａ２にはＹゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダ、アドレスバッファなどを構成するトランジスタ等の論理素子が多数形成されている。領域Ａ１には従来の１Ｔ１Ｃ型のメモリ素子のようにトランジスタが配置されないため、強誘電体キャパシタの集積度を高めることができる。周辺回路が形成される領域Ａ２は強誘電体メモリ装置群が形成される領域Ａ１の外周近辺に配置されている。
【００２０】
尚、同図に示す強誘電体メモリ装置はメモリセルアレイ１０１、ビット線ドライバ２１、及びワード線ドライバ２２が形成された段階の構成を示しており、後述する配線工程、パッシベーション膜成膜工程等を経て強誘電体メモリ装置１００が完成する。
【００２１】
図１（Ａ）は図３のＡ−Ａ線断面図を示している。シリコン基板３１上にはＬＯＣＯＳ選択酸化によって素子分離絶縁層３２が形成され、素子分離された領域にはゲート絶縁膜３４、ゲート酸化膜３５、ドレイン領域３６、及びソース領域３７から成るＭＯＳトランジスタ３８が形成されている。ＭＯＳトランジスタ３８は領域Ａ２に形成されており、ワード線ドライバ２２の論理素子を構成している。ＭＯＳトランジスタ３８及び素子分離層３２は層間絶縁膜３３によってその表面が被覆されている。
【００２２】
層間絶縁膜３３上の領域Ａ１においては、下部電極１１、強誘電体膜１２、及び上部電極１３から成る強誘電体キャパシタ１０が形成されている。下部電極１１と上部電極１３は、白金（Ｐｔ）又はイリジウム（Ｉｒ）などの貴金属やその酸化物（ＩｒＯｘ）などをスパッタで形成し、ストライプ状にパターニングすることにより得られる。強誘電体膜１２としては、特に限定されるものではないが、ＰＺＴ（Ｌｅａｄ  Ｚｉｒｃｏｎａｔｅ  Ｔｉｔａｎａｔｅ）、ＳＢＴ（Ｓｔｒｏｎｔｉｕｍ  Ｂｉｓｍｕｓ  Ｔａｎｔａｌａｔｅｓ）、ＢＳＴ（Ｂａｒｉｕｍ  Ｓｔｒｏｎｔｉｕｍ  Ｔｉｔａｎａｔｅ）などが好適であり、ゾルゲル法、ＭＯＤ法、スパッタ法、ＣＶＤ法などで成膜できる。
【００２３】
このように、領域Ａ１に形成される強誘電体キャパシタ１０と、領域Ａ２に形成されるＭＯＳトランジスタ６８を異なるレイヤに形成することで、強誘電体キャパシタ１０の製造プロセスとＭＯＳトランジスタ６８の製造プロセスを分離することが可能である。領域Ａ１、Ａ２のほぼ全面には、強誘電体キャパシタ１０を被覆するように層間絶縁膜４１が成膜されている。層間絶縁膜４１はＴＥＯＳを原料ガスとしてプラズマＣＶＤにより成膜された酸化シリコン膜である。層間絶縁膜４１には後工程で配線層を成膜するためのコンタクトホールｈ１、ｈ２が開口されている。コンタクトホールｈ１は下部電極１１に通じており、コンタクトホールｈ２はＭＯＳトランジスタ３８に通じている。
【００２４】
図４は配線工程終了後の強誘電体メモリ装置１００の平面構成図を示しており、図１（Ｂ）は図４のＢ−Ｂ線断面図に相当する。配線工程においては領域Ａ１、Ａ２を含む層間絶縁膜４１のほぼ全域に金属層（配線材料層）を成膜し、さらに、金属層を所定の形状にパターニングすることにより、配線層５１と水素バリア膜５２を形成する。配線層５１は図１（Ｂ）及び図４に示すように、コンタクトホールｈ１、ｈ２を介して下部電極１１とワード線ドライバ２２（より詳細には、ＭＯＳトランジスタ３８などの論理素子）と接続するようにライン状にパターニングされる。本工程においては、図４に示すように、上部電極１３とビット線ドライバ２１も配線層５１によって接続される。
【００２５】
水素バリア膜５２は少なくともメモリセルアレイ１０１が形成される領域を被覆するように領域Ａ１のほぼ全域にわたってパターニングされる。このように、配線工程において領域Ａ１上に成膜された金属層を全て除去せずに、少なくともその一部を残存させておくことによって、残存金属層を水素バリア膜５２として機能させることができる。一般に、金属層は水素バリア膜５２として機能し得るため、その材料は特に限定されるものではないが、製造プロセスの都合上、アルミニウム（Ａｌ）が好適である。アルミニウム膜の成膜には一般的にスパッタ法が用いられる。もとより、上述の例では、メモリセルアレイ１０１が形成される領域を被覆するように領域Ａ１のほぼ全域にわたって水素バリア膜５２を形成していたが、本発明はこれに限られるものではなく、上部電極１３又は下部電極１１のラインに沿ってストライプ状に水素バリア膜５２を形成してもよく、また、上部電極１３と下部電極１１が交差するポイント毎に水素バリア膜５２を点在させてもよい。
【００２６】
尚、上述の構成において、水素バリア膜５２は、配線層５１、上部電極１３、及び下部電極１１の何れとも電気的に導通しないように分離形成されており、電気的にはフローティング状態にある。但し、本発明において、水素バリア膜５２と配線層５１は必ずしも分離する必要はなく、図２（Ｆ）に示すように、領域Ａ１、Ａ２を含む層間絶縁膜４１のほぼ全域に金属層５０を成膜し、上述の配線層５１と水素バリア膜５２を一体化させた構成としてもよい。
【００２７】
さて、層間絶縁膜４１上に配線層５１と水素バリア膜５２を形成したならば、図１（Ｃ）に示すように、配線層５２と水素バリア膜５２を酸素雰囲気或いは窒素雰囲気の環境下において短時間熱処理を施すことにより、又は酸素プラズマ或いは窒素プラズマへ暴露することにより、その表面（より詳細には、上面部分及び側壁部分）にアルミナ層（Ａｌ２Ｏ３）又は窒化アルミニウム層（ＡｌＮ）から成る酸化物層又は窒化物層５１ａ，５２ａを形成する。水素バリア膜５２の上層を酸化物層又は窒化物層５２ａとすることにより、良好な水素バリア特性が得られる。
【００２８】
但し、水素バリア膜５２とともに配線層５１の上層も同時に酸化処理又は窒化処理する場合には、配線層５１の全てが酸化或いは窒化されて絶縁膜とならないように、表面の上層のみが酸化或いは窒化されるように上述の熱処理時間或いはプラズマへの暴露時間を調整する。もとより、本発明において、配線層５１は水素バリア膜５２とともに必ずしも酸化処理或いは窒化処理される必要はなく、図２（Ｅ）に示すように、配線層５１を被覆するマスク７０を形成し、配線層５１の表面が酸化処理又は窒化処理されないようにして、水素バリア膜５２の表面を酸化処理又は窒化処理して酸化物層又は窒化物層５２ａを形成してもよい。
【００２９】
また、水素バリア膜５２をＡｌ／Ａｌ２Ｏ３又はＡｌ／ＡｌＮの二層構造とする場合には、上述したようにアルミニウム層を成膜してからこれを酸化処理又は窒化処理する場合の他に、アルミニウム層を成膜する段階で上記の二層構造を実現してもよい。例えば、アルミニウムをターゲットとして純粋のＡｌをスパッタ成膜し、Ａｌ膜の成膜の途中で酸素ガス又は窒素ガスを導入することで、その上層にＡｌ２Ｏ３又はＡｌＮを積層していく手法が考えられる。
【００３０】
尚、水素バリア膜５２としては、上述の他に、チタン酸化物、チタン窒化物、イリジウム酸化物などの各種金属酸化物又は金属窒化物を用いることが可能である。また、図１及び図２には図示してないが、上記の構成に加えて、個々の強誘電体キャパシタ１０を被覆するように水素バリア膜を成膜してもよい。以上の工程を経て、層間絶縁膜４１上の配線層５１及び水素バリア膜５２を成膜したならば、図２（Ｄ）に示すように、領域Ａ１、Ａ２を含む全域にパッシベーション膜６０を成膜することで、強誘電体メモリ装置１００が完成する。パッシベーション膜６０としては、ＳｉＮなどが好適である。
【００３１】
以上、説明したように、本実施形態の強誘電体メモリ装置の構造によれば、強誘電体キャパシタ１０をマトリクス状に配列したメモリセルアレイ１０１の周囲にトランジスタ等から成る周辺回路（ビット線ドライバ２１、ワード線ドライバ２２）が形成されるため、配線工程の際にメモリセルアレイ上に金属層を成膜することができ、しかもその金属層を除去することなく残存させておくことによって、水素バリア膜として機能させることが可能となる。つまり、配線層と水素バリア膜の成膜工程を別工程で行う必要はなく、同一工程で一括処理できるため、スループットの大幅向上を実現できる。
【００３２】
また、メモリセルアレイ１０１上に成膜された水素バリア膜５２はその表面を酸化処理又は窒化処理することで、水素吸蔵能力を高めることができるため、良好な水素バリア膜として機能させることが可能となる。
【図面の簡単な説明】
【図１】強誘電体メモリ装置の製造工程断面図である。
【図２】強誘電体メモリ装置の製造工程断面図である。
【図３】強誘電体メモリ装置の平面構成図である。
【図４】強誘電体メモリ装置の平面構成図である。
【符号の説明】
１００…強誘電体メモリ装置  １０１…メモリセルアレイ  ２１…ビット線ドライバ  ２２…ワード線ドライバ  １０…強誘電体キャパシタ  １１…下部電極  １２…強誘電体膜  １３…上部電極  ４１…層間絶縁膜  ５１…配線層  ５２…水素バリア膜  ５１ａ，５２ａ…酸化物層又は窒化物層
【図１】
2004296732.tif 000003
【図２】
2004296732.tif 000004
【図３】
2004296732.tif 000005
【図４】
2004296732.tif 000006