(57)【要約】【課題】複数の信号配線の並走エラーを自動的に検出し、エラー箇所における配置又は配線を自動的に修正することによりマスクデータを作成することができるマスクデータ作成方法を提供する。【解決手段】以上の課題を解決するため、本発明に係るマスクデータ作成方法は、第１のプログラムを用いてレイアウト領域内に信号配線を配置するステップ（ａ）と、第２のプログラムを用いて信号配線の並走エラーに関する情報を出力するステップ（ｂ）と、ステップ（ｂ）において出力された情報を第１のプログラムにおいて利用できる形式に変換するステップ（ｃ）と、第１のプログラム及び変換された情報を用いて重複配線を配置するステップ（ｄ）と、第１のプログラムを用いて重複配線を迂回するように信号配線を再配置するステップ（ｅ）とを具備する。【選択図】　図１
2004111530.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の製造において露光の際に用いるマスクのデータをコンピュータを用いて作成する方法であって、
第１のプログラムを用いて、レイアウト領域内に複数の信号配線を配置するステップ（ａ）と、
第２のプログラムを用いて、レイアウト領域内に配置された複数の信号配線の並走エラーを検出し、並走エラーに関する情報を出力するステップ（ｂ）と、
ステップ（ｂ）において出力された情報を、前記第１のプログラムにおいて利用できる形式に変換するステップ（ｃ）と、
前記第１のプログラム及びステップ（ｃ）において変換された情報を用いて、並走エラーが発生している領域において、いずれかの信号配線と部分的に重複する重複配線を配置するステップ（ｄ）と、
前記第１のプログラムを用いて、レイアウト領域内に配置された信号配線及び重複配線のショートエラーを検出し、重複配線を迂回するように信号配線を再配置するステップ（ｅ）と、
を具備するマスクデータ作成方法。
【請求項２】
ステップ（ｂ）が、所定の値以下の間隔を有する２本の信号配線の並走距離に基づいて定められた条件に従って並走エラーを検出することを含む、請求項１記載のマスクデータ作成方法。
【請求項３】
ステップ（ｅ）の後で、重複配線を削除するステップをさらに具備する請求項１又は２記載のマスクデータ作成方法。
【請求項４】
半導体装置の製造において露光の際に用いるマスクの製造方法であって、請求項１〜３のいずれか１項記載のマスクデータ作成方法によって作成されたマスクデータに基づいてマスクを製造するステップ（ｆ）を具備するマスク製造方法。
【請求項５】
半導体装置の製造方法であって、
導電膜が形成された半導体ウエハ上にレジストを塗布するステップと、
請求項４記載のマスク製造方法によって製造されたマスクを用いて、前記半導体ウエハ上に塗布されたレジストを露光するステップと、
露光されたレジストを現像するステップと、
現像されたレジストを利用することにより、前記半導体ウエハに形成された導電膜をパターニングして信号配線とするステップと、
を具備する製造方法。
【請求項６】
請求項５記載の製造方法によって製造された半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲートアレイ、エンベデッドアレイ、スタンダードセル等の半導体装置の製造において露光の際に用いるマスクのデータを作成する方法に関する。さらに、本発明は、そのようなマスクデータ作成方法によって作成されたマスクデータを用いるマスク製造方法、半導体装置の製造方法、及び、半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体装置に形成されるパターンの微細化が進んでおり、半導体装置における信号配線間の容量結合により、信号配線間のクロストークによるノイズや遅延時間の変動の影響が大きくなっている。このような従来の半導体装置について、図４を参照しながら説明する。
【０００３】
図４は、従来の半導体装置におけるセル及び信号配線の一部を示す図である。図４において、半導体装置１００は、セル１０１〜１０４を含んでいる。セル１０１の出力は、信号配線１０５によってセル１０２の入力に接続されており、セル１０３の出力は、信号配線１０６によってセル１０４の入力に接続されている。この例においては、信号配線１０５及び１０６が近接して平行に配置されているため、これらの間に大きな容量結合が発生している。
【０００４】
このような状況において、セル１０１から信号配線１０５に出力される第１の信号が一定の電位を有する場合に、セル１０３から信号配線１０６に出力される第２の信号の電位が変化すると、信号配線１０６上における電位変化によって、信号配線１０５上にクロストークによるノイズが発生する。
【０００５】
また、セル１０１から信号配線１０５に出力される第１の信号とセル１０３から信号配線１０６に出力される第２の信号とが近いタイミングで変化する場合には、第１又は第２の信号のいずれか一方が変化しない場合と比較して、第１又は第２の信号の遅延時間が変動する。
【０００６】
そのため、従来の半導体装置においては、上記のようなクロストークによるノイズや遅延時間の変動が半導体装置の誤動作を招くという問題があった。半導体装置の誤動作を防止するためには、自動配置配線を行った後で、ＤＲＣ（デザインルールチェック）用のプログラムを用いて、信号配線の並走距離が基準値以上に長くなるエラー箇所を検出し、エラー箇所における信号配線をマニュアルで修正することも考えられる。しかしながら、近年における半導体装置の高密度化に伴って、エラー箇所の数が増加しており、マニュアルでは対応が困難になりつつある。
【０００７】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、複数の信号配線の並走エラーを自動的に検出し、並走エラーが発生した領域における信号配線を自動的に修正することによりマスクデータを作成することができるマスクデータ作成方法を提供することを目的とする。さらに、本発明は、そのようなマスクデータ作成方法によって作成されたマスクデータを用いるマスク製造方法、及び、そのようなマスク製造方法によって製造されたマスクを用いて製造される半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係るマスクデータ作成方法は、半導体装置の製造において露光の際に用いるマスクのデータをコンピュータを用いて作成する方法であって、第１のプログラムを用いて、レイアウト領域内に複数の信号配線を配置するステップ（ａ）と、第２のプログラムを用いて、レイアウト領域内に配置された複数の信号配線の並走エラーを検出し、並走エラーに関する情報を出力するステップ（ｂ）と、ステップ（ｂ）において出力された情報を、第１のプログラムにおいて利用できる形式に変換するステップ（ｃ）と、第１のプログラム及びステップ（ｃ）において変換された情報を用いて、並走エラーが発生している領域において、いずれかの信号配線と部分的に重複する重複配線を配置するステップ（ｄ）と、第１のプログラムを用いて、レイアウト領域内に配置された信号配線及び重複配線のショートエラーを検出し、重複配線を迂回するように信号配線を再配置するステップ（ｅ）とを具備する。
【０００９】
ここで、ステップ（ｂ）が、所定の値以下の間隔を有する２本の信号配線の並走距離に基づいて定められた条件に従って並走エラーを検出するようにしても良い。また、マスクデータ作成方法は、ステップ（ｅ）の後で、重複配線を削除するステップをさらに具備するようにしても良い。
【００１０】
本発明に係るマスク製造方法は、半導体装置の製造において露光の際に用いるマスクの製造方法であって、上記のいずれかのマスクデータ作成方法によって作成されたマスクデータに基づいてマスクを製造するステップ（ｆ）を具備する。
【００１１】
本発明に係る半導体装置の製造方法は、導電膜が形成された半導体ウエハ上にレジストを塗布するステップと、上記のマスク製造方法によって製造されたマスクを用いて、半導体ウエハ上に塗布されたレジストを露光するステップと、露光されたレジストを現像するステップと、現像されたレジストを利用することにより、半導体ウエハに形成された導電膜をパターニングして信号配線とするステップとを具備する。また、本発明に係る半導体装置は、上記の製造方法によって製造される。
【００１２】
本発明によれば、複数の信号配線の並走エラーを自動的に検出し、並走エラーが発生した領域における信号配線を自動的に修正することにより、マスクデータを作成することができる。さらに、このマスクデータを用いて、マスクや半導体装置を製造することができる。
【００１３】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。
図１は、本発明の一実施形態に係るマスクデータ作成方法を示すフローチャートであり、図２は、マスクデータ作成過程における信号配線の一部を示す図である。このマスクデータ作成方法は、ＣＰＵ及びメモリを有するコンピュータと、ＣＰＵに所定の処理を行わせるためのソフトウェア（プログラム）とによって実行される。
【００１４】
図１に示すステップＳ１において、自動配置配線（Ｐ＆Ｒ：Ｐｌａｃｅ　ａｎｄ　Ｒｏｕｔｅ）プログラムを用いて、レイアウト領域に複数のセルを配置し、これらのセル間を接続する信号配線を仮配置する。ここで、図２（ａ）に示すように、レイアウト領域の一部において、信号配線１と信号配線２とが並走するような場合が生じる。
【００１５】
ステップＳ２において、Ｄｒａｃｕｌａ等のデザインルールチェック（ＤＲＣ：Ｄｅｓｉｇｎ　Ｒｕｌｅ　Ｃｈｅｃｋ）プログラムを用いて、信号配線の基準値以上の並走箇所を並走エラーとして検出する。本実施形態においては、図２（ｂ）に示すように、所定の値以下の間隔を有する２本の信号配線が１３０μｍ以上に渡って並走している場合を並走エラーとして定義している。なお、エラー条件としては、これ以外にも、必要に応じた条件を定義することができる。
【００１６】
ステップＳ３おいて、ＤＲＣプログラムは、エラー箇所の情報をデータとして出力する。また、ステップＳ４において、ＤＲＣプログラムによって出力されたエラー箇所の情報を表すデータを、Ｐ＆Ｒプログラムにおけるデータ形式であるＬＥＦ（Ｌｉｂｒａｒｙ　Ｅｘｃｈａｎｇｅ　Ｆｏｒｍａｔ）ファイルに変換する。
【００１７】
ステップＳ５において、Ｐ＆Ｒプログラムは、ＬＥＦファイルを読み込み、図２（ｃ）に示すように、障害物となる配線（以下、「オブストラクション（Ｏｂｓｔｒｕｃｔｉｏｎ）」という）３を、エラー箇所のいずれかの信号配線（ここでは、信号配線２とする）と部分的に重複するように挿入する。これにより、図２（ｄ）に示すように、信号配線２とオブストラクション３とがショートし、Ｐ＆Ｒプログラムによってショートエラーとして認識される（ステップＳ６）。
【００１８】
ステップＳ７において、コンピュータにエラー修復の命令を入力すると、Ｐ＆Ｒプログラムは、図２（ｅ）に示すように、オブストラクション３を迂回するように信号配線２を修正してショートエラーを修復する。その結果、基準値以上に長い信号配線の並走箇所を取り除くことができる。次に、図２（ｆ）に示すように、オブストラクションを削除する（ステップＳ８）。
【００１９】
本実施形態によれば、ＣＰＵとソフトウエアを用いて、信号配線の並走の改善を自動化することができる。ここで、修正された配線を評価するために、ステップＳ２〜Ｓ８を繰り返してもよい。また、ステップＳ８においてオブストラクションを削除したが、オブストラクションを削除せずに残しておいてもよい。
【００２０】
このようにしてマスクデータの作成が完了すると、これに基づいて、半導体装置の製造において露光の際に用いるマスクが製造される。本発明に係るマスク製造方法は、本発明に係るマスクデータ作成方法によって作成されたマスクデータに基づいてマスクを製造するステップを含んでいる。
【００２１】
さらに、製造されたマスクを用いて、半導体装置が製造される。図３は、本発明の一実施形態に係る半導体装置の製造方法を示すフローチャートである。
まず、ステップＳ１１において、半導体ウエハの所定の領域に素子分離膜を形成する。次に、ステップＳ１２において、素子分離膜によって囲まれた半導体ウエハの領域上に、ゲート絶縁膜となる絶縁膜を形成する。さらに、ステップＳ１３において、絶縁膜の上にゲート電極となる多結晶シリコン膜を形成する。その後、ステップＳ１４において、ゲート絶縁膜とゲート電極をパターニングする。次に、ステップＳ１５において、不要な領域を絶縁膜等でマスクして半導体ウエハ内に不純物を注入することにより、不純物拡散領域を形成する。
【００２２】
ステップＳ１６において、半導体ウエハ上に層間絶縁膜を形成する。さらに、不要な領域をマスクして層間絶縁膜をエッチングすることにより、層間絶縁膜の所定の部分に開口を設ける。次に、ステップＳ１７において、層間絶縁膜が形成された半導体ウエハ上に導電膜を形成する。さらに、ステップＳ１８において、導電膜が形成された半導体ウエハ上にレジストを塗布する。次に、ステップＳ１９において、本発明に係るマスク製造方法によって製造されたマスクを用いてレジストを露光し、ステップＳ２０において、露光されたレジストを現像する。ステップＳ２１において、現像されたレジストを利用して導電膜をエッチングすることにより、配線をパターニングする。これにより、マスクに形成されたパターンに対応する複数の信号配線が形成される。多層配線を形成する場合には、ステップＳ１６〜Ｓ２１を必要な回数だけ繰り返せば良い。
【００２３】
【発明の効果】
以上述べたように、本発明によれば、複数の信号配線の並走エラーを自動的に検出し、並走エラーが発生した領域における信号配線を自動的に修正することにより、マスクデータを作成することができる。さらに、このマスクデータを用いて、マスクや半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るマスクデータ作成方法を示すフローチャートである。
【図２】マスクデータ作成過程における信号配線の一部を示す図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示すフローチャートである。
【図４】従来の半導体装置におけるセル及び信号配線の一部を示す図である。
【符号の説明】
１、２　信号配線
３　オブストラクション
１００　半導体装置
１０１〜１０４　セル
１０５、１０６　信号配線
【図１】
2004111530.tif 000003
【図２】
2004111530.tif 000004
【図３】
2004111530.tif 000005
【図４】
2004111530.tif 000006