(57)【要約】【課題】アセンブリ工程より前に行なう電気的特性のテストを精度良く行なうことができる半導体素子のテスト方法を提供する。【解決手段】半導体素子２０のテスト方法は、半導体素子２０が形成された半導体ウェハをテスト用治具１の表面上に位置決めする工程と、半導体ウェハを切断することによって、表面上において半導体ウェハを複数の半導体チップ２８に分離する工程と、複数の半導体チップ２８を表面上に位置決めした状態で、複数の半導体チップ２８の各々に形成された半導体素子２０の電気的特性をテストする工程とを備える。【選択図】        図１２
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【特許請求の範囲】
【請求項１】
半導体素子が形成された半導体ウェハをシート状部材の表面上に位置決めする工程と、
前記半導体ウェハを切断することによって、前記表面上において前記半導体ウェハを複数の半導体チップに分離する工程と、
前記複数の半導体チップを前記表面上に位置決めした状態で、前記複数の半導体チップの各々に形成された前記半導体素子の電気的特性をテストする工程とを備える、半導体素子のテスト方法。
【請求項２】
前記半導体素子の電気的特性をテストする工程は、前記半導体素子の電気的特性をテストするための装置に前記シート状部材をセッティングする工程を含み、前記シート状部材は、前記装置に着脱自在に設けられている、請求項１に記載の半導体素子のテスト方法。
【請求項３】
前記半導体ウェハを位置決めする工程の前に、前記半導体ウェハの裏面を研磨する工程をさらに備え、前記半導体ウェハを位置決めする工程は、前記シート状部材の表面と前記半導体ウェハの裏面とが向い合うように、前記半導体ウェハを前記シート状部材の表面上に位置決めする工程を含む、請求項１または２に記載の半導体素子のテスト方法。
【請求項４】
半導体素子が形成された半導体ウェハの裏面を研磨する工程と、
シート状部材の表面上に、前記表面と前記半導体ウェハの裏面とが向い合うように、前記半導体ウェハを位置決めする工程と、
前記半導体ウェハを前記表面上に位置決めした状態で、前記半導体ウェハに形成された前記半導体素子の電気的特性をテストする工程とを備える、半導体素子のテスト方法。
【請求項５】
シート状部材の表面上に、半導体素子が形成された半導体ウェハを、前記表面と前記半導体ウェハの裏面とが向い合うように接着する工程と、
前記半導体素子の電気的特性をテストするための装置に前記シート状部材をセッティングし、前記半導体ウェハに形成された前記半導体素子の電気的特性をテストする工程とを備える、半導体素子のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一般的には、半導体素子のテスト方法に関し、より特定的には、半導体装置の製造工程のアセンブリ工程より前に行なう半導体素子のテスト方法に関する。
【０００２】
【従来の技術】
従来、半導体素子の電気的特性のテストは、大きく分けて２回行われている。まず、半導体ウェハの状態の時にウェハテストと呼ばれる１回目のテストがダイシングラインに囲まれた領域ごとに行なわれる。そのダイシングラインに沿って半導体ウェハを切断することによって、半導体ウェハから複数の半導体チップが取り出される。ウェハテストの結果、良品と認められた半導体チップのみが、続くアセンブリ工程にまわされる。そして、アセンブリ工程を経て最終製品の状態にしてから最終テストと呼ばれる２回目のテストが行なわれる。
【０００３】
また別の従来技術として、特開平６−５６６８号公報には、ウエハーから良品の半導体チップのみを選別する半導体チップの製造方法が開示されている。また、特開平７−７４１３１号公報には、厚みが薄いウエハから半導体チップを容易に取り出すことができるダイシング装置および半導体チップの加工方法が開示されている。
【０００４】
【特許文献１】
特開平６−５６６８号公報
【０００５】
【特許文献２】
特開平７−７４１３１号公報
【０００６】
【発明が解決しようとする課題】
上述のウェハテストを行なうことによって最終製品の品質が完全に保証することができれば、アセンブリ工程後は簡易テストを行なうのみで製品を出荷することができる。
【０００７】
しかし、従来のウェハテストでは、半導体チップに分離される前の半導体ウェハの状態で半導体素子の電気的特性がテストされている。したがって、最終製品では半導体チップごとに分離される半導体素子が、ウェハテストの段階では物理的につながった状態にあり、半導体チップ間に発生する電気的な影響を除去してテストを行なうことができない。このため、ウェハテストの段階で、最終製品で実現されるべき電気的特性がテストされないという問題が発生する。この問題は、近年のＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）パターンの微細化および高性能化によって、ますます深刻となっている。
【０００８】
また、ウェハテストを行なう半導体素子の電気的特性をより最終製品に近づけるために、半導体ウェハから半導体チップを取り出した後にテストを行なう方法も考えられる。この場合、半導体チップごとに分離した状態の半導体素子にテストを行なうことができる。しかし、半導体チップごとにウェハテストを行なうためには、テスト用の保持具に半導体チップの各々を位置決めし、さらにテスト後に半導体チップを保持具から取り外すための装置が必要となる。このような装置には高い位置決め精度が求められ、装置の数も膨大になるため、高額な設備投資が必要となる。これらの理由から、従来技術で説明したように、半導体ウェハの段階でのウェハテストと、最終製品に行なう最終テストとを行なっているのが現状である。
【０００９】
最終テストは、アセンブリ工程での不具合を見つけるために不可欠である。しかし、アセンブリ工程で行なった処理には起因せず、たんにウェハテストで見つけられなかった不良品が最終テストの段階で判明する場合がある。この場合、アセンブリ工程以降の工程でその不良品に行なった作業が全て無駄になってしまう。このため、半導体装置の製造コストが増大するという経営上の大きな問題が生じる。
【００１０】
さらに、近年では、複数の半導体チップを同一パッケージ内に組み込んでアセンブリを行なうＭＣＰ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）が増えている。ＭＣＰに組み込まれた複数の半導体チップのうち１つが不良品であると最終テストの段階で判明した場合、ＭＣＰに組み込まれた他の半導体チップも無駄になってしまう。このようにアセンブリ工程で製品に加わる付加価値は増大する傾向にあり、ウェハテストで不良品が見つけられないことによる損害は大きくなっている。
【００１１】
また、上述のＭＣＰでは、同一のパッケージに複数の半導体チップを厚み方向に重ねて組み込む必要がある。このため、アセンブリ工程の前に研磨工程を行なうことによって、半導体チップの厚みを従来より薄くしておかなければならない。しかし、ウェハテストよりも前に半導体ウェハの裏面に研磨を行なった場合、半導体ウェハの剛性が低下する。このため、ウェハテストを行なう際に、半導体ウェハがテスト装置のプローブの針圧に耐えられないという問題が発生する。
【００１２】
したがって、現状では、まずウェハテストを行ない、その後に研磨工程を行なっている。この場合、最終製品の厚みと異なる厚みの状態でウェハテストを行なうこととなるため、最終製品で実現されるべき電気的特性がテストされないという問題が同様に発生する。
【００１３】
そこでこの発明の目的は、上記の課題を解決することであり、アセンブリ工程より前に行なう電気的特性のテストを精度良く行なうことができる半導体素子のテスト方法を提供することである。
【００１４】
【課題を解決するための手段】
この発明に従った半導体素子のテスト方法は、半導体素子が形成された半導体ウェハをシート状部材の表面上に位置決めする工程と、半導体ウェハを切断することによって、表面上において半導体ウェハを複数の半導体チップに分離する工程と、複数の半導体チップを表面上に位置決めした状態で、複数の半導体チップの各々に形成された半導体素子の電気的特性をテストする工程とを備える。
【００１５】
【発明の実施の形態】
この発明の実施の形態について、図面を参照して説明する。
【００１６】
（実施の形態１）
図１から図４および図９から図１２は、この発明の実施の形態１における半導体素子のテスト方法の工程を示し、図１および図３は斜視図であり、図２および図９は平面図であり、図４、図１０および図１２は断面図であり、図１１は側面図である。以下において、アセンブリ工程（半導体ウェハから取り出された半導体チップをパッケージに搭載する工程）より前に行なう半導体素子のテスト方法について説明を行なう。
【００１７】
図１を参照して、所定の製造工程を行なうことによって、シリコンなどから形成された半導体ウェハ１０に半導体素子２０を形成する。
【００１８】
図２は、図１に示す半導体ウェハ１０の表面１０ａの一部を拡大した平面図である。図２を参照して、半導体素子２０が形成された半導体ウェハ１０の表面１０ａには、後に続くダイシング工程においてダイシングソーによって切断されるダイシングライン２６が形成されている。ダイシング工程によって、半導体ウェハ１０から複数の半導体チップが取り出される。ダイシングライン２６に囲まれた領域には、その複数の半導体チップの各々を構成する半導体素子２０が形成されている。半導体ウェハ１０の表面１０ａには、複数の電極２５が形成されている。
【００１９】
続いて、半導体ウェハ１０を研磨装置にセッティングし、半導体ウェハ１０の裏面１０ｂを研磨する。裏面１０ｂは、半導体素子２０が形成された表面１０ａの反対側に位置する面である。たとえば、半導体ウェハ１０が厚み７２５μｍを有する８インチウェハである場合、この研磨によって半導体ウェハ１０の厚みは１００μｍから１５０μｍほどにも薄くなる。これにより、半導体ウェハ１０から取り出される半導体チップの高さを小さくすることができる。
【００２０】
図３を参照して、半導体ウェハ１０をテスト用治具１の表面１ａ上に貼り付ける。この際、半導体ウェハ１０の裏面１０ｂとテスト用治具１の表面１ａとが向い合うように半導体ウェハ１０を位置決めする。
【００２１】
図４は、図３中のＩＶ−ＩＶ線上に沿った断面図である。図３および図４を参照して、テスト用治具１は、シート状のダイシングシート２と、リング状の保持具３とから構成されている。保持具３は、ダイシングシート２の周縁に沿って延在している。保持具３の内周部分３ｍは、テスト用治具１が後に続く工程でセッティングされるテスト装置に着脱可能なように形状が決定されている。ダイシングシート２は、保持具３に接着剤によって貼り合わされている。
【００２２】
ダイシングシート２は、塩化ビニルまたはこれに類する軟質の合成樹脂から形成されている。ダイシングシート２は、１００μｍ程度の厚みを有する。保持具３は、ステンレス（ＳＵＳ；ＪＩＳ呼称）から形成されている。保持具３は、この他の金属、またはある程度の剛性を有する合成樹脂によって形成されていても良い。
【００２３】
なお、本実施の形態では、テスト用治具１を構成する部材として、ダイシングシート２と保持具３とを用いたが、これに限定されるものではない。たとえば、ダイシングシートにかえて剛性を有する板状部材によって保持具を用いても良い。また、このような板状部材が保持具と一体になってテスト用治具を構成していても良い。
【００２４】
図５は、図３および図４に示す保持具の変形例を示す平面図である。図６は、図５中の保持具の構造を説明するための断面図である。図６では、図５中のＶＩ−ＶＩ線上に沿った断面に相当する形状が描かれている。
【００２５】
図５および図６を参照して、テスト用治具４０は、シート状のダイシングシート４１と、保持具４２とから構成されている。保持具４２は正方形形状を有する。保持具４２の中央部には、保持具４２の内周部分４２ｍによって規定される円形の開口が形成されている。保持具４２の内周部分４２ｍは、テスト用治具４０が後に続く工程でセッティングされるテスト装置に着脱可能なように形状が決定されている。ダイシングシート４１は、保持具４２に接着剤によって貼り合わされている。
【００２６】
図７は、図３および図４に示す保持具の別の変形例を示す平面図である。図８は、図７中の保持具の構造を説明するための断面図である。図８では、図７中のＶＩＩＩ−ＶＩＩＩ線上に沿った断面に相当する形状が描かれている。
【００２７】
図７および図８を参照して、テスト用治具５０は、シート状のダイシングシート５１と、リング状の保持具５３と、リング状であって保持具５３よりも一回り小さく形成された保持具５２とから構成されている。保持具５２の内周部分５２ｍは、テスト用治具５０が後に続く工程でセッティングされるテスト装置に着脱可能なように形状が決定されている。保持具５３の内周部分５３ｍが、保持具５２の外周部分５２ｎに嵌め合わされることによって、保持具５３および５２が一体化される。ダイシングシート５１は、外周部分５２ｎと内周部分５３ｍとの間に挟まれることによって保持具５２の一方の端面に固定される。
【００２８】
図９を参照して、テスト用治具１に位置決めされた半導体ウェハ１０の一部が拡大されて示されている。半導体ウェハ１０が位置決めされたテスト用治具１をダイシング装置にセッティングする。ダイシング装置のダイシングソーを回転させて、半導体ウェハ１０をダイシングライン２６に沿って切断する。
【００２９】
図１０は、図９中のＸ−Ｘ線上に沿った断面図である。図９および図１０を参照して、半導体ウェハ１０が切断されることによって、テスト用治具１の表面１ａ上には、複数の半導体チップ２８が形成される。複数の半導体チップ２８の各々は、切断後のダイシングライン２６ｍによって物理的に分離されている。加えて、ダイシングシート２は絶縁性材料から形成されているため、複数の半導体チップ２８の各々は電気的にも分離されている。
【００３０】
図１１を参照して、半導体素子の電気的特性をテストするための装置であるプローバ３０が示されている。プローバ３０は、テスタ本体３１と、テスタ本体３１に電気的に接続されたテストヘッド３２と、テストヘッド３２の下方に設けられたプローバ本体３３と、プローバ本体３３の頂面側に設けられたテストステージ３５とを備える。テストステージ３５には、テスト用治具１に位置決めされた半導体チップ２８がセッティングされている。プローバ３０は、半導体チップ２８に向い合うようにテストヘッド３２に設けられたプローブ３４をさらに備える。
【００３１】
図１２は、図１１中のプローブ３４と、半導体チップ２８がセッティングされたテストステージ３５とを拡大して示した断面図である。図１２を参照して、半導体チップ２８に形成された電極２５（図９を参照のこと）に接触させてテスタ本体３１と半導体チップ２８との電気的な導通をとるために、プローブ３４は針状に形成されている。
【００３２】
テスト用治具１は、保持具３の内周部分３ｍがテストステージ３５の外周部分に嵌め合わされることによってテストステージ３５に保持されている。そして、このような保持が可能なように、保持具３の内周部分３ｍの直径が調整されている。
【００３３】
従来、プローバで半導体ウェハのテストを行なう場合、テストステージに吸引用の孔を形成することによって半導体ウェハを直接吸引していた。しかし、吸引用の孔が形成される場所によっては、吸引用の孔の真上に位置する電極にプローブが接触する場合がある。この場合、半導体ウェハの厚みが薄いために、半導体ウェハがプローブの針圧に耐えられないということがあった。しかし、本実施の形態では、吸引を行なうことなくテスト用治具１を保持することができるため、このような問題を解決することができる。
【００３４】
図１１および図１２を参照して、プローバ３０を用いて、半導体チップ２８に形成された半導体素子２０の電気的特性をテストする。このテストによって、複数の半導体チップ２８の各々に形成された半導体素子２０が、本来意図する動作および性能を実現しているかどうかを確認する。これにより、半導体チップ２８の良否が判断される。
【００３５】
テストの結果を後に続くアセンブリ工程に伝えるため、たとえば、複数の半導体チップ２８の各々の良否をテスト用治具１上における座標位置とともに電子情報としてアセンブリ装置に送る。また、不良と認められた半導体チップ２８に、不良であることを示す視覚で認識可能なマークをつけても良い。
【００３６】
その後、半導体チップ２８が位置決めされたテスト用治具１をアセンブリ工程に移動させる。アセンブリ工程では、良品と認められた半導体チップ２８のみをピックアップしてアセンブリを行なう。
【００３７】
この発明の実施の形態１に従った半導体素子２０のテスト方法は、半導体素子２０が形成された半導体ウェハ１０をシート状部材としてのテスト用治具１の表面１ａ上に位置決めする工程と、半導体ウェハ１０を切断することによって、表面１ａ上において半導体ウェハ１０を複数の半導体チップ２８に分離する工程と、複数の半導体チップ２８を表面１ａ上に位置決めした状態で、複数の半導体チップ２８の各々に形成された半導体素子２０の電気的特性をテストする工程とを備える。
【００３８】
半導体素子２０の電気的特性をテストする工程は、半導体素子２０の電気的特性をテストするための装置としてのプローバ３０にテスト用治具１をセッティングする工程を含む。テスト用治具１は、プローバ３０に着脱自在に設けられている。
【００３９】
半導体素子２０のテスト方法は、半導体ウェハ１０を位置決めする工程の前に、半導体ウェハ１０の裏面１０ｂを研磨する工程をさらに備える。半導体ウェハ１０を位置決めする工程は、テスト用治具１の表面１ａと半導体ウェハ１０の裏面１０ｂとが向い合うように、半導体ウェハ１０をテスト用治具１の表面１ａ上に位置決めする工程を含む。
【００４０】
このように構成された半導体素子２０のテスト方法によれば、半導体素子２０がプローバ３０によってテストされる際、半導体素子２０は最終製品の形態により近い形態で形成されている。つまり、プローバ３０によってテストされる半導体素子２０は、半導体ウェハ１０を切断して取り出した半導体チップ２８に形成されている。さらに、半導体チップ２８の裏面は、半導体ウェハ１０の段階で研磨されており、半導体チップ２８の厚みは最終製品の正規の厚みまで薄くなっている。このため、最終製品で実現されるべき電気的特性により近い状態で、半導体素子２０の電気的特性をテストすることができる。これにより、テストの信頼性を飛躍的の向上させることができ、不良の半導体チップ２８をより確実にスクリーニングすることができる。また、複数の半導体チップ２８を１つにパッケージしてＭＣＰとする場合には、不良の半導体チップ２８が組み込まれることを防止して製造コストの極小化を図ることができる。
【００４１】
また、半導体素子２０がテストされる際、半導体チップ２８はテスト用治具１の表面１ａに位置決めされた状態にある。このため、テスト時における半導体チップ２８の剛性を高くすることができる。これにより、厚みを薄くされた半導体チップ２８の剛性は小さいにもかかわらず、半導体チップ２８はプローブ３４の針圧に耐えることができる。また、テスト用治具１に位置決めされる段階において、半導体素子２０はいまだ分離されていない半導体ウェハ１０の状態にある。このため、テスト用治具１に多数個の半導体チップ２８を位置決めする煩わしさもなく、半導体素子２０のテストを容易に行なうことができる。
【００４２】
（実施の形態２）
この発明の実施の形態２における半導体素子のテスト方法は、実施の形態１における半導体素子のテスト方法と比較して、ダイシング工程を行なうタイミングが異なる。以下において、実施の形態１と重複する工程の説明は省略する。
【００４３】
図３および図４に示す工程において、半導体ウェハ１０をテスト用治具１の表面１ａに位置決めした後、図１１および図１２に示す工程に従って、半導体ウェハ１０に形成された半導体素子２０の電気的特性のテストを行なう。その後、図９および図１０に示す工程に従って、半導体ウェハ１０を所定の位置で切断し、半導体ウェハ１０から複数の半導体チップ２８を取り出す。
【００４４】
この発明の実施の形態２に従った半導体素子２０のテスト方法は、半導体素子２０が形成された半導体ウェハ１０の裏面１０ｂを研磨する工程と、シート状部材としてのテスト用治具１の表面１ａ上に、表面１ａと半導体ウェハ１０の裏面１０ｂとが向い合うように、半導体ウェハ１０を位置決めする工程と、半導体ウェハ１０を表面１ａ上に位置決めした状態で、半導体ウェハ１０に形成された半導体素子２０の電気的特性をテストする工程とを備える。
【００４５】
このように構成された半導体素子２０のテスト方法によれば、半導体素子２０がプローバ３０によってテストされる際に、プローバ３０にセッティングされる半導体ウェハ１０の厚みが最終製品の正規の厚みまで薄くなっている。このため、最終製品で実現されるべき電気的特性により近い状態で半導体素子２０の電気的特性をテストすることができる。これにより、半導体素子２０が不良であると判明した半導体ウェハ１０の位置から取り出された半導体チップ２８をより確実に排除することができる。
【００４６】
また、実施の形態１に記載の効果と同様に、半導体ウェハ１０はテスト時にテスト用治具１に位置決めされた状態にあるため、プローブ３４の針圧に耐えて半導体素子２０のテストを行なうことができる。さらに、テスト用治具１に多数個の半導体チップ２８を位置決めする煩わしさもなく、半導体素子２０のテストを容易に行なうことができる。
【００４７】
（実施の形態３）
この発明の実施の形態３における半導体素子のテスト方法では、図１および図２に示す工程において、半導体ウェハ１０に半導体素子２０を形成後、半導体ウェハ１０の研磨を行なわない。次に、図３および図４に示す工程において、半導体ウェハ１０をテスト用治具１の表面１ａに貼り合わせる。次に、図１１および図１２に示す工程において、プローバ３０のテストステージ３５にテスト用治具１をセッティングする。そして、半導体ウェハ１０に形成された半導体素子２０の電気的特性をテストする。
【００４８】
この発明の実施の形態３に従った半導体素子２０のテスト方法は、シート状部材としてのテスト用治具１の表面１ａ上に、半導体素子２０が形成された半導体ウェハ１０を、表面１ａと半導体ウェハ１０の裏面とが向い合うように接着する工程と、半導体素子２０の電気的特性をテストするための装置としてのプローバ３０にテスト用治具１をセッティングし、半導体ウェハ１０に形成された半導体素子２０の電気的特性をテストする工程とを備える。
【００４９】
このように構成された半導体素子２０のテスト方法によれば、テスト用治具１に半導体ウェハ１０を貼り合わせ、その状態でテスト用治具１をプローバ３０にセッティングして半導体素子２０の電気的特性をテストしている。このため、従来のプローバにおいて半導体ウェハを真空吸着するために設けていた真空配管が不要となる。プローバのテストステージは、半導体ウェハを搭載した状態でＸ−Ｙ（平面移動）−θ（回転移動）のピッチ送り動作を頻繁に繰り返す部分である。このため、テストステージに設けられた真空配管が故障しやすかった。しかし、本実施の形態における半導体素子２０のテスト方法によって、このような問題を解決することができる。
【００５０】
なお、実施の形態１から３において、半導体素子２０の電気的特性のテストは、バーンイン試験等の環境試験であっても良い。バーンイン試験とは、温度または圧力などの面で実際に使用される条件よりも過酷な条件で、数時間、回路を動作させてみる加速試験をいう。従来、バーンイン試験は、アセンブリ工程を経て最終製品の形状で行なわれてきたが、近年では、アセンブリ工程前の段階で行なわれている。
【００５１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５２】
【発明の効果】
以上説明したように、この発明に従えば、アセンブリ工程より前に行なう電気的特性のテストを精度良く行なうことができる半導体素子のテスト方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における半導体素子のテスト方法の第１工程を示す斜視図である。
【図２】この発明の実施の形態１における半導体素子のテスト方法の第１工程を示す平面図である。
【図３】この発明の実施の形態１における半導体素子のテスト方法の第２工程を示す斜視図である。
【図４】この発明の実施の形態１における半導体素子のテスト方法の第２工程を示す断面図である。
【図５】図３および図４に示す保持具の変形例を示す平面図である。
【図６】図５中の保持具の構造を説明するための断面図である。
【図７】図３および図４に示す保持具の別の変形例を示す平面図である。
【図８】図７中の保持具の構造を説明するための断面図である。
【図９】この発明の実施の形態１における半導体素子のテスト方法の第３工程を示す平面図である。
【図１０】この発明の実施の形態１における半導体素子のテスト方法の第３工程を示す断面図である。
【図１１】この発明の実施の形態１における半導体素子のテスト方法の第４工程を示す側面図である。
【図１２】この発明の実施の形態１における半導体素子のテスト方法の第４工程を示す断面図である。
【符号の説明】
１  テスト用治具、１ａ  表面、１０  半導体ウェハ、２０  半導体素子、２８  半導体チップ、３０  プローバ。
【図１】
2004288761.tif 000003
【図２】
2004288761.tif 000004
【図３】
2004288761.tif 000005
【図４】
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【図５】
2004288761.tif 000007
【図６】
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【図７】
2004288761.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2004288761.tif 000013
【図１２】
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