(57)【要約】【課題】  処理中に消費される３層ハードマスクを使用する置換ゲート・プロセスとソース／ドレイン珪化物を組み合わせるプロセス統合を使用するＣＭＯＳ技術を使用する集積回路を提供する。【解決手段】  その処理において、第１の一時ゲート側壁スペーサは隆起したソースおよびドレインの形成用の領域を定義し、第２の一時スペーサはソースおよびドレインの注入用ならびにソースおよびドレインの珪化用の領域を定義し、一時ゲートはハードマスクによって珪化から保護される。【選択図】  図８
2004221556.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの電界効果トランジスタを具備する集積回路を形成する方法において、
半導体基板を準備するステップと、
前記基板上に第１の誘電体層を形成するステップと、
前記第１の誘電体層の上に犠牲ゲート層を形成するステップと、
前記犠牲ゲート層の上に、少なくとも２つのハードマスク副層を具備するハードマスク層を形成するステップと、
前記ハードマスク層、犠牲ゲート層、および第１の誘電体層にパターン形成することによりゲート・スタックを形成するステップと、
前記ゲート・スタックの周りに第１の保護側壁を形成するステップと、
前記第１の保護側壁の外側に隆起したソース／ドレイン構造を形成するステップと、
前記隆起したソース／ドレイン構造内にソース／ドレイン延長部分を注入するステップと、
前記ゲート・スタックが前記ハードマスクによって覆われている間に前記隆起したソース／ドレイン構造の上に珪化物を形成するステップと、
前記ゲート・スタックの周りに、前記ゲート・スタックのレベルまで平坦化した分離誘電体を形成するステップと、
前記ゲート・スタック内の前記犠牲ゲート層を除去し、それによりゲート開口部を形成するステップと、
前記ゲート開口部内の前記第１の誘電体層を除去するステップと、
前記ゲート開口部内に最終ゲート誘電体を付着させるステップと、
前記ゲート開口部内に最終ゲート層を付着させるステップとを具備する方法。
【請求項２】
前記ハードマスクが、最上部窒化物層と、前記最上部窒化物層の下の酸化物層とを具備し、
前記第１の保護側壁が窒化物から構成され、
前記隆起したソース／ドレイン構造を形成する前記ステップの後で、前記第１の保護側壁と前記最上部窒化物層が除去され、
前記隆起したソース／ドレイン構造をきれいにし、同時に前記酸化物ハードマスク層を除去する前記珪化ステップの前に、酸化物除去のステップが実行される、請求項１に記載の方法。
【請求項３】
前記ソース／ドレイン延長部分を注入する前記ステップの前に、前記第１の保護側壁と前記最上部窒化物層を除去するステップが実行される、請求項１に記載の方法。
【請求項４】
前記ソース／ドレイン延長部分を注入する前記ステップの後で、第２の保護ゲート側壁を形成するステップが実行され、その第２の保護ゲート側壁が外に延びて前記ソース／ドレイン延長部分の上の領域を充填し、それにより前記第２の保護ゲート側壁が前記珪化物用の領域を定義する、請求項１に記載の方法。
【請求項５】
前記ソース／ドレイン延長部分を注入する前記ステップの後で、第２の保護ゲート側壁を形成するステップが実行され、その第２の保護ゲート側壁が外に延びて前記ソース／ドレイン延長部分の上の領域を充填し、それにより前記第２の保護ゲート側壁が前記珪化物用の領域を定義する、請求項２に記載の方法。
【請求項６】
前記ソース／ドレイン延長部分を注入する前記ステップの後で、第２の保護ゲート側壁を形成するステップが実行され、その第２の保護ゲート側壁が外に延びて前記ソース／ドレイン延長部分の上の領域を充填し、それにより前記第２の保護ゲート側壁が前記珪化物用の領域を定義する、請求項３に記載の方法。
【請求項７】
前記第１の保護ゲート側壁を形成する前記ステップの前に、前記ゲート・スタックをカプセル化する共形酸化物層が形成される、請求項１に記載の方法。
【請求項８】
前記第１の保護ゲート側壁を形成する前記ステップの前に、前記ゲート・スタックをカプセル化する共形酸化物層が形成される、請求項２に記載の方法。
【請求項９】
前記第１の保護ゲート側壁を形成する前記ステップの前に、前記ゲート・スタックをカプセル化する共形酸化物層が形成される、請求項３に記載の方法。
【請求項１０】
前記第１の保護ゲート側壁を形成する前記ステップの前に、前記ゲート・スタックをカプセル化する共形酸化物層が形成される、請求項４に記載の方法。
【請求項１１】
前記第２の保護ゲート側壁を形成する前記ステップの前に、前記ゲート・スタックをカプセル化する共形窒化物層が形成される、請求項４に記載の方法。
【請求項１２】
前記第２の保護ゲート側壁を形成する前記ステップの前に、前記ゲート・スタックをカプセル化する共形窒化物層が形成される、請求項５に記載の方法。
【請求項１３】
前記第２の保護ゲート側壁を形成する前記ステップの前に、前記ゲート・スタックをカプセル化する共形窒化物層が形成される、請求項６に記載の方法。
【請求項１４】
前記第２の保護ゲート側壁が除去されるときに前記ハードマスク内の前記酸化物層が除去される、請求項４に記載の方法。
【請求項１５】
前記第２の保護ゲート側壁が除去されるときに前記ハードマスク内の前記酸化物層が除去される、請求項５に記載の方法。
【請求項１６】
前記第２の保護ゲート側壁が除去されるときに前記ハードマスク内の前記酸化物層が除去される、請求項６に記載の方法。
【請求項１７】
半導体基板と、そこに形成された１組の電界効果トランジスタとを具備する集積回路において、前記電界効果トランジスタが
珪化物層で覆われた隆起したソースおよびドレインと、
熱成長した酸化珪素以外のゲート誘電体と、
一時ゲート電極を除去した後で前記ゲート誘電体の上に付着させたゲート電極であって、前記ソースおよびドレインの上の前記珪化物層とは異なる上部表面を有するゲート電極とを具備する、集積回路。
【請求項１８】
前記ゲート電極が、タングステン、窒化珪素タンタル、窒化タンタルを具備するグループから選択される、請求項１７に記載の集積回路。
【請求項１９】
前記ゲート電極が、窒化珪素ハフニウム、窒化酸素ハフニウム、酸化ハフニウムを具備するグループから選択される、請求項１７に記載の集積回路。
【請求項２０】
前記半導体基板が、絶縁層の上に配置された厚さが５０ｎｍ未満のシリコン・デバイス層を有するシリコン・オン・インシュレータ基板である、請求項１７に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野は、ＣＭＯＳ処理の分野であり、特に、集積回路を製作するためのプロセスの統合である。
【背景技術】
【０００２】
集積回路処理において寸法が縮むにつれて、横寸法だけでなく縦寸法も縮み、すなわち、集積回路を構成する層が薄くなっている。
【０００３】
この結果、より大きい寸法の処理において簡単だった様々なステップがより難しいものになっている。
【０００４】
たとえば、近い将来、デバイスの寸法は１００ｎｍ未満になると予想され、電界効果トランジスタ内のゲート誘電体は二酸化珪素（ＳｉＯ2、酸化物）より高い誘電率を有する材料からなるものと予想される。残念ながら、このような材料は酸化物より熱安定性が低く、したがって、高温にさらされるデバイスの許容限度は、酸化物ゲート絶縁体を用いる場合よりかなり制限される。
【０００５】
それにもかかわらず、トランジスタのソースおよびドレイン拡散を活性化するために、摂氏１０００度を超える温度に対し、ウェハ、したがってトランジスタ内の材料をさらすことが必要である。ほとんどの高ｋ誘電体は、必要な持続時間の間、このような温度にさらされることに耐えられない。
【０００６】
さらに、金属ゲート（たとえば、タングステン、窒化珪素タンタル（ＴａＳｉＮ）、窒化タンタル（ＴａＮ））の使用は、十分なトランジスタ・パフォーマンスを得るために必要であると認められている。
【０００７】
このようなゲートは、ゲート誘電体がそうであるかどうかとは無関係に、犠牲ゲート・プロセスを必要とする。犠牲ゲート・プロセスでは、ソースおよびドレインとゲート構造とのアライメントを行うなどの諸ステップ中に、ダミーまたは犠牲のゲートを伴ってトランジスタが構築される。ソースおよびドレインを活性化した後、犠牲ゲート材料が除去され、高ｋゲート誘電体または金属ゲート材料あるいはその両方を付着させる。
【０００８】
当業者であれば、いかなる除去プロセスも１００％効果的であるわけではなく、必然的に余分な材料の除去が行われることになり、したがって、ゲートの最終寸法が正確に所望通りにならないことを認識している。
【０００９】
そのうえ、シリコン・オン・インシュレータ・ウェハの場合、シリコン・デバイス層の厚さが減少し、より高い導電率とより良好なパフォーマンスを得るために珪化物を形成するプロセスにおいて消費すべき層の厚さ内に十分な材料が存在しない（たとえば、約５０ｎｍ未満の珪素（シリコン））。
【００１０】
当業者であれば、他の場所で所望の寸法を保持しながら、隆起したソースおよびドレインによってソースおよびドレイン内のみに余分な厚さがもたらされることを認識している。
【００１１】
上記の考慮事項の様々な面は当業者には既知のことであるが、すべてのプロセス・ステップによって所望の最終結果を生み出すためのプロセス統合には依然として考慮すべき問題が残っている。
【００１２】
種々のステップが互いに排他的であるかまたはその他の点で矛盾する場合、所与の問題に対するある解決策からのステップを他の問題に対する他の解決策からのステップと組み合わせることは十分ではない。
【００１３】
７０ｎｍノードでの集積回路処理の場合、当技術分野では、犠牲ゲート・プロセスが必要であると認められている。このようなプロセスでトランジスタ構造が形成される。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、犠牲ゲート・プロセスを隆起したソースおよびドレインと組み合わせ、シリコン・オン・インシュレータ・ウェハにＣＭＯＳトランジスタを形成するためのプロセスに関する。
【課題を解決するための手段】
【００１５】
本発明の一実施形態では、３層ハードマスクが後続処理中にゲート・スタックを保護する。
【００１６】
本発明の一実施形態では、隆起したソース／ドレイン用の領域を定義し、隆起したソース／ドレインへのイオン注入物をブロックするために、２つの可処分スペーサを使用する。
【００１７】
本発明の他の実施形態では、ハードマスクによりゲート・スタックの上の珪化物の形成を防止する。
【発明を実施するための最良の形態】
【００１８】
図１は、プロセスの予備段階においてウェハ（ＳＯＩまたはバルク・シリコンのいずれかにすることができる）に形成されるＣＭＯＳトランジスタの断面を示している。図示した段階では、シリコン基板１０はその上に形成されたゲート酸化物層２０を有し、その上に多結晶シリコン（ポリ）３０のブランケット層がある。酸化物２０はこの領域では除去されることになるが、集積回路の他の部分でゲート酸化物として使用可能な熱酸化物である。ポリ層３０は、このプロセスで犠牲ゲートを形成するために使用することになる。
【００１９】
ポリ層３０の上には、窒化珪素（Ｓｉ3Ｎ4窒化物）５２（厚さ３０ｎｍ）、酸化物５４（厚さ１５ｎｍ）、第２または上部窒化物層（厚さ３０ｎｍ）の副層を具備するハードマスク層５０が存在する。ブロック１１０は、次のゲート・エッチングでゲート・スタックの幅を定義するパターン形成したフォトレジストまたは他のエッチング・マスクを表している。
【００２０】
本出願では、窒化物／酸化物／窒化物のスタック層を多結晶シリコン・ゲート用のハードマスクとして使用する。この構造により、ソースおよびドレイン・ステップのＬＤＤ延長部分の形成前に隆起したソース／ドレインの形成が可能であり、従来のＣＭＯＳプロセスのそのステップ中の珪化物の形成を効果的にブロックする。
【００２１】
図２は、指向性パターン形成エッチング、例証として反応性イオン・エッチング後のゲート・スタックを示しているが、そのエッチングは適切な化学反応を使用しており、ハードマスク５０のすべてを除去するために必要に応じてそれを変化させ、次に、定義用のハードマスクの最上部窒化物層５６を使用し、基板１０までゲート・スタックの外側にあるポリ層および酸化物層の各部分を除去することによってポリ層３０およびゲート酸化物２０にパターン形成する。
【００２２】
図３は、ゲート・スタックをカプセル化する共形酸化物層１２２を形成した結果を示している。この酸化物層は可処分窒化物スペーサ１２４の形成中にゲート・スタックを保護し、そのスペーサは隆起したソースおよびドレインを形成する後続ステップで使用する。スペーサ１２４（名目上３０ｎｍの窒化物）を形成する層を付着させた後、指向性エッチングにより、窒化物層１２４と酸化物層１２２の水平部分を除去する。この図に示す構造は拡大スタックという。ハードマスク５０の上にある酸化物層１２２はスペーサ定義のプロセス中に除去されているので、ハードマスク５０の構造は変化していない。
【００２３】
図４は、隆起したソースおよびドレイン層１３０を形成するためのシリコンのエピタキシャル付着のプロセス後の領域を示している。例証として、シリコンが露出している場所、すなわち、シリコンが窒化物または酸化物に密着していない場所でのみその厚さを増加させる選択的プロセスでシリコン１３０を成長させる。このシリコン形成に続いて、後続の窒化物剥離中に新しいソース／ドレイン延長部分を保護する薄い熱酸化物層１３２の成長が行われる。
【００２４】
次に図５を参照すると、窒化物スペーサ１２４が除去され、ＬＤＤソース／ドレイン延長部分を形成するために注入される拡大ゲート・スタックに隣接する領域を露出する。有利なことに、スペーサ１２４とゲート・スタックとの間にあった酸化物層１２２の垂直部分は、窒化物剥離ステップ中にハードマスク５０の最下部窒化物５２を保護する。スペーサ１２４の下にあった酸化物１２２の残余部分は、ハードマスク内の酸化物層５４を実質的に侵食しない指向性エッチングの際に除去されている。
【００２５】
この場合Ｎ-であるＬＤＤ注入物はゲート・スタックに隣接して形成される。
【００２６】
図６は、先行のハードマスク層５２の上に薄い窒化物層１５２を付着させ、水平方向に延び、第２の酸化物スペーサ１２６を形成した後の領域を示している。そこで珪化物の形成をブロックするためにゲート・スタックの上に十分な窒化物５２を保持するプロセスにおいて、ソースおよびドレインの上の窒化物１５２を剥離する。珪化プロセスにより、隆起したソースおよびドレインの上に珪化物１３７を形成するが、ゲート・スタックの上には形成しない。このように最下部窒化物５２によって珪化から保護することにより、後でゲートを除去するステップでゲート・スタックの除去が容易になる。
【００２７】
ウェハがシリコン・オン・インシュレータ・ウェハである場合、結合か注入かにかかわらず、当業者がデバイス寸法を縮めざるを得ないものと同様の考慮事項により、厚さの低下も余儀なくされる。特に、完全に減損したデバイスは、トランジスタの本体が形成されるシリコン・デバイス層の厚さの低減の恩恵を受ける。しかし、デバイス層が薄くなりすぎて、最新技術で約５０ｎｍ未満になると、ソースまたはドレインあるいはその両方であるウェハの領域内のシリコンの量は受け入れられるほど十分な厚さを有する珪化物フィルムを形成するのに十分ではない。このような場合、その領域内に追加シリコンを付着させることによりソースおよびドレインを隆起するステップを追加することは有益である。ＳｉＧｅ技術を使用するウェハまたは回路の場合、追加の隆起したソースおよびドレインはＳｉＧｅにすることができるが、そうである必要はない。
【００２８】
２回目のソース／ドレイン注入では隆起したソース／ドレインを注入し、ソース／ドレインの下部Ｎ+部分のドーピングを従来のＮ++の濃度まで増加する。スペーサ１２６は、Ｎ-と示した内部領域とＮ+が注入済みの中間領域の上でこの注入物をブロックし、ゲート・スタックに隣接するＮ-から注入物グラデーションを発生し、次の領域内のＮ+および次に珪化物の下のＮ++まで増加する。このような３ステップ・プロセスは好ましいが、必要なものではなく、低不純物濃度ＬＤＤ領域と高不純物濃度のソースおよびドレインという従来の２ステップ・プロセスも使用することができる。
【００２９】
図７に示すように、酸化物スペーサ１２６（およびハードマスクの中間層５４）は剥離され、ゲート・スタックの上に窒化物１５２が残る。注入したドーパントを活性化するための熱処理は、Ｎ++注入物の後であって、最終ゲート誘電体およびゲートを掘り下げる前の都合の良い時期に実行することができる。
【００３０】
エッチング・ストップ用の比較的厚い窒化物層７２と局部相互接続内の導電部材の分離用の酸化物７６のブランケット付着により、ゲート・スタックの最上部のレベルまで従来の化学的機械的研磨（ＣＭＰ）によって低減される厚い層が形成される。ハードマスクの最終層５２は、このステップ中に、例証としては研磨を停止するための信号として一時ゲート内のポリ３０の露出を使用するプロセスにおいて、研磨で落とすことができる。このようなプロセスを使用しない場合、層５２／１５２の残余部分が剥離され、ゲート内のポリ３０を露出する。
【００３１】
ポリ・エッチングはゲート３０を除去し、層１５２で裏打ちされた開口部が残る。層１５２が所定の位置に残るかまたは剥離される場合もある。最後の除去ステップは、犠牲ゲート酸化物２０を除去するための酸化物エッチングである。任意選択で、その設計が酸化物の最終ゲート誘電体を要求する場合、ゲート酸化物の剥離を省略することもできる。新しいゲート誘電体は、窒化珪素ハフニウム（ＨｆＳｉＮ）、窒化酸素ハフニウム（ＨｆＯＮ）、または酸化ハフニウム（ＨｆＯ2）などの高ｋ材料あるいはその他の適当な材料にすることができ、これを掘り下げ、新しいゲートを付着させる。新しいゲートは、タングステン、窒化珪素タンタル（ＴａＳｉＮ）、窒化タンタル（ＴａＮ）などのいくつかの代替材料から選択することができる。上記２つのステップの残留物は、たとえば化学的機械的研磨により、層７６の最上部から除去される。新しいゲートは好ましくは古いゲートによって残された開口部を充填することができるが、これは必須ではない。情況によっては、開口部を部分的に充填し、接点用として残りの空間を使用することが好ましい場合もある。
【００３２】
このプロセスは、ＮＦＥＴおよびＰＦＥＴという両方の極性のＣＭＯＳトランジスタに適用される。基板１０は、ＳｉＧｅ最上部層の有無にかかわらず、バルク・シリコン、ＳｉＧｅ、またはＳＯＩ、あるいはこれらの組み合わせにすることができる。
【００３３】
単一の好ましい実施形態に関して本発明を説明してきたが、当業者であれば、本発明は特許請求の範囲の精神および範囲内の様々なバージョンで実施できることを認識するだろう。
【００３４】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３５】
（１）少なくとも１つの電界効果トランジスタを具備する集積回路を形成する方法において、
半導体基板を準備するステップと、
前記基板上に第１の誘電体層を形成するステップと、
前記第１の誘電体層の上に犠牲ゲート層を形成するステップと、
前記犠牲ゲート層の上に、少なくとも２つのハードマスク副層を具備するハードマスク層を形成するステップと、
前記ハードマスク層、犠牲ゲート層、および第１の誘電体層にパターン形成することによりゲート・スタックを形成するステップと、
前記ゲート・スタックの周りに第１の保護側壁を形成するステップと、
前記第１の保護側壁の外側に隆起したソース／ドレイン構造を形成するステップと、
前記隆起したソース／ドレイン構造内にソース／ドレイン延長部分を注入するステップと、
前記ゲート・スタックが前記ハードマスクによって覆われている間に前記隆起したソース／ドレイン構造の上に珪化物を形成するステップと、
前記ゲート・スタックの周りに、前記ゲート・スタックのレベルまで平坦化した分離誘電体を形成するステップと、
前記ゲート・スタック内の前記ゲート層を除去し、それによりゲート開口部を形成するステップと、
前記ゲート開口部内の前記第１の誘電体層を除去するステップと、
前記ゲート開口部内に最終ゲート誘電体を付着させるステップと、
前記ゲート開口部内に最終ゲート層を付着させるステップとを具備する方法。
（２）前記ハードマスクが、最上部窒化物層と、前記最上部窒化物層の下の酸化物層とを具備し、
前記第１の保護側壁が窒化物から構成され、
前記隆起したソース／ドレイン構造を形成する前記ステップの後で、前記第１の保護側壁と前記最上部窒化物層が除去され、
前記隆起したソース／ドレイン構造をきれいにし、同時に前記酸化物ハードマスク層を除去する前記珪化ステップの前に、酸化物除去のステップが実行される、上記（１）に記載の方法。
（３）前記ソース／ドレイン延長部分を注入する前記ステップの前に、前記第１の保護側壁と前記最上部窒化物層を除去するステップが実行される、上記（１）に記載の方法。
（４）前記ソース／ドレイン延長部分を注入する前記ステップの後で、第２の保護ゲート側壁を形成するステップが実行され、その第２の保護ゲート側壁が外に延びて前記ソース／ドレイン延長部分の上の領域を充填し、それにより前記第２の保護ゲート側壁が前記珪化物用の領域を定義する、上記（１）に記載の方法。
（５）前記ソース／ドレイン延長部分を注入する前記ステップの後で、第２の保護ゲート側壁を形成するステップが実行され、その第２の保護ゲート側壁が外に延びて前記ソース／ドレイン延長部分の上の領域を充填し、それにより前記第２の保護ゲート側壁が前記珪化物用の領域を定義する、上記（２）に記載の方法。
（６）前記ソース／ドレイン延長部分を注入する前記ステップの後で、第２の保護ゲート側壁を形成するステップが実行され、その第２の保護ゲート側壁が外に延びて前記ソース／ドレイン延長部分の上の領域を充填し、それにより前記第２の保護ゲート側壁が前記珪化物用の領域を定義する、上記（３）に記載の方法。
（７）前記第１の保護ゲート側壁を形成する前記ステップの前に、前記ゲート・スタックをカプセル化する共形酸化物層が形成される、上記（１）に記載の方法。
（８）前記第１の保護ゲート側壁を形成する前記ステップの前に、前記ゲート・スタックをカプセル化する共形酸化物層が形成される、上記（２）に記載の方法。
（９）前記第１の保護ゲート側壁を形成する前記ステップの前に、前記ゲート・スタックをカプセル化する共形酸化物層が形成される、上記（３）に記載の方法。
（１０）前記第１の保護ゲート側壁を形成する前記ステップの前に、前記ゲート・スタックをカプセル化する共形酸化物層が形成される、上記（４）に記載の方法。
（１１）前記第２の保護ゲート側壁を形成する前記ステップの前に、前記ゲート・スタックをカプセル化する共形窒化物層が形成される、上記（４）に記載の方法。
（１２）前記第２の保護ゲート側壁を形成する前記ステップの前に、前記ゲート・スタックをカプセル化する共形窒化物層が形成される、上記（５）に記載の方法。
（１３）前記第２の保護ゲート側壁を形成する前記ステップの前に、前記ゲート・スタックをカプセル化する共形窒化物層が形成される、上記（６）に記載の方法。
（１４）前記第２の保護ゲート側壁が除去されたときに前記ハードマスク内の前記酸化物層が除去される、上記（４）に記載の方法。
（１５）前記第２の保護ゲート側壁が除去されたときに前記ハードマスク内の前記酸化物層が除去される、上記（５）に記載の方法。
（１６）前記第２の保護ゲート側壁が除去されたときに前記ハードマスク内の前記酸化物層が除去される、上記（６）に記載の方法。
（１７）半導体基板と、そこに形成された１組の電界効果トランジスタとを具備する集積回路において、前記電界効果トランジスタが
珪化物層で覆われた隆起したソースおよびドレインと、
熱成長した酸化珪素以外のゲート誘電体と、
一時ゲート電極を除去した後で前記ゲート誘電体の上に付着させたゲート電極であって、前記ソースおよびドレインの上の前記珪化物層とは異なる上部表面を有するゲート電極とを具備する、集積回路。
（１８）前記ゲート電極が、タングステン、窒化珪素タンタル、窒化タンタルを具備するグループから選択される、上記（１７）に記載の集積回路。
（１９）前記ゲート電極が、窒化珪素ハフニウム、窒化酸素ハフニウム、酸化ハフニウムを具備するグループから選択される、上記（１７）に記載の集積回路。
（２０）前記半導体基板が、絶縁層の上に配置された厚さが５０ｎｍ未満のシリコン・デバイス層を有するシリコン・オン・インシュレータ基板である、上記（１７）に記載の集積回路。
【図面の簡単な説明】
【００３６】
【図１】プロセスの予備段階においてＳＯＩウェハに形成されるＣＭＯＳトランジスタの断面を示す図である。
【図２】ゲート・スタックをパターン形成した後の同じ領域を示す図である。
【図３】一時側壁を形成した後の同じ領域を示す図である。
【図４】隆起したソースおよびドレインを形成した後の同じ領域を示す図である。
【図５】一時側壁を剥離し、ソースおよびドレインの低不純物濃度部分を注入した後の同じ領域を示す図である。
【図６】窒化物でゲート・スタックをカプセル化し、最終側壁を付着させた後の同じ領域を示す図である。
【図７】平坦化層を形成し、ＣＭＰを行った後の領域を示す図である。
【図８】犠牲ゲートの除去後の領域を示す図である。
【符号の説明】
【００３７】
７２  窒化物層
７６  酸化物層
１２０  ゲート酸化物層
１３０  ソースおよびドレイン層
１３３  多結晶シリコン層
１３７  珪化物
【図１】
2004221556.tif 000003
【図２】
2004221556.tif 000004
【図３】
2004221556.tif 000005
【図４】
2004221556.tif 000006
【図５】
2004221556.tif 000007
【図６】
2004221556.tif 000008
【図７】
2004221556.tif 000009
【図８】
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