(57)【要約】【課題】製造装置の精度に依存することなくスイッチング速度を高速化できる半導体装置、静電気保護回路及び半導体装置の製造方法を提供する。【解決手段】ＭＯＳトランジスタ１０は、基板領域１２と、前記基板領域に形成され不純物を有する第１及び第２の不純物領域１４、１６と、前記基板領域の前記第１及び第２の不純物領域にはさまれたチャネル領域の上に絶縁膜を介して形成された第１及び第２のゲート導電層２２、２４と、前記第１のゲート導電層に電気的に接続された第１のゲート配線層２６と、前記第２のゲート導電層に電気的に接続された第２のゲート配線層２８とを含む。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基板領域と、
前記基板領域に形成され不純物を有する第１及び第２の不純物領域と、
前記基板領域の前記第１及び第２の不純物領域にはさまれたチャネル領域の上に絶縁膜を介して形成された第１及び第２のゲート導電層と、
前記第１のゲート導電層に電気的に接続された第１のゲート配線層と、
前記第２のゲート導電層に電気的に接続された第２のゲート配線層と、
を含むことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１及び第２のゲート導電層が前記チャネル領域の上で重なっている部分を有することを特徴とする半導体装置。
【請求項３】
基板領域と、
前記基板領域に形成され不純物を有する第１及び第２の不純物領域と、
前記基板領域の前記第１及び第２の不純物領域にはさまれたチャネル領域の上に絶縁膜を介して形成された第１〜第３のゲート導電層と、
前記第１のゲート導電層に電気的に接続された第１のゲート配線層と、
前記第２のゲート導電層に電気的に接続された第２のゲート配線層とを含み、
前記第１のゲート導電層は、前記チャネル領域のうち第１の不純物領域に隣接する第１の隣接領域の上に形成され、
前記第２のゲート導電層は、前記チャネル領域のうち第２の不純物領域に隣接する第２の隣接領域の上に形成されていることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第２のゲート導電層の少なくとも一部が、
前記絶縁膜を介して前記チャネル領域の上に形成されていることを特徴とする半導体装置。
【請求項５】
請求項３又は４において、
前記第１又は第２のゲート導電層と、前記第３のゲート導電層とが前記チャネル領域の上で重なっている部分を有することを特徴とする半導体装置。
【請求項６】
請求項１又は２において、
前記第１のゲート配線層の電圧に対応した第１の論理レベルと、前記第２のゲート配線層の電圧に対応した第２の論理レベルとが同じ論理レベルのとき、前記第１又は第２の不純物領域の電圧に対応した論理レベルを出力する論理素子を含むことを特徴とする半導体装置。
【請求項７】
請求項３乃至５のいずれかにおいて、
前記第１のゲート配線層の電圧に対応した第１の論理レベルと、前記第２のゲート配線層の電圧に対応した第２の論理レベルと、前記第３のゲート配線層の電圧に対応した第３の論理レベルとが同じ論理レベルのとき、前記第１又は第２の不純物領域の電圧に対応した論理レベルを出力する論理素子を含むことを特徴とする半導体装置。
【請求項８】
請求項１又は２において、
第１の動作モード時に前記第１のゲート導電層に印加される電圧と、第２の動作モード時に前記第１のゲート導電層に印加される電圧とを異ならせることを特徴とする半導体装置。
【請求項９】
請求項３、４、５、又は７において、
第１の動作モード時に前記第１〜第３のゲート導電層のいずれか１つ又は２つのゲート導電層に印加される電圧と、第２の動作モード時に前記いずれか１つ又は２つのゲート導電層に印加される電圧とを異ならせることを特徴とする半導体装置。
【請求項１０】
請求項１又は２記載の半導体装置を含み、
外部からの入力電圧が前記第２の不純物領域に印加され、
第１の電源電圧が前記第１の不純物領域と、前記第１及び第２のゲート導電層の一方とに印加され、
第２の電源電圧が前記第１及び第２のゲート導電層の他方に印加されることを特徴とする静電気保護回路。
【請求項１１】
請求項１０において、
前記第１のゲート導電層と前記チャネル領域とが対向する領域が、前記第２のゲート導電層と前記チャネル領域とが対向する領域より狭く、
前記第１のゲート導電層に接続されるゲート配線層に前記第１の電源電圧が印加され、
前記第２のゲート導電層に接続されるゲート配線層に前記第２の電源電圧が印加されることを特徴とする静電気保護回路。
【請求項１２】
請求項３乃至５のいずれか記載の半導体装置を含み、
外部からの入力電圧が前記第２の不純物領域に印加され、
第１の電源電圧が前記第１の不純物領域に印加され、
前記第１乃至第３のゲート導電層の各ゲート導電層と前記チャネル領域とが対向する領域が最も狭いゲート導電層に接続されるゲート配線層に前記第１の電源電圧が印加され、
前記第１乃至第３のゲート導電層のうち残りのゲート導電層に接続されるゲート配線層に第２の電源電圧が印加されることを特徴とする静電気保護回路。
【請求項１３】
基板領域上の絶縁膜の上に、第１及び第２のゲート導電層を間隔を置いて形成し、
前記第１及び第２のゲート導電層にはさまれた領域上に、前記基板領域、第１及び第２のゲート導電層と絶縁される第３のゲート導電層を形成し、
前記第１及び第２のゲート導電層にはさまれた領域がチャネル領域となるように、前記基板領域に不純物を有する第１及び第２の不純物領域を形成し、
前記第１、第２及び第３のゲート導電層のそれぞれに電気的に接続される第１、第２及び第３のゲート配線層を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、静電気保護回路及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの微細化により、ＭＯＳトランジスタの集積化及び高速化が図られている。その一方、ＭＯＳトランジスタの微細化によって、例えばホットキャリアによる特性劣化の問題が生じている。ホットキャリアによる特性劣化の問題は、例えばＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造の採用により、ある程度回避することが可能である。
【０００３】
例えばＬＤＤ構造の不純物層の上に、ゲート電極に接続された高融点金属膜をオーバラップさせることで、該不純物層の電界を緩和してホットキャリアによるコンダクタンスの劣化を回避する技術が開示されている（特許文献１参照）。
【０００４】
その結果、ＭＯＳトランジスタの微細化をより一層進展させることができるようになっている。
【０００５】
【特許文献１】
特開平２−２５４７２９号公報
【０００６】
【発明が解決しようとする課題】
ところで、ＭＯＳトランジスタの微細化によりスイッチング速度の高速化を追求していくと、スイッチング速度の向上にも限界がある。トランジスタのスイッチング速度は、例えばチャネル長を短くすることによって実現されるが、その最短ゲート長が製造装置の精度に依存するからである。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、半導体装置の製造装置の精度に依存することなくスイッチング速度を高速化できる半導体装置、静電気保護回路及び半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明は、基板領域と、前記基板領域に形成され不純物を有する第１及び第２の不純物領域と、前記基板領域の前記第１及び第２の不純物領域にはさまれたチャネル領域の上に絶縁膜を介して形成された第１及び第２のゲート導電層と、前記第１のゲート導電層に電気的に接続された第１のゲート配線層と、前記第２のゲート導電層に電気的に接続された第２のゲート配線層とを含む半導体装置に関係する。
【０００９】
本発明において、第１及び第２のゲート配線層のいずれか一方に電圧を印加して、チャネル領域のうち該電圧が与えられたゲート導電層に対向する領域にキャリアを発生させておく。その後、他方のゲート配線層に電圧を印加することで、本発明によれば、擬似的に短くなったチャネル長に対応した高速なスイッチング速度を得ることができる。
【００１０】
また本発明に係る半導体装置では、前記第１及び第２のゲート導電層が前記チャネル領域の上で重なっている部分を有することができる。
【００１１】
本発明によれば、第１のゲート導電層のゲート長を必ずしも最短ゲート長にする必要がなく、半導体装置の製造装置の導電層の形成精度に依存することなく、高速なスイッチング速度を得ることができる半導体装置を提供することができるようになる。
【００１２】
また本発明は、基板領域と、前記基板領域に形成され不純物を有する第１及び第２の不純物領域と、前記基板領域の前記第１及び第２の不純物領域にはさまれたチャネル領域の上に絶縁膜を介して形成された第１〜第３のゲート導電層と、前記第１のゲート導電層に電気的に接続された第１のゲート配線層と、前記第２のゲート導電層に電気的に接続された第２のゲート配線層とを含み、前記第１のゲート導電層は、前記チャネル領域のうち第１の不純物領域に隣接する第１の隣接領域の上に形成され、前記第２のゲート導電層は、前記チャネル領域のうち第２の不純物領域に隣接する第２の隣接領域の上に形成されている半導体装置に関係する。
【００１３】
また本発明に係る半導体装置では、前記第２のゲート導電層の少なくとも一部が、前記絶縁膜を介して前記チャネル領域の上に形成されていてもよい。
【００１４】
また本発明に係る半導体装置では、前記第１又は第２のゲート導電層と、前記第３のゲート導電層とが前記チャネル領域の上で重なっている部分を有することができる。
【００１５】
本発明によれば、チャネル領域のうち第１及び第２の不純物領域以外の領域の面に対向して第３のゲート導電層を設けることができる。したがって、第１〜第３のゲート導電層のゲート長に依存することなく、第１及び第２のゲート導電層の配置精度により得られる第１及び第２のゲート導電層の隙間に対応したチャネル長のスイッチング速度を得ることができる。
【００１６】
また本発明に係る半導体装置では、前記第１のゲート配線層の電圧に対応した第１の論理レベルと、前記第２のゲート配線層の電圧に対応した第２の論理レベルとが同じ論理レベルのとき、前記第１又は第２の不純物領域の電圧に対応した論理レベルを出力する論理素子を含むことができる。
【００１７】
本発明によれば、半導体装置単体で論理積回路若しくは論理積否定回路を実現することができるので、高速化のみならず、論理素子の削減による集積度の向上も図ることができるようになる。
【００１８】
本発明に係る半導体装置では、第１の動作モード時に前記第１のゲート導電層に印加される電圧と、第２の動作モード時に前記第１のゲート導電層に印加される電圧とを異ならせてもよい。
【００１９】
本発明に係る半導体装置では、第１の動作モード時に前記第１〜第３のゲート導電層のいずれか１つ又は２つのゲート導電層に印加される電圧と、第２の動作モード時に前記いずれか１つ又は２つのゲート導電層に印加される電圧とを異ならせてもよい。
【００２０】
本発明によれば、第１及び第２の動作モードのいずれかの動作モードに切り替えることで、高速なスイッチング動作とリーク電流の低減とを両立させる半導体装置を提供することができる。
【００２１】
また本発明に係る静電気保護回路では、上記いずれか記載の半導体装置を含み、外部からの入力電圧が前記第２の不純物領域に印加され、第１の電源電圧が前記第１の不純物領域と、前記第１及び第２のゲート導電層の一方とに印加され、第２の電源電圧が前記第１及び第２のゲート導電層の他方に印加されてもよい。
【００２２】
また本発明に係る静電気保護回路では、前記第１のゲート導電層と前記チャネル領域とが対向する領域が、前記第２のゲート導電層と前記チャネル領域とが対向する領域より狭く、前記第１のゲート導電層に接続されるゲート配線層に前記第１の電源電圧が印加され、前記第２のゲート導電層に接続されるゲート配線層に前記第２の電源電圧が印加されてもよい。
【００２３】
また本発明に係る静電気保護回路では、上記いずれか記載の半導体装置を含み、外部からの入力電圧が前記第２の不純物領域に印加され、第１の電源電圧が前記第１の不純物領域に印加され、前記第１乃至第３のゲート導電層の各ゲート導電層と前記チャネル領域とが対向する領域が最も狭いゲート導電層に接続されるゲート配線層に前記第１の電源電圧が印加され、前記第１乃至第３のゲート導電層のうち残りのゲート導電層に接続されるゲート配線層に第２の電源電圧が印加されてもよい。
【００２４】
本発明によれば、既にチャネル領域の一部には既にキャリアが存在している状態であるため、外部からの入力電圧が高電圧であった場合、高速にオン状態に繊維させることができる。そのため、第１及び第２の不純物領域が高速にほぼ同電位となり、該入力電圧が印加される信号線に接続される各素子を保護することができる。また、半導体装置単体で高速な静電気保護回路を提供することができる。
【００２５】
また本発明は、基板領域上の絶縁膜の上に、第１及び第２のゲート導電層を間隔を置いて形成し、前記第１及び第２のゲート導電層にはさまれた領域上に、前記基板領域、第１及び第２のゲート導電層と絶縁される第３のゲート導電層を形成し、前記第１及び第２のゲート導電層にはさまれた領域がチャネル領域となるように、前記基板領域に不純物を有する第１及び第２の不純物領域を形成し、前記第１、第２及び第３のゲート導電層のそれぞれに電気的に接続される第１、第２及び第３のゲート配線層を形成する半導体装置の製造方法に関係する。
【００２６】
本発明によれば、既存の基板領域を形成後に、各ゲート導電層を形成させるだけで済むため、既存の半導体装置の製造技術を用いて、高速なスイッチング速度を得ることができる半導体装置を容易に提供することができる。
【００２７】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２８】
以下の実施形態では、半導体装置としてＭＯＳトランジスタを例に説明するが、これに限定されるものではなく、例えばＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタにも適用することができる。また基板領域が真性半導体であるトランジスタにも適用することができる。
【００２９】
１．ＭＯＳトランジスタ
図１に、本実施形態におけるＭＯＳトランジスタの原理的な構成の断面図を示す。本実施形態におけるＭＯＳトランジスタ１０は、第１の導電型の基板領域１２に形成される。基板領域１２は、半導体基板上に設けられる。基板領域１２には、第１の導電型と異なる第２の導電型の不純物を有する第１及び第２の不純物領域１４、１６が形成されている。
【００３０】
第１の導電型がＰ型の場合、第２の導電型をＮ型とすることができる。また第１の導電型がＮ型の場合、第２の導電型をＰ型とすることができる。以下では、第１の導電型がＰ型である場合、すなわち本実施形態におけるＭＯＳトランジスタによりＮ型ＭＯＳトランジスタが構成される場合について説明するが、Ｐ型ＭＯＳトランジスタについても同様である。
【００３１】
基板領域１２の第１及び第２の不純物領域１４、１６にはさまれた領域は、チャネル領域１８である。チャネル領域１８上では、絶縁膜２０を介して第１及び第２のゲート導電層２２、２４が形成されている。
【００３２】
またチャネル領域１８は、第１及び第２の隣接領域ＮＡ１、ＮＡ２を含む。第１の隣接領域ＮＡ１は、チャネル領域１８のうち第１の不純物領域１４に隣接する領域である。第２の隣接領域ＮＡ２は、チャネル領域１８のうち第２の不純物領域１６に隣接する領域である。
【００３３】
第１のゲート導電層２２は、第１の隣接領域ＮＡ１の上に形成される。第２のゲート導電層２４は、第２の隣接領域ＮＡ２の上に形成される。より具体的には、第１の隣接領域ＮＡ１の面は、絶縁膜２０を介して第１のゲート導電層２２に対向する。第２の隣接領域ＮＡ２の面は、絶縁膜を介して第２のゲート導電層２４に対向する。
【００３４】
第１のゲート導電層２２には、第１のゲート配線層２６が電気的に接続されている。第２のゲート導電層２４には、第２のゲート配線層２８が電気的に接続されている。
【００３５】
第１の不純物領域１４には、第１の電極が電気的に接続される。第２の不純物領域１６には、第２の電極が電気的に接続される。第１及び第２の電極に印加された電圧に応じて、第１の不純物領域１４はソース領域（ドレイン領域）となり、第２の不純物領域１６はドレイン領域（ソース領域）となる。
【００３６】
第１のゲート導電層２２には、第１のゲート配線層２６を介して第１のゲート信号Ｇ１の電圧が印加される。この場合、第１のゲート導電層２２は、第１のゲート電極となる。第２のゲート導電層２４には、第２のゲート配線層２８を介して第２のゲート信号Ｇ２の電圧が印加される。この場合、第２のゲート導電層２４は、第２のゲート電極となる。
【００３７】
このような構成のＭＯＳトランジスタ１０では、低電位側の電源電圧が第１の不純物領域に印加されると、第１の不純物領域がソース領域となり、第２の不純物領域がドレイン領域となる。第１のゲート配線層２８を介して第１のゲート導電層２２に第１のゲート信号Ｇ１として例えば高電位側の電源電圧が印加される。このとき、第１の隣接領域ＮＡ１では、第２の導電型のキャリア（例えば電子）の濃度が高くなる。これにより、ＭＯＳトランジスタ１０がオン状態となるためには、第２の隣接領域ＮＡ２において、第２の導電型のキャリアの濃度を高めるだけでよい。したがって、第１のゲート導電層２２に第１のゲート信号Ｇ１の電圧が印加されている状態では、ＭＯＳトランジスタ１０のチャネル長を擬似的に短くすることができる。
【００３８】
このように、チャネル領域１８のチャネル長Ｌ０を、第１のゲート導電層２２に電圧を与えて擬似的にチャネル長Ｌ１（０＜Ｌ１＜Ｌ０）にした状態で、第２のゲート導電層２４に電圧を与えることで、ＭＯＳトランジスタ１０のスイッチング速度を向上させることが可能となる。
【００３９】
なお第２のゲート導電層２４に電圧を与えてから第１のゲート導電層２２に電圧を与えるようにしてもよい。
【００４０】
またＭＯＳトランジスタ１０では、第１又は第２のゲート導電層２２、２４の少なくとも一部が、絶縁膜２０を介してチャネル領域１８の上に形成されていることが望ましい。第１のゲート導電層２２の少なくとも一部がチャネル領域１８の上に形成されている場合には、第１のゲート導電層２２は、絶縁膜２０を介して第１の隣接領域ＮＡ１に対向する面を有する第１の隣接領域対向部と、絶縁膜２０を介して第１の不純物領域１４に対向する面を有する第１の不純物領域対向部とを含むことができる。また第２のゲート導電層２４の少なくとも一部がチャネル領域１８の上に形成されている場合には、第２のゲート導電層２４は、絶縁膜２０を介して第２の隣接領域ＮＡ２に対向する面を有する第２の隣接領域対向部と、絶縁膜２０を介して第２の不純物領域１６に対向する面を有する第２の不純物領域対向部とを含むことができる。
【００４１】
ＭＯＳトランジスタの製造プロセスにおいて、第１及び第２の不純物領域１４、１６の形成工程と、第１及び第２のゲート導電層２２、２４の形成工程とは異なる。チャネル長Ｌ０を短くしすぎると不純物領域同士が近づき過ぎてリーク電流が問題となる。そのため、製造設備に依存するが、チャネル長Ｌ０は、例えば０．１０μｍや０．１８μｍ等になるように形成される。一方、擬似的に形成されるチャネル長Ｌ１は、露光装置の精度によって決まる。露光装置の精度は、例えば０．０１μｍ程度である。したがって、チャネル長Ｌ０より短くなるように、第１及び第２のゲート導電層２２、２４を配置することができる。
【００４２】
またゲートギャップ間は、本来上述と同様にチャネル長Ｌ０とほぼ同じ距離になるように形成される。一方、ゲートギャップ間も、露光装置の精度によって決まり、その精度は、例えば０．０１μｍ程度である。したがって、ゲートギャップ間のレジスト膜残りやエッチング精度を考慮してもチャネル長Ｌ０より十分短い距離で形成できる。したがって、チャネル長Ｌ０より十分短いゲートギャップ間となるように、第１及び第２のゲート導電層２２、２４を形成することができる。
【００４３】
以上のような理由から、図１のように第１及び第２のゲート導電層２２、２４を配置することができる。そして、このように形成されたＭＯＳトランジスタのチャネル長を擬似的に短くして上述のスイッチング速度の高速化を図ることができる。
【００４４】
図２に、本実施形態におけるＭＯＳトランジスタの別の構成例の断面図を示す。ただし、図１に示すＭＯＳトランジスタ１０と同一部分は同一符号を付し、適宜説明を省略する。
【００４５】
図２に示すＭＯＳトランジスタ４０は、第１及び第２のゲート導電層２２、２４がチャネル領域１８の上で互いに重なっている部分を有する。図２では、第２のゲート導電層２４の一部が、絶縁膜を介して第１のゲート導電層２２の上にも配置されている。第１及び第２のゲート導電層２２、２４は、互いに絶縁されている。
【００４６】
より具体的には、第２のゲート導電層２４は、対向部ＯＰと、重なり部ＯＶと、接続部ＣＮとを含む。対向部ＯＰは、絶縁膜２０を介して第２の隣接領域ＮＡ２に対向する面を有する部分である。重なり部ＯＶは、絶縁膜２０を介して第１の隣接領域ＮＡ１に対向する第１の面Ｆ１を有する第１のゲート導電層２２と重なる部分である。更に具体的には、重なり部ＯＶは、第１のゲート導電層２２の第１の面Ｆ１と反対側の第２の面Ｆ２（第１の面Ｆ１と対向する第２の面Ｆ２）と対向する面を有する部分である。接続部ＣＮは、対向部ＯＰと重なり部ＯＶとを接続する部分である。
【００４７】
図１と同様に第１及び第２のゲート導電層２２、２４には、第１及び第２のゲート信号Ｇ１、Ｇ２により、別個にゲート電圧が印加される構成となっている。
【００４８】
このように本実施形態におけるＭＯＳトランジスタは、チャネル領域１８の上に、互いに絶縁され、かつ独立してゲート電圧が印加される複数のゲート導電層を含むことができる。
【００４９】
この場合も、チャネル長Ｌ０は、リーク電流の問題により、製造設備に依存して例えば０．１０μｍや０．１８μｍ等になるように形成される。一方、擬似的に形成されるチャネル長Ｌ２（０＜Ｌ２＜Ｌ０）は、露光装置の精度によって決まる。したがって、チャネル長Ｌ０より短くなるように、第１及び第２のゲート導電層２２、２４を配置することができる。
【００５０】
またゲートギャップ間は、本来上述と同様にチャネル長Ｌ０とほぼ同じ距離になるように形成されるが、ゲートギャップ間も、露光装置の精度によって決まる。したがって、ゲートギャップ間のレジスト膜残りやエッチング精度を考慮してもチャネル長Ｌ０より十分短い距離で第１及び第２のゲート導電層２２、２４を形成することができる。
【００５１】
以上のような理由から、図１に示した場合と同様に、図２のように第１及び第２のゲート導電層２２、２４を配置することができる。そして、このように形成されたＭＯＳトランジスタのチャネル長を擬似的に短くして上述のスイッチング速度の高速化を図ることができる。
【００５２】
図３（Ａ）、（Ｂ）に、本実施形態におけるＭＯＳトランジスタの更に別の構成例の断面図を示す。ただし、図１に示すＭＯＳトランジスタ１０と同一部分は同一符号を付し、適宜説明を省略する。
【００５３】
図３（Ａ）に示すＭＯＳトランジスタ６０のチャネル領域１８の上には、第１〜第３のゲート信号Ｇ１〜Ｇ３の電圧が印加される第１〜第３のゲート導電層２２、２４、６２が形成されている。
【００５４】
より具体的には、ＭＯＳトランジスタ６０は、図１に示すＭＯＳトランジスタ１０又は図２に示すＭＯＳトランジスタ４０に対して、チャネル領域１８の上に絶縁膜２０を介して形成された第３のゲート導電層６４を更に含む。
【００５５】
チャネル領域１８は、第１〜第３の隣接領域ＮＡ１〜ＮＡ３を含む。第１の隣接領域ＮＡ１は、チャネル領域１８のうち第１の不純物領域１４に隣接する領域である。第２の隣接領域ＮＡ２は、チャネル領域１８のうち第２の不純物領域１６に隣接する領域である。第３の隣接領域ＮＡ３は、チャネル領域１８のうち第１及び第２の隣接領域ＮＡ１、ＮＡ２にはさまれた領域である。
【００５６】
第１のゲート導電層２２は、第１の隣接領域ＮＡ１の上に形成される。第２のゲート導電層２４は、第２の隣接領域ＮＡ２の上に形成される。第３のゲート導電層６２は、第３の隣接領域ＮＡ３の上に形成される。より具体的には、第１の隣接領域ＮＡ１の面は、絶縁膜２０を介して第１のゲート導電層２２に対向する。第２の隣接領域ＮＡ２の面は、絶縁膜を介して第２のゲート導電層２４に対向する。第３の隣接領域ＮＡ３の面は、絶縁膜２０を介して第３のゲート導電層６２に対向する。
【００５７】
第３のゲート導電層６２には、第３のゲート配線層６４が電気的に接続されている。第３のゲート導電層６２には、第３のゲート配線層６４を介して第３のゲート信号Ｇ３の電圧が印加される。
【００５８】
ＭＯＳトランジスタ６０においても、第１又は第２のゲート導電層２２、２４の少なくとも一部が、絶縁膜２０を介して第１又は第２の隣接領域ＮＡ１、ＮＡ２の上に形成される。
【００５９】
ＭＯＳトランジスタ６０において、第１又は第２のゲート導電層２２、２４と、第３のゲート導電層６２とがチャネル領域１８の上で重なっている部分を有していることが望ましい。この場合、第３のゲート導電層６２は、図３（Ｂ）に示す第１〜第３の部分を含むことが望ましい。第３のゲート導電層６２の第１の部分は、絶縁膜２０を介して第１のゲート導電層２２が第１の隣接領域ＮＡ１に対向する第１の面Ｆ１と反対側の第２の面Ｆ２と対向する面を有する部分である。第３のゲート導電層６２の第２の部分は、絶縁膜２０を介して第２のゲート導電層２４が第２の隣接領域ＮＡ２に対向する第３の面Ｆ３と反対側の第４の面Ｆ４と対向する面を有する部分である。第３のゲート導電層６２の第３の部分は、絶縁膜２０を介してチャネル領域１８の第３の隣接領域ＮＡ３の面と対向する面Ｆ５を有する部分である。
【００６０】
このような構成のＭＯＳトランジスタ６０においても、第１のゲート導電層２２に第１のゲート信号Ｇ１として例えば高電位側の電源電圧が印加される。また例えば第２のゲート導電層２４に第２のゲート信号Ｇ２として例えば高電位側の電源電圧が印加される。このとき、第１及び第２の隣接領域ＮＡ１、ＮＡ２では、第２の導電型のキャリア（例えば電子）の濃度が高くなる。これにより、ＭＯＳトランジスタ６０がオン状態となるためには、第３の隣接領域ＮＡ３に第２の導電型のキャリアの濃度を高めるだけでよい。したがって、第１及び第２のゲート導電層２２、２４に第１及び第２のゲート信号Ｇ１、Ｇ２の電圧が印加されている状態では、ＭＯＳトランジスタ６０のチャネル長を擬似的に短くすることができる。
【００６１】
チャネル長Ｌ０は、リーク電流の問題により、製造設備に依存して例えば０．１０μｍや０．１８μｍ等になるように形成される。一方、第１〜第３のゲート導電層２２、２４、６２のいずれか２つのゲート導電層にゲート信号が印加されて擬似的に形成されるチャネル長（図示せず）は、露光装置の精度によって決まる。したがって、図３に示すように、第１〜第３のゲート導電層２２、２４、６２を配置することができる。
【００６２】
またゲートギャップ間は、本来上述と同様にチャネル長Ｌ０とほぼ同じ距離になるように形成されるが、ゲートギャップ間も、露光装置の精度によって決まる。また絶縁膜の厚みは、チャネル長Ｌ０よりも薄くすることが可能である。したがって、ゲートギャップ間のレジスト膜残りやエッチング精度を考慮してもチャネル長Ｌ０より十分短い距離のゲートギャップ間を有する第１〜第３のゲート導電層２２、２４、６２を形成することができる。
【００６３】
以上より、第１〜第３のゲート導電層２２、２４、６２のいずれか２つのゲート導電層にゲート信号が印加された状態で、残りの１つのゲート導電層にゲート信号を与えることでＭＯＳトランジスタのスイッチング速度を向上させることができることは言うまでもない。
【００６４】
図３（Ａ）、（Ｂ）では、各ゲート導電層に独立してゲート信号の電圧を印加するものとして説明したが、これに限定されるものではない。例えば第１〜第３のゲート導電層のうちいずれか２つを同電位にして、２種類のゲート信号の電圧を印加するようにしてもよい。
【００６５】
図４（Ａ）、（Ｂ）に、３つのゲート導電層を有する本実施形態におけるＭＯＳトランジスタの平面構造と断面構造との関係を説明する図を示す。図４（Ａ）は、３つのゲート導電層を有するＭＯＳトランジスタ８０の平面図である。図４（Ｂ）は、ＭＯＳトランジスタ８０のａ−ａ´線に沿った断面図である。ここで、図３（Ａ）に示すＭＯＳトランジスタ６０と同一部分には同一符号を付し、適宜説明を省略する。
【００６６】
ここでは、半導体基板８２上に基板領域１２が形成されている。基板領域１２は、ウェル領域（拡散領域）と言うこともできる。基板領域１２内に、第１及び第２の不純物領域１４、１６が形成される。
【００６７】
第１の不純物領域１４の上には、第１の電極８４が形成される。第１の不純物領域１４と第１の電極８４とは、１又は複数のコンタクト８６により電気的に接続される。第２の不純物領域１６の上には、第２の電極８８が形成される。第２の不純物領域１６と第２の電極８８とは、１又は複数のコンタクト８６により電気的に接続される。
【００６８】
第１のゲート導電層２２の少なくとも一部が、チャネル領域１８の上に形成されている。第２のゲート導電層２４の少なくとも一部が、チャネル領域１８の上に形成されている。第３のゲート導電層６２は、チャネル領域１８の上において第１及び第２のゲート導電層２２、２４と重なる部分を含む。
【００６９】
図５（Ａ）、（Ｂ）に、比較例におけるＭＯＳトランジスタの平面構造と断面構造との関係を説明する図を示す。図５（Ａ）は、比較例におけるＭＯＳトランジスタ１００の平面図である。図５（Ｂ）は、ＭＯＳトランジスタ１００のｂ−ｂ´線に沿った断面図である。ここでは、説明の便宜上、図４（Ａ）、（Ｂ）に示すＭＯＳトランジスタ８０と同一部分には同一符号を付し、適宜説明を省略する。ＭＯＳトランジスタ１００のゲート導電層として、第１のゲート導電層２２を用いている。
【００７０】
このように図４（Ａ）、（Ｂ）に示すＭＯＳトランジスタ８０の基板領域は、比較例におけるＭＯＳトランジスタ１００の基板領域と同様の構造を有し、ゲート導電層の配置が異なる。そして、ゲート導電層の配置を工夫することで、第１のゲート導電層２２の最短ゲート長Ｌｍｉｎに制限されないスイッチング速度の向上を図ることができる。
【００７１】
図６に、ＭＯＳトランジスタ８０の模式的な断面構造を示す。上述のＭＯＳトランジスタ８０では、第１及び第２のゲート導電層２２、２４を最短ゲート長Ｌｍｉｎより短い距離を置いて配置して、その隙間を埋めるように第３のゲート導電層６２を形成する。したがって、第１〜第３のゲート導電層２２、２４、６２を形成する精度に依存せず、第１〜第３のゲート導電層２２、２４、６２の配置精度に依存することになる。
【００７２】
このように本実施形態によれば、第１〜第３のゲート導電層２２、２４、６２が最短ゲート長Ｌｍｉｎより長いゲート長を有している場合であっても、最短ゲート長Ｌｍｉｎで実現できるスイッチング速度より高速で、ゲート長Ｌｓ（０＜Ｌｓ＜Ｌｍｉｎ）に対応するスイッチング速度を得ることができる。
【００７３】
なお本実施形態では、スリープ動作モード（第１の動作モード）又は通常動作モード（第２の動作モード）が設定されるモード設定回路を設けてもよい。この場合、モード設定回路によって設定された動作モードに応じて、ゲート導電層（ゲート配線層）に印加される電圧を異ならせる。より具体的には、モード設定回路によって設定された動作モードに応じて、ゲート導電層をオン又はオフさせる。ここでゲート導電層をオンさせることは、該ゲート導電層と対向するチャネル領域にキャリアの濃度を高めることをいう。即ち、Ｎ型のＭＯＳトランジスタの場合には該ゲート導電層に高電位側の電源電圧を印加することをいい、Ｐ型のＭＯＳトランジスタの場合には該ゲート導電層に低電位側の電源電圧を印加することをいう。
【００７４】
図１及び図２に示すようにチャネル領域上に第１及び第２のゲート導電層が形成される場合、スリープ動作モード（第１の動作モード）時に第１のゲート導電層（第２のゲート導電層）に印加される電圧と、通常動作モード（第２の動作モード）時に第１のゲート導電層（第２のゲート導電層）に印加される電圧とを異ならせる。即ち、例えばＮ型ＭＯＳトランジスタの場合、スリープモード時では第１のゲート導電層（或いは第２のゲート導電層）に低電位側の電源電圧を印加し、通常動作モード時では該第１のゲート導電層（或いは第２のゲート導電層）に高電位側の電源電圧を印加する。
【００７５】
また、図３（Ａ）、（Ｂ）、図４（Ａ）、（Ｂ）に示すようにチャネル領域上に第１〜第３のゲート導電層が形成される場合、スリープ動作モード（第１の動作モード）時に前記第１〜第３のゲート導電層のいずれか１つ又は２つのゲート導電層（例えば第１のゲート導電層、又は第１及び第２のゲート導電層）に印加される電圧と、通常動作モード（第２の動作モード）時に上記いずれか１つ又は２つのゲート導電層（例えば第１のゲート導電層、又は第１及び第２のゲート導電層）に印加される電圧とを異ならせる。即ち、例えばＮ型ＭＯＳトランジスタの場合、スリープモード時では第１のゲート導電層（或いは第１及び第２のゲート導電層）に低電位側の電源電圧を印加し、通常動作モード時では該第１のゲート導電層（或いは第１及び第２のゲート導電層）に高電位側の電源電圧を印加する。
【００７６】
こうすることで、通常動作モード時では上述したように高速なスイッチング動作を実現し、スリープ動作モード時ではリーク電流を低減することができる。
【００７７】
図７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に、ＭＯＳトランジスタ８０の製造フローの一例の前半を示す。また図８（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に、ＭＯＳトランジスタ８０の製造フローの一例の後半を示す。
【００７８】
本実施形態では、半導体基板上の基板領域１２（ウェル領域）を形成する工程までは公知の工程と同様のため、説明を省略する。
【００７９】
まず、基板領域（ウェル領域）１２の上に、絶縁膜（ＳｉＯ２、又はＳｉＯ２及びＳｉＮ）１２０を形成する（図７（Ａ））。絶縁膜１２０は、本実施形態におけるＭＯＳトランジスタのゲート絶縁膜になる。
【００８０】
続いて、絶縁膜１２０の上に、多結晶シリコン膜１２２を形成する（図７（Ｂ））。多結晶シリコン膜１２２は、本実施形態におけるＭＯＳトランジスタの第１及び第２のゲート導電層になる。
【００８１】
そして、例えば最短ゲート長Ｌｍｉｎより短い距離の隙間が空くようにフォトリソグラフィ技術によってパターニングを行った後、ドライエッチングによって第１及び第２のゲート導電層２２、２４を形成する（図７（Ｃ））。なお、ここで第１及び第２のゲート導電層２２、２４の間に、絶縁膜１２０を残すようにしてもよい。
【００８２】
その後、第１及び第２のゲート導電層２２、２４とその隙間（例えば図３（Ａ）に示す第３の隣接領域ＮＡ３）を覆うように、絶縁膜（ＳｉＯ２、又はＳｉＯ２及びＳｉＮ）１２４を形成する（図７（Ｄ））。
【００８３】
次に、絶縁膜１２４上の第１及び第２のゲート導電層２２、２４の間に、レジスト１２５を形成した後、不純物Ｐ（リン）の打ち込みを行って、ソース領域及びドレイン領域を形成すると共に、熱拡散によってＬＤＤ構造を形成する（図８（Ａ））。その結果、ソース領域及びドレイン領域としての第１及び第２の不純物領域１４、１６と、第１及び第２の不純物領域１４、１６よりそれぞれ不純物濃度が低い拡散領域１２８、１３０とが形成される。
【００８４】
そして、レジスト１２５を除去した後、絶縁膜１２４の上に再び多結晶シリコン膜１２６を形成する（図８（Ｂ））。多結晶シリコン膜１２６は、本実施形態におけるＭＯＳトランジスタの第３のゲート導電層になる。
【００８５】
そして、多結晶シリコン膜１２６に対して、フォトリソグラフィ技術によってパターニングを行った後、ドライエッチングによって第３のゲート導電層６２を形成する（図８（Ｃ））。
【００８６】
そして、保護膜として絶縁膜１３２を形成した後、コンタクトホール１３４を形成し、金属膜１３６を蒸着させる（図８（Ｄ））。その結果、第１〜第３のゲート配線層２６、２８、６４が形成される。
【００８７】
図７（Ａ）〜（Ｄ）、図８（Ａ）〜（Ｄ）では、チャネル領域上に３つのゲート導電層を有するＭＯＳトランジスタの製造工程について説明したが、チャネル領域上に２つ、或いは４つ以上のゲート導電層を有するＭＯＳトランジスタも同様である。
【００８８】
また、以下のように、本実施形態におけるＭＯＳトランジスタを製造することも可能である。
【００８９】
図９（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に、ＭＯＳトランジスタ８０の製造フローの他の例の後半を示す。図９（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すＭＯＳトランジスタ８０の製造フローの他の例の前半は、図７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）と同様であるため説明を省略する。
【００９０】
図７（Ｄ）に示すように、第１及び第２のゲート導電層２２、２４とその隙間を覆うように、絶縁膜１２４が形成されると、次に、絶縁膜１２４の上に再び多結晶シリコン膜１２６を形成する（図９（Ａ））。多結晶シリコン膜１２６は、本実施形態におけるＭＯＳトランジスタの第３のゲート導電層になる。
【００９１】
そして、多結晶シリコン膜１２６に対して、フォトリソグラフィ技術によってパターニングを行った後、ドライエッチングによって第３のゲート導電層６２を形成する（図９（Ｂ））。
【００９２】
次に、第３のゲート導電層６２を覆うレジスト１２７を形成後に、不純物Ｐ（リン）の打ち込みを行って、ソース領域及びドレイン領域を形成すると共に、熱拡散によってＬＤＤ構造を形成する（図９（Ｃ））。その結果、ソース領域及びドレイン領域としての第１及び第２の不純物領域１４、１６と、第１及び第２の不純物領域１４、１６よりそれぞれ不純物濃度が低い拡散領域１２８、１３０とが形成される。
【００９３】
そして、レジスト１２７を除去し、保護膜として絶縁膜１３２を形成した後、コンタクトホール１３４を形成し、金属膜１３６を蒸着させる（図９（Ｄ））。その結果、第１〜第３のゲート配線層２６、２８、６４が形成される。
【００９４】
図９（Ａ）〜（Ｄ）では、チャネル領域上に３つのゲート導電層を有するＭＯＳトランジスタの製造工程について説明したが、チャネル領域上に２つ、或いは４つ以上のゲート導電層を有するＭＯＳトランジスタも同様である。
【００９５】
以上説明したように、既存のＭＯＳトランジスタの製造技術で本実施形態におけるＭＯＳトランジスタを実現することができる。
【００９６】
ところで本実施形態におけるＭＯＳトランジスタは、単体で論理素子として用いることも可能である。
【００９７】
図１０（Ａ）、（Ｂ）に、図１に示すＭＯＳトランジスタ１０の論理的な動作タイミングチャートを示す。ここでは、チャネル領域上に２つのゲート導電層を有する場合の動作例を示しているが、３つのゲート導電層のいずれか２つを共通電位とすることで同様の動作を実現することができる。
【００９８】
図１０（Ａ）は、第１のゲート信号Ｇ１が第２のゲート信号Ｇ２より早く論理レベル「Ｈ」に変化する場合のタイミングを示す。図１０（Ｂ）は、第１のゲート信号Ｇ１が第２のゲート信号Ｇ２より遅く論理レベル「Ｈ」に変化する場合のタイミングを示す。図１０（Ａ）、（Ｂ）では、ＭＯＳトランジスタ１０がＮ型ＭＯＳトランジスタである場合のタイミングを示している。
【００９９】
このように第１のゲート配線層（第１のゲート導電層）の電圧に対応した第１の論理レベルと、第２のゲート配線層（第２のゲート導電層）の電圧に対応した第２の論理レベルとが共に論理レベル「Ｈ」のとき、第２の不純物領域（ドレイン領域）の電圧Ｄは、第１の不純物領域（ソース領域）の電圧Ｓに対応した論理レベルを出力することができる。すなわち、本実施形態におけるＭＯＳトランジスタ１０単体で、論理積回路として機能する論理素子として用いることができる。
【０１００】
これに対して比較例におけるＭＯＳトランジスタを用いて論理積回路を構成した場合、図１１に示すように６個のトランジスタが必要となる。したがって、本実施形態によれば、スイッチング速度の高速化のみならず、論理素子の削減による集積度の向上を図ることも可能となる。
【０１０１】
ここでは本実施形態により実現されたＮ型ＭＯＳトランジスタについて説明したが、本実施形態により実現されたＰ型ＭＯＳトランジスタについても同様である。
【０１０２】
またＭＯＳトランジスタ１０の導電型と、ソース領域として印加される電圧の論理レベルに応じて、論理積否定回路として機能する論理素子として用いることも可能である。
【０１０３】
２．静電気保護回路
本実施形態におけるＭＯＳトランジスタのスイッチング速度の高速性に着目すれば、本実施形態におけるＭＯＳトランジスタを静電気保護回路に適用することができる。
【０１０４】
図１２に、静電気保護回路の構成の概要を示す。静電気保護回路２００は、例えばＩＣの入力端子に設けられる。静電気保護回路２００は、第１及び第２のダイオード回路２１０、２１２とを含む。
【０１０５】
ＩＣの入力端子２０２と、接地電源電圧ＶＳＳ（第１の電源電圧又は低電位側の電源電圧）が供給される接地電源線との間に第１のダイオード回路２１０が接続される。第１のダイオード回路２１０は、接地電源線から入力端子２０２への方向が順方向となるように接続される。
【０１０６】
また入力端子２０２と、システム電源電圧ＶＤＤ（第２の電源電圧又は高電位側の電源電圧）が供給されるシステム電源線との間に第２のダイオード回路２１２が接続される。第２のダイオード回路２１２は、入力端子２０２からシステム電源線への方向が順方向となるように接続される。
【０１０７】
また入力端子２０２は、保護抵抗２０４を介して入力バッファ２０６に接続される。
【０１０８】
本実施形態におけるＭＯＳトランジスタにより、第１及び第２のダイオード回路２１０、２１２のうち少なくとも一方を構成することができる。こうすることで、本実施形態におけるＭＯＳトランジスタは静電気保護回路に適用される。
【０１０９】
図１３（Ａ）、（Ｂ）に、本実施形態におけるＭＯＳトランジスタを記号化した説明図を示す。ここでは、チャネル領域上に３つのゲート導電層を有する場合の本実施形態におけるＭＯＳトランジスタの例を示す。
【０１１０】
図１３（Ａ）は、本実施形態におけるＭＯＳトランジスタがＮ型の場合の記号を示す。図１３（Ｂ）は、本実施形態におけるＭＯＳトランジスタがＰ型の場合の記号を示す。
【０１１１】
図１３（Ａ）、（Ｂ）に示す記号を用いることで、静電気保護回路２００に含まれる第１及び第２のダイオード回路２１０、２１２は以下のように構成される。
【０１１２】
図１４に、第１のダイオード回路２１０の構成例を示す。第１のダイオード回路２１０は、Ｎ型のＭＯＳトランジスタ３００を含む。ＭＯＳトランジスタ３００として、図４（Ａ）、（Ｂ）に示したＭＯＳトランジスタを採用することができる。
【０１１３】
ＭＯＳトランジスタ３００のソース領域（第１の不純物領域１４）には、接地電源電圧ＶＳＳ（第１の電源電圧）が印加される。ＭＯＳトランジスタ３００のドレイン領域（第２の不純物領域１６）には、入力端子２０２が接続される。すなわち、入力端子２０２を介して外部からの入力電圧がＭＯＳトランジスタの第２の不純物領域に印加される。ＭＯＳトランジスタ３００の第１及び第２のゲート信号Ｇ１、Ｇ２は、接地電源電圧ＶＳＳ（第１の電源電圧）に固定される。ＭＯＳトランジスタ３００の第３のゲート信号Ｇ３は、システム電源電圧ＶＤＤ（第２の電源電圧）に固定される。
【０１１４】
このとき、第１〜第３のゲート導電層のうちゲート導電層とチャネル領域とが対向する領域が最も狭いゲート導電層に接続されるゲート配線層に接地電源電圧ＶＳＳ（第１の電源電圧）が印加される。
【０１１５】
図１４の場合、第１及び第２のゲート導電層に接続される第１及び第２のゲート配線層が接地電源線に接続され、第３のゲート導電層に接続される第３のゲート配線層がシステム電源線に接続される。
【０１１６】
したがって、図１５に示すように、入力端子２０２から、接地電源電圧（０Ｖ）に対して負方向の入力高電圧が印加された場合、第１のダイオード回路２１０では順方向に電圧が印加されることになる。このとき、チャネル領域のうち第３のゲート導電層に対向する領域には既にキャリアが存在している状態であるため、ＭＯＳトランジスタ３００が高速にオン状態になる。そのため、ＭＯＳトランジスタ３００のソース領域とドレイン領域とが高速にほぼ同電位となり、保護抵抗２０４を介して出力される信号ＩＮは、０Ｖのままで、入力バッファ２０６のゲート導電膜を破壊することがなくなる。
【０１１７】
なおチャネル領域上に２つのゲート導電層を有するＭＯＳトランジスタについても、図１６に示すように同様に構成することができる。図１６では、図１３（Ａ）と同様に、チャネル領域上に２つのゲート導電層を有するＮ型のＭＯＳトランジスタについて記号化された記号を用いている。
【０１１８】
この場合、第１のゲート導電層とチャネル領域とが対向する領域と、前記第２のゲート導電層とチャネル領域とが対向する領域とを比較して、より狭い方のゲート導電層に接続されるゲート配線層に、接地電源電圧ＶＳＳ（第１の電源電圧）が印加される。そして、他方のゲート導電層に接続されるゲート配線層に、システム電源線が接続される。図１６の場合、第２のゲート導電層に接続される第２のゲート配線層が接地電源線に接続され、第１のゲート導電層に接続される第１のゲート配線層がシステム電源線に接続される。
【０１１９】
こうすることで、図１５に示した場合と同様に、スイッチング速度の向上によって静電気を素早く逃がすことができるようになる。
【０１２０】
図１７に、第２のダイオード回路２１２の構成例を示す。第２のダイオード回路２１２は、Ｐ型のＭＯＳトランジスタ３０２を含む。
【０１２１】
ＭＯＳトランジスタ３０２のソース領域（第１の不純物領域）には、システム電源電圧ＶＤＤ（第２の電源電圧）が印加される。
【０１２２】
ＭＯＳトランジスタ３０２のドレイン領域（第２の不純物領域）には、入力端子２０２が接続される。すなわち、入力端子２０２を介して外部からの入力電圧がＭＯＳトランジスタの第２の不純物領域に印加される。ＭＯＳトランジスタ３０２の第１及び第２のゲート信号Ｇ１、Ｇ２は、システム電源電圧ＶＤＤ（第２の電源電圧）に固定される。ＭＯＳトランジスタ３０２の第３のゲート信号Ｇ３は、接地電源電圧ＶＳＳ（第１の電源電圧）に固定される。
【０１２３】
なお接地電源電圧ＶＳＳを第２の電源電圧とした場合には、システム電源電圧ＶＤＤは第１の電源電圧ということができる。
【０１２４】
このとき、第１〜第３のゲート導電層のうちゲート導電層とチャネル領域とが対向する領域が最も狭いゲート導電層に接続されるゲート配線層にシステム電源電圧ＶＤＤ（第２の電源電圧）が印加される。図１７の場合、第１及び第２のゲート導電層に接続される第１及び第２のゲート配線層がシステム電源線に接続され、第３のゲート導電層に接続される第３のゲート配線層が接地電源線に接続される。
【０１２５】
したがって、図１８に示すように、入力端子２０２から、接地電源電圧（０Ｖ）に対して正方向の入力高電圧が印加された場合、第２のダイオード回路２１２では順方向に電圧が印加されることになる。このとき、チャネル領域のうち第３のゲート導電層に対向する領域には既にキャリアが存在している状態であるため、ＭＯＳトランジスタ３０２が高速にオン状態になる。そのため、ＭＯＳトランジスタ３０２のソース領域とドレイン領域とが高速にほぼ同電位となり、保護抵抗２０４を介して出力される信号ＩＮは、０Ｖのままで、入力バッファ２０６のゲート導電膜を破壊することがなくなる。
【０１２６】
なおチャネル領域上に２つのゲート導電層を有するＭＯＳトランジスタについても、図１９に示すように同様に構成することができる。図１９では、図１３（Ｂ）と同様に、チャネル領域上に２つのゲート導電層を有するＰ型のＭＯＳトランジスタについて記号化された記号を用いている。
【０１２７】
この場合、第１のゲート導電層とチャネル領域とが対向する領域と、前記第２のゲート導電層とチャネル領域とが対向する領域とを比較して、より狭い方のゲート導電層に接続されるゲート配線層に、システム電源電圧ＶＤＤ（第２の電源電圧）が印加される。そして、他方のゲート導電層に接続されるゲート配線層に、接地電源線が接続される。図１９の場合、第２のゲート導電層に接続される第２のゲート配線層がシステム電源線に接続され、第１のゲート導電層に接続される第１のゲート配線層が接地電源線に接続される。
【０１２８】
こうすることで、図１８に示した場合と同様に、スイッチング速度の向上によって静電気を素早く逃がすことができるようになる。
【０１２９】
ここでは、チャネル領域上に３つのゲート導電層を有するＭＯＳトランジスタを例に説明したが、チャネル領域上に４つ以上のゲート導電層を有するＭＯＳトランジスタについても、同様に静電気保護回路に適用できる。
【０１３０】
ところで本実施形態では、上述のＭＯＳトランジスタが静電破壊した場合に、以下に述べるように該ＭＯＳトランジスタを使用してもよい。即ち、例えば図１７の第１のゲート導電層とソース領域（Ｓ）とが短絡してリーク電流が増大した場合、第１のゲート導電層とシステム電源電圧ＶＤＤが供給される電源線とを電気的に遮断する。これは、例えばＭＯＳトランジスタの検査工程で第１のゲート導電層とソース領域（Ｓ）との間の短絡試験を行って上記短絡が検出された場合に、第１のゲート導電層とシステム電源電圧ＶＤＤが供給される電源線とをレーザカットすることで実現できる。また、例えば図１７の第２のゲート導電層とドレイン領域（Ｄ）とが短絡してリーク電流が増大した場合、第２のゲート導電層とシステム電源電圧ＶＤＤが供給される電源線とを電気的に遮断する。これは、例えばＭＯＳトランジスタの検査工程で第２のゲート導電層とドレイン領域（Ｄ）との間の短絡試験を行って上記短絡が検出された場合に、第２のゲート導電層とシステム電源電圧ＶＤＤが供給される電源線とをレーザカットすることで実現できる。なお、図１４、図１６及び図１９についても同様である。
【０１３１】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１３２】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【図１】本実施形態におけるＭＯＳトランジスタの原理的な構成の断面図。
【図２】本実施形態におけるＭＯＳトランジスタの別の構成例の断面図。
【図３】図３（Ａ）は、本実施形態におけるＭＯＳトランジスタの更に別の構成例の断面図。図３（Ｂ）は、図３（Ａ）の拡大図。
【図４】図４（Ａ）、（Ｂ）は、３つのゲート導電層を有する本実施形態におけるＭＯＳトランジスタの平面構造と断面構造との関係を説明する図。
【図５】図５（Ａ）、（Ｂ）は、比較例におけるＭＯＳトランジスタの平面構造と断面構造との関係を説明する図。
【図６】本実施形態におけるＭＯＳトランジスタの断面構造の模式図。
【図７】図７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本実施形態におけるＭＯＳトランジスタの各製造工程の一例の前半の説明図。
【図８】図８（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本実施形態におけるＭＯＳトランジスタの各製造工程の一例の前半の説明図。
【図９】図９（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本実施形態におけるＭＯＳトランジスタの各製造工程の他の例の後半の説明図。
【図１０】図１０（Ａ）、（Ｂ）は、ＭＯＳトランジスタの論理的な動作例を示すタイミング図。
【図１１】比較例におけるＭＯＳトランジスタを用いた論理積回路の回路図。
【図１２】静電気保護回路の構成の概要を示す構成図。
【図１３】図１３（Ａ）、（Ｂ）は、本実施形態におけるＭＯＳトランジスタを記号化した例の説明図。
【図１４】第１のダイオード回路の構成例を示す構成図。
【図１５】第１のダイオード回路の動作例を示すタイミング図。
【図１６】第１のダイオード回路の別の構成例を示す構成図。
【図１７】第２のダイオード回路の構成例を示す構成図。
【図１８】第２のダイオード回路の動作例を示すタイミング図。
【図１９】第２のダイオード回路の別の構成例を示す構成図。
【符号の説明】
１０、４０、６０、８０、１００、３００、３０２  ＭＯＳトランジスタ（半導体装置）、１２  基板領域、１４  第１の不純物領域、１６  第２の不純物領域、１８  チャネル領域、２０  絶縁膜、２２  第１のゲート導電層、
２４  第２のゲート導電層、２６  第１のゲート配線層、
２８  第２のゲート配線層、６２  第３のゲート導電層、
６４  第３のゲート配線層、８２  半導体基板、８４  第１の電極、
８６  コンタクト、８８  第２の電極、１２０、１２４、１３２  絶縁膜、
１２２  多結晶シリコン膜、１２６  多結晶シリコン膜、
１２８  拡散領域、１３４  コンタクトホール、１３６  金属膜、
２００  静電気保護回路、２０２  入力端子、２０４  保護抵抗、
２０６  入力バッファ、２１０  第１のダイオード回路、
２１２  第２のダイオード回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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