(57)【要約】【課題】ＭＯＳＦＥＴのチャネル部の自己発熱に起因する駆動力劣化の軽減を図り、ＭＯＳＦＥＴデバイスの高性能化を実現する。【解決手段】ＭＯＳＦＥＴデバイスは、半導体基板１１と、この上に備えられたＳｉＧｅ層１２と、この上に備えられたＳｉ層１３と、このＳｉ層１３をコア領域１４とＩ／Ｏ領域１５とに分離する素子分離領域１６とを有する。Ｉ／Ｏ領域１５のＳｉ層は、コア領域１４のＳｉ層１３より厚いＳｉエピタキシャル層１８である。ＭＯＳＦＥＴデバイスは、また、コア領域１４のＳｉ層１３を歪みＳｉチャネル１３ａとした少なくとも一つのＭＯＳＦＥＴ２０と、Ｓｉエピタキシャル層１８をＳｉチャネル１８ａとした少なくとも一つのＭＯＳＦＥＴ３０とを有する。【選択図】　　　　図７
2004095933.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に備えられたＳｉＧｅ層と、
前記ＳｉＧｅ層上に備えられたＳｉ層と、
前記Ｓｉ層を前記第１の領域と前記第２の領域とに分離する第１の素子分離領域と
を有し、
前記第２の領域のＳｉ層が、前記第１の領域のＳｉ層より厚いＳｉエピタキシャル層であり、
前記第１の領域のＳｉ層を歪みＳｉチャネルとした少なくとも一つの第１のＭＯＳＦＥＴと、
前記Ｓｉエピタキシャル層をＳｉチャネルとした少なくとも一つの第２のＭＯＳＦＥＴと
を有することを特徴とするＭＯＳＦＥＴデバイス。
【請求項２】
前記Ｓｉエピタキシャル層の下に位置する前記ＳｉＧｅ層の厚さを前記第１の領域のＳｉ層の下に位置する前記ＳｉＧｅ層の厚さより薄くしたことを特徴とする請求項１に記載のＭＯＳＦＥＴデバイス。
【請求項３】
前記Ｓｉエピタキシャル層を第３の領域と第４の領域とに分離する第２の素子分離領域を有し、
前記第２のＭＯＳＦＥＴが前記第３の領域及び前記第４の領域のそれぞれに備えられた
ことを特徴とする請求項１又は２のいずれかに記載のＭＯＳＦＥＴデバイス。
【請求項４】
前記第２の素子分離領域の深さが、前記Ｓｉエピタキシャル層の底に達しない深さであることを特徴とする請求項３に記載のＭＯＳＦＥＴデバイス。
【請求項５】
前記ＳｉＧｅ層を貫通して前記Ｓｉエピタキシャル層と前記半導体基板とを繋ぐホールに埋め込まれ、前記ＳｉＧｅ層より高い熱伝導度を持つ材料からなる埋め込みプラグを有することを特徴とする請求項１から４までのいずれかに記載のＭＯＳＦＥＴデバイス。
【請求項６】
前記埋め込みプラグがポリＳｉにより構成されることを特徴とする請求項５に記載のＭＯＳＦＥＴデバイス。
【請求項７】
前記ＭＯＳＦＥＴデバイスがＬＳＩであり、
前記第１の領域が、第１の駆動電圧が供給される前記ＬＳＩのコア領域であり、
前記第２の領域が、前記第１の駆動電圧より高い第２の駆動電圧が供給される前記ＬＳＩのインターフェース領域である
ことを特徴とする請求項１から６までのいずれかに記載のＭＯＳＦＥＴデバイス。
【請求項８】
半導体基板上にＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層上にＳｉ層を形成する工程と、
前記Ｓｉ層を前記第１の領域と前記第２の領域とに分離する第１の素子分離領域を形成する工程と、
前記第２の領域のＳｉ層を選択エピタキシャル成長させ、前記第１の領域のＳｉ層よりも厚いＳｉエピタキシャル層を形成する工程と、
前記第１の領域のＳｉ層を歪みＳｉチャネルとした少なくとも一つの第１のＭＯＳＦＥＴ、及び前記Ｓｉエピタキシャル層をＳｉチャネルとした少なくとも一つの第２のＭＯＳＦＥＴを形成する工程と
を有することを特徴とするＭＯＳＦＥＴデバイスの製造方法。
【請求項９】
半導体基板上にＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層上にＳｉ層を形成する工程と、
前記Ｓｉ層を前記第１の領域と前記第２の領域とに分離する第１の素子分離領域を形成する工程と、
前記第２の領域のＳｉ層、及び前記第２の領域のＳｉ層の下に位置するＳｉＧｅ層の上部をエッチングする工程と、
前記第２の領域における前記ＳｉＧｅ層上にＳｉ層を選択エピタキシャル成長させ、前記第１の領域のＳｉ層よりも厚いＳｉエピタキシャル層を形成する工程と、
前記第１の領域のＳｉ層を歪みＳｉチャネルとした少なくとも一つの第１のＭＯＳＦＥＴ、及び前記Ｓｉエピタキシャル層をＳｉチャネルとした少なくとも一つの第２のＭＯＳＦＥＴを形成する工程と
を有することを特徴とするＭＯＳＦＥＴデバイスの製造方法。
【請求項１０】
半導体基板上にＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層上にＳｉ層を形成する工程と、
前記Ｓｉ層を前記第１の領域と第２前記の領域とに分離する第１の素子分離領域を形成する工程と、
前記第２の領域のＳｉ層を選択エピタキシャル成長させ、前記第１の領域のＳｉ層よりも厚いＳｉエピタキシャル層を形成する工程と、
前記Ｓｉエピタキシャル層を第３の領域と第４の領域とに分離する第２の素子分離領域を形成する工程と、
前記第１の領域のＳｉ層を歪みＳｉチャネルとした少なくとも一つの第１のＭＯＳＦＥＴ、並びに前記第３の領域及び前記第４の領域のそれぞれにおいて前記Ｓｉエピタキシャル層をＳｉチャネルとした少なくとも一つの第２のＭＯＳＦＥＴを形成する工程と
を有することを特徴とするＭＯＳＦＥＴデバイスの製造方法。
【請求項１１】
半導体基板上にＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層上にＳｉ層を形成する工程と、
前記Ｓｉ層を前記第１の領域と前記第２の領域とに分離する第１の素子分離領域を形成する工程と、
前記第２の領域のＳｉ層、及び前記第２の領域のＳｉ層の下に位置するＳｉＧｅ層の上部をエッチングする工程と、
前記第２の領域における前記ＳｉＧｅ層上にＳｉ層を選択エピタキシャル成長させ、前記第１の領域のＳｉ層よりも厚いＳｉエピタキシャル層を形成する工程と、
前記Ｓｉエピタキシャル層を第３の領域と第４の領域とに分離する第２の素子分離領域を形成する工程と、
前記第１のＳｉ層を歪みＳｉチャネルとした少なくとも一つの第１のＭＯＳＦＥＴ、並びに前記第３の領域及び前記第４の領域のそれぞれにおいて前記Ｓｉエピタキシャル層をＳｉチャネルとした少なくとも一つの第２のＭＯＳＦＥＴを形成する工程と
を有することを特徴とするＭＯＳＦＥＴデバイスの製造方法。
【請求項１２】
前記Ｓｉエピタキシャル層の下に位置するＳｉＧｅ層の厚さを前記第１の領域のＳｉ層の下に位置するＳｉＧｅ層の厚さより薄くしたことを特徴とする請求項９又は１１のいずれかに記載のＭＯＳＦＥＴデバイスの製造方法。
【請求項１３】
前記第２の素子分離領域の深さが、前記Ｓｉエピタキシャル層の底に達しない深さであることを特徴とする請求項１０又は１１のいずれかに記載のＭＯＳＦＥＴデバイスの製造方法。
【請求項１４】
前記ＳｉＧｅ層を貫通して前記Ｓｉエピタキシャル層と前記半導体基板とを繋ぐホールを形成する工程と、
前記ホール内に前記ＳｉＧｅ層より高い熱伝導度を持つ材料からなる埋め込みプラグを形成する工程と
を有することを特徴とする請求項８から１３までのいずれかに記載のＭＯＳＦＥＴデバイスの製造方法。
【請求項１５】
前記埋め込みプラグがポリＳｉにより構成されることを特徴とする請求項１４に記載のＭＯＳＦＥＴデバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、歪みＳｉＭＯＳＦＥＴを含む半導体集積回路であるＭＯＳＦＥＴデバイス及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）の性能向上はゲート長の微細化によって図ることができる。しかし、ゲート長を０．１μｍ以下にすると、ＭＯＳＦＥＴのチャネル部に発生する垂直電界の増大により、キャリアである電子（又は正孔）の移動度の劣化が顕著になる。そこで、ゲート長の微細化のみに頼らずに性能向上を図ることができる歪みＳｉＭＯＳＦＥＴ（特許文献１及び非特許文献１を参照）が、次世代のＬＳＩ技術として注目されている。また、高濃度拡散層とＳｉ基板の界面に発生する接合容量を低減することによって駆動力の向上を図るＳＯＩ歪みＳｉＭＯＳＦＥＴ（非特許文献２を参照）も提案されている。
【０００３】
【特許文献１】
特開２００１−２５７３５１号公報
【非特許文献１】
ケー・リム他（Ｋ．　Ｒｉｍ　ｅｔ　ａｌ．，）著，「ファブリケーション・アンド・アナリシス・オブ・ディープ・サブミクロン・ストレインド・シリコン・Ｎ−ＭＯＳＦＥＴ（Ｆａｂｒｉｃａｔｉｏｎ　ａｎｄ　Ａｎａｌｙｓｉｓ　ｏｆ　Ｄｅｅｐ　Ｓｕｂｍｉｃｒｏｎ　Ｓｔｒａｉｎｅｄ−Ｓｉ　Ｎ−ＭＯＳＦＥＴ’ｓ）」，ＩＥＥＥ・トランザクション・エレクトロン・デバイシズ（ＩＥＥＥ　Ｔｒａｎｓ．　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ），２０００年７月，Ｖｏｌ．４７，Ｎｏ．７，ｐ．１４０６−１４１５
【非特許文献２】
ティー・ミズノ他（Ｔ．　Ｍｉｚｕｎｏ　ｅｔ　ａｌ．，）著，「エレクトロン・アンド・ホール・モビリティ・エンハンスメント・イン・ストレインド・シリコン・ＭＯＳＦＥＴ・オン・ＳｉＧｅオンインシュレータ・サブストレイト・ファブリケイティド・バイ・ＳＩＭＯＸ・テクノロジー（Ｅｌｅｃｔｒｏｎ　ａｎｄ　Ｈｏｌｅ　Ｍｏｂｉｌｉｔｙ　Ｅｎｈａｎｃｅｍｅｎｔｉｎ　Ｓｔｒａｉｎｅｄ−Ｓｉ　ＭＯＳＦＥＴ’ｓ　ｏｎ　ＳｉＧｅ−ｏｎ−Ｉｎｓｕｌａｔｏｒ　Ｓｕｂｓｔｒａｔｅｓ　Ｆａｂｒｉｃａｔｅｄ　ｂｙ　ＳＩＭＯＸ　Ｔｅｃｈｎｏｌｏｇｙ）」，ＩＥＥＥ・エレクトロン・デバイス・レターズ（ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ），２０００年５月，Ｖｏｌ．２１，Ｎｏ．５，ｐ．２３０−２３２
【０００４】
【発明が解決しようとする課題】
しかしながら、歪みＳｉＭＯＳＦＥＴのチャネル部となる歪みＳｉ層の下に形成されるＳｉＧｅ層の熱伝導度は非常に低い。例えば、濃度２０％のＧｅを含むＳｉＧｅ層の熱伝導度はＳｉ層の１５分の１程度である。このため、トランジスタのドレイン電流が多く流れるような状況では、自己発熱によりチャネル部で発生した熱がＳｉＧｅ層に拡散されにくく、チャネル部の温度上昇による抵抗増加が生じ、歪みＳｉＭＯＳＦＥＴの駆動力が劣化してしまう。
【０００５】
図２１に模式的に示されるＭＯＳＦＥＴのドレイン電流ＩＤ−ドレイン電圧ＶＤ特性からわかるように、自己発熱効果が小さい構造又は動作条件の場合（例えば、ゲート長が長い場合、ゲート幅が短い場合、又は電源電圧が十分に低い場合）には、歪みＳｉＭＯＳＦＥＴ（図２１に実線で示される特性）は通常のＭＯＳＦＥＴ（図２１に破線で示される特性）に比べて大きなドレイン電流を得ることができる。これに対し、図２２に模式的に示されるＭＯＳＦＥＴのドレイン電流ＩＤ−ドレイン電圧ＶＤ特性からわかるように、自己発熱効果が大きい構造又は動作条件の場合（例えば、ゲート長が短く且つゲート幅が数μｍ以上の場合、又は電源電圧が高い場合）には、歪みＳｉＭＯＳＦＥＴ（図２２に実線で示される特性）は通常のＭＯＳＦＥＴ（図２２に破線で示される特性）と同等又はそれ以下のドレイン電流しか得ることができない。
【０００６】
近年のＬＳＩでは、その内部に降圧回路等を設けることにより、高速演算部（コア領域）では低電圧低電流動作を行っているが、データ入出力部（インターフェース領域又はＩ／Ｏ領域）では周辺機器との整合のために高い電源電圧が必要であり且つ大きなドレイン電流を流すことが要求される。このため、歪みＳｉＭＯＳＦＥＴを用いることによってＬＳＩを形成した場合には、コア領域の駆動力は向上するが、Ｉ／Ｏ領域の駆動力劣化によって、ＬＳＩの性能（データ処理速度）を十分に向上できないことが予想される。
【０００７】
そこで、本発明は上記したような従来技術の課題を解決するためになされたものであり、その目的とするところは、駆動電圧の低い領域に歪みＳｉＭＯＳＦＥＴを形成し、駆動電圧の高い領域に通常のＭＯＳＦＥＴを形成することによってデータ処理速度の向上を図ることができるＭＯＳＦＥＴデバイス及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明に係るＭＯＳＦＥＴデバイスは、半導体基板と、前記半導体基板上に備えられたＳｉＧｅ層と、前記ＳｉＧｅ層上に備えられたＳｉ層と、前記Ｓｉ層を第１の領域と第２の領域とに分離する第１の素子分離領域とを有し、前記第２の領域のＳｉ層が、前記第１の領域のＳｉ層より厚いＳｉエピタキシャル層であるデバイスである。また、本発明に係るＭＯＳＦＥＴデバイスは、前記第１の領域のＳｉ層を歪みＳｉチャネルとした少なくとも一つの第１のＭＯＳＦＥＴと、前記Ｓｉエピタキシャル層をＳｉチャネルとした少なくとも一つの第２のＭＯＳＦＥＴとを有する。
【０００９】
また、本発明に係るＭＯＳＦＥＴデバイスの製造方法は、半導体基板上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層上にＳｉ層を形成する工程と、前記Ｓｉ層を第１の領域と第２の領域とに分離する第１の素子分離領域を形成する工程と、前記第２の領域のＳｉ層を選択エピタキシャル成長させ、前記第１の領域のＳｉ層よりも厚いＳｉエピタキシャル層を形成する工程と、前記第１の領域のＳｉ層を歪みＳｉチャネルとした少なくとも一つの第１のＭＯＳＦＥＴ、及び前記Ｓｉエピタキシャル層をＳｉチャネルとした少なくとも一つの第２のＭＯＳＦＥＴを形成する工程とを有する。
【００１０】
また、他の発明に係るＭＯＳＦＥＴデバイスの製造方法は、半導体基板上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層上にＳｉ層を形成する工程と、前記Ｓｉ層を第１の領域と第２の領域とに分離する第１の素子分離領域を形成する工程と、前記第２の領域のＳｉ層、及び前記第２の領域のＳｉ層の下に位置するＳｉＧｅ層の上部をエッチングする工程と、前記第２の領域における前記ＳｉＧｅ層上にＳｉ層を選択エピタキシャル成長させ、前記第１の領域のＳｉ層よりも厚いＳｉエピタキシャル層を形成する工程と、前記第１の領域のＳｉ層を歪みＳｉチャネルとした少なくとも一つの第１のＭＯＳＦＥＴ、及び前記Ｓｉエピタキシャル層をＳｉチャネルとした少なくとも一つの第２のＭＯＳＦＥＴを形成する工程とを有する。
【００１１】
【発明の実施の形態】
第１の実施形態
図１から図７までは、本発明の第１の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その１〜７）を説明するための概略的な断面図である。
【００１２】
第１の実施形態に係るＭＯＳＦＥＴデバイスは、例えば、ＬＳＩであり、低電圧で高速データ処理が要求される高速演算部（コア領域）と、コア領域以外の領域であり電源電圧が高いデータ入出力部（インターフェース領域又はＩ／Ｏ領域）とを有する。図８は、第１の実施形態に係るＭＯＳＦＥＴデバイスのコア領域１４及びＩ／Ｏ領域１５のそれぞれの電力供給配線の構造を概略的に示す平面図である。図８に示されるように、コア領域１４にはグランド配線ＧＮＤとコア電源配線１４ａが備えられている。また、Ｉ／Ｏ領域１５にはグランド配線ＧＮＤとＩ／Ｏ電源配線１５ａが備えられている。コア領域１４には、コア電源端子（又はコア電源回路）１４ｂ及びコア電源配線１４ａによりコア駆動電圧ＶＣＯＲＥが供給される。また、Ｉ／Ｏ領域１５には、Ｉ／Ｏ電源端子（又はＩ／Ｏ電源回路）１５ｂ及びＩ／Ｏ電源配線１５ａによりＩ／Ｏ駆動電圧ＶＩ／Ｏが供給される。第１の実施形態においては、コア駆動電圧ＶＣＯＲＥはＩ／Ｏ駆動電圧ＶＩ／Ｏより低く設定されている。例えば、コア駆動電圧ＶＣＯＲＥは１．５Ｖであり、Ｉ／Ｏ駆動電圧ＶＩ／Ｏは３．３Ｖ（又は２．５Ｖ）である。
【００１３】
第１の実施形態に係るＭＯＳＦＥＴデバイスの製造に際しては、先ず、図１に示されるように、半導体基板（シリコンウェハ）１１上にＳｉＧｅ（シリコン・ゲルマニウム）層１２を形成し、このＳｉＧｅ層１２上にＳｉチャネルとなる薄いＳｉ（シリコン）層１３を形成する。ＳｉＧｅ層１２の厚さは、通常、２００ｎｍ〜数μｍまでの範囲内であるが、この範囲に限定されない。Ｓｉ層１３の厚さは、通常、１０ｎｍ〜３０ｎｍ程度である。なお、半導体基板１１として、ＳＯＩ基板を用いてもよい。
【００１４】
次に、図２に示されるように、Ｓｉ層１３を、コア領域１４と、コア領域１４以外の領域であるＩ／Ｏ領域１５とに分離する素子分離領域１６を形成する。素子分離領域１６は、例えば、シャロー・トレンチ・アイソレーション（ＳＴＩ：Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法により形成される。ただし、素子分離領域１６を、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法等の他の方法により形成してもよい。
【００１５】
次に、図３から図６までに示されプロセスにより、Ｉ／Ｏ領域１５のＳｉ層を選択エピタキシャル成長させ、コア領域１４のＳｉ層１３よりも厚いＳｉエピタキシャル層１８（図６）を形成する。ここでは、Ｓｉ層１３の表面及び素子分離領域１６の表面を含む全面上に成長阻止層としてのマスク酸化膜１７を成膜し（図３）、マスク酸化膜１７がコア領域１４のＳｉ層１３上に残るように、マスク酸化膜１７をホトリソグラフィ及びエッチングによりパターニングし（図４）、Ｉ／Ｏ領域１５のＳｉ層をエピタキシャル成長させ（図５）、マスク酸化膜１７を除去する（図６）プロセスによりＳｉエピタキシャル層１８を形成する。
【００１６】
次に、図７に示されるように、通常のＭＯＳＦＥＴ製造プロセスに従って、コア領域１４のＳｉ層１３を歪みＳｉチャネル１３ａとした少なくとも一つの歪みＳｉＭＯＳＦＥＴ２０（図７には１個のＭＯＳＦＥＴ２０のみを示す。）、及びＩ／Ｏ領域１５のＳｉエピタキシャル層１８をＳｉチャネル１８ａとした少なくとも一つのＭＯＳＦＥＴ３０（図７には１個のＭＯＳＦＥＴ３０のみを示す。）を形成する。ＭＯＳＦＥＴ２０及びＭＯＳＦＥＴ３０の形成は、同じプロセスで同時に形成しても、異なるプロセスで順に形成してもよい。
【００１７】
図７に示されるように、歪みＳｉＭＯＳＦＥＴ２０は、ゲート酸化膜２１と、ゲート電極層２２と、不純物（例えば、Ａｓ、Ｂなど）注入により形成されたソース領域２３及びドレイン領域２４と、歪みＳｉチャネル１３ａとを有する。また、図７に示されるように、ＭＯＳＦＥＴ３０は、ゲート酸化膜３１と、ゲート電極層３２と、不純物（例えば、Ａｓ、Ｂなど）注入により形成されたソース領域３３及びドレイン領域３４と、通常の（即ち、歪みＳｉではない）Ｓｉチャネル１８ａとを有する。なお、コア領域１４におけるＭＯＳＦＥＴ２０では、ゲート長０．１５μｍ程度で、ゲート幅０．２μｍ〜０．４μｍ程度であるが、この値には限定されない。また、Ｉ／Ｏ領域１５におけるＭＯＳＦＥＴ３０では、ゲート長０．２５μｍ〜０．３μｍ程度で、ゲート幅が数十μｍ（１０μｍ〜４０μｍ）程度であるが、この値には限定されない。
【００１８】
以上に説明したように、第１の実施形態に係るＭＯＳＦＥＴデバイスにおいては、コア領域１４に、Ｓｉ層１３を歪みＳｉチャネル１３ａとした少なくとも一つの歪みＳｉＭＯＳＦＥＴ２０を備え、Ｉ／Ｏ領域１５に、コア領域１４のＳｉ層１３より厚いＳｉエピタキシャル層１８をＳｉチャネル１８ａとした少なくとも一つのＭＯＳＦＥＴ３０を備えている。従って、コア領域１４を低電圧で高速演算処理が要求される領域とし、Ｉ／Ｏ領域１５を電源電圧が高い領域とすれば、コア領域１４における演算処理の高速化と、Ｉ／Ｏ領域１５における自己発熱に起因する駆動力劣化の軽減を図ることができ、その結果、ＭＯＳＦＥＴデバイスの高性能化（データ処理速度の向上）を実現することができる。
【００１９】
第２の実施形態
図９から図１５までは、本発明の第２の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その１〜７）を説明するための概略的な断面図である。
【００２０】
第２の実施形態に係るＭＯＳＦＥＴデバイスは、例えば、ＬＳＩであり、低電圧で高速データ処理が要求される高速演算部（コア領域）と、コア領域以外の領域であり電源電圧が高いデータ入出力部（インターフェース領域又はＩ／Ｏ領域）とを有する。第２の実施形態に係るＭＯＳＦＥＴデバイスのコア領域１４及びＩ／Ｏ領域１５のそれぞれの電力供給配線の構造は、上記した第１の実施形態のものと同様である。
【００２１】
第２の実施形態に係るＭＯＳＦＥＴデバイスの製造に際しては、先ず、図９に示されるように、半導体基板（シリコンウェハ）４１上にＳｉＧｅ層４２を形成し、このＳｉＧｅ層４２上にＳｉチャネルとなる薄いＳｉ層４３を形成する。ＳｉＧｅ層１２の厚さは、通常、２００ｎｍ〜数μｍまでの範囲内であるが、この範囲に限定されない。Ｓｉ層１３の厚さは、通常、１０ｎｍ〜３０ｎｍ程度である。なお、半導体基板４１をＳＯＩとしてもよい。
【００２２】
次に、図１０に示されるように、Ｓｉ層４３を、コア領域４４と、コア領域４４以外の領域であるＩ／Ｏ領域４５とに分離する素子分離領域４６を形成する。素子分離領域４６は、例えば、ＳＴＩ法により形成される。ただし、素子分離領域４６を、ＬＯＣＯＳ法等の他の方法により形成してもよい。
【００２３】
次に、図１１に示されるように、Ｉ／Ｏ領域４５のＳｉ層４３、及び、Ｉ／Ｏ領域４５のＳｉ層の下に位置するＳｉＧｅ層４２の上部をエッチングする。図１１に、エッチングされた部分（２点鎖線）を符号４２ａで示す。
【００２４】
次に、図１２から図１４までに示されるプロセスにより、Ｉ／Ｏ領域４５にＳｉ層を選択エピタキシャル成長させ、コア領域４４のＳｉ層４３よりも厚いＳｉエピタキシャル層４８を形成する。Ｓｉエピタキシャル層４８の上面は、Ｓｉ層４３の上面とほぼ同じ高さにする。このプロセスは、Ｓｉ層４３の表面、素子分離領域１６の表面、及びＳｉＧｅ層４２の表面を含む面上に成長阻止層としてのマスク酸化膜４７を成膜し、マスク酸化膜４７がコア領域４４のＳｉ層４３上に残るように、マスク酸化膜４７をホトリソグラフィ及びエッチングによりパターニングし（図１２）、Ｉ／Ｏ領域４５のＳｉＧｅ層４２上にＳｉ層をエピタキシャル成長させ（図１３）、マスク酸化膜４７を除去する（図１４）ことによって行うことができる。ただし、Ｉ／Ｏ領域４５に選択エピタキシャル成長によりＳｉエピタキシャル層４８を形成する方法は、上記方法には限定されない。
【００２５】
次に、図１５に示されるように、通常のＭＯＳＦＥＴ製造プロセスに従って、コア領域４４のＳｉ層４３を歪みＳｉチャネル４３ａとした少なくとも一つの歪みＳｉＭＯＳＦＥＴ５０（図１５には１個のＭＯＳＦＥＴ５０のみを示す。）、及びＩ／Ｏ領域４５のＳｉエピタキシャル層４８をＳｉチャネル４８ａとした少なくとも一つのＭＯＳＦＥＴ６０（図１５には１個のＭＯＳＦＥＴ６０のみを示す。）を形成する。ＭＯＳＦＥＴ５０及びＭＯＳＦＥＴ６０の形成は、同じプロセスで同時に形成しても、異なるプロセスで順に形成してもよい。
【００２６】
図１５に示されるように、歪みＳｉＭＯＳＦＥＴ５０は、ゲート酸化膜５１と、ゲート電極層５２と、不純物（例えば、Ａｓ、Ｂなど）注入により形成されたソース領域５３及びドレイン領域５４と、歪みＳｉチャネル４３ａとを有する。また、図１５に示されるように、ＭＯＳＦＥＴ６０は、ゲート酸化膜６１と、ゲート電極層６２と、不純物（例えば、Ａｓ、Ｂなど）注入により形成されたソース領域６３及びドレイン領域６４と、通常の（即ち、歪みＳｉではない）Ｓｉチャネル６８ａとを有する。ＭＯＳＦＥＴのゲート長及びゲート幅は、第１の実施形態の場合と同様である。
【００２７】
以上に説明したように、第２の実施形態に係るＭＯＳＦＥＴデバイスにおいては、コア領域４４に、Ｓｉ層４３を歪みＳｉチャネル４３ａとした少なくとも一つの歪みＳｉＭＯＳＦＥＴ５０を備え、Ｉ／Ｏ領域４５に、コア領域４４のＳｉ層４３より厚いＳｉエピタキシャル層４８をＳｉチャネル４８ａとした少なくとも一つのＭＯＳＦＥＴ６０を備えている。従って、コア領域４４を低電圧で高速データ処理が要求されるＬＳＩのコア領域とし、Ｉ／Ｏ領域４５を電源電圧が高いＬＳＩのＩ／Ｏ領域とすれば、コア領域４４におけるデータ処理の高速化と、Ｉ／Ｏ領域４５における自己発熱に起因する駆動力劣化の軽減を図ることができ、その結果、ＭＯＳＦＥＴデバイスの高性能化（データ処理速度の向上）を実現することができる。
【００２８】
さらに、第２の実施形態によれば、Ｉ／Ｏ領域４５に形成するＳｉエピタキシャル層４８が、Ｓｉ層及びＳｉＧｅ層のエッチングされた部分４２ａに形成されているので、コア領域４４とＩ／Ｏ領域４５に発生する段差を小さく又は無くすることができる。このため、その後のＭＯＳＦＥＴ製造プロセスにおいて繰り返されるホトリソグラフィ工程を、コア領域４４とＩ／Ｏ領域４５に対して一括で行うことが可能であり、製造工程の大幅な削減が可能になる。
【００２９】
第３の実施形態
図１６及び図１７は、本発明の第３の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その１及び２）を説明するための概略的な断面図である。
【００３０】
第３の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセスの一部は、第２の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセスの一部と同じである。従って、第３の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセスの説明に際しては、第２の実施形態の説明において用いた図９から図１４までをも参照する。
【００３１】
第３の実施形態に係るＭＯＳＦＥＴデバイスの製造に際しては、図９から図１４までに示される第２の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセスと同様のプロセスにより、コア領域４４に薄いＳｉ層４３が形成され、Ｉ／Ｏ領域４５に厚いＳｉエピタキシャル層４８を形成する。
【００３２】
次に、図１６に示されるように、Ｓｉエピタキシャル層４８を２つの領域４５ａ及び４５ｂに分離する素子分離領域４９を形成する。素子分離領域４９の深さは、Ｓｉエピタキシャル層４８の底に達しない深さであり、Ｓｉエピタキシャル層４８の２つの領域４５ａ及び４５ｂは、素子分離領域４９の下で繋がっている。
【００３３】
次に、図１７に示されるように、通常のＭＯＳＦＥＴ製造プロセスに従って、コア領域４４のＳｉ層４３を歪みＳｉチャネル４３ａとした少なくとも一つの歪みＳｉＭＯＳＦＥＴ５０（図１７には１個のＭＯＳＦＥＴ５０のみを示す。）、Ｉ／Ｏ領域４５内の領域４５ａにおいてＳｉエピタキシャル層４８をＳｉチャネル４８ａとした少なくとも一つのＭＯＳＦＥＴ６０（図１７には１個のＭＯＳＦＥＴ６０のみを示す。）、及び、Ｉ／Ｏ領域４５内の領域４５ｂにおいてＳｉエピタキシャル層４８をＳｉチャネル４８ｂとした少なくとも一つのＭＯＳＦＥＴ７０（図１７には１個のＭＯＳＦＥＴ７０のみを示す。）を形成する。
【００３４】
図１７に示されるように、歪みＳｉＭＯＳＦＥＴ５０は、ゲート酸化膜５１と、ゲート電極層５２と、不純物（例えば、Ａｓ、Ｂなど）注入により形成されたソース領域５３及びドレイン領域５４と、歪みＳｉチャネル４３ａとを有する。また、図１７に示されるように、ＭＯＳＦＥＴ６０は、ゲート酸化膜６１と、ゲート電極層６２と、不純物（例えば、Ａｓ、Ｂなど）注入により形成されたソース領域６３及びドレイン領域６４と、通常の（即ち、歪みＳｉではない）Ｓｉチャネル４８ａとを有する。さらに、図１７に示されるように、ＭＯＳＦＥＴ７０は、ゲート酸化膜７１と、ゲート電極層７２と、不純物（例えば、Ａｓ、Ｂなど）注入により形成されたソース領域７３及びドレイン領域７４と、通常の（即ち、歪みＳｉではない）Ｓｉチャネル４８ｂとを有する。ＭＯＳＦＥＴのゲート長及びゲート幅は、第１の実施形態の場合と同様である。
【００３５】
以上に説明したように、第３の実施形態に係るＭＯＳＦＥＴデバイスにおいては、コア領域４４に、Ｓｉ層４３を歪みＳｉチャネル４３ａとした少なくとも一つの歪みＳｉＭＯＳＦＥＴ５０を備え、Ｉ／Ｏ領域４５の領域４５ａに、コア領域４４のＳｉ層４３より厚いＳｉエピタキシャル層４８をＳｉチャネル４８ａとした少なくとも一つのＭＯＳＦＥＴ６０を備え、Ｉ／Ｏ領域４５の領域４５ｂに、コア領域４４のＳｉ層４３より厚いＳｉエピタキシャル層４８をＳｉチャネル４８ｂとした少なくとも一つのＭＯＳＦＥＴ７０を備えている。従って、コア領域４４を低電圧で高速データ処理が要求される領域とし、Ｉ／Ｏ領域４５を電源電圧が高い領域とすれば、コア領域４４におけるデータ処理の高速化と、Ｉ／Ｏ領域４５における自己発熱に起因する駆動力劣化の軽減を図ることができ、結果的に、ＭＯＳＦＥＴデバイスの高性能化（データ処理速度の向上）を実現することができる。
【００３６】
また、第３の実施形態に係るＭＯＳＦＥＴデバイスにおいては、Ｉ／Ｏ領域４５において素子分離領域４９の下でＳｉ層４８が繋がっている。Ｓｉ層４８の熱伝導度はＳｉＧｅ層４１の熱伝導度よりも大きいので、トランジスタをオンした際に発生する熱は、このＳｉ層４８によって拡散される。このため、Ｉ／Ｏ領域４５における自己発熱による駆動力劣化を軽減させることができ、結果的に、ＭＯＳＦＥＴデバイスの高性能化（データ処理速度の向上）を実現することができる。
【００３７】
さらに、第３の実施形態によれば、Ｉ／Ｏ領域４５に形成するＳｉエピタキシャル層４８が、Ｓｉ層４３及びＳｉＧｅ層４２の一部がエッチングされた部分４２ａに形成されているので、コア領域４４とＩ／Ｏ領域４５に発生する段差を小さく又は無くすることができる。このため、その後のＭＯＳＦＥＴ製造プロセスにおいて繰り返されるホトリソグラフィ工程を、コア領域４４及びＩ／Ｏ領域４５に対して一括で行うことが可能であり、製造工程の大幅な削減が可能になる。
【００３８】
なお、上記説明においては、図１４（第２の実施形態）のＩ／Ｏ領域４５に素子分離領域４９及びＭＯＳＦＥＴ６０及び７０を形成した場合を説明したが、同様の製造プロセスにより、図６（第１の実施形態）のＩ／Ｏ領域１５に素子分離領域及びＭＯＳＦＥＴを形成してもよい。
【００３９】
第４の実施形態
図１８から図２０までは、本発明の第４の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その１〜３）を説明するための概略的な断面図である。
【００４０】
第４の実施形態に係るＭＯＳＦＥＴデバイスは、第３の実施形態に係るＭＯＳＦＥＴデバイスを改良したデバイスである。従って、第４の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセスの説明に際しては、図１７をも参照する。
【００４１】
第４の実施形態に係るＭＯＳＦＥＴデバイスの製造に際しては、第３の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセスと同様のプロセスにより、図１７に示されるように、コア領域４４のＳｉ層４３を歪みＳｉチャネル４３ａとした少なくとも一つの歪みＳｉＭＯＳＦＥＴ５０、並びにＩ／Ｏ領域４５内の２つの領域４５ａ及び４５ｂのそれぞれにおいてＳｉエピタキシャル層４８をＳｉチャネル４８ａ及び４８ｂとした少なくとも一つのＭＯＳＦＥＴ６０及び７０を形成する。
【００４２】
次に、図１８に示されるように、各ＭＯＳＦＥＴ５０，６０，７０を覆う層間絶縁膜８０を形成する。
【００４３】
次に、図１９に示されるように、ホトリソグラフィ及びエッチングを用いて、層間絶縁膜８０、素子分離領域４９、Ｓｉエピタキシャル層４８、ＳｉＧｅ層４２を貫通し、半導体基板４１に達するホール８１を形成する。
【００４４】
次に、ホール８１を、ＳｉＧｅ層より高い熱伝導度を持つ材料、例えば、ポリＳｉにより埋め込むことによって埋め込みプラグ８２を形成する。なお、ホール８１及び埋め込みプラグ８２の形状は図示の形状に限定されず、少なくともＳｉエピタキシャル層４２と半導体基板４１とを繋ぐことによって、Ｓｉエピタキシャル層４２から半導体基板４１に熱を逃がすことができる構造であれば他の構造であってもよい。また、埋め込みプラグ８２の材料は、ＳｉＧｅ層より高い熱伝導度を持つ材料であれば、金属材料（例えば、タングステンやアルミニウム等）のような他の材料を用いてもよい。
【００４５】
以上に説明したように、第４の実施形態に係るＭＯＳＦＥＴデバイスにおいては、コア領域４４に、Ｓｉ層４３を歪みＳｉチャネル４３ａとした少なくとも一つの歪みＳｉＭＯＳＦＥＴ５０を備え、Ｉ／Ｏ領域４５の領域４５ａに、コア領域４４のＳｉ層４３より厚いＳｉエピタキシャル層４８をＳｉチャネル４８ａとした少なくとも一つのＭＯＳＦＥＴ６０を備え、Ｉ／Ｏ領域４５の領域４５ｂに、コア領域４４のＳｉ層４３より厚いＳｉエピタキシャル層４８をＳｉチャネル４８ｂとした少なくとも一つのＭＯＳＦＥＴ７０を備えている。従って、コア領域４４を低電圧で高速データ処理が要求されるＬＳＩのコア領域とし、Ｉ／Ｏ領域４５を電源電圧が高いＬＳＩのＩ／Ｏ領域とすれば、コア領域４４におけるデータ処理の高速化と、Ｉ／Ｏ領域４５における自己発熱に起因する駆動力劣化の軽減を図ることができ、結果的に、ＭＯＳＦＥＴデバイスの高性能化（データ処理速度の向上）を実現することができる。
【００４６】
また、第４の実施形態に係るＭＯＳＦＥＴデバイスによれば、Ｉ／Ｏ領域４５の素子分離領域４９の下でＳｉエピタキシャル層４８が繋がっているので、トランジスタをオンした際に発生する熱は、このＳｉエピタキシャル層４８によって拡散されるため、Ｉ／Ｏ領域４５における自己発熱による駆動力劣化を軽減させることができ、結果的に、ＭＯＳＦＥＴデバイスの高性能化（データ処理速度の向上）を実現することができる。
【００４７】
さらに、第４の実施形態に係るＭＯＳＦＥＴデバイスによれば、Ｓｉエピタキシャル層４８と半導体基板４１とを、ＳｉＧｅ層４２よりも熱伝導度の高い材料からなる埋め込みプラグ８２で繋いでいるので、トランジスタをオンした際に発生する熱は、Ｓｉエピタキシャル層４８によって拡散され、埋め込みプラグ８２を伝わって半導体基板４１に拡散する。このため、Ｉ／Ｏ領域４５における自己発熱による駆動力劣化を軽減させることができ、結果的に、ＭＯＳＦＥＴデバイスの高性能化（データ処理速度の向上）を実現することができる。
【００４８】
なお、上記説明においては、図１４（第２の実施形態）のＩ／Ｏ領域４５に素子分離領域４９及び埋め込みプラグ８２を形成した場合を説明したが、図６（第１の実施形態）のＩ／Ｏ領域１５に素子分離領域及び埋め込みプラグ８２を形成してもよい。
【００４９】
【発明の効果】
以上に説明したように、本発明のＭＯＳＦＥＴデバイスにおいては、第１の領域に、Ｓｉ層を歪みＳｉチャネルとした少なくとも一つの第１のＭＯＳＦＥＴを備え、第２の領域に、第１の領域のＳｉ層より厚いＳｉエピタキシャル層をＳｉチャネルとした少なくとも一つの第２のＭＯＳＦＥＴを備えている。従って、第１の領域を低電圧で高速データ処理が要求される領域（例えば、ＬＳＩのコア領域）とし、第２の領域を電源電圧が高い領域（例えば、ＬＳＩのＩ／Ｏ領域）とすれば、第１の領域におけるデータ処理の高速化と、第２の領域における自己発熱に起因する駆動力劣化の軽減を図ることができ、その結果、ＭＯＳＦＥＴデバイスの高性能化を実現することができる。
【００５０】
また、本発明のＭＯＳＦＥＴデバイスの製造方法においては、Ｓｉ層を歪みＳｉチャネルとした少なくとも一つの第１のＭＯＳＦＥＴの形成と、Ｓｉエピタキシャル層をＳｉチャネルとした少なくとも一つの第２のＭＯＳＦＥＴの形成とを同じ工程で実施可能としているので、製造工程の簡素化を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その１）を説明するための概略的な断面図である。
【図２】本発明の第１の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その２）を説明するための概略的な断面図である。
【図３】本発明の第１の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その３）を説明するための概略的な断面図である。
【図４】本発明の第１の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その４）を説明するための概略的な断面図である。
【図５】本発明の第１の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その５）を説明するための概略的な断面図である。
【図６】本発明の第１の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その６）を説明するための概略的な断面図である。
【図７】本発明の第１の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その７）を説明するための概略的な断面図である。
【図８】本発明の第１の実施形態に係るＭＯＳＦＥＴデバイスのコア領域及びＩ／Ｏ領域のそれぞれの電力供給配線の構造を概略的に示す平面図である。
【図９】本発明の第２の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その１）を説明するための概略的な断面図である。
【図１０】本発明の第２の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その２）を説明するための概略的な断面図である。
【図１１】本発明の第２の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その３）を説明するための概略的な断面図である。
【図１２】本発明の第２の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その４）を説明するための概略的な断面図である。
【図１３】本発明の第２の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その５）を説明するための概略的な断面図である。
【図１４】本発明の第２の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その６）を説明するための概略的な断面図である。
【図１５】本発明の第２の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その７）を説明するための概略的な断面図である。
【図１６】本発明の第３の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その１）を説明するための概略的な断面図である。
【図１７】本発明の第３の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その２）を説明するための概略的な断面図である。
【図１８】本発明の第４の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その１）を説明するための概略的な断面図である。
【図１９】本発明の第４の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その２）を説明するための概略的な断面図である。
【図２０】本発明の第４の実施形態に係るＭＯＳＦＥＴデバイスの製造プロセス（その３）を説明するための概略的な断面図である。
【図２１】自己発熱効果に起因する駆動力劣化が小さいＭＯＳＦＥＴのドレイン電流ＩＤ−ドレイン電圧ＶＤ特性を模式的に示す図である。
【図２２】自己発熱効果に起因する駆動力劣化が大きいＭＯＳＦＥＴのドレイン電流ＩＤ−ドレイン電圧ＶＤ特性を模式的に示す図である。
【符号の説明】
１１，４１　半導体基板、
１２，４２　ＳｉＧｅ層、
１３，４３　Ｓｉ層、
１３ａ，４３ａ　歪みＳｉチャネル、
１４，４４　コア領域（第１の領域）、
１５，４５　Ｉ／Ｏ領域（第２の領域）、
１４ａ　コア電源配線、
１４ｂ　コア電源端子（又はコア電源回路）、
１５ａ　Ｉ／Ｏ電源配線、
１５ｂ　Ｉ／Ｏ電源端子（又はＩ／Ｏ電源回路）、
ＧＮＤ　グランド配線、
１６，４６　素子分離領域（第１の素子分離領域）、
１７，４７　マスク酸化膜、
１８，４８　Ｓｉエピタキシャル層、
１８ａ，４８ａ，４８ｂ　Ｓｉチャネル、
２０，５０　歪みＳｉＭＯＳＦＥＴ、
２１，３１，５１，６１，７１　ゲート酸化膜、
２２，３２，５２，６２，７２　ゲート電極層、
２３，３３，５３，６３，７３　ソース領域、
２４，３４，５４，６４，７４　ドレイン領域、
３０，６０，７０　通常のＭＯＳＦＥＴ、
４２ａ　エッチングされた部分、
４５ａ　第３の領域、
４５ｂ　第４の領域、
４９　素子分離領域（第２の素子分離領域）、
８０　層間絶縁膜、
８１　ホール、
８２　埋め込みプラグ。
【図１】
2004095933.tif 000003
【図２】
2004095933.tif 000004
【図３】
2004095933.tif 000005
【図４】
2004095933.tif 000006
【図５】
2004095933.tif 000007
【図６】
2004095933.tif 000008
【図７】
2004095933.tif 000009
【図８】
2004095933.tif 000010
【図９】
2004095933.tif 000011
【図１０】
2004095933.tif 000012
【図１１】
2004095933.tif 000013
【図１２】
2004095933.tif 000014
【図１３】
2004095933.tif 000015
【図１４】
2004095933.tif 000016
【図１５】
2004095933.tif 000017
【図１６】
2004095933.tif 000018
【図１７】
2004095933.tif 000019
【図１８】
2004095933.tif 000020
【図１９】
2004095933.tif 000021
【図２０】
2004095933.tif 000022
【図２１】
2004095933.tif 000023
【図２２】
2004095933.tif 000024
【手続補正書】
【提出日】平成15年11月6日(2003.11.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に備えられたＳｉＧｅ層と、
前記ＳｉＧｅ層上に備えられたＳｉ層と、
前記Ｓｉ層を前記第１の領域と前記第２の領域とに分離する第１の素子分離領域と
を有し、
前記第２の領域のＳｉ層が、前記第１の領域のＳｉ層より厚いＳｉエピタキシャル層であり、
前記第１の領域のＳｉ層を歪みＳｉチャネルとした少なくとも一つの第１のＭＯＳＦＥＴと、
前記Ｓｉエピタキシャル層をＳｉチャネルとした少なくとも一つの第２のＭＯＳＦＥＴと
を有し、
前記Ｓｉエピタキシャル層の下に位置する前記ＳｉＧｅ層の厚さを前記第１の領域のＳｉ層の下に位置する前記ＳｉＧｅ層の厚さより薄くした
ことを特徴とするＭＯＳＦＥＴデバイス。
【請求項２】
半導体基板と、
前記半導体基板上に備えられたＳｉＧｅ層と、
前記ＳｉＧｅ層上に備えられたＳｉ層と、
前記Ｓｉ層を前記第１の領域と前記第２の領域とに分離する第１の素子分離領域と
を有し、
前記第２の領域のＳｉ層が、前記第１の領域のＳｉ層より厚いＳｉエピタキシャル層であり、
前記第１の領域のＳｉ層を歪みＳｉチャネルとした少なくとも一つの第１のＭＯＳＦＥＴと、
前記Ｓｉエピタキシャル層をＳｉチャネルとした少なくとも一つの第２のＭＯＳＦＥＴと
を有するＭＯＳＦＥＴデバイスであって、
前記ＭＯＳＦＥＴデバイスがＬＳＩであり、
前記第１の領域が、第１の駆動電圧が供給される前記ＬＳＩのコア領域であり、
前記第２の領域が、前記第１の駆動電圧より高い第２の駆動電圧が供給される前記ＬＳＩのインターフェース領域である
ことを特徴とするＭＯＳＦＥＴデバイス。
【請求項３】前記Ｓｉエピタキシャル層の下に位置する前記ＳｉＧｅ層の厚さを前記第１の領域のＳｉ層の下に位置する前記ＳｉＧｅ層の厚さより薄くしたことを特徴とする請求項２に記載のＭＯＳＦＥＴデバイス。
【請求項４】前記Ｓｉエピタキシャル層を第３の領域と第４の領域とに分離する第２の素子分離領域を有し、
前記第２のＭＯＳＦＥＴが前記第３の領域及び前記第４の領域のそれぞれに備えられた　ことを特徴とする請求項１から３までのいずれかに記載のＭＯＳＦＥＴデバイス。
【請求項５】前記第２の素子分離領域の深さが、前記Ｓｉエピタキシャル層の底に達しない深さであることを特徴とする請求項４に記載のＭＯＳＦＥＴデバイス。
【請求項６】前記ＳｉＧｅ層を貫通して前記Ｓｉエピタキシャル層と前記半導体基板とを繋ぐホールに埋め込まれ、前記ＳｉＧｅ層より高い熱伝導度を持つ材料からなる埋め込みプラグを有することを特徴とする請求項１から５までのいずれかに記載のＭＯＳＦＥＴデバイス。
【請求項７】前記埋め込みプラグがポリＳｉにより構成されることを特徴とする請求項６に記載のＭＯＳＦＥＴデバイス。
【請求項８】半導体基板上にＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層上にＳｉ層を形成する工程と、
前記Ｓｉ層を前記第１の領域と前記第２の領域とに分離する第１の素子分離領域を形成する工程と、
前記第２の領域のＳｉ層、及び前記第２の領域のＳｉ層の下に位置するＳｉＧｅ層の上部をエッチングする工程と、
前記第２の領域における前記ＳｉＧｅ層上にＳｉ層を選択エピタキシャル成長させ、前記第１の領域のＳｉ層よりも厚いＳｉエピタキシャル層を形成する工程と、
前記第１の領域のＳｉ層を歪みＳｉチャネルとした少なくとも一つの第１のＭＯＳＦＥＴ、及び前記Ｓｉエピタキシャル層をＳｉチャネルとした少なくとも一つの第２のＭＯＳＦＥＴを形成する工程と
を有することを特徴とするＭＯＳＦＥＴデバイスの製造方法。
【請求項９】半導体基板上にＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層上にＳｉ層を形成する工程と、
前記Ｓｉ層を前記第１の領域と前記第２の領域とに分離する第１の素子分離領域を形成する工程と、
前記第２の領域のＳｉ層、及び前記第２の領域のＳｉ層の下に位置するＳｉＧｅ層の上部をエッチングする工程と、
前記第２の領域における前記ＳｉＧｅ層上にＳｉ層を選択エピタキシャル成長させ、前記第１の領域のＳｉ層よりも厚いＳｉエピタキシャル層を形成する工程と、
前記Ｓｉエピタキシャル層を第３の領域と第４の領域とに分離する第２の素子分離領域を形成する工程と、
前記第１のＳｉ層を歪みＳｉチャネルとした少なくとも一つの第１のＭＯＳＦＥＴ、並びに前記第３の領域及び前記第４の領域のそれぞれにおいて前記Ｓｉエピタキシャル層をＳｉチャネルとした少なくとも一つの第２のＭＯＳＦＥＴを形成する工程と
を有することを特徴とするＭＯＳＦＥＴデバイスの製造方法。
【請求項１０】前記Ｓｉエピタキシャル層の下に位置するＳｉＧｅ層の厚さを前記第１の領域のＳｉ層の下に位置するＳｉＧｅ層の厚さより薄くしたことを特徴とする請求項８又は９のいずれかに記載のＭＯＳＦＥＴデバイスの製造方法。
【請求項１１】前記第２の素子分離領域の深さが、前記Ｓｉエピタキシャル層の底に達しない深さであることを特徴とする請求項９に記載のＭＯＳＦＥＴデバイスの製造方法。
【請求項１２】前記ＳｉＧｅ層を貫通して前記Ｓｉエピタキシャル層と前記半導体基板とを繋ぐホールを形成する工程と、
前記ホール内に前記ＳｉＧｅ層より高い熱伝導度を持つ材料からなる埋め込みプラグを形成する工程と
を有することを特徴とする請求項８から１１までのいずれかに記載のＭＯＳＦＥＴデバイスの製造方法。
【請求項１３】前記埋め込みプラグがポリＳｉにより構成されることを特徴とする請求項１２に記載のＭＯＳＦＥＴデバイスの製造方法。