(57)【要約】【課題】メモリコア外部に制御用の回路を追加する必要がなく、メモリコアへの電源支給状況を制御することができる。【解決手段】メモリセル群および回路素子が配置された回路領域２，３と、この回路領域２，３に電源を供給するための内部電源配線７と、外部から内部電源配線７に電源を供給するための電源端子５とをメモリコア１内に有し、内部電源配線７と電源端子５との間に接続されるスイッチ回路４およびこのスイッチ回路４を制御するための電源制御端子６をメモリコア１内に備える。これにより、メモリコア１外部よりメモリコア１に電源を供給するか否かを制御することができる。また、内部電源配線７は、回路領域内の電源配線および回路領域の周辺を取り囲む環状の電源幹線からなるので、環状の電源幹線を備えたメモリコアについても、メモリコア外部から電源供給状態を制御することができる。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
メモリセル群および回路素子が配置された回路領域と、この回路領域に電源を供給するための内部電源配線と、外部から前記内部電源配線に電源を供給するための電源端子とをメモリコア内に有した半導体装置であって、前記内部電源配線と前記電源端子との間に接続されるスイッチ回路およびこのスイッチ回路を制御するための電源制御端子を前記メモリコア内に備えることを特徴とする半導体装置。
【請求項２】
内部電源配線は、回路領域内の電源配線および前記回路領域の周辺を取り囲む環状の電源幹線からなる請求項１記載の半導体装置。
【請求項３】
スイッチ回路は一つまたは複数のトランジスタから構成され、前記トランジスタは環状の電源幹線の下層に形成されている請求項２記載の半導体装置。
【請求項４】
スイッチ回路は一つのトランジスタから構成され、前記トランジスタは環状の電源幹線の下層に、回路領域をメモリコア外部から遮断するように環状に形成されている請求項３記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、システムＬＳＩに搭載されるメモリコアを有する半導体装置に関する。
【０００２】
【従来の技術】
近年の半導体装置は、データ格納のためＤＲＡＭやＳＲＡＭ，ＲＯＭなどのメモリコアを搭載している。通常、半導体装置に搭載されるメモリコア内には所定の機能回路が構成され、この機能回路にはメモリコア外部から配線を通じて電源電圧が供給される。
【０００３】
図４は従来のメモリコアのレイアウト図である。１０１はメモリコア、１０２はメモリセル領域、１０３は制御回路領域、１０４は環状のメタル配線による電源幹線、１０５は電源幹線１０４からメモリセル領域１０２に供給している電源配線、１０６は電源幹線１０４から制御回路１０３に供給している電源配線、１０７は電源幹線１０４を外部と接続するための電源端子である。
【０００４】
メモリコア１０１内部のメモリセル領域１０２および制御回路領域１０３への電源の供給は、メモリコア１０１内部では電源端子１０７からまず環状電源幹線１０４へ給電され、そこから電源配線１０５，１０６を通じて各々の回路１０２，１０３へ給電される。環状の電源幹線１０４は電源供給に必要な十分な幅にするため、通常の配線に比較して幅広な配線である。
【０００５】
メモリコア１０１の電源端子１０７へはメモリコア１０１外部からの配線により半導体装置の電源端子からの給電が行われる。
【０００６】
【発明が解決しようとする課題】
近年のＬＳＩには低消費電力が強く要望されてきている。しかしながら、従来の構成ではメモリコアを使用しない状態にあっても電源は供給されたままになっているため、無駄な電力を消費することになる。電力削減のためにメモリコアの電源供給状態を制御しようとすると、メモリコア外部に制御用回路が必要になり、チップ面積が大きくなる。また、システムＬＳＩ設計のなかでの回路、レイアウト設計の負担が増加する。
【０００７】
したがって、この発明の目的は、メモリコア外部に制御用の回路を追加する必要がなく、メモリコアへの電源支給状況を制御することができる半導体装置を提供することである。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、この発明の請求項１記載の半導体装置は、メモリセル群および回路素子が配置された回路領域と、この回路領域に電源を供給するための内部電源配線と、外部から前記内部電源配線に電源を供給するための電源端子とをメモリコア内に有した半導体装置であって、前記内部電源配線と前記電源端子との間に接続されるスイッチ回路およびこのスイッチ回路を制御するための電源制御端子を前記メモリコア内に備える。
【０００９】
このように、内部電源配線と電源端子との間に接続されるスイッチ回路およびこのスイッチ回路を制御するための電源制御端子をメモリコア内に備えるので、メモリコア外部よりメモリコアに電源を供給するか否かを制御することができる。すなわち、電源制御端子の電圧をスイッチ回路がオンするように設定すると、メモリコアに電源電圧が供給された状態になる。一方、電源制御端子の電圧をスイッチ回路がオフするように設定すると、メモリコアに電源電圧が供給されない状態になり、メモリコアの電源電圧の供給状態をメモリコア外部から制御することが可能になる。
【００１０】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、内部電源配線は、回路領域内の電源配線および前記回路領域の周辺を取り囲む環状の電源幹線からなる。このように、内部電源配線は、回路領域内の電源配線および回路領域の周辺を取り囲む環状の電源幹線からなるので、環状の電源幹線を備えたメモリコアについても、メモリコア外部から電源供給状態を制御することができる。また、この構成においては、電源幹線の下層に制御用スイッチ回路を設置することができるため、メモリコアの面積を増加させることがない。
【００１１】
請求項３記載の半導体装置は、請求項２記載の半導体装置において、スイッチ回路は一つまたは複数のトランジスタから構成され、前記トランジスタは環状の電源幹線の下層に形成されている。このように、スイッチ回路は一つまたは複数のトランジスタから構成され、トランジスタは環状の電源幹線の下層に形成されているので、メモリコアの面積を増加させることなく、電源供給の制御手段であるスイッチ回路を設けることができる。
【００１２】
請求項４記載の半導体装置は、請求項３記載の半導体装置において、スイッチ回路は一つのトランジスタから構成され、前記トランジスタは環状の電源幹線の下層に、回路領域をメモリコア外部から遮断するように環状に形成されている。
このように、スイッチ回路は一つのトランジスタから構成され、トランジスタは環状の電源幹線の下層に、回路領域をメモリコア外部から遮断するように環状に形成されているので、安定したスイッチおよびメモリコア回路を実現できる。
【００１３】
【発明の実施の形態】
この発明の実施の形態を図１〜図３に基づいて説明する。
【００１４】
図１はこの発明の実施の形態の半導体装置のプロック図である。図１において、１はメモリコア、２はメモリセル領域、３は制御回路領域、４はスイッチ回路、５は電源端子、６は電源制御端子、７はメモリコア１内部の電源配線である。
【００１５】
メモリセル領域２と制御回路領域３は、それぞれメモリセル群および回路素子が配置された回路領域である。この回路領域に電源を供給するための内部電源配線７と、外部から内部電源配線７に電源を供給するための電源端子５とをメモリコア１内に有する。また、内部電源配線７と電源端子５との間に接続されるスイッチ回路４およびこのスイッチ回路４を制御するための電源制御端子６をメモリコア１内に備える。
【００１６】
この場合、メモリコア１の電源は、コア外部からは電源端子５に配線することによって給電が行われ、コア内部では電源配線７によって、メモリセル領域２と制御回路領域３に給電される。このとき電源制御端子６の状態によって、電源端子５からメモリコア１内部の電源配線７に電源を供給するか否かが決定される。
【００１７】
図２はこの発明の実施の形態の半導体装置の平面図、図３は図２のＸ１−Ｘ２による断面図である。図２および図３において、１はメモリコア、２はメモリセル領域、３は制御回路領域、１４はメモリセル上の電源配線、１５は制御回路に供給するための電源配線、１６は環状のメタル配線による電源幹線である。回路領域内の電源配線１４，１５および回路領域２，３の周辺を取り囲む環状電源幹線１６は、図１の内部電極配線７に相当する。
【００１８】
１７はポリシリコン層、６はポリシリコン層１７を外部に接続するための電源制御端子、１８は拡散層、１９は注入層を示している。２０は拡散層１８と環状電源幹線１６を接続するコンタクト群であり、ポリシリコン層１７と拡散層１８はトランジスタＡを形成している。５は拡散層１８をメモリコア１の外部と接続するための電源端子である。前記トランジスタＡは、ポリシリコン層１７をゲート、環状電源幹線１６をソースとし、電源端子５をドレインとしており、図１のスイッチ回路４に相当する。スイッチ回路４は、一つの大きなトランジスタＡから構成され、トランジスタＡは環状の電源幹線１６の下層に、回路領域をメモリコア外部から遮断するように環状に形成されている。
【００１９】
ここで、この実施の形態の動作について説明する。メモリコア１の電源端子５はメモリコア１外部の電源と配線で接続されている。電源制御端子６はメモリコア１外部の電源とメモリコア１内の環状電源配線１６間のトランジスタＡのゲートであり、この制御端子６の電圧を前記トランジスタＡがＯＮするように設定すると、メモリコア１に電源電圧が供給された状態になる。一方、電源制御端子６の電圧をトランジスタＡがＯＦＦするように設定すると、メモリコア１に電源電圧が供給されない。
【００２０】
また、図３に示すようにメモリセル領域２をはじめとするメモリコア１内部の回路領域はトランジスタＡの拡散領域１８によって、メモリコア外部から遮断された状態にある。
【００２１】
このように実施の形態によれば、メモリコア内部の電源とメモリコア外部の電源間に制御用トランジスタを設けていることにより、メモリコアの電源電圧の供給状態をメモリコア外部から制御することが可能である。電源を制御する場合、制御用トランジスタのゲートサイズは十分大きくする必要があるが、本実施の形態では環状電源配線下を全てトランジスタに利用しているので、十分なサイズが確保できる。また、このトランジスタの拡散層がメモリコア内部の回路と、メモリコア外部の回路を遮断する役割をも果たしている。
【００２２】
なお、本実施の形態では、環状電源配線の下層を全てひとつのトランジスタの生成領域して使用としたが、複数のトランジスタを生成する場合も同様であり、さらに複数種類の電源配線に対して複数のそれぞれトランジスタを設ける場合も同様である。
【００２３】
【発明の効果】
この発明の請求項１記載の半導体装置によれば、内部電源配線と電源端子との間に接続されるスイッチ回路およびこのスイッチ回路を制御するための電源制御端子をメモリコア内に備えるので、メモリコア外部よりメモリコアに電源を供給するか否かを制御することができる。すなわち、電源制御端子の電圧をスイッチ回路がオンするように設定すると、メモリコアに電源電圧が供給された状態になる。一方、電源制御端子の電圧をスイッチ回路がオフするように設定すると、メモリコアに電源電圧が供給されない状態になり、メモリコアの電源電圧の供給状態をメモリコア外部から制御することが可能になる。
【００２４】
請求項２では、内部電源配線は、回路領域内の電源配線および回路領域の周辺を取り囲む環状の電源幹線からなるので、メモリコア内部に環状の電源幹線がある場合も、メモリコア外部から電源供給状態を制御することができる。また、この構成においては、電源幹線の下層に制御用スイッチ回路を設置することができるため、メモリコアの面積を増加させることがない。
【００２５】
請求項３では、スイッチ回路は一つまたは複数のトランジスタから構成され、トランジスタは環状の電源幹線の下層に形成されているので、メモリコアの面積を増加させることなく、電源供給の制御手段であるスイッチ回路を設けることができる。すなわち、メモリコア内部の幅広な環状電源幹線の下層にメモリコア内の電源配線と電源制御端子間のトランジスタを配置するという方法によって、メモリコアの面積を増加させることなくメモリコアに供給する電源のオンオフをメモリコア外部から制御する手段を提供することができる。また、上記トランジスタのゲートは、メモリコア内の外周部における幅広な電源配線の下層に形成するので、電源の制御をするために十分な大きさを確保することができる。
【００２６】
請求項４では、スイッチ回路は一つのトランジスタから構成され、トランジスタは環状の電源幹線の下層に、回路領域をメモリコア外部から遮断するように環状に形成されているので、安定したスイッチおよびメモリコア回路を実現できる。すなわち、上記トランジスタの拡散層は、メモリコア内部の回路とメモリコア外部の回路間の遮断層にもなるため、メモリコアのノイズ耐性の向上を実現することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態の半導体装置のプロック図である。
【図２】この発明の実施の形態の半導体装置の平面図である。
【図３】図２のＸ１−Ｘ２による断面図である。
【図４】従来例の平面図である。
【符号の説明】
１，１０１　メモリコア
２，１０２　メモリセル領域
３，１０３　制御回路領域
４　スイッチ回路
５，１０７　電源端子
６　電源制御端子
７　内部電源配線
１４，１０５　メモリセル上電源配線
１５，１０６　制御回路上電源配線
１６，１０４　環状電源幹線
１７　ポリシリコン層
１８　拡散層
１９　注入層
２０　コンタクト群
【図１】
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【図２】
2004022858.tif 000004
【図３】
2004022858.tif 000005
【図４】
2004022858.tif 000006