(57)【要約】　　　（修正有）【課題】　ゲート電極の疎密にかかわらず、安定したコンタクトホールを形成する方法を提供する。【解決手段】　ゲート電極形成領域が疎な場合と密である場合があるとき、トランジスタが形成された半導体基板上にＢＰＳＧ膜４を堆積する工程と、ＢＰＳＧ膜を平坦化する工程と、ＢＰＳＧ膜上に絶縁膜５を堆積する工程と、ＢＰＳＧ膜および絶縁膜に半導体基板に達するコンタクトホール８を形成する工程と、を備えることを特徴とするコンタクトホールの形成方法を提供する。その結果、ゲート電極形成領域の疎密にかかわらず、基板からのＢＰＳＧ膜厚が均一となるため、コンタクトホール間のエッチングレートが均一となり、コンタクト抵抗、リーク電流値のばらつきの少ないコンタクトホールを形成することが出来る。【選択図】　図１
2004111925.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極が密に形成されている領域とゲート電極が疎に形成されている領域に対して、コンタクトホールを形成する方法であって、
　トランジスタが形成された半導体基板上に第１の絶縁膜を堆積する工程と、
　前記第１の絶縁膜を平坦化する工程と、
　前記第１の絶縁膜上に、前記第１の絶縁膜とエッチングレートの異なる第２の絶縁膜を堆積する工程と、
　前記第１の絶縁膜および第２の絶縁膜に対して、コンタクトホールを形成する工程とを備える、コンタクトホールの形成方法。
【請求項２】
前記第２の絶縁膜の平坦化を行う工程をさらに備える、請求項１に記載のコンタクトホールの形成方法。
【請求項３】
前記第１の絶縁膜は、ＢＰＳＧ膜であることを特徴とする、請求項１に記載のコンタクトホールの形成方法。
【請求項４】
前記第１の絶縁膜を平坦化した後、前記第１の絶縁膜表面に析出物が生成する前に、前記第１の絶縁膜上に前記第２の絶縁膜を堆積することを特徴とする、請求項３に記載のコンタクトホールの形成方法。
【請求項５】
前記第１の絶縁膜を平坦化した後、前記第１の絶縁膜上に前記第２の絶縁膜を堆積するまでの時間が、２４時間以内であることを特徴とする、請求項４に記載のコンタクトホールの形成方法。
【請求項６】
前記第１の絶縁膜を平坦化した後、前記第１の絶縁膜表面の析出物を除去する工程をさらに備えることを特徴とする、請求項１に記載のコンタクトホールの形成方法。
【請求項７】
前記半導体基板に達するように前記コンタクトホールを形成することを特徴とする、請求項１に記載のコンタクトホール形成方法。
【請求項８】
前記半導体基板上に形成された前記ゲート電極に達するように前記コンタクトホールを形成することを特徴とする、請求項１に記載のコンタクトホールの形成方法。
【請求項９】
配線が密に形成されている領域と配線が疎に形成されている領域とを有する半導体装置に対して、コンタクトホールを形成する方法であって、
　前記配線が形成された半導体基板上に第１の絶縁膜を堆積する工程と、
　前記第１の絶縁膜を平坦化する工程と、
　前記第１の絶縁膜上に、当該第１の絶縁膜とエッチングレートの異なる第２の絶縁膜を堆積する工程と、
　前記第１の絶縁膜および前記第２の絶縁膜にコンタクトホールを形成する工程とを備える、コンタクトホールの形成方法。
【請求項１０】
異なる幅を有する配線が半導体基板上に複数形成された半導体装置に対して、コンタクトホールを形成する方法であって、
　前記配線が形成された前記半導体基板上に第１の絶縁膜を堆積する工程と、
　前記第１の絶縁膜を平坦化する工程と、
　前記第１の絶縁膜上に、前記第１の絶縁膜とエッチングレートの異なる第２の絶縁膜を堆積する工程と、
　前記第１の絶縁膜および前記第２の絶縁膜にコンタクトホールを形成する工程とを備える、コンタクトホールの形成方法。
【請求項１１】
ゲート電極が密に形成された領域とゲート電極が疎に形成された領域とを有する基板と、
　前記基板上に形成され、平坦化処理が施された面を有する第１の絶縁膜と、
　前記第１の絶縁膜の平坦化された面上に形成され、当該第１の絶縁膜と異なるエッチングレートを有する第２の絶縁膜とを備え、
　前記第１の絶縁膜および前記第２の絶縁膜に対してコンタクトホールが形成されている半導体装置。
【請求項１２】
前記第２の絶縁膜は、平坦化処理が施されていることを特徴とする、請求項１１に記載の半導体装置。
【請求項１３】
配線が密に形成された領域と配線が疎に形成された領域とを有する基板と、
　前記基板上に形成され、平坦化処理が施された面を有する第１の絶縁膜と、
　前記第１の絶縁膜の平坦化された面上に形成され、当該第１の絶縁膜と異なるエッチングレートを有する第２の絶縁膜とを備え、
　前記第１の絶縁膜および前記第２の絶縁膜に対してコンタクトホールが形成されている半導体装置。
【請求項１４】
異なる幅を有する複数の配線が形成された基板と、
　前記基板上に形成され、平坦化処理が施された面を有する第１の絶縁膜と、
　前記第１の絶縁膜の平坦化された面上に形成され、当該第１の絶縁膜と異なるエッチングレートを有する第２の絶縁膜とを備え、
　前記第１の絶縁膜および前記第２の絶縁膜に対してコンタクトホールが形成されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、コンタクトホールを形成する方法に関する発明であって、より特定的には、ゲート電極が密に形成されている領域とゲート電極が疎に形成されている領域に対して、コンタクトホールを形成する方法に関する発明である。
【背景技術】
【０００２】
　近年、半導体デバイスの高集積化に伴い、ゲート電極の幅およびピッチの縮小化が進んでいる。具体的には、０．１８μｍ以下のルールでは、隣り合うゲート電極同士間の最小スペースは、約０．３μｍ以下と非常に狭いものになっている。このような狭いゲート電極間に層間絶縁膜を埋め込む場合には、当該ゲート電極間の層間絶縁膜においてボイドが発生するという問題が存在する。
【０００３】
　そこで、上記ゲート電極間に発生するボイドをなくすために層間絶縁膜に対して熱処理が施される。当該熱処理は、層間絶縁膜を加熱して、当該層間絶縁膜をリフローさせる処理である。これによって、ゲート電極間の発生したボイドを層間絶縁膜の外部に放出させることができる。
【０００４】
　ここで、上記熱処理が施される層間絶縁膜の材質には、低温で軟化する材質を用いることが望ましい。これは、熱処理時において、トランジスタ周辺が高温になることで、トランジスタの特性が損なわれないようにするためである。そのため、当該層間絶縁膜には、約８００℃程度でリフローするＢＰＳＧ膜が用いられる。なお、当該ＢＰＳＧ膜は、シリコン酸化膜にボロン（Ｂ）およびリン（Ｐ）がドープされた絶縁膜である。
【０００５】
　以下に、図面を参照しながら、上記ＢＰＳＧ膜を層間絶縁膜として用いた半導体装置における、従来のコンタクトホール形成方法について説明する。図５は、シリコン基板上にトランジスタが形成され、さらにその上に層間絶縁膜が形成された半導体装置にコンタクトホールが開口されるときの、各工程における当該半導体装置の断面構造を示した図である。なお、図５に示す断面構造は、メモリなどに用いられるスイッチング素子としての機能を有する半導体装置の一部を抜き出したものである。
【０００６】
　まず、シリコン基板１上に、ＭＯＳ型トランジスタを形成する。具体的には、ゲート酸化膜（図示せず）、ゲート電極２（例えば、ポリシリコン膜）およびサイドウォール３（例えばＴＥＯＳ膜）を形成した後、ソース領域（図示せず）およびドレイン領域（図示せず）を形成する。
【０００７】
　次に、ゲート電極２上に、層間絶縁膜としてＢＰＳＧ膜４を堆積する。その後、当該ＢＰＳＧ膜４に対して熱処理を施して、当該ＢＰＳＧ膜４をリフローさせる。これにより、隣り合うゲート電極２の間に発生したボイドがＢＰＳＧ膜４の外部に放出される。以上の工程を経て、半導体装置は、図５（ａ）に示す断面構造を有するようになる。上記熱処理が完了したら、ＢＰＳＧ膜４上に、ＴＥＯＳ膜などのノンドープ酸化膜５を堆積する。
【０００８】
　ここで、ＢＰＳＧ膜４上にノンドープ酸化膜５が堆積される理由について説明する。ＢＰＳＧ膜４は、高い吸湿性を有する。具体的には、ＢＰＳＧ膜４が大気中に暴露されると、その内部のＢあるいはＰと空気中の水分とが反応し、ＢＰＯ4，Ｂ2Ｏ3またはＰＯ4のようなＢとＰとＯとの化合物がＢＰＳＧ膜４上において生成および析出する。これらの化合物は、ＢＰＳＧ膜４上において異物となり、その後の半導体装置の製造において歩留まりを大きく下げる原因となる。そこで、ＢＰＳＧ膜４が大気中に暴露されないように、保護膜であるノンドープ酸化膜５をＢＰＳＧ膜４上に堆積する。
【０００９】
　ノンドープ酸化膜５の堆積が完了すると、図５（ｂ）に示すように、ケミカルメカニカルポリッシュ（ＣＭＰ）によりノンドープ酸化膜５表面の平坦化を行う。ここでの平坦化処理は、後続工程において、ノンドープ酸化膜５上に精度良くフォトレジストを形成可能とするために施される処理である。
【００１０】
　次に、フォトリソグラフィーにより、平坦化されたノンドープ酸化膜５上に、開口領域７を有するフォトレジスト６を形成する。これにより、半導体装置は、図５（ｃ）に示す断面構造を有するようになる。
【００１１】
　次に、図５（ｄ）に示すように、フォトレジスト６をマスクとしてノンドープ酸化膜５とＢＰＳＧ膜４とに対してドライエッチング処理を施し、コンタクトホール８を開口する。この後、当該コンタクトホール８に、金属（例えばタングステン）を埋め込むことにより、シリコン基板１上のトランジスタと上層に形成された配線（図示せず）とを接続するコンタクトの形成が完了する。
【００１２】
　なお、上記コンタクトホール形成方法の他に、特許文献１に示す発明も存在する。
【特許文献１】特開平９−２６６２５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
　ところで、シリコン基板１上においてトランジスタのゲート電極２は、常に等間隔に形成されるわけではない。そのため、当該シリコン基板１上には、ゲート電極２が密に形成される領域と疎に形成される領域とが存在するようになる。このように、ゲート電極２が密に形成された領域と疎に形成された領域とが存在すると、以下に示す課題が存在することを、本願発明者は発見した。以下に、具体的に、本願発明者が発見した課題について図面を参照しながら説明する。図６は、ゲート電極２が密に形成された領域と疎に形成された領域とを有する半導体装置の断面構造を示した図である。
【００１４】
　まず、図５（ａ）において説明したように、ＢＰＳＧ膜４は、シリコン基板１上に形成された後、熱処理が施されてリフローされる。この際、当該ＢＰＳＧ膜４中のボイドが取り除かれると共に、ＢＰＳＧ膜４の表面が平坦化される。
【００１５】
　ところが、ゲート電極２が密に形成された領域と疎に形成された領域とが存在すると、上記熱処理が施された後であっても、ＢＰＳＧ膜４の表面は、図６に示されるようにゲート電極２の密度に依存した凹凸形状を有することになる。具体的には、ゲート電極２が密に形成された領域では、ＢＰＳＧ膜４の膜厚Ｄｅは厚くなり、ゲート電極２が疎に形成された領域では、ＢＰＳＧ膜４の膜厚Ｄｆは薄くなる。その結果、当該ＢＰＳＧ膜４表面は、熱処理が施されることにより、ゲート電極２が密に形成された領域や疎に形成された領域といったローカルな領域内では平坦化されているものの、半導体装置全体としては平坦化されていない状態になる。このようにグローバルに平坦化されていないＢＰＳＧ膜４上に、ノンドープ酸化膜５を堆積してさらにＣＭＰによる平坦化処理を行うと、ＢＰＳＧ膜４とノンドープ酸化膜５とのトータルの膜厚は均一であるが、ＢＰＳＧ膜４とノンドープ酸化膜５との膜厚比は均一とならない現象が生じる。
【００１６】
　上述した膜厚比のばらつきが発生すると、コンタクトホールの開口時に以下に示す問題が発生する。具体的には、コンタクトホールの開口は、ＣxＦy系のガス（例えば、Ｃ4Ｆ8、Ｃ5Ｆ8、Ｃ4Ｆ6）を用いたドライエッチング処理により、ＢＰＳＧ膜４およびノンドープ酸化膜５を除去することにより行われる。ここで、ＢＰＳＧ膜４は、ノンドープ酸化膜５よりもエッチングレートが大きいという性質を有する。そのため、ＢＰＳＧ膜４とノンドープ酸化膜５との膜厚比が半導体装置内の領域毎にばらつくと、当該半導体装置内の各領域で層間絶縁膜（ＢＰＳＧ膜４とノンドープ酸化膜５との両方をあわせたものを指す）のエッチングレートがばらつくことになる。その結果、コンタクトホールの開口状態が、半導体装置内の各領域でばらつくことになる。
【００１７】
　以下に、具体的に、図６を用いて、ゲート電極２が密に形成された領域に形成されたコンタクトホール８ｅの開口状態と、ゲート電極２が疎に形成された領域に形成されたコンタクトホール８ｆの開口状態とについて比較する。なお、ゲート電極２が密に形成された領域のＢＰＳＧ膜４の膜厚はＤｅであり、ノンドープ酸化膜５の膜厚はｄｅであるとする。一方、ゲート電極２が疎に形成された領域のＢＰＳＧ膜４の膜厚はＤｆであり、ノンドープ酸化膜５の膜厚はｄｆであるとする。また、各膜厚の間には、Ｄｅ＞Ｄｆおよびｄｅ＜ｄｆの関係が成立している。
【００１８】
　図６に示すように、ゲート電極２が密に形成された領域は、ゲート電極２が疎に形成された領域よりも、相対的にエッチングレートの小さなノンドープ酸化膜５の膜厚が薄く、かつ相対的にエッチングレートの大きなＢＰＳＧ膜４の膜厚が厚くなっている。そのため、ゲート電極２が密に形成された領域は、ゲート電極２が疎に形成された領域よりも、層間絶縁膜のエッチングレートが大きくなる。これにより、コンタクトホール８ｅおよび８ｆとを同時に開口した場合、コンタクトホール８ｅの底部がコンタクトホール８ｆの底部よりも先にシリコン基板１に到達することになる。その結果、トランジスタが密に形成された領域では、シリコン基板１までエッチングされてしまう。このように、シリコン基板１がエッチングされると、リーク電流が発生し、半導体装置の動作不良を引き起こす。一方、ゲート電極２が疎に形成された領域では、コンタクトホールの底部がシリコン基板１に到達しにくくなり、コンタクトオープン不良が発生しやすくなる。
【００１９】
　更に、コンタクトホールは、開口部から底部に向かって緩やかなテーパを有する。そのため、コンタクトホールの深さがばらつくと、コンタクトホール底部の面積もばらつき、結果としてコンタクト抵抗のばらつきが大きくなる。
【００２０】
　なお、ここでは、ゲート電極２が疎に形成された領域と密に形成された領域とが存在するシリコン基板１について説明を行ったが、配線をシリコン基板１に形成する場合についても同様の問題が発生する。具体的には、配線間の距離が狭くなっている領域では、ゲート電極２が密に形成された領域と同様に、コンタクトホールが深く形成され、配線間の距離が広くなっている領域では、ゲート電極２が疎に形成された領域と同様に、コンタクトホールが浅く形成される。さらに、配線については、配線間の距離のみならず、配線の幅もコンタクトホールの深さに影響を及ぼす。具体的には、幅の広い配線が形成された領域では、ゲート電極２が密に形成された領域と同様に、コンタクトホールが深く形成され、幅の狭い配線が形成された領域では、ゲート電極２が疎に形成された領域と同様に、コンタクトホールが浅く形成される。
【００２１】
　そこで、本発明は、トランジスタが密に形成された領域と疎に形成された領域とが存在する場合、若しくは配線間の距離が狭くなっている領域と広くなっている領域とが存在する場合、または配線幅が半導体装置内の領域によって異なる場合であっても、エッチングレートの異なる２層の絶縁膜に対して、安定したコンタクトホールを形成する方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
　本発明では、ゲート電極が密に形成されている領域とゲート電極が疎に形成されている領域とを有する半導体基板上に第１の絶縁膜を堆積した後、第１の絶縁膜を平坦化し、平坦化した第１の絶縁膜上に、当該第１の絶縁膜とエッチングレートの異なる第２の絶縁膜を堆積し、当該第１の絶縁膜および当該第２の絶縁膜に対して、コンタクトホールを形成するようにしている。ゲート電極の分布に疎密がある半導体基板上に第１の絶縁膜を堆積した場合、当該第１の絶縁膜の膜厚は、ゲート電極の分布の疎密に依存し均一とならない。このように、均一な膜厚を有さない第１の絶縁膜上にエッチングレートの異なる第２の絶縁膜を堆積すると、第１の絶縁膜と第２の絶縁膜とを総合したエッチングレートが、半導体装置の場所によってばらつくという問題が発生する。そのため、半導体装置全体にわたって、均一な開口状態を有するコンタクトホールを形成することが困難になる。そこで、本発明では、第１の絶縁膜を平坦化することで、半導体装置全体にわたって、第１の絶縁膜の膜厚および第２の絶縁膜の膜厚を均一にして、第１の絶縁膜と第２の絶縁膜との総合的なエッチングレートを半導体装置全体で均一にしている。その結果、均一な開口状態を有するコンタクトホールを形成することが可能となる。
【００２３】
　第２の絶縁膜は、平坦化された第１の絶縁膜上に堆積されているので、均一な膜厚を有するように堆積することが可能であるが、その上面を平坦化することで、より均一な膜厚を有するようになる。
【００２４】
　上記第１の絶縁膜には、一例としてＢＰＳＧ膜が用いられる。当該ＢＰＳＧ膜は、約８００℃程度という比較的低温で溶解する。そのため、第１の絶縁膜中に発生したボイドを熱処理により取り除く際に、トランジスタが高温状態になって破損するおそれがなくなる。
【００２５】
　ここで、第１の絶縁膜を平坦化した後、当該第１の絶縁膜表面に析出物が生成する前に、第２の絶縁膜を堆積することが望ましい。当該析出物は、当該第２の絶縁膜が均一に堆積されることを阻害するからである。具体的には、第１の絶縁膜を平坦化後、２４時間以内に第２の絶縁膜を堆積することが望ましい。
【００２６】
　一方、第２の絶縁膜の堆積前に、第１の絶縁膜表面に析出物が発生した場合には、当該析出物を除去してもよい。このようにしても、第２の絶縁膜を均一に堆積することができる。
【００２７】
　また、コンタクトホールは、半導体基板に達するように形成されてもよいし、ゲート電極に達するように形成されてもよい。
【００２８】
　また、本発明は、配線が密に形成されている領域と配線が疎に形成されている領域とを有する半導体装置や、異なる幅を有する配線が複数形成された半導体装置に対してコンタクトホールを形成する場合についても適用可能である。
【００２９】
　なお、本発明は、コンタクトホールの形成方法のみならず上記コンタクトホールの形成方法を用いて作成された半導体装置に対しても向けられている。
【発明の効果】
【００３０】
　本発明によると、エッチングレートの異なる２種以上の層間絶縁膜に対してコンタクトホールを形成する場合に、各層間絶縁膜の表面を平坦化した後、上に膜を堆積することにより、ゲート電極形成領域の疎密に基づく絶縁膜の膜厚ばらつきを抑制することができるため、ゲート電極形成領域の疎密に関わらず、各箇所に存在するコンタクトホールのエッチングレートを一定とすることが出来る。
【００３１】
　その結果、コンタクトホール形成時のエッチング量、コンタクトホール底部の面積等を均一にすることが出来る。よって、コンタクト抵抗値、リーク電流値のばらつきが少なく、高い歩留まりを有し、高性能、高品質である半導体装置を提供することが出来る。
【発明を実施するための最良の形態】
【００３２】
　（第１の実施形態）
　以下に、本発明の第１の実施形態に係るコンタクトホール形成方法について、図面を参照しながら説明する。本実施形態に係るコンタクトホール形成方法では、ＢＰＳＧ膜とノンドープ酸化膜とを含む層間絶縁膜がシリコン基板上に堆積された半導体装置に対してコンタクトホールを開口している。そして、当該コンタクトホール形成方法は、シリコン基板上に堆積されるＢＰＳＧ膜とノンドープ膜とをそれぞれ平坦化することにより、トランジスタのゲート電極が密に形成された領域と疎に形成された領域とが半導体装置内に存在しても、均一な開口状態を有するコンタクトホールを開口することができるようにしている点において特徴を有する。ここで、図１は、シリコン基板上にトランジスタが形成され、さらにその上に層間絶縁膜が形成された半導体装置にコンタクトホールが開口されるときの、各工程における当該半導体装置の断面構造を示した図である。なお、図１に示す断面構造は、メモリなどに用いられるスイッチング素子としての機能を有する半導体装置の一部を抜き出したものである。
【００３３】
　まず、シリコン基板１上に、ＭＯＳ型トランジスタを形成する。具体的には、ゲート酸化膜（図示せず）およびゲート電極２（例えば膜厚約２００ｎｍのポリシリコン膜）を形成する。次に、ＴＥＯＳ膜（膜厚約２００ｎｍ）を堆積後、当該ＴＥＯＳ膜にエッチバック法を施してサイドウォール３を形成する。この後、ソース領域（図示せず）およびドレイン領域（図示せず）を形成する。
【００３４】
　次に、トランジスタが形成された基板上に、層間絶縁膜となるＢＰＳＧ膜４をＣＶＤ（化学的気相成長）法により堆積する。なお、当該ＢＰＳＧ膜４は、膜厚が約１０００ｎｍ、ボロン（Ｂ）濃度が約３．０重量％、リン（Ｐ）濃度が約５．０重量％となるように堆積される。
【００３５】
　この後、熱処理によりＢＰＳＧ膜４をリフローさせる。これにより、隣り合うゲート電極２の間に発生したボイドをＢＰＳＧ膜４外へ放出させる。なお、当該熱処理は、例えば、約３０分間、約８００℃に半導体装置を加熱することにより行われる。これにより、半導体装置は、図１（ａ）に示す構造を有するようになる。
【００３６】
　次に、図１（ｂ）に示すように、ＢＰＳＧ膜４の表面をＣＭＰにより平坦化する。当該ＣＭＰでは、平坦化された後のＢＰＳＧ膜４の膜厚が約６００ｎｍとなるように、処理時間等の諸条件を調節する。当該処理により、ＢＰＳＧ膜４は、その表面が全領域にわたってグローバルに平坦化されて、シリコン基板１上のゲート電極２の有無に関わらず、均一な膜厚を有するようになる。なお、本工程が、本発明の特徴部分となる工程である。
【００３７】
　次に、図１（ｃ）に示すように、ＣＭＰを行い平坦化したＢＰＳＧ膜４表面上にノンドープ酸化膜５を堆積する。具体的には、ＴＥＯＳ膜（膜厚約５０ｎｍ）をＣＶＤ法により堆積する。ここで、ＢＰＳＧ膜４表面が大気中に暴露されると、ＢＰＳＧ膜４中のＢあるいはＰと大気中の水分とが反応して、ＢＰＯ4、Ｂ2Ｏ3、ＰＯ4等の化合物が当該ＢＰＳＧ膜４表面に生成および析出する。当該化合物は、ＢＰＳＧ膜４表面において異物となり、その後の半導体装置の製造において歩留まりを大きく下げる原因となる。そのため、ＢＰＳＧ膜４上には、保護膜であるノンドープ酸化膜５が堆積される。
【００３８】
　ところで、上述したように、ＢＰＳＧ膜４が大気中に暴露されると、当該ＢＰＳＧ膜４表面にＢＰＯ4、Ｂ2Ｏ3、ＰＯ4等の化合物による異物が析出する。そのため、ＢＰＳＧ膜４をＣＭＰにより平坦化した後、速やかにノンドープ酸化膜５を堆積すべきである。そこで、以下に、図面を参照しながらＢＰＳＧ膜４表面を平坦化してから、ノンドープ酸化膜５を堆積するまでの間の時間的制約について説明する。ここで、図２は、半導体装置を製造する通常のクリーンルームの環境下に８インチウェハーを放置したときの、当該ウェハーの放置時間と当該ウェハー全面における異物の個数との関係を調べた結果を示した図である。具体的には、横軸は、ＢＰＳＧ膜４を平坦化してからウェハーを放置した時間を示している。縦軸は、ウェハー１枚あたりの異物の個数を示している。
【００３９】
　図２によれば、ＢＰＳＧ膜４を平坦化してから約４８時間経過した後から、ウェハー上の異物数が急激に増加している。そこで、本実施形態ではある程度のマージンを考慮して、ＣＭＰによってＢＰＳＧ膜４を平坦化してから約２４時間以内に、ノンドープ酸化膜５（例えばＴＥＯＳ膜）を堆積する。これにより、平坦化したＢＰＳＧ膜４上に異物が発生することを防ぐことができ、より均一にノンドープ酸化膜５を堆積することができる。
【００４０】
　ノンドープ酸化膜５を堆積した後、フォトリソグラフィーにより、図１（ｄ）に示すような所定領域に開口領域７を有するフォトレジスト６を、ノンドープ酸化膜５上に形成する。
【００４１】
　次に、図１（ｅ）に示すように、フォトレジスト６をマスクとし、ドライエッチング処理を行って、ＢＰＳＧ膜４およびノンドープ酸化膜５のそれぞれを貫通しシリコン基板１に達するコンタクトホール８を開口する。当該ドライエッチング処理には、Ｃ4Ｆ8、Ｃ5Ｆ8、Ｃ4Ｆ6等のＣxＦy系のガスを用いる。
【００４２】
　この後、アッシング処理等を行って、フォトレジスト６を除去する。そして、コンタクトホール８に対して、金属（例えば、タングステン）を埋め込む。具体的には、ＣＶＤ法やメッキ法等によりコンタクトホール８に金属を埋め込んだ後、コンタクトホール８からはみ出した金属をＣＭＰにより除去する。これにより、上層に形成される配線等（図示せず）とシリコン基板１に形成されたトランジスタ等とを電気的に接続するコンタクトが形成される。
【００４３】
　ここで、本実施形態に係るコンタクトホール形成方法の特徴部分である、ＢＰＳＧ膜４を平坦化することにより得られる効果について図面を参照しながら説明する。図３は、本実施形態に係るコンタクトホール形成方法により、層間絶縁膜にコンタクトホールを形成した半導体装置の断面構造を示した図である。
【００４４】
　上述したように、本実施形態では、ＢＰＳＧ膜４を平坦化した後、当該平坦化したＢＰＳＧ膜４上にノンドープ酸化膜５を堆積し、さらに当該ノンドープ酸化膜５を平坦化している。そのため、シリコン基板１上に形成されたトランジスタのゲート電極２の分布の疎密に関わらず、図３に示すように、半導体装置全領域にわたって均一な膜厚を有するＢＰＳＧ膜４およびノンドープ酸化膜５を形成することができる。具体的には、ゲート電極２が密に形成された領域におけるＢＰＳＧ膜４の膜厚Ｄａと、ゲート電極２が疎に形成された領域におけるＢＰＳＧ膜４の膜厚Ｄｂとが等しくなり、かつゲート電極２が密に形成された領域におけるノンドープ酸化膜５の膜厚ｄａと、ゲート電極２が疎に形成された領域におけるノンドープ酸化膜５の膜厚ｄｂとが等しくなる。これにより、当該半導体装置全領域にわたって層間絶縁膜（ここでは、ＢＰＳＧ膜４とノンドープ酸化膜５との両方を含む絶縁膜を指す）のエッチングレートを等しくすることができる。その結果、ゲート電極２が疎に形成された領域と密に形成された領域とを有するシリコン基板１上に堆積されたエッチングレートが異なる２種類以上の絶縁膜の全領域において、均一な深さを有する複数のコンタクトホールをドライエッチングにより開口することが可能となる。従って、本実施形態に係るコンタクトホール形成方法によれば、ゲート電極２が密に形成された領域においてエッチングレートが大きくなるために、基板までエッチングが進行して電流のリークが発生する現象、若しくはゲート電極２が疎に形成された領域においてエッチングレートが小さくなるために、層間絶縁膜が充分にエッチングされないことによるコンタクトホールのオープン不良が発生する現象等を防止することができる。
【００４５】
　また、エッチングレートが均一であると、半導体装置に形成される各コンタクトホールのエッチング時間及びコンタクトホールの深さが揃うため、コンタクトホール底部の面積のばらつきも少なくなり、コンタクト抵抗のばらつきを抑制できる。その結果、ゲート電極２の分布の疎密かかわらず、半導体装置の全領域にわたって安定した開口状態を有するコンタクトホールを形成できる。
【００４６】
（第２の実施形態）
　以下に、本発明の第２の実施形態に係るコンタクトホール形成方法について図面を参照しながら説明する。当該第２の実施形態に係るコンタクトホール形成方法は、第１の実施形態に係るコンタクトホール形成方法にさらに洗浄工程を備える点において相違点を有する。具体的には、本実施形態では、ＢＰＳＧ膜４の表面を平坦化した後であって（図１（ｂ））、ノンドープ酸化膜５を堆積する前において（図１（ｃ））、当該平坦化したＢＰＳＧ膜４の表面を酸等の薬液を用いて洗浄する。なお、当該洗浄工程以外の処理については、第２の実施形態は、第１の実施形態と同様である。以下に、本実施形態に係るコンタクトホール形成方法について、図面を参照しながら説明する。
【００４７】
　まず、シリコン基板１上に、ＭＯＳ型トランジスタを形成する。具体的には、ゲート酸化膜（図示せず）およびゲート電極２（例えば膜厚約２００ｎｍのポリシリコン膜）を形成する。次に、ＴＥＯＳ膜（膜厚約２００ｎｍ）を堆積後、当該ＴＥＯＳ膜にエッチバック法を施してサイドウォール３を形成する。この後、ソース領域（図示せず）およびドレイン領域（図示せず）を形成する。
【００４８】
　次に、トランジスタが形成された基板上に、層間絶縁膜となるＢＰＳＧ膜４をＣＶＤ（化学的気相成長）法により堆積する。なお、当該ＢＰＳＧ膜４は、膜厚が約１０００ｎｍ、ボロン（Ｂ）濃度が約３．０重量％、リン（Ｐ）濃度が約５．０重量％となるように堆積される。
【００４９】
　この後、熱処理によりＢＰＳＧ膜４をリフローさせる。これにより、隣り合うゲート電極２の間に発生したボイドをＢＰＳＧ膜４外へ放出させる。なお、当該熱処理は、例えば、約３０分間、約８００℃に半導体装置を加熱することにより行われる。これにより、半導体装置は、図１（ａ）に示す構造を有するようになる。なお、ここまでの工程は、第１の実施形態と同様である。
【００５０】
　次に、図１（ｂ）に示すように、ＢＰＳＧ膜４の表面をＣＭＰにより平坦化する。当該ＣＭＰでは、平坦化された後のＢＰＳＧ膜４の膜厚が約６００ｎｍとなるように、処理時間等の諸条件を調節する。当該処理により、ＢＰＳＧ膜４は、その表面が全領域にわたってグローバルに平坦化されて、シリコン基板１上のゲート電極２の有無に関わらず、均一な膜厚を有するようになる。なお、本工程も、第１の実施形態と同様である。
【００５１】
　ＣＭＰが完了すると、酸等の薬液を用いてＢＰＳＧ膜４表面を洗浄して不純物を除去する。具体的には、半導体装置を約１１０℃の硫酸中に浸漬して、ＢＰＳＧ膜４表面を洗浄する。その後、水を用いて半導体装置に付着した硫酸を洗い流し、さらに当該半導体装置を乾燥させる。
【００５２】
　ここで、上記洗浄工程についてについて詳しく説明する。図２に示すように、ＢＰＳＧ膜４表面を平坦化してから次工程においてノンドープ酸化膜５を堆積する（図１（ｃ））までの間に、２４時間以上経過した場合、当該ＢＰＳＧ膜４中のＢあるいはＰと空気中の酸素とが反応し、当該ＢＰＳＧ膜４表面にＢＰＯ4、Ｂ2Ｏ3、ＰＯ4等の化合物が多量に生成および析出するおそれがある。そのため、ＢＰＳＧ膜４表面を平坦化してからノンドープ酸化膜５を堆積するまでの間に、ＢＰＳＧ膜４表面に上記化合物が析出した場合には、当該化合物を除去しなければならない。そこで、本実施形態では、ＢＰＯ4、Ｂ2Ｏ3、ＰＯ4等の化合物を溶解する酸などの薬液を用いて、ＢＰＳＧ膜４の表面を洗浄している。なお、上記化合物を溶解する酸としては、硫酸の他に、例えば、塩酸、硝酸あるいはフッ酸などが存在する。
【００５３】
　さらに、析出した化合物のみを溶解し、かつＢＰＳＧ膜４を溶解しない条件で洗浄を行うことにより、当該ＢＰＳＧ膜４の表面を繰り返し洗浄しても、当該ＢＰＳＧ膜４を膜減りさせることなく不純物である化合物のみを除去することができる。そのため、ＢＰＳＧ膜４表面を一旦洗浄したものの、次工程においてノンドープ酸化膜５を堆積するまでにさらに長時間が経過して、化合物が再析出した場合であっても、ＢＰＳＧ膜４の膜減りを考慮することなく再洗浄を行うことが可能となる。これにより、半導体基板の歩留まりをより向上させることが可能となる。
【００５４】
　ＢＰＳＧ膜４表面の洗浄が完了すると、図１（ｃ）に示すように、ＢＰＳＧ膜４表面上にノンドープ酸化膜５を堆積する。具体的には、ＴＥＯＳ膜（膜厚約５０ｎｍ）をＣＶＤ法により堆積する。ここで、ＢＰＳＧ膜４表面が大気中に暴露されると、ＢＰＳＧ膜４中のＢあるいはＰと大気中の水分とが反応して、ＢＰＯ4、Ｂ2Ｏ3、ＰＯ4等の化合物が当該ＢＰＳＧ膜４表面に生成および析出する。当該化合物は、ＢＰＳＧ膜４表面において異物となり、その後の半導体装置の製造において歩留まりを大きく下げる原因となる。そのため、ＢＰＳＧ膜４上には、保護膜であるノンドープ酸化膜５が堆積される。なお、本工程も第１の実施形態と同様である。
【００５５】
　ノンドープ酸化膜５を堆積した後、フォトリソグラフィーにより、図１（ｄ）に示すような所定領域に開口領域７を有するフォトレジスト６を、ノンドープ酸化膜５上に形成する。なお、本工程も第１の実施形態と同様である。
【００５６】
　次に、図１（ｅ）に示すように、フォトレジスト６をマスクとし、ドライエッチング処理を行って、ＢＰＳＧ膜４およびノンドープ酸化膜５のそれぞれを貫通しシリコン基板１に達するコンタクトホール８を開口する。当該ドライエッチング処理には、Ｃ4Ｆ8、Ｃ5Ｆ8、Ｃ4Ｆ6等のＣxＦy系のガスを用いる。なお、本工程も第１の実施形態と同様である。
【００５７】
　この後、アッシング処理等を行って、フォトレジスト６を除去する。そして、コンタクトホール８に対して、金属（例えば、タングステン）を埋め込む。具体的には、ＣＶＤ法やメッキ法等によりコンタクトホール８に金属を埋め込んだ後、コンタクトホール８からはみ出した金属をＣＭＰにより除去する。これにより、上層に形成される配線等（図示せず）とシリコン基板１に形成されたトランジスタ等とを電気的に接続するコンタクトが形成される。
【００５８】
　以上のように、本実施形態に係るコンタクトホール形成方法によれば、ＢＰＳＧ膜４の平坦化処理から当該ＢＰＳＧ膜４表面に化合物が析出する程度の時間（例えば２４時間以上）が経過した場合であっても、ＢＰＳＧ膜４表面に析出した化合物を除去することができるため、ノンドープ酸化膜５を均一に堆積することができる。つまり、ＢＰＳＧ膜４表面上の異物を確実に除去できるので、ＢＰＳＧ膜４平坦化後の経過時間を管理する必要がない。よって、ＢＰＳＧ膜４堆積後、ノンドープ酸化膜５堆積前までの間に化合物が析出する程の放置時間があった場合であっても、深さの揃ったコンタクトホールを形成することができるため、半導体装置の製造における歩留まり低下を防ぐことができる。
【００５９】
　なお、第１および第２の実施形態における当該ノンドープ酸化膜５は、Ｂ，Ｐなどの不純物を含まない絶縁膜もしくは不純物濃度が非常に低い絶縁膜であれば、ＴＥＯＳ膜以外の膜であってもよい。このような絶縁膜としては、例えば、シリコン窒化膜が挙げられる。
【００６０】
　また、第１および第２の実施形態でのシリコン基板１上に堆積する層間絶縁膜は、ＢＰＳＧ膜に限らない。当該層間絶縁膜としては、シリコン基板１上に形成されたトランジスタ等の凹凸形状が表面形状に反映されるような膜であればよい。このような層間絶縁膜としては、例えば、塗布により形成する塗布系酸化膜、低誘電率膜、シリコン酸化膜にリンがドープされたＰＳＧ膜またはシリコン酸化膜にボロンがドープされたＢＳＧ膜等が挙げられる。なお、上記低誘電率膜としては、例えば、ＳｉＯＣ膜、有機膜またはポーラス膜が挙げられる。
【００６１】
　また、第１および第２の実施形態では、ＢＰＳＧ膜４に対してＣＭＰによる平坦化処理を行っているが、ＣＭＰの代わりにエッチバック法によって平坦化処理を行ってもよい。具体的には、平坦化したいＢＰＳＧ膜４表面に当該ＢＰＳＧ膜４と略同等のエッチングレートを有するレジストをその表面が平坦になるように塗布する。その後、当該レジストを犠牲膜として、当該レジストおよび当該ＢＰＳＧ膜４表面に対してドライエッチングを行う。これにより、レジスト全部とＢＰＳＧ膜４の一部とを除去する。当該レジストとＢＰＳＧとは、略同等のエッチングレートを有するので、エッチバック法により、平坦な表面を有するＢＰＳＧ膜４が露出する。なお、ノンドープ酸化膜５についてもＢＰＳＧ膜４と同様にエッチバックにより平坦化処理を行うことが可能である。
【００６２】
　なお、第１および第２の実施形態では、コンタクトホールは、トランジスタのゲート電極とゲート電極との間に開口されているが、当該コンタクトホールの開口場所はこれに限らない。例えば、当該コンタクトホールの開口場所は、ゲート電極上であってもよいし、図４に示すようにゲート電極配線１２の上であってもよい。ここで、ゲート電極配線１２とは、シリコン基板１に形成されたＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）型の絶縁膜１１上に形成され、トランジスタのゲート電極に接続された配線である。このようなゲート電極配線１２においても、シリコン基板１上に密に形成される領域と疎に形成される領域とが存在し、ゲート電極２の場合と同様の問題が発生する。そのため、本発明に係るコンタクトホール形成方法により、ゲート電極配線１２上に安定した深さを有するコンタクトホールを開口することが可能となる。
【産業上の利用可能性】
【００６３】
　本発明に係るコンタクトホールの形成方法は、トランジスタが密に形成された領域と疎に形成された領域とが存在する場合、若しくは配線間の距離が狭くなっている領域と広くなっている領域とが存在する場合、または配線幅が半導体装置内の領域によって異なる場合であっても、エッチングレートの異なる２層の絶縁膜に対して、安定したコンタクトホールを形成できる効果を有し、ゲート電極が密に形成されている領域とゲート電極が疎に形成されている領域に対して、コンタクトホールを形成する等の用途として有用である。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施形態の工程断面図
【図２】基板放置時間と異物発生数の関係を示す図
【図３】本発明のコンタクトホール形成後の断面図
【図４】本発明のコンタクトホール形成後の断面図
【図５】従来方法の工程断面図
【図６】従来方法によるコンタクトホール形成後の断面図
【符号の説明】
【００６５】
１　半導体基板
２　ポリシリコン
３　サイドウォールスペーサ
４　ＢＰＳＧ膜
５　ノンドープ酸化膜膜
６　フォトレジスト
７　開口領域
８　コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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