(57)【要約】【課題】ディザー電流制御を行う場合に、簡単な回路でソレノイドに流れる電流を正確に検出できるようにすることである。【解決手段】ＯＲゲート４８は、ディザー電流制御を行うための１００Ｈｚの信号ａと信号ｂより狭いオン幅の１０ｋＨｚの信号ｄの論理和をとり、その結果の信号ｅをＡＮＤゲート４７に出力する。ＡＮＤゲート４７は、ＯＲゲート４８から出力される信号ｅと、ＣＰＵ４９から出力されるソレノイド４１に流れる電流を制御するための１０ｋＨｚの信号ｂとの論理積をとり、その結果の信号ｆをＭＯＳトランジスタ４２及び４４のゲートに出力する。【選択図】    図１
2004228275.tif 000002
【特許請求の範囲】
【請求項１】
ソレノイドに供給する電流を制御する半導体素子と、
ソレノイドに脈流電流を供給するための第１の信号と、該第１の信号より高い周波数で、ソレノイドに供給する電流を制御するための第２の信号と、前記第１の信号より高い周波数で、前記第２の信号より狭いオン幅を有する第３の信号とを生成する信号生成回路と、
前記第１の信号の第１の期間は、前記第２の信号を前記半導体素子に供給し、前記第１の信号の第２の期間は前記第３の信号を前記半導体素子に供給して前記半導体素子をオン、オフ制御する制御回路とを備えるソレノイドのディザー電流制御回路。
【請求項２】
ソレノイドに供給する電流を制御する第１の半導体素子と、
ソレノイドに流れる電流を検出する電流検出抵抗と、
前記電流検出抵抗の高電位側に一端が接続され、他端がコンデンサに接続された第２の半導体素子と、
ソレノイドに脈流電流を供給するための第１の信号と、該第１の信号より高い周波数で、ソレノイドに供給する電流を制御するための第２の信号と、前記第１の信号より高い周波数で、前記第２の信号より狭いオン幅を有する第３の信号とを生成する信号生成回路と、
前記第１の信号の第１の期間は、前記第２の信号を前記第１及び第２の半導体素子に供給し、前記第１の信号の第２の期間は、前記第３の信号を前記第１及び第２の半導体素子に供給して前記第１及び第２の半導体素子をオン、オフ制御する制御回路とを備えるソレノイドのディザー電流制御回路。
【請求項３】
前記制御回路は、前記第１の信号と第３の信号の論理和を出力するＯＲ回路と、該ＯＲ回路の出力信号と前記第２の信号との論理積を出力するＡＮＤ回路とからなる請求項１または２記載のソレノイドのディザー電流制御回路。
【請求項４】
前記第２の信号と第３の信号は同一の周波数の信号である請求項１，２または３記載のソレノイドのディザー電流制御回路。
【請求項５】
前記第１の期間は前記第１の信号のオン期間であり、前記第２の期間は前記第１の信号のオフ期間である請求項１，２，３または４記載のソレノイドのディザー電流制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ソレノイドのディザー電流制御回路に関する。
【０００２】
【従来の技術】
誘導性負荷に供給する電流を制御する半導体スイッチの電流検出回路として、例えば、特許第２７７６９８０号公報に、誘導性負荷に流れる電流に比例した電圧を検出するサンプルホールド回路を設け、サンプルホールド回路のコンデンサに保持された電圧を発振器を用いて放電させることが記載されている。
【０００３】
ソレノイドの駆動回路としては、図４に示すようなハーフブリッジ回路が知られている。
図４のハーフブリッジ回路は、ソレノイド１１に供給する電流を制御するＭＯＳトランジスタ１２と、ＭＯＳトランジスタ１２がオフのとき、ソレノイド１１のコイルに蓄えられたエネルギーを放出させるためのＭＯＳトランジスタ１３と、ＭＯＳトランジスタ１２，１３をオン、オフさせるドライバー１４と、ソレノイド１１に流れる電流を検出するための電流検出抵抗１５と、電流検出抵抗１５の両端の電圧を保持するためのコンデンサ１６及び抵抗１７と、ドライバー１４への制御信号の出力及びコンデンサ１６の電圧の検出を行うＣＰＵ１８とからなる。
【０００４】
上記のハーフブリッジ回路によれば、電流検出抵抗１５の両端の電圧をコンデンサ１６にホールドし、その電圧からソレノイド１１に流れる電流を算出することでソレノイド１１の電流を適正に制御することができる。
しかしながら、上記のハーフブリッジ回路は、ソレノイド１１の電流を制御するための大電流用のＭＯＳトランジスタを２個使用する必要があるので部品コストが高くなる。
【０００５】
そこで、図５に示すように１個のＭＯＳトランジスタ２１と、ソレノイド１１と並列に接続されたダイオード２４と、ドライバー２２と、ドライバー２２へ制御信号を出力するＣＰＵ２３とからなる回路が提案されている。この回路は、ＭＯＳトランジスタの使用個数は１個ですむが、ソレノイド１１に流れる電流を検出することができないという問題点がある。
【０００６】
ソレノイド１１の電流制御では、ソレノイド１１の応答時間を短くするために脈流電流をソレノイド１１に供給するディザー電流制御が行われいる。図６は、ディザー電流制御回路の一例を示している。
図６のディザー電流制御回路は、ソレノイド１１と、ソレノイド１１の電流を制御するＭＯＳトランジスタ３１と、電流検出抵抗３２と、電流検出抵抗３２の両端の電圧をコンデンサ３４にホールドさせるためのＭＯＳトランジスタ３３と、ソレノイド１１と並列に接続されたダイオード３５と、ＭＯＳトランジスタ３１及び３３に制御信号を供給するＡＮＤゲート３６と、コンデンサ３４の電圧を検出してソレノイド１１に流れる電流を制御する制御信号を出力するＣＰＵ３７とからなる。
【０００７】
ＣＰＵ３７は、ディザー電流制御を行うための１００Ｈｚの信号ａと、１０ｋＨｚの信号ｂとをＡＮＤゲート３６に出力する。ＡＮＤゲート３６の出力端子からは、両者の論理積を取った信号ｃがＭＯＳトランジスタ３１及び３３のゲートに出力される。この信号ｃによりＭＯＳトランジスタ３１及び３３がオン、オフされ、ソレノイド１１に１００Ｈｚの周期で脈動する電流が供給されディザー電流制御が行われる。
【０００８】
図７は、ＣＰＵ３７から出力される制御信号ａ〜ｃの波形図であり、図８は、ソレノイド１１に流れる電流と、コンデンサ３４の電圧を示す波形図である。
信号ａは１００Ｈｚの信号であり、信号ｂは１０ｋＨｚの信号である。図７の縦軸は電圧Ｖ、横軸はｍ  ｓｅｃｏｎｄを表している。
【０００９】
１００Ｈｚの信号ａがオン（ハイレベル）の期間は、ＡＮＤゲート３６から１０ｋＨｚの信号ｂが信号ｃとしてそのまま出力され、１００Ｈｚの信号がオフ（ローレベル）の期間は信号ｃはローレベルのままとなる。
次に、図６の回路の動作を、図８の波形図を参照して説明する。１００Ｈｚの信号ａのオン期間は、信号ｂのオン幅とソレノイド１１のインダクタンスの値に応じた時定数でソレノイドの電流が増加し、電流検出抵抗３２の両端にソレノイド１１に流れる電流に比例した電圧が発生する。
【００１０】
従って、ソレノイド１１の電流とコンデンサ３４の電圧は、図８に示すように一定の傾きで増加する。図８の電流波形及び電圧波形のギザギザは１０ｋＨｚの周波数でのスイッチングによるものである。
ＣＰＵ３７は、コンデンサ３４の電圧値からソレノイド１１に流れる電流を算出し、算出した電流値に基づいてＡＮＤゲート３６に出力する１０ｋＨｚの信号ｂのオン幅を変化させてソレノイド１１に流れる電流を制御する。
【００１１】
１００Ｈｚの信号がローレベルの期間は、ＡＮＤゲート３６から出力される制御信号ｃはローレベルのままとなるので、ソレノイド１１には電流が供給されない。このとき、ソレノイド１１のコイルに蓄えられた電流はダイオード３５を通って徐々に放出され、ソレノイド１１に流れる電流が減少する。しかしながら、このとき、ＭＯＳトランジスタ３３がオフしているので、コンデンサ３４の電圧は放電されず一定値を保っている。
【００１２】
【特許文献１】
特許第２７７６９８０号公報（３頁、図１）
【００１３】
【発明が解決しようとする課題】
上述したディザー電流制御回路では、ＭＯＳトランジスタ３１，３３がオフされ、ソレノイド１１に流れる電流が減少しているときにも、コンデンサ３４の電圧が変化せず、コンデンサ３４の電圧から算出される電流値がソレノイド１１を流れる電流値と一致しなくなるという問題点があった。
【００１４】
本発明の課題は、ディザー電流制御を行う場合に、簡単な回路でソレノイドに流れる電流を正確に検出できるようにすることである。
【００１５】
【課題を解決するための手段】
本発明のソレノイドのディザー電流制御回路は、ソレノイドに供給する電流を制御する半導体素子と、ソレノイドに脈流電流を供給するための第１の信号と、該第１の信号より高い周波数で、ソレノイドに供給する電流を制御するための第２の信号と、前記第１の信号より高い周波数で、前記第２の信号より狭いオン幅を有する第３の信号とを生成する信号生成回路と、前記第１の信号の第１の期間は、前記第２の信号を前記半導体素子に供給し、前記第１の信号の第２の期間は前記第３の信号を前記半導体素子に供給して前記半導体素子をオン、オフ制御する制御回路とを備える。
【００１６】
この発明によれば、ディザー電流制御を行うための第１の信号の第２の期間も第３の信号により半導体素子をオン、オフさせてソレノイドに通常動作時に比べて少ない電流を流すことで、ソレノイドに流れる電流を正確に検出することが可能となる。
【００１７】
本発明のソレノイドのディザー電流制御回路は、ソレノイドに供給する電流を制御する第１の半導体素子と、ソレノイドに流れる電流を検出する電流検出抵抗と、前記電流検出抵抗の高電位側に一端が接続され、他端がコンデンサに接続された第２の半導体素子と、ソレノイドに脈流電流を供給するための第１の信号と、該第１の信号より高い周波数で、ソレノイドに供給する電流を制御するための第２の信号と、前記第１の信号より高い周波数で、前記第２の信号より狭いオン幅を有する第３の信号とを生成する信号生成回路と、前記第１の信号の第１の期間は、前記第２の信号を前記第１及び第２の半導体素子に供給し、前記第１の信号の第２の期間は、前記第３の信号を前記第１及び第２の半導体素子に供給して前記第１及び第２の半導体素子をオン、オフ制御する制御回路とを備える。
【００１８】
この発明によれば、ディザー電流制御を行うための第１の信号の第２の期間もソレノイドに電流を流すことで、電流検出抵抗によりソレノイドの電流を検出することができる。
上記の発明において、前記制御回路は、前記第１の信号と第３の信号の論理和を出力するＯＲ回路と、該ＯＲ回路の出力信号と前記第２の信号との論理積を出力するＡＮＤ回路とからなる。
【００１９】
このように構成することで、ＯＲ回路とＡＮＤ回路を用いることでソレノイドの電流を検出することができる。
上記の発明において、前記第２の信号と第３の信号は同一の周波数の信号である。
【００２０】
このように構成することで、信号生成回路は、第１の信号と第２の信号の２種類の周波数の信号を生成すればよい。
上記の発明において、前記第１の期間は前記第１の信号のオン期間であり、前記第２の期間は前記第１の信号のオフ期間である。
【００２１】
例えば、請求項１の第１の信号は１００Ｈｚの信号ａに、第２の信号は１０ｋＨｚの信号ｂに、第３の信号は１０ｋＨｚで、第２の信号よりオン幅の狭い信号ｄに対応する。また、半導体素子は、ＭＯＳトランジスタ４２に対応し、信号生成回路及び制御回路はＣＰＵ４９に対応する。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。図１は、本発明の実施の形態のフォークリフトの昇降装置に用いられるソレノイド４１のディザー電流制御回路の回路図である。
【００２３】
図１のディザー電流制御回路は、ソレノイド４１と、ソレノイド４１に流れる電流を制御するＭＯＳトランジスタ４２と、電流検出抵抗４３と、ソースが電流検出抵抗４３の高電位側に接続され、ドレインがコンデンサ４５に接続され、電流検出抵抗４３の両端の電圧をコンデンサ４５にホールドさせるためのＭＯＳトランジスタ４４と、ソレノイド４１と並列に接続され、カソード側が電源に接続されたダイオード４６と、ＭＯＳトランジスタ４２及び４４のゲートに制御信号を供給するＡＮＤゲート４７と、ＡＮＤゲート４７に制御信号を出力するＯＲゲート４８と、ＭＯＳトランジスタ４２及び４４を制御する制御信号ａ，ｂ，ｄを出力するＣＰＵ４９とからなる。
【００２４】
ＣＰＵ４９は、ソレノイド４１に流れる電流を制御するための１０ｋＨｚの信号ｂをＡＮＤゲート４７に出力すると共に、ディザー電流制御を行うための１００Ｈｚの信号ａと、１０ｋＨｚで、信号ｂより狭いオン幅の信号ｄをＯＲゲート４８に出力する。
【００２５】
ＯＲゲート４８は、信号ａと信号ｄの論理和をとり、その結果の信号ｅをＡＮＤゲート４７に出力する。ＡＮＤゲート４７は、ＯＲゲート４８から出力される信号ｅと、ＣＰＵ４９から出力される信号ｂとの論理積をとり、その結果の信号ｆをＭＯＳトランジスタ４２及び４４のゲートに出力する。
【００２６】
ＣＰＵ４９は、コンデンサ４５の電圧値からソレノイド１１に流れる電流を算出し、算出した電流値に応じてＡＮＤゲート４７に出力する１０ｋＨｚの信号ｂのオン幅を変化させてソレノイド４１に流れる電流を制御する。
図２は、ＣＰＵ４９から出力される制御信号ａ，ｂ，ｄと、ＯＲゲート４８から出力される信号ｅ及びＡＮＤゲート４７から出力される信号ｆの波形図である。
【００２７】
ＯＲゲート４８からは、信号ａと信号ｄの論理和をとった信号ｅ、すなわち、１００Ｈｚの信号ｂがハイレベルの期間はハイレベルとなり、信号ｂがローレベルの期間は、信号ｂよりオン幅の狭い１０ｋＨｚの信号ｅが出力される。
ＡＮＤゲート４７からは、信号ｅと信号ｂの論理積を取った信号ｆが出力される。信号ｆは、１００Ｈｚの信号ａがハイレベルの期間は、ソレノイド４１に流れる電流を制御するためのＰＷＭ（パルス幅変調）された１０ｋＨｚの信号ｂが出力され、１００Ｈｚの信号がローレベルの期間は、信号ｂよりオン幅の狭い１０ｋＨｚの信号ｄが出力される。
【００２８】
図３は、ソレノイド４１に流れる電流と、コンデンサ４５の電圧の波形図である。
１００Ｈｚの信号ａのオン期間（ハイレベルの期間）は、ＡＮＤゲート４７の出力信号ｆとして１０ｋＨｚの信号ｂが出力される。この信号ｂによりＭＯＳトランジスタ４２及び４４のＰＷＭ制御が行われ、信号ｂのオン幅と、ソレノイド４１のインダクタンスの値に応じた時定数でソレノイド４１の電流が増加する。このとき、電流検出抵抗４３の両端にソレノイド４１に流れる電流に比例した電圧が発生する。この電流検出抵抗４３の両端の電圧はコンデンサ４５にホールドされ、その電圧に応じてＣＰＵ４９によりソレノイド４１に流れる電流が制御される。
【００２９】
従って、１００Ｈｚの信号ａのオン期間は、図３の波形図に示すように、ソレノイド４１の電流波形と、コンデンサ４５の電圧波形はほぼ同じ傾きで増加する。
１００Ｈｚの信号のオフ期間（ローレベルの期間）は、ＡＮＤゲート４７の出力信号ｆは、信号ｂよりオン幅の狭い１０ｋＨｚの信号ｄが出力される。この信号ｄによりＭＯＳトランジスタ４２及び４４がオン、オフされる。
【００３０】
信号ｄのオン幅はソレノイド４１にわずかに電流が流れる程度の値に設定してあるので、図３に示すように、ソレノイド４１の電流波形と、コンデンサ４５の電圧波形は、信号ｄのオン幅と、ソレノイド４１のインダクタンスの値とにより決まる傾きで減少する。
【００３１】
図１のダイオード４６は、１００Ｈｚの信号のオン、オフに関わらず、図２の信号ｆのオフ期間にソレノイド４１のエネルギーを放出する。１００Ｈｚの信号のオン期間は、１０ｋＨｚの信号のオン期間が長いためソレノイド４１のエネルギーを少し放出しながらも電源からのエネルギーが多く徐々に電流が増えていく。１００Ｈｚの信号のオフ期間は、１０ｋＨｚの信号のオフ期間が長いため、ソレノイド４１のエネルギーを放出する時間が長く、徐々に電流が減っていく。そのため１００Ｈｚの電流波形に１０ｋＨｚのギザギザがのっている。
【００３２】
すなわち、１００Ｈｚの信号ａのオフ期間は、オン期間に供給する１０ｋＨｚの信号ｂよりオン幅の狭い信号ｄをＭＯＳトランジスタ４２に供給してソレノイド４１に微少電流を流しておくことで、電流検出抵抗４３の両端にソレノイド４１の電流に比例した電圧を発生させることができる。また、同時にＭＯＳトランジスタ４４のゲートに同じ信号ｄを供給することで、ソレノイド４１に流れる電流に比例した電圧をコンデンサ４５の電圧として保持することができるので、ＣＰＵ４９は、コンデンサ４５の電圧からソレノイド４１の電流を正確に算出することができる。
【００３３】
上述した実施の形態によれれば、ディザー電流制御を行うための１００Ｈｚの信号のオフ期間もソレノイド４１にわずかに電流を流すことでソレノイド４１に流れる電流をコンデンサ４５にホールドし、そのコンデンサ４５の電圧からソレノイド４１に流れる電流を正確に算出することができる。これにより、コンデンサ４５の放電回路等を設ける必要がなくなり、簡単な回路でソレノイド４１の電流を正確に検出することが可能となる。
【００３４】
本発明は、上記の実施の形態に限らず以下のように構成することもできる。
（他の実施の形態）
（ａ）実施の形態は、信号ａのオン期間にＭＯＳトランジスタ４２及び４４を制御する信号ｂと、オフ期間に制御する信号ｄを同じ周波数の信号を用いたが、異なる周波数であってもよい。
（ｂ）ディザー電流制御回路は、実施の形態に述べた電流検出抵抗４３、コンデンサ４５、ＯＲゲート４８等からなる回路に限らず、他の構成の回路を用いてもよい。
（ｃ）ソレノイド４１の電流を制御する半導体素子はＭＯＳトランジスタに限らず、バイポーラトランジスタ、ＧＴＯ等の他の半導体スイッチ素子でもよい。
（ｄ）本発明はフォークリフトの昇降装置に用いられるソレノイド４１に限らず、他の装置に用いられるソレノイドの制御回路にも適用できる。
【００３５】
【発明の効果】
本発明によれば、半導体素子を常にオン、オフさせソレノイドにわずかに電流を流しておくことで、簡単な回路でソレノイドの電流を検出することができる。
【図面の簡単な説明】
【図１】実施の形態のディザー電流制御回路の回路図である。
【図２】制御信号の波形図である。
【図３】ソレノイドの電流とコンデンサの電圧の波形図である。
【図４】ハーフブリッジ型の回路の回路図である。
【図５】１個のＭＯＳトランジスタを用いた電流制御回路の回路図である。
【図６】従来のディザー電流制御回路の回路図である。
【図７】制御信号の波形図である。
【図８】ソレノイドの電流とコンデンサの電圧の波形図である。
【符号の説明】
４１        ソレノイド
４２，４４  ＭＯＳトランジスタ
４３        電流検出抵抗
４５        コンデンサ
４７        ＡＮＤゲート
４８        ＯＲゲート
４９        ＣＰＵ
【図１】
2004228275.tif 000003
【図２】
2004228275.tif 000004
【図３】
2004228275.tif 000005
【図４】
2004228275.tif 000006
【図５】
2004228275.tif 000007
【図６】
2004228275.tif 000008
【図７】
2004228275.tif 000009
【図８】
2004228275.tif 000010