(57)【要約】【課題】ショートチャネル効果を低減させることが可能なエレベーテッドソースドレイン構造を有する半導体装置を提供する。【解決手段】半導体基板の表面の一部の領域上に、ゲート絶縁膜を介してゲート電極が形成されている。半導体基板の表面のうち、ゲート電極の両側に、該ゲート電極からある間隔を隔てて、半導体材料で形成された第１の半導体膜が配置されている。第１の半導体膜の各々の内部に不純物拡散領域が形成されている。半導体基板の表層部のうちゲート電極の両側に、エクステンション部が形成されている。エクステンション部は、不純物拡散領域と同一導電型であり、対応する側の不純物拡散領域に接続されている。ゲート電極の側面上に絶縁材料で形成され、第１の半導体膜のゲート電極側の縁を越え、該第１の半導体膜の一部を覆うサイドウォールスペーサが配置されている。【選択図】　図１
2004095639.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面の一部の領域上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板の表面のうち、前記ゲート電極の両側に、該ゲート電極からある間隔を隔てて配置され、半導体材料で形成された第１の半導体膜と、
前記第１の半導体膜の各々の内部に形成された不純物拡散領域と、
前記半導体基板の表層部のうち、前記ゲート電極の両側に配置され、前記不純物拡散領域と同一導電型の不純物が添加され、対応する側の前記不純物拡散領域に接続されたエクステンション部と、
前記ゲート電極の側面上に絶縁材料で形成され、前記第１の半導体膜のゲート電極側の縁を越え、該第１の半導体膜の一部を覆うサイドウォールスペーサと
を有する半導体装置。
【請求項２】
さらに、前記第１の半導体膜のうち、前記サイドウォールスペーサで覆われていない領域上に形成された第１の金属シリサイド膜と、
前記ゲート電極上に形成された第２の金属シリサイド膜と
を有する請求項１に記載の半導体装置。
【請求項３】
（ａ）半導体基板の一部の領域上に、ゲート絶縁膜、及びその上に配置されたゲート電極を形成する工程と、
（ｂ）前記ゲート電極の側面上に第１のサイドウォールスペーサを形成する工程と、
（ｃ）前記ゲート電極及び前記第１のサイドウォールスペーサに覆われていない前記半導体基板の表面上に、半導体材料からなる第１の半導体膜を成長させる工程と、
（ｄ）前記第１のサイドウォールスペーサを除去する工程と、
（ｅ）前記ゲート電極をマスクとして、前記半導体基板の表層部及び前記第１の半導体膜の表層部に、第１導電型の不純物を注入する工程と、
（ｆ）前記ゲート電極の側面上に、少なくとも前記第１の半導体膜のゲート電極側の縁まで達する第２のサイドウォールスペーサを形成する工程と、
（ｇ）前記第１の半導体膜のうち前記第２のサイドウォールスペーサに覆われていない領域に、第１導電型の不純物を注入する工程と、
（ｈ）前記工程（ｄ）及び工程（ｇ）で注入された不純物を活性化させるための熱処理を行う工程と
を有する半導体装置の製造方法。
【請求項４】
さらに、前記工程（ｈ）の後、前記第１の半導体膜のうち前記第２のサイドウォールスペーサに覆われていない領域、及び前記ゲート電極の上面においてシリサイド反応を生じさせて、金属シリサイド膜を形成する工程を有する請求項３に記載の半導体装置の製造方法。
【請求項５】
前記工程（ｆ）において、前記第１の半導体膜のゲート電極側の縁を越えて該第１の半導体膜の一部を覆うように、前記第２のサイドウォールスペーサを形成する請求項３または４に記載の半導体装置の製造方法。
【請求項６】
前記工程（ｈ）の熱処理後に、前記工程（ｇ）で注入された不純物が、少なくとも前記ゲート電極側の一部の領域において前記半導体基板まで拡散せず、前記第１の半導体膜内に留まる条件で、前記不純物を注入する請求項３〜５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にエレベーテッドソースドレイン構造を有するＭＯＳ型半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置の高速化及び高集積化に伴い、ゲート長の短縮化及び寄生抵抗の低減が要求されている。ショートチャネル効果を抑制するために、ソース及びドレイン領域を浅くする必要がある。ソース及びドレイン領域を浅くしたことによるシート抵抗の増加を抑制するために、ソース及びドレイン領域の上に、高融点金属シリサイド層を形成する技術が採用される。
【０００３】
ところが、浅いソース及びドレイン領域上に高融点金属シリサイド層を形成すると、接合リーク電流が増大してしまう。高融点金属シリサイド層を形成しても、接合リーク電流の増加を誘発しないエレベーテッドソースドレイン構造を有するＭＯＳ型半導体装置が提案されている。
【０００４】
ソース及びドレインの不純物を注入した後、ソース及びドレイン領域上に選択的に半導体膜をエピタキシャル成長させて、エレベーテッド構造を形成する技術が知られている。この方法では、ソース及びドレイン領域に注入されている不純物の横方向の拡散を抑制するために、エピタキシャル成長温度を６００℃以下にすることが好ましい。成長温度を高くできないため、半導体膜の成長速度が遅くなる。このため、この方法は量産に適さない。
【０００５】
また、エピタキシャル成長前に、ソース及びドレイン領域の表面に形成されている自然酸化膜を除去するために、水素雰囲気中で熱処理が行われる。自然酸化膜の除去効果を高めるためには、熱処理温度を７００〜９００℃にすることが好ましい。ところが、ソース及びドレイン領域の不純物の横方向の拡散を抑制するために、熱処理温度を６００℃以上にすることは好ましくない。熱処理温度を６００℃以下にすると、自然酸化膜の十分な除去効果が期待できない。
【０００６】
エレベーテッドソースドレイン構造を形成した後に、ソース及びドレインの不純物拡散領域を形成することにより、この不純物拡散領域の横方向の広がりを防止することができる。ところが、エレベーテッドソースドレイン構造形成前に、低濃度ドレイン（ＬＤＤ）構造のエクステンション部が形成されている場合には、エクステンション部の不純物が横方向に拡散してしまう。このため、ショートチャネル効果抑制の十分な効果は期待できない。
【０００７】
特開２０００−１５０８８６号公報の図１２及びその関連箇所に、上記課題を解決することが可能なエレベーテッドソースドレイン構造のＭＯＳトランジスタの製造方法が開示されている。この方法によると、まず、ゲート電極の側面を覆うサイドウォールスペーサ及びゲート電極上の絶縁膜をマスクとして、ソース及びドレイン領域上に選択エピタキシャル成長を行う。その後、ソース及びドレインを形成するための不純物拡散を行い、エピタキシャル成長層上にチタンシリサイド層を形成する。
【０００８】
サイドウォールスペーサを除去した後、ＬＤＤ構造のエクステンション部を形成するための不純物注入を行う。９５０℃で３０分間の熱処理を行うことにより、エクステンション部に注入された不純物を拡散させて、エクステンション部をソース及びドレイン領域に連続させる。
【０００９】
【発明が解決しようとする課題】
特開２０００−１５０８８６号公報に開示された方法では、エクステンション部をソース及びドレイン領域に連続させるための熱処理時に、エクステンション部の不純物がチャネル側にも拡散する。このため、ショートチャネル効果が大きくなってしまう。また、チタンシリサイド層の形成後に、エクステンション部の不純物拡散のための熱処理を行うため、チタンシリサイドの凝集が起こりやすい。チタンシリサイドの凝集が起こると、ソース及びドレイン領域のシート抵抗が大きくなってしまう。また、この方法では、ゲート電極上にチタンシリサイド層が形成されない。このため、ゲート配線の低抵抗化が期待できない。
【００１０】
本発明の目的は、ショートチャネル効果を低減させることが可能なエレベーテッドソースドレイン構造を有する半導体装置及びその製造方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明の一観点によると、半導体基板の表面の一部の領域上に、ゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の表面のうち、前記ゲート電極の両側に、該ゲート電極からある間隔を隔てて配置され、半導体材料で形成された第１の半導体膜と、前記第１の半導体膜の各々の内部に形成された不純物拡散領域と、前記半導体基板の表層部のうち、前記ゲート電極の両側に配置され、前記不純物拡散領域と同一導電型の不純物が添加され、対応する側の前記不純物拡散領域に接続されたエクステンション部と、前記ゲート電極の側面上に絶縁材料で形成され、前記第１の半導体膜のゲート電極側の縁を越え、該第１の半導体膜の一部を覆うサイドウォールスペーサとを有する半導体装置が提供される。
【００１２】
第１の半導体膜の一部を覆うサイドウォールスペーサをマスクとしてソース及びドレインの不純物拡散領域を形成するための不純物注入を行うと、不純物の横方向拡散によるショートチャネル効果の増大を抑制することができる。
【００１３】
本発明の他の観点によると、（ａ）半導体基板の一部の領域上に、ゲート絶縁膜、及びその上に配置されたゲート電極を形成する工程と、（ｂ）前記ゲート電極の側面上に第１のサイドウォールスペーサを形成する工程と、（ｃ）前記ゲート電極及び前記第１のサイドウォールスペーサに覆われていない前記半導体基板の表面上に、半導体材料からなる第１の半導体膜を成長させる工程と、（ｄ）前記第１のサイドウォールスペーサを除去する工程と、（ｅ）前記ゲート電極をマスクとして、前記半導体基板の表層部及び前記第１の半導体膜の表層部に、第１導電型の不純物を注入する工程と、（ｆ）前記ゲート電極の側面上に、少なくとも前記第１の半導体膜のゲート電極側の縁まで達する第２のサイドウォールスペーサを形成する工程と、（ｇ）前記第１の半導体膜のうち前記第２のサイドウォールスペーサに覆われていない領域に、第１導電型の不純物を注入する工程と、（ｈ）前記工程（ｄ）及び工程（ｇ）で注入された不純物を活性化させるための熱処理を行う工程とを有する半導体装置の製造方法が提供される。
【００１４】
第１の半導体膜を成長させた後、ソース及びドレイン領域形成のための不純物注入が行われる。注入された不純物が、第１の半導体膜の成長時の熱履歴を経験しないため、不純物の横方向拡散を抑制することができる。
【００１５】
【発明の実施の形態】
図１及び図２を参照して、本発明の実施例による半導体装置の製造方法について説明する。
【００１６】
図１（Ａ）に示すように、シリコンからなる半導体基板１の表層部に、シリコン局所酸化（ＬＯＣＯＳ）またはシャロートレンチアイソレーション（ＳＴＩ）により素子分離絶縁膜２を形成する。素子分離絶縁膜２により活性領域が画定される。半導体基板１の表面を熱酸化することにより、活性領域の表面上に、ゲート絶縁膜となる例えば厚さ約２ｎｍの酸化シリコン膜を形成する。
【００１７】
半導体基板１の上に、化学気相成長（ＣＶＤ）により厚さ７０〜１２０ｎｍの多結晶シリコン膜を形成する。なお、多結晶シリコン膜の代わりにアモルファスシリコン膜を形成してもよい。さらに、多結晶シリコン膜の上に、ＣＶＤにより厚さ２０〜４０ｎｍの窒化シリコン膜を形成する。ゲート電極となる領域をレジスト膜で覆って窒化シリコン膜からゲート絶縁膜までの３層をドライエッチングすることにより、窒化シリコンからなるマスク膜５、多結晶シリコンからなるゲート電極４、及び酸化シリコンからなるゲート絶縁膜３を残す。
【００１８】
図１（Ｂ）に示すように、基板全面上に減圧ＣＶＤにより厚さ２０〜４０ｎｍの窒化シリコン膜を堆積させ、異方性のドライエッチングを行うことにより、ゲート電極４の側面上にサイドウォールスペーサ８を残す。なお、窒化シリコン膜の堆積前に、原料としてテトラエチルオルソシリケート（ＴＥＯＳ）を用いた減圧ＣＶＤにより、厚さ５ｎｍ程度の酸化シリコン膜を形成しておいてもよい。
【００１９】
熱酸化により形成された酸化シリコン膜を５ｎｍ程度エッチングする条件で、希フッ酸を用いて半導体基板１の表面処理を行う。さらに、水素ガス雰囲気中で、圧力約１×１０４Ｐａ（約８０Ｔｏｒｒ）、温度７５０℃、水素ガス流量２０ｓｌｍの条件で、１２０秒間の熱処理を行う。これにより、基板上に形成されている自然酸化膜が除去される。
【００２０】
素子分離絶縁膜２、サイドウォールスペーサ８、及びマスク膜５をマスクとして、半導体基板１の表面上に選択的にシリコンをエピタキシャル成長させ、厚さ２０〜７０ｎｍのエピタキシャル層１０を形成する。エピタキシャル層１０の成長は、水素ガス流量２０ｓｌｍ、ジクロルシラン（ＳｉＨ２Ｃｌ２）流量１００ｓｃｃｍ、塩化水素（ＨＣｌ）流量３０ｓｃｃｍ、圧力５．３×１０３Ｐａ（４０Ｔｏｒｒ）、温度８００℃の条件でＣＶＤにより行うことができる。この条件で３００秒間の成長を行うと、約６０ｎｍのエピタキシャル層が形成される。
【００２１】
なお、成長時の圧力をより低くしたウルトラハイバキュウムＣＶＤ（ＵＨＶ−ＣＶＤ）によりエピタキシャル層を形成してもよい。また、原料ガスとして、シラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）及び塩素（Ｃｌ２）を用いることもできる。
【００２２】
図１（Ｃ）に示すように、図１（Ｂ）に示したマスク膜５とサイドウォールスペーサ８とを、熱リン酸により除去する。これにより、ゲート電極４の両側に半導体基板１の表面が露出する。サイドウォールスペーサ８を形成するための窒化シリコン膜の堆積前に、厚さ５ｎｍ程度の酸化シリコン膜を形成しておくと、熱リン酸によるエッチング時に、この酸化シリコン膜が半導体基板１の表面保護膜として働く。この酸化シリコン膜は、フッ酸で除去する。
【００２３】
ＮチャネルＭＯＳトランジスタを形成する場合には、加速エネルギ４ｋｅＶ、ドーズ量１．２×１０１５ｃｍ−２の条件で砒素（Ａｓ）イオンを注入する。なお、ＰチャネルＭＯＳトランジスタを形成する場合には、加速エネルギ３ｋｅＶ、ドーズ量１×１０１５ｃｍ−２の条件でボロン（Ｂ）イオンを注入する。このイオン注入により、ゲート電極４の両側の基板表層部に、ソース及びドレイン領域のエクステンション部１５が形成される。なお、不純物は、エピタキシャル層１０の表層部にも注入される。
【００２４】
図２（Ｄ）に示すように、ゲート電極４の側面上に、再度、サイドウォールスペーサ１８を形成する。サイドウォールスペーサ１８は、ゲート電極４の両側の半導体基板表面を覆うとともに、エピタキシャル層１０のゲート電極側の縁を越え、エピタキシャル層１０の一部を覆っている。例えば、図１（Ｂ）に示したサイドウォールスペーサ８の厚さが３０ｎｍであるとき、２回目に形成するサイドウォールスペーサ１８の厚さを５０ｎｍとする。サイドウォールスペーサ１８は、酸化シリコンで形成してもよいし、窒化シリコンで形成してもよい。また、酸化シリコン膜と窒化シリコン膜との２層構造としてもよい。
【００２５】
ＮチャネルＭＯＳトランジスタを形成する場合には、サイドウォールスペーサ１８をマスクとして、エピタキシャル層１０に、加速エネルギ６ｋｅＶ、ドーズ量８×１０１５ｃｍ−２の条件でリン（Ｐ）イオンを注入する。このとき、ゲート電極にもリンがドープされる。なお、ＰチャネルＭＯＳトランジスタを形成する場合には、加速エネルギ４ｋｅＶ、ドーズ量４×１０１５ｃｍ−２の条件で、ボロンイオンを注入する。これにより、ソース及びドレイン領域１９が、エピタキシャル層１０内、及び半導体基板１の表層部に形成される。イオン注入後、活性化熱処理を９５０〜１０５０℃のラピッドサーマルアニール（ＲＴＡ）により行う。アニール時間は０〜１０秒程度である。
【００２６】
図２（Ｅ）に示した状態に至るまでの工程を説明する。基板の全面上にチタニウム膜を形成し、熱処理を行う。これにより、ゲート電極４の上面、及びエピタキシャル層１０の表面に、チタンシリサイドからなる金属シリサイド膜２０が形成される。熱処理後、未反応のチタニウム膜を除去する。なお、金属シリサイド膜２０を、コバルトシリサイドやニッケルシリサイドで形成してもよい。
【００２７】
上記実施例では、エピタキシャル層１０を形成した後に、エクステンション部１５、ソース及びドレイン領域１９を形成するためのイオン注入が行われる。注入された不純物がエピタキシャル成長時の熱履歴を経験しないため、不純物の横方向拡散を抑制することができる。また、エピタキシャル成長を７００℃以上の高温で行うことができる。これにより、成長速度を速くすることができる。また、エピタキシャル成長前の自然酸化膜除去のための水素雰囲気での熱処理を、７００℃以上の高温で行うことができる。これにより、再現性よく自然酸化膜を除去することができる。
【００２８】
また、上記実施例では、イオン注入した不純物の活性化熱処理後に、金属シリサイド膜２０を形成する。金属シリサイド膜２０が、活性化熱処理の高温雰囲気にさらされないため、金属シリサイドの凝集を防止することができる。
【００２９】
また、上記実施例では、ソース及びドレイン領域１９を形成するイオン注入を行う時のマスクとして使用されるサイドウォールスペーサ１８が、エピタキシャル層１０のゲート電極側の一部に架かっている。このため、ソース及びドレイン領域の不純物が横方向に拡散したとしても、チャネル領域の極近傍までは達しにくい。従って、パンチスルーを発生させることなく、ソース及びドレイン領域１９の不純物濃度を高めることができる。不純物濃度を高くすることにより、金属シリサイド膜２０を形成することによる接合リーク電流の増大を防止することができる。
【００３０】
図３に、上記実施例の変形例による半導体装置の断面図を示す。上記実施例では、図２（Ｅ）に示したように、ソース及びドレイン領域１９が半導体基板１の表層部まで到達していた。図３に示した変形例では、エピタキシャル層１０のゲート電極側の一部分において、ソース及びドレイン領域１９が、エピタキシャル層１０内に留まり、半導体基板１の表層部まで侵入していない。その他の構成は、図２（Ｅ）に示した実施例の半導体装置の構成と同様である。
【００３１】
図３に示した変形例の場合には、ソース及びドレイン領域１９内の不純物が横方向に拡散したとしても、その大部分は、エピタキシャル層１０のうちサイドウォールスペーサ１８で覆われている部分に侵入し、半導体基板１の表層部には侵入しない。このため、パンチスルーの防止効果をより高めることができる。
【００３２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、エレベーテッドソースドレイン構造を形成するための選択エピタキシャル成長を行った後に、ソース及びドレインのエクステンション部、ソース及びドレイン領域を形成する。このため、エクステンション部、ソース及びドレイン領域内の不純物の横方向拡散を抑制することができる。また、高温でエピタキシャル成長を行うことができるため、成長速度を速めることができる。また、ソース及びドレイン領域を形成した後に、金属シリサイド膜が形成される。金属シリサイド膜が、不純物の活性化熱処理を経験しないため、金属シリサイドの凝集を防止することができる。
【図面の簡単な説明】
【図１】第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図２】第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図３】第１の実施例の変形例による半導体装置の断面図である。
【符号の説明】
１　半導体基板
２　素子分離絶縁膜
３　ゲート絶縁膜
４　ゲート電極
５　マスク膜
８、１８　サイドウォールスペーサ
１０　エピタキシャル層
１５　エクステンション部
１９　ソース及びドレイン領域
２０　金属シリサイド膜
【図１】
2004095639.tif 000003
【図２】
2004095639.tif 000004
【図３】
2004095639.tif 000005