(57)【要約】【課題】主走査ラインの主走査倍率と画素幅伸縮の補正を併せて実現する画素クロックを、比較的に簡単に生成する。【解決手段】単一の、高周波クロックＰＬＬＣＬＫを発生する手段４０）；および、複数の画素クロック発生器；を含む同期信号発生器１３５およびそれを用いる画像形成装置。各画素クロック発生器は、ＰＬＬＣＬＫを分周して基準周期０ｄｏｔ，それより長周期＋１／８ｄｏｔおよび短周期−１／８ｄｏｔのパルスの、出力選択信号ＰＷＭＤＡＴによって指定されたものを画素クロックＷＣＬＫとして出力する画素クロック発生手段５１；第１組データＡ，Ｂ，Ｃに従って各周期のパルスを指定する第１信号ＰＷＭ１をＷＣＬＫ同期で出力する第１選択手段５５；第２組データＡ０〜３，Ｂ０〜３，Ｃ０〜３，Ｄに従って各周期のパルスを指定する第２信号ＰＷＭ２をＷＣＬＫ同期で出力する第２選択手段５６；および、ＰＷＭ１およびＰＷＭ２を合成して前記ＰＷＭＤＡＴを生成する合成手段５４；を備える。【選択図】  図５
2004237623.tif 000002
【特許請求の範囲】
【請求項１】
単一の、高周波クロックを発生する手段；および、複数の画素クロック発生器；を含み、各画素クロック発生器が、
前記高周波クロックを分周して基準周期，それより長周期および短周期のパルスの、出力選択信号によって指定されたものを画素クロックとして出力する画素クロック発生手段；
第１組のデータが規定する前記各周期のパルスの時系列分布にしたがって、前記各周期のパルスを指定する第１選択信号を前記画素クロックに同期して出力する第１選択手段；
第２組のデータが規定する前記各周期のパルスの時系列分布にしたがって、前記各周期のパルスを指定する第２選択信号を前記画素クロックに同期して出力する第２選択手段；および、
第１選択信号および第２選択信号を合成して前記出力選択信号を生成し前記画素クロック発生手段に出力する合成手段；
を備える、同期信号発生器。
【請求項２】
高周波クロックを発生する手段；および画素クロック発生器；を含み、該画素クロック発生器が、
前記高周波クロックを分周して基準周期，それより長周期および短周期のパルスの、出力選択データによって指定されたものを画素クロックとして出力する画素クロック発生手段；
第１組のデータが規定する前記各周期のパルスの時系列分布にしたがって、前記各周期のパルスを指定する第１選択データを前記画素クロックに同期して出力する第１選択手段；
第２組のデータが規定する前記各周期のパルスの時系列分布にしたがって、前記各周期のパルスを指定する第２選択データを前記画素クロックに同期して出力する第２選択手段；および、
第１選択データおよび第２選択データを加算して前記出力選択データを生成し前記画素クロック発生手段に出力する合成手段；を備える、同期信号発生器。
【請求項３】
前記高周波クロックを発生する手段は単一であり；前記画素クロック発生器が複数である；請求項２に記載の同期信号発生器。
【請求項４】
複数の感光体および各感光体を帯電する手段；
請求項１又は請求項３に記載の同期信号発生器；
該同期信号発生器の各画素クロック発生器が発生する各画素クロックに同期して各色作像用の画像信号を切換えて画像信号に対応した各色作像用の光ビームを出射する光変調手段；
各色作像用の光ビームを各感光体に主走査投射する露光光学系；
各感光体の静電潜像を各色トナーで可視像に現像する手段；
各色可視像を重ねて用紙に転写する手段；
各色作像用の各色主走査ラインの先端部に出射した各色作像用の各光ビームを検知し各色主走査ラインの先端検知信号を生成する先端同期検知手段；
各色作像用の各色主走査ラインの後端部に出射した各色作像用の各光ビームを検知し各色主走査ラインの後端検知信号を生成する後端同期検知手段；および、
少なくとも１色の主走査ラインの先端検知信号から後端検知信号までの間隔を計測し、計測値にしたがって該色宛ての第１組のデータを操作する主走査倍率補正手段；
を備える画像形成装置。
【請求項５】
先端検知信号から後端検知信号までの間隔の計測は、先端検知信号が発生してから後端検知信号までの、前記高周波クロックの計数である；請求項４に記載の画像形成装置。
【請求項６】
主走査倍率補正手段は、基準色の光ビームに対する前記計測値が基準値に合致するように前記高周波クロックの周波数を調整し、他色の光ビームに対しては、基準値に対する計測値の偏差に応じて、第１組のデータに含まれる長周期又は短周期のパルスを挿入する画素数および挿入間隔を調整する；請求項４又は請求項５に記載の画像形成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光ビーム変調器に与える画像信号を画素区切りで切換えるための画素クロックを発生する同期信号発生器およびそれを用いる画像形成装置に関する。
【０００２】
【従来技術】
電子写真方式でカラー画像を形成する画像形成装置に採用されている作像プロセスには種々の方式のものが知られている。その１つにタンデムタイプと称される方式がある。この方式は、作像する色毎に感光体と、感光体に対する作像プロセス要素を備え、これらの感光体および作像プロセス要素を中間転写体や用紙搬送ベルトに沿って配置して各色毎に形成された画像を中間転写体上で重ね合わせ、重ね合わされたフルカラー画像を用紙に１度に転写したり、用紙搬送ベルトによって搬送される用紙が前記各感光体の転写プロセスを通過するたびにその感光体上に形成された色の画像を転写し、すべての転写ステーションを通過させてフルカラー画像を形成するというものである。
【０００３】
図３に後者のタンデムタイプのカラー画像形成装置の一構成を示す。同図において、各々異なる色（イエロー：Ｙ／ｙ、マゼンタ：Ｍ／ｍ、シアン：Ｃ／ｃ、ブラック：Ｋ／ｂｋ）の画像を形成する感光体ドラム６ａ〜６ｄが、転写紙８を搬送する搬送ベルト１０に沿って一列に配置されている。記録用の画像信号に従い、帯電チャージャで一様に荷電されたＹ，Ｍ，ＣおよびＫ記録用の各感光体ドラム６ａ，６ｂ，６ｃおよび６ｄ上に、露光器５が、Ｙ，Ｍ，ＣおよびＫ記録用の画像信号で変調したレーザー光ビームを走査投射し、静電潜像を形成する。各静電潜像は各現像器７ａ，７ｂ，７ｃおよび７ｄにより、Ｙ，Ｍ，ＣおよびＫトナ−のそれぞれで現像され、各色のトナー像（顕像：可視像）を形成する。
【０００４】
一方、転写紙は、給紙カセット８より転写ベルトユニットの転写ベルト１０上に搬送され、各感光体ドラム上に現像形成された各色画像（顕像）が、転写器１１ａ，１１ｂ，１１ｃおよび１１ｄにて転写紙上に順に転写され、重ね合わさった後に、定着装置１２によって定着される。定着を終えた転写紙は機外に排出される。
【０００５】
転写ベルト１０は、駆動ロ−ラ９，テンションロ−ラ１３ａおよび従動ロ−ラ１３ｂで支持された透光性のエンドレスベルトであり、テンションロ−ラ１３ａが図示しないばねでベルト１０を押し下げるので、ベルト１０の張力は略一定である。
【０００６】
図４は露光器５を構成する光学ユニットを上から見下した平面図である。同図において、レーザダイオードおよびそのレーザ光を変調するレーザドライバを含むレーザダイオードユニット（ＬＤユニット）３１ｂｋおよびＬＤユニット３１ｙからの光ビームは、シリンダレンズ３２ｂｋ，３２ｙを通り、反射ミラー３３ｂｋおよび反射ミラー３３ｙによってポリゴンミラー３４の下部側の面に入射し、ポリゴンミラー３４が回転することにより光ビームを偏向し、ｆθレンズ３５ｂｋｃおよびｆθレンズ３５ｙｍを通り、第１ミラー３６ｂｋおよび第１ミラー３６ｙによって折り返される。
【０００７】
一方、ＬＤユニット３１ｃおよびＬＤユニット３１ｍからの光ビームは、シリンダレンズ３２ｃおよび３２ｍを通り、ポリゴンミラー３４上部側の面に入射し、ポリゴンミラー３４が回転することにより光ビームを偏向し、ｆθレンズ３５ｂｋｃおよびｆθレンズ３５ｙｍを通り、第１ミラー３６ｃおよび第１ミラー３６ｍによって折り返される。
【０００８】
主走査方向の書き出し位置より上流側にはシリンダミラー３７ｂｋｃおよび３７ｙｍさらにはセンサ３８ｂｋｃおよび３８ｙｍが備わっており、ｆθレンズ３５ｂｋｃおよび３０ｙｍを通った光ビームがシリンダミラー３７ｂｋｃおよび３７ｙｍによって反射集光されて、センサ３８ｂｋｃおよび３８ｙｍに入射するような構成となっている。これらのセンサ３８ｂｋｃおよび３８ｙｍは、主走査方向の同期を取るための同期検知センサである。
【０００９】
また、主走査方向の画像領域より下流側に、前記上流側と同様にシリンダミラー３９ｂｋｃおよび３９ｙｍさらにはセンサ４０ｂｋｃおよび４０ｙｍが備わっており、ｆθレンズ３５ｂｋｃおよびｆθレンズ３０ｙｍを通った光ビームがシリンダミラー３９ｂｋｃおよび３９ｙｍによって反射集光され、センサ４０ｂｋｃおよび４０ｙｍに入射するような構成となっている。
【００１０】
また、ＬＤユニット３１ｂｋおよび３１ｃからの光ビームの検出では、書き出し側では共通のセンサ３８ｂｋｃ、終了側では共通のセンサ４０ｂｋｃを使用している。ＬＤユニット３１ｙおよび３１ｍからの光ビームの検出についても同様に、書き出し側では共通のセンサ３８ｙｍ、終了側では共通のセンサ４０ｙｍを使用している。同じセンサに２色の作像用光ビームが入射することとなるので、各色の光ビームのポリゴンミラー３４の入射角を異なるようにすることで、それぞれの光ビームが各センサに入射するタイミングを変え、時系列的にパルス列として出力されるようになっている。図からも分かるように、Ｋ（ｂｋ）とＣ（ｃ）およびＹ（ｙ）とＭ（ｍ）は逆方向に走査される。
【００１１】
図１４に、従来の同期信号発生器を示す。各色毎にＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）部４０ｂｋ，Ｍ，Ｃ，Ｙを有し、ＰＬＬ御部４０ｂｋ，Ｍ，Ｃ，Ｙでは、基準クロックＲＥＦＣＬＫを分周器４３ｂｋ，Ｍ，Ｃ，ＹでＭ分周（１／Ｍの周波数に分周）した信号と、同一周波数の高周波クロック＊＿ＰＬＬＣＬＫを分周器４５ｂｋ，Ｍ，Ｃ，ＹでＮ分周した信号を、位相比較器，ＬＰＦ（ローパスフィルタ）およびＶｃｏ（電圧制御周波数可変発振器）の組合せでなるＰＬＬ制御部４４ｂｋ，Ｍ，Ｃ，Ｙに入力し、各色高周波クロック＊＿ＰＬＬＣＬＫを生成する。なお、＊＿ＰＬＬＣＬＫは具体的にはＫ  ＰＬＬＣＬＫ，Ｍ  ＰＬＬＣＬＫ，Ｃ  ＰＬＬＣＬＫおよびＹ  ＰＬＬＣＬＫである。前記先端同期検知センサ３８ｂｋｃ，３８ｙｍからの各色同期検知信号＊＿ＤＥＴＰ＿Ｎを基準として、分周器４１ｂｋ，Ｍ，Ｃ，Ｙで高周波クロックをＫ分周し、各色用の画素クロック＊＿ＷＣＬＫを生成し、画素クロックに同期した内部同期信号＊＿ＰＳＹＮＣ＿Ｎ（ライン同期信号）を生成する。
【００１２】
なお、なお、＊＿ＷＣＬＫは具体的にはＫ  ＷＣＬＫ，Ｍ  ＷＣＬＫ，Ｃ  ＷＣＬＫおよびＹ  ＷＣＬＫである。以下においては、＊  ＷＣＬＫを単にＷＣＬＫと表すこともある。他の信号でも同様である。
【００１３】
各色の画像形成部はこの画素クロック＊＿ＷＣＬＫおよび内部同期信号（ライン同期信号）＊＿ＰＳＹＮＣ＿Ｎを用いて、ＬＤユニット３１ｂｋ，３１ｍ，３１ｃ，３１ｙでＬＤ変調に用いる画像信号の出力タイミング（画像信号の切換え）を制御する。
【００１４】
画素クロック＊＿ＷＣＬＫの周波数ｆｗｃｌｋは、
ｆｗｃｌｋ＝ｆｒｅｆｃｌｋ／Ｍ×Ｎ／Ｋ
となる。ｆｒｅｆｃｌｋは基準クロックＲＥＦＣＬＫの周波数である。
【特許文献１】特開２０００−２２１４３１号公報は、各色ごとにＰＬＬ部を用いる画素クロック発生器を開示している。
【００１５】
主走査の倍率補正、すなわち各色の１ライン上の画素数を同一とするための画素クロック＊＿ＷＣＬＫの周波数補正、を行う場合は、前記先端検知センサ３８ｂｋｃ，３８ｙｍが光ビームを検出してから、後端検知センサ３９ｂｋｃ，３９ｙｍが光ビームを検出するまでの期間、画素クロック＊＿ＷＣＬＫをカウントし、このカウント値が予め設定された基準カウント値と一致するように、ＭとＮの値を調整する。すなわち画素クロック＊＿ＷＣＬＫの周波数を調整する。つまり、各色の１ライン上の画素数を同一に調整する。
【特許文献２】特開２００２−０９６５０２号公報は、主走査の倍率補正を行う露光装置を開示している。
【００１６】
画素クロックの周波数を変更する倍率補正で１ライン全体の倍率（画素数）を調整することは可能であるが、光学系のレンズ（ｆθレンズ）やミラーの位置精度による、同一ライン上の局所的な伸縮（主走査方向の画素位置ズレ）は補正することができない。
【特許文献３】特許第３２３１６１０号は、原画素クロックとして基準周期，それより短い周期および長い周期の３種のクロックを準備し、主走査位置（主走査方向の画素位置）に対応して１種のクロックを選択して画素クロックとすることにより、同一ライン上で画素幅を伸縮する、主走査方向の画像幅伸縮の補正方法を提示している。
【００１７】
【発明が解決しようとする課題】
各色毎にＰＬＬ部を持つ場合は、ＰＬＬ部が多い分コストアップとなる。主走査倍率補正と主走査方向の画素幅の補正とを併せて行う場合は、主走査倍率補正データと画素幅伸縮補正データを合成する際に、特許文献３のようにそれらのデータを記憶部に展開して重ね合わせると、最低１ライン分のメモリが必要となりコストアップとなってしまう。ページ間で主走査倍率補正を実施する場合に、ＰＬＬの設定値を変更すると、ＰＬＬが安定するまでには、ある程度の時間が必要となり、連続印刷時の生産性を落とすことになる。
【００１８】
本発明は、主走査ラインの主走査倍率と画素幅伸縮の補正を併せて実現する画素クロックを、比較的に簡単に生成することが出来る同期信号発生器およびそれを用いる画像形成装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
（１）単一の、高周波クロック（ＰＬＬＣＬＫ）を発生する手段（４０）；および、複数の画素クロック発生器；を含み、各画素クロック発生器が、
前記高周波クロック（ＰＬＬＣＬＫ）を分周して基準周期（０ｄｏｔ），それより長周期（＋１／８ｄｏｔ）および短周期（−１／８ｄｏｔ）のパルスの、出力選択信号（ＰＷＭＤＡＴ）によって指定されたものを画素クロック（ＷＣＬＫ）として出力する画素クロック発生手段（５１）；
第１組のデータ（Ａ，Ｂ，Ｃ）が規定する前記各周期のパルスの時系列分布にしたがって、前記各周期のパルスを指定する第１選択信号（ＰＷＭ１）を前記画素クロック（ＷＣＬＫ）に同期して出力する第１選択手段（５５）；
第２組のデータ（Ａ０〜３，Ｂ０〜３，Ｃ０〜３，Ｄ）が規定する前記各周期のパルスの時系列分布にしたがって、前記各周期のパルスを指定する第２選択信号（ＰＷＭ２）を前記画素クロック（ＷＣＬＫ）に同期して出力する第２選択手段（５６）；および、
第１選択信号（ＰＷＭ１）および第２選択信号（ＰＷＭ２）を合成して前記出力選択信号（ＰＷＭＤＡＴ）を生成し前記画素クロック発生手段（５１）に出力する合成手段（５４）；を備える、同期信号発生器。
【００２０】
なお、理解を容易にするためにカッコ内には、図面に示し後述する実施例の対応要素の符号もしくは対応事項を、例示として参考までに付記した。以下も同様である。
【００２１】
これによれば、第１選択信号（ＰＷＭ１）による出力パルス指定が、第１組のデータ（Ａ，Ｂ，Ｃ）が規定する前記各周期のパルスの時系列分布にしたがって推移するので、仮にこの第１選択信号（ＰＷＭ１）にしたがってパルスを画素クロック（ＷＣＬＫ）として出力すると、第１組のデータ（Ａ，Ｂ，Ｃ）の調整によって主走査倍率を補正できる。
【００２２】
また、第２選択信号（ＰＷＭ２）による出力パルス指定が、第２組のデータ（Ａ０〜３，Ｂ０〜３，Ｃ０〜３，Ｄ）が規定する前記各周期のパルスの時系列分布にしたがって推移するので、仮にこの第２選択信号（ＰＷＭ２）にしたがってパルスを画素クロック（ＷＣＬＫ）として出力すると、第２組のデータ（Ａ０〜３，Ｂ０〜３，Ｃ０〜３，Ｄ）の調整によって画素幅伸縮を補正できる。
【００２３】
合成手段（５４）が第１選択信号（ＰＷＭ１）および第２選択信号（ＰＷＭ２）を合成して前記出力選択信号（ＰＷＭＤＡＴ）を生成し前記画素クロック発生手段（５１）に出力するので、主走査倍率補正および画素幅伸縮補正の両方が可能である。
【００２４】
高周波クロック発生手段（４０）が１個で済むので、ハードウエアがその分簡素になる。
【００２５】
【発明の実施の形態】
（２）高周波クロック（ＰＬＬＣＬＫ）を発生する手段（４０）；および画素クロック発生器；を含み、該画素クロック発生器が、
前記高周波クロック（ＰＬＬＣＬＫ）を分周して基準周期（０ｄｏｔ），それより長周期（＋１／８ｄｏｔ）および短周期（−１／８ｄｏｔ）のパルスの、出力選択データ（ＰＷＭＤＡＴ）によって指定されたものを画素クロック（ＷＣＬＫ）として出力する画素クロック発生手段（５１）；
第１組のデータ（Ａ，Ｂ，Ｃ）が規定する前記各周期のパルスの時系列分布にしたがって、前記各周期のパルスを指定する第１選択データ（ＰＷＭ１）を前記画素クロック（ＷＣＬＫ）に同期して出力する第１選択手段（５５）；
第２組のデータ（Ａ０〜３，Ｂ０〜３，Ｃ０〜３，Ｄ）が規定する前記各周期のパルスの時系列分布にしたがって、前記各周期のパルスを指定する第２選択データ（ＰＷＭ２）を前記画素クロック（ＷＣＬＫ）に同期して出力する第２選択手段（５６）；および、
第１選択データ（ＰＷＭ１）および第２選択データ（ＰＷＭ２）を加算して前記出力選択データ（ＰＷＭＤＡＴ）を生成し前記画素クロック発生手段（５１）に出力する合成手段（５４）；を備える、同期信号発生器。
【００２６】
これによれば、合成手段（５４）が第１選択信号（ＰＷＭ１）と第２選択信号（ＰＷＭ２）とを加算により合成するので、第１選択信号（ＰＷＭ１）と第２選択信号（ＰＷＭ２）とをラインメモリ上に展開する必要はなく、メモリを節約できるし、ラスター形式で発生する（時系列で推移する）第１選択信号（ＰＷＭ１）と第２選択信号（ＰＷＭ２）をリアルタイムで合成できる。すなわち、第１選択信号（ＰＷＭ１）と第２選択信号（ＰＷＭ２）のメモリに対する読書きを省略して、信号処理を簡素に出来る。
【００２７】
（２ａ）前記基準周期（０ｄｏｔ），それより長周期（＋１／８ｄｏｔ）および短周期（−１／８ｄｏｔ）のパルスを指定するデータをそれぞれ、数値ａ（０），ｂ（１）およびｃ（３）とするとき、前記合成手段（５４）は、加算した値がａ（０）×２になるときには出力選択データ（ＰＷＭＤＡＴ）をａ（０）とし、ａ（０）＋ｂ（１）となるときはｂ（１）とし、ｂ（１）×２になるときにはｂ（１）として余りのｂ（１）を次の画素に繰越し加算し、ｂ（１）＋ｃ（３）となるときはａ（０）とし、ｃ（３）×２になるときはｃ（３）として余りのｃ（３）を次の画素に繰越し加算する、上記（２）に記載の同期信号発生器。
【００２８】
これによれば、後述の実施例で示すように、簡単なデータ加算と、加算で得る和データの一部の簡単なエンコード（データ変換）によって、第１選択信号（ＰＷＭ１）と第２選択信号（ＰＷＭ２）をともに比較的に忠実に表わす出力選択データ（ＰＷＭＤＡＴ）が得られる。
【００２９】
（２ｂ）高周波クロック（ＰＬＬＣＬＫ）を発生する手段（４０）；および画素クロック発生器；を含み、該画素クロック発生器が、
前記高周波クロック（ＰＬＬＣＬＫ）を分周して基準周期（０ｄｏｔ），それより長周期（＋１／８ｄｏｔ）および短周期（−１／８ｄｏｔ）のパルスの、出力選択データ（ＰＷＭＤＡＴ）によって指定されたものを画素クロック（ＷＣＬＫ）として出力する画素クロック発生手段（５１）；
第１組のデータ（Ａ，Ｂ，Ｃ）が規定する前記各周期のパルスの時系列分布にしたがって、前記各周期のパルスを指定する第１選択データ（ＰＷＭ１）を前記画素クロック（ＷＣＬＫ）に同期して出力する第１選択手段（５５）；
第２組のデータ（Ａ０〜３，Ｂ０〜３，Ｃ０〜３，Ｄ）が規定する前記各周期のパルスの時系列分布にしたがって、前記各周期のパルスを指定する第２選択データ（ＰＷＭ２）を前記画素クロック（ＷＣＬＫ）に同期して出力する第２選択手段（５６）；および、
第１選択データ（ＰＷＭ１）と第２選択データ（ＰＷＭ２）を合成して前記出力選択データ（ＰＷＭＤＡＴ）を生成する合成手段（５４）；を備え、
前記基準周期（０ｄｏｔ），それより長周期（＋１／８ｄｏｔ）および短周期（−１／８ｄｏｔ）のパルスを指定するデータをそれぞれ、数値ａ（０），ｂ（１）およびｃ（３）とするとき、前記合成手段（５４）は、第１選択データ（ＰＷＭ１）および第２選択データ（ＰＷＭ２）が、
ともにａ（０）のときには出力選択データ（ＰＷＭＤＡＴ）をａ（０）とし、
一方がａ（０）、他方がｂ（１）となるときはｂ（１）とし、
ともにｂ（１）になるときにはｂ（１）として余りのｂ（１）を次の画素に繰越し加算し、
一方がｂ（１）、他方がｃ（３）となるときはａ（０）とし、
ともにｃ（３）になるときはｃ（３）として余りのｃ（３）を次の画素に繰越し加算する；同期信号発生器。
【００３０】
これによれば、後述の実施例で示すように、簡単なエンコード（データ変換）によって、第１選択信号（ＰＷＭ１）と第２選択信号（ＰＷＭ２）の組合せを、それらの内容を比較的に忠実に表わす出力選択データ（ＰＷＭＤＡＴ）に変換できる。
【００３１】
（２ｃ）  ａ＝０，ｂ＝１およびｃ＝３である、上記（２ａ）又は（２ｂ）に記載の同期信号発生器。これによれば、加算処理およびエンコードがきわめて簡素になる。
【００３２】
（３）前記高周波クロック（ＰＬＬＣＬＫ）を発生する手段（４０）は単一であり；前記画素クロック発生器が複数（４）である；上記（２），（２ａ），（２ｂ）又は（２ｃ）に記載の同期信号発生器。これによれば、作像色数が多いフルカラープリンタまたは複写機に用いる場合に、高周波クロック発生手段（４０）が１個で済むので、ハードウエアがその分簡素になる。
【００３３】
（４）複数の感光体（６ａ〜６ｄ）および各感光体を帯電する手段；
上記（１）又は（３）に記載の同期信号発生器（１３５）；
該同期信号発生器（１３５）の各画素クロック発生器（５１，５３  ｂｋ，ｍ，ｃ，ｙ）が発生する各画素クロック（Ｋ，Ｍ，Ｃ，Ｙ  ＷＣＬＫ）に同期して各色作像用の画像信号を切換えて画像信号に対応した各色作像用の光ビームを出射する光変調手段（３１ｙ，ｍ，ｃ，ｂｋ）；
各色作像用の光ビームを各感光体に主走査投射する露光光学系（５）；
各感光体の静電潜像を各色トナーで可視像に現像する手段（７ａ〜７ｄ）；
各色可視像を重ねて用紙に転写する手段（１０，１１ａ〜１１ｄ）；
各色作像用の各色主走査ラインの先端部に出射した各色作像用の各光ビームを検知し各色主走査ラインの先端検知信号を生成する先端同期検知手段（３８ｙｍ，ｃｂｋ）；
各色作像用の各色主走査ラインの後端部に出射した各色作像用の各光ビームを検知し各色主走査ラインの後端検知信号を生成する後端同期検知手段（４０ｙｍ，ｃｂｋ）；および、
少なくとも１色の主走査ラインの先端検知信号から後端検知信号までの間隔を計測し、計測値にしたがって該色宛ての第１組のデータ（Ａ，Ｂ，Ｃ）を操作する主走査倍率補正手段（１３１）；
を備える画像形成装置。
【００３４】
これによれば、上記（１）又は（３）に記載の作用効果が、画像形成装置において同様に得られる。
【００３５】
（５）先端検知信号から後端検知信号までの間隔の計測は、先端検知信号が発生してから後端検知信号までの、前記高周波クロック（ＰＬＬＣＬＫ）の計数である；上記（４）に記載の画像形成装置。
【００３６】
基準周期（０ｄｏｔ），それより長周期（＋１／８ｄｏｔ）および短周期（−１／８ｄｏｔ）のパルスが高周波クロック（ＰＬＬＣＬＫ）を分周して生成されるものであり、主走査ライン長および画素幅の伸縮分布が、前記３種のパルス間の周期差に基いて調整されるので、間隔計測長が、周期差の単位と同一の単位となる。これにより、主走査ライン長および画素幅の伸縮分布を正確に（端数処理なしに）行うことができ、主走査倍率補正および画素幅伸縮補正のいずれも高精度に出来る。
【００３７】
（６）主走査倍率補正手段（１３１）は、基準色（ｂｋ）の光ビームに対する前記計測値が基準値に合致するように前記高周波クロック（ＰＬＬＣＬＫ）の周波数（Ｍ，Ｎ）を調整し、他色の光ビームに対しては、基準値に対する計測値の偏差に応じて、第１組のデータ（Ａ，Ｂ，Ｃ）に含まれる長周期（＋１／８ｄｏｔ）又は短周期（−１／８ｄｏｔ）のパルス（Ｃ）を挿入する画素数（Ａ）および挿入間隔（Ｂ）を調整する；上記（５）又は（６）に記載の画像形成装置。
【００３８】
これによれば、基準色（ｂｋ）に用いる画素クロックが、パルス周期単位となる高周波クロック（ＰＬＬＣＬＫ）の周波数（Ｍ，Ｎ）の調整により基準の主走査倍率となるように設定され、他色に用いる画素クロックは第１組のデータ（Ａ，Ｂ，Ｃ）の操作によって、基準の主走査倍率になる様に設定される。これにより、基準色（ｂｋ）の主走査倍率が設計上の基準値に、そして他色の主走査倍率が基準色（ｂｋ）の主走査倍率に合せられる。この場合は、高周波クロック（ＰＬＬＣＬＫ）の周波数（Ｍ，Ｎ）の調整のためにＰＬＬの設定値を変更するので、ＰＬＬが安定するまでにある程度の時間がかかり、主走査倍率補正に時間がかかる。しかし、画素クロックの基本周期が設計上の基準値となり、主走査倍率が設計上の基準値に定まる。
【００３９】
（７）主走査倍率補正手段（１３１）は、ページ間での主走査倍率補正が指定されている場合は、該主走査倍率補正においては、各色作像用の光ビームのすべてに対して、基準値に対する前記計測値の偏差に応じて、第１組のデータ（Ａ，Ｂ，Ｃ）に含まれる長周期（＋１／８ｄｏｔ）又は短周期（−１／８ｄｏｔ）のパルス（Ｃ）を挿入する画素数（Ａ）および挿入間隔（Ｂ）を調整する；上記（４）乃至（６）のいずれかに記載の画像形成装置。
【００４０】
これによれば、全色の主走査倍率が個別に設計上の基準値に合せられる。この場合は、高周波クロック（ＰＬＬＣＬＫ）の周波数（Ｍ，Ｎ）の調整を行わないので、画素クロックの基本周期が設計上の基準値からずれて、その分長周期（＋１／８ｄｏｔ）又は短周期（−１／８ｄｏｔ）のパルス（Ｃ）の数を調整することによって主走査倍率を基準値とあわせる結果となって全体的に画素幅が基準値とずれる可能性があるが、実際上はずれは僅少である。ＰＬＬの設定値は変更しないので、主走査倍率補正が短時間で終り、主走査倍率補正をページ間で実施することによる連続印刷時の生産性の低下が小さい。
【００４１】
（８）複数の光源の各々から発生される光ビームの各々を画像信号によって変調する手段（３１ｙ，ｍ，ｃ，ｂｋ）と、主走査ラインの基準となる同期検知信号を生成する先端同期検知手段（３８ｙｍ，ｃｂｋ）と、１ラインの後端の位置を検出する後端同期検知手段（４０ｙｍ，ｃｂｋ）を有し、複数の光ビームをスキャナ光学系を介して感光体上に照射することにより、感光体上に画像を形成し、先端同期検知信号（ＰＳＹＮＣ  Ｎ）と後端同期検知信号（ＰＳＹＮＣ  Ｎ）の間隔を測定し、測定結果によって主走査倍率補正を行う画像形成装置において、
基準クロックから設定値に応じた高周波クロック（ＰＬＬＣＬＫ）を発生する手段（４０）と、前記高周波クロック発生手段（４０）は複数の光ビームで共通であり、その高周波クロックを分周して、基準周期、基準周期より短い周期、基準周期より長い周期のクロックのうちいずれか１つを画素毎に発生する画素クロック発生手段（５１ｙ，ｍ，ｃ，ｂｋ）と
画素クロック発生手段に対して、１画素毎に指定情報（基準周期でない画素クロックを挿入する画素数、挿入間隔）を制御する画素クロック制御手段（５３ｙ，ｍ，ｃ，ｂｋ）を有し、画素クロック制御手段は、１ラインの倍率誤差を補正するために先端同期検知信号と後端同期検知信号間の間隔測定結果（Ａ，Ｂ，Ｃ）に応じて画素クロックを補正する第１の制御部（倍率誤差補正部５５ｙ，ｍ，ｃ，ｂｋ）と、光学系の特性よる伸縮歪みを補正するために予め取得した光学系の伸縮歪みデータ（Ａ０−３，Ｂ０−３，Ｃ０−３）に応じて画素クロックを補正する第２の制御部（画素幅伸縮補正部５６ｙ，ｍ，ｃ，ｂｋ）と、主走査倍率補正データと画素幅伸縮補正データ（ＰＷＭ１［１：０］，  ＰＷＭ２［１：０］）を合成する画素クロック補正データ合成部（５４ｙ，ｍ，ｃ，ｂｋ）からなり、基準周期でない画素クロックの画素数、間隔を調整することで各色間の色ズレを補正することを特徴とするカラー画像形成装置。
【００４２】
これによれば、複数の光ビームの画素クロック生成部で共通のＰＬＬを使用しているので、低コストで主走査倍率誤差補正が実現可能である。また、倍率誤差補正データに倍率偏差補正データを合成した画素クロック補正データによって画素クロックを生成しているので、色ズレの少ない画像を作成することができる。
【００４３】
（９）上記（８）において、先端同期検知信号と後端同期検知信号の間隔を計測するクロックは前記高周波クロック（ＰＬＬＣＬＫ）とすることを特徴とするカラー画像形成装置。
【００４４】
（１０）上記（８）において、主走査倍率補正を実施する前に基準色（ｂｋ）にて高周波クロック（ＰＬＬＣＬＫ）の周波数を調整することを特徴とするカラー画像形成装置。
【００４５】
（１１）上記（８）〜（１０）において、ページ間で主走査倍率補正を実施する場合は、基準色（ｂｋ）も多色と同様に基準周期でない画素クロックを挿入する画素数、挿入間隔を制御することで主走査倍率補正を行うことを特徴とするカラー画像形成装置。これによれば、ページ間で主走査倍率補正を行う場合も、ＰＬＬの周波数を変更せずに実施するので、通常と同じページ間隔で印字でき、生産性を落とすことはない。
【００４６】
本発明の他の目的および特徴は、図面を参照した以下の実施例の説明より明らかになろう。
【００４７】
【実施例】
図１に、本発明の一実施例の複合機能フルカラーデジタル複写機の外観を示す。このフルカラー複写機は、大略で、自動原稿送り装置（ＡＤＦ）４００と、操作ボード６１０と、カラースキャナ３００と、カラープリンタ１００と、給紙テーブル２００の各ユニットで構成されている。機内のシステムコントローラ６３０（図２）には、パソコンＰＣが接続したＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）が接続されている。この複写機のシステムコントローラ６３０（図２）は、通信網（インターネット）に接続することができ、該通信網を介して、図示しない管理センタの管理サーバと通信してデータを交換することができる。また、機内のファクシミリコントローラＦＣＵ（図２）は、交換機ＰＢＸおよび公衆通信網ＰＮを介して、ファクシミリ通信をすることが出来る。
【００４８】
図２に、図１に示す複写機の、画像読み取り，画像処理，画像蓄積および画像形成、のシステム構成を示す。カラー原稿スキャナ３００の、原稿を光学的に読み取る読取ユニット３１１は、原稿に対する原稿照明光源の走査を行い、ＳＢＵ（センサボードユニット）のＣＣＤに原稿像を結像する。原稿像すなわち原稿に対する光照射の反射光をＣＣＤで光電変換してＲ，Ｇ，Ｂ画像信号を生成し、ＳＢＵ上でＲＧＢ画像データに変換しかつシェーディング補正し、そして出力Ｉ／Ｆ（インターフェイス）３１２で画像データバスを介して画像データ処理器ＩＰＰ（Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｉｎｇ  Ｐｒｏｃｅｓｓｏｒ；以下では単にＩＰＰと記述）に送出する。
【００４９】
ＩＰＰは、分離生成（画像が文字領域か写真領域かの判定：像域分離），地肌除去，スキャナガンマ変換，フィルタ，色補正，変倍，画像加工，プリンタガンマ変換および階調処理を行う。ＩＰＰは画像処理をおこなうプログラマブルな演算処理手段である。スキャナ３００からＩＰＰに転送された画像データは、ＩＰＰにて光学系およびデジタル信号への量子化に伴う信号劣化（スキャナ系の信号劣化）を補正され、フレームメモリ６０１に書き込まれる。
【００５０】
システムコントローラ６３０は、スキャナアプリケーション，ファクシミリアプリケーション，プリンタアプリケーションおよびコピーアプリケーション等の複数アプリケーションの機能を有し、システム全体の制御を行う。操作パネル制御装置６３１は、操作ボード６１０の入力を解読して本システムの設定とその状態内容を表示する装置である。画像データバス／制御コマンドバスは、画像データと制御コマンドが時分割で転送されるバスである。
【００５１】
システムコントローラ６３０のＣＰＵ６０５は、システムコントローラ６３０の制御を行う。ＲＯＭ６０４にはシステムコントローラ６３０の制御プログラムが書かれている。ＲＡＭ６０３は、ＣＰＵ６０５が使用する作業用メモリである。ＮＶＲＡＭ６０２は、不揮発性メモリであり、システム全体の情報の保管を行う。
【００５２】
外部機器通信制御６０６は、画像読み取り，画像蓄積或いは画像印刷を要求する外部機器（たとえば同種の複写機，画像スキャナ，パソコン，プリンタ，ファクシミリ）ならびに管理センタの管理サーバとの通信制御を行うものであり、ネットワークに接続するための物理Ｉ／Ｆの制御を行う。ネットワーク接続された外部機器通信制御６０６がネットワークからデータを受信すると、電気的な信号より通信データの内容だけシステムＩ／Ｆ６０７に送る。システムＩ／Ｆ６０７では、規定されたプロトコルに従い受信データを論理変換しＣＰＵ６０５に送る。ＣＰＵ６０５では、論理変換された受信データを判断し処理を行う。また、ＣＰＵ６０５が、ネットワークにデータを送信する時は、受信とは逆の手順で、システムＩ／Ｆ６０７、外部機器通信制御６０６に送信データが伝達され、電気信号としてネットワーク上に送出される。
【００５３】
システムＩ／Ｆ６０７は、ＣＰＵ６０５の命令によりシステム内で処理される、原稿読み取りデータ，ファクシミリ受信データ，パソコンのドキュメントデータ（印刷命令）の転送制御、ならびに、パソコンのドキュメントデータの印刷用のイメージデータ（画像データ）への変換と転送を行う。ワークメモリ６００は、プリンタで使用する画像展開（ドキュメントデータからイメージデータへの変換）の作業用メモリである。フレームメモリ６０１は、電源が供給され続けている状態で即座に印刷される読み取り画像や書込み画像のイメージデータを、一時蓄える作業用メモリである。
【００５４】
ＨＤＤＣ６５０は、システムのアプリケーションプログラムならびにプリンタ１００の作像プロセス機器の機器付勢情報を格納するアプリケーションデータベース、ならびに、読取り画像や書込み画像のイメージデータ、すなわち画像データ、ならびにドキュメントデータを蓄える画像データベースとして用いられるハードディスクＨＤＤとそのコントローラである。イメージデータおよびドキュメントデータは、符号化されたりドットイメージであったりする。ＦＩＦＯバッファメモリ６０９は、入力画像をフレームメモリ６０１へ書込む時のデータ転送速度変換を行う。すなわち、転送元と転送先のデータ送出／受入れタイミングの差，転送単位のデータ量の相違，転送速度差等を吸収するデータの一時蓄積を行い、転送元の転送タイミングおよび速度でデータを受け入れ、転送先の転送タイミングおよび速度でデータを送り出す。同様にＦＩＦＯバッファメモリ６０８は、フレームメモリ６０１の画像データを出力画像としてデータ転送する時の速度変換を行う。
【００５５】
メモリコントローラ６１０は、ＣＰＵ６０５の制御なしにフレームメモリ６０１及び、ＨＤＤＣ６５０とバス間の画像の入出力をコントロールする。また、操作ボード３０１の入力装置６１４が受けたコマンドに応じて、フレームメモリ６０１を利用して、ＨＤＤＣに蓄積している画像の編集，加工あるいは画像合成を行う。メモリコントローラ６１０は、ＨＤＤＣ６５０のＨＤＤからワークメモリ６００又はフレームメモリ６０１への画像情報の読出しと、おもに画像データアドレス変更操作による、転写紙に対する画像の印刷方向の変更，画像の回転，画像の組み合わせ編集と、画像データに対する設定値の加減乗除による濃度変換，画像データ同士の論理積演算や論理和演算による画像トリミングおよび合成と、このように処理した画像情報のＨＤＤへの書込みとによって、各種の画像加工および編集を行うことができる。
【００５６】
ＣＰＵ６１７は、操作ボード６１０の入出力制御を行う。すなわち、操作ボード６１０の入力読込みおよび表示出力を制御する。ＲＯＭ６１６には、操作ボード６１０の制御プログラムが書かれている。ＲＡＭ６１８は、ＣＰＵ６１７で使用する作業用メモリである。６１４は、操作ボード６１０の入力キーおよび入力パネルを操作して使用者がシステム設定の入力を行う入力装置である。表示装置６１５は、操作ボード６１０にあって、使用者にシステムの設定内容，状態を表示するものであり、表示灯および入力機能がある表示パネル（液晶タッチパネル）を含む。
【００５７】
作像ユニットＰＴＲの作像機構は図３に示すものであり、すでに説明したものである。また、作像ユニットＰＴＲの露光器５は図４に示すのであり、すでに説明したものである。
【００５８】
図５に、露光器５のＬＤユニット３１ｂｋ，ｃ，ｍ，ｙで光ビームを変調する画像信号の切換えに用いる画素同期クロック＊  ＷＣＬＫおよびライン同期信号＊  ＰＳＹＮＣ  Ｎを発生する同期信号発生器１３５を示す。この同期信号発生器１３５は、図２に示す作像ユニットＰＴＲの露光制御板（図示せず）上にあるものである。
【００５９】
図５において、ＰＬＬ部４０は、全色に共通の１個であり、その構成は、図１４に示す従来のもの（たとえば４０ｂｋ）と同一である。
【００６０】
Ｋ（ｂｋ）用の画素クロック発生部５１ｂｋは、ＰＬＬ部４０からの高周波クロックＰＬＬＣＬＫを分周し、画素クロックＫ  ＷＣＬＫを生成するが、入力される選択データＫ  ＰＷＭＤＡＴ（又は単にＰＷＭＤＡＴと表記）に応じて、基準周波数の周期，それより短い周期および長い周期のうちどれかのパルスを選択的に出力する構成である。すなわち画素クロック発生部５１ｂｋは、図示はしないが、高周波クロックＰＬＬＣＬＫをダウンカウントする画素クロック生成カウンタ（プリセットダウンカウンタ），画素クロック制御５３ｂｋが与える選択データＫ  ＰＷＭＤＡＴを保持するためのラッチ，このラッチが保持するデータＫ  ＰＷＭＤＡＴを、それが「０ｈ」（十進数の０）であると数値７を表わすデータを発生し、「１ｈ」（十進数の１）であると数値８を表わすデータを発生し、「３ｈ」であると数値６をあらわすデータを発生して、該画素クロック生成カウンタにロードデータとして与えるエンコーダ、および、画素クロック生成カウンタのカウントデータが数値０を表わすものになってから到来した高周波クロックＰＬＬＣＬＫに同期して該画素クロック生成カウンタに該エンコーダが出力する数値データをロードするとともに、画素クロックＫ  ＷＣＬＫ（を出力する信号ライン）を高レベルＨとし、該画素クロック生成カウンタがロードした数値（７，８又は６）から、高周波クロックＰＬＬＣＬＫの１パルス到来毎に１をデクレメントしたカウントデータ（残値データ）が４から３に切換わると画素クロックＫ  ＷＣＬＫを低レベルＬとするカウント制御回路を含む。これにより、該画素クロック生成カウンタのカウントデータが、例えば図７に示すように、選択データＫ  ＰＷＭＤＡＴに応じて７〜０，８〜０又は６〜０と変化し、高周波クロックＰＬＬＣＬＫを８分周，９分周又は７分周した画素クロックＷＣＬＫが、画素クロック発生部５１ｂｋから出力される。８分周したパルスを０ｄｏｔパルスと、９分周したパルスを−１／８ｄｏｔパルスと、７分周したパルスを＋１／８ｄｏｔパルスと表現する。−１／８ｄｏｔパルスの周期は０ｄｏｔパルスの周期よりも高周波クロックＰＬＬＣＬＫの１周期分短く、＋１／８ｄｏｔパルスは１周期分長い。
【００６１】
図７は、画素クロック発生部５１ｂｋの入力ＰＬＬＣＬＫおよびＫ  ＰＷＭＤＡＴと、上記画素クロック生成カウンタのカウントデータが表す値および出力ＷＣＬＫとの関係を示す。例として、選択データＫ  ＰＷＭＤＡＴ  ［１：０］が‘０ｈ’の場合は８分周、‘１ｈ’の場合は９分周、‘３ｈ’の場合は７分周の分周パルスを、画素クロックＫ  ＷＣＬＫとして選択出力する。この画素クロックＫ  ＷＣＬＫに同期して最終的にＫ（ｂｋ）作像用のレーザの変調に用いる画像信号を切換えるので、‘１ｈ’が入力された画素は１／８画素クロック（ＰＬＬＣＬＫの１周期）分長くなり、‘３ｈ’が入力された画素は１／８画素クロック（ＰＬＬＣＬＫの１周期）分短くなる。
【００６２】
図５を再度参照する。内部同期信号生成部５２ｂｋでは、同期センサ３８ｂｋｃ，４０ｂｋｃの同期検知信号Ｋ  ＤＥＴＰ  Ｎの先端検知信号を基点とし、画素クロックＫ  ＷＣＬＫに同期した主走査同期検知信号すなわちライン同期信号Ｋ  ＰＳＹＮＣ  Ｎを生成する。
【００６３】
画素クロック制御５３ｂｋでは、１ライン全体の倍率誤差補正を行う主走査倍率補正データＰＷＭ１を生成するＰＷＭ１データ生成部５５ｂｋと、光学系の特性による１ライン中の部分的な伸縮歪みを補正するための画素幅伸縮補正データＰＷＭ２を生成するＰＷＭ２データ生成部５６ｂｋと、それらの補正データを合成して最終的な補正データすなわち選択データＫ  ＰＷＭＤＡＴを生成する画素クロック補正データ合成部５４ｂｋからなる。
【００６４】
図６は、画素クロック制御５３ｂｋの構成を更に細かく示したブロック図であり、図８にＰＷＭ１データ生成部５５ｂｋが発生して補正データ合成部５４ｂｋに与える主走査倍率補正データＰＷＭ１の推移を、図９にＰＷＭ２データ生成部５６ｂｋが発生して補正データ合成部５４ｂｋに与える画素幅伸縮補正データＰＷＭ２の推移を、また、図１０には、補正データ合成部５４ｂｋの入力データＰＷＭ１，ＰＷＭ２と合成出力データＫ  ＰＷＭＤＡＴの推移を示す。
【００６５】
図６および図８を参照する。ＰＷＭ１データ生成部５５ｂｋには、プリンタ１００（図２）に電源が投入され、その直後にプロセスコントローラ１３１が実行する初期化の一過程で、不揮発メモリ１３３ｂ（図２）に登録しているＰＷＭ１設定データ（実ライン長調整のために１ライン上に分散分布する基準周期でない画素（短周期パルス割当画素又は長周期パルス割当画素）の分布周期Ｂ，１ライン上の該周期Ｂの数Ａおよび該基準周期（基準周期パルス）でない画素の周期（短周期パルス又は長周期パルス）を指定するデータＣが、ＰＷＭ１データ生成部５５ｂｋにある図示しないラッチに設定（書込；保持；セット；設定）される。Ａ×Ｂが、１ラインに割当てる画素数（Ｋ  ＷＣＬＫの数）すなわち、主走査倍率を決定する画素数（画素への分割数）であり、その全体の長さを、分布周期Ｂ×（データＣで指定する周期の、基準周期に対する偏差＝ＰＬＬＣＬＫの１周期）で調整することが出来る。該偏差＝ＰＬＬＣＬＫの１周期は、正値（長周期パルス）又は負値（短周期パルス）である。
【００６６】
内部同期検知信号Ｋ  ＰＳＹＮＣ  Ｎが入力されると、ＰＷＭ１パルス数カウンタ５８が周期の数Ａをロードして、周期カウントオーバ信号ＰＷＭ１ＰＬＳのカウントダウンを開始するが、ＰＷＭ１周期カウンタ５７にカウント許可信号を与える。これによりＰＷＭ１周期カウンタ５７が、分布周期Ｂをロードして画素クロックＫ  ＷＣＬＫのカウントダウンと、分布周期Ｂまでカウントダウンするとまた分布周期Ｂをロードして画素クロックＫ  ＷＣＬＫのカウントダウンを行う循環カウントを行う。ＰＷＭ１周期カウンタ５７のカウントデータが１（残値１）となるとこれを表わす信号ＰＷＭ１ＰＬＳ（＝Ｈ）を発生する。この信号がある間、ＰＷＭ１データ出力部５９が、データＣ（１又は３）を、主走査倍率補正データＰＷＭ１として補正データ合成部５４ｂｋに出力する。この信号がない期間（ＰＷＭ１ＰＬＳ＝Ｌ）では、ＰＷＭ１データ出力部５９は、基準周期のパルスを指定するデータ０を主走査倍率補正データＰＷＭ１として補正データ合成部５４ｂｋに出力する。
【００６７】
ＰＷＭ１パルス数カウンタ５８は、前記信号ＰＷＭ１ＰＬＳ（＝Ｈ）の到来数を、ロードした周期数Ａからダウンカウントし、カウント値が０になると、ＰＷＭ１周期カウンタ５７に与えているカウント許可信号を消去する。すなわち、カウント禁止レベルに切換える。これにより、画素クロックＫ  ＷＣＬＫがＡ×Ｂ個到来している間、ＰＷＭ１ＰＳパルスが発生し、周期Ｂで、画素クロックＫ  ＷＣＬＫの１周期間のみ、主走査倍率補正データＰＷＭ１が、基準周期パルス（０ｄｏｔ）を指定するデータ０から、長周期パルス（＋１／８ドット）又は短周期パルス（−１／８ドット）を指定するデータＣ（１又は３）に切換る（図８）。
【００６８】
本実施例では、上述のように、Ａ×Ｂで１ライン上の画素数を定め、ＡとＢとＣで１ラインの画素列の長さを調整する。「基準周期×Ａ×Ｂ×主走査速度」が１ラインの画素列の基準長さである。基準周期に対するデータＣが指定する長周期又は短周期の差（ＰＬＬＣＬＫの１周期）をｄＰｗとすると、「ｄＰｗ×（Ａ／Ｂ）×主走査速度」が、基準長さに対する調整による増，減長となる。
【００６９】
図６および図９を参照する。ＰＷＭ２データ生成部５６ｂｋには、プリンタ１００（図２）に電源が投入され、その直後にプロセスコントローラ１３１が実行する初期化の一過程で、不揮発メモリ１３３ｂ（図２）に登録しているＰＷＭ２設定データ（例として１ラインを４分割する場合は、１ラインの分割数Ｄ（＝４），第１区間長Ａ０，第２区間長Ａ１，第３区間長Ａ２，第４区間長Ａ３；第１分布周期Ｂ０，第２分布周期Ｂ１，第３分布周期Ｂ２，第１分布周期Ｂ３；および、第１画素周期Ｃ０，第２画素周期Ｃ１，第３画素周期Ｃ２，第４画素周期Ｃ０）が、ＰＷＭ２データ生成部５６ｂｋにある図示しないシフトレジスタ型の複数段構成のラッチに設定される。
【００７０】
内部同期検知信号Ｋ  ＰＳＹＮＣ  Ｎが入力されると、ＰＷＭ２エリアカウンタ６０が分割数Ｄをロードして、区間数のカウントを開始するが、カウントデータＤ＝４をＰＷＭ２パルス数カウンタ６２に与える。これによりＰＷＭ２パルス数カウンタ６２が、ラッチにある、与えられるカウントデータ（４）に対応付けられている第１区間長Ａ０をロードして、周期カウントオーバ信号ＰＷＭ２ＰＬＳのカウントダウンを開始し、かつ、ＰＷＭ２周期カウンタ６１にカウント許可信号を与える。これによりＰＷＭ２周期カウンタ６１が、第１分布周期Ｂ０をロードして画素クロックＫ  ＷＣＬＫのカウントダウンと、分布周期Ｂ０までカウントダウンするとまた分布周期Ｂ０をロードして画素クロックＫ  ＷＣＬＫのカウントダウンを行う循環カウントを行う。ＰＷＭ１周期カウンタ６１のカウントデータが１（残値１）となるとこれを表わす信号ＰＷＭ２ＰＬＳ（＝Ｈ）を発生する。この信号がある間、ＰＷＭ２データ出力部６３が、第１画素周期Ｃ０を、画素幅伸縮補正データＰＷＭ２として補正データ合成部５４ｂｋに出力する。この信号がない期間（ＰＷＭ２ＰＬＳ＝Ｌ）では、ＰＷＭ２データ出力部６３は、基準周期を指定するデータ０を画素幅伸縮補正データＰＷＭ２として補正データ合成部５４ｂｋに出力する。
【００７１】
ＰＷＭ２パルス数カウンタ６２は、前記信号ＰＷＭ２ＰＬＳ（＝Ｈ）をロードした周期の数Ａ０からダウンカウントし、カウント値が０になると、キャリー信号をＰＷＭ２エリアカウンタ６０に与える。これによってＰＷＭ２エリアカウンタ６０のカウントデータがＤ−１（＝３）に切換わる。これに応答してＰＷＭ２パルス数カウンタ６２が、今度は第２区間長Ａ１をロードし、ＰＷＭ２周期カウンタ６１に再度カウント許可信号を与える。ＰＷＭ２周期カウンタ６１は、再度のカウント許可信号に応答して第２分布周期Ｂ１をロードして画素クロックＫ  ＷＣＬＫのカウントダウンと、分布周期Ｂ１までカウントダウンするとまた分布周期Ｂ１をロードして画素クロックＫ  ＷＣＬＫのカウントダウンを行う循環カウントを行う。ＰＷＭ２周期カウンタ６１のカウントデータが１（残値１）となるとこれを表わす信号ＰＷＭ２ＰＬＳ（＝Ｈ）を発生する。この信号がある間、ＰＷＭ２データ出力部６３が、第２画素周期Ｃ１を、画素幅伸縮補正データＰＷＭ２として補正データ合成部５４ｂｋに出力する。この信号がない期間（ＰＷＭ２ＰＬＳ＝Ｌ）では、ＰＷＭ２データ出力部６３は、基準周期を指定するデータ０を画素幅伸縮補正データＰＷＭ２として補正データ合成部５４ｂｋに出力する。
【００７２】
ＰＷＭ２パルス数カウンタ６２は、前記信号ＰＷＭ２ＰＬＳ（＝Ｈ）をロードした周期の数Ａ１からダウンカウントし、カウント値が０になると、キャリー信号をＰＷＭ２エリアカウンタ６０に与える。これによってＰＷＭ２エリアカウンタ６０のカウントデータがＤ−２（＝２）に切換わる。これに応答してＰＷＭ２パルス数カウンタ６２が、今度は第３区間長Ａ２をロードし、ＰＷＭ２周期カウンタ６１に再度カウント許可信号を与える。以下同様にして、今度は、ＰＷＭ２周期カウンタ６１は、再度のカウント許可信号に応答して第３分布周期Ｂ２をロードして第３分布周期Ｂ２の循環カウントを行う。ＰＷＭ２周期カウンタ６１のカウントデータが１（残値１）となるとこれを表わす信号ＰＷＭ２ＰＬＳ（＝Ｈ）を発生する。この信号がある間、ＰＷＭ２データ出力部６３が、第３画素周期Ｃ２を、画素幅伸縮補正データＰＷＭ２として補正データ合成部５４ｂｋに出力する。
【００７３】
ＰＷＭ２パルス数カウンタ６２は、前記信号ＰＷＭ２ＰＬＳ（＝Ｈ）をロードした周期の数Ａ２からダウンカウントし、カウント値が０になると、キャリー信号をＰＷＭ２エリアカウンタ６０に与える。これによってＰＷＭ２エリアカウンタ６０のカウントデータがＤ−３（＝１）に切換わる。これに応答してＰＷＭ２パルス数カウンタ６２が、今度は第４区間長Ａ３をロードし、ＰＷＭ２周期カウンタ６１に再度カウント許可信号を与える。そしてＰＷＭ２周期カウンタ６１は、再度のカウント許可信号に応答して第４分布周期Ｂ３をロードして第３分布周期Ｂ３の循環カウントを行う。ＰＷＭ２周期カウンタ６１のカウントデータが１（残値１）となるとこれを表わす信号ＰＷＭ２ＰＬＳ（＝Ｈ）を発生する。この信号がある間、ＰＷＭ２データ出力部６３が、第４画素周期Ｃ３を、画素幅伸縮補正データＰＷＭ２として補正データ合成部５４ｂｋに出力する。
【００７４】
ＰＷＭ２パルス数カウンタ６２は、前記信号ＰＷＭ２ＰＬＳ（＝Ｈ）をロードした周期の数Ａ３からダウンカウントし、カウント値が０になると、キャリー信号をＰＷＭ２エリアカウンタ６０に与える。これによってＰＷＭ２エリアカウンタ６０のカウントデータがＤ−４（＝０）に切換わる。このカウントデータ（０）は、カウント不許可を意味する。これに応答してＰＷＭ２パルス数カウンタ６２がカウント動作を停止し、ＰＷＭ２周期カウンタ６１のカウント動作も停止する。
【００７５】
以上に説明した動作により、画素クロックＫ  ＷＣＬＫがＡ０×Ｂ０個到来する間の第１区間では、図９に示すように、周期Ｂ０で、画素クロックＫ  ＷＣＬＫの１周期間のみ、画素幅伸縮補正データＰＷＭ２が、基準周期パルスを指定するデータ０から、長周期パルス又は短周期パルスを指定するデータＣ０に切換る。次の、画素クロックＫ  ＷＣＬＫがＡ１×Ｂ１個到来する間の第２区間では、図９に示すように、周期Ｂ１で、画素クロックＫ  ＷＣＬＫの１周期間のみ、画素幅伸縮補正データＰＷＭ２が、基準周期パルスを指定するデータ０から、長周期パルス又は短周期パルスを指定するデータＣ１に切換る。次の、画素クロックＫ  ＷＣＬＫがＡ２×Ｂ２個到来する間の第３区間では、図９に示すように、周期Ｂ２で、画素クロックＫ  ＷＣＬＫの１周期間のみ、画素幅伸縮補正データＰＷＭ２が、基準周期パルスを指定するデータ０から、長周期パルス又は短周期パルスを指定するデータＣ２に切換る。そして最後の、画素クロックＫ  ＷＣＬＫがＡ３×Ｂ３個到来する間の第４区間では、図９に示すように、周期Ｂ３で、画素クロックＫ  ＷＣＬＫの１周期間のみ、画素幅伸縮補正データＰＷＭ２が、基準周期を指定するデータ０から、長周期パルス又は短周期パルスを指定するデータＣ３に切換る。
【００７６】
図６および図１０を参照する。画素クロック補正データ合成部５４ｂｋでは、主走査倍率補正データＰＷＭ１と画素幅伸縮補正データＰＷＭ２を合成して、最終的な補正データすなわち選択データＰＷＭＤＡＴ［１：０］を発生して画素クロック発生部５１ｂｋに出力する。補正データ合成部５４ｂｋは、大略では、ＰＷＭＤＡＴ［１：０］＝ＰＷＭ１＋ＰＷＭ２、なる加算で合成する。すなわち、ＰＷＭ１，ＰＷＭ２およびＰＷＭＤＡＴ［１：０］のデータを、
０ｈ，４ｈ：±０ｄｏｔ，  １ｈ：＋１／８ｄｏｔ，  ３ｈ：−１／８ｄｏｔ
とすると、１画素において±２／８ｄｏｔ以上の補正を行わないように、２つ補正データを加算した結果が±２／８ｄｏｔになった場合には、次画素に分割して出力する。具体的に説明すると、ＰＷＭ１，ＰＷＭ２およびＰＷＭＤＡＴ［１：０］のデータを次のように設定している：
基本周期パルス（高周波クロックＰＬＬＣＬＫの８分周）を指定するデータ：数値０（図１０上ではこれが当てられた画素を±０ｄｏｔと表現），
長周期パルス（ＰＬＬＣＬＫの７分周）を指定するデータ：数値１（図１０上ではこれが当てられた画素を＋１／８ｄｏｔと表現），
短周期パルス（ＰＬＬＣＬＫの９分周）を指定するデータ：数値３（図１０上ではこれが当てられた画素を−１／８ｄｏｔと表現），かつ、
加算結果の４は、１＋３又は３＋１であって、（＋１／８ｄｏｔ）＋（−１／８ｄｏｔ）＝０ｄｏｔとなるので、０（±０ｄｏｔ）にエンコードする。また、２は、１＋１であって、（＋１／８ｄｏｔ）＋（＋１／８ｄｏｔ）＝＋２／８ｄｏｔとなり、１画素では表現できないので、１とエンコードして、余りの１を次の画素に繰越し加算する。
【００７７】
加算結果の０は、そのまま０（±０ｄｏｔ）し、加算結果の１もそのまま１（＋１／８ｄｏｔ）とする。加算結果の３はそのまま３（−１／８ｄｏｔ）とし、加算結果の６は１画素では表現できないので、３（−１／８ｄｏｔ）として余りの３を次の画素に繰越し加算する。
【００７８】
この加算演算とエンコード（データ変換；符号化）により、図１０に示す選択データＰＷＭＤＡＴ［１：０］（１〜０の各ビット合せて３ビットのデータ）を、画素クロック補正データ合成部５４ｂｋが発生して、図５に示す画素クロック発生部５１ｂｋに出力する。画素クロック発生部５１ｂｋは、すでに説明したが、選択データＰＷＭＤＡＴ［１：０］に対応して図７に示すように、ＰＷＭＤＡＴ［１：０］が数値０（基準周期パルス）を表わすデータのときには、高周波クロックＰＬＬＣＬＫの連続４周期の間高レベルＨ、次の連続４周期の間低レベルＬの、高周波クロックＰＬＬＣＬＫを８分周（周波数を１／８に分周）した画素クロックＫ  ＷＣＬＫを出力する。ＰＷＭＤＡＴ［１：０］が数値１（９分周：長周期パルス）を表わすデータのときには、高周波クロックＰＬＬＣＬＫの連続５周期の間高レベルＨ、次の連続４周期の間低レベルＬの、高周波クロックＰＬＬＣＬＫを９分周した画素クロックＫ  ＷＣＬＫを出力する。ＰＷＭＤＡＴ［１：０］が数値３（７分周：短周期パルス）を表わすデータのときには、高周波クロックＰＬＬＣＬＫの連続３周期の間高レベルＨ、次の連続４周期の間低レベルＬの、高周波クロックＰＬＬＣＬＫを７分周した画素クロックＫ  ＷＣＬＫを出力する。
【００７９】
なお、選択データＰＷＭＤＡＴ［１：０］を、主走査倍率補正データＰＷＭ１と画素幅伸縮補正データＰＷＭ２の加算値とするので、画素幅伸縮補正データＰＷＭ２の設定（図９）によっては、主走査倍率補正データＰＷＭ１によって設定した１ライン上画素数と画素列の長さからのずれを生ずる可能性があるので、Ａ×Ｂ＝Ａ０×Ｂ０＋Ａ１×Ｂ１＋Ａ２×Ｂ２＋Ａ３×Ｂ３とする。また、画素幅伸縮補正によってライン長が伸縮しないように、１ライン上のＣ０〜Ｃ３の全体は、同数の長周期パルスと短周期パルスでなるものとする。
【００８０】
図５に示すように、同期信号発生器１３５には、上述の、Ｋ（ｂｋ）用同期信号（画素クロックＫ  ＷＣＬＫおよびライン同期信号Ｋ  ＰＳＹＮＣ  Ｎ）を発生するための画素クロック発生部５１ｂｋ，内部同期信号生成部５２ｂｋおよび画素クロック制御５３ｂｋの組合せ（ユニット）、ならびに、それと同一構成同一機能の、Ｍ（ｍ）用のもの５１ｍ，５２ｍおよび５３ｍ；Ｃ（ｃ）用のもの５１ｃ，５２ｃおよび５３ｃ；ならびに、Ｙ（ｙ）用のもの５１ｙ，５２ｙおよび５３ｙ；がある。
【００８１】
前述の、ＰＷＭ１設定データ（実ライン長調整のために１ライン上に分散分布する基準周期でないパルス（画素）の分布周期Ｂ，１ライン上の該周期の数Ａおよび該基準周期でないパルス（の周期）を指定するデータＣ）は、本実施例ではオペレータが不揮発メモリ１３３ｂ（図２）に登録することが出来、また、プロセスコントローラ１３１が自動的に更新できる。
【００８２】
前述のＰＷＭ２設定データ（例として１ラインを４分割に分けた場合は、１ラインの分割数Ｄ（＝４），第１区間長Ａ０，第２区間長Ａ１，第３区間長Ａ２，第４区間長Ａ３；第１分布周期Ｂ０，第２分布周期Ｂ１，第３分布周期Ｂ２，第１分布周期Ｂ３；および、第１画素周期Ｃ０，第２画素周期Ｃ１，第３画素周期Ｃ２，第４画素周期Ｃ０）は、本実施例ではオペレータが不揮発メモリ１３３ｂ（図２）に登録しているものである。
【００８３】
操作ボード６１０の入力装置６１４（図２）にある初期設定キー（図示略）をオペレータが操作すると、ＣＰＵ６１７が、初期設定メニューを表示装置６１５に表示する。このメニューの中の、主走査倍率補正をオペレータが選択すると、ＣＰＵ６１７が、主走査倍率補正の手動設定，主走査倍率補正の印刷コマンド毎の自動設定、および、主走査倍率補正の印刷ページ毎の自動設定、のいずれかを選択するための入力画面を表示装置６１５に表示する。そこでオペレータが主走査倍率補正の手動設定を選択すると、ＣＰＵ６１７が、システムコントローラ６３０およびプロセスコントローラ１３１を介して、不揮発メモリ１３３ｂからＰＷＭ１設定データテーブルを読み出して、その中のＫ（ｂｋ），Ｃ（ｃ），Ｍ（ｍ），Ｙ（ｙ）それぞれのＰＷＭ１設定データ（Ｂ，ＡおよびＣ）を表示装置６１５に表示する。オペレータが所定の操作で設定データを変更して、画面上のエンターキーを操作すると、ＣＰＵ６１７が表示装置６１５に展開表示しているＰＷＭ１設定データをＰＷＭ１設定データテーブルに更新書込みして、該ＰＷＭ１設定データテーブルを、システムコントローラ６３０およびプロセスコントローラ１３１を介して、不揮発メモリ１３３ｂに転送して該不揮発メモリ１３３ｂに更新書込みする。そして、主走査倍率補正の手動設定の選択（であること）を不揮発メモリ１３３ｂに登録する。
【００８４】
主走査倍率補正の印刷コマンド毎の自動設定をオペレータが選択したときには、ＣＰＵ６１７はこの選択を、システムコントローラ６３０およびプロセスコントローラ１３１を介して不揮発メモリ１３３ｂに登録する。主走査倍率補正の印刷ページ毎の自動設定をオペレータが選択したときには、ＣＰＵ６１７はこの選択を、システムコントローラ６３０およびプロセスコントローラ１３１を介して不揮発メモリ１３３ｂに登録する。
【００８５】
初期設定メニューの中の色ずれ補正をオペレータが選択すると、ＣＰＵ６１７が、色ずれ補正メニューを表示装置６１５に表示する。該メニューの中の画素幅伸縮補正をオペレータが選択すると、ＣＰＵ６１７が、システムコントローラ６３０およびプロセスコントローラ１３１を介して、不揮発メモリ１３３ｂからＰＷＭ２設定データテーブルを読み出して、その中のＫ（ｂｋ），Ｃ（ｃ），Ｍ（ｍ），Ｙ（ｙ）それぞれのＰＷＭ２設定データ（Ｄ，Ａ０〜３，Ｂ０〜３，Ｃ０〜３）を表示装置６１５に表示する。オペレータが所定の操作で設定データを変更して、画面上のエンターキーを操作すると、ＣＰＵ６１７が表示装置６１５に展開表示しているＰＷＭ２設定データをＰＷＭ２設定データテーブルに更新書込みして、該ＰＷＭ２設定データテーブルを、システムコントローラ６３０およびプロセスコントローラ１３１を介して、不揮発メモリ１３３ｂに転送して該不揮発メモリ１３３ｂに更新書込みする。
【００８６】
ここで、画素幅伸縮補正に用いるＰＷＭ２設定データの決定態様の一例を説明する。例えば、１ラインの総画素数が１００００画素で光学系の特性に応じて１ラインを４分割に分割した場合（Ｄ＝４）に、図１３のように、２５００，５０００，７５００画素（ｄｏｔ）の時点で理想値に対して主走査位置が７５μｍ，８５μｍ，７５μｍ長くなっている場合を例にする。
【００８７】
画素密度が６００ｄｐｉで、画素クロックの補正単位が±１／８ｄｏｔとすると、１エリア内に１／８ｄｏｔ長く（短く）する画素を１画素挿入すると画像位置を約５．２９μｍ長く（短く）することができる。２５００画素の位置では、理想値に対して７５μｍ長くなっているので、２５００画素に到達するまでに−１４／８ｄｏｔ補正すれば良い。エリア（区間）０の設定データは、
Ａ０（パルス数）＝１４，
Ｂ０（周期）＝２５００／１４＝１７８（Ａ０＊Ｂ０≦２５００），
Ｃ０（補正データ）＝３
となる。
【００８８】
５０００画素に到達するまでには−１６／８ｄｏｔ補正すれば良いが、エリア０で−１４／８ｄｏｔ補正しているので、エリア１では−２／８ｄｏｔ補正することになる。エリア１の設定データは、
Ａ１（パルス数）＝２，
Ｂ１（周期）＝２５００／２＝１２５０（Ａ１×Ｂ１≦２５００），
Ｃ１（補正データ）＝３
となる。
【００８９】
同様にエリア２では＋２／８ｄｏｔ、エリア３では＋１４／８ｄｏｔ補正すれば、全体の倍率は変化することなく、部分的な倍率偏差補正ができることになる。設定データは以下のようになる：
Ａ２（パルス数）＝２、Ｂ２（周期）＝２５００／２＝１２５０（Ａ２×Ｂ２≦２５００）、Ｃ２（補正データ）＝１
Ａ３（パルス数）＝１４、Ｂ３（周期）＝２５００／１４＝１７８（Ａ３×Ｂ３≦２５００）、Ｃ３（補正データ）＝１。このようにして得たデータＤ，Ａ０〜Ａ３，Ｂ０〜Ｂ３およびＣ０〜Ｃ３を、前述の初期設定を利用して、不揮発メモリ１３３ｂのＰＷＭ２設定データテーブルに登録する。
【００９０】
図１１に、上述の初期設定によって主走査倍率補正の印刷コマンド毎の自動設定の選択が登録されているときに、操作ボード６１０，ＰＣあるいはＦＣＵからコピースタート，印刷スタートなどの印刷コマンドに応答してプロセスコントローラ１３１が実行する主走査倍率補正の概要を示す。ここでプロセスコントローラ１３１はまず、不揮発メモリ１３３ｂのＰＷＭ２設定データテーブルのデータを読み出してレジスタ（ＲＡＭの１領域）にセーブ（書込み）する（ｓ１）。
【００９１】
次に、基準色にて、２つの同期検知間隔、すなわち始端センサ（３８ｂｋ，３８ｙｍ）が光ビームを検知してから終端センサ（４０ｂｋｃ，４０ｙｍ）が光ビームを検知するまでの間隔を、高周波クロックＰＬＬＣＬＫを計数することによって測定する。基準色を黒（Ｋ／ｂｋ）とすると、黒の測定値が基準値とが一致するようにＰＬＬ部４０の設定値Ｍ、Ｎの値を変更して、黒の主走査倍率誤差を調整する（ｓ２〜Ｓ４）。
【００９２】
同様に、他色（マゼンタＭ、シアンＣ、イエローＹ）の同期検知間隔測定を行い、例えば、マゼンタＭの測定値が基準値に対して、４個多かった場合は、基準に対して４／８画素だけ短いので、４／８画素増やせば倍率が合うことになり、マゼンタＭに対してはＡ＝４、Ｃ＝１を設定する。Ｂの値は、１ラインの総画素数から１ライン中に＋１／８ｄｏｔの画素を４個入れる場合に最適な間隔を設定する。例えば、総画素数が１００００画素の場合には、２５００画素に１回の間隔で挿入すれば良いのでＢ＝２５００となる。このような処理を、シアンＣ、イエローＹにも実施する（ｓ５〜Ｓ１３）。
【００９３】
このようにして得た各色宛てのデータを不揮発メモリ１３３ｂのＰＷＭ２設定データテーブルに登録し、かつ、ＰＷＭ１データ生成部５５ｂｋ，５５ｍ，５５ｃおよび５５ｙにラッチする。
【００９４】
このデータ設定にしたがって書き込み動作を行えば、倍率が合った色ズレのない画像を得ることができる。
【００９５】
上述の初期設定によって主走査倍率補正の印刷ページ毎の自動設定の選択が不揮発メモリ１３３ｂに登録されている場合には、プロセスコントローラ１３１は、印刷コマンドが到来したときに図１２に示す主走査倍率補正を行う。ここではまず不揮発メモリ１３３ｂのＰＷＭ２設定データテーブルのデータを読み出してレジスタ（ＲＡＭの１領域）にセーブ（書込み）する（ｓ１）。
【００９６】
次に、黒（Ｋ／ｂｋ）の、２つの同期検知間隔、すなわち始端センサ（３８ｂｋ，３８ｙｍ）が光ビームを検知してから終端センサ（４０ｂｋｃ，４０ｙｍ）が光ビームを検知するまでの間隔を、高周波クロックＰＬＬＣＬＫを計数することによって測定し、基準値に対する測定値偏差に対応して、黒のＰＷＭ１データ（Ａ，Ｂ，Ｃ）を調整する（ｓ２〜ｓ４ａ）。このような処理を、マゼンダＭ，シアンＣ、イエローＹにも実施する（ｓ５〜Ｓ１３）。そして、第２ページ以下の各ページの印刷を開始する前に、図１２のステップｓ３〜ｓ１３を実行する。
【００９７】
ページ間で主走査倍率補正を行う場合には、ＰＬＬ部４０の周波数を変更すると（図１１のｓ２〜ｓ４）、ページ間の作像開始の待ち時間が長くなってしまうので、主走査倍率補正の印刷ページ毎の自動設定の選択がある場合には、上述の図１２のように、高周波クロックＰＬＬＣＬＫ（Ｍ，Ｎ）は変更せず、黒（基準色）についても他色と同様にＡ，Ｂ，Ｃの値を調整する（ｓ２〜Ｓ４ａ）。これにより、生産性を落とさずに倍率補正が可能になる。
【００９８】
【発明の効果】
第１組のデータ（Ａ，Ｂ，Ｃ）の調整によって主走査倍率を補正できる。また、第２組のデータ（Ａ０〜３，Ｂ０〜３，Ｃ０〜３，Ｄ）の調整によって画素幅伸縮を補正できる。合成手段（５４）が第１選択信号（ＰＷＭ１）および第２選択信号（ＰＷＭ２）を合成して前記出力選択信号（ＰＷＭＤＡＴ）を生成し前記画素クロック発生手段（５１）に出力するので、主走査倍率補正および画素幅伸縮補正の両方が可能である。
【００９９】
高周波クロック発生手段（４０）が１個で済むので、ハードウエアがその分簡素になる。
【０１００】
あるいは、合成手段（５４）が第１選択信号（ＰＷＭ１）と第２選択信号（ＰＷＭ２）とを加算により合成するので、第１選択信号（ＰＷＭ１）と第２選択信号（ＰＷＭ２）とをラインメモリ上に展開する必要はなく、メモリを節約できるし、ラスター形式で発生する（時系列で推移する）第１選択信号（ＰＷＭ１）と第２選択信号（ＰＷＭ２）をリアルタイムで合成できる。すなわち、第１選択信号（ＰＷＭ１）と第２選択信号（ＰＷＭ２）のメモリに対する読書きを省略して、信号処理を簡素に出来る。
【０１０１】
あるいは、色ズレの少ない多色重ねのカラー画像を作成することができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるフルカラー複写機の外観を示す正面図である。
【図２】図１に示すカラー複写機の画像データ処理システムの概要を示すブロック図である。
【図３】図１および図２に示すプリンタ１００の作像ユニットＰＴＲの作像機構の概要を示す拡大縦断面図である。
【図４】図３に示す露光器５の拡大平面図である。
【図５】図２に示す作像ユニットＰＴＲにあって、図４に示すＬＤユニット３１ｂｋ，ｃ，ｍ，ｙに画素クロックおよびライン同期信号を与える同期信号発生器１３５の構成を示すブロック図である。
【図６】図５に示す画素クロック制御５３ｂｋの構成を示すブロック図である。
【図７】図５に示す画素クロック発生部５１ｂｋの入力ＰＬＬＣＬＫと、出力画素クロックＷＣＬＫの時系列推移を示すタイムチャートである。
【図８】図６に示すＰＷＭ１データ生成部５５ｂｋが発生する第１選択信号ＰＷＭ１の時系列推移を示すタイムチャートである。
【図９】図６に示すＰＷＭ２データ生成部５６ｂｋが発生する第２選択信号ＰＷＭ２の時系列推移を示すタイムチャートである。
【図１０】図６に示す画素クロック補正データ合成部５４ｂｋが発生する出力選択信号ＰＷＭＤＡＴの時系列推移を示すタイムチャートである。
【図１１】図２に示すプロセスコントローラ１３１の、主走査倍率補正の一態様を示すフローチャートである。
【図１２】図２に示すプロセスコントローラ１３１の、主走査倍率補正のもう１つの態様を示すフローチャートである。
【図１３】露光走査光学系の歪による、１主走査ライン上の画素幅のずれ分布を示すグラフである。
【図１４】同期信号発生器の一従来例を示すブロック図である。
【符号の説明】
５：書込みユニット  ６ａ〜６ｄ：感光体ドラム
７ａ〜７ｄ：現像器  ８：給紙カセット
９：駆動ローラ      １０：転写ベルト
１１ａ〜１１ｄ：転写器  １２：定着装置
１３ａ：テンションローラ
１３ｂ：従動ローラ  ２０ｒ，２０ｆ：光センサ
【図１】
2004237623.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004237623.tif 000012
【図１１】
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【図１２】
2004237623.tif 000014
【図１３】
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【図１４】
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