(57)【要約】【課題】従来の半導体装置では、所望の耐圧特性に応じて複数のガードリングを形成していた。そして、最外周に位置するガードリングも他のガードリングの拡散深さとほぼ同一に形成していた。【解決手段】本発明の半導体装置では、所望の耐圧特性を得るため深さの異なる第１のガードリング３６と第２のガードリング３７を形成している。そして、第１のガードリング３６はゲート領域２９とほぼ拡散深さを同一としている。第２のガードリング３７は第２のトレンチ３５を介して形成されている。そのことで、ドレイン領域２３とガードリング３６、３７等から成るＰＮ接合に対して形成される空乏層ライン３４をなめらかな傾斜で、且つ曲率の大きな変化無く形成できる。その結果、チップ面積の有効利用及び耐圧特性の維持を実現できる。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
ドレイン領域を構成する一導電型の半導体基体の一主面に設けられ、且つ等間隔をなして互いに平行に配置された複数の第１のトレンチと、
前記第１のトレンチの内壁には絶縁膜を有し、且つ前記第１のトレンチ内を充填する逆導電型の半導体材料から成る固定電位絶縁電極と、
前記半導体基体の前記第１のトレンチ間に位置し、且つ前記固定電位絶縁電極と同電位に保たれる一導電型のソース領域と、
前記半導体基体には前記ソース領域と離間され、且つ各前記絶縁膜と少なくともその一部を隣接するように設けられた逆導電型のゲート領域と、
前記半導体基体には前記固定電位絶縁電極間に位置し、且つ少なくとも前記ソース領域の下部に位置するチャネル領域とを具備し、
前記ゲート領域の外周部には複数のガードリングが形成されており、少なくとも最外周に位置する前記ガードリングは前記第１のトレンチとほぼ同等な深さを有する第２のトレンチを介して形成されることを特徴とする半導体装置。
【請求項２】
前記複数のガードリングは少なくとも２種類の異なる深さの構造から成り、前記ゲート領域に対して最内周に位置する前記ガードリングは前記ゲート領域とほぼ同一の拡散深さを有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数のガードリングは最内周に位置する前記ガードリングが最もその深さを深くし、最外周に位置する前記ガードリング最もその深さを浅くするように段差をもって形成されることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記複数のガードリングは前記ゲート領域に対して内側に位置し、且つ前記ゲート領域とほぼ同一の拡散深さを有する第１のガードリングと前記第２のトレンチを介して成る第２のガードリングから成ることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明の半導体装置は、素子形成領域に形成するガードリングに関し、耐圧特性を維持しつつ、素子形成領域を増大させる構造に関する。
【０００２】
【従来の技術】
従来の縦型電界効果トランジスタ（以下、縦型ＭＯＳＦＥＴとする。）等の半導体素子では、素子形成領域の外周部にガードリングを形成することで素子の高耐圧化を実現する構造を形成していた。そして、このような構造を示した例として、例えば、特開平０６−２９１３２２号公報が知られている。以下に、この構造について説明する。
【０００３】
図５は従来の半導体装置を説明する断面図である。図示の如く、従来の縦型ＭＯＳＦＥＴでは、Ｎ＋型のシリコン基板１の主表面にＮ−型のエピタキシャル層２を形成している。エピタキシャル層２の主表面にはＰ型のベース領域３が形成され、ベース領域３内にはＮ＋型のソース領域４が形成されている。そして、ソース領域４およびソース領域４の外周のベース領域３の表面にはゲート絶縁膜を介して多結晶シリコン膜から成るゲート電極５が形成されている。ゲート電極５は絶縁膜９により被覆され、絶縁膜９上には各ベース領域３のソース領域４を共通に接続するアルミニウム等から成るソース電極６が形成されている。そして、上述した領域が素子形成領域として用いられている。
【０００４】
一方、素子形成領域の外周領域には、ソース電極６と電気的に接続したＰ型の拡散領域１０が形成されており、Ｐ型の拡散領域１０の外周にはＰ型のガードリング７が複数本形成されている。最外周のガードリング７の、更に、外周には、チップ周縁部に設けたＮ＋型の拡散領域１２及びＦＬＲ１１が形成されている。そして、Ｎ＋型のシリコン基板１の裏面にはドレイン電極８が形成され、図示した縦型ＭＯＳＦＥＴを構成している。
【０００５】
上述した構造により、ソース電極６とドレイン電極８との間に逆方向電圧を印加したときの空乏層領域は、図示の如く、逆方向電圧が比較的低い状態では空乏領域が内側のガードリング７内側に収まる。一方、逆方向電圧を高くするとブレークダウン（降伏）する前に空乏領域１３ｂが内側のガードリング７と外側のガードリング７との間に達する。更に、逆方向電圧を高くすると、空乏領域１３ｃはブレークダウンする前に外側のガードリング７に到達し、ブレークダウン直前でＮ＋型領域近くに達する。このガードリング７の本数は所望の降伏電圧により設定される。
【０００６】
【発明が解決しようとする課題】
上述したように、従来における半導体装置では、例えば、縦型ＭＯＳＦＥＴ等の素子形成領域の外周領域にガードリング７を形成することで、逆方向電圧に耐え得る構造を実現していた。そして、上述したように、形成される素子の特性等に応じて、ガードリング７の本数は決められていた。
【０００７】
しかしながら、ガードリング７を本数を増やすことは素子の耐圧特性を向上させるというメリットを与える反面、チップ内に占めるガードリング７形成面積も増大させることとなる。そのことで、チップ内における素子形成領域が縮小し、チップ面積に対する動作効率が悪化するという問題があった。
【０００８】
また、上述したように、従来における半導体装置では、ソース電極６とドレイン電極８との間に逆方向電圧を印加したときの空乏層領域は、ガードリング７を介して横方向へ拡がる。このとき、最外周に位置するガードリング７により成る空乏領域１３ａ、１３ｂ、１３ｃのラインの曲率が大きく変化する領域、図５では丸印１４で示した領域では、電界集中が発生し、所望の耐圧特性が得られないという問題があった。
【０００９】
【課題を解決するための手段】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、ドレイン領域を構成する一導電型の半導体基体の一主面に設けられ、且つ等間隔をなして互いに平行に配置された複数の第１のトレンチと、前記第１のトレンチの内壁には絶縁膜を有し、且つ前記第１のトレンチ内を充填する逆導電型の半導体材料から成る固定電位絶縁電極と、前記半導体基体の前記第１のトレンチ間に位置し、且つ前記固定電位絶縁電極と同電位に保たれる一導電型のソース領域と、前記半導体基体には前記ソース領域と離間され、且つ各前記絶縁膜と少なくともその一部を隣接するように設けられた逆導電型のゲート領域と、前記半導体基体には前記固定電位絶縁電極間に位置し、且つ少なくとも前記ソース領域の下部に位置するチャネル領域とを具備し、前記ゲート領域の外周部には複数のガードリングが形成されており、少なくとも最外周に位置する前記ガードリングは前記第１のトレンチとほぼ同等な深さを有する第２のトレンチを介して形成されることを特徴とする。
【００１０】
本発明の半導体装置は、好適には、前記複数のガードリングは少なくとも２種類の異なる深さの構造から成り、前記ゲート領域に対して最内周に位置する前記ガードリングは前記ゲート領域とほぼ同一の拡散深さを有することを特徴とする。
【００１１】
更に、本発明の半導体装置は、好適には、前記複数のガードリングは前記ゲート領域に対して内側に位置し、且つ前記ゲート領域とほぼ同一の拡散深さを有する第１のガードリングと前記第２のトレンチを介して成る第２のガードリングから成ることを特徴とする。
【００１２】
【発明の実施の形態】
以下に、本発明の半導体装置について、図１〜図４を参照にして詳細に説明する。図１は本発明の半導体素子のポイントであるガードリング形成領域を示す断面図であり、図２（Ａ）は本発明の半導体素子の構造を示す斜視図であり、図２（Ｂ）は本発明の半導体素子の構造を示す上面図である。また、図３（Ａ）は図２（Ｂ）のＡ−Ａ線方向での断面図であり、図３（Ｂ）は図２（Ｂ）のＢ−Ｂ線方向での断面図である。
【００１３】
先ず、図２および図３を参照して、本発明の半導体素子の構造について説明する。図示の如く、Ｎ＋型の半導体基板２１上にはＮ−型のエピタキシャル層２２が堆積されている。このエピタキシャル層２２には、表面から等間隔をなして互いに平行に複数の第１のトレンチ２７が形成されている。そして、基板２１はドレイン取り出し領域として用いられており、主に、エピタキシャル層２２はドレイン領域２３として用いられる。また、第１のトレンチ２７はエピタキシャル層２２表面から側壁がほぼ垂直に掘られ、その内壁には絶縁膜２６が形成されている。更に、第１のトレンチ２７には、Ｐ型不純物が注入された、例えば、多結晶シリコン（ポリシリコン）が堆積されている。そして、詳細は後述するが、第１のトレンチ２７内のポリシリコンは、エピタキシャル層２２表面で、例えば、アルミニウム（Ａｌ）を介してソース領域２４と電気的に接続されている。そのことで、トレンチ２７内のＰ型のポリシリコンは、ソース電極Ｓと同電位からなる固定電位絶縁電極２５として用いられる。一方、複数のトレンチ２７間に位置するエピタキシャル層２２はチャネル領域２８として用いられる。尚、特許請求の範囲で記載した半導体基体とは本実施の形態では基板２１およびエピタキシャル層２２とにより構成する。
【００１４】
次に、図２（Ａ）および図２（Ｂ）に示す如く、ゲート領域２９はソース領域２４と離間され、且つ絶縁膜２６に接するエピタキシャル層２２に一定の間隔を置いて複数設けられている。そして、図示の如く、固定電位絶縁電極２５は櫛歯形状をしており、Ｙ軸方向の固定電位絶縁電極２５（以下軸部分と称する）を中心として左右のＸ軸方向に櫛歯が延在している。つまり、本実施の形態では、ゲート領域２９は固定電位絶縁電極２５の櫛歯の両端部の一部と形成領域を重畳し、かつその領域で絶縁膜２６と当接するように形成されている。言い換えると、固定電位絶縁電極２５の軸部分は隣接する２つのゲート領域２９から等距離にあり、軸部分の両側に所望の距離で離間してソース領域２４を設けることとなる。
【００１５】
次に、図３を参照として本発明の半導体素子の断面構造について説明する。
【００１６】
図３（Ａ）に示す如く、エピタキシャル層２２の表面領域のなかで第１のトレンチ２７に囲まれた領域がチャネル領域２８であり、矢印Ｈをチャネル厚み、矢印Ｌをチャネル長とする。つまり、チャネル厚みＨとは、チャネル領域２８において対向する第１のトレンチ２７間の間隔であり、チャネル長Ｌとは、第１のトレンチ２７の側壁に沿って、ソース領域２４底面から固定電位絶縁電極２５の底面までの距離をいう。また、ドレイン取り出し領域として用いるＮ＋型の基板２１の裏面には、例えば、Ａｌ層３０がオーミックコンタクトしており、このＡｌ層３０を介してドレイン電極Ｄが形成されている。一方、第１のトレンチ２７間のエピタキシャル層２２表面からＮ＋型の拡散領域が形成され、このＮ＋の拡散領域をソース領域２４として用いている。そして、Ａｌ層３１がソース領域２４と固定電位絶縁電極２５にシリコン酸化膜３２を介してオーミックコンタクトし、固定電位絶縁電極２５の電位はソース電極Ｓの電位と固定されている。尚、チャネル領域２８の状態によって電流を遮断、もしくは電流量を制御し得るため、その条件を満たしていれば単位セルを構成する固定電位絶縁電極２５の形状、ソース領域２４の形状などは任意である。
【００１７】
図３（Ｂ）に示す如く、ゲート領域２９上を含めエピタキシャル層２２表面にはシリコン酸化膜３２が堆積されている。そして、ゲート領域２９上には、シリコン酸化膜３２に設けられたコンタクトホールを介して、例えば、Ａｌから成るゲート電極Ｇが形成されている。尚、図中の破線は固定電位絶縁電極２５の存在を示している。そして、図示の如く、断面図および表面図における絶縁膜２６の角部は角張って描いてあるが、これらは模式図であり、実際には丸みを帯びていてもよい。すなわち、電界集中を抑制するためにこれら角部に丸みを持たせることは、広く一般に採用されていることである。
【００１８】
次に、図１を参照として、本発明の特徴であるガードリング３６形成領域について説明する。
【００１９】
図１に示した断面では、上述した半導体素子の形成領域の最外部にはＰ型の拡散領域から成るゲート領域２９が位置している。本実施の形態では、ゲート領域２９の外周領域に位置するチップ領域には、Ｐ型の不純物を拡散してなる第１のガードリング３６および第２のトレンチ３５を介して成る第２のガードリング３７が形成されている。そして、第２のガードリング３７の外周領域で、且つチップ領域の終端にはＮ＋型の拡散領域３４から成るアニュラーリングおよびシールド電極（図示せず）が形成されている。これらは、第１および第２のガードリング３６、３７を介して形成される空乏層の拡がりをこの領域で抑制することを目的としている。そして、横方向への空乏層の拡がりをＮ＋型の拡散領域３４等で抑制することで、チップ側面を介して基板２１へのリーク電流を防止することができる。
【００２０】
ここで、従来の技術および発明が解決しようとする課題の欄でも説明したように、ガードリングの本数は素子の耐圧特性等により決められるが、空乏領域１３ａ、１３ｂ、１３ｃの丸印１４（図５参照）で示したラインの曲率によってもその耐圧特性に大きな影響を与える。つまり、従来の半導体装置のように最外周に位置するガードリング７（図５参照）を他のガードリング７と同様な拡散深さを有するように形成していた。そのため、上述した丸印１４で示した空乏領域１３ａ、１３ｂ、１３ｃのラインの曲率が大きく変化する領域に電界集中が発生し、ブレークダウン（降伏）が起こっていた。その結果、ガードリングの本数を増やすことで耐圧向上を図ることができる一方、電界集中により耐圧低下も招いていた。そして、ガードリングの本数を増やすことはチップ面積に対する素子形成領域を低減させることとなり、チップ面積に対する動作効率の悪化も招いていた。
【００２１】
しかしながら、本発明では、所望の耐圧特性を得るために必要最小限のガードリングを形成し対処することを実現している。つまり、本発明では、第１のガードリング３６はゲート領域２９とほぼ同一の拡散深さを有するように形成される。そして、第２のガードリング３７は第１のトレンチ２７とほぼ同一の深さを有する第２のトレンチ３５を介して形成される。つまり、本発明では、第２のガードリング３７は第１のガードリング３６より深さ方向に浅く形成することに特徴を有する。
【００２２】
具体的には、本実施の形態では、第１のガードリング３６はゲート領域２９の拡散工程と同一の工程において形成され、ゲート領域２９とほぼ同一の拡散深さを有するように形成されている。そして、Ｎ型領域であるエピタキシャル層２２とＰ型領域である第１のガードリング３６とか成るＰＮ接合領域に逆方向バイアスが印加され、空乏層が形成される。上述したように、この空乏層が形成されることで耐圧特性が決まるが、図１では空乏層ライン３４を一点鎖線で示し、Ｎ−型のエピタキシャル層に形成される空乏層領域を示している。そして、Ｐ型のゲート領域２９とＰ型の第１のガードリング３６とはほぼ同一の拡散深さを有している。例えば、本実施の形態では、Ｐ型のゲート領域２９およびＰ型の第１のガードリング３６は１０μｍ程度の拡散深さを有している。そのため、図示の如く、ゲート領域２９を介しての空乏層と第１のガードリング３６を介しての空乏層とのラインはほぼ同一の曲率を有する空乏層ライン３４を形成する。
【００２３】
一方、第２のガードリング３７は第２のトレンチ３７に堆積したＰ型のポリシリコンから多少熱拡散して形成される。そして、第１のガードリング３６と同様に、Ｎ型領域であるエピタキシャル層２２とＰ型領域である第２のガードリング３７とか成るＰＮ接合領域に逆方向バイアスが印加され、空乏層が形成される。このとき、上述したように、本発明では第１のガードリング３６と第２のガードリング３７とを段差を設けて形成することに特徴を有する。本実施の形態では、第１および第２のトレンチ２７、３５は５μｍ程度の深さで形成されており、第２のガードリング３７は多少熱拡散することで、６μｍ程度の深さを有するように形成される。そのため、第１のガードリング３６を介して形成される空乏層と第２のガードリング３７を介して形成される空乏層の拡がる領域は異なってくる。更に、第２のガードリング３７はＰ型領域として最外周部に位置し、且つ空乏層の横方向拡散を抑制するＮ＋型の拡散領域３４により、空乏層はエピタキシャル層２２表面へと達する。このことにより、空乏層ライン３４はこの領域でその曲率が変化するが、特に、第２のガードリング３７より外側、つまり、丸印３３の領域でその曲率を大きく変化させる。
【００２４】
しかしながら、本発明では、第１のガードリング３６と第２のガードリング３７とを段差をもって形成することで、空乏層ライン３４の曲率の変化を最小限の変化の範囲で抑えることができる。従来の半導体装置で示した丸印１４（図５参照）の領域ように、特に、第２のガードリング３７より外側の丸印３３の領域での曲率の変化を最小限に抑えることができる。その結果、本発明では、空乏層ライン３４の丸印３３の領域での電界集中を抑制することができ、本発明の半導体素子の耐圧特性の劣化を防ぐことができる。そして、空乏層ライン３４の大きな曲率変化部での電界集中を防ぐことで、ガードリングの本数を最小限の本数に抑えても所望の耐圧特性を得ることができる。
【００２５】
更に、ガードリングの本数を最小限の本数に抑えて耐圧特性を維持することができることで、チップ面積に対するガードリング形成領域も低減することができる。そのことで、チップ面積に対する素子形成領域を増加することができ、チップ面積に対する動作効率を向上させることができる。その結果、同一のチップ面積を有する場合、本発明の半導体素子の動作領域を広くとることができ、小型の半導体素子であるが大電流が得られる半導体素子を実現することができる。
【００２６】
上述した構造により、本実施の形態では、第１のガードリングは余分なマスクを使うこと無く形成することができるが、別工程で第１のガードリングを形成しても良い。
【００２７】
尚、本実施の形態では、図１に示す如く、２本のガードリングが形成されている場合について説明したが、特に、形成されるガードリングの本数に限定する必要はない。例えば、図４（Ａ）、（Ｂ）に示す如く、３本のガードリングが形成される場合においても、最外周に位置する第３のガードリング４０を第２のトレンチ３５を用いて形成することで、上述した効果と同様な効果を得ることができる。このとき、第２のガードリング３９を第１のガードリング３８とほぼ同一の拡散深さを有するように形成するか、段差を設けながら形成するかは任意の設計変更が可能である。つまり、空乏層ライン３４がなめらかな曲率を有し、且つ連続する空乏層ライン３４での大きな曲率の変化が無い構造であれば良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００２８】
【発明の効果】
上述したように、第１に、本発明の半導体装置では、半導体素子の耐圧特性を向上するため、素子形成領域の外周領域に複数のガードリングを形成している。そして、少なくとも最外周に位置するガードリングは、固定電位絶縁電極を形成するトレンチとほぼ同一の深さを有するトレンチを介して形成されている。そのことで、複数のガードリングは段差をもって形成され、ドレイン領域とガードリング等から成る空乏層ラインをなめらかな傾斜で、且つ大きな曲率変化領域を形成すること無く形成することができる。その結果、ガードリングを必要最小限の本数で形成することができるので、チップ面積に対する動作効率を向上させることができる。一方、空乏層ラインに大きな曲率変化領域を無くすことで、電界集中を緩和でき、最小限のガードリングで耐圧特性を維持することができる。
【００２９】
第２に、本発明の半導体装置では、少なくとも最内周のガードリングを形成する拡散工程はゲート領域を形成する工程と同一の拡散工程で形成している。そのことで、ガードリングを形成するために、新たにマスクを形成する必要はなく、作業コストを低減でき、作業性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明するための断面図である。
【図２】本発明の半導体装置を説明するための（Ａ）斜視図、（Ｂ）上面図である。
【図３】本発明の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。
【図４】本発明の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。
【図５】従来の半導体装置を説明するための断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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