(57)【要約】【課題】半導体装置の配線工程を削減し、大規模セル付近における電源ショート及び電圧降下等の弊害のない半導体装置及びその製造方法を提供する。【解決手段】複数の能動素子２ａ、２ｂをその表面に配置した半導体基板１と、半導体基板１上に４層以上の金属配線層を層間絶縁膜３１〜３６をその間にそれぞれ介して形成した多層配線構造のＬＳＩであって、多層配線構造の最上層の金属配線層を第１の電源電圧を供給するための第１電源配線層１６、第１電源配線層の下層の金属配線層を第１の電源電圧とは異なる第２の電源電圧を供給するための第２電源配線層１５とし、第１電源配線層１６及び第２電源配線層１５からそれぞれ、半導体基板１の表面に垂直方向の第１及び第２の電流経路で複数の能動素子２ａ、２ｂに第１及び第２の電源電圧を供給する半導体装置。【選択図】　　　図４
2004111748.tif 000002
【特許請求の範囲】
【請求項１】
複数の能動素子をその表面に配置した半導体基板と、該半導体基板上に４層以上の金属配線層を層間絶縁膜をその間にそれぞれ介して形成した多層配線構造のＬＳＩであって、
前記多層配線構造の最上層の金属配線層を第１の電源電圧を供給するための第１電源配線層、該第１電源配線層の下層の金属配線層を前記第１の電源電圧とは異なる第２の電源電圧を供給するための第２電源配線層とし、
前記第１及び第２電源配線層からそれぞれ、前記半導体基板の表面に垂直方向の第１及び第２の電流経路で前記複数の能動素子に前記第１及び第２の電源電圧を供給する
ことを特徴とする半導体装置。
【請求項２】
前記第１及び第２の電源経路を介して、前記第１及び第２電源配線層から前記多層配線構造の最下層となる表面配線層に位置する前記複数の能動素子のそれぞれの電極端子に独立して前記第１及び第２の電源電圧を供給することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の電源電圧は、前記第１電源配線層から前記多層配線構造の最下層若しくは最下層の直上の配線層に位置する局部的な領域に設けられた第１の局所電源配線に前記第１の電流経路を介して供給され、前記第２の電源電圧は、前記第２電源配線層から前記多層配線構造の最下層となる表面配線層若しくは該表面配線層の直上の配線層に位置する局部的な領域に設けられた第２の局所電源配線に前記第２の電流経路を介して供給されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１及び第２の電流経路は、前記複数の金属配線層間に位置する層間絶縁膜中に水平位置の一致したプラグをそれぞれ形成し、該プラグを互いに電気的に接続することにより形成されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１及び第２の電流経路は、前記複数の金属配線層間に位置する層間絶縁膜をすべて貫通する貫通プラグによりそれぞれ形成されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項６】
複数の能動素子をその表面に配置した半導体基板と、該半導体基板上に４層以上の金属配線層を層間絶縁膜をその間にそれぞれ介して形成した多層配線構造のＬＳＩであって、
前記多層配線構造の最上層の金属配線層に第１の電源電圧を供給するための第１電源配線及び前記第１の電源電圧とは異なる第２の電源電圧を供給するための第２電源配線を配置し、
前記第１及び第２電源配線から、前記半導体基板の表面に垂直方向の第１及び第２の電流経路で前記複数の能動素子に前記第１及び第２の電源電圧をそれぞれ供給する
ことを特徴とする半導体装置。
【請求項７】
前記第１及び第２の電流経路を介して、前記第１及び第２電源配線から前記多層配線構造の最下層となる表面配線層に位置する前記複数の能動素子のそれぞれの電極端子に独立して前記第１及び第２の電源電圧を供給することを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１の電源電圧は、前記第１電源配線から前記多層配線構造の最下層若しくは最下層の直上の配線層に位置する局部的な領域に設けられた第１の局所電源配線に前記第１の電流経路を介して供給され、前記第２の電源電圧は、前記第２電源配線から前記多層配線構造の最下層となる表面配線層若しくは該表面配線層の直上の配線層に位置する局部的な領域に設けられた第２の局所電源配線に前記第２の電流経路を介して供給されることを特徴とする請求項６記載の半導体装置。
【請求項９】
前記第１及び第２の電流経路は、前記複数の金属配線層間に位置する層間絶縁膜中に水平位置の一致したプラグをそれぞれ形成し、該プラグを互いに電気的に接続することにより形成されることを特徴とする請求項６〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第１及び第２の電流経路は、前記複数の金属配線層間に位置する層間絶縁膜をすべて貫通する貫通プラグによりそれぞれ形成されることを特徴とする請求項６〜８のいずれか１項に記載の半導体装置。
【請求項１１】
半導体基板に複数の能動素子を形成する工程と、
前記半導体基板上に最下層の層間絶縁膜を形成する工程と、
前記最下層の層間絶縁膜中に前記能動素子の主電極領域の上部の一部を露出するコンタクトホールを開口する工程と、
前記コンタクトホールを埋めるコンタクトプラグ及び前記最下層の層間絶縁膜上に前記コンタクトプラグと互いに電気的に接続する表面配線層を形成する工程と、
前記表面配線層上に他の層間絶縁膜を形成する工程と、
前記他の層間絶縁膜中にバイアホールを開口する工程と、
前記バイアホールを埋めるバイアプラグ及び前記他の層間絶縁膜上に他の金属配線層を形成する工程と、
前記他の層間絶縁膜を形成する工程から前記他の金属配線層を形成する工程までを繰り返す工程と、
該繰り返しの後の最上層に位置する前記他の金属配線層の上に、次層の層間絶縁膜を形成する工程と、
前記次層の層間絶縁膜中に他のバイアホールを開口する工程と、
前記他のバイアホールを埋める他のバイアプラグ及び前記次層の層間絶縁膜上に前記他のバイアプラグと互いに電気的に接続する第２電源配線層を形成する工程と、
前記第２電源配線層上に最上層の層間絶縁膜を形成する工程と、
前記最上層の層間絶縁膜及び前記次層の層間絶縁膜を貫通して前記他の金属配線層の上部の一部を露出する貫通バイアホールを開口する工程と、
前記貫通バイアホールを埋める貫通バイアプラグ及び前記最上層の層間絶縁膜上に前記貫通バイアプラグと互いに電気的に接続する第１電源配線層を形成する工程
とを有することを特徴とする半導体装置の製造方法。
【請求項１２】
半導体基板に複数の能動素子を形成する工程と、
前記半導体基板上に最下層の層間絶縁膜を形成する工程と、
前記最下層の層間絶縁膜中に前記能動素子の主電極領域の上部の一部を露出するコンタクトホールを開口する工程と、
前記コンタクトホールを埋めるコンタクトプラグ及び前記最下層の層間絶縁膜上に前記コンタクトプラグと互いに電気的に接続する表面配線層を形成する工程と
前記表面配線層上に他の層間絶縁膜を形成する工程と、
前記他の層間絶縁膜上に他の金属配線層を形成する工程と、
前記他の層間絶縁膜を形成する工程から前記他の金属配線層を形成する工程までを繰り返す工程と、
該繰り返しの後の最上層に位置する前記他の金属配線層の上に、次層の層間絶縁膜を形成する工程と、
前記他の層間絶縁膜及び前記次層の層間絶縁膜をすべて貫通して前記表面配線層の上部の一部を露出する貫通バイアホールを開口する工程と、
前記貫通バイアホールを埋める貫通バイアプラグ及び前記次層の層間絶縁膜上に前記貫通バイアプラグと互いに電気的に接続する第２電源配線層を形成する工程と、
前記第２電源配線層上に最上層の層間絶縁膜を形成する工程と、
前記他の層間絶縁膜、前記次層の層間絶縁膜及び前記最上層の層間絶縁膜をすべて貫通して前記表面配線層の上部の一部を露出する他の貫通バイアホールを開口する工程と、
前記他の貫通バイアホールを埋める他の貫通バイアプラグ及び前記次層の層間絶縁膜上に前記他の貫通バイアプラグと互いに電気的に接続する第１電源配線層を形成する工程
とを含むことを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板に複数の能動素子を形成する工程と、
前記半導体基板上に最下層の層間絶縁膜を形成する工程と、
前記最下層の層間絶縁膜中に前記能動素子の主電極領域の上部の一部を露出するコンタクトホールを開口する工程と、
前記コンタクトホールを埋めるコンタクトプラグ及び前記最下層の層間絶縁膜上に前記コンタクトプラグと互いに電気的に接続する表面配線層を形成する工程と
前記表面配線層上に他の層間絶縁膜を形成する工程と、
前記他の層間絶縁膜中にバイアホールを開口する工程と、
前記バイアホールを埋めるバイアプラグ及び前記他の層間絶縁膜上に他の金属配線層を形成する工程と、
前記他の層間絶縁膜を形成する工程から前記他の金属配線層を形成する工程までを繰り返す工程と、
該繰り返しの後の最上層に位置する前記他の金属配線層の上に、最上層の層間絶縁膜を形成する工程と、
前記最上層の層間絶縁膜中に他のバイアホールを開口する工程と、
前記他のバイアホールを埋める他のバイアプラグ及び前記最上層の層間絶縁膜上に前記他のバイアプラグと互いに電気的に接続する第１電源配線及び第２電源配線を形成する工程
とを有することを特徴とする半導体装置の製造方法。
【請求項１４】
半導体基板に複数の能動素子を形成する工程と、
前記半導体基板上に最下層の層間絶縁膜を形成する工程と、
前記最下層の層間絶縁膜中に前記能動素子の主電極領域の上部の一部を露出するコンタクトホールを開口する工程と、
前記コンタクトホールを埋めるコンタクトプラグ及び前記最下層の層間絶縁膜上に前記コンタクトプラグと互いに電気的に接続する表面配線層を形成する工程と
前記表面配線層上に他の層間絶縁膜を形成する工程と、
前記他の層間絶縁膜上に他の金属配線層を形成する工程と、
前記他の層間絶縁膜を形成する工程から前記他の金属配線層を形成する工程までを繰り返す工程と、
該繰り返しの後の最上層に位置する前記他の金属配線層の上に、最上層の層間絶縁膜を形成する工程と、
前記他の層間絶縁膜及び前記最上層の層間絶縁膜をすべて貫通して前記表面配線層の上部の一部を露出する貫通バイアホールを開口する工程と、
前記貫通バイアホールを埋める貫通バイアプラグ及び前記最上層の層間絶縁膜上に前記貫通バイアプラグと互いに電気的に接続する第１電源配線及び第２電源配線を形成する工程
とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ等の半導体装置の配置配線技術に係り、特に、多層配線構造を有するメモリ混載システムＬＳＩ等の電源配線の配置技術に関する。
【０００２】
【従来の技術】
従来、多層配線構造を有する半導体装置では、電源配線は必要に応じて信号配線とともに各配線層において行っていた。図２２に示す従来の半導体装置における多層配線構造では、低位電源配線（ＶＳＳ）２１５、高位電源配線（ＶＤＤ）２１６は、配線層１１１、１１２、１１３、１１４、１１５、１１６のいずれか、もしくは複数層を選択して一定の配線幅を有した電源配線として他の信号配線と共に形成されていた。
【０００３】
図２２では、ゲートアレイにおいて最下層の第１の配線層１１１を基本セル内の信号配線１１１ａ、１１１ｂ、１１１ｄ、１１１ｅ、１１１ｆに用い、第２の配線層１１２を低位電源配線（ＶＳＳ）２１５及び信号配線１１２ａ、１１２ｂ、１１２ｃ、１１２ｄに用い、第３の配線層１１３を高位電源配線（ＶＤＤ）２１６及び信号配線１１３ｃ、１１３ｄ、１１３ｅに用いた場合を例示している。
【０００４】
【発明が解決しようとする課題】
微細化が進んでくると、電源配線に十分なスペースがとれない。このため、電源配線の幅を狭くせざるを得ず、この結果、配線抵抗が増大し、電圧降下が発生する問題があった。また、信号配線は、太い電源配線を避けて配置されるので、配線の自由度が低下するという問題があった。そのため、６層以上の配線の層数となるような複雑な多層構造となる。特に、メモリ混載システムＬＳＩのような場合、ＤＲＡＭやＳＲＡＭ等のマクロセル（大規模セル）の上方には、電源配線を配置する余裕がないので、迂回配線を設ける必要が生じていた。このように、従来の多層配線構造を有する半導体装置では、配線の配置が複雑であり、マクロセル付近での電源ショートの修正や、電圧降下対策の為の電源補強等を行う際、大幅に手間と時間を必要としていた。
【０００５】
そこで、本発明は上述の如き従来の課題を解決するためになされたもので、その目的は、製造工程を簡易化し、大規模セル付近における電源ショート及び電圧降下等の弊害のない半導体装置及び半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、複数の能動素子をその表面に配置した半導体基板と、半導体基板上に４層以上の金属配線層を層間絶縁膜をその間にそれぞれ介して形成した多層配線構造のＬＳＩであって、多層配線構造の最上層の金属配線層を第１の電源電圧を供給するための第１電源配線層、第１電源配線層の下層の金属配線層を第１の電源電圧とは異なる第２の電源電圧を供給するための第２電源配線層とし、第１及び第２電源配線層からそれぞれ、半導体基板の表面に垂直方向の第１及び第２の電流経路で複数の能動素子に第１及び第２の電源電圧を供給する半導体装置としたことである。
【０００７】
「能動素子」とは、ダイオード、トランジスタ、サイリスタなど、整流、増幅、スイッチング、発信などを行う電子回路中の素子で、抵抗、コンデンサ、インダクタ等の受動素子と区別する語である。半導体集積回路中では、トランジスタが主なる能動素子である。
【０００８】
本発明の第１の特徴に係る半導体装置では、電源配線層から電源を供給することにより、配線処理工程が少なくなり、ＣＡＤ処理及び電源配線などの修正に要する時間を大幅に削減することができる。また、一般の信号配線層で電源配線を行う必要がほとんどないため、その分の信号配線領域を別の目的に使用することができる。更に、電源配線層を厚くすることにより、配線抵抗を下げ、電圧降下を回避することができるほか、電源配線層を複数層設けることにより、シールド効果を発揮することができる。
【０００９】
本発明の第２の特徴は、複数の能動素子をその表面に配置した半導体基板と、半導体基板上に４層以上の金属配線層を層間絶縁膜をその間にそれぞれ介して形成した多層配線構造のＬＳＩであって、多層配線構造の最上層の金属配線層に第１の電源電圧を供給するための第１電源配線及び第１の電源電圧とは異なる第２の電源電圧を供給するための第２電源配線を配置し、第１及び第２電源配線から、半導体基板の表面に垂直方向の第１及び第２の電流経路で複数の能動素子に第１及び第２の電源電圧をそれぞれ供給する半導体装置としたことである。
【００１０】
本発明の第２の特徴に係る半導体装置では、電源配線層から電源を供給することにより、配線処理工程が少なくなり、ＣＡＤ処理及び電源配線などの修正に要する時間を大幅に削減することができる。また、一般の信号配線層で電源配線を行う必要がほとんどないため、その分の信号配線領域を別の目的に使用することができる。更に、電源配線層を厚くすることにより、配線抵抗を下げ、電圧降下を回避することができる。
【００１１】
本発明の第３の特徴は、（イ）半導体基板に複数の能動素子を形成する工程、（ロ）半導体基板上に最下層の層間絶縁膜を形成する工程、（ハ）最下層の層間絶縁膜中に能動素子の主電極領域の上部の一部を露出するコンタクトホールを開口する工程、（ニ）コンタクトホールを埋めるコンタクトプラグ及び最下層の層間絶縁膜上にコンタクトプラグと互いに電気的に接続する表面配線層を形成する工程、（ホ）表面配線層上に他の層間絶縁膜を形成する工程、（ヘ）他の層間絶縁膜中にバイアホールを開口する工程、（ト）バイアホールを埋めるバイアプラグ及び他の層間絶縁膜上に他の金属配線層を形成する工程、（チ）他の層間絶縁膜を形成する工程から他の金属配線層を形成する工程までを繰り返す工程、（リ）繰り返しの後の最上層に位置する他の金属配線層の上に、次層の層間絶縁膜を形成する工程、（ヌ）次層の層間絶縁膜中に他のバイアホールを開口する工程、（ル）他のバイアホールを埋める他のバイアプラグ及び次層の層間絶縁膜上に他のバイアプラグと互いに電気的に接続する第２電源配線層を形成する工程、（ヲ）第２電源配線層上に最上層の層間絶縁膜を形成する工程、（ワ）最上層の層間絶縁膜及び次層の層間絶縁膜を貫通して他の金属配線層の上部の一部を露出する貫通バイアホールを開口する工程、（カ）貫通バイアホールを埋める貫通バイアプラグ及び最上層の層間絶縁膜上に貫通バイアプラグと互いに電気的に接続する第１電源配線層を形成する工程を有する半導体装置の製造方法としたことである。
【００１２】
本発明の第３の特徴に係る半導体装置の製造方法では、電源配線層から電源を供給することにより、配線処理工程が少なくなり、ＣＡＤ処理及び電源配線などの修正に要する時間を大幅に削減することができる。また、一般の信号配線層で電源配線を行う必要がほとんどないため、その分の信号配線領域を別の目的に使用することができる。更に、電源配線層を厚くすることにより、配線抵抗を下げ、電圧降下を回避することができるほか、電源配線層を複数層設けることにより、シールド効果を発揮することができる。
【００１３】
本発明の第４の特徴は、（イ）半導体基板に複数の能動素子を形成する工程、（ロ）半導体基板上に最下層の層間絶縁膜を形成する工程、（ハ）最下層の層間絶縁膜中に能動素子の主電極領域の上部の一部を露出するコンタクトホールを開口する工程、（ニ）コンタクトホールを埋めるコンタクトプラグ及び最下層の層間絶縁膜上にコンタクトプラグと互いに電気的に接続する表面配線層を形成する工程、（ホ）表面配線層上に他の層間絶縁膜を形成する工程、（ヘ）他の層間絶縁膜上に他の金属配線層を形成する工程、（ト）他の層間絶縁膜を形成する工程から他の金属配線層を形成する工程までを繰り返す工程、（チ）繰り返しの後の最上層に位置する他の金属配線層の上に、次層の層間絶縁膜を形成する工程、（リ）他の層間絶縁膜及び次層の層間絶縁膜をすべて貫通して表面配線層の上部の一部を露出する貫通バイアホールを開口する工程、（ヌ）貫通バイアホールを埋める貫通バイアプラグ及び次層の層間絶縁膜上に貫通バイアプラグと互いに電気的に接続する第２電源配線層を形成する工程、（ル）第２電源配線層上に最上層の層間絶縁膜を形成する工程、（ヲ）他の層間絶縁膜、次層の層間絶縁膜及び最上層の層間絶縁膜をすべて貫通して表面配線層の上部の一部を露出する他の貫通バイアホールを開口する工程、（ワ）他の貫通バイアホールを埋める他の貫通バイアプラグ及び次層の層間絶縁膜上に他の貫通バイアプラグと互いに電気的に接続する第１電源配線層を形成する工程を含む半導体装置の製造方法としたことである。
【００１４】
本発明の第４の特徴に係る半導体装置の製造方法では、電源配線層から電源を供給することにより、配線処理工程が少なくなり、ＣＡＤ処理及び電源配線などの修正に要する時間を大幅に削減することができる。また、一般の信号配線層で電源配線を行う必要がほとんどないため、その分の信号配線領域を別の目的に使用することができる。更に、電源配線層を厚くすることにより、配線抵抗を下げ、電圧降下を回避することができるほか、電源配線層を複数層設けることにより、シールド効果を発揮することができる。
【００１５】
本発明の第５の特徴は、（イ）半導体基板に複数の能動素子を形成する工程、（ロ）半導体基板上に最下層の層間絶縁膜を形成する工程、（ハ）最下層の層間絶縁膜中に能動素子の主電極領域の上部の一部を露出するコンタクトホールを開口する工程、（ニ）コンタクトホールを埋めるコンタクトプラグ及び最下層の層間絶縁膜上にコンタクトプラグと互いに電気的に接続する表面配線層を形成する工程、（ホ）表面配線層上に他の層間絶縁膜を形成する工程、（ヘ）他の層間絶縁膜中にバイアホールを開口する工程、（ト）バイアホールを埋めるバイアプラグ及び他の層間絶縁膜上に他の金属配線層を形成する工程、（チ）他の層間絶縁膜を形成する工程から他の金属配線層を形成する工程までを繰り返す工程、（リ）繰り返しの後の最上層に位置する他の金属配線層の上に、最上層の層間絶縁膜を形成する工程、（ヌ）最上層の層間絶縁膜中に他のバイアホールを開口する工程、（ル）他のバイアホールを埋める他のバイアプラグ及び最上層の層間絶縁膜上に他のバイアプラグと互いに電気的に接続する第１電源配線及び第２電源配線を形成する工程を有する半導体装置の製造方法としたことである。
【００１６】
本発明の第５の特徴に係る半導体装置の製造方法では、単層の電源配線層から電源を供給することにより、配線処理工程が少なくなり、ＣＡＤ処理及び電源配線などの修正に要する時間を大幅に削減することができる。また、一般の信号配線層で電源配線を行う必要がほとんどないため、その分の信号配線領域を別の目的に使用することができる。更に、電源配線層を厚くすることにより、配線抵抗を下げ、電圧降下を回避することができるほか、電源配線層を単層で設けることにより、シールド効果を発揮することができる。
【００１７】
本発明の第６の特徴は、（イ）半導体基板に複数の能動素子を形成する工程、（ロ）半導体基板上に最下層の層間絶縁膜を形成する工程、（ハ）最下層の層間絶縁膜中に能動素子の主電極領域の上部の一部を露出するコンタクトホールを開口する工程、（ニ）コンタクトホールを埋めるコンタクトプラグ及び最下層の層間絶縁膜上にコンタクトプラグと互いに電気的に接続する表面配線層を形成する工程、（ホ）表面配線層上に他の層間絶縁膜を形成する工程、（ヘ）他の層間絶縁膜上に他の金属配線層を形成する工程、（ト）他の層間絶縁膜を形成する工程から他の金属配線層を形成する工程までを繰り返す工程、（チ）繰り返しの後の最上層に位置する他の金属配線層の上に、最上層の層間絶縁膜を形成する工程、（リ）他の層間絶縁膜及び最上層の層間絶縁膜をすべて貫通して表面配線層の上部の一部を露出する貫通バイアホールを開口する工程、（ヌ）貫通バイアホールを埋める貫通バイアプラグ及び最上層の層間絶縁膜上に貫通バイアプラグと互いに電気的に接続する第１電源配線及び第２電源配線を形成する工程を含む半導体装置の製造方法としたことである。
【００１８】
本発明の第６の特徴に係る半導体装置の製造方法では、単層の電源配線層から電源を供給することにより、配線処理工程が少なくなり、ＣＡＤ処理及び電源配線などの修正に要する時間を大幅に削減することができる。また、一般の信号配線層で電源配線を行う必要がほとんどないため、その分の信号配線領域を別の目的に使用することができる。更に、電源配線層を厚くすることにより、配線抵抗を下げ、電圧降下を回避することができるほか、電源配線層を単層で設けることにより、シールド効果を発揮することができる。
【００１９】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００２０】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体チップ１００は、図１に示すように、半導体チップの中央部に形成された大規模セル５８ａ、５８ｂ、５８ｃと、ゲートアレイ領域５９と、半導体チップ１００の外周部分に形成された入出力セル（Ｉ／Ｏセル）９０ａ、９０ｂ、９０ｃ・・・・・、９１ａ、９１ｂ、９１ｃ・・・・・、９２ａ、９２ｂ、９２ｃ・・・・・、９３ａ、９３ｂ、９３ｃ・・・・・とを備えたエンベデッドアレイと呼ばれるＡＳＩＣである。複数の大規模セル５８ａ、５８ｂ、５８ｃとゲートアレイ領域５９とで内部回路５７が構成されている。大規模セル５８ａ、５８ｂ、５８ｃにはＲＡＭ、ＲＯＭ等のメモリの他、ＣＰＵペリフェラル、演算論理ユニットなどが含まれる。ゲートアレイ領域５９にはランダムロジック部が構成されている。内部回路５７の周囲には入出力セル９０ａ、９０ｂ、９０ｃ・・・・・、９１ａ、９１ｂ、９１ｃ・・・・・、９２ａ、９２ｂ、９２ｃ・・・・・、９３ａ、９３ｂ、９３ｃ・・・・・が、半導体チップの外周部分に沿って一列に配列されている。入出力セル９０ａ、９０ｂ、９０ｃ・・・・・、９１ａ、９１ｂ、９１ｃ・・・・・、９２ａ、９２ｂ、９２ｃ・・・・・、９３ａ、９３ｂ、９３ｃ・・・・・は、それぞれボンディングパッド６０ａ、６０ｂ、６０ｃ、６０ｄ・・・・・、６１ａ、６１ｂ、６１ｃ・・・・・、６２ａ、６２ｂ、６２ｃ、６２ｄ、６２ｅ・・・・・、６３ａ、６３ｂ、６３ｃ・・・・・に接続されている。そして、ボンディングパッド６０ａ、６０ｂ、６０ｃ、６０ｄ・・・・・、６１ａ、６１ｂ、６１ｃ・・・・・、６２ａ、６２ｂ、６２ｃ、６２ｄ、６２ｅ・・・・・、６３ａ、６３ｂ、６３ｃ・・・・・は、例えば、ワイヤボンディングによってリードフレームと接続される。ワイヤボンディングの代わりにボンディングパッド６０ａ、６０ｂ、６０ｃ、６０ｄ・・・・・、６１ａ、６１ｂ、６１ｃ・・・・・、６２ａ、６２ｂ、６２ｃ、６２ｄ、６２ｅ・・・・・、６３ａ、６３ｂ、６３ｃ・・・・・には、スタッドバンプ（金バンプ）や電解めっき法・蒸着法などで形成したバンプを設けてもよい。入出力セル９０ａ、９０ｂ、９０ｃ・・・・・、９１ａ、９１ｂ、９１ｃ・・・・・、９２ａ、９２ｂ、９２ｃ・・・・・、９３ａ、９３ｂ、９３ｃ・・・・・は、内部回路５７と外部機器とを電気的に接続する役割を有している。入出力セル９０ａ、９０ｂ、９０ｃ・・・・・、９１ａ、９１ｂ、９１ｃ・・・・・、９２ａ、９２ｂ、９２ｃ・・・・・、９３ａ、９３ｂ、９３ｃ・・・・・が、ボンディングパッド６０ａ、６０ｂ、６０ｃ、６０ｄ・・・・・、６１ａ、６１ｂ、６１ｃ・・・・・、６２ａ、６２ｂ、６２ｃ、６２ｄ、６２ｅ・・・・・、６３ａ、６３ｂ、６３ｃ・・・・・を介してリードフレームと接続された後は、半導体チップ全体が封止されてＱＦＰやＳＯＰなどのパッケージに実装されることになる。
【００２１】
図２〜図１１を用いて、図１のゲートアレイ領域５９の一部となるＢ部の配線の詳細について説明する。図２〜図７は、図８〜図１１の更に一部（Ｄ部（図８（ｃ）参照））を詳細に説明する図である。図２は、２個のゲートアレイの基本セルを示す図である。すなわち、簡略化のためゲートアレイの基本セルに直接接続される最下層の表面配線層（第１の配線層）１１及びこの上の第２の配線層１２までを示す平面図である。なお、本命最初では最下層から順に第１の配線層１１、第２の配線層１２、・・・・・と呼ぶこととする。
【００２２】
本発明の第１の実施の形態に係る半導体装置は、図４、図７（ａ）、図７（ｃ）、図８（ａ）、図８（ｂ）、図９に示すように、６層の配線層数を有する多層配線構造である。そして、第１の電源電圧を供給する独立した板状の電源配線層（第１電源配線層）１６を多層配線構造の最上層の金属配線層に設けている。更に、第１の電源電圧とは異なる第２の電源電圧を供給する他の独立した板状の電源配線層（第２電源配線層）１５を最上層の下層（最上層から２番目）の金属配線層に設けている。第１電源配線層１６及び第２電源配線層１５は、図１に示した内部回路５７の情報の全面を覆うように設けられている。さらに、図８（ａ）に示す第１電源配線層１６及び図８（ｂ）に示す第２電源配線層１５から各配線層（第１の配線層１１（図５（ａ）参照）、第２の配線層１２（図６（ｂ）参照）、第３の配線層（図示省略）、第４の配線層（図示省略））間を互いに接続するバイアプラグ（第１及び第２の電源経路）を介して、図８（ｃ）に示す第１の配線層１１の局所低位電源配線（ＶＳＳ）４５ａ、４５ｂ、４５ｃ・・・・・、局所高位電源配線（ＶＤＤ）４６ａ、４６ｂ、４６ｃ・・・・・に、垂直方向に電源を供給する。「垂直方向」とは、半導体基板１の表面に対して垂直方向という意味である。
【００２３】
上述したように、図２は、図１に示すゲートアレイ領域５９のＢ部の更に一部を示し、図２の下段には２入力ＮＡＮＤ回路２００が示されている。ゲートアレイ領域５９の基本セルは、ｐ型基板中にｐウエル２ａ及びｎウエル２ｂを備えている。ｐウエル２ａ中にソース・ドレイン領域となるｎ＋領域３ａ〜３ｃ、３ｇ〜３ｉ及びｐ＋コンタクト領域５ａを備えている。ｎウエル２ｂ中にソース・ドレイン領域となるｐ＋領域３ｄ〜３ｆ、３ｊ〜３ｌ及びｎ＋コンタクト領域５ｂを備えている。そして、各ｎ＋領域３ａ〜３ｃ、３ｇ〜３ｉ、ｐ＋領域３ｄ〜３ｆ、３ｊ〜３ｌの上部にはそれぞれ複数のゲート電極（制御電極）４ａ〜４ｈがｐウエル２ａ、ｎウエル２ｂの長手方向に直交するように配置されている。ｐウエル２ａ上に配置された隣接する４本のゲート電極４ａ、４ｂ、４ｃ、４ｄとｎウエル２ｂ上に配置された４本のゲート電極４ｅ、４ｆ、４ｇ、４ｈとで基本セルを構成している。
【００２４】
図３には図２の下段に示されている２入力ＮＡＮＤ回路（能動素子）２００の等価回路図を示す。図２に示すように、第２入力信号線１１ａは、ｐＭＯＳトランジスタＱ４のゲート電極４ｈと、ｎＭＯＳトランジスタＱ２のゲート電極４ｄにコンタクトホール７３ｂ、７３ａを介して接続される。第１入力信号線１１ｄは、ｎＭＯＳトランジスタＱ１のゲート電極４ｃと、ｐＭＯＳトランジスタＱ３のゲート電極４ｇとにコンタクトホール７３ｃ、７３ｆを介して接続される。そして、出力信号線１１ｂは、ｐＭＯＳトランジスタＱ３、Ｑ４の共通ドレイン領域３ｅと、ｎＭＯＳトランジスタＱ１のソース領域３ａとを接続し、出力信号を取り出す。これらの第２入力信号線１１ａ、第１入力信号線１１ｄ、出力信号線１１ｂは、表面配線層（第１の配線層）１１を構成している。更に、ゲートアレイの基本セルの上方の配線領域には、表面配線層（第１の配線層）１１を構成するように信号配線１１ｃ、局所低位電源配線（ＶＳＳ）４５ａ、局所高位電源配線（ＶＤＤ）４６ａが設けられている（図５（ａ）参照）。なお、本明細書においては、半導体基板１中のソース・ドレイン領域等にオーミック接触する最下層の配線層、すなわち第１の配線層１１のみを「表面配線層」と定義し、第２の配線層１２等とは区別する。また、半導体基板１上に位置する第１層間絶縁膜３１を「最下層の層間絶縁膜」と定義する。更に、局所低位電源配線（ＶＳＳ）４５及び局所高位電源配線（ＶＤＤ）４６は、複数の能動素子のそれぞれの「電極端子」と定義する。
【００２５】
第１の配線層１１の上部には、信号配線１２ａ、１２ｂ及びランド配線１２ｐ、１２ｑが設けられ、第２の配線層１２を構成している（図６（ｂ）参照）。なお、第１の配線層（表面配線層）１１と第２の配線層１２は、マスクパターンとして重なっているが、図４及び図６（ｃ）に示す第２層間絶縁膜３２で互いに分離されている。図４及び図５（ｂ）に示す第１層間絶縁膜３１中にコンタクトホール７１ａ、７１ｂ、・・・・・７２ａ、７２ｂ、・・・・・７３ａ、７３ｂ・・・・・が形成されている。ｐウエル２ａ中のｎ＋ソース領域３ｃと局所低位電源配線４５ａは、コンタクトホール７１ａ、７１ｂを介して接続される。ｎウエル２ｃ中のｐ＋ソース領域３ｄ、３ｆは、局所高位電源配線４６ａとコンタクトホール７２ｃ、７２ｄ、７２ａ、７２ｂを介して接続される。また、コンタクトホール７１ｃ、７１ｄを介してｎ＋ドレイン領域３ｈと局所低位電源配線層４６ａとが接続される。更に、コンタクトホール７２ｅ、７２ｆを介してｐ＋ドレイン領域３ｋと局所高位電源配線層４５ａとが接続される。図４に示すように、コンタクトホール７１ａ、７１ｂ、７２ａ、７２ｂ中には、コンタクトプラグ２１ａ、２１ｂ、２１ｃ、２１ｄが埋め込まれている。他のコンタクトホールも同様にコンタクトプラグが埋め込まれている。このコンタクトプラグ２１ａ、２１ｂ・・・・・は、ポリシリコン、高融点金属もしくは高融点金属のシリサイド又はこれらの複合膜等の高電導性物質により構成されている。
【００２６】
図４及び図６（ｃ）に示すように、第２層間絶縁膜３２中には、バイアホール７４ａ、７４ｂ、・・・・・、７５ａ、７５ｂ、・・・・・７６ａ、７６ｂ、・・・・・が形成されている。このバイアホール７４ａ、７４ｂ、・・・・・、７５ａ、７５ｂ、・・・・・、７６ａ、７６ｂ、・・・・・には接続プラグ（バイアプラグ）２２ａ、２２ｂ・・・・・が埋め込まれている。そして、バイアプラグ２２ａ、２２ｂを介して局所低位電源配線（ＶＳＳ）４５ａとランド配線１２ｐとが電気的に接続される。また、接続プラグ２２ｃ、２２ｄを介して局所高位電源配線（ＶＤＤ）４６ａとランド配線１２ｑとが接続される。信号配線１２ａと第２入力信号線１１ａとはバイアホール７４ａのバイアプラグを介して、信号線１２ｂと第１入力信号線１１ｄとはバイアプラグ７４ｂを介して互いに接続される。
【００２７】
同様に、図４及び図６（ａ）〜（ｃ）に示すように、第２の配線層１２の上部に第３層間絶縁膜３３が配置され、第３層間絶縁膜３３中にバイアホール７７ａ、７７ｂ、・・・・・、７８ａ、７８ｂ、・・・・・が形成されている。このバイアホール７７ａ、７７ｂ、・・・・・、７８ａ、７８ｂ、・・・・・に接続プラグ（バイアプラグ）２３ａ、２３ｂ・・・・・が埋め込まれている。そして、バイアプラグ２３ａ、２３ｂ・・・・・を介して第２の配線層１２のランド配線１２ｐと第３の配線層１３のランド配線１３ｐが接続される。バイアプラグ２３ｃ、２３ｄを介して第２の配線層１２のランド配線１２ｑと第３の配線層１３のランド配線１３ｑが接続される。
【００２８】
更に、図４に示すように、第３の配線層１３の上部に第４層間絶縁膜３４が配置され、第４層間絶縁膜３４中にバイアホールが形成される。そして、このバイアホールに、接続プラグ（バイアプラグ）２４ａ、２４ｂ・・・・・が埋め込まれている。そして、バイアプラグ２４ａ、２４ｂを介して第３の配線層１３のランド配線１３ｐと第４の配線層１４のランド配線１４ｐが接続される。バイアプラグ２４ｃ、２４ｄを介して、第３の配線層１３のランド配線１３ｑと第４の配線層１４のランド配線１４ｑとが接続される。
【００２９】
次に、第４の配線層１４の上部に第５層間絶縁膜３５が配置され、図４及び図７（ｄ）に示すように、第５層間絶縁膜３５中にバイアホール８１ａ、８１ｂ、・・・・・、８２ａ、８２ｂ、・・・・・が開口される。そして、バイアホール８１ａ、８１ｂ、・・・・・、８２ａ、８２ｂ、・・・・・に、接続プラグ（バイアプラグ）２５ａ・・・・・が埋め込まれる。バイアプラグ２５ａ・・・・・を介して第４の配線層１４のランド配線１４ｐと接続するように図７（ｃ）に示す第２電源配線層（低位電源配線層）１５が図１に示す内部回路５７の領域を覆うように全面に配置される。ただし、図７（ｃ）に示すように、第２電源配線層１５には、バイアプラグより大きな寸法の窓部８３ａ、８３ｂ、８３ｃ・・・・・が設けられている。なお、本明細書においては、第４の配線層１４の上部に形成される第５層間絶縁膜３５を、最上層に位置する他の金属配線層（第４の配線層１４）の上に形成される「次層の層間絶縁膜」と定義する。
【００３０】
図４に示すように、第２電源配線層１５の上部の全面に第６層間絶縁膜３６が堆積される。このとき、第２電源配線層１５に設けられた窓部８３ａ、８３ｂ、８３ｃ・・・・・には、第６層間絶縁膜３６が埋め込まれ、埋め込まれた第６層間絶縁膜３６中に図７（ｂ）に示すようにバイアホール８２ａ、８２ｂ、・・・・・と連続するバイアホール８４ａ、８４ｂ、・・・・・が開口される。すなわちバイアホール８４ａ、８４ｂ、・・・・・はバイアホール８２ａ、８２ｂ、・・・・・と連続して第５層間絶縁膜３５も貫通しランド配線１４ｐを露出する。そして、図４に示すようにバイアホール８４ａ、８４ｂ、・・・・・２層貫通接続プラグ（バイアプラグ）２６ｃ、２６ｄ・・・・・が埋め込まれている。この２層貫通バイアプラグ２６ｃ、３６ｄ・・・・・の上部に第１電源配線層（高位電源配線層）１６が配置される。第１電源配線層（高位電源配線層）１６は、図１に示す内部回路５７の上方の全面を覆う。こうして、第４の配線層１４のランド配線１４ｐと第１電源配線層１６とが接続される。
【００３１】
次に、第１電源配線層１６の上部の全面に、パッシベーション膜３７が積層される。半導体チップ１００周辺のボンディングパッド６０ａ、６０ｂ、６０ｃ、６０ｄ・・・・・、６１ａ、６１ｂ、６１ｃ・・・・・、６２ａ、６２ｂ、６２ｃ、６２ｄ、６２ｅ・・・・・、６３ａ、６３ｂ、６３ｃ・・・・・のうちのいずれかは高位電源端子、低位電源端子となるので、この部分には第２電源配線層１５及び第１電源配線層１６がそれぞれ直接接続され、外部の電源と接続可能となる。
【００３２】
ここまで説明した図２〜図７は、図８（ｃ）の左下に示すＤ部に対応する構造であった。図９は、図８（ｃ）のＣ−Ｃ方向に対応する断面図であり、図２〜図７よりも広い範囲の配線層を示す。この図８、図９に示す配線構造においても、図５（ａ）と同様に、局所低位電源配線（ＶＳＳ）４５ａ、４５ｂ、４５ｃ・・・・・と局所高位電源配線（ＶＤＤ）４６ａ、４６ｂ、４６ｃ・・・・・とが交互に基本セル間を横断するように並列して周期的に配置される。図８（ｃ）において図示を省略しているが、図２と同様に、ｐ型基板中に、ｐウエル２ａ及びｎウエル２ｂが周期的に形成され、且つ、ゲートアレイの基本セルを構成すべく、ｐウエル２ａ中にソース・ドレイン領域となるｎ＋領域３ａ、３ｂ、３ｃ・・・・・、ｎウエル２ｂ中にソース・ドレイン領域となるｐ＋領域３ｄ、３ｅ、３ｆ・・・・・が周期的に配列されているのはもちろんである。
【００３３】
図９に示すように、図８（ｂ）に示す第２電源配線層（ＶＳＳ）１５と表面配線層１１の局所低位電源配線４５ａとの間には、第２の配線層１２〜第４の配線層１４が、それぞれ第２層間絶縁膜３２〜第５層間絶縁膜３５により絶縁されるように挟まれている。更に、第２層間絶縁膜３２〜第５層間絶縁膜３５中にはバイアホールが開口され、開口されたバイアホール中には、バイアプラグが備えられる。そして、第２の配線層１２のランド配線１２ｐ〜１２ｕ、第３の配線層１３のランド配線１３ｐ〜１３ｕ、第４の配線層１４のランド配線１４ｐ〜１４ｕは、これらのバイアプラグを介して、相互に接続される。
【００３４】
第４の配線層１４の上には第２電源配線層１５が形成される。第２電源配線層１５の上部には第１電源配線層１６が図９に示すような第６層間絶縁膜３６により絶縁されるよう配置される。この第６層間絶縁膜３６中には、第５層間絶縁膜３５を貫通し、第４の配線層１４のランド配線１４ｐ、１４ｒの頂部を露出するバイアホールが開口され、開口されたバイアホール中には、２層貫通バイアプラグが備えられる。そして、第１電源配線層（ＶＤＤ）１６は、この２層貫通バイアプラグを介して第４の配線層１４のランド配線１４ｐ、１４ｒに接続される。第４の配線層１４のランド配線１４ｐ、１４ｒは、第３の配線層１３のランド配線１３ｐ、１３ｒ、第２の配線層のランド配線１２ｐ、１２ｒを介して、表面配線層１１の局所高位電源配線層４６ａ、４６ｂに接続される。
【００３５】
第１電源配線層１６、第２電源配線層１５は全面に形成するので、微細加工は不要で十分に低い抵抗値とすることができる。このため、電源電圧の降下の問題は発生しない。また、従来、微細加工の容易性からＡｌもしくはＡｌ合金が主に配線材料として用いられていたが、これらのＡｌもしくはＡｌ合金以外の、抵抗が低く微細加工性で問題のある金属材料、例えば、銅（Ｃｕ）や金（Ａｕ）が簡単に使用できる。このため、Ｃｕ配線で用いられるダマスカス配線の技術も不要である。
【００３６】
（製造方法１−１）
本発明の第１の実施の形態に係る半導体装置の製造方法について、図１０、図１１を用いて説明する。図１０、図１１は、図８のＤ部に対応している。尚、図８及び図９に示す製造方法は一例であり、他の方法によっても本発明の第１の実施の形態に係る半導体装置は製造可能であることはもちろんである。
【００３７】
（イ）まず、半導体基板１としてｐ型シリコンウエハ１を用意し、シリコンウエハ１の表面に複数のｐウエル２ａ及びｎウエル２ｂを周期的に形成する。次に、ＬＯＣＯＳ法やＳＴＩ法を用いて、素子分離領域にフィールド酸化膜３９を形成する（図１０はＬＯＣＯＳ法の場合で記載しているが、微細構造の場合はＳＴＩ法の方が好ましいことは勿論である）。フィールド酸化膜３９でそれぞれのデバイス領域（活性領域）を画定されたｐ型シリコンウエハ１の表面に、熱酸化を行って新たにゲート絶縁膜を形成する。そして、ゲート絶縁膜の上の全面にポリシリコン膜を４００ｎｍ程度堆積し、ポリシリコン膜をエッチングし、図２に示すようなゲート電極４ａ、４ｂ、４ｃ・・・・・を形成する。ゲート電極４ａ、４ｂ、４ｃ・・・・・をマスクとして用い、ｎ型不純物イオン及びｐ型不純物イオンをそれぞれ、順に選択的に注入し、熱拡散させることで、ソース・ドレイン領域３ａ、３ｂ・・・・・３ｐ、３ｑ、・・・・・を形成する。次に、図１０（ａ）に示すように、第１層間絶縁膜３１を堆積する。この第１層間絶縁膜３１は、たとえば、ＣＶＤ法により堆積した膜厚０．５μｍ程度の酸化膜（ＣＶＤ−ＳｉＯ２）と、この酸化膜の上に、ＣＶＤ法により堆積した膜厚０．５μｍ程度のＰＳＧ膜又はＢＰＳＧ膜の２層構造から構成される複合膜等が使用可能である。ＣＶＤ法で堆積後、熱処理することにより、この複合膜の上層のＢＰＳＧ膜は、リフローされて第１層間絶縁膜３１の表面を平坦化する。なお、必要に応じて化学的機械研磨（ＣＭＰ）等の平坦化技術を用いる。
【００３８】
（ロ）第１層間絶縁膜３１の表面に、フォトリソグラフィー技術を用いてパターニングされたフォトレジスト膜をマスクにして、ＲＩＥ若しくはＥＣＲイオンエッチング等により（以下において「フォトリソグラフィー技術を用いて・・・・・ＥＣＲイオンエッチング等により」を単に「フォトリソグラフィ技術により」と略記する。）、第１層間絶縁膜３１の一部を選択的にエッチングし、コンタクトホール７１ａ、７１ｂ、・・・・・７２ａ、７２ｂ、・・・・・７３ａ、７３ｂ・・・・・を形成する（図５（ｂ）参照）。その後、このコンタクトホール７１ａ、７１ｂ、・・・・・７２ａ、７２ｂ、・・・・・７３ａ、７３ｂ・・・・・の形成に用いたフォトレジスト膜を除去する。（なお、以下の説明においては、当然に行われるフォトレジスト膜の除去の工程の説明を省略する。）次に、スパッタリング法又は電子ビーム真空蒸着法等によりアルミニウム合金膜（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等の第１の金属膜を形成する。そして、フォトリソグラフィー技術により、第１のアルミニウム合金膜をパターニングしてソース・ドレイン領域３ｃ、３ｆ、３ｐ、３ｑと直接電気的に接続（オーミック接触）された局所低位電源配線（ＶＳＳ）４５ａ、４５ｂ、４５ｃ・・・・・、局所高位電源配線（ＶＤＤ）４６ａ、４６ｂ、４６ｃ・・・・・等からなる表面配線層（第１の配線層）１１を図１０（ａ）に示すように形成する。図１０（ａ）では、局所低位電源配線（ＶＳＳ）４５ａ、４５ｂ、４５ｃ・・・・・、局所高位電源配線（ＶＤＤ）４６ａ、４６ｂ、４６ｃ・・・・・のみが示されているが、表面配線層（第１の配線層）１１として図５（ａ）に示すような第２入力信号配線１１ａ、出力信号配線１１ｂ、信号配線１１ｃ、第１入力信号配線１１ｄ・・・・・等が形成されるのはもちろんである。図５（ｂ）に示すコンタクトホール７１ａ、７１ｂ、・・・・・７２ａ、７２ｂ、・・・・・７３ａ、７３ｂ・・・・・の内部にも第１の金属膜が埋め込まれて、ソース・ドレイン領域３ｃ、３ｆ、３ｐ、３ｑとオーミック接触するコンタクトプラグ２１ａ〜２１ｈとなる。
【００３９】
（ハ）次に、図１０（ｂ）に示すように、第２層間絶縁膜３２を第１層間絶縁膜３１と同様の方法で堆積し、ＣＭＰ等の平坦化を行う。そして、フォトリソグラフィー技術により、第２層間絶縁膜３２の一部を選択的にエッチングし、図６（ｃ）に示すバイアホール７４ａ、７４ｂ、・・・・・、７５ａ、７５ｂ、・・・・・、７６ａ、７６ｂ・・・・・を形成する。次に、第２層間絶縁膜３２の上部にアルミニウム合金膜等の第２の金属膜を堆積する。そして、フォトリソグラフィー技術により、第２の金属膜をパターニングして表面配線層（第１の配線層）１１と電気的に接続するように第２の配線層１２となるランド配線１２ｐ、１２ｑ、１２ｒ、１２ｓ、１２ｔ、１２ｕ・・・・・及び図示を省略した信号配線１２ａ、１２ｂ・・・・・（図６（ｂ）参照。）を図１０（ｂ）に示すように形成する。このとき、バイアホール７４ａ、７４ｂ、・・・・・、７５ａ、７５ｂ、・・・・・、７６ａ、７６ｂ・・・・・の内部に第２の金属膜が埋め込まれ、バイアプラグ２２ａ〜２２ｈとなる。
【００４０】
（ニ）次に、第３層間絶縁膜３３を第２の配線層１２の上に堆積し、ＣＭＰ等の平坦化を行う。そして、フォトリソグラフィー技術により、第３層間絶縁膜３３の一部を選択的にエッチングし、図６（ａ）に示すバイアホール７７ａ、７７ｂ、・・・・・、７８ａ、７８ｂ・・・・・を形成する。次に、第３層間絶縁膜３３の上部に、アルミニウム合金膜等の第３の金属膜を形成する。そして、フォトリソグラフィー技術により、第３の金属膜をパターニングして第２の配線層１２と電気的に接続するように第３の配線層１３としてランド配線１３ｐ、１３ｑ、１３ｒ、１３ｓ、１３ｔ、１３ｕ・・・・・及び図示を省略した信号配線を図１０（ｃ）に示すように形成する。バイアホール７７ａ、７７ｂ、・・・・・、７８ａ、７８ｂ・・・・・の中に第３の金属膜が埋め込まれ、バイアプラグ２３ａ〜２３ｈとなる。
【００４１】
（ホ）次に、第４層間絶縁膜３４を第３の配線１３の上部に堆積する。そして、フォトリソグラフィー技術により、第４層間絶縁膜３４の一部を選択的にエッチングし、バイアホールを形成する。次に、第４層間絶縁膜３４の上部にアルミニウム合金膜等の第４の金属膜を堆積する。この上に、フォトリソグラフィ技術により、第４のアルミニウム合金膜をパターニングして第３の配線層１３と電気的に接続するように第４の配線層１４として図１０（ｄ）に示すようにランド配線１４ｐ、１４ｑ、１４ｒ、１４ｓ、１４ｔ、１４ｕ・・・・・および図示を省略した信号配線を形成する。バイアホールの中に第４の金属膜が埋め込まれバイアプラグ２４ａ〜２４ｈとなる。
【００４２】
（ヘ）次に、第５層間絶縁膜３５を第４の配線層１４の上部に堆積させる。そして、フォトリソグラフィー技術により、第５層間絶縁膜３５を選択的にエッチングし、図７（ｄ）に示すバイアホール８１ａ、８１ｂ、・・・・・、８２ａ、８２ｂ・・・・・を形成する。次に、図１１（ｅ）に示すように、第５層間絶縁膜３５の上部にアルミニウム合金膜等の第５の金属膜を堆積する。この第５の金属膜が第２電源配線層１５となる。この際、バイアホール８１ａ、８１ｂ、・・・・・、８２ａ、８２ｂ・・・・・に第５の金属膜が埋め込まれ、バイアプラグ２５ａ〜２５ｄとなる。バイアプラグ２５ａ〜２５ｄにより第２電源配線層１５を第４の配線層１４に電気的に接続する。そして、フォトリソグラフィー技術により、第２電源配線層１５を図１１（ｅ）に示すようにエッチングして、窓部８３ａ、８３ｂ、・・・・・を形成する。
【００４３】
（ト）次に、図１１（ｆ）に示すように、第６層間絶縁膜３６を第２電源配線層１５の上部に堆積する。そして、フォトリソグラフィー技術により、第６層間絶縁膜３６及び第５層間絶縁膜３５をエッチングし、２層を貫通するバイアホール８４ａ、８４ｂ・・・・・を形成する。すなわち、バイアホール８４ａ、８４ｂ、・・・・・は、バイアホール８２ａ、８２ｂ、・・・・・に連続するバイアホールである。次に、第６層間絶縁膜３６の上部にアルミニウム合金膜等の第６の金属膜を堆積し、これを第１電源配線層１６とする。この際、バイアホール８４ａ、８４ｂ・・・・・の内部にも第６の金属膜が埋め込まれ、図１１（ｆ）に示すように２層貫通バイアプラグ２６ｃ〜２６ｌとなる。そして、機械的損傷防止と水分や不純物の侵入防止を目的とした膜厚１μｍ程度のパッシベーション膜３７を図１１（ｇ）に示すように第１電源配線層１６の上にＣＶＤ法により積層する。パッシベーション膜３７にはＰＳＧ膜や窒化膜などを用いればよい。
【００４４】
本発明の第１の実施の形態に係る半導体装置及びその製造方法を用いれば、電源配線層から電源を供給することにより、配線処理工程を減らし、ＣＡＤ処理及び電源配線などの修正に要する時間を大幅に削減することができる。また、各信号配線層１１〜１４で電源配線を行う必要がほとんどないため、その分の信号配線領域を別の目的に使用することができる。更に、電源配線層を厚くすることにより、配線抵抗を下げ、電圧降下を回避することができるほか、電源配線層を複数層設けることにより、シールド効果を発揮することができる。
【００４５】
（第１の実施の形態の変形例１）
本発明の第１の実施の形態の変形例１に係る半導体装置では、図１２（ａ）〜（ｃ）に示すように、第１電源配線層１６から第４の配線層１４、第３の配線層１３、第２の配線層１２を互いに接続するバイアプラグ（図示省略）を介して、図１２（ｃ）に示す第１の配線層１１のオーミック電極配線４７ａに電源を供給するものである。そして、オーミック電極配線４７ａに供給された電源は、電源電圧が必要なソース・ドレイン領域へ個別に供給される。すなわち、本発明の第１の実施の形態の変形例１に係る半導体装置は、電源配線から取得した電源をオーミック電極配線４７ａにおいて、電源を供給すべき能動素子に独立して供給するものである。
【００４６】
尚、図１２（ａ）〜（ｃ）に示した本発明の第１の実施の形態の変形例１に係る半導体装置では、第１の配線層１１のオーミック電極配線４７ａに電源を供給しているが、図示を省略した第２の配線層１２に設けられた配線に電源を供給し、更に、第２の配線層１２の配線から第１の配線層１１の配線へ電源を供給しても良い。また、その他の配線層に設けられた配線を介してから、第１の配線層１１の配線へ電源が供給されても良い。
【００４７】
本発明の第１の実施の形態の変形例１に係る半導体装置及びその製造方法を用いれば、必要な場所に必要な分だけ電源を供給することができるため、電圧降下を回避することができ、電源の補強に要する時間及び配線を大幅に削減することができる。
【００４８】
（第１の実施の形態の変形例２）
本発明の第１の実施の形態の変形例２に係る半導体装置では、第２層間絶縁膜３２〜第５層間絶縁膜３５を貫通するように形成された４層貫通バイアプラグ２０ａ、２０ｂ、２０ｃ、２０ｄ（第２の電源経路）を介して、第２電源配線層１５から局所低位電源配線（ＶＳＳ）４５ａ、４５ｂへ電源を供給するものである。また、第２層間絶縁膜３２〜第６層間絶縁膜３６を貫通するように形成された５層貫通バイアプラグ２０ｅ、２０ｆ、２０ｈ、２０ｈ（第１の電源経路）を介して、第１電源配線層１６から局所高位電源配線（ＶＤＤ）４６ａ、４６ｃへ電源を供給するものである。
【００４９】
図１３に示すように、第２電源配線層（ＶＳＳ）１５と表面配線層１１の局所低位電源配線４５ａ、４５ｂ、４５ｃ、局所高位電源配線４６ａ４６ｂ、４６ｃとの間には、第２の配線層１２（信号配線１２ｘ、１２ｙ）、第３の配線層１３（信号配線１３ｘ、１３ｙ）、第４の配線層１４（信号配線１４ｘ、１４ｙ）がそれぞれ第２層間絶縁膜３２〜第５層間絶縁膜３５により絶縁されるように挟まれている。そして、第２層間絶縁膜３２〜第５層間絶縁膜３５中には４層を貫通するようにバイアホールが開口され、開口されたバイアホール中には、４層貫通バイアプラグ２０ａ、２０ｂ、２０ｃ、２０ｄが備えられる。この４層貫通バイアプラグ２０ａ、２０ｂ、２０ｃ、２０ｄを介して第２電源配線層１５と局所低位電源配線４５ａ、４５ｂとは相互に接続される。
【００５０】
第２電源配線層１５の上部には、第１電源配線層１６が図１３に示すような第６層間絶縁膜３６により絶縁されるように配置される。そして、第２層間絶縁膜３２〜第６層間絶縁膜３６中には、５層を貫通するバイアホールが開口され、開口されたバイアホール中には、５層貫通バイアプラグ２０ｅ、２０ｆ、２０ｇ、２０ｈが備えられる。この５層貫通バイアプラグ２０ｅ、２０ｆ、２０ｇ、２０ｈを介して第１電源配線層１６と局所高位電源配線４６ａ、４６ｃとは相互に接続される。
【００５１】
本発明の第１の実施の形態の半導体装置と同様に、第１電源配線層１６、第２電源配線層１５は全面に形成するので、微細加工は不要である。このため、Ａｌ合金等の金属以外の抵抗が低いがパターニングが困難な金属材料、たとえば、銅（Ｃｕ）や金が簡単に使用できる。このため、Ｃｕ配線で用いられているダマスカス配線の技術も不要である。
【００５２】
（製造方法１−２）
本発明の第１の実施の形態の変形例２に係る半導体装置の製造方法について、図１４及び１５を用いて説明する。図１４、図１５は、図８のＣ−Ｃ方向に対応する全配線層を示す断面図である。尚、図１４及び図１５に示す製造方法は一例であり、他の方法によっても本発明の第１の実施の形態の変形例２に係る半導体装置は製造可能であることはもちろんである。
【００５３】
（イ）図１０（ａ）に示したのと同様のステップで、半導体基板１の上部に第１層間絶縁膜３１をＣＶＤ法等により堆積し、ＣＭＰ等の平坦化を行う。そして、図１０（ａ）に示したのと同様のステップで、ソース・ドレイン領域３ｃ、３ｆ、３ｐ、３ｑと直接電気的に接続された局所低位電源配線（ＶＳＳ）４５ａ、４５ｂ、４５ｃ・・・・・、局所高位電源配線（ＶＤＤ）４６ａ、４６ｂ、４６ｃ・・・・・等からなる表面配線層（第１の配線層）１１を図１４（ａ）に示すように形成する。図５（ｂ）に示したコンタクトホール７１ａ、７１ｂ、・・・・・７２ａ、７２ｂ、・・・・・７３ａ、７３ｂ・・・・・の内部にも第１の金属膜が埋め込まれて、コンタクトプラグ２１ａ〜２１ｈとなる。
【００５４】
（ロ）次に、図１４（ｂ）に示すように、第２層間絶縁膜３２を第１層間絶縁膜３１と同様の方法で堆積し、ＣＭＰ等の平坦化を行う。そして、第２層間絶縁膜３２の上部にアルミニウム合金膜等の第２の金属膜を堆積する。そして、フォトリソグラフィー技術により、第２の金属膜をパターニングして第２の配線層１２となる信号配線１２ｘ、１２ｙを形成する。
【００５５】
（ハ）次に、図１４（ｃ）に示すように、第３層間絶縁膜３３を第２の配線層１２の上に堆積し、ＣＭＰ等の平坦化を行う。そして、第３層間絶縁膜３３の上部にアルミニウム合金膜等の第３の金属膜を堆積する。そして、フォトリソグラフィー技術により、第３の金属膜をパターニングして第３の配線層１３となる信号配線１３ｘ、１３ｙを形成する。
【００５６】
（ニ）次に、図１４（ｄ）に示すように、第４層間絶縁膜３４を第３配線層１３の上に堆積し、ＣＭＰ等の平坦化を行う。そして、第４層間絶縁膜３４の上部にアルミニウム合金膜等の第４の金属膜を堆積する。そして、フォトリソグラフィー技術により、第４の金属膜をパターニングして第４の配線層１４となる信号配線１４ｘ、１４ｙを形成する。
【００５７】
（ホ）次に、図１５（ｅ）に示すように、第５層間絶縁膜３５を第４の配線層１４の上部に堆積させる。そして、平坦化された第５層間絶縁膜３５の表面に、フォトリソグラフィー技術により、第２層間絶縁膜３２〜第５層間絶縁膜３５を貫通するように選択的にエッチングし、４層を貫通するバイアホールを開口する。次に、第５層間絶縁膜３５の上部にアルミニウム合金膜等の第５の金属膜を堆積する。この第５の金属膜が第２電源配線層１５となる。この際、バイアホールに第５の金属膜が埋め込まれ、４層貫通バイアプラグ２０ａ、２０ｂ、２０ｃ、２０ｄとなる。そして、この４層貫通バイアプラグ２０ａ、２０ｂ、２０ｃ、２０ｄを介して、第２電源配線層１５と局所低位電源配線４５ａ、４５ｂ、４５ｃ・・・・・とを電気的に接続する。
【００５８】
（ヘ）次に、図１５（ｆ）に示すように、第６層間絶縁膜３６を第２電源配線層１５の上部に堆積させる。そして、平坦化された第６層間絶縁膜３６の表面に、フォトリソグラフィー技術により、第６層間絶縁膜３６、第５層間絶縁膜３５、第４層間絶縁膜３４、第３層間絶縁膜３３、第２層間絶縁膜３２を貫通するように選択的にエッチングし、５層を貫通するバイアホールを開口する。次に、第６層間絶縁膜３６の上部にアルミニウム合金膜等の第６の金属膜を堆積する。この第６の金属膜が第１電源配線層１６となる。この際、バイアホールに第６の金属膜が埋め込まれ、６層貫通バイアプラグ２０ｅ、２０ｆ、２０ｇ、２０ｈとなる。そして、この６層貫通バイアプラグ２０ｅ、２０ｆ、２０ｇ、２０ｈを介して、第１電源配線層１６ａと局所高位電源配線４６ａ、４６ｂ、４６ｃ・・・・・とを電気的に接続する。そして、図１５（ｇ）に示すように、機械的損傷防止と水分や不純物の侵入防止を目的とした膜厚１μｍ程度のパッシベーション膜３７を第１電源配線層１６の上部にＣＶＤ法により積層する。パッシベーション膜３７にはＰＳＧ膜や窒化膜などを用いればよい。
【００５９】
本発明の第１の実施の形態の変形例２に係る半導体装置及びその製造方法を用いれば、電源配線層から電源を供給することにより、配線処理工程が少なくなり、ＣＡＤ処理及び電源配線などの修正に要する時間を大幅に削減することができる。また、信号配線層１１〜１４で電源配線を行う必要がほとんどないため、その分の信号配線領域を別の目的に使用することができる。更に、電源配線層を厚くすることにより、配線抵抗を下げ、電圧降下を回避することができるほか、電源配線層を複数層設けることにより、シールド効果を発揮することができる。
【００６０】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置は、図１７に示すように、５層の配線層数を有する多層配線構造である。そして、図１６（ａ）に示すように、独立した電源配線層には、第２電源配線１５ａ、１５ｂ、１５ｃ・・・・・、第１電源配線１６ａ、１６ｂ、１６ｃ・・・・・を交互に設けている。さらに、第２電源配線１５ａ、１５ｂ、１５ｃ・・・・・、第１電源配線１６ａ、１６ｂ、１６ｃ・・・・・から各配線層（第１の配線層１１、第２の配線層１２、第３の配線層１３、第４の配線層１４）間を互いに接続するバイアプラグを介して図１６（ｂ）に示す第１の配線層１１の局所低位電源配線（ＶＳＳ）４５ａ、４５ｂ、４５ｃ・・・・・、局所高位電源配線（ＶＤＤ）４６ａ、４６ｂ、４６ｃ・・・・・に電源を垂直方向に供給する。
【００６１】
図１７に示すように、第４の配線層１４の上部には第５層間絶縁膜３５が配置される。そして、第５層間絶縁膜３５中に、図１４に示したようなバイアホール８１ａ、８１ｂ、・・・・・８２ａ、８２ｂ、・・・・・が形成されている。このバイアホール８１ａ、８１ｂ、・・・・・８２ａ、８２ｂ、・・・・・には、接続プラグ（バイアプラグ）２５ｍ、２５ｎ、２６ｏ、２６ｐ、２５ｑ、２５ｒ、２６ｓ、２６ｔ・・・・・が備えられる。このバイアプラグ２５ｍ、２５ｎ、２６ｏ、２６ｐ、２５ｑ、２５ｒ、２６ｓ、２６ｔ・・・・・を介して第４の配線層１４と接続するように第２電源配線（高位電源配線）１５ａ、１５ｂ、１５ｃ・・・・・及び第１電源配線（高位電源配線）１６ａ、１６ｂ、１６ｃ・・・・・を選択的に交互に配置する。そして、図１４に示すように、第２電源配線１５ａ、１５ｂ、１５ｃ・・・・・、第１電源配線１６ａ、１６ｂ、１６ｃ・・・・・の上部の全面にパッシベーション膜３７が積層される。本発明の第１の実施の形態でも説明したように、本発明の第２の実施の形態においても、図１に示した半導体チップ１００周辺のボンディングパッド６０ａ、６０ｂ、６０ｃ、６０ｄ・・・・・、６１ａ、６１ｂ、６１ｃ・・・・・、６２ａ、６２ｂ、６２ｃ、６２ｄ、６２ｅ・・・・・、６３ａ、６３ｂ、６３ｃ・・・・・には第２電源配線１５ａ、１５ｂ、１５ｃ・・・・・及び第１電源配線１６ａ、１６ｂ、１６ｃ・・・・・が直接接続され、外部からの出入力配線が配置されている。
【００６２】
（製造方法２−１）
本発明の第２の実施の形態に係る半導体装置の製造方法について、図１０及び図１８を用いて説明する。図１８は、図１６のＥ−Ｅ方向に対応している。尚、図１８に示す製造方法は一例であり、他の方法によっても本発明の第２の実施の形態に係る半導体装置は製造可能であることはもちろんである。
【００６３】
（イ）第４の配線層１４を配置する工程までは、図１０（ａ）〜（ｄ）に示す本発明の第１の実施の形態と同様であるので説明を省略する。その後、図１８（ａ）に示すように、第５層間絶縁膜３５を第４の配線層１４の上部に堆積する。そして、平坦化された第５層間絶縁膜３５の表面に、フォトリソグラフィー技術により、第５層間絶縁膜３５を選択的にエッチングし、バイアホールを開口する。
【００６４】
（ロ）その後、第５層間絶縁膜３５の上部にアルミニウム合金膜等の第５の金属膜を堆積する。この第５の金属膜が第２電源配線１５ａ、１５ｂ、１５ｃ・・・・・及び第１電源配線層１６ａ、１６ｂ、１６ｃ・・・・・となる。この際、バイアホールに第５の金属膜が埋め込まれ、バイアプラグ２５ｍ、２５ｎ、２６ｏ、２６ｐ、２５ｑ、２５ｒ、２６ｓ、２６ｔ・・・・・となる。そして、バイアプラグ２５ｍ、２５ｎ、２６ｏ、２６ｐ、２５ｑ、２５ｒ、２６ｓ、２６ｔ・・・・・により第２電源配線１５ａ、１５ｂ、１５ｃ・・・・・及び第１電源配線１６ａ、１６ｂ、１６ｃ・・・・・を第４の配線のランド配線１４ｐ、１４ｑ、１４ｒ、１４ｓ、１４ｔ、１４ｕ・・・・・にそれぞれ電気的に接続する。
【００６５】
（ハ）そして、図１８（ｂ）に示すように、機械的損傷防止と水分や不純物の侵入防止を目的とした膜厚１μｍ程度のパッシベーション膜３７を第５層間絶縁膜３７、第２電源配線１５ａ、１５ｂ、１５ｃ・・・・・、第１電源配線１６ａ、１６ｂ、１６ｃ・・・・・の上部にＣＶＤ法により積層する。パッシベーション膜３７にはＰＳＧ膜や窒化膜などを用いればよい。
【００６６】
本発明の第２の実施の形態に係る半導体装置及びその製造方法を用いれば、電源配線層から電源を供給することにより、配線処理工程が少なくなり、ＣＡＤ処理及び電源配線などの修正に要する時間を大幅に削減することができる。また、第１〜第４の信号配線層１１〜１４で電源配線を行う必要がほとんどないため、その分の信号配線領域を別の目的に使用することができる。更に、電源配線層を厚くすることにより、配線抵抗を下げ、電圧降下を回避することができるほか、電源配線層を複数層設けることにより、シールド効果を発揮することができる。
【００６７】
（第２の実施の形態の変形例１）
本発明の第２の実施の形態の変形例１に係る半導体装置では、図１９に示すように、第２電源配線１５ａ、１５ｂ、１５ｃ・・・・・及び第１電源配線１６ａ、１６ｂ、１６ｃ・・・・・からバイアプラグ２１ａ、２１ｂ・・・・・、２２ａ、２２ｂ・・・・・、２３ａ、２３ｂ・・・・・、２４ａ、２４ｂ・・・・・を介して、オーミック電極配線４７ｂ及び４７ｃに電源が供給される。そして、オーミック電極配線４７ｂ及び４７ｃに供給された電源は、電源電圧が必要な素子のソース・ドレイン領域へ個別に供給される。
【００６８】
本発明の第２の実施の形態の変形例１に係る半導体装置及びその製造方法を用いれば、必要な場所に必要な分だけ電源を供給することができるため、電圧降下を回避することができ、電源の補強に要する時間及び配線を大幅に削減することができる。
【００６９】
（第２の実施の形態の変形例２）
図２０に示す本発明の第２の実施の形態の変形例２に係る半導体装置は、本発明の第１の実施の形態の変形例２に示したように、各配線層（第１の配線層１１〜第４の配線層１４）間に設けられた各層間絶縁膜（第２の層間絶縁膜３２〜第５の層間絶縁膜３５）をすべて貫通する４層貫通バイアプラグ２０ｍ〜２０ｔを介して局所低位電源配線（ＶＳＳ）４５ａ、４５ｂ、４５ｃ・・・・・及び局所高位電源配線（ＶＤＤ）４６ａ、４６ｂ、４６ｃ・・・・・に電源を供給するものである点において、本発明の第２の実施の形態に係る半導体装置と異なる。
【００７０】
図２０に示す本発明の第２の実施の形態の変形例２に係る半導体装置の第１の配線層１１〜第４の配線層１４までの構成は、図１３に示す本発明の第１の実施の形態の変形例２に係る半導体装置と同様である。しかし、図２０に示す半導体装置は、第４の配線層１４の上部に配置された第５層間絶縁膜の上部には、第２電源配線１５ａ、１５ｂ、１５ｃ・・・・・及び第１電源配線１６ａ、１６ｂ、１６ｃ・・・・・が交互に配置される点において異なる。そして、その上部に配置された第６層間絶縁膜３６により第２電源配線１５ａ、１５ｂ、１５ｃ・・・・・及び第１電源配線１６ａ、１６ｂ、１６ｃ・・・・・は互いに絶縁される。第２層間絶縁膜３２〜第５層間絶縁膜中には、４層を貫通するバイアホールが開口され、開口されたバイアホール中には、４層貫通プラグ２０ｍ〜２０ｔが備えられる。この４層貫通プラグ２０ｍ〜２０ｔを介して、第２電源配線１５ａ、１５ｂ、１５ｃ・・・・・及び第１電源配線１６ａ、１６ｂ、１６ｃ・・・・・と低位電源配線４５ａ、４５ｂ、４５ｃ・・・・・及び高位電源配線４６ａ、４６ｂ、４６ｃ・・・・・とは相互に接続される。
【００７１】
（製造方法２−２）
本発明の第２の実施の形態の変形例２に係る半導体装置の製造方法について、図２１を用いて説明する。尚、図２１に示す製造方法は一例であり、他の方法によっても本発明の第２の実施の形態の変形例２に係る半導体装置は製造可能であることはもちろんである。
【００７２】
（イ）第４の配線層１４の上部に第５層間絶縁膜３５を配置する工程までは、図１４（ａ）〜図１４（ｄ）に示す本発明の第１の実施の形態の変形例２と同様であるので説明を省略する。そして、図２１（ａ）に示すように、第５層間絶縁膜３５の表面を平坦化し、平坦化された第５層間絶縁膜３５の表面にフォトリソグラフィー技術により、第５層間絶縁膜３５、第４層間絶縁膜３４、第３層間絶縁膜３３、第２層間絶縁膜３２の４層を貫通するように選択的にエッチングし、バイアホールを開口する。
【００７３】
（ロ）次に、第５層間絶縁膜３５の上部にアルミニウム合金膜等の第５の金属膜を堆積する。この第５の金属膜が第２電源配線１５ａ、１５ｂ、１５ｃ・・・・・及び第１電源配線１６ａ、１６ｂ、１６ｃ・・・・・となる。この際、バイアホールに第５の金属膜が埋め込まれ、４層貫通バイアプラグ２０ｍ、２０ｎ・・・・・となる。そして、この４層貫通バイアプラグ２０ｍ、２０ｎ、・・・・・を介して、第２電源配線１５ａ、１５ｂ、１５ｃ・・・・・及び第１電源配線１６ａ、１６ｂ、１６ｃ・・・・・と局所低位電源配線４５ａ、４５ｂ、４５ｃ・・・・・及び局所高位電源配線４６ａ、４６ｂ、４６ｃ・・・・・とを電気的に接続する。そして、図１８（ｂ）に示したのと同様に、機械的損傷防止と水分や不純物の侵入防止を目的とした膜厚１μｍ程度のパッシベーション膜３７を第２の電源配線層１５、第１電源配線層１６の上にＣＶＤ法により積層する。
【００７４】
本発明の第２の実施の形態の変形例２に係る半導体装置及びその製造方法を用いれば、電源配線層から電源を供給することにより、配線処理工程が少なくなり、ＣＡＤ処理及び電源配線などの修正に要する時間を大幅に削減することができる。また、一般の信号配線層で電源配線を行う必要がほとんどないため、その分の信号配線領域を別の目的に使用することができる。更に、電源配線層を厚くすることにより、配線抵抗を下げ、電圧降下を回避することができるほか、電源配線層を複数層設けることにより、シールド効果を発揮することができる。
【００７５】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面は、この発明を限定するものであると理解すべきではない。この開示から、当業者には様々な代替実施の形態、実施例及び製造方法技術が明らかとなろう。
【００７６】
例えば、上記第１の実施の形態の説明においては、第１電源配線層を高位電源配線（ＶＤＤ）を形成する層、第２電源配線層を低位電源配線（ＶＳＳ）を形成する層として説明したが、第１電源配線層を低位電源配線（ＶＳＳ）を形成する層、第２電源配線を高位電源配線（ＶＤＤ）を形成する層としても良いことは勿論である。
【００７７】
また、上記第１及び第２の実施の形態の説明においては、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても良いことは勿論である。
【００７８】
上記第１の実施の形態の説明においては、図７（ａ）、図８（ａ）、図１２（ａ）に示す第１の電源配線層１６及び図７（ｃ）、図８（ｂ）、図１２（ｂ）に示す第２の電源配線層１５は、一部若しくは全面に、ストレスに対処するためのスリットが形成されていても良いことは勿論である。また、本発明の第１の実施の形態に示す第１の電源配線層１６及び第２の電源配線層１５の各層は、本発明の第２の実施の形態に示す第１の電源配線１６ａ〜ｃ及び第２の電源配線１５ａ〜ｃからなる電源配線層のように、ストライプ状に形成されても良いことは勿論である。
【００７９】
また、上記第２の実施の形態の説明においては、図１６（ａ）及び図１９（ａ）に示す第２電源配線１５ａ〜１５ｃ及び第１電源配線１６ａ〜１６ｃは、局所低位電源配線４５ａ〜４５ｃ及び局所高位電源配線４６ａ〜４６ｃに対して直交方向に配置されても良いことは勿論である。
【００８０】
上記の実施の形態の説明においては、Ａｌ合金を金属配線に用いる場合について説明したが、銅（Ｃｕ）を用いたダマスカス配線で良いことももちろんである。また、Ｓｉ基板を用いる場合を説明したが、炭化珪素（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）等の他の半導体材料を用いても構わないことは勿論である。
【００８１】
本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。従って、本発明の技術的な範囲は上記説明から妥当特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００８２】
【発明の効果】
本発明によれば、電源層から電源を供給することにより、配線処理工程が少なくなり、製造工程が簡易化され、大規模セル付近における電源ショート及び電圧降下等の弊害のない半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の上面を模式的に示したものである。
【図２】本発明の第１の実施の形態に係る半導体装置のセルを拡大した平面図である。
【図３】図３（ａ）は、図２の回路図であり、図３（ｂ）は、図３（ａ）に入出力される信号の真理値表である。
【図４】図２のＡ−Ａ方向に沿った断面図である。
【図５】図４の全体構成を示す展開斜視図（その１）である。
【図６】図４の全体構成を示す展開斜視図（その２）である。
【図７】図４の全体構成を示す展開斜視図（その３）である。
【図８】図１のゲートアレイ領域５９のＢ部の構成について示す展開斜視図である。
【図９】図８（ｃ）のＣ−Ｃ方向に沿った断面図である。
【図１０】本発明の第１の実施の形態に係る半導体装置の配置配線工程図（その１）である。
【図１１】本発明の第１の実施の形態に係る半導体装置の配置配線工程図（その２）である。
【図１２】本発明の第１の実施の形態の変形例１に係る半導体装置の展開斜視図である。
【図１３】本発明の第１の実施の形態の変形例２に係る半導体装置の断面図である。
【図１４】本発明の第１の実施の形態の変形例２に係る半導体装置の製造工程図（その１）である。
【図１５】本発明の第１の実施の形態の変形例２に係る半導体装置の製造工程図（その２）である。
【図１６】本発明の第２の実施の形態に係る半導体装置の全体構成を説明する展開斜視図である。
【図１７】図１６のＥ−Ｅ方向に沿った断面図である。
【図１８】本発明の第２の実施の形態に係る半導体装置の配置配線工程図である。
【図１９】本発明の第２の実施の形態の変形例１に係る半導体装置の全体構成を説明する展開斜視図である。
【図２０】本発明の第２の実施の形態の変形例２に係る半導体装置の断面図である。
【図２１】本発明の第２の実施の形態の変形例２に係る半導体装置の配置配線工程図である。
【図２２】従来の半導体装置における多層配線構造を示す断面図である。
【符号の説明】
１　半導体基板
２ａ　ｐウエル
２ｂ　ｎウエル
３ａ、３ｂ　ソース・ドレイン領域
４　ゲート電極（ゲートポリシリコン）
５ａ、５ｂ　コンタクト領域
１１　第１の配線層
１１ａ〜１１ｈ、
１２　第２の配線層
１２ａ〜１２ｋ、１２ｐ〜１２ｕ　ランド配線
１３　第３の配線層
１３ｐ〜１３ｕ　ランド配線
１４　第４の配線層
１４ｐ〜１４ｕ　ランド配線
１５　第２電源配線層
１５ａ、１５ｂ、１５ｃ　第２電源配線（ＶＳＳ）
１６　第１電源配線層
１６ａ、１６ｂ、１６ｃ　第１電源配線（ＶＤＤ）
２０ａ〜２０ｔ　４層貫通接続プラグ（バイアプラグ）
２１ａ〜２１ｑ　コンタクトプラグ
２２ａ〜２５ｔ　バイアプラグ
２６ｃ〜２６ｌ　２層貫通接続プラグ（バイアプラグ）
３０　ゲート絶縁膜
３１　第１層間絶縁膜
３２　第２層間絶縁膜
３３　第３層間絶縁膜
３４　第４層間絶縁膜
３５　第５層間絶縁膜
３６　第６層間絶縁膜
３７　第７層間絶縁膜
３９　フィールド酸化膜
４５ａ、４５ｂ、４５ｃ　局所低位電源配線（ＶＳＳ）
４６ａ、４６ｂ、４６ｃ　局所高位電源配線（ＶＤＤ）
４７ａ、４７ｂ、４７ｃ　オーミック電極配線
５７　内部回路
５８ａ，５８ｂ，５８ｃ　大規模セル
５９　ゲートアレイ領域
６０ａ、６０ｂ、６０ｃ、６０ｄ・・・・・、６１ａ、６１ｂ、６１ｃ・・・・・、６２ａ、６２ｂ、６２ｃ、６２ｄ、６２ｅ・・・・・、６３ａ、６３ｂ、６３ｃ・・・・・　ボンディングパッド
７０ａ〜７３ｊ　コンタクトホール
７４ａ〜８４ｄ、バイアホール
９０ａ、９０ｂ、９０ｃ・・・・・、９１ａ、９１ｂ、９１ｃ・・・・・、９２ａ、９２ｂ、９２ｃ・・・・・、９３ａ、９３ｂ、９３ｃ・・・・・　入出力セル
１００　半導体チップ
１０２ａ　ｐウエル
１０２ｂ　ｎウエル
１０３ａ、１０３ｂ　ソース・ドレイン領域
１１１　第１配線層
１１１ａ〜１１１ｆ、１１２ａ〜１１２ｄ、１１３ｃ〜１１３ｅ、１１４ａ〜１１４ｅ、１１５ｂ〜１１５ｆ、１１６ａ〜１１６ｆ　信号配線
１１２　第２の配線層
１１３　第３の配線層
１１４　第４の配線層
１１５　第５の配線層
１１６　第６の配線層
１２０ａ、１２０ｂ　コンタクトプラグ
１３１　第１層間絶縁膜
１３２　第２層間絶縁膜
１３３　第３層間絶縁膜
１３４　第４層間絶縁膜
１３５　第５層間絶縁膜
１３６　第６層間絶縁膜
１３７　パッシベーション膜
１３９　フィールド酸化膜
１７０ａ、１７０ｂ　コンタクトホール
２００　２入力ＮＡＮＤ回路
２１５　低位電源配線（ＶＳＳ）
２１６　高位電源配線（ＶＤＤ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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