(57)【要約】【課題】入力端子と電源端子間に接続されたダイオードの破壊を防止する。【解決手段】静電気破壊防止回路は、第１の電源配線と第２の電源配線との間に電源間保護トランジスタを有する。さらに、第１の電源配線と第２の電源配線との間容量を直列に複数接続し、これらの容量によって容量分圧された電位を電源間保護トランジスタのゲートに供給する。【選択図】　　　図１
2004022950.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を受け取る入力端子と、
第１の電位源に接続される第１電源配線と、
第２の電位源に接続される第２電源配線と、
この第１および第２電源端子間に接続され、前記入力信号を受け取り、前記第１または第２の電位源によって駆動される内部回路と、
前記入力端子と前記第２電源配線との間に順方向に接続されたダイオードと、
前記第１および第２電源配線間に接続され、そのゲートがノードに接続された入力保護トランジスタと、
前記ノードと第１電源配線間に接続された第１の容量と、
前記ノードと第２電源配線間に接続された第２の容量とを有し、
前記第１および第２の容量のキャパシタンスは、通常動作時には前記トランジスタがＯＦＦ状態になり、静電気サージ入力時には前記トランジスタがＯＮ状態になるよう設定されている静電気破壊防止回路。
【請求項２】
前記第１および第２の容量のキャパシタンスは、通常動作時に前記ノードの電位が前記トランジスタの閾値の略１／１０になるよう設定されている請求項１記載の静電気破壊防止回路。
【請求項３】
前記入力端子と前記第１電源配線との間に逆方向に接続された第２のダイオードをさらに有する請求項１記載の静電気破壊防止回路。
【請求項４】
前記入力保護トランジスタは、Ｎ型ＭＩＳＦＥＴである請求項１記載の半導体装置の製造方法。
【請求項５】
前記第１の容量は、前記第１電源配線と、前記入力保護トランジスタのゲートと前記第２の容量とを電気的に接続する配線との間で寄生的に形成される容量である請求項４記載の半導体装置の製造方法。
【請求項６】
前記入力保護トランジスタは、Ｐ型ＭＩＳＦＥＴである請求項１記載の半導体装置の製造方法。
【請求項７】
前記第２の容量は、前記第２電源配線と、前記入力保護トランジスタのゲートと前記第１の容量とを電気的に接続する配線との間で寄生的に形成される容量である請求項６記載の半導体装置の製造方法。
【請求項８】
入力信号を受け取る入力端子と、
第１の電位源に接続される第１電源配線と、
第２の電位源に接続される第２電源配線と、
この第１および第２電源端子間に接続され、前記入力信号を受け取り、第１または第２の電位源によって駆動される第１の内部回路と、
第３の電位源に接続される第３電源配線と、
第４の電位源に接続される第４電源配線と、
この第３および第４電源端子間に接続され、前記第３または第４の電位源によって駆動される第２の内部回路と、
前記入力端子と前記第２電源配線との間に順方向に接続されたダイオードと、
前記第１ないし第４電源配線のうちいずれか２つの間に接続され、そのゲートがノードに接続された電源間保護トランジスタと、
前記ノードと電源間保護トランジスタと接続された一方の電源配線間に接続された第１の容量と、
前記ノードと電源間保護トランジスタと接続された他方の電源配線間に接続された第２の容量とを有し、
前記第１および第２の容量のキャパシタンスは、通常動作時には前記トランジスタがＯＦＦ状態になり、静電気サージ入力時には前記トランジスタがＯＮ状態になるよう設定されている静電気破壊防止回路。
【請求項９】
前記第１および第２の容量のキャパシタンスは、通常動作時に前記ノードの電位が前記トランジスタの閾値の略１／１０になるよう設定されている請求項８記載の静電気破壊防止回路。
【請求項１０】
前記入力端子と前記第１電源配線との間に逆方向に接続された第２のダイオードをさらに有する請求項８記載の静電気破壊防止回路。
【請求項１１】
前記トランジスタは、Ｎ型ＭＩＳＦＥＴである請求項８記載の半導体装置の製造方法。
【請求項１２】
前記トランジスタは、Ｐ型ＭＩＳＦＥＴである請求項８記載の半導体装置の製造方法。
【請求項１３】
前記第１または第２の容量のうちキャパシタンスが小さいものは、前記電源間保護トランジスタと接続された電源配線と、前記電源間保護トランジスタのゲートと前記第１または第２の容量のうちキャパシタンスが大きいものとを電気的に接続する配線との間で寄生的に形成される容量である請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
この発明は、半導体装置の入力回路に関するもので、特に、半導体装置における静電気破壊防止保護回路に関するものである。
【０００２】
【従来の技術】
現在、半導体集積回路は、集積度の向上とともに素子の微細化が進み、外部からの静電気放電によるサージ゛流入による破壊現象、静電気破壊耐性を防止することが大きな課題となっている。そのため、各種の入力端子保護のために静電気保護回路が提案されている。
従来の入力端子のみに保護素子を設置する保護回路では、これら静電気破壊現象を防止できない状況になっている。従来の保護回路として、単純なダイオード方式の静電気破壊保護回路が挙げられる。近年、このような静電気破壊保護回路のみの設置では、Ｖｃｃ（電源）端子に対し、負極静電気サージが入力端子に流入した場合、入力端子と電源端子間に接続されたダイオードに静電気サージ電流が逆方向に流れる時に破壊される　（ダイオードの場合、逆方向サージ応答による静電気サージ電流の通過に対し、非常に容易に破壊される）か、またはＶｓｓ（ＧＮＤ）配線と入力端子間に接続されているダイオードに静電気サージ電流が順方向に流れ、さらに内部回路を介しＶｃｃ（電源）配線へ流れることによって内部回路が破壊される現象が顕著になってきている。
そこで、近年、Ｖｃｃ（電源）配線とＶｓｓ（ＧＮＤ）配線間に、ゲートがＶｓｓ配線に接続された保護トランジスタ（以後、電源間保護トランジスタと呼ぶ）、あるいはダイオードを設置する回路が採用されてきている。なお、上述のような回路を示した文献として、下記のようなものが挙げられる。
１．Ｍｉｃｈａｅｌ　Ｃｈａｉｎｅ　（１），　Ｓｃｏｔｔ　Ｓｍｉｔｈ，　Ａｎｈ　Ｂｕｉ，　”Ｕｎｉｑｕｅ　ＥＳＤ　Ｆａｉｌｕｒｅ　Ｍｅｃｈａｎｉｓｍｓ　Ｄｕｒｉｎｇ　Ｎｅｇａｔｉｖｅ　Ｔｏ　Ｖｃｃ　ＨＢＭ　”　；　（ＥＯＳ／ＥＳＤ　Ｓｙｍｐｏｓｉｕｍ　９７−３４６）
２．Ｙａｓｕｈｉｒｏ　Ｆｕｋｕｄａ，　Ｋａｔｓｕｈｉｒｏ　Ｋａｔｏ，　”ＶＬＳＩ　ＥＳＤ　Ｐｈｅｎｏｍｅｎｏｎ　ａｎｄ　Ｐｒｏｔｅｃｔｉｏｎ”；　（ＥＯＳ／ＥＳＤ　Ｓｙｍｐｏｓｉｕｍ　８８−２３０）
３．Ｋａｔｓｕｈｉｒｏ　Ｋａｔｏ，　Ｙａｓｕｈｉｒｏ　Ｆｕｋｕｄａ，　”ＥＳＤ　Ｅｖａｌｕａｔｉｏｎ　ｂｙ　ＴＬＰ　Ｍｅｔｈｏｄ　ｏｎ　Ａｄｖａｎｃｅｄ　　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅｓ”；　（ＥＯＳ／ＥＳＤ　Ｓｙｍｐｏｓｉｕｍ　２００１）
【０００３】
【発明が解決しようとする課題】
しかしながら、電源間保護トランジスタを設置した静電気破壊保護回路において、Ｖｃｃ（電源）端子に対し、負極静電気サージが入力端子に流入した場合、電源間保護トランジスタは、やはり静電気サージ電流に対して逆方向応答をすることになる。このため、Ｖｃｃ（電源）配線およびＶｓｓ（ＧＮＤ）配線の長さと形状ならびに電源間保護トランジスタの設置場所等によって、経路の応答時間が入力端子と電源端子間に接続されたダイオードの静電気サージに対する逆方向応答よりも遅くなり、静電気サージ゛電流が入力端子と電源端子間に接続されたダイオードの逆方向に流れ、破壊することを防止出来ない。
この発明は、上述の問題を解決する事を目的にしたもので、入力端子と電源端子間に接続されたダイオードの破壊を防止することができる半導体装置の静電気破壊防止回路を提供する事を目的とする。
【０００４】
【課題を解決するための手段】
この発明の静電気破壊防止回路は、第１の電源配線と第２の電源配線との間に電源間保護トランジスタを設ける。さらに、第１の電源配線と第２の電源配線との間容量を直列に複数接続し、これらの容量によって容量分圧された電位を電源間保護トランジスタのゲートに供給する。
【０００５】
【発明の実施の形態】
この発明の第１の実施例に係る静電気破壊防止回路を図１に示す。この発明の第１の実施例を図１を参照しつつ説明する。
図１に示す静電気破壊防止回路は、ダイオード方式による静電気破壊入力保護回路である。第１のダイオード１０は、Ｖｃｃ（電源）配線１２と入力端子１４との間に逆方向に接続されている。電源配線１２は、Ｖｃｃ（電源）端子３０を介して高電位源に接続される（図１においては、負電位で内部回路が動作する例を示しているため、電源端子３０が接地されている）。第２のダイオード１６は、Ｖｓｓ（ＧＮＤ）配線１８と入力端子１４との間に逆方向に接続されている。ＧＮＤ配線１２は、Ｖｓｓ（ＧＮＤ）端子３２を介して図示しない低電位源に接続される。なお、保護対象となる内部回路２０は、Ｖｃｃ（電源）配線１２とＶｓｓ（ＧＮＤ）配線１８との間に接続され、入力端子１４から入力信号を受け取る。
【０００６】
力保護トランジスタ２２は、電源配線１２とＧＮＤ配線１８との間に接続される。第１の実施例における入力保護トランジスタ２２はＮＭＯＳトランジスタである。入力保護トランジスタ２２のゲートは、ノード３４に接続されている。ノード３４は第１の容量２４を介して電源配線１２に接続されている。また、ノード３４は、第２の容量２６を介してＧＮＤ配線１８にも接続されている。したがって、電源配線１２とＧＮＤ配線１８との間の電位差をＶｄｉｆｆ、第１の容量２４のキャパシタンスをＣ１、第２の容量２６のキャパシタンスをＣ２とすると、ノード３４における電位Ｖｎｏｄｅは下記の式（１）で表される。
（１）Ｖｎｏｄｅ＝Ｖｄｉｆｆ　Ｘ　Ｃ１／（Ｃ１＋Ｃ２）
入力保護トランジスタ２２は通常の状態ではＯＮしてしまうと、電源配線１２とＧＮＤ配線１８との間に電流が流れてしまうため、ＯＦＦしていなければならない。したがって、入力保護トランジスタ２２の閾値をＶｎｔｈとすると、第１および第２の容量２４、２６のキャパシタンスＣ１、Ｃ２は次の式（２）の条件を満たさなければならない。
（２）Ｖｎｔｈ≫　Ｖｄｉｆｆ　Ｘ　Ｃ１／（Ｃ１＋Ｃ２）
かりに、Ｖｄｉｆｆが５Ｖ、Ｖｎｔｈが３Ｖとすると、Ｖｎｏｄｅの値は、Ｖｎｔｈの１／１０以下程度である０．２５Ｖに設定する必要がある。したがって、Ｃ１：Ｃ２＝１：１９とすればＶｎｏｄｅ＝０．２５Ｖになる。
【０００７】
次に、電源端子３０に対して負極静電気サージ４０が入力端子１４に流入した場合を例にとって負極静電気サージ流入時の動作を説明する。
負極静電気サージ４０が入力端子１４に流入した場合、第１のダイオード１０には逆方向の静電気サージ電流が流れるため、応答時間がかかる。したがって、静電気サージ電流は、まず第２のダイオード１６の順方向に応答し、経路４２を経て入力端子１４に流れでる。この負極静電気サージ４０の電位Ｖ１は、−数１００Ｖのオーダーになると考えられる。したがって、ＧＮＤ配線１８の電位、すなわち入力保護トランジスタ２２のソース電位はＶ１になる。
ここで、負極静電気サージ電流４０が流入した場合、電源配線１２とＧＮＤ配線１８との間の電位差は、負極静電気サージ４０の電位Ｖ１にほぼ等しくなる。仮にＶ１＝−２００Ｖとして、第１の容量２４および第２の容量２６のキャパシタンスがＣ１：Ｃ２＝１：１９であるとする。入力保護トランジスタ２２のソース／ゲート間の電位差Ｖｘは次の式（３）で示されるので、
（３）Ｖｘ＝Ｖｄｉｆｆ　Ｘ　Ｃ２／（Ｃ１＋Ｃ２）
Ｖｄｉｆｆ≒Ｖ１として計算するとＶｘ＝１９０Ｖとなる。したがって、負極静電気サージ電流４０がに流入した場合、入力保護トランジスタ２２がＯＮ状態になる。
【０００８】
入力保護トランジスタ２２がＯＮ状態になると、静電気サージ電流は、電源端子３０→ＧＮＤ配線１８→第２のダイオード１６（順方向）→入力端子１４へ流れ出るという、経路４４および経路４２を経由する事ができることになる。ここで、入力保護トランジスタ２２および第２のダイオード１６はいずれも順方向に応答するため、静電気サージ４０に対する応答性が速く、逆方向応答はない。したがって、入力保護トランジスタ２２および第２のダイオード１６は破壊しづらくなり、耐性が向上する。また、第１のダイオード１０の逆方向ブレークダウンによる静電気サージ電流に対する応答は発生しないため、破壊耐性の低下を引き起こす事も防止できる。
なお、第１の実施例において、第１の容量２４のキャパシタンスは、第２の容量２６のキャパシタンスに比べて極めて小さい。したがって、第２の容量２６を入力保護トランジスタ２２のゲートとＧＮＤ配線１８との間に実際に設け、第１の容量２４としては、入力保護トランジスタ２２のゲートと第２の容量２６とを電気的に接続する配線と電源配線１２との間に形成される寄生容量を利用することもできる。このような場合、寄生容量のキャパシタンスを制御する事は難しいが、第２の容量２６のキャパシタンスを設計値より大き目に設定しておく事により、寄生容量のキャパシタンスに生じるばらつきを無視する事が出来る。
【０００９】
次に、この発明の第２の実施例に係る静電気破壊防止回路を図２に示す。第２の実施例において、第１の実施例と同一部分には同一符号を付してその説明を省略する。
図２に示す第２の実施例の静電気破壊防止回路では、第１の実施例で用いたＮＭＯＳの入力保護トランジスタ２２にかえて、ＰＭＯＳの入力保護トランジスタ２８を用いている。入力保護トランジスタ２８のゲートは、ノード３５に接続されている。ノード３５は第３の容量２５を介して電源配線１２に接続されている。また、ノード３５は、第４の容量２７を介してＧＮＤ配線１８にも接続されている。したがって、電源配線１２とＧＮＤ配線１８との間の電位差をＶｄｉｆｆ、第３の容量２５のキャパシタンスをＣ３、第４の容量２７のキャパシタンスをＣ４とすると、ノード３５における電位Ｖｎｏｄｅは下記の式（４）で表される。
（４）　Ｖｎｏｄｅ＝Ｖｄｉｆｆ　Ｘ　Ｃ３／（Ｃ３＋Ｃ４）
入力保護トランジスタ２８は通常の状態ではＯＮしてしまうと、電源配線１２とＧＮＤ配線１８との間に電流が流れてしまうため、ＯＦＦしていなければならない。したがって、入力保護トランジスタ２８の閾値をＶｐｔｈとすると、第３および第４の容量２５、２７のキャパシタンスＣ３、Ｃ４は次の式（５）の条件を満たさなければならない。
（５）　Ｖｐｔｈ≫　Ｖｄｉｆｆ　Ｘ　Ｃ４／（Ｃ３＋Ｃ４）
かりに、Ｖｄｉｆｆが５Ｖ、Ｖｐｔｈが３Ｖとすると、Ｖｎｏｄｅの値は、Ｖｎｔｈの１／１０以下程度である０．２５Ｖに設定する必要がある。したがって、Ｃ３：Ｃ４＝１９：１とすればＶｎｏｄｅ＝４．７５Ｖになる。
【００１０】
次に、電源端子３０に対して負極静電気サージ４０が入力端子１４に流入した場合を例にとって負極静電気サージ流入時の動作を説明する。
負極静電気サージ電流４０が流入した場合、電源配線１２とＧＮＤ配線１８との間の電位差は、負極静電気サージ４０の電位Ｖ１にほぼ等しくなる。第１の実施例と同様に、Ｖ１＝−２００Ｖとして、第３の容量２５および第４の容量２７のキャパシタンスがＣ３：Ｃ４＝１９：１であるとする。入力保護トランジスタ２８のソース／ゲート間の電位差Ｖｘは次の式（３）で示されるので、
（６）　Ｖｘ＝Ｖｄｉｆｆ　Ｘ　Ｃ３／（Ｃ３＋Ｃ４）
Ｖｄｉｆｆ≒Ｖ１として計算するとＶｘ＝１９０Ｖとなる。したがって、負極静電気サージ電流４０がに流入した場合、入力保護トランジスタ２８がＯＮ状態になる。
【００１１】
入力保護トランジスタ２８がＯＮ状態になると、第１の実施例と同様に、静電気サージ電流は、電源端子３０→ＧＮＤ配線１８→第２のダイオード１６（順方向）→入力端子１４へ流れ出るという、経路４４および経路４２を経由する事ができることになる。
なお、第２の実施例において、第４の容量２７のキャパシタンスは、第３の容量２５のキャパシタンスに比べて極めて小さい。したがって、第３の容量２５を入力保護トランジスタ２８のゲートと電源配線１８との間に実際に設け、第４の容量２７としては、入力保護トランジスタ２８のゲートと第３の容量２５とを電気的に接続する配線とＧＮＤ配線１８との間に形成される寄生容量を利用することもできる。このような場合、寄生容量のキャパシタンスを制御する事は難しいが、第３の容量２５のキャパシタンスを設計値より大き目に設定しておく事により、寄生容量のキャパシタンスに生じるばらつきを無視する事が出来る。
【００１２】
この発明の第３の実施例に係る静電気破壊防止回路を図３に示す。この発明の第３の実施例では、同一チップ内において多電源で駆動される回路における静電気破壊防止回路を対象としている。
第３の実施例の静電気破壊防止回路は、第１および第２の実施例と同様にダイオード方式による静電気破壊入力保護回路である。第１のダイオード１０は、Ｖｃｃ１（第１電源）配線５２と入力端子１４との間に逆方向に接続されている。第１の電源配線５２は、Ｖｃｃ１（第１の電源）端子５４を介して図示しない第１の高電位源に接続される。第２のダイオード１６は、Ｖｓｓ１（第１のＧＮＤ）配線５６と入力端子１４との間に逆方向に接続されている。第１のＧＮＤ配線５６は、Ｖｓｓ１（第１のＧＮＤ）端子５２を介して図示しない第１の低電位源に接続される。なお、保護対象となる第１の内部回路９０は、第１の電源配線５２と第１のＧＮＤ配線５６との間に接続される。第１の内部回路９０は、入力端子１４から入力信号を受け取り、第１の高電位源（または第１の低電位源）によって駆動される。
【００１３】
第３の実施例では、さらに第１の内部回路９０とは異なる電源で駆動される第２の内部回路９２が同一チップ内に形成されている。第２の内部回路９２は、Ｖｃｃ２（第２の電源）配線６２とＶｓｓ２（第２のＧＮＤ）配線６６との間に接続される。第２の電源配線６２は、Ｖｃｃ２（第２の電源）端子６４を介して図示しない第２の高電位源に接続される。また、第２のＧＮＤ配線６６は、Ｖｓｓ２（第１のＧＮＤ）端子６２を介して図示しない第２の低電位源に接続される。第２の内部回路９２への入力信号は図示されていないが、第１の内部回路９０など同一チップ内の他の回路から信号が入力される。
第１の内部回路９０内の素子と、第２の内部回路９２内の素子との間には寄生ダイオードが形成される。この寄生ダイオード９４を図３では第１のＧＮＤ端子５８から第２の内部回路９２へ順方向に接続された形で表している。
【００１４】
第３の実施例の静電気破壊防止回路では、電源間保護トランジスタ５０が、第１のＧＮＤ配線５６と第２のＧＮＤ配線６６との間に接続される。第３の実施例における電源間保護トランジスタ５０はＮＭＯＳトランジスタである。電源間保護トランジスタ５０のゲートは、ノード７６に接続されている。ノード７６は第５の容量７６を介して第１のＧＮＤ配線５６に接続されている。また、ノード７６は、第６の容量７４を介して第２のＧＮＤ配線６６にも接続されている。第１のＧＮＤ配線５６と第２のＧＮＤ配線６６との間の電位差をＶｇｄｉｆｆ、第５の容量７２のキャパシタンスをＣ５、第６の容量７４のキャパシタンスをＣ６とすると、ノード７６における電位Ｖｎｏｄｅ７６は下記の式（７）で表される。
（７）　Ｖｎｏｄｅ７６＝Ｖｇｄｉｆｆ　Ｘ　Ｃ５／（Ｃ５＋Ｃ６）
電源間保護トランジスタ５０は通常の状態でＯＮしてしまうと、第１のＧＮＤ配線５６と第２のＧＮＤ配線６６との間に電流が流れてしまうため、ＯＦＦしていなければならない。電源間保護トランジスタ５０の閾値をＶｎ５０ｔｈとすると、通常状態での第５および第６の容量７２、７４のキャパシタンスＣ５、Ｃ６は次の式（２）の条件を満たさなければならない。
（８）　Ｖｎ５０ｔｈ≫　Ｖｇｄｉｆｆ　Ｘ　Ｃ５／（Ｃ５＋Ｃ６）
かりに、Ｖｇｄｉｆｆが３Ｖ、Ｖｎ５０ｔｈが２Ｖとすると、Ｖｎｏｄｅ７６の値は、Ｖｎ５０ｔｈの１／１０以下程度である０．３Ｖに設定する必要がある。したがって、Ｃ５：Ｃ６＝１：９とすればＶｎｏｄｅ＝０．３Ｖになる。
【００１５】
次に、第２のＧＮＤ端子６８に対して負極静電気サージ４０が入力端子１４に流入した場合を例にとって負極静電気サージ流入時の動作を説明する。
負極静電気サージ４０が入力端子１４に流入した場合、第１のダイオード１０には逆方向の静電気サージ電流が流れるため、応答時間がかかる。したがって、静電気サージ電流は、まず第２のダイオード１６の順方向に応答し、経路８２を経て入力端子１４に流れでる。この負極静電気サージ４０の電位Ｖ１は、−数１００Ｖのオーダーになると考えられる。したがって、第１のＧＮＤ配線５６は負電位Ｖ１へ低下する。
ここで、電源間保護トランジスタ５０が無ければ、第１のＧＮＤ端子５８に接続された寄生ダイオード８６の逆方向応答性を介して第２のＧＮＤ端子６８から第１のＧＮＤ配線５６へ静電気サージ電流が流れる。この静電気サージ電流によって寄生ダイオード６８および第２の内部回路９２が破壊される可能性がある。
しかしながら、第３の実施例によると、電源間保護トランジスタ５０および第５および第６の容量７２、７４が存在するため、電源間保護トランジスタ５０がＯＮ状態となり、負極静電気サージ電流は、経路８２、８６（すなわち、第２のＧＮＤ端子６８→第２のＧＮＤ配線６６→ＯＮ状態の電源間保護トランジスタ５０→第１のＧＮＤ配線５６→入力端子１４）を通って流れ出る。この経路にはブレークダウン現象を伴う逆方向応答現象がないため、素子の破壊は起こりにくい。
【００１６】
なお、電源間保護トランジスタ５０がＯＮ状態になるのは、以下のように説明できる。
負極静電気サージ電流４０が流入した場合、第１のＧＮＤ配線５６と第２のＧＮＤ配線６６との間の電位差は、負極静電気サージ４０の電位Ｖ１にほぼ等しくなる。仮にＶ１＝−２００Ｖとして、第５の容量７２および第２の容量７４のキャパシタンスがＣ５：Ｃ６＝１：９であるとする。電源間保護トランジスタ５０のソース／ゲート間の電位差Ｖｘは次の式（９）で示されるので、
（９）　Ｖｘ＝Ｖｇｄｉｆｆ　Ｘ　Ｃ６／（Ｃ５＋Ｃ６）
Ｖｇｄｉｆｆ≒Ｖ１として計算するとＶｘ＝１８０Ｖとなる。したがって、負極静電気サージ電流４０がに流入した場合、電源間保護トランジスタ５０がＯＮ状態になる。
【００１７】
なお、第３の実施例において、第５の容量７２のキャパシタンスは、第６の容量７４のキャパシタンスに比べて極めて小さい。したがって、第６の容量７４を電源間保護トランジスタ５０のゲートと第２のＧＮＤ配線６６との間に実際に設け、第５の容量７２としては、電源間保護トランジスタ５０のゲートと第６の容量７４とを電気的に接続する配線と第１のＧＮＤ配線５６との間に形成される寄生容量を利用することもできる。このような場合、寄生容量のキャパシタンスを制御する事は難しいが、第６の容量７４のキャパシタンスを設計値より大き目に設定しておく事により、寄生容量のキャパシタンスに生じるばらつきを無視する事が出来る。
以上第３の実施例では第１および第２のＧＮＤ配線５６、６６間に電源間保護トランジスタ５０を設けたが、第１および第２の電源配線５２、６２、第１および第２のＧＮＤ配線５６、６６のいずれかの間に電源間保護トランジスタを設けることによって静電気耐性を向上できることが出来る。その時、電源配線間に設ける容量のキャパシタンスについては、上述したように通常動作時にＯＮ状態にならないようにして、かつ、負極静電気サージ流入時にはＯＮ状態になるよう設定してやればいい。
また、第３の実施例では、電源間保護トランジスタ５０がＮＭＯＳトランジスタの例を示したが、第２の実施例のようにＰＭＯＳトランジスタにしてもよい。ＰＭＯＳトランジスタの場合の容量のキャパシタンス設定は、第２の実施例から容易に考えられる。
【００１８】
上記第１〜３の実施例において、トランジスタはＮ型またはＰ型のＭＯＳトランジスタを例に挙げて説明したが、Ｎ型またはＰ型のＭＩＳトランジスタにも適用可能であることは、当然である。
【００１９】
【発明の効果】
以上詳細に説明したように、この発明の静電気破壊防止回路によれば、逆方向応答減少を起こす素子を利用せずに静電気サージ電流を流す経路を確保できるので、素子破壊が起こりにくい静電気破壊防止回路を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施例に係る静電気破壊防止回路の回路図
【図２】この発明の第２の実施例に係る静電気破壊防止回路の回路図
【図３】この発明の第３の実施例に係る静電気破壊防止回路の回路図
【符号の説明】
１０、１６　　ダイオード
１２　　電源配線
１４　　入力端子
１８　　ＧＮＤ配線
２０　　内部回路
２２　　入力保護トランジスタ
２４、２６　　容量
【図１】
2004022950.tif 000003
【図２】
2004022950.tif 000004
【図３】
2004022950.tif 000005
【手続補正書】
【提出日】平成15年10月9日(2003.10.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
入力信号を受け取る入力端子と、
第１の電位源に接続される第１電源配線と、
第２の電位源に接続される第２電源配線と、
この第１および第２電源端子間に接続され、前記入力信号を受け取り、前記第１または第２の電位源によって駆動される内部回路と、
前記入力端子と前記第２電源配線との間に順方向に接続されたダイオードと、
前記第１および第２電源配線間に接続された入力保護トランジスタと、
前記入力保護トランジスタのゲートと第１電源配線間に接続された第１の容量と、
前記入力保護トランジスタのゲートと第２電源配線間に接続された第２の容量とを有し、
前記第１および第２の容量のキャパシタンスは、通常動作時には前記トランジスタがＯＦＦ状態になり、静電気サージ入力時には前記トランジスタがＯＮ状態になるよう設定されている静電気破壊防止回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
入力信号を受け取る入力端子と、
第１の電位源に接続される第１電源配線と、
第２の電位源に接続される第２電源配線と、
この第１および第２電源端子間に接続され、前記入力信号を受け取り、第１または第２の電位源によって駆動される第１の内部回路と、
第３の電位源に接続される第３電源配線と、
第４の電位源に接続される第４電源配線と、
この第３および第４電源端子間に接続され、前記第３または第４の電位源によって駆動される第２の内部回路と、
前記入力端子と前記第２電源配線との間に順方向に接続されたダイオードと、
前記第１ないし第４電源配線のうちいずれか２つの間に接続された電源間保護トランジスタと、
前記電源間保護トランジスタのゲートと、電源間保護トランジスタと接続された一方の電源配線間に接続された第１の容量と、
前記電源間保護トランジスタのゲートと、電源間保護トランジスタと接続された他方の電源配線間に接続された第２の容量とを有し、
前記第１および第２の容量のキャパシタンスは、通常動作時には前記トランジスタがＯＦＦ状態になり、静電気サージ入力時には前記トランジスタがＯＮ状態になるよう設定されている静電気破壊防止回路。