(57)【要約】【課題】トランジスタのさらなる微細化及び高性能化を容易に実現可能な半導体装置及びその製造方法を提供する。【解決手段】上層部にパンチスルーストッパー層８が形成されたシリコン基板１上に順次積層されたゲート絶縁膜２及びゲート電極形成膜３０のうち、ゲート電極形成予定部位Ｇは覆い、ソース領域形成予定部位Ｓ及びドレイン領域形成予定部位Ｄは露出した状態でシリコン基板１をエッチングすることで、ゲート電極３を挟んだ両側におけるシリコン基板１に凹部１ａを形成した後、この凹部１ａ内にソース領域６ａ及びドレイン領域６ｂを形成することで、ＭＯＳ型トランジスタを備えた半導体装置１００Ｂを製造する。【選択図】        図３
2004221245.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート電極と、当該ゲート電極を挟んだ両側の一方における前記半導体基板の凹部内に形成されたソース・ドレイン領域と、を備えたことを特徴とする半導体装置。
【請求項２】
半導体基板上に形成されたゲート電極と、当該ゲート電極を挟んだ両側における前記半導体基板の凹部内に形成されたソース・ドレイン領域と、を備えたことを特徴とする半導体装置。
【請求項３】
半導体基板上に順次積層されたゲート絶縁膜及びゲート電極形成膜のうち、ゲート電極形成予定部位は覆い、ソース・ドレイン領域形成予定部位は露出した状態で前記半導体基板をエッチングし、ゲート電極を挟んだ両側の一方における前記半導体基板に凹部を形成する工程と、
前記凹部内にソース・ドレイン領域を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に順次積層されたゲート絶縁膜及びゲート電極形成膜のうち、ゲート電極形成予定部位は覆い、ソース・ドレイン領域形成予定部位は露出した状態で前記半導体基板をエッチングし、ゲート電極を挟んだ両側における前記半導体基板に凹部を形成する工程と、
前記凹部内にソース・ドレイン領域を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、トランジスタの短チャネル特性を改善させるために有効な技術に関する。
【０００２】
【従来の技術】
近年、ＭＯＳ型トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）  の微細化が進むにつれ、チャネル長の減少に伴うソース・ドレイン間の短絡（短チャネル効果）が問題視されてきている。
そこで、短チャネル効果によるパンチスルーを抑制するために、図５に示すように、半導体基板１１に設けられた溝１１ａ内部にゲート絶縁膜１２を介して形成されたゲート電極１３と、このゲート電極１３の両側における半導体基板１１の上層部にＬＤＤ拡散層１４を介して形成されたソース領域１６ａ及びドレイン領域１６ｂと、からなるＭＯＳ型トランジスタを構成したことによって、実効チャネル長を縦方向に拡張させた半導体装置が提案されている（例えば、特許文献１参照）。なお、図５中の符号１５は、サイドウォールを指す。
【０００３】
また、ＬＤＤ拡散層のパンチスルーを抑制するために、このＬＤＤ拡散層の下面に、ＬＤＤ拡散層とは逆極性の不純物層（例えば、ソース・ドレイン領域間を接続するようにチャネル領域の下面に形成されるパンチスルーストッパー層や、ソース・ドレイン領域とチャネル領域との境界に形成されるＨａｌｏ層）を形成することで、パンチスルーを抑制させた半導体装置が提案されている（例えば、特許文献２参照）。
【０００４】
【特許文献１】
特開平６−２２４４２４号公報。
【特許文献２】
特開平１１ー２１４６８７号公報。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述の特許文献１に記載の半導体装置においては、ゲート絶縁膜１２及びゲート電極１３を形成する前の半導体基板１１上に、ＬＯＣＯＳ法を用いてＬＯＣＯＳ酸化膜（図示せず）を形成した後、このＬＯＣＯＳ酸化膜を除去することで溝１１ａを形成する工程が必要であり、プロセスに要する時間及びコストが増大してしまうという不具合があった。
【０００６】
また、ＬＯＣＯＳ法を用いたＬＯＣＯＳ酸化膜は、その幅を制御することが困難であり、プロセスによって溝１１ａの幅（つまり、実効チャネル長）にばらつきが生じてしまい、ＭＯＳ型トランジスタのさらなる微細化を実現するためには未だ改善の余地があった。
さらに、半導体基板１１に形成された溝１１ａは、ＬＯＣＯＳ溝であるため、ＬＯＣＯＳ形成に伴うＳｉへの応力によってＳｉ基板中に結晶欠陥が発生しやすいと想定されており、この溝１１ａ内部に形成されるゲート絶縁膜１２の膜質や信頼性に問題があると懸念されている。
【０００７】
一方、上述の特許文献２に記載の半導体装置においては、ＬＤＤ拡散層のパンチスルーを抑制する逆極性の不純物層がチャネル領域に影響しやすく、パンチスルーのさらなる抑制を実現するために逆極性の不純物層を形成するイオン注入量を増大させると、トランジスタの閾値も上昇し、オン電流を低下させてしまうという不具合があった。
【０００８】
そこで、本発明は、上記事情に鑑みてなされたものであり、トランジスタのさらなる微細化及び高性能化を容易に実現可能とした半導体装置及びその製造方法を提供することを課題としている。
【０００９】
【課題を解決するための手段】
このような課題を解決するために、本発明に係る第一の半導体装置は、半導体基板上に形成されたゲート電極と、当該ゲート電極を挟んだ両側の一方における前記半導体基板の凹部内に形成されたソース・ドレイン領域と、を備えたことを特徴としている。
【００１０】
また、本発明に係る第二の半導体装置は、半導体基板上に形成されたゲート電極と、当該ゲート電極を挟んだ両側における前記半導体基板の凹部内に形成されたソース・ドレイン領域と、を備えたことを特徴としている。
さらに、本発明に係る第一の半導体装置の製造方法は、半導体基板上に順次積層されたゲート絶縁膜及びゲート電極形成膜のうち、ゲート電極形成予定部位は覆い、ソース・ドレイン領域形成予定部位は露出した状態で前記半導体基板をエッチングし、ゲート電極を挟んだ両側の一方における前記半導体基板に凹部を形成する工程と、前記凹部内にソース・ドレイン領域を形成する工程と、を備えたことを特徴としている。
【００１１】
さらに、本発明に係る第二の半導体装置の製造方法は、半導体基板上に順次積層されたゲート絶縁膜及びゲート電極形成膜のうち、ゲート電極形成予定部位は覆い、ソース・ドレイン領域形成予定部位は露出した状態で前記半導体基板をエッチングし、ゲート電極を挟んだ両側における前記半導体基板に凹部を形成する工程と、前記凹部内にソース・ドレイン領域を形成する工程と、を備えたことを特徴としている。
【００１２】
本発明に係る第一の半導体装置によれば、半導体基板上に形成したゲート電極と、当該ゲート電極を挟んだ両側の一方における半導体基板の凹部内に形成されたソース・ドレイン領域とを備えたことによって、ソース・ドレイン領域間距離が拡張されるため、短チャネル効果を緩和させることが可能となる。
また、本発明に係る第二の半導体装置によれば、半導体基板上に形成したゲート電極と、当該ゲート電極を挟んだ両側における半導体基板の凹部内に形成されたソース・ドレイン領域とを備えたことによって、ソース・ドレイン領域とチャネル領域との間に段差がつき、ＬＤＤ拡散層のパンチスルーを抑制させる逆極性の不純物層をチャネル領域に影響を与えない領域に形成することができるため、オン電流を低下させずに、パンチスルーを抑制することが可能となる。
【００１３】
さらに、本発明に係る第一の半導体装置の製造方法によれば、ソース・ドレイン領域間距離が拡張され、短チャネル効果を緩和可能なトランジスタを容易に実現することが可能となる。
また、ゲート絶縁膜及びゲート電極形成膜のエッチング工程において、ゲート電極を挟んだ両側の一方における半導体基板に凹部を形成するようにしたことによって、ゲート絶縁膜界面のシリコン結晶を欠陥させることなく、且つ、ゲート絶縁膜質への影響を与えることなく高精度に凹部を形成することができるため、半導体装置の微細化及び高性能化を実現することが可能となる。
【００１４】
さらに、本発明に係る第二の半導体装置の製造方法によれば、チャネル領域に影響を与えない領域に逆極性の不純物層が形成され、オン電流を低下させずに、パンチスルーを抑制可能なトランジスタを容易に実現することが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
＜第一実施形態＞
図１は、本発明の半導体装置の一実施形態を示す断面図である。
本実施形態における半導体装置１００Ａは、図１に示すように、シリコン基板（半導体基板）１上にゲート絶縁膜２を介して形成されているゲート電極３と、当該ゲート電極３を挟んだ両側の一方におけるシリコン基板１の凹部１ａ内にＨａｌｏ層４及びＬＤＤ拡散層５からなる不純物積層体を介して形成されているソース領域７ａと、当該ゲート電極３を挟んだ両側の他方におけるシリコン基板１の上層部にＨａｌｏ層４及びＬＤＤ拡散層５からなる不純物積層体を介して形成されているドレイン領域７ｂと、ゲート電極３の両側であってＬＤＤ拡散層５の上面に形成されたサイドウォール６と、から構成されたＭＯＳ型トランジスタを備えている。
【００１６】
次に、本実施形態における半導体装置の一製造方法について、図２を参照して説明する。
まず、厚さ約７２５μｍであるｐ型のシリコン基板１の上面に、熱酸化膜法を用いて、酸化シリコンからなる厚さ約５０Åのゲート絶縁膜２を成膜した後、化学的気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、多結晶シリコンからなる厚さ約２５００Åのゲート電極形成膜（図示せず）を順次成膜しておく。そして、図２（ａ）に示すように、公知のフォトリソグラフィ技術を利用して、シリコン基板１上に形成されたゲート電極形成膜（図示せず）のうち、ゲート電極形成予定部位Ｇは覆い、ソース領域形成予定部位Ｓ及びドレイン領域形成予定部位Ｄは露出するようにレジストのパターン（図示せず）を形成した状態でエッチングを行い、ゲート電極３を形成する。
【００１７】
次に、図２（ｂ）に示すように、シリコン基板１の全上面において、ゲート電極形成予定部位Ｇ及びドレイン領域形成予定部位Ｄは覆い、ソース領域形成予定部位Ｓは露出するようにレジストのパターン（図示せず）を形成した状態でエッチングを行い、ソース領域形成予定部位Ｓとなるシリコン基板１に凹部１ａを形成する。
【００１８】
次いで、上述のレジストを除去した後に、図２（ｃ）に示すように、ゲート電極３をイオン注入マスクとして、Ｈａｌｏ層４を形成するためのＢイオン或いはＢＦ２  イオンを、ゲート電極３の下方に入り込むようにシリコン基板１に対して斜めに注入する。続いて、同様に、ゲート電極３をイオン注入マスクとして、ＬＤＤ拡散層５を形成するためのＰイオンを、シリコン基板１に対して垂直に注入する。すると、ゲート電極３直下のチャネル領域には、ゲート電極３がマスクとなってＰイオンが侵入できないが、ゲート電極３が形成されていないソース領域形成予定部位Ｓ及びドレイン領域形成予定部位Ｄにおけるシリコン基板１の上層部には、Ｈａｌｏ層４及びＬＤＤ拡散層５が順次積層される。
【００１９】
次いで、シリコン基板１の全上面に、酸化シリコンからなる第一のサイドウォール形成膜（図示せず）を、同様のＣＶＤ法を用いて、約１００Åの厚さに成膜する。続いて、この第一のサイドウォール形成膜のさらに上面に、窒化シリコンからなる第二のサイドウォール形成膜（図示せず）を、同様のＣＶＤ法を用いて、約７００Åの厚さに成膜する。そして、図２（ｄ）に示すように、上述の第一及び第二のサイドウォール形成膜をエッチバックすることで、ゲート電極３の両側であってＬＤＤ拡散層５の上面に、第一のサイドウォール６ａと第二のサイドウォール６ｂとからなるサイドウォール６を形成する。
【００２０】
次いで、公知のイオン注入法を用いて、ゲート電極３及びサイドウォール６をイオン注入マスクとして、シリコン基板１にｎ型領域を形成するためのＰイオンを注入することで、ゲート電極３を挟む両側の一方におけるシリコン基板１の凹部１ａ内にソース領域７ａを形成するとともに、ゲート電極３を挟む両側の他方におけるシリコン基板１の上層部にドレイン領域７ｂを形成する。
【００２１】
そして、ゲート電極３の上面に、公知のＣＶＤ法などを用いて、酸化シリコンからなる絶縁層（図示せず）を形成し、当該絶縁層に設けたコンタクト開口部にアルミニウムなどの配線用金属（図示せず）を形成することで、ＭＯＳ型トランジスタを備えた半導体装置１００Ａを完成させる。
このような半導体装置１００Ａにおいて、ソース領域６ａをシリコン基板１の凹部１ａ内に形成するとともに、ドレイン領域６ｂをシリコン基板１の上層部に形成したことによって、ソース・ドレイン領域間距離を縦方向に拡張することができるため、短チャネル効果を緩和させることが可能となる。
【００２２】
また、エッチング工程において凹部１ａを形成するようにしたことによって、凹部１ａの幅、つまり、ソース領域６ａの寸法を精密に制御することができるため、ＭＯＳ型トランジスタのさらなる微細化及び高性能化を実現することが可能となる。
＜第二実施形態＞
図３は、本発明の半導体装置の他の実施形態を示す断面図である。
【００２３】
本実施形態における半導体装置１００Ｂは、図３に示すように、シリコン基板（半導体基板）１上にゲート絶縁膜２を介して形成されているゲート電極３と、当該ゲート電極３を挟んだ両側におけるシリコン基板１の凹部１ａ内に、それぞれＬＤＤ拡散層５を介して形成されているソース領域７ａ及びドレイン領域７ｂと、ソース領域７ａに接続されたＬＤＤ拡散層５とドレイン領域７ｂに接続されたＬＤＤ拡散層５との間におけるゲート電極３の下方に形成されたパンチスルーストッパー層（ＬＤＤ拡散層とは逆極性の不純物層）８と、から構成されたＭＯＳ型トランジスタを備えている。
【００２４】
次に、本実施形態における半導体装置の他の製造方法について、図４を参照して説明する。
まず、図４（ａ）に示すように、厚さ約７２５μｍであるｐ型のシリコン基板１の上層部に、Ｂイオン或いはＢＦ２  イオンを注入することでパンチスルーストッパー層８を形成する。次いで、このシリコン基板１の上面に、熱酸化膜法を用いて、酸化シリコンからなるゲート絶縁膜２を、約５０Åの厚さに成膜する。続いて、ゲート絶縁膜２のさらに上面に、化学的気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、多結晶シリコンからなるゲート電極形成膜３０を約２５００Åの厚さに成膜する。
【００２５】
次に、図４（ｂ）に示すように、公知のフォトリソグラフィ技術を利用して、シリコン基板１上に形成されたゲート電極形成膜３０のうち、ゲート電極形成予定部位Ｇは覆い、ソース領域形成予定部位Ｓ及びドレイン領域形成予定部位Ｄは露出するように、レジストのパターン（図示せず）を形成した状態で、シリコン基板１の途中（シリコン基板１の表面から約５００Åの深さ）まで垂直方向にエッチングを施す。このとき、ゲート電極３が形成されるとともに、シリコン基板１のソース領域形成予定部位Ｓ及びドレイン領域形成予定部位Ｄに凹部１ａが形成される。
【００２６】
次いで、上述のレジストを除去した後に、図４（ｃ）に示すように、前工程でシリコン基板１に形成された凹部１ａ内に、ＬＤＤ拡散層５を形成するためのＰイオンを、シリコン基板１に対して垂直に注入する。すると、ゲート電極３直下のチャネル領域には、ゲート電極３がマスクとなってＰイオンが侵入できないが、ゲート電極３が形成されていないソース領域形成予定部位Ｓ及びドレイン領域形成予定部位Ｄである凹部１ａ内には、ＬＤＤ拡散層５が形成される。
【００２７】
次いで、シリコン基板１の全上面に、酸化シリコンからなる第一のサイドウォール形成膜（図示せず）を、同様のＣＶＤ法を用いて、約１００Åの厚さに成膜する。次いで、この第一のサイドウォール形成膜のさらに上面に、窒化シリコンからなる第二のサイドウォール形成膜（図示せず）を、同様のＣＶＤ法を用いて、約７００Åの厚さに成膜する。そして、図４（ｄ）に示すように、上述の第一及び第二のサイドウォール形成膜をエッチバックすることにより、ゲート電極３の両側であってＬＤＤ拡散層５の上面に、第一のサイドウォール６ａ及び第二のサイドウォール６ｂからなるサイドウォール６を形成する。
【００２８】
次いで、公知のイオン注入法を用いて、ゲート電極３及びサイドウォール６をイオン注入マスクとして、シリコン基板１に設けられた凹部１ａ内にｎ型領域を形成するためのＰイオンを注入し、ソース領域７ａ及びドレイン領域７ｂを形成する。
そして、ゲート電極３の上面に、公知のＣＶＤ法などを用いて、酸化シリコンからなる絶縁層（図示せず）を形成し、当該絶縁層に設けたコンタクト開口部にアルミニウムなどの配線用金属（図示せず）を形成することで、ＭＯＳ型トランジスタを備えた半導体装置１００Ｂを完成させる。
【００２９】
このような半導体装置１００Ｂにおいて、ソース領域７ａ及びドレイン領域７ｂをシリコン基板１の凹部１ａ内に形成したことによって、ソース・ドレイン領域７ａ、７ｂとチャネル領域との間に段差が形成されるため、パンチスルーストッパー層８をチャネル領域に影響を与えない領域に形成することができるため、オン電流を低下させずに、パンチスルー特性を抑制することが可能となる。
【００３０】
また、ソース領域７ａ及びドレイン領域７ｂを形成するための凹部１ａを、ゲート電極３形成時のエッチング工程と同時に形成するようにしたことによって、プロセスに要する時間及びコストを削減させることが可能となる。
さらに、ゲート電極３形成時のエッチング工程において凹部１ａを形成するようにしたことによって、凹部１ａの幅、つまり、ソース領域７ａ及びドレイン領域７ｂの寸法を精密に制御することができるため、ＭＯＳ型トランジスタのさらなる微細化及び高性能化を実現することが可能となる。
【００３１】
なお、第二の実施形態においては、ＬＤＤ拡散層５のパンチスルーを抑制するための逆極性の不純物層としてパンチスルーストッパー層８を形成したが、これに限らず、Ｈａｌｏ層を形成するようにしてもかまわない。
また、第一及び第二の実施形態においては、ｐ型のシリコン基板１を用いた半導体装置について説明したが、これに限らず、ｎ型のシリコン基板を用いた半導体装置に適用するようにしてもかまわない。
【００３２】
さらに、第一及び第二の実施形態における各層の形成イオン及び層厚は、本発明の半導体装置を実現可能であればこれに限らず、適宜変更可能である。
さらに、第一及び第二の実施形態において説明した各膜の成膜方法は、各膜の性能を損なわずに成膜可能であればこれに限らず、例えば、ＣＶＤ法に代わってＭＢＥ（Ｍｏｉｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法などを適用するようにしてもかまわない。
【００３３】
さらに、第一及び第二の実施形態においては、ｎ型領域を形成するために、Ｐイオンを使用したが、これに限らず、Ａｓ、Ｓｂなどを使用してもかまわない。さらに、第一及び第二の実施形態においては、半導体基板として、シリコン基板１を適用した場合について説明したが、これに限らず、ＧａＡｓ基板、ＩｎＧａＡｓ基板、ＩｎＰ基板、或いはＳｉＣなどの全ての半導体材料を基板としたデバイスや、絶縁体上に半導体薄膜を形成したＳＯＩ基板などを適用するようにしてもかまわない。
【００３４】
さらに、第一及び第二の実施形態においては、ＭＯＳ型トランジスタについて説明したが、これに限らず、例えば、ＭＥＳ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタや、その他のＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタなどに適用するようにしてもかまわない。
【００３５】
【発明の効果】
以上説明したように、本発明に係る第一の半導体装置によれば、半導体基板上に形成されたゲート電極と、当該ゲート電極を挟んだ両側の一方における半導体基板の凹部内に形成されたソース・ドレイン領域とを備えたことによって、ソース・ドレイン間距離を拡張することができるため、短チャネル効果を緩和させることが可能となる。
【００３６】
また、本発明に係る第二の半導体装置によれば、半導体基板上に形成されたゲート電極と、当該ゲート電極を挟んだ両側における半導体基板の凹部内に形成されたソース・ドレイン領域とを備えたことによって、ソース・ドレイン領域とチャネル領域とに段差がつき、ＬＤＤ拡散層とは逆極性の不純物層をチャネル領域に影響を与えない領域に形成することができるため、オン電流を低下させずに、パンチスルーを抑制することが可能となる。
【００３７】
さらに、本発明に係る第一の半導体装置の製造方法によれば、第一の半導体装置を容易に実現することが可能となる。
さらに、本発明に係る第二の半導体装置の製造方法によれば、第二の半導体装置を容易に実現することが可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の第一実施形態を示す断面図である。
【図２】図１に示す半導体装置の製造工程を示す断面図である。
【図３】本発明に係る半導体装置の第二実施形態を示す断面図である。
【図４】図３に示す半導体装置の製造工程を示す断面図である。
【図５】従来の半導体装置の一実施形態を示す断面図である。
【符号の説明】１、１１  半導体基板。２、１２  ゲート絶縁膜。３、１３ゲート電極。４、１４  Ｈａｌｏ層。５、１５  ＬＤＤ拡散層。６、１６  サイドウォール。７ａ、１７ａ  ソース領域。７ｂ、１７ｂ  ドレイン領域。８、パンチスルーストッパー層（ＬＤＤ拡散層とは逆極性の不純物層）
【図１】
2004221245.tif 000003
【図２】
2004221245.tif 000004
【図３】
2004221245.tif 000005
【図４】
2004221245.tif 000006
【図５】
2004221245.tif 000007