(57)【要約】【課題】素子面積およびゲート容量の増大を抑制しながら、ハンプ特性を有効に防止する。【解決手段】素子分離絶縁層２と、素子分離絶縁層２の周囲の半導体表面領域１Ａと、半導体表面領域１Ａ上に絶縁膜を介して形成され一方向の両端が素子分離絶縁層２上に重なっているゲート電極４と、を有する。ゲート電極４の両端のそれぞれの側で、素子分離絶縁層２の境界に沿って、第１導電型半導体からなる第１のソース・ドレイン領域５、ゲート電極４Ａの下方に位置する第１の第２導電型半導体領域、ゲート電極４が上方に形成されていない第２の第２導電型半導体領域１Ａ−２、ゲート電極４Ｂの下方に位置する第３の第２導電型半導体領域、第１導電型半導体からなる第２のソース・ドレイン領域６が、この順で位置している。【選択図】  図１
2004288873.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成されている素子分離絶縁層と、
前記素子分離絶縁層周囲の半導体表面領域と、
前記半導体表面領域上に絶縁膜を介して形成され一方向の両端が前記素子分離絶縁層上に重なっているゲート電極と、を有し、
前記素子分離絶縁層に重なっているゲート電極の前記両端のそれぞれの側で、前記半導体表面領域と前記素子分離絶縁層との境界に沿って、第１導電型半導体からなる第１のソース・ドレイン領域、前記ゲート電極の下方に位置する第１の第２導電型半導体領域、前記ゲート電極が上方に形成されていない第２の第２導電型半導体領域、前記ゲート電極の下方に位置する第３の第２導電型半導体領域、第１導電型半導体からなる第２のソース・ドレイン領域が、この順で位置している
半導体装置。
【請求項２】
前記第２の第２導電型半導体領域は、パターン平面上で一方が前記素子分離絶縁層に接し、残りの３方が前記ゲート電極によって囲まれている
請求項１に記載の半導体装置。
【請求項３】
前記第２の第２導電型半導体領域を囲む前記ゲート電極の部分が、
前記半導体表面領域の中央側から延び、当該素子分離絶縁層に一部が重なる第１ゲートライン部と、
前記第１ゲートライン部の途中から分岐し、前記第１ゲートライン部が前記素子分離絶縁層に重なる部分から離れた位置で当該素子分離絶縁層に重なる第２ゲートライン部と、を有し、
前記第１ゲートライン部の下方に前記第１の第２導電型半導体領域が位置し、前記第２ゲートライン部の下方に前記第３の第２導電型半導体領域が位置する
請求項２に記載の半導体装置。
【請求項４】
前記第２の第２導電型半導体領域は、パターン平面上で一方が前記ゲート電極に接し、残りの３方が前記素子分離絶縁層によって囲まれている
請求項１に記載の半導体装置。
【請求項５】
前記素子分離絶縁層に重なっているゲート電極の前記両端のそれぞれの側で、前記半導体表面領域がパターン平面上の凸状部を有し、
前記ゲート電極が前記凸状部に一部重なり、
前記ゲート電極が重なっていない前記凸状部の先端部分に前記第２の第２導電型半導体領域が位置する
請求項４に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート形電界効果トランジスタのゲート電極が素子分離絶縁層に重なる端部付近でサブチャンネルが形成され、これによってトランジスタの電気特性に生じるハンプと称される現象を防止または抑制することができる構造の半導体装置に関する。
【０００２】
【従来の技術】
集積回路（ＩＣ）のロジック回路を構成する能動素子として、ＭＯＳＦＥＴが知られている。近年、ＭＯＳＦＥＴの微細化により、ＩＣの高集積化が進み、バイポーラトランジスタやＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）でしか満足な特性が得られず、今まで別チップとして作製されていた回路の機能がＭＯＳＦＥＴにより実現されるようになってきた。特に、ＭＯＳＦＥＴの微細化により、その動作周波数が向上し、高速スイッチング素子やＲＦ素子にまで、ＭＯＳＦＥＴを使用するようになってきている。
【０００３】
ところで、ＭＯＳＦＥＴの高集積化にともない、高い素子分離特性を維持しながら素子分離絶縁層の占有面積を縮小しないと、ＩＣの高集積化が図れない。この要請を満たす技術として、たとえばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などの微細なトレンチ素子分離技術が知られている。
【０００４】
しかし、素子分離絶縁層をもつ従来のＭＯＳＦＥＴは、素子分離絶縁層とゲート電極が交差する箇所で、本来のチャネルとは特性が異なるサブチャンネルを形成することが知られている。このサブチャネルの形成は、特にトレンチ素子分離絶縁層をもつＭＯＳＦＥＴで顕著である。
【０００５】
図８は、Ｎ型ＭＯＳＦＥＴのサブチャネルの形成箇所を示す素子断面図である。また、図９は本来のチャネル特性とサブチャネル特性が合成されることにより現出したＭＯＳＦＥＴのゲート電圧（Ｖｇ）対ドレイン電流（Ｉｄ）特性曲線を示すグラフである。
Ｐ型シリコン基板またはＰ型ウェル１００の表面部に、所定間隔をおいてトレンチ素子分離絶縁層１０１Ａ，１０１Ｂが形成されている。トレンチ素子分離絶縁層１０１Ａ，１０１Ｂは、素子活性領域となるシリコン表面をマスク層で保護した状態で、シリコンに溝（トレンチ）をドライエッチングにより掘り、トレンチを絶縁物で埋め込んだ後、表面を平坦化することにより形成される。トレンチ素子分離絶縁層１０１Ａ，１０１Ｂおよびその周囲の素子活性領域の表面にゲート絶縁膜１０２が形成され、その上にポリシリコン等からなるゲート電極１０３が形成されている。
【０００６】
このような構造のＭＯＳＦＥＴにおいて、図８において破線で示した領域１００Ａおよび１００Ｂの閾値電圧が半導体表面領域の中心部の閾値電圧より低くなる傾向ある。その原因は種々考えられるが、その１つに、半導体領域の不純物が製造工程中の熱処理によってトレンチ素子分離絶縁層内に拡散し、トレンチ素子分離絶縁層に近接した半導体領域部分で不純物濃度が低下することが挙げられる。また、トレンチ素子分離絶縁層の形成工程で、そのエッジ部分にリセスが生じ、これが原因で、そのエッジ部分で半導体領域上の実効的なゲート絶縁膜が相対的に薄くなることがあり、その場合も、閾値電圧の低下を招く。
トレンチ素子分離絶縁層の近接領域のチャネルは、その閾値が本来のチャネルの閾値電圧より低いことから、サブチャネルと称せられる。
【０００７】
このようなＭＯＳＦＥＴの動作時に、サブチャネルが先にオンし、その後に本来のチャネルがオンする。このように動作するＭＯＳＦＥＴは、等価的に、閾値電圧が異なる２種類のトランジスタが並列に接続されているとみなすことができ、Ｖｇ−Ｉｄ特性は、２つの等価トランジスタ特性を合成したものとなる。即ち、図９に示すように、本来のトランジスタ特性Ａに対し、サブチャネルのトランジスタ特性Ｂは、より低いゲート電圧Ｖｇからドレイン電流Ｉｄが流れ始める。また、サブチャネルのトランジスタはチャネル幅が相対的に小さいため、飽和電流値も小さい。したがって、それらの合成特性Ｃ（＝Ａ＋Ｂ）は非飽和領域に“ハンプ（ｈｕｍｐ）”が形成される。このようなトランジスタの正特性を、以下、ハンプ特性という。
【０００８】
ハンプ特性は、本来のＭＯＳＦＥＴの特性とずれた特性を示すため、本来のＭＯＳＦＥＴの特性を前提に設計された回路の動作マージンを低下させる。また、仮にハンプ特性を加味して設計したとしても、ハンプの大きさや位置が製造工程あるいは製造ロット間で容易にばらつくため、回路の動作マージンを低下させることに変わりない。特に非飽和領域での特性が重要となる高速スイッチング回路やＲＦ回路に於いては、設計した特性とのずれが致命的となり、これが回路の誤動作を引き起こし、或いは、当該回路を内蔵したＩＣの出力特性が仕様を逸脱する原因となる。
【０００９】
このハンプ特性を防止するために、Ｈ型ゲートを有する半導体集積回路装置が知られている（たとえば、特許文献１参照）。
図１０に、特許文献１に記載されたＭＩＳＦＥＴの平面パターンを示す。
図１０に示すように矩形パターンを有するアクティブ領域１０４にゲート電極１０５が重なっているが、このゲート電極１０５がＨ型形状を有する。つまり、ゲート電極１０５が、アクティブ領域１０４をソース領域Ｓとドレイン領域Ｄに仕切るゲート細線部１０５Ａと、その片側端に接続されアクティブ領域１０４の一辺に重なる部分１０５Ｂと、ゲート細線部１０５Ａの他方端に接続され、アクティブ領域１０４の他の辺に重なる部分１０５Ｃと、を有する。
【特許文献１】
特開２００１−２１７３２５号公報（第３図、第６図、第２２図、および、５頁等）。
【００１０】
【発明が解決しようとする課題】
ところが、特許文献１に記載されたＨ型ゲート１０５は、ゲート細線部１０５Ａの両端側で、大きな面積を必要とし、ＦＥＴの占有面積が大きい。また、ゲート電極１０５の面積が大きいため、ゲート容量が増大し、たとえばＲＦ分野での高周波動作が難しくなるという不利益がある。このゲート容量は、特許文献１の第２２図に記載されたＦＥＴのように、アクティブ領域１０４の４辺をゲート電極で覆う構造では、さらに大きなものとなる。
【００１１】
特許文献１には、その第６図に、ゲート細線部両端の部分（図１０では１０５Ｂおよび１０５Ｃに対応する部分）の幅を小さくしたＳＲＡＭメモリセルが開示されている。ところが、この特許文献１の第６図は、図３においてゲート細線部両側の部分１０５Ｂおよび１０５Ｃの幅を小さくしたものに相当することから、ハンプ特性を効果的に防止できないという課題がある。
【００１２】
本発明の目的は、素子面積およびゲート容量の増大を抑制しながら、ハンプ特性を有効に防止した半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置は、基板に形成されている素子分離絶縁層と、前記素子分離絶縁層周囲の半導体表面領域と、前記半導体表面領域上に絶縁膜を介して形成され一方向の両端が前記素子分離絶縁層上に重なっているゲート電極と、を有し、前記素子分離絶縁層に重なっているゲート電極の前記両端のそれぞれの側で、前記半導体表面領域と前記素子分離絶縁層との境界に沿って、第１導電型半導体からなる第１のソース・ドレイン領域、前記ゲート電極の下方に位置する第１の第２導電型半導体領域、前記ゲート電極が上方に形成されていない第２の第２導電型半導体領域、前記ゲート電極の下方に位置する第３の第２導電型半導体領域、第１導電型半導体からなる第２のソース・ドレイン領域が、この順で位置している。
【００１４】
半導体装置では、動作時に、第１および第２のソース・ドレイン領域にはさまれた第２導電型半導体部分で、その少数キャリアによりチャネルが形成される。一般に、素子分離絶縁層の境界に沿った半導体表面領域の部分は、素子分離絶縁層に不純物が吸い出されることにより第２導電型が低下することがある。あるいは、この境界に沿った素子分離絶縁層にリセスが形成されることが原因で、このリセス部分で実効的にゲート絶縁膜が薄くなることがある。そのため、閾値電圧が相対的に低いサブチャネルが形成される可能性がある。
ところが、本発明では、素子分離絶縁層の境界に沿った半導体表面領域に、ゲート電極が上方に形成されていない第２の第２導電型半導体領域を有する。そのため、この素子分離絶縁層の境界に沿った半導体表面領域にサブチャネルが形成されようとしても、ゲート電極の印加電圧により電界の支配を受けない第２の第２導電型半導体領域の存在によりサブチャネルがつながらず、このサブチャネルを有する寄生トランジスタがオンしない。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を、Ｎ型チャネルを有するＭＩＳＦＥＴを例として、図面を参照しながら詳細に説明する。なお、Ｐ型チャネルの場合は、適宜不純物の導電型を逆にすることにより、以下の説明が適用できる。
【００１６】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係るＭＩＳＦＥＴの平面図である。また、図２および図３は図１に示すＡ−Ａ線の断面図である。
このＭＩＳＦＥＴは、たとえば矩形のパターンを有する半導体表面領域１Ａを有する。半導体表面領域１Ａは、図２および図３に示すように、半導体基板または基板に支持されたＳＯＩ半導体層等の表面部分であり、ソース・ドレイン領域やチャネル形成領域などのアクティブ領域を含む。図２および図３に、この半導体基板または基板に支持されたＳＯＩ半導体層等を基板１で表す。基板１の半導体表面領域１Ａ周囲には、たとえばＳＴＩにより形成されたトレンチ素子分離絶縁層２が形成されている。トレンチ素子分離絶縁層２は、基板１の表面をマスク層で保護した状態で、基板１に溝（トレンチ）をドライエッチングにより掘り、トレンチを絶縁物で埋め込んだ後、表面を平坦化することにより形成される。トレンチ素子分離絶縁層２およびその周囲の半導体表面領域１Ａの表面にゲート絶縁膜３が形成され、その上にポリシリコン等からなるゲート電極４が形成されている。但し、半導体表面領域１を熱酸化することによりゲート絶縁膜３を形成する場合、実際には、絶縁物からなるトレンチ素子分離絶縁層３の表面にゲート絶縁膜３が殆ど形成されない。
【００１７】
ゲート電極４のチャネル長方向（図１の左右の方向）の半導体表面領域１に、それぞれＮ＋型不純物領域からなる第１および第２のソース・ドレイン領域５，６が形成されている。ゲート電極４は、チャネル幅方向（図１の上下の方向）に長く、その両端部で素子分離絶縁層２に重なる第１のゲートライン部４Ａと、第１のゲートライン部４Ａの途中から分岐し、第１のゲートライン部４Ａが素子分離絶縁層２と重なる部分より離れた位置で当該素子分離絶縁層２に重なる第２のゲートライン部４Ｂとを有する。第２のゲートライン部４Ｂは、チャネル幅方向の両側端のそれぞれに設けられ、その一方側には、さらにゲート電極引き出し用のパッド部４Ｃが形成されている。これらの第１および第２のゲートライン部４Ａ，４Ｂおよびパッド部４Ｃは、同一の導電材料をパターンニングすることにより一体として形成される。
このようなゲート電極４のパターン形状によって、そのチャネル幅方向の両端のそれぞれの側に、一方が素子分離絶縁層２に接し、他の３方がゲート電極（第１および第２のゲートライン部２Ａ，２Ｂ）により囲まれたＰ型半導体領域１Ａ−２が形成されている。Ｐ型半導体領域１Ａ−２は、図２に示すように、その上方にゲート電極が形成されていない半導体表面領域１Ａの部分であってもよい。あるいは、図３に示すように、Ｐ型半導体領域１Ａ−２は、半導体表面領域１Ａの表面部に、同じ導電型となるように不純物を導入して形成したものであってもよい。
【００１８】
半導体表面領域１において、このようなパターン形状のゲート電極４の直下はＰ型半導体領域であり、その殆どがチャネル形成領域となる。但し、図２および図３に示す素子分離絶縁層２の境界に沿った領域では、図の右から順に、第１のソース・ドレイン領域５、第１のＰ型半導体領域１Ａ−１、第２のＰ型半導体領域１Ａ−２、第３のＰ型半導体領域１Ａ−３、および、第２のソース・ドレイン領域６が配置された構造となる。このような構造では、中間にゲート電極４に印加された電圧による電界に支配されない第２のＰ型半導体領域１Ａ−２が存在することから、動作時にサブチャネル（Ｓｕｂ−Ｃｈ）がつながらず、そのため寄生トランジスタが形成されない。つまり、この領域における第１〜第３のＰ型半導体領域１Ａ−１〜Ａ−３はチャネル形成領域とならない。
【００１９】
なお、第１の実施の形態では、第１のゲートライン部４Ａから分岐した第２のゲートライン部４Ｂは、素子分離絶縁層２に対して、第１のゲートライン部４Ａと同じ側で重なっている。そして、その２つのゲートライン部間の幅、即ち第２のＰ型半導体領域１Ａ−２のチャネル方向の幅は、所定の電圧印加条件下でサブチャネルが形成されない程度であればよい。したがって、第２のゲートライン部４Ａが設けられることによるゲート容量の増大は最小限に抑えられている。なお、ゲートライン部間距離ｄが比較的小さくてすむような場合などにあっては、たとえば図４に示すように、第１のゲートライン部４ＡをＬ字状に屈曲させないで、第２のゲートライン部４Ｂのみ屈曲したパターンであってもよい。また、第２のゲートライン部４Ｂを斜めに分岐させて、屈曲することがない直線形状とすることも可能である。
【００２０】
第１および第２のソース・ドレイン領域５，６およびゲート電極のパッド部４Ｃに、図１に示すようにコンタクトＣ１またはＣ２が形成されている。図示を省略しているが、これらのコンタクトに重ねてゲート、ソースまたはドレインの配線が形成されている。
【００２１】
［第２の実施の形態］
図５は、本発明の第２の実施の形態に係るＭＩＳＦＥＴの平面図である。また、図６は、ゲート電極の一方端部周囲を拡大した平面図である。
第２の実施の形態に係るＭＩＳＦＥＴが、第１の実施の形態に係るＭＩＳＦＥＴと異なる点は、第１に、ゲート電極４が、第１および第２のゲートライン部４Ａ，４Ｂに代えて、単一ライン状のゲートライン部４Ｄを有することである。また、第２に、このゲートライン部４Ｄがそのチャネル幅方向の両端で素子分離絶縁層２に重なる部分に、それぞれ、半導体表面領域１Ａの平面パターンが素子分離絶縁層側に突起した凸状部を有していることである。この凸状部は、その根元がゲートライン部４Ｄに重なり、その先端部分がゲートライン部４Ｄと重なっていない。この凸状部の先端部分にサブチャネル形成を阻止する第２のＰ型半導体領域１Ａ−２が位置する。
【００２２】
より詳細には、図６に示すように、素子分離絶縁層２の境界に沿った領域に、図６の右側から順に、第１のソース・ドレイン領域５、第１のＰ型半導体領域１Ａ−１、第２のＰ型半導体領域１Ａ−２、第３のＰ型半導体領域１Ａ−３、および、第２のソース・ドレイン領域６が配置された構造となる。したがって、図６に示すように、第１の実施の形態と同様に、素子分離絶縁層２の境界に沿った領域でサブチャネル（Ｓｕｂ−Ｃｈ１）が形成されない。さらに、このような構造では、図６に示すように、ゲート電極の幅方向（チャネル方向）の抵抗値が小さい場合、最短距離でサブチャネル（Ｓｕｂ−Ｃｈ２）が形成される可能性も考えられる。ところが、凸状部の幅がある程度大きな場合、素子分離絶縁層２の境界に沿って不純物濃度が低下している領域１Ｂ間がつながらず、間に正規のチャネル形成領域が位置するので、このようなサブチャネル（Ｓｕｂ−Ｃｈ２）も形成されない。
また、素子分離絶縁層２の境界がゲートライン部の幅方向を横切らないので、素子分離絶縁層２のエッジ部にできた薄い絶縁膜がチャネル方向全域に形成されず、間に正規の比較的厚いゲート絶縁膜が存在するため、この意味でもサブチャネル（Ｓｕｂ−Ｃｈ２）が形成されない。
【００２３】
以上の第１および第２の実施の形態によれば、以下の効果を奏する。
第１に、素子分離絶縁層２の境界に沿った半導体表面領域１Ａの部分に、閾値電圧が相対的に低いサブチャネル（Ｓｕｂ−ＣｈまたはＳｕｂ−Ｃｈ１）が形成されない。また、第２の実施の形態の構造において、素子分離絶縁層２の境界に沿った半導体表面領域１Ａの部分同士を貫通するサブチャネル（Ｓｕｂ−Ｃｈ２）も形成されない。その結果、ハンプ特性が有効に防止される。
第２に、ハンプ特性防止のための素子占有面積の増大は必要最小限に抑制されている。ハンプ特性防止のために新たに設けている第２のＰ型半導体領域１Ａ−２は、電圧を印加してバイアスする必要はなく、したがってコンタクトの形成を前提とした大きな面積にする必要はない。第２のＰ型半導体領域１Ａ−２は、サブチャネルをカットする目的であるため、多くの場合、リソグラフィの解像最小寸法で十分である。
第３に、ゲート電極の面積増大も、ハンプ防止のために最小限で済む。このためゲート容量の増大が僅かであり、素子の高速性が阻害されない。
以上より、特に、ハンプ特性が生じる非飽和領域が動作に影響する高速スイッチングあるいはＲＦ用途の半導体素子において、素子面積やゲート容量の増大を防止しながら特性改善を実現し、あるいは、リニアリティが悪いため動作周波数の向上が抑制されていた素子などの場合、動作周波数を向上させる余地が増大する。
【００２４】
図７（Ａ）および図７（Ｂ）に、このようなＭＩＳＦＥＴを好適に用いることができ、高速スイッチング動作する半導体集積回路の例として、ＡＤコンバータの入出力特性の改善例を示す。
図７（Ｂ）は、従来のゲート電極パターンを有するＦＥＴを用いていることからハンプ特性によりリニアリティが低下しているＡＤコンバータの入出力特性を示す。ＡＤコンバータでは、入力アナログ信号を、抵抗ストリングといった基準電圧をステップ状に変化させる手段から出力される各電圧と比較し、その比較結果を基にディジタル信号のビット列（出力データ）を生成する。その際、たとえばコンパレータ等のリニアリティが悪いと、図７（Ｂ）のように、入力アナログ信号の電圧値と出力データとの対応がばらつき、ＡＤコンバータ自体のリニアリティも低下する。
本実施の形態の適用によって、このようなＡＤコンバータの特性低下が、図７（Ａ）に示すように改善されている。
【００２５】
【発明の効果】
本発明によれば、素子面積およびゲート容量の増大を抑制しながら、ハンプ特性を有効に防止した半導体装置を提供することが可能となった。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＭＩＳＦＥＴの平面図である。
【図２】図１に示すＡ−Ａ線の断面の一例を示す断面図である。
【図３】図１に示すＡ−Ａ線の断面の他の例を示す断面図である。
【図４】ゲート電極パターンの変形例を示す平面図である。
【図５】本発明の第２の実施の形態に係るＭＩＳＦＥＴの平面図である。
【図６】ゲート電極の一方端部周囲を拡大した平面図である。
【図７】（Ａ）は、本発明の実施の形態に係るＭＩＳＦＥＴの適用によって特性が改善された半導体集積回路（ＡＤコンバータ）の入出力特性を示すグラフ、（Ｂ）は適用前の半導体集積回路の入出力特性を示すグラフある。
【図８】Ｎ型ＭＯＳＦＥＴのサブチャネルの形成箇所を示す素子断面図である。
【図９】本来のチャネル特性とサブチャネル特性が合成されることによりハンプが現出したＭＯＳＦＥＴのゲート電圧（Ｖｇ）対ドレイン電流（Ｉｄ）特性曲線を示すグラフである。
【図１０】特許文献１に記載されたＭＩＳＦＥＴの平面図である。
【符号の説明】
１…基板、１Ａ…半導体表面領域、１Ａ−１…第１の第２導電（Ｐ）型半導体領域、１Ａ−２…第２の第２導電（Ｐ）型半導体領域、１Ａ−３…第３の第２導電（Ｐ）型半導体領域、２…素子分離絶縁層、３…ゲート絶縁膜、４…ゲート電極、４Ａ…第１のゲートライン部、４Ｂ…第２のゲートライン部、４Ｃ…パッド部、４Ｄ…ゲートライン部、５…第１のソース・ドレイン領域、６…第２のソース・ドレイン領域
【図１】
2004288873.tif 000003
【図２】
2004288873.tif 000004
【図３】
2004288873.tif 000005
【図４】
2004288873.tif 000006
【図５】
2004288873.tif 000007
【図６】
2004288873.tif 000008
【図７】
2004288873.tif 000009
【図８】
2004288873.tif 000010
【図９】
2004288873.tif 000011
【図１０】
2004288873.tif 000012