(57)【要約】【課題】  メモリアレイデュアルトレンチアイソレーション構造、およびこれを形成する方法を提供する。【解決手段】  本発明による方法は、メモリアレイにおいて、デュアルトレンチアイソレーション構造を形成する方法であって、ｐドーピング（ｐ＋）Ｓｉ領域が間に置かれる、複数のｎドーピングシリコン（ｎ＋Ｓｉ）ビット線の上に位置する金属下部電極のアレイを形成する工程と、該ｎ＋Ｓｉビット線と直交し、該ｎ＋Ｓｉビット線の上に位置し、該下部電極に隣接し、かつ該ｐ＋Ｓｉ領域を分離する複数のワード線酸化物隔離構造を形成する工程と、該ｎ＋Ｓｉビット線と直交し、かつ該下部電極の上に位置する複数の上部電極ワード線を形成する工程であって、該下部電極の上に位置するメモリレジスタ材料が間に置かれる、工程と、酸化物で充填されたワード線トレンチを該ワード線に隣接して形成する工程とを包含する。【選択図】  図２
2004228561.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレイにおいて、デュアルトレンチアイソレーション構造を形成する方法であって、
ｐドーピング（ｐ＋）Ｓｉ領域が間に置かれる、複数のｎドーピングシリコン（ｎ＋Ｓｉ）ビット線の上に位置する金属下部電極のアレイを形成する工程と、
該ｎ＋Ｓｉビット線と直交し、該ｎ＋Ｓｉビット線の上に位置し、該下部電極に隣接し、かつ該ｐ＋Ｓｉ領域を分離する複数のワード線酸化物隔離構造を形成する工程と、
該ｎ＋Ｓｉビット線と直交し、かつ該下部電極の上に位置する複数の上部電極ワード線を形成する工程であって、該下部電極の上に位置するメモリレジスタ材料が間に置かれる、工程と、
酸化物で充填されたワード線トレンチを該ワード線に隣接して形成する工程と
を包含する、方法。
【請求項２】
ｐドーピングシリコン（ｐ−Ｓｉ）基板を形成する工程と、
該ｐ−Ｓｉ基板の上に位置するｎドーピング（ｎ＋）Ｓｉ層を形成する工程と、
該ｎ＋Ｓｉ層から該複数のｎ＋Ｓｉビット線を形成する工程と
をさらに包含する、請求項１に記載の方法。
【請求項３】
前記ｎ＋Ｓｉビット線の上に位置する複数のワード線酸化物隔離構造を形成する工程は、該下に位置するｎ＋Ｓｉビット線の中に伸びる該ワード線酸化物隔離構造の一部を形成する工程を包含する、請求項２に記載の方法。
【請求項４】
前記ｎ＋Ｓｉビット線を形成する工程の前に、該ｎ＋Ｓｉ層の上に位置するｐ＋Ｓｉ層を形成する工程と、
前記ｐ＋層の上に位置する窒化シリコン層を形成する工程と、
該窒化シリコン層の上に位置する上部酸化物層を形成する工程と
をさらに包含し、
該ｎ＋Ｓｉビット線を形成する工程は、該上部酸化物層、該窒化シリコン層、該ｐ＋Ｓｉ層、および該ｎ＋Ｓｉ層の一部の第１の選択的エッチングを実行して、該ビット線間にビット線トレンチを形成する工程を包含する、請求項２に記載の方法。
【請求項５】
前記ｐ＋Ｓｉ領域が間に置かれる、複数のｎ＋Ｓｉビット線の上に位置する金属下部電極のアレイを形成する工程は、
第２のエッチングを実行して、前記ビット線トレンチを深くし、かつ前記上部酸化物層、前記窒化シリコン層、該ｐ＋Ｓｉ層、該ｎ＋Ｓｉ層、および前記ｐ−Ｓｉ基板の一部をエッチングし、該ビット線トレンチと直交するワード線トレンチを形成する工程と、
該ビット線トレンチおよび該ワード線トレンチをトレンチ酸化物で充填する工程と、
該トレンチ酸化物および該上部酸化物を該窒化シリコン層まで化学的機械的研磨（ＣＭＰ）する工程と、
該窒化シリコン層を除去するためにエッチングして、ｐ＋Ｓｉ領域のアレイを露出させる工程と、
下部電極用金属を等方的に堆積させる工程と、
該下部電極用金属を該トレンチ酸化物までＣＭＰする工程と
を包含する、請求項４に記載の方法。
【請求項６】
前記下部電極の上に位置するメモリレジスタ材料が間に置かれる、前記ビット線と直交する複数の上部電極ワード線を形成する工程は、
メモリレジスタ材料を堆積させる工程と、
上部電極用金属を堆積させる工程と、
前記上部電極およびメモリレジスタ材料を選択的にエッチングして、該下部電極の上に位置する複数のワード線を該ビット線と直交するように形成する工程と
を包含する、請求項５に記載の方法。
【請求項７】
メモリレジスタ材料を堆積させる工程は、ＰＣＭＯ、巨大磁気抵抗（ＣＭＲ）および高温超伝導体（ＨＴＳＣ）材料を含む群より選択されるメモリレジスタ材料を用いる工程を包含し、
前記下部電極のアレイの形成に続いて、ＢＨＦ溶液およびプラズマを含む群より選択されるプロセスを用いて、前記ワード線酸化物隔離構造の層を１０〜３０ナノメートル（ｎｍ）の範囲の深さにまで除去する工程と、
前記トレンチ酸化物の上に位置する第１のバリア絶縁体層を形成する工程と、
該第１のバリア絶縁体層を前記下部電極用金属までＣＭＰする工程と
を包含する、請求項６に記載の方法。
【請求項８】
前記ワード線の形成に続いて、第２のバリア絶縁体を堆積させる工程と、
該第２のバリア絶縁体の上に位置するパシベーション酸化物層を堆積させる工程と、
該パシベーション酸化物層および該第２のバリア絶縁体を異方的にエッチングして、第２のバリア絶縁体側壁を該ワード線に隣接して形成する工程と
をさらに包含する、請求項７に記載の方法。
【請求項９】
前記ｐ−Ｓｉ基板の上に位置するｎ＋Ｓｉ層を形成する工程は、１００〜２００ＫｅＶの範囲のエネルギーレベル、および５×１０１４〜２×１０１５／ｃｍ２の範囲のドーズ量のリン、ならびに、２００〜４００ＫｅＶの範囲のエネルギーレベル、および５×１０１４〜２×１０１５／ｃｍ２の範囲のドーズ量のヒ素を含む群より選択されるプロセスで該ｎ＋Ｓｉ層をドーピングする工程を包含する、請求項２に記載の方法。
【請求項１０】
前記ｎ＋Ｓｉ層の上に位置するｐ＋Ｓｉ層を形成する工程は、５〜２０ＫｅＶの範囲のエネルギーレベル、および１×１０１５〜４×１０１５／ｃｍ２の範囲のドーズ量のボロン、ならびに、２０〜８０ＫｅＶの範囲のエネルギーレベル、および１×１０１５〜４×１０１５／ｃｍ２の範囲のドーズ量のＢＦ２を含む群より選択されるプロセスで、該ｐ＋Ｓｉ層をドーピングする工程を包含する、請求項４に記載の方法。
【請求項１１】
前記窒化シリコンの上に位置する上部酸化物層を形成する工程は、５０〜５００ｎｍの範囲の厚さを有する上部酸化物層を形成する工程を包含する、請求項４に記載の方法。
【請求項１２】
前記ｐ＋Ｓｉ層の上に位置する窒化シリコン層を形成する工程は、１００〜３００ｎｍの範囲の厚さの該窒化シリコン層を形成する工程を包含する、請求項４に記載の方法。
【請求項１３】
前記上部酸化物層、前記窒化シリコン層、前記ｐ＋Ｓｉ層、および前記ｎ＋Ｓｉ層の第１の選択的エッチングを実行して、前記ｎ＋Ｓｉビット線間にビット線トレンチを形成する工程は、２００〜５００ｎｍの範囲の深さのビット線トレンチを形成する工程を包含する、請求項４に記載の方法。
【請求項１４】
第２のエッチングを実行する工程、ビット線トレンチを深くする工程、ならびに、上部酸化物層、窒化シリコン層、ｐ＋Ｓｉ層、ｎ＋Ｓｉ層、および、ｐ−Ｓｉ基板の一部をエッチングして、該ビット線トレンチと直交するワード線トレンチを形成する工程は、
前記ｎ＋Ｓｉビット線の上に位置する該ｐ＋Ｓｉの境界面の下まで該ワード線トレンチをエッチングする工程と、
該ｐ−Ｓｉ基板の上に位置する該ｎ＋Ｓｉビット線の該境界面の下まで該ビット線トレンチを伸ばす工程と
を包含する、請求項５に記載の方法。
【請求項１５】
第２のエッチングを実行する工程は、
２００〜５００ｎｍの範囲の深さで前記ワード線トレンチをエッチングする工程と、
４００〜７００ｎｍの範囲内の全深さまで該ビット線トレンチを伸ばす工程と
を包含する、請求項１４に記載の方法。
【請求項１６】
前記窒化シリコンを除去するためにエッチングして、ｐ＋Ｓｉ領域のアレイを露出させる工程は、熱Ｈ３ＰＯ４ウェットエッチングを用いる工程を包含する、請求項５に記載の方法。
【請求項１７】
前記第１および前記第２のバリア絶縁体を堆積させる工程は、ＴｉＯ２、Ａｌ２Ｏ３およびＳｉ３Ｎ４を含む群より選択される材料を堆積させる工程を包含する、請求項７に記載の方法。
【請求項１８】
複数のｎドーピングシリコン（ｎ＋Ｓｉ）ビット線と、
ｐドーピング（ｐ＋）Ｓｉ領域が間に置かれる、該ｎ＋Ｓｉビット線の上に位置する金属下部電極のアレイと、
該ｎ＋Ｓｉビット線と直交し、該ｎ＋Ｓｉビット線の上に位置し、該下部電極に隣接し、かつ該ｐ＋Ｓｉ領域を分離する複数のワード線酸化物隔離構造と、
該下部電極の上に位置するメモリレジスタ材料が間にある、該ビット線と直交する複数の上部電極ワード線と、
該ワード線に隣接し、該ワード線酸化物隔離構造の上に位置する、酸化物で充填されたワード線トレンチと
を備える、デュアルトレンチアイソレーション構造を有するメモリアレイ。
【請求項１９】
ｐドーピングシリコン（ｐ−Ｓｉ）基板をさらに備え、
前記複数のｎ＋Ｓｉビット線は、該ｐ−Ｓｉ基板の上に位置する、請求項１８に記載のメモリアレイ。
【請求項２０】
前記ワード線酸化物隔離構造は、前記ｎ＋Ｓｉビット線の中に伸びる、請求項１９に記載のメモリアレイ。
【請求項２１】
前記ワード線の下に位置するビット線トレンチであって、酸化物で充填されたビット線トレンチを前記ビット線間にさらに備える、請求項２０に記載のメモリアレイ。
【請求項２２】
前記メモリレジスタ材料は、ＰＣＭＯ、巨大磁気抵抗（ＣＭＲ）、および高温超伝導体（ＨＴＳＣ）材料を含む群より選択される、メモリアレイであって、
前記酸化物で充填されたビット線トレンチの上に位置し、かつ下部電極に隣接し、１０〜３０ｎｍの範囲の厚さを有する第１のバリア絶縁体層をさらに備える、請求項２１に記載のメモリアレイ。
【請求項２３】
前記ワード線と前記酸化物で充填されたワード線トレンチとの間に置かれる第２のバリア絶縁体側壁をさらに備える、請求項２２に記載のメモリアレイ。
【請求項２４】
前記第１および前記第２のバリア絶縁体は、ＴｉＯ２、Ａｌ２Ｏ３およびＳｉ３Ｎ４を含む群より選択される材料である、請求項２３に記載の方法。
【請求項２５】
前記ワード線酸化物隔離構造は、前記ｐ＋Ｓｉ領域と前記ｎ＋Ｓｉビット線との境界面の下に伸びる底面を有する、請求項２１に記載のメモリアレイ。
【請求項２６】
前記ワード線酸化物隔離構造は、２００〜５００ｎｍの範囲の厚さを有する、請求項２５に記載のメモリアレイ。
【請求項２７】
前記酸化物で充填されたビット線トレンチは、前記ｎ＋Ｓｉビット線と前記ｐ−Ｓｉ基板との境界面の下まで伸びる厚さを有する、請求項２１に記載のメモリアレイ。
【請求項２８】
前記酸化物で充填されたビット線トレンチは、４００〜７００ｎｍの範囲の厚さを有する、請求項２７に記載のメモリアレイ。
【請求項２９】
前記酸化物で充填されたワード線トレンチは、３００〜４００ｎｍの範囲の厚さを有する、請求項２６に記載のメモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、集積回路（ＩＣ）の製造に関し、より具体的には、１抵抗＋１ダイオード型（１Ｒ１Ｄ）の下部電極のアレイの下に位置するｐｎ接合間に形成される改善された隔離領域を有するメモリアレイに関する。
【背景技術】
【０００２】
通常、１Ｒ１Ｄ型のレジスタランダムアクセスメモリ（ＲＲＡＭ）は、ｎドーピングシリコン（ｎ＋Ｓｉ）ビット線を用いる。下部電極のアレイは、ビット線の上に形成され、ｐドーピング（ｐ＋）Ｓｉ領域が間に挟まれる。ｐ＋Ｓｉとｎ＋Ｓｉビット線との間の境界面はｐｎ接合を形成する。従来の製造プロセスは、プロセスの比較的早期にトレンチおよび酸化物隔離構造が形成され得るので、下に位置するシリコン（Ｓｉ）基板の中に伸びるビット線間に十分な酸化物の隔離領域が形成可能である。しかしながら、共通の（同じ）ビット線に沿って隣接するｐｎ接合を隔離することは比較的困難である。適切に隔離されないために、読み出し動作およびプログラム動作中の電極間にクロストークが生じ得る。
【０００３】
図１は、２つの直交軸によるトレンチ隔離レジスタメモリアレイの部分断面図である（従来技術）。図１の左側に示されるように、各ｎ＋ビット線は、酸化物トレンチによって他のビット線から隔離される。図の右側は、ｎ＋ビット線に沿う断面を示す。ｐ＋領域があるところでは、ｎ＋ビット線の上にｐｎ接合が形成される。ｐ＋領域および下部電極は自己整合されるが、ｐ＋領域は、イオン注入された浅い接合によって形成される。その結果、ブレークダウン電圧が低下し得、隣接し合う下部電極間のクロストークが増加し得る。
【０００４】
１Ｒ１Ｄ下部電極の隣接し合うｐｎ接合が共通のビット線に沿ってより十分に隔離され得る場合、有利である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
共通の（同じ）ビット線に沿って隣接するｐｎ接合を隔離することは比較的困難である。適切に隔離されない場合、読み出し動作およびプログラム動作中の電極間にクロストークが生じ得る。
【０００６】
ｐ＋領域および下部電極は自己整合されるが、ｐ＋領域は、イオン注入された浅い接合によって形成され、ブレークダウン電圧が低下し得、隣接し合う下部電極間のクロストークが増加し得る。
【課題を解決するための手段】
【０００７】
本発明は、１Ｒ１Ｄ下部電極ｐｎ接合間に改善された酸化物隔離領域を提供するデュアル酸化物トレンチアイソレーション構造を記載する。通常、比較的深いトレンチでｎ＋ビット線を隔離することによって、より大きい隔離が達成される一方で、ｐｎビット線接合を隔離するためにより浅いトレンチが用いられる。選択肢の１つとして、下部電極用金属、バリア隔離用材料（ＴｉＯ２等）および上部電極用金属中で、通常、巨大磁気抵抗（ＣＭＲ）または高温超伝導体材料のいずれかであるメモリレジスタが被包され得、シリコン酸化物とメモリレジスタとの間の反応を防止する。
【０００８】
従って、メモリアレイにおけるデュアルトレンチ隔離構造を形成する方法が提供される。この方法は、ｐドーピングシリコン（ｐ−Ｓｉ）基板を形成する工程と、ｐ−Ｓｉ基板の上に位置するｎドーピング（ｎ＋）Ｓｉ層を形成する工程と、ｎ＋Ｓｉビット線を形成する前に、ｎ＋Ｓｉ層の上に位置するｐ＋Ｓｉ層を形成する工程と、ｐ＋層の上に位置する窒化シリコン層を形成する工程と、窒化シリコン層の上に位置する上部酸化物層を形成する工程と、ｎ＋Ｓｉビット線、ビット線間のビット線トレンチを形成するために、上部酸化物層、窒化シリコン層、ｐ＋Ｓｉ層、およびｎ＋Ｓｉ層の一部の第１の選択的エッチングを実行する工程と、ｐドーピング（ｐ＋）Ｓｉ領域が間に挟まった、複数のｎドーピングシリコン（ｎ＋Ｓｉ）ビット線の上に位置する金属下部電極のアレイを形成する工程と、下部電極に隣接し、かつｐ＋Ｓｉ領域を隔離するように、ｎ＋Ｓｉビット線と直交し、この上に位置する複数のワード線酸化物隔離構造を形成する工程と、下部電極の上に位置するメモリレジスタ材料が間にある、ｎ＋Ｓｉビット線と直交する複数の上部電極ワード線を形成する工程と、酸化物で充填されたワード線トレンチをワード線に隣接して形成する工程とを包含する。
【０００９】
この方法のいくつかの局面において、ｎ＋Ｓｉビット線の上に位置する複数のワード線酸化物隔離構造を形成する工程は、下に位置するｎ＋Ｓｉビット線の中に伸びるワード線酸化物隔離構造の一部を形成する工程を包含する。
【００１０】
他の局面において、間にｐ＋Ｓｉ領域が挟まった複数のｎ＋Ｓｉビット線の上に位置する金属下部電極のアレイを形成する工程は、第２のエッチングを実行する工程と、ビット線トレンチに直交するワードとレンチを形成するために、ビット線トレンチを深くして、上部酸化物層、窒化シリコン層、ｐ＋Ｓｉ層、ｎ＋Ｓｉ層、および、ｐ−Ｓｉ基板の一部をエッチングする工程と、ビット線およびワード線のトレンチをトレンチ酸化物で充填する工程と、トレンチ酸化物および上部酸化物を窒化シリコン層まで化学的機械的研磨（ＣＭＰ）する工程と、窒化シリコンをエッチングして除去し、ｐ＋Ｓｉ領域のアレイを露出させる工程と、下部電極用金属を等方的に堆積する工程と、下部電極用金属をトレンチ酸化物までＣＭＰする工程とを包含する。
【００１１】
上述の方法、およびデュアルトレンチアイソレーション構造を有するメモリアレイのさらなる詳細は後述される。
【００１２】
本発明による方法は、メモリアレイにおいて、デュアルトレンチアイソレーション構造を形成する方法であって、ｐドーピング（ｐ＋）Ｓｉ領域が間に置かれる、複数のｎドーピングシリコン（ｎ＋Ｓｉ）ビット線の上に位置する金属下部電極のアレイを形成する工程と、該ｎ＋Ｓｉビット線と直交し、該ｎ＋Ｓｉビット線の上に位置し、該下部電極に隣接し、かつ該ｐ＋Ｓｉ領域を分離する複数のワード線酸化物隔離構造を形成する工程と、該ｎ＋Ｓｉビット線と直交し、かつ該下部電極の上に位置する複数の上部電極ワード線を形成する工程であって、該下部電極の上に位置するメモリレジスタ材料が間に置かれる、工程と、酸化物で充填されたワード線トレンチを該ワード線に隣接して形成する工程とを包含し、これにより上記目的を達成する。
【００１３】
ｐドーピングシリコン（ｐ−Ｓｉ）基板を形成する工程と、該ｐ−Ｓｉ基板の上に位置するｎドーピング（ｎ＋）Ｓｉ層を形成する工程と、該ｎ＋Ｓｉ層から該複数のｎ＋Ｓｉビット線を形成する工程とをさらに包含してもよい。
【００１４】
前記ｎ＋Ｓｉビット線の上に位置する複数のワード線酸化物隔離構造を形成する工程は、該下に位置するｎ＋Ｓｉビット線の中に伸びる該ワード線酸化物隔離構造の一部を形成する工程を包含してもよい。
【００１５】
前記ｎ＋Ｓｉビット線を形成する工程の前に、該ｎ＋Ｓｉ層の上に位置するｐ＋Ｓｉ層を形成する工程と、前記ｐ＋層の上に位置する窒化シリコン層を形成する工程と、該窒化シリコン層の上に位置する上部酸化物層を形成する工程とをさらに包含し、該ｎ＋Ｓｉビット線を形成する工程は、該上部酸化物層、該窒化シリコン層、該ｐ＋Ｓｉ層、および該ｎ＋Ｓｉ層の一部の第１の選択的エッチングを実行して、該ビット線間にビット線トレンチを形成する工程を包含してもよい。
【００１６】
前記ｐ＋Ｓｉ領域が間に置かれる、複数のｎ＋Ｓｉビット線の上に位置する金属下部電極のアレイを形成する工程は、第２のエッチングを実行して、前記ビット線トレンチを深くし、かつ前記上部酸化物層、前記窒化シリコン層、該ｐ＋Ｓｉ層、該ｎ＋Ｓｉ層、および前記ｐ−Ｓｉ基板の一部をエッチングし、該ビット線トレンチと直交するワード線トレンチを形成する工程と、該ビット線トレンチおよび該ワード線トレンチをトレンチ酸化物で充填する工程と、該トレンチ酸化物および該上部酸化物を該窒化シリコン層まで化学的機械的研磨（ＣＭＰ）する工程と、該窒化シリコン層を除去するためにエッチングして、ｐ＋Ｓｉ領域のアレイを露出させる工程と、下部電極用金属を等方的に堆積させる工程と、該下部電極用金属を該トレンチ酸化物までＣＭＰする工程とを包含してもよい。
【００１７】
前記下部電極の上に位置するメモリレジスタ材料が間に置かれる、前記ビット線と直交する複数の上部電極ワード線を形成する工程は、メモリレジスタ材料を堆積させる工程と、上部電極用金属を堆積させる工程と、前記上部電極およびメモリレジスタ材料を選択的にエッチングして、該下部電極の上に位置する複数のワード線を該ビット線と直交するように形成する工程とを包含してもよい。
【００１８】
メモリレジスタ材料を堆積させる工程は、ＰＣＭＯ、巨大磁気抵抗（ＣＭＲ）および高温超伝導体（ＨＴＳＣ）材料を含む群より選択されるメモリレジスタ材料を用いる工程を包含し、前記下部電極のアレイの形成に続いて、ＢＨＦ溶液およびプラズマを含む群より選択されるプロセスを用いて、前記ワード線酸化物隔離構造の層を１０〜３０ナノメートル（ｎｍ）の範囲の深さにまで除去する工程と、前記トレンチ酸化物の上に位置する第１のバリア絶縁体層を形成する工程と、該第１のバリア絶縁体層を前記下部電極用金属までＣＭＰする工程とを包含してもよい。
【００１９】
前記ワード線の形成に続いて、第２のバリア絶縁体を堆積させる工程と、該第２のバリア絶縁体の上に位置するパシベーション酸化物層を堆積させる工程と、該パシベーション酸化物層および該第２のバリア絶縁体を異方的にエッチングして、第２のバリア絶縁体側壁を該ワード線に隣接して形成する工程とをさらに包含してもよい。
【００２０】
前記ｐ−Ｓｉ基板の上に位置するｎ＋Ｓｉ層を形成する工程は、１００〜２００ＫｅＶの範囲のエネルギーレベル、および５×１０１４〜２×１０１５／ｃｍ２の範囲のドーズ量のリン、ならびに、２００〜４００ＫｅＶの範囲のエネルギーレベル、および５×１０１４〜２×１０１５／ｃｍ２の範囲のドーズ量のヒ素を含む群より選択されるプロセスで該ｎ＋Ｓｉ層をドーピングする工程を包含してもよい。
【００２１】
前記ｎ＋Ｓｉ層の上に位置するｐ＋Ｓｉ層を形成する工程は、５〜２０ＫｅＶの範囲のエネルギーレベル、および１×１０１５〜４×１０１５／ｃｍ２の範囲のドーズ量のボロン、ならびに、２０〜８０ＫｅＶの範囲のエネルギーレベル、および１×１０１５〜４×１０１５／ｃｍ２の範囲のドーズ量のＢＦ２を含む群より選択されるプロセスで、該ｐ＋Ｓｉ層をドーピングする工程を包含してもよい。
【００２２】
前記窒化シリコンの上に位置する上部酸化物層を形成する工程は、５０〜５００ｎｍの範囲の厚さを有する上部酸化物層を形成する工程を包含してもよい。
【００２３】
前記ｐ＋Ｓｉ層の上に位置する窒化シリコン層を形成する工程は、１００〜３００ｎｍの範囲の厚さの該窒化シリコン層を形成する工程を包含してもよい。
【００２４】
前記上部酸化物層、前記窒化シリコン層、前記ｐ＋Ｓｉ層、および前記ｎ＋Ｓｉ層の第１の選択的エッチングを実行して、前記ｎ＋Ｓｉビット線間にビット線トレンチを形成する工程は、２００〜５００ｎｍの範囲の深さのビット線トレンチを形成する工程を包含してもよい。
【００２５】
第２のエッチングを実行する工程、ビット線トレンチを深くする工程、ならびに、上部酸化物層、窒化シリコン層、ｐ＋Ｓｉ層、ｎ＋Ｓｉ層、および、ｐ−Ｓｉ基板の一部をエッチングして、該ビット線トレンチと直交するワード線トレンチを形成する工程は、前記ｎ＋Ｓｉビット線の上に位置する該ｐ＋Ｓｉの境界面の下まで該ワード線トレンチをエッチングする工程と、該ｐ−Ｓｉ基板の上に位置する該ｎ＋Ｓｉビット線の該境界面の下まで該ビット線トレンチを伸ばす工程とを包含してもよい。
【００２６】
第２のエッチングを実行する工程は、２００〜５００ｎｍの範囲の深さで前記ワード線トレンチをエッチングする工程と、４００〜７００ｎｍの範囲内の全深さまで該ビット線トレンチを伸ばす工程とを包含してもよい。
【００２７】
前記窒化シリコンを除去するためにエッチングして、ｐ＋Ｓｉ領域のアレイを露出させる工程は、熱Ｈ３ＰＯ４ウェットエッチングを用いる工程を包含してもよい。
【００２８】
前記第１および前記第２のバリア絶縁体を堆積させる工程は、ＴｉＯ２、Ａｌ２Ｏ３およびＳｉ３Ｎ４を含む群より選択される材料を堆積させる工程を包含してもよい。
【００２９】
本発明によるデュアルトレンチアイソレーション構造を有するメモリアレイであって、複数のｎドーピングシリコン（ｎ＋Ｓｉ）ビット線と、ｐドーピング（ｐ＋）Ｓｉ領域が間に置かれる、該ｎ＋Ｓｉビット線の上に位置する金属下部電極のアレイと、該ｎ＋Ｓｉビット線と直交し、該ｎ＋Ｓｉビット線の上に位置し、該下部電極に隣接し、かつ該ｐ＋Ｓｉ領域を分離する複数のワード線酸化物隔離構造と、該下部電極の上に位置するメモリレジスタ材料が間にある、該ビット線と直交する複数の上部電極ワード線と、該ワード線に隣接し、該ワード線酸化物隔離構造の上に位置する、酸化物で充填されたワード線トレンチとを備え、これにより上記目的を達成する。
【００３０】
ｐドーピングシリコン（ｐ−Ｓｉ）基板をさらに備え、前記複数のｎ＋Ｓｉビット線は、該ｐ−Ｓｉ基板の上に位置してもよい。
【００３１】
前記ワード線酸化物隔離構造は、前記ｎ＋Ｓｉビット線の中に伸びてもよい。
【００３２】
前記ワード線の下に位置するビット線トレンチであって、酸化物で充填されたビット線トレンチを前記ビット線間にさらに備えてもよい。
【００３３】
前記メモリレジスタ材料は、ＰＣＭＯ、巨大磁気抵抗（ＣＭＲ）、および高温超伝導体（ＨＴＳＣ）材料を含む群より選択される、メモリアレイであって、前記酸化物で充填されたビット線トレンチの上に位置し、かつ下部電極に隣接し、１０〜３０ｎｍの範囲の厚さを有する第１のバリア絶縁体層をさらに備えてもよい。
【００３４】
前記ワード線と前記酸化物で充填されたワード線トレンチとの間に置かれる第２のバリア絶縁体側壁をさらに備えてもよい。
【００３５】
前記第１および前記第２のバリア絶縁体は、ＴｉＯ２、Ａｌ２Ｏ３およびＳｉ３Ｎ４を含む群より選択される材料であってもよい。
【００３６】
前記ワード線酸化物隔離構造は、前記ｐ＋Ｓｉ領域と前記ｎ＋Ｓｉビット線との境界面の下に伸びる底面を有してもよい。
【００３７】
前記ワード線酸化物隔離構造は、２００〜５００ｎｍの範囲の厚さを有してもよい。
【００３８】
前記酸化物で充填されたビット線トレンチは、前記ｎ＋Ｓｉビット線と前記ｐ−Ｓｉ基板との境界面の下まで伸びる厚さを有してもよい。
【００３９】
前記酸化物で充填されたビット線トレンチは、４００〜７００ｎｍの範囲の厚さを有してもよい。
【００４０】
前記酸化物で充填されたワード線トレンチは、３００〜４００ｎｍの範囲の厚さを有してもよい。
【発明の効果】
【００４１】
各メモリビットが酸化物で隔離された超高集積クロスポイント・抵抗メモリアレイを提供することができる。
【発明を実施するための最良の形態】
【００４２】
図２は、デュアルトレンチアイソレーション構造を有する本発明のメモリアレイの平面図、および、直交軸に沿う部分断面図である。示されるメモリアレイは、１Ｒ１Ｄメモリアレイであるが、後述される隔離構造の原理は、他のタイプのメモリアレイに適用され得る。メモリアレイ２００は、複数のｎドーピングシリコン（ｎ＋Ｓｉ)ビット線２０２を含む。４つのビット線２０２は、Ａ−Ａ’断面で示されるが、このアレイは、いずれの特定の数のビット線にも限定されない。金属下部電極２０４のアレイは、ｎ＋Ｓｉビット線２０２の上に位置し、ｐドーピング（ｐ＋）Ｓｉ領域２０６が間に挟まれる。
【００４３】
複数のワード線酸化物隔離構造２０８は、ｎ＋Ｓｉビット線２０２と直交し、かつその上に位置する。ワード線酸化物隔離構造２０８は下部電極２０４に隣接し、ｐ＋Ｓｉ領域２０６を分離する。複数の上部電極ワード線２１０は、ビット線２０２と直交し、下部電極２０４の上に位置するメモリレジスタ材料２１２が間にある。１０本のワード線２１０は、平面図で示されるが、アレイは、いずれの特定の数のワード線にも限定されない。酸化物で充填されたワード線トレンチ２１４は、ワード線酸化物隔離構造２０８の上に位置し、ワード線２１０に隣接する。
【００４４】
メモリアレイ２００は、ｐドーピングシリコン（ｐ−Ｓｉ）基板２１６をさらに備える。複数のｎ＋Ｓｉ線２０２は、ｐ−Ｓｉ基板２１６の上に位置する。（図示されるようにアレイ２００のいくつかの局面において）、ワード線酸化物隔離構造２０８は、下に位置するｎ＋Ｓｉビット線の中に伸びる。酸化物で充填されたビット線トレンチ２１８は、ワード線２１０の下に位置するビット線２０２間に形成される。通常、メモリレジスタ２１２は、Ｐｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）、巨大磁気抵抗（ＣＭＲ）、または高温超伝導体（ＨＴＳＣ）等の材料である。しかしながら、アレイは、いずれの特定のタイプのメモリレジスタ材料にも限定されない。
【００４５】
いくつかの局面において、メモリアレイ２００は、酸化物で充填されたビット線トレンチ２１８の上に位置するバリア絶縁体層２２０であって、下部電極２０４に隣接する第１のバリア絶縁体層２２０をさらに備える。他の局面において、メモリアレイ２００は、ワード線２１０と酸化物で充填されたワード線トレンチ２１４との間に置かれた第２のバリア絶縁体側壁２２２をさらに備える。
【００４６】
図３は、Ａ−Ａ’断面の酸化物で充填されたビット線トレンチ２１８の詳細図である。示されるように、第１のバリア絶縁体層２２０は、１０〜３０ナノメートル（ｎｍ）の範囲の厚さ３００を有する。酸化物で充填されたビット線トレンチ２１８は、ｎ＋Ｓｉビット線とその下に位置するｐ−Ｓｉ基板との境界面より下に伸びる厚さ３０２を有する。いくつかの局面において、厚さ３０２は、４００〜７００ｎｍの範囲である。
【００４７】
図４は、Ｂ−Ｂ’断面のワード線酸化物隔離構造２０８の詳細図である。第１および第２のバリア絶縁体は、ＴｉＯ２、Ａｌ２Ｏ３またはＳｉ３Ｎ４等の材料である。しかしながら、他の材料もまた用いられ得る。示されるように、ワード線酸化物隔離構造２０８は、ｐ＋Ｓｉ領域とその下に位置するｎ＋Ｓｉビット線との境界面４０２（ｐｎ接合）より下に伸びる底面４００を有する。ワード線酸化物隔離構造２０８は、下部電極２０４とメモリレジスタ２１２との境界面からワード線酸化物隔離構造の底面４００までと定義され、２００〜５００ｎｍの範囲の厚さ４０４を有する。ワード線隔離構造２０８の最上面４０６は、下部電極の最上面を規定するプロセスと同じであるＣＭＰプロセスによって形成される。従って、酸化物で充填されたワード線トレンチ２１４は、下部電極２０４とメモリレジスタ２１２との間の境界面に沿うワード線隔離構造の最上面４０６におけるワード線酸化物隔離構造２０８と界面をなす。酸化物で充填されたワード線トレンチ２１４は、３００〜４００ｎｍの範囲の厚さ４０８を有する。あるいは、ワード線隔離構造２０８および酸化物で充填されたワード線トレンチ２１４は、５００〜９００ｎｍの範囲の全厚を有し、別々のプロセスで形成された単一素子であると考えられ得る。
【００４８】
（機能の説明）
本発明のデュアルトレンチアイソレーションシステムは、非常に高密度のクロスポイントレジスタメモリアレイを提供し、各メモリビットは酸化物で隔離されている。アレイは、小さいセルサイズおよび低いビット間クロストークを有するが、製造プロセスは、従来の超高密度集積回路（Ｕｌｔｒａ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｉｎｔｅｇｒａｔｉｏｎ  ｃｉｒｃｕｉｔ）のプロセスと互換性をもつ。
【００４９】
プロセスは、ｐ型シリコン基板で開始する。従来のｎウェルおよびｐウェルは、ｐＭＯＳＴおよびｎＭＯＳＴそれぞれを製造するために用いられる。メモリアレイは、ｎ＋ビット線寄生キャパシタンスを最小化するために、ｐ型シリコン基板上に製造される。製造プロセスは、以下のとおりである。
【００５０】
比較的深いｎ＋接合が注入プロセスによって形成される。その際、１００ＫｅＶ〜２００ＫｅＶのエネルギーおよび５×１０１４〜２×１０１５／ｃｍ２（リン）のドーズ量、または２００〜４００ＫｅＶおよび５×１０１４〜２×１０１５／ｃｍ２（ヒ素）のドーズ量を用いる。この注入に引き続いて、５〜２０ＫｅＶで、１×１０１５〜４×１０１５／ｃｍ２のドーズ量のボロン、または２０〜８０ＫｅＶで、１×１０１５〜４×１０１５／ｃｍ２のドーズ量のＢＦ２といった浅いｐ＋イオン注入が行われて、ｐ型基板上にｐｎ接合が形成される。窒化シリコンの薄い層５００が１００〜３００ｎｍのオーダーの厚さで堆積され、次に、５０〜５００ｎｍの厚さで最上面が酸化コートで被覆される（図示せず）。
【００５１】
図５は、平面図、および直交軸での部分断面図であり、窒化シリコンの堆積が行われる。窒化シリコン５００および下に位置するシリコンをエッチングして、ビット線トレンチ５０２を形成するためにフォトレジストが用いられる。ビット線トレンチの深さ５０２は、約３００〜５００ｎｍである。
【００５２】
図６は、平面図、および直交軸での部分断面図であり、第２のエッチングが行われる。第１のトレンチエッチングの後、フォトレジストが剥離され、そして、第２のフォトレジストが付与されて、酸化物隔離構造の第２のトレンチ６００が形成される（図２の２０８を参照）。第２のトレンチ６００は、約２００〜５００ｎｍの深さを有する。第２のトレンチをエッチングする間、第１の（ビット線）トレンチは、基板２１６までさらにエッチングされる。第２のトレンチは、ｎ＋／ｐ型基板接合よりも深い。エッチングに続いて、レジストが剥離される。
【００５３】
図７は、平面図、および直交軸での部分断面図であり、酸化物の充填およびＣＭＰが行われる。ＣＭＰプロセスは、窒化物層５００で停止する。シリコントレンチを再充填およびＣＭＰするために任意の従来のプロセスが用いられる。
【００５４】
図８は、平面図、および直交軸での部分断面図であり、下部電極の形成が行われる。窒化シリコンは、熱Ｈ３ＰＯ４のウェットエッチングまたは他の従来のプロセスを用いて選択的に除去される。下部電極が堆積され、トレンチ酸化物までＣＭＰされる。
【００５５】
図９は、平面図、および直交軸での部分断面図であり、第１のバリア絶縁体の形成が行われる。ウェハは、ＢＨＦ溶液中またはプラズマ中でエッチングされ、１０〜３０ｎｍの酸化物が除去される。ＴｉＯ２またはＳｉ３Ｎ４等の第１のバリア絶縁体２２０の薄い層が堆積され、ＣＭＰされて、下部電極２０４を露出させる。
【００５６】
図１０は、平面図、および直交軸での部分断面図であり、上部電極の形成が行われる。ＣＭＲまたは高温超伝導体等のメモリレジスタ材料２１２が堆積され、次に、上部電極２１０の堆積が行われる。上部電極２１０をエッチングするためにフォトレジストがマスクとして用いられる。上部電極２１０は、シングルダマシンＣＭＰプロセスによっても形成され得る。上部電極がエッチングされる間、メモリレジスタ材料の露出された部分もエッチングされ得る。
【００５７】
図２に戻って、ＴｉＯ２またはＳｉ３Ｎ４等の第２のバリア絶縁体２２２が堆積され、次に、パシベーション酸化物堆積および最後のメタライゼーションが行われる。示されるように、第２のバリア絶縁体２２２が異方性エッチングされ得、平坦な表面上のすべてのバリア酸化物を除去し、メモリレジスタの側壁にてバリア酸化物パシベーションを形成する。シリコン酸化物および水素に反応しないメモリレジスタ材料が用いられた場合、第１のバリア絶縁体２２０および第２のバリア絶縁体２２２は必要とされない。
【００５８】
図１１ａ〜図１１ｃは、メモリアレイにおいてデュアルトレンチアイソレーション構造を形成する本発明の方法を示すフローチャートである。この方法は、明瞭にするために、符号付けされた工程のシーケンスとして示されるが、他に明記なき限り、符号が順番を示すことを意図しない。これらの工程のいくつかは省かれ、並行して実行されるか、またはシーケンスの順番を厳格に守ることを必要とせずに実行されてもよいことが理解されるべきである。この方法は、工程１１００にて開始する。
【００５９】
工程１１０２は、ｐドーピングシリコン（ｐ−Ｓｉ）基板を形成する。工程１１０４は、ｐ−Ｓｉ基板の上に位置するｎドーピング（ｎ＋）Ｓｉ層を形成する。工程１１０６は、ｎ＋Ｓｉビット線を形成する前に、ｎ＋Ｓｉ層の上に位置するｐ＋Ｓｉ層を形成する。工程１１０８は、ｐ＋層の上に位置する窒化シリコンの層を形成する。工程１１１０は、窒化シリコン層の上に位置する上部酸化物層を形成する。工程１１１２は、複数のｎ＋Ｓｉビット線をｎ＋Ｓｉ層から形成する。工程１１１４は、複数のｎドーピングシリコン（ｎ＋Ｓｉ）ビット線の上に位置する金属下部電極のアレイを形成し、ｐドーピング（ｐ＋）Ｓｉ領域が間に置かれる。工程１１１６は、ｎ＋Ｓｉビット線と直交し、かつその上に位置する複数のワード線酸化物隔離構造を形成する。ワード線隔離構造は、下部電極に隣接し、ｐ＋Ｓｉ領域を分離する。工程１１１８は、ｎ＋Ｓｉビット線と直交する複数の上部電極ワード線を形成し、下部電極の上に位置するメモリレジスタ材料が間にある。工程１１２０は、ワード線に隣接する酸化物で充填されたワード線トレンチを形成する。
【００６０】
本発明のいくつかの局面において、工程１１１６におけるｎ＋Ｓｉビット線の上に位置する複数のワード線酸化物隔離構造を形成する工程は、下に位置するｎ＋Ｓｉビット線の中に伸びるワード線酸化物隔離構造の一部を形成する工程を包含する。他の局面において、工程１１１２におけるｎ＋Ｓｉビット線を形成する工程は、上部酸化物層、窒化シリコン層、ｐ＋Ｓｉ層、およびｎ＋Ｓｉ層の一部の第１の選択的エッチングを実行してビット線間にビット線トレンチを形成する工程を包含する。
【００６１】
いくつかの局面において、工程１１１４における複数のｎ＋Ｓｉビット線の上に位置する金属下部電極のアレイを形成して、ｐ＋Ｓｉ領域が間に置かれる工程は、サブ工程を包含する。工程１１１４ａは、ビット線トレンチを深くし、上部酸化物層、窒化シリコン層、ｐ＋Ｓｉ層、ｎ＋Ｓｉ層およびｐ−Ｓｉ基板の一部をエッチングする第２のエッチングを実行して、ビット線トレンチと直交するワード線トレンチを形成することを含む。工程１１１４ｂは、ビット線およびワード線のトレンチをトレンチ酸化物で充填する。工程１１１４ｃは、トレンチ酸化物および窒化シリコン層の上部酸化物をＣＭＰする。工程１１１４ｄは、窒化シリコンを除去し、かつｐ＋Ｓｉ領域のアレイを露出させるためにエッチングする。例えば、熱Ｈ３ＰＯ４のウェットエッチングは、窒化シリコンを除去し、かつｐ＋Ｓｉ領域のアレイを露出させるために用いられ得る。工程１１１４ｅは、下部電極用金属を等方的に堆積させる。工程１１１４ｆは、下部電極用金属をトレンチ酸化物までＣＭＰする。
【００６２】
いくつかの局面において、工程１１１８における下部電極の上に位置するメモリレジスタ材料が間にある、ビット線と直交する複数の上部電極ワード線を形成する工程は、サブ工程を包含する。工程１１１８ａは、メモリレジスタ材料を堆積させる。工程１１１８ｂは、上部電極用金属を堆積させる。工程１１１８ｃは、下部電極の上に位置し、ビット線と直交する複数のワード線を形成するために、上部電極およびメモリレジスタ材料を選択的にエッチングする。
【００６３】
いくつかの局面において、工程１１１８ａにおけるメモリレジスタ材料を堆積させる工程は、ＰＣＭＯ、巨大磁気抵抗（ＣＭＲ）、または高温超伝導体（ＨＴＳＣ）材料等のメモリレジスタ材料を用いる工程を包含する。従って、本方法は、さらなる工程を包含する。下部電極のアレイの形成（工程１１１４）に続く工程１１１５ａは、ＢＨＦ溶液またはプラズマを含むプロセスを用いて、１０〜３０ナノメートル（ｎｍ）の範囲の深さまでワード線酸化物隔離構造の層を除去する。工程１１１５ｂは、トレンチ酸化物の上に位置する第１のバリア絶縁体層を形成する。工程１１１５ｃは、下部電極用金属まで第１のバリア絶縁体層をＣＭＰする。
【００６４】
他の局面において、ワード線の形成に続く工程１１１９ａは、第２のバリア絶縁体を堆積させる。工程１１１９ｂは、第２のバリア絶縁体の上に位置するパシベーション酸化物層を堆積させる。工程１１１９ｃは、パシベーション酸化物層および第２のバリア絶縁体を異方的にエッチングして、ワード線に隣接する第２のバリア絶縁体側壁を形成する。工程１１１５ｂおよび１１１９ａにおいて堆積された第１および第２のバリア絶縁体は、それぞれＴｉＯ２、Ａｌ２Ｏ３またはＳｉ３Ｎ4であり得る。
【００６５】
いくつかの局面において、工程１１０４におけるｐ−Ｓｉ基板の上に位置するｎ＋Ｓｉ層を形成する工程は、１００〜２００ＫｅＶの範囲のエネルギーレベルおよび５×１０１４〜２×１０１５／ｃｍ２の範囲のドーズ量のリン、ならびに２００〜４００ＫｅＶの範囲のエネルギーレベルおよび５×１０１４〜２×１０１５／ｃｍ２の範囲のドーズ量のヒ素を含む群より選択されたプロセスを用いてｎ＋Ｓｉ層をドーピングする工程を包含する。
【００６６】
いくつかの局面において、工程１１０６におけるｎ＋Ｓｉ層の上に位置するｐ＋Ｓｉ層を形成する工程は、５〜２０ＫｅＶの範囲のエネルギーレベルおよび１×１０１５〜４×１０１５／ｃｍ２の範囲のドーズ量のボロン、ならびに２０〜８０ＫｅＶの範囲のエネルギーレベルおよび１×１０１５〜４×１０１５／ｃｍ２の範囲のドーズ量のＢＦ２を含む群より選択されたプロセスを用いてｐ＋Ｓｉ層をドーピングする工程を包含する。
【００６７】
本方法のいくつかの局面において、工程１１０８におけるｐ＋Ｓｉ層の上に位置する窒化シリコン層を形成する工程は、窒化シリコン層を１００〜３００ｎｍの範囲の厚さに形成する工程を包含し、工程１１１０における窒化シリコンの上に位置する上部酸化物層を形成する工程は、５０〜５００ｎｍの範囲の厚さを有する上部酸化物層を形成する工程を包含する。
【００６８】
他の局面において、上部酸化物層、窒化シリコン層、ｐ＋Ｓｉ層、およびｎ＋Ｓｉ層の一部の第１の選択的エッチングを実行して、工程１１１２におけるｎ＋Ｓｉビット線間にビット線トレンチを形成する工程は、２００〜５００ｎｍの範囲の深さのビット線トレンチを形成する工程を包含する。
【００６９】
いくつかの局面において、第２のエッチングを実行する工程、ビット線トレンチを深くする工程、ならびに上部酸化物層、窒化シリコン層、ｐ＋Ｓｉ層、ｎ＋Ｓｉ層、およびｐ−Ｓｉ基板の一部をエッチングして、１１１４ａにおけるビット線トレンチと直交するワード線トレンチを形成する工程は、さらなるサブ工程を包含する。工程１１１４ａ１は、ｎ＋Ｓｉビット線の上に位置するｐ＋Ｓｉの境界面（ｐｎ接合）より下の深さまでワード線トレンチをエッチングする。工程１１１４ａ２は、ビット線トレンチをｐ−Ｓｉ基板の上に位置するｎ＋Ｓｉビット線の境界面の下の深さまでビット線トレンチを伸ばす。
【００７０】
あるいは（図示せず）、工程１１１４ａにおける第２のエッチングを実行する工程は、２００〜５００ｎｍの範囲の深さまでワード線トレンチをエッチングする工程、全深さ４００〜７００ｎｍの範囲内でビット線トレンチを伸ばす工程を包含する。
【００７１】
メモリアレイデュアルトレンチアイソレーション構造、およびこれを形成する方法が提供された。ビット線およびワード線を用いるメモリアレイとの関連で提供されたが、本発明は、より広い用途を有し、かつより広いクラスのアレイ構造で用いられ得ることが理解されるべきである。さらに、本発明は、従来のＩＣ製造プロセスと互換性をもつことが示された。本発明は、隔離構造の製造を示すために用いられた特定のプロセスに限定されないことが理解されるべきである。本発明の他の変形および実施形態は、当業者に明らかである。
【００７２】
メモリアレイデュアルトレンチアイソレーション構造、およびこれを形成する方法が提供される。この方法は、ｐドーピングシリコン（ｐ−Ｓｉ）基板を形成する工程と、このｐ−Ｓｉ基板の上に位置するｎドーピング（ｎ＋）Ｓｉ層を形成する工程と、ｎ＋Ｓｉビット線を形成する前にｎ＋Ｓｉ層の上に位置するｐ＋Ｓｉ層を形成する工程と、ｐ＋層の上に位置する窒化シリコンの層を形成する工程と、窒化シリコン層の上に位置する上部酸化物層を形成する工程と、上部酸化物層、窒化シリコン層、ｐ＋Ｓｉ層、およびｎ＋Ｓｉ層の一部の第１の選択的エッチングを実行して、ビット線およびビット線間のビット線トレンチを形成する工程と、ｐドーピング（ｐ＋）Ｓｉ領域が間に置かれる、複数のｎドーピングシリコン（ｎ＋Ｓｉ）ビット線の上に位置する金属下部電極のアレイを形成する工程と、ｎ＋Ｓｉビット線と直交し、この上に位置し、下部電極に隣接し、かつｐ＋Ｓｉ領域を分離する複数のワード線酸化物隔離構造を形成する工程と、下部電極の上に位置するメモリレジスタ材料が間に置かれた、ｎ＋Ｓｉビット線と直交する複数の上部電極ワード線を形成する工程と、酸化物で充填されたワード線トレンチをワード線に隣接して形成する工程を包含する。
【００７３】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。
【図面の簡単な説明】
【００７４】
【図１】図１は、２つの直交軸で隔離される、トレンチ隔離レジスタメモリアレイの部分断面図である（従来技術）。
【図２】図２は、デュアルトレンチアイソレーション構造を有する本発明のメモリアレイの平面図、および直交軸に沿う部分断面図である。
【図３】図３は、酸化物で充填されたビット線トレンチのＡ−Ａ’断面の詳細図である。
【図４】図４は、ワード線隔離構造のＢ−Ｂ’断面の詳細図である。
【図５】図５は、平面図、および直交軸での部分断面図であり、窒化シリコンの堆積が行われる。
【図６】図６は、平面図、および直交軸での部分断面図であり、第２のエッチングが行われる。
【図７】図７は、平面図、および直交軸での部分断面図であり、酸化物の充填およびＣＭＰが行われる。
【図８】図８は、平面図、および直交軸での部分断面図であり、下部電極の形成が行われる。
【図９】図９は、平面図、および直交軸での部分断面図であり、第１のバリア絶縁体の形成が行われる。
【図１０】図１０は、平面図、および直交軸での部分断面図であり、上部電極の形成が行われる。
【図１１ａ】図１１ａは、メモリアレイにおいてデュアルトレンチアイソレーション構造を形成するための本発明の方法を示すフローチャートである。
【図１１ｂ】図１１ｂは、メモリアレイにおいてデュアルトレンチアイソレーション構造を形成するための本発明の方法を示すフローチャートである。
【図１１ｃ】図１１ｃは、メモリアレイにおいてデュアルトレンチアイソレーション構造を形成するための本発明の方法を示すフローチャートである。
【符号の説明】
【００７５】
２０４  下部電極
２０６  ｐドーピングＳｉ領域
２０８  ワード線隔離構造
２１０  上部電極ワード線
２１２  メモリレジスタ
２１４  ワード線トレンチ
２１６  ｐドーピングシリコン基板
２１８  ビット線トレンチ
２２０  第１のバリア絶縁体層
【図３】
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【図４】
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【図１１ａ】
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【図１１ｂ】
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【図１１ｃ】
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【図１】
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【図２】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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