(57)【要約】【課題】ドリフト層としてｎ型領域とｐ型領域とを交互に配置した並列ｐｎ層を備えるＭＯＳＦＥＴ等において、内蔵ダイオードの逆回復過程における電流集中を防止し、逆回復耐量を向上させる。【解決手段】ｎ＋＋ドレイン層１２と並列ｐｎ層２０、２３との間に、並列ｐｎ層２０より高不純物濃度のｎ＋　バッファ層１１を設ける。或いは、活性領域５０の外側の領域に活性部５０の並列ｐｎ層２０よりピッチの小さい並列ｐｎ層２３を設け、若しくは、耐圧構造部６０の並列ｐｎ層２３にキャリアライフタイムを短くしたライフタイム制御領域２４を設ける。【選択図】　　　　図１
2004022716.tif 000002
【特許請求の範囲】
【請求項１】
第一と第二の主面と、第一と第二の主面にそれぞれ設けられた第一と第二の電極と、第一と第二の主面間に第一の電極と接する第一導電型低抵抗層と、第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを有し、並列ｐｎ層の第一の主面側の表面層に第二導電型領域を含む活性領域が選択的に形成され、その第二導電型領域に第二の電極が接している半導体素子において、前記第一導電型低抵抗層と並列ｐｎ層との間に、第一導電型バッファ層を有し、前記第一導電型バッファ層は、少なくとも前記活性領域の一部を含む外側にわたり形成されていることを特徴とする半導体素子。
【請求項２】
前記第一導電型バッファ層は、前記第一導電型低抵抗層よりも高抵抗層であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第一導電型バッファ層は、並列ｐｎ層に比べ低抵抗層であることを特徴とする請求項２に記載の半導体素子。
【請求項４】
半導体素子が絶縁ゲート型電界効果トランジスタであり、そのゲートパッドの下方に前記第一導電型バッファ層を有することを特徴とする請求項３に記載の半導体素子。
【請求項５】
第一と第二の主面と、第一と第二の主面にそれぞれ設けられた第一と第二の電極と、第一と第二の主面間に第一の電極と接する第一導電型低抵抗層と、第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを有し、並列ｐｎ層の第一の主面側の表面層に第二導電型領域を含む活性領域が選択的に形成され、その第二導電型領域に第二の電極が接している半導体素子において、並列ｐｎ層がキャリアライフタイムが異なる少なくとも二つの領域からなることを特徴とする半導体素子。
【請求項６】
活性領域の外側の並列ｐｎ層のキャリアライフタイムが、活性領域の並列ｐｎ層のキャリアライフタイムより短く制御されていることを特徴とする請求項５に記載の半導体素子。
【請求項７】
第一と第二の主面にそれぞれ設けられた第一と第二の電極と、第一と第二の主面間に第一の電極と接する第一導電型低抵抗層と、第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを有し、並列ｐｎ層の第一の主面側の表面層に高濃度の第二導電型領域を含む活性領域が選択的に形成されている半導体素子において、活性領域を含む領域に第一のピッチで配置した並列ｐｎ層の第一の部分と、活性領域の外側の領域に第一のピッチと同じ、若しくは異なる第二のピッチで配置した並列ｐｎ層の第二の部分とを有していることを特徴とする請求項１ないし６のいずれかに記載の半導体素子。
【請求項８】
並列ｐｎ層の第二の部分の外側に第一導電型のチャネルストッパ領域を配置したことを特徴とする請求項７に記載の半導体素子。
【請求項９】
並列ｐｎ層の第二の部分の表面が絶縁膜で覆われていることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
第一導電型のチャネルストッパ領域が、並列ｐｎ層の下方に形成されている第一導電型低抵抗層と連続していることを特徴とする請求項９に記載の半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はオン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなる構造を備える半導体素子に関し、特にＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）等のソース、ドレイン間に等価的に内蔵されたダイオードを有する半導体素子に関する。
【０００２】
【従来の技術】
一般的にＭＯＳＦＥＴのソース、ドレイン間に等価的にダイオードが内蔵されており、そのダイオードの一方の例えばアノード電極は、一方の主表面のうち電流制御が行われる活性部にしか形成されないにもかかわらず、他方のカソード電極は活性部と耐圧構造部との主表面全体に形成されるため、内蔵ダイオードに順バイアスが印加された場合、耐圧構造部にも蓄積キャリアが存在する。
【０００３】
ダイオードの順方向バイアス状態から逆方向バイアス状態に遷移する過程において、逆回復過程を通る。これは内蔵ダイオードが順方向バイアス状態の時にドリフト領域中にキャリアが蓄積するため、逆バイアスにしても蓄積されたキャリアが消滅するまで短時間ではあるが、逆方向に電流が流れる現象である。
この逆回復過程において逆回復破壊が起きることがある。逆回復破壊は一般的に活性部と耐圧構造部との境界部分で発生し、破壊の原因は前記境界部分で発生する電界集中と電流集中による熱的破壊である。
【０００４】
電界集中は、アノード領域の終端部分に形成される円筒状態或いは球面状態のｐｎ接合が原因となっており、電流集中は、耐圧構造部に存在するキャリアが逆回復時にアノード電極に向かって流れることが原因である。
【０００５】
【発明が解決しようとする課題】
ＭＯＳＦＥＴの内蔵ダイオードの逆回復過程の問題は、ｎ型領域とｐ型領域とを交互に配置した並列ｐｎ層をもつ半導体素子で重大である。特に、特開２００１−２９８１９０号公報に開示されたような耐圧構造部にもｎ型領域とｐ型領域とを交互に配置した並列ｐｎ層をもつ半導体素子では、非常に大きな問題となる。
【０００６】
以下でｎまたはｐを冠した層や領域はそれぞれ電子、正孔を多数キャリアとする層や領域を意味している。また＋　は比較的高不純物濃度の、−　は比較的低不純物濃度の領域を意味している。
図１３は、ｎドリフト領域１およびｐ仕切り領域２からなる並列ｐｎ層２０を備えるＭＯＳＦＥＴの電流制御が行われる活性部５０と耐圧を維持する耐圧構造部６０とを示す部分断面図である。耐圧構造部６０にもｎドリフト領域２１およびｐ仕切り領域２２からなる並列ｐｎ層２３が形成されている。耐圧構造部６０のｎドリフト領域２１にはドリフト電流は殆ど流れないが、活性部５０の並列ｐｎ層２０との比較上仮にこのように呼ぶことにする。左端がチップの端である。但し図の煩雑化を避けるため、並列ｐｎ層２０、２３のｎドリフト領域およびｐ仕切り領域の数は減らしてある。
【０００７】
活性部５０では、低抵抗のｎ＋＋ドレイン層１２の上にｎドリフト領域１およびｐ仕切り領域２とを交互に配置した並列ｐ層２０があり、そのｐ仕切り領域２の上にｐウェル領域３が形成され、そのｐウェル領域３の表面層に選択的にｎ＋　ソース領域６とｐ＋　コンタクト領域５とが形成されている。ｎドリフト領域１およびｐ仕切り領域２とは、例えば共に縦型層状であり、紙面に垂直方向に伸びている。
【０００８】
ｎドリフト領域１の上には不純物濃度の高いｎ表面ドリフト領域４が形成されている。ｎ表面ドリフト領域４とｎ＋　ソース領域６とに挟まれたｐウェル領域３の表面上にはゲート絶縁膜７を介してゲート電極層８が設けられている。ｎ＋　ソース領域６とｐ＋　コンタクト領域５との表面に共通に接触してソース電極１０が設けられ、ｎ＋＋ドレイン層１２の裏面に接してドレイン電極１３が設けられている。９はゲート電極層８とソース電極１０とを絶縁する絶縁膜である。
【０００９】
耐圧構造部６０においてもｎ＋＋ドレイン層１２の上にｎドリフト領域２１およびｐ仕切り領域２２とを交互に配置した並列ｐｎ構造部２３があり、その上にフィールド絶縁膜１５が形成されている。ソース電極１０がフィールド絶縁膜１５上に延ばされて、フィールドプレート構造をなしている。チップの端にはｎチャネルストッパ領域１４が形成されその表面に周縁電極１６が設けられている。ソース電極１０は内蔵ダイオードのアノード電極となり、ドレイン電極１３はカソード電極となる。
【００１０】
例えば６００ＶクラスのＭＯＳＦＥＴの場合、各部の基準的な寸法および不純物濃度は次のような値を取る。ｎ＋＋ドレイン層１２の不純物濃度１×１０１８ｃｍ−３、厚さ５μｍ、活性部５０のｎドリフト領域１およびｐ仕切り領域２の不純物濃度２．５７×１０１５ｃｍ−３、厚さ４２μｍ、幅８μｍ、耐圧構造部６０の並列ｐｎ層２３の不純物濃度５×１０１４ｃｍ−３である。
【００１１】
活性部５０と耐圧構造部６０の並列ｐｎ層２０、２３では、耐圧構造部６０の方が不純物濃度を低くして空乏層が広がり易くしているが、ほぼ同じでも良い。ｎドリフト領域１　、２１およびｐ仕切り領域２、２２の領域幅は等しく、そのピッチは等しい（Ｐ１）。
図１３のような従来のＭＯＳＦＥＴ構造の場合、活性部５０の並列ｐｎ構造部２０では５０Ｖ程度の逆バイアスで完全に空乏化し、内蔵ダイオードの順バイアス時に蓄積されたキャリアは、逆回復過程にある時、ソース電極（アノード電極）１０から瞬時に掃き出される。
【００１２】
一方、耐圧構造部６０でのキャリアの掃き出しは逆電圧の増加とともに徐々に行われ、キャリアの掃き出しによる逆回復電流は、耐圧構造部６０の並列ｐｎ層２３のｐ仕切り領域２２をソース電極１０側に流れ、電極が無いためさらに並列ｐｎ層２３の表面を流れる。そしてソース電極（アノード電極）１０が接触している部分（Ｅ部）に電流が集中し破壊する。
【００１３】
図１４（ａ）、（ｂ）はそれぞれこの時の逆回復時のキャリア電流密度とキャリア密度とのシミュレーション結果を、密度が高い程濃く示した濃淡図である。逆回復電流が最大の時点での密度を示している。
図１４より、耐圧構造部６０にキャリアが多く残り、ソース電極１０接触部（Ｅ部）付近に１×１０４　Ａ／ｃｍ２　程度の電流が集中することがわかる。尚、図の１ｅ４　Ａ／ｃｍ２　は、１×１０４　Ａ／ｃｍを意味している。
【００１４】
同様の問題は、ゲートパッドの近傍でも起きる。図１５は従来のＭＯＳＦＥＴのゲートパッド１８近傍の部分断面図である。
ゲートパッド１８直下の並列ｐｎ層２７にもダイオードが内蔵されており、この内蔵ダイオードから逆回復過程で掃き出されるキャリアは行き場がなくなり、ゲートパッド１８直下の両側に形成されたｐウェル領域３に集中し、ときには破壊を招く。
【００１５】
このような問題に鑑み本発明の目的は、並列ｐｎ構造を備えるＭＯＳＦＥＴ等において内蔵ダイオードからの電流集中を防ぎ、逆回復耐量を向上させた半導体素子を提供することにある。
【００１６】
【課題を解決するための手段】
上記課題解決のため本発明の半導体素子は、第一と第二の主面と、第一と第二の主面にそれぞれ設けられた第一と第二の電極と、第一と第二の主面間に第一の電極と接する第一導電型低抵抗層と、第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを有し、並列ｐｎ層の第一の主面側の表面層に高濃度の第二導電型領域を含む活性領域が選択的に形成され、その高濃度の第二導電型領域に第二の電極が接している半導体素子において、前記第一導電型低抵抗層と並列ｐｎ層との間に、第一導電型バッファ層を有し、その第一導電型バッファ層は、少なくとも前記活性領域の一部を含む外側にわたり形成されているものとする。
【００１７】
そのようにすれば、内蔵ダイオードの順バイアス時に第一導電型バッファ層に蓄積されたキャリアが、電界分布により活性部の並列ｐｎ層の第二導電型仕切り領域に供給される。並列ｐｎ層の第二導電型仕切り領域にはキャリアが存在するため、耐圧構造部からのキャリア吐き出しによる逆回復電流は並列ｐｎ層と第二導電型ウェル領域の接合付近に集中することなく、第一導電型バッファ層、および活性部並列ｐｎ層の第二導電型仕切り領域を通して流れる。このため、ＭＯＳＦＥＴ等に内蔵されるダイオードの逆回復過程におけるアノード電極付近での電流集中を緩和し、破壊耐量を向上することができる。
【００１８】
従って、第一導電型バッファ層は、前記第一導電型低抵抗層よりも高抵抗層であり、並列ｐｎ層に比べ低抵抗層であることがよい。
また、並列ｐｎ層がキャリアライフタイムが異なる少なくとも二つの領域からなるものとする。望ましくは、素子活性部の外側にライフタイムの短い領域を配置するものとする。
【００１９】
ライフタイムが、少なくとも二種類以上になるように制御された領域を有することにより、耐圧構造部を含むライフタイムの短い領域でのキャリア蓄積量が減少し、耐圧構造部からのキャリア吐き出しによる逆回復電流を低減することができる。このため、ＭＯＳＦＥＴ等に内蔵される内蔵ダイオードの逆回復過程におけるアノード電極付近での電流集中を緩和し、破壊耐量を向上することができる。
【００２０】
望ましくは、活性領域の外側の並列ｐｎ層のキャリアライフタイムが、活性領域の並列ｐｎ層のキャリアライフタイムより短く制御されていることが大事である。
更に活性領域を含む領域に第一のピッチで配置した並列ｐｎ層の第一の部分と、活性領域の外側の領域に第一のピッチと同じ、若しくは小さい第二のピッチで配置した並列ｐｎ層の第二の部分とを有していることがよい。
【００２１】
小さいピッチの部分は、空乏層が広がり易いので蓄積キャリアが分散され電流集中が起きにくくなる。
並列ｐｎ層の第二の部分の外側に第一導電型のチャネルストッパ領域を配置すれば、表面の反転を防止するチャネルストッパとなる。
けでなく、
並列ｐｎ層の第二の部分の表面が絶縁膜で覆われているものとする。
【００２２】
並列ｐｎ層の第二の部分は、いわゆる耐圧構造部の部分なので、厚い絶縁膜出覆われていることが多い。
第一導電型のチャネルストッパ領域が、並列ｐｎ層の下方に形成されている第一導電型低抵抗層と連続させることにより、チップの側面もすべてドレイン電極１３と同電位にすることができるので、これにより素子の絶縁耐圧は安定化し、品質も向上する。
【００２３】
【発明の実施の形態】
以下に本発明の実施の形態を説明する。
〔実施例１〕
図３は本発明にかかる実施例１の超接合ＭＯＳＦＥＴの部分断面図であり、図の左側が耐圧構造部である。但し図の煩雑化を避けるため、並列ｐｎ構造２０、２３は減らしてある。以後も同様である。
【００２４】
図３において、図１３と同じ機能をもつ部分には同じ記号を付している。図１３と重複するが説明する。
１１は低抵抗のｎ＋　バッファ層、１２は低抵抗のｎ＋＋ドレイン層、１は第一導電型ドリフト領域、２は第二導電型仕切り領域とからなる並列ｐｎ層２０である。表面層にはｐ仕切り領域２に連続してｐウェル領域３が形成されている。ｐウェル領域３の内部にｐ＋　コンタクト領域５及びｎ＋　ソース領域６が形成されている。ｎ＋　ソース領域６とｎドリフト領域１とに挟まれたｐウェル領域３の表面上にはゲート絶縁膜７を介して多結晶シリコンのゲート電極層８が、またｎ＋　ソース領域６とｐ＋　コンタクト領域５の表面に共通に接触するソース電極１０が設けられている。ｎ＋＋ドレイン層１２の裏面にはドレイン電極１３が設けられている。１５は表面保護及び安定化のための酸化膜であり、例えば、熱酸化膜と燐シリカガラス（ＰＳＧ）からなる。ソース電極１０は図３のように層間絶縁膜９を介してゲート電極層８の上に延長されることが多い。図示しない部分でゲート電極層８上に金属膜のゲート電極が設けられる。
【００２５】
耐圧構造部６０の並列ｐｎ層２３のピッチは、活性部５０のものと同じピッチで形成されている。
ＭＯＳＦＥＴに内蔵されたダイオードの場合、ＭＯＳＦＥＴのソース電極１０がアノード電極に、ドレイン電極１３がカソード電極となる。またＭＯＳＦＥＴのゲート電極はアノード電極に接続することが多い。
【００２６】
ｎドリフト領域１　とｐ仕切り領域２との平面的な形状は、例えばともにストライプ状とする。ｎドリフト領域１とｐ仕切り領域２との平面的な形状は、他に一方が格子状や網状であり、他方がその中に挟まれた形状でもよい。
本実施例１での耐圧構造は、通常行われるフィールドプレート構造を備えているが、勿論ガードリング構造でもよい。
【００２７】
図３において、耐圧構造部６０の並列ｐｎ層２３に隣接して低抵抗のｎチャネルストッパ領域１４が配置されており、ｎチャネルストッパ領域１４はまた、ｎ＋　バッファ層１１を介してｎ＋＋ドレイン層１２とつながっている。そして、半導体チップ側面全てがこのｎチャネルストッパ領域１４で覆われており、その表面に接触して周縁電極１６が設けられている。
【００２８】
このｎチャネルストッパ領域１４は、表面の反転を防止するチャネルストッパとなるだけでなく、チップの側面もすべてドレイン電極１３と同電位にすることができるので、これにより素子の絶縁耐圧は安定化し、品質も向上する。
但し、ｎチャネルストッパ領域１４が必ずチップの側面でなければならないわけではなく、ｎチャネルストッパ領域１４をはさんで反対側の半導体領域に別の半導体素子や半導体領域を形成することもできる。
【００２９】
本実施例ではｎ＋＋ドレイン層１２上にｎ＋　バッファ層１１を形成することでＭＯＳＦＥＴの内蔵ダイオードの逆回復耐量を向上させることが可能となった。これは次のように説明できる。
内蔵ダイオードに順バイアスが印加されると活性部５０および耐圧構造部６０にはキャリアが蓄積する。逆回復過程に入ると蓄積していたキャリアが内蔵ダイオードへの逆バイアス印加により掃き出される。
【００３０】
このとき活性部は５０Ｖ程度の逆バイアスで完全に空乏化してしまうが、ｎ＋　バッファ層１１があることで順バイアス時にｎ＋　バッファ層１１に蓄積されたキャリアが電界分布により、活性部５０と耐圧構造部６０境界近傍の活性部５０の並列ｐｎ層２０のｐ型仕切り領域２に分散される。
このため、耐圧構造部６０からのキャリア掃き出しによる逆回復電流は、活性部５０の並列ｐｎ層２０の端のｐ仕切り領域２付近に集中することなく、ｎ＋　バッファ層１１から活性部並列ｐｎ層２０のｐ仕切り領域２に分散されて流れる。従ってｐウェル領域３の接合付近での電流集中が抑えられ、逆回復耐量が向上する。
【００３１】
なお、例えば６００ＶクラスのＭＯＳＦＥＴの場合、各部の基準的な寸法および不純物濃度は次のような値を取る。ｎ＋＋ドレイン層１２の不純物濃度１×１０１８ｃｍ−３、厚さ５μｍ、ｎ＋　バッファ層１１の不純物濃度４×１０１５ｃｍ−３、厚さ３０μｍ、ｎドリフト領域１およびｐ仕切り領域２の不純物濃度２．５７×１０１５ｃｍ−３、厚さ４２μｍ、幅８μｍ、耐圧構造部６０の並列ｐｎ層２３の不純物濃度５×１０１４ｃｍ−３である。
【００３２】
ｎ＋　バッファ層１１の不純物濃度は、ｎ＋＋ドレイン層１２のそれより低く、並列ｐｎ層のそれより高い。なお、ｎ＋　バッファ層１１は、例えばエピタキシャル成長法により形成できる。
図４は本実施例１のＭＯＳＦＥＴのゲートパッド近傍の部分断面図である。
本実施例では、ゲートパッド１８の下方にもｎ＋　バッファ層１１が設けられている。これにより、内蔵ダイオードの逆回復過程において掃き出されたキャリアがｎ＋　バッファ層１１を通じて分散されるため、ゲートパッド１８直下の両側に形成されたｐウェル領域３への逆回復電流集中を緩和し、逆回復耐量を向上できる。
【００３３】
本実施例では、ゲートパッド１８直下にｐウェル領域３を設けていないが、ｐウェル領域３を設けてもよい。また、ゲートパッド１８直下の並列ｐｎ層は、活性部の並列ｐｎ層のピッチよりも狭くしたり、正味の不純物濃度を低くなるようにしても良い。
〔実施例２〕
図１は本発明にかかる実施例２のＭＯＳＦＥＴの部分断面図であり、図の左側が耐圧構造部である。
【００３４】
図３の第一の実施例との違いは、耐圧構造部６０の一部の並列ｐｎ層２３のピッチ（Ｐ２）が活性部５０のそれ（Ｐ１）より小さいピッチで形成されている点である。具体的にはＰ２をＰ１の１／２とした。この部分は製造時にマスクの寸法を変えるだけで、他のｐｎ層部分と全く同様にして形成できる。
小さいピッチの部分は、フィールド絶縁膜１５上にソース電極１０が延びている付近までとした。耐圧構造部６０ではピッチが狭いので空乏層が広がり易いので蓄積キャリアが分散され電流集中が起きにくくなる。
【００３５】
この場合も実施例１と同様にｎ＋　バッファ層１１の不純物濃度は、ｎ＋＋ドレイン層１２のそれより低く、並列ｐｎ層のそれより高い。そしてｎ＋　バッファ層１１の存在により、内蔵ダイオードの蓄積キャリアの吐き出しによる電流が活性部５０の並列ｐｎ層２３のｐ仕切り領域２に分散され、電流集中が緩和される。
図２（ａ）、（ｂ）はそれぞれこの時の逆回復時のキャリア電流密度とキャリア密度とのシミュレーション結果を、密度が高い程濃く示した濃淡図でる。
【００３６】
図２より、ｎ＋　バッファ層１１の存在により内蔵ダイオードの蓄積キャリアが分散されていることおよび、キャリアの掃き出しによる電流が活性部５０の並列ｐｎ層２０のｐ型仕切り領域２に分散され、アノード電極１０の接触部（Ｅ部）付近への電流集中は、１×１０Ａ／ｃｍ２　程度であり、電流集中が緩和されていることがわかる。
【００３７】
実際に試作した素子は、従来のＭＯＳＦＥＴの８倍以上の耐量を示した。
〔実施例３〕
図５は本発明にかかる実施例３のＭＯＳＦＥＴの部分断面図であり、図の左側が耐圧構造部である。
図１の実施例２との違いは、耐圧構造部６０の並列ｐｎ層２３のピッチ（Ｐ２）が活性部５０のｐウェル領域３まで全部、活性部５０のそれ（Ｐ１）より小さいピッチで形成されている点である。
【００３８】
これにより、ｐウェル領域３の端付近で空乏層が広がり易いので蓄積キャリアが分散され電流集中が起きにくくなる。
この場合も実施例２と同様の効果が得られる。
〔実施例４〕
図６は本発明にかかる実施例４のＭＯＳＦＥＴの部分断面図であり、図の左側が耐圧構造部である。
【００３９】
図５の実施例３との違いは、耐圧構造部６０の表面側のみに活性部５０のそれ（Ｐ１）より小さいピッチ（Ｐ２）の並列ｐｎ層２３が形成されている点である。耐圧構造部６０ではピッチが狭いので空乏層が広がり易いので蓄積キャリアが分散され電流集中が起きにくくなる。
この場合も実施例３と同様の効果が得られる。
〔実施例５〕
図７は本発明にかかる実施例５のＭＯＳＦＥＴの部分断面図であり、図の左側が耐圧構造部である。
【００４０】
耐圧横造部６０の並列ｐｎ層２３の接合が波うっている場合である。例えば、ｐ型不純物の埋め込み拡散とエピタキシャル成長、熱処理を繰り返すなど、並列ｐｎ層２３の製造方法によってはｐｎ層２３の接合がこのようになることがある。
この場合も、実施例１と同様の効果が得られる。
〔実施例６〕
図８は本発明にかかる実施例６のＭＯＳＦＥＴの部分断面図であり、図の左側が耐圧構造部である。
【００４１】
耐圧構造部６０の並列ｐｎ層２３のｐ仕切り領域２２が深さ方向に連続していない場合である。耐圧構造部６０の並列ｐｎ層２３のｎドリフト領域２１、ｐ仕切り領域２２については、一定電圧で空乏化するという条件の下にさまざまな不純物濃度、形状の組み合わせを取りうるので、このようなケースも考えられる。
〔実施例７〕
図９は本発明にかかる実施例７のＭＯＳＦＥＴの部分断面図であり、図の左側が耐圧構造部である。
【００４２】
実施例３との違いはｎ＋　バッファ層１１がない点である。このためこれまでの例のようなｎ＋　バッファ層１１を通じての内蔵ダイオードの逆回復電流の分散は起きない。
しかし、本実施例では、耐圧構造部６０の並列ｐｎ層２３のピッチ（Ｐ２）が活性部５０の並列ｐｎ層２０のピッチ（Ｐ１）より狭いため、耐圧構造部６０での並列ｐｎ層２３は活性部５０の並列ｐｎ層２０に対し正味の不純物濃度が低いことになる。
【００４３】
このため、活性部５０と耐圧構造部６０との境界部の並列ｐｎ層の電界が緩和され、電流集中の緩和により逆回復耐量が向上する。
図１０（ａ）、（ｂ）はそれぞれこの時の逆回復時のキャリア電流密度とキャリア密度とのシミュレーション結果を、密度が高い程濃く示した濃淡図でる。
図１０より、内蔵ダイオードの蓄積キャリアは広い範囲に分散されていることおよび、キャリアの掃き出しによるアノード電極付近（Ｅ部）への電流集中が緩和されていることがわかる。電流集中は、２×１０Ａ／ｃｍ２　程度であったので、電流集中が緩和されていることがわかる。
【００４４】
実際に試作した素子は、従来のＭＯＳＦＥＴの５倍以上の耐量を示した。
〔実施例８〕
図１１は本発明にかかる実施例８のＭＯＳＦＥＴの部分断面図であり、図の左側が耐圧構造部である。
この実施例８のＭＯＳＦＥＴでは、耐圧構造部６０の並列ｐｎ層２３内に、ライフタイムが短く制御されたライフタイム調整領域２４が設けられている点が特徴であり、ハッチングで示されている。
【００４５】
このライフタイムが短い調整領域２４は、耐圧構造部６０の並列ｐｎ層２３と活性部５０の最外周部のｐウェル領域３との接合領域及び、活性部５０の最外周部のｐウェル領域３とアノード電極１０とが接する領域を含む領域に、形成されている。
内蔵ダイオードの逆回復電流が集中するのは、図１４に示したように、活性部５０の最外周部のｐウェル領域３と隣接する耐圧構造部６０の並列ｐｎ層２３のｐ仕切り領域２２であった。
【００４６】
従って、この領域をライフタイムの短い領域とすれば、逆回復時に耐圧構造部から吐き出されるキャリアは、そのライフタイムの短い領域中で再結合し、電流集中が緩和され逆回復耐量が向上する。
このようなライフタイムの短い領域は、電子線照射、ヘリウムイオン照射やプロトン照射のような粒子線を利用した結晶欠陥導入法を用いることで、容易に形成できる。本実施例ではｎ＋＋ドレイン層１２側から、電子線を加速電圧４．８ＭｅＶ、約１６０キログレイ（ｋｇｒｙ）照射した。条件により１００〜５００ｋｇｒｙの範囲で調節すると良い。
【００４７】
すなわち、ヘリウムイオンやプロトンの阻止能力のある材料（例えば、アルミニウム金属、厚いレジスト膜）を用いて、ライフタイムを短くしたい部分に窓が開けられた構造のマスクを作製する。そして、このマスク上部に対して垂直な方向から粒子線を照射する。
本実施例のように並列ｐｎ層の深さ全体にライフタイムの短い領域を形成する場合は、照射探さを並列ｐｎ層の厚さよりも深い部分にして、ヘリウムイオンあるいはプロトンを通過させても良いし、照射深さを変えて数回に分けて照射を分けて行うことにより結晶欠陥を導入しても良い。
【００４８】
実際に試作した素子は、従来のＭＯＳＦＥＴの８倍以上の逆回復耐量を示した。
なお、このようなライフタイムを短く制御した領域２４は、活性領域５０を含まず耐圧構造部６０のみであるため、順電圧（オン電圧）の上昇はない。
〔実施例９〕
図１２は本発明にかかる実施例９のＭＯＳＦＥＴの部分断面図であり、図の左側が耐圧構造部である。
【００４９】
実施例８では耐圧構造部６０の一部にライフタイムの短い領域２４を形成したが、図１２のように耐圧構造部６０全体にわたってライフタイムの短い領域２４にしてもよい。
また以上の実施例の方法を組み合わせることにより、複合効果が得られ、逆回復耐量を向上できることはもちろんである。
【００５０】
なお、本実施例はＭＯＳＦＥＴの内蔵ダイオードで記載されているが、フリーホィールダイオード、ショットキーダイオード等でも同様な効果が得られる。
【００５１】
【発明の効果】
以上説明したように本発明によれば、第一と第二の主面間に第一の電極と接する第一導電型低抵抗層と、第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層と、並列ｐｎ層の第一の主面側の表面層に第二導電型領域を含む活性領域が選択的に形成され、その第二導電型領域に第二の電極が接している半導体素子において、第一導電型低抵抗層と並列ｐｎ層との間に、第一導電型バッファ層を設け、或いは、活性領域の外側の領域にピッチの異なる並列ｐｎ層の第二の部分を設け、若しくは、活性領域の外側の並列ｐｎ層のキャリアライフタイムを、活性領域の並列ｐｎ層のキャリアライフタイムより短くする等の手段で、ＭＯＳＦＥＴ等に内蔵されるダイオードの逆回復過程におけるアノード電極付近での電流集中を緩和し、破壊耐量を向上することができる。
【００５２】
いずれも従来の技術の応用で実行可能であり、かつ破壊耐量が６倍以上と効果も大きいことが実証された非常に有効な発明である。
【図面の簡単な説明】
【図１】本発明実施例２のＭＯＳＦＥＴの模式的部分断面図
【図２】（ａ）、（ｂ）は実施例２のＭＯＳＦＥＴにおける内蔵ダイオードの逆回復過程におけるキャリア電流密度、キャリア密度のシミュレーション結果を濃淡で表した図
【図３】本発明実施例１のＭＯＳＦＥＴの模式的部分断面図
【図４】実施例１のＭＯＳＦＥＴのゲートパッド部の部分断面図
【図５】本発明実施例３のＭＯＳＦＥＴの模式的部分断面図
【図６】本発明実施例４のＭＯＳＦＥＴの模式的部分断面図
【図７】本発明実施例５のＭＯＳＦＥＴの模式的部分断面図
【図８】本発明実施例６のＭＯＳＦＥＴの模式的部分断面図
【図９】本発明実施例７のＭＯＳＦＥＴの模式的部分断面図
【図１０】（ａ）、（ｂ）は実施例７のＭＯＳＦＥＴにおける内蔵ダイオードの逆回復過程におけるキャリア電流密度、キャリア密度のシミュレーション結果を濃淡で表した図
【図１１】本発明実施例８のＭＯＳＦＥＴの模式的部分断面図
【図１２】本発明実施例９のＭＯＳＦＥＴの模式的部分断面図
【図１３】従来のＭＯＳＦＥＴのＭＯＳＦＥＴの部分断面図
【図１４】（ａ）、（ｂ）は従来のＭＯＳＦＥＴにおける内蔵ダイオードの逆回復過程におけるキャリア電流密度、キャリア密度のシミュレーション結果を濃淡で表した図
【図１５】従来のＭＯＳＦＥＴのゲートパッド部部分断面図
【符号の説明】
１　ｎドリフト領域
２　ｐ仕切り領域
３　ｐウェル領域
４　表面ｎドリフト領域
５　ｐ＋　コンタクト領域
６　　ｎ＋　ソース領域
７　ゲート絶縁膜
８　ゲート電極層
９　層間絶縁膜
１０　ソース電極、内蔵ダイオードのアノード電極
１１　ｎ＋　バッファ層
１２　ｎ＋＋ドレイン層
１３　ドレイン電極、内蔵ダイオードのカソード電極
１４　ｎチャネルストッパ領域
１５　フィールド絶縁膜
１６　周縁電極
１７　絶縁膜
１８　ゲートパッド
２０　並列ｐｎ層（活性部）
２１　ｎドリフト領域
２２　ｐ仕切り領域
２３　並列ｐｎ層（耐圧構造部）
２４　ライフタイム制御領域
５０　活性部
６０　耐圧構造部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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