(57)【要約】【課題】各種の比でパラレルシリアル変換あるいはシリアルパラレル変換を行うことのできるデータ形式変換回路を得ること。【解決手段】データ形式変換回路を構成するシリアルパラレル変換回路３００は、シリアルな入力データ３２７を入力クロック３２８に同期してシフトするデータシフト回路３１１と、これにより順次シフトされたパラレルデータを分周比を設定可能な分周回路部３０２の出力を用いてリタイミング回路３１２でリタイミングし、パラレルな出力データ３５１〜３５６のうち分周比に応じたビット数のデータを出力クロック３３７に同期して取り出す。パラレルシリアル変換も同様に分周比を各種設定して行うことができる。また、これらの回路を多段構成とすることで設計量の低減と高速化を実現できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
変換対象のシリアルデータに同期した入力クロックを所定の分周比設定情報に応じて複数通りに設定して分周可能な分周手段と、
この分周手段の出力する所定の分周比に応じたビット数のパラレルデータに前記シリアルデータを変換するシリアルパラレル変換手段と、
このシリアルパラレル変換手段の変換後のパラレルデータを分周手段の出力クロックに同期して出力するパラレルデータ出力手段
とを具備することを特徴とするデータ形式変換回路。
【請求項２】
所定の入力クロックに同期して入力されるシリアルな入力データを所定の複数ビットからなるパラレルデータに変換するシリアルパラレル変換手段と、
前記入力クロックを所定の分周比設定情報に応じて複数通りに設定して分周可能な分周手段と、
この分周手段の出力する所定の分周比の出力クロックに同期して前記シリアルパラレル変換手段の変換後のパラレルデータをリタイミングするリタイミング手段と、
このリタイミング手段によるリタイミング後のパラレルデータを、前記分周手段に設定された分周比に応じて前記出力クロックに同期して選択してパラレルデータとして出力するパラレルデータ出力手段
とを具備することを特徴とするデータ形式変換回路。
【請求項３】
入力されるシリアルデータを所定の入力クロックに同期して所定のビット数のパラレルデータに変換する初段シリアルパラレル変換部と、
この初段シリアルパラレル変換部によって変換されたそれぞれのパラレルデータを構成する１ビットずつのデータの連続からなるシリアルデータごとに用意され、前記入力クロックを所定の分周比設定情報に応じて複数通りに設定して分周可能な分周手段と、この分周手段の出力する所定の分周比に応じたビット数のパラレルデータに前記シリアルデータを変換する次段シリアルパラレル変換手段と、この次段シリアルパラレル変換手段の変換後のパラレルデータを分周手段の出力クロックに同期して出力するパラレルデータ出力手段とを備えた次段シリアルパラレル変換部
とを具備し、それぞれの次段シリアルパラレル変換部の出力するパラレルデータを併せて前記出力クロックに同期したパラレルデータとすることを特徴とするデータ形式変換回路。
【請求項４】
入力されるシリアルデータを所定の入力クロックに同期して所定のビット数のパラレルデータに変換する初段シリアルパラレル変換部と、
この初段シリアルパラレル変換部によって変換されたそれぞれのパラレルデータを構成する１ビットずつのデータの連続からなるシリアルデータごとに用意され、前記所定の入力クロックに同期して入力されるシリアルな入力データを所定の複数ビットからなるパラレルデータに変換する次段シリアルパラレル変換手段と、前記入力クロックを所定の分周比設定情報に応じて複数通りに設定して分周可能な分周手段と、この分周手段の出力する所定の分周比の出力クロックに同期して前記次段シリアルパラレル変換手段の変換後のパラレルデータをリタイミングするリタイミング手段と、このリタイミング手段によるリタイミング後のパラレルデータを、前記分周手段に設定された分周比に応じて前記出力クロックに同期して選択してパラレルデータとして出力するパラレルデータ出力手段とを備えた次段シリアルパラレル変換部
とを具備し、それぞれの次段シリアルパラレル変換部の出力するパラレルデータを併せて前記出力クロックに同期したパラレルデータとすることを特徴とするデータ形式変換回路。
【請求項５】
前記次段シリアルパラレル変換部のそれぞれ出力するパラレルデータに対して前記初段シリアルパラレル変換部の出力するパラレルデータと同様にそれぞれのパラレルデータを構成する１ビットずつのデータの連続からなるシリアルデータを単位として前記次段シリアルパラレル変換部をツリー状に追加配置したことを特徴とする請求項３または請求項４記載のデータ形式変換回路。
【請求項６】
前記シリアルパラレル変換手段は、
シリアルデータを前記入力クロックのタイミングで順番にシフトするデータシフト手段と、
このデータシフト手段の出力データを前記分周手段によって分周したクロックでリタイミングするリタイミング手段
とを具備することを特徴とする請求項１記載のデータ形式変換回路。
【請求項７】
前記データシフト手段の出力データと外部から設定した同期パターンとを比較する同期パターン検出手段と、
この同期パターン検出手段が同期パターンを検出したタイミングで前記分周手段をリセットして前記入力クロックの分周を開始させるリセット手段とを備え、
前記パラレルデータ出力手段は、前記同期パターンを含むデータを整列させて前記パラレルデータとして出力することを特徴とする請求項６記載のデータ形式変換回路。
【請求項８】
前記初段シリアルパラレル変換部はシリアルな入力データの２ビットを１ビットずつ２系統に振り分ける１対２シリアルパラレル変換回路であり、前記クロックの立ち上がりと立ち下がりの双方のタイミングでデータをリタイミングすることを特徴とする請求項３または請求項４記載のデータ形式変換回路。
【請求項９】
前記初段シリアルパラレル変換部は多相クロックを用いてデータをリタイミングする次段リタイミング手段を具備することを特徴とする請求項３または請求項４記載のデータ形式変換回路。
【請求項１０】
出力するシリアルデータに同期する出力用同期クロックを所定の分周比設定情報に応じて複数通りに設定して分周可能な分周手段と、
この分周手段の出力する所定の分周比の出力クロックに同期して所定の複数ビットからなるパラレルデータのうちの分周手段に設定された分周比に応じたビット数のパラレルデータを取り込むパラレルデータ取り込み手段と、
このパラレルデータ取り込み手段の取り込んだパラレルデータを前記出力用同期クロックに同期させてシリアルデータに変換して出力するパラレルシリアル変換手段
とを具備することを特徴とするデータ形式変換回路。
【請求項１１】
出力するシリアルデータに同期する出力用同期クロックを所定の分周比設定情報に応じて複数通りに設定して分周可能な分周手段と、この分周手段の出力する所定の分周比の出力クロックに同期して所定の複数ビットからなるパラレルデータのうちの分周手段に設定された分周比に応じたビット数のパラレルデータを取り込むパラレルデータ取り込み手段と、このパラレルデータ取り込み手段の取り込んだパラレルデータを前記出力用同期クロックに同期させてシリアルデータに変換して出力するパラレルシリアル変換手段とを備えた複数のパラレルシリアル変換部と、
これらパラレルシリアル変換部のそれぞれ出力するシリアルデータをパラレルに入力してシリアルデータとして出力する次段パラレルシリアル変換部
とを具備することを特徴とするデータ形式変換回路。
【請求項１２】
前記複数のパラレルシリアル変換部は２つのパラレルシリアル変換部であり、前記次段パラレルシリアル変換部は２ビットずつのパラレルデータを入力してこれをビットシリアルなデータに変換する２対１パラレルシリアル変換回路であり、前記出力クロックの立ち上がりと立ち下がりの双方のタイミングで前記シリアルデータが出力されることを特徴とする請求項１１記載のデータ形式変換回路。
【請求項１３】
前記次段パラレルシリアル変換部が、多相クロックの立ち上がりのタイミングでデータを出力することを特徴とする請求項１１記載のデータ形式変換回路。
【請求項１４】
出力するシリアルデータに同期する出力用同期クロックを所定の分周比設定情報に応じて複数通りに設定して分周可能な分周手段と、この分周手段の出力する所定の分周比の出力クロックに同期して所定の複数ビットからなるパラレルデータのうちの分周手段に設定された分周比に応じたビット数のパラレルデータを取り込むパラレルデータ取り込み手段と、このパラレルデータ取り込み手段の取り込んだパラレルデータを前記出力用同期クロックに同期させてシリアルデータに変換して出力するパラレルシリアル変換手段とを備え、これらをツリー構造に配置した複数のパラレルシリアル変換部と、
これら複数のパラレルシリアル変換部の前記ツリー構造の頂点側端部に位置する２以上のパラレルシリアル変換部のそれぞれ出力するシリアルデータをパラレルに入力してシリアルデータとして出力する頂点パラレルシリアル変換部
とを具備することを特徴とするデータ形式変換回路。
【請求項１５】
前記シリアルパラレル変換手段が差動信号で動作することを特徴とする請求項１または請求項２記載のデータ形式変換回路。
【請求項１６】
前記パラレルシリアル変換手段が差動信号で動作することを特徴とする請求項１０または請求項１１記載のデータ形式変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はパラレルデータあるいはシリアルデータを変換するデータ形式変換回路に係り、詳細にはパラレルデータをシリアルデータに変換したり、その逆にシリアルデータをパラレルデータに変換するデータ形式変換回路に関する。
【０００２】
【従来の技術】
ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）技術の進歩は目覚しく、ＬＳＩ内部の動作クロックは数百ＭＨｚ（メガヘルツ）に、またＬＳＩ間の信号伝送速度は数Ｇｂｐｓ（ギガビット／秒）クラスにと、高速化が進んでいる。一方で、ＬＳＩ内部の動作速度とＬＳＩ間の信号伝送速度の差は大きい。そこで、ＬＳＩの出力部にパラレルシリアル変換回路を配置し、ＬＳＩ内部の低速パラレルデータを高速シリアルデータに変換すれば、高速シリアルデータをＬＳＩから外部に出力することができる。また、ＬＳＩの入力部にシリアルパラレル変換回路を配置すれば、外部から入力する高速シリアルデータを低速パラレルデータに変換してＬＳＩ内部に供給することが可能になる。
【０００３】
このような目的でＬＳＩと外部とのデータの入出力の要請に応えるためにシリアルデータをパラレルデータに変換するシリアルパラレル変換回路およびパラレルデータをシリアルデータに変換するパラレルシリアル変換回路が幾つか提案されている（たとえば特許文献１、特許文献２、特許文献３）。
【０００４】
図２４は、特許文献１に示される第１の提案のシリアルパラレル変換回路の構成を表わしたものである。このシリアルパラレル変換回路１００は、互いに同一構造の第１〜第７の１対２ＤＥＭＵＸ（Ｄｅ−Ｍｕｌｔｉｐｌｅｘｅｒ）モジュール１０１〜１０７をツリー状の多段構造となるように接続している。これら第１〜第７の１対２ＤＥＭＵＸモジュール１０１〜１０７は、それぞれ１本の信号をより低速な複数の低速デジタル信号に変換して出力する基本モジュールである。これらの基本モジュールは、データ入力端子Ｄｉｎとクロック入力端子ＣＬＫｉｎを入力側に備え、出力側には第１および第２のデータ出力端子Ｄ０、Ｄ１と、クロック出力端子ＣＬＫ２を備えている。
【０００５】
第１の１対２ＤＥＭＵＸモジュール１０１のデータ入力端子Ｄｉｎには入力データ１１１が供給され、クロック入力端子ＣＬＫｉｎには入力クロック１１２が供給される。その第１のデータ出力端子Ｄ０は第２段目の第２の１対２ＤＥＭＵＸモジュール１０２のデータ入力端子Ｄｉｎに接続され、第２のデータ出力端子Ｄ１は同じく第２段目の第３の１対２ＤＥＭＵＸモジュール１０３のデータ入力端子Ｄｉｎに接続されるようになっている。第１の１対２ＤＥＭＵＸモジュール１０１のクロック出力端子ＣＬＫ２は、第２および第３の１対２ＤＥＭＵＸモジュール１０２、１０３のクロック入力端子ＣＬＫｉｎに接続されている。以下同様であり、第２の１対２ＤＥＭＵＸモジュール１０２の出力側は第４および第５の１対２ＤＥＭＵＸモジュール１０４、１０５の入力側に接続され、第３の１対２ＤＥＭＵＸモジュール１０３の出力側は第６および第７の１対２ＤＥＭＵＸモジュール１０６、１０７の入力側に接続されている。
【０００６】
この図２４に示したシリアルパラレル変換回路１００の動作を次に説明する。入力データ１１１は高速シリアル入力データである。入力クロック１１２はこれと同期した高速のクロックである。第１の１対２ＤＥＭＵＸモジュール１０１は入力データ１１１を半分のレートの２個のパラレルデータに変換し、第１または第２のデータ出力端子Ｄ０、Ｄ１のうちのそれぞれ対応するものに出力する。このとき第１の１対２ＤＥＭＵＸモジュール１０１のクロック出力端子ＣＬＫ２からは入力クロック１１２の半分のレートのクロックが出力される。
【０００７】
第２段目の第２の１対２ＤＥＭＵＸモジュール１０２および第３の１対２ＤＥＭＵＸモジュール１０３は、同様に、第１の１対２ＤＥＭＵＸモジュール１０１が出力したデータとクロックを、さらに半分のレートの２個のパラレルデータと半分のレートのクロックに変換する。第３段目の第４〜第７の１対２ＤＥＭＵＸモジュール１０４〜１０７も同様に、入力されたデータとクロックを、更に半分のレートの２個ずつのパラレルデータと同じく更に半分のレートのクロックに変換する。このように変換した最終データ１２１〜１２８は、高速のシリアル入力データ１１１を１対８の比率で低速パラレルデータに変換したデータとなっている。出力クロック１２９は、これら最終データ１２１〜１２８と同期したクロックである。
【０００８】
図２５は、特許文献２に示される第２の提案のシリアルパラレル変換回路の構成を表わしたものである。このシリアルパラレル変換回路１４０は、第１段目に配置された第１の１対２シリアルパラレル変換回路１４１と、第２段目に配置された第２〜第５の１対２シリアルパラレル変換回路１４２〜１４５と、第２段目に配置された第１および第２のフリップフロップ回路（Ｆ／Ｆ）１５１、１５２と、これら第２〜第５の１対２シリアルパラレル変換回路１４２〜１４５と、第１および第２のフリップフロップ回路１５１、１５２の出力側に配置されたリタイミング回路１５３および入力クロック１５４を分周する分周回路部１５５ならびに分周回路部１５５の所定の端子とアースの間に配置されたオン・オフスイッチ１５６とによって構成されている。
【０００９】
図２６は、図２５に示した第１の１対２シリアルパラレル変換回路の具体的な回路構成を示したものである。第２〜第５の１対２シリアルパラレル変換回路１４２〜１４５も第１の１対２シリアルパラレル変換回路１４１と同一の回路構成となっているので、これらの回路の図示および説明は省略する。第１の１対２シリアルパラレル変換回路１４１は、第１〜第３のフリップフロップ回路１６１〜１６３と、入力クロック１６４を反転させるインバータ回路１６５から構成されている。入力データ１６６は第１および第２のフリップフロップ回路１６１、１６２の入力端子Ｄに入力され、第１のフリップフロップ回路１６１の出力端子Ｑの出力１６７が第３のフリップフロップ回路１６３の入力端子Ｄに入力されるようになっている。入力クロック１６４は第１のフリップフロップ回路１６１のクロック入力端子Ｃに入力される。インバータ回路１６５によって論理を反転されたクロック１６８は第２および第３のフリップフロップ回路１６２、１６３のクロック入力端子Ｃに入力される。この第１の１対２シリアルパラレル変換回路１４１では、第２および第３のフリップフロップ回路１６２、１６３から２個のパラレルデータ１７１、１７２が出力されることになる。
【００１０】
図２５に戻ってシリアルパラレル変換回路１４０の動作を説明する。高速シリアル入力データ１６６は第１の１対２シリアルパラレル変換回路１４１に入力され、半分のレートの２個のパラレルデータ１７１、１７２（図２６参照）に変換される。このうちの一方のパラレルデータ１７１は、第２および第３の１対２シリアルパラレル変換回路１４２、１４３と第１のフリップフロップ回路１５１に入力される。他方のパラレルデータ１７２は、第４および第５の１対２シリアルパラレル変換回路１４４、１４５と第２のフリップフロップ回路１５２に入力される。ここで第２および第４の１対２シリアルパラレル変換回路１４２、１４４の動作クロック１７３は、入力クロック１５４を分周回路１５５によって分周したものである。第３および第５の１対２シリアルパラレル変換回路１４３、１４５の動作クロック１７４は、入力クロック１５４を分周回路１５５によって分周したものである。第１および第２のフリップフロップ回路１５１、１５２の動作クロック１７５は、入力クロック１５４を分周回路１５５によって分周したクロックである。
【００１１】
分周回路１５５から出力される各動作クロック１７３〜１７５は、周波数は同じであるが、位相が互いに異なっている。分周回路１５５には、オン・オフスイッチ１５６が接続されている。オン・オフスイッチ１５６は、これをオンの状態あるいはオフの状態に設定することで、分周回路１５５に対して２種類の分周比で入力クロック１５４を分周し、各動作クロック１７３〜１７５を出力することができるようになっている。第２〜第５の１対２シリアルパラレル変換回路１４２〜１４５および第１、第２のフリップフロップ回路１５１、１５２の出力データ１８１〜１８６は、リタイミング回路１５３で動作クロック１７３によってリタイミングされる。この結果、パラレルデータ１８７が出力される。リタイミング用に用いられた動作クロック１７３は、出力クロックとして出力される。この動作クロック１７３はパラレルデータ１８７と同期している。
【００１２】
図２７は、特許文献３に示される第３の提案としてのパラレルシリアル変換回路の構成を表わしたものである。このパラレルシリアル変換回路２００は、６対１のパラレルシリアル変換を行うもので、パラレルシリアル変換部２０１と、６分周回路２０２で構成されている。パラレルシリアル変換部２０１は、エラスティックストア回路（ＥＳ）２１１と、リタイミングを行うリタイミング回路２１２と、タイミングパルスを発生するタイミングパルス発生回路２１３と、リタイミング後のパラレルデータをシリアルデータに変換する６対１パラレルシリアル変換回路２１４から構成されている。
【００１３】
このパラレルシリアル変換回路２００の動作を説明する。エラスティックストア回路２１１には第１〜第６の入力データ２２１〜２２６がパラレルな入力データとして供給されており、書き込みクロック２２７に同期してエラスティックストア回路２１１への書き込みが行われる。エラスティックストア回路２１１に書き込まれたパラレルデータは、６分周回路２０２によって入力クロック２２８を６分周した読み出しクロック２２９によって読み出される。読み出されたパラレルデータ２３１は、リタイミング回路２１２でリタイミングされる。リタイミングされたパラレルデータ２３２は、タイミングパルス発生回路２１３によって生成されたタイミングパルス２３３に基づいて、６対１パラレルシリアル変換回路２１４でシリアル出力データ２３５に変換され、出力される。
【００１４】
【特許文献１】
特開平１１−９８１０１号公報（第００１６、００１７段落、図４、図５）
【特許文献２】
特開２００２−２１７７４２号公報（第００１３〜第００１５段落、図１）
【特許文献３】
特開平８−６５１７３号公報（第００１６〜００１９段落、図１）
【００１５】
【発明が解決しようとする課題】
しかしながら、図２４に示した第１の提案のシリアルパラレル変換回路１００では、第１の１対２ＤＥＭＵＸモジュール１０１に代表される１対２ＤＥＭＵＸモジュール１０１〜１０７をツリー状に多段に接続している。そして、ツリー構造の各段でそれぞれ１対２、１対４、１対８あるいは１対１６といった特定の比率でシリアルデータをパラレルデータに変換している。したがって、このように２の階乗となる比率でシリアルパラレル変換を行うことが可能な一方、これ以外の比率ではシリアルデータをパラレルデータに変換することができないという問題がある。
【００１６】
図２７に示した第３の提案でも、予め定められた分周比で分周する分周回路を用いている。このためシリアルデータに変換する元となる低速のパラレルデータの本数がその分周回路で入力するパラレルデータの本数によって１通りに決まってしまうという問題がある。この結果、例えば、４対１と５対１の２つの異なった比のパラレルシリアル変換を行うような場合、それぞれの比に個別に対応する合計２種類のパラレルシリアル変換回路を設計する必要があり、設計量が増大するという問題がある。
【００１７】
一方、図２５および図２６に示した第２の提案では、オン・オフスイッチ１５６をオンまたはオフ状態に設定することで、２通りの分周比を設定することができる。しかも、１個の回路を設計することで、オン・オフスイッチ１５６の状態の数としての２種類の比でシリアルパラレル変換が可能となるという長所がある。しかしながら、この第２の提案では、分周回路１５５から複数の分周クロックを発生させている。このため、分周クロック間のスキューに注意が必要である。例えば、分周クロック間でデータの乗せ替えが発生する箇所では第１および第２のフリップフロップ回路１５１、１５２のセットアップと保持（ホールドタイム）が厳しくなる可能性がある。そこで、十分にこれらの時間に余裕があることを確認する必要がある。したがって、この分だけ、設計難易度が難しくなるという問題がある。
【００１８】
そこで本発明の目的は、各種の比でパラレルシリアル変換あるいはシリアルパラレル変換を行うことのできるデータ形式変換回路を提供することにある。
【００１９】
【課題を解決するための手段】
請求項１記載の発明では、（イ）変換対象のシリアルデータに同期した入力クロックを所定の分周比設定情報に応じて複数通りに設定して分周可能な分周手段と、（ロ）この分周手段の出力する所定の分周比に応じたビット数のパラレルデータにシリアルデータを変換するシリアルパラレル変換手段と、（ハ）このシリアルパラレル変換手段の変換後のパラレルデータを分周手段の出力クロックに同期して出力するパラレルデータ出力手段とをデータ形式変換回路に具備させる。
【００２０】
すなわち本発明では、分周比設定情報に応じて複数通りに設定して分周可能な分周手段を用いることで複数の比に柔軟に対応させている。したがって、１個のシリアルパラレル変換回路を設計するだけで、パラレル側データ本数が複数通りの場合でも動作することができ、それぞれの本数に応じてシリアルパラレル変換回路を設計する必要がなく、大幅に設計量を削減することができる。
【００２１】
請求項２記載の発明では、（イ）所定の入力クロックに同期して入力されるシリアルな入力データを所定の複数ビットからなるパラレルデータに変換するシリアルパラレル変換手段と、（ロ）入力クロックを所定の分周比設定情報に応じて複数通りに設定して分周可能な分周手段と、（ハ）この分周手段の出力する所定の分周比の出力クロックに同期してシリアルパラレル変換手段の変換後のパラレルデータをリタイミングするリタイミング手段と、（ニ）このリタイミング手段によるリタイミング後のパラレルデータを、分周手段に設定された分周比に応じて出力クロックに同期して選択してパラレルデータとして出力するパラレルデータ出力手段とをデータ形式変換回路に具備させる。
【００２２】
すなわち本発明では、入力クロックを所定の分周比設定情報に応じて複数通りに設定して分周する一方、シリアルパラレル変換手段でシリアルな入力データを所定の複数ビットからなるパラレルデータに変換し、これを分周手段の出力する所定の分周比の出力クロックに同期してリタイミングすることにしている。リタイミング後のパラレルデータは、分周手段に設定された分周比に応じて出力クロックに同期して選択されてパラレルデータとして出力される。これにより、分周比設定情報に応じたパラレルデータの出力が可能になる。したがって、１個のシリアルパラレル変換回路を設計するだけで、パラレル側データ本数が複数通りの場合でも動作することができ、それぞれの本数に応じてシリアルパラレル変換回路を設計する必要がなく、大幅に設計量を削減することができる。
【００２３】
請求項３記載の発明では、（イ）入力されるシリアルデータを所定の入力クロックに同期して所定のビット数のパラレルデータに変換する初段シリアルパラレル変換部と、（ロ）この初段シリアルパラレル変換部によって変換されたそれぞれのパラレルデータを構成する１ビットずつのデータの連続からなるシリアルデータごとに用意され、入力クロックを所定の分周比設定情報に応じて複数通りに設定して分周可能な分周手段と、この分周手段の出力する所定の分周比に応じたビット数のパラレルデータにシリアルデータを変換する次段シリアルパラレル変換手段と、この次段シリアルパラレル変換手段の変換後のパラレルデータを分周手段の出力クロックに同期して出力するパラレルデータ出力手段とを備えた次段シリアルパラレル変換部とをデータ形式変換回路に具備させ、それぞれの次段シリアルパラレル変換部の出力するパラレルデータを併せて出力クロックに同期したパラレルデータとすることにしている。
【００２４】
すなわち本発明では、初段シリアルパラレル変換部で変換後のそれぞれのパラレルデータを構成する１ビットずつのデータの連続からなるシリアルデータを、請求項１記載の発明と同一構成の次段シリアルパラレル変換部で更にパラレルデータに変換することにしている。このように複数段の構成とすることで設計量の更なる削減と、高速動作が可能になる。
【００２５】
請求項４記載の発明では、（イ）入力されるシリアルデータを所定の入力クロックに同期して所定のビット数のパラレルデータに変換する初段シリアルパラレル変換部と、（ロ）この初段シリアルパラレル変換部によって変換されたそれぞれのパラレルデータを構成する１ビットずつのデータの連続からなるシリアルデータごとに用意され、所定の入力クロックに同期して入力されるシリアルな入力データを所定の複数ビットからなるパラレルデータに変換する次段シリアルパラレル変換手段と、入力クロックを所定の分周比設定情報に応じて複数通りに設定して分周可能な分周手段と、この分周手段の出力する所定の分周比の出力クロックに同期して次段シリアルパラレル変換手段の変換後のパラレルデータをリタイミングするリタイミング手段と、このリタイミング手段によるリタイミング後のパラレルデータを、分周手段に設定された分周比に応じて出力クロックに同期して選択してパラレルデータとして出力するパラレルデータ出力手段とを備えた次段シリアルパラレル変換部とをデータ形式変換回路に具備させ、それぞれの次段シリアルパラレル変換部の出力するパラレルデータを併せて出力クロックに同期したパラレルデータとすることにしている。
【００２６】
すなわち本発明では、初段シリアルパラレル変換部で変換後のそれぞれのパラレルデータを構成する１ビットずつのデータの連続からなるシリアルデータを、請求項２記載の発明と同一構成の次段シリアルパラレル変換部で更にパラレルデータに変換することにしている。このように複数段の構成とすることで設計量の更なる削減と、高速動作が可能になる。
【００２７】
請求項５記載の発明では、請求項３または請求項４記載のデータ形式変換回路で、次段シリアルパラレル変換部のそれぞれ出力するパラレルデータに対して初段シリアルパラレル変換部の出力するパラレルデータと同様にそれぞれのパラレルデータを構成する１ビットずつのデータの連続からなるシリアルデータを単位として次段シリアルパラレル変換部をツリー状に追加配置したことを特徴としている。
【００２８】
すなわち本発明では、次段シリアルパラレル変換部をツリー状に２段以上追加配置する場合を表わしている。
【００２９】
請求項６記載の発明では、請求項１記載のデータ形式変換回路で、シリアルパラレル変換手段は、（イ）シリアルデータを入力クロックのタイミングで順番にシフトするデータシフト手段と、（ロ）このデータシフト手段の出力データを分周手段によって分周したクロックでリタイミングするリタイミング手段とを具備することを特徴としている。
【００３０】
請求項７記載の発明では、請求項６記載のデータ形式変換回路が、（イ）データシフト手段の出力データと外部から設定した同期パターンとを比較する同期パターン検出手段と、（ロ）この同期パターン検出手段が同期パターンを検出したタイミングで分周手段をリセットして入力クロックの分周を開始させるリセット手段とを備え、（ハ）パラレルデータ出力手段は、同期パターンを含むデータを整列させてパラレルデータとして出力することを特徴としている。
【００３１】
すなわち、本発明では同期パターン検出回路の出力信号を用いてシリアルパラレル変換回路の分周回路のリセットを行うことにしたので、同期パターンを整列させてパラレルデータを出力することができる。
【００３２】
請求項８記載の発明では、請求項３または請求項４記載のデータ形式変換回路で、初段シリアルパラレル変換部はシリアルな入力データの２ビットを１ビットずつ２系統に振り分ける１対２シリアルパラレル変換回路であり、クロックの立ち上がりと立ち下がりの双方のタイミングでデータをリタイミングすることを特徴としている。
【００３３】
請求項９記載の発明では、請求項３または請求項４記載のデータ形式変換回路の初段シリアルパラレル変換部は多相クロックを用いてデータをリタイミングする次段リタイミング手段を具備することを特徴としている。
【００３４】
請求項１０記載の発明では、（イ）出力するシリアルデータに同期する出力用同期クロックを所定の分周比設定情報に応じて複数通りに設定して分周可能な分周手段と、（ロ）この分周手段の出力する所定の分周比の出力クロックに同期して所定の複数ビットからなるパラレルデータのうちの分周手段に設定された分周比に応じたビット数のパラレルデータを取り込むパラレルデータ取り込み手段と、（ハ）このパラレルデータ取り込み手段の取り込んだパラレルデータを出力用同期クロックに同期させてシリアルデータに変換して出力するパラレルシリアル変換手段とをデータ形式変換回路に具備させる。
【００３５】
すなわち本発明では、分周可能な分周手段を用いて出力するシリアルデータに同期する出力用同期クロックを所定の分周比設定情報に応じて複数通り出力可能であり、この出力用同期クロックに同期させて分周比に応じたビット数のパラレルデータを取り込み、これらをシリアルデータに変換して出力することにしている。分周比に応じて取り込むパラレルデータのビット数を変えて出力することができる。
【００３６】
請求項１１記載の発明では、（イ）出力するシリアルデータに同期する出力用同期クロックを所定の分周比設定情報に応じて複数通りに設定して分周可能な分周手段と、この分周手段の出力する所定の分周比の出力クロックに同期して所定の複数ビットからなるパラレルデータのうちの分周手段に設定された分周比に応じたビット数のパラレルデータを取り込むパラレルデータ取り込み手段と、このパラレルデータ取り込み手段の取り込んだパラレルデータを出力用同期クロックに同期させてシリアルデータに変換して出力するパラレルシリアル変換手段とを備えた複数のパラレルシリアル変換部と、（ロ）これらパラレルシリアル変換部のそれぞれ出力するシリアルデータをパラレルに入力してシリアルデータとして出力する次段パラレルシリアル変換部とをデータ形式変換回路に具備させる。
【００３７】
すなわち本発明では、請求項１０に記載したデータ形式変換回路を複数使用して、これらによってそれぞれシリアルデータに変換されたデータを次段パラレルシリアル変換部によって最終的なシリアルデータに変換することにしている。これにより、次段パラレルシリアル変換部以外の回路部分としての複数のパラレルシリアル変換部については特に高速化を配慮することなく、データ形式変換回路全体の高速処理が可能になる。
【００３８】
請求項１２記載の発明では、請求項１１記載のパラレルシリアル変換回路で次段パラレルシリアル変換部が２対１パラレルシリアル変換回路であり、出力クロックの立ち上がりと立ち下がりの双方のタイミングでシリアルデータが出力されることを特徴としている。
【００３９】
請求項１３記載の発明では、請求項１１記載のパラレルシリアル変換回路で次段パラレルシリアル変換部が、多相クロックの立ち上がりのタイミングでデータを出力することを特徴としている。
【００４０】
請求項１４記載の発明では、（イ）出力するシリアルデータに同期する出力用同期クロックを所定の分周比設定情報に応じて複数通りに設定して分周可能な分周手段と、この分周手段の出力する所定の分周比の出力クロックに同期して所定の複数ビットからなるパラレルデータのうちの分周手段に設定された分周比に応じたビット数のパラレルデータを取り込むパラレルデータ取り込み手段と、このパラレルデータ取り込み手段の取り込んだパラレルデータを出力用同期クロックに同期させてシリアルデータに変換して出力するパラレルシリアル変換手段とを備え、これらをツリー構造に配置した複数のパラレルシリアル変換部と、（ロ）これら複数のパラレルシリアル変換部のツリー構造の頂点側端部に位置する２以上のパラレルシリアル変換部のそれぞれ出力するシリアルデータをパラレルに入力してシリアルデータとして出力する頂点パラレルシリアル変換部とをデータ形式変換回路に具備させる。
【００４１】
すなわち本発明では、頂点パラレルシリアル変換部を頂点として複数のパラレルシリアル変換部を２段以上ツリー構造で連結する場合を扱っている。このように全体の段数を３段以上とすることで、更に各回路部品に求められる特性を画一的に設定する必要がなくなり、高速応答性を要求するデータ形式変換回路であっても全体的なコスト低減を図ることができる。
【００４２】
請求項１５記載の発明では、請求項１または請求項２記載のデータ形式変換回路でシリアルパラレル変換手段が差動信号で動作することを特徴としている。
【００４３】
請求項１６記載のの発明では、請求項１０または請求項１１記載のデータ形式変換回路でシリアルパラレル変換手段が差動信号で動作することを特徴としている。
【００４４】
【発明の実施の形態】
【００４５】
【実施例】
以下実施例につき本発明を詳細に説明する。
【００４６】
＜第１の実施例＞
【００４７】
図１は本発明のデータ形式変換回路の第１の実施例としてのシリアルパラレル変換回路を示したものである。このシリアルパラレル変換回路３００は、シリアルパラレル変換回路部３０１と、分周回路部３０２とによって構成されている。この第１の実施例のシリアルパラレル変換回路３００は、シリアルパラレル変換回路部３０１をデータシフト回路３１１とリタイミング回路３１２で構成している。データシフト回路３１１は、第１〜第６のフリップフロップ回路３２１〜３２６を縦続接続した構造となっており、第１のフリップフロップ回路３２１のデータデータ入力端子Ｄに入力データ３２７を供給し、これを入力クロック３２８によって順次シフトさせるようになっている。この入力クロック３２８は分周回路部３０２にも供給され、分周比設定信号３２９によって分周比を各種設定できるようになっている。
【００４８】
リタイミング回路３１２は同じく第１〜第６のフリップフロップ回路３３１〜３３６を備えており、分周回路部３０２の出力する出力クロック３３７をそれらのクロック入力端子Ｃに入力するようになっている。また、リタイミング回路３１２の第１のフリップフロップ回路３３１は、データシフト回路３１１の第１のフリップフロップ回路３２１の出力端子Ｑから次段の第２のフリップフロップ回路３２２のデータ入力端子Ｄに供給するデータ３４１をそのデータ入力端子Ｄに入力するようになっている。また、第２のフリップフロップ回路３３２は、データシフト回路３１１の第２のフリップフロップ回路３２２の出力端子Ｑから次段の第３のフリップフロップ回路３２３のデータ入力端子Ｄに供給するデータ３４２をそのデータ入力端子Ｄに入力するようになっている。以下同様である。第６のフリップフロップ回路３３６の場合には、データシフト回路３１１の第６のフリップフロップ回路３２６の出力端子Ｑから出力されるデータ３４６をそのデータ入力端子Ｄに入力するようになっている。
【００４９】
このシリアルパラレル変換回路３００では、外部から入力されたシリアルな入力データ３２７とこれに同期した入力クロック３２８がシリアルパラレル変換回路部３０１に供給される。入力データ３２７はデータシフト回路３１１内の第１〜第６のフリップフロップ回路３２１〜３２６を順番にシフトしていく。入力クロック３２８は分周回路部３０２にも入力される。分周回路部３０２は、リセット信号３４７によりリセットされ、分周比設定信号３２９に対応した分周比で入力クロック３２８を分周し、分周後の出力クロック３３７を出力するようになっている。リタイミング回路３１２内部の第１〜第６のフリップフロップ回路３３１〜３３６では、データシフト回路３１１の各段のフリップフロップ回路３２１〜３２６から出力されるデータ３４１〜３４６を、出力クロック３３７の立ち上がりでリタイミングし、リタイミング回路３１２の第１〜第６のフリップフロップ回路３３１〜３３６の出力端子Ｑから出力データ３５１〜３５６を出力するようになっている。
【００５０】
図２は、図１に示した分周回路部の具体的な構成を表わしたものである。この分周回路部３０２は、第１〜第３のフリップフロップ回路３６１〜３６３と、これらのそれぞれ出力端子Ｑに接続された第１〜第３のインバータ３６４〜３６６と、第１および第２のインバータ３６４、３６５のそれぞれの出力側に一方の入力側を接続したノア（ＮＯＲ）回路３６７、３６８と、第２のインバータ３６５または第３のインバータ３６６の出力側に接続された第１〜第３のアンド（ＡＮＤ）回路３７１〜３７３と、これらのアンド回路３７１〜３７３の出力側に入力側を配置し、出力側を第１のフリップフロップ回路３６１の入力端子Ｄに接続したオア（ＯＲ）回路３７４と、第１のフリップフロップ回路３６１のクロック入力端子Ｃに入力クロック３２８の論理が反転したものを入力する第４のインバータ３７５から構成されている。
【００５１】
この分周回路部３０２は、入力クロック３２８の立ち下がりに同期して入力クロック３２８を分周する回路であり、分周比設定信号３２９Ａ〜３２９Ｃの設定に対応して、分周比が３通りに変化するようになっている。すなわち、分周比設定信号３２９Ａが“１”、分周比設定信号３２９Ｂが“０”、分周比設定信号３２９Ｃが“０”と設定すれば、４分周回路となる。
【００５２】
また、分周比設定信号３２９Ａが“０”、分周比設定信号３２９Ｂが“１”、分周比設定信号３２９Ｃが“０”と設定すれば、５分周回路となる。分周比設定信号３２９Ａが“０”、分周比設定信号３２９Ｂが“０”、分周比設定信号３２９Ｃが“１”と設定すれば、６分周回路となる。
【００５３】
図３は、図１に示した分周回路の他の例を示したものである。図２と同一部分には同一の符号を付しており、これらの説明を適宜省略する。この分周回路部３０２Ａでは、第２のインバータ３６５の出力を２入力の第１および第２のアンド回路３７１Ａ、３７２Ａの一方の入力端子に入力している。第１のアンド回路３７１Ａの他方の入力端子には分周比設定信号３２９Ａ（図２参照）が入力されるようになっている。第２のアンド回路３７２Ａの他方の入力端子には第３のインバータ３６６の反転後の出力が供給されるようになっている。オア回路３７４Ａは、これら第１および第２のアンド回路３７１Ａ、３７２Ａの出力の論理和をとってその出力を第１のフリップフロップ回路３６１のデータ入力端子Ｄに供給する。
【００５４】
このような分周回路部３０２Ａでは、分周比設定信号３２９Ａの設定に応じて、分周比が２通りに変化する。すなわち、分周比設定信号３２９Ａが“１”に設定されていれば４分周回路となる。分周比設定信号３２９Ａが“０”に設定されていれば５分周回路となる。
【００５５】
図４は、分周回路の分周比が６で１対６のシリアルパラレル変換動作を行う場合の各種タイミングを示したものである。これは、図２に示した分周回路部３０２を使用した場合である。これに対して、図５は分周回路の分周比が５で１対５のシリアルパラレル変換動作を行った場合を示している。更に、図６は分周回路の分周比が４で１対４のシリアルパラレル変換動作を行った場合を示している。図５および図６は図２に示した分周回路部３０２と図３に示した分周回路部３０２Ａの双方を使用することができる。
【００５６】
所定の時刻に図１に示すリセット信号３４７を信号“１”から信号“０”に変化させると（図４（ｃ）、図５（ｃ）、図６（ｃ））、図２に示した分周回路部３０２あるいは図３に示した分周回路部３０２Ａ（以下、説明を簡単にするために図２に示した分周回路部３０２を中心として説明を行い、図３に示した分周回路部３０２の説明は適宜省略する。）は入力クロック３２８（図４（ｂ）、図５（ｂ）、図６（ｂ））の分周を開始する。これにより、入力クロック３２８の最初の立ち下りで、出力クロック３３７（図４（ｄ）、図５（ｄ）、図６（ｄ））が立ち上がる。以下、図４〜図６に示すように、出力クロック３３７として図４の場合には入力クロック３２８の６周期分のクロックが出力され、図５の場合には入力クロック３２８の５周期分のクロックが出力され、図６の場合には入力クロック３２８の４周期分のクロックが出力されることになる。
【００５７】
このような分周回路部３０２におけるシリアルパラレル変換回路３００の全体的な動作を、同じく図４〜図６を用いて説明する。図４（ａ）、図５（ａ）、図６（ａ）に示す入力データ３２７は、図１に示すデータシフト回路３１１で入力クロック３２８に応じてシフトする。この結果、第１〜第６のフリップフロップ回路３２１〜３２６（図１）のそれぞれの出力端子Ｑから出力されるデータ３４１〜３４６（図４（ｅ）〜（ｊ）、図５（ｅ）〜（ｊ）、図６（ｅ）〜（ｊ））は、入力クロック３２８の立ち上がりのタイミングで１クロックずつシフトしていく（図４（ａ）、図５（ａ）、図６（ａ）の入力データ３２７に付した符号ａ、ｂ、ｃ、……参照。）。このようなデータ３４１〜３４６は、リタイミング回路３１２に入力され、出力クロック３３７の立ち上がりでリタイミングする。このようにして出力データ３５１〜３５６（図４（ｋ）〜（ｐ）、図５（ｋ）〜（ｐ）、図６（ｋ）〜（ｐ））が出力されることになる。
【００５８】
ここで、図４では、出力データ３５１〜３５６が入力データ３２７を１対６にシリアルパラレル変換したデータとなっており、図５では、出力データ３５１〜３５６が入力データ３２７を１対５にシリアルパラレル変換したデータとなっている。図６では、出力データ３５１〜３５６が入力データ３２７を１対４にシリアルパラレル変換したデータとなっている。
【００５９】
図４の６分周の場合を具体的に説明する。たとえば破線で示した時刻ｔ１に着目する。同図（ａ）に示す入力データ３２７が“ａ”、“ｂ”、…、“ｆ”というデータで順に構成されていたとする。これらは第１〜第６のフリップフロップ回路３２１〜３２６で順にシフトされる結果、時刻ｔ１には第１のフリップフロップ回路３２１からデータ“ｆ”が出力されており、第２のフリップフロップ回路３２２からはデータ“ｅ”が出力されている。以下、同様にして第６のフリップフロップ回路３２６からはデータ“ａ”が出力されている。これらのデータ“ｆ”、“ｅ”、…、“ａ”は、６分周クロックとしての出力クロック３３７の立ち上がりで第１〜第６のフリップフロップ回路３３１〜３３６に取り込まれる。この結果、次の出力クロック３３７が出力されるまでの出力クロック３３７の１周期の間、第１〜第６のフリップフロップ回路３３１〜３３６の出力端子Ｑから出力データ３５１〜３５６としてデータ“ｆ”、“ｅ”、…、“ａ”がパラレルに出力される。
【００６０】
図５の５分周の場合についても、たとえば破線で示した時刻ｔ２に着目する。同図（ａ）に示す入力データ３２７が“ａ”、“ｂ”、…、“ｅ”というデータで順に構成されていたとする。これらは第１〜第５のフリップフロップ回路３２１〜３２５で順にシフトされる結果、時刻ｔ２には第１のフリップフロップ回路３２１からデータ“ｅ”が出力されており、第２のフリップフロップ回路３２２からはデータ“ｄ”が出力されている。以下、同様にして第５のフリップフロップ回路３２５からはデータ“ａ”が出力されている。これらのデータ“ｅ”、“ｄ”、…、“ａ”は、５分周クロックとしての出力クロック３３７の立ち上がりで第１〜第５のフリップフロップ回路３３１〜３３５に取り込まれる。この結果、次の出力クロック３３７が出力されるまでの出力クロック３３７の１周期の間、第１〜第５のフリップフロップ回路３３１〜３３５の出力端子Ｑから出力データ３５１〜３５５としてデータ“ｅ”、“ｄ”、…、“ａ”がパラレルに出力される。
【００６１】
図６の４分周の場合についても、たとえば破線で示した時刻ｔ３に着目する。同図（ａ）に示す入力データ３２７が“ａ”、“ｂ”、…、“ｄ”というデータで順に構成されていたとする。これらは第１〜第４のフリップフロップ回路３２１〜３２４で順にシフトされる結果、時刻ｔ３には第１のフリップフロップ回路３２１からデータ“ｄ”が出力されており、第２のフリップフロップ回路３２２からはデータ“ｃ”が出力されている。以下、同様にして第４のフリップフロップ回路３２４からはデータ“ａ”が出力されている。これらのデータ“ｄ”、“ｃ”、…、“ａ”は、４分周クロックとしての出力クロック３３７の立ち上がりで第１〜第４のフリップフロップ回路３３１〜３３４に取り込まれる。この結果、次の出力クロック３３７が出力されるまでの出力クロック３３７の１周期の間、第１〜第４のフリップフロップ回路３３１〜３３４の出力端子Ｑから出力データ３５１〜３５４としてデータ“ｄ”、“ｃ”、…、“ａ”がパラレルに出力される。
【００６２】
このように、本実施例の分周回路部３０２は、外部から設定した分周比設定信号３２９に対応して分周比が変わるので、１個のシリアルパラレル変換回路を設計するだけで、パラレル側データ本数が複数通りの場合でも動作することができる。したがって、それぞれの本数に応じてシリアルパラレル変換回路を設計する必要がなく、大幅に設計量を削減することができる。
【００６３】
更にこの実施例では、入力クロック３２７と１本の分周クロック３３７のみで動作する単純な構成となっているので、シリアルパラレル変換回路３００の設計が非常に容易になる。
【００６４】
＜第１の実施例の変形例＞
【００６５】
図７は、第１の実施例についての変形例を示したものである。図７で図１と同一部分には同一の符号を付しており、これらの説明を適宜省略する。この変形例のシリアルパラレル変換回路３００Ａでは、図１に示したシリアルパラレル変換回路部３０１と、分周回路部３０２の間に同期パターン検出回路部３０３を配置した構成となっている。
【００６６】
同期パターン検出回路部３０３は、データシフト回路３１１を構成する第１〜第６のフリップフロップ回路３２１〜３２６の出力端子Ｑからそれぞれ出力されるデータ３４１〜３４６と、外部から入力する同期パターン設定信号３８１が入力される。この同期パターン検出回路部３０３は、データ３４１〜３４６と同期パターン設定信号３８１が一致した場合に、リセット信号３４７Ａを出力するようになっている。この結果、分周回路部３０２からは出力クロック３３７Ａが出力され、リタイミング回路３１２に供給されることになる。
【００６７】
図８は同期パターン検出回路部の具体的な構成を示したものである。同期パターン検出回路部３０３は、第１〜第５のイクスルーシブ−ノア（ＥＸ−ＮＯＲ）回路３９１〜３９５と、これらの出力側に配置された５入力アンド回路３９６とによって構成されている。第１のイクスルーシブ−ノア回路３９１には、データ３４１と同期パターン設定信号３８１を構成するパラレルデータの第１ビット目の信号３８１Ａが入力されるようになっている。第２のイクスルーシブ−ノア回路３９２には、データ３４２と同期パターン設定信号３８１を構成するパラレルデータの第２ビット目の信号３８１Ｂが入力されるようになっている。以下同様にして、第５のイクスルーシブ−ノア回路３９５には、データ３４５と同期パターン設定信号３８１を構成するパラレルデータの第５ビット目の信号３８１Ｅが入力されるようになっている。５入力アンド回路３９６の出力がリセット信号３４７Ａとなる。
【００６８】
図９は、図７に示したシリアルパラレル変換回路の各部の動作を示したものである。図９で図５と同一部分には同一の符号を付しており、これらの説明を適宜省略する。この図ではシリアルパラレル変換回路３００Ａの分周比が“５”の１対５シリアルパラレル変換動作時のタイミングを示している。この例では図９（ｅ）〜（ｈ）に示すようにデータ３４１〜３４４（データ“ｆ”〜“ｃ”）が同期パターン設定信号３８１Ａ〜３８１Ｄのそれぞれ対応するものと信号状態が一致した時点でリセット信号３４７Ａが信号“１”となる。ここでデータ“ａ”、“ｂ”、……は共に信号“１”または“０”の２値の信号である。
【００６９】
すなわち、同期パターン検出回路部３０３は、信号“１”と信号“０”の任意の組み合わせからなる４ビットの同期パターンを同期パターン設定信号３８１Ａ〜３８１Ｄによって設定されている。そして、この４ビットの同期パターンと一致する４ビットデータ“ｆ”〜“ｃ”がデータシフト回路３１１の出力するデータ３４１〜３４４（図９（ｅ）〜（ｈ））としてシフトしてきた時点で、図９（ｃ）に示すようにリセット信号３４７Ａを信号“１”とする。分周回路部３０２はリセット信号３４７Ａが信号“１”となったときリセットされる。この結果、入力クロック３２８（図９（ｂ））の立ち下がりのタイミングで出力クロック３３７Ａは信号“０”となり、次の立ち下がりのタイミングで信号“１”となる。データ３４１〜３４６（図９（ｅ）〜（ｊ））を、リタイミング回路３１２によって出力クロック３３７Ａの立ち上がりのタイミングでリタイミングした結果、同期パターン“ｆ”〜“ｃ”が整列され、出力データ３５２〜３５５にデータ“ｆ”〜“ｃ”が出力される。このとき、残りの出力データ３５１としてデータ“ｇ”が出力される。これら出力データ３５１〜３５５が入力データ３２７を１対５シリアルパラレル変換した結果である。
【００７０】
このように、この変形例では、分周回路部３０２のリセット信号３４７Ａを利用し、同期パターン検出回路３０３を追加するだけで、同期パターンを整列させて出力データに出力することができる。
【００７１】
＜第２の実施例＞
【００７２】
図１０は、本発明の第２の実施例のシリアルパラレル変換回路を示したものである。この第２の実施例のシリアルパラレル変換回路４００では、入力データ３２７と入力クロック３２８をまず１対２シリアルパラレル変換回路部４０１に入力するようになっている。１対２シリアルパラレル変換回路部４０１は、入力データ３２７をシリアルパラレル変換して２個のパラレル出力データ４０２、４０３と、出力クロック４０４を出力する。このうち、第１のパラレル出力データ４０２は第１のシリアルパラレル変換回路部４１１に供給され、第２のパラレル出力データ４０３は第２のシリアルパラレル変換回路部４１２に供給される。出力クロック４０４はこれら第１および第２のシリアルパラレル変換回路部４１１、４１２にクロック信号として供給される他、分周回路部４１３にもクロック信号として供給されるようになっている。
【００７３】
第１および第２のシリアルパラレル変換回路部４１１、４１２は第１の実施例の図１に示したシリアルパラレル変換回路部３０１と同一の回路構成となっている。また、分周回路部４１３は第１の実施例の分周回路部３０２と同一の回路構成となっている。すなわち、分周された後の第１のパラレル出力データ４０２は第１のシリアルパラレル変換回路部４１１内のデータシフト回路３１１に入力され、図１に示した第１〜第６のフリップフロップ回路３３１〜３３６から出力されるデータ３４１〜３４６がリタイミング回路３１２に入力されて、分周回路部４１３の出力する出力クロック４１４（第１の実施例の出力クロック３３７に相当。）の立ち上がりでリタイミングする。そして、リタイミング回路３１２の図１に示した第１〜第６のフリップフロップ回路３３１〜３３６の出力端子Ｑから出力データ４２１〜４２６（図１における出力データ３５１〜３５６に相当。）を出力するようになっている。
【００７４】
同様に分周された後の第２のパラレル出力データ４０３は第２のシリアルパラレル変換回路部４１２内のデータシフト回路３１１に入力され、図１に示した第１〜第６のフリップフロップ回路３３１〜３３６から出力されるデータ３４１〜３４６がリタイミング回路３１２に入力されて、分周回路部４１３の出力する出力クロック４１４（第１の実施例の出力クロック３３７に相当。）の立ち上がりでリタイミングする。そして、リタイミング回路３１２の図１に示した第１〜第６のフリップフロップ回路３３１〜３３６の出力端子Ｑから出力データ４３１〜４３６（図１における出力データ３５１〜３５６に相当。）を出力するようになっている。
【００７５】
この第２の実施例で分周回路部４１３は、第１の実施例の図１に示すリセット信号３４７に相当するリセット信号４１５を信号“１”から信号“０”に変化させると（図４（ｃ）、図５（ｃ）、図６（ｃ）参照）、出力クロック４０４の分周を開始する。これは第１の実施例における入力クロック３２８（図４（ｂ）、図５（ｂ）、図６（ｂ））の分周の開始に相当する。分周回路部４１３は分周比設定信号４１６によって分周比を各種設定できるが、これは図１に示した実施例で分周比設定信号３２９によって分周比を各種設定できるのに相当する。
【００７６】
図１１は、この第２の実施例における１対２シリアルパラレル変換回路部の具体的な構成を表わしたものである。１対２シリアルパラレル変換回路部４０１は、入力データ３２７をデータ入力端子Ｄに供給する第１および第２のフリップフロップ回路４４１、４４２と、第１のフリップフロップ回路４４１の出力端子Ｑとデータ入力端子Ｄを接続した第３のフリップフロップ回路４４３と、入力クロック３２８の論理を反転させるインバータ４４４と所定の時間的な遅延を与える遅延回路４４５とによって構成されている。インバータ４４４の出力は第１のフリップフロップ回路４４１のクロック入力端子Ｃに供給され、入力クロック３２８はそのまま第２および第３のフリップフロップ回路４４２、４４３のクロック入力端子Ｃに供給される。この１対２シリアルパラレル変換回路部４０１では、第３のフリップフロップ回路４４３の出力端子Ｑから一方のパラレル出力データ４０２が出力され、第２のフリップフロップ回路４４２の出力端子Ｑから他方のパラレル出力データ４０３が出力される。また、遅延回路４４５の出力が出力クロック４０４となる。
【００７７】
この図１１に示す１対２シリアルパラレル変換回路部４０１では入力クロック３２８の立ち上がりと立ち下がりの双方のタイミングで入力データ３２７をリタイミングしている。入力クロック３２８の周波数は、入力データ３２７の周波数の半分となっている。
【００７８】
図１２は図１０のシリアルパラレル変換回路に適用できる他の１対２シリアルパラレル変換回路を示したものである。この１対２シリアルパラレル変換回路部４０１Ａは、入力データ３２７をそのデータ入力端子Ｄに入力する第１のフリップフロップ回路４５１と、第１のフリップフロップ回路４５１の出力端子Ｑとデータ入力端子Ｄをそれぞれ接続した第２および第３のフリップフロップ回路４５２、４５３と、第２のフリップフロップ回路４５２の出力端子Ｑとデータ入力端子Ｄを接続した第４のフリップフロップ回路４５４と、入力クロック３２８を入力してこれを２分周する２分周回路４５５とによって構成されている。入力クロック３２８は第１および第２のフリップフロップ回路４５１、４５２のクロック入力端子Ｃにも供給されるようになっている。また、２分周回路４５５の分周により得られる出力クロック４０４は、図１０の第１および第２のシリアルパラレル変換回路部４１１、４１２に供給される他、第３および第４のフリップフロップ回路４５３、４５４のクロック入力端子Ｃにも供給されるようになっている。
【００７９】
この図１２に示した１対２シリアルパラレル変換回路部４０１Ａも図１１に示した１対２シリアルパラレル変換回路部４０１と同様に簡単な回路構成となっている。図１２の１対２シリアルパラレル変換回路部４０１Ａでは、入力クロック３２８の立ち上がりのタイミングのみで入力データ３２７をリタイミングしている。したがって、入力クロック３２８の周波数は、入力データ３２７の周波数と等しい。
【００８０】
このように図１１あるいは図１２に示した１対２シリアルパラレル変換回路部４０１、４０１Ａを使用した図１０に示すシリアルパラレル変換回路４００では、入力データ３２７を半分のレートに落としたパラレル出力データ４０２、４０３のそれぞれを、シリアルパラレル変換する構成をとっている。このため、構造が単純な１対２シリアルパラレル変換回路部４０１、４０１Ａのみ高速な入力データ３２７を処理する必要がある。しかしながら後段の第１および第２のシリアルパラレル変換回路部４１１、４１２に入力されるパラレル出力データ４０２、４０３は入力データ３２７の半分のレートとなっている。従って、シリアルパラレル変換回路４００の全体では高速動作に適用しやすいという効果が得られる。
【００８１】
なお、図１０に示す第２の実施例では、入力データ３２７をまず１対２シリアルパラレル変換回路部４０１、４０１Ａに入力することにしたが、これは１対２以外の比率のシリアルパラレル変換回路であっても構わない。この場合には、１対２シリアルパラレル変換回路部４０１、４０１Ａの代わりに配置されるシリアルパラレル変換回路が、多相クロックを用いてデータをリタイミングする構成であっても構わない。更に、外部からの設定により、複数通りの比でシリアルパラレル変換を行うシリアルパラレル変換回路であっても構わない。
【００８２】
また、第２の実施例では１段目の１対２シリアルパラレル変換回路部４０１、４０１Ａと、２段目の第１および第２のシリアルパラレル変換回路部４１１、４１２を用いてシリアルパラレル変換回路４００を構成したが、３段以上のシリアルパラレル変換回路部を用いてシリアルパラレル変換回路を構成することも可能である。このように、複数のシリアルパラレル変換比を有するシリアルパラレル変換回路部を、多段に接続することで、設計量の更なる削減と、比較的低速で動作する回路部品を一部に使用して高速動作が可能になるという効果が得られる。
【００８３】
＜第３の実施例＞
【００８４】
図１３は、本発明の第３の実施例のパラレルシリアル変換回路を示したものである。このパラレルシリアル変換回路５００は、パラレルシリアル変換回路部５０１と、分周回路部５０２とによって構成されている。分周回路部５０２は第１の実施例における図２あるいは図３に示した分周回路部３０２、３０２Ａと同一の回路を使用している。入力クロック５０３は、この分周回路部５０２とパラレルシリアル変換回路部５０１の双方に供給される。図１のリセット信号３４７に相当するリセット信号５０４が信号“１”から信号“０”に変化すると、図２に示した分周回路部３０２あるいは図３に示した分周回路部３０２Ａに対応する分周回路部５０２は入力クロック５０３（第１の実施例の入力クロック３２８（図４（ｂ）、図５（ｂ）、図６（ｂ））に相当。）の分周を開始し、分周クロック５０５（第１の実施例の出力クロック３３７（図４（ｄ）、図５（ｄ）、図６（ｄ））に相当。）を出力するようになっている。この分周クロック５０５は、パラレルシリアル変換回路部５０１に供給される。パラレルシリアル変換回路部５０１は、パラレルデータとしてのデータ５１１〜５１６を入力し、書込クロック５１７の制御の下でシリアルデータへ変換し、これを出力データ５１８として出力するようになっている。
【００８５】
図１４はこのようなパラレルシリアル変換回路部の回路構成の一例を示したものである。パラレルシリアル変換回路部５０１は図２７に示したパラレルシリアル変換部２０１と同一の構成となっている。パラレルシリアル変換回路部５０１は、エラスティックストア回路（ＥＳ）５２１と、リタイミングを行うリタイミング回路５２２と、タイミングパルスを発生するタイミングパルス発生回路５２３と、リタイミング後のパラレルデータをシリアルデータに変換する６対１パラレルシリアル変換回路５２４から構成されている。
【００８６】
図１５〜図１７は、このような構成の第３の実施例のパラレルシリアル変換回路の各部の動作状況を表わしたものである。ここで図１５は図１３に示した分周回路部５０２の分周比が“６”で６対１パラレルシリアル変換動作時のタイミングを示している。また、図１６は分周回路部５０２の分周比が“５”で５対１パラレルシリアル変換動作時のタイミングを示している。更に、図１７は分周回路部５０２の分周比が“４”で４対１パラレルシリアル変換動作時のタイミングを示している。
【００８７】
まず、図２に示した分周回路部３０２を使用した分周回路部５０２の分周回路の動作について説明する。図１５（ｃ）、図１６（ｃ）、図１７（ｃ）に示す分周クロック５０５は、図４（ｄ）、図５（ｄ）、図６（ｄ）において分周回路３０２が分周した出力クロック３３７と全く同じタイミングで出力される。
【００８８】
次に図１３に示した第３の実施例のパラレルシリアル変換回路５００の全体的な動作について図１５をまず使用して６対１パラレルシリアル変換を行う場合について説明する。入力データ５１１（同図（ｄ））〜入力データ５１６（同図（ｉ））は、分周クロック５０５（同図（ｃ））の立ち上がりでリタイミングされた後、分周クロック５０５の立ち下がり後の入力クロック５０３（同図（ａ））の立ち上がる時刻ｔ１１から、順次この入力クロック５０３に同期してシリアルデータに変換される。図１５では、入力データ５１１、５１２、５１３、５１４、５１５、５１６のそれぞれがたとえば“ｆ”、“ｅ”、“ｄ”、“ｃ”、“ｂ”、“ａ”で示す内容のとき、時刻ｔ１１から“ａ”、“ｂ”、“ｃ”、“ｄ”、“ｅ”、“ｆ”の順番でシリアルに変換されることになる。
【００８９】
次に、図１６を使用して５対１パラレルシリアル変換を行う場合について説明する。入力データ５１１（同図（ｄ））〜入力データ５１５（同図（ｈ））は、分周クロック５０５（同図（ｃ））の立ち上がりでリタイミングされた後、分周クロック５０５の立ち下がり後の入力クロック５０３（同図（ａ））の立ち上がる時刻ｔ１２から、順次この入力クロック５０３に同期してシリアルデータに変換される。図１６では、入力データ５１１、５１２、５１３、５１４、５１５のそれぞれがたとえば“ｆ”、“ｅ”、“ｄ”、“ｃ”、“ｂ”で示す内容のとき、時刻ｔ１２から“ｂ”、“ｃ”、“ｄ”、“ｅ”、“ｆ”の順番でシリアルに変換されることになる。
【００９０】
最後に、図１７を使用して４対１パラレルシリアル変換を行う場合について説明する。入力データ５１１（同図（ｄ））〜入力データ５１４（同図（ｇ））は、分周クロック５０５（同図（ｃ））の立ち上がりでリタイミングされた後、分周クロック５０５の立ち上がった状態の時刻ｔ１３から、順次この入力クロック５０３に同期してシリアルデータに変換される。図１７では、入力データ５１１、５１２、５１３、５１４のそれぞれがたとえば“ｆ”、“ｅ”、“ｄ”、“ｃ”で示す内容のとき、時刻ｔ１３から“ｃ”、“ｄ”、“ｅ”、“ｆ”の順番でシリアルに変換されることになる。
【００９１】
このように第３の実施例では、図１３に示した分周比設定信号５０６に対応して分周比が変化する分周回路部５０２をパラレルシリアル変換回路に応用することで、１個のパラレルシリアル変換回路を設計するだけで、パラレル側データの本数が複数通りの場合について動作させることができる。すなわち、それぞれの本数に応じてパラレルシリアル変換回路を設計する必要がなく、大幅に設計量を削減することができる。
【００９２】
また、第３の実施例のパラレルシリアル変換回路５００は、入力クロック５０３と１本の分周クロック５０５のみで動作する単純な構成であるため、非常に設計が容易である。
【００９３】
＜第４の実施例＞
【００９４】
図１８は、本発明の第４の実施例のパラレルシリアル変換回路を示したものである。このパラレルシリアル変換回路６００は、第１および第２のパラレルシリアル変換回路部６０１、６０２と、これらの出力側に配置された２対１パラレルシリアル変換回路部６０３と、第１および第２のパラレルシリアル変換回路部６０１、６０２に分周クロック６０４を供給する分周回路部６０５によって構成されている。第１のパラレルシリアル変換回路部６０１は、パラレルな入力データ６１１〜６１６を入力してこれらを第１のシリアルデータに変換して２対１パラレルシリアル変換回路部６０３に一方のパラレルデータ６１７として入力するようになっている。また、第２のパラレルシリアル変換回路部６０２は、パラレルな入力データ６２１〜６２６を入力してこれらを第２のシリアルデータに変換して２対１パラレルシリアル変換回路部６０３に他方のパラレルデータ６２７として入力するようになっている。２対１パラレルシリアル変換回路部６０３はこれらパラレルデータ６１７、６２７を入力してシリアルデータに変換し、これを出力データ６３１として出力する一方、入力クロック６３２の供給を受けてクロック６３３を第１および第２のパラレルシリアル変換回路部６０１、６０２および分周回路部６０５に供給するようになっている。分周回路部６０５は、リセット信号６３４によりリセットされ、分周比設定信号６３５に対応した分周比でクロック６３３を分周し、分周クロック６０４を出力するようになっている。
【００９５】
ここで、第１および第２のパラレルシリアル変換回路部６０１、６０２は、たとえば第３の実施例のパラレルシリアル変換回路部５０１（図１４）と同一の回路で構成することができる。また、分周回路部６０５は第１の実施例における図２あるいは図３に示した分周回路部３０２、３０２Ａと同一の回路を使用することができる。そこで、これらの回路の図示および説明は省略する。
【００９６】
図１９は、この第４の実施例のパラレルシリアル変換回路の２対１パラレルシリアル変換回路部の具体的な構成を表わしたものである。２対１パラレルシリアル変換回路部６０３は、一方のパラレルデータ６１７をデータ入力端子Ｄに入力する第１のフリップフロップ回路６４１と、他方のパラレルデータ６２７をデータ入力端子Ｄに入力する第２のフリップフロップ回路６４２と、第１のフリップフロップ回路６４１の出力端子Ｑとデータ入力端子Ｄを接続された第３のフリップフロップ回路６４３と、第３のフリップフロップ回路６４３の出力端子Ｑと一方の入力端子“１”を接続したセレクタ６４４と、入力クロック６３２の論理を反転させてこれを反転クロック６４５として第３のフリップフロップ回路のクロック入力端子Ｃに供給するインバータ６４６と、入力クロック６３２を入力して所定時間遅延させてクロック６３３を出力する遅延回路６４７とによって構成されている。
【００９７】
入力クロック６３２はセレクタ６４４のセレクト端子ならびに第１および第２のフリップフロップ回路６４１、６４２のクロック入力端子Ｃにも供給されるようになっている。セレクタ６４４の他方の入力端子“０”には第２のフリップフロップ回路６４２の出力端子Ｑが接続されている。セレクタ６４４はセレクト端子に入力される入力クロック６３２の信号状態に応じて第３のフリップフロップ回路６４３の出力端子Ｑから出力されるデータ６４８あるいは第２のフリップフロップ回路６４２の出力端子Ｑから出力されるデータ６４９の一方を選択して出力データ６３１として出力するようになっている。
【００９８】
図２０は図１９に示したセレクタの具体的な回路構成の一例を示したものである。セレクタ６４４は、入力クロック６３２とデータ６４８の論理積をとる第１のアンド回路６５１と、インバータ６５２による入力クロック６３２の反転クロック６５３とデータ６４９の論理積をとる第２のアンド回路６５４と、第１および第２のアンド回路６５１、６５４の論理和をとるオア回路６５５によって構成される。オア回路６５５から出力データ６３１が出力されることになる。
【００９９】
図２１は、このセレクタ回路の各部の状態を表わしたものである。同図（ａ）はセレクタ６４４（図２０）に入力される一方のデータ６４８を表わし、同図（ｂ）はセレクタ６４４に入力される他方のデータ６４９を表わしている。同図（ｃ）に示すように入力クロック６３２が信号“１”のときには一方のデータ６４８が選択されて出力データ６３１として出力される。信号“０”のときには他方のデータ６４９が選択されて出力データ６３１として出力されることになる。
【０１００】
図２２は図２１に示したような回路動作を行う他のセレクタの構成を表わしたものである。この図２２で図２０と同一の部分には同一の符号を付しており、これらの説明を適宜省略する。図２２に示したセレクタ６４４Ａでは、図２０に示したセレクタ６４４の第１および第２のアンド回路６５１、６５４を第１および第２のナンド（ＮＡＮＤ）回路６６１、６６２に置き換えており、これらの出力側を図２０におけるオア回路６５５の代わりに第３のナンド回路６６３に置き換えている。第３のナンド回路６６３から出力データ６３１として２つのデータ６４８、６４９のいずれかを選択したデータが出力される。
【０１０１】
図１８に示した第４の実施例のパラレルシリアル変換回路６００は以上のように構成されているので、第１および第２のパラレルシリアル変換回路部６０１、６０２のそれぞれでパラレルな入力データ６１１〜６１６、６２１〜６２６をシリアルデータ６１７、６２７に変換し、更にこれらをシリアルデータとしての出力データ６３１に変換する。このように２段構成でパラレルデータをシリアルデータに変換しているため、第１段目を構成する第１および第２のパラレルシリアル変換回路部６０１、６０２は比較的低速の回路として構成することができる。また、第２段目を構成する２対１パラレルシリアル変換回路部６０３を簡単な回路とすることができ、高速動作に容易に適応させることができる。
【０１０２】
図２３は第４の実施例のパラレルシリアル変換回路の２対１パラレルシリアル変換回路部の他の例を表わしたものである。図２３で図１９と同一部分には同一の符号を付しており、これらの説明を適宜省略する。この２対１パラレルシリアル変換回路部６０３Ａは、第１および第２のフリップフロップ回路６４１、６４２の出力側にセレクタ６７１を配置し、その選択出力６７２を第３のフリップフロップ回路６７３のデータ入力端子Ｄに入力している。入力クロック６３２は第３のフリップフロップ回路６７３のクロック入力端子Ｃに供給される他、２分周回路６７４に入力されて分周され、これがクロック６３３Ａとしてセレクタ６７１のセレクト端子ならびに第１および第２のフリップフロップ回路６４１、６４２のクロック入力端子Ｃに供給されるようになっている。
【０１０３】
先の図１９に示した２対１パラレルシリアル変換回路部６０３では、パラレルデータ６１７を第１および第３のフリップフロップ回路６４１、６４３でリタイミングしたデータ６４８を、入力クロック６３２が信号“１”のタイミングで選択して出力し、他方のパラレルデータ６２７を第２のフリップフロップ回路６４２でリタイミングしたデータ６４９を、入力クロック６３２が“０”のタイミングで選択して出力している。入力クロック６３２の周波数は、出力データ６３１の周波数の半分である。
【０１０４】
図２３の構成の２対１パラレルシリアル変換回路部６０３Ａでは、２つのパラレルデータ６１７、６２７を、入力クロック６３２を２分周したクロック６３３Ａでリタイミングし、このクロック６３３Ａで選択した結果を入力クロック６３２でリタイミングして出力データ６３１を出力しており、入力クロック６３２の周波数は、出力データ６３１の周波数と等しい。
【０１０５】
このように第４の実施例のパラレルシリアル変換回路６００は、第１および第２のパラレルシリアル変換回路部６０１、６０２が、出力データ６３１の半分のレートのデータを出力する構成をとっているため、構造が単純な２対１パラレルシリアル変換回路６０３のみが高速な出力データ６３１に対応すればよい。従って、パラレルシリアル変換回路６００全体を高速で動作させることができるという効果が得られる。
【０１０６】
なお、図１８に示した第４の実施例では、２対１パラレルシリアル変換回路６０３から出力データ６３１を出入力する構成となっているが、２対１以外の比のパラレルシリアル変換回路を使用してもよいことはもちろんである。この場合、図１９に示す２対１パラレルシリアル変換回路部６０３のようにクロックでデータを選択してシリアルデータを出力する構成が、多相クロックでデータを選択する構成であっても構わない。また、外部からの設定により、複数通りの比でパラレルシリアル変換を行う構成のパラレルシリアル変換回路を使用してもよいことも当然である。更に、第４の実施例で用いた２対１パラレルシリアル変換回路６０３は第１および第２のパラレルシリアル変換回路部６０１、６０２を初段とし、２対１パラレルシリアル変換回路部６０３を２段目とした２段構成の回路として構成しているが、３段以上の回路構成となっていてもよい。
【０１０７】
以上説明したように複数のパラレルシリアル変換比を有するパラレルシリアル変換回路を、多段に接続することによって、設計量の更なる削減と、高速動作という効果を得ることができる。
【０１０８】
また、以上説明した実施例あるいは変形例で示したパラレルシリアル変換回路およびシリアルパラレル変換回路は、分周回路で分周したクロックを１本のみ出力させ、この分周クロックと高速クロックのみで動作することにしたので、設計が容易になるという効果が得られる。
【０１０９】
また、実施例で示したシリアルパラレル変換回路は、分周回路にリセット信号を入力しているため、同期パターン検出回路を追加するだけで、容易に同期パターンをパラレル側データに並べ替えて出力することができるという効果が得られる。
【０１１０】
なお、以上説明した各実施例および変形例では、フリップフロップ回路、ＡＮＤ回路、ＯＲ回路等の個別回路の入力信号と出力信号はすべてシングルの信号で動作することを想定したが、差動信号で動作する差動回路であってもよいことは当然である。
【発明の効果】
以上説明したように本発明によれば、外部等から設定した分周比に対応して分周する分周手段を設けたことにより、１個のシリアルパラレル変換手段あるいはパラレルシリアル変換手段を設計するだけで、パラレル側データ本数が複数通りの場合でも動作することができ、それぞれの本数に応じてシリアルパラレル変換手段を設計する必要がない。したがって、設計量を大幅に削減することができるという効果がある。また、入力クロックと入力クロックを分周した１本の分周クロックのみで動作する単純な回路として構成可能である。したがって、この意味でも設計が非常に容易になる。
【０１１１】
また、請求項７記載の発明によれば、同期パターン検出回路の出力信号を用いてシリアルパラレル変換回路の分周回路のリセットを行うことにしたので、同期パターンを整列させてパラレルデータを出力することができる。
【０１１２】
更に請求項３、請求項４、請求項５、請求項１１または請求項１４記載の発明によれば、シリアルパラレル変換手段あるいはパラレルシリアル変換手段を複数段で構成したので、高速のデータ形式変換回路を構成する場合でも一部の回路部分を高速用の回路構成とすればよく、全体的な回路のコストダウンを図ることができるだけでなく、回路の高速化にも対処しやすいという効果がある。また、回路として同一回路部分を重複して使用可能なので、設計量の更なる削減と設計時間の短縮を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例におけるシリアルパラレル変換回路のブロック図である。
【図２】図１に示した分周回路部の具体的な構成を表わした回路図である。
【図３】図１に示した分周回路の他の例を示した回路図である。
【図４】第１の実施例の分周回路で１対６のシリアルパラレル変換動作を行う場合の各部を示すタイミング図である。
【図５】第１の実施例の分周回路で１対５のシリアルパラレル変換動作を行う場合の各部を示すタイミング図である。
【図６】第１の実施例の分周回路で１対４のシリアルパラレル変換動作を行う場合の各部を示すタイミング図である。
【図７】第１の実施例の変形例におけるシリアルパラレル変換回路のブロック図である。
【図８】図７における同期パターン検出回路部の具体的な構成を示した回路図である。
【図９】図７に示したシリアルパラレル変換回路の各部の動作を示すタイミング図である。
【図１０】本発明の第２の実施例のシリアルパラレル変換回路を示した概略構成図である。
【図１１】第２の実施例における１対２シリアルパラレル変換回路の具体的な構成を表わした回路図である。
【図１２】図１０のシリアルパラレル変換回路に適用できる他の１対２シリアルパラレル変換回路を示した回路図である。
【図１３】本発明の第３の実施例のパラレルシリアル変換回路を示したブロック図である。
【図１４】第３の実施例のパラレルシリアル変換回路部の回路構成の一例を示した概略構成図である。
【図１５】第３の実施例のパラレルシリアル変換回路で６対１パラレルシリアル変換動作を表わしたタイミング図である。
【図１６】第３の実施例のパラレルシリアル変換回路で５対１パラレルシリアル変換動作を表わしたタイミング図である。
【図１７】第３の実施例のパラレルシリアル変換回路で４対１パラレルシリアル変換動作を表わしたタイミング図である。
【図１８】本発明の第４の実施例のパラレルシリアル変換回路を示した概略構成図である。
【図１９】第４の実施例のパラレルシリアル変換回路の２対１パラレルシリアル変換回路部の具体的な構成を表わした回路図である。
【図２０】図１９に示したセレクタ回路の具体的な回路構成の一例を示した回路図である。
【図２１】図２０に示したセレクタ回路の各部の状態を示すタイミング図である。
【図２２】図２０に示したセレクタ回路の他の例を示した回路図である。
【図２３】第４の実施例のパラレルシリアル変換回路の２対１パラレルシリアル変換回路部の他の構成を表わした回路図である。
【図２４】従来行われた第１の提案のシリアルパラレル変換回路の構成を表わしたブロック図である。
【図２５】従来行われた第２の提案のシリアルパラレル変換回路の構成を表わしたブロック図である。
【図２６】図２５に示した第１のシリアルパラレル変換回路の具体的な回路構成を示した回路図である。
【図２７】従来行われた第３の提案としてのパラレルシリアル変換回路の構成を表わしたブロック図である。
【符号の説明】
３００、４００  シリアルパラレル変換回路
３０１  シリアルパラレル変換回路部
３０２、３０２Ａ、４１３、５０２、６０５  分周回路部
３０３  同期パターン検出回路部
３１１  データシフト回路
３１２、５２２  リタイミング回路
３２７、５１１〜５１６、６１１〜６１６、６２１〜６２６  入力データ
３２８、５０３、６３２  入力クロック
３２９、４１６、５０６、６３５  分周比設定信号
３３７  出力クロック
３４７、４１５、５０４、６３４  リセット信号
３５１〜３５６、４２１〜４２６、４３１〜４３６、５１８、６３１  出力データ
４０１、４０１Ａ  １対２シリアルパラレル変換回路部
４１１  第１のシリアルパラレル変換回路部
４１２  第２のシリアルパラレル変換回路部
５００、６００  パラレルシリアル変換回路
５０１  パラレルシリアル変換回路部
５０５  分周クロック
５２１  エラスティックストア回路
５２４  ６対１パラレルシリアル変換回路
６０１  第１のパラレルシリアル変換回路部
６０２  第２のパラレルシリアル変換回路部
６０３、６０３Ａ  ２対１パラレルシリアル変換回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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