(57)【要約】【課題】オン抵抗が低く、かつ、破壊耐量が向上した半導体装置を提供する。【解決手段】ｎ−型ベース層４２と、ｎ−型ベース層４２の上方に選択的に形成されたｐ＋型コンタクト層５０と、ｐ＋型コンタクト層５０を間に挟むように選択的に形成されたｎ＋型ソース層４８と、表面部の側壁においてｎ＋型ソース層４８と接しかつｎ−型ベース層４２の内部に達する深さまで形成されたトレンチＴＲと、トレンチＴＲの内部にゲート酸化膜５２を介して形成されたゲート電極５４と、ｐ＋型コンタクト層５０およびｎ＋型ソース層４８に接するように形成されたエミッタ電極５８と、ｎ−型ベース層４２のエミッタ電極５８とは反対側の表面に形成されたｐ＋型エミッタ層４４と、ｐ＋型エミッタ層４４に接するコレクタ電極５６とを備える半導体装置２において、ｐ＋型コンタクト層５０およびｎ＋型ソース層４８とｎ−型ベース層４２との間に、ｎ−型ベース層４２の不純物濃度よりも高い不純物濃度を有するｎ型バリア層４６を設ける。【選択図】　図１
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【特許請求の範囲】
【請求項１】
第１導電型ベース層と、
前記第１導電型ベース層の上に形成された第１導電型バリア層と、
前記第１導電型バリア層の表面から前記第１導電型バリア層と前記第１導電型ベース層との界面の近傍領域に達する深さまで形成されたトレンチと、
前記トレンチの内部にゲート絶縁膜を介して形成されたゲート電極と、
前記第１導電型バリア層の表面部に選択的に形成された第２導電型コンタクト層と、
前記第１導電型バリア層の表面部で前記第２導電型コンタクト層を間に挟み前記トレンチの側壁に接するように選択的に形成された第１導電型ソース層と、
前記第２導電型コンタクト層および前記第１導電型ソース層に接するように形成された第１の主電極と、
を備える半導体装置。
【請求項２】
前記トレンチに挟まれた領域のうち電流経路となる活性領域の幅は、２μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電型バリア層の不純物濃度は、少なくとも前記第１導電型ベース層との界面近傍において前記第１導電型ベース層の不純物濃度よりも低いことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２導電型コンタクト層および前記第１導電型ソース層と前記第１導電型バリア層との間に形成された第２導電型ウェル層をさらに備えることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記バリア層は、前記トレンチの底面よりも深い領域に至るまで形成されることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記トレンチ間の領域は、前記活性領域以外のダミー領域を含み、
前記ダミー領域における前記第２導電型コンタクト層および前記第１導電型ソース層の上に設けられ、前記第１の主電極と前記ダミー領域とを電気的に遮断する絶縁膜をさらに備えることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
第１導電型ベース層と、
前記第１導電型ベース層の上に形成された第２導電型ウェル層と、
前記第２導電型ウェル層の領域のうち電流経路となる活性領域を挟むように前記第２導電型ウェル層の表面から前記第１導電型ベース層の内部に達する深さにまで形成されたアクティブトレンチと、
前記第２導電型ウェル層の前記活性領域を除く領域に前記第２導電型ウェル層の表面から前記ベース層の内部に達する深さにまで形成されたダミートレンチと、
前記アクティブトレンチの内部にゲート絶縁膜を介して形成されたゲート電極と、
前記ダミートレンチの内部にゲート絶縁膜を介して形成されたダミー電極と、
前記第２導電型ウェル層の前記活性領域の表面部に前記アクティブトレンチの側壁に接するように選択的に形成された第１導電型ソース層と、
少なくとも前記第２導電型ウェル層および前記第１導電型ソース層に接するように形成された第１の主電極と、
を備え、
前記ダミー電極のうち前記アクティブトレンチと隣り合うダミートレンチ内のダミー電極は、前記ゲート電極に電気的に接続され、
前記ダミー電極のうち前記アクティブトレンチと隣り合うダミートレンチ以外のダミー電極は、前記第１の主電極に電気的に接続されることを特徴とする、
半導体装置。
【請求項８】
第１導電型ベース層と、
前記第１導電型ベース層の上に形成された第２導電型ウェル層と、
前記第２導電型ウェル層の領域のうち電流経路となる活性領域を挟むように前記第２導電型ウェル層の表面から前記ベース層の内部に達する深さにまで形成されたアクティブトレンチと、
前記第２導電型ウェル層の前記活性領域を除く領域に前記第２導電型ウェル層の表面から前記ベース層の内部に達する深さにまで形成されたダミートレンチと、
前記アクティブトレンチの内部にゲート絶縁膜を介して形成されたゲート電極と、
前記ダミートレンチの内部にゲート絶縁膜を介して形成されたダミー電極と、
前記第２導電型ウェル層の前記活性領域の表面部に前記アクティブトレンチの側壁に接するように選択的に形成された第１導電型ソース層と、
前記第２導電型ウェル層と前記第１導電型ソース層とに接するように形成された第１の主電極と、
を備え、
前記アクティブトレンチと隣り合うダミートレンチと前記アクティブトレンチとの距離は、前記ダミートレンチ間の距離よりも短いことを特徴とする、
半導体装置。
【請求項９】
前記第１導電型ベース層と前記第２導電型ウェル層との間に形成された第１導電型のバリア層をさらに備えることを特徴とする請求項７または８に記載の半導体装置。
【請求項１０】
第１導電型ベース層と、
前記第１導電型ベース層の電流経路となる活性領域の上に選択的に形成された第２導電型ウェル層と、
前記第１導電型ベース層の前記活性領域を除く領域に選択的に形成された第２導電型ダイバータ層と、
前記第２導電型ウェル層の表面から前記第１導電型ベース層の内部に達する深さにまで、および、前記第２導電型ダイバータ層の表面から前記第１導電型ベース層の内部に達する深さにまで形成されたトレンチと、
前記第２導電型ウェル層の前記活性領域の表面部に前記トレンチの側壁に接するように選択的に形成された第１導電型ソース層と、
前記第１導電型ソース層を間に挟む前記トレンチ内に絶縁膜を介して形成されたゲート電極と、
前記第２導電型ウェル層、前記第１導電型ソース層および前記第２導電型ダイバータ層に電気的に接続された第１の主電極と、
を備える半導体装置。
【請求項１１】
前記第２導電型ダイバータ層と前記第１導電型ベース層との間に前記第１導電型ベース層の不純物濃度よりも高い不純物濃度を有するように形成された第１の第１導電型バリア層をさらに備えることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第２導電型ウェル層と前記第１導電型ベース層との間に前記第１導電型ベース層の不純物濃度よりも高い不純物濃度を有するように形成された第２の第１導電型バリア層をさらに備えることを特徴とする請求項１０または１１に記載の半導体装置。
【請求項１３】
前記トレンチに挟まれた、前記第１および第２の第１導電型バリア層の幅が、２μｍ以下であることを特徴とする請求項１１または１２に記載の半導体装置。
【請求項１４】
前記第２導電型コンタクト層と第１導電型ソース層、または前記ウェル層のうち前記第１の主電極に接するコンタクト部分と前記第１導電型ソース層は、前記トレンチに挟まれた領域または前記アクティブトレンチに挟まれた領域内で前記トレンチまたは前記アクティブトレンチに沿った方向で交互に配置されるように形成される請求項１乃至１３のいずれかに記載の半導体装置。
【請求項１５】
前記第１導電型ソース層は、前記第２導電型コンタクト層、または前記ウェル層のうち前記第１の主電極に接するコンタクト部分を周回するように形成され、
平面視においてマトリクスをなすように各セルが配置される請求項１乃至１３のいずれかに記載の半導体装置。
【請求項１６】
各セルは、平面視において任意の第１の方向に沿って互いに平行にかつほぼ同一のピッチで複数の列をなすように配置され、任意の列の一端におけるセルの位置が隣り合う列において対応する一端におけるセルの位置と前記第１の方向においてずれるように配置されることを特徴とする請求項１乃至１３のいずれかに記載の半導体装置。
【請求項１７】
前記第１導電型ベース層の前記第１の主電極側とは反対側の表面上に形成された第２導電型エミッタ層と、
前記第２導電型エミッタ層の上に形成され前記第２導電型エミッタ層と電気的に接続された第２の主電極と、
をさらに備えることを特徴とする請求項１乃至１６のいずれかに記載の半導体装置。
【請求項１８】
前記第１導電型ベース層の前記第１の主電極側と同じ側の表面上に形成された第２導電型エミッタ層と、
前記第２導電型エミッタ層の上に形成され前記第２導電型エミッタ層と電気的に接続された第２の主電極と、
をさらに備えることを特徴とする請求項１乃至１６のいずれかに記載の半導体装置。
【請求項１９】
前記第２導電型エミッタ層と前記第１導電型ベース層との間に形成された第１導電型バッファ層をさらに備えることを特徴とする請求項１乃至１８のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に低オン抵抗を実現する電力用半導体素子に関する。
【０００２】
【従来の技術】
近年、６００Ｖ以上の耐圧のパワー半導体素子としてＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）が広く用いられている。このパワー半導体素子は、一般にスイッチとして用いられるので、オン抵抗が低く、スイッチング速度が速いことが望まれている。
【０００３】
従来の技術によるＩＧＢＴについて図２４および図２５を参照しながら説明する。なお、以下の各図において、同一の部分には同一の参照番号を付してその詳細な説明を適宜省略する。
【０００４】
図２４は、現在広く用いられているトレンチゲート構造のＩＧＢＴの一例を示す略示断面図である。同図に示すＩＧＢＴ１１０は、ｎ−型ベース層１４２とｐ＋型エミッタ層４４とコレクタ電極５６とｐ型ウェル層１６０とｎ＋型ソース層１４８とエミッタ電極１５８とゲート酸化膜５２とゲート電極５４とを備える。ｐ＋型エミッタ層４４は、ｎ−型ベース層１４２の紙面における下方側の面に形成され、コレクタ電極５６は、ｐ＋型エミッタ層４４に接して設けられている。ｐ型ウェル層１６０は、ｎ−型ベース層１４２の紙面における上方側の面に形成されている。ｐ型ウェル層１６０の表面からｐ型ウェル層１６０を貫通してｎ−型ベース層１４２の途中の深さに至るまでにトレンチＴＲａが選択的に形成され、その内部にゲート酸化膜５２を介してゲート電極５４が設けられている。ｎ−型ベース層１４２のうち、ゲート酸化膜５２に挟まれた活性領域の幅２ａは、通常例えば、２ａ≒４μｍである。ｐウェル層１６０の表面部にはトレンチＴＲ５２に接するようにｎ＋型ソース層１４８が選択的に形成され、さらに、ｐウェル層１６０の上面からｎ＋型ソース層１４８の表面に至るまでに延在しこれらｐウェル層１６０およびｎ＋型ソース層１４８に接するようにエミッタ電極１５８が設けられている。
【０００５】
図２４に示すＩＧＢＴ１１０の動作は、次の通りである。
【０００６】
即ち、ゲート電極５４にエミッタ電極５８に対して正方向のバイアス電圧を印加すると、ｐ型ウェル層１６０のゲート絶縁膜５２の表面近傍の領域に反転層が形成され、電子がｎ−型ベース層１４２中に注入される。これにより、正孔がｐ＋型エミッタ層４４からｎ−型ベース層１４２に注入されてＩＧＢＴ１１０がオン状態となる。この時に注入された正孔は、ｎ−型ベース層１４２中を走行してｐ型ウェル層１６０に流れ込む。
【０００７】
【発明が解決しようとする課題】
しかしながら、図２４に示す従来のＩＧＢＴ１１０には、以下のような２つの問題があった。即ち、第１の問題は、正孔がｐ型ウェル層１６０に流れ込むことにより、ｎ−型ベース層のｐ型ウェル層１６０との界面近傍において正孔の蓄積が少なくなり、キャリヤが少なくなる結果、オン抵抗が高くなることである。
【０００８】
また、第２の問題は、いわゆるラッチアップ現象による破壊耐量の低下である。即ち、ＩＧＢＴ１１０をターンオフする際に、ｐ型ウェル層１６０を通って排出される正孔電流によってｐ型ウェル層１６０の電位が上昇し、ｎ＋型ソース層１４８からｐ型ウェル層１６０に電子が注入されることによりＩＧＢＴ１１０の破壊耐量が低下する場合がある。これは、遮断電流を増やしていくとｎ＋型ソース層３の直下を流れる正孔電流が増えるためである。
【０００９】
第１の問題を解決するために、ｐ型ウェル層１６０の下部にｎ型不純物層を形成することにより、正孔の蓄積量を増大させ、オン抵抗を小さくするＩＥ（Ｉｎｊｅｃｔｉｏｎ　Ｅｎｈａｎｃｅｍｅｎｔ）効果が知られている。しかし、ｐ型ウェル層１６０の下部にｎ型不純物層を形成すると、素子の耐圧自体が劣化してしまうので、ｎ型不純物層の濃度を高くすることには限界があり、その値は、例えば、不純物総量で１〜２×１０１２ｃｍ−２程度であり、濃度で約１０１４〜１０１５ｃｍ−３程度であった。このため、ｐ型ウェル層１６０の程度下部にｎ型不純物層を設けることによるオン抵抗の低減には限界があり、サイリスタのように十分低くすることができなかった。
【００１０】
第１の問題を解決するための他の手段として、例えば図２５に示すＩＧＢＴ１２０のように、素子の動作に寄与するアクティブトレンチＴＲａの間に素子の動作に関係しないダミートレンチＴＲｄをさらに設け、このダミートレンチＴＲｄ間における半導体層の表面に酸化膜１６２を形成することが知られている。これにより、ダミートレンチＴＲｄ間の半導体層とエミッタ電極５８とのコンタクトが遮断されるので正孔がｎ−型ベース層４２からエミッタ電極５８へ排出される際の抵抗が増大し、この結果、正孔の蓄積量を増大させることができる。なお、図２５に示すＩＧＢＴ１２０において、ｐ＋型エミッタ層４４からｎ−型ベース層４２への正孔の注入を制御するために、これらの間にｎ型バッファ層６６が挿入されている。また、入力容量の低減を図るため、電流通路に接していないダミートレンチＴＲｄ内のダミー電極１５４がエミッタ電極５８に接続されている。
【００１１】
しかしながら、本願発明者らの研究によれば、図２５に示す構成においては、点線ＤＬで図示したｎ−型ベース層４２とダミーゲート酸化膜１７２との界面部分で表面再結合が生じ、これにより正孔の蓄積量が低下するために、オン抵抗の低減が難しいことが判明した。
【００１２】
以上説明したように、従来のトレンチゲート構造のＩＧＢＴでは、オン抵抗の低減が難しいという第１の問題と、遮断電流を増やすとｐ型ウェルを流れる正孔電流が増えるために素子が破壊してしまうという第２の問題があった。
【００１３】
本発明は上記事情に鑑みてなされたものであり、その目的は、新しい素子構造により、オン抵抗が低く、かつ、破壊耐量が向上した半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
本発明は、以下の手段により上記課題の解決を図る。
【００１５】
即ち、本発明によれば、
第１導電型ベース層と、この第１導電型ベース層の上に形成された第１導電型バリア層と、この第１導電型バリア層の表面から上記第１導電型バリア層と上記第１導電型ベース層との界面の近傍領域に達する深さまで形成されたトレンチと、上記トレンチの内部にゲート絶縁膜を介して形成されたゲート電極と、上記第１導電型バリア層の表面部に選択的に形成された第２導電型コンタクト層と、上記第１導電型バリア層の表面部で上記第２導電型コンタクト層を間に挟み上記トレンチの側壁に接するように選択的に形成された第１導電型ソース層と、上記第２導電型コンタクト層および上記第１導電型ソース層に接するように形成された第１の主電極と、を備える半導体装置が提供される。
【００１６】
また、本発明によれば、
第１導電型ベース層と、この第１導電型ベース層の上に形成された第２導電型ウェル層と、この第２導電型ウェル層の領域のうち電流経路となる活性領域を挟むように上記第２導電型ウェル層の表面から上記第１導電型ベース層の内部に達する深さにまで形成されたアクティブトレンチと、上記第２導電型ウェル層の上記活性領域を除く領域に上記第２導電型ウェル層の表面から上記ベース層の内部に達する深さにまで形成されたダミートレンチと、上記アクティブトレンチの内部にゲート絶縁膜を介して形成されたゲート電極と、上記ダミートレンチの内部にゲート絶縁膜を介して形成されたダミー電極と、上記第２導電型ウェル層の上記活性領域の表面部に上記アクティブトレンチの側壁に接するように選択的に形成された第１導電型ソース層と、少なくとも上記第２導電型ウェル層および上記第１導電型ソース層に接するように形成された第１の主電極と、を備え、上記ダミー電極のうち上記アクティブトレンチと隣り合うダミートレンチ内のダミー電極は、上記ゲート電極に電気的に接続され、上記ダミー電極のうち上記アクティブトレンチと隣り合うダミートレンチ以外のダミー電極は、上記第１の主電極に電気的に接続される、半導体装置が提供される。
【００１７】
また、本発明によれば、
第１導電型ベース層と、この第１導電型ベース層の上に形成された第２導電型ウェル層と、この第２導電型ウェル層の領域のうち電流経路となる活性領域を挟むように上記第２導電型ウェル層の表面から上記ベース層の内部に達する深さにまで形成されたアクティブトレンチと、上記第２導電型ウェル層の上記活性領域を除く領域に上記第２導電型ウェル層の表面から上記ベース層の内部に達する深さにまで形成されたダミートレンチと、上記アクティブトレンチの内部にゲート絶縁膜を介して形成されたゲート電極と、上記ダミートレンチの内部にゲート絶縁膜を介して形成されたダミー電極と、上記第２導電型ウェル層の上記活性領域の表面部に上記アクティブトレンチの側壁に接するように選択的に形成された第１導電型ソース層と、上記第２導電型ウェル層と上記第１導電型ソース層とに接するように形成された第１の主電極と、を備え、上記アクティブトレンチと隣り合うダミートレンチと上記アクティブトレンチとの距離は、上記ダミートレンチ間の距離よりも短い、半導体装置が提供される。
【００１８】
さらに、本発明によれば、
第１導電型ベース層と、この第１導電型ベース層の電流経路となる活性領域の上に選択的に形成された第２導電型ウェル層と、上記第１導電型ベース層の上記活性領域を除く領域に選択的に形成された第２導電型ダイバータ層と、上記第２導電型ウェル層の表面から上記第１導電型ベース層の内部に達する深さにまで、および、上記第２導電型ダイバータ層の表面から上記第１導電型ベース層の内部に達する深さにまで形成されたトレンチと、上記第２導電型ウェル層の上記活性領域の表面部に上記トレンチの側壁に接するように選択的に形成された第１導電型ソース層と、この第１導電型ソース層を間に挟む上記トレンチ内に絶縁膜を介して形成されたゲート電極と、上記第２導電型ウェル層、上記第１導電型ソース層および上記第２導電型ダイバータ層に電気的に接続された第１の主電極と、を備える半導体装置が提供される。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。なお、以下では、主として縦型および横型トレンチゲート構造のＩＧＢＴを取り上げて説明するが、本発明は、これらの半導体装置に限られるものではなく、縦型トレンチＭＯＳＦＥＴ、横型トレンチＭＯＳＦＥＴ等のトレンチＭＯＳゲート構造を有する電力用半導体素子全般に適用することができる。また、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型と規定している。
【００２０】
（１）第１の実施の形態
図１は、本発明にかかる半導体装置の第１の実施の形態の概略構成を示す略示断面図である。図２４との対比において明らかなように、本実施形態の半導体装置２の特徴は、ｐ型ウェル層（図２４、符号１６０参照）が設けられてない点と、ｎ−型ベース層４２中の活性領域の幅２ａが、図２４のＩＧＢＴ１１０と比較して狭く形成されている点にある。ｎ＋型ソース層４８に挟まれた領域には、ｐ＋型コンタクト層５０が形成されており、また、トレンチＴＲａに挟まれた活性領域には、ｎ−型ベース層４２よりも高い不純物濃度を有するｎ型バリア層４６が、上面でｐ＋型コンタクト層５０とｎ＋型ソース層４８と接し、下面はゲート電極５４の下面の深さにほぼ相当する深さに至るまで形成されている。この活性領域の幅２ａは、本実施形態において例えば約２μｍ以下であり、この値は、従来のＩＧＢＴの約半分以下である。本実施形態の半導体装置２のその他の構造は、図２４に示すＩＧＢＴ１１０と実質的に同一である。
【００２１】
図１に示す半導体装置２のより詳細な構成と動作原理について図２を参照しながら説明する。図２（ａ）は、図１に示す半導体装置２の上部の素子断面構造のみを示したものである。また、同図（ｂ）は、（ａ）の線Ａ−Ａに沿って切断した部分のポテンシャルの模式図である。さらに、図２（ｃ）は、ｎ型バリア層４６とｎ−型ベース層４２の濃度分布を示す。
【００２２】
図２（ｂ）に示す符号ＥＦはフェルミ準位を表わし、ゲート電極５４の材料としてｐ型ポリシリコンを用いると、同図のようなフェルミ準位になる。このようなポテンシャル構造により、ｎ型バリア層４６が空乏化するので、ゲート電圧を印加しなくても、素子は順方向阻止状態になる。このときのｎ型バリア層４６の濃度ＮＢＡＲは、活性領域の幅の半分ａに関して概ね以下の関係を有する。
【００２３】
１×１０１２ｃｍ−２　≒　ＮＢＡＲ　ｃｍ−３　×　ａ　ｃｍ　　　　・・・式（１）
即ち、例えば、ａ＝１×１０−４ｃｍ（１μｍ）のとき、ＮＢＡＲ＝１×１０１６ｃｍ−３となり、通常のｎ−型ベース層４２の濃度の１００倍以上の濃度となる。
【００２４】
本実施形態の半導体装置２の動作は、次の通りである。まず、ゲート電極５４にエミッタ電極５８に対して正方向のバイアス電圧を印加すると、図２（ｂ）に示したポテンシャルが低くなり、電子がｎ＋型ソース層４８からｎ型バリア層４６を介してｎ−型ベース４２中に注入される。このため、ｐ＋エミッタ層４４がｎ−型ベース層４２に対して正方向にバイアスされてｐ＋エミッタ層４４から正孔がｎ−型ベース層４２に注入され、これにより素子がオン状態になる。このときに注入された正孔は、ｎ−型ベース４２中を走行し、さらにｎ型バリア層４２に流れ込む。このとき、上述したように、ｎ型バリア層４２の濃度ＮＢＡＲが高いので、正孔がｐ＋型コンタクト層５０に流れ込みにくくなる。このために、ｎ−型ベース４２内のｎ型バリア層４６との接合面近傍で正孔の蓄積が起こり、この結果、キャリヤが多くなってオン抵抗が低くなるのである。
【００２５】
さらに、図２（ｄ）に示すように、ｎ型バリア層４６の濃度分布に傾斜を持たせるとより効果的である。これとは逆に、図２（ｅ）に示すように傾斜を持たせると表面からの拡散工程により容易に製造することができる。
【００２６】
（２）第２の実施形態
図３は、本発明にかかる半導体装置の第２の実施の形態の概略構成を示す略示断面図である。図１との対比において明らかなように、本実施形態のＩＧＢＴ４の特徴は、ｎ＋型ソース層４８およびｐ＋型コンタクト層５８とｎ型バリア層４６との間にｐ型ウェル層６０を設けた点にある。本実施形態のＩＧＢＴ４のその他の構成は、図１に示す半導体装置２と実質的に同一である。
【００２７】
ここで、活性領域の幅を狭くするとｎ型バリア層４６の濃度ＮＢＡＲを高くしても素子の耐圧が低下しないことの理由について図４を参照しながら説明する。図４（ａ）は、図３の線Ｂ−Ｂに沿った部分断面図であり、（ｂ）は、図３の線Ｂ−Ｂに沿った電界分布図である。トレンチＴＲａの間隔の半分ａが広い場合は、図４（ｂ）の破線ＥＬＷに示すように、電界はｐ型ウェル層６０とｎ型バリア層４６とのｐｎ接合部分でピーク値をとる。この一方、トレンチＴＲａの間隔の半分ａを狭くすることによりｎ型バリア層４６を空乏化すると、図４（ｂ）の実線ＥＬＮに示すように、電界のピーク値がトレンチＴＲａの底部に移動する。このため、ｎ型バリア層４６の濃度を高くしても耐圧が低下することはない。
【００２８】
本実施形態のＩＧＢＴ４の利点について図５を参照しながら説明する。図５は、ＩＧＢＴ４の性能を従来の技術によるＩＧＢＴとの比較で示す表であり、実験結果に基づくものである。なお、同図において、Ｑｎは、トレンチＴＲａ間のｎ型不純物領域における不純物密度の総和を表わす。
【００２９】
図５の上段２行に示すように、トレンチ間隔の半分ａが広い（ａ＝２μｍ）従来技術による構造例では、Ｑｎを大きくすると、オン電圧は低くなるが、耐圧が大幅に劣化してしまう。
【００３０】
これに対して、本実施形態のＩＧＢＴ４では、トレンチ間隔の半分ａが狭い（ａ＝１μｍ）ために、Ｑｎを大きくしても耐圧が劣化することなくオン電圧を低くすることができる。このことからも、活性領域の幅の半分ａと活性領域におけるｎ型不純物層の不純物密度の総和Ｑｎは、
ａ≦１μｍ、Ｑｎ≧２×１０１２ｃｍ−２　　　・・・・式（２）
が望ましい範囲であることが判明した。
【００３１】
（３）第３の実施の形態
図６は、本発明にかかる半導体装置の第３の実施の形態の概略構成を示す略示断面図である。同図に示すＩＧＢＴ６の特徴は、活性領域におけるｎ型バリア層４６’がトレンチＴＲａの底面よりも深い領域に達するように形成されている点にある。ＩＧＢＴ６のその他の構成は、図３に示すＩＧＢＴ４と実質的に同一である。本実施形態のように、トレンチの底面にｎ型バリア層を形成すると、正孔が酸化膜との界面部分を流れなくなり、表面再結合により正孔の蓄積量が低下するという前述した問題点も同時に解決でき、オン抵抗をさらに低減できる。
【００３２】
（４）第４の実施の形態
図７は、本発明にかかる半導体装置の第４の実施の形態の概略構成を示す略示断面図である。同図に示すように、本実施形態のＩＧＢＴ８の特徴は、ｎ−型ベース層４２とｐ＋型エミッタ層４４との間に設けられたｎ型バッファ層６２をさらに備える点にある。このようにｎ型バッファ層６２を設けることにより、ｎ−型ベース層４２を薄くしてオン抵抗を下げても、素子耐圧の低下を防止できる。
【００３３】
（５）第５の実施の形態
図８は、本発明にかかる半導体装置の第５の実施の形態の概略構成を示す部分斜視図である。同図に示すＩＧＢＴ１０の特徴は、ｎ＋型ソース層４８とｐ＋型コンタクト層５０とが平面視においてトレンチＴＲａに挟まれた領域でトレンチＴＲａの方向に沿ってストライプ状に交互に配置されている点にある。ＩＧＢＴ１０のその他の構成は、図３に示すＩＧＢＴ４と実質的に同一である。
【００３４】
（６）第６の実施の形態
図９は、本発明にかかる半導体装置の第６の実施の形態の要部を示す平面図である。同図においてエミッタ電極は省略されている。本実施形態のＩＧＢＴ１２の特徴は、マトリクス状のセル配置にあり、まず、ゲート酸化膜５２が平面視において格子形状をなすようにトレンチＴＲａが設けられ、次に、各格子内で中央に配置されたｐ＋型コンタクト層５０を周回するようにｎ＋型ソース層４８が配置される。ＩＧＢＴ１２のその他の構成は、図３に示すＩＧＢＴ４と実質的に同一である。
【００３５】
（７）第７の実施の形態
図１０は、本発明にかかる半導体装置の第７の実施の形態の要部を示す平面図である。同図においてもエミッタ電極は省略されている。本実施形態のＩＧＢＴ１４の特徴もそのセル配置の態様にあり、紙面左右の方向を行方向、紙面上下の方向を列方向とすると、隣り合う列が列方向のセルピッチの約半分だけ列方向に交互にシフトしているようにセルが配置されている。各セル内では、図９のＩＧＢＴ１２と同様に、ｐ＋型コンタクト層５０が中央に配置され、平面視においてｐ＋型コンタクト層５０を周回するようにｎ＋型ソース層４８が配置される。ＩＧＢＴ１４のその他の構成は、図３に示すＩＧＢＴ４と実質的に同一である。
【００３６】
（８）第８の実施の形態
図１１は、本発明にかかる半導体装置の第８の実施の形態の概略構成を示す略示断面図である。同図に示すＩＧＢＴ１６の特徴は、トレンチＴＲａ間の領域で素子の動作に寄与しない部分（ダミー領域）の表面に絶縁膜６４を設け、ダミー領域とエミッタ電極とがコンタクトしないようにする点にある。このため、エミッタ電極５８は、機能セルの部分（活性領域）でｐ＋型コンタクト層５０の領域からｎ＋型ソース層４８の領域を経て、これらの領域を間に挟むゲート酸化膜５２上の領域に達するように延在して形成され、さらに、絶縁膜６４を跨ぐように絶縁膜６４上にも形成されて隣り合う機能セルのエミッタコンタクト同士を接続している。このように、チャネル領域を間引くことにより、素子のオン電圧がさらに低下する。
【００３７】
（９）第９の実施の形態
図１２は、本発明にかかる半導体装置の第９の実施の形態の概略構成を示す略示断面図である。図２５との対比において明らかなように、同図に示すＩＧＢＴ１８の特徴は、ダミートレンチＴＲｄ１〜ＴＲｄ３のうち、電流経路に接するアクティブトレンチＴＲａ１，ＴＲａ２の隣にそれぞれ位置するダミートレンチＴＲｄ１およびＴＲｄ３内の電極がゲート電極Ｇに接続されている点にある。ＩＧＢＴ１８のその他の構成は、図２５に示すＩＧＢＴ１２０と実質的に同一である。
【００３８】
本実施形態のＩＧＢＴ１８によれば、このような構成により、素子のオン状態ではゲート電極Ｇがエミッタ電極５８の電位に対して正方向にバイアスされるので、ダミートレンチＴＲｄ１，ＴＲｄ３のゲート酸化膜５２とｎ−型ベース層４２との界面に電子が蓄積されて、ダミートレンチＴＲｄ１，ＴＲｄ３の表面でのキャリアの再結合を防止することができ、ｎ−型ベース層４２中のキャリア濃度を高めることができる。この結果、ＩＧＢＴ１８の通電損失が低減する。
【００３９】
（１０）第１０の実施の形態
図１３は、本発明にかかる半導体装置の第１０の実施の形態の概略構成を示す略示断面図である。同図に示すＩＧＢＴ２０が図１２に示すＩＧＢＴ１８と異なる点は、ｐ＋型コンタクト層５０およびｐ型ウェル層５０’とｎ−型ベース層４２との間に挿入するようにｎ型バリア層７０を設けたことである。この位置にｎ型バリア層７０を挿設することにより、正孔がｎ−型ベース層４２からエミッタ電極５８へ排出される際の抵抗がさらに増大する。この結果、正孔の蓄積量を増大させることができるので、通電損失をさらに低減させることができる。なお、ｎ型バリア層の濃度を上昇させても、耐圧劣化を防止するため、各トレンチ間の距離は３μｍ以下であることが望ましいことは、第２の実施の形態で述べたとおりである。
【００４０】
（１１）第１１の実施の形態
図１４は、本発明にかかる半導体装置の第１１の実施の形態の概略構成を示す略示断面図である。図２５との対比により明らかなように、同図に示すＩＧＢＴ２２の特徴は、電流通路に接していないダミートレンチＴＲｄ１〜ＴＲｄ３のうち、電流経路に接するアクティブトレンチＴＲａ１（またはＴＲａ２）と、このアクティブトレンチＴＲａ１（またはＴＲａ２）の隣に位置するダミートレンチＴＲｄ１（またはＴＲｄ３）との距離Ｗａを、電流通路に接していないダミートレンチＴＲｄ１とＴＲｄ２との間（またはＴＲｄ３とＴＲｄ２との間）の距離Ｗｄよりも短くした点にある。
【００４１】
トレンチ間の距離を短くすると、トレンチで挟まれた領域の電界が緩和される。このため、ｎ−型ベース層４２中に蓄積されたキャリアがトレンチＴＲａ１，ＴＲａ２，ＴＲｄ１，ＴＲｄ３の側壁に届きにくくなる。これにより、トレンチＴＲａ１，ＴＲａ２，ＴＲｄ１，ＴＲｄ３の表面でのキャリア再結合を防止することができ、ｎ−型ベース層４２中のキャリア濃度を高めることができる。その結果ＩＧＢＴ２２の通電損失が低減する。
【００４２】
また、ゲート−コレクタ間の容量が低減されるので、ＩＧＢＴ２２のターンオン時の制御性が向上し、さらにターンオフ時の安定性が向上する。
【００４３】
（１２）第１２の実施の形態
図１５は、本発明にかかる半導体装置の第１２の実施の形態の概略構成を示す略示断面図である。同図に示すＩＧＢＴ２４が図１４に示すＩＧＢＴ２２と異なる点は、ｎ−型ベース層４２とｐ型ウェル層５０との間にｎ型バリア層７０を挿設したことである。このようにｎ型バリア層７０を挿設することにより、正孔がｎ−型ベース層４２からエミッタ電極５８へ排出される際の抵抗がさらに増大する。この結果、正孔の蓄積量を増大させることができるので、通電損失をさらに低減させることができる。なお、ｎ型バリア層の濃度を上昇させても、耐圧劣化を防止するため、各トレンチ間の距離は２μｍ以下であることが望ましいことは第２の実施の形態で述べたとおりである。
【００４４】
（１３）第１３の実施の形態
図１６は、本発明にかかる半導体装置の第１３の実施の形態の概略構成を示す略示断面図である。同図に示すＩＧＢＴ２６が図２４に示すＩＧＢＴ１１０と異なる点は、素子のエミッタ側の表面部に設けられ電子を注入しないｐ型ダイバータ層７４をさらに備える点にある。ｐ型ダイバータ層７４上にもエミッタ電極５８が設けられ、ｐ型ダイバータ層７４はエミッタ電極５８に直接接続している。なお、本実施形態においては、ｎ＋型ソース層４８に接するエミッタ電極５８とｐ型ダイバータ層７４に接するエミッタ電極５８とを配線９４にて接続したが、これに限ることなく、例えば図１７に示すＩＧＢＴ２７のように、ｎ＋型ソース層４８からｐ型ダイバータ層７４に隣接するトレンチの絶縁膜９２上の領域を経由してｐ型ダイバータ層７４にまで延在するように連続するエミッタ電極７８を形成して配線９４を省略しても良い。この点は、後述する第１４〜第１８の実施の形態についても同様である。
【００４５】
このように、ｐ型ダイバータ層７４を設けることは、ターンオフ時に正孔をｐ型ダイバータ層７４から排出することにより、素子の破壊耐量を向上する効果がある。しかし、オン状態では、ｐ型ダイバータ層７４があるために、正孔が充分に蓄積されず、この結果オン抵抗が上昇するという問題点があった。このため、エミッタ電極５８とｐ型ダイバータ層７４を直接接続しないで、これらの間に抵抗やダイオードを挟む構造が提案されている（Ｂ．Ｊ．Ｂａｌｉｇａ，”Ｔｒｅｎｃｈ−ＩＧＢＴｓ　ｗｉｔｈ　Ｉｎｔｅｇｒａｔｅｄ　Ｄｉｖｅｒｔｅｒ　Ｓｔｒｕｃｔｕｒｅｓ”，　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　１９９５　ＩＳＰＳＤ，ｐｐ．２０１，１９９５．）。しかしながら、エミッタ電極５８とｐ型ダイバータ層７４を直接接続しない場合は、ターンオフ時の正孔の排出が困難になり、破壊耐量が向上しないという問題があった。
【００４６】
上述したとおり、本実施形態のＩＧＢＴ２６では、ｐ型ダイバータ層７４をエミッタ電極５８と直接接続している。このため、ターンオフ時の破壊耐量が向上する。この一方、オン状態での正孔の排出に関しては、ゲート電圧を印加することによりｐ型ダイバータ層７４を空乏化させることで防止できる。即ち、図１８（ａ）に示すように、オン状態ではエミッタ電極５８に対して正方向のゲート電圧が印加されるので、ｐ型ダイバータ層７４は空乏化する。ｐ型ダイバータ層７４の不純物濃度Ｎｄｉｖと幅Ｗｄｉｖを適切に調整することにより、ｐ型ダイバータ層７４を完全に空乏化すると、エミッタ電極５８側に走行してきた正孔はｐ型ダイバータ層７４を流れることなくｎ−型ベース層４２内で蓄積する。このため、ＩＧＢＴ２６のオン抵抗を低減することができる。また、ターンオフ時は、図１８（ｂ）に示すように、エミッタ電極５８に対して負の方向のゲート電圧が印加されるため、ｐ型ダイバータ層７４のトレンチ側壁部にｐ型蓄積層８４が形成され、正孔の排出を促進する。この結果、ＩＧＢＴ２６の破壊耐量が向上する。
【００４７】
（１４）第１４の実施の形態
図１９は、本発明にかかる半導体装置の第１４の実施の形態の概略構成を示す略示断面図である。同図に示すＩＧＢＴ２８が図１６に示すＩＧＢＴ２６と異なる点は、ｐ＋型エミッタ層４４とｎ−型ベース層４２との間にｎ型バッファ層６６をさらに設けたパンチスルー構造を有する点にある。ＩＧＢＴ２８のその他の構成は、図１６に示すＩＧＢＴ２６と実質的に同一である。
【００４８】
（１５）第１５の実施の形態
図２０は、本発明にかかる半導体装置の第１５の実施の形態の概略構成を示す略示断面図である。本実施形態のＩＧＢＴ３０は、図１６に示すダイバータ構造を横型のＩＧＢＴにて実現した形態である。このような横型の構造においても、ダイバータ層７４により、上述した第１３の実施の形態と同様の作用・効果を得ることができる。
【００４９】
（１６）第１６の実施の形態
図２１は、本発明にかかる半導体装置の第１６の実施の形態の概略構成を示す略示断面図である。同図に示すＩＧＢＴ３２が図２０に示すＩＧＢＴ３０と異なる点は、ｐ＋型エミッタ層４４とｎ−型ベース層４２との間にｎ型バッファ層６６をさらに設けたパンチスルー構造を有する点にある。ＩＧＢＴ３２のその他の構成は、前述した図２０のＩＧＢＴ３０と実質的に同一である。
【００５０】
（１７）第１７の実施の形態
図２２は、本発明にかかる半導体装置の第１７の実施の形態の概略構成を示す略示断面図である。図１６との対比において明らかなように、本実施形態のＩＧＢＴ３４の特徴は、ｎ−型ベース層４２とｐ型ダイバータ層７４の間に設けられたｎ型バリア層７０をさらに備える点にある。このｎ型バリア層７０により、オン状態での正孔の抜けがさらに抑制され、蓄積効果が高くなる。この一方、ターンオフ時には、ｎ型バリア層７０のトレンチ側壁の近傍部分にｐ型の反転層が形成され、これにより正孔の排出抵抗が下がるので、高い破壊耐量が維持される。なお、ｎ型バリア層７０の幅は、２μｍ以下であることが望ましいことは、第２の実施の形態で述べたとおりである。
【００５１】
（１８）第１８の実施の形態
図２３は、本発明にかかる半導体装置の第１８の実施の形態の概略構成を示す略示断面図である。同図に示すＩＧＢＴ３６と図２２に示すＩＧＢＴ３４との相違点は、ＭＯＳチャネルのあるセルにもｎ型バリア層７０が設けられている点である。これにより、さらにオン抵抗を低減することが可能になる。
【００５２】
以上、本発明の実施の形態について説明したが、本発明は上記形態に限ることなく、その技術的範囲内で種々変更して適用することができる。例えば、上述した第９〜第１８の実施の形態に、図８の斜視図もしくは図９または図１０の平面図に示したセル配置を適用することもできる。
【００５３】
本発明の実施の形態として１８の形態を示したが、これらは任意に組み合わせることにより、さらにオン抵抗が低く、かつ、破壊耐量が高い半導体装置を実現できる。
【００５４】
【発明の効果】
以上詳述したとおり、本発明によれば、オン抵抗が低く、かつ、破壊耐量が高い半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の第１の実施の形態の概略構成を示す略示断面図である。
【図２】図１に示すＩＧＢＴのより詳細な構成と動作原理を説明する図である。
【図３】本発明にかかる半導体装置の第２の実施の形態の概略構成を示す略示断面図である。
【図４】活性領域の幅を狭くするとｎ型バリア層の濃度を高くしても素子の耐圧が低下しないことの理由を説明する図である。
【図５】図３に示すＩＧＢＴの性能を従来の技術によるＩＧＢＴとの比較で示す表である。
【図６】本発明にかかる半導体装置の第３の実施の形態の概略構成を示す略示断面図である。
【図７】本発明にかかる半導体装置の第４の実施の形態の概略構成を示す略示断面図である。
【図８】
本発明にかかる半導体装置の第５の実施の形態の概略構成を示す部分斜視図で
ある。
【図９】
本発明にかかる半導体装置の第６の実施の形態の要部を示す平面図である。
【図１０】
本発明にかかる半導体装置の第７の実施の形態の要部を示す平面図である。
【図１１】
本発明にかかる半導体装置の第８の実施の形態の概略構成を示す略示断面図で
ある。
【図１２】
本発明にかかる半導体装置の第９の実施の形態の概略構成を示す略示断面図で
ある。
【図１３】
本発明にかかる半導体装置の第１０の実施の形態の概略構成を示す略示断面図
である。
【図１４】
本発明にかかる半導体装置の第１１の実施の形態の概略構成を示す略示断面図
である。
【図１５】
本発明にかかる半導体装置の第１２の実施の形態の概略構成を示す略示断面図
である。
【図１６】
本発明にかかる半導体装置の第１３の実施の形態の概略構成を示す略示断面図
である。
【図１７】
図１６に示す半導体装置の変形例を示す略示断面図である。
【図１８】
図１６に示す半導体装置の動作を説明する図である。
【図１９】
本発明にかかる半導体装置の第１４の実施の形態の概略構成を示す略示断面図
である。
【図２０】
本発明にかかる半導体装置の第１５の実施の形態の概略構成を示す略示断面図
である。
【図２１】
本発明にかかる半導体装置の第１６の実施の形態の概略構成を示す略示断面図
である。
【図２２】
本発明にかかる半導体装置の第１７の実施の形態の概略構成を示す略示断面図
である。
【図２３】
本発明にかかる半導体装置の第１８の実施の形態の概略構成を示す略示断面図
である。
【図２４】
従来の技術によるＩＧＢＴの一例を示す略示断面図である。
【図２５】
従来の技術によるＩＧＢＴの他の一例を示す略示断面図である。
【符号の説明】
２　半導体装置
４，６，８，１０，１２，１４，１６，１８，２０，２２，２４，２６，２８，３０，３２，３４，３６　ＩＧＢＴ
４２，４２’　ｎ−型ベース層
４４　ｐ＋型エミッタ層
４６，４６’，７０　ｎ型バリア層
４８　ｎ＋型ソース層
５０　ｐ＋型コンタクト層
５２　ゲート酸化膜
５４　ゲート電極
５６　コレクタ電極
５８，７８　エミッタ電極
６０　ｐ型ウェル層
６２，６６　ｎ型バッファ層
６４，９２　絶縁膜
６５　絶縁層
７４　ｐ型ダイバータ層
８４　蓄積層
９４　配線
ＴＲａ１，ＴＲａ２　アクティブトレンチ
ＴＲｄ１〜ＴＲｄ３　ダミートレンチ
【図１】
2004022941.tif 000003
【図２】
2004022941.tif 000004
【図３】
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【図４】
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【図５】
2004022941.tif 000007
【図６】
2004022941.tif 000008
【図７】
2004022941.tif 000009
【図８】
2004022941.tif 000010
【図９】
2004022941.tif 000011
【図１０】
2004022941.tif 000012
【図１１】
2004022941.tif 000013
【図１２】
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【図１３】
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【図１４】
2004022941.tif 000016
【図１５】
2004022941.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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