(57)【要約】      （修正有）【課題】  電荷貯蔵絶縁膜を有する不揮発性メモリ素子及びその製造方法を提供する。【解決手段】  この素子は、半導体基板に定義されたセル領域と、セル領域に形成されて活性領域を限定する複数個の平行な素子分離膜を含む。活性領域及び素子分離膜を含むセル領域の全面は電荷貯蔵絶縁膜74Cで覆われる。電荷貯蔵絶縁膜上に素子分離膜の上部を横切る複数個の平行なゲートラインが形成され、所定のゲートラインの間に導電性パターンが配置される。導電性パターンは電荷貯蔵絶縁膜を貫通して活性領域に電気的に接続される。この素子の製造方法によると、セル領域が定義された半導体基板に活性領域を限定する素子分離膜を形成し、素子分離膜が形成された半導体基板の全面に電荷貯蔵絶縁膜を形成する。【選択図】  図７
2004221589.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に定義されたセル領域と、
前記セル領域に形成されて活性領域を限定する複数個の平行なトレンチ素子分離膜と、
前記活性領域及び前記素子分離膜上にコンフォマルに形成された電荷貯蔵絶縁膜と、
前記電荷貯蔵絶縁膜上に形成され、前記活性領域の上部を横切る複数個の平行なワードラインと、
前記ワードラインの間に配置され、前記電荷貯蔵絶縁膜を貫通して前記活性領域に電気的に接続された導電性パターンと、
を含むことを特徴とする不揮発性メモリ素子。
【請求項２】
前記素子分離膜の上部面は前記活性領域の表面よりも高いレベルに位置することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記ワードラインは前記素子分離膜上に形成された前記電荷貯蔵絶縁膜の上に伸張されることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記電荷貯蔵絶縁膜は順次に積層された下部酸化膜、電荷トラップ層及び上部酸化膜を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記上部酸化膜は絶縁性金属酸化膜であることを特徴とする請求項４に記載の不揮発性メモリ素子。
【請求項６】
セル領域、高電圧領域及び低電圧領域が具備された半導体基板に形成されて前記セル領域に複数個の平行な第１活性領域、前記高電圧領域に第２活性領域、前記低電圧領域に第３活性領域を限定するトレンチ素子分離膜と、
前記第１活性領域及び前記素子分離膜上にコンフォマルに形成された電荷貯蔵絶縁膜と、
前記電荷貯蔵絶縁膜上に形成され、前記素子分離膜の上部を横切る複数個の平行なゲートラインと、
前記第２活性領域の上部及び前記第３活性領域の上部を各々横切る高電圧ゲートパターン及び低電圧ゲートパターンと、
前記高電圧ゲートパターンと前記第２活性領域との間と、前記低電圧ゲートパターンと前記第３活性領域との間に各々介在された高電圧ゲート絶縁膜及び低電圧ゲート絶縁膜と、
を含むことを特徴とする不揮発性メモリ素子。
【請求項７】
前記素子分離膜の上部面は前記活性領域の表面よりも高いレベルに位置することを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項８】
前記電荷貯蔵絶縁膜は順次に積層された下部酸化膜、電荷トラップ層及び上部酸化膜を含むことを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項９】
前記上部酸化膜は絶縁膜金属酸化膜であることを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１０】
前記高電圧ゲート絶縁膜は順次に積層された第１酸化膜及び前記下部酸化膜を含み、
前記低電圧ゲート絶縁膜は順次に積層された第２酸化膜及び前記下部酸化膜を含み、
前記第１酸化膜は前記第２酸化膜よりも厚いことを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１１】
前記セル領域はワードライン領域と、前記ワードライン領域の両側に定義された選択ゲート領域とを含み、
前記ゲートラインは前記ワードライン領域に配置された複数個のワードラインと、前記ワードライン領域の両側の前記選択ゲート領域に各々配置された接地選択ゲートライン及びストリング選択ゲートラインとを含み、
前記選択ゲート領域の前記接地選択ゲートライン及び前記ストリング選択ゲートラインの下部の前記電荷貯蔵絶縁膜と前記第１活性領域との間に前記第２酸化膜がさらに介在されることを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１２】
前記高電圧ゲート絶縁膜は順次に積層された第１酸化膜、前記下部酸化膜及び第２酸化膜を含み、
前記低電圧ゲート絶縁膜は順次に積層された前記下部酸化膜及び前記第２酸化膜を含むことを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１３】
前記セル領域はワードライン領域と、前記ワードライン領域の両側に定義された選択ゲート領域とを含み、
前記ゲートラインは前記ワードライン領域に配置された複数個のワードラインと、前記ワードライン領域の両側の前記選択ゲート領域に各々配置された接地選択ゲートライン及びストリング選択ゲートラインとを含み、
前記電荷貯蔵絶縁膜は前記ワードライン領域に形成され、
前記選択ゲート領域の前記ストリング選択ゲートラインと前記第１活性領域との間と、前記接地選択ゲートラインと前記第１活性領域との間とに前記下部酸化膜及び前記第２酸化膜が介在されることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１４】
前記高電圧ゲート絶縁膜及び前記低電圧ゲート絶縁膜は前記第２酸化膜上に前記上部酸化膜をさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１５】
前記高電圧ゲート酸化膜は順次に積層された第１酸化膜及び第２酸化膜を含み、
前記低電圧ゲート酸化膜は前記第２酸化膜であることを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１６】
前記セル領域はワードライン領域と、前記ワードライン領域の両側に定義された選択ゲート領域とを含み、
前記ゲートラインは前記ワードライン領域に配置された複数個のワードラインと、前記ワードライン領域の両側の前記選択ゲート領域に各々配置された接地選択ゲートライン及びストリング選択ゲートラインとを含み、
前記選択ゲート領域の前記電荷貯蔵絶縁膜と前記第１活性領域との間に前記第２酸化膜がさらに介在されることを特徴とする請求項１５に記載の不揮発性メモリ素子。
【請求項１７】
前記各ゲートラインは第２導電膜及び第３導電膜が積層されて形成され、
前記高電圧ゲート電極及び前記低電圧ゲート電極は第１導電膜及び前記第３導電膜が積層されて形成されることを特徴とする請求項１５に記載の不揮発性メモリ素子。
【請求項１８】
セル領域、高電圧領域及び低電圧領域が具備された半導体基板に形成されて前記セル領域に複数個の平行な第１活性領域、前記高電圧領域に第２活性領域、前記低電圧領域に第３活性領域を限定するトレンチ素子分離膜と、
前記第１活性領域及び前記素子分離膜上にコンフォマルに形成され、順次に積層された下部酸化膜、電荷トラップ層及び上部酸化膜を含む電荷貯蔵絶縁膜と、
前記電荷貯蔵絶縁膜上に形成され、前記素子分離膜の上部を横切る複数個の平行なゲートラインと、を含み、
前記セル領域はワードライン領域と、前記ワードライン領域の両側に定義された選択ゲート領域とを含み、
前記ゲートラインは前記ワードライン領域に配置された複数個のワードラインと、前記ワードライン領域の両側の前記選択ゲート領域に各々配置された接地選択ゲートライン及びストリング選択ゲートラインとを含み、
前記ワードラインの下部に形成された前記電荷貯蔵絶縁膜の前記下部酸化膜の厚さは前記接地選択ゲートライン及びストリング選択ゲートラインの下部に形成された前記電荷貯蔵絶縁膜の前記下部酸化膜の厚さよりも薄いことを特徴とし、
前記第２活性領域の上部及び前記第３活性領域の上部を各々横切る高電圧ゲートパターン及び低電圧ゲートパターンと、
前記高電圧ゲートパターンと前記第２活性領域との間と、前記低電圧ゲートパターンと前記第３活性領域との間とに各々介在された高電圧ゲート絶縁膜及び低電圧ゲート絶縁膜と、を含むことを特徴とする不揮発性メモリ素子。
【請求項１９】
セル領域が定義された半導体基板にパッド絶縁膜及びハードマスク膜を形成する段階と、
前記ハードマスク膜、前記パッド絶縁膜及び前記半導体基板をパターニングして前記セル領域に複数個の平行なトレンチを形成する段階と、
前記セル領域の全面に前記トレンチを満たすトレンチ絶縁膜を形成する段階と、
化学機械的研磨工程を使用して前記トレンチ絶縁膜を研磨して前記ハードマスク膜を露出させると同時に、前記トレンチを満たし、複数個の平行な活性領域を限定する素子分離膜を形成する段階と、
前記ハードマスク膜及び前記パッド絶縁膜を除去する段階と、
前記活性領域及び前記素子分離膜上に電荷貯蔵絶縁膜をコンフォマルに形成する段階と、
前記電荷貯蔵絶縁膜上に前記素子分離膜の上部を横切る複数個の平行なゲートラインを形成する段階と、
所定の前記ゲートラインの間に前記電荷貯蔵絶縁膜を貫通して前記活性領域に電気的に接続された導電性パターンを形成する段階と、
を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項２０】
前記電荷貯蔵絶縁膜は下部酸化膜、電荷トラップ層及び上部酸化膜を順次に積層して形成することを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
【請求項２１】
前記上部酸化膜は絶縁性金属酸化膜で形成することを特徴とする請求項２０に記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ素子及びその製造方法に関するものであり、さらに具体的には、電荷を貯蔵することができる絶縁膜が具備された記憶セルを含む不揮発性メモリ素子及びその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性メモリ素子は電源が供給されなくても、そのデータを維持することができるメモリ素子であり、代表的にはフラッシュメモリ素子、強誘電体メモリ素子、相変換メモリ素子、磁気メモリ素子などがある。
【０００３】
これらのうち、フラッシュメモリ素子はＭＯＳトランジスタと類似の構造の単位セルを含む。したがって、別途の情報貯蔵要素が不要であるので、セル領域の集積度を高めることができる。フラッシュメモリ素子は導電性浮遊ゲート内に電荷を貯蔵する構造と、電荷貯蔵絶縁膜に電荷を貯蔵する構造との二つの代表的な構造を有する。電荷貯蔵絶縁膜に電荷を貯蔵するフラッシュメモリ素子は低い書き込み及び消去電圧と、優れた耐久性及び維持特性を有して、マルチビット貯蔵可能な素子を形成することができるので、最近多くの研究が進行しつつある。
【０００４】
図１は従来の電荷貯蔵絶縁膜を有する不揮発性メモリ素子の単位セルを示す平面図である。
【０００５】
図２乃至図５は図１のＡ−Ａに沿って切断した従来の不揮発性メモリ素子の製造方法を示す工程断面図である。
【０００６】
図１を参照すると、従来の不揮発性メモリ素子は半導体基板の所定の領域に素子分離膜２８ａが配置され、前記素子分離膜２８ａは活性領域を限定する。前記活性領域の上部を横切ってゲート電極３０が配置され、前記ゲート電極３０と前記活性領域との間に電荷トラップ層が介在される。
【０００７】
図２を参照すると、従来の不揮発性メモリ素子の製造方法は半導体基板１０上に下部絶縁膜１４、電荷トラップ層１６及び上部絶縁膜１８を形成する。前記上部絶縁膜１８上に第１導電膜２０及びハードマスク膜２２を形成する。前記ハードマスク膜２２及び前記第１導電膜２０をパターニングし、続いて、前記上部絶縁膜１８、前記電荷トラップ層１６、前記下部絶縁膜１４及び前記半導体基板１０をパターニングして前記半導体基板１０にトレンチ領域１２を形成する。
【０００８】
図３を参照すると、前記トレンチ領域１２が形成された半導体基板に熱酸化工程を適用して前記トレンチ領域１２の内壁にトレンチ酸化膜２４を形成する。一般的に、前記半導体基板１０及び前記第１導電膜２０はシリコンからなるので、前記下部絶縁膜１４と接する前記半導体基板１０の一部分と、前記上部絶縁膜１８と接する前記第１導電膜２０の一部分とが共に熱酸化される（２６）。シリコンは熱酸化される時に、そのかさが約２倍に増加する。したがって、前記半導体基板１０及び前記第１導電膜２０の酸化によって前記電荷トラップ層１６に張力及び圧縮力が加えられて前記電荷トラップ層１６に欠陥が生成され得る。これと共に、前記トレンチ領域１２を形成する間に加えられたエッチング損傷によって前記トレンチ領域１２の側壁に整列された前記電荷トラップ１６のエッジに欠陥が生成されることがある。
【０００９】
続いて、図３を参照すると、前記トレンチ酸化膜２４が形成された半導体基板上に前記トレンチ領域１２を満たす絶縁膜２８を形成する。
【００１０】
図４を参照すると、化学機械的研磨工程を使用して前記絶縁膜２８を研磨して前記ハードマスク膜２２を露出させると同時に、前記トレンチ領域１２を満たす絶縁膜パターン２８ａを形成する。続いて、前記ハードマスク膜２２を除去して前記第１導電膜２０を露出させる。
【００１１】
図５を参照すると、前記第１導電膜２０が露出した基板の全面にポリシリコン３０及びシリサイド層３２を積層する。続いて、前記ポリシリコン層３０及び前記シリサイド層３２と前記第１導電膜２０とをパターニングして前記素子分離膜２８ａの上部を横切るゲート電極３４を形成する。
【００１２】
上述のような従来の不揮発性メモリ素子は素子分離膜と隣接する領域に欠陥を有する可能性が高く、データの貯蔵及び維持特性が劣悪になる恐れがある。
【特許文献１】米国特許第５，７６８，１９２号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、優れた品質の電荷貯蔵絶縁膜を含む不揮発性メモリ素子の記憶セル及びその製造方法を提供することにある。
【００１４】
本発明の他の目的は、優れた品質の電荷貯蔵絶縁膜を有する記憶セルを含む不揮発性メモリ素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上述の目的は平板電荷貯蔵絶縁膜を含む不揮発性メモリ素子により達成され得る。この素子は半導体基板に定義されたセル領域と、前記セル領域に形成されて活性領域を限定する複数個の平行なトレンチ素子分離膜とを含む。前記活性領域及び前記素子分離膜上に電荷貯蔵絶縁膜がコンフォマルに形成される。前記電荷貯蔵絶縁膜上に前記素子分離膜の上部を横切る複数個の平行なゲートラインが形成され、所定の前記ゲートラインの間に導電性パターンが配置される。前記導電性パターンは前記電荷貯蔵絶縁膜を貫通して前記活性領域に電気的に接続される。
【００１６】
本発明の一実施の形態で、この素子は、セル領域、高電圧領域及び低電圧領域を含む。具体的に、この素子はセル領域、高電圧領域及び低電圧領域が具備された半導体基板に形成されて前記セル領域に複数個の平行な第１活性領域、前記高電圧領域に第２活性領域、前記低電圧領域に第３活性領域を限定する素子分離膜を含む。前記第１活性領域及び前記素子分離膜上に電荷貯蔵絶縁膜がコンフォマルに形成される。前記電荷貯蔵絶縁膜上に前記素子分離膜の上部を横切る複数個の平行なゲートラインが形成され、前記第２活性領域の上部及び前記第３活性領域の上部を高電圧ゲートパターン及び低電圧ゲートパターンが各々横切る。前記高電圧ゲートパターンと前記第２活性領域との間と、前記低電圧ゲートパターンと前記第３活性領域との間とに各々高電圧ゲート絶縁膜及び低電圧ゲート絶縁膜が介在される。
【００１７】
本発明で、前記素子分離膜の上部面は前記活性領域の表面よりも高いレベルに位置することが望ましい。これと共に、前記電荷貯蔵絶縁膜は下部酸化膜、電荷トラップ層及び上部酸化膜を含み、前記上部酸化膜は絶縁性金属酸化膜であることが望ましい。さらに、前記高電圧ゲート絶縁膜及び前記低電圧ゲート絶縁膜は各々二重層の絶縁膜、または前記高電圧ゲート絶縁膜は三重層の絶縁膜であり、前記低電圧ゲート絶縁膜は二重層の絶縁膜であり得る。
【００１８】
本発明で、前記高電圧ゲート電極及び前記低電圧ゲート電極の各々は前記素子分離膜の側壁の間に形成された下部ゲートパターンと、前記下部ゲートパターン上に形成され、前記素子分離膜パターン上に一部重畳された上部ゲートパターンとで構成することができる。
【００１９】
上述の課題は平板電荷貯蔵絶縁膜を有する不揮発性メモリ素子の製造方法により解決することができる。この方法は、セル領域が定義された半導体基板にパッド絶縁膜及びハードマスク膜を形成することを含む。前記ハードマスク膜、前記パッド絶縁膜及び前記半導体基板をパターニングして前記セル領域にトレンチを形成し、前記セル領域の全面に前記トレンチを満たすトレンチ絶縁膜を形成する。化学機械的研磨工程を使用して前記トレンチ絶縁膜を研磨して前記ハードマスク膜を露出させる。この時に、前記トレンチを満たし、活性領域を限定する素子分離膜が形成される。前記ハードマスク膜及び前記パッド絶縁膜を除去し、前記素子分離膜及び前記活性領域を含むセル領域の全面に電荷貯蔵絶縁膜を形成する。前記電荷貯蔵絶縁膜上に前記素子分離膜の上部を横切る複数個の平行なゲートラインを形成し、所定の前記ゲートラインの間に前記電荷貯蔵絶縁膜を貫通して前記活性領域に電気的に接続された導電性パターンを形成する。
【００２０】
具体的に、前記電荷貯蔵絶縁膜は下部酸化膜、電荷トラップ層及び上部酸化膜を順次に積層して形成することができ、この場合に、前記上部酸化膜は絶縁性金属酸化膜で形成することが望ましい。
【発明の効果】
【００２１】
本発明によると、多層の絶縁膜からなる電荷貯蔵絶縁膜が活性領域上にのみ形成されず、セル領域の全面に形成、またはゲートパターンに沿って活性領域及び素子分離膜の上部を横切る。また、前記電荷貯蔵絶縁膜を前記素子分離膜を形成した以後に形成するので、前記電荷貯蔵絶縁膜に加えられるストレスを顕著に減らすことができる。
【００２２】
さらに、前記電荷貯蔵絶縁膜の最上層を絶縁性金属酸化膜で形成することによって、前記金属酸化膜をエッチング阻止膜として使用して層間絶縁膜をパターニングすることによって、コンタクトホールを形成、またはグルーブを形成する間、半導体基板の損傷を防止することができる。
【発明を実施するための最良の形態】
【００２３】
以下、添付の図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介される実施の形態は開示された内容が徹底し、完全になれるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層、または基板「上」にあると言及される場合に、それは他の層または基板上に直接形成することができるもの、またはそれらの間に第３の層を介在させることもできるものである。明細書の全体にわたって同一の参照番号に表示された部分は同一の構成要素を示す。
【００２４】
図６は本発明の望ましい実施の形態による不揮発性メモリ素子のセル領域を示す平面図である。
【００２５】
図６を参照すると、不揮発性メモリ素子のセル領域は半導体基板に定義された選択ゲート領域ＳＲと前記選択ゲート領域ＳＲの間に定義されたワードライン領域ＷＲとを含む。前記半導体基板に素子分離膜ＳＴＩが形成され、前記素子分離膜ＳＴＩを含むセル領域の全面は電荷貯蔵絶縁膜７４ｃで覆われる。以後、説明するが、前記電荷貯蔵絶縁膜７４ｃは前記ワードライン領域ＷＲにのみ形成することもできる。本発明の特徴の一つは前記電荷貯蔵絶縁膜７４ｃが活性領域だけではなく、前記活性領域と隣接する素子分離膜上にもコンフォマルに形成されることである。
【００２６】
前記電荷貯蔵絶縁膜７４ｃ上に複数個の平行なゲートラインが配置される。前記ゲートラインは前記素子分離膜ＳＴＩの上部を横切る。前記ゲートラインは前記ワードライン領域ＷＲに配置された複数個のワードラインｗ１〜ｗｎと、前記ワードラインｗ１〜ｗｎの両側の前記選択ゲート領域ＳＲに各々配置された接地選択ライン（ｇｒｏｕｎｄ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅ；ＧＳＬ）及びストリング選択ライン（ｓｔｒｉｎｇ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅ；ＳＳＬ）とを含む。ＮＡＮＤ型セルアレイには接地選択ラインＧＳＬが互いに対向して形成され、これら接地選択ラインＧＳＬの間に共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ；ＣＳＬ）が配置される。また、前記ストリング選択ラインＳＳＬも互いに対向して配置され、前記ストリング選択ラインＳＳＬの間に複数個のビットラインプラグＢＣが配置される。前記共通ソースラインＧＳＬは前記ワードラインｗｎと平行に配置されて、前記素子分離膜ＳＴＩの間の活性領域に電気的に接続される。前記ビットラインプラグＢＣは前記ワードラインｗｎと平行に配列されて、前記素子分離膜ＳＴＩの間の活性領域に各々電気的に接続される。したがって、図６に示したように、前記電荷貯蔵絶縁膜７４ｃは前記セル領域の全面を覆うことができ、この時に、前記電荷貯蔵絶縁膜７４ｃは前記共通ソースラインＣＳＬ及び前記ビットラインプラグＢＣに対応して前記素子分離膜ＳＴＩ及び前記活性領域を露出させるオフーニングを有する。しかし、前記電荷貯蔵絶縁膜７４ｃは前記ゲートラインの下部にのみ形成することもできる。
【００２７】
図７及び図８は各々図６のＢ−Ｂに沿って切断した本発明の望ましい実施の形態による不揮発性メモリ素子のセルアレイを示す断面図である。
【００２８】
図９は図６のＣ−Ｃに沿って切断した本発明の望ましい実施の形態による不揮発性メモリ素子のセルアレイを示す断面図である。
【００２９】
図７及び図９を参照すると、本発明による不揮発性メモリ素子のセル領域は半導体基板５０に形成された複数個の平行なトレンチ素子分離膜５６を含む。前記素子分離膜５６は前記半導体基板５０に活性領域５８を限定する。前記セル領域にはワードラインｗｎが配置され、ワードライン領域ＷＲと選択ゲートラインＳＳＬｎ、ＧＳＬｎが配置される選択ゲート領域ＳＲとを含む。前記素子分離膜５６及び前記活性領域５８を含む半導体基板上に電荷貯蔵絶縁膜７４ｃが形成され、前記電荷貯蔵絶縁膜７４ｃ上に複数個のゲートラインが形成される。前記電荷貯蔵絶縁膜７４ｃは下部酸化膜６４、電荷トラップ層６６及び上部酸化膜６８を含む。
【００３０】
ＮＡＮＤ型セルアレイで、選択トランジスタがソフトプログラムされることを防止するために、選択トランジスタのゲート絶縁膜はメモリセルのゲート絶縁膜よりも厚いことが望ましい。したがって、本発明によるメモリ素子は前記選択ゲート領域ＳＲの前記電荷貯蔵絶縁膜７４ｃと前記半導体基板との間に介在された酸化膜５４をさらに含む。また別の構造として、図８に示したように、前記電荷貯蔵トラップ層６６及び前記上部酸化膜６８は前記ワードライン領域ＷＲにのみ形成し、前記選択ゲート領域ＳＲには前記下部酸化膜６４上にまた別の酸化膜７６を形成することもできる。
【００３１】
前記素子分離膜５６の上部面は前記活性領域の表面よりも高いレベルに位置する。また、前記活性領域の上部に突出した前記素子分離膜５６の側壁は所定の傾斜角または曲率を有することができる。
【００３２】
前記ゲートラインは前記素子分離膜５６の上部を横切り、平行に配置された接地選択ラインＧＳＬとストリング選択ラインＳＳＬとを含み、前記接地選択ラインＧＳＬと前記ストリング選択ラインＳＳＬとの間に平行に配置された複数個のワードラインｗ１〜ｗｎを含む。前記接地選択ラインＧＳＬ及び前記ストリング選択ラインＳＳＬは前記選択ゲート領域ＳＲに配置され、前記ワードラインｗ１〜ｗｎは前記ワードライン領域ＷＲに配置される。互いに対向する接地選択ラインＧＳＬ１、ＧＳＬ２の間に前記ワードラインｗ１〜ｗｎと平行な導電性パターンが配置され、互いに対向するストリング選択ラインＳＳＬ１、ＳＳＬ２の間に前記ワードラインｗ１〜ｗｎと平行な方向に配列された複数個の導電性パターンが配置される。前記ワードラインと平行な導電性パターンは共通ソースラインＣＳＬに該当し、前記ワードラインと平行な方向に配列された複数個の導電性パターンはビットラインプラグＢＣに該当する。
【００３３】
前記共通ソースラインＣＳＬは前記ゲートラインを含む半導体基板上に形成された層間絶縁膜１３０内に形成され、前記電荷貯蔵絶縁膜７４ｃ及び酸化膜５４を貫通して前記活性領域に電気的に接続される。また、前記ビットラインプラグＢＣは前記層間絶縁膜１３０、前記電荷貯蔵絶縁膜７４ｃ及び前記酸化膜５４を貫通して前記活性領域に電気的に接続される。図８に示したように、選択ゲート領域ＳＲの前記下部酸化膜６４上にまた別の酸化膜７６が形成される場合に、前記共通ソースラインＣＳＬ及び前記ビットラインプラグＢＣは前記下部酸化膜６４及び前記酸化膜７６を貫通して前記活性領域に電気的に接続される。
【００３４】
前記共通ソースラインＣＳＬは、ゲートラインが形成された半導体基板上に第１層間絶縁膜１１０を形成し、前記第１層間絶縁膜１１０、前記電荷貯蔵絶縁膜７４ｃ及び前記酸化膜５４をパターニングするか、または前記第１層間絶縁膜１１０、前記下部酸化膜６４及びまた別の酸化膜７６をパターニングしてグルーブを形成した後に、前記グルーブ内に導電膜を満たして形成することができる。前記ビットラインプラグＢＣは、前記共通ソースラインＣＳＬを含む前記第１層間絶縁膜１１０上に第２層間絶縁膜１２０を形成し、前記第１及び第２層間絶縁膜１１０、１２０、前記電荷貯蔵絶縁膜７４ｃ及び前記酸化膜５４をパターニングするか（図７）、前記第１及び第２層間絶縁膜１１０、１２０、前記下部酸化膜６４及び前記酸化膜７６をパターニングして（図８）前記活性領域を露出させる複数個のコンタクトホールを形成し、前記コンタクトホールの各々に導電膜を満たして形成することができる。前記電荷貯蔵絶縁膜７４ｃを構成する前記上部酸化膜６８は絶縁性金属酸化物として、例えばアルミニウム酸化物で形成することができる。前記絶縁性金属酸化物はシリコン酸化物とエッチング選択性を有することができるので、前記グルーブまたは前記コンタクトホールを形成するために、前記第１層間絶縁膜をエッチングする間エッチング阻止膜として使用することができる。
【００３５】
図１０及び図１２は各々本発明の望ましい実施の形態による不揮発性メモリ素子の高電圧領域及び低電圧領域を示す平面図である。
【００３６】
図１１及び図１３は各々図１０及び図１２のＥ−Ｅ及びＦ−Ｆに沿って切断した本発明の望ましい実施の形態による不揮発性メモリ素子の高電圧領域及び低電圧領域を示す断面図である。
【００３７】
図１０及び図１１を参照すると、高電圧領域には動作電圧が高い高電圧トランジスタが配置される。前記高電圧領域には素子分離膜５６が配置されて活性領域６０を限定する。前記活性領域６０の上部を横切って高電圧ゲート電極７８ｈが配置され、前記高電圧ゲート電極７８ｈと前記活性領域６０との間に高電圧ゲート絶縁膜７４ｈが介在される。前記高電圧ゲート絶縁膜７４ｈは二重層または三重層であり得る。
【００３８】
図１２及び図１３を参照すると、低電圧領域には動作電圧が低い低電圧トランジスタが配置される。半導体基板に素子分離膜５６が配置されて活性領域６２を限定し、前記活性領域の上部を横切って低電圧ゲート電極７８ｌが配置され、前記低電圧ゲート電極７８ｌと前記活性領域６２との間に低電圧ゲート絶縁膜７４ｌが介在される。本発明で、前記低電圧ゲート絶縁膜７４ｌは二重層であり得る。
【００３９】
図１４乃至図４２は本発明の望ましい実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【００４０】
図面で、ｂ部分はセル領域を示し、ｃ部分は図１０のＥ−Ｅに沿って切断した高電圧領域を示し、ｄ部分は図１２のＦ−Ｆに沿って切断した低電圧領域を示す。ＳＲで表示された部分は図６のＣ−Ｃに沿って切断した断面であり、ＷＲで表示された部分は図６のＤ−Ｄに沿って切断した断面である。
【００４１】
図１４乃至図２１は本発明の第１実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【００４２】
図１４を参照すると、本発明の第１実施の形態はセル領域ｂ、高電圧領域ｃ及び低電圧領域ｄで定義された半導体基板５０上にパッド酸化膜５３ａ及びパッド窒化膜５３ｂが順次に積層されたパッド絶縁膜５３を形成する。前記高電圧領域ｃの前記パッド絶縁膜５３を除去する。
【００４３】
図１５を参照すると、前記半導体基板５０に熱酸化工程を適用して前記高電圧領域ｃに第１酸化膜５２ａを形成する。
【００４４】
図１６を参照すると、前記低電圧領域ｄの前記パッド絶縁膜５３を除去する。この時に、前記セル領域ｂの前記選択ゲート領域ＳＲ上に形成された前記パッド絶縁膜５３と共に除去する。この段階は、フォトリソグラフィ工程を使用することによって、前記選択ゲート領域ＳＲのパッド絶縁膜５３を選択的にエッチングすることができる。
【００４５】
前記半導体基板５０に熱酸化工程を適用して前記低電圧領域ｄ及び前記選択ゲート領域ＳＲに第２酸化膜５４を形成する。前記高電圧領域ｃの前記第１酸化膜５２は前記熱酸化工程によりその厚さが増加する。
【００４６】
図１７を参照すると、前記パッド絶縁膜５３、前記第１酸化膜５２及び前記第２酸化膜５４が形成された半導体基板の全面にハードマスク膜５５を形成する。前記ハードマスク膜５５はシリコン窒化膜で形成することができる。
【００４７】
図１８を参照すると、前記半導体基板５０に複数個の素子分離膜５６を形成する。前記素子分離膜５６は前記セル領域ｂの第１活性領域５８を限定し、前記高電圧領域ｃの第２活性領域６０を限定し、前記低電圧領域ｄの第３活性領域６２を限定する。本発明で、前記素子分離膜５６はトレンチ構造を有する。前記素子分離膜５６を形成する段階は前記ハードマスク膜５５、前記パッド絶縁膜５３、前記第１酸化膜５２、前記第２酸化膜５４及び前記半導体基板５０を順次にパターニングして複数個のトレンチを形成することを含む。前記半導体基板の全面に前記トレンチの内部を満たす絶縁膜を形成し、化学機械的研磨工程を使用して前記絶縁膜を研磨して前記ハードマスク膜５５を露出させると同時に前記トレンチ内に素子分離膜を形成する。
【００４８】
続いて、図１８を参照すると、前記ハードマスク膜５５を除去し、前記セル領域ｂのパッド絶縁膜５３を除去する。前記素子分離膜５６の上部面は前記活性領域の表面よりも高いレベルに位置する。また、前記ハードマスク膜５５及び前記パッド窒化膜５３ｂは燐酸溶液を使用した湿式エッチング方法で除去され、前記パッド酸化膜５３ａはＨＦ希釈液またはＢＯＥ（ｂｕｆｆｅｒｅｄ  ｏｘｉｄｅ  ｅｔｃｈａｎｔ）を使用した湿式エッチング方法で除去することができる。したがって、前記セル領域の素子分離膜５６の前記半導体基板の上部に突出した部分は傾いた側壁を有し、さらに、突出した部分の角は所定の曲率を有することができる。
【００４９】
図１９を参照すると、前記半導体基板の全面に下部酸化膜６４、電荷トラップ層６６及び上部酸化膜６８を形成する。前記下部酸化膜６４はシリコン酸化膜、シリコン酸化窒化膜及び金属酸化膜のうち選択された一つで形成することができる。前記電荷トラップ層６６はシリコン窒化膜及びシリコン窒化膜のうち選択された一つで形成することができる。望ましくは、前記電荷トラップ層６６は前記下部酸化膜とエッチング選択比を有する物質を使用して形成することができる。前記上部酸化膜６８は前記下部酸化膜６４のようにシリコン酸化膜、シリコン酸化窒化膜及び絶縁性金属酸化膜のうち選択された一つで形成することができる。望ましくは、前記上部酸化膜６８は絶縁性金属酸化膜として、例えばアルミニウム酸化膜で形成することができる。
【００５０】
図２０を参照すると、前記選択ゲート領域ＳＲ、前記高電圧領域ｃ及び前記低電圧領域ｄの前記上部酸化膜６８及び前記電荷トラップ層６６を除去し、前記半導体基板の全面に導電膜を形成する。前記導電膜はポリシリコン膜７０及び低抵抗膜７２を積層して形成することができる。前記低抵抗膜７２はタングステン、タングステンシリサイド、チタンシリサイド、コバルトシリサイドのうち選択された一つであり得る。
【００５１】
図２１を参照すると、前記低抵抗膜７２、前記ポリシリコン膜７０を順次にパターニングして前記セル領域ｂの前記ワードライン領域ＷＲに前記素子分離膜５６の上部を横切るワードライン７８ｗを形成し、前記選択ゲート領域ＳＲに前記素子分離膜５６の上部を横切る選択ゲートライン７８ｓを形成し、前記高電圧領域ｃに前記第２活性領域６０の上部を横切る高電圧ゲート電極７８ｈを形成し、前記低電圧領域ｄに前記第３活性領域６２を横切る低電圧ゲート電極７８ｌを形成する。前記ワードライン７８ｗと前記第１活性領５８との間には下部酸化膜６４、電荷トラップ層６６及び上部酸化膜６８が積層された電荷貯蔵絶縁膜７４ｃが介在され、前記電荷貯蔵絶縁膜７４ｃは前記ワードライン領域ＷＲの全面に形成、または前記ワードライン７８ｗの下部にのみ形成することができる。前記選択ゲートライン７８ｓと前記第１活性領域５８との間には前記第２絶縁膜５４及び前記下部絶縁膜６４が介在される。また、前記高電圧ゲート電極７８ｈと前記第２活性領域６０との間にはパターニングされた第１酸化膜５２ａ及びパターニングされた下部酸化膜６４ａが積層された高電圧ゲート絶縁膜７４ｈが介在され、前記低電圧ゲート電極７８ｌと前記第３活性領域６２との間にはパターニングされた第２酸化膜５４ａ及びパターニングされた下部酸化膜６４ａが積層された低電圧ゲート絶縁膜７４ｌが介在される。
【００５２】
この時に、図示しないが、前記下部酸化膜６４、前記電荷トラップ層６６及び前記上部酸化膜６８が積層された電荷貯蔵絶縁膜７４ｃは前記ワードライン領域ＷＲの全面を覆うことができる。しかし、前記ワードライン７８ｗをエッチングマスクとして使用して前記ワードライン７８ｗの間の前記電荷貯蔵絶縁膜７４ｃを除去することもできる。また、前記高電圧ゲート絶縁膜７４ｈは前記高電圧ゲート電極７８ｈの両側の前記第２活性領域６０の上も覆うことができ、同様に、前記低電圧ゲート絶縁膜７４ｌは前記低電圧ゲート電極７８ｌの両側の前記第３活性領域６２の上部も覆うことができる。これはポリシリコンとシリコン酸化膜とがエッチング選択比を有するので、前記高電圧ゲート電極７８ｈ及び前記低電圧ゲート電極７８ｌを形成しても、その下部の絶縁膜はエッチングされず、残存するためである。残存する絶縁膜は過エッチング工程または洗浄工程で除去することもできるが、ゲート電極の両側に絶縁膜が残存することは本発明の範囲に影響を及ぼさない。
【００５３】
続いて、図６に示したように、前記ゲートライン７８ｗ、前記高電圧ゲート電極７８ｈ及び前記低電圧ゲート電極７８ｌを含む半導体基板上に層間絶縁膜を形成し、前記層間絶縁膜内に前記ワードライン７８ｗと平行なライン型導電性パターン及び前記ワードライン７８ｗと平行に配列された複数個のプラグ型導電性パターンを形成することができる。前記ライン型導電性パターンは共通ソースラインに該当し、前記プラグ型導電性パターンはビットラインプラグに該当する。この時に、前記第２活性領域６０及び前記第３活性領域６２に電気的に接続された電極を共に形成することができる。
【００５４】
図２２乃至図２７は本発明の第２実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【００５５】
図２２を参照すると、前記第１実施の形態で、図１４及び図１５を参照して説明したように、セル領域ｂ及び低電圧領域ｄにパッド絶縁膜５３を形成し、高電圧領域ｃに第１酸化膜５２を形成する。次に、前記半導体基板５０の全面にハードマスク膜５５を形成する。
【００５６】
図２３を参照すると、前記半導体基板５０に複数個の素子分離膜５６を形成する。前記素子分離膜５６は上述の第１実施の形態のように、トレンチ素子分離技術を使用して形成することができる。前記素子分離膜５６はセル領域ｂに第１活性領域５８を限定し、高電圧領域ｃに第２活性領域６０を限定し、低電圧領域ｄに第３活性領域６２を形成する。前記ハードマスク膜５５を除去し、前記セル領域ｂ及び前記低電圧領域ｄの前記パッド絶縁膜５３を除去する。
【００５７】
図２４を参照すると、前記半導体基板の全面に下部酸化膜６４及び電荷トラップ層６６を形成し、前記高電圧領域ｃ及び前記低電圧領域ｄの前記電荷トラップ層６６を除去する。この時に、前記選択ゲート領域ＳＲの前記電荷トラップ層６６も除去する。
【００５８】
図２５を参照すると、前記半導体基板の全面に第２酸化膜７６を形成し、前記セル領域ｂの前記第２酸化膜７６を除去する。前記第２酸化膜７６は前記第１酸化膜のようにシリコン酸化膜、シリコン酸化窒化膜及び絶縁性金属酸化膜のうち選択された一つで形成することができる。前記電荷トラップ層６６はシリコン窒化膜で形成することができるので、前記セル領域ｂの前記第２酸化膜７６は前記電荷トラップ層６６をエッチング阻止膜として使用して除去することができる。これと別の方法で、熱酸化工程を適用して前記第２酸化膜７６を形成する場合には、前記電荷トラップ層６６上には前記第２酸化膜７６が形成されないので、前記セル領域ｂで前記第２酸化膜７６を除去する段階が不要である。
【００５９】
図２６を参照すると、前記半導体基板の全面に上部酸化膜６８を形成し、前記高電圧領域ｃ及び前記低電圧領域ｄの前記上部酸化膜６８を除去する。前記上部酸化膜６８は絶縁性金属酸化物として、例えばアルミニウム酸化膜で形成することができる。一般的にアルミニウム酸化膜はシリコン酸化膜とエッチング選択比を有することで知られている。したがって、前記高電圧領域ｃ及び前記低電圧領域ｄの前記上部酸化膜６８を除去する間、その下部の前記第２酸化膜７６はエッチングされない。結果的に、前記ワードライン領域ＷＲには下部酸化膜６４、電荷トラップ層６６及び上部酸化膜６８が積層され、前記選択ゲート領域ＳＲには下部酸化膜６４、第２酸化膜７６及び上部酸化膜６８が積層され、前記高電圧領域ｃには第１酸化膜５２、下部酸化膜６４及び第２酸化膜７６の三重層が積層され、前記低電圧領域ｄには下部酸化膜６４及び第２酸化膜７６の二重層が積層される。
【００６０】
続いて、図２６を参照すると、前記半導体基板の全面に導電膜を形成する。前記導電膜はポリシリコン膜７０及び低抵抗膜７２を積層して形成することができる。前記低抵抗膜７２は第１実施の形態のように、タングステン、タングステンシリサイド、チタンシリサイド、コバルトシリサイドのうち選択された一つであり得る。
【００６１】
図２７を参照すると、前記低抵抗膜７２、前記ポリシリコン膜７０を順次にパターニングして前記ワードライン領域ＷＲに前記素子分離膜５６の上部を横切るワードライン７８ｗを形成し、前記選択ゲート領域ＳＲに前記素子分離膜５６の上部を横切る選択ゲートライン７８ｓ、前記高電圧領域ｃに前記第２活性領域の上部を横切る高電圧ゲート電極７８ｈを形成し、前記低電圧領域ｄに前記第３活性領域６２を横切る低電圧ゲート電極７８ｌを形成する。前記ゲートライン７８ｗと前記第１活性領域５８との間には下部酸化膜６４、電荷トラップ層６６及び上部酸化膜６８が積層された電荷貯蔵絶縁膜７４ｃが介在され、前記電荷貯蔵絶縁膜７４ｃは前記ワードライン領域ＷＲの上部の全面を覆う。また、前記高電圧ゲート電極７８ｈと前記第２活性領域６０との間にはパターニングされた第１酸化膜５２ａ、パターニングされた下部酸化膜６４ａ及びパターニングされた第２酸化膜７６ａが積層された高電圧ゲート絶縁膜７４ｈが介在され、前記低電圧ゲート電極７８ｌと前記第３活性領域６２との間にはパターニングされた下部絶縁膜６４ａ及びパターニングされた第２酸化膜７６ａが積層された低電圧ゲート絶縁膜７４ｌが介在される。
【００６２】
図２８乃至図３３は本発明の第３実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【００６３】
図２８を参照すると、セル領域ｂの前記ワードライン領域ＷＲにパッド酸化膜５３ａ及びパッド窒化膜５３ｂが順次に積層された第１パッド絶縁膜５３を形成し、前記低電圧領域ｄ及び前記選択ゲート領域ＳＲにはパッド酸化膜５３ａを形成し、前記高電圧領域ｃに第１酸化膜５２を形成する。
【００６４】
図２９を参照すると、前記半導体基板５０に素子分離膜５６を形成してセル領域ｂに第１活性領域５８を限定し、高電圧領域ｃに第２活性領域を限定し、低電圧領域ｄに第３活性領域６２を限定する。前記低電圧領域ｄ及び前記選択ゲート領域ＳＲの前記パッド酸化膜５３ａを除去する。この時に、前記高電圧領域ｃの前記第１酸化膜５２の一部分がエッチングされて、前記第１酸化膜５２の厚さが薄くなる。したがって、これを勘案して前記第１酸化膜５２を形成することが望ましい。前記ワードライン領域ＷＲは前記パッド窒化膜５３ｂにより前記パッド酸化膜５３ａのエッチングが防止される。
【００６５】
図３０を参照すると、前記半導体基板５０の全面に第２酸化膜８６を形成し、前記ワードライン領域ＷＲの前記第２酸化膜８６を除去する。前記第２酸化膜８６を熱酸化工程を適用して形成する場合に、前記パッド窒化膜５３ｂ上には前記第２酸化膜８６が形成されない。したがって、前記ワードライン領域ＷＲの前記第２酸化膜８６の除去段階は不要である。
【００６６】
図３１を参照すると、前記半導体基板の全面に下部酸化膜６４、電荷トラップ層６６及び上部酸化膜６８を形成し、前記選択ゲート領域ＳＲ、前記高電圧領域ｃ及び前記低電圧領域ｄの前記上部酸化膜６８及び前記電荷トラップ層６６を除去する。
【００６７】
図３２を参照すると、前記半導体基板の全面に導電膜を形成する。前記導電膜はポリシリコン膜７０及び低抵抗膜７２を積層して形成することができる。前記低抵抗膜７２は第１実施の形態のようにタングステン、タングステンシリサイド、チタンシリサイド、コバルトシリサイドのうち選択された一つであり得る。
【００６８】
図３３を参照すると、前記低抵抗膜７２、前記ポリシリコン膜７０を順次にパターニングして前記ワードライン領域ＷＲに前記素子分離膜５６の上部を横切るワードライン７８ｗを形成し、前記選択ゲート領域ＳＲに前記素子分離膜５６の上部を横切る選択ゲートライン７８ｓを形成し、前記高電圧領域ｃに前記第２活性領域６０の上部を横切る高電圧ゲート電極７８ｈを形成し、前記低電圧領域ｄに前記第３活性領域６２を横切る低電圧ゲート電極７８ｌを形成する。前記ワードライン７８ｗと前記第１活性領域５８との間には下部酸化膜６４、電荷トラップ層６６及び上部酸化膜６８が積層された電荷貯蔵絶縁膜７４ｃが介在される。前記電荷貯蔵絶縁膜７４ｃは前記ワードライン領域ＷＲの上部の全面を覆う。前記選択ゲートライン７８ｓと前記第１活性領域５８との間には前記第２酸化膜８６及び前記下部酸化膜６４が介在される。また、前記高電圧ゲート電極７８ｈと前記第２活性領域６０との間にはパターニングされた第１酸化膜５２ａ、パターニングされた第２酸化膜８６ａ及びパターニングされた下部酸化膜６４ａが積層された高電圧ゲート絶縁膜７４ｈが介在され、前記低電圧ゲート電極７８ｌと前記第３活性領域６２との間にはパターニングされた第２酸化膜８６ａ及びパターニングされた下部酸化膜６４ａが積層された低電圧ゲート絶縁膜７４ｌが介在される。
【００６９】
図３４乃至図３７は本発明の第４実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【００７０】
上述の第３実施の形態の図２８乃至図３０を参照して説明したように、前記第２酸化膜８６の形成段階まで実行する。続いて、図３４を参照すると、前記第２酸化膜８６上に第１導電膜８８を形成する。前記第１導電膜８８はポリシリコン膜で形成することが望ましい。
【００７１】
図３５を参照すると、前記ワードライン領域ＷＲの前記第１導電膜８８及び前記パッド絶縁膜５３を除去して前記第１活性領域５８を露出させ、半導体基板５０の全面に下部酸化膜６４、電荷トラップ層６６及び上部酸化膜６８を順次に積層し、前記上部酸化膜６８上に第２導電膜９０を形成する。前記第２導電膜９０はポリシリコンで形成することが望ましい。
【００７２】
図３６を参照すると、前記選択ゲート領域ＳＲ、前記高電圧領域ｃ及び前記低電圧領域ｄで、前記第２導電膜９０、前記上部酸化膜６８、前記電荷トラップ層６６及び前記下部酸化膜６４を除去する。その結果、前記ワードライン領域ＷＲは第２導電膜９０で覆われ、前記選択ゲート領域ＳＲ、前記高電圧領域ｃ及び前記低電圧領域ｄは第２導電膜８８で覆われる。続いて、図３６を参照すると、前記半導体基板５０の全面に低抵抗膜９２を形成する。前記低抵抗膜９２はタングステン、タングステンシリサイド、チタンシリサイド、コバルトシリサイドのうち選択された一つで形成することができる。前記低抵抗膜９２を形成する前に、ポリシリコン膜を半導体基板の全面にさらに形成することもできる。
【００７３】
図３７を参照すると、前記ワードライン領域ＷＲでは、前記低抵抗膜９２、前記第２導電膜９０を順次にパターニングし、前記選択ゲート領域ＳＲ、前記高電圧領域ｃ及び前記低電圧領域ｄでは前記低抵抗膜９２及び前記第１導電膜８８をパターニングする。その結果、前記ワードライン領域ＷＲには複数個の平行なワードライン７８ｗが形成され、前記選択ゲート領域ＳＲには前記ワードライン７８ｗと平行な選択ゲートライン７８ｓが形成される。前記高電圧領域ｃには高電圧ゲート電極７８ｈが形成され、前記低電圧領域ｄには低電圧ゲート電極７８ｌが形成される。前記高電圧ゲート電極７８ｈと前記第２活性領域６０との間にパターニングされた第１酸化膜５２ａ、パターニングされた第２酸化膜８６ａが積層された高電圧ゲート絶縁膜７４ｈが介在され、前記低電圧ゲート電極７８ｌと前記第３活性領域６２との間にはパターニングされた第２酸化膜で形成された低電圧ゲート絶縁膜７４ｌが介在される。
【００７４】
図３８乃至図４２は本発明の第５実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【００７５】
図３８を参照すると、本発明の第５実施の形態は半導体基板５０上にセル領域ｂ、高電圧領域ｃ及び低電圧領域ｄを定義し、前記セル領域ｂの前記ワードライン領域ＷＲにパッド酸化膜５３ａ及びパッド窒化膜５３ｂが積層されたパッド絶縁膜５３を形成する。前記高電圧領域ｃに第１酸化膜５２を形成し、前記選択ゲート領域ＳＲ及び前記低電圧領域ｄに第２酸化膜５４を形成する。
【００７６】
続いて、図３８を参照すると、前記第１酸化膜５２、前記第２酸化膜５４及び前記パッド絶縁膜５３が形成された半導体基板上に第１導電膜９４及びハードマスク膜９５を形成する。前記第１導電膜９４はポリシリコンで形成することができ、前記ハードマスク膜９５はシリコン窒化膜で形成することができる。
【００７７】
図３９を参照すると、前記半導体基板５０にトレンチ素子分離膜５６を形成し、前記ハードマスク膜９５を除去する。前記素子分離膜５６は通常の自己整列薄いトレンチ隔離技術（ｓｅｌｆ  ａｌｉｇｎｅｄ  ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ  ｔｅｃｈｎｏｌｏｇｙ）を使用して形成することができる。前記素子分離膜５６は前記セル領域ｂに第１活性領域５８を限定し、前記高電圧領域ｃに第２活性領域６０を限定し、前記低電圧領域ｄに第３活性領域６２を限定する。本発明の第５実施の形態で、前記各活性領域５８、６０、６２上には、第１導電膜パターン９４ａが形成される。前記第１導電膜パターン９４ａは前記素子分離膜５６の間に位置し、その側壁は前記素子分離膜の側壁と接する。
【００７８】
図４０を参照すると、前記ワードライン領域ＷＲの前記第１導電膜パターン９４ａ及び前記パッド絶縁膜５３を除去する。前記パッド絶縁膜５３が除去されて前記第１活性領域５８が露出した半導体基板の全面に下部酸化膜６４、電荷トラップ層６６及び上部酸化膜６８を順次に積層し、前記上部酸化膜６８上に第２導電膜９６を形成する。前記第２導電膜９６はポリシリコンで形成することができる。
【００７９】
図４１を参照すると、前記選択ゲート領域ＳＲ、前記高電圧領域ｃ及び前記低電圧領域ｄの前記第２導電膜９６、前記上部酸化膜６８、前記電荷トラップ層６６及び前記下部酸化膜６４を除去して前記第１導電膜パターン９４ａ及び素子分離膜５６を露出させる。前記選択ゲート領域ＳＲ、前記高電圧領域ｃ及び前記低電圧領域ｄの前記第１導電膜パターン９４ａ及び前記素子分離膜５６が露出した半導体基板の全面に第３導電膜９８及び低抵抗膜１００を形成する。前記第３導電膜９８はポリシリコンで形成することが望ましく、前記低抵抗膜１００はタングステン、タングステンシリサイド、チタンシリサイド、コバルトシリサイドのうち選択された一つで形成することができる。
【００８０】
図４２を参照すると、前記ワードライン領域ＷＲの前記低抵抗膜１００、前記第３導電膜９８及び前記第２導電膜９６をパターニングして複数個の平行なワードラインを形成し、前記選択ゲート領域ＳＲの前記低抵抗膜１００、前記第３導電膜９８及び前記第１導電膜パターン９４ａをパターニングして前記ワードラインと平行な選択ゲートラインを形成する。前記高電圧領域ｃ及び前記低電圧領域ｄの前記低抵抗膜１００、前記第３導電膜９８及び前記第１導電膜パターン９４ａをパターニングして前記高電圧領域ｃに高電圧ゲート電極７８ｈを形成し、前記低電圧領域ｄに低電圧ゲート電極７８ｌを形成する。前記ゲートライン７８ｗは第２導電膜パターン９６ａ、第３導電膜パターン９８ａ及び低抵抗膜パターン１００ａの三重層であり、前記高電圧ゲート電極７８ｈ及び前記低電圧ゲート電極７８ｌはパターニングされた第１導電膜パターン９４ｂ、第３導電膜パターン９８ａ及び低抵抗パターン１００ａの三重層である。また、前記高電圧ゲート電極７８ｈと前記第２活性領域６０との間に第１酸化膜で形成された高電圧ゲート絶縁膜７４ｈが介在され、前記低電圧ゲート電極７８ｌと前記第３活性領域６２との間に第２酸化膜で形成された低電圧ゲート絶縁膜７４ｌが介在される。
【００８１】
本発明の実施の形態で、前記下部酸化膜６４はシリコン酸化膜、シリコン酸化窒化膜及び金属酸化膜のうち選択された一つで形成することができる。前記電荷トラップ層６６はシリコン窒化膜及びシリコン酸化窒化膜のうち選択された一つで形成することができる。望ましくは、前記電荷トラップ層６６は前記下部酸化膜とエッチング選択比を有する物質を使用して形成することができる。前記上部酸化膜６８は前記下部酸化膜６４のようにシリコン酸化膜、シリコン酸化窒化膜及び絶縁性金属酸化膜のうち選択された一つで形成することができる。望ましくは前記上部酸化膜６８は絶縁性金属酸化膜として、例えばアルミニウム酸化膜で形成することができる。また、本発明の実施の形態による不揮発性メモリ素子で、前記電荷貯蔵絶縁膜７４ｃはセル領域の全面を覆うか、前記ゲートラインの間の前記電荷貯蔵絶縁膜７４ｃを除去して前記電荷貯蔵絶縁膜７４ｃは前記ゲートラインの下部にのみ形成することもできる。さらに、前記高電圧ゲート絶縁膜７４ｈ及び前記低電圧ゲート絶縁膜７４ｌはゲート電極の下部にのみ形成するか、ゲート電極の両側の活性領域の上部にも形成することができる。
【図面の簡単な説明】
【００８２】
【図１】従来の電荷貯蔵絶縁膜を有する不揮発性メモリ素子の単位セルを示す平面図である。
【図２】図１のＡ−Ａに沿って切断した従来の不揮発性メモリ素子及びその製造方法を示す図面である。
【図３】図１のＡ−Ａに沿って切断した従来の不揮発性メモリ素子及びその製造方法を示す図面である。
【図４】図１のＡ−Ａに沿って切断した従来の不揮発性メモリ素子及びその製造方法を示す図面である。
【図５】図１のＡ−Ａに沿って切断した従来の不揮発性メモリ素子及びその製造方法を示す図面である。
【図６】本発明の望ましい実施の形態による不揮発性メモリ素子のセル領域を示す平面図である。
【図７】図６のＢ−Ｂに沿って切断した本発明による不揮発性メモリ素子のセル領域を示す断面図である。
【図８】図６のＢ−Ｂに沿って切断した本発明による不揮発性メモリ素子のセル領域を示す断面図である。
【図９】図６のＣ−Ｃに沿って切断した本発明による不揮発性メモリ素子のセル領域を示す断面図である。
【図１０】本発明の望ましい実施の形態による不揮発性メモリ素子の高電圧領域及び低電圧領域を示す平面図である。
【図１１】図１０のＥ−Ｅに沿って切断した本発明の望ましい実施の形態による不揮発性メモリ素子の高電圧領域及び低電圧領域を示す断面図である。
【図１２】本発明の望ましい実施の形態による不揮発性メモリ素子の高電圧領域及び低電圧領域を示す平面図である。
【図１３】図１２のＦ−Ｆに沿って切断した本発明の望ましい実施の形態による不揮発性メモリ素子の高電圧領域及び低電圧領域を示す断面図である。
【図１４】本発明の第１実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図１５】本発明の第１実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図１６】本発明の第１実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図１７】本発明の第１実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図１８】本発明の第１実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図１９】本発明の第１実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図２０】本発明の第１実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図２１】本発明の第１実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図２２】本発明の第２実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図２３】本発明の第２実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図２４】本発明の第２実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図２５】本発明の第２実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図２６】本発明の第２実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図２７】本発明の第２実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図２８】本発明の第３実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図２９】本発明の第３実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図３０】本発明の第３実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図３１】本発明の第３実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図３２】本発明の第３実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図３３】本発明の第３実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図３４】本発明の第４実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図３５】本発明の第４実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図３６】本発明の第４実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図３７】本発明の第４実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図３８】本発明の第５実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図３９】本発明の第５実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図４０】本発明の第５実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図４１】本発明の第５実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【図４２】本発明の第５実施の形態による不揮発性メモリ素子及びその製造方法を説明するための断面図である。
【符号の説明】
【００８３】
１０  半導体基板
５６  トレンチ素子分離膜
６４  下部酸化膜
６６  電荷トラップ層
６８  上部酸化膜
７４ｃ  電荷貯蔵絶縁膜
ｂ  セル領域
ｗ１〜ｗｎ  ワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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