(57)【要約】      （修正有）【課題】半導体素子ごとに、所望のオン抵抗および耐圧を得ることにより、集積半導体装置全体として適切な特性を得ることができるようにした集積半導体装置を得る。【解決手段】半導体層内に形成された、ｎ型半導体のソース６と、ｎ型半導体のドレイン３と、ソースとドレインとの間に介在するｐ型半導体のバックゲート５とを有する半導体素子５０ａ，５０ｂ，５０ｃを、複数、搭載した集積半導体装置５０であって、一の半導体素子における一のドレインの少なくとも所定部分における不純物濃度が、他の半導体素子における他のドレインの所定部分の不純物濃度と異なる。【選択図】        図３
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【特許請求の範囲】
【請求項１】
半導体層内に形成され、第１導電型半導体のソースと、第１導電型半導体のドレインと、前記ソースとドレインとの間に介在する第２導電型半導体のボディ領域とを有する半導体素子を、複数、搭載した集積半導体装置であって、
一の半導体素子におけるドレインの少なくとも所定部分における不純物濃度が、他の半導体素子におけるドレインの所定部分の不純物濃度と異なる、集積半導体装置。
【請求項２】
前記一の半導体素子と他の半導体素子との耐圧が相違する、請求項１に記載の集積半導体装置。
【請求項３】
前記一の半導体素子が高い耐圧性能を有し、前記他の半導体素子が一の半導体素子よりも低い耐圧性能を有し、前記一の半導体素子の前記ドレインの少なくとも所定部分における不純物濃度が、前記他の半導体素子のドレインの所定部分における不純物濃度よりも低い、請求項１または２に記載の集積半導体装置。
【請求項４】
前記他の半導体素子の耐圧が１００Ｖ以下である、請求項１〜３のいずれかに記載の集積半導体装置。
【請求項５】
前記ソースは前記半導体層の表層側に位置し、前記ボディ領域はそのソースを前記半導体層の内側から包囲するように配置されている、請求項１〜４のいずれかに記載の集積半導体装置。
【請求項６】
前記一のドレインおよび他のドレインは、ともに、前記半導体層の表層側に位置して配線が接続されるコンタクト部を含むドレイン収束領域と、前記ドレイン収束領域の第１導電型不純物の濃度より低い濃度の第１導電型半導体であって、前記ソース、ボディ領域およびドレイン収束領域以外の部分の前記半導体層からなるドレインドリフト領域とから構成されている、請求項１〜５のいずれかに記載の集積半導体装置。
【請求項７】
前記一のドレインのドレインドリフト領域および他のドレインのドレインドリフト領域の少なくとも一方において、前記ソースと前記ドレイン収束領域とを結ぶ部分に、それぞれのドレインドリフト領域より高濃度の第１導電型不純物を含むドレインドリフト層を備える、請求項６に記載の集積半導体装置。
【請求項８】
前記複数の半導体素子は、素子耐圧１００Ｖ以上の半導体素子と、素子耐圧１００Ｖ未満の半導体素子に分類され、前記素子耐圧１００Ｖ以上の半導体素子は、その半導体素子のドレインドリフト領域の底部から表面までの厚みｄと、その第１導電型不純物濃度Ｎとの積Ｎ・ｄが０．８〜１．２Ｅ１２（ｃｍ−２）の範囲にあり、前記素子耐圧１００Ｖ未満の半導体素子は、そのドレインドリフト層の底部から表面までの厚みｄと、その第１導電型不純物濃度Ｎとの積Ｎ・ｄが０．８Ｅ１２（ｃｍ−２）より大きい、請求項１〜７のいずれかに記載の集積半導体装置。
【請求項９】
前記素子耐圧１００Ｖ未満の半導体素子のドレインドリフト領域の前記積Ｎ・ｄが１．２Ｅ１２（ｃｍ−２）より大きい、請求項８に記載の集積半導体装置。
【請求項１０】
耐圧によらず前記複数のすべての半導体素子のドレインドリフト層の底部から表面までの厚みｄと、その第１導電型不純物濃度Ｎとの積Ｎ・ｄが０．８Ｅ１２（ｃｍ−２）以上の範囲にある、請求項１〜７のいずれかに記載の集積半導体装置。
【請求項１１】
一の半導体素子におけるドレインの少なくとも所定部分における不純物、および他の半導体素子におけるドレインの所定部分の不純物は、ともに、前記半導体層の表層側で濃度が高く、内側に向って濃度が低くなる、請求項１〜１０のいずれかに記載の集積半導体装置。
【請求項１２】
前記半導体素子が、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、バイポーラトランジスタおよびダイオードのうちのいずれかである、請求項１〜１１のいずれかに記載の集積半導体装置。
【請求項１３】
半導体層内に形成された、第１導電型半導体のソースと、第１導電型半導体のドレインと、前記ソースとドレインとの間に介在する第２導電型半導体のボディ領域とを有する半導体素子を、複数、搭載した集積半導体装置の製造方法であって、
一の半導体素子におけるドレインの少なくとも所定部分と、他の半導体素子におけるドレインの所定部分とに、同じ機会に不純物を注入する工程において、一の半導体素子のドレインに対応する部分では第１の開口率を有し、また他の半導体素子のドレインに対応する部分では第１の開口率と異なる第２の開口率を有する、注入マスクを用い、
前記不純物注入工程の後に、前記集積半導体装置に熱処理を施し前記不純物を拡散させる工程とを備える、集積半導体装置の製造方法。
【請求項１４】
前記一の半導体素子の耐圧は前記他の半導体素子の耐圧より高く、前記第１の開口率が前記第２の開口率より小さい注入マスクを用いる、請求項１３に記載の集積半導体装置の製造方法。
【請求項１５】
前記一の半導体素子と他の半導体素子とは隣接して位置するものであり、前記不純物注入工程より前に、前記一の半導体素子と他の半導体素子とを隔てる壁状の素子分離絶縁膜を、前記半導体層に設ける工程を備える、請求項１３または１４に記載の集積半導体装置の製造方法。
【請求項１６】
前記注入マスクとして、マスク部および開口部がストライプ状のマスクを用い、前記半導体素子のソースからドレインへのキャリア流路の方向に沿わせて、前記ストライプの延びる方向を配置して、前記注入マスクを用いる、請求項１３〜１５のいずれかに記載の集積半導体装置の製造方法。
【請求項１７】
前記注入マスクとして、マスク部のなかに開口部がドット状に散在するメッシュ状マスクを用いる、請求項１３〜１５のいずれかに記載の集積半導体装置の製造方法。
【請求項１８】
前記注入マスクとして、マスク部が開口部内にドット状に散在するように配置された、ドット状マスクを用いる、請求項１３〜１５のいずれかに記載の集積半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体素子を内蔵する集積半導体装置とその製造方法に関し、とくに、耐圧性能およびオン抵抗が異なる複数種類の半導体素子を内蔵する集積半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】
従来のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）では、異なるしきい値電圧を有するＭＯＳＦＥＴを搭載したＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を製造するために、ウェル領域の不純物濃度を複数種類とする構成が用いられてきた。すなわち、高いしきい値電圧を有するＭＯＳＦＥＴのウェル領域は不純物濃度を高くし、それより低いしきい値電圧を有するＭＯＳＦＥＴのウェル領域の不純物濃度は高くする（特許文献１）。
【０００３】
また、液晶駆動部などに用いられるＭＯＳＦＥＴでは、論理信号を処理する部分と、出力信号を処理する部分とでトランジスタ耐圧を変える必要がある。すなわち、論理信号処理用のＭＯＳＦＥＴは、低い電圧で駆動され、かつ寸法を小さくするために、ウェル領域の不純物濃度は高めにする。これに対して、出力信号を処理するＭＯＳＦＥＴは、高い電圧で駆動されるため高い耐圧を要するので、そのウェル領域の不純物濃度は低めにする（特許文献２、特許文献３）。
【０００４】
上記のＩＣでは、２種類の不純物濃度のウェルを形成するのに、開口率の異なる部分を有する注入マスクを用いて半導体に不純物を注入する。この後、アニールして上記注入された不純物を拡散させることにより、ウェル内の不純物濃度を均質化する。当然のことであるが、開口率の小さいマスク部分から不純物を注入されたウェルのほうが不純物濃度は低くなる。
【０００５】
上記のように、注入マスクの開口率を変えることにより、不純物の注入量をウェルに応じて変化させて、ウェルの不純物濃度を半導体素子ごとに変えることができる。
【０００６】
【特許文献１】
特開平１１−１１１８５５号公報
【０００７】
【特許文献２】
特開平６−３１８５６１号公報
【０００８】
【特許文献３】
特開平１１−２３８８０６号公報
【０００９】
【発明が解決しようとする課題】
上記において不純物濃度が問題とされたのは、ＭＯＳＦＥＴのウェル、すなわちボディの部分であり、対象とするＭＯＳＦＥＴの特性は、（ｂ１）しきい値電圧および（ｂ２）耐圧であった。すなわち、ウェルの不純物濃度を変えることにより、しきい値電圧または耐圧性能の異なるＭＯＳＦＥＴを形成することを目的にしている。
【００１０】
しかしながら、高耐圧トランジスタ素子を搭載した集積半導体装置において、各高耐圧トランジスタ素子のオン抵抗を低減する要求が根強くある。高耐圧トランジスタ素子において、ウェルまたはボディ部の不純物濃度を変化させてもオン抵抗に影響を与えることはほとんどできない。このため、高耐圧トランジスタ素子を、複数、搭載した集積半導体装置において、各高耐圧トランジスタ素子に適切な耐圧とオン抵抗との両方を設定して、集積半導体装置として望ましい特性を確保することが望まれてきた。
【００１１】
本発明は、集積半導体装置に内蔵される複数の半導体素子のオン抵抗および耐圧性能を各半導体素子の種類に応じて適切化することにより集積半導体装置全体として適切な特性を得ることができる集積半導体装置およびその製造方法を得ることを目的とする。
【００１２】
【課題を解決するための手段】
本発明の集積半導体装置は、半導体層内に形成された、第１導電型半導体のソースと、第１導電型半導体のドレインと、ソースとドレインとの間に介在する第２導電型半導体のボディ領域とを有する半導体素子を、複数、搭載した集積半導体装置である。この集積半導体装置では、一の半導体素子におけるドレインの少なくとも所定部分における不純物濃度が、他の半導体素子におけるドレインの所定部分の不純物濃度と異なる。
【００１３】
この構成により、集積半導体装置の素子耐圧に応じた不純物濃度にすることができる。また、上記ドレインの所定部分は、ドレイン全体であってもよいし、ドレインのなかの部分であってもよい。一の半導体素子のドレインの所定部分と他の半導体素子のドレインの所定部分とは、両方のドレインの形状が同じ、または相似形であっても、対応する位置関係をとらなくてもよい。両方のドレインの形状が異なってもよい。
【００１４】
また、ソースおよびドレインの用語を用いたが、ｐｎ接合が２箇所に設けられる半導体素子であれば、ソースはエミッタまたはカソードと言い換えてもよく、またドレインはコレクタまたはアノードと言い換えてもよい。すなわち、上記半導体素子は、ソースおよびドレインによって呼ばれる部分を有する半導体素子に限定されず、上記エミッタ、カソードおよびコレクタ、アノードで呼ばれる部分を有する半導体素子も含む。上記のボディ領域は、ソース、ドレインと導電型が異なる半導体であれば、どのような名称のものでもよく、たとえばバックゲートなどを挙げることができる。
【００１５】
本発明の集積半導体装置の製造方法は、半導体層内に形成された、第１導電型半導体のソースと、第１導電型半導体のドレインと、ソースとドレインとの間に介在する第２導電型半導体のボディ領域とを有する半導体素子を、複数、搭載した集積半導体装置の製造方法である。この製造方法は、一の半導体素子におけるドレインの少なくとも所定部分と、他の半導体素子におけるドレインの所定部分とに、同じ機会に不純物を注入する工程において、一の半導体素子のドレインに対応する部分では第１の開口率を有し、また他の半導体素子のドレインに対応する部分では第１の開口率と異なる第２の開口率を有する注入マスクを用いる。そして、不純物注入工程の後に、集積半導体装置に熱処理を施し不純物を拡散させる工程とを備える。
【００１６】
この方法により、一つの不純物注入工程で、耐圧の異なる半導体素子ごとに不純物濃度を調整することにより、各半導体素子のオン抵抗と耐圧のトレードオフ特性の良い集積半導体装置を得ることができる。また、アニールなどの熱処理工程では、中間処理状態の集積半導体装置に対して熱処理を施すので、一の半導体素子と他の半導体素子とは同じ処理機会に熱処理されることになる。
【００１７】
【発明の実施の形態】
次に図面を用いて本発明の実施の形態について説明する。
【００１８】
（実施の形態１−理論的背景−）
オン抵抗と耐圧性能との２つをともに望ましい性能とするために、ＩＣに搭載される各トランジスタ素子は次の特徴を有する。図１は、本発明の理論的背景を説明するためのトランジスタ素子の断面図である。説明の便宜上、たとえばシリコン基板１とその上に設けられた絶縁膜２とから構成されるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板の上に形成されたｎ型トランジスタ素子について説明する。
【００１９】
ＳＯＩ基板の絶縁膜２の上に、周囲をトレンチ分離酸化膜４で囲まれたｎ−型Ｓｉ層（ドレインドリフト領域）３が配置され、その上にトランジスタの各領域が構成される。ｎ−型Ｓｉ層の表層には間隔をあけて、共にｎ＋型拡散領域のソース６とドレイン（ドレイン収束領域）７とが配置される。そのソース６を、ｎ−型Ｓｉ層の内部側から包囲するように、ｐ型拡散領域のバックゲート５が配置される。このようなバックゲートの構造によりチャネル領域が縮小されたトランジスタ素子を容易に形成することができる。この構造においては、ｎ＋型ソース６／ｐ型バックゲート５／ｎ−型Ｓｉ層（ドレインドリフト領域）３およびｎ＋型ドレイン（ドレイン収束領域）７からなる、ｎｐｎ構造が形成される。ドレインは、ｎ−型ドレインドリフト領域３と、それより高濃度のｎ型不純物を含み、コンタクトを内側に内包するドレイン収束領域７とからなる。
【００２０】
このソース６とドレイン収束領域７との間のｎ−型Ｓｉ層３の表面には、ゲート絶縁膜９が位置し、そのゲート絶縁膜９の上にゲート電極８が配置される。
【００２１】
上記のｎ型トランジスタ素子５０ａは、ソースとドレイン収束領域との間の距離を変化させることにより、耐圧の異なる素子とされることができる。とくに、ドレインドリフト領域の不純物濃度が、リサーフ（ＲＥＳＵＲＦ）条件を満たす場合、高耐圧化が容易なためドレインドリフト領域は一般的にリサーフ条件にして用いられることが多い。ここで、リサーフ条件とは、ｎ−型ドレインドリフト領域が完全に空乏層化される不純物濃度を満たすことをいう。リサーフ条件の一つの目安として、たとえば、ｎ−型ドレインドリフト領域のｎ型不純物の濃度をＮとし、ｎ−型ドレインドリフト領域の厚みをｄとしたとき、Ｎ・ｄ＝１Ｅ１２ｃｍ−２を満たすような配置をさす。以後の説明では、Ｎ・ｄを便宜的に濃度と記載することがある。したがって、濃度と記載されている場合、Ｎ・ｄを意味する場合がある。
【００２２】
ドレインドリフト領域はリサーフ濃度以外でも用いられる場合もあるが、どちらにしても、不純物濃度が一定のまま、ドレイン領域の長さを変化させることにより、耐圧の異なる素子とすることが多い。
【００２３】
しかしながら、ｎ−型ウェル層の不純物濃度を変えずに、ソースとドレインとの間の距離を変えて耐圧の異なる素子を実現する方法は、下記の理由により、オン抵抗の観点からはベストではない。例えば、リサーフ条件固定の場合、オン抵抗（実効オン抵抗）は解析計算上、下記の（１）、（２）式で表すことができる。
【００２４】
Ｒｏｎ・Ｓ  ∝  Ｖｂ７／３    ・・・・・・・・・・・・・・（１）
Ｎ・ｄ  ≒  １Ｅ１２  ・・・・・・・・・・・・・・（２）
ここで、Ｒｏｎ・Ｓ：実効オン抵抗であり、素子の単位面積当りのオン抵抗を表す。Ｖｂは素子耐圧を表す。Ｎはｎ−型Ｓｉ層（ドレインドリフト領域）３の不純物濃度であり、またｄはｎ−型Ｓｉ層（ドレインドリフト領域）３の厚みである。
【００２５】
一方、耐圧に応じてｎ−型Ｓｉ層（ドレインドリフト領域）の不純物濃度を変えた場合、オン抵抗は、シリコン限界と呼ばれる下記の（３）、（４）式で表すことができる。
【００２６】
Ｒｏｎ・Ｓ  ∝  Ｖｂ１１／３    ・・・・・・・・・・・・・・（３）
Ｎ  ∝  Ｖｂ−４／３      ・・・・・・・・・・・・・・・・（４）
上記の（１）式および（３）式より、ドレインドリフト領域３の不純物濃度Ｎを耐圧に応じて変更するほうが、耐圧の低下とともに急激に実効オン抵抗を下げることができる。例えば、ドレインドリフト領域３の厚みｄ＝５μｍの場合、約８７．５Ｖ以下においては、リサーフ条件より低い実効オン抵抗となる。上記８７．５Ｖは上記の寸法の場合に得られた電圧であり、寸法などが変われば変化するものである。
【００２７】
上記の評価によれば、（ａ）所定の耐圧以下のトランジスタ素子では、Ｖｂ−４／３に比例したドレインドリフト領域の不純物濃度を用い、（ｂ）それ以上の耐圧のトランジスタ素子ではリサーフ条件（Ｎ・ｄ＝１Ｅ１２ｃｍ−２）を満たすドレインドリフト領域を用いることが適切であることが分る。
【００２８】
上述のように、リサーフ構造は必ずしも用いなくてよく、図２（ａ）は、リサーフ構造を用いない場合のドレインドリフト領域の不純物濃度Ｎと耐圧Ｖｂとの関係を示す図である。リサーフ構造を用いない場合、不純物濃度Ｎおよび耐圧Ｖｂは、オン抵抗を減らす上から、（４）式の関係を満たしている。また、図２（ｂ）は、リサーフ構造を用いる場合のドレインドリフト領域の不純物濃度Ｎと耐圧Ｖｂとの関係を示す図である。図２（ｂ）に示すように、ある所定耐圧未満の半導体素子はリサーフ濃度よりそのドレインドリフト領域の不純物濃度を上げたほうがよい。しかし、すべての半導体素子が所定耐圧以上の場合は、すべてのドレインドリフト領域の不純物濃度をリサーフ濃度にするのがよく、半導体素子ごとにドレインドリフト領域の不純物濃度を変える必要はない。
【００２９】
また、逆に、すべての半導体素子が所定耐圧未満の場合、最も高い耐圧の半導体素子の場合でもリサーフ濃度より高濃度にするほうがオン抵抗を低くすることができる。したがって、すべての素子が所定耐圧以上の素子である場合を除いては、一定不純物濃度のドレインドリフト領域だけを用いたのでは、複数種類の耐圧のトランジスタ素子をそれぞれ最適なオン抵抗にすることはできない。
【００３０】
以上より、耐圧性能の異なるトランジスタ素子には、異なる不純物濃度のドレインドリフト領域３を用いるほうがオン抵抗を小さくできることが明らかになった。また、上記のように半導体層の表面側から不純物注入した後、アニール条件を適当に選ぶことにより、半導体層の表層近傍だけの不純物濃度を高くして、内側に向って不純物濃度が低くなるようにすることができる。このことにより、よりオン抵抗を低く、かつ耐圧性能を向上させることができる場合がある。
【００３１】
（実施の形態２）
図３は、本発明の実施の形態２におけるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上の集積半導体装置を示す断面図である。Ｓｉ基板１の上にＢＯＸ（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ  Ｌａｙｅｒ）層２が設けられており、その上にｎ−型ドレインドリフト領域３ａ，３ｂ，３ｃが形成されている。ｎ−型ドレインドリフト領域３ａ，３ｂ，３ｃは、そのｎ型不純物濃度が、３ａ＜３ｂ＜３ｃの順に高くなる。これらｎ−型半導体層３ａ，３ｂ，３ｃは、ドレインドリフト領域を構成する。すなわち、一のドレインドリフト領域および他のドレインドリフト領域は、これらｎ−型半導体層３ａ，３ｂ，３ｃのうちのいずれか２つに該当する。本実施の形態においては、これらドレインドリフト領域の不純物濃度を変化させて、各トランジスタ素子５０ａ，５０ｂ，５０ｃにとって最適な濃度に調整することに特徴がある。
【００３２】
ｎ−型ドレインドリフト領域３ａ，３ｂ，３ｃの表層には間隔をあけて、ともにｎ＋拡散領域のソース６とドレイン収束領域７とが配置される。そのソース６を、内部側から包囲するように、ｐ型拡散領域のバックゲート５が配置される。この構造においては、ｎ＋型ソース６／ｐ型バックゲート５／ｎ−型ドレインドリフト領域３ａ，３ｂ，３ｃおよびｎ型ドレイン収束領域からなる、ｎｐｎ構造が形成される。
【００３３】
バックゲート５の表面上にはゲート絶縁膜９を介在させて、導電層のゲート電極８が設けられている。上記の構成により、バックゲート５と、ソース６と、ドレイン７，３ａ，３ｂ，３ｃと、ゲート電極８とを構成要素とするｎ型ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｔｒａｎｓｉｓｔｏｒ）トランジスタが形成されている。
【００３４】
上記のように、ドレインドリフト領域のｎ型不純物濃度を変えることにより、耐圧の異なるトランジスタ５０ａ，５０ｂ，５０ｃのそれぞれに対して、オン抵抗を適切に設定することができる。一般的には、高耐圧素子のｎ型不純物濃度は低く、それより低い耐圧の低耐圧素子のｎ型不純物濃度はそれより高くするのがよい。
【００３５】
トランジスタ素子５０ａ，５０ｂ，５０ｃのドレインドリフト領域３ａ，３ｂ，３ｃのｎ型不純物濃度を、それぞれの素子耐圧に応じた最適濃度にすることにより、低いオン抵抗を実現することができる。このような効果は、ＳＯＩ基板を用いた集積半導体装置だけでなく、通常のｐ型基板上のｎ−半導体層をｐ型拡散層で相互分離したものでも同様に得ることができる。
【００３６】
また、素子分離酸化膜で囲まれたシリコン領域の場合、トレンチ分離４により横方向（基板面に平行な方向）拡散による濃度の相互干渉が起こらないという利点を有する。
【００３７】
（実施の形態３）
図４は、本発明の実施の形態３におけるＳＯＩ基板上の集積半導体装置５０を示す断面図である。Ｓｉ基板１の上にＢＯＸ（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ  Ｌａｙｅｒ）層２が設けられており、その上にｎ−型のドレインドリフト領域３が形成されている。ｐ型半導体のバックゲート５、ともにｎ＋型ソース６とドレイン収束領域７、ゲート電極８およびその下のゲート絶縁膜９は、図３の集積半導体装置５０と同じである。
【００３８】
図４の集積半導体装置において特徴的なことは、ドレインドリフト領域３内において、バックゲート５とドレイン収束領域７とを結ぶ部分、すなわちドレインドリフト層に、トランジスタ５０ｂにはｎ−型ドレインドリフト領域３より高濃度のｎ型不純物を含むｎ型ドレインドリフト層１０ｂを設け、トランジスタ５０ｃには、ｎ型ドレインドリフト層１０ｂより高濃度のｎ型ドレインドリフト層１０ｃを設けたことにある。トランジスタ５０ａでは、対応する箇所はｎ−型ドレインドリフト領域３のｎ型不純物濃度となっている。上記のバックゲート５とドレイン収束領域７とを結ぶ部分は、バックゲート５とドレイン収束領域７との間のドレインドリフト領域３の表層部と言い換えることもできる。
【００３９】
図４に示す集積半導体装置において、トランジスタ５０ａが最も高耐圧の素子であり、トランジスタ５０ｂおよび５０ｃの順に低耐圧とする。そして、低耐圧トランジスタ５０ｂ，５０ｃにおいては、それぞれの素子の耐圧性能に応じた濃度のｎ型ドレインドリフト層１０ｂ，１０ｃを配置する。トランジスタ５０ａ，５０ｂ，５０ｃについて見ると、ドレインドリフト層の不純物濃度は、ｎ−型ドレインドリフト領域３＜ｎ型ドレインドリフト層１０ｂ＜ｎ型ドレインドリフト層１０ｃ、の順に高くなる。
【００４０】
上記ドレインドリフト層の不純物濃度をトランジスタ素子ごとに調整することにより、高い耐圧性能が必要なトランジスタ素子には高い耐圧特性を与え、また、耐圧性能よりもオン抵抗を下げることが重要なトランジスタ素子には低いオン抵抗を付与することができる。この結果、集積半導体素子として良好な耐圧特性と低いオン抵抗を得ることができる。
【００４１】
（実施の形態４）
図５は、本発明の実施の形態４におけるＳＯＩ基板上の集積半導体装置５０を示す断面図である。本実施の形態では、最大耐圧の素子を含む、各々の素子のドレインドリフト領域を、ドレインドリフト層１０ａ，１０ｂ，１０ｃで形成したことに特徴がある。その他の部分は、実施の形態３における構成と同様である。ｎ型不純物の濃度は、ドレインドリフト領域３≦ドレインドリフト層１０ａ≦ドレインドリフト層１０ｂ≦ドレインドリフト層１０ｃ、の順に高くなる。したがって、トランジスタ５０ａ，５０ｂ，５０ｃのオン抵抗は、５０ａ≧５０ｂ≧５０ｃ、の順に低くすることができる。
【００４２】
上述の図４のトランジスタ５０ａ，５０ｂ，５０ｃの構造について説明したように、基板の不純物濃度を最高耐圧に適した不純物濃度にすれば、最高耐圧の素子にはドレインドリフト層は不要になる。この場合、低濃度で深さの深いドレインドリフト領域よりも、高濃度で浅いドレインドリフト領域のほうが電流経路が直線的になるので、オン抵抗を低くすることができる。しかも、ボディ直下の不純物濃度を任意の低濃度に設定することができるので、ボディ直下の電荷集中を防ぎ、耐圧を向上させやすいメリットを得ることができる。
【００４３】
（実施の形態５−製造方法の概要−）
異なる不純物濃度のドレインドリフト層は、ｎ型不純物のイオン注入により形成することができる。とくに、次に説明するメッシュ注入を用いることにより、製造プロセスを容易にでき、好ましい。通常、不純物注入によりｎ−型ドレインドリフト領域を形成する場合、ｎ−型ドレインドリフト領域において必要とされる領域の全域に不純物を注入し、注入量を調節することにより、所望の不純物濃度の層を得ることができる。この場合、素子ごとに不純物濃度を変えたい場合、その条件数だけ写真製版工程と注入工程とを繰り返す必要があり、処理工数を増大させ好ましくない。
【００４４】
この問題を解決する手段として、注入をドレインドリフト層の全域にするのではなく、開口部とマスク部とが短いピッチで配置されたメッシュ状またはストライプ状のマスクを用いてドレインドリフト層の必要とされる領域内に部分的にイオン注入を行なうことができる。この場合、イオン注入の直後は、マスク部と開口部とに対応して、不純物の薄い箇所と濃い箇所とがまだらになってしまう。しかし、注入後に十分なアニール処理（拡散処理）を加えることにより、不純物を均質化することができる。この結果、実際に注入した量よりも低い注入量で注入したのと同じ結果を得ることができる。この結果、１回の注入によってトランジスタ素子ごとにドレインドリフト層の不純物濃度を変えることができるので、ＩＣに搭載される各種の耐圧の素子について、オン抵抗を容易に最適化することができる。
【００４５】
（実施の形態６）
本発明の実施の形態６では、実施の形態４に示した集積半導体装置（図５）を製造する方法の一例について説明する。本実施の形態では、ｎ型ドレインドリフト層１０ａ，１０ｂ，１０ｃは同一注入工程で注入される。各ｎ型拡散領域の濃度の違いは、開口面積または開口率を調整することにより行なう。すなわち、ストライプ状またはメッシュ状のレジストマスク２１を用いて、図６に示すように不純物を注入する。マスク部２１ｂに対応する半導体表層部では不純物濃度が低く、開口部２１ａに対応する半導体表層部では不純物濃度が高い。図６によれば、トランジスタ５０ａ，５０ｂ，５０ｃの半導体表層部において均した平均不純物濃度は、５０ａ＜５０ｂ＜５０ｃの順に高くなる。次いで、図７に示すように、アニールすることにより注入部と不注入部の濃度の不均一を均一化する。
【００４６】
上記の方法によれば、単一の注入工程により注入量を異にする所定部分に所望の不純物量を注入することができるので、プロセスの追加を極力抑えることができる。上記の方法は、実施の形態３の集積半導体装置の製造においてドレインドリフト層１０ｂ，１０ｃを形成するときにも、たとえばトランジスタ５０ａの領域は開口部をゼロにするなどして、適用することができる。また、実施の形態２における集積半導体装置の製造においても、不純物注入後のアニールを十分行なうことによって深い位置まで不純物を拡散させ、不純物濃度の異なるｎ−型ドレインドリフト領域３ａ，３ｂ，３ｃを形成することができる。
【００４７】
注入マスクについては、所定のピッチで開口したレジストマスクなどの注入マスク２１を用いて注入する場合、各開口部分が広すぎると通常の１次元拡散と同等の濃度プロファイルとなってしまう。すなわち、トランジスタ間の不純物濃度の差がつかない。逆に各マスク部分が広すぎると、拡散層がつながらなくなり、非注入部の低い不純物濃度の部分が低いまま残ってしまう。マスクパターンは、開口部分およびマスク部分の寸法がともに小さいほど好ましい。いま、図８に示すように、拡散長を、拡散した不純物の濃度が基板の濃度と同等になる距離Ｌと定義する。図８に、開口幅、マスク幅および開口ピッチと、拡散長Ｌとの関係を示す。上記の定義にしたがえば、次の関係が成り立つことが必要である。
【００４８】
開口幅  ＜  ２Ｌ    ・・・・・・・・・・・・・・・・（５）
マスク幅  ＜  ２Ｌ  ・・・・・・・・・・・・・・・・（６）
ピッチ  ＜  ４Ｌ    ・・・・・・・・・・・・・・・・（７）
上記（５）、（６）、（７）の中の任意の２つを満たすようなマスク、またはこれらすべての条件を満たすマスク、を用いてもよい。
【００４９】
さらに、メッシュとしては、図９に示すような四角形のメッシュ状マスク、図１０に示すような六角形のメッシュ状マスク（ハニカムマスク）を用いることができる。また、上記の形状に限られず、多角形や円形、曲線図形の開口形状のメッシュ状マスクを用いることができる。
【００５０】
また、図１１（ａ）および図１１（ｂ）に示すようなストライプ状のレジストマスクを用いてもよい。図１〜図５に示す横型トランジスタでは、トランジスタ終端部分などで電流の流れる方向が変わる。このため、ストライプ状のマスクを用いた結果、ストライプ状の濃度分布になった場合、濃度分布により抵抗の異方性を生じてしまい、耐圧への悪影響が生じやすい。しかし、ストライプの方向をトランジスタのソースとドレインとを結ぶ方向に沿うように配置することにより、オン時の電流路の濃度分布を電流方向に均一濃度とすることができる。その結果、低オン抵抗とすることができる。
【００５１】
（実施の形態７）
本発明の実施の形態７では、開口率を高めたドット状マスクについて説明する。実施の形態６で紹介したメッシュタイプの注入マスクの場合、不純物濃度の均一性を確保するには適しているが、実効注入量を減らすために開口率を上げてゆくと、レジスト幅が狭くなりすぎて写真製版できなくなる可能性がある。
【００５２】
図９〜１１を参照して、開口ピッチを１として、（マスク幅／開口ピッチ）＝ｘ（＜１）とすると、開口率は開口形状に応じて次のようになる。
（ストライプ状のマスク）  ：開口率＝１−ｘ
（メッシュタイプのマスク）：開口率＝Ｋ（１−ｘ）２：  ここで、開口形状が四角形および六角メッシュの場合、Ｋ＝１であり、円形の場合、Ｋ＝π／４である。
【００５３】
上記の開口率の評価より、メッシュ状マスクは、ストライプ状マスクよりも開口率を上げにくい。そこで、メッシュ状マスクで開口率を上げたい場合は、マスクの抜き部分（開口部）と残し部分（マスク部または遮蔽部）とを反転したドット状マスクを使用することによって、濃度の均一性を保ちつつ開口率を上げることができる。
【００５４】
図１２および図１３に、ドット状マスクのレジストパターン（マスクパターン）を示す。これらのドット状マスクの開口率は次のように表示される。
（ドットタイプのマスク）：開口率＝１−Ｋ２：  ここで、マスク部形状が四角形および六角形の場合、Ｋ＝１であり、円形の場合、Ｋ＝π／４である。このドット状マスクの場合、同一マスク幅（遮蔽幅またはレジスト幅）では最も開口率が大きく、かつ均一性も確保することができる。
【００５５】
（実施の形態８）
本発明の実施の形態８では、実施の形態５または６に示した製造方法において、図６の不純物注入を、トランジスタ素子領域を分離するシリコン酸化膜４を形成した後で行なうことに特徴がある（図１４）。トランジスタ素子領域を分離した後に不純物拡散を行なうと、注入した不純物が隣接領域に混入することがないので、アニールにおいて、長時間のアニール処理が可能である（図１５）。すなわち、ｎ−型ドレインドリフト領域３の厚みよりも長い拡散長Ｌの拡散を行なうことによって、深さ方向の不純物濃度をより均一にすることができる。
【００５６】
深さ方向の不純物濃度を、より短いアニール時間で均一にしたい場合、高エネルギ、例えば１ＭｅＶ以上の高エネルギによって深い位置に注入するとよい。この結果、より短い拡散長Ｌの拡散によっても深さ方向の不純物濃度を均一にすることができる。
【００５７】
（実施の形態９）
これまで説明した構造およびその製造方法は、複数の半導体素子を有する集積半導体装置であって、ドレインの濃度を半導体素子に応じて変化させることが望ましいものであればどのような集積半導体装置にも適用することができる。本発明の実施の形態９では、上記の構造および製造方法を適用することができる集積半導体装置について説明する。
【００５８】
上記のように、ドレイン領域の濃度が半導体素子に応じて変化させることが望ましい集積半導体装置として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：バイポーラ型電界効果トランジスタ）、ｎｐｎトランジスタ、ｐｎｐトランジスタ、横型ｐｎｐトランジスタ、横型ｎｐｎトランジスタ、などを挙げることあできる。これらの素子は、これまでに説明したｎＭＯＳと同じく、各半導体素子の耐圧レベルに応じて実効オン抵抗またはサチュレーション電圧を最適化することができる。図１６は、ＩＧＢＴのドレイン収束領域７と接合を形成するｐ＋領域２６が形成され、逆バイアス電圧の印加により空乏層がドレイン収束領域７に広がる構造がとられている。他の部分の構造は図１と同じである。図１６に示す構造から分るように、図１において説明した耐圧とドレインドリフト領域の不純物濃度（オン抵抗）との関係は、図１６の半導体素子にもそのまま当てはめることができる。
【００５９】
（実施の形態１０）
本発明の実施の形態１０では、図５に示したｎＭＯＳ構造において、ソースとドレイン収束領域との間隔が異なるトランジスタの製造方法について説明する。ソースとドレイン収束領域との間隔は、トランジスタの耐圧に最も強く影響する。したがって、低耐圧トランジスタでは上記間隔が短く、高耐圧トランジスタでは上記間隔が長い。
【００６０】
ｎ−型ドレインドリフト領域３をリン注入により形成し、それらの耐圧とオン抵抗とのトレードオフ特性をシミュレーションによって求めた結果を図１７に示す。ソースとドレイン収束領域との間隔の狭い低耐圧用のｎＭＯＳトランジスタでは、不純物注入量が３．０Ｅ１２ｃｍ−２で耐圧とオン抵抗とのトレードオフが最も良い。一方、ソースとドレインとの間隔の広い高耐圧用のｎＭＯＳトランジスタでは、注入量が１．２Ｅ１２ｃｍ−２で最も良好であることが分る。したがって、耐圧の異なるこれらのトランジスタは、低耐圧用トランジスタでは３．０Ｅ１２ｃｍ−２のリン注入、また高耐圧用トランジスタでは１．２Ｅ１２ｃｍ−２のリン注入を行なうことによって、それぞれ最適なｎ−型半導体層を得ることができる。
【００６１】
上記の結果は、ソースとドレイン収束領域との間隔が変わる場合、ドレインドリフト領域の不純物濃度をその間隔に応じて変えることにより、耐圧とオン抵抗とのトレードオフにおいて最良のものを得ることができることを示している。例えば、複数の半導体素子を、素子耐圧１００Ｖ以上と１００Ｖ未満とに分けて、素子耐圧１００Ｖ未満の半導体素子のドレインドリフト領域における積Ｎ・ｄが１．２Ｅ１２ｃｍ−２を超える構成にすることができる。また、素子耐圧１００Ｖ以上の半導体素子の上記積Ｎ・ｄを、０．８Ｅ１２ｃｍ−２以下〜１．２Ｅ１２ｃｍ−２の範囲（リサーフ条件）とすることができる。この場合、半導体素子を耐圧によって区分けする所定耐圧は１００Ｖということになる。さらに、複数の半導体素子すべてにおいて、耐圧の如何によらず、上記積Ｎ・ｄを０．８Ｅ１２以上とすることもできる。
【００６２】
（実施の形態１１）
本発明の実施の形態１１では、実施の形態１０（図１７）に実施の形態６（図６、図７）を適用した製造方法について説明する。実施の形態１０においては、高耐圧トランジスタと低耐圧トランジスタとで、別々の不純物注入を行なう必要があった。この別々の機会に行なう不純物注入を、実施の形態５、６を適用することにより、１回の注入で行なうことが可能になる。
【００６３】
高耐圧用のｎＭＯＳトランジスタの領域に、ストライプ状マスクを用いてリンを注入量３．０Ｅ１２ｃｍ−２で注入したもののシミュレーション結果を図１８、図１９に示す。図１８は断面における濃度プロファイルを示しており、図１９は深さ方向の濃度分布を示している。比較のために、ストライプタイプのマスクを用いないで、リンを全面的に注入量１．２Ｅ１２ｃｍ−２注入した結果も図１９にプロットしてある。図１９より、ストライプ状マスクを用いることにより、３．０Ｅ１２ｃｍ−２の注入量で、ほぼ１．２Ｅ１２ｃｍ−２に相当する注入結果と同等のｎ−型ドレインドリフト領域を実現できることが分る。
【００６４】
このため、低耐圧ｎＭＯＳトランジスタのドレインドリフト領域に対応する部分には全面的に注入を行ない、高耐圧ｎＭＯＳトランジスタのドレインドリフト領域に対応する部分ではストライプ状のマスクを掛けて、注入量３．０Ｅ１２ｃｍ−２で注入することにより、１回の注入により、低耐圧ｎＭＯＳ素子と高耐圧ｎＭＯＳ素子とに最適の不純物濃度のドレインドリフト領域を形成することができる。つまり、実施の形態１０において示した低耐圧用のｎＭＯＳトランジスタに適したｎ−型ドレインドリフト領域と、高耐圧ｎＭＯＳトランジスタのｎＭＯＳトランジスタに適したｎ−型半導体層とを１回の注入で実現できることが分る。
【００６５】
上記の方法を用いることにより、さらに多種の半導体素子を有する集積半導体装置においても、半導体素子ごとに開口率を変化させた注入マスクを用いた１回の注入により、それぞれの半導体素子において最適な低オン抵抗を実現することができる。
【００６６】
（実施の形態に対する付言）
（１）上記実施の形態では、ドレインドリフト領域およびドレインドリフト層の不純物濃度を個別に変化させる場合について説明した。しかし、半導体素子ごとに両方ともに変化させて、耐圧およびオン抵抗を調整してもよい。
（２）上記実施の形態では、ドレインのなかのドレインドリフト領域およびドレインドリフト層を所定部分として、不純物濃度を半導体素子の種類に応じて変化させる例について説明したが、ドレインのなかの他の部分を所定部分として不純物濃度の調整を図ってもよい。
（３）各ドレインドリフト領域における不純物濃度はアニール処理によって均一にしてもよいし、均一にしなくてもよい。オン抵抗に大きな影響を持つ表層部で不純物濃度が高く、内側に入るほど低くなるような勾配がついていてもよい。各々の半導体素子において、オン抵抗を低くして耐圧を高めるために、勾配がついていたほうがよい場合がある。この場合でも、異なる半導体素子間においてドレインドリフト領域の不純物濃度が異なっていることは言うまでもない。
【００６７】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されることはない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００６８】
【発明の効果】
本発明の集積半導体装置およびその製造方法を用いることにより、複数の半導体素子を有する集積半導体装置において、半導体素子ごとに、所望のオン抵抗および耐圧を得ることにより、集積半導体装置として適切な特性を得ることができる。
【図面の簡単な説明】
【図１】本発明の理論的背景を説明するための図面である。
【図２】（ａ）は、リサーフ構造を用いない場合のドレインドリフト領域の不純物濃度Ｎと耐圧Ｖｂとの関係を示し、また（ｂ）は、リサーフ構造を用いる場合のドレインドリフト領域の不純物濃度Ｎと耐圧Ｖｂとの関係を示す図である。
【図３】本発明の実施の形態２における集積半導体装置の断面図である。
【図４】本発明の実施の形態３における集積半導体装置の断面図である。
【図５】本発明の実施の形態４における集積半導体装置の断面図である。
【図６】本発明の実施の形態６における集積半導体装置の製造方法において、不純物を注入している状態を示す図である。
【図７】図６に示す不純物注入工程の後、アニールをしている状態を示す図である。
【図８】注入マスクの各部を示す図である。
【図９】開口部が四角形のメッシュ状注入マスクを示す図である。
【図１０】開口部が六角形のメッシュ状注入マスクを示す図である。
【図１１】（ａ）および（ｂ）ともにストライプ状の注入マスクを示す図である。
【図１２】マスク部が四角形であり、開口部がその四角形を取り囲む部分に設けられたドット状の注入マスクを示す図である。
【図１３】マスク部が六角形であり、開口部がその六角形を取り囲む部分に設けられたドット状の注入マスクを示す図である。
【図１４】本発明の実施の形態８における集積半導体装置の製造方法において、不純物を注入している状態を示す図である。
【図１５】図１４の不純物注入工程の後にアニールした状態を示す図である。
【図１６】本発明の実施の形態９において挙げたＩＧＢＴを示す図である。
【図１７】本発明の実施の形態１０において耐圧とオン抵抗とのトレードオフ特性をシミュレーションによって求めた結果を示す図である。
【図１８】本発明の実施の形態１１において、各種注入マスクを用いて注入した不純物の濃度分布プロファイルのシミュレーション結果を示す図である。
【図１９】本発明の実施の形態１１において、各種注入マスクを用いて注入した濃度分布のシミュレーション結果を示す図である。
【符号の説明】
１  シリコン基板、２  絶縁膜（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ  Ｌａｙｅｒ）、３，３ａ，３ｂ，３ｃ  ドレインドリフト領域（ｎ−型Ｓｉ層）、４  素子分離絶縁膜、５  バックゲート（ｐ型領域）、６  ソース（ｎ＋型領域）、７  ドレイン（ｎ＋型領域）、８  ゲート電極、９  ゲート絶縁膜、１０，１０ａ，１０ｂ，１０ｃ  ドレインドリフト層、１１  不純物注入領域、１３  不純物マスク領域、２１  注入マスク、２１ａ  開口部、２１ｂ  マスク部（遮蔽部）、２６  ｐ＋型領域、５０ａ，５０ｂ，５０ｃ  トランジスタ素子、５０  ＩＣ（集積半導体装置）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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