(57)【要約】【課題】高温連続読み出し時での未書き込みトランジスタのＶｔの変動を抑制する。【解決手段】１層目のＰｏｌｙＳｉ膜でコントロールゲート５を構成すると共に、２層目のＰｏｌｙＳｉ膜でフローティングゲート９を構成し、コントロールゲートの５上にフローティングゲート９が配置されたいわゆる２層Ｐｏｌｙ構造のＥＰＲＯＭにおいて、層間絶縁膜１４の上に配置され、コントロールゲート５と電気的に接続されているＡｌ配線層１８の形状を、フローティングゲート９を覆い、かつ、コントロールゲート５の側面に存在する２層目ＰｏｌｙＳｉ膜のエッチング残さ１０を覆う形状とする。若しくは、フローティングゲート９の周りに位置し、かつ、エッチング残さ１０を覆う形状とする。【選択図】        図１
2004296479.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１）の上に形成されたフィールド絶縁膜（２）と、
前記半導体基板（１）上で前記フィールド絶縁膜（２）と異なる位置に形成されたゲート絶縁膜（７）と、
前記フィールド絶縁膜（２）の上に形成されたコントロールゲート（５）と、前記ゲート絶縁膜（７）の上からコントロールゲート（５）の上に至って形成されたフローティングゲート（９）と、
前記フローティングゲート（９）及び前記コントロールゲート（５）の上に形成された層間絶縁膜（１４）とを有する不揮発性半導体記憶装置において、
前記層間絶縁膜（１４）の上にて、前記フローティングゲート（９）を覆うように、若しくは、前記フローティングゲート（９）の周りに配置された第１の導電層（１８）と、
前記層間絶縁膜（１４）の上にて、前記コントロールゲート（５）の側面に存在するエッチング残さ（１０）を覆うように配置された第２の導電層（１８）とを有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の導電層（１８）及び第２の導電層（１８）は同一の材料により構成され、電気的に接続されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の導電層（１８）及び前記第２の導電層（１８）は前記コントロールゲート（５）と同電位であることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
フローティングゲート（９）及びコントロールゲート（５）を有する２層ゲート構造の不揮発性半導体記憶装置において、
前記フローティングゲート（９）及び前記コントロールゲート（５）の上に層間絶縁膜（１４）が形成されており、前記層間絶縁膜（１４）の上に前記フローティングゲート（９）を覆うように導電層（１８）が配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記導電層（１８）は前記フローティングゲート（９）を全て覆っていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板（１）の表面上の所定領域を除く領域に、フィールド絶縁膜（２）を形成する工程と、
前記フィールド絶縁膜（２）の上に１層目のＰｏｌｙＳｉ膜（４）を成膜し、パターニングすることで、コントロールゲート（５）を形成する工程と、
前記半導体基板（１）表面のうち、前記所定領域に、ゲート絶縁膜（７）を形成する工程と、
前記コントロールゲート（５）の上を含む前記半導体基板（１）上に、２層目のＰｏｌｙＳｉ膜（８）を成膜し、エッチングによりパターニングすることで、前記ゲート絶縁膜（７）上から前記コントロールゲート（５）の上に至って、フローティングゲート（９）を形成する工程と、
前記フローティングゲート（９）及び前記コントロールゲート（５）の上に層間絶縁膜（１４）を形成する工程と、
前記層間絶縁膜（１４）の上に、前記フローティングゲート（９）を覆うように、若しくは、前記フローティングゲート（９）を覆わず、前記フローティングゲート（９）の周りに位置するように、かつ、前記コントロールゲート（５）の側面に存在するエッチング残さ（１０）を覆うように導電層（１８）を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
図１０に従来におけるＥＰＲＯＭの構造を示す。図１０（ａ）は平面図であり、図１０（ｂ）は図１０（ａ）中のＡ−Ａ’線断面図である。ただし、図１０（ａ）では層間絶縁膜１４を省略している。また、図１と同一の構造部には同一の符号を付すことで、ここでは説明を一部省略する。
【０００３】
従来、いわゆる２層Ｐｏｌｙ構造の不揮発性半導体記憶装置として、図１０に示すように、１層目のＰｏｌｙＳｉ膜でコントロールゲート５を構成すると共に、２層目のＰｏｌｙＳｉ膜でフローティングゲート９を構成し、コントロールゲートの５上にフローティングゲート９が配置されたＥＰＲＯＭがある（特許文献１参照）。
【０００４】
このＥＰＲＯＭでは、コントロールゲート５はフィールド絶縁膜２の上に形成されている。フローティングゲート９は、半導体基板１の上にゲート絶縁膜７を介して形成されており、第１ゲート絶縁膜７の上からコントロールゲート５の上に至って配置されている。半導体基板１の表層のうち、第１ゲート絶縁膜７側のフローティングゲート９の両側にソース領域１２、ドレイン領域１３が形成されている。
【０００５】
また、コントロールゲート５及びフローティングゲート９の上に、層間絶縁膜１４、金属配線層２８が順に形成されており、コンタクトホール１５を介して、金属配線層２８がコントロールゲート５と接続されている。
【０００６】
この構造のＥＰＲＯＭの製造工程では、１層目のＰｏｌｙＳｉ膜を成膜し、エッチングによりパターニングすることで、コントロールゲート５を形成する。次に、コントロールゲート５の上に、２層目のＰｏｌｙＳｉ膜を成膜し、エッチングによりパターニングすることで、フローティングゲート９を形成する。このようにして、２層Ｐｏｌｙ構造のＥＰＲＯＭが製造される。
【０００７】
【特許文献１】
特開２０００−１５０６８３号公報
【０００８】
【発明が解決しようとする課題】
上記した構造のＥＰＲＯＭでは、８０℃以上の高温での連続読み出し時（通電時）では未書き込みトランジスタのＶｔが大きく変動してしまうという問題がある。
【０００９】
本発明者がこの原因を検討したところ、以下のことが推測される。読み出し時（通電時）では、半導体基板１はＧＮＤ電位とされており、読み出し時では、コントロールゲート５とドレイン領域１３とに電圧が印加される。そして、これらの影響により、フローティングゲート９にも電圧が印加された状態となる。このとき、フローティングゲート９からフローティングゲート９の周りに向かって電気力線が出ている状態となる。このため、フローティングゲート９の周りの層間絶縁膜１４等からフローティングゲート９に電荷が集まってしまう。これが高温連続読み出し時に未書き込みトランジスタのＶｔが変動する原因であると推測される。
【００１０】
そこで、フローティングゲート９に電荷が集まるのを防ぐ方法として、図示しないが、層間絶縁膜１４の上に導電層を形成し、この導電層フローティングゲート９を覆う方法が考えられる。また、フローティングゲート９を覆わなくても、フローティングゲート９の周りに位置するように、導電層を配置する方法が考えられる。
【００１１】
これらの場合、導電層がフローティングゲート９から出ていた電気力線を遮断するバリア層として働くので、フローティングゲート９に電荷が集中するのを防止できる。
【００１２】
しかし、発明者がさらに調査したところ、コントロールゲート５の上にフローティングゲート９が配置された２層Ｐｏｌｙ構造のＥＰＲＯＭでは、上記した方法を用いたとしても以下の理由により、高温での連続読み出し時（通電時）における未書き込みトランジスタのＶｔの変動の抑制が不十分であることがわかった。
【００１３】
製造工程において、コントロールゲート５の上に成膜した２層目のＰｏｌｙＳｉ膜をパターニングしたとき、図１０（ｂ）、図１１に示すように、コントロールゲート５の側面に２層目のＰｏｌｙＳｉ膜１０が残る。なお、この残った２層目のＰｏｌｙＳｉ膜１０を以下では、エッチング残さ１０と呼ぶ。
【００１４】
これは、成膜された２層目のＰｏｌｙＳｉ膜は、コントロールゲート５の側面に接する部分が他の領域よりも膜厚が厚くなっており、２層目のＰｏｌｙＳｉ膜をパターニングするときでは、このＰｏｌｙＳｉ膜の膜厚分だけエッチングされるように、エッチング量を調整しているからである。このため、エッチバックによりＰｏｌｙＳｉ膜の側面上にサイドウォールを形成するのと同様に、コントロールゲート５の側面にエッチング残さ１０が生じてしまうのである。
【００１５】
このエッチング残さ１０は、図１１に示すように、フローティングゲート９と接続された状態である。また、エッチング残さ１０は、図１０に示すように、基板表面の上方から基板表面をみたとき、コントロールゲート５を囲むように配置された状態となっている。
【００１６】
したがって、フローティングゲート９の上や周りに導電層を配置しても、このエッチング残さ１０が導電層に覆われていなければ、このエッチング残さ１０に周囲から電荷が集まるため、未書き込みトランジスタのＶｔが変動する、すなわち、リードディスターブ特性が悪化してしまうのである。
【００１７】
なお、上記した問題は、ＥＰＲＯＭに限らず、ＥＥＰＲＯＭ等の２層Ｐｏｌｙ構造の不揮発性半導体記憶装置においても言えるものである。
【００１８】
本発明は上記点に鑑みて、高温連続読み出し時での未書き込みトランジスタのＶｔの変動を抑制することができる不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、層間絶縁膜（１４）の上にて、フローティングゲート（９）を覆うように、若しくは、フローティングゲート（９）の周りに配置された第１の導電層（１８）と、層間絶縁膜（１４）の上にて、コントロールゲート（５）の側面に存在するエッチング残さ（１０）を覆うように配置された第２の導電層（１８）とを有することを特徴としている。
【００２０】
このようにフローティングゲートを覆うように、若しくは、フローティングゲートの周囲に第１の導電層を配置することで、第１の導電層がフローティングゲートから出る電気力線を遮断するバリア層として働くので、フローティングゲートに電荷が集中するのを防止できる。
【００２１】
さらに、エッチング残さを覆うように第２の導電層を配置することで、同様に、第２の導電層がバリア層として働くので、フローティングゲートと同電位であるエッチング残さに電荷が集中するのを抑制することができる。
【００２２】
これにより、高温連続読み出し時における未書き込みトランジスタのＶｔの変動を抑制することができる。
【００２３】
請求項２に示すように、第１の導電層（１８）及び第２の導電層（１８）は同一の材料により構成され、電気的に接続された構成とすることもできる。
【００２４】
また、請求項３に示すように、第１の導電層（１８）及び第２の導電層（１８）をコントロールゲート（５）と同電位とすることもできる。
【００２５】
請求項４に記載の発明では、フローティングゲート（９）及びコントロールゲート（５）の上に層間絶縁膜（１４）が形成されており、層間絶縁膜（１４）の上にフローティングゲート（９）を覆うように導電層（１８）が配置されていることを特徴としている。
【００２６】
このように導電層を配置することで、導電層により、フローティングゲートから出る電気力線を遮断するバリア層として働くので、フローティングゲートに電荷が集中するのを防止できる。これにより、高温連続読み出し時における未書き込みトランジスタのＶｔの変動を抑制することができる。
【００２７】
請求項５に示すように、導電層（１８）をフローティングゲート（９）を全て覆うように配置することもできる。
【００２８】
請求項６に記載の発明では、半導体基板（１）の表面上の所定領域を除く領域に、フィールド絶縁膜（２）を形成する工程と、フィールド絶縁膜（２）の上に１層目のＰｏｌｙＳｉ膜（４）を成膜し、パターニングすることで、コントロールゲート（５）を形成する工程と、半導体基板（１）表面のうち、所定領域に、ゲート絶縁膜（７）を形成する工程と、コントロールゲート（５）の上を含む半導体基板（１）上に、２層目のＰｏｌｙＳｉ膜（８）を成膜し、エッチングによりパターニングすることで、ゲート絶縁膜（７）上からコントロールゲート（５）の上に至って、フローティングゲート（９）を形成する工程と、フローティングゲート（９）及びコントロールゲート（５）の上に層間絶縁膜（１４）を形成する工程と、層間絶縁膜（１４）の上に、フローティングゲート（９）を覆うように、若しくは、フローティングゲート（９）を覆わず、フローティングゲート（９）の周りに位置するように、かつ、コントロールゲート（５）の側面に存在するエッチング残さ（１０）を覆うように導電層（１８）を形成する工程とを有することを特徴としている。
【００２９】
請求項６に記載の発明により、請求項１、２に記載の不揮発性半導体記憶装置を製造することができる。
【００３０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００３１】
【発明の実施の形態】
（第１実施形態）
図１に本実施形態におけるＥＰＲＯＭを示す。図１（ａ）は平面図であり、図１（ｂ）は図（ａ）中のＡ−Ａ’線断面図である。ただし、図１（ａ）では層間絶縁膜１４を省略している。また、図１０に示すＥＰＲＯＭと同じ構造部には、同一の符号を付している。
【００３２】
本実施形態のＥＰＲＯＭは、図１０に示すＥＰＲＯＭと同様に、半導体基板としてのＳｉ基板１の上に、フィールド酸化膜２が形成されている。このフィールド酸化膜２は部分的に開口した構成となっており、この開口した部分において、Ｓｉ基板１の上には、ＥＰＲＯＭの第１ゲート絶縁膜７が形成されている。なお、第１ゲート絶縁膜７が特許請求の範囲に記載されているゲート絶縁膜に相当する。
【００３３】
フィールド酸化膜２の上には、１層目のポリシリコン膜で構成したコントロールゲート５が形成されている。そして、コントロールゲート５の上には、第２ゲート絶縁膜６を介して２層目のポリシリコン膜で構成したフローティングゲート９が形成されている。このフローティングゲート９は、コントロールゲート５の上から第１ゲート絶縁膜７の上まで延設された構成となっている。
【００３４】
具体的には、図１（ａ）に示すように、略４角形形状で構成されたコントロールゲート５の上に、コントロールゲート５よりも小さい面積となるフローティングゲート９が形成されたキャパシタを構成する領域Ａと、フローティングゲート９の一部がコントロールゲート５の外部に引き延ばされて、第１ゲート絶縁膜７の上まで至ったＮＭＯＳトランジスタを構成する領域Ｂから構成されている。なお、以下では、領域Ａをキャパシタ領域、領域Ｂをトランジスタ領域と呼ぶ。
【００３５】
そして、半導体基板１の表層のうち、第１ゲート絶縁膜７の上に位置するフローティングゲート９の両側には、ソース領域１２、ドレイン領域１３が配置されている。また、半導体基板の表層のうち、ソース領域１２とドレイン領域１３の間であって、第１ゲート絶縁膜７の下側の領域がチャネル領域となっている。
【００３６】
また、図１（ｂ）に示すように、コントロールゲート５及びフローティングゲート９の上には、層間絶縁膜１４が形成されている。さらに、層間絶縁膜１４の上にＡｌ配線層１８が形成されている。
【００３７】
Ａｌ配線層１８は、フローティングゲート９及びコントロールゲート５を完全に覆うように配置されている。Ａｌ配線層１８は、輪郭が基板表面上から基板表面をみたときのフローティングゲート９及びコントロールゲート５の外郭と同じ形状であり、フローティングゲート９及びコントロールゲート５よりも面積が大きくなっている。このＡｌ配線層１８は、コントロールゲート５の側面上で、コントロールゲート５の周囲にあるエッチング残さ１０を覆っている。
【００３８】
また、層間絶縁膜１４にはコントロールゲート５に連通されるコンタクトホール１５が形成されており、このコンタクトホール１５を介してＡｌ配線層１８がコントロールゲート５に電気的に接続されている。
【００３９】
また、層間絶縁膜１４の上には、ソース電極１９及びドレイン電極２０が形成されており、それぞれ、コンタクトホール１６、１７を介して、ソース領域１２及びドレイン領域１３と電気的に接続されている。本実施形態のＥＰＲＯＭはこのように構成されている。
【００４０】
図１０に示す従来構造のＥＰＲＯＭでは、金属配線層２８がコントロールゲート５の一部と、エッチング残さ１０の一部とを覆っていた。これに対して、本実施形態のＥＰＲＯＭは、Ａｌ配線層１８がフローティングゲート９と、コントロールゲート５と、コントロールゲート５の側面に位置するエッチング残さ１０とを完全に覆うように配置されている。
【００４１】
このようにフローティングゲート９と、フローティングゲート９と接続されているエッチング残さ１０とをＡｌ配線層１８で覆うことにより、読み出し時（通電時）において、フローティングゲート９とその周りの層間絶縁膜１４等との間に電位差があっても、電気力線がＡｌ配線層１８からフローティングゲート９の周りに向かって出ている状態とすることができる。
【００４２】
すなわち、フローティングゲート９とその周りの層間絶縁膜１４等との間に電位差があった場合、従来では、フローティングゲート９からその周りに向けて電気力線が出ていたのを、Ａｌ配線層１８により、遮断することができる。
【００４３】
これにより、フローティングゲート９及びエッチング残さ１０に電荷が集まるのを防止し、リードディスターブ（読み出し時の劣化）によるＶｔ変動量を小さくでき、回路での誤動作を防ぐことができる。
【００４４】
次に、本実施形態のＥＰＲＯＭの製造方法を説明する。
【００４５】
図２（ａ）〜（ｃ）、図３（ａ）、（ｂ）に製造工程を示す。なお、ａ１、ａ２等の同じアルファベットは同じ工程を表しており、下付数字の１を付している方は図１（ａ）に相当する平面図を示しており、下付数字の２を付している方は図１（ｂ）に相当する断面図を示している。
【００４６】
〔図２（ａ１）、（ａ２）に示す工程〕
Ｐ型のシリコン基板１に、Ｐ型不純物を注入し、拡散処理することでＰウエルを形成する。その後、選択酸化法を用いてフィールド酸化膜２を形成する。このとき、第１ゲート絶縁膜７の形成予定領域は開口した状態とする。
【００４７】
〔図２（ｂ１）、（ｂ２）に示す工程〕
フィールド絶縁膜２のうち、開口した領域の半導体基板１の表面上にダミー酸化膜３を形成する。そして、ダミー酸化膜３及びフィールド絶縁膜２の上に、１層目のＰｏｌｙＳｉ膜４を形成する。
【００４８】
〔図２（ｃ１）、（ｃ２）に示す工程〕
フォトリソグラフィ及びエッチングにより、１層目のＰｏｌｙＳｉ膜４をパターニングすることで、コントロールゲート５を形成する。その後、ダミー酸化膜３を除去し、コントロールゲート５の表面上に第２ゲート絶縁膜６を形成する。また、フィールド絶縁膜２の開口した領域の半導体基板１の上に、熱酸化により、第１ゲート絶縁膜７を形成する。このとき、第２ゲート絶縁膜６を第１ゲート絶縁膜７と同時に熱酸化によって形成することもできる。
【００４９】
〔図３（ａ１）、（ａ２）に示す工程〕
第２ゲート絶縁膜６の上を含む半導体基板１の上に２層目のＰｏｌｙＳｉ膜８を形成する。
【００５０】
〔図３（ｂ１）、（ｂ２）に示す工程〕
フォトリソグラフィ及びエッチングにより、２層目のＰｏｌｙＳｉ膜８をパターニングすることで、フローティングゲート９を形成する。続いて、熱酸化によってフローティングゲート９の表面上にゲート保護膜１１を形成する。このとき、コントロールゲート５の側面に２層目のＰｏｌｙＳｉ膜８のエッチング残さ１０が生じる。
【００５１】
その後、図示しないが、層間絶縁膜１４をＣＶＤ法によって形成し、層間絶縁膜１４の表面の平坦化処理を行う。続いて、層間絶縁膜１４にコンタクトホール１５を形成する。コンタクトホール１５の内部及び層間絶縁膜１４上にかけてＡｌ膜を形成し、フォトリソグラフィ及びエッチングによりパターニングすることで、Ａｌ配線層１８を形成する。
【００５２】
このとき、Ａｌ配線層１８がコントロールゲート５及びエッチング残さ１０を覆うようにＡｌ膜をパターニングする。具体的には、Ａｌ配線層１８の形状を、基板表面の上か基板表面を見たときのコントロールゲート５及びフローティングゲート９の外郭と同じ輪郭である形状とする。また、Ａｌ配線層１８の大きさを、フォトリソグラフィ工程におけるマスク合わせのずれを考慮して、コントロールゲート５及びフローティングゲート９よりもひとまわり大きくする。エッチング残さ１０のコントロールゲート５の側面からの幅は小さいため、Ａｌ配線層１８をこのような大きさとすることで、エッチング残さ１０をＡｌ配線層１８で覆うことができる。
【００５３】
このようにして、図１に示すＥＰＲＯＭを製造することができる。
【００５４】
（第２実施形態）
図４に第２実施形態におけるＥＰＲＯＭの平面図を示す。なお、図１と同じ構造部については、同一の符号を付すことで説明を省略する。
【００５５】
第１実施形態では、Ａｌ配線層１８はコントロールゲート５を全て覆う形状であったが、本実施形態のように、Ａｌ配線層１８のうち、コントロールゲート５の上側の領域を一部空けるように配置することもできる。
【００５６】
図４に示すＥＰＲＯＭは、Ａｌ配線層１８の形状が、図１に示すＥＰＲＯＭに対して、コントロールゲート５の上側の部分のうち、フローティングゲート９及びコンタクトホール１５に対向する部分を除く部分が除去された形状となっている。
【００５７】
すなわち、Ａｌ配線層１８は、フローティングゲート９と同じ形でフローティングゲート９よりもひとまわり大きな形状の部分１８ａと、エッチング残さ１０を覆うように、リング状となっている部分１８ｂとが連結した形状となっている。このように、Ａｌ配線層１８は、コントロールゲート５を全て覆わず、フローティングゲート９及びエッチング残さ１０を覆うように配置されている。
【００５８】
Ａｌ配線層１８を形成するとき、Ａｌ配線層１８は、高温環境下で形成される。このため、層間絶縁膜１４とＡｌ配線層１８の熱膨張係数の差により基板表面に対して、応力が加えられる。しかしながら、本実施形態によれば、Ａｌ配線層１８の中央の一部が除去されているため、Ａｌ配線層１８がコントロールゲート５を全て覆う形状のときと比較して、この熱膨張係数の差により生じる応力を緩和することができる。
【００５９】
（第３実施形態）
また、フローティングゲート９上の領域を一部若しくは、全て空けるように、Ａｌ配線層１８を配置させることもできる。図５、６、７に第３実施形態の第１、２、３の例におけるＥＰＲＯＭの平面図を示す。なお、図１と同じ構造部については、同一の符号を付すことで説明を省略する。
【００６０】
図５〜７に示すＥＰＲＯＭは、図１に示すＥＰＲＯＭとＡｌ配線層１８の形状が異なるものである。
【００６１】
図５に示すＥＰＲＯＭでは、Ａｌ配線層１８は、図１のＥＰＲＯＭに対して、フローティングゲート９のうち、トランジスタ領域（図１（ｂ）中の領域Ｂ）における部分９ａが除去された形状となっている。すなわち、Ａｌ配線層１８はＥＰＲＯＭのトランジスタ領域よりもコントロールゲート５側に配置されており、フローティングゲート９のトランジスタ領域側の部分９ａを除く部分と、コントロールゲート５と、エッチング残さ１０とを覆う形状となっている。
【００６２】
図６に示すＥＰＲＯＭでは、Ａｌ配線層１８は、図１のＥＰＲＯＭに対して、フローティングゲート９のキャパシタ領域における部分９ｂに対応する領域が除去された形状となっている。すなわち、Ａｌ配線層１８は、フローティングゲート９のトランジスタ領域側の部分９ａと、コントロールゲート５のうち、フローティングゲート９のキャパシタ領域における部分９ｂとオーバーラップしている領域を除く部分と、エッチング残さ１０とを覆う形状となっている。
【００６３】
図７に示すＥＰＲＯＭでは、Ａｌ配線層１８は、図１のＥＰＲＯＭに対して、フローティングゲート９に対応する領域が除去された形状となっている。すなわち、Ａｌ配線層１８はフローティングゲート９を囲むようにフローティングゲート９の周りに配置されており、かつ、コントロールゲート５のうち、フローティングゲート９とオーバーラップしている領域を除く部分と、エッチング残さ１０とを覆う形状となっている。
【００６４】
ＥＰＯＲＭは紫外線を照射することでデータの消去を行う。このため、フローティングゲート９がＡｌ配線層１８に完全に覆われていると、紫外線の照射量が少なくなり、データ消去に必要な紫外線照射時間が長くなってしまう。
【００６５】
そこで、本実施形態のように、フローティングゲート９の一部若しくは全てをＡｌ配線層１８から露出させることで、フローティングゲート９の全てがＡｌ配線層１８に覆われているＥＰＲＯＭと比較して、紫外線の照射量を多くすることができる。
【００６６】
なお、この場合、リードディスターブ特性及び電荷保持特性と消去特性とに応じて、Ａｌ配線層８のフローティングゲート９を覆う面積を設定する。
【００６７】
また、図７に示すＥＰＲＯＭにおいては、Ａｌ配線層１８がフローティングゲート９を覆っていなくても、フローティングゲート９の近傍にＡｌ配線層１８を配置することで、上記した実施形態と同様の効果を有する。なお、本発明者の実験結果から、基板表面の上から基板表面を見たときのフローティングゲート９とＡｌ配線層１８との間隔Ｓは０〜２μｍとすることが好ましい。
【００６８】
また、本実施形態では、図７に示すＥＥＰＲＯＭにおいて、Ａｌ配線層１８はフローティングゲート９の周囲全てに配置された形状であるが、必ずしもフローティングゲート９の周囲全てでなく、周囲の一部に配置した形状とすることもできる。
【００６９】
例えば、Ａｌ配線層１８を、エッチング残さ１０を覆い、かつ、フローティングゲート９のうち、トランジスタ領域側の部分９ａとキャパシタ領域側の部分９ｂとの連結部９ｃの隣りにのみ配置された形状とすることもできる。
【００７０】
（第４実施形態）
上記した各実施形態では、Ａｌ配線層１８の形状を、コントロールゲート５の側面のエッチング残さ１０を覆う形状としていたが、エッチング残さ１０を覆わない形状とすることもできる。図８に第４実施形態におけるＥＰＲＯＭの平面図を示す。なお、図１と同じ構造部については、同一の符号を付すことで説明を省略する。
【００７１】
図８に示すＥＰＲＯＭは、図５に示すＥＰＲＯＭに対して、Ａｌ配線層１８の形状を、エッチング残さ１０を覆わずに、フローティングゲート９のみを覆う形状に変更したものである。すなわち、このＥＰＲＯＭは、Ａｌ配線層１８がフローティングゲート９のうち、トランジスタ領域における部分９ａを除く部分を覆う形状となっている。
【００７２】
ここで、図９に本実施形態のＥＰＲＯＭと、図１０に示す従来構造のＥＰＲＯＭのリードディスターブ特性を示す。なお、条件は、Ｔ＝１５０℃、Ｖｃｇ＝５．５Ｖ、Ｖｓ＝０Ｖ、Ｖｄ＝０Ｖである。
【００７３】
図９から、本実施形態及び従来構造のＥＰＲＯＭは、共に時間に対してＶｔ変動量が大きくなっているが、従来構造に比べて、本実施形態の方が、変動量が小さいことがわかる。つまり、本実施形態のように、フローティングゲート９をＡｌ配線層１８で覆うことにより、従来構造のＥＰＲＯＭと比較して、リードディスターブ（読み出し時の劣化）によるＶｔ変動量を小さくし、回路での誤動作を防ぐことができると言える。
【００７４】
なお、本実施形態では、Ａｌ配線層１８はフローティングゲート９の一部を覆っていたが、Ａｌ配線層１８をフローティングゲート９を全て覆う形状とすることもできる。
【００７５】
また、本実施形態では、コントロールゲート５の上にフローティングゲート９が形成されている場合を説明したが、フローティングゲート９の上にコントロールゲート５が形成された２層Ｐｏｌｙ構造のＥＰＲＯＭとすることもできる。
【００７６】
（他の実施形態）
第１〜第３実施形態では、１つのＡｌ配線層１８をフローティングゲート９の真上若しくは周りと、エッチング残さ１０の上とに配置する場合を説明したが、２つのＡｌ配線層をそれぞれに配置することもできる。すなわち、Ａｌ配線層１８を、フローティングゲート９の真上若しくは周りに配置されたＡｌ配線層と、エッチング残さの上に配置されたＡｌ配線層とに分けることもできる。
【００７７】
また、上記した各実施形態では、Ａｌ配線層１８はコントロールゲート５と同電位である場合を説明したが、Ａｌ配線層１８はコントロールゲート５と同電位でなく、他の配線層と同電位であったり、どの配線層とも接続されておらず電気的に孤立した状態とすることもできる。
【００７８】
また、Ａｌ配線層１８を他の金属膜、ＰｏｌｙＳｉ膜等の導電性膜により構成することもできる。
【００７９】
また、上記した各実施形態では、ＥＰＲＯＭを例として説明したが、ＥＰＲＯＭに限らず、ＥＥＰＲＯＭ等の２層Ｐｏｌｙ構造の不揮発性半導体記憶装置においても、本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＥＰＲＯＭを示す図である。（ａ）は平面図であり、（ｂ）は（ａ）中のＡ−Ａ’線断面図である。
【図２】第１実施形態におけるＥＰＲＯＭの製造工程を説明するための図である。
【図３】図２に続くＥＰＲＯＭの製造工程を説明するための図である。
【図４】第２実施形態におけるＥＰＲＯＭの平面図である。
【図５】第３実施形態の第１の例におけるＥＰＲＯＭの平面図である。
【図６】第３実施形態の第２の例におけるＥＰＲＯＭの平面図である。
【図７】第３実施形態の第３の例におけるＥＰＲＯＭの平面図である。
【図８】第４実施形態におけるＥＰＲＯＭの平面図である。
【図９】第４実施形態におけるＥＰＲＯＭと従来におけるＥＰＲＯＭのリードディスターブ特性の測定結果を示す図である。
【図１０】従来におけるＥＰＲＯＭを示す図である。（ａ）は平面図であり、（ｂ）は（ａ）中のＡ−Ａ’線断面図である。
【図１１】従来におけるＥＰＲＯＭの斜視図である。
【符号の説明】
１…半導体基板、２…フィールド絶縁膜、３…ダミー酸化膜、
４…１層目のＰｏｌｙＳｉ膜、５…コントロールゲート、
６…第２ゲート絶縁膜、７…第１ゲート絶縁膜、
８…２層目のＰｏｌｙＳｉ膜、９…フローティングゲート、
１０…エッチング残さ、１１…ゲート保護膜、１２…ソース領域、
１３…ドレイン領域、１４…層間絶縁膜、
１５、１６、１７…コンタクトホール、１８…Ａｌ配線層、
１９…ソース電極、２０…ドレイン電極、２８…金属配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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