(57)【要約】【課題】キャパシタ形成される凹部内のレジスト埋め込み量をモニタし安定化させることにより、歩留り向上を図る。【解決手段】半導体基板１１上に形成された誘電層１２，１３にキャパシタ形成用凹部１６を形成する第１工程と、誘電層１２，１３に導電層１４を積層し、フォトレジスト１５を塗布しプリベークを行い、半導体基板１１を全面露光、現像する第２工程と、導電層１４に対してエッチングを実施し、凹部１６内に残置した導電層１４をキャパシタ電極とする第３工程とを含む半導体装置の製造方法であって、誘電層１２，１３に凹部１６とともにモニタパターン１７を形成し、第２工程の後にモニタパターン１７内に残置したフォトレジスト１５により狭められたモニタパターン１７の幅を計測することにより、凹部１６に埋め込まれたフォトレジストの量を管理する。【選択図】        図１
2004288901.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された誘電層にキャパシタ形成用凹部を形成する第１工程と、前記誘電層に導電層を積層し、フォトレジストを塗布しプリベークを行い、前記半導体基板を全面露光、現像する第２工程と、前記導電層に対してエッチングを実施し、前記凹部内に残置した導電層をキャパシタ電極とする第３工程とを含む半導体装置の製造方法であって、前記第１工程で前記誘電層に前記凹部とともにモニタパターンを形成し、前記第２工程の後に前記モニタパターン内に残置した前記フォトレジストにより狭められた前記モニタパターンの幅を計測することにより、前記凹部に埋め込まれたフォトレジストの量を管理することを特徴とする半導体装置の製造方法。
【請求項２】
モニタパターンの幅が、凹部の幅の２倍以上である請求項１記載の半導体装置の製造方法。
【請求項３】
モニタパターンの平面形状が正方形である請求項１記載の半導体装置の製造方法。
【請求項４】
半導体基板上に形成された誘電層にキャパシタ形成用凹部を形成する第１工程と、前記誘電層に導電層を積層し、フォトレジストを塗布しプリベークを行い、前記半導体基板を全面露光、現像する第２工程と、前記導電層に対してエッチングを実施し、前記凹部内に残置した導電層をキャパシタ電極とする第３工程とを含む半導体装置の製造方法であって、前記第１工程で前記誘電層に前記凹部とともにモニタパターンを形成し、前記第２工程の後に前記モニタパターン内に残置した前記フォトレジストの段差を計測することにより、前記凹部に埋め込まれたフォトレジストの量を管理することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に形成された誘電層にキャパシタ形成用凹部を形成する第１工程と、前記誘電層に導電層を積層し、フォトレジストを塗布しプリベークを行い、前記半導体基板を全面露光、現像する第２工程と、前記導電層に対してエッチングを実施し、前記凹部内に残置した導電層をキャパシタ電極とする第３工程とを含む半導体装置の製造方法であって、前記第１工程で前記誘電層に前記凹部とともに、前記凹部より幅が大きく互いに異なる大きさのモニタパターンを複数形成し、前記第２工程の後に前記フォトレジストが前記モニタパターン内に残置する最大の大きさのモニタパターン幅と、前記フォトレジストが前記モニタパターン内に残置しない最小の大きさのモニタパターン幅を計測することにより、前記凹部に埋め込まれたフォトレジストの量を管理することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体デバイスの微細化にともなって、チップサイズも縮小され、半導体メモリにおいても容量の増大が必要となっている。２５６ＭＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）では、ストーレージノード電極の表面化処理を施して同電極の表面積を増大させることによって、キャパシタ容量の増大化を図る方法が用いられている（特許文献１参照）。
【０００３】
図７に従来の半導体メモリの縦断面図を示す。図７に示すように、従来の半導体メモリは大別して、トランスファーゲート８１として機能するＭＯＳトランジスターとキャパシタとから構成される。８２はポリシリコンプラグ、８３はストレージノード、８４はビット線、８５は配線である。
【０００４】
図６に示すようにキャパシタの形成方法は、層間絶縁膜上１９にＢＰＴＥＯＳ膜１２を常圧ＣＶＤ法により堆積しアニールし、その上にＴＥＯＳ膜１３を減圧ＣＶＤ法により堆積する。リソグラフィによりキャパシタパターンを形成後、ドライエッチング装置によりＴＥＯＳ／ＢＰＴＥＯＳ膜をエッチングして円筒を形成する。次にドープトアモロファスシリコン膜とノンドープトアモロファスシリコン膜とを順次積層した後、ジシランザンガスの流量２０ｓｃｃｍ、２Ｔｏｒｒの条件で粗面化処理を施して、図６に示すように粗面化ポリ粒を有するシリコン膜１４を形成する。
【０００５】
次に円筒内に粗面ポリ粒を有するシリコン膜１４を残置させることによりストレージノードを形成する。円筒内に粗面ポリ粒を有するシリコン膜１４を残置させる方法として、レジスト１５を全面塗布した後、レジスト１５を全面ドライエッチングすることにより円筒内に粗面ポリ粒を有するシリコン膜１４を残置させる方法があるが、粗面ポリ粒内のレジスト残りを発生させないようにするためにオーバーエッチングを行わないといけないため開口部付近のポリシリコンがエッチングされる分容量が小さくなったり、エッチング装置からの発塵による歩留り低下の問題がある。それに対して図６（ａ），（ｂ）に示すように、基板の露出表面上にレジスト１５を塗布し、レジスト１５の全面を露光する。このときレジスト１５の円筒内の部分は、レジスト１５の露出表面から遠い位置に存在するので、露光されず、現像後にレジストとして残置する。その後、ドライエッチング装置において、レジスト１５をマスクとする異方性エッチングを実施する。これによりシリコン膜１４内でレジスト１５で覆われていない部分は除去される一方で、レジスト１５が覆われた部分がストーレージノード電極として残置する。その後、レジスト１５を除去することが出来る（図６（ｃ））。
【０００６】
【特許文献１】
特開２００１−３６０３５号公報（Ｐ．３）
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の全面露光による抜き粗面キャパシタの形成方法によれば、マスクを用いないで円筒内にレジストが残る露光量でレジストを全面露光するので、露光装置の照度、レジスト膜厚、レジスト感度が変動した場合、露光量が過剰な場合に円筒内まで露光される場合がある。かかる場合、円筒の開口部付近のレジストが現像されてしまい、該開口部付近より深い領域にのみしかレジストが残置しなくなる。このままの状態で異方性エッチングを実施すると、開口部上面から１０００オングストローム程度の領域にレジストが残置しなくなり、開口部付近にストレージ電極が存在しない分容量が小さいという問題がある。また、露光量不足の場合は、円筒内のならず円筒外の基板表面にもレジストが残置する。そしてそのままの状態で異方性エッチングを行うとＤＲＡＭセル間のキャパシタ同士がブリッジを起こしメモリ動作しない場合がある。
【０００８】
したがって、この発明の目的は、前記従来技術の問題を解決することに指向するものであり、キャパシタ形成される凹部内のレジスト埋め込み量をモニタし安定化させることにより、歩留り向上を図ることができる半導体装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、この発明の請求項１記載の半導体装置の製造方法は、半導体基板上に形成された誘電層にキャパシタ形成用凹部を形成する第１工程と、前記誘電層に導電層を積層し、フォトレジストを塗布しプリベークを行い、前記半導体基板を全面露光、現像する第２工程と、前記導電層に対してエッチングを実施し、前記凹部内に残置した導電層をキャパシタ電極とする第３工程とを含む半導体装置の製造方法であって、前記誘電層に前記凹部とともにモニタパターンを形成し、前記第２工程の後に前記モニタパターン内に残置した前記フォトレジストにより狭められた前記モニタパターンの幅を計測することにより、前記凹部に埋め込まれたフォトレジストの量を管理する。
【００１０】
このように、第１工程で誘電層に凹部とともにモニタパターンを形成し、半導体基板を全面露光、現像する第２工程の後にモニタパターン内に残置したフォトレジストにより狭められたモニタパターンの幅を計測することにより、凹部に埋め込まれたフォトレジストの量を管理するので、キャパシタ形成用凹部内のフォトレジスト埋め込み量を、モニタパターンの幅をモニタすることにより安定化させることができる。すなわち、露光量が過剰な場合に開口部付近のレジストが現像されてしまい、開口付近にストレージ電極が存在しない分容量が小さくなる問題と、露光量不足の場合に基板表面にレジストが残置し、セル間のキャパシタ同士がブリッジを起こしメモリ動作しない問題を解消できる。これにより、キャパシタ容量値を安定化することができ、歩留りが向上する。
【００１１】
請求項２記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法によれば、モニタパターンの幅が、凹部の幅の２倍以上である。このように、モニタパターンの幅が、凹部の幅の２倍以上であるので、モニタパターンの中央部のレジストが除去されてモニタパターン幅を計測することができる。
【００１２】
請求項３記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法によれば、モニタパターンの平面形状が正方形である。このように、モニタパターンの平面形状が正方形であるので、レジスト残りがホール中心に対して対称に残置するので、ホール径を測定することにより辺方向の非対称なレジスト残りがなく測定誤差が小さくなる。
【００１３】
請求項４記載の半導体装置の製造方法は、半導体基板上に形成された誘電層にキャパシタ形成用凹部を形成する第１工程と、前記誘電層に導電層を積層し、フォトレジストを塗布しプリベークを行い、前記半導体基板を全面露光、現像する第２工程と、前記導電層に対してエッチングを実施し、前記凹部内に残置した導電層をキャパシタ電極とする第３工程とを含む半導体装置の製造方法であって、前記第１工程で前記誘電層に前記凹部とともにモニタパターンを形成し、前記第２工程の後に前記モニタパターン内に残置した前記フォトレジストの段差を計測することにより、前記凹部に埋め込まれたフォトレジストの量を管理する。
【００１４】
このように、第１工程で誘電層に凹部とともにモニタパターンを形成し、半導体基板を全面露光、現像する第２工程の後にモニタパターン内に残置したフォトレジストの段差を計測することにより、凹部に埋め込まれたフォトレジストの量を管理するので、キャパシタ形成用凹部内のフォトレジスト埋め込み量を、モニタパターン内のフォトレジスト埋め込みによる段差をモニタすることにより安定化させることができる。これにより、請求項１と同様にキャパシタ容量値を安定化することができ、歩留りが向上する。
【００１５】
請求項５記載の半導体装置の製造方法は、半導体基板上に形成された誘電層にキャパシタ形成用凹部を形成する第１工程と、前記誘電層に導電層を積層し、フォトレジストを塗布しプリベークを行い、前記半導体基板を全面露光、現像する第２工程と、前記導電層に対してエッチングを実施し、前記凹部内に残置した導電層をキャパシタ電極とする第３工程とを含む半導体装置の製造方法であって、前記第１工程で前記誘電層に前記凹部とともに、前記凹部より幅が大きく互いに異なる大きさのモニタパターンを複数形成し、前記第２工程の後に前記フォトレジストが前記モニタパターン内に残置する最大の大きさのモニタパターン幅と、前記フォトレジストが前記モニタパターン内に残置しない最小の大きさのモニタパターン幅を計測することにより、前記凹部に埋め込まれたフォトレジストの量を管理する。
【００１６】
このように、第１工程で誘電層に凹部とともに、凹部より幅が大きく互いに異なる大きさのモニタパターンを複数形成し、半導体基板を全面露光、現像する第２工程の後にフォトレジストがモニタパターン内に残置する最大の大きさのモニタパターン幅と、フォトレジストがモニタパターン内に残置しない最小の大きさのモニタパターン幅を計測することにより、凹部に埋め込まれたフォトレジストの量を管理するので、キャパシタ形成用凹部内のフォトレジスト埋め込み量を、フォトレジストが残置する最大のモニタパターン幅と残置しない最小のモニタパターン幅をモニタすることにより安定化させることができる。これにより、請求項１と同様にキャパシタ容量値を安定化することができ、歩留りが向上する。
【００１７】
【発明の実施の形態】
この発明の第１の実施の形態を図１および図２に基づいて説明する。図１はこの発明の第１の実施の形態における円筒形キャパシタ内に埋め込まれたレジストの管理方法を示す断面図である。図１は円筒形キャパシタ形成のレジスト埋め込み方法を図示しているが、基板１１は図６に示すように、シリコン基板、即ちＭＯＳトランジスタ等の素子と、コンタクトホールを有する層間絶縁膜と、コンタクトホール内に形成されて、後にシリコン膜の一部を成すプラグとから構成されている（図示せず）。
【００１８】
図１に示すように、半導体基板１１上に形成された誘電層１２，１３にキャパシタ形成用凹部１６を形成する第１工程と、誘電層１２，１３に導電層１４を積層し、フォトレジスト１５を塗布しプリベークを行い、半導体基板１１を全面露光、現像する第２工程と、導電層１４に対してエッチングを実施し、凹部１６内に残置した導電層１４をキャパシタ電極とする第３工程とを含む。また、第１工程で誘電層１２，１３に凹部１６とともにモニタパターン１７としてトレンチを形成し、第２工程の後にモニタパターン１７内に残置したフォトレジスト１５により狭められたモニタパターン１７の幅を計測することにより、凹部１６に埋め込まれたフォトレジスト１５の量を管理する。
【００１９】
この場合、図１の状態の基板１１の表面露出表面上に厚さ１．２μｍ程度のＢＰＴＥＯＳ膜１２を常圧ＣＶＤ法で堆積しアニールする。その後、減圧ＣＶＤ法によりＴＥＯＳ膜１３を１００オングストローム堆積する。ＴＥＯＳとＢＰＴＥＯＳの積層絶縁膜上にレジストを塗布し、露光装置で露光、現像し、短径０．３μｍ、長径０．６μｍのキャパシタ用楕円形パターンを形成する。同時に１ミクロン幅の矩形パターン（レジスト埋め込み量モニタパターン）１７をスクライブライン上に形成する。そしてパターンニングされたレジストをマスクとしてＢＰＴＥＯＳ膜１２をドライエッチングし、誘電層内がくり抜かれた抜き円筒を形成する。
【００２０】
次にドープドポリシリコン膜とノンドープドシリコン膜とを順次で順次積層して、両アモロファスシリコン膜からなる導電層膜を形成する。その後、表面温度５２０℃、ジシランザンガスの流量２０ｓｃｃｍ、２Ｔｏｒｒの圧力条件でシリコン膜１４の露出表面を凹凸５００オングストローム程度に粗面化する。図１の状態の基板１１上にＩ線のノボラックレジスト１５を１μｍ厚塗布して（図１（ａ））、ｉ線ステッパを用いてマスクなしの状態で３００ｍｓｅｃで全面露光後、ＴＭＡＨ現像液で現像を行う（図１（ｂ））。このときレジスト１５の円筒内の部分はレジスト１５の露出表面から遠い位置に存在するので、開口幅が狭いと円筒内に存在するレジスト１５は露光されず現像後にレジストとして残置する（図１（ｃ））。その際の露光量は、全面露光現像後、円筒開口部でのレジスト埋め込み形状を断面ＳＥＭで観察して、円筒内にレジストへこみ量が０．２５μｍ以上になるように設定した。それに対してスクライブライン内のレジスト埋め込みモニタ用の矩形パターン１７は幅広のため矩形トレンチ内のレジスト１５は感光し、矩形中央部のレジスト１５が現像されて図１（ｃ）に示すようなトレンチ側面にレジスト残りが発生する。
【００２１】
図２は露光量に対するトレンチ幅の依存性を示している。円筒キャパシタ内にレジストが適正に残置する３００ｍｓｅｃの露光量でのトレンチ幅は０．４μｍになる。露光量が多くなるとトレンチ幅は広がり、露光量が少なくなるとトレンチ幅は狭くなる。露光、現像後のトレンチ幅と円筒キャパシタ内のレジスト埋め込み量を予めデータ化しておくことにより、トレンチ幅を測長する事で円筒キャパシター内のレジスト埋め込み量を推定することが出来る。そしてトレンチ幅が規格外の場合は、レジストシンナー処理によりレジストを除去し、再度レジスト塗布し全面露光を行いトレンチ寸法が規格内になった場合、次のドライエッチング工程に進める。
【００２２】
表１は露光量に対するトレンチ幅に対するレジスト残置有無状態を調べた結果である。露光量３００ｍｓｅｃではキャパシタパターン短辺方向の２倍の０．６μｍ以上であれば、段差モニタパターン１７の中央部のレジスト１５が除去され矩形トレンチ幅を計測することができる。
【００２３】
【表１】
2004288901.tif 000003
【００２４】
この後、図１（ｃ）の状態の基板の露出表面に対してドライエッチングを実施する。円筒内のシリコン膜１４はレジスト１５により保護されされるが、レジスト１５で覆われていない表面は除去される。その後レジスト除去しストレージノード電極が形成される。そして、シリコン膜の表面にＣＶＤ法などによりシリコン窒化酸化膜等の誘電体を形成後、ポリシリコン膜などを例えばＣＶＤ法などの方法で堆積してセルプレート電極を形成する。以上のように本発明を適用することにより、露光装置の照度、レジスト膜厚、レジスト感度が変動した場合も、円筒内に所望のレジストが残置されるので、キャパシター容量が少なくなったり、キャパシタ同士がブリッジをおこさないので、安定な歩留りが得られる。
【００２５】
本実施の形態では１ミクロンのラインパターンを用いたが正方形マスクの場合、レジスト残りが矩形（またはホール）中心に対して対称に残置するのでホール径を測定することにより辺方向の非対称なレジスト残りがなく測定誤差が小さくなる。このように従来円筒内に残置したレジストは、断面ＳＥＭにより観察することにより評価を行っており、インラインでレジストの埋め込み量を評価することができなかったが、本発明を実施することによりウエハを璧開することなくインラインでレジスト埋め込み量をモニタする事ができる。
【００２６】
この発明の第２の実施の形態を図３および図４に基づいて説明する。図３はこの発明の第２の実施の形態における円筒形キャパシタ内に埋め込まれたレジストの管理方法を示す断面図である。第１の実施の形態と同様に基板１１は図６と同様に構成されている。
【００２７】
図３に示すように、半導体基板１１上に形成された誘電層１２，１３にキャパシタ形成用凹部１６を形成する第１工程と、誘電層１２，１３に導電層１４を積層し、フォトレジスト１５を塗布しプリベークを行い、半導体基板１１を全面露光、現像する第２工程と、導電層１４に対してエッチングを実施し、凹部１６内に残置した導電層１４をキャパシタ電極とする第３工程とを含む。また、第１工程で誘電層１２，１３に凹部１６とともにモニタパターン１７としてトレンチを形成し、第２工程の後にモニタパターン１７内に残置したフォトレジスト１５の段差を計測することにより、凹部１６に埋め込まれたフォトレジスト１５の量を管理する。
【００２８】
この場合、第１の実施の形態と同様にＴＥＯＳとＢＰＴＥＯＳの積層絶縁膜上にレジストを塗布し、露光装置で露光，現像しキャパシタ用楕円形パターンを形成する。このとき短辺０．３μｍ、長辺０．６μｍ程度の矩形のキャパシタパターン１６と同時に０．５ミクロン幅の矩形パターン１７をスクライブライン上に形成する。そしてパターンニングされたレジストをマスクとしてＢＰＴＥＯＳ膜１２をドライエッチングし、誘電層内がくり抜かれた抜き円筒を形成する。
【００２９】
次にドープドポリシリコン膜とノンドープドシリコン膜とを順次で順次積層して、両アモロファスシリコン膜からなる導電層膜を形成する。その後、表面温度５２０℃、ジシランザンガスの流量２０ｓｃｃｍ、２Ｔｏｒｒの圧力条件でシリコン膜の露出表面を凹凸５００オングストローム程度に粗面化する。図３の状態の基板上にＩ線のノボラックレジスト１５を１μｍ厚塗布して（図３（ａ））、ｉ線ステッパを用いてマスクなしの状態で３００ｍｓｅｃで全面露光後、ＴＭＡＨ現像液で現像を行う（図３（ｂ））。このとき円筒内に存在するレジスト１５は露出表面から遠い位置に存在するので、露光されず現像後にレジストとして残置する（図３（ｃ））。それに対してスクライブライン内の矩形パターン幅は広いためトレンチ内のレジスト１５は感光し、矩形中央部のレジスト１５が現像されて図３（ｃ）に示すようなトレンチ内にレジスト残りが発生する。トレンチ内のフォトレジスト残りによる段差をＡＦＭにより計測することにより容量形成用トレンチ内のフォトレジスト埋め込み量をモニタすることが出来る。
【００３０】
図４は露光量に対するトレンチ部の段差をＡＦＭで計測した結果である。円筒キャパシタ部は開口径が小さいためＡＦＭでの段差計測は困難であるが、本発明の実施の形態のような幅広のトレンチパターンでのレジスト埋め込みによる段差をモニタすることにより円筒キャパシタ内のレジスト埋め込み量をモニタすることが可能となる。特にフォトレジストの溶解コントラストが高く、露光量に対する埋め込み量モニタパターンの側壁のレジスト残りによる寸法変動が急激であったり、またはレジスト溶解特性が不均一でレジストエッジラフネスが悪くてレジスト埋め込み量モニタパターンの寸法測定が困難な場合、本発明の実施の形態の段差測定を行うとレジスト埋め込みを高精度にモニタすることができる。
【００３１】
この後、図３（ｃ）の状態の基板の露出表面に対して第１の実施の形態と同様にドライエッチングを実施してストレージノード電極を形成し、セルプレート電極を形成する。
【００３２】
この発明の第３の実施の形態を図５に基づいて説明する。図５はこの発明の第３の実施の形態における円筒形キャパシタ内に埋め込まれたレジストの管理方法を示す断面図である。第１の実施の形態と同様に基板１１は図６と同様に構成されている。
【００３３】
図５に示すように、半導体基板１１上に形成された誘電層１２，１３にキャパシタ形成用凹部１６を形成する第１工程と、誘電層１２，１３に導電層１４を積層し、フォトレジスト１５を塗布しプリベークを行い、半導体基板１１を全面露光、現像する第２工程と、導電層１４に対してエッチングを実施し、凹部１６内に残置した導電層１４をキャパシタ電極とする第３工程とを含む。また、第１工程で誘電層１２，１３に凹部１６とともに、凹部１６より幅が大きく互いに異なる大きさのモニタパターン１８としてトレンチを複数形成し、第２工程の後にフォトレジスト１５がモニタパターン１８内に残置する最大の大きさのモニタパターン幅と、フォトレジスト１５がモニタパターン１８内に残置しない最小の大きさのモニタパターン幅とを計測することにより、凹部１６に埋め込まれたフォトレジスト１５の量を管理する。
【００３４】
この場合、第１の実施の形態と同様にＴＥＯＳとＢＰＴＥＯＳの積層絶縁膜上にレジストを塗布し、露光装置で露光、現像しキャパシタ用楕円形パターンを形成する。このとき短辺０．３μｍ、長辺０．６μｍ程度の矩形のキャパシタパターン１６と同時に、スクライブライン上に０．３μｍから０．３μｍステップで３μｍまでのトレンチパターン群１８を形成する（図面は一部省略）。そしてパターンニングされたレジストをマスクとしてＢＰＴＥＯＳ膜１２をドライエッチングし、誘電層内がくり抜かれた抜き円筒を形成する。
【００３５】
次にドープドポリシリコン膜とノンドープドシリコン膜とを順次で順次積層して、両アモロファスシリコン膜からなる導電層膜１４を形成する。その後、表面温度５２０℃、ジシランザンガスの流量２０ｓｃｃｍ、２Ｔｏｒｒの圧力条件でシリコン膜の露出表面を凹凸５００オングストローム程度に粗面化する。図５の状態の基板１１上にＩ線のノボラックレジスト１５を１μｍ厚塗布して（図５（ａ））、ｉ線ステッパを用いてマスクない状態で３００ｍｓｅｃで全面露光後、ＴＭＡＨ現像液で現像を行う（図５（ｂ））。このとき円筒内に存在するレジスト１５は露出表面から遠い位置に存在するので、露光されず現像後にレジストとして残置する（図５（ｃ））。それに対してスクライブライン内の矩形パターンのなかで容量のパターンとパターン幅が近い場合は、露出表面から遠い位置に存在するので、露光されず現像後にレジストとして残置するが、トレンチ幅が広くなるとトレンチ内に露光光が進入するためレジスト１５は感光し、矩形中央部のレジスト１５が現像されて図５に示すようなトレンチ側面にレジスト残りが発生し、さらにトレンチ幅が広くなるとトレンチ内のレジスト１５が完全に現像で除去される。
【００３６】
露光量に対するトレンチ幅に対するレジスト残置有無状態は第１の実施の形態の表１に示した通りである。すなわち、３００ｓｅｃの露光量では、０．６μｍ幅のトレンチの矩形中央部（部分的）のレジストが残らず、且つ１．５μｍ幅以上の矩形トレンチ内にレジスト残りがない場合にキャパシタ用凹部内にレジストが適切量残置する。したがってレジストが残置する最大のトレンチ幅とレジストが残置しない最小のトレンチ幅をモニタすることにより、前記容量形成用凹部内のレジスト埋め込み量を管理することが出来る。
【００３７】
【発明の効果】
この発明の請求項１記載の半導体装置の製造方法によれば、第１工程で誘電層に凹部とともにモニタパターンを形成し、半導体基板を全面露光、現像する第２工程の後にモニタパターン内に残置したフォトレジストにより狭められたモニタパターンの幅を計測することにより、凹部に埋め込まれたフォトレジストの量を管理するので、キャパシタ形成用凹部内のフォトレジスト埋め込み量を、モニタパターンの幅をモニタすることにより安定化させることができる。すなわち、露光量が過剰な場合に開口部付近のレジストが現像されてしまい、開口付近にストレージ電極が存在しない分容量が小さくなる問題と、露光量不足の場合に基板表面にレジストが残置し、セル間のキャパシタ同士がブリッジを起こしメモリ動作しない問題を解消できる。これにより、キャパシタ容量値を安定化することができ、歩留りが向上する。
【００３８】
請求項２では、モニタパターンの幅が、凹部の幅の２倍以上であるので、モニタパターンの中央部のレジストが除去されてモニタパターン幅を計測することができる。
【００３９】
請求項３では、モニタパターンの平面形状が正方形であるので、レジスト残りがホール中心に対して対称に残置するので、ホール径を測定することにより辺方向の非対称なレジスト残りがなく測定誤差が小さくなる。
【００４０】
この発明の請求項４記載の半導体装置の製造方法によれば、第１工程で誘電層に凹部とともにモニタパターンを形成し、半導体基板を全面露光、現像する第２工程の後にモニタパターン内に残置したフォトレジストの段差を計測することにより、凹部に埋め込まれたフォトレジストの量を管理するので、キャパシタ形成用凹部内のフォトレジスト埋め込み量を、モニタパターン内のフォトレジスト埋め込みによる段差をモニタすることにより安定化させることができる。これにより、請求項１と同様にキャパシタ容量値を安定化することができ、歩留りが向上する。
【００４１】
この発明の請求項５記載の半導体装置の製造方法によれば、第１工程で誘電層に凹部とともに、凹部より幅が大きく互いに異なる大きさのモニタパターンを複数形成し、半導体基板を全面露光、現像する第２工程の後にフォトレジストがモニタパターン内に残置する最大の大きさのモニタパターン幅と、フォトレジストがモニタパターン内に残置しない最小の大きさのモニタパターン幅を計測することにより、凹部に埋め込まれたフォトレジストの量を管理するので、キャパシタ形成用凹部内のフォトレジスト埋め込み量を、フォトレジストが残置する最大のモニタパターン幅と残置しない最小のモニタパターン幅をモニタすることにより安定化させることができる。これにより、請求項１と同様にキャパシタ容量値を安定化することができ、歩留りが向上する。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態における円筒形キャパシタ内に埋め込まれたレジストの管理方法を示す断面図である。
【図２】露光量に対するトレンチ幅の依存性を示すグラフである。
【図３】この発明の第２の実施の形態における円筒形キャパシタ内に埋め込まれたレジストの管理方法を示す断面図である。
【図４】露光量に対するトレンチ部の段差をＡＦＭで計測した結果を示すグラフである。
【図５】この発明の第３の実施の形態における円筒形キャパシタ内に埋め込まれたレジストの管理方法を示す断面図である。
【図６】従来例におけるキャパシタ形成方法の説明図である。
【図７】従来の半導体メモリの縦断面図を示す。
【符号の説明】
１１  基板
１２  ＢＰＴＥＯＳ
１３  ＴＥＯＳ
１４  粗粒化ポリシリコン
１５  フォトレジスト
１６  キャパシタパターン
１７  レジスト埋め込み量モニタパターン
１８  レジスト埋め込み量モニタパターン群
１９  層間絶縁膜
８１  トランスファーゲート
８２  ポリシリコンプラグ
８３  ストーレージノード
８４  ビット線
８５  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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