(57)【要約】【課題】単相−差動変換回路にて単相信号を変換して得られる差動信号の対称性を改善するとともに、高速で動作できるようにする。【解決手段】信号源回路１から供給される単相信号を差動回路７の第１の入力端子ＩＮ１に供給するとともに、遅延線路５にて所定の遅延量だけ遅延した後に差動回路７の第２の入力端子ＩＮ２に供給するようにして、高速で動作させたとしても、入力される単相信号を第１及び第２の出力端子ＯＵＴ１、ＯＵＴ２からの２出力の遅延差がなく、対称性が良好な差動信号に変換することができるようにする。【選択図】  図１
2004336294.tif 000002
【特許請求の範囲】
【請求項１】
入力される単相信号を差動信号に変換する半導体回路であって、
上記単相信号が入力され、当該単相信号を所定の遅延量だけ遅延させて出力する遅延線路と、
上記遅延線路の入力端に一端が接続された第１の抵抗と、
上記遅延線路の出力端に一端が接続された第２の抵抗と、
上記遅延線路の入力端と上記第１の抵抗の一端との相互接続点に第１の入力端子が接続され、上記遅延線路の出力端と上記第２の抵抗の一端との相互接続点に第２の入力端子が接続された差動回路とを有することを特徴とする半導体回路。
【請求項２】
一方の電極が上記遅延線路の入力端に接続され、他方の電極が上記第１の入力端子に対して接続された容量をさらに有し、
上記単相信号は、上記容量を介して上記遅延線路に入力されることを特徴とする請求項１に記載の半導体回路。
【請求項３】
上記第１の入力端子及び上記第２の入力端子の少なくとも一方は、所定電位を供給するバイアス回路が接続されるとともに、対応する上記相互接続点に容量を介して接続されることを特徴とする請求項１又は２に記載の半導体回路。
【請求項４】
上記第１の抵抗及び上記第２の抵抗の各抵抗値は、上記遅延線路の入力端に接続された上記単相信号に係る信号源回路の内部インピーダンスの２倍であることを特徴とする請求項１〜３の何れか１項に記載の半導体回路。
【請求項５】
上記第１の抵抗及び上記第２の抵抗の各抵抗値は、上記遅延線路の特性インピーダンスに等しいことを特徴とする請求項１〜４の何れか１項に記載の半導体回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体回路に関し、特に、入力される単相信号を回路内部で差動信号に変換する半導体回路に用いて好適なものである。
【０００２】
【従来の技術】
高速で動作する半導体回路においては、ＥＣＬ（Ｅｍｉｔｔｅｒ  Ｃｏｕｐｌｅｄ  Ｌｏｇｉｃ）をはじめとする差動型の回路が用いられている。１ＧＨｚを超えるような高い周波数では、差動伝送における２つの信号線（信号線対）での遅延時間の差により後段に接続された回路にて不都合が生ずるおそれがあり、この遅延差を無視することができない。このため、高速で動作する半導体回路の多くは、単相で出力された信号を半導体回路内部の入力側回路で再び差動信号に変換して用いている。
【０００３】
図９は、単相信号を差動信号に変換（単相−差動変換）する従来の単相−差動変換回路の構成を示す図である。図９において、Ｖｄは電源電圧であり、Ｖｓは基準電位（図９においては、接地（グランド）とする。）である。
【０００４】
１は単相信号を出力する信号源回路であり、内部抵抗３を介して単相信号供給端子ＳＯＵＴに接続された単相信号の信号源２を有する。４、６は抵抗、７は差動回路（差動増幅器）である。差動回路７は、トランジスタ（ｎｐｎトランジスタ）８、９、抵抗１０、１１、及び定電流源１２を有する。
【０００５】
トランジスタ８、９は、コレクタが抵抗１０、１１を介して電源電圧Ｖｄに対してそれぞれ接続され、ベースが差動回路７の入力端子ＩＮ１、ＩＮ２にそれぞれ接続され、エミッタが定電流源１２に共通接続される。また、差動回路７の出力端子ＯＵＴ１、ＯＵＴ２は、トランジスタ８、９のコレクタと抵抗１０、１１との相互接続点に接続される。なお、差動回路７は、バイポーラトランジスタではなく、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を用いて構成されていても良い。
【０００６】
図９に示すように従来の単相−差動変換回路においては、一般に信号源回路１より出力される単相信号を差動回路７の一方の入力端子ＩＮ１に供給し、当該単相信号の中点電位（図９においては、基準電位（接地電位）。）を参照電位として他方の入力端子ＩＮ２に供給する。
【０００７】
入力端子ＩＮ１を介してベース（ＭＯＳＦＥＴではゲート）に供給される単相信号によりトランジスタ８のベース−エミッタ間（ＭＯＳＦＥＴではゲート−ソース間）の電圧が変化すると、出力端子ＯＵＴ１からの出力がそれに応じて変化する。このトランジスタ８側での変化に伴い、エミッタが定電流源１２にトランジスタ８のエミッタと共通接続されたトランジスタ９のベース−エミッタ間の電圧が変化し、出力端子ＯＵＴ２からの出力が変化する。
【０００８】
つまり、差動回路７の一方の出力は、単相信号がベースに入力されたトランジスタ８から直接出力される。また、他方の出力は、結合されたエミッタを介して伝播されるトランジスタ８での変化に応じて、参照電位がベースに供給されたトランジスタ９から出力される。
【０００９】
ここで、同一の技術により作製されたトランジスタを用いて、より高速（高い周波数）の信号を扱おうとする場合には、１つのトランジスタを信号が通過するのに要する素子遅延等の時間が、高速化するのにともない無視できなくなってくる。特に、図９に示したような従来の一般的な単相−差動変換回路においては、出力端子ＯＵＴ１からの出力は１段、出力端子ＯＵＴ２からの出力は２段のように、出力経路に応じてトランジスタの段数が異なり、トランジスタでの遅延時間はさらに問題になる。
【００１０】
また、論理回路を駆動するためのクロック信号は、デバイス内にて用いる信号の中でも最も高速な信号である。クロック信号の品質は、内部及び出力信号の品質に多大な影響を及ぼすので、クロック信号の差動化が重要である。
そこで、入力される単相信号から差動信号の各出力端子までのそれぞれの遅延量が等しくなるようにして単相信号を差動信号に変換する方法が提案されている（例えば、特許文献１〜特許文献６等参照。）。
【００１１】
【特許文献１】
特開平２−１２７８１４号公報
【特許文献２】
特開平９−５１２４２号公報
【特許文献３】
特開平６−２３２６５５号公報
【特許文献４】
特開平６−２９７４８号公報
【特許文献５】
特開２０００−１６５２０２号公報
【特許文献６】
特開２００１−１３６０３４号公報
【００１２】
【発明が解決しようとする課題】
上記特許文献１〜特許文献６等に開示されている従来の方法においては、導電型が異なるトランジスタ（例えば、ｐチャネル型トランジスタ及びｎチャネル型トランジスタ）の双方を用いて、単相信号を変換して得られる差動信号の２出力での遅延時間を等しくすることを図っているものがある（例えば、特許文献４参照。）。例えば、異なる導電型のトランジスタを１つの信号で同時に駆動して、それぞれのトランジスタを流れる電流を検出することにより正相の信号及び逆相の信号を得ている。
【００１３】
しかしながら、半導体デバイスにおいては、一般的にｐ型半導体のデバイスはｎ型半導体のデバイスに比較して動作速度が遅く、ｎ型デバイスの高速性を生かしきることができない。また、ｐ型デバイス及びｎ型デバイスの遅延時間は厳密には等しくないので、遅延時間に差が生ずるおそれがある。また、ｐ型デバイス及びｎ型デバイスは、動作可能な上限周波数も異なる。
【００１４】
また、半導体回路の試験に要するコストは、動作させる周波数が高くなるのに伴って増大する。そのため、一般的に高速で動作させる回路を試験する際には、予め１００ＭＨｚ以下の低速でスクリーニングを行い、コストが高い高速試験の数を低減したいという要望があり、低速でも動作可能な回路が要求されている。
【００１５】
さらに、差動出力の利得を調整したりしてデバイスの特性を向上させるために、入力信号のオフセット調整が行えるようになっていることが望ましい。また、１ＧＨｚ以上の高周波の信号では、反射の影響による信号劣化等の不都合を回避するために、入力端での反射係数を考慮する必要がある。
【００１６】
本発明は、このような事情に鑑みてなされたものであり、高速で動作可能にするとともに、単相信号を変換して得られる差動信号の対称性を改善する単相−差動変換回路を提供することを目的とする。また、本発明は、単相−差動変換回路にて、入力される単相信号のバイアスを調整することができるようにすることを第２の目的とする。
【００１７】
【課題を解決するための手段】
本発明の半導体回路は、遅延線路、第１、第２の抵抗、及び差動回路を有し、遅延線路の入力端及び出力端に第１及び第２の抵抗が終端抵抗としてそれぞれ接続される。また、差動回路の第１の入力端子が遅延線路の入力端と第１の抵抗の一端との相互接続点に接続され、差動回路の第２の入力端子が遅延線路の出力端と第２の抵抗の一端との相互接続点に接続される。
【００１８】
本発明によれば、トランジスタ等の半導体デバイスを用いることなく、入力される単相信号を配線で形成される遅延線路により遅延させ、入力された単相信号とともに、遅延線路にて得られた、当該単相信号に対して逆相の信号を差動回路の第１及び第２の入力端子に供給することができるようになる。また、差動回路の第１及び第２の入力端子に対して同一の直流電位を供給することができるようになる。
【００１９】
また、差動回路の第１及び第２の入力端子の少なくとも一方は、所定電位を供給するバイアス回路が接続されるとともに、対応する相互接続点に容量を介して接続されるようにした場合には、さらに差動回路の第１及び第２の入力端子を直流的に切り離して、入力端子毎に独立してバイアスを調整することができるようになる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態による半導体回路を適用した単相−差動変換回路の構成例を示す図である。図１において、Ｖｄは電源電圧であり、Ｖｓは基準電位である。なお、以下の説明では、基準電位Ｖｓは接地電位（グランド）とし、説明の便宜上、単に「接地」と称する。
【００２２】
１は信号源回路であり、単相信号供給端子ＳＯＵＴから単相信号を出力する。信号源回路１は、接地Ｖｓと単相信号供給端子ＳＯＵＴとの間に直列に接続された単相信号の信号源２及び内部抵抗３を有する。
４、６は、第１及び第２の終端抵抗であり、５は供給された信号を所定の遅延量だけ遅延させる遅延線路である。
【００２３】
遅延線路５の一端（入力端）は、単相信号供給端子ＳＯＵＴに接続され、他端（出力端）は後述する差動回路（差動増幅器）７の第２の入力端子ＩＮ２に接続される。また、遅延線路５の入力端と単相信号供給端子ＳＯＵＴとの相互接続点に第１の終端抵抗４の一端が接続され、遅延線路５の出力端と第２の入力端子ＩＮ２との相互接続点に第２の終端抵抗６の一端が接続される。第１及び第２の終端抵抗４、６の他端は、接地Ｖｓに対して接続される。
【００２４】
ここで、遅延線路５は、配線（例えばマイクロストリップライン等）により形成される。遅延線路５の特性インピーダンスはＺ０であり、遅延線路５における遅延量（入力端の信号と出力端の信号との位相差）を決定する線路の波長短縮率及び線路長は、それぞれβ、ｌである。遅延線路５は、入力端に入力される信号に対して逆相の信号が出力端より出力されるように（入力される信号の位相を１８０度だけ遅延させた信号が出力されるように）、β、ｌが設定されている。
【００２５】
差動回路（差動増幅器）７は、トランジスタ（ｎｐｎトランジスタ）８、９、抵抗１０、１１、及び定電流源１２を有し、第１及び第２の入力端子ＩＮ１、ＩＮ２を介して信号が入力され、その信号に応じた差動出力を第１及び第２の出力端子ＯＵＴ１、ＯＵＴ２から出力する。第１の入力端子ＩＮ１は、第１の終端抵抗４の一端と遅延線路５の入力端との相互接続点に接続され、第２の入力端子ＩＮ２は、第２の終端抵抗６の一端と遅延線路５の出力端との相互接続点に接続される。
【００２６】
トランジスタ８のベースが第１の入力端子ＩＮ１に接続され、コレクタが抵抗１０の一端に接続される。同様に、トランジスタ９のベースが第２の入力端子ＩＮ２に接続され、コレクタが抵抗１１の一端に接続される。トランジスタ８、９のエミッタが、一端が接地された定電流源１２の他端に共通接続される。
【００２７】
抵抗１０、１１の他端は、電源電圧Ｖｄに対して接続される。第１の出力端子ＯＵＴ１は、トランジスタ８のコレクタと抵抗１０の一端との相互接続点に接続され、第２の出力端子ＯＵＴ２は、トランジスタ９のコレクタと抵抗１１の一端との相互接続点に接続される。
【００２８】
なお、図１に示した差動回路７は一例であり、２つの入力信号の差に応じた出力が得られれば良く、他の差動回路（差動増幅器）を用いても良い。例えば、図１において、トランジスタ８、９はバイポーラトランジスタを用いているが、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の電界効果トランジスタを用いて差動回路７を構成しても良い。
【００２９】
次に、図１に示した単相−差動変換回路の動作について説明する。
信号源回路１から単相信号供給端子ＳＯＵＴを介して出力された単相信号は、差動回路７の第１の入力端子ＩＮ１に入力されるとともに、遅延線路５に入力される。遅延線路５に入力された単相信号は、遅延線路５にて１８０度だけ位相が遅延された後、差動回路７の第２の入力端子ＩＮ２に供給される。したがって、差動回路７の第１の入力端子ＩＮ１に入力される単相信号に対して逆相の信号が、第２の入力端子ＩＮ２に入力される。
【００３０】
ここで、図１に示した単相−差動変換回路においては、直流的には同一の電位を差動回路７の第１及び第２の入力端子ＩＮ１、ＩＮ２に供給することが可能であり、第１及び第２の入力端子ＩＮ１、ＩＮ２に供給される直流バイアス（ＤＣバイアス）は、単相信号を出力する信号源回路１と同一の電位である。
【００３１】
上述のようにして、信号源回路１より出力された単相信号、及び遅延線路５により得られたその逆相信号が、差動回路７の第１及び第２の入力端子ＩＮ１、ＩＮ２にそれぞれ入力される。そして、従来の差動回路７と同様にして、入力された信号に応じた差動信号（差動出力）が第１及び第２の出力端子ＯＵＴ１、ＯＵＴ２より出力される。
【００３２】
第１の実施形態における単相−差動変換回路の出力例を図２（Ａ）に示す。また、比較参照するために図９に示したような従来技術における単相−差動変換回路の出力例を図２（Ｂ）に示している。図２（Ａ）、（Ｂ）において、横軸は時間（ｓ）、縦軸は出力電圧（Ｖ）である。また、図２（Ａ）、（Ｂ）は、ともに周波数４０ＧＨｚ（周期２５ｐｓ）の差動信号を出力した場合を一例として示している。
【００３３】
図２（Ｂ）に示したように従来の単相−差動変換回路での出力端子ＯＵＴ１、ＯＵＴ２からの出力ＶＯ１’、ＶＯ２’は、例えば時刻ＴＰ１、ＴＰ２のように出力電圧がピーク値を示す時刻が異なる。さらに、出力ＶＯ１’、ＶＯ２’における出力電圧の振幅の中心値ＶＣ１、ＶＣ２が異なる。
【００３４】
それに対して第１の実施形態における単相−差動変換回路では、図２（Ａ）から明らかなように、２つの出力の遅延差がなく、対称性の非常に良好な差動信号を得ることができる。差動回路７の第１の出力端子ＯＵＴ１からの出力ＶＯ１、及び第２の出力端子ＯＵＴ２からの出力ＶＯ２は、出力電圧がピーク値を示す時刻が、例えば時刻ＴＰのように同一の時刻であり、差動信号における２出力ＶＯ１、ＶＯ２にて遅延差は生じていない。また、出力ＶＯ１、ＶＯ２における出力電圧の振幅の中心値ＶＣ１、ＶＣ２は等しい。
【００３５】
以上、説明したように第１の実施形態によれば、信号源回路１から供給される単相信号を分岐して、一方を差動回路７の第１の入力端子ＩＮ１に供給するとともに、他方を遅延線路５にて所定の遅延量（位相に関し１８０度）だけ遅延した後、差動回路７の第２の入力端子ＩＮ２に供給する。これにより、高速で動作させたとしても、従来の単相−差動変換回路にて生じていた差動信号における２出力の遅延差を生ずることなく、入力される単相信号を用いて、対称性が良好な遅延差がない差動信号を得ることができる。
【００３６】
また、第１の実施形態によれば、差動回路７の第１及び第２の入力端子ＩＮ１、ＩＮ２に対して直流的には同一の電位を供給することができ、その入力端子ＩＮ１、ＩＮ２に供給されるＤＣバイアスを調整して最適な動作点で単相−差動変換回路を動作させることができる。
【００３７】
また、遅延線路５の両端に第１及び第２の終端抵抗４、６を設けているので、終端抵抗４、６の抵抗値を設計時に変更して入力側からみた反射係数を適宜設定することができ、信号の反射を抑制して反射の影響を緩和することができる。
【００３８】
例えば、終端抵抗４、６の双方の抵抗値を信号源回路１の内部インピーダンス（内部抵抗３の交流抵抗値）の２倍の値にすることにより、入力側からみたインピーダンスを信号源回路１の内部インピーダンスに整合させ、入力端における信号の反射を抑制することができる。さらに、遅延線路５の特性インピーダンスの値Ｚ０を終端抵抗４、６の抵抗値と同じ値にすることにより、信号の反射を抑制して反射の影響による信号の劣化を低減することができる。したがって、単相−差動変換回路の特性をさらに向上させ、単相−差動変換を効率良く実現することができる。
【００３９】
具体例を示すと、高速信号に係る回路の入出力インピーダンスは、一般的に５０Ω（オーム）にすることが多く、信号源回路１の内部インピーダンスを５０Ωとする。このとき、終端抵抗４、６の抵抗値をそれぞれ１００Ωにすることで、入力側からみたインピーダンスは５０Ωになり、入力端における信号の反射を抑制することができる。また、このとき遅延線路５の特性インピーダンスを１００Ωにすることにより、第２の終端抵抗６との接続点での信号の反射をさらに抑制することができる。
【００４０】
なお、終端抵抗４、６の抵抗値を同一の値にするとＤＣバイアスを供給したときの電圧振幅が同じになるので、電圧がわかりやすく、設計が容易である。しかし、これに限定されず、終端抵抗４、６の抵抗値を異ならせても良く、第１の終端抵抗４の抵抗値が第２の終端抵抗６の抵抗値より大きくても良い。
【００４１】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
以下に説明する第２の実施形態は、差動回路の２つの入力端子を直流的に切り離すことにより、供給するＤＣバイアスを差動回路の入力端子毎に任意に制御できるようにしたものである。
【００４２】
図３は、本発明の第２の実施形態による半導体回路を適用した単相−差動変換回路の構成例を示す図である。なお、図３において、図１に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。また、図３において、差動回路７の内部の構成は図示していないが、図１に示した差動回路７と同様に構成される（以下に説明する各実施形態においても同様である。）。
【００４３】
図３において、３１は容量、３２は抵抗である。容量３１の一方の電極は第１の終端抵抗４の一端と遅延線路５の入力端との相互接続点に接続され、他方の電極は差動回路７の第１の入力端子ＩＮ１に接続される。すなわち、容量３１は、第１の終端抵抗４の一端と遅延線路５の入力端との相互接続点と、第１の入力端子ＩＮ１との間に直列に接続される。したがって、第１の入力端子ＩＮ１は、信号源回路１から直流的には切断され、交流的には短絡される。
【００４４】
また、抵抗３２の一端は、容量３１の他方の電極と第１の入力端子ＩＮ１との相互接続点に接続され、他端は任意のＤＣバイアスが供給されるバイアス入力端子Ｂ１に接続される。このバイアス入力端子Ｂ１及び抵抗３２は、第１の入力端子ＩＮ１にＤＣバイアスを供給するためのバイアス回路を構成する。
【００４５】
図４は、第２の実施形態における単相−差動変換回路の他の構成例を示す図である。図４に示す単相−差動変換回路は、差動回路７の第２の入力端子ＩＮ２を信号源回路１（遅延線路５）から直流的に切り離したものである。なお、図４において、図１に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
【００４６】
図４において、容量４１は、遅延線路５の出力端と第２の終端抵抗６の一端との相互接続点と、差動回路７の第２の入力端子ＩＮ２との間に直列に接続される。容量４１を設けたことにより、第２の入力端子ＩＮ２は、信号源回路１（遅延線路５）から直流的には切断され、交流的には短絡される。
【００４７】
また、抵抗４２の一端は、容量４１と第２の入力端子ＩＮ２との相互接続点に接続され、他端は任意のＤＣバイアスが供給されるバイアス入力端子Ｂ２に接続される。このバイアス入力端子Ｂ２及び抵抗４２は、第２の入力端子ＩＮ２にＤＣバイアスを供給するためのバイアス回路を構成する。
【００４８】
なお、図５に示すように、差動回路７の入力端子ＩＮ１、ＩＮ２への単相信号の伝送路に容量３１、４１を直列に挿入し、入力端子ＩＮ１、ＩＮ２の双方を信号源回路１から直流的に切り離すようにしても良い。図５は、第２の実施形態における単相−差動変換回路のその他の構成例を示す図であり、図１、図３及び図４に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付している。
【００４９】
以上、説明したように第２の実施形態によれば、上述した第１の実施形態と同様の効果が得られる。
さらに、第２の実施形態では、差動回路７の入力端子ＩＮ１、ＩＮ２の少なくとも一方に対して容量３１、４１を直列に挿入するとともに、その入力端子ＩＮ１、ＩＮ２をバイアス入力端子Ｂ１、Ｂ２に抵抗３２、４２を介して接続する。
【００５０】
これにより、差動回路７の入力端子ＩＮ１、ＩＮ２を直流的に切り離して、単相信号のＤＣバイアスあるいはバイアス入力端子Ｂ１、Ｂ２より供給されるＤＣバイアスを入力端子ＩＮ１、ＩＮ２に独立して供給することができ、入力端子毎にＤＣバイアスを調整することができる。したがって、差動回路７の入力端子ＩＮ１、ＩＮ２に直流の任意の信号を入力することができ、かつ異なる直流電位を設定することができ、単相−差動変換回路にて低速での試験を行うことができる。
【００５１】
また、入力端子ＩＮ１、ＩＮ２に入力される入力信号がオフセット電位を有する場合であっても、入力端子ＩＮ１、ＩＮ２に供給するＤＣバイアスの電位をそれぞれ適宜設定しオフセット調整することにより、オフセット電位をキャンセル（補正）して差動回路７を動作させることができる。また、入力端子ＩＮ１、ＩＮ２に供給するＤＣバイアスの電位を変化させることにより差動回路７の後段に接続された回路における試験を行うことも可能である。
【００５２】
なお、上述した説明では、差動回路７の入力端子ＩＮ１、ＩＮ２とバイアス入力端子Ｂ１、Ｂ２とは抵抗３２、４２を介して接続されているが、目的とする周波数に応じてインダクタを介して入力端子ＩＮ１、ＩＮ２とバイアス入力端子Ｂ１、Ｂ２とを接続するようにしても良い。
【００５３】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
上述した第２の実施形態における単相−差動変換回路における直流の利得は、第１及び第２の終端抵抗４、６に流れる電流により決定される。そこで、以下に説明する第３の実施形態は、少なくとも第２の終端抵抗及び差動回路の第２の入力端子を信号源回路から直流的に切り離すことにより、単相−差動変換回路における直流の利得の向上を図ったものである。
【００５４】
図６は、本発明の第３の実施形態による半導体回路を適用した単相−差動変換回路の構成例を示す図である。なお、図６において、図１に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
【００５５】
図６において、６１は容量であり、一方の電極が遅延線路５の入力端に接続され、他方の電極が第１の終端抵抗４の一端と差動回路７の第１の入力端子ＩＮ１との相互接続点に接続される。すなわち、容量６１が、信号源回路１からみて遅延線路５の前段に直列に挿入され、遅延線路５の後段に接続された回路、特に単相−差動変換回路における直流の利得を決定するものの１つである第２の終端抵抗６は、信号源回路１から直流的に切断され、交流的に短絡される。
【００５６】
また、６２は抵抗であり、一端が遅延線路５の出力端と第２の入力端子ＩＮ２との相互接続点に接続され、他端が任意のＤＣバイアスが供給されるバイアス入力端子Ｂ２’に接続される。このバイアス入力端子Ｂ２’及び抵抗６２は、第２の入力端子ＩＮ２にＤＣバイアスを供給するためのバイアス回路を構成する。
【００５７】
図７は、第３の実施形態における単相−差動変換回路の他の構成例を示す図である。なお、図７において、図６に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
図７に示す単相−差動変換回路は、図６に示した単相−差動変換回路にさらに容量７１、及びバイアス入力端子Ｂ１’に一端が接続された抵抗７２を設けたものである。容量７１、抵抗７２及びバイアス入力端子Ｂ１’は、図３に示した容量３１、抵抗３２及びバイアス入力端子Ｂ１に対応するものであり、図３と同様に接続され機能も同じであるので説明は省略する。
【００５８】
以上、説明したように第３の実施形態によれば、上述した第１及び第２の実施形態と同様の効果が得られるとともに、単相−差動変換回路における直流の利得に影響を及ぼす第２の終端抵抗６を信号源回路１から直流的に切り離すことにより、図８に示すように単相−差動変換回路における直流試験時の利得を増大させることができる。
【００５９】
図８は、第３の実施形態における単相−差動変換回路での利得の周波数特性を示す図であり、横軸は入力周波数（Ｈｚ）、縦軸は利得（ｄＢ）である。図８において、Ｇ１は第３の実施形態における単相−差動変換回路での利得を示しており、Ｇ２は第２の実施形態における単相−差動変換回路での利得を示している。
【００６０】
図８から明らかなように、第３の実施形態における単相−差動変換回路は、第２の実施形態における単相−差動変換回路と比較して、直流での利得を約３ｄＢ増加させることができ、実動作時（２０〜４０ＧＨｚ）での利得との利得差を減少させることができる。
【００６１】
なお、上述した説明では、容量６１は信号源回路１からみて遅延線路５の前段に直列に接続しているが、遅延回路の後段、すなわち遅延回路５の出力端と、第２の終端抵抗６と第２の入力端子ＩＮ２との相互接続点との間に接続しても良く、同様の効果が得られる。また、バイアス入力端子Ｂ２’より供給されるＤＣバイアスを抵抗６２を介して第２の入力端子ＩＮ２に供給しているが、抵抗６２を設けずに、第２の終端抵抗６の他端側から任意のＤＣバイアスを第２の入力端子ＩＮ２に供給するようにしても良く、回路規模を小さくすることができる。
【００６２】
また、上記第１〜第３の実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００６３】
（付記１）入力される単相信号を差動信号に変換する半導体回路であって、
上記単相信号が入力され、当該単相信号を所定の遅延量だけ遅延させて出力する遅延線路と、
上記遅延線路の入力端に一端が接続された第１の抵抗と、
上記遅延線路の出力端に一端が接続された第２の抵抗と、
上記遅延線路の入力端と上記第１の抵抗の一端との相互接続点に第１の入力端子が接続され、上記遅延線路の出力端と上記第２の抵抗の一端との相互接続点に第２の入力端子が接続された差動回路とを有することを特徴とする半導体回路。
（付記２）上記第１の抵抗の抵抗値と上記第２の抵抗の抵抗値が等しいことを特徴とする付記１に記載の半導体回路。
（付記３）一方の電極が上記遅延線路の入力端に接続され、他方の電極が上記第１の入力端子に対して接続された容量をさらに有し、
上記単相信号は、上記容量を介して上記遅延線路に入力されることを特徴とする付記１又は２に記載の半導体回路。
（付記４）上記第２の入力端子に接続され、所定電位を供給する第１のバイアス回路をさらに有することを特徴とする付記３に記載の半導体回路。
（付記５）上記第１の入力端子に接続され、所定電位を供給する第２のバイアス回路をさらに有し、
上記第１の入力端子は、上記容量の他方の電極に当該容量とは異なる容量を介して接続されることを特徴とする付記４に記載の半導体回路。
（付記６）上記第１の入力端子及び上記第２の入力端子の少なくとも一方は、所定電位を供給するバイアス回路が接続されるとともに、対応する上記相互接続点に容量を介して接続されることを特徴とする付記１〜３の何れか１項に記載の半導体回路。
（付記７）上記第１の抵抗及び上記第２の抵抗の各抵抗値は、上記遅延線路の入力端に接続された上記単相信号に係る信号源回路の内部インピーダンスの２倍であることを特徴とする付記１〜６の何れか１項に記載の半導体回路。
（付記８）上記第１の抵抗及び上記第２の抵抗の各抵抗値は、上記遅延線路の特性インピーダンスに等しいことを特徴とする付記１〜７の何れか１項に記載の半導体回路。
（付記９）上記遅延線路における遅延量は、上記単相信号にて１８０度の位相差に対応する遅延量であることを特徴とする付記１〜８の何れか１項に記載の半導体回路。
（付記１０）上記遅延線路の出力端における単相信号は、上記遅延線路の入力端における単相信号の逆相であることを特徴とする付記１〜８の何れか１項に記載の半導体回路。
【００６４】
【発明の効果】
以上、説明したように本発明によれば、入力される単相信号を所定の遅延量だけ遅延させる遅延線路の入力端及び出力端に第１及び第２の抵抗がそれぞれ接続されるとともに、遅延線路の入力端と第１の抵抗との相互接続点に差動回路の第１の入力端子が接続され、遅延線路の出力端と第２の抵抗との相互接続点に差動回路の第２の入力端子が接続される。これにより、入力された単相信号とともに、当該単相信号を遅延線路により遅延させて得られる逆相の信号を、差動回路の第１及び第２の入力端子に供給することができ、高速で動作させたとしても、入力される単相信号を遅延差がない対称性が良好な差動信号に変換することができる。また、第１及び第２の入力端子に同一の直流電位を供給することができる。
【００６５】
また、差動回路の第１及び第２の入力端子の少なくとも一方に、単相信号が容量を介して供給されるように容量が接続されるとともに、所定電位を供給するバイアス回路が接続されるようにした場合には、さらに第１及び第２の入力端子を直流的に切り離して、入力端子毎に独立してバイアスを調整することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による半導体回路を適用した単相−差動変換回路の構成例を示す図である。
【図２】第１の実施形態における単相−差動変換回路の出力例を説明するための図である。
【図３】本発明の第２の実施形態による半導体回路を適用した単相−差動変換回路の構成例を示す図である。
【図４】第２の実施形態における単相−差動変換回路の他の構成例を示す図である。
【図５】第２の実施形態における単相−差動変換回路の他の構成例を示す図である。
【図６】本発明の第３の実施形態による半導体回路を適用した単相−差動変換回路の構成例を示す図である。
【図７】第３の実施形態における単相−差動変換回路の他の構成例を示す図である。
【図８】第３の実施形態における単相−差動変換回路での利得の周波数特性を示す図である。
【図９】従来の単相−差動変換回路の構成を示す図である。
【符号の説明】
１  信号源回路
２  信号源
３  内部抵抗
４、６  終端抵抗
５  遅延線路
７  差動回路
８、９  トランジスタ
１０、１１  抵抗
１２  定電流源
ＩＮ１、ＩＮ２  差動回路入力端子
ＯＵＴ１、ＯＵＴ２  差動回路出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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