(57)【要約】【課題】ディスターブ不良とリフロー劣化とを改善し、情報保持時間を長くできる。【解決手段】メモリセルで、一つの活性領域１上に四本のワード線２を設け、一ビット対応領域８で、二本のワード線２を有した構造である。第１ゲート３を有する第１トランジスタはビット線側接合部の拡散層５と第２ゲート４側接合部の拡散層６とをソース・ドレインとするものであり、第２ゲート４を有する第２トランジスタはキャパシタ側接合部の拡散層７と第１ゲート３側接合部の拡散層６とをソース・ドレインとしている。すなわち、第１ゲート３と第２ゲート４の間には、２つのゲートに共通のソース・ドレイン用の拡散層６があり、この拡散層６を共通ソース・ドレインとした２つの第１トランジスタ及び第２トランジスタが直列に接続された構造を成している。【選択図】　　　図１
2004111602.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルで構成されるＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）にあって、一つのビット線に接続される一つの前記メモリセルが一つのキャパシタ及び二つのトランジスタを有し、当該二つのトランジスタは、それぞれのゲート電極からなる二つのワード線を前記ビット線と直交して有し、前記ビット線に接続される拡散層と、それぞれの前記ゲート電極に挟まれ前記トランジスタに共通となる拡散層と、前記キャパシタに接続する拡散層とのそれぞれを、前記二つのゲート電極それぞれに対するソース・ドレイン領域として有し、直列接続をなす構造であることを特徴とする半導体記憶装置。
【請求項２】
ＤＲＡＭにあって、一つのビット線に接続される一つのメモリセルが、一つのキャパシタ、並びに第一のトランジスタ及び第二のトランジスタを有し、かつ第一のゲート電極からなる第一のワード線と第二のゲート電極からなる第二のワード線とを前記ビット線に直交して有し、
前記第一のトランジスタは、前記第一のゲート電極により形成され、ビット線に接続される拡散層及び当該第一のゲート電極と前記第二のゲート電極とに挟まれる拡散層それぞれをソース・ドレイン領域とし、かつ
前記第二のトランジスタは、第二のゲート電極により形成され、当該第二のゲート電極と前記第一のゲート電極とに挟まれる拡散層及び前記キャパシタに接続された拡散層それぞれをソース・ドレイン領域とする第二のトランジスタとを有する構造であることを特徴とする半導体記憶装置。
【請求項３】
請求項２において、前記第一のゲート電極直下のチャネル不純物濃度は、前記第二のゲート電極直下の不純物濃度よりも高いことを特徴とする半導体記憶装置。
【請求項４】
請求項２において、前記第二のトランジスタのしきい値電圧は、前記第一のトランジスタに印加されるしきい値電圧のほぼ「１／２」に設定することを特徴とする半導体記憶装置。
【請求項５】
請求項２において、前記メモリセルのデータ書込み及び読み出しそれぞれの際には、前記第一のゲート電極及び前記第二のゲート電極それぞれに昇圧電圧「Ｖｐｐ」を印加し、情報保持の際には、前記第一のゲート電極に電圧「ゼロ」を印加すると共に、前記第二のゲート電極に電圧「Ｖｐｐ／２」を印加することを特徴とする半導体記憶装置。
【請求項６】
請求項２において、前記メモリセルのデータ書込み及び読み出しそれぞれの際には、前記第一のゲート電極及び前記第二のゲート電極それぞれに昇圧電圧「Ｖｐｐ」を印加し、情報保持の際には、前記第一のゲート電極に電圧「ゼロ」を印加すると共に、前記第二のゲート電極に電圧「ゼロ」から電圧「Ｖｐｐ」までの中間の電圧を印加することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）におけるセルトランジスタのワード線構造及びその動作に関するものであり、特に、微細化回路構造の妨害効果として発生するディスターブ不良、及びリフロー後に隣接ワード線電位に依存して情報保持時間が変動するという隣接ワード電位モードのリフロー劣化を防止できる半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、この種の半導体記憶装置としてのＤＲＡＭにおける典型的なメモリセルでは、電荷蓄積用のキャパシタと電荷入出力用のＭＯＳＦＥＴ（金属酸化物半導体・電界効果トランジスタ）との２素子により構成される。
【０００３】
例えば、図１０のレイアウト図に示されるように、一つの活性領域１０１上に二本のワード線（ＷＬ）１０２が配置される構造である（例えば、特許文献１参照）。
【０００４】
図１１に示されるように、この構造における一つのセルトランジスタは、一本のワード線（ＷＬ）をゲート（Ｇ）に、このワード線（ＷＬ）に直交する一本のビット線（ＢＬ）をソース（Ｓ）に、またキャパシタ（Ｃ）をドレイン（Ｄ）に、それぞれ接続するＭＯＳＦＥＴである。
【０００５】
一方、ＤＲＡＭのメモリセルの高集積化に伴って情報電荷量が激減し、メモリセルのデータ破壊が発生している。このための不良発生を抑制するために、平行平板キャパシタに強誘電率材料を導入したＦＲＡＭ（強誘電体ＲＡＭ）が導入されている。このＦＲＡＭで、強誘電体分極の双安定状態を用いて、双安定分極状態を記憶論理に用いるスイッチ動作では、分極量の低下による疲労劣化、分極癖によるインプリント劣化という信頼性に問題がある。
【０００６】
このような問題を解決するため、図１２に示されるようにＣＭＯＳトランジスタを第２のトランジスタに形成し、ワード線ＷＬ１と直交する第２のワード線ＷＬ２を備えるＦＲＡＭも提案されている（例えば、特許文献２参照）。
【０００７】
【特許文献１】
特開２００２−９２６１号公報（図２）
【０００８】
【特許文献２】
特開２００２−９４０２４号公報（図７）
【０００９】
【発明が解決しようとする課題】
上述した従来の半導体記憶装置では、上述するＤＲＡＭのセル構造が、図１０に示されるような最小加工寸法部分のハーフピッチが寸法Ｆである場合、現状では、メモリセルのワード線１０２の幅Ｆｗは上記寸法Ｆまたはそれ以下である。このような構造で微細化を進めてワード線の幅を狭くしていく場合、次のような問題点がある。
【００１０】
まず、第一の問題点は情報保持時間が短くなることである。
【００１１】
その理由は、以下の通りである。セルの微細化を進めてワード線の幅を狭くしていくと、セルトランジスタのしきい値電圧Ｖｔｈの低下が顕著となる。これを防止するためには、基板濃度を高くする必要があるが、それによって接合電界が大きくなる。このように接合電界が大きくなると、接合電界起因の接合リーク電流が増加する。従って、図１３に示されるように、ワード線の幅を狭くしていくと情報保持時間が短くなるからである。
【００１２】
第二の問題点は、セルへの妨害（ディスターブ）不良が増加することである。そして、これを回避するために基板濃度を高くすると書込み不良が発生し、ディスターブ不良と書込み不良とを同時に対策することが困難となり、結果的に素子性能を達成できなくなることである。
【００１３】
その理由は、以下の通りである。セルの微細化を進めていくと、ワード線の加工寸法のバラツキがしきい値電圧Ｖｔｈのバラツキの主要因となるため、ディスターブ不良が増加する。これを回避するために基板濃度を高くする必要がでてくるが、基板濃度を高くするとしきい値電圧Ｖｔｈのバラツキがさらに増加する。また、基板濃度を高くすると、高しきい値電圧Ｖｔｈ側へのバラツキが大きくなるため、書込み不足のビットが増加して書込み不良を発生させる。すなわち、ディスターブ不良と書込み不良とを同時に対策することが困難となるからである。
【００１４】
第三の問題点は、リフロー劣化が増加することである。ＩＲ（赤外線）リフロー時の熱応力によって、リフロー後に接合リークが増加し情報保持時間を短くするような現象をリフロー劣化と呼んでいる。
【００１５】
その理由は、以下の通りである。セルの微細化を進めていくと、平行に走る隣接ワード線が拡散領域に近づいてくるため、隣接ワード線側の接合電界が大きくなる。この状態で、隣接ワード線側に欠陥があると、ＳＴＩ（浅溝素子分離）構造からの応力とパッケージからの応力とによって、接合リーク電流が増加する。このパッケージからの応力は、ＩＲリフロー時の熱応力によって増加するため、リフロー後に接合リークが増加して情報保持時間を短くする。このようなリフロー劣化は、隣接ワード線の電位を高くして回避できるので、隣接ワード電位モードのリフロー劣化と呼ばれる。上述するように、隣接ワード線側の接合リーク電流が増えることにより、隣接ワード電位モードのリフロー劣化が増えるからである。
【００１６】
本発明の課題は、このような問題点を解決し、微細化回路構造の妨害効果として発生するディスターブ不良、及びリフロー後に隣接ワード線電位に依存して情報保持時間が変動するという隣接ワード電位モードのリフロー劣化を防止できる半導体記憶装置を提供することである。
【００１７】
【課題を解決するための手段】
本発明による半導体記憶装置は、ＤＲＡＭにあって一つのビット線に接続される一つのメモリセルが一つのキャパシタとトランジスタとして二つのＭＯＳＦＥＴとを有している。この二つのトランジスタは、前記ビット線と直交するそれぞれが別々のゲート電極からなる二つのワード線を有し、前記ビット線に接続される拡散層とそれぞれの前記ゲート電極に挟まれ両者に共通の拡散層と前記キャパシタに接続される拡散層とのそれぞれをソース・ドレイン領域に形成して直列接続する構造を有している。
【００１８】
具体的には、この半導体記憶装置は、一つのビット線に接続する一つのメモリセルが、第一のゲート電極からなる第一のワード線と第二のゲート電極からなる第二のワード線とを前記ビット線に直交して有しており、一つのキャパシタとＭＯＳＦＥＴに形成された次のような二つのトランジスタとを有している。
【００１９】
第一のトランジスタは、前記第一のゲート電極により形成され、ビット線に接続される拡散層及び当該第一のゲート電極と前記第二のゲート電極とに挟まれる拡散層それぞれをソース・ドレイン領域としている。第二のトランジスタは、第二のゲート電極により形成され、当該第二のゲート電極と前記第一のゲート電極とに挟まれる拡散層及びキャパシタに接続された拡散層それぞれをソース・ドレイン領域としている。
【００２０】
このように、二つのトランジスタは、二つのゲート電極に挟まれた拡散層を共通のソース・ドレインとする直列接続された構造が形成されている。
【００２１】
更に、書込み・読み出しの際には、二つのゲートに「オン」電圧（Ｖｐｐ）を印加して二つのトランジスタを「オン」にする。情報保持の際には、第一のゲートには「オフ」電圧（０Ｖ）を印加して、第二のゲートには「オン」電圧と「オフ」電圧との中間電圧（例えばＶｐｐ／２）を印加する。
【００２２】
その結果、情報保持の際のチャネルリークが従来の１本によるゲート電極の場合より極端に減少するため、ディスターブ不良に至る確率は極端に小さくなる。また、第二のゲート電極を有するトランジスタは空乏状態であり、第二のゲート電極端におけるキャパシタ側接合の電界を小さくすることができる。これによって、電界に加速された接合リークによる情報保持特性の劣化が軽減される。したがって、リフロー後に隣接ワード線が「ゼロ」Ｖの際に問題となる情報保持特性の劣化、すなわちリフロー劣化は、隣接ワード線側では第二のゲート電極が最近接ワード線となるので問題にならなくなる。このように、隣接ワード線電位に依存するリフロー劣化は回避される。
【００２３】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００２４】
図１は本発明によるメモリセル部分の平面レイアウトにおける実施の一形態を示す図である。
【００２５】
図１に示された半導体記憶装置では、一つの活性領域１上に活性領域１の長さ方向に直交するワード線２が四本配置されている。従って、一つのビットに対応する領域８での一つのメモリセルは二本のワード線２を有した構造である。すなわち、活性領域１上で寸法がほぼ同じ第１ゲート３と第２ゲート４とを有するセルトランジスタが形成されている。第１ゲート３を有する第１トランジスタは、ビット線側接合部の拡散層５と第２ゲート側接合部の拡散層６とをソース・ドレイン領域とするものであり、第２ゲート４を有する第２トランジスタは、キャパシタ側接合部の拡散層７と第１ゲート側接合部の拡散層６とをソース・ドレイン領域とするものである。すなわち、第１ゲート３と第２ゲート４との間には、第１ゲート３及び第２ゲート４に共通のソース・ドレイン用の拡散層６があり、この拡散層６を共通ソース・ドレイン領域とした第１トランジスタ及び第２トランジスタが直列に接続された構造に形成されている（図８を参照）。
【００２６】
ここで、最小加工線幅Ｆを０．１５μｍとして、第１ゲート３及び第２ゲート４それぞれの幅Ｆｃ、第１ゲート３と第２ゲート４との間隔、第１ゲート３とこれに隣接する第１ゲート３との間隔、第２ゲート４とこれに隣接する第２ゲート４の間隔、並びに活性領域１の幅Ｆａ、それぞれを「Ｆ」の０．１５μｍとし、活性領域１の長さを「Ｆ」の９倍としたメモリセルを形成した。
【００２７】
図２は、図１に示された破線で囲まれた一ビット対応領域８におけるＡ−Ａ断面図である。一ビット対応領域８は１ビットの大きさを示すものであり、図２を参照してこの断面構造について説明する。
【００２８】
ｐ型ウエル層１０には、シリコン酸化膜が埋め込まれた深さ２５０ｎｍの浅溝素子分離層１１が形成されている。また、ｐ型ウエル層１０が形成された基板表面側には、基板濃度の異なるしきい値電圧制御層１２，１３が形成されている。なお、一方の基板濃度が低いしきい値電圧制御層１２は、第２ゲート４が形成される部分に形成される。他方の基板濃度が高いしきい値電圧制御層１３は、第１ゲート３が形成される部分に形成される。ゲート酸化膜１４は、第１ゲート３及び第２ゲート４の部分で同じである。
【００２９】
第１ゲート３をゲート電極としてビット線側部分１８の拡散層５及び拡散層６をソース・ドレインとした第１トランジスタと、第２ゲート４をゲート電極としてキャパシタ側部１９の拡散層７及び拡散層６をソース・ドレインとした第２トランジスタとの二つのＭＯＳＦＥＴで一つのセルが構成されている。なお、拡散層５，７それぞれでは、これより深い部分に深い拡散層２０，２１が形成された構造としてもよい。
【００３０】
次に、図２に示された構造を達成するための工程フローを図３乃至図７を用いて説明する。なお、図面は模式図であり、説明される寸法の縮尺とは一致していない。また、周辺回路部分については、本発明の説明には不要なので割愛する。
【００３１】
まず、図３に示されように、基板には、レトログレード型のホウ素濃度分布を持つｐ型ウエル層１０と共に、素子分離幅が０．１５μｍで深さ０．２５μｍの浅溝素子分離層１１が形成される。具体的なホウ素濃度分布は、基板表面から深さ２５０ｎｍ程度の深さまで１×１０１７ｃｍ−３程度であり、それより深い部分から７５０ｎｍ程度の深さまで３×１０１７ｃｍ−３程度となった。
【００３２】
次に、図４に示されるように、活性領域の全面にホウ素導入を行ない、深さ５０ｎｍ程度で６×１０１７ｃｍ−３のピーク濃度となるようなしきい値電圧制御層１２が形成される。
【００３３】
その後、図５に示されるように、活性領域の中央部にホウ素導入を行ない、深さ３０ｎｍ程度で１．５×１０１８ｃｍ−３のピーク濃度となるようなしきい値電圧制御層１３が形成される。
【００３４】
次いで、図６に示すように、膜厚が７ｎｍのゲート酸化膜１４が形成され、膜厚が７０ｎｍの多結晶シリコンと膜厚が１２０ｎｍのタングステンシリサイドからなるゲート電極、第１ゲート３及び第２ゲート４が形成される。なお、第１ゲート３及び第２ゲート４の上には、ゲート加工用のシリコン窒化膜１５が形成されている。
【００３５】
次いで、図７に示されるように、図示が省略されているゲート側面酸化の工程後、ソース・ドレインとなる部分にリン導入を行ない、深さ２５ｎｍ程度で２×１０１８ｃｍ−３のピーク濃度となるような拡散層５，６，７を形成している。
【００３６】
この後、図２に示されるように、第１ゲート３及び第２ゲート４それぞれの側面にサイドウオール１６を形成し、層間絶縁膜１７の堆積及びコンタクト加工により、拡散層５上にビット線接続用のコンタクト穴１８と拡散層７上にキャパシタ接続用のコンタクト穴１９とが形成される。このコンタクト穴１８，１９を形成の後に、コンタクト穴１８，１９から拡散層５，７より深い部分にリン導入を行なうことにより、深さ５０ｎｍ程度で１×１０１８ｃｍ−３のピーク濃度となるような拡散層２０，２１が形成される。
【００３７】
その後、通常の方法により、上記コンタクト穴に多結晶シリコンを埋め込みプラグが形成され、ビット線側のプラグにはビット線が接続され、キャパシタ側のプラグにはキャパシタの下地電極が接続される。このキャパシタ下地電極上に容量膜及び上部電極を形成して、キャパシタが形成される。
【００３８】
次に、図８及び図９に図２を併せ参照して、上記構造における、書込み及び読み出しの際、並びに情報保持時の際の動作機能について説明する。
【００３９】
まず図８に示されるように、一方の第１トランジスタは、第１ゲート３をゲートＧ１、ビット線（ＢＬ）側接合部の拡散層５をソースＳ１、及び第２ゲート側接合部の拡散層６をドレインＤ１としている。また他方の第２トランジスタは、第２ゲート４をゲートＧ２、キャパシタ（Ｃ）側接合部の拡散層７をドレインＤ２、及び第１ゲート側接合部の拡散層６をソースＳ２としている。すなわち、拡散層６が第１トランジスタ及び第２トランジスタに対して共通のドレインＤ１・ソースＳ２用となり、第１トランジスタ及び第２トランジスタは直列に接続されている。従って、ビット線ＢＬはソースＳ１と接続され、直列の第１トランジスタ及び第２トランジスタを順次介してドレインＤ２がキャパシタＣと接続する。
【００４０】
また、ゲートＧ１，Ｇ２は、それぞれがビット線ＢＬと直交するワード線ＷＬ１，ＷＬ２と接続され、ワード線ＷＬ１，ＷＬ２によりそれぞれへの印加電圧を独立して制御することができる。
【００４１】
図９に示されるように、書込みと読み出しの際には、二つのゲートＧ１，Ｇ２にオン電圧（Ｖｐｐ）を印加して、第１トランジスタ及び第２トランジスタの両者を「オン」にする。情報保持の際には、ゲートＧ１にオフ電圧（０Ｖ）を印加して、ゲートＧ２にオン電圧とオフ電圧との中間電圧（例えば、Ｖｐｐ／２）を印加する。
【００４２】
その結果、情報保持の際のチャネルリークが、従来における１本のゲート電極の場合より極端に減少するため、ディスターブ不良に至る確率は極端に小さくなる。また、ゲートＧ２を有する第２トランジスタは空乏状態であり、ゲートＧ２端のキャパシタ側接合の電界を小さくすることができる。これによって、電界に加速された接合リークによる情報保持特性の劣化が軽減される。したがって、リフロー後に隣接ワード線が０Ｖと成った際に問題となる情報保持特性劣化、すなわちリフロー劣化は、隣接ワード線ＷＬ１側では中間にゲートＧ２による最近接ワード線ＷＬ２が配列されるので問題にならなくなる。このようにして、隣接ワード線電位に依存するリフロー劣化は回避される。
【００４３】
ゲートＧ１とゲートＧ２との電位を図９に示すように動作させた。
【００４４】
まず、ゲートＧ１を有する第１トランジスタのしきい値電圧Ｖｔｈは１Ｖになり、ゲートＧ２を有する第２トランジスタのしきい値電圧Ｖｔｈは０．５Ｖになった。
【００４５】
書込みと読み出しとの際には、二つのゲートＧ１，Ｇ２にオン電圧（Ｖｐｐ＝３．６Ｖ）を印加して第１トランジスタ及び第２トランジスタの両者を「オン」にした。また、情報保持の際には、ゲートＧ１には０Ｖを印加して第１トランジスタをオフ状態にする一方、ゲートＧ２には０Ｖと「Ｖｐｐ＝３．６Ｖ」の中間電圧「１．８Ｖ」を印加して第２トランジスタを空乏状態からオン状態にした。この際、隣接ワード線ＷＬ１側のゲートＧ２には、オン電圧Ｖｐｐと上記中間電位がほぼ交互に印加される。
【００４６】
書込みと読み出しの際には、二つのゲートにオン電圧（Ｖｐｐ）を印加して第１トランジスタ及び第２トランジスタの両者を「オン」にする。この場合、ゲートＧ１を有する第１トランジスタにゲートＧ２を有する第２トランジスタが直列に配置されるため、オン電流の低下が懸念される。しかし、ゲートＧ２を有する第２トランジスタはしきい値電圧Ｖｔｈが低い分、十分なオン電流を得ることができる。このため、ゲートＧ１を有する第１トランジスタで律速されるオン電流に影響を与えることは殆どない。
【００４７】
一方、情報保持の際、ゲートＧ１には０Ｖを印加して第１トランジスタをオフ状態にし、また、ゲートＧ２には０Ｖとオン電圧Ｖｐｐの中間電圧を印加した。この場合、ゲートＧ２を有する第２トランジスタのチャネル電流は、通常のオン電流の「１／１０」程度となった。その結果、第１トランジスタ及び第２トランジスタの全チャネル電流はゲートＧ１を有する第１トランジスタだけの場合におけるチャネル電流の「１／１０」程度となった。通常、チャネル電流が「１／１０」になるのはしきい値電圧Ｖｔｈが９０ｍＶ程度高くなったことに相当する。したがって、しきい値電圧Ｖｔｈのバラツキσが９０ｍＶ程度であれば、チャネル電流による情報漏れ、すなわちディスターブ不良を引き起こす確率をσ分だけ低減できる。従来のディスターブ不良になる確率は１０−７程度であり、その確率から本実施例ではσ分だけディスターブ不良になる確率を低減できたので１０−９程度まで低減できたこととなる。
【００４８】
また、情報保持の場合には、キャパシタ側拡散層とｐ型ウエル層との間における接合電界の影響を受けた接合リーク電流によって情報保持特性が劣化する場合がある。特に、リフローの際の熱ストレスによって接合位置近傍の応力が大きくなると、バンドキャップが狭くなる分、等価的に電界が大きくなる。従って、さらに接合リーク電流が増加して情報保持特性が劣化しやすくなる。この現象をリフロー劣化と呼ぶ。この場合、ゲートＧ２を有する第２トランジスタの基板濃度は低くなっているため、上記接合電界は非常に小さくなっている。その結果、情報保持特性が向上する。この情報保持特性の向上分により、上記リフロー劣化率が低下する。また、接合電界が小さいとき、応力によるバンドギャップ狭化の影響は小さくなるため、上記リフロー劣化率は低下する。
【００４９】
さらに、隣接ワード線側のゲートＧ２には、オン電圧Ｖｐｐと上記中間電位がほぼ交互に印加される。さて、上記接合電界は、拡散層が接するゲートの電位の影響を受け易く、ゲートの電位が０Ｖの場合と、０Ｖ及びオン電圧Ｖｐｐの中間電圧とで比較すると、０Ｖとオン電圧Ｖｐｐとの中間電圧の方が小さい。その結果、キャパシタ側拡散層に接するゲートがゲートＧ２であるため、接合電界が小さい分、リフロー劣化率が低下する。その結果、リフロー後に隣接ワード線が０Ｖの場合に問題となる情報保持特性の劣化をほぼ回避することができた。本実施例では、摂氏２６０度のリフローにおいて従来の「１／５」のリフロー劣化率まで低減できた。
【００５０】
上記説明では、第２ゲートの幅は、第１ゲートと同じに寸法Ｆとして説明したが、寸法Ｆより小さい寸法を用いてもよい。寸法Ｆより小さくした場合、その分だけ、セルサイズを縮小することができる。
【００５１】
また、第２ゲートの電位を上記実施例より低くすると、ディスターブ不良になる確率をさらに小さくできた。しかし、上記接合電界が大きくなるので、リフロー劣化率が上記実施例の場合より増加した。また、第２ゲートの電位を上記実施例より高くすると、ディスターブ不良になる確率が上記実施例の場合より高くなるが、リフロー劣化率は上記実施例より小さくなった。
【００５２】
以上のように、情報保持時の第２ゲートにおける電位を選ぶことにより、ディスターブ不良が多い場合とリフロー劣化が多い場合のどちらにも対応することができる。
【００５３】
また、上述したように、情報保持特性の維持のため、第１ゲート電極直下のチャネル不純物濃度は第２ゲート電極直下の不純物濃度よりも高くしており、リフロー劣化防止のために第２トランジスタのしきい値電圧は第１トランジスタに印加されるしきい値電圧のほぼ「１／２」に設定している。
【００５４】
また、上記説明では、メモリセルのデータ書込み及び読み出しそれぞれの際には第１ゲートの電極及び第２ゲートの電極それぞれに昇圧電圧「Ｖｐｐ」を印加し、情報保持の際に、第１ゲートの電極に電圧「ゼロ」を印加すると共に第２ゲートの電極に電圧「Ｖｐｐ／２」を印加するとしたが、情報保持の際に、第１ゲートの電極に電圧「ゼロ」を印加すると共に第２ゲートの電極に電圧「ゼロ」から電圧「Ｖｐｐ」までの中間の電圧を印加することとしてもよい。
【００５５】
【発明の効果】
以上説明したように、本発明によれば、ＤＲＡＭの微細化で問題となっているディスターブ不良と、リフロー後に隣接ワード線電位に依存して情報保持時間が変動する劣化、すなわち隣接ワード電位モードのリフロー劣化とを対策できると共に、情報保持時間を長くできる。この結果、消費電力の低減に加えて、信頼性の高いメモリセルを得ることができる。
【００５６】
その理由は、メモリセルで、一つのトランジスタと一つのキャパシタとの間に更に第二のトランジスタを形成して直列に挿入し、第二のトランジスタにおける第二のゲート電極からなる第二のワード線を、主となる第一のワード線に平行して設ける構造を有しているからである。
【００５７】
この構造により、二つのトランジスタにおけるゲート電極直下のチャネル不純物濃度、二つのトランジスタのしきい値電圧、または二つのトランジスタにおけるゲート電極への印加電圧を、最適効果が得られるように変化させることができるからである。
【図面の簡単な説明】
【図１】本発明によるメモリセルにおけるレイアウトの実施の一形態を示す図である。
【図２】図１のメモリセルにおけるＡ−Ａ断面の実施の一形態を示す図である。
【図３】図２の構造を得るため、初期工程結果の実施の一形態を示す図である。
【図４】図２の構造を得るため、図３に続く工程結果の実施の一形態を示す図である。
【図５】図２の構造を得るため、図４に続く工程結果の実施の一形態を示す図である。
【図６】図２の構造を得るため、図５に続く工程結果の実施の一形態を示す図である。
【図７】図２の構造を得るため、図６に続き図２へ進む過程における工程結果の実施の一形態を示す図である。
【図８】図１のメモリセルにおける等価回路の実施の一形態を示す図である。
【図９】図８のメモリセル回路における動作の際のゲートにおける印加電圧適用に対する実施の一形態を示す図である。
【図１０】従来のメモリセルにおけるレイアウトの一例を示す図である。
【図１１】図１０のメモリセルにおける等価回路の一例を示す図である。
【図１２】図１０とは別の従来のメモリセルにおけるレイアウトの一例を示す図である。
【図１３】従来のワード線幅と情報保持特性との関係を示す図である。
【符号の説明】
１　　活性領域
２　　ワード線
３　　第１ゲート
４　　第２ゲート
５、６、７、２０，２１　　拡散層
８　　一ビット対応領域
１０　　ｐ型ウエル層
１１　　浅溝素子分離層
１２、１３　　しきい値電圧制御層
１４　　ゲート酸化膜
１５　　シリコン窒化膜
１６　　サイドウオール
１７　　層間絶縁膜
１８、１９　　コンタクト穴
【図１】
2004111602.tif 000003
【図２】
2004111602.tif 000004
【図３】
2004111602.tif 000005
【図４】
2004111602.tif 000006
【図５】
2004111602.tif 000007
【図６】
2004111602.tif 000008
【図７】
2004111602.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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