(57)【要約】【課題】  歪みＳｉチャネルの薄膜化をはかると共に下地からのＧｅの拡散を防止することができ、Ｓｉチャネルに十分な歪みを印加しつつ高性能な半導体素子を実現する。【解決手段】  Ｓｉ基板１０上に絶縁層１１を介して形成された歪み緩和ＳｉＧｅ層１２と、ＳｉＧｅ層１２上に形成された歪みＳｉ層１３と、歪みＳｉ層１３上にゲート絶縁膜１４を介して選択的に形成されたゲート電極１５と、ゲート電極１５を挟んで歪みＳｉ層１３に形成されたソース・ドレイン領域１６，１７とを備えたＭＯＳ型の半導体装置において、歪みＳｉ層１３はゲート方向（ゲート幅方向）と直交する方向にストライプ状に加工され、このストライプ下部のＳｉＧｅ層１２はエッチングにより除去されている。【選択図】      図１
2004221530.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも表面に歪み緩和ＳｉＧｅ層を有し、該ＳｉＧｅ層の一部が島状に除去された基板と、
前記ＳｉＧｅ層上に形成され、かつ一部が前記ＳｉＧｅ層の除去された部分を横断するように形成された歪みＳｉ層と、
前記歪みＳｉ層の前記横断部分の一部にゲート絶縁膜を介して形成されたゲート電極と、
前記歪みＳｉ層に前記ゲート電極の位置に対応して形成されたソース・ドレイン領域と、
を具備してなることを特徴とする半導体装置。
【請求項２】
一部が島状に除去された歪み緩和ＳｉＧｅ層と、このＳｉＧｅ層上に形成され、かつ一部が該ＳｉＧｅ層の除去された部分を横断するように形成された歪みＳｉ層と、が複数組積層された基板と、
前記基板の各歪みＳｉ層の前記横断部分の一部にそれぞれゲート絶縁膜を介して形成されたゲート電極と、
前記基板の各歪みＳｉ層に前記ゲート電極の位置に対応してそれぞれ形成されたソース・ドレイン領域と、
を具備してなることを特徴とする半導体装置。
【請求項３】
前記基板は、Ｓｉ基板上に絶縁層を介して歪み緩和ＳｉＧｅ層を形成したものであることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記基板は、Ｓｉ基板上に絶縁層を介して形成されたものであることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記ゲート電極は、前記歪みＳｉ層の一部の表面側と裏面側の２箇所に設けられていることを特徴とする請求項１又は２記載の半導体装置。
【請求項６】
前記ゲート電極は、前記歪みＳｉ層の一部を上下左右から囲むように設けられていることを特徴とする請求項１又は２記載の半導体装置。
【請求項７】
前記ＳｉＧｅ層の除去された部分の長さは、前記歪みＳｉ層のチャネル長方向に対して１μｍ以下であることを特徴とする請求項１又は２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チャネルが形成される層に歪みを加えることによって高性能の半導体素子を実現する技術に係わり、特に歪みＳｉ層を用いた半導体装置に関する。
【背景技術】
【０００２】
Ｓｉ−ＬＳＩ半導体素子、とりわけＭＯＳＦＥＴの性能は、ＬＳＩの進歩と共に年々向上している。しかしながら、近年のプロセス技術の観点からはリソグラフィ技術の限界、素子物理の観点からは移動度の飽和などが指摘され、高性能化への困難度が増している。
【０００３】
Ｓｉ−ＭＯＳＦＥＴの高性能化の指標の一つである電子移動度を向上させる方法として、素子形成のための活性層に歪みを印加する技術が注目されている。活性層に歪みを印加すると、そのバンド構造が変化し、チャネル中のキャリアの散乱が抑制されるため、移動度の向上が期待できる。具体的には、Ｓｉ基板上にＳｉよりも格子定数の大きな材料からなる混晶層、例えばＧｅ濃度２０％の歪み緩和ＳｉＧｅ混晶層（以下、単にＳｉＧｅ層と記す）を形成し、このＳｉＧｅ層上にＳｉ層を形成すると、格子定数の差によって歪みが印加された歪みＳｉ層が形成される。このような歪みＳｉ層を半導体デバイスのチャネルに用いると、無歪みＳｉチャネルを用いた場合の約１．７６倍と大幅な電子移動度の向上を達成できることが報告されている（例えば、非特許文献１参照）。
【０００４】
本発明者らは、上述の歪みＳｉチャネルをＳＯＩ構造上に形成するため、埋め込み酸化層上の歪み緩和ＳｉＧｅ層上に歪みＳｉ層を作製する方法でデバイス構造を実現した（例えば、非特許文献２参照）。この構造のトランジスタは、ショートチャネル効果（Short Channel Effect：ＳＣＥ）の抑制が期待でき、高性能な素子を実現可能である。
【０００５】
しかし、更なる微細化を進めると、チャネル周りに関連する移動度低下が生じることが予想される。例えば、微細化に伴ってソースとドレインの間隔が狭くなり、歪みＳｉ層とその下のＳｉＧｅ層の合計膜厚は、益々薄くせざるを得なくなる。将来的に、例えば３５ｎｍノードの素子を作製する場合、歪みＳｉチャネルの厚さは、経験的にゲート長の１／３〜１／４、即ち数ｎｍ程度と薄くなる。ここで、上記の歪みＳｉ層の実現には、通常、歪みを印加するストレッサー層としてＳｉＧｅ層が必須であり、チャネル膜厚がＳｉＧｅ層の厚み分だけ厚くなる。このため、今後の微細化における歪みＳｉチャネルの薄膜化に対応することが困難である。
【０００６】
また、歪みＳｉチャネルがＳｉとは異なる半導体材料と接している場合、例えば歪みＳｉチャネルが下地のＳｉＧｅ層と接していると、ＳｉＧｅ層から歪みＳｉ層へＧｅの拡散が生じるおそれがある。これによって、歪みの変化，キャリア輸送の変化，或いは界面準位の増大などが、素子作製プロセス中やデバイス動作時に生じる可能性があり、素子特性劣化が懸念される。
【０００７】
一方、従来のプラナー型ＭＯＳ構造では、集積化に伴う電源電圧低減による駆動電流：Ｉonの低下が著しい。これは、高速化，高集積化の追求によってより顕著となるため、今後の回路設計において支障を来す場合があることが懸念される。
【非特許文献１】J.Welser, J.L.Hoyl,S.Tagkagi, and J.F.Gibbons, IEDM 94-373
【非特許文献２】T.Mizuno et al., 11-3, 2002 Symposia on VLSI Tech.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このように従来、歪みＳｉチャネルを用いた半導体装置においては、Ｓｉチャネルの薄膜化が困難であり、これが今後の更なる微細化を妨げる要因となる。また、Ｓｉチャネルの下地層からのＧｅの拡散により、歪みの変化，キャリア輸送の変化，或いは界面準位の増大などが生じ、素子特性劣化を招く問題があった。
【０００９】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、Ｓｉチャネルに十分な歪みを印加しつつ高性能な半導体素子を実現することができ、加えて歪みＳｉチャネルの薄膜化をはかると共に下地からのＧｅの拡散を防止することができ、今後の更なる微細化に対応し得る半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１１】
即ち本発明は、歪みＳｉチャネルを利用する半導体装置において、少なくとも表面に歪み緩和ＳｉＧｅ層を有し、該ＳｉＧｅ層の一部が島状に除去された基板と、前記ＳｉＧｅ層上に形成され、かつ一部が前記ＳｉＧｅ層の除去された部分を横断するように形成された歪みＳｉ層と、前記歪みＳｉ層の前記横断部分の一部にゲート絶縁膜を介して形成されたゲート電極と、前記歪みＳｉ層に前記ゲート電極の位置に対応して形成されたソース・ドレイン領域と、を具備してなることを特徴とする。
【００１２】
また本発明は、歪みＳｉチャネルを利用する半導体装置において、一部が島状に除去された歪み緩和ＳｉＧｅ層と、このＳｉＧｅ層上に形成され、かつ一部が該ＳｉＧｅ層の除去された部分を横断するように形成された歪みＳｉ層と、が複数組積層された基板と、前記基板の各歪みＳｉ層の前記横断部分の一部にそれぞれゲート絶縁膜を介して形成されたゲート電極と、前記基板の各歪みＳｉ層に前記ゲート電極の位置に対応してそれぞれ形成されたソース・ドレイン領域と、を具備してなることを特徴とする。
【００１３】
ここで、本発明の望ましい実施態様としては次のものが挙げられる。
【００１４】
(1) 表面に歪み緩和ＳｉＧｅ層を有する基板は、Ｓｉ基板上に絶縁層を介して歪み緩和ＳｉＧｅ層を形成したものである。
【００１５】
(2) 歪み緩和ＳｉＧｅ層と歪みＳｉ層とを数組積層した基板は、Ｓｉ基板上に絶縁層を介して形成されたものであること。
【００１６】
(3) ゲート電極は、歪みＳｉ層の一部の表面側と裏面側の２箇所に設けられていること。
【００１７】
(4) ゲート電極は、歪みＳｉ層の一部を上下左右から囲むように設けられていること。
【００１８】
(5) 歪み緩和ＳｉＧｅ層の除去された部分の長さは、歪みＳｉ層のチャネル長方向に対して１μｍ以下であること。
【００１９】
(6) 歪みＳｉ層が、ソース・ドレイン領域により挟まれた架橋構造によって形成され、かつその架橋構造によって歪みを保持すること。
【００２０】
(7) 歪みＳｉ層の一部或いは全面が、ゲート絶縁材料にのみ接すること。
【００２１】
(8) 歪みＳｉ層の厚みが２００ｎｍ以下、望ましくは６０ｎｍ以下であること。
【００２２】
(9) 歪みＳｉ層に接するゲート絶縁材料に接するゲート電極材料が、複数に分割され、それぞれに任意のポテンシャル電圧を印加できること。
【００２３】
(10) 歪みＳｉ層は、下地となるＳｉＧｅ層のＧｅ濃度ｘが、ｘ＜３０％の範囲、典型的には３０≦ｘ＜５０％の範囲、望ましくは５０≦ｘ≦７０％の範囲であること。
【００２４】
(11)歪みＳｉ層は、該層を構成する結晶の格子定数に比べて｜Δｄ｜＜±３％の範囲で異なり、典型的には｜Δｄ｜＜±２．５％の範囲、望ましくは｜Δｄ｜＜±２％の範囲で異なる層であること。
【００２５】
(12)歪みＳｉ層は、エピタキシャル成長にて形成されていること。
【００２６】
(13)歪みＳｉ層は、ＭＯＳ構造のＦＥＴ素子のチャネル層として、単体トランジスタのｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥＴとして、或いはＣ−ＭＯＳＦＥＴ構造を最小構成単位とする論理素子においてはｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥＴのいずれか、或いは両方に適用されること。
【発明の効果】
【００２７】
本発明によれば、ＭＯＳＦＥＴのチャネルとなる歪みＳｉ層直下の歪み緩和ＳｉＧｅ層を選択的に除去することにより、歪みＳｉチャネルの膜厚をより薄くすることができ、しかも歪みＳｉチャネルへのＧｅの拡散を未然に防止することができる。従って、Ｓｉチャネルに十分な歪みを印加しつつ高性能な半導体素子を実現することができ、今後の更なる微細化にも十分に対応することができる。また、結晶成長で一度にＭＯＳ構造を形成できるため、コスト低減はもとより、製造プロセスの大幅な簡略化と高性能化との両立も可能である。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＭＯＳＦＥＴの素子構造を示す断面図である。
【００３０】
Ｓｉ基板１０上には、絶縁層（Buried oxide layer：Ｂｏｘ層）１１が形成され、その上に歪み緩和ＳｉＧｅ層１２が積層されている。このとき、ＳｉＧｅ層１２の表面側のＧｅ組成は、典型的には３％以上８０％未満であり、２０％以上５０%未満が好ましい。ＳｉＧｅ薄膜は通常、ＣＶＤ（Chemical Vapor Deposition）やＭＢＥ（Molecular Beam Epitaxy）プロセスなどにより形成する。ＳｉＧｅ層１２をＣＶＤで形成する場合は、Ｓｉの原材料ガスとＧｅの原材料ガスとを、例えば５５０℃に加熱したＳｉ基板１０上に導入して、例えば３０ｎｍ厚みのＳｉＧｅ層１２を絶縁層１１上に堆積する。
【００３１】
ＳｉＧｅ層１２は、該層中に転位を導入するなどして下地層との格子定数差による歪みを緩和せしめ、少なくとも該結晶の表面側では歪み緩和ＳｉＧｅとなるように歪みを開放する必要がある。そのために、ＳｉＧｅ層１２はＧｅ濃度を基板表面に垂直な結晶成長方向に向かって変えることで、格子定数を基板に垂直な方向に変える場合がある。
【００３２】
また、貼り合わせや濃縮法（T.Tezuka et al.,IEDM Tech. Dig.,946(2001)）によって歪み緩和が実現されたＳｉＧｅ層１２を、酸化膜等の絶縁層１１を介してＳｉ基板１０上に形成しても良い。その結果、ＳｉＧｅ層１２は、後述する歪みＳｉ層（歪みＳｉチャネル）へ歪みを印加するストレッサーとしての機能を有することができる。ここに、例えば張り合わせ法では、予め歪み緩和したＳｉＧｅ層１２を形成した基板をＳｉ基板１０の面に直接、或いは酸化膜を介して接着し、その後、ＳｉＧｅ層１２を形成した支持基板を剥離することで、緩和ＳｉＧｅ層１２だけを残す方法がある。
【００３３】
ＳｉＧｅ層１２上に、ＭＯＳＦＥＴのチャネルとなる歪みＳｉ層１３が例えば８ｎｍの厚さに形成され、さらにその上にゲート絶縁膜１４を介してゲート電極１５が形成されている。ゲート絶縁膜１４は、通常は熱酸化によって形成されるが、この代わりにＣＶＤ酸化膜やＴＥＯＳ膜を形成しても良い。酸化には、より低温での形成が可能なラジカル酸化や、レーザーアブレーションなども応用が可能である。ここで、ゲート絶縁膜１４としては、ＳｉＯ2 に限らず、近年注目されるＨｆＯ2 ，ＺｒＯ2 ，Ａｌ2Ｏ3 ，ＳｉＯＮ，Ｌａ2 Ｏ3 、又はＲｅ，Ｒｕ，Ｓｒ，Ｔｈ，Ｔｌ，Ｎ，Ｎａ，Ｎｂのいずれかを含む金属酸化膜、或いはそれらの組み合わせで成る組成のHigh-k材料でも適用可能である。
【００３４】
また、例えば分子線エピタキシー法（ＭＢＥ法）を用いて酸化セリウム膜（ＣｅＯ2 ）膜を形成して良い。この場合は、歪みＳｉ層１３上でエピタキシャル成長する絶縁膜であれば良く、Ｃｅ，Ｐｒなど酸化セリウム膜に代表される希土類酸化物が特に適している。
【００３５】
ゲート電極１５は、例えば多結晶シリコンからなるもので、ＣＶＤ等によって堆積され、所望パターンにパターニングすることによって形成される。そして、ゲート電極１５をマスクにイオン注入することにより、歪みＳｉ層１３にソース領域１６及びドレイン領域１７が形成されている。
【００３６】
ソース・ドレイン領域１６，１７が形成された歪みＳｉ層１３上及びゲート電極１５上には、層間絶縁膜１８が形成されている。層間絶縁膜１８にゲート電極１５，ソース・ドレイン領域１６，１７とそれぞれコンタクトするためのコンタクトホールが形成され、これらのコンタクトホールを埋めるように配線１９（１９ａ，１９ｂ，１９ｃ）が形成されている。
【００３７】
ここまでの基本構成は、先に説明した非特許文献２と同様であるが、これに加えて本実施形態では、歪みＳｉ層１３の下部のＳｉＧｅ層１２が除去され、歪みＳｉ層１３のチャネル部の下部は空洞１２’となっている。即ち、歪みＳｉ層１３はゲート長方向に沿ってストライプ状に加工され、その下部はＳｉＧｅ層１２が除去されている。そして、ＳｉＧｅ層１２が除去され露出した表面には前記ゲート絶縁膜１４が形成されている。
【００３８】
本実施形態は、歪みＳｉチャネル直下のストレッサーの除去プロセスの導入で実現される。具体的には、図１の構造において、歪みＳｉ層１３と歪み緩和ＳｉＧｅ層１２とのエッチング速度の違いを利用したプロセスである。本発明者らは、Ｇｅ濃度が約２８％の歪み緩和ＳｉＧｅ層とその上に直接形成された歪みＳｉ層とでは、ＣＤＥ（Chemical Dry Etching）による選択比がおよそ２：１であることを発見した。この考えを基に、歪みＳｉ層１３を形成後、歪みＳｉ層１３の上に形成したＣＶＤ絶縁膜をパターニングして、チャネル領域の周囲に開口部を設け、ＣＤＥにより選択エッチングすることで、歪みＳｉ層１３の直下の緩和ＳｉＧｅ層１２を選択的に除去できることを見出した。
【００３９】
その結果、例えば図１に示されるように、歪みＳｉチャネルの下方で絶縁層１１の上方に空洞１２’を形成することが可能になった。さらに、ＣＤＥ直後の歪みＳｉ層１３は、後にソース・ドレイン領域となる両端の緩和ＳｉＧｅ領域によって支持されつつ、歪みを維持したまま保持することが初めて可能になった。
【００４０】
図２は、このときに用いるＣＶＤ絶縁膜からなるマスクパターンを示す図である。図中に実線で示す２１はＣＶＤ絶縁膜の開口部であり、チャネル領域の両側にストライプ状に設けられている。また、破線で示す２２は除去されたＳｉＧｅ層１２の境界であり、２２の内側がＳｉＧｅ層１２の除去される領域である。上記の選択エピタキシャルはＣＤＥ条件、Ｓｉ／ＳｉＧｅ膜厚、Ｇｅ組成などによって異なり、１０：１若しくはそれ以上に大きくすることも可能である。
【００４１】
図３は、歪みＳｉチャネルのパターンを示す斜視図であり、この図ではゲート電極部を含んで示してある。歪みＳｉ層１３がゲートストライプ方向（ゲート幅方向）と直交する方向にストライプ状に加工され、この歪みＳｉ層１３のストライプ部分（歪みＳｉチャネル）では下部の歪み緩和ＳｉＧｅ層１２が除去されている。つまり、歪みＳｉチャネルは両端がＳｉＧｅ層１２で支持された状態になっている。
【００４２】
本プロセスを用いれば、歪みＳｉチャネルは、歪みが印加されつつも、下地のストレッサーと接することなく１０ｎｍ以下の所望の厚さを実現することができるので、下地の歪み緩和ＳｉＧｅ層１２からのＧｅの拡散、欠陥の伝搬、チャネル層の厚膜化、或いはＧｅが存在することによる絶縁膜／歪みチャネル層界面の界面準位低減などのチャネル劣化要因を排除しつつ、所望のチャネル薄膜化を実現可能である。なお、歪みＳｉ層１３の下部のＳｉＧｅ層１２を除去する領域は、あまり大きいと歪みＳｉチャネルの歪みが小さくなる。本発明者らの実験によれば、ゲート長方向に１μｍ以内であればＳｉチャネルの歪みを十分維持することができた。
【００４３】
また、後述する実施形態にて詳細に記すが、歪みＳｉチャネルの周囲をゲートで囲むことによって、ＳＣＥ効果などをやはり理想的に抑制することが可能となるため、３次元的にチャネルの電界を制御しつつ所望の薄膜チャネルが得られる点で、究極のチャネルが形成可能である。加えて、図に示したように、絶縁層１１の上にＦＥＴが個別に形成できるため素子分離が十分になされており、クロストークなどの発生が生じ難いことも特徴である。また、歪みＳｉ層１３直下の歪み緩和ＳｉＧｅ層１２の除去は、トランジスタ形成プロセスにおける熱工程によって生じるであろうＧｅの拡散、ＳｉＧｅ層１２からの欠陥の伝搬などを避けるため、可能な範囲でプロセスの初期に行うべきである。
【００４４】
なお、ＳｉＧｅ層１２のエッチングは、溶液ケミカルエッチングでも可能である。また、絶縁層１１としての酸化膜形成は、ドライ酸化膜、ウェット酸化膜などの熱酸化、ラジカル酸化、堆積（ＣＶＤ）、溶液処理によるウェット酸化などの通常用いられる方法で形成できる。従って、Ｓｉ基板１０は、あくまで支持基板であり、熱履歴や化学処理などの素子作製プロセスに耐え得る材質で有ればその役割を妨げない。
【００４５】
このように本実施形態によれば、ＭＯＳＦＥＴのチャネルに歪みＳｉ層１３を用いていることから移動度の向上が期待できることに加え、歪みＳｉ層１３直下のＳｉＧｅ層１２を選択的に除去することにより、歪みＳｉチャネルの膜厚をより薄くすることができ、しかも歪みＳｉチャネルへのＧｅの拡散を未然に防止することができる。従って、Ｓｉチャネルに十分な歪みを印加しつつ高性能な半導体素子を実現することができる。
【００４６】
即ち、歪みＳｉチャネルを架橋構造とすることによって、素子の微細化で課題となっていたＳＣＥ効果、浮遊容量、或いは下地のストレッサー層からもたらされる欠陥の伝搬、界面準位の増大などの問題を解決することができ、更にチャネルの更なる薄膜化による高速化をはかることができる。このため、高性能、高信頼性、かつ低消費電力ＭＯＳＦＥＴ素子を実現することができる。
【００４７】
また、素子形成プロセス上のメリットとしては、歪みＳｉチャネルに接するゲート絶縁膜１４とゲート電極１５とを連続して、場合によっては低温で形成することが可能である。また、上記構造が所謂ＳＯＩ構造上に形成されるため、低消費電力化にも効果がある。従って、従来は製造できなかったガラスなどの融点の低い基板上での素子形成、所謂ダマシン構造での素子の形成などが実現でき、高品質で高性能な半導体素子を、工程数削減による低コストでの形成が可能であると共に、製造された素子の低消費電力化も可能となる。また、ゲート絶縁膜にチャネル層とは異なる格子定数の結晶絶縁層を用いることにより、ゲート絶縁膜における誘電率を増大させることも可能である。
【００４８】
（第２の実施形態）
図４は、本発明の第２の実施形態に係わるＭＯＳＦＥＴの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４９】
本実施形態は、図１のゲート電極１５が、歪みＳｉチャネルの周りを上下左右に３６０°囲むように配置されている例である。この場合のゲート電極１５は、下地となるゲート絶縁膜１４上に、シラン（ＳｉＨ4 ）やジシラン（Ｓｉ2 Ｈ6 ）、ジクロクシラン（ＳｉＨ2 Ｃｌ2 ）や四塩化シラン（ＳｉＣｌ4 ）などの化合物ガスなどのＣＶＤ原料を用いた成長法や、ＭＢＥ法などを使用して、およそ４００℃から１０００℃の温度範囲の中で、典型的に５００℃〜７００℃と低温で形成することができる。この結晶成長の際には、不純物の同時添加が可能であり、ｐ型のゲート電極形成にはＢやＳｂが、またｎ型のゲート電極形成にはＡｓやＰが付加される。
【００５０】
また、予め形成したゲート電極１５中にイオン注入によって例えばリンを４×１０15ｃｍ-2注入し、引き続いておよそ５００℃〜１１００℃程度の温度で、典型的には９５０℃、１分以下程度の活性化アニールを施すことでも形成できる。しかしながら、このアニールプロセスが高温のため、歪みＳｉ層１３の歪み緩和や結晶欠陥の発生などが生じ、デバイス特性を劣化させる可能性がある。その点では、上記の例を含む気相成長法による低温ゲート電極形成と低温活性化の同時プロセスが、デバイス特性維持と工程数削減によるプロセスコスト低減の両立において有効である。
【００５１】
なお、歪みＳｉチャネルの周り全体にゲート電極１５を形成するには、例えば次のようにすればよい。ＳｉＧｅ層１２をエッチングする際に、前記図２に示すマスクの２つの開口部２１間の距離をゲート幅程度に設定しておくことにより、歪みＳｉ層１３の下部にゲート幅程度の空洞を形成することができる。この後、多結晶シリコンをＣＶＤで成長することにより、空洞内部に多結晶Ｓｉ層を埋め込むと共に歪みＳｉ層１３上にも多結晶Ｓｉ層を形成することができる。そして、空洞以外の上側の多結晶Ｓｉ層はゲートパターンに加工すればよい。
【００５２】
このように本実施形態によれば、先の第１の実施形態と同様の効果が得られるのは勿論のこと、ゲート電極１５で歪みＳｉチャネルの周り全体を挟み込むことによって、ソース・ドレイン間の電界分布を制御し、ＳＣＥ効果を最大限に抑制することができる。その結果として、移動度増加による素子特性の更なる向上が期待できる。
【００５３】
（第３の実施形態）
図５は、本発明の第３の実施形態に係わるＭＯＳＦＥＴの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５４】
本実施形態は、図４の構造において歪みＳｉチャネルを囲むように形成したゲート電極を、上下の２層に形成したものである。即ち、歪みＳｉ層１３の上側にゲート絶縁膜１４を介して上側のゲート電極１５が形成され、歪みＳｉ層の下側にゲート絶縁膜１４を介して下側のゲート電極５５が形成されている。ゲート電極１５，５５の製造方法は、第２の実施形態と実質的に同様である。
【００５５】
このような構成であれば、上下２層のゲート電極１５，５５で別個に配線を引き出し、それぞれ独立に電圧を印加することができる。これにより、歪みＳｉチャネルの反転層分布をより精密に制御できるため、より高性能なＦＥＴ特性を実現することが可能である。
【００５６】
なお、本実施形態では、上下に独立のゲート電極を形成した場合を示したが、例えば側面も別途制御することによって、形成プロセスが複雑にはなるものの、より理想的なチャネル層制御が可能になる。
【００５７】
（第４の実施形態）
図６は、本発明の第４の実施形態に係わるＭＯＳＦＥＴの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５８】
本実施形態は、図５の構造において歪み緩和ＳｉＧｅ層１２を除去する領域を図１と同様に上側のゲート電極１５の幅よりも広くし、下側のゲート電極６５の幅（ＭＯＳＦＥＴとしてはゲート長）を上側のゲート電極１５のそれよりも広くしたものである。
【００５９】
このような構成であれば、先の第３の実施形態と同様の効果が得られるのは勿論のこと、例えば電極の引き出しなどのスペースが確保されるのでゲート加工プロセスが簡略化でき、より安価に上下の電極を形成することが可能となる。
【００６０】
（第５の実施形態）
図７は、本発明の第５の実施形態に係わるＭＯＳＦＥＴの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００６１】
基本的な構成は図１と同様であるが、この実施形態ではソース・ドレイン領域１６，１７にシリサイド膜６６，６７が設けられている。即ち、ソース領域１６の上面にシリサイド膜６６が形成され、ドレイン領域１７の上面にシリサイド膜６７が形成されている。
【００６２】
実際の構造ではチャネルの薄膜化が重要ではあるが、一方で、薄膜化はソース・ドレインの接合形成を困難にする。このため、チャネルの薄膜化に伴い接合抵抗が増大し、トランジスタ特性の劣化が生じる。そこで本実施形態では、ソース・ドレイン領域１６，１７の上面にシリサイド膜６６，６７を形成している。このような構成であれば、チャネルの薄膜化と低抵抗接合の組み合わせにてより高性能なデバイス特性が得られる。
【００６３】
なお、図には示さないが、シリサイド膜６６，６７を形成する代わりに、ソース・ドレイン領域１６，１７上にエピタキシャル成長などで低抵抗層を実現する、エレベーテッド・ソース・ドレイン形成技術を使用しても、高抵抗化を改善することができるので有効である。
【００６４】
（第６の実施形態）
図８は、本発明の第６の実施形態に係わるＭＯＳＦＥＴの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００６５】
本実施形態は、図４の構成において、ソース・ドレイン及びゲート電極と接続するための配線の改良をはかったものである。即ち、電極或いは空洞部の外側に配線１９（１９ａ，１９ｂ，１９ｃ）が形成されている。
【００６６】
このような構成であれば、ソース・ゲート間、ドレイン・ゲート間の間隔が開くため寄生抵抗などの増大は避けられないが、実際の素子作成プロセスが格段に容易であり、より安価に素子を製造、提供することが可能になる。
【００６７】
（第７の実施形態）
図９は、本発明の第７の実施形態に係わるＭＯＳＦＥＴの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００６８】
本実施形態は、第１の実施形態における歪み緩和ＳｉＧｅ層と歪みＳｉ層とを複数組（例えば３組）積層したものである。
【００６９】
Ｓｉ基板１０上には、絶縁層１１が形成され、その上に第１の実施形態と同様の構成のひずみ緩和ＳｉＧｅ層１２と歪みＳｉ層１３のペア（ａ〜ｃ）が３層積層されている。最上層の歪みＳｉ層１３ｃ上には、ゲート絶縁膜１４を介してゲート電極１５が形成されている。このゲート絶縁膜１４の製法，材料，厚さ等の条件は第１の実施形態と同様にすればよい。ゲート電極１５は、例えば多結晶シリコンからなるもので、ＣＶＤ等によって堆積され、所望パターンにパターニングすることによって形成される。そして、最上層の歪みＳｉ層１３ｃに関しては、ゲート電極１５をマスクにイオン注入することにより、歪みＳｉ層１３ｃにソース領域１６及びドレイン領域１７が形成されている。
【００７０】
ソース・ドレイン領域１６，１７が形成された最上層の歪みＳｉ層１３ｃ上及びゲート電極１５上には、層間絶縁膜１８が形成されている。層間絶縁膜１８にゲート電極１５，ソース・ドレイン領域１６，１７とそれぞれコンタクトするためのコンタクトホールが形成され、これらのコンタクトホールを埋めるように配線１９（１９ａ，１９ｂ，１９ｃ）が形成されている。
【００７１】
ＳｉＧｅ層１２は、第１の実施形態と同様に、歪みＳｉ層１３のチャネル部の下部が空洞１２’となっている。即ち、歪みＳｉ層１３はゲート長方向に沿ってストライプ状に加工され、その下部はＳｉＧｅ層１２が除去されている。そして、ＳｉＧｅ層１２が除去され露出した表面にはゲート絶縁膜１４が形成されている。
【００７２】
従って、上記のゲート絶縁膜１４及びゲート電極１５は、最上層の歪みＳｉ層１３ｃだけでなく、下部の歪みＳｉ層１３ａ，１３ｂに対しても、それぞれを取り囲む様にゲート絶縁膜１４、ゲート電極１５の順に形成される。図９においては、各ゲート電極材が空洞部を埋めた構造を示しているが、完全に埋めずに空間があっても良い。
【００７３】
最上層の歪みＳｉ層１３ｃ以外の層の歪みＳｉ層１３ａ，１３ｂには、上記のゲート電極１５をマスクにしたイオン注入法は適さない。しかしながら、上記のストライプ加工後の側壁を利用して（斜め）イオン注入をすることが可能である。その後、熱処理による拡散でソース・ドレイン領域を作製できる。
【００７４】
また、ＳｉＧｅ層の形成には、ｐ型電極を形成する場合はＢやＳｂが、同様にｎ型の場合はＡｓやＰなどの不純物を高濃度に含むことも可能である。この場合、ゲート絶縁膜が形成される領域は、予めＳｉＧｅ層が除去されており、ソース・ドレイン領域形成のための拡散用熱処理を行うことが可能である。一方、本方式の場合は、不純物添加に用いる不純物の濃度によってはＳｉＧｅ層の格子定数が変化する。この変化を抑える不純物濃度としては、１０21ｃｍ-3であればよく、典型的には１０20ｃｍ-3以下、望ましくは１０19ｃｍ-3以下である。
【００７５】
本実施形態は、歪みＳｉチャネル直下のストレッサーの除去プロセスの導入で実現される。具体的には、最上層の歪みＳｉ層１３ｃまで形成した後に、歪みＳｉ層１３ｃの上に形成したＣＶＤ絶縁膜をパターニングして、チャネル領域の周囲に開口部を設け、ＣＤＥにより選択エッチングすることで、歪みＳｉ層１３の直下の緩和ＳｉＧｅ層１２を選択的に除去できる。また、最下層の緩和ＳｉＧｅ層１２ａまで確実にエッチングするには、前記図府に示すマスクを用いてＲＩＥでエッチングした後にＣＤＥによるサイドエッチングを利用して歪みＳｉ層１３下の緩和ＳｉＧｅ層１２を一部除去するようにすればよい。
【００７６】
その結果、歪みＳｉチャネルの下方で絶縁層１１の上方に空洞１２’を形成することが可能になった。さらに、ＣＤＥ直後のひずみＳｉ層１３は、後にソース・ドレイン領域となる両端の緩和ＳｉＧｅ領域によって支持されつつ、歪みを維持したまま保持することが初めて可能になった。
【００７７】
このように本実施形態によれば、先の第１の実施形態と同様に高性能、高信頼性、かつ低消費電力ＭＯＳＦＥＴ素子を実現できるのは勿論のこと、ＭＯＳＦＥＴを縦積みすることになるので、より駆動能力の高いＭＯＳＦＥＴを実現することができる。
【００７８】
（第８の実施形態）
図１０は、本発明の第８の実施形態に係わるＭＯＳＦＥＴの素子構造を示す断面図である。なお、図９と同一部分には同一符号を付して、その詳しい説明は省略する。
【００７９】
本実施形態は、第７の実施形態の構成において、第２の実施形態のように、ゲート電極１５が、歪みＳｉチャネルの周りを上下左右に３６０°囲むように配置されている例である。本実施形態では、最上層のゲート絶縁膜１４のソース・ドレイン間間隔と、その下部のゲート絶縁膜１４のソース・ドレイン間間隔とが同じ寸法である場合を示す。この場合のゲート電極１５は、第２の実施形態と同様の方法で形成することができる。
【００８０】
このように本実施形態によれば、先の第７の実施形態と同様の効果が得られるのは勿論のこと、ゲート電極１５で歪みＳｉチャネルの周り全体を挟み込むことによって、ソース・ドレイン間の電界分布を制御し、ＳＣＥ効果を最大限に抑制することができる。その結果として、移動度増加による素子特性の更なる向上が期待できる。
【００８１】
（第９の実施形態）
図１１は、本発明の第９の実施形態に係わるＭＯＳＦＥＴの素子構造を示す断面図である。なお、図９と同一部分には同一符号を付して、その詳しい説明は省略する。
【００８２】
本実施形態も、第７の実施形態の構成において、第２の実施形態のように、歪みＳｉチャネルを囲むようにゲート電極１５を形成したものである。ゲート電極１５の製造方法は、第２の実施形態と実質的に同様である。但し、最上層のゲート絶縁膜１４及びゲート電極１５のソース・ドレイン間間隔は、下層のそれらに対して長くなっている。
【００８３】
このような構成であっても、先の第１の実施形態と同様に高性能、高信頼性、かつ低消費電力ＭＯＳＦＥＴ素子を実現できるのは勿論のこと、ＭＯＳＦＥＴを縦積みすることになるので、より駆動能力の高いＭＯＳＦＥＴを実現することができる。
【００８４】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態ではＳｉ基板上に絶縁層を介して歪み緩和ＳｉＧｅ層を形成したものを下地基板として用いたが、下地基板は必ずしもこの構成に限るものではなく、ＳｉＧｅのバルク基板でも良いし、Ｓｉ基板の代わりに他の半導体基板を用いたものであってもよい。つまり、下地基板としては少なくとも表面に歪み緩和ＳｉＧｅ層を有するものであればよい。また、歪み緩和ＳｉＧｅ層や歪みＳｉ層の厚さ等は、仕様に応じて適宜変更可能である。
【００８５】
具体的には、チャネルとなる歪みＳｉ層は、ＳＯＩ構造での寄生容量の低減などを低減し、空乏層の拡がり幅と同じ程度或いはそれよりも小さな幅とすることで、高性能化が期待できる。また、歪みＳｉ形成時の下地ＳｉＧｅ層との格子定数の差：ミスマッチによる歪みＳｉ層の緩和を避けるためには、やはり薄膜化が必須である。従って、例えば下地ＳｉＧｅ層のＧｅ濃度が３０％の場合は、歪みＳｉ層の厚みは２００ｎｍ以下とするのが望ましく、高性能化を実現するには６０ｎｍ以下が必須である。
【００８６】
また、歪みＳｉの下地となるＳｉＧｅ層は、そのＧｅ濃度が高いほど素子性能も上昇する。この傾向はＧｅ濃度３０％〜４０％でｎ−ＭＯＳＦＥＴが飽和し、ｐ−ＭＯＳＦＥＴでは更に５０％位まで素子性能が上昇する。それ以上の濃度では現在検討されていないが、６０％位までは素子性能は充分に見込める。従って、７０％を上限にＧｅ濃度を規定するのが妥当である。
【００８７】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００８８】
【図１】第１の実施形態に係わる半導体装置の素子構造を示す断面図。
【図２】ＳｉＧｅ層をエッチングする際のマスクパターンを示す平面図。
【図３】歪みＳｉチャネルのパターンを示す斜視図。
【図４】第２の実施形態に係わる半導体装置の素子構造を示す断面図。
【図５】第３の実施形態に係わる半導体装置の素子構造を示す断面図。
【図６】第４の実施形態に係わる半導体装置の素子構造を示す断面図。
【図７】第５の実施形態に係わる半導体装置の素子構造を示す断面図。
【図８】第６の実施形態に係わる半導体装置の素子構造を示す断面図。
【図９】第７の実施形態に係わる半導体装置の素子構造を示す断面図。
【図１０】第８の実施形態に係わる半導体装置の素子構造を示す断面図。
【図１１】第９の実施形態に係わる半導体装置の素子構造を示す断面図。
【符号の説明】
【００８９】
１０…Ｓｉ基板
１１…絶縁層（Ｂｏｘ層）
１２…歪み緩和ＳｉＧｅ層
１２’…空洞部
１３…歪みＳｉ層
１４…ゲート絶縁膜
１５，５５，６５…ゲート電極
１６…ソース領域
１７…ドレイン領域
１８…層間絶縁膜
１９…電極
２１…開口部
２２…エッチング境界
６６，６７…シリサイド膜
【図１】
2004221530.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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