(57)【要約】【課題】半導体チップの周辺に位置する入出力回路部において、ＥＳＤ保護トランジスタの破壊を招かずに、電極パッドに侵入する静電気放電から内部回路を保護する。【解決手段】各入出力セルＩＯＣには、複数個のＥＳＤ保護トランジスタＯＴが備えられる。電極パッドセルＰａｄは、下側の電極パッド５０と上側の電極パッド５１との２層構造よりなる。この電極パッドセルＰＡＤは、自己のセルＩＯＣに備えられるＥＳＤ保護トランジスタＯＴの接続配線１６の上方を覆うように、配置される。電極パッド５０の第２パッド部５０ｂの端部には、隣接する電極パッド５０の第１パッド部５０ａが位置して、この第２パッド部５０ｂは前方に延びないが、この第２パッド部５０ｂよりも幅の狭い第３パッド部５０ｃが前方に配置される。【選択図】  図２
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【特許請求の範囲】
【請求項１】
基板に形成された出力トランジスタと、
静電気放電に対して内部回路を保護する複数個の保護用トランジスタを有する保護回路と
を備えたセルが複数個並んで配置された半導体装置において、
前記各セルは、自己の出力トランジスタの出力を外部出力し且つ自己の保護回路の複数個の保護用トランジスタに接続される電極パッドを有し、
前記複数個のセルの電極パッドは、
各々自己のセルの上方に位置し、且つ、全体として千鳥状に配置されると共に、
自己のセルの保護回路が有する保護用トランジスタの接続配線の上方を覆っている
ことを特徴とする半導体装置。
【請求項２】
前記各セルの電極パッドは、各々、
幅の異なる３つ以上の複数のパッド部が順番に接続されて、突出部と窪み部とを有する段差状に形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記各セルの電極パッドは、各々、
幅の最も広い第１パッド部と、
次に幅の広い第２パッド部と、
幅の最も狭い第３パッド部とを有する
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
複数のパッド部のうち、幅の最も狭いパッド部は、
自己の保護回路が有する全ての保護用トランジスタのうち、端部に位置する保護用トランジスタの少なくとも中央部の上方を覆っている
ことを特徴とする請求項２又は３記載の半導体装置。
【請求項５】
複数のパッド部のうち、幅の最も広いパッド部は、
自己のセルの幅よりも広い幅を有して、隣接するセルの内方に所定距離延びている
ことを特徴とする請求項１、２、３又は４記載の半導体装置。
【請求項６】
前記各セルは、自己の出力トランジスタの出力を外部出力する電極パッドに接続するために最上位層に配置された配線を有し、
前記配線は、自己のセルの端部から、前記所定距離を越える距離内方に入った位置に配置されている
ことを特徴とする請求項５記載の半導体装置。
【請求項７】
複数のセルのうち、１つのセルの電極パッドと、このセルに隣接する他のセルの電極パッドとは、相互に、上下を反転して配置される
ことを特徴とする請求項１、２、３、４又は５記載の半導体装置。
【請求項８】
前記隣接する２つのセルが有する２つの電極パッドのうち、一方の電極パッドの突出部は、他方の電極パッドの窪み部に入り込んでいる
ことを特徴とする請求項７記載の半導体装置。
【請求項９】
複数のセルのうち、１つのセルの電極パッドは、
最も幅の狭いパッド部又は最も幅の広いパッド部が前記内部回路の内方に向かって延びている
ことを特徴とする請求項２又は３記載の半導体装置。
【請求項１０】
前記電極パッドは、
前記内部回路に所定電圧を供給するための電源端子パッドである
ことを特徴とする請求項８記載の半導体装置。
【請求項１１】
前記複数のパッド部のうち、最も幅の広いパッド部には、
前記出力トランジスタの出力を外部出力するための外部接続用ワイヤがボンディングされる
ことを特徴とする請求項２又は３記載の半導体装置。
【請求項１２】
前記複数のパッド部のうち、最も幅の広いパッド部以外の所定のパッド部には、
前記内部回路のテスト用として、検査用のプローブピンが当てられる
ことを特徴とする請求項２又は３記載の半導体装置。
【請求項１３】
基板に形成された出力トランジスタを備えたセルが複数個並んで配置された半導体装置において、
前記各セルは、自己の出力トランジスタの出力を外部出力する電極パッドに接続するために最上位層に配置された配線を有し、
前記配線は、自己のセルの幅方向の端部から設定距離内方に入った位置に配置されている
ことを特徴とする半導体装置。
【請求項１４】
前記各セルの上方に配置される電極パッドは、自己のセルの幅よりも広い幅のパッド部を有し、
前記配線の配置位置とこの配線が属する自己のセルの幅方向の端部との距離である前記設定距離は、前記パッド部が自己のセルの幅を超えて隣りに位置するセルの内方に延びる距離よりも長い距離に設定されている
ことを特徴とする請求項１３記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特に、内部回路の出力を外部に伝達する出力トランジスタ、及び外部からの静電気放電（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ、ＥＳＤ）から内部回路を保護する保護トランジスタを備えた入出力回路部分の改良に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路では、半導体チップの周辺に、外部と内部回路との間の入出力を行う入出力回路部が配置され、この入出力回路部は複数個の電極パッドを有する。以下、この入出力回路部の従来の構成を説明する。
【０００３】
図７は、従来の入出力回路部の回路図を示す。同図において、Ｐ１０１はＰ型ＭＯＳトランジスタであって、そのソースは電源配線ＶＤＤに接続される。Ｎ１０１はＮ型ＭＯＳトランジスタであって、そのソースは接地配線ＶＳＳに接続される。前記両ＭＯＳトランジスタＰ１０１、Ｎ１０１は、そのドレイン同士が接続され、この接続点が電極パッド１０２に接続される。前記Ｐ型ＭＯＳトランジスタＰ１０１とＮ型ＭＯＳトランジスタＮ１０１との直列回路は出力トランジスタＯＴを構成し、この出力トランジスタＯＴは複数組（同図では２組）並列に接続される。前記各出力トランジスタＯＴは、同一構成のＥＳＤ保護トランジスタを兼用する。
【０００４】
図８は、前記入出力回路部の具体的なレイアウト構成を示す。また、図９は、図８の切断線１−１での断面図を示す。尚、図８及び図９では、ゲート絶縁膜及び、配線層を絶縁する層間絶縁膜の図示は省略している。
【０００５】
前記図８及び図９において、２はＰ型の半導体基板、３及び４は、各々、半導体基板２上に形成されたＰ型ウエル及びＮ型ウエル、Ｎ１は前記Ｐ型ウエル３上で２つに分割して形成されたＮ型ＭＯＳトランジスタ、Ｐ１は前記Ｎ型ウエル４上で２つに分割して形成されたＰ型ＭＯＳトランジスタである。前記Ｎ型ＭＯＳトランジスタＮ１とＰ型ＭＯＳトランジスタＰ１とは、素子分離領域５によって相互に素子分離されている。また、６及び７は、各々、Ｎ型ＭＯＳトランジスタＮ１のドレイン及びソースを構成するＮ型拡散領域、８及び９は、各々、Ｐ型ＭＯＳトランジスタＰ１のドレイン及びソースを構成するＰ型拡散領域である。また、ＶＳＳは第２配線層に配置された接地配線、ＶＤＤは第２配線層に配置された電源配線である。
【０００６】
前記接地電位の電源配線ＶＳＳは、接続孔１０、第１配線層に設けられた孤立配線領域１１及び接続孔１２を介してＮ型ＭＯＳトランジスタＮ１のソースであるＮ型拡散領域７に接続されている。同様に、所定電位の電源配線ＶＤＤは、接続孔１３、第１配線層に設けられた孤立配線領域１４及び接続孔１５を介してＰ型ＭＯＳトランジスタＰ１のソースであるＰ型拡散領域９に接続されている。更に、１７は第３配線層（最上位配線層）に設けられた電極パッドであって、チップの周辺部に位置し、図８及び図９ではＮ型ＭＯＳトランジスタＮ１のソースであるＮ型拡散領域７の右側方に配置されている。加えて、１６は前記電極パッド１７の配置された配線層（最上位配線層）に配置された金属配線であって、その図８及び図９右端部で前記電極パッド１７と接続されている。また、前記金属配線１６は、接続孔１８、第２配線層に設けた孤立配線領域２０、接続孔２２、及び第１配線層に設けた孤立配線領域２４、及び接続孔２６より成るスタックド・ビア構造を介して、Ｐ型ＭＯＳトランジスタＰ１のドレインであるＰ型拡散領域８と接続されると共に、接続孔１９、第２配線層に設けた孤立配線領域２１、接続孔２３、及び第１配線層に設けた孤立配線領域２５、及び接続孔２７より成るスタックド・ビア構造を介して、Ｎ型ＭＯＳトランジスタＮ１のドレインであるＰ型拡散領域６と接続されている。
【０００７】
ところで、前記のような構成の入出力回路部において、電極パッドの構造として、特許文献１には、段差状とした電極パッドが記載されている。この電極パッドは、図１０に示すように、比較的広いボンディング電極領域１５０と、比較的狭い検査用電極領域１５１とを備えた段差状の電極パッド１５２を有する。前記ボンディング電極領域１５０は、ボンディングが確実に行い得る程度の広さを有し、前記検査用電極領域１５１は、検査ツールのプローブピンが接触する小面積を有する。プローブピンを用いた検査時には、検査用電極領域１５１のみが使用され、プローブ痕は検査用電極領域１５１のみに残るので、ボンディング電極領域１５０へのボンディングを良好に行うようにしている。前記電極パッド１５２は複数個備えられ、これ等の複数個の電極パッド１５２は千鳥状に配置されている。尚、同図において、１５３は入出力回路部、１５４は前記各電極パッド１５２と入出力回路部１５３とを接続する配線である。
【０００８】
【特許文献１】
特開２０００−１６４６２０号公報
【０００９】
【発明が解決しようとする課題】
近年、半導体集積回路が搭載される機器、例えば携帯機器では、その小型化が強く要求される。この関係上、半導体集積回路自体を小型化することが望まれる。
【００１０】
この小型化の要求に応えて、半導体集積回路の入出力回路部を小型化するように、ＥＳＤ保護トランジスタを兼用する出力トランジスタ（以下、ＥＳＤ保護トランジスタという）の上方に電極パッドを配置するＰＯＥ構造（Ｐａｄ  Ｏｎ  Ｅｌｍｅｎｔ  構造）を採用することが考えられる。このＰＯＥ構造では、電極パッドや、これを入出力回路部に接続する配線領域が不必要となり、小面積化が期待できる。
【００１１】
しかしながら、電極パッドとして前記のような段差状の構造のものを採用する場合には、次の欠点が生じる。
【００１２】
すなわち、図１０に示した段差状の電極パッド１５２は、ボンディング電極領域１５０の広さが良好なボンディングを目的とした最小限の広さに設定され、また、検査用電極領域１５１は、検査ツールのプローブピンが良好に接触できる小面積に設定される関係上、例えば、図１１に示すように、隣接する２つのセルＡ、Ａの電極パッド１５２を互いに上下反転した状態に配置する場合には、次の問題が生じる。同図は、隣接する２つの電極パッド１５２を上下反転して配置することにより、ボンディング電極領域１５０同士の離隔ルールを満たしつつ、検査用電極領域１５１同士をほぼ一直線上に配置して検査ツールのプローブピンの接触を容易にするようにしているが、この配置の下においては、各セルＡでは、ＥＳＤ保護トランジスタを持つ入出力回路部１５５の上方は、電極パッド１５２では覆われず、その一部の範囲のみが検査用電極領域１５１で覆われる形状となる。この場合、例えば図１２（ａ）に示すように、各セルＡでは、備える全てのＥＳＤ保護トランジスタＯＴを電極パッド１５２に接続するように、全てのＥＳＤ保護トランジスタＯＴの上方の最上位配線層に電極パッドへの接続配線１６０が形成されている。この接続配線１６０は、同図（ａ）のｃ−ｃ線断面を示す同図（ｃ）に示すように、接続孔１９、２３、２７及び孤立配線領域２１、２５により、Ｎ型ＭＯＳトランジスタＮ１のドレインを構成するＮ型拡散領域６と接続されるとともに、接続孔１８、２２、２６及び孤立配線領域２０、２４により、Ｐ型ＭＯＳトランジスタＰ１のドレインを構成するＰ型拡散領域８と接続されている。このように電極パッドへの接続配線１６０が配置されている場合には、同図（ｂ）に示すように、セルＡの上方に電極パッド１５２が配置されると、前記電極パッドへの接続配線１６０の端部の上方には電極パッド１５２は位置しなくなる。従って、同図（ｂ）のｅ−ｅ線断面を示す同図（ｅ）のように、各ＥＳＤ保護トランジスタＯＴを構成するＭＯＳトランジスタ（同図（ｅ）ではＰ型ＭＯＳトランジスタＰ１）のうち、端部に位置する数個（同図（ｅ）では１個）のＰ型ＭＯＳトランジスタＰ１の上方には、電極パッド１５２が位置せず、この電極パッド１５２の下方に位置しない端部のＰ型ＭＯＳトランジスタＰ１（特に符号Ｐ０と括弧書きで記す）と、電極パッド１５２の下方に位置する他のＰ型ＭＯＳトランジスタＰ１との間で、電極パッド１５２との接続インピーダンスが異なってしまう。その結果、電極パッド１５２に侵入した静電気放電の正又は負電圧は、理想的には、複数組のＥＳＤ保護トランジスタＯＴ間で均一に印加されて、各ＥＳＤ保護トランジスタＯＴを介して電源配線ＶＤＤ又は接地配線ＶＳＳを経て逃がされるところ、前記のようにＥＳＤ保護トランジスタＯＴ間のインピーダンスが相違するために、均一に印加されず、集中して、ＥＳＤ保護トランジスタの破壊を招くことがあるという欠点がある。
【００１３】
尚、図１２（ａ）では、各ＥＳＤ保護トランジスタＯＴを構成するＮ型ＭＯＳトランジスタＮ１０１及びＰ型ＭＯＳトランジスタＰ１０１は、各々、２列配置されている。また、同図（ｄ）は同図（ａ）のｄ−ｄ線断面図を示す。
【００１４】
また、図１３に示すように、セルＡの幅を狭く設定してセルＡのピッチを短くし、隣接するセルＡ同士を隙き間なく隣接させて、半導体チップの外周に多数のセルＡを配置しようとすると、隣接する２個の電極パッド１５２の一方の検査用電極領域１５１を他方の検査用電極領域１５１と隙き間なく隣接させる配置となるが、一方の検査用電極領域１５１の先端部が他方の電極パッド１５２の幅の広いボンディング電極領域１５０に邪魔されてしまう。その結果、一方の検査用電極領域１５１の先端を延ばそうと試みても、他方のボンディング電極領域１５０を越えて延ばすことはできない。
【００１５】
更に、図１３に示したように、セルＡのピッチを短縮しても、電極パッド１５２のボンディング電極領域１５０の幅は、ボンディングを確実に行い得る程度を確保すべき必要から、セルＡの幅よりも広い幅に設定され、これにより、電極パッド１５２のボンディング電極領域１５０は、自己のセルＡを越えて、隣接するセルＡの内方に入り込むことになる。この場合、隣接するセルＡには、電極パッドへの接続配線１６０が配置されているため、この接続配線１６０の上方に、前記自己のセルＡの内方に入り込んだ隣接するセルＡの電極パッド１５２のボンディング電極領域１５０が位置してしまうと、自己のセルＡの接続配線１６０と、この隣接するセルＡの電極パッド１５２とが接続孔を介して誤って接続されてしまう欠点が生じる。
【００１６】
本発明は斯かる点に鑑みてなされたものであり、その目的は、半導体チップの外周囲に配置される入出力回路部の面積を低減すると共に、ＥＳＤ保護トランジスタの破壊を招くことなく静電気放電から有効に内部回路を保護したり、セルの上方に如何なる形状の電極パッドが配置されても、常に、自己のセルと自己の電極パッドとを良好に接続できるようにすることにある。
【００１７】
【課題を解決するための手段】
前記の目的を達成するため、本発明では、１つの入出力セルにおいて、備えるＥＳＤ保護トランジスタの接続配線の上方には必ず電極パッドが位置するように構成したり、最上位層に配置される電極パッドへの接続配線の位置を特定して、セル幅よりも広い電極パッドが隣接するセルの内方に延びる場合であっても、この延びた電極パッドの下方に自己のセルの接続配線が位置しないように対策する。
【００１８】
すなわち、請求項１記載の半導体装置は、基板に形成された出力トランジスタと、静電気放電に対して内部回路を保護する複数個の保護用トランジスタを有する保護回路とを備えたセルが複数個並んで配置された半導体装置において、前記各セルは、自己の出力トランジスタの出力を外部出力し且つ自己の保護回路の複数個の保護用トランジスタに接続される電極パッドを有し、前記複数個のセルの電極パッドは、各々自己のセルの上方に位置し、且つ、全体として千鳥状に配置されると共に、自己のセルの保護回路が有する保護用トランジスタの接続配線の上方を覆っていることを特徴とする。
【００１９】
請求項２記載の発明は、前記請求項１記載の半導体装置において、前記各セルの電極パッドは、各々、幅の異なる３つ以上の複数のパッド部が順番に接続されて、突出部と窪み部とを有する段差状に形成されていることを特徴とする。
【００２０】
請求項３記載の発明は、前記請求項２記載の半導体装置において、前記各セルの電極パッドは、各々、幅の最も広い第１パッド部と、次に幅の広い第２パッド部と、幅の最も狭い第３パッド部とを有することを特徴とする。
【００２１】
請求項４記載の発明は、前記請求項２又は３記載の半導体装置において、複数のパッド部のうち、幅の最も狭いパッド部は、自己の保護回路が有する全ての保護用トランジスタのうち、端部に位置する保護用トランジスタの少なくとも中央部の上方を覆っていることを特徴とする。
【００２２】
請求項５記載の発明は、前記請求項１、２、３又は４記載の半導体装置において、複数のパッド部のうち、幅の最も広いパッド部は、自己のセルの幅よりも広い幅を有して、隣接するセルの内方に所定距離延びていることを特徴とする。
【００２３】
請求項６記載の発明は、前記請求項５記載の半導体装置において、前記各セルは、自己の出力トランジスタの出力を外部出力する電極パッドに接続するために最上位層に配置された配線を有し、前記配線は、自己のセルの端部から、前記所定距離を越える距離内方に入った位置に配置されていることを特徴とする。
【００２４】
請求項７記載の発明は、前記請求項１、２、３、４又は５記載の半導体装置において、複数のセルのうち、１つのセルの電極パッドと、このセルに隣接する他のセルの電極パッドとは、相互に、上下を反転して配置されることを特徴とする。
【００２５】
請求項８記載の発明は、前記請求項７記載の半導体装置において、前記隣接する２つのセルが有する２つの電極パッドのうち、一方の電極パッドの突出部は、他方の電極パッドの窪み部に入り込んでいることを特徴とする。
【００２６】
請求項９記載の発明は、前記請求項２又は３記載の半導体装置において、複数のセルのうち、１つのセルの電極パッドは、最も幅の狭いパッド部又は最も幅の広いパッド部が前記内部回路の内方に向かって延びていることを特徴とする。
【００２７】
請求項１０記載の発明は、前記請求項８記載の半導体装置において、前記電極パッドは、前記内部回路に所定電圧を供給するための電源端子パッドであることを特徴とする。
【００２８】
請求項１１記載の発明は、前記請求項２又は３記載の半導体装置において、前記複数のパッド部のうち、最も幅の広いパッド部には、前記出力トランジスタの出力を外部出力するための外部接続用ワイヤがボンディングされることを特徴とする。
【００２９】
請求項１２記載の発明は、前記請求項２又は３記載の半導体装置において、前記複数のパッド部のうち、最も幅の広いパッド部以外の所定のパッド部には、前記内部回路のテスト用として、検査用のプローブピンが当てられることを特徴とする。
【００３０】
請求項１３記載の発明の半導体装置は、基板に形成された出力トランジスタを備えたセルが複数個並んで配置された半導体装置において、前記各セルは、自己の出力トランジスタの出力を外部出力する電極パッドに接続するために最上位層に配置された配線を有し、前記配線は、自己のセルの幅方向の端部から設定距離内方に入った位置に配置されていることを特徴とする。
【００３１】
請求項１４記載の発明は、前記請求項１３記載の半導体装置において、前記各セルの上方に配置される電極パッドは、自己のセルの幅よりも広い幅のパッド部を有し、前記配線の配置位置とこの配線が属する自己のセルの幅方向の端部との距離である前記設定距離は、前記パッド部が自己のセルの幅を超えて隣りに位置するセルの内方に延びる距離よりも長い距離に設定されていることを特徴とする。
【００３２】
以上により、請求項１〜１２記載の発明では、外部との信号入出力用の電極パッドが自己のセルの上方に位置していて、ＰＯＥ構造となっているので、入出力回路部の面積が効果的に低減される。しかも、各セルの電極パッドは、相互に、千鳥状の配置となっているので、セルのピッチが短縮されても、隣接する電極パッド間の離隔を比較的長く設定することができ、電極パッド間の離隔ルールを守ることができる。しかも、セルが有する保護トランジスタを電極パッドに接続するための接続配線の上方には、必ず、電極パッドが位置していて、電極パッドと各保護トランジスタとの間のインピーダンスが各保護トランジスタ相互間でほぼ等しい。従って、電極パッドに侵入した静電気放電の高電圧は各保護トランジスタに均一に印加されて、各保護トランジスタの動作が均一になるので、各保護トランジスタの破壊を招くことなく、内部回路を静電気放電から有効に保護することができる。
【００３３】
また、請求項２〜４記載の発明では、電極パッドが少なくとも３つ以上の幅の異なるパッドを順次接続して成り、突出部と窪み部とを有する段差状であるので、隣接する電極パッド同士を上下反転させて隣接させる場合に、自己の電極パッドの突出部を隣接する電極パッドの窪み部に入り込ませたときであっても、自己の電極パッドの最も幅の狭い部分は、隣接する電極パッドに邪魔されずに、更に前方へ延ばすことができる。従って、自己のセルが有する保護トランジスタの接続配線の上方には、必ず、電極パッドを位置させることが可能である。
【００３４】
更に、請求項７記載の発明では、隣接する電極パッド同士を上下反転させて隣接配置させるので、１つの電極パッドを持つパッドセルを共通化できる。
【００３５】
加えて、請求項９及び１０記載の発明では、電極パッドのうち最も幅の狭いパッド部が内部回路の内方にまで延びているので、この電極パッドを電源パッドとして使用する場合には、電源電圧を供給する際の電圧降下を有効に少なくして、良好な電源供給が可能である。
【００３６】
また、請求項１３及び１４記載の発明では、自己のセルにおいて、電極パッドに接続される最上位層に配置された配線が、自己のセルの端部から設定距離内方に入った位置に配置されているので、たとえ隣接するセルの電極パッドの幅が広くて、自己のセルの内方に延びて来た場合であっても、この延びて来た電極パッドの部分が、自己のセルの電極パッドに接続される配線の上方に位置することを防止できる。従って、電極パッドとして、セルの幅未満の幅を持つものや、セルの幅を超える幅を持つものなど、種々の電極パッドに対応できる１種類の入出力セルを提供でき、入出力セルのライブラリ開発の効率化が図られる。
【００３７】
【発明の実施の形態】
以下、本発明の実施の形態の半導体装置を図面に基づいて説明する。
【００３８】
（第１の実施の形態）
図１は、本発明の第１の実施の形態の半導体装置の具体的構成を示す。
【００３９】
同図は、半導体チップの外周囲に配置される入出力回路部の要部構成を示しており、複数個（同図では３個）の入出力セルＩＯＣが並んで配置される。図２（ａ）及び（ｂ）は前記３個の入出力セルＩＯＣの各上方に電極パッドセルＰａｄが配置された構成を示している。
【００４０】
先ず、前記各入出力セルＩＯＣの構成を示す。図３（ａ）は図１のａ−ａ線断面図を、同図（ｂ）は図１のｂ−ｂ線断面図を示す。これ等の図において、２はＰ型の半導体基板、３及び４は、各々、前記半導体基板２上に形成されたＰ型ウエル及びＮ型ウエル、Ｎ１は前記Ｐ型ウエル３上で４つに分割して形成されたＮ型ＭＯＳトランジスタ、Ｐ１は前記Ｎ型ウエル４上で４つに分割して形成されたＰ型ＭＯＳトランジスタである。前記Ｎ型ＭＯＳトランジスタＮ１とＰ型ＭＯＳトランジスタＰ１とは、素子分離領域５によって相互に素子分離されている。また、６及び７は、各々、Ｎ型ＭＯＳトランジスタＮ１のドレイン及びソースを構成するＮ型拡散領域、８及び９は、各々、Ｐ型ＭＯＳトランジスタＰ１のドレイン及びソースを構成するＰ型拡散領域である。前記４つづつのＮ型ＭＯＳトランジスタＮ１及びＰ型ＭＯＳトランジスタＰ１が直線状に配置され、これらより４組の出力トランジスタＯＴが形成される。この４組の出力トランジスタＯＴは、更に、２列備えられている。
【００４１】
また、ＶＳＳは第２配線層に配置された接地電位の接地配線、ＶＤＤは第２配線層に配置された所定電位の電源配線である。前記接地配線ＶＳＳは、接続孔１０、第１配線層に設けられた孤立配線領域１１及び接続孔１２を介してＮ型ＭＯＳトランジスタＮ１のソースであるＮ型拡散領域７に接続されている。同様に、電源配線ＶＤＤは、接続孔１３、第１配線層に設けられた孤立配線領域１４及び接続孔１５を介してＰ型ＭＯＳトランジスタＰ１のソースであるＰ型拡散領域９に接続されている。
【００４２】
更に、１６は金属配線（例えば銅）より成る接続配線（配線）であって、最上位層（第３配線層）に配線されている。この接続配線１６は、その上方に配置された前記電極パッドセルＰａｄと接続される。また、この接続配線１６は、図１に示したように、全ての出力トランジスタＯＴの上方に位置するようにＵ字形状に形成されている。この接続配線１６は、前記出力トランジスタＯＴを構成するＰ型ＭＯＳトランジスタＰ１のドレイン（Ｐ型拡散領域８）に、接続孔１８、第２配線層に設けた孤立配線領域２０、接続孔２２、第１配線層に設けた孤立配線領域２４、及び接続孔２６より成るスタックド・ビア構造を介して接続されると共に、Ｎ型ＭＯＳトランジスタＮ１のドレイン（Ｎ型拡散領域６）に、接続孔１９、第２配線層に設けた孤立配線領域２１、接続孔２３、第１配線層に設けた孤立配線領域２５、及び接続孔２７より成るスタックド・ビア構造を介して接続されていて、Ｐ型及びＮ型のＭＯＳトランジスタＰ１、Ｎ１のドレイン（Ｐ型拡散領域８及びＮ型拡散領域６）を電極パッドセルＰａｄに共通接続する。
【００４３】
前記各組の出力トランジスタＯＴは、前記共通接続された電源パッドセルＰａｄを介して内部回路の信号を外部に出力する一方、外部からの信号を内部回路に入力する。更に、これ等の出力トランジスタＯＴは、同一構成であるＥＳＤ保護トランジスタ（保護トランジスタ）を兼用している。以下、この出力トランジスタＯＴをＥＳＤ保護トランジスタという。これらのＥＳＤ保護トランジスタＯＴは、前記電極パッドセルＰａｄから侵入する静電気放電の正又は負の高電圧を、Ｐ型ＭＯＳトランジスタＰ１から電源配線ＶＤＤに、又はＮ型ＭＯＳトランジスタＮ１から接地配線ＶＳＳに放電して、内部回路（図示せず）を静電気放電から保護するものであって、静電気放電に対する保護回路５５を構成する。
【００４４】
次に、前記電極パッドセルＰａｄの具体的な構成を説明する。各入出力セルＩＯＣの上方に位置する電極パッドセルＰａｄは、同一構成である。この電極パッドセルＰａｄは、図２（ａ）に示すように、自己の入出力セルＩＯＣの最上位配線層（第３配線層）に形成される電極パッド５０と、同図（ｂ）に示すように、その更に上層の金属（例えばアルミニューム）配線層に配置される電極パッド５１とを有する２層の電極パッド構造を持つ。この両電極パッド５０、５１は、接続孔（図２では図示せず）により接続される。
【００４５】
前記電極パッドセルＰａｄにおいて、２層のうち下側に位置する電極パッド５０は、その配置された層、すなわち、入出力セルＩＯＣの最上位層である第３層に形成された前記Ｕ字状の接続配線１６を取り込んでいて、自己の入出力セルＩＯＣの保護回路５５の上方を覆っている。上側の電極パッド５１は、前記下側の電極パッド５０と同一形状である。更に、各電極パッドセルＰａｄは、その相互間の離隔ルールを守るように、全体として千鳥状に配置されている。尚、図２（ａ）及び（ｂ）において、５３は、半導体チップを切り出す際に切り取り領域となるスクライブ領域である。
【００４６】
次に、電極パッドセルＰａｄの具体的な構成を説明する。この電極パッドセルＰａｄを構成する２層の電極パッド５０、５１は、同一形状であるので、以下、下側の電極パッド５０を例に挙げて説明する。この電極パッド５０は、幅の異なる３つのパッド部５０ａ、５０ｂ、５０ｃから成る。最も幅の広い第１パッド部５０ａに次に幅の広い第２パッド部５０ｂが接続され、この第２パッド部５０ｂに第３パッド部５０ｃが接続されている。前記第１パッド部５０ａは、ボンディング電極領域であって、出力トランジスタＯＴの入出力を外部へ又は外部から入出力するための外部接続用ワイヤ（図示せず）のボンディングが確実に行い得る程度の広さを有する。また、第２パッド部５０ｂは、テストツールのプローブピンが接触する検査用電極領域であって、所定の小面積を有し、その幅は自己の入出力セルＩＯＣの幅とほぼ等しい。更に、第３パッド部５０ｃは、図２（ａ）から判るように、前記検査用の第２パッド部５０ｂが前記Ｕ字状の接続配線１６の両端部１６ａの上方を覆わない範囲、すなわち、保護回路５５を構成する複数のＥＳＤ保護トランジスタＯＴのうち、図３（ｃ）に示すような端部に位置する１又は数個のＥＳＤ保護トランジスタＯＴの中央部上方を覆っている。
【００４７】
前記電極パッド５０は、幅の異なる第１及び第２のパッド部５０ａ、５０ｂとの連係に伴い、この連係部において、第１パッド５０ａ側に所定幅の突出部ｘ１を有し、第２パッド５０ｂ側に窪み部ｙ１を有する。同様に、第２及び第３のパッド部５０ｂ、５０ｃとの連係部において、第２パッド５０ｂ側には、前記突出部ｘ１とほぼ同一幅の突出部ｘ２が、第３パッド５０ｃ側には窪み部ｙ２が形成される。
【００４８】
前記各入出力セルＩＯＣは、狭い幅に形成されていて、隣接する入出力セルＩＯＣとの間隔に隙き間がないように配置され、狭ピッチ化されている。一方、電源パッド５０の第１パッド部５０ａは、ボンディングが確実に行い得る程度の幅に形成され、自己の入出力セルＩＯＣの幅よりも広い幅を有する。従って、自己の電源パッド５０の第１パッド部５０ａは、隣接する入出力セルＩＯＣの幅方向に延びてその内方に所定距離、即ち、前記突出部ｘ１の幅だけ延びている。
【００４９】
そして、隣接する２個の電極パッド５０同士は、相互に上下反転して配置される。更に、この上下反転の状態において、一方の電極パッド５０の第１パッド部５０ａの突出部ｘ１が他方の電極パッド５０の第３パッド部５０ｃの窪み部ｙ２に入り込むと共に、一方の電極パッド５０の第２パッド部５０ｂの突出部ｘ２が他方の電極パッド５０の第２パッド部５０ｂの窪み部ｙ１に入り込む形になっている。
【００５０】
次に、入出力セルＩＯＣの最上位層に配置されて前記電極パッド５０と接続されるＵ字形状の接続配線１６の配置位置について、説明する。
【００５１】
図１において円Ｌで囲んだ部分の拡大図を図４（ａ）に示す。同図において、接続配線１６は、その端部が、自己の入出力セルＩＯＣの端部から設定距離Ｄだけ内方に入った位置になるように配置されている。この設定距離Ｄは、図４（ｂ）に示すように、隣接する入出力セルＩＯＣの電極パッド５０の第１パッド部５０ａが自己の入出力セルＩＯＣの内方に延びる距離、即ち、突出部ｘ１の幅にほぼ等しい距離を越える長い距離である。
【００５２】
本実施の形態では、各入出力セルＩＯＣにおいて、電極パッド５０が保護回路５５の上方に配置されているので、電極パッドを保護回路５５と並べて配置する場合に比して、配置面積を効果的に削減することができる。しかも、各入出力セルＩＯＣの電極パッド５０が千鳥状に配置されているので、各入出力セルＩＯＣの幅を狭くして狭ピッチ化を図った場合にも、電極パッド５０同士の離隔ルールを守ることができる。
【００５３】
また、図１及び図２（ａ）から判るように、各入出力セルＩＯＣにおいて、保護回路５５を構成するＥＳＤ保護トランジスタＯＴの接続配線１６の上方には、電極パッド５０が位置しており、特に、端部に位置する１又は数個のＥＳＤ保護トランジスタＯＴの上方には、その中央部上方において、幅の最も狭い第３パッド部５０ｃが位置している。従って、図３（ｃ）から判るように、全てのＥＳＤ保護トランジスタＯＴを構成するＰ型及びＮ型のＭＯＳトランジスタＰ１、Ｎ１のドレイン（（Ｐ型拡散領域８及びＮ型拡散領域６）は、各々、接続孔１８、１９等を備えたスタックド・ビア構造を介して、その直上方に位置する電極パッド５０に接続されると共に、この電極パッド５０は更にその上方の電極パッド５１に接続されるので、電極パッドセルＰａｄと各ＥＳＤ保護トランジスタＯＴとの間の接続インピーダンスは均一である。従って、電極パッドセルＰａｄに静電気放電の高電位が印加された場合には、各ＥＳＤ保護トランジスタＯＴにかかる高電位は相互にほぼ同電圧となって、その何れかには集中せず、その結果、何れかのＥＳＤ保護トランジスタＯＴの破壊を招くことなく、静電気放電の正又は負の高電圧は各ＥＳＤ保護トランジスタＯＴを介して電源配線ＶＤＤ又は接地配線ＶＳＳに逃がされて、内部回路が有効に静電気放電から保護されることになる。
【００５４】
特に、図２（ａ）に示したように、自己の入出力セルＩＯＣの電極パッド５０の突出部ｘ１、ｘ２が、隣接する入出力セルＩＯＣの電極パッド５０の窪み部ｙ１、ｙ２に入り込む配置構成では、自己の入出力セルＩＯＣの電極パッド５０の第２パッド部５０ｂが、隣接する入出力セルＩＯＣの電極パッド５０の第１パッド部５０ａに邪魔されるため、第２パッド部５０ｂをその同一の幅のまま前方に延ばすことはできない。しかし、本実施の形態では、第２パッド部５０ｂよりも幅の狭い第３パッド部５０ｃが第２パッド部５０ｂに接続されて、第２パッド部５０ｂの前方に位置しているので、この第２パッド部５０ｃにより、端部に位置するＥＳＤ保護トランジスタＯＴの上方を覆って、このＥＳＤ保護トランジスタＯＴと電極パッド５０との接続インピーダンスを下げることが可能である。
【００５５】
更に、各入出力セルＩＯＣの電極パッドセルＰａｄは、相互に上下反転して使用されるので、２種類の電極パッドセルを作成する必要がなく、全ての入出力セルＩＯＣで電極パッドセルを共用化することができる。
【００５６】
加えて、入出力セルＩＯＣを狭ピッチ化するようにそのセル幅を狭く設定した場合においても、電極パッド５０のボンディング電極領域である第１パッド部５０ａの幅は、入出力セルＩＯＣの幅よりも広くする必要がある。図５（ａ）及び（ｂ）は、それぞれ図１の入力セルのｆ−ｆ線断面図及び図２（ｂ）の入出力セルのｇ−ｇ線断面図である。この場合、図５（ａ）及び（ｂ）に示すように、自己の入出力セルＩＯＣの電極パッド５０の第１パッド部５０ａは、最上位層（第３層）において、隣接する入出力セルＩＯＣの幅方向内方に延び、その突出部ｘ１の幅だけ、隣接する入出力セルＩＯＣの内方に入り込む形となるが、この隣接する入出力セルＩＯＣでは、自己の入出力セルＩＯＣの電極パッド５０に接続するための接続配線１６の配置位置が、前記最上位層（第３層）において、前記突出部ｘ１の幅に等しい距離を超える長い距離だけ自己の入出力セルＩＯＣの内方に入り込んだ位置に設定されている。従って、幅の広い電極パッド５０が使用された場合に、隣接する入出力セルＩＯＣの幅方向内方にこの電極パッド５０の第１パッド部５０ａが入り込んでも、この入り込んだ第１パッド部５０ａが自己の入出力セルＩＯＣの接続配線１６を取り込むことはない。よって、電極パッドとして、入出力セルＩＯＣの幅よりも広い第１パッド部５０ａを有する電極パッド５０を使用する場合や、入出力セルＩＯＣの幅以下の幅を持つ電極パッドを使用する場合など、種々の形状の電極パッドを使用する場合や、又は、電源パッドの配置位置を入出力セルＩＯＣの側方に配置するインライン配置とする場合や、本実施の形態のように入出力セルＩＯＣの上方に電極パッドセルＰａｄを千鳥状に配置する場合等であっても、入出力セルＩＯＣは１種類で良く、入出力セルＩＯＣのライブラリの開発の効率化を図ることができる。
【００５７】
（第２の実施の形態）
次に、本発明の第２の実施の形態を図６に基づいて説明する。
【００５８】
本実施の形態は、電極パッドセルを電源端子セルとして使用する場合である。図６（ａ）において、入出力セルＩＯＣ’は、最上位層に設けたＵ字形状の接続配線１６’の両端部が、半導体チップに備える内部回路（図示せず、同図では上方に位置する）に向かって大きく延びる構成を有する。
【００５９】
また、図６（ｂ）において、電極パッドセルＰａｄ’では、前記接続配線１６’を取り込む下側の電極パッド（電源端子パッド）５０’の最小幅の第３パッド部５０ｃ’、又は最大幅の第１パッド部５０ａ’が前記内部回路に向かって延びる構成を有する。同図（ｃ）に示した上側の電極パッド５１’も、下側の電極パッド５０’と同一の構成を有して、同様に内部回路に向かって延びる構成を有する。
【００６０】
従って、本実施の形態では、接続配線１６’よりも幅広の電源端子セルの全体が内部回路近傍にまで延びているので、内部回路への電極供給ラインのインピーダンスを効果的に下げて、内部回路への電源供給を良好に行うことができる。
【００６１】
尚、以上の説明では、電極パッド５０、５０’は、幅の異なる３つのパッド部５０ａ、５０ａ’５０ｂ、５０ｃ、５０ｃ’により構成したが、本発明はこれに限定されず、４つ以上の幅の異なるパッド部で電極パッドを構成しても良い。
【００６２】
【発明の効果】
以上説明したように、請求項１〜１２記載の発明の半導体装置によれば、電極パッドが自己のセルの上方に位置するＰＯＥ構造を採用すると共に、各セルの電極パッドを千鳥状の配置としたので、電極パッド間の離隔ルールを守りつつ、入出力回路部の面積を効果的に低減できる。しかも、セルが有する保護トランジスタの接続配線の上方に電極パッドを位置させたので、電極パッドに侵入した静電気放電に対して、各保護トランジスタの動作を均一にして、各保護トランジスタの破壊を招くことなく、内部回路を静電気放電から有効に保護することができる。
【００６３】
また、請求項２〜４記載の発明の半導体装置によれば、少なくとも３つ以上の幅の異なるパッドを順次接続した段差状の電極パッドとしたので、自己の電極パッドの突出部を隣接する電極パッドの窪み部に入り込ませたときであっても、自己セルの保護トランジスタの接続配線の上方に必ず電極パッドを位置させることが可能である。
【００６４】
更に、請求項７記載の発明の半導体装置によれば、隣接する電極パッド同士を上下反転させて隣接配置したので、１つの電極パッドを持つパッドセルを共通化できる。
【００６５】
加えて、請求項９及び１０記載の発明の半導体装置によれば、電極パッドのうち最も幅の狭いパッド部を内部回路に向かって延ばしたので、この電極パッドを電源パッドとして使用する場合に、電源電圧を供給する際の電圧降下を有効に少なくでき、良好な電源供給を可能にできる。
【００６６】
また、請求項１３及び１４記載の発明の半導体装置によれば、電極パッドとして、セルの幅未満の幅を持つものや、セルの幅を超える幅を持つものなど、種々の電極パッドに対応できる１種類の入出力セルを提供できるので、入出力セルのライブラリ開発の効率化を図ることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置である入出力回路部の一部を構成する入出力セルの構成を示す平面図である。
【図２】（ａ）は同入出力回路部の一部を構成する電極パッドセルを構成する２層の電極パッドのうち、下側の電極パッドの構成を示す平面図、（ｂ）は同電極パッドセルを構成する上側の電極パッドの構成を示す平面図である。
【図３】（ａ）は図１の入出力セルのａ−ａ線断面図、（ｂ）は同入出力セルのｂ−ｂ線断面図、（ｃ）は図２（ａ）の入出力セルのｃ−ｃ線断面図である。
【図４】（ａ）は図１の入出力セルの円Ｌで囲む部分の拡大図、（ｂ）は同拡大図において上方に電極パッドを配置した平面図である。
【図５】（ａ）は図１の入出力回路部のｆ−ｆ線断面図、（ｂ）は図２（ｂ）の入出力回路部のｇ−ｇ線断面図である。
【図６】（ａ）は本発明の第２の実施の形態の半導体装置である入出力回路部の一部を構成する入出力セルの構成を示す平面図、（ｂ）は同入出力回路部の一部を構成する電極パッドセルを構成する下側の電極パッドの構成を示す平面図、（ｂ）は同電極パッドセルを構成する上側の電極パッドの構成を示す平面図である。
【図７】入出力回路部の回路構成を示す図である。
【図８】同入出力回路部の具体的レイアウト構成を示す図である。
【図９】同入出力回路部の１−１線断面図である。
【図１０】従来の半導体装置の電極パッドの千鳥状の配置を示す図である。
【図１１】入出力回路部のＥＳＤ保護トランジスタの上方に段差状の電極パッドを配置した図である。
【図１２】提案する入出力回路部を示し、（ａ）は同入出力回路部の一部を構成する入出力セルを示す平面図、（ｂ）は同入出力セルの上方に電極パッドセルを配置した平面図、（ｃ）は図１２（ａ）のｃ−ｃ線断面図、（ｄ）は図１２（ａ）のｄ−ｄ線断面図、（ｅ）は図１２（ｂ）のｅ−ｅ線断面図である。
【図１３】ピッチの幅を短く設定し、隙き間なく配置した入出力セルの上方に段差状の電極パッドを配置した図である。
【符号の説明】
ＩＯＣ、ＩＯＣ’      入出力セル
Ｎ１                  Ｎ型ＭＯＳトランジスタ
Ｐ１                  Ｐ型ＭＯＳトランジスタ
ＯＴ                  出力トランジスタ兼ＥＳＤ保護トランジスタ
（保護トランジスタ）
ＶＤＤ                電源配線
ＶＳＳ                接地配線
２                    基板
１６、１６’          接続配線（配線）
Ｐａｄ                電極パッドセル
５０                  下側の層の電極パッド
５０ａ、５０ａ’      第１パッド部
５０ｂ                第２パッド部
５０ｃ、５０ｃ’      第３パッド部
ｘ１、ｘ２            突出部
ｙ１、ｙ２            窪み部
５０’                電極パッド（電源端子パッド）
５１、５１’          上側の層の電極パッド
Ｄ                    設定距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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