(57)【要約】【課題】ウェハ検査の際の出力電流を安定化して、出力トランジスタのドライブ能力の不安定を低減し、ＬＳＩ半導体チップの量産の場においても正確に検査することができる半導体装置およびその検査方法を提供する。【解決手段】ＬＳＩ半導体チップのウェハ検査において、出力トランジスタ３のＩ／Ｏパッド４にプローブ２を当てて、プローブ２に接続されているＬＳＩテスタ１から電圧を印加し、その時に出力トランジスタ３からＩ／Ｏパッド４へ流れる電流を、半導体ＬＳＩチップ内で、電流−電圧変換用抵抗５に流して電圧に変換し、ボルテージフォロア６を介してＶＣＯ１２に入力することで周波数変換し、その周波数をＶＣＯ出力値計測用カウンタ装置１３でカウントし、そのカウンタ出力を結果比較回路１０により基準クロックＣＰＣＬＫと比較し、その比較結果を基にＬＳＩテスタ１で当該ＬＳＩ半導体チップに対して良否判定する。【選択図】　　図４
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【特許請求の範囲】
【請求項１】
ウェハ上に外部接続用の複数のＩ／Ｏパッドを有するＬＳＩ半導体チップとして複数形成され、それぞれＬＳＩテスタによりそのプローブを通じてウェハ検査される半導体装置において、前記ウェハ上の全ＬＳＩ半導体チップのそれぞれに、電流を電圧に変換するための抵抗と、前記抵抗の端子電圧を検出するボルテージフォロアと、前記ボルテージフォロアによる検出電圧をｎビットのデジタル値に変換するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータからのデジタルデータに対してレジスタとして機能するフリップフロップとからなる出力電圧測定手段を内蔵し、前記出力電圧測定手段を、個々のＬＳＩ半導体チップの最終段の出力トランジスタと前記Ｉ／Ｏパッドとの接続点に、その接続点から前記抵抗に前記出力トランジスタからの出力電流が流れるように接続し、前記フリップフロップから前記ウェハ検査による良否判定のための信号を出力するよう構成したことを特徴とする半導体装置。
【請求項２】
出力電圧測定手段内に、複数の論理素子からなり、Ａ／Ｄコンバータからのデジタルデータに応じてフリップフロップから出力されるｎビットパラレル信号に対して、ウェハ検査による良否判定のための出力期待値比較を実行する結果比較回路を設け、前記結果比較回路を、前記Ａ／Ｄコンバータからのｎビットパラレル信号に対する出力期待値比較をＬＳＩ半導体チップ内部で行い、その判定結果を前記ＬＳＩ半導体チップの１出力端子のみから出力可能なように構成したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
ウェハ上に外部接続用の複数のＩ／Ｏパッドを有するＬＳＩ半導体チップとして複数形成され、それぞれＬＳＩテスタによりそのプローブを通じてウェハ検査される半導体装置において、前記ウェハ上の全ＬＳＩ半導体チップのそれぞれに、電流を電圧に変換するための抵抗と、前記抵抗の端子電圧を検出するボルテージフォロアと、前記ボルテージフォロアによる検出電圧に対応した周波数を有する交流信号を出力するＶＣＯと、前記ＶＣＯからの交流信号の周波数を計測するカウンタと、複数の論理素子からなり、前記ＶＣＯからの交流信号の周波数に応じて前記カウンタから出力されるｎビットパラレル信号に対して、ウェハ検査による良否判定のための出力期待値比較を実行する結果比較回路とからなる出力電圧測定手段を内蔵し、前記出力電圧測定手段を、個々のＬＳＩ半導体チップの最終段の出力トランジスタと前記Ｉ／Ｏパッドとの接続点に、その接続点から前記抵抗に前記出力トランジスタからの出力電流が流れるように接続し、前記結果比較回路から前記ウェハ検査による良否判定のための信号を出力するよう構成したことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置の検査方法であって、出力電圧測定手段内のＡ／Ｄコンバータからのデジタルデータに応じてフリップフロップから出力されるｎビットパラレル信号を、それぞれ対応するＬＳＩ半導体チップの出力端子から出力し、この出力信号を基に、ＬＳＩテスタによるウェハ検査を行って、前記ＬＳＩ半導体チップに対して良否判定する半導体装置の検査方法。
【請求項５】
請求項２に記載の半導体装置の検査方法であって、出力電圧測定手段内のＡ／Ｄコンバータからのデジタルデータに応じてフリップフロップから出力されるｎビットパラレル信号に対して、結果比較回路により出力期待値比較をＬＳＩ半導体チップ内部で行い、それらの比較結果を前記ＬＳＩ半導体チップの１出力端子のみから出力し、この出力信号を基に、ＬＳＩテスタによるウェハ検査を行って、前記ＬＳＩ半導体チップに対して良否判定する半導体装置の検査方法。
【請求項６】
請求項３に記載の半導体装置の検査方法であって、出力電圧測定手段内のＶＣＯからの交流信号の周波数に応じてカウンタから出力されるｎビットパラレル信号に対して、結果比較回路により出力期待値比較をＬＳＩ半導体チップ内部で行い、それらの比較結果を前記ＬＳＩ半導体チップの１出力端子のみから出力し、この出力信号を基に、ＬＳＩテスタによるウェハ検査を行って、前記ＬＳＩ半導体チップに対して良否判定する半導体装置の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ウェハ上に形成されＬＳＩテスタによりプローブを通じてウェハ検査される半導体装置およびその検査方法に関するものである。
【０００２】
【従来の技術】
従来から、半導体装置を構成するＬＳＩ半導体チップは、通常、円盤状のシリコンウェハ上に複数形成されており、このＬＳＩ半導体チップに対する電気的な性能検査として、シリコンウェハ上に形成された状態でＬＳＩテスタによりプローブを通じて検査を行うウェハ検査が行われている。
【０００３】
このウェハ検査において、ウェハ上のＬＳＩ半導体チップに対して、その出力トランジスタのドライブ能力を検査する場合、ＬＳＩ半導体チップ上で測定対象とするＩ／Ｏパッドにプローブカードのプローブを当て、ＬＳＩテスタを使用して、電圧印加−電流測定による出力ドライブ能力の検査を行っている。
【０００４】
以上のように、従来の半導体装置における出力ドライブ能力の検査方法として、ウェハ検査による出力ドライブ能力の検査方法について、図面を参照しながら以下に説明する。
【０００５】
図１は従来の半導体装置の検査方法としてＬＳＩ半導体チップに対する出力ドライブ能力の検査方法を示すブロック図である。図１において、ａはＬＳＩテスタ、ｂはウェハ検査で使用するプローブカードのプローブ、ｃはＬＳＩ半導体チップの最終段の出力トランジスタ、ｄは、ＬＳＩ半導体チップのＩ／Ｏパッドである。
【０００６】
以上のような構成により示される従来の出力ドライブ能力の検査方法について、以下に説明する。
ＬＳＩ半導体チップのウェハ検査において、ＬＳＩ半導体チップの最終段の出力トランジスタｃのＩ／Ｏパッドｄにプローブカードのプローブｂを当て、プローブｂに接続されているＬＳＩテスタａから電圧（ＶＤＤ−しきい値：例えば、しきい値＝０．６ｖ）を印加し、その時に出力トランジスタｃから流れる電流ＩをＬＳＩテスタａで測定する。
【０００７】
【発明が解決しようとする課題】
しかしながら上記のような従来の半導体装置の検査方法では、ＬＳＩ半導体チップにおいて、システムＬＳＩ化が進んで、ＬＳＩの集積度が大幅に上昇し、また多ピン化も進んでいるため、ウェハ検査において、ＬＳＩ半導体チップの最終段の出力トランジスタの出力ドライブ能力を検査する場合、ウェハ検査で用いるプローブカードのプローブｂと出力トランジスタｃのＩ／Ｏパッドｄとの間のコンタクト抵抗により、出力ドライブが能力不足となり、出力電流が不安定となる現象が発生して、ＬＳＩ半導体チップの製造の場において、特に量産の場において、正確なＬＳＩ検査ができないという問題点を有していた。
【０００８】
本発明は、上記従来の問題点を解決するもので、ＬＳＩ半導体チップのウェハ検査における最終段の出力トランジスタの出力ドライブ能力を検査する際に、その出力電流を安定化して出力トランジスタのドライブ能力の不安定を低減し、ＬＳＩ半導体チップの量産の場においても、正確に検査することができる半導体装置およびその検査方法を提供する。
【０００９】
【課題を解決するための手段】
上記の課題を解決するために本発明の請求項１に記載の半導体装置は、ウェハ上に外部接続用の複数のＩ／Ｏパッドを有するＬＳＩ半導体チップとして複数形成され、それぞれＬＳＩテスタによりそのプローブを通じてウェハ検査される半導体装置において、前記ウェハ上の全ＬＳＩ半導体チップのそれぞれに、電流を電圧に変換するための抵抗と、前記抵抗の端子電圧を検出するボルテージフォロアと、前記ボルテージフォロアによる検出電圧をｎビットのデジタル値に変換するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータからのデジタルデータに対してレジスタとして機能するフリップフロップとからなる出力電圧測定手段を内蔵し、前記出力電圧測定手段を、個々のＬＳＩ半導体チップの最終段の出力トランジスタと前記Ｉ／Ｏパッドとの接続点に、その接続点から前記抵抗に前記出力トランジスタからの出力電流が流れるように接続し、前記フリップフロップから前記ウェハ検査による良否判定のための信号を出力するよう構成したことを特徴とする。
【００１０】
また、本発明の請求項４に記載の半導体装置の検査方法は、請求項１に記載の半導体装置の検査方法であって、出力電圧測定手段内のＡ／Ｄコンバータからのデジタルデータに応じてフリップフロップから出力されるｎビットパラレル信号を、それぞれ対応するＬＳＩ半導体チップの出力端子から出力し、この出力信号を基に、ＬＳＩテスタによるウェハ検査を行って、前記ＬＳＩ半導体チップに対して良否判定する方法としたことを特徴とする。
【００１１】
以上により、ウェハ検査でＬＳＩテスタによりＬＳＩ半導体チップに対してその最終段出力トランジスタの出力ドライブ能力を検査する場合に、出力トランジスタからの電流をＬＳＩ半導体チップ内の出力電圧測定手段側に流し、ＬＳＩ半導体チップのＩ／Ｏパッドからの電流出力をなくして、プローブカードのプローブとＩ／Ｏパッド間のコンタクト抵抗により発生していた出力電流の不安定をなくし、安定した検査を可能とし、また、全ての最終段出力トランジスタの出力ドライブ能力について一括検査を可能とし、また、最終段出力トランジスタの出力ドライブ能力についてデジタル判定を可能にすることにより、ウェハ検査により、ＬＳＩ半導体チップに対してその出力トランジスタの出力ドライブ能力について、安定でかつ正確に検査することができる。
【００１２】
また、本発明の請求項２に記載の半導体装置は、請求項１に記載の出力電圧測定手段内に、複数の論理素子からなり、Ａ／Ｄコンバータからのデジタルデータに応じてフリップフロップから出力されるｎビットパラレル信号に対して、ウェハ検査による良否判定のための出力期待値比較を実行する結果比較回路を設け、前記結果比較回路を、前記Ａ／Ｄコンバータからのｎビットパラレル信号に対する出力期待値比較をＬＳＩ半導体チップ内部で行い、その判定結果を前記ＬＳＩ半導体チップの１出力端子のみから出力可能なように構成したことを特徴とする。
【００１３】
また、本発明の請求項５に記載の半導体装置の検査方法は、請求項２に記載の半導体装置の検査方法であって、出力電圧測定手段内のＡ／Ｄコンバータからのデジタルデータに応じてフリップフロップから出力されるｎビットパラレル信号に対して、結果比較回路により出力期待値比較をＬＳＩ半導体チップ内部で行い、それらの比較結果を前記ＬＳＩ半導体チップの１出力端子のみから出力し、この出力信号を基に、ＬＳＩテスタによるウェハ検査を行って、前記ＬＳＩ半導体チップに対して良否判定する方法としたことを特徴とする。
【００１４】
以上により、ＬＳＩ半導体チップ内の出力電圧測定手段を構成するＡ／Ｄコンバータから出力されるｎｂｉｔパラレル出力信号の出力期待値比較をも、ＬＳＩ半導体チップ内部で行い、ＬＳＩ半導体チップの１本の出力端子のみを用いてＬＳＩテスタでの良否判定を可能とし、ＬＳＩ半導体チップにおいて、ピンの制約を低減することにより、ピン数を削減するとともに、少数ピンのＬＳＩ半導体チップでも、ｎｂｉｔパラレル出力信号の出力期待値比較による良否判定を実現することができる。
【００１５】
また、本発明の請求項３に記載の半導体装置は、ウェハ上に外部接続用の複数のＩ／Ｏパッドを有するＬＳＩ半導体チップとして複数形成され、それぞれＬＳＩテスタによりそのプローブを通じてウェハ検査される半導体装置において、前記ウェハ上の全ＬＳＩ半導体チップのそれぞれに、電流を電圧に変換するための抵抗と、前記抵抗の端子電圧を検出するボルテージフォロアと、前記ボルテージフォロアによる検出電圧に対応した周波数を有する交流信号を出力するＶＣＯと、前記ＶＣＯからの交流信号の周波数を計測するカウンタと、複数の論理素子からなり、前記ＶＣＯからの交流信号の周波数に応じて前記カウンタから出力されるｎビットパラレル信号に対して、ウェハ検査による良否判定のための出力期待値比較を実行する結果比較回路とからなる出力電圧測定手段を内蔵し、前記出力電圧測定手段を、個々のＬＳＩ半導体チップの最終段の出力トランジスタと前記Ｉ／Ｏパッドとの接続点に、その接続点から前記抵抗に前記出力トランジスタからの出力電流が流れるように接続し、前記結果比較回路から前記ウェハ検査による良否判定のための信号を出力するよう構成したことを特徴とする。
【００１６】
また、本発明の請求項６に記載の半導体装置の検査方法は、請求項３に記載の半導体装置の検査方法であって、出力電圧測定手段内のＶＣＯからの交流信号の周波数に応じてカウンタから出力されるｎビットパラレル信号に対して、結果比較回路により出力期待値比較をＬＳＩ半導体チップ内部で行い、それらの比較結果を前記ＬＳＩ半導体チップの１出力端子のみから出力し、この出力信号を基に、ＬＳＩテスタによるウェハ検査を行って、前記ＬＳＩ半導体チップに対して良否判定する方法としたことを特徴とする。
【００１７】
以上により、ＬＳＩ半導体チップの外部からのノイズの影響を受け難くして、安定した測定を可能にするとともに、ＬＳＩ半導体チップの１本の出力端子のみを用いてＬＳＩテスタでの良否判定を可能とし、ＬＳＩ半導体チップにおいて、ピンの制約を低減することにより、ピン数を削減するとともに、少数ピンのＬＳＩ半導体チップでも、ｎｂｉｔパラレル出力信号の出力期待値比較による良否判定を実現することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を示す半導体装置およびその検査方法について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の半導体装置およびその検査方法を説明する。
【００１９】
図２は本実施の形態１の半導体装置の構成を示すブロック図である。図２において、１はＬＳＩテスタ、２はウェハ検査で使用するプローブカードのプローブ、３はＬＳＩ半導体チップの最終段回路の出力トランジスタ、４はＬＳＩ半導体チップへの信号入出力用のＩ／Ｏパッド、５は検査対象の最終段回路からの出力電流に応じて電流−電圧変換を行う電流−電圧変換用抵抗、６は電流−電圧変換用抵抗５の端子電圧を検出するボルテージフォロア、７はボルテージフォロア６による検出電圧をｎビット（ｂｉｔ）のデジタル値に変換するｎビット対応のＡ／Ｄコンバータ、８はＡ／Ｄコンバータ７からのデジタルデータに対してＤフリップフロップ（ＦＦ）を用いて機能するレジスタ、９は検査対象の最終段回路と出力電圧測定装置（ＯＭＧ）との接続をオンオフ制御するためのＯＭＧ接続スイッチ、１０は電流−電圧変換用の抵抗５の接続をオンオフ制御するための制御スイッチである。
【００２０】
以上のように構成された本実施の形態の半導体装置について、その一動作例を以下に説明する。
最終段の出力トランジスタ３のうちＰチャンネルトランジスタの出力ドライブ能力を検査する場合、まず、ＯＭＧ接続スイッチ９をＯＮ状態にし、測定対象の出力トランジスタ３の出力ドライブ能力に応じた電流−電圧変換用抵抗５を、電流−電圧変換用抵抗制御スイッチ１０で選択し、当該出力トランジスタ３のＩ／Ｏパッド４にプローブ２を当てて、プローブ２に接続されているＬＳＩテスタ１から電圧（ＶＤＤ−しきい値：例えば、しきい値＝０．６ｖ）を印加する。
【００２１】
その時に、出力トランジスタ３からＯＭＧ接続スイッチ９を通じて流れる電流Ｉ１が、ＯＭＧ内で、電流−電圧変換用抵抗５により電圧に変換され、ボルテージフォロア６を介して、ｎｂｉｔＡ／Ｄコンバータ７に入力されデジタル値に変換される。
【００２２】
このようにして、検査により得られた測定電流Ｉ１に対してデジタル変換されたｎｂｉｔ分の測定値をレジスタ８で保持し、そのｎｂｉｔ分の測定値をＬＳＩテスタ１によりレジスタ８からＬＳＩ半導体チップの外部へ取り出して、ＬＳＩテスタ１内で期待値比較してＬＳＩ半導体チップを良否判定することにより、ＬＳＩ半導体チップに対して検査することができる。
【００２３】
その結果、ウェハ検査により、ＬＳＩ半導体チップに対してその出力トランジスタの出力ドライブ能力について、安定でかつ正確に検査することができる。
（実施の形態２）
本発明の実施の形態２の半導体装置およびその検査方法を説明する。
【００２４】
図３は本実施の形態２の半導体装置の構成を示すブロック図である。図３において、図２と同一機能部分には同一符号を付し、異なる部分についてのみ構成を説明する。図３において、１１は複数の論理素子からなり、Ａ／Ｄコンバータ７からのデジタルデータに応じてレジスタ８から出力されるｎビットパラレル信号に対して、ウェハ検査による良否判定のための出力期待値比較を実行する結果比較回路であり、Ａ／Ｄコンバータ７からのｎビットパラレル信号に対する出力期待値比較をＬＳＩ半導体チップ内部で行い、その比較結果を、ＬＳＩ半導体チップ上で任意に決めた１つの出力端子のみを用いて出力可能なように構成されている。
【００２５】
以上のように構成された本実施の形態の半導体装置について、その一動作例を以下に説明する。
最終段の出力トランジスタ３のうちＰチャンネルトランジスタの出力ドライブ能力を検査する場合、まず、ＯＭＧ接続スイッチ９をＯＮ状態にし、測定対象の出力トランジスタ３の出力ドライブ能力に応じた電流−電圧変換用抵抗５を、電流−電圧変換用抵抗制御スイッチ１０で選択し、当該出力トランジスタ３のＩ／Ｏパッド４にプローブ２を当てて、プローブ２に接続されているＬＳＩテスタ１から電圧（ＶＤＤ−しきい値：例えば、しきい値＝０．６ｖ）を印加する。
【００２６】
その時に、出力トランジスタ３からＯＭＧ接続スイッチ９を通じて流れる電流Ｉ２が、ＯＭＧ内で、電流−電圧変換用抵抗５により電圧に変換され、ボルテージフォロア６を介して、ｎｂｉｔＡ／Ｄコンバータ７に入力されデジタル値に変換される。
【００２７】
このようにして、検査により得られた測定電流Ｉ２に対してデジタル変換されたｎｂｉｔ分の測定値をレジスタ８で保持し、そのｎｂｉｔ分の測定値に対して、結果比較回路１１により、ＬＳＩ半導体チップ内で期待値比較して、その比較結果を、ＬＳＩテスタ１により、結果比較回路１１からＬＳＩ半導体チップ上で任意に決めた１つの出力端子のみを用いＬＳＩ半導体チップの外部へ取り出して、ＬＳＩ半導体チップ内での期待値比較の結果を基に、ＬＳＩテスタ１内でＬＳＩ半導体チップを良否判定することにより、ＬＳＩ半導体チップに対して検査することができる。
【００２８】
その結果、ＬＳＩ半導体チップにおいて、ピンの制約を低減してピン数を削減するとともに、少数ピンのＬＳＩ半導体チップでも、ｎｂｉｔパラレル出力信号の出力期待値比較による良否判定を実現することができる。
（実施の形態３）
本発明の実施の形態３の半導体装置およびその検査方法を説明する。
【００２９】
図４は本実施の形態３の半導体装置の構成を示すブロック図である。図４において、図２と同一機能部分には同一符号を付し、異なる部分についてのみ構成を説明する。図４において、１２はボルテージフォロア６による検出電圧に対応した周波数を有する交流信号を出力するＶＣＯ、１３はＶＣＯ１２からの交流信号の周波数を計測するＶＣＯ出力値計測用カウンタ装置である。
【００３０】
以上のように構成された実施の形態の半導体装置について、その一動作例を以下に説明する。
最終段の出力トランジスタ３のうちＰチャンネルトランジスタの出力ドライブ能力を検査する場合、まず、ＯＭＧ接続スイッチ９をＯＮ状態にし、測定対象の出力トランジスタ３の出力ドライブ能力に応じた電流−電圧変換用抵抗５を、電流−電圧変換用抵抗制御スイッチ１０で選択し、当該出力トランジスタ３のＩ／Ｏパッド４にプローブ２を当てて、プローブ２に接続されているＬＳＩテスタ１から電圧（ＶＤＤ−しきい値：例えば、しきい値＝０．６ｖ）を印加する。
【００３１】
その時に、出力トランジスタ３からＯＭＧ接続スイッチ９を通じて流れる電流Ｉ３が、ＯＭＧ内で、電流−電圧変換用抵抗５により電圧に変換され、ボルテージフォロア６を介してＶＣＯ１２に入力され、電圧−周波数変換される。
【００３２】
このようにして、検査により得られた測定電流Ｉ３に対して変換されたｎｂｉｔ分の周波数値を、ＶＣＯ出力値計測用カウンタ装置１３でカウントし、そのカウンタ出力結果に対して、結果比較回路１１により、ＬＳＩ半導体チップ内で期待値比較して、その比較結果を、ＬＳＩテスタ１により、結果比較回路１１からＬＳＩ半導体チップ上で任意に決めた１つの出力端子のみを用いＬＳＩ半導体チップの外部へ取り出して、ＬＳＩ半導体チップ内での期待値比較の結果を基に、ＬＳＩテスタ１内でＬＳＩ半導体チップを良否判定することにより、ＬＳＩ半導体チップに対して検査することができる。
【００３３】
その結果、ＬＳＩ半導体チップの外部からのノイズの影響を受け難くして、安定した測定を可能にすることができる。また、ＬＳＩ半導体チップの１本の出力端子のみを用いてＬＳＩテスタでの良否判定を可能とし、ＬＳＩ半導体チップにおいて、ピンの制約を低減してピン数を削減することができるとともに、少数ピンのＬＳＩ半導体チップでも、ｎｂｉｔパラレル出力信号の出力期待値比較による良否判定を実現することができる。
【００３４】
【発明の効果】
以上のように本発明によれば、ウェハ検査でＬＳＩテスタによりＬＳＩ半導体チップに対してその最終段出力トランジスタの出力ドライブ能力を検査する場合に、出力トランジスタからの電流をＬＳＩ半導体チップ内の出力電圧測定手段側に流し、ＬＳＩ半導体チップのＩ／Ｏパッドからの電流出力をなくして、プローブカードのプローブとＩ／Ｏパッド間のコンタクト抵抗により発生していた出力電流の不安定をなくし、安定した検査を可能とし、また、全ての最終段出力トランジスタの出力ドライブ能力について一括検査を可能とし、また、最終段出力トランジスタの出力ドライブ能力についてデジタル的に判定することができる。
【００３５】
そのため、ウェハ検査により、ＬＳＩ半導体チップに対してその出力トランジスタの出力ドライブ能力について、安定でかつ正確に検査することができる。
また、ＬＳＩ半導体チップ内の出力電圧測定手段を構成するＡ／Ｄコンバータから出力されるｎｂｉｔパラレル出力信号の出力期待値比較をも、ＬＳＩ半導体チップ内部で行い、ＬＳＩ半導体チップの１本の出力端子のみを用いてＬＳＩテスタで良否判定することができる。
【００３６】
そのため、ＬＳＩ半導体チップにおいて、ピンの制約を低減してピン数を削減するとともに、少数ピンのＬＳＩ半導体チップでも、ｎｂｉｔパラレル出力信号の出力期待値比較による良否判定を実現することができる。
【００３７】
また、ＬＳＩ半導体チップの外部からのノイズの影響を受け難くして、安定した測定を可能にすることができる。また、ＬＳＩ半導体チップの１本の出力端子のみを用いてＬＳＩテスタでの良否判定を可能とし、ＬＳＩ半導体チップにおいて、ピンの制約を低減してピン数を削減することができるとともに、少数ピンのＬＳＩ半導体チップでも、ｎｂｉｔパラレル出力信号の出力期待値比較による良否判定を実現することができる。
【図面の簡単な説明】
【図１】従来の半導体装置の検査方法を示すブロック図
【図２】本発明の実施の形態１の半導体装置の構成および検査方法を示すブロック図
【図３】本発明の実施の形態２の半導体装置の構成および検査方法を示すブロック図
【図４】本発明の実施の形態３の半導体装置の構成および検査方法を示すブロック図
【符号の説明】
ａ　　ＬＳＩテスタ
ｂ　　（プローブカードの）プローブ
ｃ　　出力トランジスタ
ｄ　　Ｉ／Ｏパッド
１　　ＬＳＩテスタ
２　　（プローブカードの）プローブ
３　　出力トランジスタ
４　　Ｉ／Ｏパッド
５　　（電流−電圧変換用の）抵抗
６　　ボルテージフォロア
７　　（ｎｂｉｔの）Ａ／Ｄコンバータ
８　　（ＦＦからなる）レジスタ
９　　ＯＭＧ接続スイッチ
１０　　（電流−電圧変換用の）抵抗制御スイッチ
１１　　結果比較回路
１２　　ＶＣＯ
１３　　（ＶＣＯ出力値計測用の）カウンタ装置
【図１】
2004095921.tif 000003
【図２】
2004095921.tif 000004
【図３】
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【図４】
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