(57)【要約】【課題】大容量ＳＲＡＭのチップを複数スタックするメモリや、システムＬＳＩに搭載する大容量ＳＲＡＭチップにおいて、スタックしやすく、ボンディングが容易なＳＲＡＭチップを提供する。【解決手段】回路ブロックに所定のアドレス信号を外部から供給されるアドレスパッドと回路ブロックに対してデータを入出力するためのデータ入出力パッドとを、半導体チップ上に形成し、データ入出力パッドは、半導体チップの第１の辺に沿って配置され、アドレスパッドは、半導体チップの角の１つを第１の辺と共有する第２の辺に沿って配置され、第２の辺には、データ入出力パッドが配置されないようにする。【効果】チップの１辺にアドレスパッド、他辺にデータ入出力パッドを集中的に配置することにより、積層やボンディングが容易となる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
回路ブロックと、
前記回路ブロックに所定のアドレス信号を外部から供給するための複数のアドレスパッドと、
前記回路ブロックに対してデータを入力または出力するための複数のデータ入出力パッドとを、４辺を有する半導体チップ上に形成した半導体装置であって、
前記複数のデータ入出力パッドは、前記半導体チップの第１の辺に沿って配置され、
前記複数のアドレスパッドのうち少なくとも１つは、前記半導体チップの角の１つを前記第１の辺と共有する第２の辺に沿って配置され、
前記第１の辺に対向する第３の辺と前記第２の辺に対向する第４の辺とには、前記複数のアドレスパッドと、前記複数のデータ入出力パッドとを配置しない半導体装置。
【請求項２】
請求項１記載の半導体装置において、
ボンディングにより前記半導体チップの外部の信号を入力または出力をするためのパッドは、前記第３の辺と前記第４の辺とに配置されなく、
ボンディングされない内部回路のテスト用パッドが前記第３の辺または前記第４の辺に配置される半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記回路ブロックを動作させるために必要な制御信号及び電源供給のためのパッドは、前記第１の辺もしくは第２の辺、または前記第１及び第２の辺に配置され、
前記第３及び第４の辺には、前記回路ブロックを動作させるために必要な制御信号及び電源供給のためのパッドが配置されない半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第２の辺には、前記複数のデータ入出力パッドが配置されない半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１の辺には、前記複数のアドレスパッドが配置されない半導体装置。
【請求項６】
第１及び第２チップを含む積層された複数のチップを具備する半導体装置であって、
前記第１チップは、四辺形のチップであって、複数の第１アドレスパッドと、複数のデータ入出力パッドとを含む複数のボンディングパッドとを具備し、
前記複数のデータ入出力パッドは、前記四辺形のチップの第１の辺に配置され、
前記複数の第１アドレスパッドは、前記四辺形のチップの角の１つを前記第１の辺と共有する第２の辺に配置され、
前記第２の辺には、前記複数のデータ入出力パッドが配置されず、
前記第１の辺に対向する第３の辺と、前記第２の辺に対向する第４の辺とには、ボンディングにより外部の信号の入力または出力をするためのパッドが配置されない半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１チップは、前記第１の辺に配置された複数の第２アドレスパッドをさらに有し、
前記複数の第２アドレスパッドの数は、前記複数のデータ入出力パッドの数よりも少ない半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１の辺において前記複数のデータ入出力パッドは互いに隣接して１群として配置されるとともに、前記複数の第２アドレスパッドは、互いに隣接して１群として配置される半導体装置。
【請求項９】
請求項６記載の半導体装置において、
前記第１の辺には、アドレス信号を入力するためのボンディングパッドが配置されない半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１チップは、複数のワード線と複数のデータ線との交点に設けられた複数のメモリセルとを有するメモリアレイを含み、
前記複数のデータ線は前記第２の辺と平行方向に配置される半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第１チップは、長方形であり、
前記第２の辺は、前記第１チップの長辺である半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記複数のボンディングパッドは、前記第１チップに制御信号を入力する制御信号パッドと、前記第１チップに所定の電位を供給する電源パッドとをさらに含み、
前記制御信号パッドと、前記電源パッドとは、前記第１及び第２の辺に配置され、前記第３及び第４の辺には配置されない半導体装置。
【請求項１３】
請求項６記載の半導体装置は、
前記複数のチップを搭載したパッケージをさらに有し、
前記パッケージは、前記複数のボンディングパッドと接続される複数のアウターリード端子を有し、
前記複数のアウターリード端子は、前記パッケージの対向する２辺に配置される半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記複数のデータ入出力パッドが配置される辺は、前記パッケージの短辺方向と平行である半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記複数のアウターリード端子は、前記パッケージの短辺に配置される半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記短辺のうち１辺に配置される前記複数のアウターリード端子は、それぞれ前記複数のデータ入出力パッドに接続され、
前記短辺の他辺に配置される前記複数のアウターリード端子は、前記複数のデータ入出力パッドに接続されない半導体装置。
【請求項１７】
請求項６記載の半導体装置は、
前記複数のチップを搭載する基板を含むパッケージをさらに有し、
前記基板は、前記第１チップの前記複数のボンディングパッドと接続されるパッドを有し、
前記基板に配置されるパッドは、前記パッケージの隣接する２辺に配置される半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記複数のデータ入出力パッドは、前記基板の第１の辺に沿って設けられた複数のパッドと接続され、
前記基板の前記第１の辺と異なる他の辺には、前記複数のデータ入出力パッドと接続されるパッドを設けない半導体装置。
【請求項１９】
請求項６記載の半導体装置において、
前記複数のチップは、各々に同種のチップであって、
前記複数のチップは、それぞれの前記第１と第２の辺に配置された前記複数のボンディングパッドが、積層された他のチップと重ならないようにずらして積層される半導体装置。
【請求項２０】
４辺を有するメモリチップと、４辺を有する論理チップを含む複数のチップを積層した半導体装置であって、
前記メモリチップは、四辺形のチップであって、複数の第１アドレスパッドと、複数のデータ入出力パッドとを含む複数の第１ボンディングパッドとを具備し、
前記複数のデータ入出力パッドは、前記メモリチップの第１の辺に配置され、
前記複数の第１アドレスパッドは、前記四辺形のチップの角の１つを前記第１の辺と共有する第２の辺に配置され、
前記第２の辺には、前記複数のデータ入出力パッドが配置されず、
前記第１の辺に対向する第３の辺と、前記第２の辺に対向する第４の辺とには、ボンディングにより外部の信号の入力または出力をするためのパッドが配置されず、
前記論理チップは、４辺形のチップであって、４辺に複数の第２ボンディングパッドを有し、
前記論理チップに配置される前記複数の第２ボンディングパッドのうち、前記メモリチップと接続されるボンディングパッドは、前記論理チップの１つの角を共有する２辺に配置される半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に１つのパッケージに半導体チップを複数搭載したマルチチップパッケージの半導体装置に関する。具体的には、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）等のメモリを複数スタックしたり、あるいはシステムＬＳＩチップと組み合わせて積層する技術に関する。
【０００２】
【従来の技術】電子機器の高性能化、大容量化に伴い、１つの半導体パッケージ内に複数の半導体チップを設け高密度実装したマルチチップパッケージ（ＭＣＰ）技術の開発が進んでいる。このように複数のチップを実装する技術の具体的方法として、１つの基板に複数のチップを平面状に並べる方法と、複数のチップを積層状にスタックする方法とがある。後者のスタックドＭＣＰの技術では、積層するチップの４辺に設けたチップ端子やパッドをワイヤボンディングする際、スペーサー等を用いて積層するチップ同士を高さ方向において幅をもたせている。また、パッドをチップの隣接する２辺に配置し、該チップを複数スタックする技術も開示されている（例えば特許文献１、特許文献２参照）。
【０００３】
【特許文献１】特開平４−１９９５６６号公報（第１図）
【特許文献２】特開２００１−１９６５２６号公報（第１図）
【発明が解決しようとする課題】本願発明者等は本願に先立ち、メモリ大容量化のニーズにこたえるため、従来の大容量ＳＲＡＭのチップを複数スタックしたメモリを作る場合において、次のような点に配慮すべきであることに気がついた。すなわち、従来のＳＲＡＭチップでは、チップ上のパッドがチップの対向する２辺に配置されているため、スタックをする場合は、スペーサー等を用いて高さ方向に幅をもたせ、ボンディングに必要な高さを確保しなければならない。このため、パッケージサイズが大きくなってしまいスタックする数が制限されてしまう。
【０００４】
また、１つのチップにＣＰＵやメモリ、ロジック等を搭載したシステムＬＳＩに、大容量のＳＲＡＭチップを付加するとき、システムＬＳＩの機能向上のため大容量のＳＲＡＭを、ロジック、ＲＯＭ等を搭載したシステムＬＳＩチップと一緒に一つのチップ上に搭載しようとすると、ＳＲＡＭチップのサイズが他のチップと比較して大きいため、チップサイズの増大を招いてしまう。これは、パッケージサイズの増大、ＳＲＡＭチップ起因による歩留の低下にもつながる。さらに、システムＬＳＩ用プロセスは基本的にＳＲＡＭプロセスよりも多層配線であることが多いため、ＳＲＡＭの上に作られる配線層が無駄になってしまう。
【０００５】
これにかえて、ＳＲＡＭチップとシステムＬＳＩチップを別々にし、両チップを積層させようとすると、従来のＳＲＡＭチップのチップサイズやボンディングパッドの配置位置によってはスタックできない場合も発生する。
【０００６】
これを解消するためには、前述の特許文献のように隣接する２辺にパッドを配置し、積層したチップを斜めにずらして搭載することによりボンディングを容易にすることができる。
【０００７】
しかし、前述の特許文献が開示した技術を用いて、ＳＲＡＭチップ同士を積層しようとしたとき、スタックやボンディングを容易にするため、本願発明者等は、アドレスパッドやデータ入出力パッドの配置位置を考慮する必要があることに気づいた。さらに、低コストや利便性を考え、既存のＳＲＡＭパッケージにＳＲＡＭをスタックして搭載できるよう、ＳＲＡＭチップのパッド位置を考慮する必要がある。また、ＳＲＡＭチップとシステムＬＳＩチップをスタックする場合においても、スタックを容易にできるようパッド位置の配置を工夫する必要がある。
【０００８】
本発明は、上記問題点を鑑みなされたもので、システムＬＳＩとＳＲＡＭを、もしくはＳＲＡＭチップ同士を容易に積層することが可能となるＳＲＡＭチップを提供することにある。
【０００９】
この発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば次のとおりである。すなわち、回路ブロックと、前記回路ブロックに所定のアドレス信号を外部から供給される複数のアドレスパッドと、前記回路ブロックに対してデータを入力または出力するための複数のデータ入出力パッドとを、４辺を有する半導体チップ上に形成した半導体装置であって、前記複数のデータ入出力パッドは、前記半導体チップの第１の辺に沿って配置され、前記アドレスパッドは、前記半導体チップの角の１つを前記第１の辺と共有する第２の辺に沿って配置され、前記第２の辺には、前記データ入出力パッドが配置されないようにする。
【００１１】
【発明の実施の形態】
＜実施例１＞
図１は、本願発明第１の実施形態である半導体チップ１０のうち、同種のチップを複数スタックし、後述するボンディングパッドが積層された他のチップと重ならないようずらして積層され、ＴＳＯＰタイプのパッケージ２に搭載した半導体装置１を上面からみたもの、図２は、図１にかかる半導体装置１を下面からみたもの、図３は図１にかかる半導体装置のＡ−Ａ’面に沿った断面であり、模式的に示す断面図である。
【００１２】
図１において、半導体チップ１０は複数スタックされ、該半導体チップで１つの角を共有する２辺には、外部の信号を入出力するためのボンディングパッド３０が配置され、前記２辺にそれぞれ対向する辺には、ボンディングパッドが配置されない。また後述するように、ボンディングパッドは１辺にアドレスパッドを、他辺にデータ入出力パッドを配置しており、アドレスパッドが配置されている辺にはデータ入出力パッドを、データ入出力パッドが配置されている辺にはアドレスパッドを設けないようにしている。また、積層されているそれぞれのチップのパッドは、例えばＡｕ細線等のボンディングワイヤ１１によりチップのパッド同士が接続され、その後半導体装置は、エポキシ系レジン等で樹脂封止されている。最下面に積層されているチップのパッドは、半導体パッケージの端子１２とボンディングワイヤ１１により接続されている。半導体チップは、接着テープＴＰにより端子１２と接着されており、端子１２は、半導体チップと外部との接続を可能にする外部端子とつながっており、この外部端子はアドレス端子Ａ０〜Ａ２２，／ＵＢ，／ＬＢ，ライトイネーブル信号／ＷＥ，／ＯＥ，チップセレクト信号ＣＳ１，／ＣＳ１，ＣＳ２，／ＣＳ２などの半導体チップ上の回路ブロックを動作させるための制御信号端子、データ入出力端子ＤＱ０〜ＤＱ１５、電源供給のためのＶＣＣ電源端子、ＶＳＳ接地電位用端子などが配置されている。
【００１３】
本実施例では、とくに制限されないが、ボンディングパッドと接続されるアウターリード端子が半導体パッケージの対向する２辺（短辺）に配置され、そのうちの１辺にはＡ１〜Ａ７、Ａ１８、Ａ１９，／ＬＢ，／ＵＢ，Ａ２２，ＣＳ２，／ＷＥ，Ａ２１，Ａ２０，Ａ８〜Ａ１５の順に並んでおり、アドレス端子が辺の両端側に配置され、制御信号端子が中央部に配置される。一方、他辺も特に制限されないが、Ａ０，／ＣＳ１，ＶＳＳ，／ＯＥ，ＤＱ０，ＤＱ８，ＤＱ１，ＤＱ９，ＤＱ２，ＤＱ１０，ＤＱ３，ＤＱ１１，ＶＣＣ，ＤＱ４，ＤＱ１２，ＤＱ５，ＤＱ１３，ＤＱ６，ＤＱ１４，ＤＱ７，ＤＱ１５，ＶＳＳ，Ａ１６，Ａ１７の順に並んでおり、辺の端にアドレス端子、制御信号端子や接地電位端子が配置され、それに挟まれてデータ入出力端子や電源端子が配置される。また、パッケージの長辺は、チップの長辺方向と同方向となるよう配置されており、データ入出力パッドが配置される辺は、パッケージの短辺と、アドレスパッドが配置される辺は、パッケージの長辺と、それぞれ平行になっている。
【００１４】
図２において、半導体パッケージの対向する２辺に配置された外部端子のうち、データ入出力端子が配置されている辺の端子においては、Ａ０、Ａ１６，Ａ１７以外、すなわちアドレス端子以外は、半導体チップを横切らないように伸びている。一方、Ａ０、Ａ１６，Ａ１７と、データ入出力端子が配置されている辺に対向する辺の端子は、半導体チップを横切るように伸びている。
【００１５】
図３に、ＴＳＯＰタイプのパッケージのチップ搭載基板に端子１２が配置され、その上に本願に係るＳＲＡＭチップ１０が複数スタックされる断面図を示す。スタックされたチップのパッドは、ボンディングワイヤ１１により接続され、最下層、すなわち接着テープＴＰを挟んでパッケージのリードフレームに装着されたチップのパッドは、ボンディングワイヤにより端子１２と接続されている。
本願に係るＳＲＡＭチップでは、隣接する２辺にパッドを配置し、１辺にアドレスパッド、他辺にデータ入出力パッドを設けることにより既存のＳＲＡＭパッケージのピン配置を変えることなく積層した複数のＳＲＡＭチップを搭載することができる。このとき、搭載されるパッケージも１辺にアドレスパッド、他辺にデータ入出力パッドを設け、アドレスパッドが配置される辺にはデータ入出力パッドを設けないようにすることにより、パッケージ端子とチップパッドの整合性をとることができる。また、同一のＳＲＡＭチップを複数搭載するときにチップを斜めにずらして搭載することによりスペーサーを付ける必要なく、低コスト化につながる。また、スペーサーがなくなることにより積層したチップの高さ方向における制約がなくなり、チップを何段もスタックすることが可能となる。
【００１６】
図４は、図１で示した本願に係るＳＲＡＭチップのレイアウトの概略図を表す。同図においては、この発明が適用されるＳＲＡＭを構成する回路ブロックのうち主要なものが示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【００１７】
同図では、特に制限されないが、半導体チップ１０が長辺方向および短辺方向に十字状にわけられ、それぞれの領域にメモリアレイＭＡが複数配置されている。メモリアレイＭＡ周辺には、メインワードドライバＭＷＤ、センスアンプＳＡ，ＸデコーダＸＤＥＣ、ＹデコーダＹＤＥＣ、入力回路ＩＣ，出力回路ＯＣ，電源回路カラム系救済ヒューズ回路ＸＦＵＳＥ、ロウ系救済ヒューズ回路ＹＦＵＳＥなどの周辺回路が配置される。メモリアレイＭＡと周辺回路の外側にはテスト用のパッドＴＥＳＴやボンディングパッドが半導体チップの辺に配置される。
【００１８】
メモリアレイＭＡには、複数のワード線ＷＬと、複数のデータ線ＤＬと、ワード線とデータ線との交点に配置されるメモリセルＭＣが配置され、図４ではそのうち１本のワード線と、１本のデータ線と、１つのメモリセルで代表させている。メモリセルＭＣは、特に制限されないが、１対のＣＭＯＳインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ（２つのｐチャネル型負荷ＭＯＳトランジスタと２つのｎチャネル型駆動ＭＯＳトランジスタと有する）と、前記フリップ・フロップの２つの記憶ノードをデータ線に選択的に接続する２つｎチャネル型転送ＭＯＳトランジスタとで構成される。ｎチャネル型ＭＯＳトランジスタのゲート電極には、ワード線が接続される。ワード線ＷＬは、ワード線の駆動電圧を供給するサブワードドライバＳＷＤに、サブワードドライバは、それらを選択的に駆動するメインワードドライバＭＷＤに接続される。
【００１９】
半導体チップの隣接する２辺に配置されるボンディングパッドは、アドレス信号の入力を受けるアドレスパッドＡ’０〜Ａ’２２と、制御信号の入力を受ける制御信号パッドと、メモリセルのデータを入出力するデータ入出力パッドＤＱ’０〜ＤＱ’１５と、電源電圧や接地電位を供給する電源パッドＶＣＣ’、接地電位パッドＶＳＳ’、データ入出力のためのバッファ（緩衝回路）３６などからなる。このＳＲＡＭのメモリセルＭＣより情報の読み出しまたは書込みを行う場合、外部からアドレス信号が入力され、ロウアドレス信号、カラムアドレス信号が生成されて、それぞれ図示しないロウアドレスバッファ、カラムアドレスバッファに入力され、ロウデコーダ、カラムデコーダを介してメモリアレイＭＡ内の任意のメモリセルが選択される。そして、入出力データは、書き込み動作時に入出力バッファ３６を介して入力され、読み出し動作時にセンスアンプＳＡと入出力バス、入出力バッファ３６を介して出力される。
【００２０】
アドレスパッドが配置される長辺には、アドレスパッドと制御信号パッドがパッド列をなして配置され、信号の流れる方向を考え、ワード線と垂直な方向に配置されている。一方、データ入出力パッドが配置される短辺には、データ入出力パッドの他に電源パッドや接地電位パッドなどが配置され、データ線と垂直な方向に配置されている。また、パッドが配置されている辺に挟まれている角には、パッドが配置されないようにしている。この場合のコーナーからパッドまでの距離は、パッドの最小ピッチに出力バッファのレイアウト幅以上であることが望ましい。
【００２１】
また、前記半導体チップには、内部電圧をモニタリングしたり、内部回路ブロックの中間信号を取り出したり、不良解析をしたりするためのテスト用パッドなどが設けられる。これらのテスト用パッドは、プローブにてチップより信号を取り出し、ボンディングをされることはない。本実施例では、アドレスパッドとデータ入出力パッドが配置される辺にそれぞれ対向する２辺ともに具備されているが、これは特に制限されず、テスト用パッドの数に応じて適宜配置可能である。
【００２２】
本願に係るＳＲＡＭでは、アドレスパッドが配置される辺とデータ線が、またデータ入出力パッドが配置される辺とワード線が、それぞれ平行になるため、信号の流れに沿ってパッドが配置され、配線が複雑化するのを防いでいる。また、データ入出力パッドの数よりも多いアドレスパッドを半導体チップの長辺に配置しているため、パッドを配置するピッチが緩和されている。さらに、アドレスパッドが配置される辺の中央部に制御信号を入力するパッドを、データ入出力パッドが配置される辺の端部に制御信号パッドと接地電位パッド、中央部に電源パッドを配置し、前述のＴＳＯＰタイプのパッケージと整合性のとれたパッド配置にすることにより、端子とパッドを容易にボンディングすることができ、また、既存のＳＲＡＭパッケージを使用することができる。その上、パッド配置禁止領域を設けて、チップ角部からある所定の距離以上離れたところからパッドを配置することによりボンディングを容易にしている。
【００２３】
なお、本実施例においては、半導体チップの長辺にアドレスパッド、短辺にデータ入出力パッドを設けたが、短辺にアドレスパッド、長辺にデータ入出力パッドを配置してもよい。また、通常データ入出力パッドよりもアドレスパッドの方が多いが、長辺または短辺にアドレスパッドが全て配置できなかった場合には、データ入出力パッドが配置される隣接他辺にアドレスパッドを置いてもよい。この場合、データ入出力パッドが配置される辺は、データ入出力パッドは互いに一群をなして配置されるとともに、アドレスパッドも互いに隣接して１群として配置すると、既存のＳＲＡＭパッケージに容易に搭載することができる。さらに、本実施例では、１列にパッド列を配置したが、２列等に配置してもよく、千鳥格子と呼ばれるパッドを互い違いに２列配置してもよい。
＜実施例２＞
図５は、本願発明第２の実施例である半導体チップ１０を複数スタックし、ＢＧＡ（ボール・グリッド・アレイ）タイプのＣＳＰ（チップ・スケール・パッケージ）に搭載した半導体装置１を上面からみたものであり、図６は、図５にかかる半導体装置１の配線基板を示したものである。図５においては、図４で示したＳＲＡＭチップと同様の構成のものが複数スタックされ、チップのパッド同士が例えばＡｕ細線等のボンディングワイヤ１１でボンディングされている。パッケージの最下層に配置されているＳＲＡＭチップのパッドは、パッケージの内部端子５５〜５９にワイヤ１１でボンディングされ、レジン等により樹脂封止されている。パッケージの内部端子は、アドレス内部端子５５、制御信号内部端子５６、データ入出力信号端子５７、接地電位端子５８、電源端子５９などからなり、これらの内部端子は、特に制限されないが、パッケージの隣接する２辺に配置されている。このうちの１辺は、アドレス内部端子が辺の両端に、中央部に制御信号内部端子が配列され、他辺には、端部に制御信号内部端子、接地電位端子が配置され、それに挟まれてデータ入出力端子と電源端子が配置される。
【００２４】
図６においては、内部端子から伸びる基板上部の配線５２が、スルーホール５４を通り基板下部の配線６０を経て半田ボール５３に、あるいはスルーホール５４から直接半田ボール５３に接続される様子を示す。ボール５３は、グリッドアレイ状に配列され、それぞれのボールは、内部端子と対応するアドレス端子、制御信号端子、データ入出力端子、接地電位端子、電源端子として働く。
【００２５】
本実施例では、第１の実施例で記載した効果に加えて、パッケージの隣接する２辺に内部端子を設けているため、本願に係るチップを容易にボンディングすることが可能となる。また、ＢＧＡタイプのＣＳＰパッケージに本願ＳＲＡＭを搭載しているため、大容量のＳＲＡＭを小型で薄型のパッケージに載せることができる。
＜実施例３＞
図７から図１０は、図３に示したＳＲＡＭチップ１３を、システムＬＳＩチップ１４と積層させた本願発明第３の実施例を示す。本実施例では、図７にＳＲＡＭチップがシステムＬＳＩチップよりも大きい場合、図８にＳＲＡＭチップがシステムＬＳＩチップとほぼ同じ大きさの場合、図９にＳＲＡＭチップがシステムＬＳＩチップよりも小さい場合を示している。システムＬＳＩチップ１４は、特に制限されないが、ＣＰＵ６１、メモリ６２、ロジック６３、キャッシュ用ＲＡＭ６４、インターフェース回路６５など複数の回路ブロックから構成され、それらは内部バス６６で接続される。システムＬＳＩチップの４辺には、外部との信号を入出力するパッドが配置される。システムＬＳＩチップに配置される４辺のパッドのうち、ＳＲＡＭチップ１３のパッドが配置される２辺に接する辺のパッドは、ボンディングワイヤでＳＲＡＭチップのパッドと接続される。積層されたＳＲＡＭチップとシステムＬＳＩチップでは、インターフェースをとるため、ＳＲＡＭチップ、システムＬＳＩチップはともに隣接する２辺にインターフェース用のパッドやバッファを設け、また、両チップの隣接した２辺がそれぞれ共有する角を合わせて両チップをスタックさせるようにする。
【００２６】
図１０に、本実施例に係るシステムＬＳＩとＳＲＡＭの回路ブロックの概略図を示す。ＣＰＵ、ＲＯＭ、ＬＯＧＩＣ、ＣＡＣＨＥから出力されるアドレス信号やデータ信号は、それぞれ内部アドレスバス７２、内部データバス７３を介してインターフェース回路ＭＣＴＬに入力される。ＭＣＴＬに入力された信号は、アドレスバス７２、データバス７３を介し、本願に係るＳＲＡＭに入力される。一方、ＳＲＡＭから出力されるデータ信号は、前述のアドレスバス７２、データバス７３を通りＭＣＴＬに入力され、データバスを介してそれぞれＲＯＭ，ＬＯＧＩＣ等に入力される。本回路ブロック図のうち、ＣＰＵ，ＲＯＭ，ＬＯＧＩＣ，ＣＡＣＨＥに係る部分は前述のシステムＬＳＩチップ上で行われ、ＳＲＡＭでは、本願に係るＳＲＡＭチップ上で行われる。ＭＣＴＬは、システムＬＳＩチップ、ＳＲＡＭチップの両方に具備される。
【００２７】
本実施例では、大容量ＳＲＡＭを搭載したシステムＬＳＩにおいて、ＣＰＵ，ロジック、ＲＯＭ等に対し積層をしやすいように、大容量ＳＲＡＭチップのボンディングパッドを隣接する２辺に配置し、１辺にアドレスパッド、他辺にデータ入出力パッドを配置している。このように、ＣＰＵ，ロジック、キャッシュ、ＳＲＡＭチップ等を複数搭載したシステムＬＳＩにおいて、ボンディングパッドの配置位置の自由度が他のチップに比べて高いＳＲＡＭチップのパッドの配置位置を工夫した方が容易にスタックできる。
【００２８】
本実施例のように、メモリチップの隣接する２辺のうちの１辺にアドレスパッド、他辺にデータ入出力パッドを設けてシステムＬＳＩチップに積層することにより、論理チップとメモリチップがそれぞれどのような大きさであっても容易に積層、ボンディングが可能となる。また、メモリチップと論理チップの隣接する２辺にインターフェースをとるためのパッドやバッファを配置し、メモリチップのボンディングパッドと接続される論理チップのボンディングパッドを、論理チップの１つの角を共有する２辺に配置することによりボンディングやスタックを容易にしている。また、前述したように、ＳＲＡＭチップのパッドがある辺に挟まれた角にパッド配置禁止領域を設けることにより、図７のようにシステムＬＳＩチップがＳＲＡＭチップよりも小さい場合にも容易に２つのチップをボンディングすることが可能となる。
【００２９】
以上、本発明者によってなされた発明を、発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものでなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３０】
例えば、本実施例ではＳＲＡＭチップの隣接する２辺にボンディングパッドを具備し、１辺にアドレスパッド、他辺にデータ入出力パッドを設けたが、ＳＲＡＭチップの代わりにＤＲＡＭ、ＳＳＲＡＭ，ＳＤＲＡＭ、また、特に通常チップの４辺にボンディングパッドを配置するフラッシュメモリ等他のメモリチップに代えることも可能である。またＳＲＡＭ同士をスタックする代わりにＤＲＡＭ同士、あるいはＳＲＡＭとＤＲＡＭのスタックをすることも可能である。また、システムＬＳＩに搭載するメモリをＳＲＡＭとしたが、システムＬＳＩに搭載するメモリも、ＳＲＡＭに限らず他のメモリチップを用いることも可能である。
また、スタックするチップ数も、システムＬＳＩとＳＲＡＭのスタックでは２段、またＳＲＡＭ同士のスタックも２段としたが、スタック実装用半導体装置は、２段よりさらに多段構造であってもよい。
【００３１】
さらに、本願ではスタックしたＳＲＡＭのパッケージを、ＴＳＯＰタイプとＢＧＡタイプのパッケージを例にとり説明したが、ＱＦＰ（クワッド・フラット・パッケージ）等の各種パッケージに搭載することも可能である。
【００３２】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、複数のチップを積層する半導体装置において、該チップの隣接する２辺にボンディングパッドを配置し、アドレスパッドを１辺に、データ入出力パッドを他辺に配置することにより、チップを積層すること、及びボンディングを容易にすることができる。
【図面の簡単な説明】
【図１】第１の実施例である本願に係るＳＲＡＭチップを複数スタックしＴＳＯＰ（Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）に実装した上面図である。
【図２】第１の実施例である本願に係るＳＲＡＭチップを複数スタックしＴＳＯＰに実装した下面図である。
【図３】第１の実施例である本願に係るＳＲＡＭチップを複数スタックしＴＳＯＰに実装した断面図である。
【図４】第１の実施例である本願に係るＳＲＡＭチップの概略図である。
【図５】第２の実施例である本願に係るＳＲＡＭチップを複数スタックしＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）に実装した上面図である。
【図６】第２の実施例である本願に係るＣＳＰの基板配線の概略図である。
【図７】第３の実施例である本願に係るＳＲＡＭチップを該ＳＲＡＭチップよりも小さいシステムＬＳＩチップと積層させた概略図である。
【図８】第３の実施例である本願に係るＳＲＡＭチップを該ＳＲＡＭチップと同程度の大きさのシステムＬＳＩチップと積層させた概略図である。
【図９】第３の実施例である本願に係るＳＲＡＭチップを該ＳＲＡＭチップよりも大きいシステムＬＳＩチップと積層させた概略図である。
【図１０】第３の実施例である本願に係るＳＲＡＭとシステムＬＳＩの回路ブロックの概略図である。
【符号の説明】
１      半導体装置
２      半導体パッケージ
１０、Ａ、Ｂ      半導体チップ
１１    ボンディングワイヤ
１２    端子
１３    ＳＲＡＭチップ
１４    システムＬＳＩチップ
３０    パッド
３６    入出力バッファ
５１    基板
５２、６０    配線
５３    半田ボール配置位置
５４    スルーホール
５５    アドレス内部端子
５６    制御信号内部端子
５７    データ入出力端子
５８    接地電位端子
５９    電源端子
６１、ＣＰＵ    ＣＰＵ
６２、ＲＯＭ、ＳＲＡＭ    メモリ
６３、ＬＯＧＩＣ    ロジック
６４、ＣＡＣＨＥ    キャッシュ用ＲＡＭ
６５、ＭＣＴＬ    インターフェース回路
７２    アドレスバス
７３    データバス
Ａ０〜Ａ２２  アドレス端子
Ａ’０〜Ａ’２２  アドレスパッド
／ＵＢ、／ＬＢ、／ＷＥ、／ＯＥ、ＣＳ１、／ＣＳ１、ＣＳ２、／ＣＳ２      制御信号用端子
／ＵＢ’、／ＬＢ’、／ＷＥ’、／ＯＥ’、ＣＳ’１、／ＣＳ’１、ＣＳ’２、／ＣＳ’２  制御信号用パッド
ＤＱ０〜ＤＱ１５    データ入出力用端子
ＤＱ’０〜ＤＱ’１５    データ入出力用パッド
ＶＣＣ    電源端子
ＶＣＣ’    電源パッド
ＶＳＳ    接地電位用端子
ＶＳＳ’    接地電位用パッド
ＴＥＳＴ    テスト用パッド
ＴＰ    接着用テープ
ＭＡ    メモリアレイ
ＭＷＤ    メインワードドライバ
ＳＷＤ    サブワードドライバ
ＸＤＥＣ    ロウデコーダ
ＹＤＥＣ    カラムデコーダ
ＭＷＤＥＣ    メインワードデコーダ
Ｉ／ＯＣ    入出力回路
ＸＦＵＳＥ    Ｘ救済ヒューズ
ＹＦＵＳＥ    Ｙ救済ヒューズ
ＷＬ    ワード線
ＤＬ    データ線
ＣＣ    制御回路
ＶＣ    電源回路
ＹＳ    カラムスイッチ
ＳＡ    センスアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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