(57)【要約】【課題】チョッパ型コンパレータを内蔵した半導体集積回路において、簡単な構成で所望のヒステリシス特性を付加する。【解決手段】この半導体集積回路は、インバータ１と、インバータの入出力端子間を接続するスイッチ回路ＳＷ１と、インバータから出力された信号を保持することにより出力電圧を生成する保持回路２と、インバータの入力端子に接続されたコンデンサＣ１及びＣ２と、コンデンサＣ１を介してインバータの入力端子に参照電圧を供給するスイッチ回路ＳＷ２と、コンデンサＣ２を介してインバータの入力端子に出力電圧を供給するスイッチ回路ＳＷ３と、コンデンサＣ１を介してインバータの入力端子に入力電圧を供給するスイッチ回路ＳＷ４と、コンデンサＣ２を介してインバータの入力端子に入力電圧を供給するスイッチ回路ＳＷ５とを具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力電圧を参照電圧と比較して比較結果を表す出力電圧を生成するチョッパ型コンパレータを内蔵した半導体集積回路であって、
入力端子に入力された信号を反転増幅して出力端子から出力するインバータと、
第１の繰返し期間において前記インバータの入出力端子間を接続する第１のスイッチ回路と、
前記インバータから出力された信号を第１の繰返し期間において保持することにより前記出力電圧を生成する保持回路と、
前記インバータの入力端子に接続された第１のコンデンサ及び第２のコンデンサと、
前記第１のコンデンサを介して前記インバータの入力端子に第１の繰返し期間において前記参照電圧を供給する第２のスイッチ回路と、
前記第２のコンデンサを介して前記インバータの入力端子に第１の繰返し期間において前記出力電圧を供給する第３のスイッチ回路と、
前記第１のコンデンサを介して前記インバータの入力端子に第２の繰返し期間において前記入力電圧を供給する第４のスイッチ回路と、
前記第２のコンデンサを介して前記インバータの入力端子に第２の繰返し期間において前記入力電圧を供給する第５のスイッチ回路と、
を具備する半導体集積回路。
【請求項２】
前記保持回路が、
直列に接続された第２のインバータ及び第３のインバータと、
前記第２のインバータの入力端子に第２の繰返し期間において前記インバータの出力信号を供給する第６のスイッチ回路と、
第１の繰返し期間において前記第３のインバータの出力端子と前記第２のインバータの入力端子とを接続する第７のスイッチ回路と、
を含む、請求項１記載の半導体集積回路。
【請求項３】
第１の繰返し期間において前記第１〜第３及び第７のスイッチ回路をオンさせる第１の制御信号と、第２の繰返し期間において前記第４〜第６のスイッチ回路をオンさせる第２の制御信号とを発生する制御信号発生回路をさらに具備する請求項２記載の半導体集積回路。
【請求項４】
前記第１の制御信号と前記第２の制御信号とが、互いに逆相の信号である、請求項３記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ヒステリシス特性を有するチョッパ型コンパレータを内蔵した半導体集積回路に関する。
【０００２】
【従来の技術】
通常のコンパレータにヒステリシス特性を持たせるためには、図４に示すように、コンパレータＣＯＭＰの出力端子から非反転入力端子に、抵抗Ｒ１及びＲ２を用いた抵抗分割により決定される電圧をフィードバックさせる構成が最も一般的である。この場合に、出力電圧がハイレベル（ＶＤＤ）のときのスレショルド電圧ＶＴＨＨは、次のように求められる。
ＶＴＨＨ＝（Ｒ２・ＶＲＥＦ＋Ｒ１・ＶＤＤ）／（Ｒ１＋Ｒ２）
また、出力電圧がローレベル（ＶＳＳ）のときのスレショルド電圧ＶＴＨＬは、次のように求められる。
ＶＴＨＬ＝（Ｒ２・ＶＲＥＦ＋Ｒ１・ＶＳＳ）／（Ｒ１＋Ｒ２）
【０００３】
しかしながら、図４に示すコンパレータにおいては、常に抵抗Ｒ１及びＲ２を流れる電流が存在するので、回路の消費電力が増加してしまう。この電流を小さくするために抵抗Ｒ１及びＲ２の値を大きくすると、半導体集積回路におけるレイアウト面積が大きくなり、コストアップを招いてしまう。
【０００４】
一方、近年においては、コンデンサとスイッチを用いたチョッパ型コンパレータも実用化されている。図５に、従来のチョッパ型コンパレータの構成を示す。このチョッパ型コンパレータは、３つのインバータと、初段のインバータＩＮＶの入力端子に接続されたコンデンサＣ１と、互いに逆相の制御信号φＡ及びφＢによって制御される複数のスイッチ回路とによって構成される。これらのスイッチ回路は、それぞれの制御信号がハイレベルであるときにオン状態となる。
【０００５】
図６に、図５に示すチョッパ型コンパレータの各部における信号波形を示す。期間Ｔ０においては、制御信号φＡによって制御されるスイッチ回路がオフすると共に、制御信号φＢによって制御されるスイッチ回路がオンし、コンデンサＣ１には、参照電圧ＶＲＥＦに替えて入力電圧ＶＩＮが印加される。ここで、入力電圧ＶＩＮが参照電圧ＶＲＥＦよりも小さいため、初段のインバータの入力端子における電圧Ｖ１は、初段のインバータのスレショルド電圧ＶＴＨＩよりも小さくなり、初段のインバータの出力端子における電圧Ｖ２は、ハイレベル（ＶＤＤ）となっている。従って、出力電圧ＶＯＵＴもハイレベル（ＶＤＤ）となっている。
【０００６】
期間Ｔ１において、制御信号φＡによって制御されるスイッチ回路がオンすると共に、制御信号φＢによって制御されるスイッチ回路がオフする。初段のインバータの入出力端子間に接続されているスイッチ回路がオンすることにより、電圧Ｖ１及びＶ２は、スレショルド電圧ＶＴＨＩと等しくなるが、出力電圧ＶＯＵＴは、ハイレベル（ＶＤＤ）を維持する。また、コンデンサＣ１には、参照電圧ＶＲＥＦが印加される。その後、入力電圧ＶＩＮが上昇して参照電圧ＶＲＥＦよりも大きくなるが、期間Ｔ１においては、入力電圧ＶＩＮがコンデンサＣ１に印加されないので、電圧Ｖ１及びＶ２は変化しない。
【０００７】
期間Ｔ２において、コンデンサＣ１には、再び参照電圧ＶＲＥＦに替えて入力電圧ＶＩＮが印加される。入力電圧ＶＩＮは参照電圧ＶＲＥＦよりも大きくなっているので、電圧Ｖ１がスレショルド電圧ＶＴＨＩよりも大きくなる。
Ｖ１＝ＶＴＨＩ＋ＶＩＮ−ＶＲＥＦ
従って、電圧Ｖ２がローレベル（ＶＳＳ）となり、出力電圧ＶＯＵＴもローレベル（ＶＳＳ）となる。
【０００８】
期間Ｔ３において、初段のインバータの入出力端子間に接続されているスイッチ回路がオンするので、電圧Ｖ１及びＶ２はスレショルド電圧ＶＴＨＩと等しくなるが、出力電圧ＶＯＵＴはローレベル（ＶＳＳ）を維持する。その後、入力電圧ＶＩＮが下降して参照電圧ＶＲＥＦよりも小さくなるが、期間Ｔ３においては入力電圧ＶＩＮがコンデンサＣ１に印加されないので、電圧Ｖ１及びＶ２は変化しない。
【０００９】
期間Ｔ４において、コンデンサＣ１には、再び参照電圧ＶＲＥＦに替えて入力電圧ＶＩＮが印加されるので、電圧Ｖ１がスレショルド電圧ＶＴＨＩよりも小さくなり、電圧Ｖ２がハイレベル（ＶＤＤ）となる。従って、出力電圧ＶＯＵＴもハイレベル（ＶＤＤ）となる。
【００１０】
以上の動作において、このチョッパ型コンパレータの全体としてのスレショルド電圧ＶＴＨは、次のようにして求められる。
（Ａ）制御信号φＡがハイレベルで制御信号φＢがローレベルのとき、コンデンサＣ１の電荷Ｑ１は、以下の式で表される。
Ｑ１Ａ＝Ｃ１・（ＶＲＥＦ−ＶＴＨＩ）
（Ｂ）制御信号φＡがローレベルで制御信号φＢがハイレベルになったとき、コンデンサＣ１の電荷Ｑ２は、以下の式で表される。
Ｑ１Ｂ＝Ｃ１・（ＶＩＮ−Ｖ１）
【００１１】
状態（Ａ）から状態（Ｂ）に変化する際に、コンデンサＣ１に充電されている電荷が保存されることから、Ｑ１Ａ＝Ｑ１Ｂとなる。従って、次式が導かれる。
Ｖ１＝ＶＴＨＩ＋ＶＩＮ−ＶＲＥＦ
ここで、初段のインバータの出力が反転するのは、Ｖ１＝ＶＴＨＩとなるときであり、これを上式に代入すると、ＶＩＮ＝ＶＲＥＦが得られる。即ち、このチョッパ型コンパレータにおいては、入力電圧ＶＩＮが参照電圧ＶＲＥＦと等しいときに出力が反転するので、このチョッパ型コンパレータのスレショルド電圧ＶＴＨは、初段のインバータのスレショルド電圧ＶＴＨＩによらず、参照電圧ＶＲＥＦと等しくなる。
【００１２】
チョッパ型コンパレータにヒステリシス特性を持たせた例として、下記の特許文献１には、１ＬＳＢ分の不安定動作を除去し、ＣＭＯＳモノリシック構成のチョッパ型コンパレータにヒステリシス特性を持たせ、Ａ／Ｄ変換動作の安定化を図った並列型アナログ／ディジタル変換器が開示されている。
【００１３】
この並列型アナログ／ディジタル変換器のチョッパ型コンパレータにおいては、インバータを構成するＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの内の一方に並列にトランジスタを接続することにより、インバータの閾値電圧を変えてヒステリシス特性を持たせようとしている。しかしながら、このような方式では、ＭＯＳトランジスタの特性が製造工程によって変動するために、閾値電圧が所望の値となるようにコントロールすることは困難である。
【００１４】
また、下記の特許文献２には、外部部品のないＩＣ化を可能とする構成として小型化を図ったコンパレータ回路が開示されている。このコンパレータ回路においては、入力電圧からリファレンス電圧を引いた直流電圧をコンデンサにサンプリングした後、入力電圧をヒステリシス電圧だけ増減させた入力電圧を生成し、ＤＣ成分抽出回路で抽出した直流電圧とこの入力電圧とをチョッパ型コンパレータにおいて比較する。しかしながら、この方式によれば、リファレンス電圧をサンプリングの度ごとに変化させるのと等価であり、動作が複雑になってしまう。
【００１５】
【特許文献１】
特開平６−６９７９９号公報  （第１頁、図１）
【特許文献２】
特開平９−２７４０５７号公報  （第１頁、図１）
【００１６】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、チョッパ型コンパレータを内蔵した半導体集積回路において、簡単な構成で所望のヒステリシス特性を付加することを目的とする。
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、入力電圧を参照電圧と比較して比較結果を表す出力電圧を生成するチョッパ型コンパレータを内蔵した半導体集積回路であって、入力端子に入力された信号を反転増幅して出力端子から出力するインバータと、第１の繰返し期間においてインバータの入出力端子間を接続する第１のスイッチ回路と、インバータから出力された信号を第１の繰返し期間において保持することにより出力電圧を生成する保持回路と、インバータの入力端子に接続された第１のコンデンサ及び第２のコンデンサと、第１のコンデンサを介してインバータの入力端子に第１の繰返し期間において参照電圧を供給する第２のスイッチ回路と、第２のコンデンサを介してインバータの入力端子に第１の繰返し期間において出力電圧を供給する第３のスイッチ回路と、第１のコンデンサを介してインバータの入力端子に第２の繰返し期間において入力電圧を供給する第４のスイッチ回路と、第２のコンデンサを介してインバータの入力端子に第２の繰返し期間において入力電圧を供給する第５のスイッチ回路とを具備する。
【００１７】
ここで、保持回路が、直列に接続された第２のインバータ及び第３のインバータと、第２のインバータの入力端子に第２の繰返し期間においてインバータの出力信号を供給する第６のスイッチ回路と、第１の繰返し期間において第３のインバータの出力端子と第２のインバータの入力端子とを接続する第７のスイッチ回路とを含むようにしても良い。
【００１８】
また、この半導体集積回路は、第１の繰返し期間において第１〜第３及び第７のスイッチ回路をオンさせる第１の制御信号と、第２の繰返し期間において第４〜第６のスイッチ回路をオンさせる第２の制御信号とを発生する制御信号発生回路をさらに具備しても良い。さらに、第１の制御信号と第２の制御信号とが、互いに逆相の信号であることが望ましい。
【００１９】
本発明によれば、チョッパ型コンパレータを内蔵した半導体集積回路において、インバータの入力端子に参照電圧と入力電圧とを交互に供給するための複数のスイッチ回路及び第１のコンデンサに加えて、インバータの入力端子に出力電圧と入力電圧とを交互に供給するための複数のスイッチ回路及び第２のコンデンサを設けたことにより、簡単な構成で所望のヒステリシス特性を付加することができる。
【００２０】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。
図１は、本発明の一実施形態に係る半導体集積回路に内蔵されているチョッパ型コンパレータの構成を示す図である。図１に示すように、このチョッパ型コンパレータは、インバータ１と、インバータ１から出力された信号を第１の繰返し期間において保持することにより出力電圧ＶＯＵＴを生成する保持回路２と、第１の繰返し期間においてハイレベルとなる制御信号φＡと第２の繰返し期間においてハイレベルとなる制御信号φＢとを発生する制御信号発生回路３と、インバータ１の入力端子に接続されたコンデンサＣ１及びＣ２と、制御信号φＡ及びφＢによって制御される複数のスイッチ回路ＳＷ１〜ＳＷ５とを有している。
【００２１】
インバータ１は、ＰチャネルＭＯＳトランジスタＱＰ１と、ＮチャネルＭＯＳトランジスタＱＮ１とを含み、入力端子に入力された信号を反転増幅して出力端子から出力する。即ち、インバータ１の入力端子における電圧Ｖ１がインバータ１のスレショルド電圧ＶＴＨＩよりも高いときに、インバータ１の出力端子における電圧Ｖ２がローレベル（ＶＳＳ）となり、インバータ１の入力端子における電圧Ｖ１がインバータ１のスレショルド電圧よりも低いときに、インバータ１の出力端子における電圧Ｖ２がハイレベル（ＶＤＤ）となる。
【００２２】
保持回路２は、直列に接続されたインバータ２１及び２２と、スイッチ回路ＳＷ６及びＳＷ７とを含んでいる。制御信号φＡがローレベルとなり制御信号φＢがハイレベルとなる第２の繰返し期間において、スイッチ回路ＳＷ６がオンし、スイッチ回路ＳＷ７がオフして、インバータ１の出力信号をインバータ２１の入力端子に供給する。制御信号φＡがハイレベルとなり制御信号φＢがローレベルとなる第１の繰返し期間において、スイッチ回路ＳＷ６がオフし、スイッチ回路ＳＷ７がオンして、インバータ２２の出力端子とインバータ２１の入力端子とを接続する。これにより、第１の繰返し期間において、インバータ１から出力される信号がハイレベル又はローレベルに保持される。
【００２３】
制御信号φＡがハイレベルとなる第１の繰返し期間において、スイッチ回路ＳＷ１がオンして、インバータ１の入出力端子間を接続し、スイッチ回路ＳＷ２がオンして、コンデンサＣ１を介してインバータ１の入力端子に参照電圧ＶＲＥＦを供給し、スイッチ回路ＳＷ３がオンして、コンデンサＣ２を介してインバータ１の入力端子に出力電圧ＶＯＵＴを供給する。
【００２４】
また、制御信号φＢがハイレベルとなる第２の繰返し期間において、スイッチ回路ＳＷ４がオンして、コンデンサＣ１を介してインバータ１の入力端子に入力電圧ＶＩＮを供給し、スイッチ回路ＳＷ５がオンして、コンデンサＣ２を介してインバータ１の入力端子に入力電圧ＶＩＮを供給する。
【００２５】
図２に、図１に示すチョッパ型コンパレータの各部における信号波形を示す。期間Ｔ０においては、制御信号φＡによって制御されるスイッチ回路がオフすると共に、制御信号φＢによって制御されるスイッチ回路がオンし、コンデンサＣ１には、参照電圧ＶＲＥＦに替えて入力電圧ＶＩＮが印加される。ここで、入力電圧ＶＩＮが参照電圧ＶＲＥＦよりも小さいため、インバータ１の入力端子における電圧Ｖ１は、インバータ１のスレショルド電圧ＶＴＨＩよりも小さくなり、インバータ１の出力端子における電圧Ｖ２は、ハイレベル（ＶＤＤ）となっている。従って、チョッパ型コンパレータの出力電圧ＶＯＵＴもハイレベル（ＶＤＤ）となっている。
【００２６】
期間Ｔ１において、制御信号φＡによって制御されるスイッチ回路がオンすると共に、制御信号φＢによって制御されるスイッチ回路がオフする。インバータ１の入出力端子間に接続されているスイッチ回路ＳＷ１がオンすることにより、電圧Ｖ１及びＶ２は、スレショルド電圧ＶＴＨＩと等しくなるが、チョッパ型コンパレータの出力電圧ＶＯＵＴはハイレベル（ＶＤＤ）を維持する。また、コンデンサＣ１には、参照電圧ＶＲＥＦが印加され、コンデンサＣ２には、出力電圧ＶＯＵＴが印加される。出力電圧ＶＯＵＴによってコンデンサＣ２に充電される電荷により、正方向のヒステリシス特性が与えられる。その後、入力電圧ＶＩＮが上昇して参照電圧ＶＲＥＦよりも大きくなるが、期間Ｔ１においては入力電圧ＶＩＮがコンデンサＣ１に印加されないので、電圧Ｖ１及びＶ２は変化しない。
【００２７】
期間Ｔ２において、コンデンサＣ１には、再び参照電圧ＶＲＥＦに替えて入力電圧ＶＩＮが印加される。入力電圧ＶＩＮは参照電圧ＶＲＥＦよりも大きくなっているので、電圧Ｖ１がスレショルド電圧ＶＴＨＩよりも大きくなるが、この電圧は、図６に示す従来のチョッパ型コンパレータと比較して、正方向のヒステリシス特性の分だけ小さくなる。即ち、チョッパ型コンパレータの正方向のスレショルド電圧ＶＴＨＨは、参照電圧ＶＲＥＦよりも大きくなる。
Ｖ１＝ＶＴＨＩ＋ＶＩＮ−ＶＴＨＨ
このとき、電圧Ｖ２がローレベル（ＶＳＳ）となり、出力電圧ＶＯＵＴもローレベル（ＶＳＳ）となる。
【００２８】
期間Ｔ３において、インバータ１の入出力端子間に接続されているスイッチ回路ＳＷ１がオンするので、電圧Ｖ１及びＶ２はスレショルド電圧ＶＴＨＩと等しくなるが、チョッパ型コンパレータの出力電圧ＶＯＵＴはローレベル（ＶＳＳ）を維持する。また、コンデンサＣ１には、参照電圧ＶＲＥＦが印加され、コンデンサＣ２には、出力電圧ＶＯＵＴが印加される。出力電圧ＶＯＵＴによってコンデンサＣ２に充電される電荷により、負方向のヒステリシス特性が与えられる。その後、入力電圧ＶＩＮが下降して参照電圧ＶＲＥＦよりも小さくなるが、期間Ｔ３においては入力電圧ＶＩＮがコンデンサＣ１に印加されないので、電圧Ｖ１及びＶ２は変化しない。
【００２９】
期間Ｔ４において、コンデンサＣ１には、再び参照電圧ＶＲＥＦに替えて入力電圧ＶＩＮが印加される。入力電圧ＶＩＮは参照電圧ＶＲＥＦよりも小さくなっているので、電圧Ｖ１がスレショルド電圧ＶＴＨＩよりも小さくなるが、この電圧は、図６に示す従来のチョッパ型コンパレータと比較して、負方向のヒステリシス特性の分だけ大きくなる。即ち、チョッパ型コンパレータの負方向のスレショルド電圧ＶＴＨＬは、参照電圧ＶＲＥＦよりも小さくなる。
Ｖ１＝ＶＴＨＩ＋ＶＩＮ−ＶＴＨＬ
このとき、電圧Ｖ２がハイレベル（ＶＤＤ）となり、出力電圧ＶＯＵＴもハイレベル（ＶＤＤ）となる。
【００３０】
期間Ｔ５において、入力電圧ＶＩＮが上昇して参照電圧ＶＲＥＦよりも小さくなるが、チョッパ型コンパレータの正方向のスレショルド電圧ＶＴＨＨを超えていない。従って、期間Ｔ６において、電圧Ｖ１は、インバータ１のスレショルド電圧ＶＴＨＩよりも小さいので、電圧Ｖ２がハイレベル（ＶＤＤ）となり、チョッパ型コンパレータの出力電圧ＶＯＵＴは変化しない。
【００３１】
以上の動作において、チョッパ型コンパレータの正方向のスレショルド電圧ＶＴＨＨ及び負方向のスレショルド電圧ＶＴＨＬは、次のようにして求められる。
１．出力電圧ＶＯＵＴがハイレベルのとき（入力電圧ＶＩＮが上昇中）
（１Ａ）制御信号φＡがハイレベルで制御信号φＢがローレベルのとき、コンデンサＣ１の電荷Ｑ１Ａ及びコンデンサＣ２の電荷Ｑ２Ａは、以下の式で表される。
Ｑ１Ａ＝Ｃ１・（ＶＲＥＦ−ＶＴＨＩ）
Ｑ２Ａ＝Ｃ２・（ＶＤＤ−ＶＴＨＩ）
（１Ｂ）制御信号φＡがローレベルで制御信号φＢがハイレベルになったとき、コンデンサＣ１の電荷Ｑ１Ｂ及びコンデンサＣ２の電荷Ｑ２Ｂは、以下の式で表される。
Ｑ１Ｂ＝Ｃ１・（ＶＩＮ−Ｖ１）
Ｑ２Ｂ＝Ｃ２・（ＶＩＮ−Ｖ１）
【００３２】
状態（１Ａ）から状態（１Ｂ）に変化する際に、コンデンサＣ１及びＣ２に充電されている電荷が保存されることから、Ｑ１Ａ＋Ｑ２Ａ＝Ｑ１Ｂ＋Ｑ２Ｂとなる。従って、次式が導かれる。
Ｖ１＝ＶＴＨＩ＋ＶＩＮ−（Ｃ１・ＶＲＥＦ＋Ｃ２・ＶＤＤ）／（Ｃ１＋Ｃ２）
ここで、初段のインバータの出力が反転するのは、Ｖ１＝ＶＴＨＩとなるときであり、これを上式に代入すると、次式が得られる。
ＶＩＮ＝（Ｃ１・ＶＲＥＦ＋Ｃ２・ＶＤＤ）／（Ｃ１＋Ｃ２）
このチョッパ型コンパレータにおいては、上式の両辺が等しいときに出力が反転するので、このチョッパ型コンパレータの正方向のスレショルド電圧ＶＴＨＨは、次式で表される。
ＶＴＨＨ＝（Ｃ１・ＶＲＥＦ＋Ｃ２・ＶＤＤ）／（Ｃ１＋Ｃ２）
【００３３】
２．出力電圧ＶＯＵＴがローレベルのとき（入力電圧ＶＩＮが下降中）
（２Ａ）制御信号φＡがハイレベルで制御信号φＢがローレベルのとき、コンデンサＣ１の電荷Ｑ１Ａ及びコンデンサＣ２の電荷Ｑ２Ａは、以下の式で表される。
Ｑ１Ａ＝Ｃ１・（ＶＲＥＦ−ＶＴＨＩ）
Ｑ２Ａ＝Ｃ２・（ＶＳＳ−ＶＴＨＩ）
（２Ｂ）制御信号φＡがローレベルで制御信号φＢがハイレベルになったとき、コンデンサＣ１の電荷Ｑ１Ｂ及びコンデンサＣ２の電荷Ｑ２Ｂは、以下の式で表される。
Ｑ１Ｂ＝Ｃ１・（ＶＩＮ−Ｖ１）
Ｑ２Ｂ＝Ｃ２・（ＶＩＮ−Ｖ１）
【００３４】
状態（２Ａ）から状態（２Ｂ）に変化する際に、コンデンサＣ１及びＣ２に充電されている電荷が保存されることから、Ｑ１Ａ＋Ｑ２Ａ＝Ｑ１Ｂ＋Ｑ２Ｂとなる。従って、次式が導かれる。
Ｖ１＝ＶＴＨＩ＋ＶＩＮ−（Ｃ１・ＶＲＥＦ＋Ｃ２・ＶＳＳ）／（Ｃ１＋Ｃ２）
ここで、初段のインバータの出力が反転するのは、Ｖ１＝ＶＴＨＩとなるときであり、これを上式に代入すると、次式が得られる。
ＶＩＮ＝（Ｃ１・ＶＲＥＦ＋Ｃ２・ＶＳＳ）／（Ｃ１＋Ｃ２）
このチョッパ型コンパレータにおいては、上式の両辺が等しいときに出力が反転するので、このチョッパ型コンパレータの負方向のスレショルド電圧ＶＴＨＬは、次式で表される。
ＶＴＨＬ＝（Ｃ１・ＶＲＥＦ＋Ｃ２・ＶＳＳ）／（Ｃ１＋Ｃ２）
【００３５】
図３に、図１に示すチョッパ型コンパレータのヒステリシス特性を示す。図３において、横軸は、チョッパ型コンパレータの入力電圧ＶＩＮを表し、縦軸は、チョッパ型コンパレータの出力電圧ＶＯＵＴを表している。このように、本実施形態によれば、コンデンサＣ１及びＣ２の値を適切に選ぶことにより、チョッパ型コンパレータに所望のヒステリシス特性を付加することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態におけるチョッパ型コンパレータを示す図。
【図２】図１のチョッパ型コンパレータにおける信号波形を示す図。
【図３】図１のチョッパ型コンパレータのヒステリシス特性を示す図。
【図４】ヒステリシス特性を有する従来の通常のコンパレータを示す図。
【図５】従来のチョッパ型コンパレータを示す図。
【図６】従来のチョッパ型コンパレータにおける信号波形を示す図。
【符号の説明】
１  インバータ、  ２  保持回路、  ３  制御信号発生回路、  ２１、２２  インバータ、  Ｃ１、Ｃ２  コンデンサ、  ＳＷ１〜ＳＷ７  スイッチ回路、  ＱＰ１  ＰチャネルＭＯＳトランジスタ、  ＱＮ１  ＮチャネルＭＯＳトランジスタ
【図１】
2004336504.tif 000003
【図２】
2004336504.tif 000004
【図３】
2004336504.tif 000005
【図４】
2004336504.tif 000006
【図５】
2004336504.tif 000007
【図６】
2004336504.tif 000008