(57)【要約】【課題】  半導体集積回路の一層の低消費電力化を実現するとともに、回路の待機状態から作動状態への移行を速める。【解決手段】    本発明の半導体集積回路は、作動状態から待機状態へ又は待機状態から作動状態への状態遷移を有する複数の回路ブロック（２０−１，２０−２，…，２０−Ｍ）と、複数の回路ブロック（２０−１，２０−２，…，２０−Ｍ）の各々の状態遷移を予め規定する有限ステートマシンに基づいて回路ブロック（２０−１，２０−２，…，２０−Ｍ）の論理素子を形成するトランジスタのバックゲート電位をイベントドリブン式に制御するマスタユニット（１０）を備える。【選択図】    図１
2004336010.tif 000002
【特許請求の範囲】
【請求項１】
作動状態から待機状態へ又は待機状態から作動状態への状態遷移を有する複数の回路ブロックと、
前記複数の回路ブロックの各々の状態遷移を予め規定する有限ステートマシンに基づいて前記回路ブロックの論理素子を形成するトランジスタのバックゲート電位をイベントドリブン式に制御する制御回路と、
を備える、半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路であって、
前記制御回路は前記回路ブロックが待機状態のときには前記トランジスタの閾値電圧が増加するように前記バックゲート電位を制御する、半導体集積回路。
【請求項３】
請求項１又は請求項２に記載の半導体集積回路であって、
前記制御回路は前記回路ブロックが作動状態のときには前記トランジスタの閾値電圧が減少するように前記バックゲート電位を制御する、半導体集積回路。
【請求項４】
請求項１乃至請求項３のうち何れか１項に記載の半導体集積回路であって、
前記複数の回路ブロックの各々に電源供給を行うための共通電源線と、
前記複数の回路ブロックの各々を接地するための共通接地線と、
前記共通電源線又は前記共通接地線のうち少なくとも一方と前記回路ブロックとの間の電気的な通電／遮電を行うスイッチング素子と、を更に備え、
前記制御回路は前記有限ステートマシンに基づいてイベントドリブン式に前記スイッチング素子の通電／遮電を制御する、半導体集積回路。
【請求項５】
作動状態から待機状態へ又は待機状態から作動状態への状態遷移を有する複数の回路ブロックと、
ＣＳＰ方式による前記回路ブロック相互間の通信通じて自律的に動作要求を行い、又は他律的に動作要求を受け入れるためのチャネルと、
前記チャネルを通じて回路ブロック相互間を接続するポートと、を備え、
前記チャネル及びポートは前記回路ブロックの動作状態に応じて前記回路ブロックの論理素子を構成するトランジスタのバックゲート電位を制御する、半導体集積回路。
【請求項６】
請求項５に記載の半導体集積回路であって、
前記チャネル及びポートは前記回路ブロックが待機状態のときには前記トランジスタの閾値電圧が増加するように前記バックゲート電位を制御する、半導体集積回路。
【請求項７】
請求項５又は請求項６に記載の半導体集積回路であって、
前記チャネル及びポートは前記回路ブロックが作動状態のときには前記トランジスタの閾値電圧が減少するように前記バックゲート電位を制御する、半導体集積回路。
【請求項８】
請求項５乃至請求項７のうち何れか１項に記載の半導体集積回路であって、
前記複数の回路ブロックの各々に電源供給を行うための共通電源線と、
前記複数の回路ブロックの各々を接地するための共通接地線と、
前記共通電源線又は前記共通接地線のうち少なくとも一方と前記回路ブロックとの間の電気的な通電／遮電を行うスイッチング素子と、を更に備え、
前記チャネル及びポートは前記回路ブロックの状態遷移に応じて前記スイッチング素子の通電／遮電を制御する、半導体集積回路。
【請求項９】
請求項１乃至請求項８のうち何れか１項に記載の半導体集積回路であって、
前記トランジスタはダブルゲートＴＦＴである、半導体集積回路。
【請求項１０】
請求項９に記載の半導体集積回路であって、
前記ダブルゲートＴＦＴはチャネル端部とドレイン領域又はソース領域との接面にＬＤＤ領域を備える、半導体集積回路。
【請求項１１】
請求項９又は請求項１０に記載の半導体集積回路であって、
前記ダブルゲートＴＦＴのゲート電極とバックゲート電極はチャネル領域を間に挟んで対向配置されており、且つ両者の前記チャネル領域への投影形状が重なるように略同形に形成されている、半導体集積回路。
【請求項１２】
請求項１０に記載の半導体集積回路であって、
前記バックゲート電極はチャネル領域への投影形状が前記ＬＤＤ領域の全部又は一部と重なるように形成されている、半導体集積回路。
【請求項１３】
請求項１乃至請求項１２のうち何れか１項に記載の半導体集積回路を備えた電子機器。
【請求項１４】
作動状態から待機状態へ又は待機状態から作動状態への状態遷移を有する複数の回路ブロックの各々の状態遷移を予め規定する有限ステートマシンに基づいて、前記回路ブロックの論理素子を形成するトランジスタのバックゲート電位をイベントドリブン式に制御する、バックゲート電位制御方法。
【請求項１５】
請求項１４に記載のバックゲート電位制御方法であって、
前記回路ブロックが待機状態のときには前記トランジスタの閾値電圧が増加するように前記バックゲート電位を制御する、バックゲート電位制御方法。
【請求項１６】
請求項１４又は請求項１５に記載のバックゲート電位制御方法であって、
前記回路ブロックが作動状態のときには前記トランジスタの閾値電圧が減少するように前記バックゲート電位を制御する、バックゲート電位制御方法。
【請求項１７】
作動状態から待機状態へ又は待機状態から作動状態への状態遷移を有する複数の回路ブロックと、ＣＳＰ方式による前記回路ブロック相互間の通信を通じて自律的に動作要求を行い、又は他律的に動作要求を受け入れるためのチャネルと、前記チャネルを通じて回路ブロック相互間を接続するポートと、を備える半導体集積回路のバックゲート電位制御方法であって、
前記チャネル及びポートは前記回路ブロックの動作状態に基づいて前記回路ブロックの論理素子を構成するトランジスタのバックゲート電位を制御する、バックゲート電位制御方法。
【請求項１８】
請求項１７に記載のバックゲート電位制御方法であって、
前記回路ブロックが待機状態のときには前記トランジスタの閾値電圧が増加するように前記バックゲート電位を制御する、バックゲート電位制御方法。
【請求項１９】
請求項１７又は請求項１８に記載のバックゲート電位制御方法であって、
前記回路ブロックが作動状態のときには前記トランジスタの閾値電圧が減少するように前記バックゲート電位を制御する、バックゲート電位制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路の低消費電力化を実現するためのトランジスタのバックゲート電位制御技術に関する。
【背景技術】
【０００２】
特開平９−８３３３５号公報にはＶＬＳＩ(Very Large Scale Integration)回路を複数の回路ブロックに分割して構成し、共通電源供給線又は共通接地電源線のうち少なくとも一方と回路ブロックとの間にスイッチングトランジスタを配置し、回路ブロックが待機状態（standby state）のときにスイッチングトランジスタの閾値電圧が上昇するようにバックゲート電位を制御した上でスイッチングトランジスタをカットオフさせる技術が開示されている。この技術を用いることにより、待機状態におけるリーク電流（オフ電流）を減少させて消費電力を低減することができる。
【特許文献１】特開平９−８３３３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上述の従来技術ではチップ上の回路全体、或いはＣＰＵコアやコ・プロセッサなどの比較的大きな回路ブロック毎にスイッチングトランジスタのバックゲート電位の制御をしていたため、リーク電流を減少させるためのきめ細かい制御ができず、回路全体でみると待機中のリーク電流が増大して消費電力が増加する問題があった。また、制御対象となる回路規模が大きくなる程、バックゲート電位切り換え時の電位安定に時間を要し、待機状態から作動状態への移行に遅れが生じるという問題があった。さらに、上述の従来技術では、回路ブロックの電源を遮断し、その時のリーク電流を減少させるための制御を行っているが、回路ブロックの電源を遮断すると、回路ブロックはその内部状態を保持する事が出来ない。従って、例えば、回路ブロックを順序回路で構成する場合、待機状態から作動状態へ移行させる際に、順序回路の初期設定又は復帰設定を行う必要があり、回路規模の増大や待機状態から作動状態への移行が遅くなるといった不都合を生じてしまう。
【０００４】
そこで、本発明は半導体集積回路の一層の低消費電力化を実現するとともに、回路の待機状態から作動状態への移行を速める改良技術を提案することを課題とする。
【課題を解決するための手段】
【０００５】
上記の課題を解決するため、本発明の半導体集積回路は、作動状態から待機状態へ又は待機状態から作動状態への状態遷移を有する複数の回路ブロックと、複数の回路ブロックの各々の状態遷移を予め規定する有限ステートマシンに基づいて回路ブロックの論理素子を形成するトランジスタのバックゲート電位をイベントドリブン式に制御する制御回路を備える。かかる構成により、回路ブロックの動作状態に基づいてトランジスタのバックゲート電位を制御できるため、半導体集積回路全体のリーク電流を効率よく減少させることができる。
【０００６】
本発明の好適な形態においては、制御回路は回路ブロックが待機状態のときにはトランジスタの閾値電圧が増加するようにバックゲート電位を制御する。回路ブロックが待機状態のときにトランジスタの閾値電圧が増加するようにバックゲート電位を制御することで、待機状態のときのリーク電流を減少させることができる。特に、回路ブロックを多数に細分割することで、個々の回路ブロックのリーク電流をきめ細かく制御できるため、半導体集積回路全体のリーク電流を大幅に低減することができる。
【０００７】
本発明の好適な形態においては、制御回路は回路ブロックが作動状態のときにはトランジスタの閾値電圧が減少するようにバックゲート電位を制御する。回路ブロックが作動状態のときにトランジスタの閾値電圧が減少するようにバックゲート電位を制御することで、回路の低電圧動作を可能にすることができる。
【０００８】
本発明の好適な形態において、半導体集積回路は複数の回路ブロックの各々に電源供給を行うための共通電源線と、複数の回路ブロックの各々を接地するための共通接地線と、共通電源線又は共通接地線のうち少なくとも一方と回路ブロックとの間の電気的な通電／遮電を行うスイッチング素子をさらに備え、制御回路は有限ステートマシンに基づいてイベントドリブン式にスイッチング素子の通電／遮電を制御する。個々の回路ブロックへの電力供給をオン／オフ制御するスイッチング素子を設けることで、待機時における回路ブロックからのリーク電流を低減できる。
【０００９】
本発明の半導体集積回路は、作動状態から待機状態へ又は待機状態から作動状態への状態遷移を有する複数の回路ブロックと、ＣＳＰ方式による回路ブロック相互間の通信通じて自律的に動作要求を行い、又は他律的に動作要求を受け入れるためのチャネルと、チャネルを通じて回路ブロック相互間を接続するポートを備え、ポートは回路ブロックの動作状態に応じて、回路ブロックの論理素子を構成するトランジスタのバックゲート電位を制御する。かかる構成により、個々の回路ブロックはＣＳＰ方式により他の回路ブロックと通信を行い、自律的に又は他律的に動作する必要があるときにポートを通じてバックゲート電位が制御されるため、半導体集積回路全体のリーク電流を効率よく低減できる。
【００１０】
本発明の好適な形態において、チャネル及びポートは回路ブロックが待機状態のときにはトランジスタの閾値電圧が増加するようにバックゲート電位を制御する。かかる構成により、待機状態における個々の回路ブロックからのリーク電流を低減できる。
【００１１】
本発明の好適な形態において、チャネル及びポートは回路ブロックが作動状態のときにはトランジスタの閾値電圧が減少するようにバックゲート電位を制御する。かかる構成により、トランジスタの低電圧駆動を可能とし、半導体集積回の低消費電力化を図ることができる。
【００１２】
本発明の好適な形態において、複数の回路ブロックの各々に電源供給を行うための共通電源線と、複数の回路ブロックの各々を接地するための共通接地線と、共通電源線又は共通接地線のうち少なくとも一方と回路ブロックとの間の電気的な通電／遮電を行うスイッチング素子をさらに備え、ポートは回路ブロックの状態遷移に応じてスイッチング素子の通電／遮電を制御する。個々の回路ブロックへの電力供給をオン／オフ制御するスイッチング素子を設けることで、待機時における回路ブロックからのリーク電流を低減できる。
【００１３】
本発明の好適な形態において、回路ブロックの論理素子を形成するトランジスタ、又は回路ブロックへの電源供給をスイッチング制御するスイッチング素子は、ＭＯＳトランジスタとしてもよい。ＭＯＳトランジスタによれば、バックゲート電位を制御することで、リーク電流を抑えることができる。
【００１４】
本発明の好適な形態において、制御回路はＭＯＳトランジスタが通電状態のときの閾値電圧よりも遮電状態のときの閾値電圧が増加するようにＭＯＳトランジスタのバックゲート電位を制御する。これにより、回路ブロックからのリーク電流を効率よく抑えることができる。
【００１５】
回路ブロックを構成する論理素子が形成されているウェルと、回路ブロックへの電源供給をスイッチング制御するＭＯＳトランジスタが形成されているウェルとは分離されているのが好適である。かかる構成により、スイッチング素子としてのＭＯＳトランジスタのバックゲート電位と論理素子を形成するトランジスタのバックゲート電位を互いに影響を及ぼすことなく電位制御できる。
【００１６】
本発明の好適な形態において、回路ブロックの論理素子を形成するトランジスタ、又は回路ブロックへの電源供給をスイッチング制御するスイッチング素子は、ダブルゲート構造を備えたＴＦＴ（ダブルゲートＴＦＴ）としてもよい。ダブルゲートＴＦＴによればバルク構造のＭＯＳトランジスタと比べて高速化、低消費電力化を実現できる。
【００１７】
このようなダブルゲートＴＦＴとして、チャネル端部とドレイン領域又はソース領域との接面にＬＤＤ領域を備えたものが好適である。ＬＤＤ領域を形成することによって、ドレイン端空乏領域の電界は弱くなり、リーク電流を低減できる。
【００１８】
また、ダブルゲートＴＦＴのゲート電極とバックゲート電極はチャネル領域を間に挟んで対向配置されており、且つ両者の前記チャネル領域への投影形状が重なるように略同形に形成されているのが好適である。チャネル領域の表裏をゲート電極とバックゲート電極によって挟み込むことにより、サブスレッショルド係数を小さくし、電界移動度を向上できる。
【００１９】
また、バックゲート電極はチャネル領域への投影形状がＬＤＤ領域の全部又は一部と重なるように形成されているのが好適である。これにより、トランジスタ待機時のリーク電流の低減と、トランジスタ作動時の電界移動度の向上を両立できる。
【００２０】
本発明の電子機器は本発明の半導体集積回路を備える。本発明の半導体集積回路を実装することにより、消費電力を低減できるため、主として、バッテリ駆動される携帯機器等に好適である。
【００２１】
本発明のバックゲート電位制御方法は、作動状態から待機状態へ又は待機状態から作動状態への状態遷移を有する複数の回路ブロックの各々の状態遷移を予め規定する有限ステートマシンに基づいて、回路ブロックの論理素子を形成するトランジスタのバックゲート電位をイベントドリブン式に制御する。かかる構成により、回路ブロックの動作状態に基づいてトランジスタのバックゲート電位を制御できるため、半導体集積回路全体のリーク電流を効率よく減少させることができる。
【００２２】
本発明の半導体集積回路は、作動状態から待機状態へ又は待機状態から作動状態への状態遷移を有する複数の回路ブロックと、ＣＳＰ方式による回路ブロック相互間の通信通じて自律的に動作要求を行い、又は他律的に動作要求を受け入れるためのチャネルと、チャネルを通じて回路ブロック相互間を接続するポートを備える半導体集積回路のバックゲート電位制御方法であって、チャネル及びポートは回路ブロックの動作状態に基づいて、回路ブロックの論理素子を構成するトランジスタのバックゲート電位を制御する。かかる構成により、個々の回路ブロックはＣＳＰ方式により他の回路ブロックと通信を行い、自律的に又は他律的に動作する必要があるときにポートを通じてバックゲート電位が制御されるため、半導体集積回路全体のリーク電流を効率よく低減できる。
【発明を実施するための最良の形態】
【００２３】
［発明の実施形態１］
図１はマスタユニットが集中制御的に複数の回路ブロックのバックゲート電位を制御するシステムのブロック図である。ＶＬＳＩチップ内の半導体集積回路は、待機状態から作動状態へ、又は作動状態から待機状態への状態遷移を有するＭ個の回路ブロック（論理ブロック）２０−１，２０−２，…，２０−Ｍに分割されている。ＶＬＳＩチップ全体の消費電力を低減するには、機能別に分類される多数の回路ブロックに分割することが望ましい。マスタユニット（制御回路）１０はこれら回路ブロック２０−１，２０−２，…，２０−Ｍのバックゲート電位を一元的に集中制御するためのデータフローと制御ロジックをＶＬＳＩの論理設計レベルで構築したイベントドリブンシステムである。
【００２４】
図２はマスタユニット１０のバックゲート電位制御ロジックを実現する有限ステートマシン（Finite State Machine）の状態遷移図である。Ｍ個の回路ブロック２０−１，２０−２，…，２０−Ｍの待機状態を「０」、作動状態を「１」に対応させ、有限ステートマシンをＭビットの２進数で表記すると、全ての回路ブロック２０−１，２０−２，…，２０−Ｍのバックゲート電位制御を行うには最大で２M個の状態数が必要となる。有限ステートマシンを構成する個々の状態は回路ブロック２０−１，２０−２，…，２０−Ｍの待機状態「０」と作動状態「１」の全ての組み合わせを規定している。有限ステーマシンの状態を標記する２進数の上位ｋ（１≦ｋ≦Ｍ）桁目の「０」，「１」を回路ブロック２０−ｋの「待機状態」、「作動状態」を示すものとすると、図中の符号３１が示す状態は２進数の上位２桁目が「１」であるから、回路ブロック２０−２の作動状態となることを示している。同様にして、符号３２が示す状態は２進数の上位１桁目と２桁目が「１」であるから、回路ブロック２０−１と２０−２が「作動状態」となることを示している。有限ステートマシンの状態遷移はイベントドリブン式に行われ、マスタユニット１０は各々の回路ブロック２０−１，２０−２，…，２０−Ｍの動作状態を有限ステートマシンの状態に対応させることで、ＶＬＳＩチップ内全回路ブロックのバックゲート電位制御を行う。
【００２５】
尚、ここでは説明の便宜上、有限ステートマシンの各々の状態における「入力」と「出力」との関係は省略している。また、回路ブロック２０−１，２０−２，…，２０−Ｍへの電源供給を後述するスイッチング素子を介して行うには、マスタユニット１０は論理素子を構成するトランジスタのバックゲート電位制御に加えて、当該スイッチング素子のゲート電位とバックゲート電位の制御をも併せて行う。以下の説明においては、スイッチング素子を介してこれらの回路ブロック２０−１，２０−２，…，２０−Ｍに電源供給をオン／オフ制御する構成を第１の構成例とし、回路ブロック２０−１，２０−２，…，２０−Ｍを電源供給線に常時接続して電源供給を行う構成を第２の構成例とする。
【００２６】
（第１の構成例）
図３は第１の構成例における回路ブロックへの電源供給系統を示す回路図である。ここでは、ｉ番目の回路ブロック２０−ｉの電源供給系統を図示するが、他の回路ブロックについても同様の回路構成を具備している。同図において、共通電源線Ｖddは全ての回路ブロック２０−１，２０−２，…，２０−Ｍに電源供給を行うための電源線であり、共通接地線ＶSSは全ての回路ブロック２０−１，２０−２，…，２０−Ｍを接地するための接地線である。回路ブロック２０−ｉには局所的に電源供給を行うための部分電源供給線Ｌａｉと、局所的に接地するための部分接地線Ｌｂｉとがそれぞれスイッチング素子としてのＰＭＯＳトランジスタＭＰｉとＮＭＯＳトランジスタＭＮｉを介して共通電源線Ｖddと共通接地線ＶSSとに接続している。
【００２７】
尚、同図において、φPiはＰＭＯＳトランジスタＭＰｉのゲート電位、ＶNWiは同トランジスタＭＰｉのバックゲート電位、φNiはＮＭＯＳトランジスタＭＮｉのゲート電位、ＶPWiは同トランジスタＭＮｉのバックゲート電位、Ｘiは回路ブロック２０−ｉへの入力信号、Ｙiは同回路ブロック２０−ｉからの出力信号、ＶNiは回路ブロック２０−ｉの論理素子を構成するＰＭＯＳトランジスタのバックゲート電位、ＶPiは回路ブロック２０−ｉの論理素子を構成するＮＭＯＳトランジスタのバックゲート電位を示している。
【００２８】
図５はＶＬＳＩチップのウェル構造を示している。Ｐ型基板４０にはそれぞれ独立したＮウェル４１、４２、４４、４５が各々形成され、さらに、Ｎウェル４１内にはＰウェル４３が形成され、Ｎウェル４４内にはＰウェル４６が形成されたトリプルウェル構造となっている。Ｐウェル４３は上述のＮＭＯＳトランジスタＭＮｉを形成するためのウェルであり、そのウェル電位ＶPWiは同トランジスタＭＮｉのバックゲート電位を示している。また、Ｎウェル４２は上述のＰＭＯＳトランジスタＭＰｉを形成するためのウェルであり、そのウェル電位ＶNWiは同トランジスタＭＰｉのバックゲート電位を示している。また、Ｎウェル４５、Ｐウェル４６は回路ブロック２０−ｉ内の論理素子を構成するＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを形成するためのウェルである。ウェル電位ＶPiはＮＭＯＳトランジスタのバックゲート電位を示しており、ウェル電位ＶNiはＰＭＯＳトランジスタのバックゲート電位を示している。
【００２９】
ＶＬＳＩチップのウェル構造は上述の構成に限らず、例えば、図６に示すウェル構造としてもよい。同図に示すウェル構造は、上述のＰ型基板４０に替えてＮ型基板５０をベースとしている。Ｐ型基板５０にはそれぞれ独立したＰウェル５１、５２、５４、５５が各々形成され、さらに、Ｐウェル５１内にはＮウェル５３が形成され、Ｐウェル５４内にはＮウェル５６が形成されたトリプルウェル構造となっている。Ｎウェル５３は上述のＰＭＯＳトランジスタＭＰｉを形成するためのウェルであり、そのウェル電位ＶNWiはトランジスタＭＰｉのバックゲート電位を示している。また、Ｐウェル５２は上述のＮＭＯＳトランジスタＭＮｉを形成するためのウェルであり、そのウェル電位ＶPWiは同トランジスタＭＮｉのバックゲート電位を示している。また、Ｐウェル５５、Ｎウェル５６は回路ブロック２０−ｉ内の論理素子を構成するＮＭＯＳトランジスタ、ＰＭＯＳトランジスタを形成するためのウェルである。ウェル電位ＶPiはＮＭＯＳトランジスタのバックゲート電位を示しており、ウェル電位ＶNiはＰＭＯＳトランジスタのバックゲート電位を示している。
【００３０】
図４は回路ブロック２０−ｉの作動状態／待機状態におけるバックゲート電位の変化を示すタイミングチャートである。上述したように、マスタユニット１０はイベントドリブン式に遷移する有限ステートマシンの各状態に応じて回路ブロック２０−ｉの待機状態／作動状態を制御する。マスタユニット１０は回路ブロック２０−ｉを待機状態に遷移させるには、ＰＭＯＳトランジスタＭＰｉのゲート電位φPiに論理レベルＨを与え、ＮＭＯＳトランジスタＭＮｉのゲート電位φNiに論理レベルＬを与える。すると、ＰＭＯＳトランジスタＭＰｉとＮＭＯＳトランジスタＭＮｉは共にオフ状態となり、部分電源供給線Ｌａｉと部分接地線Ｌｂｉはそれぞれ共通電源線Ｖddと共通接地線ＶSSとから電気的に切り離された状態となる。
【００３１】
さらに、マスタユニット１０はＰＭＯＳトランジスタＭＰｉのバックゲート電位ＶNWiを作動時の電位ＶNW-ACよりも昇圧させてＶNW-SBとし、ＮＭＯＳトランジスタＭＮｉのバックゲート電位ＶPWiを作動時の電位ＶPW-ACよりも降圧させてＶPW-SBとする。すると、これらＰＭＯＳトランジスタＭＰｉとＮＭＯＳトランジスタＭＮｉの各々はボディエフェクトによって閾値電圧が増加するため、待機時のリーク電流を減少させることができる。
【００３２】
マスタユニット１０は、回路ブロック２０−ｉ内の論理素子を構成するＰＭＯＳトランジスタのバックゲート電位ＶNiについても同様に作動時の電位ＶN-ACよりも昇圧させてＶN-SBとし、ＮＭＯＳトランジスタのバックゲート電位ＶPiについても同様に作動時の電位ＶP-ACよりも降圧させてＶP-SBとする。これにより、回路ブロック２０−ｉの論理素子を構成するトランジスタの閾値電圧を増加させることが可能となり、待機状態における回路ブロック２０−ｉのリーク電流を減少させることができる。
【００３３】
一方、マスタユニット１０は回路ブロック２０−ｉを作動状態に遷移させるには、ＰＭＯＳトランジスタＭＰｉのゲート電位φPiに論理レベルＬを与え、ＮＭＯＳトランジスタＭＮｉのゲート電位φNiに論理レベルＨを与える。すると、ＰＭＯＳトランジスタＭＰｉとＮＭＯＳトランジスタＭＮｉは共にオン状態となり、部分電源供給線Ｌａｉと部分接地線Ｌｂｉはそれぞれ共通電源線Ｖddと共通接地線ＶSSに電気的に接続した状態となる。
【００３４】
さらに、マスタユニット１０はＰＭＯＳトランジスタＭＰｉのバックゲート電位ＶNWiを待機時の電位ＶNW-SBよりも降圧させてＶNW-ACとし、ＮＭＯＳトランジスタＭＮｉのバックゲート電位ＶWiを待機時の電位ＶPW-SBよりも昇圧させてＶPW-ACとする。すると、これらＰＭＯＳトランジスタＭＰｉとＮＭＯＳトランジスタＭＮｉの各々は閾値電圧が減少するため、回路ブロック２０−ｉへの電源供給を速やかに行うことができる。これと同時に、マスタユニット１０は、回路ブロック２０−ｉの論理素子を構成するＰＭＯＳトランジスタのバックゲート電位ＶNiを待機時の電位ＶN-SBよりも降圧させてＶN-ACとし、ＮＭＯＳトランジスタのバックゲート電位ＶPiを待機時の電位ＶP-SBよりも昇圧させてＶP-ACとする。論理素子を構成するトランジスタの閾値電圧を減少させることで、低電圧動作において回路ブロックの動作スピードの低下を抑えることが出来るが、その代償としてリーク電流は増大する。本発明を以ってすれば、回路ブロック毎にきめ細かく、待機時のリーク電流を低く抑えることが可能となり、結果として回路全体の消費電力を抑えることができる。
【００３５】
（第２の構成例）
図７は第２の構成例における回路ブロックへの電源供給系統を示す回路図である。ここでは、ｉ番目の回路ブロック２０−ｉの電源供給系統を図示するが、他の回路ブロックについても同様の回路構成を具備している。同図において、共通電源線Ｖddは全ての回路ブロック２０−１，２０−２，…，２０−Ｍに電源供給を行うための電源線であり、共通接地線ＶSSは全ての回路ブロック２０−１，２０−２，…，２０−Ｍを接地するための接地線である。このように、回路ブロック２０−ｉは常時電源供給を受ける構成となっている。また、同図において、Ｘiは回路ブロック２０−ｉへの入力信号、Ｙiは同回路ブロック２０−ｉからの出力信号、ＶNiは回路ブロック２０−ｉの論理素子を構成するＰＭＯＳトランジスタのバックゲート電位、ＶPiは回路ブロック２０−ｉの論理素子を構成するＮＭＯＳトランジスタのバックゲート電位を示している。
【００３６】
図９は回路ブロック２０−ｉの論理素子を形成するためのウェル構造を示している。同図に示すように、Ｐ型基板４０をベースとしてＮウェル４７、４８が形成され、さらにＮウェル４７内にＰウェル４９が形成されたトリプルウェル構造となっている。ウェル電位ＶPiは論理素子を構成するＮＭＯＳトランジスタのバックゲート電位を示しており、ウェル電位ＶNiは論理素子を構成するＰＭＯＳトランジスタのバックゲート電位を示している。回路ブロック２０−ｉのウェル構造は図９に示す構造に限らず、例えば、図１０に示す構造としてもよい。同図に示す構造はＮ型基板５０をベースとしてＰウェル５７、５８が形成され、さらにＰウェル５７内にＮウェル５９が形成されたトリプルウェル構造となっている。ウェル電位ＶPiは論理素子を構成するＮＭＯＳトランジスタのバックゲート電位を示しており、ウェル電位ＶNiは論理素子を構成するＰＭＯＳトランジスタのバックゲート電位を示している。
【００３７】
図８は回路ブロック２０−ｉの作動状態／待機状態におけるバックゲート電位の変化を示すタイミングチャートである。上述したように、マスタユニット１０はイベントドリブン式に遷移する有限ステートマシンの各状態に応じて回路ブロック２０−ｉの待機状態／作動状態におけるバックゲート電位を制御する。回路ブロック２０−ｉが待機状態のときには、マスタユニット１０はバックゲート電位ＶNiを作動状態のときの電位ＶN-ACよりも昇圧してＶN-SBとし、バックゲート電位ＶPiを作動状態のときの電位ＶP-ACよりも降圧してＶP-SBとする。これにより、論理素子を構成するトランジスタの閾値電圧を増加させることができるため、待機時における回路ブロック２０−ｉのリーク電流を減少させることができる。一方、回路ブロック２０−ｉが作動状態になるときは、マスタユニット１０はバックゲート電位ＶNiを待機状態のときの電位ＶN-SBよりも降圧してＶN-ACとし、バックゲート電位ＶPiを待機状態のときの電位ＶP-SBよりも昇圧してＶP-ACとする。これにより、論理素子を構成するトランジスタの閾値電圧を低下させて低電圧駆動を行うことが可能となる。
【００３８】
このように、本実施形態によれば、ＶＬＳＩチップ内の半導体集積回路を複数の回路ブロック２０−１，２０−２，…，２０−Ｍに細分割し、待機状態における回路ブロック２０−１，２０−２，…，２０−Ｍの論理素子を形成するトランジスタの閾値電圧が増加するようにバックゲート電位を制御する構成であるため、待機時のリーク電流を大幅に減少させることができる。特に、携帯電話のようにバッテリを主電源とする可搬性電子機器においては低消費電力化が大きな課題であるため、本発明の有用性は高く、汎用性の高い低消費電力のＳＯＣ（System On Chip）、ＳＯＢ（System On Board）、ＳＯＰ（System On Panel）を構築することができる。また、電力分配制御の対象となる回路ブロックを新たに追加・削除・変更する場合においても、制御ロジックを新たに組み立て直し、有限ステートマシンを再設計することにより対応が可能となる。尚、本発明はウェル構造を有してバックゲートの電圧制御を行うスイッチング素子であれば、ＭＯＳトランジスタに限らず、適用できることは言うまでもない。
【００３９】
［発明の実施形態２］
図１１は半導体集積回路を構成する複数の回路ブロック同士が相互にコミュニケーションを行ってＣＳＰ（Communicating Sequential Processes）方式により自律的に又は他律的にバックゲート電位制御を行うシステムのブロック図である。ＶＬＳＩチップ内の半導体集積回路は、待機状態から作動状態へ、又は作動状態から待機状態への状態遷移を有するＮ個の回路ブロック（論理ブロック）７０−１，７０−２，…，７０−Ｎに論理的に分割されている。ＶＬＳＩチップ全体の消費電力を低減するには、機能別に分類される多数の回路ブロックに分割することが望ましい。これらの回路ブロック７０−１，７０−２，…，７０−Ｎはシステム中央制御用のグローバルクロックを基準に動作するのではなく、各々の回路ブロック７０−１，７０−２，…，７０−Ｎが自律的に又は他律的に動作する必要があると判断した場合に電源供給を受けて動作するように構成された非同期システムである。マスタユニット６０（制御回路）は、主に、外部回路及び回路ブロック７０−１，７０−２，…，７０−Ｎとの直接的又は間接的な通信を行ってシステム全体の調整を司る機能を果たす回路ブロックであるが、回路ブロック７０−１，７０−２，…，７０−Ｎへの電源供給を直接的に制御するものではない。各回路ブロックへの電源供給は各回路ブロックに内蔵又は付帯する電源制御回路によって直接的に制御されるが、作動状態から待機状態への遷移のタイミングは、各回路ブロック自らが自律的に定め、待機状態から作動状態への遷移は他の回路ブロックからのリクエストを受けて他律的に定まる。これらのタイミングにおいて、回路ブロックは自ら内蔵する又は付帯する電源制御回路を通して、自らの電源供給を制御する。
【００４０】
図１２はＣＳＰ方式による回路ブロックへのバックゲート電位制御を行う様子を示す説明図である。ここでは説明の便宜上４つの回路ブロック７０−１〜７０−４を例示して説明するが、実際にはＮ個の回路ブロック７０−１，７０−２，…，７０−Ｎとマスタユニット６０が相互にコミュニケーションを行うことにより回路ブロック７０−１，７０−２，…，７０−Ｎへのバックゲート電位制御を行う。回路ブロック７０−１〜７０−４への電源供給はイベント駆動によって制御され、自律的に動作する必要があると判断した場合と、他律的に動作する必要があると判断した場合に電源供給を受けて動作する。各々の回路ブロック７０−１〜７０−４は「チャネル」を通じて他の回路ブロック７０−１〜７０−４又はマスタユニット６０と接続し、局所的な協調の下でイベント駆動を行う。チャネルはその両端において「ポート」と接続する。
【００４１】
同図に示す例では、回路ブロック７０−１はポートａ１，ａ２，ａ３を、回路ブロック７０−２はポートｂ１，ｂ２，ｂ３を、回路ブロック７０−３はポートｃ１，ｃ２を、回路ブロック７０−４はポートｄ１，ｄ２を、マスタユニット６０はポートｘ１，ｘ２，ｘ３をそれぞれ具備している。回路ブロック７０−１に着目すると、回路ブロック７０−１はチャネル１，２，３を通じてマスタユニット６０、回路ブロック７０−２，７０−３と接続している。
【００４２】
チャネルを通じたポート間通信においては、全てのポートには'Active'又は'Passive'のうち何れかの属性が付与される。例えば、回路ブロック７０−１がチャネル２を通じて自律的に回路ブロック７０−２に向けてデータ転送を要求する場合は、回路ブロック７０−１のポートａ２には'Send Active'の属性が付与され、他律的にデータ転送の要求を受け入れる回路ブロック７０−２のポートｂ１には'Receive Passive'の属性が付与される。これとは逆に回路ブロック７０−１がチャネル２を通じて回路ブロック７０−２から自立的にデータ転送を要求する場合は、ポートａ２には 'Receive Active'の属性が付与され、他律的にデータ転送を行う回路ブロック７０−２のポートｂ１には'Send Passive'の属性が付与される。ポート間通信においては、req/ack信号を送受信することにより、２相式又は４相式のハンドシェイクが行われる。
【００４３】
回路ブロック７０−ｉの電源供給系統の回路構成は上述した図３又は図７と同様の構成とすることができる。回路ブロック７０−ｉを図３に示す回路構成とする場合には、回路ブロック７０−ｉの論理素子を形成するトランジスタのバックゲート電位ＶPi，ＶNiの制御に加えて、スイッチングトランジスタのゲート電位φPi，φNiとバックゲート電位ＶNWi，ＶPWiの制御も必要となる。ＶＬＳＩチップのウェル構造についても、上述の図５又は図６に示すトリプルウェル構造となる。一方、回路ブロック７０−ｉを図７に示す回路構成とする場合には、回路ブロック７０−ｉの論理素子を形成するトランジスタのバックゲート電位ＶPi，ＶNiの制御が必要となる。ＶＬＳＩチップのウェル構造についても、上述の図９又は図１０に示すトリプルウェル構造となる。
【００４４】
上述の第１実施形態では回路ブロック７０−ｉのバックゲート電位制御をマスタユニット１０が行っていたが、本実施形態では前述した「チャネル」と「ポート」によって回路ブロック７０−ｉのバックゲート電位制御を自律的に又は他律的に行う。「チャネル」と「ポート」は回路ブロック７０−ｉの動作状態にかかわらず、常時電源供給を受けて作動するように構成されている。
【００４５】
図１３は回路ブロックへの電源供給のタイミングを説明するためのタイミング図である。ここでは、回路ブロック７０−１に着目して説明するが、他の回路ブロックについても同様となる。上述したように回路ブロック７０−１はチャネル１〜３を介してマスタユニット６０、回路ブロック７０−２，７０−３と接続している。時刻ｔ0においてシステムが起動し、マスタユニット６０からのリクエストに応答して回路ブロック７０−１がデータ受信要求を受け入れる場合には、Receive Passiveとなり、時刻ｔ2〜時刻ｔ4での期間において所望の動作処理を行う。回路ブロック７０−１は、さらに、時刻ｔ1おいてチャネル２を通じて自律的に回路ブロック７０−２へのデータ送信を要求する場合には、Send Activeとなり、時刻ｔ3〜時刻ｔ5までの期間において所望の動作処理を行う。回路ブロック７０−１は、さらに、時刻ｔ6においてチャネル３を通じて回路ブロック７０−３からのデータ送信要求を受け入れる場合には、Send Passiveとなり、時刻ｔ7〜時刻ｔ8までの期間において所望の動作処理を行う。
【００４６】
時刻ｔ0〜時刻ｔ5までの期間と、時刻ｔ6〜時刻ｔ8までの期間においては、回路ブロック７０−１はマスタユニット６０と回路ブロック７０−２，７０−３とのコミュニケーションを通じて自律的に又は他律的に動作するため（作動状態）、チャネル１，２，３とポートａ１，ａ２，ａ３は、同期間において回路ブロック７０−１を構成する論理素子の閾値電圧が減少するようにバックゲート電位ＶPi，ＶNiを制御する。回路ブロック７０−１が図３に示すようにスイッチング素子を介して電源供給を受ける場合には、スイッチング素子がオンとなるように、ゲート電位φPi，φNiとバックゲート電位ＶNWi，ＶPWiの制御を併せて行う。具体的な制御方法は図４又は図８に示すように行えばよい。
【００４７】
一方、時刻ｔ5〜時刻ｔ6までの期間では回路ブロック７０−１は動作する必要がないため（待機状態）、チャネル１，２，３とポートａ１，ａ２，ａ３は、同期間において、回路ブロック７０−１を構成する論理素子の閾値電圧が増加するようにバックゲート電位ＶPi，ＶNiを制御する。回路ブロック７０−１が図３に示すようにスイッチング素子を介して電源供給を受ける場合には、スイッチング素子がオフとなるように、ゲート電位φPi，φNiとバックゲート電位ＶNWi，ＶPWiの制御を併せて行う。具体的な制御方法は図４又は図８に示すように行えばよい。
【００４８】
このように、本実施形態によれば、ＣＳＰ方式により回路ブロック７０−１，７０−２，…，７０−Ｎへのきめ細かなバックゲート電位制御が可能となる上に、回路ブロックの追加・削除・変更などが生じても関係する回路ブロックとの交信内容・交信方法を設計し直すだけでよいため、システム再構築の利便性に優れている。
【００４９】
［発明の実施形態３］
図１４と図１５にダブルゲートＴＦＴ（Thin Film Transistor）１００を示す。図１４は平面図であり、図１５はその１５−１５線に沿った断面図である。絶縁基板１０１上には下地層１０２を介してバックゲート電極１０３が形成されている。絶縁基板１０１としては、例えば、ガラス基板、石英基板、プラスチック基板等を用いることができる。バックゲート電極１０３と下地層１０２の上面には、バックゲート絶縁膜１０４、活性層１１０、ゲート絶縁膜１１１、ゲート電極１１２、及び層間絶縁膜１１５が順次積層されている。活性層１１０は島状の多結晶シリコン等から成り、上下２つのゲート間に形成されたチャネル領域１０５と、その両側に形成されたドレイン領域１０６、及びソース領域１０７から成る。バックゲート電極１０３とゲート電極１１２はチャネル領域１０５をその間に挟んで対向配置されている。ドレイン領域１０６、ソース領域１０７のそれぞれにはコンタクトホールを通じてドレイン電極１１３、ソース電極１１４が形成されている。ここで、バックゲート電極１０３とは、ＴＦＴ構造がトップゲート型のときには、ゲート電極１１２に対向するようにボトム側（絶縁基板側）に形成された電極をいい、ＴＦＴ構造がボトムゲート型のときには、ゲート電極１１２と対向するようにトップ側に形成された電極をいう。同図に示すＴＦＴ構造はトップゲート型であるが、ボトムゲート型でもよい。
【００５０】
本実施形態では上述した第１実施形態の回路ブロック２０−１，２０−２，…，２０−Ｍの論理素子を構成するＮＭＯＳトランジスタ或いはＰＭＯＳトランジスタ、又は回路ブロック２０−ｉへの電源供給を通電／遮断するスイッチング素子としてのＰＭＯＳトランジスタＭＰｉ或いはＮＭＯＳトランジスタＭＮｉ、又は上述した第２実施形態の回路ブロック７０−１，７０−２，…，７０−Ｎの論理素子を構成するＮＭＯＳトランジスタ或いはＰＭＯＳトランジスタをダブルゲートＴＦＴ１００で構成する。ダブルゲートＴＦＴ１００が待機状態のときにはトランジスタの閾値電圧が増加するようにバックゲート電極１０３の電位を調整することで、リーク電流を十分に低減できる。一方、ダブルゲートＴＦＴ１００が作動状態のときにはトランジスタの閾値電圧が減少するようにバックゲート電極１０３の電位を調整することでオン電流を増大させ、ドライブ能力を高めることができる。バックゲート電極１０３の電位制御は第１実施形態と同様にマスタユニット１０によってイベントドリブン式に制御してもよく、又は第２実施形態と同様にＣＳＰ方式により自律的又は他律的に制御してもよい。また、回路ブロック２０−１，２０−２，…，２０−Ｍ、又は回路ブロック７０−１，７０−２，…，７０−Ｎの論理素子をダブルゲートＴＦＴ１００で構成する場合には、ゲート電極１１２とバックゲート電極１０３を同じ論理で制御することによって、トランジスタの立ち上がり時間又は立下り時間を短縮し、スイッチング速度を向上できる。また、ドライブ能力を高めることで、トランジスタサイズを縮小し、高集積化を可能にできる。
【００５１】
更に、第１又は第２実施形態で説明したバルク構造のＭＯＳトランジスタに比べると、ダブルゲートＴＦＴ１００は半導体ウェルを有しないために、そのドレイン容量はチャネル・ドレイン接面の逆バイアス領域分のみであるから極めて小容量であり、スイッチング時の充放電量は被駆動側トランジスタのゲート容量に比べて極めて小さい。従って、同じ移動度を有するバルク構造のＭＯＳトランジスタと比べて更なる高速化、低消費電力化が可能である。また、ダブルゲートＴＦＴ１００は絶縁基板１０１及び下地層１０２を有するため、配線の対電源線容量が極めて小さい。従って、同じ移動度を有するバルク構造のＭＯＳトランジスタと比べて更なる高速化、低消費電力化が可能である。
【００５２】
このようなダブルゲートＴＦＴ１００の構造として、例えば、ドレイン領域１０６又はソース領域１０７に接するチャネル領域１０５の端面に不純物がライトドープされたＬＤＤ（Lightly Doped Drain）領域１０８，１０９を形成するのが望ましい（図１５参照）。ＬＤＤ領域１０８，１０９を追加することによって、ドレイン端空乏領域の電界は弱くなり、電子と正孔の対生成が速いプール・フレンケル効果（Poole-Frenkel Effect）を伴うフォノン・アシスト・トネリング現象（Phonon Assisted Tunneling）が抑制されて、熱励起現象のみとなるので、ダブルゲートＴＦＴ１００のリーク電流（オフ電流）を低減できる。また、ゲート電極１１２とバックゲート電極１０３はチャネル領域１０５への投影形状が重なるように略同形に形成されているのが望ましい（図１４参照）。チャネル領域１０５の表裏をゲート電極１１２とバックゲート電極１０３によって挟み込むことによりサブスレッショルド係数を小さくし、電界移動度を向上できる。更に、バックゲート電極１０３はチャネル領域１０５への投影形状がＬＤＤ領域１０８，１０９の全部又は一部と重なるような形状（又は大きさ）にするのが望ましい。これにより、トランジスタ待機時のリーク電流の低減と、トランジスタ作動時の電界移動度の向上を両立できる。
【００５３】
［発明の実施形態４］
次に、本発明の半導体集積回路を搭載した電子機器の例を示す。図１６は通信機能を搭載した携帯型パーソナルデジタルアシスタンス（ＰＤＡ）のブロック図である。同図に示すように、ＰＤＡ８０は、液晶ディスプレイ回路８１と、操作キー８２と、ＣＰＵ８３と、ＲＯＭ８４と、ＲＡＭ８５と、無線通信部８６と、アンテナ８７とを備えて構成されている。ＣＰＵ８３、無線通信部８６などは本発明の半導体集積回路を実装したＩＣチップで構成されており、装置全体の低消費電力化を実現している。特に、ＰＤＡのような携帯情報端末はバッテリの持続時間を長く確保したいため、特に好適である。
【００５４】
図１７はデジタル通信方式の携帯電話のブロック図である。携帯電話９０は、アンテナ９１と、アンテナ共用器９２と、受信部９３と、周波数シンセサイザ９４と、送信部９５と、ＴＤＭＡ多重分離回路９６と、スピーカ９７と、マイク９８を備えて構成されている。受信部９３、送信部９５、ＴＤＭＡ多重分離回路９６などは本発明の半導体集積回路を実装したＩＣチップで構成されており、装置全体の低消費電力化を実現している。
【００５５】
より詳細には、受信部９３は高周波増幅器、受信ミキサ、ＩＦ増幅器、遅延検波回路などを含んで構成されており、これらは本発明の半導体集積回路を実装した一又は二以上のＩＣチップで構成されている。同様に、送信部９５はＩＱ信号発生回路、直交変調器、送信ミキサ、送信電力増幅器などを含んで構成されており、これらについても本発明の半導体集積回路を実装した一又は二以上のＩＣチップで構成されている。
【００５６】
携帯型の電子機器は特に低消費電力化が要求されるため、本発明の半導体集積回路を実装したＩＣチップで電子機器を構成することにより、電子機器に搭載されるバッテリの持続時間をできるだけ長くすることができる。本発明の半導体集積回路を実装したＩＣチップで構成される電子機器としては、ＰＤＡや携帯電話の他に、例えば、バッテリ駆動される携帯機器、録音再生機器、録画再生機器、シートコンピュータ、電子ペーパ、ウェアラブルコンピュータ、ＩＣカード、スマート・カード、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、プロジェクタ、ウェアラブル型健康管理機器、ウェアラブル型トイ、偏在型無線センサ、ＲＦＩＤ、貼付型温度計、表示機能付きファックス装置、携帯型ＴＶ、電子手帳、電光掲示板、宣伝広告用ディスプレイ、表示機能付き無線タグ、ＳＯＰ（System-On-Panel）、ＳＯＧ（System-On-Glass）、ＳＯＢ（System-On-Board）等が含まれる。
【図面の簡単な説明】
【００５７】
【図１】第１実施形態のシステムブロック図である。
【図２】電力分配制御を行う有限ステートマシンの状態遷移図である。
【図３】回路ブロックへの電源供給系統を示す回路図である（構成例１）。
【図４】バックゲート電位のタイミングチャートである。
【図５】ＶＬＳＩチップのウェル構造を示す図である。
【図６】ＶＬＳＩチップのウェル構造を示す図である。
【図７】回路ブロックへの電源供給系統を示す回路図である（構成例２）。
【図８】バックゲート電位のタイミングチャートである。
【図９】ＶＬＳＩチップのウェル構造を示す図である。
【図１０】ＶＬＳＩチップのウェル構造を示す図である。
【図１１】第２実施形態のシステムブロック図である。
【図１２】ＣＳＰ方式による電力分配制御の説明図である。
【図１３】回路ブロックへの電源供給のタイミング図である。
【図１４】ダブルゲートＴＦＴの断面図である。
【図１５】ダブルゲートＴＦＴの平面図である。
【図１６】本発明を応用したＰＤＡのブロック図である。
【図１７】本発明を応用した携帯電話のブロック図である。
【符号の説明】
【００５８】
１０，６０…マスタユニット  ２０，７０…回路ブロック  Ｖdd…共通電源線  ＶSS…共通接地線  Ｌａｉ…部分電源供給線Ｌａｉ  Ｌｂｉ…部分接地線  φPi…ＰＭＯＳトランジスタＭＰｉのゲート電位  ＶNWi…ＰＭＯＳトランジスタＭＰｉのバックゲート電位  φNi…ＮＭＯＳトランジスタＭＮｉのゲート電位  ＶPWi…ＮＭＯＳトランジスタＭＮｉのバックゲート電位  Ｘi…回路ブロック２０−ｉへの入力信号  Ｙi…回路ブロック２０−ｉからの出力信号
【図１】
2004336010.tif 000003
【図２】
2004336010.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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