(57)【要約】【課題】安定したオフ耐圧特性を示すＭＯＳＦＥＴ型静電保護素子を備えた半導体装置及びその製造方法を提供する。【解決手段】半導体基板１上にゲート絶縁膜１５を介して形成されたゲート電極１７と、ゲート電極１７を挟んで半導体基板１に設けられたソース及びドレインをもつＭＯＳＦＥＴからなる静電保護素子を備えた半導体装置において、静電保護素子は、ゲート電極１７のドレイン側端部の下に、ゲート絶縁膜１５よりも厚い膜厚をもつ厚い絶縁膜１３を備え、ドレインは、ゲート電極１７とは間隔をもって形成された拡散深さの浅い高濃度ドレイン拡散層１１と、高濃度ドレイン拡散層１１を囲み、かつゲート絶縁膜１５とは間隔をもって形成された拡散深さの深い低濃度ドレイン拡散層９により構成され、低濃度ドレイン拡散層９のゲート電極側端部は厚い絶縁膜１３下に設けられている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極を挟んで半導体基板に設けられたソース及びドレインをもつＭＯＳＦＥＴからなる静電保護素子を備えた半導体装置において、
前記静電保護素子は、前記ゲート電極のドレイン側端部の下に、前記ゲート絶縁膜よりも厚い膜厚をもつ厚い絶縁膜を備え、ドレインは、前記ゲート電極とは間隔をもって形成された拡散深さの浅い高濃度ドレイン拡散層と、前記高濃度ドレイン拡散層を囲み、かつ前記ゲート絶縁膜とは間隔をもって形成された拡散深さの深い低濃度ドレイン拡散層により構成され、前記低濃度ドレイン拡散層のゲート電極側端部は前記厚い絶縁膜下に設けられていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極のドレイン側端部は前記低濃度ドレイン拡散層のゲート電極側端部の形成領域と重複する位置に設けられている請求項１に記載の半導体装置。
【請求項３】
請求項１又は２に記載された静電保護素子を外部入出力端子と内部回路の間に接続してなる入出力保護回路を備えていることを特徴とする半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極を挟んで半導体基板に設けられたソース及びドレインをもつＭＯＳＦＥＴからなる静電保護素子を備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｄ）を含むことを特徴とする半導体装置の製造方法。
（Ａ）半導体基板の所定の領域に拡散深さの深い低濃度ドレイン拡散層を形成する工程、
（Ｂ）ゲート電極のドレイン側端部の形成予定領域及び前記低濃度ドレイン拡散層のゲート電極側端部の形成領域を含む領域の半導体基板表面に、後工程で形成するゲート絶縁膜よりも厚い膜厚をもって厚い絶縁膜を形成する工程、
（Ｃ）半導体基板表面に前記厚い絶縁膜よりも薄い膜厚でゲート絶縁膜を形成した後、ゲート電極のドレイン側端部が前記厚い絶縁膜上に位置するように、前記厚い絶縁膜上及び前記ゲート絶縁膜上にゲート電極を形成する工程、
（Ｄ）前記低濃度ドレイン拡散層内に、前記低濃度ドレイン拡散層よりも不純物濃度が高くかつ拡散深さの浅い高濃度ドレイン拡散層を前記ゲート電極とは間隔をもって形成し、前記ゲート電極に対して前記低濃度ドレイン拡散層及び前記高濃度ドレイン拡散層とは反対側の半導体基板に高濃度ソース拡散層を形成する工程。
【請求項５】
前記工程（Ｃ）において、前記厚い絶縁膜上に形成する前記ゲート電極のドレイン側端部を前記低濃度ドレイン拡散層のゲート電極側端部の形成領域と重複させて前記ゲート電極を形成する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記工程（Ｂ）において、前記厚い絶縁膜の形成と同時に、半導体基板表面に素子分離絶縁膜を形成する請求項４又は５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極を挟んで半導体基板に設けられたソース及びドレインをもつＭＯＳＦＥＴ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）からなる静電保護素子を備えた半導体装置及びその製造方法に関するものである。本発明の半導体装置は例えば高耐圧仕様を要する半導体装置に適用される。
【０００２】
【従来の技術】
半導体集積回路において、これに具備される静電保護素子として、ＰＮ接合のみを用いたダイオード（以下、ダイオード型静電保護素子と称す）や、寄生バイポーラ動作を利用したＭＯＳＦＥＴ（以下、ＭＯＳＦＥＴ型静電保護素子と称す）などある。これらの静電保護素子では、いずれも静電荷の電源端子への放電能力を高めるために、ダイオード型静電保護素子のダイオードの接合耐圧、及びＭＯＳＦＥＴ型静電保護素子のＭＯＳＦＥＴのスナップバック電圧はその回路の定格近くまで低く設定され、サージ電流を静電保護素子を介して電源端子へすばやく抜くことがこれら静電保護素子を最適設計する際に求められる。
【０００３】
一般的に、ダイオードとＭＯＳＦＥＴ（寄生バイポーラトランジスタ）のサージ吸収能力を比較した場合、ダイオードにおいては、ブレークダウン後に流れる電流は接合を形成している拡散層の抵抗によって決定されており、高耐圧仕様の集積回路においては定格をもたせるために拡散濃度を低くして接合耐圧を上げている。そのため、拡散抵抗は必然的に高くなり、サージ電流の吸収能力が下がるという不具合があった。このような不具合を回避するには、ダイオードの面積を大きくする必要がある。しかし、ダイオードの面積増大は集積回路のチップ面積増大を招く。チップ面積の増大は、特に電源制御関連のチップサイズの小さい汎用ＩＣにおいては致命的である。
【０００４】
一方、ＭＯＳＦＥＴにおいては、例えばＮチャネルＭＯＳＦＥＴ（以下Ｎｃｈ−ＭＯＳＦＥＴと称す）の場合、ゲート電位及びソース電位をＧＮＤ（接地電位）側に共通接地して用いる。静電保護素子として用いるＭＯＳＦＥＴでは、一次ブレークダウン（オフ耐圧）はドレイン端でのＰＮ接合によって起こり、一次ブレークダウンが誘因（トリガ）となって、２次ブレークダウン（スナップバック）を生じ、ソース（エミッタ）、基板（ベース）及びドレイン（コレクタ）からなる寄生バイポーラ動作によって大きな電流を流すことができるので、サージ吸収能力はダイオードに比べて各段に高く、大きな面積を必要としない。
【０００５】
図６に、Ｎｃｈ−ＭＯＳＦＥＴを用いた静電保護素子を備えた従来の半導体装置の断面図を示す。
Ｐ型の半導体基板（Ｐｓｕｂ）１の表面に素子分離絶縁膜３が形成されている。素子分離絶縁膜３に囲まれたトランジスタ形成領域の半導体基板１上にゲート絶縁膜３７を介してゲート電極３９が形成されている。
【０００６】
トランジスタ形成領域の半導体基板１に、ゲート電極３９の一側面に隣接して、拡散深さの浅いソース拡散層（Ｎ＋）７が形成されている。ゲート電極３９に対してソース拡散層７とは反対側の半導体基板１に、拡散深さの深い低濃度ドレイン拡散層（Ｎ−）４１が形成されている。低濃度ドレイン拡散層４１のゲート電極側端部はゲート電極３９のドレイン側端部の形成領域に重複して設けられている。低濃度ドレイン拡散層４１内に、ゲート電極３９とは間隔をもって、拡散深さの浅い高濃度ドレイン拡散層（Ｎ＋）４３が形成されている。
【０００７】
図６に示したＭＯＳＦＥＴ型静電保護素子では、ドレイン構造について、不純物濃度が低く拡散深さの深い低濃度ドレイン拡散層４１と、低濃度ドレイン拡散層４１内に設けられた、不純物濃度が高く拡散深さの浅い高濃度ドレイン拡散層４３からなる二重拡散構造を備えている。二重拡散ドレイン構造により、サージ印加時における、ゲート電極３９のドレイン側端部での電界集中によるドレイン端接合の破壊を防止している。
さらに、低濃度ドレイン拡散層４１のゲート電極側端部及びゲート電極３９のドレイン側端部の形成領域が重複して設けることにより、スナップバックを起こしやすくしている。
【０００８】
サージ印加時において、静電保護素子の耐圧が高すぎると、静電保護素子がブレークダウンするまでの間に内部回路のＭＯＳＦＥＴに過大電圧がかかり、ゲート破壊を起こしかねない。このような不具合を防ぐために、先にも述べたように、静電保護素子のブレークダウン（スナップバック）電圧は、回路素子の定格電圧以上を保ちながら、できる限り低く設定することが重要である。
しかし、定格が２０Ｖを超えるような高耐圧素子においては、スナップバック電圧を低くしようとすると静電保護素子の静特性におけるオフ耐圧そのものの確保が困難であるという問題があった。
【０００９】
即ち、従来技術における静電保護素子は、ドレインを構成する拡散深さの深い低濃度ドレイン拡散層４１がゲート電極３９に一部重複して形成されている（ドレイン接合がチャネル領域に形成されている）ために、ゲート、ドレイン間の電界により、低濃度ドレイン拡散層４１とゲート電極３９が重複している領域でのゲート絶縁膜３７中への電荷トラップや、半導体基板１表面でのキャリア再結合などの影響が高耐圧素子においては顕著に表れる。その結果、静電保護素子のオフ耐圧特性（オフリーク特性）が不安定になるという問題があった。
【００１０】
図７は、図６に示した従来のＭＯＳＦＥＴ型静電保護素子のオフリーク波形を示す図であり、縦軸はドレイン電流（Ａ（アンペア））を示し、横軸はドレイン電圧（Ｖ（ボルト））を示す。この静電保護素子のオフ耐圧は３０〜４０Ｖである。
図７に示すように、初期波形（１ｓｔスイープ）では、ソフトリークに起因して波形に大きな乱れが見られ、ばらつきによっては正常のブレークダウンをする前に定格より小さい印加電圧でゲート破壊する素子も見られる。さらに、ブレークダウン後のリーク波形（２ｎｄスイープ）では、いわゆるワークアウト現象により、１ｓｔスイープと比較して耐圧に大きな差が生じており、好ましくない。
【００１１】
また、ゲート破壊防止を主目的としている従来技術として、ドレイン拡散層がゲート電極とは間隔をもって設けられている静電保護素子の構造が提案されている（例えば、特許文献１及び特許文献２参照。）。この構造によれば、目的は異なるものの、結果的にゲート電極とドレイン拡散層が重複していない。
【００１２】
図８は、ドレイン拡散層がゲート電極とは間隔をもって設けられている従来のＭＯＳＦＥＴ型静電保護素子のオフリーク波形を示す図であり、縦軸はドレイン電流（Ａ）を示し、横軸はドレイン電圧（Ｖ）を示す。
ドレイン拡散層がゲート電極とは間隔をもって設けられている静電保護素子では、図８の初期波形（１ｓｔスイープ）に示すように、前述の電荷トラップ等に起因するソフトリーク現象は見られない。
【００１３】
しかし、ゲート電極、ドレイン拡散層間の距離が十分でないと、やはりブレークダウン後のワークアウト現象は残ってしまい、図８に示すように、ブレークダウン後のリーク波形（２ｎｄスイープ）では、１ｓｔスイープと比較して耐圧に大きな差が生じる。
【００１４】
この不具合を回避するために、ゲート電極、ドレイン拡散層間の距離を大きく取りすぎると、スナップバック電圧が高くなり、速やかなバイポーラ動作によるサージ電流吸収ができなくなるという問題があった。さらに、ゲート電極、ドレイン拡散層間の領域の抵抗が高くなりすぎるため、サージ電流が流れた際に熱破壊しやすくなるという問題もあった。
【００１５】
【特許文献１】
特開平１１−１３５７８２号公報
【特許文献２】
特開平１１−３０７６５１号公報
【００１６】
【発明が解決しようとする課題】
本発明は、上記課題を改善し、安定したオフ耐圧特性を示すＭＯＳＦＥＴ型静電保護素子を備えた半導体装置及びその製造方法を提供することを目的とするものである。
【００１７】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極を挟んで半導体基板に設けられたソース及びドレインをもつＭＯＳＦＥＴからなる静電保護素子を備えた半導体装置であって、上記静電保護素子は、上記ゲート電極のドレイン側端部の下に、上記ゲート絶縁膜よりも厚い膜厚をもつ厚い絶縁膜を備え、ドレインは、上記ゲート電極とは間隔をもって形成された拡散深さの浅い高濃度ドレイン拡散層と、上記高濃度ドレイン拡散層を囲み、かつ上記ゲート絶縁膜とは間隔をもって形成された拡散深さの深い低濃度ドレイン拡散層により構成され、上記低濃度ドレイン拡散層のゲート電極側端部は上記厚い絶縁膜下に設けられているものである。
本明細書において、半導体基板の語は、半導体基板に形成されたウェル領域や、半導体基板上に形成されたエピタキシャル成長層などの半導体層も含む。
【００１８】
本発明の半導体装置の製造方法は、上記静電保護素子を備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｄ）を含む。
（Ａ）半導体基板の所定の領域に拡散深さの深い低濃度ドレイン拡散層を形成する工程、
（Ｂ）ゲート電極のドレイン側端部の形成予定領域及び上記低濃度ドレイン拡散層のゲート電極側端部の形成領域を含む領域の半導体基板表面に、後工程で形成するゲート絶縁膜よりも厚い膜厚をもって厚い絶縁膜を形成する工程、
（Ｃ）半導体基板表面に上記厚い絶縁膜よりも薄い膜厚でゲート絶縁膜を形成した後、ゲート電極のドレイン側端部が上記厚い絶縁膜上に位置するように、上記厚い絶縁膜上及び上記ゲート絶縁膜上にゲート電極を形成する工程、
（Ｄ）上記低濃度ドレイン拡散層内に、上記低濃度ドレイン拡散層よりも不純物濃度が高くかつ拡散深さの浅い高濃度ドレイン拡散層を上記ゲート電極とは間隔をもって形成し、上記ゲート電極に対して上記低濃度ドレイン拡散層及び上記高濃度ドレイン拡散層とは反対側の半導体基板に高濃度ソース拡散層を形成する工程。
【００１９】
本発明の半導体装置を構成する静電保護素子及び本発明の半導体装置の製造方法により作製される静電保護素子では、ゲート電極のドレイン側端部は厚い絶縁膜上に形成され、ドレインの一部を構成する低濃度ドレイン拡散層のドレイン側端部は厚い絶縁膜下に設けられているので、ゲート、ドレイン間にかかる電界を小さくすることができ、ゲート破壊回避はもちろんのこと、静電保護素子に安定したオフ耐圧特性（オフリーク特性）をもたせることができる。
【００２０】
【発明の実施の形態】
本発明の半導体装置において、上記ゲート電極のドレイン側端部は上記低濃度ドレイン拡散層のゲート電極側端部の形成領域と重複する位置に設けられていることが好ましい。
本発明の半導体装置の製造方法において、上記工程（Ｃ）で、上記厚い絶縁膜上に形成する上記ゲート電極のドレイン側端部を上記低濃度ドレイン拡散層のゲート電極側端部の形成領域と重複させて上記ゲート電極を形成することが好ましい。
その結果、ゲート電極のドレイン側端部が低濃度ドレイン拡散層のゲート電極側端部の形成領域に重複して配置されていることにより、サージ印加時にはスナップバックを容易に起こして、速やかにサージ電流を吸収することができる。
【００２１】
本発明の半導体装置が適用される一例として、静電保護素子を外部入出力端子と内部回路の間に接続してなる入出力保護回路を備えた半導体装置を挙げることができる。本発明の半導体装置を構成する静電保護素子は安定したオフ耐圧特性をもつので、内部回路を有効に保護することができる。
【００２２】
本発明の半導体装置の製造方法において、上記工程（Ｂ）で、上記厚い絶縁膜の形成と同時に、半導体基板表面に素子分離絶縁膜を形成することが好ましい。一般に、ＭＯＳＦＥＴを備えた半導体装置では、ＭＯＳＦＥＴの形成領域を分離するために、半導体基板表面に膜厚が例えば６００〜１２００ｎｍ（ナノメートル）程度の素子分離絶縁膜を形成する。上記厚い絶縁膜と素子分離絶縁膜を同時に形成することにより、それらの絶縁膜を別々に形成する場合に比べて、製造工程を短縮することができる。
【００２３】
【実施例】
図１は半導体装置の一実施例の静電保護素子部分を示す断面図である。この実施例は本発明を構成する静電保護素子をＮｃｈ−ＭＯＳＦＥＴ型静電保護素子に適用した例を示す。
Ｐ型のシリコン基板からなる半導体基板（Ｐｓｕｂ）１の表面にシリコン酸化膜からなる素子分離絶縁膜３が形成されている。静電保護素子形成領域の半導体基板１にＰウェル領域（Ｐｗｅｌｌ）５が形成されている。
【００２４】
Ｐウェル領域５内に、Ｎ型のソース拡散層（Ｎ＋）７と、不純物濃度が低く拡散深さの深い低濃度ドレイン拡散層（Ｎ−）９が互いに間隔をもって形成されている。低濃度ドレイン拡散層９内に、低濃度ドレイン拡散層９に比べて不純物濃度が高く拡散深さの浅い高濃度ドレイン拡散層（Ｎ＋）１１が形成されている。低濃度ドレイン拡散層９及び高濃度ドレイン拡散層１１はドレインを構成する。
【００２５】
低濃度ドレイン拡散層９のゲート電極側端部（ソース拡散層７側の端部）の形成領域を含む半導体基板１表面に、ソース拡散層７とは間隔をもって、シリコン酸化膜からなる厚い絶縁膜１３が形成されている。厚い絶縁膜１３は、例えば素子分離絶縁膜３と同時に形成されたものである。ソース拡散層７、厚い絶縁膜１３間のＰウェル領域５表面に、シリコン酸化膜からなるゲート絶縁膜１５が形成されている。ゲート絶縁膜１５下のＰウェル領域５表面がチャネル領域となる。ゲート絶縁膜１５は厚い絶縁膜１３よりも薄い膜厚に形成されている。
【００２６】
ゲート絶縁膜１５上から厚い絶縁膜１３上にまたがってゲート電極１７が形成されている。ゲート電極１７のドレイン側端部は、厚い絶縁膜１３上で、高濃度ドレイン拡散層１１とは間隔をもち、かつ低濃度ドレイン拡散層９のゲート電極側端部の形成領域と重複する位置に設けられている。
素子分離絶縁膜３には、Ｐウェル領域５の電位をとるための開口部が設けられており、その開口部内のＰウェル領域５表面にＰ型拡散層（Ｐ＋）１９が形成されている。
【００２７】
この実施例の静電保護素子では、低濃度ドレイン拡散層９のゲート電極側端部は厚い絶縁膜１３下に設けられており、低濃度ドレイン拡散層９はチャネル領域にまで延伸していないので、オフ耐圧（オフリーク）特性においてゲート電極端にかかる電界を小さくすることができる。これにより、電荷トラップによるソフトリーク現象及びそのばらつきによる耐圧不良をなくし、かつブレークダウンによって生じるワークアウトの影響を抑制することができ、安定した静特性でのオフ耐圧が得られる。
【００２８】
図２は、この実施例のＭＯＳＦＥＴ型静電保護素子のオフリーク波形を示す図であり、縦軸はドレイン電流（Ａ）を示し、横軸はドレイン電圧（Ｖ）を示す。
図２に示すように、初期波形（１ｓｔスイープ）においてソフトリーク現象による波形の乱れは見られない。
さらに、ブレークダウン後のリーク波形（２ｎｄスイープ）と１ｓｔスイープを比較すると、耐圧はほぼ同じであり、ブレークダウン後のワークアウト現象を抑制していることが分かる。
【００２９】
さらに、この実施例の静電保護素子では、ゲート電極１７のドレイン側端部は低濃度ドレイン拡散層９のゲート電極側端部の形成領域と重複する位置に設けられているので、サージ印加時にはスナップバックを容易に起こし、速やかにサージ電流を吸収することが可能である。
【００３０】
さらに、低濃度ドレイン拡散層９は、高濃度ドレイン拡散層１１のゲート電極側端部（ソース拡散層７側の端部）、及び素子分離絶縁膜３に隣接する領域の端部のすべてを囲むように形成されているので、ドレインとＰウェル領域５の接合耐圧を確保することができる。
【００３１】
図３は、半導体装置の製造方法の一実施例を示す工程断面図である。図１及び図３を参照してこの製造方法の実施例を説明する。
（１）公知技術により、静電保護素子形成領域の半導体基板１の表面側にＰウェル領域５を形成する。写真製版技術により、低濃度ドレイン拡散層形成予定領域に対応して開口部をもつレジストパターン（図示は省略）を形成し、イオン注入法により、そのレジストパターンをマスクにして、例えばリンを加速エネルギーは１００ｋｅＶ、ドーズ量は１．０×１０１３〜３．０×１０１３／ｃｍ２の条件で導入する。レジストパターンを除去した後、例えば１０００℃、１〜２時間のドライブ処理を施して、不純物濃度が低く拡散深さの深い低濃度ドレイン拡散層９を形成する（図３（ａ）参照）。
【００３２】
（２）通常のＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法により、半導体基板１表面、Ｐウェル領域５表面及び低濃度ドレイン拡散層９表面の所定の領域に、例えば膜厚が６００〜１２００ｎｍ、ここでは８００ｎｍのシリコン酸化膜からなる素子分離絶縁膜３及び厚い絶縁膜１３を同時に形成する。
【００３３】
素子分離絶縁膜３は静電保護素子形成領域及びＰウェル領域５のコンタクト領域に開口部をもつように形成される。厚い絶縁膜１３は低濃度ドレイン拡散層９のゲート電極側端部となる部分を含む領域に形成される。低濃度ドレイン拡散層９のゲート電極側端部となる部分は厚い絶縁膜１３下に配置される（図３（ｂ）参照）。
【００３４】
ここで、絶縁膜１３は、ドレインとなる領域とチャネル領域となる領域を分離するように形成されるが、その分離幅は素子分離耐圧から決まる最小の分離幅の制約を受けず、ＭＯＳＦＥＴのゲート電界の影響を受けない範囲（ソフトリーク改善効果が得られる程度）でさらに小さくしてもよく、その結果、バーズビークの影響で絶縁膜１３の膜厚が素子分離膜絶縁膜３よりも薄くなっても構わない。ドレインとなる領域とチャネル領域となる領域の分離幅は例えば１５００ｎｍである。
【００３５】
（３）公知技術により、Ｐウェル領域５表面に、膜厚が例えば５０ｎｍ〜１００ｎｍ、ここでは６５ｎｍのゲート絶縁膜１５を形成した後、膜厚が例えば３００ｎｍ〜５００ｎｍ、ここでは３５０ｎｍのポリシリコンからなるゲート電極１７を形成する。ここで、ゲート電極１７のドレイン側端部を低濃度ドレイン拡散層９のゲート電極側端部の形成領域と重複するように形成する。
【００３６】
公知技術により、低濃度ドレイン拡散層９よりも、濃度が高くかつ拡散深さの深いＮ型のソース拡散層７と及び高濃度ドレイン拡散層１１を形成する。公知技術により、Ｐウェル領域５の電位をとるためのＰ型拡散層１９を形成する（図１参照）。
【００３７】
上記の工程の後、図１での図示は省略しているが、公知技術により、静電保護素子の形成領域を含む半導体基板１上全面に層間絶縁膜を形成し、層間絶縁膜の所定の領域にコンタクトホールを形成し、コンタクトホール内及び層間絶縁膜上にメタル配線を形成して、ソース拡散層７、ゲート電極１７及びＰ＋拡散層１９を共通ＧＮＤ側に接地し、高濃度ドレイン拡散層１１を電源側又は入出力端子に接続して、静電保護素子の配線接続を完成させる。
【００３８】
この製造方法の実施例では、上記工程（２）において、素子分離絶縁膜３及び厚い絶縁膜１３を同時に形成しているので、素子分離絶縁膜３及び厚い絶縁膜１３を別々の工程で形成する場合に比べて、製造工程を短縮することができる。ただし、本発明の半導体装置の製造方法はこれに限定されるものではなく、厚い絶縁膜１３を素子分離絶縁膜３とは別工程で形成するようにしてもよい。
【００３９】
図４に、図１に示したＮｃｈ−ＭＯＳＦＥＴ型静電保護素子を用いて入出力保護回路を構成した実施例の回路図を示す。
２１，２３はＮｃｈ−ＭＯＳＦＥＴ型静電保護素子である。静電保護素子２１のソースと静電保護素子２３のドレインは入出力端子２５と内部回路の間に接続されている。静電保護素子２１について、ゲートとソースは互いに接続され、ドレインは電源２７に接続されている。静電保護素子２３について、ゲートとソースは互いに接続されてＧＮＤ２９に接地されている。
このような入出力保護回路は、例えば図５で符号３１により示されるように、チップ３３の周辺部で内部回路３５の周囲に配置される。
【００４０】
上記の実施例では、本発明の半導体装置及びその製造方法をＮｃｈ−ＭＯＳＦＥＴ型静電保護素子を備えた半導体装置に適用しているが、本発明を構成する静電保護素子はＮｃｈ−ＭＯＳＦＥＴ型静電保護素子に限定されるものではなく、ＰチャネルＭＯＳＦＥＴ型静電保護素子にも適用することができる。
【００４１】
以上、本発明の実施例を説明したが、本発明は実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００４２】
【発明の効果】
請求項１に記載された半導体装置では、ＭＯＳＦＥＴからなる静電保護素子を備えた半導体装置において、静電保護素子は、ゲート電極のドレイン側端部の下に、ゲート絶縁膜よりも厚い膜厚をもつ厚い絶縁膜を備え、ドレインは、ゲート電極とは間隔をもって形成された拡散深さの浅い高濃度ドレイン拡散層と、高濃度ドレイン拡散層を囲み、かつゲート絶縁膜とは間隔をもって形成された拡散深さの深い低濃度ドレイン拡散層により構成され、低濃度ドレイン拡散層のゲート電極側端部は厚い絶縁膜下に設けられているようにしたので、ゲート、ドレイン間にかかる電界を小さくでき、ゲート破壊回避はもちろんのこと、静電保護素子に安定したオフ耐圧特性（オフリーク特性）をもたせることができる。
【００４３】
請求項２に記載された半導体装置では、ゲート電極のドレイン側端部は低濃度ドレイン拡散層のゲート電極側端部の形成領域と重複する位置に設けられているようにしたので、サージ印加時にはスナップバックを容易に起こして、速やかにサージ電流を吸収することができる。
【００４４】
請求項３に記載された半導体装置では、静電保護素子を外部入出力端子と内部回路の間に接続してなる入出力保護回路を備え、その静電保護素子に本発明の半導体装置を構成する静電保護素子を適用したので、内部回路を有効に保護することができる。
【００４５】
請求項４に記載された半導体装置の製造方法では、静電保護素子を備えた半導体装置の製造方法において、拡散深さの深い低濃度ドレイン拡散層を形成する工程（Ａ）、ゲート電極のドレイン側端部の形成予定領域及び低濃度ドレイン拡散層のゲート電極側端部の形成領域を含む領域の半導体基板表面に厚い絶縁膜形成する工程（Ｂ）、半導体基板表面にゲート絶縁膜を厚い絶縁膜よりも薄い膜厚で形成した後、ゲート電極のドレイン側端部が厚い絶縁膜上に位置するように、厚い絶縁膜上及びゲート絶縁膜上にゲート電極を形成する工程（Ｃ）、低濃度ドレイン拡散層内にゲート電極とは間隔をもって、低濃度ドレイン拡散層よりも不純物濃度が高く、かつ拡散深さの浅い高濃度ドレイン拡散層を形成し、ゲート電極に対して低濃度ドレイン拡散層及び高濃度ドレイン拡散層とは反対側の半導体基板に高濃度ソース拡散層を形成する工程（Ｄ）を含むようにしたので、作製した静電保護素子について、ゲート、ドレイン間にかかる電界を小さくでき、ゲート破壊回避はもちろんのこと、静電保護素子に安定したオフ耐圧特性（オフリーク特性）をもたせることができる。
【００４６】
請求項５に記載された半導体装置の製造方法では、工程（Ｃ）において、厚い絶縁膜上に形成するゲート電極のドレイン側端部を低濃度ドレイン拡散層のゲート電極側端部の形成領域と重複させてゲート電極を形成するようにしたので、作製した静電保護素子において、ゲート電極のドレイン側端部を低濃度ドレイン拡散層のゲート電極側端部の形成領域に重複して配置させることができ、サージ印加時にはスナップバックを容易に起こして、速やかにサージ電流を吸収することができる。
【００４７】
請求項６に記載された半導体装置の製造方法では、工程（Ｂ）において、厚い絶縁膜の形成と同時に、半導体基板表面に素子分離絶縁膜を形成するようにしたので、厚い絶縁膜及び素子分離絶縁膜を別々に形成する場合に比べて、製造工程を短縮することができる。
【図面の簡単な説明】
【図１】半導体装置の一実施例の静電保護素子部分を示す断面図である。
【図２】同実施例のＭＯＳＦＥＴ型静電保護素子のオフリーク波形を示す図であり、縦軸はドレイン電流（Ａ）を示し、横軸はドレイン電圧（Ｖ）を示す。
【図３】半導体装置の製造方法の一実施例を示す工程断面図である。
【図４】入出力保護回路を備えた半導体装置の一実施例を示す回路図である。
【図５】半導体装置のレイアウト例を示す平面図である。
【図６】ゲート電極とドレイン拡散層が一部重複しているＮｃｈ−ＭＯＳＦＥＴを用いた静電保護素子を備えた従来の半導体装置を示す断面図である。
【図７】図６に示した従来のＭＯＳＦＥＴ型静電保護素子のオフリーク波形を示す図であり、縦軸はドレイン電流（Ａ）を示し、横軸はドレイン電圧（Ｖ）を示す。
【図８】ドレイン拡散層がゲート電極とは間隔をもって設けられている従来のＭＯＳＦＥＴ型静電保護素子のオフリーク波形を示す図であり、縦軸はドレイン電流（Ａ）を示し、横軸はドレイン電圧（Ｖ）を示す。
【符号の説明】
１      半導体基板
３      素子分離絶縁膜
５      Ｐウェル領域
７      ソース拡散層
９      低濃度ドレイン拡散層
１１      高濃度ドレイン拡散層
１３      厚い絶縁膜
１５      ゲート絶縁膜
１７      ゲート電極
１９      Ｐ型拡散層
２１，２３    Ｎｃｈ−ＭＯＳＦＥＴ型静電保護素子
２５      入出力端子
２７      電源
２９      ＧＮＤ
３１      入出力保護回路
３３      チップ
３５      内部回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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