(57)【要約】【課題】レーダ信号処理を複数の高性能プロセッサで効率的に並列処理する信号処理装置において、積分ヒット数の増大により、メモリ容量が増大し、処理速度が遅くなる。【解決手段】複数のプロセッサをリング結合したクラスタでパルス内信号処理およびパルス間信号処理を効率的にパイプライン並列処理することにより、演算量とメモリ容量を減らすことができる。【選択図】　図１
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【特許請求の範囲】
【請求項１】
複数（Ｎ個）の演算ユニット間をリング結合するクラスタを複数個（Ｌ組）バス結合し、信号処理を並列実行する構成を特徴とするレーダ信号処理装置。
【請求項２】
レーダ信号処理の実行を行う演算ユニットの合計数はＮ個×Ｌ組とし、パルス内信号処理をしているクラスタとパルス間信号処理をしているクラスタは交互にパイプライン並列処理を行い、パルス内信号処理量とその処理時間およびハードウエア構成によってＮの数は可変とし、信号処理量に応じてＬの値を可変とすることを特徴とする請求項１のレーダ信号処理装置。
【請求項３】
請求項１で示されるクラスタ内のＮ個の演算ユニットには順次１ヒットの時間間隔で１ヒット受信データが与えられる。１個の演算ユニットは１ヒット分の受信信号を入力後、パルス内信号処理を実行する。クラスタ内のＮ個の演算ユニットで、パルス内信号処理を順次実行し、ヒット間信号処理のヒット数ｍまで実行することを特徴とする請求項１のレーダ信号処理装置。
【請求項４】
請求項３の個々の演算ユニットのパルス内信号処理結果を、次のヒットサイクルで、リングに沿って隣接する次の演算ユニットに転送する。演算ユニットを通過するたびに新たな演算結果が追加され、クラスタの最初の演算ユニットのパルス内信号処理が終了してからＮヒット後にクラスタ内のＮ個の演算ユニットすべてにデータ転送が相互に完了することを特徴とする請求項１のレーダ信号処理装置。
【請求項５】
請求項４のデータ転送において、それぞれの演算ユニットはあらかじめ決められたレンジビン方向の領域（演算ユニット間でオーバラップもある）の演算結果を他の演算ユニットの演算結果から順次取得し、トータルでｍヒット分記憶した後、それに続くパルス間信号処理はその演算ユニットの決められた領域について既に取得したｍヒット分のデータを用いて、すべての演算ユニットが一斉にパルス間信号処理を実行することを特徴とする請求項１のレーダ信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、レーダの高速信号処理装置に関する。
【０００２】
【従来の技術】
レーダの信号処理は演算量が非常に多く数Ｇｆｌｏｐｓ／ｓｅｃにも達する。このため、従来は、高速のゲートアレイを用いて作られた算術演算ユニットを多数並べたハードウエアと一部にＤＳＰ等を組み合わせた構成を取っていた。
【０００３】
また最近では、高性能ＤＳＰを多数組み合わせたフルプログラマブルなソフトウエア・レーダも開発されているが、ＤＳＰ等の高性能プロセッサの高速化にともない、レーダ信号処理に求められる要求性能も増大し、新しい方式の信号処理方式が求められている。
【０００４】
【発明が解決しようとする課題】
上記のＤＳＰおよびプロセッサの高速化にともない高速大溶量のデータが扱えるようになり、信号処理を扱う範囲、方式も変わってくる。このような環境下では、信号処理のソフトウエア、プログラマブル化とそれを具現化する簡素な並列処理ハードウエアを実現することである。それによって、信号処理の高度化、知能化、柔軟性、汎用化、保守性の向上を図ることが期待できる。
【０００５】
プロセッサの高性能化にともない、レーダ信号処理に要求される性能、機能もエスカレートしてきている。通称Ｄｏｗｅｌと呼ばれているコヒーレント積分数ｍの増大による性能向上が図られる方向にある。積分数ｍの増大により以下の効果が期待できる。
（１）Ｓ／Ｎ比向上による検出感度向上
（２）小さな電波発射電力、あるいは小さなアンテナで従来と等価な検出感度が得られる。
（３）ターゲットの分解能向上の追及。
【０００６】
これらの性能向上を実現するためには、ヒット数ｍだけの高速メモリを演算ユニット内に用意する必要があるが、メモリ数を増やすとＣＰＵバス遅延による高速化が困難になるため、ある一定のメモリ量以上の増設は困難である。
さらに、ヒット数ｍの増大にはさまざまな機能向上、性能向上要求に伴う信号処理量の増大があり、この高速大容量信号処理の迅速な処理時間もあわせて求められる。
【０００７】
本発明では、従来、ヒット内信号処理とその結果を受けてｍヒット間にまたがるヒット間信号処理を１演算ユニットで担当していた信号処理では対応しにくい上記課題を、新たな観点から創意工夫し、より効果的な解決を図るものである。
【０００８】
【課題を解決するための手段】
現状では、ｍヒットのパルス内処理とパルス間処理を１演算ユニットで実行するパイプライン並列処理方式がとられる。この方式では、コヒーレント積分ヒット数ｍの増大によって、それを記憶する演算ユニットの高速メモリ容量が増大する。これにともなって、メモリ　ＩＣのチップ数を増やすと配線数、配線長が増えプロセッサの動作周波数に追従できなくなり、結果的にスループットが低下する。
【０００９】
そこで、演算ユニットの高速メモリ容量を増やさずにヒット数ｍの増大に対処する方法が求められる。さらに、高速処理を要求されるパルス間処理を１個の演算ユニットで実行するには処理時間に制約がある。
【００１０】
解決のひとつの方法は、パルス内処理とパルス間処理を別なプロセッサで処理するというものである。この方法はプロセッサ間を高速大容量データ転送する必要があり、転送時間のロスとバスネックが大きな問題となる。
【００１１】
解決の２番目の方法は、入力バスからアドレス情報に基づいてＮ個の演算ユニットに同じ受信信号を同時に配信し、Ｎ個の演算ユニットが同時にパルス間信号処理を開始する。それぞれの演算ユニットはｍヒットのパルス内信号処理のレンジビン方向にそれぞれ異なる１／Ｎの領域の演算結果を残すようにする。
この場合には、パルス間信号処理は複数の演算ユニットがそれぞれ決められた領域を同時に実行するので、高速大容量演算を短時間で実行することが可能となる。しかし、同じパルス内信号処理を複数の演算ユニットがダブって実行する効率の悪さが存在する。
【００１２】
本発明ではこの問題に対処するために、ｍヒットのパルス内信号処理はクラスタにまとめられた複数（Ｎ個）の演算ユニットで１個ずつ順番にダブリなく実行し、パルス間信号処理は同じクラスタの複数（Ｎ個）演算ユニットが領域を区切って、同時並列処理できる理想的な方案を提案する。
【００１３】
本発明においては、複数（Ｎ個）の演算ユニット間をリング結合するクラスタを複数個（Ｌ組）バス結合し、信号処理を並列実行する構成をとる。リング結合の方法としては、演算ユニット間を共有メモリで結合する方法と高速シリアルバスで直接結合する方法がある。
【００１４】
レーダ信号処理の実行を行う演算ユニット（ＥＵ）の合計数はＮ個×Ｌ組とし、パルス内信号処理をしているクラスタとパルス間信号処理をしているクラスタは交互にパイプライン進行させる。
パルス内信号処理量とその処理時間の関係およびハードウエア構成によってＮの数は決定され、パルス間信号処理量に応じてＬの値を決定する。
【００１５】
入力バスからのアドレス情報に基づいて、クラスタ内Ｎ個の演算ユニットに１ヒット間隔で順次受信信号を配信する。演算ユニットは受信信号の入力と同時にパルス内信号処理を開始し、その演算結果は共有メモリを経由して、そのヒットサイクルの内に次の演算ユニットに転送される。
【００１６】
演算ユニットを通過するたびに演算結果が追加され、クラスタの最初の演算ユニットが終了してからＮヒット後にクラスタ内のＮ個の演算ユニットすべてにデータ転送が行われ完了する。
【００１７】
それぞれの演算ユニットは、リング結合を経由してあらかじめ決められたレンジビン方向の領域（演算ユニット間でオーバラップもある）の演算結果を他の演算ユニットの演算結果から順次取得し、トータルでｍヒット分記憶蓄積する。
【００１８】
その後、それに続くパルス間信号処理はその演算ユニットの決められた領域について既に取得したｍヒット分の演算結果に基づき、各演算ユニットが一斉にパルス間信号処理を開始実行する。
【００１９】
本考案によれば、パルス内信号処理が効率的で、かつ演算結果の転送はホストバスとは独立したリング結合を通して行うため演算ユニット間にバスネックがない。また、パルス間信号処理の実行領域をアジマス方向に分割し各演算ユニットに振り分け、演算ユニット当たりの実行領域を小さくしていることから、メモリ容量を小さくでき、かつ実行時間を短縮し高速化に対応することができる。
また、ヒット数ｍが大きく信号処理性能と機能の高性能化が要求されても、その信号処理量の増大にも対処できる利点を持つ。
【００２０】
このようなことから、高性能化と効率化さらに経済性をもあわせ実現するものである。次世代高性能レーダの信号処理装置として計り知れない優位性とメリットをもつものである。
【００２１】
【発明の実施の形態】
発明の実施の形態を実施例に基づき図を参照して説明する。
実施の一例として、リング結合を共有メモリで実施する場合について説明する。
図１には、Ｎ個の演算ユニットが共有メモリでリング結合されたクラスタ構成を示す。それぞれの演算ユニット（２）は入力バス（１）から受信信号を入力し、演算結果をホストバス（４）に出力する。また、演算ユニット間は共有メモリ（デュアルポートメモリ）（３）でリング結合され、演算結果等のデータをリングを通して転送することができる。
【００２２】
また、図２にはクラスタをＬ個組み合わせたレーダ信号処理装置の構成を示す。パルス間信号処理量に応じてＬの値を決定する。
図３にはレーダ信号処理の基本要素であるセグメント信号処理の様子を示す。まず、１ヒットの受信信が入力されるとレンジビン方向にパルス内信号処理が行われる。パルス間信号処理はｍヒットのパルス内信号処理の結果を用いてアジマス方向に行われる。
【００２３】
図１に示したクラスタはまず、ｍヒットのパルス内信号処理を実行する。クラスタ内のＮ個の演算ユニットで、１ヒットを１演算ユニットに割り当て、ｍヒットまで順番に実行する。
図４には、同じクラスタのＮ個の演算ユニットがそれぞれに区切られた領域のパルス間信号処理を独立に同時並列実行する様子を示す。
以上の信号処理は、クラスタ内の各演算ユニットがヒット間隔で並列にパイプライン並列処理を行うことで実行される。この様子を図５に示す。
【００２４】
入力バスからのアドレス情報に基づいて、クラスタ内Ｎ個の演算ユニットに１ヒット間隔で順次受信信号を配信する。演算ユニットは受信信号の入力と同時にパルス内信号処理を開始する。パルス内信号処理が終了すると、その演算結果をＤＭＡ等の手段で共有メモリに書き込む。書き込みが完了すると、割込み等の手段で今度は次の演算ユニットにＤＭＡ等で共有メモリから演算結果を読み込み、そのヒットサイクルの内に転送が完了する。
【００２５】
演算ユニットを通過するたびに新しい演算結果が追加され、クラスタの最初の演算ユニットの信号処理が終了してからＮヒット後にクラスタ内のＮ個の演算ユニットすべてにデータ転送が行われ完了する。
【００２６】
それぞれの演算ユニットは、共有メモリを経由してあらかじめ割り当てられたレンジビン方向の領域（演算ユニット間でオーバラップもある）の演算結果を他の演算ユニットの演算結果から順次取得し、トータルでｍヒット分記憶蓄積する。
【００２７】
その後、それに続くパルス間信号処理はその演算ユニットの割り当てられた狭い領域について既に取得したｍヒット分の演算結果を用いて、全部の演算ユニットが一斉にパルス間信号処理を開始実行する。
本クラスタがパルス内信号処理を終了した時点で、パイプライン並列処理により、パルス間信号処理とオーバラップして、次のクラスタのパルス内信号処理が始まる。
【図面の簡単な説明】
【図１】クラスタ構成
【図２】レーダ信号処理装置
【図３】セグメントの信号処理
【図４】パルス間信号処理の並列処理
【図５】クラスタ内パイプライン並列処理
【符号の説明】
１　入力バス
２　演算ユニット
３　共有メモリ（デュアルポートメモリ）
４　ホストバス
５　クラスタ
６　ホストＣＰＵ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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