(57)【要約】【課題】固定電荷によるキャリアの散乱を抑制して、ＭＩＳＦＥＴの消費電力を低減することのできる技術を提供することにある。【解決手段】半導体基板１とアルミナ膜４との界面に、１．５ｎｍ以上の物理膜厚を有し、かつ比誘電率が４．１以上のシリコン酸窒化膜３を形成して、シリコン酸窒化膜３とアルミナ膜４とからなるゲート絶縁膜を構成する。シリコン酸窒化膜３を、半導体基板１上に形成されたシリコン酸化膜をＮＯまたはＮ２Ｏ雰囲気中で熱処理することにより形成し、シリコン酸窒化膜３中の固定電荷を５×１０１２ｃｍ−２以下、シリコン酸窒化膜３とアルミナ膜４との界面に存在する固定電荷を５×１０１２ｃｍ−２以上とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
基板上に形成され、ＳｉＯ２に換算した電気的膜厚が２．５ｎｍ以下のゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有する電界効果トランジスタを備えた半導体装置であって、
前記ゲート絶縁膜が、前記基板に接するシリコン酸窒化膜と前記シリコン酸窒化膜よりも高い比誘電率を有する金属酸化膜とからなる積層膜であり、前記シリコン酸窒化膜の物理膜厚が１．５ｎｍ以上、前記シリコン酸窒化膜の比誘電率が４．１以上であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記シリコン酸窒化膜中の固定電荷が５×１０１２ｃｍ−２以下であり、前記シリコン酸窒化膜と前記金属酸化膜との界面に５×１０１２ｃｍ−２以上の固定電荷が存在することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記金属酸化膜は、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＺｒＳｉＯ４、ＨｆＳｉＯ４、Ｙ２Ｏ３、ＣｅＯ２、Ｌａ２Ｏ３、またはこれらの積層膜で構成されることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記ゲート電極は、シリコン多結晶膜または高融点金属窒化膜で構成されることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記シリコン酸窒化膜は、前記基板上に形成されたシリコン窒化膜が酸窒化されて形成された第１シリコン酸窒化膜と前記シリコン窒化膜下の前記基板が酸窒化されて形成された第２シリコン酸窒化膜とからなることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、前記ゲート電極は、シリコン多結晶膜または高融点金属窒化膜で構成されることを特徴とする半導体装置。
【請求項７】
基板上に形成され、ＳｉＯ２に換算した電気的膜厚が２．５ｎｍ以下のシリコン酸窒化膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有する電界効果トランジスタを備えた半導体装置であって、
前記シリコン酸窒化膜は、前記基板上に形成されたシリコン窒化膜が酸窒化されて形成された第１シリコン酸窒化膜と前記シリコン窒化膜下の前記基板が酸窒化されて形成された第２シリコン酸窒化膜とからなることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、前記ゲート電極は、シリコン多結晶膜または高融点金属窒化膜で構成されることを特徴とする半導体装置。
【請求項９】
基板上に形成され、ＳｉＯ２に換算した電気的膜厚が２．５ｎｍ以下のゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有し、前記ゲート絶縁膜が、前記基板に接するシリコン酸窒化膜と前記シリコン酸窒化膜よりも高い比誘電率を有する金属酸化膜とからなる積層膜であり、前記シリコン酸窒化膜の物理膜厚が１．５ｎｍ以上、前記シリコン酸窒化膜の比誘電率が４．１以上である電界効果トランジスタを形成する半導体装置の製造方法であって、
前記シリコン酸窒化膜は、前記基板、前記基板上に形成されたシリコン酸化膜、または前記基板上に形成されたシリコン窒化膜をＮＯまたはＮ２Ｏ雰囲気中で熱処理することにより形成されることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、前記ゲート電極は、シリコン多結晶膜または高融点金属窒化膜で構成されることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、前記ＮＯまたはＮ２Ｏ雰囲気中の熱処理は、前記シリコン窒化膜中の窒素を酸素に置き換えることによって第１シリコン酸窒化膜を形成する工程と、前記基板を酸窒化して第２シリコン酸窒化膜を形成する工程とを有し、前記第１および第２シリコン酸窒化膜からなる前記シリコン酸窒化膜が形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、前記ゲート電極は、シリコン多結晶膜または高融点金属窒化膜で構成されることを特徴とする半導体装置の製造方法。
【請求項１３】
基板上に形成され、ＳｉＯ２に換算した電気的膜厚が２．５ｎｍ以下のシリコン酸窒化膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを有する電界効果トランジスタを形成する半導体装置の製造方法であって、
前記基板上に物理膜厚が０．９ｎｍ以下のシリコン窒化膜を形成する工程と、前記シリコン窒化膜をＮＯまたはＮ２Ｏ雰囲気中で熱処理することにより前記シリコン酸窒化膜を形成する工程とを有し、前記シリコン酸窒化膜の物理膜厚が前記シリコン窒化膜の物理膜厚の１．９倍以上となることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、前記シリコン酸窒化膜を形成する工程の後に、Ｎ２プラズマまたはＮＨ３プラズマ中で前記シリコン酸窒化膜の最表面を窒化する工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、前記シリコン酸窒化膜中の固定電荷が５×１０１２ｃｍ−２以下であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法において、前記シリコン窒化膜は、前記基板をＮＨ３雰囲気中またはＮ２プラズマ中で熱処理することにより形成されることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１３記載の半導体装置の製造方法において、前記ＮＯまたはＮ２Ｏ雰囲気中の熱処理は、前記シリコン窒化膜中の窒素を酸素に置き換えることによって第１シリコン酸窒化膜を形成する工程と、前記基板を酸窒化して第２シリコン酸窒化膜を形成する工程とを有し、前記第１および第２シリコン酸窒化膜からなる前記シリコン酸窒化膜が形成されることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１３記載の半導体装置の製造方法において、前記ゲート電極は、シリコン多結晶膜または高融点金属窒化膜で構成されることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１３記載の半導体装置の製造方法において、前記基板と前記シリコン酸窒化膜との界面に、ＮＯまたはＮ２Ｏ雰囲気中の窒素が導入されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、ＳｉＯ２に換算した電気的膜厚（以下、ＳｉＯ２換算膜厚（ＥＯＴ）と記す）が２．５ｎｍ以下のゲート絶縁膜を有する電界効果トランジスタ（以下、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と記す）に適用して有効な技術に関する。
【０００２】
【従来の技術】
大規模集積回路（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ：ＬＳＩ）の基本構成素子であるＭＩＳＦＥＴは、これまでスケーリング則に従って微細化を実現してきた。しかし現状のシリコン酸化（ＳｉＯ２）膜からなるゲート絶縁膜は、直接トンネルリーク電流の増大による消費電力の上昇および信頼性の低下によって、２．０ｎｍ以下の物理膜厚（以下、単に膜厚と記す）では使用できなくなると考えられている。またこのような薄いシリコン酸化膜は、不純物に対する拡散バリアとしての機能が低いために、ゲート電極から基板への不純物漏れを引き起こす。さらに膜厚が２．０ｎｍ以下の薄いシリコン酸化膜を均一性良く量産するには厳密な製造制御が必要となる。
【０００３】
そこで、さらなるＭＩＳＦＥＴの微細化と高速化とを両立させ、スケーリング則の限界を打破するために、シリコン酸化膜よりも厚い膜厚で形成してもシリコン酸化膜と同等以上の電界効果性能が得られる高誘電体材料の開発が精力的に進められている。例えばジルコニア（ＺｒＯ２）、ハフニア（ＨｆＯ２）などのＩＶ族酸化物、アルミナ（Ａｌ２Ｏ３）などのＩＩＩ族酸化物、およびこれら金属酸化物と酸化シリコンとの固溶体であるシリケートなどの材料を挙げることができる。
【０００４】
上記ＩＶ族酸化物、ＩＩＩ族酸化物はシリコン半導体開発の初期にゲート絶縁膜として利用された材料である。しかし、酸化シリコンによるゲート絶縁膜の形成技術が確立された後は、その優れた特性のため、主として酸化シリコンが用いられてきた。
【０００５】
なお、例えばジルコニアをゲート絶縁膜に用いたＭＩＳＦＥＴ（例えば、非特許文献１参照）、ハフニアをゲート絶縁膜に用いたＭＩＳＦＥＴ（例えば、非特許文献２参照）、アルミナをゲート絶縁膜に用いたＭＩＳＦＥＴ（例えば、非特許文献３参照）、金属シリケートの作製方法（例えば、特許文献１参照）などがこれまでに報告されている。
【０００６】
また、シリコン単結晶からなる基板上にシリコン酸化膜および高誘電体膜を下層から順に堆積した積層ゲート絶縁膜を有するｎ型ＭＩＳＦＥＴでは、電子移動度は、シリコン酸化膜と高誘電体膜との界面に存在する１０１３ｃｍ−２以上の固定電荷によるクーロン散乱のために、シリコン酸化膜の膜厚の増加とともに大きくなることが述べられている（非特許文献４参照）。
【０００７】
【特許文献１】
特開平１１−１３５７７４号公報
【０００８】
【非特許文献１】
ＩＥＤＭ’  ９９  Ｔｅｃｈ．  Ｄｉｇｅｓｔ  ｐ．１４５，  １９９９
【０００９】
【非特許文献２】
２０００  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ
【００１０】
【非特許文献３】
ＩＥＤＭ’  ００  Ｔｅｃｈ．  Ｄｉｇｅｓｔ  ｐ．１４５，  ２０００
【００１１】
【非特許文献４】
Ｊｐｎ．  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．  Ｖｏｌ．４１（２００２）  ｐ．４５２１
【００１２】
【発明が解決しようとする課題】
ところで、比誘電率を考慮した同じＳｉＯ２換算膜厚で比較した場合、金属酸化膜からなるゲート絶縁膜のリーク電流は、従来のシリコン酸化膜またはシリコン酸窒化（ＳｉＯＮ）膜からなるゲート絶縁膜のリーク電流よりも小さくすることができる。しかし金属酸化膜に起因した固定電荷によってキャリアが散乱され、その結果ＭＩＳＦＥＴの駆動電流が小さくなり、同じ駆動電流で比較した時の金属酸化膜からなるゲート絶縁膜のリーク電流は、従来のシリコン酸化膜またはシリコン酸窒化膜からなるゲート絶縁膜のリーク電流よりも大きくなることが本発明者によって明らかとなった。またゲート電極を構成するシリコン多結晶からの不純物の拡散によってＭＩＳＦＥＴのしきい値が大きく変動するという問題も生ずる。
【００１３】
本発明の目的は、固定電荷によるキャリアの散乱を抑制して、ＭＩＳＦＥＴの消費電力を低減することのできる技術を提供することにある。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明は、基板上に形成されたＳｉＯ２換算膜厚が２．５ｎｍ以下のゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有するＭＩＳＦＥＴを備えた半導体装置であって、ゲート絶縁膜が、基板に接するシリコン酸窒化膜とシリコン酸窒化膜よりも高い比誘電率を有する金属酸化膜とからなる積層膜であり、シリコン酸窒化膜の膜厚を１．５ｎｍ以上、シリコン酸窒化膜の比誘電率を４．１以上とするものである。
【００１６】
本発明は、基板上に形成されたＳｉＯ２換算膜厚が２．５ｎｍ以下のシリコン酸窒化膜からなるゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有するＭＩＳＦＥＴを備えた半導体装置であって、シリコン酸窒化膜が、基板上に形成されたシリコン窒化膜が酸窒化されて形成された第１シリコン酸窒化膜とシリコン窒化膜下の基板が酸窒化されて形成された第２シリコン酸窒化膜とからなるものである。
【００１７】
本発明は、基板上に形成されたＳｉＯ２換算膜厚が２．５ｎｍ以下のゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有し、ゲート絶縁膜が、基板に接するシリコン酸窒化膜とシリコン酸窒化膜よりも高い比誘電率を有する金属酸化膜とからなる積層膜であり、シリコン酸窒化膜の膜厚が１．５ｎｍ以上、シリコン酸窒化膜の比誘電率が４．１以上であるＭＩＳＦＥＴを形成する半導体装置の製造方法であって、シリコン酸窒化膜は、基板、基板上に形成されたシリコン酸化膜、または基板上に形成されたシリコン窒化膜を、ＮＯまたはＮ２Ｏ雰囲気中で熱処理することにより形成されるものである。
【００１８】
本発明は、基板上に形成されたＳｉＯ２換算膜厚が２．５ｎｍ以下のシリコン酸窒化膜からなるゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有するＭＩＳＦＥＴを形成する半導体装置の製造方法であって、基板上に膜厚０．９ｎｍ以下のシリコン窒化膜を形成する工程と、シリコン窒化膜をＮＯまたはＮ２Ｏ雰囲気中で熱処理することによりシリコン酸窒化膜を形成する工程とを有し、シリコン酸窒化膜の膜厚がシリコン窒化膜の膜厚の１．９倍以上となるものである。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、各部の材質、導電型、及び製造条件等は本実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。なお、以下の説明で用いる金属酸化膜からなるゲート絶縁膜のＳｉＯ２換算膜厚は、Ｓ．ＳａｉｔｏらによりＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，  Ｖｏｌｕｍｅ：２３（２００２）  ｐ３４８に示される方法を用いて導出した。
【００２０】
（実施の形態１）
図１に、本発明の実施の形態１であるｎ型ＭＩＳＦＥＴを示す半導体基板の要部断面図を示し、図２〜図４にその製造工程の模式図を示す。
【００２１】
本実施の形態１であるｎ型ＭＩＳＦＥＴＭ１は、膜厚２．５ｎｍ以下のゲート絶縁膜を有しており、このゲート絶縁膜は、図１に示すように、シリコン酸窒化膜３およびアルミナ膜４が下層から順に堆積されてなる積層膜によって構成される。ｎ型ＭＩＳＦＥＴＭ１は、例えば以下のように形成することができる。
【００２２】
まず、図２に示すように、例えば面方位（１００）、ｐ導電型、直径２０ｃｍのシリコン単結晶からなる半導体基板１に活性領域を画定する素子間分離絶縁領域２を形成し、続いて基板濃度調整用ｐ導電型イオンの注入と引き延ばし熱処理、およびしきい値電圧調整用イオンの注入と活性化熱処理を従来公知の手法により施す。
【００２３】
次に、希釈フッ酸洗浄によって半導体基板１の表面の自然酸化膜を除去した後、公知の技術により半導体基板１を酸化して、膜厚１．３ｎｍのシリコン酸化膜を成長させる。次いでＮＯまたはＮ２Ｏ雰囲気中の熱処理によってシリコン酸化膜を酸窒化することで、膜厚が１．５ｎｍ以上のシリコン酸窒化膜３を形成する。この時、窒素が半導体基板１とシリコン酸窒化膜３との界面に導入される。なおＮＯまたはＮ２Ｏ雰囲気中の熱処理の温度は８００〜１１００℃程度が望ましい。また初期のシリコン酸化膜の膜厚は、シリコン酸窒化膜３の膜厚が１．５ｎｍ以上となるように調整する。例えば初期のシリコン酸化膜の膜厚が０．５、０．９、１．３、１．８ｎｍの場合、ＮＯ雰囲気中で１０００℃、３０秒の高速熱処理を行と、それぞれ０．８、１．２、１．５、２．０ｎｍの膜厚のシリコン酸窒化膜３が形成される。以上の方法によって形成されたシリコン酸窒化膜３の比誘電率は、４．１〜５．０の範囲である。
【００２４】
次に、シリコン酸窒化膜３上に、アルミナ膜４を原子層堆積法によって形成する。例えば原料であるトリメチルアルミニウムとＨ２Ｏとを交互に供給して、３００℃の温度でアルミナを形成することができる。それぞれのガスを１回ずつ供給した場合を１サイクルとして１５〜４０サイクル行うことで、膜厚１．０〜３．０ｎｍのアルミナ膜４が堆積される。続いてＮ２または減圧酸素雰囲気中で７００℃以上の熱処理を施してアルミナ膜４を高密度化する、またはアルミナ膜４中の酸素欠陥を補う。
【００２５】
次に、アルミナ膜４上にゲート電極となる膜厚１００ｎｍ程度のＩｎ−ｓｉｔｕリンドープシリコン多結晶膜５ａを形成する。このＩｎ−ｓｉｔｕリンドープシリコン多結晶膜５ａは、例えばモノシランとホスフィンとを原料ガスとした６３０℃の温度で堆積することができる。なおＩｎ−ｓｉｔｕリンドープシリコン多結晶膜５ａの低抵抗化は上記のごとく予め不純物を添加するのではなく、所望ゲート電極領域に選択的にリンを高濃度イオン注入し形成しても何ら問題はない。
【００２６】
次に、図３に示すように、９５０℃のＮ２雰囲気中で５分の熱処理を行った後、Ｉｎ−ｓｉｔｕリンドープシリコン多結晶膜５ａをゲート電極５に加工する。その後、この状態よりヒ素イオンを加速エネルギー３ｋｅＶ、注入量１×１０１５／ｃｍ２の条件で垂直方向からイオン注入し、浅い拡散層６を形成する。続いて浅い拡散層６を包み込むごとく、ボロンイオンを加速エネルギー１０ｋｅＶ、注入量４×１０１３／ｃｍ２の条件で垂直方向からイオン注入して、パンチスル−防止のためのｐ導電型パンチスルー防止拡散層７を形成する。
【００２７】
次に、図４に示すように、膜厚５０ｎｍ程度のシリコン酸化膜をプラズマ補助堆積法により４００℃の低温で半導体基板１の全面に堆積した後、異方性ドライエッチングによりゲート電極５の側壁部にのみ選択的に残置させてゲート側壁絶縁膜８を形成する。次いでゲート側壁絶縁膜８をイオン注入阻止マスクとしてヒ素イオンを加速エネルギー３０ｋｅＶ、注入量２×１０１５／ｃｍ２の条件で垂直方向からイオン注入し、ｎ型高濃度拡散層９を形成する。その後、窒素雰囲気中で１０００℃、５秒の熱処理を施して注入イオンを活性化させる。
【００２８】
次に、コバルト膜をスパッタリング法により半導体基板１の全面に相対的に薄く堆積し、５００℃の短時間アニールによるシリサイド化を施す。未反応コバルト膜を塩酸と過酸化水素水との混合液で除去し、半導体基板１の露出部およびゲート電極５上に選択的にコバルトシリサイド膜１０を残置させた後、短時間熱処理によりコバルトシリサイド膜１０の低抵抗化を施す。
【００２９】
次に、相対的に厚いシリコン酸化膜を半導体基板１の全面に形成した後、その表面を化学的機械的研磨により平坦化して表面保護絶縁膜１１を形成する。次いで表面保護絶縁膜１１の所望領域に開孔を施した後、配線金属の拡散障壁材としてのＴｉＮ膜と配線金属としての高融点金属膜、例えばタングステン膜とを順次堆積し、その平坦化研磨により開孔部分のみに選択的にＴｉＮ膜およびタングステン膜を残置してプラグ１２を形成する。その後、所望回路構成に従いアルミニウムを主材料とする金属膜の堆積とそのパターニングによりソース・ドレイン電極１３を含む配線を形成する。これにより、前記図１に示すｎ型ＭＩＳＦＥＴＭ１が略完成する。
【００３０】
図５に、シリコン酸窒化膜とアルミナ膜とからなる積層膜をゲート絶縁膜に用いたｎ型ＭＩＳＦＥＴの有効電子移動度と有効電界との関係を、シリコン酸窒化膜の膜厚をパラメータとして示す。アルミナ膜の膜厚は２．０ｎｍとし、シリコン酸化膜のユニバーサルカーブと膜厚２．０ｎｍのシリコン酸窒化膜の移動度を同図に示した。
【００３１】
シリコン酸窒化膜とアルミナ膜とからなる積層膜を用いた場合の移動度は、シリコン酸窒化膜の膜厚の増加とともに急激に増加し、膜厚２．０ｎｍのシリコン酸窒化膜の移動度に漸近する。またシリコン酸窒化膜の膜厚が１．５ｎｍ以上で移動度の劣化が小さくなることがわかる。膜厚２．０ｎｍのシリコン酸窒化膜の移動度を見ると、膜厚２．０ｎｍのシリコン酸化膜の移動度と比べて低電界側の移動度が減少し、高電界側の移動度が増加している。これは、Ｔ．  Ｉｓｈｉｈａｒａ  ｅｔ．ａｌ．  Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔ  ｏｆ  ＳＳＤＭ  ２００１，  ｐ．３８１で報告されているように、窒素がシリコン単結晶からなる半導体基板（以下、Ｓｉ基板と記す）とシリコン酸窒化膜との界面に存在する場合に、表面ラフネスによる散乱が変化した結果であると考えられる。シリコン酸窒化膜とアルミナ膜とからなる積層膜を用いた場合も、シリコン酸窒化膜のみを用いた場合と同じ移動度の特徴が観測され、下地のシリコン酸窒化膜で移動度が決定されることがわかる。
【００３２】
上記では、金属酸化膜として原子層堆積法によって形成したアルミナ膜を例に挙げて説明したが、原料ガスとしてＨｆＣｌ４やＺｒＣｌ４を選択することで、ハフニア膜またはジルコニア膜を堆積することができる。これらの膜の場合、比誘電率が大きいので、２０〜１６０サイクル繰り返すことで膜厚１．０〜７．０ｎｍのハフニア膜またはジルコニア膜を堆積することができる。
【００３３】
また、金属酸化膜の堆積法として、有機金属化学的気相堆積法またはスパッタリング法を選択することもできる。有機金属化学的気相堆積法の場合、例えば、Ｈｆ−ｔ−ｂｕｔｏｘｉｄｅの原料を用いてハフニア膜、Ｚｒ−ｔ−ｂｕｔｏｘｉｄｅの原料を用いてジルコニア膜を堆積することができる。またＡｌ、Ｈｆ、Ｚｒなどをターゲット金属としたＡｒガスを用いたスパッタリング法によって、シリコン酸窒化膜上に金属Ａｌ、Ｈｆ、Ｚｒを堆積し、その後の酸化によってアルミナ膜、ハフニア膜、ジルコニア膜を形成することも可能である。また酸素を供給しながら、反応性スパッタ法によって金属酸化物を形成することも可能である。また、金属酸化物にハフニア、ジルコニアを選択した場合、これらの膜の堆積中または形成後の熱処理によってシリコン酸窒化膜と金属酸化膜との間で相互拡散が進行し（シリケート層が形成され）、シリコン酸窒化膜と金属酸化膜との境界は、アルミナの場合に比べて曖昧になる。これらの膜の場合、Ｓｉ基板から１．５ｎｍ以下の領域内でＨｆ、Ｚｒ、Ａｌの面密度が５×１０１３ａｔｏｍ／ｃｍ２以下になるように、シリコン酸窒化膜の膜厚を制御する必要がある。
【００３４】
図６に、シリコン酸窒化膜と金属酸化膜とからなる積層膜をゲート絶縁膜に用いたｎ型ＭＩＳＦＥＴの駆動電流（Ｉｏｎ）とリーク電流（Ｉｇ）との関係を示す。シリコン酸窒化膜として、前記方法で形成した膜厚１．５ｎｍのシリコン酸窒化膜を用い、金属酸化膜に膜厚１．０〜２．０ｎｍのアルミナ膜、膜厚１．０〜５．０ｎｍのハフニア膜、膜厚１．０〜５．０ｎｍのジルコニア膜を用いた結果を示した。リーク電流は、ゲート電圧（Ｖｇ）がしきい値電圧（Ｖｔｈ）を用いてＶｇ＝Ｖｔｈ＋１．０Ｖとなる時のリーク電流で定義した。また駆動電流は、ゲート電圧とドレイン電圧（Ｖｄ）の絶対値がそれぞれ１．０Ｖの時に、ゲート電圧Ｖｇ＝０Ｖ、｜Ｖｄ｜＝１Ｖの時のオフ電流（Ｉｏｆｆ）の値が１００ｎＡ／μｍを与えるゲート長での駆動電流で定義した。また同図には、膜厚の異なるシリコン酸窒化膜のみまたはシリコン酸化膜のみの場合の結果も示した。
【００３５】
図６に示すように、シリコン酸窒化膜と金属酸化膜とからなる積層膜は、シリコン酸窒化膜のみよりも駆動電流が大きく、リーク電流が小さい領域が存在する。さらに金属酸化膜が厚いほど、リーク電流減少の効果が大きいことがわかる。また駆動電流が０．７Ａ／μｍの領域ではシリコン酸化膜のみのリーク電流よりも１／１００以下のリーク電流を有するシリコン酸窒化膜と金属酸化膜とからなる積層膜を形成できることがわかる。以上の結果は、シリコン酸窒化膜と金属酸化膜との界面に存在する固定電荷をチャネルから離れた位置に置けるため、移動度の低下を小さくできることを示している。前述のＪｐｎ．  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．  Ｖｏｌ．４１（２００２）  ｐ．４５２１に示される方法を用いて、膜中の固定電荷を移動度およびフラットバンドシフト量から解析した結果、シリコン酸窒化膜中の固定電荷が５×１０１２ｃｍ−２以下であり、かつ上記シリコン酸窒化膜と金属酸化膜との界面または金属酸化膜中に５×１０１２ｃｍ−２以上の固定電荷が存在することがわかった。
【００３６】
同様に、ｐ型ＭＩＳＦＥＴの駆動電流（Ｉｏｎ）とリーク電流（Ｉｇ）との関係を図７に示す。ゲート絶縁膜を形成する前に従来公知の手法によりｐ型ＭＩＳＦＥＴ用領域を確保し、ゲート電極には公知の技術によって、ｐ型不純物、例えばボロンが導入されたシリコン多結晶を用いて、ｐ型ＭＩＳＦＥＴを形成した。なおゲート絶縁膜にシリコン酸化膜を用いた場合、２．５ｎｍ以下の膜厚でゲート電極に含有されるボロンがＳｉ基板まで拡散し、しきい値電圧が大きく変化するため、シリコン酸化膜をゲート絶縁膜に用いたｐ型ＭＩＳＦＥＴの駆動電流とリーク電流との関係は図示していない。またシリコン酸化膜上に金属酸化膜を積層した場合も同様に、９００℃以上の活性化熱処理でゲート電極を構成するシリコン多結晶膜中のボロンがＳｉ基板まで拡散して、リーク電流が増加する。一方、ゲート絶縁膜にシリコン酸窒化膜を用いた場合は、比誘電率が４．１以上となるように窒素濃度を制御することによって、動作可能なｐ型ＭＩＳＦＥＴを得ることができる。しかしシリコン酸窒化膜の膜厚の薄膜化とともにゲート電極を構成するシリコン多結晶膜中のボロンがＳｉ基板まで拡散して移動度を劣化させるため、駆動電流は０．３２Ａ／μｍで飽和する。
【００３７】
しかしながら、図７に示すように、膜厚１．５ｎｍのシリコン酸窒化膜と金属酸化膜とからなる積層膜のリーク電流は、ｎ型ＭＩＳＦＥＴと同様にシリコン酸窒化膜のみのリーク電流よりも小さくなる。これは積層膜を構成するシリコン酸窒化膜によってボロンの拡散をある程度抑制できるためである。
【００３８】
また、アルミナ、ハフニア、ジルコニア以外にもＺｒＳｉＯ４、ＨｆＳｉＯ４、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＣｅＯ２、またはこれら金属酸化物の積層膜であれば、ｎ型、ｐ型ＭＩＳＦＥＴともにシリコン酸窒化膜に比べてリーク電流を抑制し、かつ駆動電流を確保できる。またシリコン酸窒化膜の作製方法として、シリコン酸化膜をＮＯまたはＮ２Ｏ雰囲気中の熱処理によって酸窒化する方法以外に、Ｓｉ基板を直接ＮＯまたはＮ２Ｏ雰囲気中で熱処理することによりシリコン酸窒化膜を作製することもできる。またシリコン酸窒化膜の作製方法として、シリコン窒化膜をＮＯまたはＮ２Ｏ雰囲気中の熱処理によって酸窒化する方法も適用可能であり、実施の形態２でその形成方法を詳述する。またゲート電極として、シリコン多結晶ではなく、高融点金属窒化物であるＴａＮ、ＴｉＮ、ＷＮ、ＭｏＮ、ＺｒＮ、ＨｆＮなどを用いることもできる。実施の形態４でその作成方法を詳述する。
【００３９】
このように、本実施の形態１によれば、ＭＩＳＦＥＴのゲート絶縁膜を膜厚１．５ｎｍ以上、比誘電率４．１以上のシリコン酸窒化膜３およびアルミナ膜４を下層から順に堆積した積層膜で構成することにより、ゲート絶縁膜のリーク電流が抑制され、かつ駆動電流を確保することができる。
【００４０】
（実施の形態２）
図８に、本発明の実施の形態２であるｎ型ＭＩＳＦＥＴを示す半導体基板の要部断面図を示し、図９および図１０にその製造工程の模式図を示す。
【００４１】
本実施の形態２であるｎ型ＭＩＳＦＥＴＭ２は、図８に示すように、第１および第２シリコン酸窒化膜１５ａ，１５ｂからなるゲート絶縁膜を有しており、第１および第２シリコン酸窒化膜１５ａ，１５ｂ中の窒素プロファイルを制御することで、金属酸化膜を堆積することなく、所望の性能を実現することができる。ｎ型ＭＩＳＦＥＴＭ２は、例えば以下のように形成することができる。
【００４２】
まず、図９に示すように、例えば面方位（１００）、ｐ導電型、直径２０ｃｍのシリコン単結晶からなる半導体基板１に活性領域を画定する素子間分離絶縁領域２を形成し、続いて基板濃度調整用ｐ導電型イオンの注入と引き延ばし熱処理、およびしきい値電圧調整用イオンの注入と活性化熱処理を従来公知の手法により施す。
【００４３】
次に、希釈フッ酸洗浄によって半導体基板１の表面の自然酸化膜を除去した後、ＮＨ３雰囲気中で７００℃、１分の熱処理を行い、半導体基板１上に膜厚０．９ｎｍ以下、例えば０．７ｎｍのシリコン窒化（Ｓｉ３Ｎ４）膜１４を形成する。さらに、例えばＮ２Ｏ雰囲気中で、９００℃、１分の熱処理を行い、１．７ｎｍの膜厚を有するシリコン酸窒化膜を形成する。このシリコン酸窒化膜は、図１０に示すように、シリコン窒化膜１４が酸窒化されて形成された第１シリコン酸窒化膜１５ａとシリコン窒化膜１４下の半導体基板１が酸窒化されて形成された第２シリコン酸窒化膜１５ｂとからなる。
【００４４】
次に、第１シリコン酸窒化膜１５ａ上にゲート電極となる膜厚１００ｎｍ程度のＩｎ−ｓｉｔｕリンドープシリコン多結晶膜５ａを形成する。このＩｎ−ｓｉｔｕリンドープシリコン多結晶膜５ａは、例えばモノシランとホスフィンとを原料ガスとした６３０℃の温度で堆積することができる。以下、前記実施の形態１に示した製造方法と同様にして、図８に示すｎ型ＭＩＳＦＥＴＭ２が略完成する。
【００４５】
図１１に、Ｎ２Ｏ雰囲気中の熱処理の温度および時間をパラメータとしたシリコン酸窒化膜の膜厚とシリコン酸窒化膜中の窒素濃度との関係を示す。シリコン酸窒化膜の膜厚および窒素濃度は、ＭｇＫα１，２線（１２５３．９ｅＶ）を用いるＸ線光電子分光（ＸＰＳ）法によって求めることができる。シリコン酸窒化膜の膜厚ｄＳｉＯＮは式（１）を用いて導出した。ここでＳｉ２ｐスペクトルにおけるＳｉ基板のＳｉ０結合ピーク強度をＩ（Ｓｉ０）、Ｓｉ４＋結合ピーク強度をＩ（Ｓｉ４＋）とした。θは試料表面と光電子検出器とがなす角度であり、ここでは２９°とした。
【００４６】
【数１】
2004288891.tif 000003
【００４７】
また、シリコン酸窒化膜中の窒素濃度（Ｎ／Ｓｉ比）を式（２）を用いて定義した。ここで、Ｎ１ｓ結合ピーク強度をＩ（Ｎ１ｓ）、Ｎ、Ｓｉに対する感度係数をそれぞれαＮ、αＳｉとした。
【００４８】
【数２】
2004288891.tif 000004
【００４９】
図１１には、窒化直後のシリコン窒化膜の膜厚が０．７、０．９、１．２ｎｍの場合の変化がそれぞれ示されている。窒化直後のＮ／Ｓｉ比はいずれも１．２である。それぞれのシリコン窒化膜をＮ２Ｏ雰囲気中で熱処理すると、Ｎ／Ｓｉ比、すなわちシリコン窒化膜中の窒素濃度が減少するとともに、膜厚が増加することがわかる。また同じシリコン酸窒化膜の膜厚で比較したＮ／Ｓｉ比は、窒化直後の膜厚が厚い方が大きいことがわかる。
【００５０】
また、図１１には、シリコン多結晶膜からなるゲート電極を形成した後に容量測定から導出したＳｉＯ２換算膜厚が１．０、１．５、２．０ｎｍを与えるシリコン酸窒化膜の膜厚とＮ／Ｓｉ比との関係を合わせて示した。Ｎ／Ｓｉ比が大きいほど比誘電率がシリコン酸化膜よりも大きいので、膜厚を大きくしても同じＳｉＯ２換算膜厚を与えることができる。
【００５１】
図１２（ａ）に、Ｎ２Ｏ雰囲気中の熱処理の温度および時間をパタメータとしたシリコン酸窒化膜の膜厚とＳｉ２ｐスペクトルの化学シフト（Ｓｉ基板のＳｉ０ピークエネルギーとシリコン酸窒化膜のＳｉ４＋ピークエネルギーのエネルギー差）との関係を示す。窒化直後の化学シフトは約２．５ｅＶであり、シリコン窒化膜中のシリコンの結合エネルギーと一致している。さらにＮ２Ｏ雰囲気中で熱処理を施すと、膜厚の増加とともに化学シフトが増加する。これは、シリコンに結合する窒素量が減少し酸素が増加したこと、つまり酸化が進行したことを示す。初期のシリコン窒化膜の膜厚が薄いほど同じ膜厚で比較して化学シフトが大きく、シリコンの結合状態は二酸化シリコンに近づく。
【００５２】
また、図１２（ｂ）に、Ｎ２Ｏ雰囲気中の熱処理に伴うＮ１ｓ結合エネルギーとシリコン酸窒化膜の膜厚との関係を示す。Ｓｉ基板のＳｉ２ｐ電子の結合エネルギーを９９．２ｅＶとすることによって、エネルギー値を較正している。熱処理直後のＮ１ｓ結合エネルギーは約３９７．５ｅＶであり、シリコン窒化膜中の窒素の結合エネルギー（窒素とシリコンが３重結合）と一致した。さらにＮ２Ｏ雰囲気で熱処理を施すと、Ｎ１ｓ結合エネルギーは膜厚の増加とともに増加した。結合エネルギーの変化は、窒素原子から見た第２近接原子が窒素から酸素に変化することに対応する。また、初期のシリコン窒化膜の膜厚が薄いほど、同じ膜厚に対してＮ１ｓ結合エネルギーは大きく、これは窒素の第２近接原子に酸素が多いことを示す。
【００５３】
以上の結果から、シリコン窒化膜をＮ２Ｏ雰囲気中で熱処理することにより、窒素が酸素に置き換わる酸化が進行し、同時に膜厚が増加することがわかる。膜厚が増加する原因として次の２点が考えられる。一つは、シリコン窒化膜の酸化による密度の減少である（密度（Ｓｉ３Ｎ４）＝３．３５ｇ／ｃｍ３、密度（ＳｉＯ２）＝２．２１ｇ／ｃｍ３）。つまり、シリコン窒化膜の窒素がすべて酸素に置き換わり二酸化シリコンが形成されると膜厚は１．９倍に増加する。もう一つは、Ｓｉ基板の酸化（酸窒化）である。例えばＳｉ基板をＮＨ３雰囲気中で７００℃、１分の熱処理を行うと、膜厚約０．７ｎｍのシリコン窒化膜が形成される。従ってＮ２Ｏ雰囲気中の熱処理後の膜厚がその１．９倍の約１．４ｎｍ以上あれば、Ｓｉ基板の酸化（酸窒化）が進行したと考えてよい。
【００５４】
次に、シリコン酸窒化膜中のＮ／Ｓｉ比のプロファイルを理解するために、シリコン窒化膜をＮ２Ｏ雰囲気中で熱処理した後、希釈ＨＦ（ＨＦ／Ｈ２Ｏ＝１／１５０）中で断続的に行うエッチングとＸＰＳ測定とを組み合わせることで、シリコン酸窒化膜中のＮ／Ｓｉ比の深さ分布を明らかにした。
【００５５】
図１３（ａ）に、シリコン酸窒化膜中のＮ／Ｓｉ比の深さ分布を示す。横軸のＳｉＯＮ物理膜厚０．０ｎｍは基板界面、ＳｉＯＮ物理膜厚約２．０ｎｍは初期のシリコン窒化膜の膜厚を示す。試料は、まずＮＨ３雰囲気中の熱処理によって膜厚の異なるシリコン窒化膜（膜厚０．７、０．９、１．２ｎｍ）を形成し、続いてＮ２Ｏ雰囲気中で８００℃、１０分の熱処理を施して得られたシリコン酸窒化膜を用いた。これを希釈ＨＦ中でエッチングして膜を削りながらＸＰＳ測定し、Ｎ／Ｓｉ比の深さ分布を調べた。Ｎ／Ｓｉ比は、各エッチング後の膜全体の平均的なＮ／Ｓｉ比を表し、ある深さ位置のＮ／Ｓｉ比を示すものではない。従って、エッチングによってＮ／Ｓｉ比が増加すれば、Ｓｉ基板近傍のＮ／Ｓｉ比が大きい。逆に、エッチングによってＮ／Ｓｉ比が減少すれば、表面領域のＮ／Ｓｉ比が大きい。
【００５６】
図１３（ａ）では、いずれのシリコン酸窒化膜においても、エッチング後にシリコン酸窒化膜の平均Ｎ／Ｓｉ比が増加した。つまりシリコン酸窒化膜の表面側ではＮ／Ｓｉ比が小さく、Ｓｉ基板に近い側ではＮ／Ｓｉ比が大きい。またＳｉ基板近傍（約０．５ｎｍ付近）の平均Ｎ／Ｓｉ比を見ると、シリコン窒化膜が厚いほどＮ／Ｓｉ比が大きい。シリコン窒化膜の膜厚が１．２ｎｍの場合、Ｓｉ基板近傍のＮ／Ｓｉ比は約１．２である。これは、前記図１１に示した窒化直後の値に相当し、酸化がＳｉ基板まで進行していないことを示す。
【００５７】
図１３（ｂ）に、シリコン窒化膜の膜厚を０．７ｎｍに固定して、Ｎ２Ｏ雰囲気中の熱処理の条件を変化させた場合のＮ／Ｓｉ比の深さ（エッチング後の膜厚依存）分布を示す。Ｎ２Ｏ雰囲気中の熱処理の条件は、８００℃で１分と１０分、および９００℃で１分と１０分である。Ｎ２Ｏ雰囲気中の熱処理後のシリコン酸窒化膜の膜厚は、熱処理条件が９００℃、１０分（膜厚２．２ｎｍ、図中□で示す）、８００℃、１０分（膜厚１．８ｎｍ、図中△で示す）、９００℃、１分（膜厚１．７ｎｍ、図中○で示す）、８００℃、１分（膜厚１．５ｎｍ、図中◇で示す）の順に減少する。最も薄い８００℃、１分の熱処理では、エッチングが進むにつれてＮ／Ｓｉ比は増加し、Ｓｉ基板から約０．５ｎｍの距離でほぼ飽和する（Ｎ／Ｓｉ比＝１．０）。一方、他の熱処理条件では、Ｎ／Ｓｉ比はほぼ同じ位置に極小値を持ち、Ｎ／Ｓｉ比の極小値は、９００℃、１０分＜８００℃、１０分＜９００℃、１分の熱処理条件の順に増加する。
【００５８】
前記図１２で説明したように、Ｎ２Ｏ雰囲気中の熱処理によってシリコン酸窒化膜の膜厚が１．４ｎｍ以上に成長すれば、Ｓｉ基板表面の酸窒化が進行したと考えてよい。従って熱処理が８００℃、１分では、シリコン酸窒化膜の膜厚が約１．５ｎｍであるのでＳｉ基板はわずかに酸窒化されているが、熱処理が８００℃で１０分、９００℃で１分と１０分の場合では、シリコン酸窒化膜の膜厚は１．７〜２．２ｎｍに成長しているので、Ｓｉ基板は確実に酸窒化されている。
【００５９】
図１３（ａ），（ｂ）で見られるＳｉ基板近傍におけるＮ／Ｓｉ比の極小値は、酸化されたシリコン窒化膜を通して下のＳｉ基板の酸窒化が始まったことを示すものと考えられる。図１３（ｂ）には、シリコン酸化膜をＮＯ雰囲気中において９５０℃で熱処理した結果（ＳｉＯ２＋ＮＯ）を同図に示した。ＮＯ−ＳｉＯ２膜のＮ／Ｓｉ比はＳｉ基板界面近くで急激に増加することがわかる。これは、Ｓｉ基板界面付近に選択的に窒素が導入され、シリコンとの間で三重結合状態（Ｓｉ３Ｎ４）を形成していることを示す。Ｓｉ基板界面近傍０．５ｎｍの領域でＮ／Ｓｉ比が増加する点で、ＮＯ−ＳｉＯ２膜と、Ｓｉ基板表面の酸窒化が進行したＮ２Ｏ雰囲気中の熱処理後のシリコン窒化膜は類似する。
【００６０】
以上の結果から、Ｎ２Ｏ雰囲気中の熱処理では、シリコン窒化膜の酸化過程が次の２つの過程をもつことわかる。第１は、シリコン窒化膜中の窒素が酸素に置き換わる酸化過程であり、酸化がシリコン窒化膜の表面から進行して、シリコン酸窒化膜のＮ／Ｓｉ比は膜表面に近いほど小さくなる。第２は、さらに酸化が進行してシリコン窒化膜下のＳｉ基板と反応する過程であり、酸素だけでなく窒素も供給されたシリコン酸窒化膜が形成される。
【００６１】
従って、前記図１０に示したように、ＮＨ３雰囲気中で７００℃、１分の熱処理を行い半導体基板１上に膜厚０．７ｎｍのシリコン窒化膜１４を形成した後、Ｎ２Ｏ雰囲気中で、９００℃、１分の熱処理を行い形成されるシリコン酸窒化膜は、シリコン窒化膜１４が酸窒化されて形成された第１シリコン酸窒化膜１５ａとシリコン窒化膜１４下の半導体基板１が酸窒化されて形成された第２シリコン酸窒化膜１５ｂとからなると考えることができる。
【００６２】
図１４（ａ）、（ｂ）に、前記図１３に示した窒素プロファイルを有するシリコン酸窒化膜をゲート絶縁膜としたｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴの有効移動度の有効電界依存性をそれぞれ示す。
【００６３】
図１４に示すように、Ｎ２Ｏ雰囲気中の熱処理によってＳｉ基板の酸窒化が進むほど移動度が大きくなることがわかる。また、Ｓｉ基板に酸窒化が及んでいないシリコン酸窒化膜では大きく移動度が低下した。Ｓｉ基板まで酸窒化が進んでいないシリコン酸窒化膜について移動度の詳細な解析を行い、膜中の固定電荷は５×１０１２ｃｍ−２以上あることがわかった。一方、Ｓｉ基板まで酸窒化が進んだシリコン酸窒化膜では、膜中の固定電荷は５×１０１２ｃｍ−２以下であった。また、これらの膜について界面準位を測定したところ、ミッドギャップにおいて１０１１ｃｍ−２以下であることを確認している。
【００６４】
また、前記図６と同様にｎ型ＭＩＳＦＥＴの駆動電流とリーク電流との関係を調べたところ、膜厚０．７ｎｍのシリコン窒化膜をＮ２Ｏ雰囲気中で熱処理して形成されるシリコン酸窒化膜は、前記図６に示したシリコン酸窒化膜と金属酸化膜とからなる積層膜に比べてリーク電流を約７０％に抑制できることがわかった。これは、膜中の窒素濃度を大きくすることで比誘電率が大きくなるので、同じ膜厚で比較した第１および第２シリコン酸窒化膜１５ａ，１５ｂのＳｉＯ２換算膜厚を薄膜化できることを示している。
【００６５】
図１５に、ボロンを添加したシリコン多結晶からなるゲート電極を有するｐ型ＭＩＳＦＥＴの駆動電流（Ｉｏｎ）とリーク電流（Ｉｇ）との関係を示す。駆動電流とリーク電流の定義は前記図６で説明したものと同じである。図から明らかなように、膜厚０．７ｎｍのシリコン窒化膜をＮ２Ｏ雰囲気中で熱処理して形成されるシリコン酸窒化膜は、前記実施の形態１に示したシリコン酸窒化膜に比べて駆動電流を大きくできることがわかる。これは、シリコン酸窒化膜中の窒素濃度が前記実施の形態１で示したシリコン酸窒化膜よりも大きいため、膜厚が小さくてもボロンの突き抜けを防止できるためである。
【００６６】
なお、上記では、ＮＨ３雰囲気中の熱処理でシリコン窒化膜を形成したが、Ｎ２プラズマまたはＮＨ３プラズマ中で窒化することでシリコン窒化膜を形成する方法を用いることも可能である。またＮ２Ｏ雰囲気中の熱処理について、Ｎ２Ｏの代わりに、Ｎ２ＯとＮ２またはＮ２ＯとＯ２との混合ガスを用いても構わない。またＮＯとＯ２との混合ガスを用いても同様の結果が得られた。この場合、ＮＯ／Ｏ２流量の比は１／２０以上が望ましい。さらに上記方法で形成されたシリコン酸窒化膜は、膜表面がシリコン酸化膜に近い組成であり、この最表面をＮ２プラズマまたはＮＨ３プラズマ中で窒化することで最表面のみにシリコン窒化膜を形成することも可能である。この場合、さらにＳｉＯ２換算膜厚を薄膜化してリーク電流を小さくすることができる。またゲート電極としてシリコン多結晶膜ではなく、高融点金属窒化物であるＴａＮ、ＴｉＮ、ＷＮ、ＭｏＮ、ＺｒＮ、ＨｆＮなどを用いることもできる。
【００６７】
このように、本実施の形態２によれば、半導体基板１上に０．９ｎｍ以下の膜厚のシリコン窒化膜１４を形成した後、ＮＯまたはＮ２Ｏ雰囲気中の熱処理によってシリコン窒化膜１４を酸窒化してシリコン酸窒化膜（第１および第２シリコン酸窒化膜１５ａ，１５ｂ）に変えて、このシリコン酸窒化膜をＭＩＳＦＥＴのゲート絶縁膜とすることで、所望するＭＩＳＦＥＴの動作特性を得ることができる。
【００６８】
（実施の形態３）
図１６に、本実施の形態３であるｎ型ＭＩＳＦＥＴを示す半導体基板の要部断面図を示す。本実施の形態３であるｎ型ＭＩＳＦＥＴＭ３は、図１６に示すように、前記実施の形態２で説明した第１および第２シリコン酸窒化膜１５ａ，１５ｂ上にアルミナ膜４を堆積した積層膜からなるゲート絶縁膜を有している。ｎ型ＭＩＳＦＥＴＭ３は、例えば以下のように形成することができる。
【００６９】
例えば面方位（１００）、ｐ導電型、直径２０ｃｍのシリコン単結晶からなる半導体基板１に活性領域を画定する素子間分離絶縁領域２を形成し、続いて基板濃度調整用ｐ導電型イオンの注入と引き延ばし熱処理、およびしきい値電圧調整用イオンの注入と活性化熱処理を従来公知の手法により施す。
【００７０】
次に、希釈フッ酸洗浄によって半導体基板１の表面の自然酸化膜を除去した後、ＮＨ３雰囲気中で７００℃、１分の熱処理を行い、半導体基板１上に膜厚０．７ｎｍのシリコン窒化膜を形成する。さらに、例えばＮ２Ｏ雰囲気中で９００℃、１分の熱処理を行い、１．７ｎｍの膜厚を有するシリコン酸窒化膜を形成する。シリコン酸窒化膜は、シリコン窒化膜が酸窒化されて形成された第１シリコン酸窒化膜１５ａとシリコン窒化膜下の半導体基板１が酸窒化されて形成された第２シリコン酸窒化膜１５ｂとからなる。この時、シリコン窒化膜の膜厚を０．７ｎｍ以下とし、ＮＯまたはＮ２Ｏ雰囲気中の熱処理を行った後のシリコン酸窒化膜の膜厚がシリコン窒化膜の膜厚の１．９倍以上となるように形成して、シリコン酸窒化膜の膜厚を１．５ｎｍ以上に制御した。
【００７１】
次に、第１シリコン酸窒化膜１５ａ上に、アルミナ膜４を原子層堆積法によって形成する。例えば原料であるトリメチルアルミニウムとＨ２Ｏとを交互に供給して、３００℃の温度でアルミナを形成することができる。それぞれのガスを１回ずつ供給した場合を１サイクルとして１５〜４０サイクル行うことで、膜厚１．０〜３．０ｎｍのアルミナ膜４を堆積する。上記では、金属酸化膜として原子層堆積法によって形成したアルミナ膜４を例に挙げて説明したが、原料ガスとしてＨｆＣｌ４やＺｒＣｌ４を選択することで、ハフニア膜またはジルコニア膜を堆積することができる。これらの膜の場合、比誘電率が大きいので、２０〜１６０サイクル繰り返すことで膜厚１．０〜７．０ｎｍのハフニア膜またはジルコニア膜を堆積することができる。
【００７２】
また、金属酸化膜の堆積法として、有機金属化学的気相堆積法またはスパッタリング法を選択することもできる。有機金属化学的気相堆積法の場合、例えば、Ｈｆ−ｔ−ｂｕｔｏｘｉｄｅの原料を用いてハフニア膜、Ｚｒ−ｔ−ｂｕｔｏｘｉｄｅの原料を用いてジルコニア膜を堆積することができる。またＡｌ、Ｈｆ、Ｚｒなどをターゲット金属としたＡｒガスを用いたスパッタリング法によって、シリコン酸窒化膜上に金属Ａｌ、Ｈｆ、Ｚｒを堆積し、後の工程で酸化することによってアルミナ膜、ハフニア膜、ジルコニア膜を形成することも可能である。また酸素を供給しながら、反応性スパッタ法によって金属酸化物を形成することも可能である。また金属酸化物にハフニア、ジルコニアを選択した場合、これらの膜の堆積中または形成後の熱処理によってシリコン酸窒化膜と金属酸化膜との間で相互拡散が進行し（シリケート層が形成され）、シリコン酸窒化膜と金属酸化膜との境界は、アルミナの場合に比べて曖昧になる。これらの膜の場合、Ｓｉ基板から１．５ｎｍ以下の領域内でＨｆ、Ｚｒ、Ａｌの面密度が５×１０１３ａｔｏｍ／ｃｍ２以下になるように、シリコン酸窒化膜の膜厚を制御する必要がある。
【００７３】
さらに、７００℃以上のＮ２または減圧酸素雰囲気中で熱処理を施して、アルミナ膜４を高密度化する、またはアルミナ膜４中の酸素欠陥を補う。次いでアルミナ膜４上に、ゲート電極５となる膜厚１００ｎｍ程度のＩｎ−ｓｉｔｕリンドープシリコン多結晶膜を形成する。このＩｎ−ｓｉｔｕリンドープシリコン多結晶膜は、例えばモノシランとホスフィンとを原料ガスとした６３０℃の温度で堆積することができる。以下、前記実施の形態１に示した製造方法と同様にして、ｎ型ＭＩＳＦＥＴＭ３が略完成する。
【００７４】
以上の方法によって形成したｎ型ＭＩＳＦＥＴについて、前記図６と同様に駆動電流とリーク電流との関係を調べたところ、膜厚０．７ｎｍのシリコン窒化膜をＮ２Ｏ雰囲気中で熱処理して形成されるシリコン酸窒化膜は、前記図６に示したシリコン酸窒化膜と金属酸化膜とからなる積層膜に比べてリーク電流を約１／２に抑制できる。これは、シリコン酸窒化膜中の窒素濃度を大きくすることで比誘電率が大きくなるので、同じ膜厚で比較した場合、シリコン酸窒化膜のＳｉＯ２換算膜厚を薄膜化できる。この結果、シリコン酸窒化膜と金属酸化膜とからなる積層膜のＳｉＯ２換算膜厚も薄膜化できることを示している。
【００７５】
図１７に、ｐ型ＭＩＳＦＥＴの駆動電流（Ｉｏｎ）とリーク電流（Ｉｇ）との関係を示す。シリコン酸窒化膜として、膜厚０．７ｎｍのシリコン窒化膜をＮ２Ｏ雰囲気中で熱処理して形成される膜厚が１．５ｎｍの膜を用いた。金属酸化膜に膜厚１．０〜２．０ｎｍのアルミナ膜、膜厚１．０〜５．０ｎｍのハフニア膜、膜厚１．０〜５．０ｎｍのジルコニア膜を用いた結果を示している。リーク電流および駆動電流の定義は前記図６で説明したものと同じである。
【００７６】
図１７に示すように、前記実施の形態２に示したシリコン酸窒化膜（前記図１５に示す）に比べて、さらにリーク電流を小さくすることができる。これはシリコン酸窒化膜上に金属酸化膜を積層することで、ＳｉＯ２換算膜厚を薄膜化した状態で膜厚を厚くできるためである。
【００７７】
上記では、アルミナ、ハフニア、ジルコニアを例に挙げて説明したが、ＺｒＳｉＯ４、ＨｆＳｉＯ４、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＣｅＯ２、またはこれら金属酸化物の積層膜であれば、同様の効果が得られる。また上記では、ＮＨ３雰囲気中の熱処理でシリコン窒化膜を形成したが、Ｎ２プラズマまたはＮＨ３プラズマ中で窒化することでシリコン窒化膜を形成する方法を用いることも可能である。またＮ２Ｏ雰囲気中の熱処理について、Ｎ２Ｏの代わりに、Ｎ２ＯとＮ２またはＮ２ＯとＯ２との混合ガスを用いても構わない。またＮＯとＯ２ガスの混合ガスを用いても同様の結果が得られた。この場合、ＮＯ／Ｏ２流量の比は１／２０以上が望ましい。さらに上記方法で形成されたシリコン酸窒化膜は、膜表面がシリコン酸化膜に近い組成であり、この最表面をＮ２プラズマあるいはＮＨ３プラズマ中で窒化することで最表面にシリコン窒化膜を形成することも可能である。この場合、さらにＳｉＯ２換算膜厚を薄膜化してリーク電流を小さくすることができる。
【００７８】
このように、本実施の形態３によれば、ＮＯまたはＮ２Ｏ雰囲気中の熱処理によってシリコン窒化膜を酸窒化して得られたシリコン酸窒化膜（第１および第２シリコン酸窒化膜１５ａ，１５ｂ）上にアルミナ膜４を堆積した積層膜で、ＭＩＳＦＥＴのゲート絶縁膜を構成することにより、前記実施の形態１で示したシリコン酸窒化膜３とアルミナ膜４とからなる積層膜、または前記実施の形態２で示したシリコン酸窒化膜（第１および第２シリコン酸窒化膜１５ａ，１５ｂ）をゲート絶縁膜に用いた場合よりもリーク電流を低減することができる。
【００７９】
（実施の形態４）
図１８に、本発明の実施の形態４であるｎ型ＭＩＳＦＥＴを示す半導体基板の要部断面図を示し、図１９〜図２１にその製造工程の模式図を示す。本実施の形態４であるｎ型ＭＩＳＦＥＴＭ４では、図１８に示すように、前記実施の形態３で説明した第１および第２シリコン酸窒化膜１５ａ，１５ｂとアルミナ膜４とからなるゲート絶縁膜上にメタルゲート電極１６，１７を形成することを特徴とする。
【００８０】
まず、図１９に示すように、半導体基板１上に前記実施の形態３で示した第１および第２シリコン酸窒化膜１５ａ，１５ｂとアルミナ膜４とからなる積層膜を用いたゲート絶縁膜を形成した後、図２０に示すように、高融点金属の窒化物であるＴａＮ膜１６ａを反応性スパッタリング法によって形成する。ＴａＮに代わりＴｉＮ、ＷＮ、ＭｏＮ、ＺｒＮ、ＨｆＮを用いることができる。続いて高融点金属であるタングステン（またはモリブデン）膜１７ａをスパッタリング法またはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成する。
【００８１】
次に、図２１に示すように、タングステン膜１７ａ上にシリコン酸化膜を堆積した後、フォトレジスト膜をマスクとしたエッチングにより、シリコン酸化膜からなるキャップ絶縁膜１８、タングステン膜１７ａからなるメタルゲート電極１７、およびＴａＮ膜１６ａからなるメタルゲート電極１６を形成する。次いでヒ素イオンを加速エネルギー３ｋｅＶ、注入量１×１０１５／ｃｍ２の条件で垂直方向からイオン注入し、浅い拡散層６を形成する。続いて上記浅い拡散層６を包み込むごとく、ボロンイオンを加速エネルギー１０ｋｅＶ、注入量４×１０１３／ｃｍ２の条件で垂直方向からイオン注入し、パンチスル−防止のためのｐ導電型パンチスルー防止拡散層７を形成する。
【００８２】
次に、膜厚５０ｎｍ程度のシリコン酸化膜をプラズマ補助堆積法により４００℃の低温で半導体基板１の全面に堆積した後、異方性ドライエッチングによりメタルゲート電極１６，１７の側壁部にのみ選択的に残置させてゲート側壁絶縁膜８を形成する。次いでゲート側壁絶縁膜８をイオン注入阻止マスクとしてヒ素イオンを加速エネルギー３０ｋｅＶ、注入量２×１０１５／ｃｍ２の条件で垂直方向からイオン注入し、ｎ型高濃度拡散層９を形成する。
【００８３】
次に、１０００℃、５秒の窒素アニールで注入イオンの活性化熱処理を施した後、コバルト膜をスパッタリング法により半導体基板１の全面に相対的に薄く堆積し、５００℃の短時間アニールによるシリサイド化を施す。未反応コバルト膜を塩酸と過酸化水素水との混合液で除去し、半導体基板１の露出部に選択的にコバルトシリサイド膜１０を残置させた後、短時間熱処理によりコバルトシリサイド膜１０の低抵抗化を施す。
【００８４】
次に、相対的に厚いシリコン酸化膜を半導体基板１の全面に形成した後、その表面を化学的機械的研磨により平坦化して表面保護絶縁膜１１を形成する。次いで表面保護絶縁膜１１の所望領域に開孔を施した後、配線金属の拡散障壁材としてのＴｉＮ膜と配線金属としてのタングステン膜を堆積し、その平坦化研磨により開孔部分のみに選択的にＴｉＮ膜およびタングステン膜を残置してプラグ１２を形成する。その後、所望回路構成に従いアルミニウムを主材料とする金属膜の堆積とそのパターニングによりドレイン・ソース電極１３を含む配線を形成する。これにより、前記図１８に示すように、ｎ型ＭＩＳＦＥＴＭ４が略完成する。
【００８５】
このように、本実施の形態４によれば、ＮＯまたはＮ２Ｏ雰囲気中の熱処理によってシリコン窒化膜を酸窒化して得られたシリコン酸窒化膜（第１および第２シリコン酸窒化膜１５ａ，１５ｂ）上にアルミナ膜４を堆積した積層膜によりゲート絶縁膜を構成し、高融点金属窒化膜および高融点金属膜によりメタルゲート電極１６，１７を構成することにより、前記実施の形態１で示したシリコン酸窒化膜３とアルミナ膜４とからなる積層膜をゲート絶縁膜に用いた場合よりもリーク電流を低減することができる。さらに不純物を添加したシリコン多結晶からなるゲート電極を用いた場合に生ずる不純物の突き抜けがないので、ＭＩＳＦＥＴの駆動電流の低下を防ぐことができる。
【００８６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００８８】
ＭＩＳＦＥＴのゲート絶縁膜を、１．５ｎｍ以上の膜厚を有し、かつ比誘電率が４．１以上のシリコン酸窒化膜と金属酸化膜とからなる積層膜で構成することにより、シリコン酸窒化膜と金属酸化膜との界面に電荷が存在しても、駆動電流が大きく、リーク電流が小さいＭＩＳＦＥＴを得ることができる。これにより、微細なＭＩＳＦＥＴの低消費電力化および大電流化を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるｎ型ＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１であるｎ型ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態１であるｎ型ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１であるｎ型ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図５】シリコン酸窒化膜の物理膜厚をパラメータとしたｎ型ＭＩＳＦＥＴの有効電子移動度と有効電界との関係を示すグラフ図である。
【図６】ｎ型ＭＩＳＦＥＴの駆動電流（Ｉｏｎ）とリーク電流（Ｉｇ）との関係を示すグラフ図である。
【図７】ｐ型ＭＩＳＦＥＴの駆動電流（Ｉｏｎ）とリーク電流（Ｉｇ）との関係を示すグラフ図である。
【図８】本発明の実施の形態２であるｎ型ＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図９】本発明の実施の形態２であるｎ型ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態２であるｎ型ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図１１】シリコン窒化膜をＮ２Ｏ雰囲気中で熱処理した時に形成されるシリコン酸窒化膜の物理膜厚と膜中の窒素濃度との関係を示すグラフ図である。
【図１２】（ａ）は、シリコン窒化膜をＮ２Ｏ雰囲気中で熱処理した時に形成されるシリコン酸窒化膜の物理膜厚とＳｉ２ｐスペクトルの化学シフトとの関係を示すグラフ図、（ｂ）は、シリコン窒化膜をＮ２Ｏ雰囲気中で熱処理した時に形成されるシリコン酸窒化膜の物理膜厚とＮ１ｓ結合エネルギーとの関係を示すグラフ図である。
【図１３】（ａ）は、熱処理条件を８００℃、１０分に固定してシリコン窒化膜の物理膜厚を変化させた場合のシリコン酸窒化膜の窒素濃度（Ｎ／Ｓｉ比）とエッチング後の物理膜厚との関係を示すグラフ図、（ｂ）は、シリコン窒化膜の物理膜厚を０．７ｎｍに固定して熱処理条件を変化させた場合のシリコン酸窒化膜の窒素濃度（Ｎ／Ｓｉ比）とエッチング後の物理膜厚との関係を示すグラフ図である。
【図１４】（ａ）は、ｎ型ＭＩＳＦＥＴの有効電子移動度と有効電界との関係を示すグラフ図、（ｂ）は、ｐ型ＭＩＳＦＥＴの有効ホール移動度と有効電界との関係を示すグラフ図である。
【図１５】ｐ型ＭＩＳＦＥＴの駆動電流（Ｉｏｎ）とリーク電流（Ｉｇ）との関係を示すグラフ図である。
【図１６】本発明の実施の形態３であるｎ型ＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図１７】ｐ型ＭＩＳＦＥＴの駆動電流（Ｉｏｎ）とリーク電流（Ｉｇ）との関係を示すグラフ図である。
【図１８】本発明の実施の形態４であるｎ型ＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態４であるｎ型ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態４であるｎ型ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態４であるｎ型ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１  半導体基板
２  素子間分離絶縁領域
３  シリコン酸窒化膜
４  アルミナ膜
５  ゲート電極
５ａ  シリコン多結晶膜
６  拡散層
７  パンチスルー防止拡散層
８  ゲート側壁絶縁膜
９  ｎ型高濃度拡散層
１０  コバルトシリサイド層
１１  表面保護絶縁膜
１２  プラグ
１３  ソース・ドレイン電極
１４  シリコン窒化膜
１５ａ  第１シリコン酸窒化膜
１５ｂ  第２シリコン酸窒化膜
１６  メタルゲート電極
１６ａ  ＴａＮ膜
１７  メタルゲート電極
１７ａ  タングステン膜
１８  キャップ絶縁膜
Ｍ１  ｎ型ＭＩＳＦＥＴ
Ｍ２  ｎ型ＭＩＳＦＥＴ
Ｍ３  ｎ型ＭＩＳＦＥＴ
Ｍ４  ｎ型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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