(57)【要約】【課題】半導体回路素子の制御電極の接続を不要にすると共に、パッケージの小型化を図る。【解決手段】負荷１１に供給する負荷電流の供給・停止を行う大電流容量の第１の半導体回路素子１２と、該第１の半導体回路素子１２を制御する小電流容量の第２の半導体回路素子１３とよりなり、第１の半導体回路素子のチップ１２ａの制御電極に、該制御電極より小さい第２の半導体回路素子のチップ１３ａの一電極を接合し、前記第１の半導体回路素子のチップと第２の半導体回路素子のチップとを同一パッケージ１５内に収納する。【選択図】　図２
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【特許請求の範囲】
【請求項１】
負荷に供給する負荷電流の供給・停止を行う大電流容量の第１の半導体回路素子と、該第１の半導体回路素子を制御する小電流容量の第２の半導体回路素子とよりなり、
第１の半導体回路素子のチップの制御電極に、該制御電極より小さい第２の半導体回路素子のチップの一電極を接合し、前記第１の半導体回路素子のチップと第２の半導体回路素子のチップとを同一パッケージ内に収納したことを特徴とする半導体回路装置。
【請求項２】
前記第１の半導体回路素子のチップはＰチャンネルＭＯＳＦＥＴのチップであり、第２の半導体回路素子のチップはＮチャンネルＭＯＳＦＥＴのチップであり、ＰチャンネルＭＯＳＦＥＴのチップのゲート電極上にＮチャンネルＭＯＳＦＥＴのチップのドレイン電極を接合することを特徴とする請求項１記載の半導体回路装置。
【請求項３】
前記第１の半導体回路素子のチップはＰチャンネルＭＯＳＦＥＴのチップであり、第２の半導体回路素子のチップはＮＰＮトランジスタのチップであり、ＰチャンネルＭＯＳＦＥＴのチップのゲート電極上にＮＰＮトランジスタのチップのコレクタ電極を接合することを特徴とする請求項１記載の半導体回路装置。
【請求項４】
前記第１の半導体回路素子のチップはＰＮＰトランジスタのチップであり、第２の半導体回路素子のチップはＮＰＮトランジスタのチップであり、ＰＮＰトランジスタのチップのベース電極上にＮＰＮトランジスタのチップのコレクタ電極を接合することを特徴とする請求項１記載の半導体回路装置。
【請求項５】
前記第１の半導体回路素子のチップはＰＮＰトランジスタのチップであり、第２の半導体回路素子のチップはＮチャンネルＭＯＳＦＥＴのチップであり、ＰＮＰトランジスタのチップのベース電極上にＮチャンネルＭＯＳＦＥＴのチップのドレイン電極を接合することを特徴とする請求項１記載の半導体回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は負荷への電流の供給・停止を行うスイッチング回路に好適な半導体回路装置に関する。
【０００２】
【従来の技術】
電源から負荷へ負荷電流の供給・停止を行うのに制御が簡単に行えることから半導体回路装置が多く使用されている。
【０００３】
図７は従来の半導体回路装置を用いたスイッチング回路の回路図である。電源ＶＣＣと負荷１との間にはスイッチング用のＰチャンネルＭＯＳＦＥＴ２のドレイン電極とソース電極とが接続されている。ＰチャンネルＭＯＳＦＥＴ２のゲート電極とアース間には制御用のＮチャンネルＭＯＳＦＥＴ３のドレイン・ソース電極が接続されている。
【０００４】
負荷１に負荷電流を供給するにはＮチャンネルＭＯＳＦＥＴ３のゲート電極に制御回路４からハイレベルの制御信号を加えると、ＮチャンネルＭＯＳＦＥＴ３がオンし、ＰチャンネルＭＯＳＦＥＴ２のゲート電極をローレベルにするため、ＰチャンネルＭＯＳＦＥＴ２はオンし、電源ＶＣＣからの負荷電流はＰチャンネルＭＯＳＦＥＴ２のドレイン・ソース電極を通って負荷１に供給される。
【０００５】
制御回路４からの制御信号をローレベルにすると、ＮチャンネルＭＯＳＦＥＴ３がオフし、ＰチャンネルＭＯＳＦＥＴ２のゲート電極をハイレベルにするため、ＰチャンネルＭＯＳＦＥＴ２はオフし、電源Ｖｃｃからの負荷電流はＰチャンネルＭＯＳＦＥＴ２で遮断され負荷１に負荷電流が供給されることを中止する。
【０００６】
【発明が解決しようとする課題】
前述したスイッチング回路に用いられる半導体回路装置はＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴとは個別のパッケージに収納されており、前記ＰチャンネルＭＯＳＦＥＴのゲート電極とＮチャンネルＭＯＳＦＥＴのドレイン電極は外部で接続していたので面倒であった。
【０００７】
そこでＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴとを同一パッケージに収納し、予めＰチャンネルＭＯＳＦＥＴのゲート電極とＮチャンネルＭＯＳＦＥＴのドレイン電極を接続することが考えられる。
【０００８】
しかしその場合でもＰチャンネルＭＯＳＦＥＴのゲート電極とＮチャンネルＭＯＳＦＥＴのドレイン電極は接続する必要がある。
【０００９】
また半導体回路装置を使用する機器が小型されるに伴い、パッケージも小型化する必要がある。そのためＰチャンネルＭＯＳＦＥＴは負荷電流が流れるので、ソース領域を大きくする必要があるが、ＮチャンネルＭＯＳＦＥＴは単に制御するのみであるから、ソース領域は小さく、チップサイズを小さくできる。このことを利用し、パッケージを小さくする必要がある。
【００１０】
【課題を解決するための手段】
本発明は第１の半導体回路素子の制御電極と制御用の第２の半導体回路素子の接続を不要にすると共に、パッケージの小型化を図るもので、
負荷に供給する負荷電流をオン・オフする大電流容量の第１の半導体回路素子と、該第１の半導体回路素子を制御する小電流容量の第２の半導体回路素子とよりなり、第１の半導体回路素子のチップの制御電極に、該制御電極より小さい第２の半導体回路素子のチップの一電極を接合し、前記第１の半導体回路素子のチップと第２の半導体回路素子のチップとを同一パッケージ内に収納した半導体回路装置を提供する。
【００１１】
本発明は前記第１の半導体回路素子のチップはＰチャンネルＭＯＳＦＥＴのチップであり、第２の半導体回路素子のチップはＮチャンネルＭＯＳＦＥＴのチップであり、ＰチャンネルＭＯＳＦＥＴのチップのゲート電極上にＮチャンネルＭＯＳＦＥＴのチップのドレイン電極を接合する半導体回路装置を提供する。
【００１２】
【発明の実施の形態】
本発明の半導体回路装置を図１〜図６に従って説明する。
【００１３】
図１は本発明の半導体回路装置を用いたスイッチング回路の回路図で、電源ＶＣＣと負荷１１との間には第１のＰチャンネルＭＯＳＦＥＴ１２のドレイン・ソース電極が接続されている。第１のＰチャンネルＭＯＳＦＥＴ１２のゲート電極は第２のＮチャンネルＭＯＳＦＥＴ１３のドレイン・ソース電極を介してアースされている。
【００１４】
第２のＮチャンネルＭＯＳＦＥＴ１３のゲート電極には制御回路１４からのスイッチング信号が加えられる。第１のＰチャンネルＭＯＳＦＥＴ１２のチップと第２のＮチャンネルＭＯＳＦＥＴ１３のチップとは同一のパッケージに収納される。
【００１５】
負荷１１に負荷電流を供給するにはＮチャンネルＭＯＳＦＥＴ１３のゲート電極に制御回路１４からハイレベルの制御信号を加えると、ＮチャンネルＭＯＳＦＥＴ１３がオンし、ＰチャンネルＭＯＳＦＥＴ１２のゲート電極をローレベルにするため、ＰチャンネルＭＯＳＦＥＴ１２はオンし、電源ＶＣＣからの負荷電流はＰチャンネルＭＯＳＦＥＴ１２のドレイン・ソース電極を通って負荷１１に供給される。
【００１６】
制御回路１４からの制御信号をローレベルにすると、ＮチャンネルＭＯＳＦＥＴ１３がオフし、ＰチャンネルＭＯＳＦＥＴ１２のゲート電極をハイレベルにするため、ＰチャンネルＭＯＳＦＥＴ１２はオフし、電源ＶＣＣからの負荷電流はＰチャンネルＭＯＳＦＥＴ１２で遮断され負荷１１に負荷電流を供給することを中止する。
【００１７】
図２及び図３は図１のスイッチング回路を構成する本発明の半導体回路装置の断面図及び平面図である。
【００１８】
第１のＰチャンネルＭＯＳＦＥＴ１２のチップ１２ａは上面にソース電極Ｓ１と共に一部にゲート電極Ｇ１が形成されている。又第１のＰチャンネルＭＯＳＦＥＴ１２のチップ１２ａの下面にはドレイン電極Ｄ１が形成されている。
【００１９】
第２のＮチャンネルＭＯＳＦＥＴ１３のチップ１３ａの上面にはソース電極Ｓ２とゲート電極Ｇ２が形成されており、下面にはドレイン電極Ｄ２が形成されている。
【００２０】
前記第１のＰチャンネルＭＯＳＦＥＴ１２は電源ＶＣＣからの大きな負荷電流を負荷１１に供給するため、ソース領域を大きくしている。それと同時にソース電極Ｓ１もＯＮ抵抗を小さくするため面積を大きくしている。
【００２１】
一方第２のＮチャンネルＭＯＳＦＥＴ１３は第１のＰチャンネルＭＯＳＦＥＴ１２のゲート電極に制御電圧を供給するだけであるので、小電流しか流れないためチップサイズを小さくできる。
【００２２】
そこで第２のＮチャンネルＭＯＳＦＥＴ１３のチップ１３ａのサイズは第１のＰチャンネルＭＯＳＦＥＴ１２のチップ１２ａのゲート電極Ｇ１より小さくなるようにしている。
【００２３】
そして第１のＰチャンネルＭＯＳＦＥＴ１２のチップ１２ａのゲート電極Ｇ１上に第２のＮチャンネルＭＯＳＦＥＴ１３のチップ１３ａの下面に設けたドレイン電極Ｄ２を対面して置き、ゲート電極Ｇ１とドレイン電極Ｄ２を接合する。このように第２のＮチャンネルＭＯＳＦＥＴのチップ１３ａのドレイン電極Ｄ２を第１のＰチャンネルＭＯＳＦＥＴのチップ１２ａのゲート電極Ｇ１に対面して置き接合するだけで、図１に示す第１のＰチャンネルＭＯＳＦＥＴ１３のゲート電極と第２のＮチャンネルＭＯＳＦＥＴ１３のドレイン電極は外部接続せず、そのままで接続される。
【００２４】
第１のＰチャンネルＭＯＳＦＥＴ１２のチップ１２ａと第２のＮチャンネルＭＯＳＦＥＴ１３のチップ１３ａとは同一のパッケージ１５に収納し半導体回路装置を完成するが、パッケージ１５の縦横のサイズは第１のＰチャンネルＭＯＳＦＥＴ１２のチップ１２ａとほぼ同じ大きさでよいので、パッケージ１５を小型化できる。
【００２５】
半導体回路装置のパッケージ１５にはドレイン電極Ｄ１、ソース電極Ｓ１、ソース電極Ｓ２およびゲート電極Ｇ２に夫々接続されたドレイン端子ｄ１、ソース端子ｓ１、ソース端子ｓ２およびゲート端子ｇ２が設けられている。ドレイン端子ｄ１を電源ＶＣＣに接続し、ソース端子ｓ１に負荷１１を接続する。そしてゲート端子ｇ２に制御回路１４を接続し、ソース端子ｓ２をアースすれば、図１に示すスイッチング回路が完成する。
【００２６】
図４は本発明の半導体回路装置の他の実施例を示す断面図である。前述した第２のＮチャンネルＭＯＳＦＥＴ１３のチップ代りにＮＰＮトランジスタのチップ１６ａを用いたものである。第１のＰチャンネルＭＯＳＦＥＴ１２のチップ１２ａのゲート電極Ｇ１にＮＰＮトランジスタのチップ１６ａのコレクタ電極Ｃ２を接合している。それ以外は図２及び図３と同一である。
【００２７】
図５は本発明の半導体回路装置の同じく他の実施例を示す断面図である。図２に比較して第１のＰチャンネルＭＯＳＦＥＴ１２のチップ１２ａ代りにＰＮＰトランジスタのチップ１７ａを用い、また第２のＮチャンネルＭＯＳＦＥＴ１３のチップ代りにＮＰＮトランジスタのチップ１６ａを用いたものである。
【００２８】
そしてＰＮＰトランジスタのチップ１７ａのベース電極Ｂ１にＮＰＮトランジスタのチップ１６ａのコレクタ電極Ｃ２を接合している。それ以外は図２及び図３と同一である。
【００２９】
さらに図６は図５のＮＰＮトランジスタのチップ１６ａの代りに前述したＮチャンネルＭＯＳＦＥＴ１３のチップ１３ａを用いたものである。即ちＰＮＰトランジスタのチップ１７ａのベース電極Ｂ１にＮチャンネルＭＯＳＦＥＴ１３のチップ１３ａのドレイン電極Ｄ２を接合している。それ以外は図２及び図３と同一である。
【００３０】
【発明の効果】
本発明の半導体回路装置は負荷に供給する負荷電流をオン・オフする大電流容量の第１の半導体回路素子のチップの制御電極に制御用の第２の半導体回路素子チップの一電極を向けて載置し接合するだけで、第１の半導体回路素子のチップの制御電極と制御用の第２の半導体回路素子チップの一電極を接続できる。従って従来のごとく第１の半導体回路素子のチップの制御電極と第２の半導体回路素子チップの一電極を接続する必要がない。
【００３１】
また第１の半導体回路素子のチップは負荷に大電流を供給するため、チップサイズを大きくする必要があるが、第２の半導体回路素子のチップは制御するだけであるから、第１の半導体回路素子のチップの制御電極より小さくでき、第１の半導体回路素子チップと第２の半導体回路素子チップとを同一パッケージ内に収納しても、パッケージの縦横のサイズは第１の半導体回路素子のチップサイズとほぼ同じ大きさでよく、パッケージを小さくできる。
【図面の簡単な説明】
【図１】本発明の半導体回路装置を用いたスイッチング回路の回路図である。
【図２】本発明の半導体回路装置の断面図である。
【図３】本発明の半導体回路装置の上面図である。
【図４】本発明の半導体回路装置の他の実施例を示す断面図である。
【図５】本発明の半導体回路装置の同じく他の実施例を示す断面図である。
【図６】本発明の半導体回路装置の同じく他の実施例を示す断面図である。
【図７】従来の半導体回路装置を用いたスイッチング回路の回路図である。
【符号の説明】
１１　　　　　　　負荷
１２ａ　　　　　　第１のＰチャンネルＭＯＳＦＥＴのチップ
１３ａ　　　　　　第２のＮチャンネルＭＯＳＦＥＴのチップ
Ｓ１　　　　　　　第１のＰチャンネルＭＯＳＦＥＴのチップのソース電極
Ｄ１　　　　　　　第１のＰチャンネルＭＯＳＦＥＴのチップのドレイン電極
Ｇ１　　　　　　　第１のＰチャンネルＭＯＳＦＥＴのチップのゲート電極
Ｓ２　　　　　　　第２のＮチャンネルＭＯＳＦＥＴのチップのソース電極
Ｄ２　　　　　　　第２のＮチャンネルＭＯＳＦＥＴのチップのドレイン電極
Ｇ２　　　　　　　第２のＮチャンネルＭＯＳＦＥＴのチップのゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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