(57)【要約】【課題】マイクロコンピュータ等において、外部への読み出しが禁止されたフラッシュメモリのデータを、消去することなく内部のＣＰＵで読み出す。【解決手段】フラッシュメモリ１２には、所定のプログラムやデータが書き込まれ、フラッシュメモリ１３には、このフラッシュメモリ１２のブロック毎に外部への読み出しを禁止するか否かのセキュリティ情報が書き込まれる。ＣＰＵ１１から読み出し対象のアドレス信号ＡＤＲが出力されると、フラッシュメモリ１２から対応する読出データＤＲが読み出され、ＣＰＵ１１と３ステートバッファ１６に与えられる。これにより、ＣＰＵ１１は、所望の入力データＤＩを得ることができる。一方、３ステートバッファ１６の制御端子には、フラッシュメモリ１３から出力されたセキュリティ信号ＳＣが与えられる。従って、外部への読み出しが禁止されていれば、外部への読出データＴＤＲは出力されない。【選択図】      図１
2004288257.tif 000002
【特許請求の範囲】
【請求項１】
記憶内容の書き替えが可能な不揮発性の第１の記憶手段と、
前記第１の記憶手段に格納された記憶内容の外部への出力の可否を示すセキュリティ情報を保持する書き替え可能な不揮発性の第２の記憶手段と、
前記第１の記憶手段の記憶領域を指定して該第１の記憶手段から前記記憶内容を読み出し、第１の経路を通って入力された該記憶内容に基づいて制御処理を行う制御処理手段と、
前記第１の記憶手段から読み出された前記記憶内容を外部へ出力する第２の経路の途中に設けられ、前記セキュリティ情報に基づいてその出力を制御する外部出力手段とを、
備えたことを特徴とする半導体装置。
【請求項２】
前記第１の記憶手段は、記憶内容の書き替えが可能な複数の記憶ブロックを有し、
前記第２の記憶手段は、前記第１の記憶手段の各記憶ブロックに対応して該記憶ブロックに格納された記憶内容の外部への出力の可否を示すセキュリティ情報を保持する構成とすると共に、
試験モードが設定されたときに外部から与えられるアドレス信号及び制御信号を選択し、通常モードが設定されたときには前記制御処理手段から出力されるアドレス信号及び制御信号を選択して前記第１及び第２の記憶手段に与える第１の選択手段と、
試験モードが設定されたときに外部から与えられる書込データを選択し、通常モードが設定されたときには前記制御処理手段から出力される出力データを選択して前記第１の記憶手段に与える第２の選択手段とを、
設けたことを特徴とする請求項１記載の半導体装置。
【請求項３】
記憶内容の書き替えが可能な複数の記憶ブロックを有する不揮発性の第１の記憶手段と、
前記第１の記憶手段の各記憶ブロックに対応して該記憶ブロックに格納された記憶内容の外部への出力の可否を示すセキュリティ情報を保持する書き替え可能な不揮発性の第２の記憶手段と、
前記第１の記憶手段の記憶領域を指定することによって該第１の記憶手段から前記記憶内容を読み出し、第１の経路を通って入力された該記憶内容に基づいて制御処理を行うと共に、外部からバウンダリ・スキャン試験を指示する試験信号が直列に与えられたときには、該試験信号に基づいて内部の状態情報をスキャンして直列データとして出力する試験機能を有する制御処理手段と、
メモリ試験モードが指示されたときに外部から与えられるアドレス信号及び制御信号を選択し、通常モードまたはバウンダリ・スキャン試験が指示されたときには前記制御処理手段から出力されるアドレス信号及び制御信号を選択して前記第１及び第２の記憶手段に与える第１の選択手段と、
メモリ試験モードが指定されたときに外部から与えられる書込データを選択し、通常モードまたはバウンダリ・スキャン試験が指示されたときには前記制御処理手段から出力される出力データを選択して前記第１の記憶手段に与える第２の選択手段と、
前記第１の経路の途中に設けられ、通常モードが指示されたときには前記セキュリティ情報に関わらず前記第１の記憶手段から読み出された前記記憶内容を前記制御処理手段に出力し、バウンダリ・スキャン試験が指示されたときには、該セキュリティ情報に基づいて該記憶内容の該制御処理手段への出力を制御するデータ出力手段と、
前記第１の記憶手段から読み出された前記記憶内容を外部へ出力する第２の経路の途中に設けられ、前記セキュリティ情報に基づいてその出力を制御する外部出力手段とを、
備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリを有する半導体装置におけるセキュリティ技術に関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開２００１−１４８７１号公報
【０００４】
図２は、前記特許文献１に記載された従来の不揮発性半導体記憶装置の構成図である。
【０００５】
この不揮発性半導体記憶装置は、フラッシュメモリ本体１、情報記憶回路２、コマンドインターフェイス３、ステートマシン４、データ制御回路５、読み出し回路６及びトライステート・バッファ７で構成されている。
【０００６】
フラッシュメモリ本体１は、保持データを記憶するための記憶エリアが３つのブロック（ＢＬＫ）１ａ，１ｂ，１ｃに分割され、情報記憶回路２は、これらの各ブロックに対する書き替え禁止情報を記憶するための３個のプロテクト用セルと、読み出し禁止情報を記憶するためのセキュリティ用セルを備えている。コマンドインターフェイス３は、外部から与えられる各種の制御信号に基づいて、フラッシュメモリ本体１に対するデータの読み出し、書き込み、あるいは消去を判断し、ステートマシン４を制御するものである。
【０００７】
ステートマシン４は、セキュリティ機能の解除が指示された場合には、情報記憶回路２内の該当するプロテクト用セルをチェックして、書き替え禁止状態に設定されていれば、このプロテクト情報の設定を無視して、フラッシュメモリ本体１内の全ブロック１ａ〜１ｃにおける保持データを消去するようになっている。
【０００８】
フラッシュメモリ本体１のブロック１ａ〜１ｃの出力側は、読み出し回路６を介してトライステート・バッファ７に接続されている。一方、データ制御回路５は、外部から与えられる各種の制御信号と、情報記憶回路２のセキュリティ用セルの内容に基づいて、トライステート・バッファ７からのデータ出力を制御するものである。
【０００９】
このような不揮発性半導体記憶装置で、例えば、誤書き込みなどによる保持データの破壊を防止するために、情報記憶回路２内のプロテクト用セルによって、フラッシュメモリ本体１内の全ブロック１ａ〜１ｃについて、プロテクト情報が設定されている状態において、コマンドインターフェイス３に対してセキュリティ機能の解除が指示されたとする。
【００１０】
この指示がステートマシン４に送られると、ステートマシン４は情報記憶回路２内のプロテクト情報の設定を無視して、フラッシュメモリ本体１内の全ブロック１ａ〜１ｃの保持データを強制的に消去する。これにより、何者かにセキュリティ機能の解除方法が知られたとしても、保持データが第三者の目に触れるのを避けることが可能となり、第三者による保持データの解読または改竄が不可能になる。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来の不揮発性半導体記憶装置では、書き替え及び読み出しが禁止されたブロックを読み出そうとすると、ステートマシン４によってフラッシュメモリ本体１内の全ブロック１ａ〜１ｃのデータが強制的に消去される。従って、この不揮発性半導体記憶装置とＣＰＵ（中央処理装置）とを組み合わせたマイクロコンピュータ等において、読み出しが禁止されたブロックのデータをＣＰＵで読み出すことができないという課題があった。
【００１２】
【課題を解決するための手段】
前記課題を解決するために、本発明は、半導体装置を、記憶内容の書き替えが可能な不揮発性の第１の記憶手段と、前記第１の記憶手段に格納された記憶内容の外部への出力の可否を示すセキュリティ情報を保持する書き替え可能な不揮発性の第２の記憶手段と、前記第１の記憶手段の記憶領域を指定することによって該第１の記憶手段から前記記憶内容を読み出し、第１の経路を通って入力された該記憶内容に基づいて制御処理を行う制御処理手段と、前記第１の記憶手段から読み出された前記記憶内容を外部へ出力する第２の経路の途中に設けられ、前記セキュリティ情報に基づいてその出力を制御する外部出力手段とを備えた構成としている。
【００１３】
本発明によれば、以上のように半導体装置を構成したので、次のような動作が行われる。
【００１４】
制御処理手段によって第１の記憶手段の記憶領域が指定されると、この第１の記憶手段に格納された記憶内容が読み出され、第１の経路を通して制御処理手段に与えられる。これと同時に、第２の記憶手段に保持されたセキュリティ情報が読み出されて、外部出力手段に与えられる。セキュリティ情報によって外部への出力が許可されていれば、第１の記憶手段から読み出された記憶内容は、第２の経路を通して外部に出力される。セキュリティ情報によって外部への出力が禁止されていれば、読み出された記憶内容は、外部に出力されない。これにより、セキュリティ情報によって記憶内容の外部への出力の制御が可能になると共に、内部の制御処理手段では、第１の記憶手段の記憶内容を消去せずに読み出すことができる。
【００１５】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す半導体装置の概略の構成図である。
この半導体装置は、制御処理手段（例えば、ＣＰＵ）１１と記憶手段（例えば、フラッシュメモリ）１２，１３を有している。フラッシュメモリ１２，１３は、電気的に一括消去が可能な書き込み可能な不揮発性のメモリであり、フラッシュメモリ１２は、処理プログラムやデータ等を記憶するための複数の記憶ブロックで構成されている。また、フラッシュメモリ１３は、フラッシュメモリ１２の記憶ブロック単位に、外部への読み出しの許可または禁止を示すセキュリティ情報を設定するために用いられる。
【００１６】
ＣＰＵ１１から出力されるアドレス信号ＡＤＲ及び制御信号ＣＯＮは、選択手段（例えば、セレクタ（ＳＥＬ））１４の入力端子Ａに与えられ、このセレクタ１４の入力端子Ｂには、外部から試験用のアドレス信号ＴＡＤ及び制御信号ＴＣＮが与えられるようになっている。セレクタ１４は、制御端子に与えられるモード信号ＭＯＤで通常モード（例えば、レベル“Ｌ”）が指定された時に入力端子Ａを選択し、試験モード（例えば、レベル“Ｈ”）が指定された時に入力端子Ｂを選択して、アドレス信号ＡＤ及び制御信号ＣＮを出力するものである。アドレス信号ＡＤと制御信号ＣＮは、フラッシュメモリ１２に与えられている。また、フラッシュメモリ１２の記憶ブロックに対応するアドレス信号ＡＤの上位ビットと制御信号ＣＮが、フラッシュメモリ１３に与えられるようになっている。
【００１７】
ＣＰＵ１１から出力される出力データＤＯは、セレクタ１５の入力端子Ａに与えられ、このセレクタ１５の入力端子Ｂには、外部から試験用の書込データＴＤＷが与えられるようになっている。セレクタ１５は、セレクタ１４と同様に、制御端子に与えられるモード信号ＭＯＤに応じて入力端子Ａ，Ｂを選択し、書込データＤＷを出力するものである。書込データＤＷは、フラッシュメモリ１２に与えられるようになっている。
【００１８】
一方、フラッシュメモリ１２から読み出された読出データＤＲは、経路Ｐ１を通して直接ＣＰＵ１１に入力データＤＩとして与えられると共に、途中に出力手段（例えば、３ステートバッファ）１６が設けられた経路Ｐ２を介して、外部に試験用の読出データＴＤＲとして出力されるようになっている。３ステートバッファ１６は、フラッシュメモリ１３から与えられるセキュリティ信号ＳＣによって出力状態が制御されるものである。セキュリティがオフ（例えば、セキュリティ信号ＳＣが“Ｈ”）のとき、３ステートバッファ１６から読出データＴＤＲが出力され、セキュリティがオン（例えば、セキュリティ信号ＳＣが“Ｌ”）のとき、この３ステートバッファ１６の出力側はハイ・インピーダンスとなる。
【００１９】
更に、この半導体装置は、外部から与えられる試験信号ＴＳＴを検出して、テスト状態が設定されたときにモード信号ＭＯＤを試験モードとし、テスト状態が設定されていないときにはモード信号ＭＯＤを通常モードにして、セレクタ１４，１５に与えるモード検出部１７を有している。
【００２０】
次に、動作を説明する。
フラッシュメモリ１２の動作試験を行う場合、まず、図示しない消去回路によって、フラッシュメモリ１２，１３を一括消去する。これにより、フラッシュメモリ１２，１３の全メモリセルが“Ｈ”の状態となる。
【００２１】
次に、この半導体装置を試験装置に接続し、外部からの試験信号ＴＳＴによってテスト状態を設定する。これにより、モード信号ＭＯＤは試験モードとなってセレクタ１４，１５で入力端子Ｂが選択され、フラッシュメモリ１２には、外部の試験用のアドレス信号ＴＡＤ及び制御信号ＴＣＮと、試験用の書込データＴＤＷが与えられる。また、フラッシュメモリ１３から出力されるセキュリティ信号ＳＣは、すべて“Ｈ”であるので、フラッシュメモリ１２の読出データＤＲは、３ステートバッファ１６を介して外部に試験用の読出データＴＤＲとして出力される。
【００２２】
この状態で、試験装置からフラッシュメモリ１２に所定のテストパターンを書き込み、更に書き込んだテストパターンを読み出して正常な読み書きが可能か否かの試験を行う。
【００２３】
動作試験で正常と判定されたフラッシュメモリ１２に所定のプログラムやデータを書き込む。更に、外部への読み出しを禁止する領域のセキュリティ信号ＳＣを“Ｌ”にするために、フラッシュメモリ１３の対応するビットに“Ｌ”のデータを書き込む。
【００２４】
通常動作時には、試験信号ＴＳＴが解除され、モード信号ＭＯＤは通常モードとなる。これにより、セレクタ１４，１５で入力端子Ａが選択され、フラッシュメモリ１２には、ＣＰＵ１１のアドレス信号ＡＤＲ及び制御信号ＣＯＮと、出力データＤＯが与えられる。また、フラッシュメモリ１２の読出データＤＲは、ＣＰＵ１１へ入力データＤＩとして与えられる。また、読出データＤＲは、フラッシュメモリ１３に設定されたセキュリティ情報に応じて出力されるセキュリティ信号ＳＣに従って、外部への出力が制御される。
【００２５】
以上のように、この第１の実施形態の半導体装置は、フラッシュメモリ１２の読出データＤＲをＣＰＵ１１に対する入力データＤＩとして与える経路を有している。これにより、セキュリティ信号ＳＣによって外部への出力が禁止されていても、ＣＰＵ１１ではフラッシュメモリ１２のデータを消去せずに読み出すことができるという利点がある。
【００２６】
（第２の実施形態）
図３は、本発明の第２の実施形態を示す半導体装置の概略の構成図である。
この半導体装置は、バウンダリ・スキャン試験機能付きのＣＰＵ（ＪＴＡＧ付ＣＰＵ）２１と、処理プログラムやデータ等を記憶するフラッシュメモリ２２を有している。
【００２７】
ＣＰＵ２１は、ＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）方式のスキャン試験機能を有するもので、通常のＣＰＵの動作に必要な信号に加えて、試験信号ＴＥＳＴを直列に入出力するための端子を有している。
【００２８】
ＣＰＵ２１から出力されるアドレス信号ＡＤＲ及び制御信号ＣＯＮは、セレクタ２３の入力端子Ａに与えられている。セレクタ２３の入力端子Ｂには、外部から試験用のアドレス信号ＴＡＤ及び制御信号ＴＣＮが与えられるようになっている。セレクタ２３は、制御端子に与えられるモード信号ＭＯＤで通常モードが指定された時に入力端子Ａを選択し、試験モードが指定された時に入力端子Ｂを選択して、フラッシュメモリ２２に対するアドレス信号ＡＤ及び制御信号ＣＮを出力するものである。
【００２９】
また、ＣＰＵ２１から出力される出力データＤＯは、セレクタ２４の入力端子Ａに与えられ、このセレクタ２４の入力端子Ｂには、外部から試験用の書込データＴＤＷが与えられるようになっている。セレクタ２４は、セレクタ２３と同様に、制御端子に与えられるモード信号ＭＯＤに応じて入力端子Ａ，Ｂを選択し、フラッシュメモリ２２に対する書込データＤＷを出力するものである。
【００３０】
一方、フラッシュメモリ２２から読み出された読出データＤＲは、経路Ｐ１の途中に設けられた３ステートバッファ２５を介して、入力データＤＩとしてＣＰＵ２１に与えられると共に、経路Ｐ２の途中に設けられた３ステートバッファ２６を介して試験用の読出データＴＤＲとして外部に出力されるようになっている。
【００３１】
更に、この半導体装置は、外部から与えられる試験信号ＴＳＴを検出して、動作状態に応じたモード信号ＭＯＤを出力するモード検出部２７と、ＪＴＡＧ方式の試験信号ＴＥＳＴに基づいてテストモードを検出するテスト検出部２８を有している。モード検出部２７では、通常動作とバウンダリ・スキャン試験動作の時に、通常モードが設定され、外部から試験用の書込データＴＤＷ及び読出データＴＤＲを用いてフラッシュメモリ２２の試験を行う時に、メモリ試験モードが設定されるようになっている。
【００３２】
モード検出部２７から出力されるモード信号ＭＯＤは、セレクタ２３，２４の制御端子に与えられると共に、２入力のＡＮＤ（論理積ゲート）２９の第１の入力側に与えられている。ＡＮＤ２９の第２の入力側には、フラッシュメモリ２２からセキュリティ信号ＳＣが与えられ、このＡＮＤ２９から出力される信号によって、３ステートバッファ２６の出力状態が制御されるようになっている。
【００３３】
テスト検出部２８の出力側は、２入力のＮＡＮＤ（否定的論理積ゲート）３０の第１の入力側に与えられ、このＡＮＤ３０の第２の入力側には、フラッシュメモリ２２からセキュリティ信号ＳＣがインバータ３１で反転されて与えられている。そして、ＡＮＤ３０から出力される信号によって、３ステートバッファ２５の出力状態が制御されるようになっている。
【００３４】
図４は、図３中のフラッシュメモリ２２の一例を示す構成図である。
このフラッシュメモリ２２は、セレクタ２３からアドレス信号ＡＤと制御信号ＣＮが与えられるアドレスバッファ・ラッチ・制御部４１と、セレクタ２４から書込データＤＷが与えられる入力バッファ４２，４３を有している。
【００３５】
アドレスバッファ・ラッチ・制御部４１は、アドレス信号ＡＤを保持して上位アドレスＡＤＵと下位アドレスＡＤＬに分離し、それぞれローデコーダ４４とカラムデコーダ４５に出力すると共に、制御信号ＣＮに基づいて、入力バッファ４２，４３に対する書込制御信号ＷＥと、読出データＤＲの出力を制御するための読出制御信号ＲＥを出力するものである。
【００３６】
入力バッファ４２，４３の出力側には、それぞれメモリアレイ４６，４７が接続されている。メモリアレイ４６，４７は、電気的に一括消去が可能で書き込み可能な不揮発性のメモリセルをマトリクス状に配置したものである。メモリアレイ４６は、処理プログラムやデータ等を記憶するために用いられ、メモリアレイ４７は、メモリアレイ４６のブロック単位に、外部への読み出しの許可または禁止のセキュリティ情報を設定するために用いられる。これらのメモリアレイ４６，４７には、ローデコーダ４４から読み書きの領域を指定するための信号が与えられるようになっている。
【００３７】
メモリアレイ４６の出力側はカラムデコーダ４５に接続され、このカラムデコーダ４５によって、下位アドレスＡＤＬに対応したデータが選択され、出力バッファ４８に与えられるようになっている。一方、メモリアレイ４７の出力側は、出力バッファ４９に与えられている。出力バッファ４８，４９の出力信号は、アドレスバッファ・ラッチ・制御部４１の読出制御信号ＲＥで制御される３ステートバッファ５０，５１を介して、読出データＤＲとして出力される。また、出力バッファ４９の出力信号は、セキュリティ信号ＳＣとして出力されるようになっている。
【００３８】
次に動作を説明する。
フラッシュメモリ２２のメモリ試験を行う場合、まず、図示しない消去回路によって、フラッシュメモリ２２中のメモリアレイ４６，４７を一括消去する。これにより、メモリアレイ４６，４７の全メモリセルが“Ｈ”の状態となる。
【００３９】
更に、この半導体装置を図示しない試験装置に接続し、外部からの試験信号ＴＳＴによってテスト状態を設定する。これにより、モード信号ＭＯＤはメモリ試験モード（例えば、“Ｈ”）となってセレクタ２３，２４で入力端子Ｂが選択され、フラッシュメモリ２２には、外部の試験用のアドレス信号ＴＡＤ及び制御信号ＴＣＮと、試験用の書込データＴＤＷが与えられる。また、メモリアレイ４７から出力されるセキュリティ信号ＳＣは“Ｈ”であるので、ＡＮＤ２９の出力信号は“Ｈ”となり、フラッシュメモリ２２の読出データＤＲは、３ステートバッファ２６を介して外部に試験用の読出データＴＤＲとして出力される。
【００４０】
この状態で、試験装置からフラッシュメモリ２２に所定のテストパターンを書き込み、更に書き込んだテストパターンを読み出して正常な読み書きが可能か否かの試験を行う。メモリ試験で正常と判定されたメモリアレイ４６に所定のプログラムやデータを書き込み、更に、外部への読み出しを禁止する領域のセキュリティ情報をセットするために、メモリアレイ４７の対応するビットに“Ｌ”のデータを書き込む。
【００４１】
次に、バウンダリ・スキャン試験時に、試験信号ＴＳＴによってバウンダリ・スキャン試験モードが指定されると、モード検出部２７からは通常モードと同じ“Ｌ”のモード信号ＭＯＤが出力される。これにより、セレクタ２３，２４で入力端子Ａが選択され、フラッシュメモリ２２には、ＣＰＵ２１からのアドレス信号ＡＤＲ及び制御信号ＣＯＮと、出力データＤＯが与えられる。また、フラッシュメモリ２２の読出データＤＲは、セキュリティ信号ＳＣとテスト検出部２８の検出信号で制御される３ステートバッファ２５を介して、入力データＤＩとしてＣＰＵ２１へ与えられる。なお、モード信号ＭＯＤは“Ｌ”であるので、ＡＮＤ２９の出力信号は“Ｌ”となり、３ステートバッファ２６はハイ・インピーダンスとなって、外部への試験用の読出データＴＤＲの出力は停止される。
【００４２】
この状態で、ＣＰＵ２１に対してバウンダリ・スキャン試験を行うための試験信号ＴＥＳＴが直列に入力されると、テスト検出部２８によってテスト状態が検出され、このテスト検出部２８の出力信号が“Ｈ”となる。
【００４３】
バウンダリ・スキャン試験の実行によって、フラッシュメモリ２２に対するアクセスが行われると、このフラッシュメモリ２２からアクセスされた領域のセキュリティ信号ＳＣが出力される。アクセスされた領域の読み出しが禁止されていると、セキュリティ信号ＳＣは“Ｌ”であるので、ＮＡＮＤ３０の出力信号は“Ｌ”となり、フラッシュメモリ２２の読出データＤＲは、ＣＰＵ２１へ与えられない。一方、アクセスされた領域の読み出しが禁止されていなければ、セキュリティ信号ＳＣは“Ｈ”であるので、ＮＡＮＤ３０の出力信号は“Ｈ”となり、フラッシュメモリ２２の読出データＤＲは、入力データＤＩとしてＣＰＵ２１に与えられる。
【００４４】
通常動作時に、試験信号ＴＳＴによって通常動作モードが指定されると、モード検出部２７からは“Ｌ”のモード信号ＭＯＤが出力される。これにより、セレクタ２３，２４で入力端子Ａが選択され、フラッシュメモリ２２には、ＣＰＵ２１からのアドレス信号ＡＤＲ及び制御信号ＣＯＮと、出力データＤＯが与えられる。また、テスト検出部２８では、バウンダリ・スキャン試験モードが検出されていないので、このテスト検出部２８の出力信号は“Ｌ”となり、ＮＡＮＤ３０の出力信号はセキュリティ信号ＳＣに関係なく“Ｈ”となる。従って、フラッシュメモリ２２の読出データＤＲは、３ステートバッファ２５を介して、入力データＤＩとしてＣＰＵ２１へ与えられる。一方、モード信号ＭＯＤが“Ｌ”のため、３ステートバッファ２６はハイ・インピーダンスとなり、読出データＤＲの外部への出力は停止される。
【００４５】
以上のように、この第２の実施形態の半導体装置は、バウンダリ・スキャン試験の時に、フラッシュメモリ２２に設定されたセキュリティ情報に基づいて、このフラッシュメモリ２２の読出データＤＲをＣＰＵ２１に対する入力データＤＩとして与えるか否かを制御する３ステートバッファ２５を有している。これにより、第１の実施形態と同様の利点に加えて、バウンダリ・スキャン試験機能を有するＣＰＵ２１においても、セキュリティ情報が設定されたフラッシュメモリ２２のデータが外部に読み出されるおそれがないという利点がある。
【００４６】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００４７】
（ａ）  図３における３ステートバッファ２５，２６を制御するための論理回路の構成は一例であり、同様の制御が可能なものであれば、どのような回路構成でも良い。
【００４８】
（ｂ）  図４中のアドレスバッファ・ラッチ・制御部４１は、単にアドレス信号ＡＤを保持して上位アドレスＡＤＵと下位アドレスＡＤＬに分離すると共に、制御信号ＣＮに基づいて書込制御信号と読出制御信号を出力するものであるが、更に、読み出し禁止の領域がアクセスされた時に、強制的にその領域のデータを消去する機能を追加しても良い。
【００４９】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、第１の記憶手段から読み出された記憶内容の外部への出力を、第２の記憶手段に保持されたセキュリティ情報に基づいて制御する外部出力手段を有している。これにより、セキュリティの設定された記憶内容が外部に漏れることがなく、かつ、この記憶内容を消去せずに制御処理手段での制御処理に使用することができる。
【００５０】
第２の発明によれば、第１の記憶手段は複数の記憶ブロックを有し、第２の記憶手段は、この第１の記憶手段の各記憶ブロックに対応したセキュリティ情報を保持している。これにより、ブロック単位にセキュリティの設定ができる。更に、試験モードのときに、第１の記憶手段を直接外部に接続するための第１及び第２の選択手段を有している。これにより、セキュリティの設定前に、試験装置等を使用して、記憶手段の動作試験をすることができる。
【００５１】
第３の発明によれば、バウンダリ・スキャン試験が指示されたときに、第１の記憶手段から読み出された記憶内容の制御処理手段への出力を、第２の記憶手段に保持されたセキュリティ情報に基づいて制御するデータ出力手段を有している。これにより、セキュリティの設定された記憶内容が、バウンダリ・スキャン試験によって読み出されるおそれがなくなる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す半導体装置の概略の構成図である。
【図２】従来の不揮発性半導体記憶装置の構成図である。
【図３】本発明の第２の実施形態を示す半導体装置の概略の構成図である。
【図４】図３中のフラッシュメモリ２２の一例を示す構成図である。
【符号の説明】
１１，２１    ＣＰＵ
１２，１３，２２    フラッシュメモリ
１４，１５，２３，２４    セレクタ
１６，２５，２６    ３ステートバッファ
１７，２７    モード検出部
２８    テスト検出部
４６，４７    メモリアレイ
Ｐ１，Ｐ２    経路
【図１】
2004288257.tif 000003
【図２】
2004288257.tif 000004
【図３】
2004288257.tif 000005
【図４】
2004288257.tif 000006
【手続補正書】
【提出日】平成16年6月14日(2004.6.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
記憶内容の書き替えが可能な複数の記憶ブロックを有する不揮発性の第１の記憶手段と、
前記第１の記憶手段の各記憶ブロックに対応して該記憶ブロックに格納された記憶内容の外部への出力の可否を示すセキュリティ情報を保持する書き替え可能な不揮発性の第２の記憶手段と、
前記第１の記憶手段の記憶領域を指定することによって該第１の記憶手段から前記記憶内容を読み出して制御処理を行うと共に、外部からバウンダリ・スキャン試験を指示する試験信号が与えられたときには、該試験信号に基づいて内部の状態情報をスキャンして出力する試験機能を有する制御処理手段と、
メモリ試験モードが指示されたときに外部から与えられるアドレス信号及び制御信号を選択し、通常モードまたはバウンダリ・スキャン試験が指示されたときには前記制御処理手段から出力されるアドレス信号及び制御信号を選択して前記第１及び第２の記憶手段に与える第１の選択手段と、
メモリ試験モードが指定されたときに外部から与えられる書込データを選択し、通常モードまたはバウンダリ・スキャン試験が指示されたときには前記制御処理手段から出力される出力データを選択して前記第１の記憶手段に与える第２の選択手段と、
前記第１の記憶手段から読み出された記憶内容を前記制御処理手段に転送する第１の経路と、
前記第１の記憶手段から読み出された記憶内容を外部へ出力する第２の経路と、
前記第１の経路の途中に設けられ、通常モードが指示されたときには前記第２の記憶手段から出力されるセキュリティ情報に関わらず前記第１の記憶手段から読み出された前記記憶内容を前記制御処理手段に出力し、バウンダリ・スキャン試験が指示されたときには、該セキュリティ情報に基づいて該記憶内容の該制御処理手段への出力を制御するデータ出力手段と、
前記第２の経路の途中に設けられ、前記セキュリティ情報に基づいてその出力を制御する外部出力手段とを、
備えたことを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
【課題を解決するための手段】
前記課題を解決するために、本発明は、半導体装置を、記憶内容の書き替えが可能な複数の記憶ブロックを有する不揮発性の第１の記憶手段と、前記第１の記憶手段の各記憶ブロックに対応して該記憶ブロックに格納された記憶内容の外部への出力の可否を示すセキュリティ情報を保持する書き替え可能な不揮発性の第２の記憶手段と、前記第１の記憶手段の記憶領域を指定することによって該第１の記憶手段から前記記憶内容を読み出して制御処理を行うと共に、外部からバウンダリ・スキャン試験を指示する試験信号が与えられたときには、該試験信号に基づいて内部の状態情報をスキャンして出力する試験機能を有する制御処理手段と、メモリ試験モードが指示されたときに外部から与えられるアドレス信号及び制御信号を選択し、通常モードまたはバウンダリ・スキャン試験が指示されたときには前記制御処理手段から出力されるアドレス信号及び制御信号を選択して前記第１及び第２の記憶手段に与える第１の選択手段と、メモリ試験モードが指定されたときに外部から与えられる書込データを選択し、通常モードまたはバウンダリ・スキャン試験が指示されたときには前記制御処理手段から出力される出力データを選択して前記第１の記憶手段に与える第２の選択手段と、前記第１の記憶手段から読み出された記憶内容を前記制御処理手段に転送する第１の経路と、前記第１の記憶手段から読み出された記憶内容を外部へ出力する第２の経路と、前記第１の経路の途中に設けられ、通常モードが指示されたときには前記第２の記憶手段から出力されるセキュリティ情報に関わらず前記第１の記憶手段から読み出された前記記憶内容を前記制御処理手段に出力し、バウンダリ・スキャン試験が指示されたときには、該セキュリティ情報に基づいて該記憶内容の該制御処理手段への出力を制御するデータ出力手段と、前記第２の経路の途中に設けられ、前記セキュリティ情報に基づいてその出力を制御する外部出力手段とを備えた構成としている。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
制御処理手段によって第１の記憶手段の記憶領域が指定されると、この第１の記憶手段に格納された記憶内容が読み出され、第１の経路を通して制御処理手段に与えられる。これと同時に、第２の記憶手段に保持されたセキュリティ情報が読み出されて、外部出力手段に与えられる。セキュリティ情報によって外部への出力が許可されていれば、第１の記憶手段から読み出された記憶内容は、第２の経路を通して外部に出力される。セキュリティ情報によって外部への出力が禁止されていれば、読み出された記憶内容は、外部に出力されない。これにより、セキュリティ情報によって記憶内容の外部への出力の制御が可能になると共に、内部の制御処理手段では、第１の記憶手段の記憶内容を消去せずに読み出すことができる。
また、バウンダリ・スキャン試験が指示されたときには、第２の記憶手段に保持されたセキュリティ情報に基づいて、第１の記憶手段から読み出された記憶内容の制御処理手段への出力が制御される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
テスト検出部２８の出力側は、２入力のＮＡＮＤ（否定的論理積ゲート）３０の第１の入力側に与えられ、このＮＡＮＤ３０の第２の入力側には、フラッシュメモリ２２からセキュリティ信号ＳＣがインバータ３１で反転されて与えられている。そして、ＮＡＮＤ３０から出力される信号によって、３ステートバッファ２５の出力状態が制御されるようになっている。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
【発明の効果】
以上詳細に説明したように、本発明によれば、第１の記憶手段から読み出された記憶内容の外部への出力を、第２の記憶手段に保持されたセキュリティ情報に基づいて制御する外部出力手段を有している。これにより、セキュリティの設定された記憶内容が外部に漏れることがなく、かつ、この記憶内容を消去せずに制御処理手段での制御処理に使用することができる。また、バウンダリ・スキャン試験が指示されたときに、第１の記憶手段から読み出された記憶内容の制御処理手段への出力を、第２の記憶手段に保持されたセキュリティ情報に基づいて制御するデータ出力手段を有している。これにより、セキュリティの設定された記憶内容が、バウンダリ・スキャン試験によって読み出されるおそれがなくなる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】削除
【補正の内容】