(57)【要約】【課題】実装面上に配置可能な外部端子の増加（多ピン化）に対応し得る半導体装置を提供する。【解決手段】半導体チップ１５上に、第１電極パッド１４ａと電気的に接続され、かつ半導体チップの主表面１５ａに突出する第２導電部２６を有する第１配線部３５を設けて第１積層体を形成する第１積層体形成工程と、搭載面を有する仮基板の搭載面の表層として絶縁層を形成し、及び絶縁層の表面に対して封止層４０との密着性を低下させるための第１の表面改質工程を行う工程と、搭載面上に、半導体チップの搭載領域から半導体チップの非搭載領域へと延在され、かつ第１配線部と接触される配線層を設けて第２積層体を形成する第２積層体形成工程と、第２導電部と配線層とを接合する接合工程と、第１積層体と配線層とを封止層で覆い、第１積層体及び第２積層体を含む第３積層体を形成する第３積層体形成工程と、第３積層体から仮基板を剥離する剥離工程とを含んでいる。【選択図】図１ 
2004336084.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップ上に、該半導体チップに設けられている電極パッドと電気的に接続され、かつ該半導体チップの主表面と実質的に直交するように突出する突出部を有する配線部を設けて第１積層体を形成する第１積層体形成工程と、
前記主表面の外形寸法よりも大きな搭載面を有する仮基板の前記搭載面の表層として絶縁層を形成し、及び該絶縁層の表面に対して前記封止層との密着性を低下させるための第１の表面改質工程を行う工程と、
前記搭載面上に、前記半導体チップの搭載領域から該半導体チップの非搭載領域へと延在され、かつ前記配線部と接触される配線層を設けて第２積層体を形成する第２積層体形成工程と、
前記配線部が有する前記突出部と前記配線層とを接合する接合工程と、
然る後、前記第１積層体と前記配線層とを封止層で覆い、前記第１積層体及び前記第２積層体を含む第３積層体を形成する第３積層体形成工程と、
前記第３積層体から前記仮基板を剥離する剥離工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、前記第１の表面改質工程は、前記絶縁層の表面に対する灰化処理を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、前記第１積層体形成工程は、前記半導体チップ上に、前記電極パットの表面が露出されるように絶縁膜を形成し、然る後、前記配線部を、前記電極パッドの露出された表面と電気的に接続されるように導体部材で形成し、及び前記第２積層体形成工程後であって前記第３積層体形成工程の前に、前記絶縁膜の表面に対して前記封止層との密着性を上昇させるための第２の表面改質工程を行うことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、前記第２の表面改質工程は、前記絶縁膜の表面に対する極性基導入処理を含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１ないし４のいずれか一項に記載の半導体装置の製造方法において、前記接合工程の後であって前記第３積層体形成工程の前に、前記配線部及び前記配線層のそれぞれ露出されている表面に対して前記封止層との密着性を上昇させるための第３の表面改質工程を行うことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、前記第３の表面改質工程は、前記配線部及び前記配線層のそれぞれ露出されている表面に対する酸化処理を含むことを特徴とする半導体装置の製造方法。
【請求項７】
電極パッドが形成された第１主表面を有する半導体チップを準備する工程と、
前記電極パッドに電気的に接続され、前記第１主表面と実質的に直交する突出部を有する第１配線部を、前記第１主表面上に形成する工程と、
前記半導体チップの外形寸法と実質的に等しい第１領域と前記第１領域を囲む第２領域とを有する第２主表面を具える仮基板を準備する工程と、
前記第１領域から前記第２領域へと延在する第１配線層を、前記第２主表面上に形成する工程と、
前記半導体チップの第１主表面と前記仮基板の第２主表面とを対面させ、前記第１配線部と前記第１配線層とを接合する工程と、
前記半導体チップと前記仮基板との間を樹脂封止する工程と、
前記仮基板を除去する工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パッケージ構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、携帯機器等の電子機器に搭載される半導体装置の小型化、高密度化及び伝送信号の高周波化が益々求められている。これに伴い、半導体チップの外形サイズとほぼ同じ外形サイズにパッケージングが施された半導体装置であるＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）が注目されている。
【０００３】
近年、特に、製造コストの低減化等の目的から、ウェハ状態のまま外部端子形成工程までを完了させた後、ダイシング等によって個片化されたＣＳＰである、ＷＣＳＰ（Ｗａｆｅｒｌｅｖｅｌ  Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）の技術開発が盛んに行われている（例えば、非特許文献１参照）。
【０００４】
このＷＣＳＰには、半導体チップ上の電極パッドと外部端子とを、当該外部端子を所望位置に再配置させる配線層を介して電気的に接続させた構造を有するものがある。この配線層は、再配線層或いは、パターニング形成されているので、配線パターンとも称する。
【０００５】
こうした再配線層を有するＷＣＳＰは、再配線層によって配線設計の自由度を向上させることができる利点を有している。
【０００６】
その一方で、近年、高密度実装の実現のため、１つのパッケージ内に複数のチップを平面的に配置または半導体チップの厚み方向に積層（スタック）させた、スタックドパッケージ型のＭＣＰ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）が実用化されつつある（例えば、非特許文献２参照）。
【０００７】
また、実装密度をさらに高める構造として、現在、複数のパッケージを半導体チップの厚み方向に積層させる、パッケージ積層（スタック）型のＭＣＰが提案されている（例えば、非特許文献３参照）。
【非特許文献１】日経マイクロデバイス、１９９９年２月号、ｐ．４８−５６、図１、図４）
【非特許文献２】日経マイクロデバイス、２０００年２月号、ｐ．５０−５２、図１）
【非特許文献３】Ａｍｋｏｒ  Ｔｅｃｈｎｏｌｏｇｙ社のｅｔＣＳＰTM
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述したような再配線層を有するＷＣＳＰは、既に説明したようにパッケージの外形寸法が半導体チップの外形寸法と実質的に同一であるため、実装面上に配置できる外部端子数が制約される。
【０００９】
より詳細には、現状のＷＣＳＰは、ファンイン構造、すなわち、外部端子が半導体チップ上方に配置される構造であるため、配置できる外部端子数は最大でも１６０個（ピン）程度であり、このときの当該外部端子同士の最小間隔（ピッチ）は０．５ｍｍ程度である。
【００１０】
近年の高集積化に伴う多ピン化の要求に対応するためには、外部端子同士の最小間隔を、例えば、０．４ｍｍ程度までに狭めることが必要となる。
【００１１】
しかし、外部端子同士の間隔を０．４ｍｍ程度とすることは技術的には可能ではあるが、実装基板に実装する際に高度な実装技術を必要とするため望ましくない。
【００１２】
また、３００ピン程度の多ピンクラスの場合には、外部端子の間隔をどんなに狭めたとしてもこれらピンを実装基板に配置することは困難な場合がある。
【００１３】
そこで、配線基板上に半導体チップを搭載したパッケージであって、外部端子を配線基板の裏面全体に配置できる構造とした、ワイヤボンディング（以下、単にＷＢと称する場合もある。）方式採用のＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）やＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒｅｙ）が提案されている。
【００１４】
しかしながら、ワイヤボンディング（以下、単にＷＢと称する場合もある。）方式が通常採用されるこれら構造の場合には、ＷＢ部分のインダクタンスが高いため、半導体チップ内の回路とのインピーダンス整合を図るのが困難である。また、ボンディングパッドを具える配線基板等が必要であるため、パッケージが厚くなるだけでなく製品コストの増大を招いてしまう。
【００１５】
一方、ワイヤレスボンディングとしてフリップチップ方式が提案されているが、半導体チップ上のパッド（電極パッド）同士の間隔が０．１ｍｍ以下となることから高価なビルドアップ基板を必要とするうえに、フリップボンディングの加工に長時間を要するため量産には適さない。
【００１６】
また、上述したようなスタックドパッケージ型のＭＣＰにおいても、ＷＢ方式を採用した構造の場合には、既に説明したのと同様に、ＷＢに起因するインダクタンスの増大やパッケージ外形及びパッケージ厚の増大等の問題が発生する。
【００１７】
また、上述したようなパッケージ積層型のＭＣＰにおいても、ＷＢ方式を採用した構造の場合には、既に説明したのと同様に、ＷＢに起因するインダクタンスの増大やパッケージ外形及びパッケージ厚の増大等の問題があるだけでなく、当該ＭＣＰをファンイン構造とすることができないため、ＭＣＰの多ピン化には不向きとされている。
【００１８】
そこで、この発明の目的は、今後さらにその適用範囲の拡大が切望されるＷＣＳＰ構造に基づいて、その実装面を拡げることにより多ピン化を実現できるとともに、従来よりも小型化（パッケージサイズの小型化及び薄型化）が図れ、且つ、パッケージ積層型ＭＣＰ等を設計できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
そこで、この発明の半導体装置の製造方法は、下記のような構成上の特徴を有する。
【００２０】
すなわち、半導体チップ上に、この半導体チップに設けられている電極パッドと電気的に接続され、かつ半導体チップの主表面と実質直交するように突出する突出部を有する配線部を設けて第１積層体を形成する第１積層体形成工程と、半導体チップの主表面の外形寸法よりも大きな搭載面を有する仮基板の搭載面の表層として絶縁層を形成し、及び絶縁層の表面に対して封止層との密着性を低下させるための第１の表面改質工程を行う工程と、搭載面上に、半導体チップの搭載領域から半導体チップの非搭載領域へと延在され、かつ配線部と接触される配線層を設けて第２積層体を形成する第２積層体形成工程と、配線部が有する突出部と配線層とを接合する接合工程と、第１積層体と配線層とを封止層で覆い（封止）、第１積層体及び第２積層体を含む第３積層体を形成する第３積層体形成工程と、第３積層体から仮基板を剥離する剥離工程とを含んでいる。
【発明の効果】
【００２１】
この半導体装置の製造方法によれば、第１積層体及び第２積層体を形成するに当たり同一のＷＣＳＰ配線プロセスを適用できるので新たな設備投資を抑制できるうえに、半導体装置が具える配線層を第２積層体側から第１積層体への転写によって精度良く形成できるので、製品コストの低減を図ることができる。
【００２２】
この発明によれば、半導体チップ上方すなわち真上（ファンイン部）はもとより半導体チップ上方以外の領域（ファンアウト部）にも外部端子を配置できる構造となるため、通常のＷＣＳＰに比べて多ピン化に対応可能なファンアウト構造の半導体装置を得ることができる。
【００２３】
また、こうして得られる半導体装置は、半導体チップと外部端子とを上述したような再配線層を介して電気的に接続することができるので、ＷＢ方式を採用する構造に比べて優れた高周波特性を有するものとなる。
【００２４】
また、さらにこれらの構成によれば、本来半導体装置を保護する目的で形成する埋設層（封止層）によって、配線層基材（インターポーザ）を兼用させた構成とすることができる。
【００２５】
よって、従来のファンアウト構造（ＷＢ方式等）の場合のように、信号の伝送経路（配線）が複数の材料と境界を形成することを回避できる。
【００２６】
その結果、信号の伝送経路と境界を形成する材料が複数であることに起因して発生していた応力の集中等を抑制できるので、周辺環境等に拘わらず高い信頼性を有する半導体装置となる。
【発明を実施するための最良の形態】
【００２７】
以下、図１から図９を参照して、この発明の実施の形態につき説明する。
尚、各図は、この発明に係る半導体装置の一構成例を概略的に示してある。また、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、この発明をこれら図示例に限定するものではない。また、図を分かり易くするために、断面を示すハッチング（斜線）は一部分を除き省略してある。また、以下の説明において、特定の材料及び条件等を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。また、以下の説明では、半導体装置や半導体チップの平面形状を四角形として説明するが、これらの形状は設計に応じて任意好適な形状とすることが出来る。
【００２８】
＜第１の実施の形態＞
図１から図４を参照して、この発明の第１の実施の形態に係る半導体装置およびその製造方法につき説明する。図１（Ａ）は、この実施の形態の半導体装置１０を概略的に示す平面図である。また、図１（Ｂ）は、図１を破線部分Ｐ−Ｐ’線に沿って切断して得られる切り口（断面）を図中矢印方向から見た概略断面図である。尚、図１（Ａ）では、図中破線Ｑで囲まれた領域（以下、Ｑ領域と称する。）を除き、第１配線層（第１再配線層）２０、第２配線層（第２再配線層）２１、第１外部端子（第１半田ボール）２２及び第２外部端子（第２半田ボール）２４の配置関係の図示を省略してある（以下の各実施の形態についても同様）。図中、第１配線層２０は太い実線で示され、また、第２配線層２１は太い破線で示されている。
【００２９】
図１（Ａ）に示すように、この発明の半導体装置１０は半導体チップ１５を具え、この半導体チップ１５には回路素子が形成されている。この半導体チップ１５の主表面上には、複数の電極パッドが設けられている。電極パッドとして、例えば、アルミニウム（Ａｌ）からなる第１及び第２電極パッド（１４ａ、１４ｂ）が半導体チップ１５の外周に沿って所定間隔毎に配置されている。尚、図１（Ａ）に示す例では、半導体チップ１５の平面形状は四角であるので、当該四角の各辺に沿ってこれら第１及び第２電極パッド（１４ａ、１４ｂ）を直線状に配列させているが、電極パッド１４の配置個数と位置はこれに限られず、例えば、半導体チップ１５上に一組だけ対向配置された場合等であっても良い（以下の各実施の形態についても同様である）。
【００３０】
この構成例では、図中Ｑ領域に示すように、第１電極パッド１４ａと、この第１電極パッド１４ａと接続関係が指定されている、すなわちこの第１電極パッド１４ａに対応する第１半田ボール２２とが、例えば、銅（Ｃｕ）からなる第１及び第２再配線層（２０、２１）を介して電気的に接続されている。同時に、第２電極パッド１４ｂとそれに対応する第２半田ボール２４とが第２再配線層２１を介して電気的に接続されている。
【００３１】
より具体的には、図１（Ｂ）に示すように、半導体チップ１５上に、これら電極パッド（１４ａ、１４ｂ）（ここでは、第１電極パッド１４ａのみが図示されている。）の表面、例えば、パッドの頂面を露出させるようにパッシベーション膜１１及び保護膜１３を順次に具える絶縁膜１６が形成されている。ここでは、例えば、パッシベーション膜１１をシリコン酸化膜（ＳｉＯ2）とし、保護膜１３を半導体チップ１５に対する衝撃や応力集中を緩和するポリイミド樹脂膜のような低硬度な膜とする。
【００３２】
第１電極パッド１４ａの各々は、第１配線部３５の各々と電気的に接続されている。それぞれの第１配線部３５は、専用の第２再配線層２１と、半導体チップの主表面１５ａと実質的に直交する第１突出部（第１ポスト部）である第２導電部２６とを具えた構成である。また、各第１配線部３５は、第１配線部３５の突出方向と実質直交する第１方向（図中、矢印ａ方向）に延在している第１再配線層２０と電気的に接続されている。この構成例では、第１電極パッド１４ａと第１半田ボール２２との間に第２再配線層２１が介在された構成であるが、例えば、第１電極パッド１４ａの直上に形成された第１ポスト部２６に第１再配線層２０が接続された構成であっても良く、目的や設計等に応じて任意に選択可能である。
【００３３】
また、第２電極パッド１４ｂ（図１（Ａ）参照）の各々は、第２配線部３７の各々と電気的に接続されている。それぞれの第２配線部３７は、専用の第２再配線層２１と、半導体チップの主表面１５ａと実質的に直交する第２突出部（第２ポスト部）である第２導電部３２とを具えた構成である。また、各第２配線部３７は、第１再配線層２０と同一材料からなる第１導電部３１と電気的に接続されている。
【００３４】
また、第１再配線層２０の表面と第１導電部３１の表面とが露出される高さまでエポキシ樹脂等が覆われており、封止層４０が形成されている。好ましくは、これら双方の表面と封止層の表面とで平坦面を形成しているのが良い。
【００３５】
また、当該封止層４０上に形成されたポリイミド樹脂等による表面保護膜４２の開口から露出する第１再配線層２０及び第１導電部３１の露出表面には、実装基板（プリント基板）（不図示）等への接続用バンプとなる、第１半田ボール（第１外部端子）２２及び第２半田ボール（第２外部端子）２４がそれぞれ形成されている。
【００３６】
この実施の形態では、上述した第１配線部３５と接続される第１再配線層２０は、第１再配線層２０の延在方向（＝第１方向（図中、矢印ａ方向））に対して実質直交する第２方向（図中、矢印ｂ方向）、すなわち、半導体チップの主表面１５ａに垂直な方向の上方から半導体チップ１５を平面的に見たときに、半導体チップ１５の平面的領域内からその領域の輪郭線の外側にまで延在されている。
【００３７】
このように設けられた第１再配線層２０を利用することにより、第１半田ボール２２を当該半導体チップ１５の輪郭線の外側、すなわち、半導体チップ１５外の領域の所望位置に配置できるので、ファンアウト構造を形成することができる。
【００３８】
さらに、この実施の形態では、絶縁膜１６から突出している第１配線部３５と第１再配線層２０とが、封止層４０という、同一の埋設層中に埋設されている。
【００３９】
従来のファンアウト構造（ＷＢ方式等）の場合は、信号の伝送経路（配線）は複数の材料と境界を形成する構成であった。
【００４０】
そのため、従来の構成における伝送経路は、周辺環境の変動によって硬化収縮及び熱膨張或いは衝撃等の影響を受け、その結果、半導体装置の電気的特性が劣化する恐れがあった。
【００４１】
しかし、このように第１配線部３５と第１再配線層２０とを同一の埋設層（ここでは、封止層４０）中に埋設することにより、信号の伝送経路との境界を構成する材料が単一となる。
【００４２】
よって、従来のように、信号の伝送経路と境界を形成する材料が複数であることに起因して発生していた応力の集中等を抑制できるので、周辺環境等に拘わらず高い信頼性を維持することができる。
【００４３】
さらに、このように、埋設層を半導体装置１０を保護する目的で形成する封止層４０とすることにより、ファンアウト構造を形成するための配線層基材（インターポーザ）に対応する部分と封止層とを同時形成できるので製造工程数の増大を抑制することができる（説明後述）。
【００４４】
この構成例での半導体チップ１５のうち各第１電極パッド１４ａからの出力信号は、第１配線部３５及び第１再配線層２０を順次に経て第１半田ボール２２に伝送される。また、各第２電極パッド１４ｂからの出力信号は、第２配線部３７及び第１導電部３１を経て第２半田ボール２４に伝送される。また、第１及び第２半田ボール（２２、２４）からの入力信号は、上述とは逆の経路を経て伝送される。
【００４５】
続いて、図２から図４を参照して、この半導体装置１０の製造方法につき以下説明する。
【００４６】
先ず、第１積層体形成工程として、半導体チップ１５上に、当該半導体チップ１５と電気的に接続され、半導体チップの主表面１５ａと実質直交する、すなわち主表面に実質的に鉛直に突出する、第１突出部（第１ポスト部）である第２導電部２６と第２突出部（第２ポスト部）である第２導電部３２とをそれぞれ形成する。
【００４７】
こうして、第１半導体チップ１５上に、第２再配線層２１及び第２導電部２６を具える第１配線部３５と、第２再配線層２１及び第２導電部３２を具える第２配線部３７とを有する第１積層体５０を形成する。周知の通り、それぞれの半導体チップ１５には電極パッドが設けられている。尚、図２（Ａ）〜図２（Ｄ）に示す構成例では、第１及び第２の、２つの電極パッド１４ａ、１４ｂが設けられているが、図には第１電極パッド１４ａのみを示してある。
【００４８】
この第１積層体５０の形成に当たり、先ず、通常の不純物拡散処理等のウェハプロセスによって複数の回路素子を具える半導体チップ１５が複数並設されたウェハ２３上に、パッシベーション膜としてシリコン酸化膜１１と保護膜としてのポリイミド樹脂膜１３とを順次に設ける。これら膜の積層によって絶縁膜１６を形成する。尚、図中には便宜上２個の半導体チップ１５のみが図示されているが、これに限定されるものではない。
【００４９】
その後、絶縁膜１６の表面上にホトレジスト（不図示）を形成した後、ホトリソグラフィー工程を行って、第１及び第２電極パッド１４ａ、１４ｂの表面、すなわち、頂面に対応する絶縁膜１６の部分を開口する（図２（Ａ））。
【００５０】
その後、半導体チップの主表面１５ａ側を覆うように、例えば、銅（Ｃｕ）膜をスパッタ等によって形成した後、ホトリソグラフィー工程を行って第２再配線層２１を形成する。それぞれの第２配線層２１の形成位置は、第１及び第２半田ボール（２２，２４）を所望位置に配置可能とする位置とする（図２（Ｂ））。
【００５１】
続いて、各第２再配線層２１上に、銅からなる第１突出部（第１ポスト部）２６と第２突出部（第２ポスト部）３２とを電解メッキ法等によってそれぞれ形成する（図２（Ｃ））。こうして、半導体チップの主表面１５ａ上に、この面と実質直交するように突出された第１突出部２６を有する第１配線部３５、及び同じく当該面と実質直交するように突出された第２突出部３２を有する第２配線部３７が得られる。
【００５２】
その後、ブレード（切削工具）等によって各半導体チップ１５毎に個片化し、半導体チップ１５上に、第１及び第２配線部３５、３７を具える第１積層体５０を得る（図２（Ｄ））。
【００５３】
さらに、好ましくは、得られた第１積層体５０のうち絶縁膜１６の露出面に対し、後述する第３積層体形成工程を行う前までに、第２の表面改質工程を実施するのが良い。この表面改質工程は、絶縁膜１６の露出している表面に対する極性基導入処理である。
【００５４】
この極性基導入は、プラズマ処理によって行われ、この処理によって、絶縁膜１６の露出面に付着している有機物を除去し、かつ当該絶縁膜１６の露出面に極性基を形成する。これにより、露出している、絶縁膜１６の表面と後工程で形成される封止層４０との密着性を向上させることができる。また、この極性基導入処理は、処理条件として、例えば、酸素プラズマ出力を０．１ＫＷから１ＫＷの範囲内の値とし、処理時間を３０秒から１８０秒の範囲内の値とし、処理温度を５０℃から１００℃の範囲内の値で行うことができる。
【００５５】
次に、第２積層体形成工程によって、仮基板６３とこの仮基板６３上に設けられた第１再配線層２０と第１導電部３１とを有する第２積層体６０を形成する。この場合、先ず、仮基板６３を用意する。この仮基板６３は、好ましくは、シリコン基板６１とその表層として設けられた絶縁層であるポリイミド膜６２とによって構成するのが良い。また、この仮基板６３は、半導体チップ１５の外形寸法よりも大きなチップ搭載面を有する。尚、当該搭載面のうち、半導体チップ１５が実際に載置される面領域を搭載領域または載置面とも称する。
【００５６】
次に、第１再配線層２０を、仮基板６３の該搭載面上の所定位置に、第１積層体５０を搭載したとき、第１積層体５０側のそれぞれ対応するすなわち接続が指定されている、第１積層体５０の第１配線部３５とそれぞれ接触可能となるように、配置して設ける。さらに、これら第１再配線層２０を、仮基板６３の搭載面上を、第１積層体５０の対向領域内から非対向領域内へと延在するように、配置して設ける。
【００５７】
また、このとき、仮基板６３上に、第１再配線層２０と同一材料からなる第１導電部３１を、それぞれ対応するすなわち接続が指定されている、第１積層体５０の第２配線部３７と接触可能となる位置に同時に形成する。これら第１再配線層２０及び第１導電層３１は、例えば、ポリイミド膜６２上にスパッタ等によって銅膜形成した後、ホトリソグラフィー工程を行うことにより同時形成することができる。
【００５８】
このように、第１半田ボール２２をさらに所望位置に配置可能とするための第１再配線層２０が得られる。尚、この第２積層体６０の形成には、前述の第１積層体５０の形成と同一のＷＣＳＰ配線プロセスを適用できるので、半導体装置の製造コストの上昇を抑制できる。
【００５９】
このようにして、各第１積層体５０に対応する第１再配線層２０及び第１導電部３１が共通の仮基板６３上に形成された、第２積層体６０を得る（図３（Ａ））。さらに、この構成例では、スパッタ等によって絶縁層６２上に銅膜を形成する前に、第１の表面改質工程として、絶縁層６２の表面に対する灰化処理（アッシング）等を行っておくのが好ましい。
【００６０】
そうすることにより、当該絶縁層６２の表面には炭化した有機物等からなる灰化層が形成される。これにより、露出している絶縁層６２の表面と後工程にて形成される封止層４０との密着性を低下させることができ、剥離工程が容易になされる。また、この灰化処理は、処理条件として、例えば、酸素プラズマ出力を２ＫＷから５ＫＷの範囲内の値とし、処理時間を２００秒から５０００秒の範囲内の値とし、酸素プラズマ、処理温度を５０℃から１００℃の範囲内の値で行うことができる。
【００６１】
次に、接合工程として、上述した仮基板６３上の搭載面上の所定領域に、すなわち搭載領域に、第１積層体５０を搭載して、第１再配線層２０と第１配線部３５とを接触させるとともに、第１導電部３１と第２配線部３７とを接触させる。
【００６２】
然る後、図３（Ｂ）に示すように、第１配線部３５が有する第１突出部２６と第１再配線層２０との接触部分、及び第２配線部３７が有する第２突出部３２と第１導電部３１との接触部分を、例えば、半田等を用いてそれぞれ接合する。
【００６３】
さらに、この構成例では、第１及び第２配線部（３５、３７）、第１再配線層２０及び第１導電部３１のそれぞれの露出している表面に対し、第３積層体形成工程を行う前までに、第３の表面改質工程として、酸化処理を行っておくのが好ましい。
【００６４】
この表面酸化処理により、第１及び第２配線部（３５、３７）、第１再配線層２０及び第１導電部３１の露出面に酸化膜が形成される。この酸化膜により、露出している第１及び第２配線部（３５、３７）、第１再配線層２０及び第１導電部３１の表面と後工程で形成される封止層４０との密着性を向上させることができる。また、この酸化処理（熱酸化処理）は、例えば、大気雰囲気中で処理温度を５０℃から１００℃の範囲内の値とし、及び処理時間を１０分から６０分の範囲内とする処理条件下で行うことができる。この他に酸化処理を、他の処理条件、すなわち、例えば、窒素（Ｎ2）雰囲気中で処理温度を１５０℃から２００℃の範囲内の値とし、及び、処理時間を３０分から１２０分の範囲内の値で行うこともできる。
【００６５】
次に、第３積層体形成工程として、上述した接合工程の後、第１積層体５０と第１再配線層２０とを封止層で覆い（封止）、第１積層体５０及び第２積層体６０を含む第３積層体７０を形成する。
【００６６】
このため、先ず、第１積層体５０、第１再配線層２０及び第１導電部３１が埋設されるように、スピン塗布等によりエポキシ樹脂を塗布して封止層４０を形成する。その後、キュアリングによりエポキシ樹脂を硬化させて、第３積層体７０を得る（図３（Ｃ））。
【００６７】
次に、剥離工程として、第３積層体７０から仮基板６３を剥離する。
【００６８】
そこで、例えば、第１積層体５０の対向する２つの面のうち、半導体チップ１５の電極パッド（１４ａ、１４ｂ）形成面（主表面）とは反対側の面（図中Ｘで示す裏面）を真空吸引装置を用いて吸引するか、或いは、第２積層体６０の対向する２つの面のうち、絶縁層６２の形成面（搭載面）とは反対側の面（図中Ｙで示す裏面）を真空吸引装置を用いて吸引するかによって、第１積層体５０側か又は第２積層体６０側のいずれか一方を他方から遠ざかるように引き離して剥離する。
【００６９】
第３積層体７０から仮基板６３のみが引き剥がされることにより、第１再配線層２０及び第１導電部３１が第１積層体５０側に転写される。
【００７０】
その結果、封止層４０によって、第１再配線層基材（インターポーザ）に対応する部分が一括形成された第４積層体８０が得られる（図４（Ａ））。
【００７１】
また、この剥離工程を行う前の段階で、上述した第１〜第３の表面改質工程を適宜行っているため、この仮基板６３の引き剥がしを容易に且つ信頼性良く行える。
【００７２】
その後、第４積層体８０における裏面Ｘと対向する面全面にポリイミド樹脂等を形成した後、ホトリソグラフィー法によって外部端子形成領域を開口して表面保護膜４２を形成する。その後、開口から露出する外部端子搭載面となる第１再配線層２０及び第１導電部３１上に、第１及び第２半田ボール（２２、２４）をそれぞれリフロー形成する。尚、必要に応じて、外部端子搭載面と各半田ボール（２２、２４）との間にバリアメタル層等を形成しても良い（図４（Ｂ））。
【００７３】
その後、高速回転するブレード（切削工具）等（不図示）によって、半導体装置間を切断して、各半導体装置（パッケージ）１０毎に切り出す（図１（Ｂ）参照）。
【００７４】
上述した説明から明らかなように、この実施の形態の半導体装置とその製造方法によれば、ファンアウト部にも外部端子が配置された構造（ファンアウト構造）とすることができ、よって、通常のＷＣＳＰよりも多ピン化に対応できる半導体装置となる。
【００７５】
そのため、従来の半導体装置によれば、通常のＷＣＳＰのチップサイズを多ピン化のためにのみ不所望に増大させてしまい、ウェハ１枚当たりのチップ収集数を低減させてしまっていたが、この実施の形態によれば、チップサイズに拘わらずファンアウト構造の半導体装置を得ることができる。
【００７６】
また、例えば、高周波信号を伝送する場合には、ＷＢ方式に比べて当該信号の減衰を効果的に抑制でき、当該信号線の特性インピーダンスと半導体チップのインピーダンスとの整合が容易に図れるため、優れた高周波特性を有する半導体装置となる。
【００７７】
さらに、この実施の形態では、インターポーザを介在させてファンアウト構造とする従来例とは異なり、封止層によって当該インタポーザに対応する部分が形成されている。
【００７８】
その結果、これまでのように信号の伝送経路（配線）との境界を構成する材料が複数であったために発生していた応力の集中等を抑制できるので、高信頼性が維持される半導体装置となる。
【００７９】
また、封止層とインタポーザに対応する部分とを封止材によって一括形成することができるうえに、第２積層体６０側の配線層（第１再配線層、第１導電部３１）を転写によって第１積層体５０に精度良く形成できるので製品コストを低減できる。
【００８０】
＜第２の実施の形態＞
図５を参照して、この発明の第２の実施の形態に係る半導体装置につき説明する。
【００８１】
この実施の形態では、封止層４０にこの封止層４０の表裏を導通する導体部が形成されており、この導体部の一端は第１再配線層２０と電気的に接続されている点が第１の実施の形態との主な相違点である。また、第１の実施の形態で既に説明した構成要素と同一の構成要素には同一の番号を付して示し、その具体的な説明を省略することもある（以下、第３〜第６の各実施の形態についても同様）。
【００８２】
図５に示すように、この実施の形態の半導体装置１００の封止層４０には、例えば、貫通孔３８が設けられており、これら貫通孔３８の内壁全面に導体部（例えば、銅）３９が当該封止層４０の表裏間を貫通するように設けられている。そして、この導体部３９の一端は第１再配線層２０と電気的に接続されており、他端は封止層４０から露出させておく。
【００８３】
また、この実施の形態の半導体装置１００の製造方法は、第１の実施の形態で説明した第２積層体形成工程において第１再配線層２０を形成した後であって、接合工程の前に、当該第１再配線２０上の所定位置に、ホトリソグラフィー工程及び電解メッキ法等によって銅からなる導体部３９を形成しておく以外は、第１の実施の形態と同様である。尚、導体部は銅のみに限られず、例えば、樹脂材料からなるコア部を包囲するように設けられたニッケル（Ｎｉ）や金（Ａｕ）等であっても良い。
【００８４】
上述した説明から明らかように、この実施の形態では、第１の実施の形態と同様の効果を得ることができる。
【００８５】
さらに、この実施の形態では、封止層４０の表裏を貫通する導体部を設けたことにより各回路素子からの発熱を効果的に放熱できる。よって、各回路素子の発熱による損傷を抑制できるとともに、この発明をハイパワーデバイス等の高発熱デバイスに適用させることができる。
【００８６】
＜第３の実施の形態＞
図６を参照して、この発明の第３の実施の形態に係る半導体装置につき説明する。
【００８７】
この実施の形態では、導体部３９の他端に、この他端と電気的に接続される他の半導体装置１１５が半導体チップ１５の厚み方向に積層されている点が第２の実施の形態との主な相違点である。
【００８８】
図６に示すように、この実施の形態の半導体装置（パッケージ積層型ＭＣＰ）１１０は、既に説明した第２の実施の形態の半導体装置１００の導体部３９の他端と他の半導体装置１１５が具える半田ボール２５とを、電気的に接続させた構成である。尚、他の半導体装置１１５は、半導体装置１００と接続可能な外部端子を具えていれば良く、構造の詳細については、この発明の本質部分ではないためその詳細な説明は割愛する。
【００８９】
また、この実施の形態の半導体装置１１０の製造方法は、第２の実施の形態の半導体装置１００及び他の半導体装置１１５を、リフロー処理によって、互いに半田接続すれば良い。
【００９０】
上述した説明から明らかように、この実施の形態では、第１の実施の形態と同様の効果を得ることができる。
【００９１】
さらに、この実施の形態では、例えば、半導体装置１００をＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を具える構成とし、他の半導体装置１１５をフラッシュメモリを具える構成とするなどして、より高密度実装が実現されたパッケージ積層型ＭＣＰが得られる。
【００９２】
また、従来のＷＢ方式のパッケージ積層型半導体装置では困難であったファンイン構造が可能となるため、パッケージサイズの小型化及び薄膜化を図ることができる。
【００９３】
＜第４の実施の形態＞
図７を参照して、この発明の第４の実施の形態に係る半導体装置につき説明する。
【００９４】
この実施の形態では、半導体チップのうち配線部（３５、３７）が突設される面と対向する面、すなわち、裏面Ｘ（図４（Ａ）参照）には導電層４１が形成されており、この導体層４１は導体部３９の他端と電気的に接続されている点が第２の実施の形態との主な相違点である。
【００９５】
図７に示すように、この実施の形態の半導体装置１２０は、当該半導体装置の裏面Ｘ、すなわち、半導体チップ１５の裏面の少なくとも一部領域に導電部３９と電気的に接続される導電層４１を具えている。
【００９６】
例えば、完全空乏化型のＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）  ＣＭＯＳのなかには、僅かな電源電圧変動によってその安定動作が確保されないことから、裏面電位を必要とするものがある。
【００９７】
そこで、この構成例では、完全空乏化型ＳＯＩのＣＭＯＳ等の安定動作を確保させるために、半導体チップ１５の裏面を所望電位（電源或いは接地（グランド）電位）とするための導電層４１が設けられている。尚、この導電層４１として、例えば、銅、ニッケル、金、パラジウム（Ｐｄ）及びチタン（Ｔｉ）のいずれか一つからなる層若しくはこれら各層を複数積層させた層とすることができる。
【００９８】
また、この実施の形態の半導体装置１２０の製造方法は、例えば、第２の実施の形態によって得られた半導体装置１００を裏返し、露出する半導体チップ１５の裏面に対して任意好適な成膜方法（スパッタ等）で導電層４１を形成する。
【００９９】
上述した説明から明らかように、この実施の形態では、第１の実施の形態と同様の効果を得ることができる。
【０１００】
さらに、この実施の形態では、半導体チップ１５に裏面電位（例えば、電源または接地電位）をとるための導電層４１が設けられているため、この実施の形態の構成を、裏面電位が必要な半導体装置に対し好適に適用して、この半導体装置の所望の電気的特性を保証できる。
【０１０１】
＜第５の実施の形態＞
図８を参照して、この発明の第５の実施の形態に係る半導体装置につき説明する。この実施の形態では、第１外部端子である第１半田ボール２２同士間の距離（すなわちピッチ）が、第２外部端子である第２半田ボール２４同士間の距離（すなわちピッチ）よりも長くなるように設けられている点が第１の実施の形態との主な相違点である。
【０１０２】
図８に示すように、この実施の形態の半導体装置１３０は、ファンアウト部に形成された隣合う第１半田ボール２２の間隔ｒを、ファンイン部に形成された隣合う第２半田ボール２４の間隔ｓよりも長くなるように設けてある。
【０１０３】
実装面に配置する半田ボール数の増量（すなわち多ピン化）に伴い、当該半田ボール間距離もある程度狭められた配置設計となる場合がある。
【０１０４】
このようなとき、各外部端子に対応する実装基板（例えば、プリント基板）の配線を引き回すために、当該実装基板にはラインアンドスペースが狭められた高密度なものが要求される。しかし、高密度な配線パターニングが施された実装基板は高価であり、製造コストを低減する観点から望ましくない。
【０１０５】
そこで、この構成例では、第１半田ボール２２の間隔ｒを第２半田ボール２４の間隔ｓに比して拡げて設けてあるので、ラインアンドスペースの緩和を顕著に図ることができるとともに、安価な実装基板を使用することができる。
【０１０６】
上述した説明から明らかように、この実施の形態では、第１の実施の形態と同様の効果を得ることができる。
【０１０７】
さらに、この実施の形態では、第１の実施の形態に比べて安価な実装基板を使用でき、よって、第１の実施の形態よりも製品コストを低減できる。
【０１０８】
＜第６の実施の形態＞
図９を参照して、この発明の第６の実施の形態に係る半導体装置につき説明する。
【０１０９】
この実施の形態では、第１半田ボール２２の直径が、第２半田ボール２４の直径よりも大きくなるように設けられている点が第５の実施の形態との主な相違点である。
【０１１０】
図９に示すように、この実施の形態の半導体装置１４０は、ファンアウト部に形成された第１半田ボール２２の直径ｔが、ファンイン部に形成された第２半田ボール２４の直径ｕよりも大きくなるように設けてある。
【０１１１】
実装基板に対して実装された半田ボール（２２、２４）のうち、特に、外側に形成される第１半田ボール２２は、半導体装置駆動時の温度変動や衝撃等のダメージを受け易く、断線を引き起こす場合もある。
【０１１２】
そこで、この構成例では、ダメージを受け易い第１半田ボール２２の直径ｔを、第２半田ボール２４の直径ｕよりもあらかじめ大きく設けることにより、周辺環境の変動等から第１半田ボール２２を効果的に保護することができる。
【０１１３】
上述した説明から明らかように、この実施の形態では、第５の実施の形態と同様の効果を得ることができる。
【０１１４】
さらに、この実施の形態では、第５の実施の形態よりも実装基板に対する半田ボールの接続を確実に維持することができる。
【０１１５】
以上、この発明は、上述した実施の形態の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせ、この発明を適用することができる。
【０１１６】
例えば、上述した各実施の形態では、ファンイン／ファンアウト構造を有する半導体装置について説明したが、目的や設計に応じてファンアウト構造のみを有する場合であっても良い。
【図面の簡単な説明】
【０１１７】
【図１】（Ａ）は、この発明の第１の実施の形態の半導体装置を示す概略平面図であり、（Ｂ）は、この発明の第１の実施の形態の半導体装置の一部を示す概略断面図である。
【図２】（Ａ）〜（Ｄ）は、この発明の第１の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図３】（Ａ）〜（Ｃ）は、この発明の第１の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図４】（Ａ）及び（Ｂ）は、この発明の第１の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図５】この発明の第２の実施の形態の半導体装置の一部を示す概略断面図である。
【図６】この発明の第３の実施の形態の半導体装置の一部を示す概略断面図である。
【図７】この発明の第４の実施の形態の半導体装置の一部を示す概略断面図である。
【図８】この発明の第５の実施の形態の半導体装置の一部を示す概略断面図である。
【図９】この発明の第６の実施の形態の半導体装置の一部を示す概略断面図である。
【符号の説明】
【０１１８】
１０、１００、１１０、１２０、１３０、１４０：半導体装置
１１：シリコン酸化膜
１３：ポリイミド樹脂
１４ａ：第１電極パッド
１４ｂ：第２電極パッド
１５：半導体チップ
１５ａ：半導体チップの主表面
１６：絶縁膜
２０：第１配線層（第１再配線層）
２１：第２配線層（第２再配線層）
２２：第１半田ボール（第１外部端子）
２３：ウェハ
２４：第２半田ボール（第２外部端子）
２５：半田ボール
２６：第２導電部（第１ポスト部（第１突出部））
３１：第１導電部
３２：第２導電部（第２ポスト部（第２突出部））
３５：第１配線部
３７：第２配線部
３８：貫通孔
３９：導体部
４０：封止層
４１：導電層
４２：表面保護膜
５０：第１積層体
６０：第２積層体
６１：シリコン基板
６２：ポリイミド膜（絶縁層）
６３：仮基板
７０：第３積層体
８０：第４積層体
１１５：他の半導体装置
【図１】
2004336084.tif 000003
【図２】
2004336084.tif 000004
【図３】
2004336084.tif 000005
【図４】
2004336084.tif 000006
【図５】
2004336084.tif 000007
【図６】
2004336084.tif 000008
【図７】
2004336084.tif 000009
【図８】
2004336084.tif 000010
【図９】
2004336084.tif 000011