(57)【要約】【課題】ゲート耐圧を向上し、かつ接触抵抗率の増大を抑制し、リーク電流の増大を低減することのできる化合物半導体装置及びその製造方法を提供する。【解決手段】化合物半導体装置は、基板と、ＧａＮの電子走行層と、ｎ型ＡｌｑＧａ１−ｑＮ（０＜ｑ≦１）の電子供給層と、ｎ型ＧａＮのキャップ層と、キャップ層上に配置され、ショットキ接触を構成するゲート電極と、ゲート電極両側で、少なくともキャップ層の一部厚さを除去して形成され、その表面のラフネスがゲート電極下のキャップ層表面のラフネスより大きいソース側およびドレイン側リセス部と、ソース側リセス部上に配置されたソース電極と、ドレイン側リセス部上に配置されたドレイン電極と、を有する。【選択図】  図１
2004228481.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上方に配置され、実質的にＧａＮから成る電子走行層と、
前記電子走行層上方に配置され、実質的にｎ型ＡｌｑＧａ１−ｑＮ（０＜ｑ≦１）から成る電子供給層と、
前記電子供給層上方に配置され、実質的にｎ型ＧａＮから成るキャップ層と、
前記キャップ層上に配置され、ショットキ接触を構成するゲート電極と、
前記ゲート電極両側で、少なくとも前記キャップ層の一部厚さを除去して形成されたソース側およびドレイン側リセス部であって、その表面のラフネスが前記ゲート電極下のキャップ層表面のラフネスより大きいソース側およびドレイン側リセス部と、
前記ソース側リセス部上に配置されたソース電極と、
前記ドレイン側リセス部上に配置されたドレイン電極と、
を有する化合物半導体装置。
【請求項２】
ソース側およびドレイン側リセス部表面のラフネスが、前記ゲート電極下のキャップ層表面のラフネスの約１．５倍〜約１０倍の範囲内である請求項１記載の化合物半導体装置。
【請求項３】
さらに、前記キャップ層、ソース側およびドレイン側リセス部を覆って形成された絶縁材料のパッシベーション膜を有する請求項１または２記載の化合物半導体装置。
【請求項４】
前記ゲート電極と前記ドレイン電極との間で、少なくとも前記キャップ層に切込部が形成され、前記パッシベーション膜が前記切込部の表面を覆っている請求項３記載の化合物半導体装置。
【請求項５】
前記ソース側およびドレイン側リセス部の少なくとも一方が、前記キャップ層と前記電子供給層との界面に達し、表面のラフネスによって前記キャップ層が部分的に残り、前記電子供給層が部分的に露出している請求項１記載の化合物半導体装置。
【請求項６】
前記ソース側リセス部が前記ドレイン側リセス部よりも深い請求項１記載の化合物半導体装置。
【請求項７】
（ａ）基板上に、実質的にＧａＮから成る電子走行層と、実質的にｎ型ＡｌｑＧａ１−ｑＮ（０＜ｑ≦１）から成る電子供給層と、実質的にｎ型ＧａＮから成るキャップ層とをこの順序でエピタキシャルに積層する工程と、
（ｂ）前記キャップ層上に、ショットキ接触を構成するゲート電極を形成する工程と、
（ｃ）前記ゲート電極両側で、少なくとも前記キャップ層の一部厚さをエッチングして、ソース側およびドレイン側リセス部を形成する工程であって、リセス部表面のラフネスが前記ゲート電極下のキャップ層表面のラフネスより大きいように設定するエッチング工程と、
（ｄ）前記ソース側およびドレイン側リセス部上にソース電極とドレイン電極とを形成する工程と、
を含む化合物半導体装置の製造方法。
【請求項８】
前記工程（ｃ）が、前記ラフネスにより、前記キャップ層を一部残し、前記電子供給層を一部露出し、前記工程（ｄ）が、前記キャップ層と前記電子供給層とに同時に接触する電極を形成する請求項７記載の半導体装置の製造方法。
【請求項９】
さらに、
（ｆ）前記工程（ｃ）の後、前記リセス部の表面をプラズマに曝す工程、
を含む請求項７又は８記載の半導体装置の製造方法。
【請求項１０】
さらに、
前記ゲート電極と前記ドレイン電極との間、および前記ソース電極と前記ゲート電極との間、の少なくとも一方を横断するように、前記キャップ層に刻み目を形成する工程を含む請求項７〜９のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関し、特にＧａＮ系化合物半導体層で形成された電子走行層を有する化合物半導体装置とその製造方法に関する。
【０００２】
【関連技術】
近年、ＡｌＧａＮ／ＧａＮヘテロ接合を形成し、ヘテロ接合に接するＧａＮ層を電子走行層とするＧａＮ電界効果トランジスタが開発されている。ＧａＮは、広いバンドギャップ、高い破壊電界強度、大きい飽和電子速度を持ち、高電圧動作、高出力のデバイス材料として極めて有望である。
【０００３】
携帯電話基地局用のパワーデバイスには、４０Ｖ以上の高電圧動作が求められており、ＧａＮ電界効果トランジスタが有望視されている。高電圧動作のためには、高いゲート耐圧（所定ゲートリーク電流での高い逆方向ゲート電圧、所定ゲート・ドレイン間リーク電流での高いゲート・ドレイン間電圧）が要求される。
【０００４】
図８（Ａ）、（Ｂ）は、従来のＧａＮ電界効果トランジスタ（ＦＥＴ）の構成とその特性を示す断面図及びグラフである。
図８（Ａ）において、サファイア又はＳｉＣで形成された基板１の上に、必要に応じてＧａＮまたはＡｌＮのバッファ層が形成され、その上にＧａＮ電子走行層２が形成され、その上にＡｌＧａＮ電子供給層３が形成される。電子供給層３は、例えばＳｉでドープされ、ｎ型導電性を示し、電子走行層２に電子を供給することができる。
【０００５】
電子供給層３の上に、ゲート電極５、ソース電極６、ドレイン電極７が形成され、電子供給層３の表面はパッシベーション膜４で覆われる。
図８（Ｂ）は、図８（Ａ）に示す半導体装置のゲート電極下の半導体層内のバンド構造を示す。横軸は半導体表面からの膜厚を単位ｎｍで示し、縦軸は伝導帯の底のエネルギを単位ｅＶで示す。ＧａＮ系半導体は、ピエゾ分極効果及び自発分極効果が大きいことが知られている。これらの分極効果により、ＧａＮ電子走行層２／ＡｌＧａＮ電子供給層３界面から、ＡｌＧａＮ電子供給層３の表面に向って、伝導帯のポテンシャルエネルギが上昇する。ＧａＮ電子走行層２／ＡｌＧａＮ電子供給層３界面において、ＧａＮ電子走行層側に２次元電子ガスが蓄積する。
【０００６】
トンネル電流Ｉは、ポテンシャルバリアの長さＬに対して、
Ｉ  ∝  ｅｘｐ（−Ｃ×Ｌ）
の関係を有し、ポテンシャルバリアの長さが短くなるとトンネル電流は増大する。
【０００７】
図８（Ｂ）に示すように、ＡｌＧａＮ層内の伝導体のポテンシャルエネルギは急峻に増大し、ポテンシャルバリアの長さが短くなる部分がある。この部分において、表面（ゲート電極）から電子がトンネルし易い。２端子ゲート耐圧は数１０Ｖ程度と高電圧動作には不十分なものであった。
【０００８】
図８（Ｃ）、（Ｄ）は、改良型ＧａＮ−ＦＥＴの構造とその特性を示す断面図及びグラフである。
図８（Ｃ）に示すように、図８（Ａ）に示す構造と較べ、電子供給層３とゲート電極５との間にｎ型ＧａＮキャップ層８が配置されている。
【０００９】
図８（Ｄ）は、図８（Ｃ）に示す構造内の伝導帯のポテンシャルエネルギ分布を示す。横軸が表面からの膜厚を単位ｎｍで示し、縦軸が伝導体帯のエネルギを単位ｅＶで示す。ｎ型ＡｌＧａＮ電子供給層３／ｎ型ＧａＮキャップ層８界面に負の電荷が溜まり、ｎ型ＧａＮキャップ層８表面からＡｌＧａＮ電子供給層３に向いポテンシャルエネルギが増大していく。結果的に、ｎ型ＡｌＧａＮ電子供給層３／ｎ型ＧａＮキャップ層８界面の伝導帯のポテンシャルエネルギのピークが高くなり、かつピーク位置が表面からより深い位置に移動している。
【００１０】
このようにバンド構造を変化させ、表面からのトンネル電流を抑制することができる。２端子ゲート耐圧を１５０Ｖ以上、３端子ゲート耐圧を５０Ｖ以上とすることが可能となる（例えば特許出願２００１／１６４９０８号参照）。
【００１１】
図８（Ｃ）に示すＧａＮ−ＦＥＴ構造においては、ゲート電極下のみならずソース電極６、ドレイン電極７の下にもｎ型ＧａＮキャップ層８が積層されている。このため、電子のトンネルが抑制される結果、ソース電極６、ドレイン電極７の接触抵抗が１０−３〜１０−４Ωｃｍ２と従来よりも約２桁悪化してしまう。又、ソース抵抗も増大し、相互コンダクタンスが低下してしまう。
【００１２】
又、ゲート・ドレイン間の２端子逆方向リーク電流を測定すると、１００μＡ／ｍｍのリーク電流が観測された。
ゲート電極に対して高耐圧を確保し、かつソース電極、ドレイン電極の接触抵抗率を低減することが望まれる。又、ゲート・ドレイン間の２端子逆方向リーク電流を低減化することが望まれる。
【００１３】
【特許文献１】
特開２００１−２３０４０７号公報
【特許文献２】
特開２００２−１６０８７号公報
【００１４】
【発明が解決しようとする課題】
本発明の目的は、ゲート耐圧を向上し、かつソース電極、ドレイン電極の接触抵抗率の増大を抑制し、ゲート・ドレイン間の逆方向リーク電流の増大を低減することのできる化合物半導体装置及びその製造方法を提供することである。
【００１５】
本発明の他の目的は、ゲート電極に対して高耐圧を実現し、ソース電極、ドレイン電極の接触抵抗の増大を抑制し、ソース抵抗の増大を抑制し、ゲート・ドレイン間リーク電流の増大を抑制し、ゲート・ソース間のリーク電流増大も抑制することが可能な化合物半導体装置及びその製造方法を提供することである。
【００１６】
本発明のさらに他の目的は、特性の改善されたＧａＮ型電界効果トランジスターを提供することである。
【００１７】
【課題を解決するための手段】
本発明の１観点によれば、基板と、前記基板上方に配置され、実質的にＧａＮから成る電子走行層と、前記電子走行層上方に配置され、実質的にｎ型ＡｌｑＧａ１−ｑＮ（０＜ｑ≦１）から成る電子供給層と、前記電子供給層上方に配置され、実質的にｎ型ＧａＮから成るキャップ層と、前記キャップ層上に配置され、ショットキ接触を構成するゲート電極と、前記ゲート電極両側で、少なくとも前記キャップ層の一部厚さを除去して形成されたソース側およびドレイン側リセス部であって、その表面のラフネスが前記ゲート電極下部のキャップ層の表面のラフネスより大きいソース側およびドレイン側リセス部と、前記ソース側リセス部上に配置されたソース電極と、前記ドレイン側リセス部上に配置されたドレイン電極とを有する化合物半導体装置が提供される。
【００１８】
本発明の他の観点によれば、（ａ）基板上に、実質的にＧａＮから成る電子走行層と、実質的にｎ型ＡｌｑＧａ１−ｑＮ（０＜ｑ≦１）から成る電子供給層と、実質的にｎ型ＧａＮから成るキャップ層とをこの順序でエピタキシャルに積層する工程と、（ｂ）前記キャップ層上に、ショットキ接触を構成するゲート電極を形成する工程と、（ｃ）前記ゲート電極両側で、少なくとも前記キャップ層の一部厚さをエッチングして、ソース側およびドレイン側リセス部を形成する工程であって、リセス部の表面のラフネスが前記ゲート電極下部のキャップ層の表面のラフネスより大きいように設定する工程と、（ｄ）前記ソース側およびドレイン側リセス部上にソース電極とドレイン電極とを形成する工程とを含む化合物半導体装置の製造方法が提供される。
【００１９】
ソース電極、ドレイン電極の下において、少なくともキャップ層の一部厚さを除去したリセス部を形成することにより、ソース抵抗、ドレイン抵抗を低減することができる。リセス部の表面にラフネスを形成することにより、接触抵抗を低減することができる。
【００２０】
ゲート電極とドレイン電極との間で、キャップ層に切れ込み部を形成することにより、ゲート−ドレイン間のリーク電流を低減することができる。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。
図１（Ａ）〜（Ｄ）は、本発明の１実施例による半導体装置及びその製造方法を示す断面図である。図１（Ａ）に示すように、ＳｉＣ基板９の表面上に、アンドープＧａＮ電子走行層１０を厚さ約３μｍ有機金属気相エピタキシ（ＭＯＶＰＥ）により堆積する。なお、ＳｉＣ基板に代え、サファイア基板を用いることもできる。基板上にバッファ層を形成した後、電子走行層を成長することもできる。
【００２２】
電子走行層１０の上に、ＭＯＶＰＥにより、厚さ約３ｎｍのアンドープＡｌ０．２５Ｇａ０．７５Ｎスペーサ層１１を堆積し、続いてＳｉを２×１０１８ｃｍ−３ドープしたｎ型Ａｌ０．２５Ｇａ０．７５Ｎ電子供給層１２を厚さ約２０ｎｍ成長し、次にＳｉを１×１０１７ｃｍ−３以上、例えば２×１０１８ｃｍ−３ドープしたｎ型ＧａＮキャップ層１３を厚さ１０ｎｍ以下、例えば厚さ５ｎｍ堆積する。このようにしてＭＯＶＰＥにより、半導体積層が形成される。なお、ｎ型ＧａＮキャップ層１３の表面は、約０．３ｎｍのラフネスを有する。
【００２３】
ｎ型Ａｌ０．２５Ｇａ０．７５Ｎ電子供給層１２の上に、ピエゾ分極効果、自発分極効果の大きなｎ型ＧａＮキャップ層１３を形成することにより、半導体積層の形成するポテンシャルバリアを高く、かつその厚さ方向の寸法を大きくすることができる。ゲート電極を形成した時の耐圧が高くなる。但し、ゲート耐圧が高くなる反作用として、ｎ型ＧａＮキャップ層１３の上にソース電極、ドレイン電極を形成すると、ソース抵抗、ドレイン抵抗は高くなる。
【００２４】
ＡｌＧａＮとＧａＮの電子親和力を比較するとＧａＮの電子親和力の方が大きい。ＧａＮとＡｌＧａＮとでは電子親和力の大きい方がバンドギャップも小さい。そして電子親和力の異なる物質が接合した場合、電子親和力の大きい方に電子はたまりやすい。
【００２５】
半導体積層表面上にレジスト層を塗布し、露光、現像することによりホトレジストパターンＰＲ１を形成する。ホトレジストパターンＰＲ１は、ソース電極形成領域、ドレイン電極形成領域に開口を有する。Ｃｌ２等の塩素系ガスと不活性ガスの混合ガスをエッチャントとしたドライエッチングを行ない、開口部のキャップ層１３を部分的に除去する。残るＧａＮキャップ層の厚さは、２ｎｍ以下とすることが好ましい。その後、ホトレジストパターンＰＲ１は除去する。
【００２６】
ＧａＮキャップ層を薄くすることにより、ＧａＮのピエゾ効果、自発分極効果が寄与して、ポテンシャルバリアが低くなり、バリア長も減少する。薄くしたＧａＮ層の上にソース／ドレイン電極を形成すると、トンネル電流が流れ易くなり、ソース／ドレイン抵抗を低くする効果が生じる。
【００２７】
ＡｌＧａＮ／ＧａＮ界面が急峻であるとピエゾ効果等が発生しやすいが、界面が急峻でなくなるとピエゾ効果は激減する。よってバンドの持ち上がりが解消され、オーミックコンタクトがとりやすくなる。
【００２８】
この時、ドライエッチングによりエッチされたリセス部表面のラフネスが、ホトレジストパターンＰＲ１で覆われたゲート電極形成領域表面のラフネスよりも大きくなるようにする。ソース／ドレイン電極形成領域のラフネスは、ゲート電極形成領域のラフネスよりも少なくとも１．５倍以上になるようにエッチング条件を設定する。
【００２９】
より具体的にはバイアス電圧の増加や圧力の増加（通常５０Ｖ以下を１００Ｖ以上、通常２Ｐａ程度を４Ｐａ程度にする）でラフネスを増加させることができる。通常の選択エッチングでは使用しない領域の条件を使用することによりラフネスを増加させることが可能である。
【００３０】
例えば、ソース／ドレイン電極形成領域のラフネスは、ゲート電極形成領域のラフネスの１．５倍〜１０倍の領域内に設定する。表面にラフネスを設けることにより、その上に電極を形成したとき、電極の接触面積は増大する。従って接触抵抗率を低減することができる。
【００３１】
また、ラフネスが大きくなる場合、表面近くのＮが脱離してＮ空孔が形成される。Ｎ空孔はｎ型ドナーとして働くため、高濃度のｎ型が表面に形成される。
図１（Ｂ）に示すように、ＧａＮキャップ層のテラス部を覆い、さらに隣接するリセス部へのステップを覆うホトレジストパターンＰＲ２を新たに形成し、Ｔｉ層とＡｌ層を積層した金属層Ｍ１を堆積する。レジストパターンＰＲ２上に堆積した金属層Ｍ１は、レジストパターンＰＲ２と共にリフトオフする。半導体積層のリセス部表面上には、ソース電極１５、ドレイン電極１６が残る。
【００３２】
ソース電極１５、ドレイン電極１６はキャップ層１３のテラス部から離されて形成される。別の表現をすれば、ゲート電極が上に形成されるキャップ層１３は、ソース電極１５、ドレイン電極１６の手前で段差を有する。ソース／ドレイン電極はＧａＮ層のテラス上面には接触しない。過度にソース／ドレイン電極をテラス部のステップから離す必要はない。この構成は後に述べるリーク電流の低減のために重要である。
【００３３】
ソース電極１５、ドレイン電極１６に対し、４５０℃〜９００℃のアニールを行う。
ラフネスが大きいと接触面積が大きくなるため、アニール時の反応が促進されやすい。
【００３４】
このようにして、ソース／ドレイン電極として、半導体積層に対するオーミック電極を形成する。
図１（Ｃ）に示すように、ゲート電極形成領域に開口を有する新たなホトレジストパターンＰＲ３を形成する。ここで、ゲート電極用開口は、エッチングされていないキャップ層１３のテラス幅よりも小さく形成する。例えば、ゲート電極のゲート長は約１μｍに設定する。
【００３５】
Ｎｉ層、Ａｕ層を積層し、金属層Ｍ２を堆積する。ホトレジストパターンＰＲ３上に堆積した金属層Ｍ２は、ホトレジストパターンＰＲ３と共にリフトオフする。このようにして、キャップ層１３の上にゲート電極１４が形成される。
【００３６】
図１（Ｄ）に示すように、ＣＶＤにより、例えば厚さ２０ｎｍのＳｉＮ層１７を堆積し、必要な電極表面でＳｉＮ層を除去し電極を露出させる。このようにして、半導体装置が完成する。
【００３７】
図１（Ｄ）に示す構成によれば、ゲート電極１４と電子供給層１２の間にｎ型ＧａＮキャップ層１３が配置されるため、半導体積層内でのポテンシャルエネルギのピークが高く、かつバリアが広がり、トンネル電流が減少し、ゲート耐圧が向上する。
【００３８】
ソース電極１５、ドレイン電極１６の下においては、ｎ型ＧａＮキャップ層１３が薄くされており、そのため、ポテンシャルエネルギのピーク高さが低くなり、バリアの長さが短くなる。従って、ソース電極１５、ドレイン電極１６に対する接触抵抗が減少する。又、ソース電極１５に対するソース抵抗が低減する結果、相互コンダクタンスは向上する。
【００３９】
ｎ型ＧａＮ層１３の表面にパッシベーション膜１７が形成されているため、界面近傍に誘起される正孔を内部に追いやることができ、これによりピエゾ電界によって持ち上げられたｎ型ＡｌＧａＮ電子供給層／ｎ型ＧａＮキャップ層界面の伝導体のポテンシャルピークエネルギを下げることができる。ソース電極１５、ドレイン電極１６が形成されるｎ型ＧａＮキャップ層１３のリセス部表面がゲート電極１４が形成されるｎ型ＧａＮキャップ層１３のテラス表面とは段差を介しているため、リーク電流の増大を低減することができる。
【００４０】
図１（Ｄ）の構成によれば、十分高いゲート耐圧を得ることができる。しかしながら、ゲート・ドレイン間のリーク電流は十分低いとは言えないレベルであった。
【００４１】
図２（Ａ）〜（Ｃ）は、図１（Ａ）〜（Ｄ）に示す第１の実施例の変形例を示す。
図２（Ａ）に示すように、ゲート電極１４、ドレイン電極１６の間において、パッシベーション層１７に刻み目１８を形成し、ゲート電極１４、ドレイン電極１６間でパッシベーション層１７が切断されるようにした。刻み目１８を導入することにより、リーク電流が低減した。
【００４２】
この現象を考察すると、リーク電流はｎ型ＧａＮキャップ層１３とパッシベーション層１７との形成する界面が平面上に連続している場合に大きくなり、この界面がいずれかの部分で切断されたり、段差を形成するとリーク電流が減少するものと考えられる。
【００４３】
図２（Ｂ）は、リーク電流を減少させるための他の構成示す。すなわち、ゲート電極１４とソース電極１５及びドレイン電極１６との間の領域において、ｎ型ＧａＮキャップ層表面から、ＧａＮキャップ層１３を横断し、ＡｌＧａＮ電子供給層１２内に達する刻み目１９を形成し、その後パッシベーション層１７を形成した。パッシベーショ層１７とｎ型ＧａＮキャップ層１３の形成する界面が、電極間において段差を形成し、急激に方向を変化させることにより、リーク電流が減少することが期待される。
【００４４】
ソース電極、ドレイン電極下方の半導体層の面のラフネスは、エッチングによって形成するもののみに限らない。
図２（Ｃ）は、ドレイン電極、ドレイン電極を形成すべき領域をプラズマＰに曝し、表面を荒れさせてラフネスを増加させる工程を示す。プラズマＰと接触することにより、表面のラフネスＲが増大する。
【００４５】
図３は、図１（Ｄ）に示す構成と、図２（Ｂ）に示す構成とにより、どのような特性が得られるかを、実際にサンプルを形成し、特性を測定することによって求めた表である。参考のために、図８（Ｃ）に示す従来構造も形成し、同様の特性を測定した。
【００４６】
接触抵抗率は、従来例において１×１０−３〜１×１０−４Ωｃｍ２であるのに対し、図１（Ｄ）、図２（Ｂ）に示す構成では７×１０−６〜３×１０−５と１桁以上、ほぼ２桁の改善を示した。
【００４７】
オン抵抗は、図８（Ｃ）に示す従来例で約１２Ωｍｍであったのに対し、図１（Ｄ）及び図２（Ｂ）に示す構成では、６〜８Ωｍｍに約半減した。
ゲートドレイン間の２端子逆方向電流は、１００Ｖ印加時に、図８（Ｃ）の従来例においては１００μＡ／ｍｍであったのに対し、図１（Ｄ）の構成では５０μＡ／ｍｍと半減し、図２（Ｂ）の構成においては１μＡ／ｍｍと従来例の約１／１００まで減少した。
【００４８】
相互コンダクタンスｇｍは、図８（Ｃ）に示す従来例において１４０ｍＳ／ｍｍであったのに対し、図１（Ｄ）、図２（Ｂ）に示す構成においては２２０ｍＳ／ｍｍと大幅に増加した。このように、第１の実施例及びその変形例によって、従来例と比較し特性の大幅な改善を行うことができた。
【００４９】
図１（Ａ）〜（Ｄ）に示す実施例においては、ソース電極、ドレイン電極下のｎ型ＧａＮキャップ層を一部除去した。ｎ型ＧａＮ層をほぼ全部除去することも可能である。
【００５０】
図４（Ａ）、（Ｂ）は、本発明の他の実施例による半導体装置及びその製造方法を示す断面図である。
図４（Ａ）に示すように、図１（Ａ）のエッチング工程において、ｎ型ＧａＮキャップ層１３をそのほとんど全厚さに亘ってエッチングする。この時、表面にラフネスを導入することにより、エッチングされた領域において一部ｎ型ＧａＮキャップ層１３が残り、残りの表面上ではＡｌＧａＮ電子供給層１２が一部エッチングされた状態を実現することができる。
【００５１】
ソース電極１５、ドレイン電極１６を堆積すると、ソース電極１５、ドレイン電極１６は、一部面積においてｎ型ＧａＮキャップ層１３と接触し、他の領域においてｎ型ＡｌＧａＮ層１２と接触する。ｎ型ＧａＮ層１３の抵抗増大効果を最小にし、かつＡｌを含むＡｌＧａＮ層１２の露出面積を低く抑え、表面酸化を有効に防止する。又、表面のラフネスにより電極の接触面積が増大し、接触抵抗を減少させる。ラフネスにより、表面のｎ型不純物濃度の増大効果、アニール時の反応促進効果も得られる。
【００５２】
図４（Ｂ）は、図４（Ａ）の構成に対し、さらに表面のｎ型ＧａＮ層１３の表面から、ＡｌＧａＮ層１２内に達する刻み目１９を導入した構成を示す。
図５は、図４（Ａ）、（Ｂ）に示す構成を、実際にサンプルとして形成し、その特性を測定した結果を示す表である。比較のため、図８（Ｃ）に示す従来構造の特性も合わせて示す。
【００５３】
接触抵抗率は、図４（Ａ）、（Ｂ）の両構成共に、５×１０−６〜１×１０−５Ωｃｍ２と、従来例と較べて大幅に改善され、図１（Ｄ）、図２（Ｂ）に示す構成の特性よりもさらに１段の改善が見られる傾向である。オン抵抗は、６〜７Ωｍｍと、従来例に較べて約半減され、図１（Ｄ）、図２（Ｂ）に示す構成の特性よりもさらに安定化する傾向を示している。
【００５４】
ゲート・ドレイン２端子間逆方向電流は、図４（Ａ）の構成において５０μＡ／ｎｍと図１（Ｄ）の構成と同様であり、図４（Ｂ）の構成においては１μＡ／ｍｍと図２（Ｂ）の構成と同様の値であった。
【００５５】
相互コンダクタンスｇｍは、図４（Ａ）、図４（Ｂ）の構成共に２５０ｍＳ／ｍｍと従来例に比較して大幅な改善を示し、図１（Ｄ）、図２（Ｂ）の構成に対しても向上が見られた。
【００５６】
なお、ゲート電極、ドレイン電極下のリセス部は、ｎ型ＧａＮキャップ層１３途中まで、又は下のｎ型ＡｌＧａＮ層１２との界面までとは限らない。
図６（Ａ）は、リセス部をｎ型ＡｌＧａＮ層１２の一部深さまで導入した場合を示す。図１（Ａ）に示すエッチング工程において、ｎ型ＧａＮ層１３が除去された後、ｎ型ＡｌＧａＮ層１２の一部厚さが除去されるまでエッチングを行う。エッチ量は、たとえば１０ｎｍ以下とする。その他の工程は図１（Ａ）〜（Ｄ）に示すものと同様に行う。
【００５７】
図６（Ｂ）は、図６（Ａ）に示す構成において、ｎ型ＧａＮキャップ層１３表面からｎ型ＡｌＧａＮ層１２の途中深さまで刻み目１９を導入した構成を示す。この構成によれば、図６（Ａ）に示す構成と較べ、リーク電流の更なる減少が期待できる。
【００５８】
図７（Ａ）は、ソース電極下のリセス部とドレイン電極下のリセス部に差を設けた場合を示す。ドレイン電極１６下のリセス部は、ｎ型ＧａＮキャップ層１３の途中深さで停止しているが、ソース電極１５下のリセス部はｎ型ＧａＮキャップ層１３とｎ型ＡｌＧａＮ層１２との界面に達し、図４（Ａ）と同様の構成となっている。ソース電極１５においてより一層の接触抵抗低減が期待でき、ソース抵抗の低下も期待できる。
【００５９】
図７（Ｂ）は、さらにソース電極１５のリセス部を深くした構成を示す。ソース電極１５下においては、ｎ型ＡｌＧａＮ層１２の一部深さまで除去し、リセス部を深くする。ソース接触抵抗及びソース抵抗の一層の低下を期待できる。
【００６０】
なお、図７（Ａ）、（Ｂ）に示すように、ソース電極１５、ドレイン電極１６下のリセス部の深さを異ならせるためには、それぞれのエッチングを別のレジストマスクを用いて行なえばよい。
【００６１】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、ＧａＮ、ＡｌＧａＮを用いる場合を説明したが、Ｉｎを含む臨界膜厚以下のＩｎｘＧａ１−ｘＮ（０≦ｘ＜１）、ＩｎｐＡｌｑＧａ１−ｐ−ｑＮ（０≦ｐ＜１、０≦ｑ＜１、０＜ｐ＋ｑ≦１）を用いても同様の効果を期待できる。その他種々の変更、改良、組合わせが可能なことは当業者に自明であろう。以下、本発明の特徴を付記する。
【００６２】
（付記１）  基板と、
前記基板上方に配置され、実質的にＧａＮから成る電子走行層と、
前記電子走行層上方に配置され、実質的にｎ型ＡｌｑＧａ１−ｑＮ（０＜ｑ≦１）から成る電子供給層と、
前記電子供給層上方に配置され、実質的にｎ型ＧａＮから成るキャップ層と、
前記キャップ層上に配置され、ショットキ接触を構成するゲート電極と、
前記ゲート電極両側で、少なくとも前記キャップ層の一部厚さを除去して形成されたソース側およびドレイン側リセス部であって、その表面のラフネスが前記ゲート電極下のキャップ層表面のラフネスより大きいソース側およびドレイン側リセス部と、
前記ソース側リセス部上に配置されたソース電極と、
前記ドレイン側リセス部上に配置されたドレイン電極と、
を有する化合物半導体装置。
【００６３】
（付記２）  ソース側およびドレイン側リセス部表面のラフネスが、前記ゲート電極下のキャップ層表面のラフネスの約１．５倍〜約１０倍の範囲内である付記１記載の化合物半導体装置。
【００６４】
（付記３）  さらに、前記キャップ層、ソース側およびドレイン側リセス部を覆って形成された絶縁材料のパッシベーション膜を有する付記１または２記載の化合物半導体装置。
【００６５】
（付記４）  前記ゲート電極と前記ドレイン電極との間で、少なくとも前記キャップ層に切込部が形成され、前記パッシベーション膜が前記切込部の表面を覆っている付記３記載の化合物半導体装置。
【００６６】
（付記５）  さらに、前記ゲート電極と前記ソース電極との間で、少なくとも前記キャップ層に他の切込部が形成され、前記パッシベーション膜が前記他の切込部の表面も覆っている付記４記載の化合物半導体装置。
【００６７】
（付記６）  前記切込部、前記他の切込部の少なくとも一方が、前記キャップ層を横断し、前記電子供給層内に達している付記５記載の化合物半導体装置。
（付記７）  前記キャップ層の電子親和力βが、前記電子供給層の電子親和力αより大、β＞α、である付記１記載の化合物半導体装置。
【００６８】
（付記８）  前記ソース側およびドレイン側リセス部の少なくとも一方が、前記キャップ層と前記電子供給層との界面に達し、表面のラフネスによって前記キャップ層が部分的に残り、前記電子供給層が部分的に露出している付記１記載の化合物半導体装置。
【００６９】
（付記９）  前記電子走行層、前記電子供給層、前記キャップ層がＩｎを含まない付記１〜８のいずれか１項記載の化合物半導体装置。
（付記１０）  前記ソース側リセス部が前記ドレイン側リセス部よりも深い付記１記載の化合物半導体装置。
【００７０】
（付記１１）  （ａ）基板上に、実質的にＧａＮから成る電子走行層と、実質的にｎ型ＡｌｑＧａ１−ｑＮ（０＜ｑ≦１）から成る電子供給層と、実質的にｎ型ＧａＮから成るキャップ層とをこの順序でエピタキシャルに積層する工程と、
（ｂ）前記キャップ層上に、ショットキ接触を構成するゲート電極を形成する工程と、
（ｃ）前記ゲート電極両側で、少なくとも前記キャップ層の一部厚さをエッチングして、ソース側およびドレイン側リセス部を形成する工程であって、リセス部表面のラフネスが前記ゲート電極下のキャップ層表面のラフネスより大きいように設定するエッチング工程と、
（ｄ）前記ソース側およびドレイン側リセス部上にソース電極とドレイン電極とを形成する工程と、
を含む化合物半導体装置の製造方法。
【００７１】
（付記１２）  前記工程（ｃ）が、前記ラフネスにより、前記キャップ層を一部残し、前記電子供給層を一部露出し、前記工程（ｄ）が、前記キャップ層と前記電子供給層とに同時に接触する電極を形成する付記１１記載の半導体装置の製造方法。
【００７２】
（付記１３）  さらに、
（ｆ）前記工程（ｃ）の後、前記リセス部の表面をプラズマに曝す工程、
を含む付記１１又は１２記載の半導体装置の製造方法。
【００７３】
（付記１４）  前記工程（ｃ）が、マスクを用いてソース側リセス部を形成するエッチング工程と、マスクを用いてドレイン側リセス部を形成するエッチング工程とを含む付記１１記載の半導体装置の製造方法。
【００７４】
（付記１５）  さらに、
前記ゲート電極と前記ドレイン電極との間、および前記ソース電極と前記ゲート電極との間、の少なくとも一方を横断するように、前記キャップ層に刻み目を形成する工程を含む付記１１〜１４のいずれか１項記載の半導体装置の製造方法。
【００７５】
【発明の効果】
以上説明したように、本発明によれば、ゲート電極の耐圧を向上し、かつソース電極、ドレイン電極の接触抵抗の増加を低減することができる。
【００７６】
ゲート耐圧が高く、リーク電流の低いＧａＮ系電界効果トランジスタを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置及びその製造方法を示す断面図である。
【図２】図１に示す実施例の変形例を示す断面図である。
【図３】本発明の実施例に従って作成したサンプルの特性を従来例に従って作成したサンプルの特性と比較して示す表である。
【図４】本発明の第２の実施例による半導体装置を示す断面図である。
【図５】図４に示す実施例に従って作成したサンプルの特性を、従来例に従って作成したサンプルの特性と比較して示す表である。
【図６】本発明のさらなる実施例による半導体装置の構成を示す断面図である。
【図７】本発明のさらなる実施例による半導体装置の構成を示す断面図である。
【図８】従来技術による半導体装置の構成及びそのバンド構造を示す断面図及びグラフである。
【符号の説明】
９  基板
１０  ＧａＮ電子走行層
１１  ＡｌＧａＮスペーサ層
１２  ｎ型ＡｌＧａＮ電子供給層
１３  ｎ型ＧａＮキャップ層
１４  ゲート電極
１５  ソース電極
１６  ドレイン電極
１７  パッシベーション膜
ＰＲ  ホトレジストパターン
Ｒ  表面のラフネス
１８  （パッシベーション膜の）刻み目
１９  （半導体積層への）刻み目
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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