(57)【要約】【課題】本発明の目的は、基板に生じる欠陥を効果的に抑制でき、性能の良好な半導体装置及び製造方法を提供することにある。【解決手段】半導体基板と、前記半導体基板に形成された溝と前記溝に埋め込まれた埋込み絶縁膜を有する素子分離領域と、前記素子分離領域に隣接して形成されゲート絶縁膜とゲート絶縁膜の上にゲート電極が形成されるアクティブ領域と、前記素子分離領域上に少なくともゲート電極の一部が位置し、前記ゲート電極が位置する第一の領域における前記埋め込み絶縁膜の第一の界面が、前記ゲート電極が位置しない第二の領域における前記埋め込み絶縁膜の第二の界面より高い位置になるよう形成される領域を含むことを特徴とする。【選択図】図１
2004228557.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された溝と前記溝に埋め込まれた埋込み絶縁膜を有する素子分離領域と、前記素子分離領域に隣接して形成されゲート絶縁膜とゲート絶縁膜の上にゲート電極が形成されるアクティブ領域と、
前記素子分離領域上に少なくともゲート電極の一部が位置し、
前記ゲート電極の位置する第一の素子分離領域における前記埋めこみ絶縁膜の上側の第一端面が、前記ゲート電極膜の位置しない第二の素子分離領域における前記埋込み絶縁膜の第二の端面より上に位置するよう形成される領域を含むことを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置において、第一の端面と第二の端面の差は前記ゲート絶縁膜の厚さより大きいことを特徴とする半導体装置。
【請求項３】
請求項１の半導体装置において、前記アクティブ領域に前記ゲート電極に対応して基板に不純物が打込まれた不純物領域を有し、第一の端面と第二の端面の差は前記不純物領域における基板表面から不純物濃度が最も高くなる深さまでの距離より大きいことを特徴とする半導体装置。
【請求項４】
請求項１の半導体装置において、第一の端面と第二の端面の差は４０ｎｍ以上であることを特徴とする半導体装置。
【請求項５】
請求項１の半導体装置において、第一の端面と第二の端面の差は２００ｎｍ以下であることを特徴とする半導体装置。
【請求項６】
半導体基板と、
前記半導体基板上に形成されたゲート電極を有するアクティブ領域と、
前記半導体基板に形成された溝と前記溝に埋め込まれた埋込み絶縁膜を有する素子分離領域と、を備え、前記素子分離領域における前記埋込み絶縁膜と前記埋込み絶縁膜の上に堆積される膜との界面であって、
前記溝底部から最も離れたところに位置する前記埋め込み絶縁膜の界面は、前記ゲート電極が形成された半導体基板表面より低い位置に形成されることを特徴とする半導体装置。
【請求項７】
半導体基板と、
前記半導体基板上に形成されたゲート電極を有するアクティブ領域と、
前記半導体基板に形成された溝と前記溝に埋め込まれた埋込み絶縁膜を有する素子分離領域と、を備え、前記素子分離領域における前記埋込み絶縁膜と前記埋込み絶縁膜の上に堆積される膜との界面であって、
前記埋め込み絶縁膜の界面は、前記ゲート電極が形成された半導体基板表面より低い位置に形成され、
前記アクティブ領域は前記ゲート電極に対応して基板に不純物が打込まれた不純物領域を有し、前記埋め込み絶縁膜の界面と前記半導体基板表面との差は、前記不純物領域における基板表面から不純物濃度が最も高くなる深さまでの距離より大きいことを特徴とする半導体装置。
【請求項８】
半導体基板と、
前記半導体基板に形成された溝と前記溝に埋め込まれた埋込み絶縁膜を有する素子分離領域と、前記素子分離領域に隣接して形成されゲート絶縁膜とゲート絶縁膜の上にゲート電極が形成されるアクティブ領域と、前記素子分離領域と前記アクティブ領域に堆積され前記ゲート電極より上に位置する上端面を有する層間絶縁膜と、を備え、
前記ゲート電極の一部は前記素子分離領域に位置し、
前記ゲート電極の周囲に位置する前記素子分離領域に堆積される前記層間絶縁膜の一部は、前記ゲート電極の下に位置する前記素子分離領域における前記埋込み絶縁膜の上面より溝底面側に形成されることを特徴とする半導体装置。
【請求項９】
請求項１において、埋め込み酸化膜が密度が１×１０１０〜１×１０１２個／ｃｍ３のプラズマを使用して作製したＨＤＰ膜を含むことを特徴とする半導体装置。
【請求項１０】
半導体基板と、
前記半導体基板に形成された溝と前記溝に埋め込まれた埋込み絶縁膜を有する素子分離領域と、前記素子分離領域に隣接して形成されゲート絶縁膜とゲート絶縁膜の上にゲート電極が形成されるアクティブ領域と、前記素子分離領域と前記アクティブ領域に堆積され前記ゲート電極より上に位置する上端面を有する層間絶縁膜と、を備え、
前記ゲート電極の一部は前記素子分離領域に位置し、
前記素子分離領域における前記埋め込み絶縁膜の前記埋め込み絶縁膜の上に堆積される膜と対向する界面のうち、前記ゲート電極が位置する第一の素子分離領域における第一の界面が、前記第一の素子分離領域の周囲に位置する第二の素子分離領域における第二の界面より高い位置に形成され、前記第一の界面と第二の界面との間に前記ゲート電極が配置する領域における前記半導体基板表面が位置するよう構成された領域を有することを特徴とする半導体装置。
【請求項１１】
素子が形成される複数のアクテイブ領域とアクテイブ領域相互を分離する素子分離領域を有する半導体基板と、
半導体基板のアクテイブ領域の表面にゲート絶縁膜を介して形成されたゲート電極と、
半導体基板の素子分離領域に形成され、埋込み絶縁膜で埋められた溝とを有し、埋込み絶縁膜の上端が半導体基板のアクテイブ領域表面より溝底部側に退いていることを特徴とする半導体装置。
【請求項１２】
半導体基板に溝を形成し、前記溝内に前記基板より導電性の低い埋め込み絶縁膜を埋め込み、素子分離領域と前記素子分離領域に隣接するアクティブ領域を形成する工程、
前記半導体基板にゲート絶縁膜とゲート電極膜及びその上に絶縁膜を堆積し、パターニングしてゲート電極を形成する工程、
前記素子分離領域の前記埋め込み絶縁膜の一部を除去し、前記埋め込み絶縁膜の表面に、前記ゲート電極が位置する第一の領域と、前記第一の領域の周りに、前記第一の領域より低い第二の領域を形成する工程、とを有することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２において、前記第二領域の前記埋め込み絶縁膜は、前記ゲート絶縁膜の厚さ以上除去されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２において、前記第二領域の前記埋め込み絶縁膜は、４０ｎｍ以上除去されることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２において、前記第二領域の前記埋め込み絶縁膜は、２００ｎｍ以下除去されることを特徴とする半導体装置の製造方法。
【請求項１６】
半導体基板に溝を形成し、前記溝内に前記基板より導電性の低い埋め込み絶縁膜を埋め込み、素子分離領域と前記素子分離領域に隣接するアクティブ領域を形成する工程、
前記半導体基板にゲート絶縁膜とゲート電極膜及びその上に絶縁膜を堆積し、パターニングしてゲート電極を形成する工程、
レジストを半導体基板上に塗布し、パターンニングして前記素子分離領域において、前記ゲート電極が位置する第一の領域にレジストを残し、前記ゲート電極が位置しない第二の領域のレジストを除去し、前記第二の領域の前記埋め込み絶縁膜の一部を除去する工程、
前記半導体基板表面に熱酸化膜を形成し、前記熱酸化膜を通過させて前記半導体基板に不純物を打ち込み、アニールして不純物領域を形成する工程、
前記半導体基板に半導体基板より導電性の低い絶縁膜を堆積する工程、
前記堆積した絶縁膜の前記不純物領域の位置に穴を開け、コンタクトホールを形成する工程、
前記コンタクトホール内にシリコンより導電性の高い導電性材料を埋め込んでプラグを形成する工程、とを有することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６において、前記第二の領域の前記埋め込み絶縁膜は、前記不純物領域における基板から前記不純物が最高濃度となる深さ以上除去されることを特徴とする半導体装置の製造方法。
【請求項１８】
（１）半導体基板に溝を形成し、溝内に埋め込み酸化膜を埋め込み、素子分離領域及び素子分離領域により電気的に隔てられたアクティブ領域を形成する工程、
（２）半導体基板にゲート酸化膜、ゲート電極膜及び絶縁膜を堆積してパターニングし、ゲート電極を形成する工程、
（３）レジストを前記半導体基板上に塗布して前記レジストをパターニングし、素子分離領域中の酸化膜の一部を除去する工程、
（４）前記半導体基板表面を熱酸化して熱酸化膜を形成し、前記熱酸化膜の上から不純物を前記半導体基板に打ち込み、アニールして不純物領域を形成する工程、
（５）前記素子分離領域及びアクティブ領域の上に層間絶縁膜を堆積する工程、
（６）前記層間絶縁膜に穴を開け、コンタクトホールを形成する工程、
（７）前記コンタクトホール内に導電性材料を埋め込み、前記不純物領域に電気的に連絡するプラグを形成する工程、
（８）前記層間絶縁膜上に、前記プラグに電気的に連絡する配線層を形成する工程、とを有することを特徴とする半導体装置の製造方法。
【請求項１９】
半導体基板に、酸化膜を形成する工程と、前記酸化膜の上に酸化防止膜を形成する工程と、所定の領域の前記酸化防止膜及び前記酸化膜を除去して前記基板を露出させる工程と、
前記露出させた基板をエッチングして溝を形成する工程と、
前記前記溝及び前記酸化防止膜上に絶縁膜を堆積する工程と、
前記酸化防止膜上の前記絶縁膜を除去する工程と、
前記
堆積する素子が形成される複数の素子分離溝を形成する工程と、
半導体基板のアクテイブ領域の表面にゲート絶縁膜を介して形成されたゲート電極と、
半導体基板の素子分離領域に形成され、埋込み絶縁膜で埋められた溝とを有し、埋込み絶縁膜の上端が半導体基板のアクテイブ領域表面より溝底部側に退いていることを特徴とする半導体装置。
【請求項２０】
溝の内部に埋め込まれた絶縁膜からなる複数の素子分離部を基板の主面上に有する半導体装置であって、
活性領域の幅が相対的に小さい第１の領域では、前記素子分離部のリセス量は相対的に大きく、活性領域の幅が相対的に大きい第２の領域では、前記素子分離部のリセス量はゼロまたは相対的に小さいことを特徴とする半導体装置。
【請求項２１】
請求項２０記載の半導体装置において、前記第１の領域における活性領域の幅は１μｍ未満、前記第２の領域における活性領域の幅は１μｍ以上であることを特徴とする半導体装置。
【請求項２２】
基板に行列状に配置された複数のメモリセルからなるメモリアレイおよび前記複数のメモリセルとは異なる回路素子が形成された周辺回路領域を備えており、溝の内部に埋め込まれた絶縁膜からなる複数の素子分離部を前記基板の主面上に有する半導体装置であって、
前記メモリアレイにおける前記素子分離部のリセス量は相対的に大きく、前記周辺回路領域における前記素子分離部のリセス量はゼロまたは相対的に小さいことを特徴とする半導体装置。
【請求項２３】
請求項２２記載の半導体装置において、前記メモリアレイにおける活性領域の幅は１μｍ未満、前記周辺回路領域における活性領域の幅は１μｍ以上であることを特徴とする半導体装置。
【請求項２４】
請求項２２記載の半導体装置において、前記メモリアレイにおける前記素子分離部のリセス量は８０ｎｍ程度、前記周辺回路領域における前記素子分離部のリセス量は０〜４０ｎｍ程度であることを特徴とする半導体装置。
【請求項２５】
請求項２２記載の半導体装置において、前記メモリアレイにおける活性領域はストライプ形状であることを特徴とする半導体装置。
【請求項２６】
請求項２２記載の半導体装置において、前記複数のメモリセルは、各列では前記複数のメモリセルのソース・ドレイン領域が互いに並列接続され、各行では複数のワード線が延在してなるフラッシュメモリのメモリアレイを構成することを特徴とする半導体装置。
【請求項２７】
請求項２６記載の半導体装置において、前記複数のメモリセルの各々は、前記ソース・ドレイン領域の間のチャネル領域上に第１の絶縁膜を介して設けられた浮遊ゲート電極用の下層導体膜と、前記浮遊ゲート電極用の下層導体膜と電気的に接続され、前記浮遊ゲート電極用の下層導体膜から前記ソース・ドレイン領域上の第２の絶縁膜を介して前記ソース・ドレイン領域上に延在する浮遊ゲート電極用の上層導体膜と、前記浮遊ゲート電極用の上層導体膜上に第３の絶縁膜を介して設けられ、前記浮遊ゲート電極用の上層導体膜上に重ねられた前記ワード線として作用する制御ゲート電極用の導体膜とを有することを特徴とする半導体装置。
【請求項２８】
（ａ）基板の第１の領域に第１の溝を形成し、前記第１の領域とは異なる第２の領域に第２の溝を形成する工程と、
（ｂ）前記基板上に絶縁膜を堆積した後、前記絶縁膜を平坦化して前記第１および第２の溝の内部に前記絶縁膜を埋め込む工程と、
（ｃ）前記第２の領域をレジストパターンで覆った後、前記第１の溝の内部に埋め込まれた前記絶縁膜をエッチングして、前記第１の溝の内部に埋め込まれた前記絶縁膜の上面を前記第２の溝の内部に埋め込まれた前記絶縁膜の上面よりも落ち込ませ、前記第１の領域に第１の素子分離部を形成し、前記第２の領域に第２の素子分離部を形成する工程とを有し、
前記第１の領域は、活性領域の幅が相対的に小さい領域であり、前記第２の領域は、活性領域の幅が相対的に大きい領域であることを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２８記載の半導体装置の製造方法において、前記第１の素子分離部のリセス量は相対的に大きく、前記第２の素子分離部のリセス量はゼロまたは相対的に小さいことを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２８記載の半導体装置の製造方法において、前記第１の領域における活性領域の幅は１μｍ未満、前記第２の領域における活性領域の幅は１μｍ以上であることを特徴とする半導体装置の製造方法。
【請求項３１】
請求項２８記載の半導体装置の製造方法において、
（ｄ）前記基板の主面にゲート絶縁膜を形成した後、前記基板上に導電膜を堆積し、レジストパターンをマスクとして前記導電膜を加工することにより、前記第１の領域に前記導電膜からなるゲート電極を形成する工程と、
（ｅ）前記第１の領域に形成された前記ゲート電極の両側の前記基板にそれぞれ不純物を導入して、ソース・ドレイン領域を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。
【請求項３２】
基板に行列状に配置された複数のメモリセルを有し、前記複数のメモリセルの各々は浮遊ゲート電極および制御ゲート電極を有し、各列において前記複数のメモリセルのソース・ドレイン領域が互いに並列接続され、前記制御ゲート電極と一体に形成されたワード線が前記複数のメモリセルのゲート長方向である行方向に延在して成るメモリアレイと、前記複数のメモリセルとは異なる回路素子により構成される周辺回路領域とを形成する半導体装置の製造方法であって、
（ａ）前記基板の前記メモリアレイの素子分離部となる領域に第１の溝を形成し、前記基板の前記周辺回路領域の素子分離部となる領域に第２の溝を形成する工程と、
（ｂ）前記基板上に第１の絶縁膜を堆積した後、前記第１の絶縁膜を平坦化して前記第１および第２の溝の内部に前記第１の絶縁膜を埋め込む工程と、
（ｃ）前記周辺回路領域をレジストパターンで覆った後、前記第１の溝の内部に埋め込まれた前記第１の絶縁膜をエッチングして、前記第１の溝の内部に埋め込まれた前記第１の絶縁膜の上面を前記第２の溝の内部に埋め込まれた前記第１の絶縁膜の上面よりも落ち込ませ、前記メモリアレイに第１の素子分離部を形成し、前記周辺回路領域に第２の素子分離部を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３３】
請求項３２記載の半導体装置の製造方法において、前記メモリアレイにおける前記第１の素子分離部のリセス量は相対的に大きく、前記周辺回路領域における前記第２の素子分離部のリセス量はゼロまたは相対的に小さいことを特徴とする半導体装置の製造方法。
【請求項３４】
請求項３３記載の半導体装置の製造方法において、前記メモリアレイにおける活性領域の幅は１μｍ未満、前記周辺回路領域における活性領域の幅は１μｍ以上であることを特徴とする半導体装置の製造方法。
【請求項３５】
請求項３３記載の半導体装置の製造方法において、前記メモリアレイにおける前記第１の素子分離部のリセス量を８０ｎｍ程度、前記周辺回路領域における前記第２の素子分離部のリセス量を０〜４０ｎｍ程度とすることを特徴とする半導体装置の製造方法。
【請求項３６】
請求項３３記載の半導体装置の製造法において、前記メモリアレイにおける活性領域をストライプ形状とすることを特徴とする半導体装置の製造方法。
【請求項３７】
請求項３３記載の半導体装置の製造方法において、
（ｄ）前記メモリセルの活性領域上に電界効果トランジスタのゲート絶縁膜となる第２の絶縁膜を形成する工程と、
（ｅ）前記メモリアレイの活性領域において、前記第２の絶縁膜上に浮遊ゲート電極用の下層導体膜を前記第１の方向に延在するように形成する工程と、
（ｆ）前記浮遊ゲート電極用の下層導体膜の両側の前記基板に、不純物を導入して前記第１の方向に延在するソース・ドレイン領域を形成する工程と、
（ｇ）前記ソース・ドレイン領域上に前記第２の絶縁膜より厚い第３の絶縁膜を形成する工程と、
（ｈ）前記浮遊ゲート電極用の下層導体膜の上層に接続され、前記第３の絶縁膜上に延びる浮遊ゲート電極用の上層導体膜を前記第１の方向に沿って形成する工程と、
（ｉ）前記浮遊ゲート電極用の上層導体膜の上層に第４の絶縁膜を形成する工程と、
（ｊ）前記第４の絶縁膜上に制御ゲート電極用の導体膜を形成する工程と、
（ｋ）前記制御ゲート電極用の導体膜、前記浮遊ゲート電極用の上層導体膜および下層導体膜を前記行方向である第２の方向に沿ってパターニングすることによって、前記制御ゲート電極と一体に形成されたワード線および前記浮遊ゲート電極を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。
【請求項３８】
半導体基板に素子分離溝を形成し、前記素子分離溝内に前記基板より導電性の低い埋め込み絶縁膜を埋め込み素子分離部を形成する工程、
前記半導体基板にゲート絶縁膜とゲート電極膜及びその上に絶縁膜を堆積し、パターニングしてゲート電極を形成する工程、
前記ゲート電極の周囲の前記半導体基板内に不純物を導入する工程、
前記素子分離部の前記埋め込み絶縁膜の一部を除去し、前記埋め込み絶縁膜の最も高い領域が前記半導体基板の表面より低くする工程、
前記半導体基板を熱処理する工程、
前記半導体基板の前記不純物を導入した領域に電気的に連絡するプラグを形成する工程、とを有することを特徴とする半導体装置の製造方法。
【請求項３９】
半導体基板に素子分離溝を形成し、前記素子分離溝内に前記基板より導電性の低い埋め込み絶縁膜を埋め込み素子分離部を形成する工程、
前記半導体基板にゲート絶縁膜とゲート電極膜及びその上に絶縁膜を堆積し、パターニングしてゲート電極を形成する工程、
前記ゲート電極の側壁に絶縁膜からなるサイドウォールを形成する工程、
前記サイドウォールの周囲の前記半導体基板内に不純物を導入する工程、
前記素子分離部の前記埋め込み絶縁膜の一部を除去し、前記埋め込み絶縁膜の最も高い領域が前記半導体基板の表面より低くする工程、
前記半導体基板を熱処理する工程、
前記半導体基板の前記不純物を導入した領域と前記ゲート電極より上層に形成される配線とを連絡プラグを形成する工程、とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、溝と溝に埋め込まれた絶縁膜を備えた素子分離領域を有する半導体装置に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタのゲート電極側壁にはサイドウォールとなる絶縁膜が形成されており、その両端に不純物を打ち込んでソースやドレイン領域が形成されている。このソースやドレイン領域端部ではシリコン基板中に結晶欠陥が発生する場合が多くみられ、この結晶欠陥を防止する方法として、特開平０８−９７２１０号公報には、図８に示すようにゲート電極の側面と、サイドウォールとなるシリコンナイトライド膜とその下の基板との間に酸化膜を介在させる構成が開示されている。
【０００３】
また、データの書き込みおよび消去を電気的に行うことが可能な不揮発性半導体記憶装置は、例えば配線基板上に組み込んだままの状態でデータの書き換えが可能であり、使いやすいことからメモリを必要とする様々な製品に幅広く使用されている。
【０００４】
特に、電気的一括消去型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ；以下、フラッシュメモリという）は、メモリアレイの一定の範囲（メモリアレイの全てのメモリセルまたは所定のメモリセル群）のデータを一括して電気的に消去する機能を持っている。さらにフラッシュメモリは、１トランジスタ積層ゲート構造であることからセルの小型化が進み、高集積化への期待も大きい。
【０００５】
１トランジスタ積層ゲート構造は、１個の不揮発性メモリセル（以下、メモリセルと略す）が、基本的に１個の２層ゲート電界効果トランジスタ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；以下ＭＩＳＦＥＴと記す）で構成されている。その２層ゲートＭＩＳＦＥＴは、半導体基板上にトンネル絶縁膜を介して浮遊ゲート電極を設け、さらにその上に層間膜を介して制御ゲート電極を積み重ねることで形成されている。データの記憶は、上記浮遊ゲート電極に電子を注入したり、浮遊ゲート電極から電子を抜き出したりすることで行われている。
【０００６】
フラッシュメモリについては、半導体基板に行列状に配置された複数のメモリセルを有し、各列において上記複数のメモリセルのソース・ドレイン領域が互いに並列接続され、各行においてワード線が延在するメモリアレイ構成の並列型フラッシュメモリの構造およびその使用方法が開示されている（例えば、特許文献１参照）。この種のフラッシュメモリは、「ＡＮＤ型フラッシュメモリ」の名称としても知られている。
【０００７】
【特許文献１】
特開平０８−９７２１０号公報
【０００８】
【発明が解決しようとする課題】
しかし、本発明者は、前記公知例の構造では、ソース及びドレイン領域等を含むアクティブ領域の基板に発生する結晶欠陥を抑制するには十分でないことを見出した。
【０００９】
これは結晶欠陥の発生がゲート電極の応力だけで決まるものではなく、その他の素子分離領域からの応力や打ち込まれた不純物に基づく要因も無視できないくらい大きく影響しているためである。
【００１０】
また、本発明者は、前記ＡＮＤ型フラッシュメモリを有する半導体集積回路装置を開発するにあたり、以下の問題点があることを見いだした。すなわち、フラッシュメモリの高集積化に伴いメモリセルは微細化されるが、同時に基板に発生する結晶欠陥が増加して、メモリセルのジャンクションリークが多発し、メモリ読み出し不良またはデータ破壊モード等の不良が起きることが明らかとなった。
【００１１】
この結晶欠陥は、例えば不純物がイオン打ち込みされた領域に生ずる応力、ゲート電極または素子分離部の形成過程で生ずる応力などに起因するが、特に、素子分離部をトレンチアイソレーション（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ；以下、ＳＴＩという）で構成した場合に、多くの結晶欠陥の発生が基板に見られる。
【００１２】
ＳＴＩは、例えば基板に浅い溝を形成した後、この溝の内部に絶縁膜を埋め込み、さらにその表面を平坦化することにより形成される。しかし、ＳＴＩを形成した後に行われる８００℃以上の熱処理工程において、溝の側壁に酸化膜の成長による体積膨張が生じ、この体積膨張が溝の内部に埋め込まれた絶縁膜によって拘束されて、結晶欠陥の原因となる圧縮応力を基板に生ずる。
【００１３】
この圧縮応力は、活性領域の幅が相対的に狭く、パターン密度が相対的に高い箇所に集中しやすいため、フラッシュメモリでは、活性領域の幅が相対的に広い領域、例えば周辺回路領域よりも活性領域の幅が相対的に狭いメモリアレイにおいて結晶欠陥が多く発生し、メモリセルのジャンクションリークを引き起こす。
【００１４】
そこで、本発明の第一目的は、基板に生じる結晶欠陥を効果的に抑制でき、性能の良好な半導体装置及び製造方法を提供することにある。
本発明の第二の目的は、フラッシュメモリにおいて基板に発生する結晶欠陥を抑制し、メモリセルのジャンクションリークのマージンを向上することのできる技術を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明は、素子分離領域中の埋め込み酸化膜を落込ませるようにする。これにより、基板の結晶欠陥の発生を抑制することができる。
具体的には、以下の構成を有することができる。
【００１６】
本発明の発明者は基板上に素子分離領域が形成されており、素子形成領域にゲート構造が形成されている場合で、さらにシリコン基板に砒素やりんなど不純物を高濃度で打ち込んだ場合に、結晶欠陥が発生しやすくなることについて検討を行った。その結果、基板に不純物が打ち込まれると、不純物が打ち込まれた領域（不純物形成領域）には高い応力（不純物起因応力）が生じ、この不純物起因応力がゲート構造や素子分離形成過程で生じる応力（ＳＴＩ応力）によって拘束されて結晶欠陥が生じることを突き止めた。これに基づき、この不純物応力を拘束しないように、ＳＴＩ応力を低減することで結晶欠陥を抑制できることを見出した。
【００１７】
または、素子分離領域はシリコン基板に溝を形成し、例えば、埋め込み酸化膜を埋め込んだものである。トランジスタ形成過程では多くのシリコン基板酸化工程が存在する。酸化種となる酸素は溝内部にも埋め込み酸化膜を通して拡散するので、溝側壁にも酸化膜が成長する。ＳｉからＳｉＯ２変化時に約２倍の体積膨張が生じる。この体積膨張は埋め込まれた酸化膜によって拘束を受けるので、シリコン基板中には高い圧縮の応力が生じる。そのため、この圧縮応力を低減するため、埋め込んだ埋め込み酸化膜をシリコン基板表面から落込ませるようにした。これにより、酸化に伴う応力を低減することで結晶欠陥を抑制できる。
【００１８】
また、具体的には以下の形態をとることができる。
（１）半導体基板と、前記半導体基板に形成された溝と前記溝に埋め込まれた埋込み絶縁膜を有する素子分離領域と、前記素子分離領域に隣接して形成されゲート絶縁膜とゲート絶縁膜の上にゲート電極が形成されるアクティブ領域と、前記素子分離領域上に少なくともゲート電極の一部が位置し、前記ゲート電極の位置する第一の素子分離領域における前記埋めこみ絶縁膜の上側の第一端面が、前記ゲート電極膜の位置しない第二の素子分離領域における前記埋込み絶縁膜の第二の端面より上に位置するよう形成される領域を含むことを特徴とする。
前記ゲート電極が位置しない第二の素子分離領域は、例えば、前記第一の素子分離領域の周囲に位置する領域であることができる。前記第二の素子分離領域として測定する前記絶縁膜の端面面は、素子分離領域の溝側端部から溝深さ分だけ離れた測定領域において計測することができる。もし、前記測定領域が規定し難い場合は、アクティブ領域で挟まれた素子分離領域の中央を含む領域で計測するようにしてもよい（例えば、素子分離領域の基板側端部に素子分離領域より低い低下部が形成されている場合は、これを避けた領域とすることができる）。
なお、例えば、前記第一の界面は、前記埋込み絶縁膜の界面のうち、その上に位置するゲート電極と対向する領域の界面である。また、例えば、前記第二の界面は、前記埋込み絶縁膜の界面のうちその上に形成される層間絶縁膜と対向する領域の界面である。
（２）（１）において、第一の端面と第二の端面の差は前記ゲート絶縁膜の厚さより大きい。
【００１９】
ゲート電極を形成する過程において本発明を適応しない場合に形成される恐れのある段差より多い量だけ段差を形成することになる。一例として、ここではゲート絶縁膜の厚さとした。
（３）（１）において、前記アクティブ領域に前記ゲート電極に対応して基板に不純物が打込まれた不純物領域を有し、第一の端面と第二の端面の差は前記不純物領域における基板表面から不純物濃度が最も高くなる深さまでの距離より大きい。
（４）（１）において、第一の界面と第二の界面の差は４０ｎｍ以上である。または、２００ｎｍ以下である。より好ましくはこれらの範囲にあることである。
（５）半導体基板より素子分離領域の埋め込み絶縁膜界面の方が低くなるよう形成される。
例えば、半導体基板と、前記半導体基板上に形成されたゲート電極を有するアクティブ領域と、前記半導体基板に形成された溝と前記溝に埋め込まれた埋込み絶縁膜を有する素子分離領域と、を備え、前記埋め込み絶縁膜の界面は、前記ゲート電極が形成された半導体基板表面より低い位置に形成される。
【００２０】
また、更に、前記（１）において記載した構成を含むことが好ましい。
【００２１】
なお、前記埋め込み絶縁膜の界面とは、前記溝底部から最も離れた界面で計測することができる。例えば、前記埋め込み絶縁膜の最も上端部である。或いは、前記埋込み絶縁膜素子分離領域の溝側端部から溝深さ分だけ離れた測定領域において計測することができる。もし、前記測定領域が規定し難い場合は、アクティブ領域で挟まれた素子分離領域の中央を含む領域で計測するようにしてもよい。
（６）（５）において、前記アクティブ領域に前記ゲート電極に対応して基板に不純物が打込まれた不純物領域を有し、前記埋め込み絶縁膜の界面と前記半導体基板表面との差は、前記不純物領域における基板表面から不純物濃度が最も高くなる深さまでの距離より大きい。
（７）半導体基板と、前記素子分離領域と、前記ゲート絶縁膜と、前記アクティブ領域と前記素子分離領域と、前記アクティブ領域に堆積され前記ゲート電極より上に位置する上端面を有する層間絶縁膜と、を備え、前記ゲート電極の一部は前記素子分離領域に位置し、前記ゲート電極の周囲に位置する前記素子分離領域に堆積される前記層間絶縁膜の一部は、前記ゲート電極の下に位置する前記素子分離領域における前記埋込み絶縁膜の上面より溝底面側に形成されることを特徴とする。
【００２２】
より具体的な例としては、アクティブ領域上と素子分離領域上の一部にゲート電極膜及びゲート絶縁膜が具備され、該素子分離領域の埋込み酸化膜と該絶縁膜との界面は、半導体基板表面から落込んでおり、また、素子分離領域上にあるゲート電極膜と埋込み酸化膜との界面より落込んでいる。  または、素子分離領域の埋込み酸化膜と該絶縁膜との界面は、素子分離領域上にあるゲート膜と埋め込み酸化膜との界面より落込んでおり、さらに半導体基板表面から不純物の形成深さ以上に落込んでいる。
（８）（１）〜（７）において、埋め込み酸化膜が高密度（１×１０１０〜１×１０１２個／ｃｍ３）のプラズマを使用して作製したＨＤＰ膜を有する。
（９）素子分離領域とアクティブ領域に堆積されゲート電極より上に位置する上端面を有する層間絶縁膜と、を備え、前記ゲート電極の一部は前記素子分離領域に位置し、前記素子分離領域における前記埋め込み絶縁膜の前記埋め込み絶縁膜の上に堆積される膜と対向する界面のうち、前記ゲート電極が位置する第一の素子分離領域における第一の界面が、前記第一の素子分離領域の周囲に位置する第二の素子分離領域における第二の界面より高い位置に形成され、前記第一の界面と第二の界面との間に前記ゲート電極が配置する領域における前記半導体基板表面が位置するよう構成された領域を有することを特徴とする。
（１０）半導体基板に溝を形成し、前記溝内に前記基板より導電性の低い埋め込み絶縁膜を埋め込み、素子分離領域と前記素子分離領域に隣接するアクティブ領域を形成する工程、前記半導体基板にゲート絶縁膜とゲート電極膜及びその上に絶縁膜を堆積し、パターニングしてゲート電極を形成する工程、前記素子分離領域の前記埋め込み絶縁膜の一部を除去し、前記埋め込み絶縁膜の表面に、前記ゲート電極が位置する第一の領域と、前記第一の領域の周りに、前記第一の領域より低い第二の領域を形成する工程、とを有する。
（１１）（１０）において、前記第二領域の前記埋め込み絶縁膜は、前記ゲート絶縁膜の厚さ以上除去される。
（１２）（１０）において、前記第二領域の前記埋め込み絶縁膜は、４０ｎｍ以上２００ｍ以下除去される。
（１３）半導体基板に溝を形成し、前記溝内に前記基板より導電性の低い埋め込み絶縁膜を埋め込み、素子分離領域と前記素子分離領域に隣接するアクティブ領域を形成する工程、前記半導体基板にゲート絶縁膜とゲート電極膜及びその上に絶縁膜を堆積し、パターニングしてゲート電極を形成する工程、レジストを半導体基板上に塗布し、パターンニングして前記素子分離領域において、前記ゲート電極が位置する第一の領域にレジストを残し、前記ゲート電極が位置しない第二の領域のレジストを除去し、前記第二の領域の前記埋め込み絶縁膜の一部を除去する工程、前記半導体基板表面に熱酸化膜を形成し、前記熱酸化膜を通過させて前記半導体基板に不純物を打ち込み、アニールして不純物領域を形成する工程、前記半導体基板に半導体基板より導電性の低い絶縁膜を堆積する工程、前記堆積した絶縁膜の前記不純物領域の位置に穴を開け、コンタクトホールを形成する工程、前記コンタクトホール内にシリコンより導電性の高い導電性材料を埋め込んでプラグを形成する工程、とを有する。
（１４）（１３）において、前記第二の領域の前記埋め込み絶縁膜は、前記不純物領域における基板から前記不純物が最高濃度となる深さ以上除去される。
（１５）以下の工程を有する。
（１）半導体基板に溝を形成し、溝内に埋め込み酸化膜を埋め込み、素子分離領域及び素子分離領域により電気的に隔てられたアクティブ領域を形成する工程、
（２）半導体基板にゲート酸化膜、ゲート電極膜及び絶縁膜を堆積してパターニングし、ゲート電極を形成する工程、
（３）レジストを前記半導体基板上に塗布して前記レジストをパターニングし、素子分離領域中の酸化膜の一部を除去する工程、
（４）前記半導体基板表面を熱酸化して熱酸化膜を形成し、前記熱酸化膜の上から不純物を前記半導体基板に打ち込み、アニールして不純物領域を形成する工程、
（５）前記素子分離領域及びアクティブ領域の上に層間絶縁膜を堆積する工程、
（６）前記層間絶縁膜に穴を開け、コンタクトホールを形成する工程、
（７）前記コンタクトホール内に導電性材料を埋め込み、前記不純物領域に電気的に連絡するプラグを形成する工程、
（８）前記層間絶縁膜上に、前記プラグに電気的に連絡する配線層を形成する工程。
（１７）  また、本発明は、半導体集積回路装置およびその製造技術に関し、特に、高集積化に適した不揮発性半導体記憶装置およびその製造方法に適用して有効な技術を提供することができる。
【００２３】
上記目的を達成するために、例えば、メモリアレイにおける素子分離部のリセス量を相対的に大きくし、周辺回路領域における素子分離部のリセス量をゼロまたは相対的に小さくするものである。これにより、フラッシュメモリにおいて基板に発生する結晶欠陥を抑制し、メモリセルのジャンクションリークのマージンを向上させることができる。
【００２４】
具体的には、以下の構成を有することができる。
【００２５】
基板のメモリアレイの素子分離部となる領域に第１の溝を形成し、基板の周辺回路領域の素子分離部となる領域に第２の溝を形成する工程と、基板上に絶縁膜を堆積した後、絶縁膜を平坦化して第１および第２の溝の内部に絶縁膜を埋め込む工程と、周辺回路領域をレジストパターンで覆った後、第１の溝の内部に埋め込まれた絶縁膜をエッチングして、第１の溝の内部に埋め込まれた絶縁膜の上面を第２の溝の内部に埋め込まれた絶縁膜の上面よりも落ち込ませ、メモリアレイにリセス量が相対的に大きい素子分離部を形成し、周辺回路領域にリセス量がゼロまたは相対的に小さい素子分離部を形成する工程とを有するものである。
【００２６】
このように、活性領域の幅が相対的に狭いメモリセルの素子分離部のリセス量を相対的に大きくすることにより、素子分離部が基板に生ずる応力を低減することができるので、基板に発生する結晶欠陥が抑制されて、メモリセルのジャンクションリークのマージンを向上することができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施形態の実施例について説明する。なお、本発明は以下に記載の形態に限られるものではなく、同様の効果を奏する他の形態に変形することもできる。
【００２８】
本発明の一実施例である半導体装置の製造工程について図１、図９、図１０を用いて説明する。図９は平面レイアウト図、図１は図９のＡ−Ａ’における断面図、図１０はＢ−Ｂ’における埋め込み酸化膜落ち込み形成後の断面図である。
（１）シリコン基板１００に浅溝を形成し、その溝内を１０００℃前後の温度で熱酸化して５〜３０ｎｍの熱酸化膜１０２を形成する。その後、溝内に埋め込み絶縁膜を埋め込む。例えば、ＣＶＤまたはスパッタ法で形成した酸化シリコンなどの埋込み酸化膜１０３を埋め込む。例えば、この溝の形成方法は以下に示す方法でも構わない。シリコン基板１００上にパッド酸化膜とシリコンナイトライド膜を堆積後にパターニングし、その後にシリコンナイトライド膜をマスクにドライエッチング法を用いてシリコン基板に２００〜４００ｎｍの溝を形成する。
【００２９】
そしてその後には埋め込み酸化膜の緻密化を行うことが好ましい。例えば、希釈酸化雰囲気中又は窒素ガス雰囲気中で１０００℃〜１１５０℃、１〜２時間のアニールを施す。さらに、シリコン基板上の余分な埋め込み酸化膜１０３をＣＭＰ法等で平坦化後に除去し、素子分離領域（ＳＴＩ領域）１１９を形成する（図１（ａ））。素子分離領域以外はアクティブ領域１１８となる。
（２）シリコン基板１００表面を９００℃、酸素雰囲気中で熱処理して約１０ｎｍの犠牲酸化膜１２５を形成し、この膜をバッファ層にボロンや燐などの不純物を濃度１Ｅ１３（個／ｃｍ２）程度打ち込み、ｗｅｌｌ層１０５を形成する。その後、上記熱酸化膜を希釈したＨＦにより除去し、基板上に、ゲート酸化膜１０６、多結晶シリコン膜１０７、タングステン膜１０８、シリコンナイトライド膜１０９を順次堆積・パターニングしてゲート電極を形成する（図１（ｂ））。この際、ゲート酸化膜１０６は完全に除去しなくてもよい。
（３）その後、レジスト１０４を堆積し、ゲート電極をパターニングしたマスクを用いて、ゲート電極上にレジストを残す。この際、マスク寸法よりパターニングされたレジスト寸法の方が少し大き目の寸法となるようにし、ゲート電極すべてをレジストで覆うようにする。
【００３０】
上記マスクはゲート端部下のゲート酸化膜１０６を除去しないようにするためのものであるので、使用するマスクは工程（１）の浅溝を形成した際に使用したマスクでも構わない。また、本目的に沿うものであるならば、その他のもの方法でも構わない（図１（ｃ））。また、ゲート端部下のゲート酸化膜１０６を除去しても電気的特性が低下しない製品であれば、パターニングされたレジスト寸法をマスク寸法より大きくしなくてもよい。マスク寸法に対応したレジスト寸法にすることができる。
（４）埋め込み酸化膜１０３をドライエッチング法を用いてシリコン基板１００表面から落込ます（図１（ｄ））。ゲート電極をマスクとしているので、ゲート電極下の埋め込み酸化膜は除去されず、そうでない領域の埋め込み酸化膜の所定の厚さが除去され、ゲート電極端部近傍では落込ませた分の段差１２６が形成される（図１０参照）。このように、図１ｄと図１０を併せて見れば明らかなように、素子分離領域へのゲート電極が張り出している部分の周囲の領域（素子分離領域）の表面（素子分離領域を形成する埋め込み絶縁膜における、その上に堆積される層との界面）は、ゲート電極下の埋め込み膜に足して段差ができ（図１０）、基板に対しても段差ができる（図１ｄ））ということになる。
（５）その後、９００℃、酸素雰囲気中で熱処理してシリコン基板表面に３〜１０ｎｍの厚さの熱酸化膜Ａ１１０を形成し、この膜をバッファ層にシリコン基板１００にボロン（ＰＭＯＳの場合）やひ素（ＮＭＯＳの場合）を濃度１Ｅ１３（個／ｃｍ２）程度打ち込み、低濃度層１１１を形成する（図１（ｅ））。本実施例では、（８）工程において、シリコン基板１００からの電極引き出しのために、電極プラグとなる多結晶シリコン１１５をコンタクト領域１２０に直接堆積してコンタクトさせたが、この際のコンタクト抵抗を低抵抗化する必要がある場合には、図１（ｆ）工程のシリコンナイトライド膜Ａ１１２パターニング後にシリサイド膜を形成することが好ましく、上記、シリサイド膜は例えば、ＣｏＳｉ２、ＴｉＳｉ２、ＮｉＳｉ２などである。
【００３１】
なお、本実施例では熱酸化膜Ａ１１０を形成してボロンやひ素などの不純物（添加元素）をシリコン基板内に導入する形態について記載したが、工程を効率化する観点などから、前記熱酸化膜Ａ１１０を形成工程を実施せずに、露出させてシリコン基板に不純物を導入するようにしてもよい。
（６）その後、絶縁膜となるシリコンナイトライド膜Ａ１１２を堆積後、パターニングして、露出したシリコン基板１００にボロン（ＰＭＯＳの場合）やひ素（ＮＭＯＳの場合）を濃度５Ｅ１４〜３Ｅ１５（個／ｃｍ２）程度打ち込む。その後、例えば１０００℃で短時間のランプアニ‐ルを実施し、高濃度層１１４を形成する。
化学気相法でいわゆる層間絶縁膜を形成するために、酸化膜Ａ１１３を基板表面全体に堆積し、ＣＭＰ等で酸化膜１１３を平坦化する（図１（ｆ））。ここで絶縁膜とは、ゲート電極形成後に埋め込み酸化膜１０３上に堆積される膜のことを言う。また、前記半導体基板より導電性の低い膜である。
（７）異方性のドライエッチングにより、酸化膜Ａ１１３を部分的に除去し、コンタクト領域１２０を形成する。（図１（ｇ））。
（８）シリコン基板１００からの電極引き出しのために、電極プラグとなる多結晶シリコン１１５をコンタクト領域１２０に堆積し、トランジスタが完成する（図１（ｈ））。また、必要に応じて、前記層間絶縁膜である酸化膜Ａ１１３の上の層に、前記プラグに連絡する配線層を形成する。なお、電極プラグは電気抵抗が低いものであればよいので、その他の金属、例えばタングステン等でも構わない。
【００３２】
次の本発明の作用効果について説明する。図２に本実施例となる（３）、（４）工程を省いて製造した場合のゲート端部近傍（図１（ｈ）のｃ）のＴＥＭ像を示す。図２から、シリコンナイトライド端部近傍から結晶欠陥が生じ、さらに不純物が打ち込まれたシリコン基板表面は盛り上がっていることがわる。この盛り上がりから、不純物が打ち込まれた領域には、高い応力が生じていると考えられ、その応力（不純物起因応力）をシリコン基板の反り量を測定することで評価した。その結果、図３に示すように不純物打ち込み後では、打ち込み量５Ｅ１４個・ｃｍ−２までは−３５０ＭＰａ程度の圧縮応力が生じ、３Ｅ１５個・ｃｍ−２で−５００ＭＰａと濃度の増加に伴い応力が増加することがわかった。これは、不純物をシリコン基板に打ち込むと打ち込んだ原子がシリコン原子の格子間位置に存在するので、打ち込んだ領域には高い応力が生じるものであると考えられる。また、この盛り上がりは不純物打ち込み後の熱処理後に不純物原子がシリコン原子と置換し、さらに不純物を打ち込んだ分、余剰な原子が盛り上がったものと考えられる。
【００３３】
結晶欠陥は、不純物を打ち込んだ領域近傍に素子分離領域（ＳＴＩ領域）がある場合に多く見られる。このＳＴＩ構造はシリコン基板に溝を形成し、埋め込み酸化膜を埋め込んだものであり、従来のＬＯＣＯＳ構造に比べてマスク寸法通りのアクティブ幅が確保できることから、０．２５μｍプロセス以降に使うことが好ましい。しかし、このＳＴＩ構造はシリコン基板中に高い圧縮の応力を生じさせ、結晶欠陥を発生させるおそれがある。ＳＴＩ構造の応力発生メカニズムは以下の通りである（図４参照）。図４は、埋め込み酸化膜１０３及び熱酸化膜１０２を有するＳＴＩ領域に隣接したアクティブ領域のシリコン基板部分の状態を模式的に示す。トランジスタ形成過程では多くのシリコン基板酸化工程が存在するので、酸化種となる酸素は溝内部の埋め込み酸化膜１０３を通して拡散し、溝側壁にも酸化膜が成長する。ＳｉからＳｉＯ２変化時に約２倍の体積膨張が生じ、この体積膨張が埋め込み酸化膜１０３によって拘束を受けるので、シリコン基板中には高い圧縮の応力（ＳＴＩ応力）が生じる。
【００３４】
結晶欠陥は不純物起因応力がこのＳＴＩ応力によって大きい拘束を受け生じるものと考えられる。つまり、結晶欠陥を防止させるには、第一に不純物起因応力を如何に開放させるか、第二に不純物応力を拘束しているＳＴＩ応力を如何に低減できるかがかぎであると言える。
【００３５】
ＳＴＩ領域の埋め込み酸化膜をシリコン基板から落込ませることで、溝の側壁（図５のＡ部）がフリー面となり、不純物起因応力の開放とＳＴＩ応力が低減できると考えられる。図５はＳＴＩ構造を形成した後に不純物を打ち込み、シリコン基板表面に発生する応力の埋め込み酸化膜落込み量依存性を解析したものである。解析はアクティブ幅０．５μｍ、ＳＴＩの溝幅０．３μｍ、溝深さ０．３５μｍ、不純物打ち込み深さ４０ｎｍの条件で行ったものである。図の横軸は埋め込み酸化膜の落込み量（図５のＢ）、縦軸はシリコン基板表面に発生する応力である。シリコン基板表面に発生する応力は埋め込み酸化膜の落込み量が不純物打ち込み領域内（不純物打ち込み深さ４０ｎｍ未満）にある場合はそれほど減少しないが、不純物打ち込み領域を越えると急激に減少し、溝深さの半分程度以降でほぼ一定の応力値となり、ＳＴＩの埋め込み酸化膜を落込ませることでシリコン基板表面に発生する応力が減少することが明らかとなった。本結果をもとにトランジスタを試作した結果を図６に示す。図６は図２に対応した場所を示す。図６は実施例に従いトランジスタを試作し、埋め込み酸化膜を５０ｎｍ落込ませた結果である。図２で生じていた結晶欠陥は発生せず、本方法が有効性であることが分かった。
【００３６】
このように、ＳＴＩ領域の埋め込み酸化膜をシリコン基板から落込ませることで、不純物起因応力を開放させ、または更に、不純物応力を拘束しているＳＴＩ応力を低減できので、結晶欠陥を防止させるために寄与できる。
本実施例では、（８）工程において、シリコン基板１００からの電極引き出しのために、電極プラグとなる多結晶シリコン１１５をコンタクト領域１２０に直接堆積してコンタクトさせたが、この際のコンタクト抵抗を低抵抗化する必要がある場合には、図１（ｆ）工程のシリコンナイトライド膜Ａ１２パターニング後にシリサイド膜を形成することが好ましく、上記、シリサイド膜は例えば、ＣｏＳｉ２、ＴｉＳｉ２、ＮｉＳｉ２などである。
【００３７】
また、図５に示したように、埋め込み酸化膜の落ち込み量を不純物落ち込み深さ以上とすることが応力低減効果の観点からは好ましい。ここで言う不純物打ち込み深さとは、シリコン基板表面からシリコン基板中の不純物ピーク濃度位置までの距離Ｒｐに不純物濃度バラツキの標準偏差σをあわせたＲｐ＋σのことであり、図１（ｈ）工程のＣの位置で濃度深さが均一な部分におけるものである。ゲート電極端部や素子分離部端部では、ピーク濃度深さが大きく変化しているので、これらの領域に挟まれたピーク濃度深さの少ない領域で測定することができる。
【００３８】
例えば、基板のサイドウォール端部（サイドウォールを備えていない場合はゲート電極端部）と素子分離溝端部との距離の中間部（例えば１／２の場所）において測定することができる。
【００３９】
なお、これは例えばｅｎｅｒｇｙ−ｄｉｓｐｅｎｓｉｖｅ  Ｘ−ｒａｙ（ＥＤＸ）等により測定することができる。
【００４０】
また、具体的には、不純物のピーク濃度までの深さ、或いはより好ましくは、前記ピーク濃度までの深さの１．５倍、更に好ましくは２倍の深さ以上の埋め込み酸化膜の落ち込み量を備えることが好ましい。
【００４１】
或いは、図５に基づいて、応力低減効果の観点から、５０ｎｍ以上埋め込み酸化膜を落ち込ませることが好ましい。なお上限は効果の変動が少なくなり、安定した領域である２００ｎｍ以下程度にすることが妥当である。これ以上にしても、顕著な効果増加があまりない恐れがあるからである。この後の工程でこの上に膜を堆積することから段差を少なくする観点でもこの程度以下に抑えることが妥当である。なお、前記効果は少なくなる可能性もあるが、製造上の都合或いは不純物打ち込み領域の関係を考慮して、例えば４０ｎｍ以上の埋込み酸化膜の落込み量を有するようにすることもできる。
【００４２】
なお、不純物ピーク濃度についての検討は、前述のように基板に導入された低濃度の不純物のピークと高濃度の不純物のピークが異なる場合に鑑みて、高濃度の不純物における濃度ピークに基いて前述の判断などをすることができる。
【００４３】
また、不純物の濃度ピークより半導体基板表面から深い領域になるにしたがい、導入された不純物の濃度は低くなる。素子分離膜の半導体基板表面からのリセス量は、ウエルを構成する不純物濃度と打込み不純物濃度が同じになる接合面の深さ以下にとどめておくことがその後形成される半導体装置の電気特定の観点で好ましい。十分なマージンをとって整合誤差等によらず安定して特性低下を抑制する観点からはリセス量は前記接合面の深さの８０％以下の深さにしておくことが好ましい。
【００４４】
本実施例ではレジストをマスクにドライエッチングにより素子分離中の埋め込み酸化膜を除去したが、当然ながら別な方法で行ってもよい。
【００４５】
他の方法としては、例えば、図１（ｂ）後に図１（ｅ）記載したイオン導入を行って、その後に素子分離領域のリセスを形成することもできる。
【００４６】
その場合のプロセスとしては、基本的には前述している図１（ａ）〜（ｈ）と同様のプロセスを有することができるが、図１（ｃ）〜（ｅ）の代わりに以下の工程を実施する点を特徴とする。
【００４７】
図１（ｆ）の前に、以下の（１）、（２）工程を実施する。これにより比較的容易に埋め込み酸化膜１０３に落ち込みを形成することが可能である。
（１）シリコン基板１００にボロン（ＰＭＯＳの場合）やひ素（ＮＭＯＳの場合）などの不純物をを濃度１Ｅ１３（個／ｃｍ２）程度打ち込み、低濃度層１１１形成する。その後、絶縁膜となるシリコンナイトライド膜Ａ１１２を堆積後、パターニングする（図１６（ａ））。
（２）シリコンナイトライド膜Ａ１１２をマスクにして、埋め込み酸化膜１０３をドライエッチング法を用いてシリコン基板１００表面から落ち込まし、露出したシリコン基板１００にボロン（ＰＭＯＳの場合）やひ素（ＮＭＯＳの場合）などの不純物を濃度５Ｅ１４〜３Ｅ１５（個／ｃｍ２）程度打ち込み、高濃度層１１４を形成する（図１６（ｂ））。
【００４８】
その後にランプアニールにより約１０００℃に短時間維持し、打込みにより乱れた結晶構造を再結晶化などにより前記高濃度層を形成した領域の基板表面をコンタクトとして良好な状態にする。
【００４９】
これにより、レジストを用いる場合に比べてセルフアラインでの位置決めができるので、装置特性のばらつきを低減できる。また微細化パターンに適用可能である。図７（ｃ）のレジスト形成工程を省略して図１６（ａ）（ｂ）のようにエッチングを図１の対応する場合より長めにすることで効果的に素子分離領域のリセスを形成することができる。
【００５０】
なお、上記説明では、図１（ｂ）において、ゲート電極のパターンニング時にゲート電極周辺のシリコン基板上のシリコン酸化膜を除去するように記載しているが、それ以外の形態をとることもできる。
【００５１】
例えば、図１（ｂ）において、ゲート電極パターンニング時に周辺のシリコン基板上の熱酸化膜を除去せずにゲート電極を形成する。このサイドウォール部にシリコンナイトライド膜Ａ１１２形成・パターンニングする工程でゲート電極部と素子分離部との間のシリコン基板１００を露出させる形態を開示しているが、以下のようにすることもできる。
【００５２】
例えば、ゲート電極側壁のサイドウォールの絶縁膜を形成・パターンニングするする工程で、エッチング量を前述の形態より少なくして、前記領域のシリコン基板１００表面にパット酸化膜などの酸化膜が残っているようにする。これにより、図１（ｅ）に示した熱酸化膜Ａ１１０を形成する工程を省略或いは少なくすることができる。
【００５３】
なお、図１（ｄ）中で埋め込み酸化膜をシリコン基板表面から一様に落ち込こませたが、埋め込み酸化膜の一部でもシリコン基板から落込んでいれば効果があることは言うまでもない。または、素子形成領域ではさまれた素子分離層形成で挟まれたＳＧＩの領域のうち、過半数が落ち込んでるようにする。（具体的には、素子形成領域で挟まれるように引いた断面における素子分離層の表面の過半数の領域が落込んでいるよう配置されることができる）。
【００５４】
落込みの測定場所として他には、埋込み絶縁膜の上端部を比較対象とすることもできる。
【００５５】
図７に他の形態として、前記製造工程において、ゲート電極形成前に埋め込み酸化膜の落ち込み形成をするように変更した場合の構造を示す。ゲート電極膜が図７に示すようにＳＴＩ溝上端部Ａを回り込むように形成される恐れがある。溝上端部に電界が集中し、ＭＯＳトランジスタの閾値電圧のシフト等、電気的の変化を抑制する観点からは、先に記載のように、埋め込み酸化膜の落込み形成を上記（２）工程のゲート電極形成後に行う方が好ましい。
もちろん、これらの影響が少ない製品や他の観点から、埋め込み酸化膜の落込み形成はゲート電極を含むトランジスタ形前でＳＴＩ形成後（工程（１）後）に行うこともできる。
【００５６】
また、結晶欠陥の発生は、シリコン基板に不純物を打ち込み、その後の結晶回復アニールで生じる場合が多い。そのため、前記埋め込み酸化膜の落込み形成はこの結晶回復アニールの前までに行うことが有効である。
【００５７】
また、ＳＴＩ構造の製造方法として、図１１に示すように製造すると、埋め込み酸化膜１０３の溝と隣接する領域が他の埋め込み酸化膜１０３表面より低くなる低下領域が形成されにくいので、本方法を用いた場合には特に有効である。
（１）シリコン基板１００上にパッド酸化膜１２１を厚さ約１０ｎｍ、シリコンナイトライド膜Ｂ１２２を厚さ約１５０ｎｍ堆積後にパターニングし、その後、シリコンナイトライド膜Ｂ１２２上に酸化膜Ｂ１２３を堆積する。この酸化膜Ｂ１２３を深さ方向のみを選択的にエッチングするドライエッチング法を用いて、パッド酸化膜１２１とシリコンナイトライド膜Ｂ１２２端部側壁に残す（図１１（ａ））。
（２）酸化膜Ｂ１２３をマスクにシリコン基板１００に２００〜４００ｎｍ程度の溝を形成
する（図１１（ｂ））。
（３）溝内を１０００℃前後の温度で熱酸化して５〜３０ｎｍの熱酸化膜１０２を形成する。その後、溝内に埋め込み絶縁膜を埋め込む。例えば、ＣＶＤまたはスパッタ法で形成した酸化シリコンなどの埋込み酸化膜１０３を埋め込む。そして、希釈酸化雰囲気中又はＮ２雰囲気中で１０００℃〜１１５０℃、１〜２時間のアニールを施す（図１１（ｃ））。
（４）埋め込み酸化膜１０３をシリコンナイトライド膜Ｂ１２２をストッパにＣＭＰ法等で平坦化し、その後、シリコンナイトライド膜Ｂ１２２とパッド酸化膜Ｂ１２１をそれぞれ、１５０〜２００℃程度に加熱したりん酸とフッ酸により除去する（図１１（ｄ））。このようなＳＴＩ構造の製造方法とすることで、埋め込み酸化膜１０３がシリコン基板１００上に図３７（ｄ）のｄだけ堆積されるようになり、埋め込み酸化膜の前記低下領域が形成されにくくなるので、このような製造方法の場合では強制的に落込みを形成する本方法が特に有効である。
このようにすることにより、ゲート電極の一部は素子分離領域に位置し、素子分離領域における埋め込み絶縁膜の埋め込み絶縁膜の上に堆積される膜と対向する界面のうち、ゲート電極が位置する第一の素子分離領域における第一の界面が、第一の素子分離領域の周囲に位置する第二の素子分離領域における第二の界面より高い位置に形成され、前記第一の界面と第二の界面との間にゲート電極が配置する領域における半導体基板表面が位置するような関係を有するように形成されることができる。
【００５８】
さらに、ＳＴＩ構造の製造方法として、図１２に示すように製造すると、埋め込み酸化膜３の前記低下領域が形成されにくいので、本方法を用いた場合にも特に有効である。
（１）シリコン基板１００上にパッド酸化膜１２１を厚さ約１０ｎｍ、シリコンナイトライド膜Ｂ１２２を厚さ約１５０ｎｍ堆積後にパターニングし、シリコンナイトライド膜Ｂ１２２をマスクにシリコン基板１００に２００〜４００ｎｍ程度の溝を形成する。その後、溝内を１０００℃前後の温度で熱酸化して５〜３０ｎｍの熱酸化膜１０２を形成する（図１２（ａ））。
（２）溝内に埋め込み絶縁膜を埋め込む。例えば、ＣＶＤまたはスパッタ法で形成した酸化シリコンなどの埋込み酸化膜１０３を埋め込む。そして、埋め込み酸化膜１０３を希釈酸化雰囲気中又はＮ２雰囲気中で１０００℃〜１１５０℃、１〜２時間のアニールを施し、埋め込み酸化膜１０３の緻密化を行う。その後、埋め込み酸化膜１０３をシリコンナイトライド膜Ｂ１２２をストッパにＣＭＰ法等で平坦化する（図１２（ｂ））。
（３）シリコンナイトライド膜Ｂ１２２を１５０〜２００℃程度に加熱したりん酸により除去する（図１２（ｃ））。
（４）シリコン基板１００上に酸化膜Ｂ１２３を堆積し、この酸化膜Ｂ１２３を深さ方向のみを選択的にエッチングするドライエッチング法を用いて、埋め込み酸化膜１０３の側壁にのみ酸化膜Ｂ１２３を残す（図１２（ｄ））。この後に、酸化膜Ｂ１２３の緻密化を目的に１０００℃程度のアニールを行ってもよい。
【００５９】
このようなＳＴＩ構造の製造方法とすることで、埋め込み酸化膜１０３がシリコン基板上に図１２（ｄ）のｄだけ堆積されるようになり、埋め込み酸化膜は前記低下領域が形成されにくくなるので、このような製造方法の場合では強制的に落込みを形成する本方法が特に有効である。
【００６０】
さらに、ＳＴＩ構造の製造方法として、図１３に示すように製造すると、埋め込み酸化膜１０３の前記低下領域が形成されにくいので、本方法を用いた場合にも特に有効である。
（１）シリコン基板１００上にパッド酸化膜１２１を厚さ約１０ｎｍ、シリコンナイトライド膜Ｂ１２２を厚さ約２００〜２５０ｎｍ堆積後にパターニングし、シリコンナイトライド膜Ｂ１２２をマスクにシリコン基板１００に２００〜４００ｎｍ程度の溝を形成する（図１３（ａ））。
（２）その後、シリコンナイトライド膜Ｂ１２２の一部を１５０〜２００℃程度に加熱したりん酸により除去し、シリコン基板１００の溝上端部からシリコンナイトライド膜Ｂ１２２を２０〜５０ｎｍ後退させる（図１３（ｂ））。
（３）溝内を１０００℃前後の温度で熱酸化して５〜３０ｎｍの熱酸化膜１０２を形成し、さらに溝内に埋め込み絶縁膜を埋め込む。例えば、ＣＶＤまたはスパッタ法で形成した酸化シリコンなどの埋込み酸化膜１０３を埋め込む。そして、埋め込み酸化膜１０３を希釈酸化雰囲気中又はＮ２雰囲気中で１０００℃〜１１５０℃、１〜２時間のアニールを施し、埋め込み酸化膜１０３の緻密化を行う（図１３（ｃ））。
（４）埋め込み酸化膜１０３をシリコンナイトライド膜Ｂ１２２をストッパにＣＭＰ法等で平坦化し、その後、シリコンナイトライド膜Ｂ１２２とパッド酸化膜Ｂ１２２をそれぞれ、１５０〜２００℃程度に加熱したりん酸とフッ酸により除去する（図１３（ｄ））。このようなＳＴＩ構造の製造方法とすることで、埋め込み酸化膜１０３がシリコン基板上に図１３（ｄ）のｄだけ堆積されるようになり、埋め込み酸化膜は前記低下領域が形成されにくくなるので、このような製造方法の場合では強制的に落込みを形成する本方法が特に有効である。
【００６１】
さらに、ＳＴＩ構造の製造方法として、図１４に示すように製造すると、埋め込み酸化膜１０３の前記低下領域が形成されにくいので、本方法を用いた場合にも特に有効である。
（１）シリコン基板１００上にパッド酸化膜１２１を厚さ約１０ｎｍ、シリコンナイトライド膜Ｂ１２２を厚さ約１５０ｎｍ堆積後にパターニングし、シリコンナイトライド膜Ｂ１２２をマスクにシリコン基板１００に２００〜４００ｎｍ程度の溝を形成する。その後、溝内をＡＭＡＴ社製のＩＳＳＧ酸化（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）炉体で１０００℃〜１１５０℃前後の温度で熱酸化して５〜３０ｎｍの熱酸化膜１０２を形成する。ＩＳＳＧ酸化方式では、酸化剤となる水蒸気を炉外で形成するのではなく、水素と酸素を炉内に導き、炉内で水蒸気を形成するもので、シリコンだけでなくシリコンナイトライド膜も酸化される。そのため、シリコンナイトライド膜Ｂ１２２膜表面に酸化が形成され、結果的にシリコンナイトライド膜Ｂ１２２は溝上端部から後退した格好となる（図１４（ａ））。
（２）溝内に埋め込み絶縁膜を埋め込む。例えば、ＣＶＤまたはスパッタ法で形成した酸化シリコンなどの埋込み酸化膜１０３を埋め込む。そして、埋め込み酸化膜１０３を希釈酸化雰囲気中又はＮ２雰囲気中で１０００℃〜１１５０℃、１〜２時間のアニールを施し、埋め込み酸化膜１０３の緻密化を行う。その後、埋め込み酸化膜１０３をシリコンナイトライド膜Ｂ１２２をストッパにＣＭＰ法等で平坦化する（図１４（ｂ））。
（３）シリコンナイトライド膜Ｂ１２２とパッド酸化膜をそれぞれ、１５０〜２００℃程度に加熱したりん酸とフッ酸により除去する（図１４（ｃ））。
【００６２】
このようなＳＴＩ構造の製造方法とすることで、埋め込み酸化膜１０３がシリコン基板上に図１４（ｃ）のｄだけ堆積されるようになり、埋め込み酸化膜は前記低下領域が形成しにくくなるので、このような製造方法の場合では強制的に落込みを形成する本方法が特に有効である。
【００６３】
さらに、ＳＴＩ構造の製造方法として、図１５に示すように製造すると、埋め込み酸化膜１０３の前記低下領域が形成されにくいので、本方法を用いた場合にも特に有効である。
（１）シリコン基板１００上にパッド酸化膜１２１を厚さ約１０ｎｍ、多結晶シリコン膜（もしくはアモルファスシリコン膜）１２４を厚さ１０〜５０ｎｍ、シリコンナイトライド膜Ｂ１２２を厚さ約１５０ｎｍ順次堆積した後にパターニングし、シリコンナイトライド膜Ｂ１２２をマスクにシリコン基板１００に２００〜４００ｎｍ程度の溝を形成する。その後、溝内を１０００℃〜１１５０℃前後の温度で熱酸化して５〜３０ｎｍの熱酸化膜１０２を形成する。この際、多結晶シリコン膜１２４は酸化されるので、シリコン基板１００上の溝上端部には厚い酸化膜が形成される図１５（ａ））。
（２）溝内に埋め込み絶縁膜を埋め込む。例えば、ＣＶＤまたはスパッタ法で形成した酸化シリコンなどの埋込み酸化膜１０３を埋め込む。そして、埋め込み酸化膜１０３を希釈酸化雰囲気中又はＮ２雰囲気中で１０００℃〜１１５０℃、１〜２時間のアニールを施し、埋め込み酸化膜１０３の緻密化を行う。（図１５（ｂ））。
（３）その後、埋め込み酸化膜１０３をシリコンナイトライド膜Ｂ１２２をストッパにＣＭＰ法等で平坦化し、シリコンナイトライド膜Ｂ１２２とパッド酸化膜１２１をそれぞれ、１５０〜２００℃程度に加熱したりん酸とフッ酸により除去する（図１５（ｃ））。
【００６４】
このようなＳＴＩ構造の製造方法とすることで、埋め込み酸化膜１０３がシリコン基板上に図１５（ｃ）のｄだけ堆積されるようになり、埋め込み酸化膜は前記低下領域が形成しにくくなるので、このような製造方法の場合では落込みを形成する本方法が特に有効である。
【００６５】
さらに、埋め込み酸化膜の製造方法として１×１０１０〜１×１０１２個／ｃｍ３高密度のプラズマを使用して作製したＨＤＰ膜は、ＣＶＤ法やスパッタ法で作製した膜より密度が高く、フッ酸により除去されにくい。そのため、不要となったパッド酸化膜１２１や犠牲酸化膜１２５を除去する際にこの膜は除去されにくく前記低下領域は形成されにくくなるので、  ＨＤＰ膜を使用した場合に本方法は特に有効である。
【００６６】
ＳＴＩの応力を低減させる方法として、工程（１）の熱酸化膜２形成後にＮＯガス中で熱処理し、シリコン基板と熱酸化膜２界面にオキシナイトライドを形成する方法、また、窒素プラズマにさらして、熱酸化膜２表面に酸窒化物を形成する方法等がある。これらの方法は、酸素の拡散を抑制して、ＳＴＩ応力を低減するものであるが、完全には酸素の拡散を防止できない。そのため、これらを行った場合でも本方法は有効である。
【００６７】
すなわち、ＳＴＩ起因で生じる応力が存在する場合、本方法は有効である。
【００６８】
また、前述の実施例においては、ＤＲＡＭその他一般のＭＯＳなどの電界効果型トランジスタに関する構造を示したが、本願発明は、Ｆｌａｓｈなどのように溝の酸化量が多い半導体装置に適応するとその効果が大きい。
【００６９】
次に第３の実施例に本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００７０】
また、本実施の形態においては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）をして電界効果トランジスタの総称とし、これをＭＯＳと略し、ｐチャネル型のＭＯＳＦＥＴをＰＭＯＳと略し、ｎチャネル型のＭＯＳＦＥＴをＮＭＯＳと略す。
【００７１】
本実施の形態においては、例えば５１２メガビットの記憶容量を有するフラッシュメモリに本発明を適用した場合について説明する。ただし、本発明は５１２メガビットのものに限定されるものではなく種々適用可能であり、例えば５１２メガビットよりも小さい２５６メガビットのもの、あるいは５１２メガビット以上のものにも適用可能である。
【００７２】
図１７には、そのフラッシュメモリの一実施の形態のブロック構成が示されている。まず、同図をもとに、本実施の形態のフラッシュメモリの構成の概要について説明する。
【００７３】
メモリアレイＭＡＲＹに対して、ワード線を選択する行デコーダＸＤが接続されると共に、ビット線を選択する列デコーダＹＤがセンスアンプデータラッチＳＡＤＬを介して接続される。入出力バッファＩＯＢは、行アドレスバッファＸＢを介して行デコーダＸＤに接続されると共に列アドレスバッファＹＢを介して列デコーダＹＤに接続され、さらにセンスアンプデータラッチＳＡＤＬおよび制御回路ＣＣにも接続される。制御回路ＣＣは、電源制御回路ＶＣＣを介して行デコーダＸＤおよびセンスアンプデータラッチＳＡＤＬに接続される。
【００７４】
制御回路ＣＣは、コマンドデコーダ、電源切り換え回路および書き込み／消去回路から構成される。また、電源制御回路ＶＣＣは、基準電圧発生回路、書き込み／消去電圧発生回路および検証電圧発生回路から構成される。ここで、基準電圧発生回路は、書き込み／消去電圧発生回路および検証電圧発生回路等の各所定電圧を発生するために各回路へ入力される参照電圧を生成する回路である。
【００７５】
メモリアレイＭＡＲＹは、半導体基板の主面の大半を占めて配置されており、図の水平方向に平行して配置される所定数のワード線と、これに対して垂直な方向に平行して配置される所定数のビット線と、これらのワード線およびビット線の実質的な交点に格子配列される多数の２層ゲート構造型メモリセルとを有している。このメモリセルは、同一列に配置されるｍ＋１個を単位としてセルユニットにグループ分割され、そのセルユニットは、ｎ＋１個を単位としてメモリセルブロックを構成する。
【００７６】
さらに、この実施の形態のフラッシュメモリは、いわゆる階層ビット線方式を採り、メモリアレイＭＡＲＹのビット線は、各セルユニットを構成するｍ＋１個のメモリセルのドレインが共通結合されてなるサブビット線と、同一列に配置されたｐ＋１本のサブビット線がドレイン側の選択ＭＯＳを介して選択的に接続されるメインビット線からなる。
【００７７】
メモリアレイＭＡＲＹの各セルユニットを構成するｍ＋１個のメモリセルのソースは、対応するローカルソース線にそれぞれ共有接合され、これらのローカルソース線は、対応するソース側の選択ＭＯＳを介して共通ソース線に結合される。また、メモリアレイＭＡＲＹの同一行に配置されるｎ＋１個のメモリセルの制御ゲートは、対応するワード線にそれぞれ共通結合され、ドレイン側の選択ＭＯＳおよびソース側の選択ＭＯＳは、ワード線と平行して配置されるｐ＋１本のドレイン側ブロック選択信号線またはソース側ブロック選択信号線にそれぞれ共通結合される。
【００７８】
次に、図１７のフラッシュメモリに含まれるメモリアレイの部分的な回路図を図１８に示す。同図をもとに、メモリアレイの具体的構成について説明する。これらの回路はＮＭＯＳから構成されている。
【００７９】
図１８に示すように、本実施の形態のフラッシュメモリのメモリアレイＭＡＲＹは、ｐ＋１個のメモリセルブロックＭＣＢ０〜ＭＣＢｐ（図１８には、メモリセルブロックＭＣＢ０，ＭＣＢ１と、メモリセルブロックＭＣＢ２ならびにこれらのメモリセルブロックに関連する部分のみが例示される。以下、同様）を含み、これらのメモリセルブロックのそれぞれは、図の水平方向に平行して配置されるｍ＋１本のワード線Ｗ００〜Ｗ０ｍないしＷｐ０〜Ｗｐｍと、図の垂直方向に平行して配置されるｎ＋１本のメインビット線ＭＢ０〜ＭＢｎ（ＭＢ）とを含む。これらのワード線およびメインビット線の実質的な交点には、（ｍ＋１）×（ｎ＋１）個の２層ゲート構造型のメモリセルＭＣがそれぞれ格子配置される。
【００８０】
メモリアレイＭＡＲＹは、特に限定されないが、例えばＡＮＤ型アレイ構成とされ、メモリセルブロックＭＣＢ０〜ＭＣＢｐを構成するメモリセルＭＣは、同一列に配置されるｍ＋１個を単位としてｎ＋１個のセルユニットＣＵ００〜ＣＵ０ｎないしＣＵｐ０〜ＣＵｐｎにそれぞれグループ分割される。これらのセルユニットを構成するｍ＋１個のメモリセルＭＣのドレインは、対応するサブビット線ＳＢ００〜ＳＢ０ｎないしＳＢｐ０〜ＳＢｐｎにそれぞれ共通結合され、そのソースは、対応するローカルソース線ＳＳ００〜ＳＳ０ｎないしＳＳｐ０〜ＳＳｐｎにそれぞれ共通結合される。また、各セルユニットのサブビット線ＳＢ００〜ＳＢ０ｎないしＳＢｐ０〜ＳＢｐｎは、そのゲートが対応するドレイン側のブロック選択信号線ＭＤ０〜ＭＤｐに結合されたｎチャネル型のドレイン側選択ＭＯＳＮ１を介して対応するメインビット線ＭＢ０〜ＭＢｎに結合され、ローカルソース線ＳＳ００〜ＳＳ０ｎないしＳＳｐ０〜ＳＳｐｎは、そのゲートが対応するソース側のブロック選択信号線ＭＳ０〜ＭＳｐに結合されたｎチャネル型のソース側選択ＭＯＳＮ３を介して共通ソース線ＳＬに結合される。
【００８１】
メモリセルブロックＭＣＢ０〜ＭＣＢｐの各セルユニットは、さらに、対応するｍ＋１個のメモリセルＭＣの共通結合されたドレイン、すなわちサブビット線ＳＢ００〜ＳＢ０ｎないしＳＢｐ０〜ＳＢｐｎと、対応するｍ＋１個のメモリセルＭＣの共通結合されたソース、すなわちローカルソース線ＳＳ００〜ＳＳ０ｎないしＳＳｐ０〜ＳＳｐｎとの間にそれぞれ設けられるｎチャネル型の短絡ＭＯＳＮ２をそれぞれ含む。各メモリセルブロックに含まれるｎ＋１個の短絡ＭＯＳＮ２のゲートは、対応する短絡ＭＯＳ用のブロック選択信号線ＳＣ０〜ＳＣｐにそれぞれ共通結合される。
【００８２】
次に、本実施の形態のフラッシュメモリの素子配置および素子構造を図１９〜図２２によって説明する。図１９は上記メモリアレイの要部平面図、図２０は図１９と同じ平面領域であって図１９よりも上層のレイアウト層の要部平面図、図２１はメモリアレイおよび周辺回路領域の要部断面図、図２２は図１９のＢ−Ｂ線（メモリセルのチャネル部分をワード線に対して交差する方向（Ｙ方向）に沿って切断した線）の断面図である。周辺回路はメモリアレイを制御し、メモリアレイとデータの授受を行う関連回路の総称である。
【００８３】
なお、図２１（ａ）に示すメモリアレイは図１９のＡ−Ａ線（ワード線Ｗ上をその延在方向（Ｘ方向）に沿って切断した線）の断面に相当する。図２１（ｂ）に示す周辺回路領域にはメモリアレイとは異なる回路素子が形成されており、周辺回路領域に示した低電圧系ＮＭＯＳおよびＰＭＯＳは、駆動電圧が、例えば１．８〜３．３Ｖ程度の相対的に低い周辺回路用のＭＯＳである。周辺回路領域には駆動電圧が相対的に高い周辺回路用のＭＯＳも形成されるが、ここでは省略する。また、ここでは、図２１および図２２の断面図を中心に説明するが、平面的な構成の説明箇所については図１９および図２０を随時参照されたい。
【００８４】
上記半導体チップを構成する半導体基板１は、例えばｐ型のシリコン単結晶からなり、メモリアレイＭＡＲＹの半導体基板１には、例えばホウ素（Ｂ）が導入されてなるｐウェルＰＷｍが形成され、周辺回路領域の半導体基板１には、例えばホウ素が導入されてなるｐウェルＰＷｐおよび、例えばリン（Ｐ）またはヒ素（Ａｓ）が導入されてなるｎウェルＮＷｐが形成されている。
【００８５】
ｐウェルＰＷｍは、特に制限されないが、その下層に形成された埋め込みｎウェルＮＷｍと、ｐウェルＰＷｍの側部側に形成されたｎウェルＮＷｐとに取り込まれており、半導体基板１から電気的に分離されている。その埋め込みｎウェルＮＷｍは、例えばリンまたはヒ素が半導体基板１に導入されて形成されてなり、半導体基板１上の他の素子からのノイズが半導体基板１を通じてｐウェルＰＷｍ（すなわち、メモリセルＭＣ）に侵入するのを抑制または防止したり、ｐウェルＰＷｍの電位を半導体基板１とは独立して所定の値に設定したりする機能を備えている。
【００８６】
半導体基板１の主面には、例えば溝型の分離部（トレンチアイソレーション）ＳＴＩが形成されている。分離部ＳＴＩは半導体基板１に掘られた溝内に絶縁膜が埋め込まれて形成されており、分離部ＳＴＩの絶縁膜は、例えば酸化シリコン等からなる。メモリアレイＭＡＲＹにおける分離部ＳＴＩは、ワード線の延在方向（Ｘ方向）に沿って配置された複数のメモリセルＭＣ間を電気的に分離するように、Ｙ方向に沿って平面帯状に配置されており、例えば１μｍ未満の幅を有するストライプ状の活性領域を構成する。
【００８７】
また、メモリアレイＭＡＲＹでは、分離部ＳＴＩの絶縁膜の上面は半導体基板１の表面よりも落ち込んでおり、リセス量（半導体基板１の表面から分離部ＳＴＩの絶縁膜の上面までの落ち込み量）は相対的に大きく、例えば８０ｎｍ程度である。このように、分離部ＳＴＩをリセス量が相対的に大きい構造とすることにより溝の側壁の上部がフリー面となるので、８００℃以上の温度で熱処理を行った場合などに、半導体基板１に生ずる応力を低減することができる。
【００８８】
活性領域の幅が１μｍ以上で、パターンが相対的に疎に配置されている周辺回路領域では、分離部ＳＴＩの絶縁膜の上面は半導体基板１の表面とほぼ一致するように平坦化されている。リセス量はゼロまたは相対的に小さく、例えば０〜４０ｎｍ程度である。
【００８９】
周辺回路領域では、活性領域から分離部ＳＴＩにかけて連続的にＭＯＳのゲート電極が存在する。このため、周辺回路領域でリセス量が大きい分離部ＳＴＩを採用すると、活性領域の端部で電界集中が起こり、ＭＯＳのゲート絶縁膜が破壊されやすくなる。これを回避するためには、周辺回路領域の分離部ＳＴＩのリセス量をゼロまたは相対的に小さくすることが望ましい。なお、周辺回路領域の活性領域はメモリアレイの活性領域よりも大きいことから、周辺回路領域では、分離部ＳＴＩが半導体基板１に生ずる応力が分散されて、リセス量を大きくとらなくても結晶欠陥の発生は抑えられる。
【００９０】
各メモリセルＭＣは、半導体基板１に形成された一対のｎ型半導体領域２Ｓ，２Ｄと、半導体基板１の主面（活性領域）上に形成された絶縁膜３ａと、その上に形成された浮遊ゲート電極用の導体膜４と、その上に形成された層間膜５と、その上に形成された制御ゲート電極用の導体膜６とを有している。
【００９１】
メモリセルＭＣのｎ型半導体領域２Ｓは、ソース領域を形成する領域であり、上記ローカルソース線ＳＳの一部で形成されている。また、ｎ型半導体領域２Ｄは、ドレイン領域を形成する領域であり、上記サブビット線ＳＢの一部で形成されている。ローカルソース線ＳＳおよびサブビット線ＳＢは、上記Ｙ方向に沿って配置された複数個のメモリセルＭＣを平面的に挟むようにＹ方向に沿って互いに平行に平面帯状に延びて形成され、その挟まれた複数個のメモリセルＭＣの共有の領域となっている。
【００９２】
本実施の形態においては、このｎ型半導体領域２Ｓ（ローカルソース線ＳＳ）およびｎ型半導体領域２Ｄ（サブビット線ＳＢ）は、例えばヒ素が半導体基板１に、例えば１０１４／ｃｍ２程度以上導入されることで形成されている。これにより、半導体領域２Ｓ，２Ｄの浅い接合を実現でき、かつ、短チャネル効果等の発生を抑制または防止しつつ不純物濃度を増やすことができるので、微細化、信頼性の確保および抵抗（シート抵抗）の低下を実現することができる。なお、ローカルソース線ＳＳは選択ＭＯＳＮ３を介して金属膜等で形成された共通ソース線ＳＬ（図１８参照）と電気的に接続され、サブビット線ＳＢは選択ＭＯＳＮ１を介して金属膜等で形成されたメインビット線ＭＢと電気的に接続されている。
【００９３】
メモリセルＭＣを構成する絶縁膜３ａは、例えば厚さ９〜１０ｎｍ程度の酸化シリコン等からなり、情報の書き込みまたは消去に寄与する電子を半導体基板１から浮遊ゲート電極用の導体膜４に注入したり、その導体膜４に保持された電子を半導体基板１に放出させたりする際の電子の通過領域（トンネル絶縁膜）となっている。
【００９４】
浮遊ゲート電極用の導体膜４は、二層の導体膜（下層導体膜４ａ、上層導体膜４ｂ）が下層から順に積み重ねられて構成されている。下層導体膜４ａおよび上層導体膜４ｂは、例えばいずれも不純物が導入された低抵抗の多結晶シリコンからなり、その厚さは、下層導体膜４ａが、例えば７０ｎｍ程度、上層導体膜４ｂが、例えば４０ｎｍ程度である。
【００９５】
ただし、導体膜４は、図１９の上記Ｘ方向に沿った断面（図２１（ａ））に示すように、断面Ｔ字状に形成されており、上層導体膜４ｂの幅が、その下層導体膜４ａの幅よりも広くなっている。これにより、メモリセルＭＣのゲート長を小さくしたまま、制御ゲート電極用の導体膜６に対する浮遊ゲート電極用の導体膜４の対向面積を増大させることができ、それらゲート電極間に形成される容量を増大させることができる。従って、微細なメモリセルＭＣのまま、メモリセルＭＣの動作効率を向上させることが可能となっている。
【００９６】
また、浮遊ゲート電極用の導体膜４の導体膜４ｂと半導体基板１との間には、例えば酸化シリコン等からなる絶縁膜７が介在されており、一対のｎ型半導体領域２Ｓ，２Ｄと導体膜４ｂとの間の絶縁が図られている。
【００９７】
浮遊ゲート電極用の上層導体膜４ｂの表面は、上記層間膜５によって覆われており、これにより、浮遊ゲート電極用の導体膜４は、制御ゲート電極用の導体膜６と絶縁されている。上記層間膜５は、例えば酸化シリコン膜上に窒化シリコン膜を介して酸化シリコン膜を積み重ねてなり、その厚さは、例えば１５ｎｍ程度である。制御ゲート電極用の導体膜６は、情報の読み出し、書き込みおよび消去を行うための電極であり、ワード線Ｗと一体に形成され、ワード線Ｗの一部で構成されている。この制御ゲート電極用の導体膜６（ワード線Ｗ）は、例えば二層の導体膜（下層導体膜６ａ，上層導体膜６ｂ）が下層から順に積み重ねられて形成されている。下層導体膜６ａは、例えば厚さ１００ｎｍ程度の低抵抗な多結晶シリコンからなる。その上層導体膜６ｂは、例えば厚さ８０ｎｍ程度のタングステンシリサイド（ＷＳｉｘ）からなり、下層導体膜６ａに電気的に接続された状態で積み重ねられている。この上層導体膜６ｂを設けたことによりワード線Ｗの電気抵抗を下げることができるので、フラッシュメモリの動作速度を向上させることが可能となっている。ただし、導体膜６の構造は、これに限定されるものではなく種々変更可能であり、例えば低抵抗多結晶シリコン上に窒化タングステン等のようなバリア導体膜を介してタングステン等のような金属膜を積み重ねてなる構造としてもよい。この場合、ワード線Ｗの電気抵抗を大幅に下げることができるので、フラッシュメモリの動作速度をさらに向上させることが可能となる。なお、ワード線Ｗ上には、例えば酸化シリコンからなるキャップ絶縁膜８が形成されている。
【００９８】
低電圧系ＮＭＯＳＱＬｎ、低電圧系ＰＭＯＳＱＬｐ、短絡ＭＯＳＮ２、選択ＭＯＳＮ１，Ｎ３（図１８等も参照）等のようなＭＯＳの構造が、上記メモリセルＭＣと同一のプロセスで形成される。これらＭＯＳのゲート電極（低電圧系ＮＭＯＳＱＬｎのゲート電極１０ｎ、低電圧系ＰＭＯＳＱＬｐのゲート電極１０ｐ、短絡ＭＯＳＮ２のゲート電極９および選択ＭＯＳＮ１のゲート電極１０）は、浮遊ゲート電極用の導体膜４上に層間膜５を介して制御ゲート電極用の導体膜６を積み重ねる構造を有している。導体膜４と導体膜６とはコンタクトホールＳＣを通じて電気的に接続されており、導体膜６上にはキャップ絶縁膜８が形成されている。
【００９９】
さらに、これらＭＯＳは、それぞれ別々に形成されたソース・ドレインを有しており、例えば低電圧系ＮＭＯＳＱＬｎにｎ型半導体領域１１ｎ、低電圧系ＰＭＯＳＱＬｐにｐ型半導体領域１１ｐおよび選択ＭＯＳＮ１のｎ型半導体領域１１を形成する。また、低電圧系ＮＭＯＳＱＬｎ、低電圧系ＰＭＯＳＱＬｐおよび短絡ＭＯＳＮ２のゲート絶縁膜は、メモリセルＭＣのトンネル絶縁膜を構成する絶縁膜３ａと同一層で構成され、選択ＭＯＳＮ１のゲート絶縁膜は、例えば厚さ２０ｎｍ程度の酸化シリコン等からなる絶縁膜３ｂで構成される。なお、本実施の形態では、メモリセルＭＣのトンネル絶縁膜と低電圧系ＭＯＳ等のゲート絶縁膜とを同一層の絶縁膜３ａで構成したが、これに限定されるものではなく、異なる層の絶縁膜で構成してもよい。
【０１００】
さらに、このような浮遊ゲート電極用の導体膜４、制御ゲート電極用の導体膜６、ゲート電極９，１０、１０ｎ、１０ｐおよびキャップ絶縁膜８の側面には、例えば酸化シリコンからなる絶縁膜１２ａが被覆されている。特に、上記ゲート幅方向に互いに隣接するワード線Ｗの間は、その絶縁膜１２ａによって埋め込まれた状態となっている。このような絶縁膜１２ａ上および導体膜６上には、例えば酸化シリコンからなる絶縁膜１２ｂが堆積されている。
【０１０１】
この絶縁膜１２ｂ上には、例えばタングステン等からなる第１層配線Ｌ１が形成されている。所定の第１層配線Ｌ１は、絶縁膜１２ｂに穿孔されたコンタクトホールＣＯＮ１を通じて、低電圧系ＮＭＯＳＱＬｎのｎ型半導体領域１１ｎ、低電圧系ＰＭＯＳＱＬｐのｐ型半導体領域１１ｐおよび選択ＭＯＳＮ１のｎ型半導体領域１１と電気的に接続されている。さらに、絶縁膜１２ｂ上には、例えば酸化シリコンからなる絶縁膜１２ｃが堆積されており、これにより第１層配線Ｌ１の表面が被覆されている。その絶縁膜１２ｃ上には、第２層配線Ｌ２が形成されている。第２層配線Ｌ２は、例えば窒化チタン、アルミニウムおよび窒化チタンを下層から順に積層してなり、絶縁膜１２ｃに穿孔されたスルーホールＴＨ１の内部に埋め込まれたプラグ１３を介して第１層配線Ｌ１と電気的に接続されている。この第２層配線Ｌ２の表面は、例えば酸化シリコンからなる絶縁膜１２ｄによって被覆されている。さらに、その絶縁膜１２ｄ上には、図示はしないが、第３層配線が形成されている。第３層配線は、例えば窒化チタン、アルミニウムおよび窒化チタンを下層から順に積層してなり、絶縁膜１２ｄに穿孔されたスルーホールを通じて第２層配線Ｌ２と電気的に接続されている。
【０１０２】
次に、フラッシュメモリの製造方法の一例を工程順に説明する。
【０１０３】
図２３および図２４は、本実施の形態のフラッシュメモリの製造工程中の図を示している。図２３は、上記図１０に相当するメモリアレイ（短絡ＭＯＳおよび選択ＭＯＳを含む）の要部平面図である。図２４は、上記図２１に相当するフラッシュメモリのメモリアレイおよび周辺回路領域を含む要部断面図であり、ここでのメモリアレイは図１９のＡ−Ａ線断面に相当する（以下に続く図において同じ）。周辺回路領域には、低電圧系ＮＭＯＳおよびＰＭＯＳを例示する。
【０１０４】
まず、図２３および図２４に示すように、シリコン単結晶からなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、溝型の分離部ＳＴＩおよびこれに取り囲まれるように配置された活性領域Ｌｍ等を形成する。
【０１０５】
分離部ＳＴＩは、例えば以下のように形成できる。半導体基板１の所定箇所に分離溝１４を形成した後、半導体基板１に熱酸化処理を施して、図示はしないが、５〜２０ｎｍ程度の酸化シリコン膜を形成する。続いて半導体基板１の主面上に、ＣＶＤ法またはスパッタ法によって、例えば酸化シリコンからなる絶縁膜１５を堆積する。さらに絶縁膜１５の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等によって研磨することによって、絶縁膜１５の表面が半導体基板１の主面とほぼ一致するように、分離溝１４内に絶縁膜１５を残す。
【０１０６】
次いで、図２５は、続く製造工程における図２４と同じ箇所の要部断面図である。まず、周辺回路領域をフォトレジストパターンで覆った後、このフォトレジストパターンをマスクに用いて、メモリアレイの分離溝１４の内部に埋め込まれた絶縁膜１５を所定量エッチバックする。その後、１０００℃程度の熱処理を半導体基板１に施して絶縁膜１５の緻密化を行う。これにより、周辺回路領域にリセス量が０〜４０ｎｍ程度の分離部ＳＴＩを形成し、メモリアレイにリセス量が８０ｎｍ程度の分離部ＳＴＩを形成する。
【０１０７】
続いて、半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みｎウェルＮＷｍ、ｐウェルＰＷｍ、ｐウェルＰＷｐおよびｎウェルＮＷｐを形成する。
【０１０８】
次に、厚さの異なる２種類の絶縁膜３ａ，３ｂを形成する。まず、半導体基板１の主面上に、例えば厚さ２０ｎｍ程度の厚い絶縁膜を熱酸化法等によって形成する。続いて、その厚い絶縁膜上にメモリアレイ（選択ＭＯＳを除く）および周辺回路領域が露出され、それ以外が覆われるようなフォトレジストパターンを形成した後、それをエッチングマスクとしてそこから露出する厚い絶縁膜をウェットエッチング法等によってエッチング除去する。その後、そのフォトレジストパターンを除去した後、メモリアレイにトンネル酸化膜を形成すべく半導体基板１に対して再び熱酸化処理等を施す。これにより、メモリアレイ（選択ＭＯＳ領域を除く）および周辺回路領域に、例えば厚さが９ｎｍ程度の相対的に薄いゲート絶縁膜３ａを形成し、選択ＭＯＳ領域には、例えば厚さが２５ｎｍ程度の相対的に厚い絶縁膜３ｂを形成する（図２２参照）。
【０１０９】
次いで、図２６は、続く製造工程における図２３と同じ箇所の要部平面図であり、図２７は、続く製造工程における図２４と同じ箇所の要部断面図である。
【０１１０】
まず、半導体基板１の主面上に、例えば厚さ７０ｎｍ程度の低抵抗な多結晶シリコンからなる下層導体膜４ａおよび窒化シリコン等からなる絶縁膜１６を下層から順にＣＶＤ法等によって堆積した後、その絶縁膜１６および下層導体膜４ａをフォトリソグラフィ技術およびドライエッチング技術によって加工することにより、メモリアレイに浮遊ゲート電極を形成する下層導体膜４ａをパターニングする。この際、周辺回路領域および選択ＭＯＳ領域は、全体的に下層導体膜４ａおよび絶縁膜１９によって覆われている。続いて、半導体基板１に、メモリセルのソース・ドレイン用の不純物（例えばヒ素）をイオン注入法等によって導入することにより、一対のｎ型半導体領域２Ｓ，２Ｄ（ローカルソース線ＳＳおよびサブビット線ＳＢ）を形成する。この際、周辺回路領域および選択ＭＯＳ領域等は、下層導体膜４ａで覆われている。
【０１１１】
次いで、図２８は、続く製造工程における図２４と同じ箇所の要部断面図である。
【０１１２】
ここでは、まず、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜７をＣＶＤ法等によって堆積した後、その絶縁膜７が半導体基板１の主面上の窪み内に残されるように、その絶縁膜７をＣＭＰ法により研磨し、さらに、ドライエッチング法等によってエッチングする。これにより、半導体基板１の主面上を平坦にする。また、この上に堆積する後述の浮遊ゲート電極用の上層導体膜がメモリセルのソース・ドレイン用のｎ型半導体領域２Ｓ，２Ｄに接触しないようにする。この際、絶縁膜１６も除去されるが、下層を保護するように機能する。
【０１１３】
次いで、図２９は、続く製造工程における図２３と同じ箇所の要部平面図であり、図３０は、続く製造工程における図２４と同じ箇所の要部断面図である。
【０１１４】
まず、半導体基板１の主面上に、例えば厚さ４０ｎｍ程度の低抵抗な多結晶シリコンからなる上層導体膜４ｂを堆積した後、その上に、フォトリソグラフィ技術によってフォトレジストパターンＰＲ１を形成し、そのフォトレジストパターンＰＲ１をエッチングマスクとして、そこから露出する上層導体膜４ｂをドライエッチング法等によって除去することにより、下層導体膜４ａおよび上層導体膜４ｂからなる浮遊ゲート電極を形成する。なお、この際、周辺回路領域、短絡ＭＯＳ領域および選択ＭＯＳ領域は全体的に上層導体膜４ｂによって覆われている。
【０１１５】
次いで、図３１は、続く製造工程における図２３と同じ箇所の要部平面図であり、図３２は、続く製造工程における図２４と同じ箇所の要部断面図である。
【０１１６】
ここでは、まず、半導体基板１上に、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順にＣＶＤ法等によって堆積することにより、例えば厚さが１５ｎｍ程度の層間膜５を形成した後、その上に、コンタクトホールＳＣを形成するためのフォトレジストパターンＰＲ２をフォトリソグラフィ技術によって形成する。続いて、そのフォトレジストパターンＰＲ２をエッチングマスクとして、そこから露出する層間膜５をドライエッチング法等によって除去することにより、層間膜５にコンタクトホールＳＣを形成する。なお、図３１においては、上の行のコンタクトホールＳＣは選択ＭＯＳのゲート電極形成領域上に配置され、下の行のコンタクトホールＳＣは、短絡ＭＯＳのゲート電極形成領域上に配置されている。また、図３２においては、周辺回路領域にコンタクトホールＳＣが示されていないが、図３２の断面に示されない他の位置において、それらのＭＯＳのゲート電極形成領域上に導体膜４ｂの一部が露出するコンタクトホールＳＣが形成されている。
【０１１７】
次いで、図３３は、続く製造工程における図２３と同じ箇所の要部平面図であり、図３４は、続く製造工程における図２４と同じ箇所の要部断面図である。
【０１１８】
ここでは、まず、半導体基板１上に、例えば低抵抗な多結晶シリコンからなる下層導体膜６ａ、タングステンシリサイド等からなる上層導体膜６ｂおよび酸化シリコン等からなるキャップ絶縁膜８を下層から順にＣＶＤ法等によって堆積した後、その上に、フォトリソグラフィ技術によってフォトレジストパターンＰＲ３を形成し、そのフォトレジストパターンＰＲ３をエッチングマスクとして、そこから露出するキャップ絶縁膜８、上層導体膜６ｂおよび下層導体膜６ａをドライエッチング法等によって除去することにより、メモリアレイにおいては制御ゲート電極（ワード線Ｗ）を形成し、それ以外の領域、周辺回路領域、短絡ＭＯＳ領域および選択ＭＯＳ領域等においては各ＭＯＳのゲート電極の一部を形成する。このエッチング処理に際しては、層間膜５をエッチングストッパとして機能させている。
【０１１９】
次いで、図３５は、続く製造工程における図２４と同じ箇所の要部断面図である。
【０１２０】
ここでは、まず、キャップ絶縁膜８、導体膜６をエッチングマスクとして、その下層の層間膜５、上層導体膜４ｂおよび下層導体膜４ａをドライエッチング法等によってエッチング除去する。これにより、導体膜４は導体膜６と自己整合的にパターニングされ、ワード線方向で同一形状をもつことになる。
【０１２１】
これにより、メモリアレイにおいては、メモリセルＭＣの制御ゲート電極および浮遊ゲート電極を完成させる。すなわち、浮遊ゲート電極用の導体膜４上に層間膜５を介して制御ゲート電極用の導体膜６を積み重ねる２層ゲート電極構造を完成させる。メモリセルＭＣの浮遊ゲート電極と制御ゲート電極とは完全に絶縁されている。
【０１２２】
また、周辺回路領域においては、低電圧系ＮＭＯＳのゲート電極１０ｎおよび低電圧系ＰＭＯＳのゲート電極１０ｐを完成させる。各ＭＯＳのゲート電極においては、導体膜４と導体膜６とがコンタクトホールＳＣを通じて電気的に接続されている。なお、図示はしないが、短絡ＭＯＳ領域および選択ＭＯＳ領域においても、短絡ＭＯＳのゲート電極および選択ＭＯＳのゲート電極がそれぞれ形成される。
【０１２３】
次いで、図３６は、続く製造工程における図２４と同じ箇所の要部断面図である。
【０１２４】
ここでは、周辺回路領域において、それぞれのＭＯＳの相対的に不純物濃度の低い半導体領域をそれぞれ別々に形成する。例えば低電圧系ＮＭＯＳにｎ型半導体領域１１ｎａおよび低電圧系ＰＭＯＳにｐ型半導体領域１１ｐａを形成する。ｎ型半導体領域１１ｎａには、例えばヒ素が導入され、ｐ型半導体領域１１ｐａには、例えばホウ素が導入されている。なお、図示はしないが、短絡ＭＯＳ領域および選択ＭＯＳ領域においても、短絡ＭＯＳの半導体領域および選択ＭＯＳの半導体領域がそれぞれ形成される。
【０１２５】
続いて、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積した後、これを異方性のドライエッチング法等によってエッチバックすることにより、低電圧系ＮＭＯＳのゲート電極１０ｎおよび低電圧系ＰＭＯＳのゲート電極１０ｐの側面に絶縁膜１２ａを形成する。なお、図示はしないが、短絡ＭＯＳのゲート電極および選択ＭＯＳのゲート電極の側面にも絶縁膜１２ａがそれぞれ形成され、互いに隣接するワード線Ｗ間は、この絶縁膜１２ａによって埋め込まれる。
【０１２６】
次いで、図３７は、続く製造工程における図２４と同じ箇所の要部断面図である。
【０１２７】
ここでは、周辺回路領域、短絡ＭＯＳ領域および選択ＭＯＳ領域において、それぞれのＭＯＳの相対的に不純物濃度の高い半導体領域をそれぞれ別々に形成する。例えば低電圧系ＮＭＯＳにｎ型半導体領域１１ｎｂおよび低電圧系ＰＭＯＳにｐ型半導体領域１１ｐｂを形成する。ｎ型半導体領域１１ｎｂには、例えばヒ素が導入され、ｐ型半導体領域１１ｐｂには、例えばホウ素が導入されている。これにより、低電圧系ＮＭＯＳのソース・ドレイン用の一対のｎ型半導体領域１１ｎと、低電圧系ＰＭＯＳのソース・ドレイン用の一対のｐ型半導体領域１１ｐを形成し、周辺回路領域においては、低電圧系ＮＭＯＳＱＬｎおよびＰＭＯＳＱＬｐを完成させる。なお、図示はしないが、選択ＭＯＳのソース・ドレイン用の一対のｎ型半導体領域が形成される。
【０１２８】
次いで、図３８は、続く製造工程における図２６と同じ箇所の要部平面図であり、図３９は、続く製造工程における図２７と同じ箇所の要部断面図である。
【０１２９】
ここでは、半導体基板１上に、例えば酸化シリコンからなる絶縁膜１２ｂをＣＶＤ法等によって堆積した後、その絶縁膜１２ｂに、半導体基板１の一部（各ＭＯＳのソース・ドレイン領域）、ワード線Ｗの一部および所定のＭＯＳのゲート電極の一部が露出するようなコンタクトホールＣＯＮ１をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。続いて、その半導体基板１上に、例えばタングステン等のような金属膜をスパッタリング法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、第１層配線Ｌ１（共通ソース線を含む）を形成する。第１層配線Ｌ１は、コンタクトホールＣＯＮ１を通じて各ＭＯＳのソース・ドレイン用の一対の半導体領域、ゲート電極およびワード線Ｗと適宜電気的に接続されている。
【０１３０】
次いで、図４０は、続く製造工程における図２６と同じ箇所の要部平面図であり、図４１は、続く製造工程における図２７と同じ箇所の要部断面図である。
【０１３１】
ここでは、半導体基板１上に、例えば酸化シリコンからなる絶縁膜１２ｃをＣＶＤ法等によって堆積した後、その絶縁膜１２ｃに第１層配線Ｌ１の一部が露出するようなスルーホールＴＨ１をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。続いて、その半導体基板１上に、例えばタングステン等のような金属膜をスパッタリング法やＣＶＤ法等によって堆積した後、これをスルーホールＴＨ１内のみに残るようにＣＭＰ法等によって研磨することにより、スルーホールＴＨ１内にプラグ１３を形成する。その後、半導体基板１上に、例えば窒化チタン、アルミニウムおよび窒化チタンを下層から順にスパッタリング法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、第２層配線Ｌ２（メインビット線を含む）を形成する。第２層配線Ｌ２はプラグ１３を通じて第１層配線Ｌ１と電気的に接続されている。
【０１３２】
次いで、図４２は、続く製造工程における図２７と同じ箇所の要部断面図である。
【０１３３】
ここでは、半導体基板１上に、例えば酸化シリコンからなる絶縁膜１２ｄをＣＶＤ法等によって堆積した後、その絶縁膜１２ｄに第２層配線Ｌ２の一部が露出するようなスルーホールＴＨ２を上記スルーホールＴＨ１と同様に穿孔する。続いて、上記プラグ１３と同様にして、そのスルーホールＴＨ２内にタングステン等からなるプラグ１７を形成した後、半導体基板１上に、第２層配線Ｌ２と同様に、例えば窒化チタン、アルミニウムおよび窒化チタンの積層膜からなる第３層配線Ｌ３を形成する。第３層配線Ｌ３はプラグ１７を通じて第２層配線Ｌ２と電気的に接続されている。その後、半導体基板１上に、表面保護膜を形成した後、その一部に第３層配線Ｌ３の一部が露出するような開口部を形成してボンディングパッドを形成することにより、フラッシュメモリを製造する。
【０１３４】
このように、本実施の形態によれば、活性領域Ｌｍの幅が相対的に狭く、パターン密度が相対的に高いメモリアレイの分離部ＳＴＩを相対的に大きいリセス量を有するリセス構造とすることにより、分離部ＳＴＩが半導体基板１に生ずる応力を低減することができるので、半導体基板１の結晶欠陥を抑制して、メモリセルのジャンクションリークのマージンを向上することができる。
【０１３５】
さらに、メモリセルのジャンクションリークのマージンを向上できることから、メモリセルのサイズの縮小が可能となり、ゲート長の縮小による書き込み特性の高速化やチップサイズの縮小を図ることができる。
【０１３６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１３７】
例えば、前記実施の形態では、ＡＮＤ型フラッシュメモリに適用した場合について説明したが、ＮＯＲ型フラッシュメモリ、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を含め、短形で繰り返し性のあるメモリ素子で、微細化、低消費電力化の要求が高い全ての製品に展開可能である。また、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）またはＬｏｇｉｃ品でも同様の効果が得られる。
【０１３８】
【発明の効果】
本方法によれば、基板における転位発生を効果的に防止できる。
【図面の簡単な説明】
【図１】本発明の一実施例におけるゲート構造の製造工程の模式図である。
【図２】本発明の一実施例を補足する模式図である。
【図３】本発明の一実施例を補足する模式図であり、不純物打ち込み後のシリコン基板の盛り上がりを示した図である。
【図４】本発明の一実施例を補足する模式図であり、素子分離応力の発生メカニズムを示した図である。
【図５】本発明の一実施例を補足する模式図であり、シリコン基板表面に生じる応力の埋め込み酸化膜落ち込み量依存性を示した図である。
【図６】本発明の一実施例を補足する模式図であり、実施例に基づいて試作した結果を示した図である。
【図７】本発明の一実施例を補足する模式図である。他の形態の一例を示した図である。
【図８】本発明の一実施例を補足する模式図である。他の形態の一例を示した図である。
【図９】本発明の一実施例を補足する模式図である。他の形態の一例を示した図である。
【図１０】本発明の一実施例を補足する模式図である。他の形態の一例を示した
図である。
【図１１】本発明の一実施例を補足する模式図である。他の形態の一例を示した
図である。
【図１２】本発明の一実施例を補足する模式図である。他の形態の一例を示した
図である。
【図１３】本発明の一実施例を補足する模式図である。他の形態の一例を示した
図である。
【図１４】本発明の一実施例を補足する模式図である。他の形態の一例を示した
図である。
【図１５】本発明の一実施例を補足する模式図である。他の形態の一例を示した図である。
【図１６】本発明の一実施例を補足する模式図である。他の形態の一例を示した図である。
【図１７】本発明の三の実施の形態であるフラッシュメモリのブロック構成の説明図である。
【図１８】図１７のフラッシュメモリに含まれるメモリアレイの一例の部分的な回路図である。
【図１９】図１７のメモリアレイの要部平面図である。
【図２０】図１９と同じ平面領域であって、図３よりも上層のレイアウト層の要部平面図である。
【図２１】（ａ）は、図１９のＡ−Ａ線のメモリアレイの要部断面図、（ｂ）は、周辺回路領域の要部断面図である。
【図２２】図１９のＢ−Ｂ線のメモリアレイの要部断面図である。
【図２３】図１７のフラッシュメモリの製造工程中の要部平面図である。
【図２４】図２３と同じ工程時のフラッシュメモリの要部断面図である。
【図２５】図２３、図２４に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図２６】図２５に続くフラッシュメモリの製造工程中の図２３と同じ箇所の要部平面図である。
【図２７】図２６と同じ工程時のフラッシュメモリの図２４と同じ箇所の要部断面図である。
【図２８】図２６、図２７に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図２９】図２８に続くフラッシュメモリの製造工程中の図２３と同じ箇所の要部平面図である。
【図３０】図２９と同じ工程時のフラッシュメモリの図２４と同じ箇所の要部断面図である。
【図３１】図２９、図３０に続くフラッシュメモリの製造工程中の図２３と同じ箇所の要部平面図である。
【図３２】図３１と同じ工程時のフラッシュメモリの図２４と同じ箇所の要部断面図である。
【図３３】図３１、図３２に続くフラッシュメモリの製造工程中の図２３と同じ箇所の要部平面図である。
【図３４】図３３と同じ工程時のフラッシュメモリの図２４と同じ箇所の要部断面図である。
【図３５】図３３、図３４に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図３６】図３５に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図３７】図３６に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【図３８】図３７に続くフラッシュメモリの製造工程中の図２３と同じ箇所の要部平面図である。
【図３９】図３８と同じ工程時のフラッシュメモリの図２４と同じ箇所の要部断面図である。
【図４０】図３８、図３９に続くフラッシュメモリの製造工程中の図２３と同じ箇所の要部平面図である。
【図４１】図４０と同じ工程時のフラッシュメモリの図２４と同じ箇所の要部断面図である。
【図４２】図４０、図４１に続くフラッシュメモリの製造工程中の図２４と同じ箇所の要部断面図である。
【符号の説明】
１・・・半導体基板、２Ｓ・・・ｎ型半導体領域、２Ｄ・・・ｎ型半導体領域、３ａ・・・絶縁膜、３ｂ・・・絶縁膜、４・・・導体膜、４ａ・・・下層導体膜、４ｂ・・・上層導体膜、５・・・層間膜、６・・・導体膜、６ａ・・・下層導体膜、６ｂ・・・上層導体膜、７・・・絶縁膜、８・・・キャップ絶縁膜、９・・・ゲート電極、１０・・・ゲート電極、１０ｎ・・・ゲート電極、１０ｐ・・・ゲート電極、１１・・・ｎ型半導体領域、１１ｎ・・・ｎ型半導体領域、１１ｎａ・・・ｎ型半導体領域、１１ｎｂ・・・ｎ型半導体領域、１１ｐ・・・ｐ型半導体領域、１１ｐａ・・・ｐ型半導体領域、１１ｐｂ・・・ｐ型半導体領域、１２ａ・・・絶縁膜、１２ｂ・・・絶縁膜、１２ｃ・・・絶縁膜、１２ｄ・・・絶縁膜、１３・・・プラグ１４・・・分離溝、１５・・・絶縁膜、１６・・・絶縁膜、１７・・・プラグ、ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・行デコーダ、ＹＤ・・・列デコーダ、ＳＡＤＬ・・・センスアンプデータラッチ、ＩＯＢ・・・入出力バッファ、ＸＢ・・・行アドレスバッファ、ＹＢ・・・列アドレスバッファ、ＣＣ・・・制御回路、ＶＣＣ・・・電源制御回路、ＭＣ・・・メモリセルＭＣＢ０・・・メモリセルブロック、ＭＣＢ１・・・メモリセルブロック、ＭＣＢ２・・・メモリセルブロック、ＭＣＢ０〜ＭＣＢｐ・・・メモリセルブロック、Ｗ・・・ワード線、Ｗ００〜Ｗ０ｍ・・・ワード線、Ｗｐ０〜Ｗｐｍ・・・ワード線、ＣＵ００〜ＣＵ０ｎ・・・セルユニット、ＣＵｐ０〜ＣＵｐｎ・・・セルユニット、ＭＢ・・・メインビット線、ＭＢ０〜ＭＢｎ・・・メインビット線、ＳＢ・・・サブビット線、ＳＢ００〜ＳＢ０ｎ・・・サブビット線、ＳＢｐ０〜ＳＢｐｎ・・・サブビット線、ＳＬ・・・共通ソース線、ＳＳ・・・ローカルソース線、ＳＳ００〜ＳＳ０ｎ・・・ローカルソース線、ＳＳｐ０〜ＳＳｐｎ・・・ローカルソース線、Ｎ１・・・選択ＭＯＳ、Ｎ２・・・短絡ＭＯＳ、Ｎ３・・・選択ＭＯＳ、ＭＤ０〜ＭＤｐ・・・ブロック選択信号線、ＭＳ０〜ＭＳｐ・・・ブロック選択信号線、ＳＣ０〜ＳＣｐ・・・ブロック選択信号線、ＰＷｍ・・・ウェル、ＰＷｐ・・・ｐウェル、ＮＷｍ・・・ｎウェル、ＮＷｐ・・・ｎウェル、Ｌｍ・・・活性領域、ＳＴＩ・・・分離部、ＣＯＮ１・・・コンタクトホール、ＳＣ・・・コンタクトホール、ＴＨ１・・・スルーホール、ＴＨ２・・・スルーホール、Ｌ１・・・第１層配線、Ｌ２・・・第２層配線、Ｌ３・・・第３層配線ＰＲ１・・・フォトレジストパターン、ＰＲ２・・・フォトレジストパターン、ＰＲ３・・・フォトレジストパターン、ＱＬｎ・・・ＮＭＯＳ、ＱＬｐ・・・ＰＭＯＳ、１０１・・・シリコン基板、１０２・・・熱酸化膜、１０３・・・埋め込み酸化膜、１０４・・・レジスト、１０５・・・ｗｅｌｌ層、１０６・・・ゲート酸化膜、１０７・・・多結晶シリコン膜、１０８・・・タングステン膜、１０９・・・シリコンナイトライド膜、１１０・・・熱酸化膜Ａ、１１１・・・低濃度層、１１２・・・シリコンナイトライド膜Ａ、１１３・・・酸化膜Ａ、１１４・・・高濃度層、１１５・・・多結晶シリコン膜、１１６・・・結晶欠陥、１１７・・・シリコン酸化膜、１１８・・・アクティブ領域、１１９・・・素子分離領域、１２０・・・コンタクト領域、１２１・・・パッド酸化膜、１２２・・・シリコンナイトライドＢ、１２３・・・酸化膜Ｂ、１２４・・・多結晶シリコン膜、１２５・・・犠牲酸化膜、１２６・・・段差
【図１】
2004228557.tif 000003
【図２】
2004228557.tif 000004
【図３】
2004228557.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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