(57)【要約】【課題】所定情報をプログラムするプログラム回路のヒューズ素子の切断不良箇所を除去し、安定的に一致比較動作を実行する半導体装置を提供する。【解決手段】プログラム回路２００中のヒューズ素子Ｈ１〜Ｈ４への印加電圧をテスト信号／ＴＥに応じて切替える。具体的には、テストモード時には、通常時に印可される電源電圧Ｖｃｃよりも高い昇圧電圧Ｖｐｐを印可することにより、切断されるべきヒューズ素子に残存した切断不良箇所を解消して、当該ヒューズ素子を完全に切断することができる。【選択図】　　　　図２
2004013930.tif 000002
【特許請求の範囲】
【請求項１】
複数の内部回路を備える半導体装置であって、
前記複数の内部回路の少なくとも１つで必要な所定情報を不揮発的に記憶するとともに、通常動作時に前記所定情報と入力情報との一致比較を行なうためのプログラム回路をさらに備え、
前記プログラム回路は、
前記所定情報に対応した外部入力に応答して、各々が電気的な導通状態から非導通状態に遷移可能な複数のプログラム素子と、
前記一致比較の結果を示す信号を生成するための内部ノードと、
前記複数の内部回路のうちの少なくとも１つと共用される第１の電圧と前記第１の電圧とは異なる第２の電圧との一方を前記内部ノードへ供給するための電圧供給切換回路と、
前記複数のプログラム素子のうちの前記入力情報に応じて選択された少なくとも１つを、前記内部ノードと固定電圧との間に電気的に接続するための選択回路とを含み、
前記電圧供給切換回路は、前記通常動作時において前記第１および第２の電圧のうちの前記固定電圧との電圧差が小さい一方を前記内部ノードへ供給し、動作テスト時において前記第１および第２の電圧のうちの前記固定電圧との電圧差が大きい他方を前記内部ノードへ供給する、半導体装置。
【請求項２】
前記入力情報は、複数の信号を含み、
前記選択回路は、前記複数のプログラム素子にそれぞれ対応する複数のスイッチ回路を含み、
各前記スイッチ回路は、前記固定電圧と前記内部ノードとの間に対応するプログラム素子と直列に接続され、各前記信号に応答して前記対応するプログラム素子を前記内部ノードと前記固定電圧との間に電気的に接続する、請求項１記載の半導体装置。
【請求項３】
前記電圧供給切換回路は、
前記内部ノードと前記第１の電圧との間に配置され、テスト信号に応答してオンする第１のスイッチ回路と、
前記内部ノードと前記第２の電圧との間に配置され、前記テスト信号に応答し、かつ前記第１のスイッチ回路と相補的にオンする第２のスイッチ回路とを含む、請求項１記載の半導体装置。
【請求項４】
各前記プログラム素子にかかる前記第２の電圧と前記固定電圧との電圧差は、前記第１の電圧と前記固定電圧との電圧差よりも大きく、各前記プログラム素子において電気的な導通状態から非導通状態となる第３の電圧と前記固定電圧との電圧差よりも小さい、請求項１記載の半導体装置。
【請求項５】
複数の内部回路を備える半導体装置であって、
前記複数の内部回路の少なくとも１つで必要な所定情報を不揮発的に記憶するとともに、通常動作時に前記所定情報と入力情報との一致比較を行なうためのプログラム回路をさらに備え、
前記プログラム回路は、
前記所定情報に対応した外部入力に応答して、各々が電気的な導通状態から非導通状態に遷移可能な複数のプログラム素子と、
前記複数の内部回路のうちの少なくとも１つと共用される第１の電圧と結合されて、前記通常動作時において前記一致比較の結果を示すための内部ノードと、
前記通常動作時において、前記複数のプログラム素子のうちの前記入力情報に応じて選択された少なくとも１つを、前記内部ノードと固定電圧との間に電気的に接続するため選択回路と、
動作テスト時に、前記入力情報にかかわらず、前記複数のプログラム素子の各々を、前記複数の内部回路のうちの少なくとも１つと共用される第２の電圧と前記固定電圧との間に電気的に接続するためのテスト電圧供給切換回路とを含み、
前記第２の電圧と前記固定電圧との電圧差は、前記第１の電圧と前記固定電圧との電圧差よりも大きい、半導体装置。
【請求項６】
前記テスト電圧供給切換回路は、前記動作テスト時にテスト信号に応答して前記複数のプログラム素子と前記選択回路とを電気的に遮断する、請求項５記載の半導体装置。
【請求項７】
前記テスト電圧供給切換回路は、前記複数のプログラム素子に対応し、かつ各々が対応するプログラム素子と前記選択回路との間に配置される複数のスイッチ回路を含み、
前記複数のスイッチ回路の各々は、前記テスト信号に応答して対応するプログラム素子と前記選択回路とを電気的に遮断する、請求項６記載の半導体装置。
【請求項８】
各前記プログラム素子にかかる前記第２の電圧と前記固定電圧との電圧差は、各前記プログラム素子において電気的な導通状態から非導通状態となる第３の電圧と前記固定電圧との電圧差よりも小さい、請求項５記載の半導体装置。
【請求項９】
前記半導体装置は、電源電圧投入時の所定期間前記テスト信号を出力するためのテスト信号生成回路をさらに備える、請求項３または６記載の半導体装置。
【請求項１０】
前記テスト信号生成回路は、
前記電源電圧投入時において、電源電圧と閾値電圧との比較に応じて各前記複数の内部回路のリセットに用いられるリセット信号を生成するためのパワーオンリセット回路と、
前記リセット信号の電圧レベルに応答して前記テスト信号を出力するテスト信号出力回路とを含む、請求項９記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に特定情報を不揮発的にプログラミングするプログラム回路の回路構成に関する。
【０００２】
【従来の技術】
メモリデバイスにおいては、メモリセルアレイの一回路に欠陥が生じた場合、その欠陥回路分をチップ上に予め設けられた冗長回路で置換えて救済する。
【０００３】
この欠陥救済方式としては、メモリセルアレイに予備（スペア）の行と列を少なくとも一方予め設けておいて、欠陥が生じて不良となったメモリセルを行または列単位でスペアのメモリセルと置換える方式が採用されている。
【０００４】
この方式では、不良メモリセルを選択しようとするアドレスが入力されたときにスペアのメモリセルのアドレスへ切換をする必要がある。たとえば、この切換のためにプログラム回路を用いて不良メモリセルのアドレスである不良アドレス情報を予め不揮発的に記憶（プログラミング）し、入力されたアドレスとの一致比較を実行して比較結果に応じてスペアのメモリセルをアクセスすることができる。
【０００５】
この不良アドレス情報をプログラムする方式として、（１）外部から高電圧を印加してヒューズを溶断する電気ヒューズ方式、または（２）レーザビームでヒューズをブローする方式等が挙げられる。近年においてはヒューズおよびプログラム回路のレイアウトが容易、設計の自由度が大きい、低コストである等の理由から上記（２）の方式が一般的に広く用いられている。
【０００６】
【発明が解決しようとする課題】
図５は、レーザビームでヒューズをブローすることによりプログラムする方式を示す概念図である。
【０００７】
図５（ａ）を参照して、ここではアルミやポリシリコン等の配線材料によって形成されたヒューズ１２１（たとえば幅１μｍ程度、長さ１０μｍ）の幅より広い領域１２０に対してレーザ照射を行ないヒューズを切断する方式を示している。なお、以下においてはこの方式をレーザトリミング方式とも称する。
【０００８】
この方式に従い図５（ｂ）で参照するようにヒューズが選択的にレーザ照射により切断され、不良アドレス情報がプログラムされる。このレーザトリミング方式でヒューズをブローする場合、ヒューズの切断を確実に行なうためにレーザビームのエネルギ量の最適化、レーザビームの照射照準のずれ量のコントロールなどが図られている。しかしながら、大量生産工程では、一回路にヒューズの切断不良すなわち微量の接続を残した状態（以下、「マイクロショート」とも称する）が生じることがある。
【０００９】
図５（ｃ）は当該マイクロショートを示す概念図である。このような切断不良が存在するとプログラム回路内に微小なリーク電流が流れ、メモリデバイスにおいて通常のメモリセルとスペアのメモリセルとが同時に選択されるなどの不具合が起こる可能性がある。
【００１０】
本発明は上記のような問題を解決するためのものであり、マイクロショートによる切断不良を除去し、安定的に一致比較動作を実行することができる半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、複数の内部回路を備える半導体装置であって、複数の内部回路の少なくとも１つで必要な所定情報を不揮発的に記憶するとともに、通常動作時に所定情報と入力情報との一致比較を行なうためのプログラム回路をさらに備え、プログラム回路は、所定情報に対応した外部入力に応答して、各々が電気的な導通状態から非導通状態に遷移可能な複数のプログラム素子と、一致比較の結果を示す信号を生成するための内部ノードと、複数の内部回路のうちの少なくとも１つと共用される第１および第２の電圧の一方を内部ノードへ供給するための電圧供給切換回路と、複数のプログラム素子のうちの入力情報に応じて選択された少なくとも１つを、内部ノードと固定電圧との間に電気的に接続するための選択回路とを含み、電圧供給切換回路は、通常動作時において第１および第２の電圧のうちの固定電圧との電圧差が小さい一方を内部ノードへ供給し、動作テスト時において第１および第２の電圧のうちの固定電圧との電圧差が大きい他方を内部ノードへ供給する。
【００１２】
好ましくは、入力情報は、複数の信号を含み、選択回路は、複数のプログラム素子にそれぞれ対応する複数のスイッチ回路を含み、各スイッチ回路は、固定電圧と内部ノードとの間に対応するプログラム素子と直列に接続され、各信号に応答して対応するプログラム素子を内部ノードと固定電圧との間に電気的に接続する。
【００１３】
好ましくは、電圧供給切換回路は、内部ノードと第１の電圧との間に配置され、テスト信号に応答してオンする第１のスイッチ回路と、内部ノードと第２の電圧との間に配置され、テスト信号に応答し、かつ第１のスイッチ回路と相補的にオンする第２のスイッチ回路とを含む。
【００１４】
好ましくは、各プログラム素子にかかる第２の電圧と固定電圧との電圧差は、第１の電圧と固定電圧との電圧差よりも大きく、各プログラム素子において電気的な導通状態から非導通状態となる第３の電圧と固定電圧との電圧差よりも小さい。
【００１５】
本発明の半導体装置は、複数の内部回路を備える半導体装置であって、複数の内部回路の少なくとも１つで必要な所定情報を不揮発的に記憶するとともに、通常動作時に所定情報と入力情報との一致比較を行なうためのプログラム回路をさらに備え、プログラム回路は、所定情報に対応した外部入力に応答して、各々が電気的な導通状態から非導通状態に遷移可能な複数のプログラム素子と、複数の内部回路のうちの少なくとも１つと共用される第１の電圧と結合されて、通常動作時において一致比較の結果を示すための内部ノードと、通常動作時において、複数のプログラム素子のうちの入力情報に応じて選択された少なくとも１つを、内部ノードと固定電圧との間に電気的に接続するため選択回路と、動作テスト時に、入力情報にかかわらず、複数のプログラム素子の各々を、複数の内部回路のうちの少なくとも１つと共用される第２の電圧と固定電圧との間に電気的に接続するためのテスト電圧供給切換回路とを含み、第２の電圧と固定電圧との電圧差は、第１の電圧と固定電圧との電圧差よりも大きい。
【００１６】
好ましくは、テスト電圧供給切換回路は、動作テスト時にテスト信号に応答して複数のプログラム素子と選択回路とを電気的に遮断する。
【００１７】
特に、テスト電圧供給切換回路は、複数のプログラム素子に対応し、かつ各々が対応するプログラム素子と選択回路との間に配置される複数のスイッチ回路を含み、複数のスイッチ回路の各々は、テスト信号に応答して対応するプログラム素子と選択回路とを電気的に遮断する。
【００１８】
好ましくは、各プログラム素子にかかる第２の電圧と固定電圧との電圧差は、各プログラム素子において電気的な導通状態から非導通状態となる第３の電圧と固定電圧との電圧差よりも小さい。
【００１９】
特に、半導体装置は、電源電圧投入時の所定期間テスト信号を出力するためのテスト信号生成回路をさらに備える。
【００２０】
特に、テスト信号生成回路は、電源電圧投入時において、電源電圧と閾値電圧との比較に応じて各複数の内部回路のリセットに用いられるリセット信号を生成するためのパワーオンリセット回路と、リセット信号の電圧レベルに応答してテスト信号を出力するテスト信号出力回路とを含む。
【００２１】
【発明の実施の形態】
以下において、図面を参照して本発明の実施の形態について詳細に説明する。なお、図中における同一符号は同一または相当回路分を示す。
【００２２】
（実施の形態１）
以下の実施の形態においては、半導体装置の代表例として半導体記憶装置の構成について説明する。具体的には、プログラム回路を内蔵する半導体記憶装置について説明する。
【００２３】
図１は、本実施の形態に従う半導体記憶装置の全体構成図である。
図１を参照して、半導体記憶装置１は、行アドレス信号ＲＡ０〜ＲＡｉ（ｉ：自然数）を受ける行アドレス端子１２と、列アドレス信号ＣＡ０〜ＣＡｊ（ｊ：自然数）を受ける列アドレス端子１３と、読出／書込制御信号／Ｗ、チップセレクト信号／ＣＳ、アウトプットイネーブル信号／ＯＥ等の制御信号を受ける制御信号端子１４と、入力データＤを受けるデータ入力端子１５と、出力データＱを出力するデータ出力端子１６と、電源電圧Ｖｃｃ（たとえば、３．３Ｖ）を受ける電源端子１７とを備える。なお、上記の「／」の記号は反転、否定、相補等を示すものとし、以下においても同様である。
【００２４】
半導体記憶装置１は、上述の制御信号に応答して、半導体記憶装置１の内部動作を制御するコントロール回路１０と、行列状に配置された複数のメモリセルを有するメモリセルアレイ４０と、行アドレス信号ＲＡ０〜ＲＡｉをデコードしてメモリセル行の選択を実行する行デコーダ２０と、列アドレス信号ＣＡ０〜ＣＡｊをデコードしてメモリセル列の選択を実行する列デコーダ３０と、列デコーダ３０の列選択結果に基づいて、メモリセル列にそれぞれ対応して設けられるビット線対群ＢＬＰｓのうちの１本をデータＩ／Ｏ線５５と結合する列選択ゲート回路５０と、データＩ／Ｏ線５５とデータ入力端子１５およびデータ出力端子１６との間でデータの授受を実行するデータ入出力回路６０と、電源端子１７からの電源電圧Ｖｃｃを昇圧して昇圧電圧Ｖｐｐ（たとえば、３．３Ｖの１．５倍程度）を内部回路に供給する昇圧回路７０とを備える。また、メモリセルアレイ４０は、正規のメモリセルで構成される正規メモリセルアレイと、欠陥が生じた正規のメモリセル（以下、「不良メモリセル」とも称する）を救済するための冗長メモリセルで構成された冗長メモリセルアレイとを含む。また、冗長メモリセルアレイは、冗長メモリセルで構成された冗長メモリセル列を有する。
【００２５】
半導体記憶装置１は、さらに冗長列デコーダ８０と、プログラム回路８５とを備える。
【００２６】
プログラム回路８５は、所定情報を不揮発的に記憶するとともに、外部から入力される入力情報との一致比較を実行し、一致比較結果を冗長列デコーダ８０に出力する。具体的には、所定情報として不良メモリセルのアドレス情報を不揮発的に記憶し、外部から入力される列アドレス信号との一致比較を実行する。以下、本実施の形態においては、不良メモリセルを特定するためのアドレス情報がプログラム情報としてプログラム回路８５に記憶される構成を代表的に説明する。このアドレス情報は、不良メモリセルが存在するメモリセル列を示す列アドレスに相当する。
【００２７】
冗長列デコーダ８０は、プログラム回路８５の出力結果である一致比較結果に応じて、不良メモリセルが選択された場合には、列デコーダ３０に対して、列アドレス信号に従う列選択動作を停止させるとともに、不良メモリセルを救済する冗長メモリセル列に対するアクセスを指示する。
【００２８】
図２は、本発明の実施の形態１に従うプログラム回路の構成図である。
本発明の実施の形態１に従うプログラム回路は、２ビットの列アドレス信号ＣＡ０（／ＣＡ０），ＣＡ１（／ＣＡ１）を受けて予め設定された不良メモリセルのアドレスとの一致比較動作を実行する。また、この一致比較結果に基づいて冗長選択信号ＳＰＥを冗長列デコーダ８０に出力する。なお、冗長選択信号ＳＰＥはコントロール回路１０から出力され、通常動作時において冗長選択信号ＳＰＥは「Ｈ」レベルに設定される。
【００２９】
図２を参照して、本発明の実施の形態１に従うプログラム回路は、ノードＮ０に電圧を供給する電圧を切替える電圧供給切換回路１００と、ノードＮ０と接続され不良メモリセルの不良アドレスを不揮発的に設定するためのプログラム設定回路２００と、ゲートがノードＮ０と接続され、ノードＮ０の電圧レベルに応じて冗長選択信号ＳＰＥ（「Ｈ」レベル）を冗長列デコーダ８０に伝達するトランジスタ１０５とを含む。なお、トランジスタ１０５は、ゲート耐圧の高いＮチャンネルＭＯＳトランジスタとする。
【００３０】
電圧供給切換回路１００は、トランジスタ１０６および１０７とを含む。トランジスタ１０６は、テスト信号／ＴＥ（「Ｈ」レベル）の入力に応答して電源電圧ＶｃｃとノードＮ０とを電気的に結合する。トランジスタ１０７は、テスト信号／ＴＥ（「Ｌ」レベル）の入力に応答して昇圧電圧ＶｐｐとノードＮ０とを電気的に結合する。この電圧供給切換回路１００は、テスト信号／ＴＥの電圧レベルに応答して電源電圧Ｖｃｃおよび昇圧電圧Ｖｐｐのいずれか一方を選択的にノードＮ０と電気的に結合する。ここでは、一例としてトランジスタ１０６をＮチャンネルＭＯＳトランジスタとし、トランジスタ１０７をＰチャンネルＭＯＳトランジスタとする。なお、テスト信号／ＴＥは、図示しないがコントロール回路１０に含まれるテスト信号発生回路から出力されるものとする。
【００３１】
プログラム設定回路２００は、不良メモリセルのアドレス情報をヒューズの切断に基づくプログラミングにより不揮発的に設定する。プログラム設定回路２００は、トランジスタ１０１〜１０４と、ヒューズＨ１〜Ｈ４とを含む。ここでは、一例としてトランジスタ１０１〜１０４はＮチャンネルＭＯＳトランジスタとする。
【００３２】
トランジスタ１０１〜１０４は、入力される列アドレス信号ＣＡ０（／ＣＡ０）〜ＣＡ１（ＣＡ１）にそれぞれ対応して互いに並列に配置され、対応する列アドレス信号の入力に応答してノードＮ０とヒューズとを電気的に接続する。ヒューズＨ１〜Ｈ４は、トランジスタ１０１〜１０４をそれぞれ介して互いに並列にノードＮ０と、接地電圧Ｇｓｓと電気的に結合されるノードＮ１との間に配置される。
【００３３】
ここで本発明の実施の形態１に従うプログラム回路の通常時の動作について説明する。なお、冗長選択信号ＳＰＥは「Ｈ」レベルに設定されているものとする。
【００３４】
たとえば、不良メモリセルの列アドレスに対応してプログラム設定回路２００においてヒューズＨ２およびＨ３がレーザトリミング方式に基づいて予め切断されているものとする。
【００３５】
ここで、不良メモリセル以外のメモリセルがアクセス対象となり、たとえば列アドレス信号ＣＡ０およびＣＡ１（共に「Ｈ」レベルに）が入力された場合、トランジスタ１０１および１０３はオンとなる。それ以外のトランジスタ１０２および１０４についてはオフである。
【００３６】
この場合トランジスタ１０３に対応するヒューズＨ３はレーザトリミング方式に基づいて予め切断されているが、トランジスタ１０１に対応するヒューズＨ１は切断されていないためノードＮ０とノードＮ１との間で電流経路が生じる。これに伴い、ノードＮ０の電圧レベルは「Ｌ」レベルに設定される。そうすると、トランジスタ１０５はオフであるため冗長選択信号ＳＰＥ（「Ｈ」レベル）は冗長列デコーダ８０に伝達されない。したがって、冗長メモリセル列と置換されることはない。この場合には、列デコーダ３０により通常の選択動作にしたがって、当該列アドレス信号に従うメモリセルに対してアクセスされる。
【００３７】
一方、不良メモリセルがアクセス対象となり、たとえば列アドレス信号／ＣＡ０およびＣＡ１（共に「Ｈ」レベルに）が入力された場合、トランジスタ１０２および１０３はオンとなる。それ以外のトランジスタ１０１および１０４についてはオフである。
【００３８】
この場合、トランジスタ１０２に対応するヒューズＨ２およびトランジスタ１０３に対応するヒューズＨ３はレーザトリミング方式に基づいて予め切断されているためノードＮ０とノードＮ１との間で電流経路は生じない。これに伴い、ノードＮ０の電圧レベルは電源電圧Ｖｃｃの電圧レベルすなわち「Ｈ」レベルに設定される。そうするとトランジスタ１０５がオンし、冗長選択信号ＳＰＥ（「Ｈ」レベル）が冗長列デコーダ８０に伝達され、不良メモリセルのアドレスの入力に応答して、不良メモリセルを救済するための冗長メモリセル列がアクセスされる。
【００３９】
しかしながら、上述したようにレーザ切断時にヒューズが完全に切れずに僅かに残るマイクロショートがあった場合、ヒューズが導通とみなされ所望の置換に失敗する可能性がある。また同様にマイクロショートの程度により最初は非導通とみなされていたものがパッケージ後や出荷後の経時変化等たとえば温度や熱による配線の膨張等の理由により再度電気的に繋がることがありこのようなマイクロショートが原因で列選択動作に不具合を起こす可能性がある。
【００４０】
テスト時に、本実施の形態１に従うプログラム回路に「Ｈ」レベルから「Ｌ」レベルに切り替わるテスト信号／ＴＥが入力される。これに応答して、電圧供給切換回路１００は、ノードＮ０と電源電圧Ｖｃｃとの電気的な接続を切替えてノードＮ０と昇圧電圧Ｖｐｐとを電気的に結合させる。たとえば、このテスト時において列アドレス信号ＣＡ０およびＣＡ１（「Ｈ」レベル）が入力された場合、トランジスタ１０１および１０３がオンする。これによりトランジスタ１０１および１０３に対応するヒューズＨ１およびＨ３に昇圧電圧Ｖｐｐに基づく高電界が印可される。この昇圧電圧Ｖｐｐに基づく高電界がヒューズＨ１およびＨ３に印可されることによりマイクロショート状態のヒューズを完全に非導通にすることができる。なお、テスト時には冗長選択信号ＳＰＥは「Ｌ」レベルに設定されている。
【００４１】
また、列アドレス信号／ＣＡ０および／ＣＡ１（「Ｈ」レベル）を入力した場合、トランジスタ１０２および１０４がオンする。これによりトランジスタ１０２および１０４に対応するヒューズＨ２およびＨ４に昇圧電圧Ｖｐｐに基づく高電界が印可され、同様にしてマイクロショート状態のヒューズを完全に非導通にすることができる。なお、コントロール回路１０により列アドレス信号ＣＡ０，／ＣＡ０，ＣＡ１，／ＣＡ１をテスト時において、全て「Ｈ」レベルに固定することにより、全てのヒューズＨ１〜Ｈ４に昇圧電圧Ｖｐｐに基づく高電界を印可してマイクロショート状態のヒューズを完全に非導通にすることも可能である。
【００４２】
この構成により、テスト時にマイクロショート状態のヒューズを完全に非導通にすることにより安定的にプログラム回路における一致比較動作を実行することが可能となる。したがって、これに伴い、冗長列デコーダ８０における選択指示に基づいて不良メモリセルを置換救済することができる。
【００４３】
（実施の形態２）
図３は、本発明の実施の形態２に従うプログラム回路の回路構成図である。
【００４４】
図３を参照して、この実施の形態２に従うプログラム回路は図２のプログラム回路と比較して、プログラム設定回路２００をプログラム設定回路２００＃に置換した点と、電圧供給切換回路１００を除いてノードＮ０と電源電圧Ｖｃｃとを電気的に結合した点とが異なる。その他の点は、同様であるのでその詳細な説明は繰り返さない。
【００４５】
プログラム設定回路２００＃は、プログラム設定回路２００と比較して、テスト電圧供給切換回路３００をさらに含む点が異なる。
【００４６】
テスト電圧供給切換回路３００は、テスト時にトランジスタ１０１〜１０４と対応するヒューズＨ１〜Ｈ４とを電気的にそれぞれ非結合にするとともに、ヒューズＨ１〜Ｈ４と昇圧電圧Ｖｐｐとを電気的に結合する。
【００４７】
テスト電圧供給切換回路３００は、トランジスタ１１０〜１１４とを含む。トランジスタ１１０は、昇圧電圧ＶｐｐとノードＮ２との間に配置され、そのゲートは、テスト信号／ＴＥの入力を受ける。トランジスタ１１１〜１１４は、ノードＮ２とトランジスタ１０１〜１０４との間にそれぞれ配置され、そのゲートは、テスト信号／ＴＥの入力を受ける。一例としてここでは、トランジスタ１１１〜１１４はＮチャンネルＭＯＳトランジスタとし、トランジスタ１１０はＰチャンネルＭＯＳトランジスタとする。
【００４８】
本発明の実施の形態２に従うプログラム回路の通常時においては、テスト信号／ＴＥ（「Ｈ」レベル）の入力によりトランジスタ１１１〜１１４がオンし、対応するトランジスタとヒューズとが電気的に結合される。そうすると、通常動作時は実施の形態１で説明したのと同様の構成となるのでその詳細な説明は繰り返さない。
【００４９】
テスト時において、テスト電圧供給切換回路３００は、テスト信号／ＴＥ（「Ｌ」レベル）の入力に応答して、トランジスタ１１１〜１１４を全てオフとする。また、トランジスタ１１０はオンとなり、昇圧電圧ＶｐｐとノードＮ２とを電気的に結合する。これにより、ヒューズＨ１〜Ｈ４に高電界を印可することができ、マイクロショート状態のヒューズを完全に非導通にすることができる。
【００５０】
また、トランジスタ１１１〜１１４がすべてオフとなるため、昇圧電圧ＶｐｐとノードＮ０とが電気的に結合することはない。したがって、ノードＮ０に高電圧がかかることはなく、実施の形態１においては、トランジスタ１０５をゲート耐圧の高いトランジスタとしていたが、本構成においては他のトランジスタと同様の耐圧のトランジスタを用いることができる。
【００５１】
また、本実施の形態２のプログラム回路においてはヒューズＨ１〜Ｈ４と直接昇圧電圧Ｖｐｐとを電気的に結合することができる。したがって、列アドレス信号ＣＡの入力と無関係に昇圧電圧Ｖｐｐの高電界をヒューズに並列に印可することができ、実施の形態１の構成よりも効率的にマイクロショート状態のヒューズを完全に非導通にすることができる。
【００５２】
（実施の形態３）
上記の実施の形態においては、プログラム回路の構成について説明してきたが、本実施の形態３においては上記のプログラム回路に入力されるテスト信号／ＴＥを生成するテスト信号生成回路について説明する。
【００５３】
図４は、本発明の実施の形態３に従うテスト信号生成回路および周辺回路の概念図である。
【００５４】
図４を参照して、テスト信号生成回路は、電源電圧の投入時に内部回路９５をリセットするためのリセット信号ＲＳＴを出力するパワーオンリセット回路９０（以下、ＰＯＲ回路９０とも称する）と、リセット信号ＲＳＴの入力を受けてテスト信号出力回路４００とを含む。
【００５５】
ＰＯＲ回路９０は、電源電圧Ｖｃｃが０Ｖから所定の電圧になるまでリセット信号ＲＳＴを「Ｌ」レベルに設定する。電源電圧Ｖｃｃが所定の電圧を越えると「Ｈ」レベルに設定する。このリセット信号ＲＳＴが「Ｌ」レベルの期間に半導体集積回路装置の内部回路、具体的にはメモリデバイスの各種レジスタあるいは各種ステートマシンの初期化が行なわれる。
【００５６】
テスト信号出力回路４００は、トランジスタ１３０と、インバータ１３１，１３２とを含む。トランジスタは、電源電圧Ｖｃｃと電気的に結合されるノードＮ３と接地電圧Ｇｓｓとの間に配置され、そのゲートはリセット信号ＲＳＴの入力を受ける。インバータ１３２は、ノードＮ３に伝達された信号の反転信号をテスト信号／ＴＥとして出力する。また、インバータ１３１は、インバータ１３２の出力信号を受けて反転してノードＮ３に伝達する。すなわち、インバータ１３１および１３２によりいわゆるラッチ回路が形成される。
【００５７】
上述したように、電源投入時、ＰＯＲ回路９０の出力信号であるリセット信号ＲＳＴは「Ｌ」レベルに設定される。したがって、「Ｌ」レベルのリセット信号ＲＳＴが内部回路９５に入力されると共にテスト信号出力回路４００にも入力される。
【００５８】
テスト信号出力回路４００は、トランジスタ１３０のゲートにリセット信号ＲＳＴ（「Ｌ」レベル）の入力を受けるがオンしない。したがって、ノードＮ３の電圧レベルは、電源電圧Ｖｃｃの電圧レベルすなわち「Ｈ」レベルに設定される。したがって、ノードＮ３の電圧レベルにしたがっていわゆるラッチ回路が駆動しテスト信号／ＴＥを「Ｌ」レベルに設定する。
【００５９】
このテスト信号／ＴＥ（「Ｌ」レベル）の入力に応答して、上述したように冗長列デコーダにおいて、昇圧電圧Ｖｐｐがヒューズに印可されマイクロショート状態のヒューズを完全に非導通にすることができる。
【００６０】
一方、電源投入後、電源電圧Ｖｃｃが所定の電圧を越えるとＰＯＲ回路９０は、リセット信号ＲＳＴを「Ｈ」レベルに設定する。そうするとトランジスタ１３０がオンし、ノードＮ３の電圧レベルは「Ｌ」レベルに設定される。これにより、テスト信号出力回路４００はテスト信号／ＴＥを「Ｈ」レベルに設定する。
【００６１】
これにより、プログラム回路において通常の一致比較動作が実行される。
なお、本実施の形態においては半導体記憶装置内の冗長列デコーダで用いられるプログラム回路の構成について説明してきたが、本発明のプログラム回路は、半導体記憶装置のみならず、他の半導体装置においても適用可能である。
【００６２】
また、上記の実施の形態におけるプログラム回路の構成においては、２ビットのアドレス信号が入力される構成について説明してきたがこれに限られずさらに複数ビットのアドレス信号が入力される構成とすることも可能である。また、本実施の形態においては、入力アドレス信号と不良アドレスとの一致比較について主に説明してきたが、これに限られず他の所定情報をプログラム情報として一致比較動作を実行することも可能である。
【００６３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００６４】
【発明の効果】
請求項１，２および４記載の半導体装置は、プログラム回路内の選択回路が複数のプログラム素子のうちの選択された少なくとも１つを内部ノードと固定電圧との間に電気的に接続する。また、電圧供給切換回路は、通常動作時に第１および第２の電圧のうちの固定電圧との電圧差が小さい方を内部ノードへ供給し、動作テスト時に第１および第２の電圧のうちの固定電圧との電圧差が大きい方を内部ノードへ供給する。これにより動作テスト時に、通常動作時よりも高い高電界を複数のプログラム素子の少なくとも１つに印可することができる。これによりプログラム素子の切断不良を除去して完全に切断することができ、プログラム回路の一致比較動作を安定的に実行することができる。
【００６５】
請求項３記載の半導体装置は、電圧供給切換回路において、テスト信号に応答して相補的にオンし、内部ノードに第１および第２の電圧をそれぞれ供給する第１および第２のスイッチ回路を設ける。これに伴い、通常動作時と動作テスト時で第１および第２の電圧いずれか一方が内部ノードに供給されるため消費電流を低減することができる。
【００６６】
請求項５および８記載の半導体装置は、プログラム回路内の選択回路が複数のプログラム素子のうちの選択された少なくとも１つを内部ノードと固定電圧との間に電気的に接続する。また、テスト電圧供給切換回路は、動作テスト時に複数のプログラム素子の各々を固定電圧との電圧差が第１の電圧と比較して大きい第２の電圧と電気的に接続する。これにより動作テスト時に、通常動作時よりも高い高電界を複数のプログラム素子に印可することができる。これによりプログラム素子の切断不良を除去して完全に切断することができ、プログラム回路の一致比較動作を安定的に実行することができる。
【００６７】
請求項６および７記載の半導体装置は、テスト信号に応答して複数のプログラム素子と選択回路とを電気的に遮断する。これにより、内部ノードと結合される内部ノードは、電気的に遮断されるため、動作テスト時において、第２の電圧と固定電圧との間でのみ消費電流が発生し、結果として全体の消費電流を低減することができる。
【００６８】
請求項９および１０記載の半導体装置は、電源電圧投入時の所定期間テスト信号を出力するためのテスト信号生成回路を設ける。これにより、電源電圧投入直後自動的に複数のプログラム素子に高電界が印可されプログラム素子の切断不良を除去することができるため効率的に動作テストを実行することができる。
【図面の簡単な説明】
【図１】本実施の形態に従う半導体記憶装置の全体構成図である。
【図２】本発明の実施の形態１に従うプログラム回路の構成図である。
【図３】本発明の実施の形態２に従うプログラム回路の回路構成図である。
【図４】本発明の実施の形態３に従うテスト信号生成回路および周辺回路の概念図である。
【図５】レーザビームでヒューズをブローする方式を示す概念図である。
【符号の説明】
１　半導体記憶装置、１０　コントロール回路、１２　行アドレス端子、１３列アドレス端子、１４　制御信号端子、１５　データ入力端子、１６　データ出力端子、１７　電源端子、２０　行デコーダ、３０　列デコーダ、４０　メモリアレイ、５０　列選択ゲート回路、６０　データ入出力回路、７０　昇圧回路、８０　冗長列デコーダ、９０　ＰＯＲ回路、１００　電圧供給切換回路、２００，２００＃　プログラム設定回路、３００　テスト電圧供給切換回路、４００
テスト信号出力回路。
【図１】
2004013930.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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