(57)【要約】      （修正有）【課題】エレクトロマイグレーション（ＥＭ）およびストレスマイグレーション（ＳＭ）両耐性に優れた銅配線を備える半導体装置およびその製造方法を提供する。【解決手段】銅配線２５に、他の金属原子とシリコン原子との両方が、配線の底面及び側面部分は前記他の金属原子がリッチとなり、配線の表面部分は前記シリコン原子がリッチとなるような分布をもって添加されている。このような銅配線は、シード層上に形成された銅配線層の中に、前記シード層を銅と銅以外の金属との合金により形成することにより、前記金属の原子を拡散添加させ、さらに前記銅配線の表面からシリコン原子を拡散添加することにより実現される。【選択図】      図４
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【特許請求の範囲】
【請求項１】
銅配線に他の原子とシリコン原子との両方が、配線の底面及び側面部分は前記他の金属原子がリッチとなり、配線の表面部分は前記シリコン原子がリッチとなるような分布をもって添加されていることを特徴とする半導体装置。
【請求項２】
上層の銅配線と下層の銅配線を有し、これら銅配線のそれぞれに他の原子とシリコン原子との両方が、配線の底面及び側面部分は前記他の原子がリッチとなり、配線の表面部分は前記シリコン原子がリッチとなるような分布をもって添加されており、前記上層の銅配線は配線部分とこの配線部分に連続するビア部分を有し、前記ビア部分が前記下層の銅配線に電気的に接続されている半導体装置。
【請求項３】
上層の銅配線と下層の銅配線を有し、これら銅配線のそれぞれに他の原子とシリコン原子との両方が、配線の底面及び側面部分は前記他の原子がリッチとなり、配線の表面部分は前記シリコン原子がリッチとなるような分布をもって添加されており、前記上層の銅配線と前記下層の銅配線とは、バリア層で周囲が取り囲まれた銅層を介して電気的に接続されている半導体装置。
【請求項４】
前記他の原子はＡｌ，Ｓｎ，Ｔｉ，Ｓｉ，Ｉｎ，Ａｇ，Ｚｒ，Ｎｉ，Ｍｇ，Ｂｅ，Ｐｄ，Ｃｏ，Ｂ，Ｚｎ，Ｃａ，ＡｕおよびＧａの中から少なくとも１種類の原子が選ばれる請求項１ないし３のいずれかに記載の記載の半導体装置。
【請求項５】
シード層上に形成された銅配線層の中に、前記シード層を銅を主構成として他の原子を添加したものとすることにより、前記他の原子を拡散添加させ、さらに前記銅配線の表面からシリコン原子を拡散添加することを特徴とする半導体装置の製造方法。
【請求項６】
前記シリコン原子の拡散添加は、銅のシリサイド化反応が実質的に起きないようにシランを前記銅配線に照射することにより行われる請求項５記載の半導体装置。
【請求項７】
前記シード層における前記他の原子は０．１〜１．５の重量％となっている請求項６記載の半導体装置。
【請求項８】
前記他の金属はＡｌであり、前記シード層におけるＡｌは０．１乃至１未満の重量％となっている請求項６記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置、特に銅配線を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
配線抵抗の低減は、素子の微細化、超高集積化に伴いますます重要な事項となっている。その一手段として、銅（Ｃｕ）を配線材料としさらに所謂ダマシンプロセスを採用した埋め込み銅配線を用いた半導体装置が実用化されている。
【０００３】
配線は、その抵抗低減のほかに、エレクトロマイグレーション（ＥＭ）耐性を有することも要求されており、銅配線についてもその対策を施す必要がある。
【０００４】
そのために、銅配線にアルミニウム（Ａｌ）や銀（Ａｇ）等の他の金属材料を添加して銅合金とすることが、特開２０００−１５０５２２号公報や特開２００２−７５９９５号公報で提案されている。すなわち、層間絶縁膜に配線溝および／または下層との接続のためのビアを埋め込むように形成された銅層に、かかる銅層形成のためのシード層をＣｕ−ＡｌやＣｕ−Ａｇのような銅合金としておくか、又はかかる銅層上に他の金属層を形成して、銅層内に金属原子を拡散させている。
【０００５】
【特許文献１】
特開２０００−１５０５２２号公報
【特許文献２】
特開２００２−７５９９５号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、かかる手法では、配線としてＥＭ耐性のほかに要求されるストレスマイグレーション（ＳＭ）耐性が向上されていないことが判明した。
【０００７】
すなわち、配線の表面の一部には、上層への接続のためのビアが接触形成されることになるが、この接触部分においてストレスが発生する。上記のＥＭ耐性向上のうち、シード層からの金属原子拡散手法では、銅配線の上表面まで到達する金属原子は十分とはいかない。このため、上層ビアの接続部分でのストレスにより、銅配線層内の微細な空洞が移動し同部分でボイドを形成してしまう。このボイドは、たとえ特開２０００−５８５４４号公報や特開２０００−１５０５１７号公報のように、銅配線表面を銅シリサイド層で塞いだ構造でも、発生してしまう。
【０００８】
銅配線表面からの金属原子拡散のＥＭ耐性向上手法では、今度は、銅配線底面部分にボイドが発生してしまう。
【０００９】
このようなＳＭによるボイド発生は、銅配線の表面積が広くなるほど（すなわち、配線幅が広いほどおよび／または配線長が長いほど）起こりやすい。
【００１０】
【課題を解決するための手段】
本発明による半導体装置は、銅配線に他の原子とシリコン原子との両方が、銅配線の底面及び側面部分はこの他の原子がリッチとなる一方、銅配線の表面部分はシリコン原子がリッチとなるような分布をもって添加されていることを特徴としている。
【００１１】
かくして、銅配線はその四方から銅以外の原子またはシリコン原子が添加されることになり、ＥＭ耐性およびＳＭ耐性の両方が向上されることになる。
【００１２】
本発明による半導体装置の製造方法は、シード層上にメッキやＣＶＤにより形成した銅の中に、そのシード層を銅と銅以外の原子との合金により形成することにより、当該原子を拡散添加させ、さらに銅配線の表面からシリコン原子を拡散添加することを特徴としている。かくして、銅以外の原子またはシリコン原子が四方から添加された銅配線が形成され、ＥＭ耐性およびＳＭ耐性の両方が向上されることになる。
【００１３】
なお、シリコン原子の銅配線表面からの拡散は、銅配線の表面に銅シリサイド層を形成するものと根本的に異なっていることに注意されたい。銅シリサイド層を形成することは、配線表面の銅とシリコンと積極的にシリサイド反応化させるものであり、このため、シリサイド反応が生じるとシリコン原子の銅配線内部への拡散は阻止されることになる。本発明では、シリサイド反応が起きないようしているので、銅配線内部へのシリコン原子の拡散が可能となる。
【００１４】
【発明の実施の形態】
本発明の上記および他の特徴や利点をより明瞭にするために、以下、本発明の実施の形態につき図面を用いて説明する。
【００１５】
（第１の実施形態）  図１〜図９を参照すると、本発明の第１の実施形態による半導体装置がその製造工程と共に示されている。まず、図１において、トランジスタ等の多数の素子が形成された半導体基板１は絶縁層３により覆われている。この絶縁層３には、基板１に形成された素子の不純物領域２の一部を露出するためのコンタクトホール８が形成されている。コンタクトホール８には導電体６が埋めこまれている。この導電体６はＴｉ層およびＴｉＮ層でなるバリア膜４（Ｔｉ層が下層）とタングステンでなるプラグ層５とでなる。
【００１６】
図２に示すように、絶縁層３及び導電体６を層間絶縁膜１０で覆った後、第１の埋めこみ銅配線を形成するために、絶縁膜１０に配線溝１２が形成される。この溝１２により、導電体６と絶縁層３の一部とが露出される。この後、Ｔａ層およびＴａＮ層でなるバリア層１４（ＴａＮ層が下層）がスパッタにより全面に形成される。さらにその上にシード層１５が形成される。このシード層１５は、本発明にしたがって、銅以外の金属としてのＡｌとＣｕとの合金のスパッタにより形成される。Ａｌの重量％は、０．１ないし１．５、さらに好ましくは０．１ないし１未満なるように添加しておく。本実施形態では、０．５％重量％とした。上記銅以外の金属としては、Ａｌのほかに、Ｓｎ，Ｔｉ，Ｓｉ，Ｉｎ，Ａｇ，Ｚｒ，Ｎｉ，Ｍｇ，Ｂｅ，Ｐｄ，Ｃｏ，Ｂ，Ｚｎ，Ｃａ，Ａｕ，Ｇａでもよく、２種類以上の元素を添加しても良い。
【００１７】
しかる後、メッキ法又はＣＶＤ法によりＣｕ層１６を全面に形成する。Ｃｕ層１６を形成した後、２００〜４００℃の温度によりアニール処理すなわち熱処理を施し、シード層１５内のＡｌをＣｕ層１６内に拡散させる。
【００１８】
この結果、図３に示すように、ＣｕにＡｌを含む銅合金層２０が形成される。但し、Ａｌは層２０内に均一に分布し得るのではなく、シード層１５からの拡散であるために、層２０の底面部分および配線溝２０で規定される側面部分から表面部分に向かって減少する分布となっている。
【００１９】
この後、図４に示すように、ＣＭＰ等による表面平坦化プロセスが実行され、残った銅合金層２５及びバリア層１４でなる第１の銅配線３０が形成される。しかる後、本発明にさらに、シラン（ＳｉＨ４）が銅配線３０に照射される。この照射は、実施形態では、本銅配線３０を有する半導体ウェーハをプラズマＣＶＤ装置に搬入した状態において、シランをガス流量：１０〜５００ｓｃｃｍ、Ｎ２ガスを流量：１００〜５０００ｓｃｃｍ、処理圧力：２０Ｔｏｒｒ、処理温度及び時間：約３５０℃及び１２０秒の条件で行なわれる。
【００２０】
その結果、銅配線３０の表面に銅シリサイド層が実質的に形成されることなく、すなわち、シリサイド化反応が実質的に生じることなく、シリコン原子を銅配線３０内に拡散させることができる。シリコン原子の拡散は表面からであるので、配線３０内に均一に分布し得るのではなく、銅配線３０の表面部分からその底面及び側面部分に向かって減少する分布となっている。添加するシリコン原子の量は、配線３０全体に対し０．０１〜８原子％が好ましい。
【００２１】
かくして、銅以外の金属原子としてのＡｌ原子とシリコン原子との両方が、底面及び側面部分ではＡｌ原子がリッチとなり、一方表面部分ではシリコン原子がリッチとなるような分布をもって添加された銅配線３０が形成される。
【００２２】
なお、シリコン原子の銅配線３０への拡散の際には、銅配線３０の表面に酸化物／酸化膜が無いことが好ましい。この目的のために、シラン照射の前に、銅配線３０表面の酸化物／酸化膜を水素で還元して除去することが好ましい。この処理は同一のプラズマＣＶＤ装置で実行できる。
【００２３】
次に、再び同一のプラズマＣＶＤ装置を用い、反応ガスをＳｉＨ（ＣＨ３）３、ＮＨ３及びＨｅに切り換え、図５のように、銅拡散防止膜としてのプラズマＳｉＣＮ膜３１を全面に形成する。同じプラズマＣＶＤ装置を使用するので、Ａｌ及びＳｉ原子が添加された銅配線３０の表面が酸化されることなく銅拡散防止膜３１を形成することができる。なお、銅拡散防止膜３１を形成する目に、Ａｌ及びＳｉ原子が添加された銅配線３０の表面に新たに銅シリサイド膜を形成してもいい。
【００２４】
図５に戻って、銅拡散防止膜３１の上に全面に層間絶縁膜３２が形成される。この層間絶縁膜３２に対し、本実施の形態では、所謂ヂュアルダマシンとして、銅配線３０との接続のためのビア３５と上層銅配線のための配線溝３６とが形成される。デュアルダマシンの製法としては、ビアファースト法、トレンチファースト法、ミドルファースト法、デュアルハードマスク法があるが、本発明は製法によって限定されるものではなく上記のいずれを用いても良い。
【００２５】
しかる後、図２に関連して説明したように、バリア膜４０（Ｔａ／ＴａＮ膜）、Ｃｕ−Ａｌ合金シード層４１を形成し、メッキ又はＣＶＤにより銅層４２を形成する。
【００２６】
次に、アニール処理によりシード層４１からＡｌをＣｕ層４２に拡散させる結果、図７に示すように、Ｃｕ−Ａｌ合金層４５を形成する。
【００２７】
ＣＭＰによる平坦化プロセスにより、Ｃｕ−Ａｌ層４５およびバリア層４１を、絶縁膜３２が露出するまで除去する。その結果、図８に示すように、Ｃｕ−Ａｌ合金でなる第２の銅配線５０が形成される。シランを図４に関連した説明した条件により銅配線５０に照射し、シリコン原子を銅配線５０内に拡散する。
【００２８】
かくして、銅以外の金属原子としてのＡｌ原子とシリコン原子との両方が、底面及び側面部分ではＡｌ原子がリッチとなり、一方表面部分ではシリコン原子がリッチとなるような分布をもって添加された銅配線５０が形成される。この銅配線５０は、配線部分と当該部分に連続するビア部分とを有することになる。
【００２９】
銅配線５０含む全面に銅拡散防止膜６０が形成される（図９）。図５乃至図９を繰り返すことにより、さらに上層の銅配線が形成される。
【００３０】
このようにして、各層の銅配線３０、５０には、それらの底面及び側面部分では銅以外の金属、例えばＡｌ原子がリッチとなるように、表面部分ではシリコン原子がリッチとなるように添加されている。したがって、各配線３０、５０の全てについてＥＭ耐性が向上しており、さらに、配線３０については、コンタクトホール８を埋める導電体６との接触部分や上層銅配線５０のビア部分でのＳＭ耐性も向上している。配線５０については、ビア部分やその上層の配線の接触部分でのＳＭ耐性が向上していることになる。
【００３１】
本実施例では層間絶縁膜１０と３２に炭素含有シリコン酸化膜（ＳｉＯＣ又はＳｉＣＯＨ）を用いたが、本発明は層間絶縁膜種によって限定されるものではない。シリコン酸化膜（ＳｉＯ２）、梯子型水素化シロキサン（Ｌｏｄｄｅｒ  ＯｘｉｄｅＴＭ）、水素化シロキサン（ＨＳＱ）、フッ素含有シリコン酸化膜（ＳｉＯＦ）、メチルシルセスオキサン（ＭＳＱ）、有機ポリマー系低誘電率膜（ポリフェニレン、ポリアリルエーテル、ベンゾシクロブテン）、又は上記絶縁膜膜をポーラス化したものでも良い。
本実施例ではバリアメタル層１４と４０にＴａ／ＴａＮ積層構造を用いたが、本発明はバリアメタル種や構造によって限定されるものではない。Ｔａ、ＴａＮ、ＴａＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮでも良く、これらの膜を積層にした構造でも良い。また、成膜方法はＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）のいずれを用いても良い。
【００３２】
（第２の実施形態）  図１０〜図１８を参照すると、本発明の第２の実施形態に基づく半導体装置がその製造方法と共に示されている。なお、図１〜図９と同一の構成要素は同じ番号で示し、その説明を省略する。本実施の形態は所謂シングルダマシン構造に適用したものである。
【００３３】
すなわち、図１０〜図１３に示すように、不純物領域２に対するコンタクト導電体およびこのコンタクト導電体に接続された１層目の銅配線３０が形成される。
【００３４】
次に、図１４のように、全面に銅拡散防止膜３１と層間絶縁膜７０が形成した後、シングルダマシンとしてのビア７１が、膜３１及び７０の一部を除去することにより、形成される。そのビア７１にバリア膜７２（Ｔａ／ＴａＮ）を形成し、シード膜（図示せず）を介して銅層を形成し、ＣＭＰの平坦化プロセスにより、ビア７１に銅層７３を残す。本形態では、シード膜はＣｕとしており、Ａｌ等の他の金属原子の合金とはしていない。さらに、Ｃｕ銅７３へのシリコン原子の拡散も施していない。Ｃｕ層７３はバリア層７２およびその跡に形成される銅拡散防止膜で覆われることになるので、そのＥＭ耐性及びＳＭ耐性はそもそも問題の無いレベルとなっている。勿論、シード層として銅とそれ以外の勤続との合金としてもよく、また、シリコン原子を表面から拡散してもいい。
【００３５】
この後、図１５に示すように、層間絶縁膜７８を全面に形成し、この膜７８と銅拡散防止膜７５の一部を除去して、第２層目の銅配線のための配線溝７９を形成する。そして、図６に関連して述べたように、バリア膜４０、シード層４１及び銅称４２を形成する。
【００３６】
この後は、図７から図９に関連する工程で説明したように、第２層目の銅配線５０を形成する（図１６から図１８）。
【００３７】
本実施例では層間絶縁膜１０、７０、７８に炭素含有シリコン酸化膜（ＳｉＯＣ又はＳｉＣＯＨ）を用いたが、本発明は層間絶縁膜種によって限定されるものではない。シリコン酸化膜（ＳｉＯ２）、梯子型水素化シロキサン（Ｌｏｄｄｅｒ  ＯｘｉｄｅＴＭ）、水素化シロキサン（ＨＳＱ）、フッ素含有シリコン酸化膜（ＳｉＯＦ）、メチルシルセスオキサン（ＭＳＱ）、有機ポリマー系低誘電率膜（ポリフェニレン、ポリアリルエーテル、ベンゾシクロブテン）、又は上記絶縁膜膜をポーラス化したものでも良い。
【００３８】
本実施例ではバリアメタル層１４、７２，４０にＴａ／ＴａＮ積層構造を用いたが、本発明はバリアメタル種や構造によって限定されるものではない。Ｔａ、ＴａＮ、ＴａＳｉＮ、Ｗ、ＷＮ、ＷＳｉＮ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮでも良く、これらの膜を積層にした構造でも良い。また、成膜方法はＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）のいずれを用いても良い。
【００３９】
【発明の効果】
以上のとおり、本発明によれば、銅の低抵抗というメリットを生かしＥＭおよびＳＭ両耐性が向上した銅配線を備える半導体及びその製造方法が提供される。
【００４０】
なお、本発明は、銅配線に他の金属原子とシリコン原子との両方が、配線の底面及び側面部分は前記他の金属原子がリッチとなり、配線の表面部分は前記シリコン原子がリッチとなるような分布をもって添加されていることを特徴とし、また、そのための製造方法、すなわち、シード層上に形成された銅配線層の中に、前記シード層を銅と銅以外の金属との合金により形成することにより、前記金属の原子を拡散添加させ、さらに前記銅配線の表面からシリコン原子を拡散添加することを特徴とするもんである。したがって、添加すべき銅以外の金属原子、その製造条件、用いる材料等は、上記実施形態に限定されず、本特徴を逸脱することなく適宜変更し得ることは明らかである。
【図面の簡単な説明】
【図１】本発明の第一実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図２】本発明の第一実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図３】本発明の第一実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図４】本発明の第一実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図５】本発明の第一実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図６】本発明の第一実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図７】本発明の第一実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図８】本発明の第一実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図９】本発明の第一実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図１０】本発明の第二実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図１１】本発明の第二実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図１２】本発明の第二実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図１３】本発明の第二実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図１４】本発明の第二実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図１５】本発明の第二実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図１６】本発明の第二実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図１７】本発明の第二実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【図１８】本発明の第二実施形態による半導体装置およびその製造方法と共に示す一工程断面図。
【符号の説明】
１−半導体基板、２−不純物領域、３−絶縁膜、６−コンタクト導電体、１４、４０−バリア層、１５、４１−シード層、１６，４２−銅層、３０，５０銅配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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