(57)【要約】【課題】クロックのスキューが原因で発生するフリップフロップのホールド・タイム違反によるデータのすり抜けを防止し、安定したスキャンテストを行う半導体集積回路を得ること。【解決手段】スキャンパターン生成回路３００で生成したテストパターンに基づいて組み合せ回路２００のスキャンテストを実行し、比較制御回路４００がテスト結果と期待値との比較を行い、フリップフロップ１００〜１０５のシフト動作の確認を行う。そして、クロックのスキューによるホールド・タイム違反によるデータのすり抜けが発生しテスト結果と期待値に不一致が発生した場合、比較制御回路４００は、データのすり抜けが発生した箇所を特定し、遅延調整セレクタ用制御信号によりクロックの遅延を調整する。その後、スキャンイン信号ＳＩからテストパターンを入力し、組み合せ回路２００のスキャンテストを実行する。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
スキャンパス設計がなされたフリップフロップのクロックをクロックツリーシンセシスによる木構成で供給する半導体集積回路において、
前記フリップフロップのクロック端子に入力するクロックを、所定の信号により異なる遅延を負荷した複数のクロックから選択するクロック選択回路と、
スキャンテスト用のテストパターンと該テストパターンを用いて組み合せ回路のテストを行った場合の期待値とを生成するスキャンパターン生成回路と、
外部選択信号に基づき外部入力端子から入力されたテストパターンと前記スキャンパターン生成回路で生成されたテストパターンとを選択する第１のセレクタと、
前記外部選択信号により前記スキャンパターン生成回路で生成されたテストパターンが選択された場合、そのテストパターンでの前記組み合せ回路のテスト結果と前記期待値とを比較し、該比較結果が不一致の場合、前記フリップフロップのシフト時の誤動作の箇所を特定し、該特定したフリップフロップにクロックを供給しているクロック選択回路に対して、現在より遅延の負荷を大きくするための遅延調整セレクタ用制御信号を前記所定の信号として前記クロック選択回路に出力する比較制御回路と、
を備えることを特徴とする半導体集積回路。
【請求項２】
前記クロック選択回路は、
入力クロックに対して異なる遅延を負荷した複数のクロックを生成する遅延調整回路と、
前記遅延調整セレクタ用制御信号に基づいて前記入力クロックと前記異なる遅延を負荷した複数のクロックの何れか一つを選択する第２のセレクタと、
を備えたことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記半導体集積回路にＣＰＵが内蔵されている場合、前記ＣＰＵにより、前記スキャンパターン生成回路および前記比較制御回路の機能を実現することを特徴とする請求項１または２に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のテストに関するものであり、特に、半導体集積回路のテストを容易に行うため半導体集積回路内部にスキャンパスを有する半導体集積回路に関するものである。
【０００２】
【従来の技術】
近年、半導体製造の多層配線技術や微細化技術の向上により、半導体集積回路の１チップの搭載ゲート規模も大きくなり、高性能・高機能の半導体集積回路が実現可能となっている。１チップの搭載ゲート規模が大きくなったことにより、設計、製造、テストの各工程でさまざまな問題が生じている。特に、テストに関する問題は大きい。
【０００３】
半導体集積回路では、そのチップが所望の機能を満足しているかのテスト以外に、製造工程での不良を検出しなければならない。すなわち、半導体集積回路内の全てのトランジスタに対してオン／オフ動作を確認しなければならない。このような半導体集積回路のテストを困難にする要因の一つとして、半導体集積回路内部のフリップフロップの入力の可制御性とその出力の可観測性が悪いことが挙げられる。
【０００４】
このような問題を改善するための従来技術として、半導体集積回路内のフリップフロップを外部端子から直接制御し観測するための経路（スキャン・チェーン）を設けるスキャンパス設計手法がある。
【０００５】
図３を参照して、従来のスキャンパス設計によるテストを説明する。図３において、１０００〜１００５はフリップフロップ、２０００はテスト対象となる半導体集積回路の組み合せ回路、３０００〜３００８はクロックバッファ、４０００，４０１０，４０２０，４０３０，４０４０は遅延回路、４００１〜４００３はバッファである。フリップフロップ１０００〜１００５は、組み合せ回路２０００のデータをラッチし、組み合せ回路２０００に出力する通常の配線とともに、フリップフロップ１０００，１００１…の順にシリアルに接続されシフトレジスタとしても動作するように設計されている。
【０００６】
つぎに、スキャンテストの動作を説明する。まず、スキャンイン信号ＳＩからテストデータを入力し、シフト機能を用いてフリップフロップ１０００，１００１，１００２の順にテストデータをシフトする。そして、フリップフロップ１０００〜１００２の出力を擬似入力として組み合せ回路２０００を動作させる。このときの組み合せ回路２０００の出力をフリップフロップ１００３〜１００５がラッチする。さらに、フリップフロップ１０００〜１００５は、シフト機能を用いて最終段のフリップフロップ１００５からスキャンアウト信号ＳＯにラッチしたテスト結果を出力する。このスキャンアウト信号ＳＯを観測し、期待値と比較する。
【０００７】
このようにスキャンパス設計による半導体集積回路のテストは、フリップフロップ１０００〜１００５のシフト動作により、スキャンイン信号ＳＩから擬似入力したテストパターンで組み合せ回路を動作させ、その結果をラッチしてスキャンアウト信号ＳＯに出力する。これにより、半導体集積回路内のトランジスタのオン／オフ動作を確認することができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、シフトレジスタを構成しているフリップフロップ１０００〜１００５がシフト動作を行う際に、フリップフロップ１０００〜１００５のタイミング条件の一つであるホールド・タイムが満足できずデータがすり抜けてしまった場合、スキャンアウト信号ＳＯで観測される信号と期待値が不一致となる。すなわち、組み合せ回路２０００が正しく動作しており、半導体集積回路本来の機能は満足しているにもかかわらず、スキャンテスト時のシフト動作により半導体集積回路は不良品と判定されてしまうという問題があった。
【０００９】
このようなデータのすり抜けは、フリップフロップ１０００〜１００５のクロック端子Ｔに供給されるクロックのスキューにより発生する。フリップフロップ１０００〜１００５のクロック端子Ｔに供給されるクロックは、クロック信号ＣＫからクロックバッファ３０００に入力される。クロックバッファ３０００は、クロックバッファ３００１，３００２に入力された信号を出力する。クロックバッファ３００１は、クロックバッファ３００３〜３００５に、クロックバッファ３００２は、クロックバッファ３００６〜３００８に、それぞれ入力された信号を出力する。そして、クロックバッファ３００３は、フリップフロップ１０００のクロック端子Ｔに、クロックバッファ３００４は、フリップフロップ１００１のクロック端子Ｔに、というように、クロックバッファ３００３〜３００８はフリップフロップ１０００〜１００５に入力された信号をそれぞれ出力する。このように複数段のクロックバッファを木構造にしてクロックを分配するクロックツリーシンセシス（ＣＴＳ：Ｃｌｏｃｋ　Ｔｒｅｅ　Ｓｙｎｔｈｅｓｉｓ）は、大きなファンアウトでのクロックのスキューを最小とする用途に適した方法である。
【００１０】
しかし、クロックバッファに接続されるフリップフロップの数が多くなるとそれぞれのフリップフロップのクロック端子Ｔにクロックが到達するまでのスキューが大きくなる。特に、半導体製造の微細化によりパス遅延全体に対する配線遅延の割合がゲート遅延と同じくらいの比重を占めるようになり、クロックのスキューの問題は大きくなっている。
【００１１】
クロックのスキューによるホールド・タイムの違反（この場合は、ホールド・タイムの不足時間）を補うために、図３に示した従来技術では、シフトレジスタを構成するフリップフロップ１０００〜１００５の間に遅延回路４０００〜４０４０を挿入している。遅延回路４０００〜４０４０は、バッファ４００１〜４００３で構成され、例えば、フリップフロップ１０００の出力端子Ｏの信号をバッファ４００１〜４００３のゲート遅延だけ遅らせてフリップフロップ１００１の入力端子Ｓに入力するようにしている。しかしセルのゲート遅延は製造によりばらつきがあり、確実にホールド・タイムを保証することはできないという問題もあった。
【００１２】
この発明は上記に鑑みてなされたもので、クロックのスキューが原因で発生するフリップフロップのホールド・タイム違反によるデータのすり抜けを防止し、安定したスキャンテストを行う半導体集積回路を得ることを目的としている。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、この発明にかかる半導体集積回路は、スキャンパス設計がなされたフリップフロップのクロックをクロックツリーシンセシスによる木構成で供給する半導体集積回路において、前記フリップフロップのクロック端子に入力するクロックを、所定の信号により異なる遅延を負荷した複数のクロックから選択するクロック選択回路と、スキャンテスト用のテストパターンと該テストパターンを用いて組み合せ回路のテストを行った場合の期待値とを生成するスキャンパターン生成回路と、外部選択信号に基づき外部入力端子から入力されたテストパターンと前記スキャンパターン生成回路で生成されたテストパターンとを選択する第１のセレクタと、前記外部選択信号により前記スキャンパターン生成回路で生成されたテストパターンが選択された場合、そのテストパターンでの前記組み合せ回路のテスト結果と前記期待値とを比較し、該比較結果が不一致の場合、前記フリップフロップのシフト時の誤動作の箇所を特定し、該特定したフリップフロップにクロックを供給しているクロック選択回路に対して、現在より遅延の負荷を大きくするための遅延調整セレクタ用制御信号を前記所定の信号として前記クロック選択回路に出力する比較制御回路とを備えることを特徴とする。
【００１４】
この発明によれば、スキャンパターン生成回路で生成したテストパターンに基づいて組み合せ回路のスキャンテストを実行し、比較制御回路がテスト結果と期待値との比較を行い、フリップフロップのシフト動作の確認を行う。そして、テスト結果と期待値に不一致が発生した場合、比較制御回路は、フリップフロップのホールド・タイム違反によるシフト時の誤動作の箇所を特定し、遅延調整セレクタ用制御信号によりクロックの遅延を調整する。その後、外部入力端子からテストパターンを入力し、組み合せ回路のスキャンテストを実行するようにしている。
【００１５】
つぎの発明にかかる半導体集積回路は、上記の発明において、前記クロック選択回路は、入力クロックに対して異なる遅延を負荷した複数のクロックを生成する遅延調整回路と、前記遅延調整セレクタ用制御信号に基づいて前記入力クロックと前記異なる遅延を負荷した複数のクロックの何れか一つを選択する第２のセレクタとを備えたことを特徴とする。
【００１６】
この発明によれば、クロック選択回路は、入力クロックに対して異なる遅延を負荷した複数のクロックを生成し、生成した複数のクロックと入力クロックの何れか一つを遅延調整セレクタ用制御信号に基づいて出力するようにしている。
【００１７】
つぎの発明にかかる半導体集積回路は、上記の発明において、前記半導体集積回路にＣＰＵが内蔵されている場合、前記ＣＰＵにより、前記スキャンパターン生成回路および前記比較制御回路の機能を実現することを特徴とする。
【００１８】
この発明によれば、半導体集積回路にＣＰＵが内蔵されている場合、ＣＰＵがスキャンテスト用のテストパターンで行った組み合せ回路のテスト結果と期待値とを比較し、その結果が不一致であった場合、フリップフロップのホールド・タイム違反によるシフト時の誤動作の箇所を特定し、遅延調整セレクタ用制御信号によりクロックの遅延を調整するようにしている。
【００１９】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体集積回路の好適な実施の形態を詳細に説明する。
【００２０】
図１および図２を用いて本発明の実施の形態を説明する。図１は、本実施の形態のスキャン設計された半導体集積回路の構成を示すブロック図である。図１において、１００〜１０５はフリップフロップ、２００はテスト対象となる半導体集積回路内の組み合せ回路、３００はスキャンパターン生成回路、４００は比較制御回路、５００〜５０２はセレクタ、６１０〜６３１はクロック選択回路、７０１〜７０３はバッファ、７１０〜７１４は遅延回路である。
【００２１】
フリップフロップ１００〜１０５は、組み合せ回路２００のデータをラッチし、組み合せ回路２００に出力する通常の配線とともに、フリップフロップ１００，１０１…の順にシリアル接続されシフト動作するように設計されている。シリアル接続する際に、フリップフロップ１００〜１０５の間にバッファ７０１〜７０３をシリアルに接続して遅延を設ける遅延回路７１０〜７１４がそれぞれ挿入されている。
【００２２】
スキャンパターン生成回路３００は、スキャンテストのテストパターンを生成する。そして、生成したテストパターンをセレクタ５００に出力する。また、そのテストパターンで組み合せ回路２００を動作させた時の期待値を比較制御回路４００に出力する。
【００２３】
セレクタ５００は、テストパターンを選択する外部選択信号ＴＥＳＴに基づいてスキャンパターン生成回路３００で生成されたテストパターンとスキャンイン信号ＳＩから入力されるテストパターンのどちらか一方を選択し、フリップフロップ１００に出力する。
【００２４】
比較制御回路４００は、外部選択信号ＴＥＳＴによりスキャンパターン生成回路３００で生成されたテストパターンでスキャンテストが行われた場合に、フリップフロップ１０５から入力されたテスト結果とスキャンパターン生成回路３００から入力された期待値とを比較する。そして、比較の結果が不一致であった場合、ホールド・タイム違反があったフリップフロップを特定し、クロック選択回路６１０〜６３１にクロックの遅延を調整するための遅延調整セレクタ用制御信号を出力する。
【００２５】
セレクタ５０１は、選択信号ＳＥＬ０に基づいて外部クロックＣＫ０〜ＣＫ５の何れか１つをクロック選択回路６１０に出力する。セレクタ５０２は選択信号ＳＥＬ１に基づいて外部クロックＣＫ６〜ＣＫ１１の何れか１つをクロック選択回路６２１に出力する。
【００２６】
クロック選択回路６１０〜６３１は、入力クロックに遅延調整セレクタ用制御信号により指定された遅延を負荷して出力する。クロック選択回路６１０は、セレクタ５０１から入力された入力クロックに遅延調整セレクタ用制御信号により指定された遅延を負荷する。そして、クロック選択回路６１１，６１２に遅延を負荷した出力クロックを出力する。クロック選択回路６１１は、クロック選択回路６１０から入力された入力クロックに遅延調整セレクタ用制御信号により指定された遅延を負荷する。そして、クロック選択回路６１３〜６１６に遅延を負荷した出力クロックを出力する。クロック選択回路６１３は、クロック選択回路６１１から入力された入力クロックに遅延調整セレクタ用制御信号により指定された遅延を負荷する。そして、フリップフロップ１００のクロック端子Ｔの遅延を負荷した出力クロックを出力する。クロック選択回路６１６は、クロック選択回路６１１から入力された入力クロックに遅延調整セレクタ用制御信号により指定された遅延を負荷する。そして、フリップフロップ１０１のクロック端子Ｔの遅延を負荷した出力クロックを出力する。クロック選択回路６１４，６１５はそれぞれ図示していないが半導体集積回路内のフリップフロップＦＦへ遅延を負荷した出力クロックを出力する。
【００２７】
クロック選択回路６１２は、クロック選択回路６１０から入力されたクロックに遅延調整セレクタ用制御信号により指定された遅延を負荷する。そして、クロック選択回路６１７〜６２０に遅延を負荷した出力クロックを出力する。クロック選択回路６１９は、クロック選択回路６１２から入力された入力クロックに遅延調整セレクタ用制御信号により指定された遅延を負荷する。そして、フリップフロップ１０２のクロック端子Ｔに遅延を負荷した出力クロックを出力する。クロック選択信号６１７，６１８，６２０はそれぞれ図示していないが半導体集積回路内のフリップフロップＦＦへ遅延を負荷した出力クロックを出力する。
【００２８】
クロック選択回路６２１〜６３１は、上述したクロック選択回路６１０〜６２０と同様にクロック選択回路６２１を起点としてクロック選択回路６２２からクロック選択回路６２４〜６２７へ、クロック選択回路６２３からクロック選択回路６２８〜６３１へとＣＴＳによる木構造を構成し、それぞれの遅延調整セレクタ用制御信号により指定された遅延を負荷してクロックを出力する。そして、クロック選択回路６２５，６２８，６３１は、フリップフロップ１０３〜１０５のクロック端子Ｔにそれぞれ遅延を負荷したクロックを出力する。
【００２９】
図１に示したクロック選択回路６１０〜６３１は全て同じ機能を備えている。図２に示したクロック選択回路６１０の構成を示すブロック図を参照して、クロック選択回路の機能を説明する。図２において、６００は遅延調整回路、６０２はクロックバッファ、６０３はセレクタである。入力クロックは、クロックバッファ６０２を介して、遅延調整回路６００内のバッファ６０１ａ，６０１ｂ，６０１ｄ，６０１ｇとセレクタ６０３に出力される。遅延調整回路６００は、バッファ６０１ａのゲート遅延を負荷したクロック、バッファ６０１ｂ，６０１ｃのゲート遅延を負荷したクロック、バッファ６０１ｄ〜６０１ｆのゲート遅延を負荷したクロック、バッファ６０１ｇ〜６０１ｊのゲート遅延を負荷したクロックの４種類の異なる遅延を有するクロックを生成し、セレクタ６０３に出力する。セレクタ６０３は、遅延調整セレクタ用制御信号で指定されたクロック、すなわち、異なる遅延を有する５種類のクロックから１つを選択し、出力クロックとする。なお、遅延調整回路６００の構成は、異なる遅延を有するクロックを生成するものであれば、これに限るものではない。また、生成するクロック数も、これに限定されるものではない。
【００３０】
つぎに、本実施の形態の半導体集積回路の動作を説明する。まず、外部選択信号ＴＥＳＴにスキャンパターン生成回路３００のテストパターンを用いてスキャンテストを実行する信号を入力する。これにより、セレクタ５００は、フリップフロップ１００にスキャンパターン生成回路３００のテストパターンを出力する。
【００３１】
セレクタ５０１は、選択信号ＳＥＬ０に基づいて周期や位相が異なる外部クロックＣＫ０〜ＣＫ５の何れか１つを選択し、クロック選択回路６１０に出力する。また、セレクタ５０２は、選択信号ＳＥＬ１に基づいて周期や位相が異なる外部クロックＣＫ６〜ＣＫ１１の何れか１つを選択し、クロック選択回路６２１に出力する。
【００３２】
クロック選択回路６１０〜６３１は、セレクタ５０１，５０２で選択されたクロックに対して、それぞれの遅延調整セレクタ用制御信号に基づき遅延を負荷したクロックを出力する。ここでは、初期設定として、遅延が一番小さいクロックバッファ６０２の出力を選択するようにしておく。フリップフロップ１００〜１０５は、それぞれのクロック端子Ｔに供給されるクロックに基づいて、シフト動作を行い、テストデータをシフトする。そして、フリップフロップ１００〜１０２の出力を擬似入力として動作した組み合せ回路２００の出力をフリップフロップ１０３〜１０５がラッチする。フリップフロップ１００〜１０５はシフト動作により、テスト結果を比較制御回路４００に出力する。
【００３３】
比較制御回路４００は、スキャンパターン生成回路３００から入力された期待値と、フリップフロップ１０５から入力されたテスト結果を比較する。比較結果が一致した場合は、クロックのスキューによるデータのすり抜けは発生していないと判断し、テストを継続する。比較結果が不一致の場合は、クロックのスキューによるデータのすり抜けが発生したと判断し、発生した箇所を特定する。データのすり抜け箇所の特定は、たとえば、比較制御回路４００内にカウンタを備え、シフト動作毎にカウントを行う。これにより、期待値とテスト結果の不一致が何番目のデータであるかがわかり、データのすり抜けが発生した箇所が特定できる。
【００３４】
データのすり抜けが発生した箇所を特定すると、比較制御回路４００は、特定された箇所のフリップフロップにクロックを供給しているクロック選択回路の遅延調整セレクタ用制御信号を変更する。たとえば、フリップフロップ１０２とフリップフロップ１０３の間でデータのすり抜け、すなわち、フリップフロップ１０３のクロック端子Ｔのホールド・タイム違反が発生した場合、比較制御回路４００は、フリップフロップ１０２にクロックを供給しているクロック選択回路６１９に出力している遅延調整セレクタ用制御信号を現在よりも遅延が大きくなるクロックを選択するように変更する。ここで、すでにクロック選択回路６１９が最大の遅延を選択するような遅延調整セレクタ用制御信号が指定されていた場合には、クロックの起点にさかのぼり（この場合はクロック選択回路６１２）、フリップフロップ１０２にクロック端子Ｔに入力されるクロックに対して遅延を負荷する。
【００３５】
つぎに、外部選択信号ＴＥＳＴにスキャンイン信号ＳＩから入力されたテストパターンを用いてスキャンテストを実行する信号を入力する。これにより、セレクタ５００は、フリップフロップ１００にスキャンイン信号ＳＩから入力されたテストパターンを出力する。このとき、クロック選択回路６１０〜６３１に入力される遅延調整セレクタ用制御信号は、スキャンパターン生成回路３００のテストパターンを用いて調整した信号がそれぞれ入力される。すなわち、データのすり抜けが発生しないように調整されたクロックがフリップフロップ１００〜１０５に入力される。このクロックによりフリップフロップ１００〜１０５はシフト動作を行い、スキャンイン信号ＳＩから入力されたテストパターンにより組み合せ回路２００のスキャンテストを実行し、スキャンアウト信号ＳＯにテスト結果を出力する。そして、このテスト結果と期待値を比較する。
【００３６】
このように本実施の形態では、スキャンパターン生成回路３００で生成したテストパターンに基づいて組み合せ回路２００のスキャンテストを実行し、比較制御回路４００がテスト結果と期待値との比較を行い、フリップフロップ１００〜１０５のシフト動作の確認を行う。そして、クロックのスキューによるホールド・タイム違反によるデータのすり抜けが発生し、テスト結果と期待値に不一致が発生した場合、比較制御回路４００は、データのすり抜けが発生した箇所を特定し、遅延調整セレクタ用制御信号によりクロックの遅延を調整する。その後、スキャンイン信号ＳＩからテストパターンを入力し、組み合せ回路２００のスキャンテストを実行するようにしているため、半導体集積回路製造時のクロックのばらつきによるスキャンテストの不良を軽減し、安定したスキャンテストを行うことができる。
【００３７】
なお、半導体集積回路内部にＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）が内蔵されている場合、スキャンパターン生成回路３００と比較制御回路４００の機能をＣＰＵで実行するようにしてもよい。
【００３８】
【発明の効果】
以上説明したように、この発明によれば、スキャンパターン生成回路で生成したテストパターンに基づいて組み合せ回路のスキャンテストを実行し、比較制御回路がテスト結果と期待値との比較を行い、フリップフロップのシフト動作の確認を行う。そして、テスト結果と期待値に不一致が発生した場合、比較制御回路は、フリップフロップのホールド・タイム違反によるシフト時の誤動作の箇所を特定し、遅延調整セレクタ用制御信号によりクロックの遅延を調整する。その後、外部入力端子からテストパターンを入力し、組み合せ回路のスキャンテストを実行するようにしているため、半導体集積回路製造時のクロックのばらつきによるスキャンテストの不良を軽減し、安定したスキャンテストを行うことができる。
【００３９】
つぎの発明によれば、クロック選択回路は、入力クロックに対して複数の異なる遅延を負荷したクロックを生成し、生成したクロックと入力クロックの何れか一つを遅延調整セレクタ用制御信号に基づいて出力するようにしているため、フリップフロップに供給するクロックの遅延をきめ細かく設定することができる。
【００４０】
つぎの発明によれば、半導体集積回路にＣＰＵが内蔵されている場合、ＣＰＵがスキャンテスト用のテストパターンでおこなった半導体集積回路のテスト結果と期待値とを比較し、その結果が不一致であった場合、フリップフロップのホールド・タイム違反によるシフト時の誤動作の箇所を特定し、遅延調整セレクタ用制御信号によりクロックの遅延を調整するようにしているため、半導体集積回路製造時のクロックのばらつきによるスキャンテストの不良を軽減し、安定したスキャンテストを行うことができる。
【図面の簡単な説明】
【図１】本実施の形態の半導体集積回路の構成を示すブロック図である。
【図２】図１に示したクロック選択回路の構成を示すブロック図である。
【図３】従来の技術を説明するための図である。
【符号の説明】
１００，１０１，１０２，１０３、１０４，１０５，１０００，１００１，１００２，１００３，１００４，１００５　フリップフロップ、２００，２０００組み合せ回路、３００　スキャンパターン生成回路、４００　比較制御回路、５００，５０１，５０２，６０３　セレクタ、６００　遅延調整回路、６０１ａ，６０１ｂ，６０１ｃ，６０１ｄ，６０１ｅ，６０１ｆ，６０１ｇ，６０１ｈ，６０１ｉ，６０１ｊ，７０１，７０２，７０３，４００１，４００２，４００３バッファ、６０２，３０００，３００１，３００２，３００３，３００４，３００５，３００６，３００７，３００８　クロックバッファ、６１０，６１１，６１２，６１３，６１４，６１５，６１６，６１７，６１８，６１９，６２０，６２１，６２２，６２３，６２４，６２５，６２６，６２７，６２８，６２９，６３０，６３１　クロック選択回路、７１０，７１１，７１２，７１３，７１４，４０００，４０１０，４０２０，４０３０，４０４０　遅延回路。
【図１】
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【図２】
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【図３】
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