(57)【要約】【課題】半導体素子に発生した微小クラック等を簡便かつ非破壊で高感度に検出可能な半導体装置の検査方法を提供すること。【解決手段】予め不良品を判定するための判定電流値を決定し、樹脂封止されたＦＥＴなどの半導体素子の閾値電圧よりも充分に高いゲートバイアスを負方向に印加してこの半導体素子中を流れるリーク電流を測定し、このリーク電流値が判定電流値以上の場合に不良品と判断することとした。また、半導体素子の温度サイクル試験を行った後にリーク電流の測定を実行することとした。さらに、このリーク電流の測定を、半導体素子の３０個を１単位として実行することとし、判定電流値をこの１単位を構成する半導体素子のリーク電流の平均値の２倍と設定することとした。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
半導体素子を備える半導体装置の検査方法であって、
不良品判定のための判定電流値を決定する第１のステップと、
前記半導体素子の閾値電圧よりも高いゲートバイアスを負方向に印加する第２のステップと、
前記半導体素子のリーク電流を測定する第３のステップと、
当該リーク電流の値が前記判定電流値以上の場合に不良品と判定する第４のステップとを備えることを特徴とする半導体装置の検査方法。
【請求項２】
前記半導体素子の温度サイクル試験を行う第５のステップを備え、
前記第３のステップにおけるリーク電流の測定を当該第５のステップ終了後に実行することを特徴とする請求項１に記載の半導体装置の検査方法。
【請求項３】
前記第３のステップでのリーク電流の測定は、前記半導体素子の３０個を１単位として実行され、
前記判定電流値が、当該１単位を構成する半導体素子のリーク電流の平均値の２倍とされることを特徴とする請求項１または２に記載の半導体装置の検査方法。
【請求項４】
前記ゲートバイアスの値が、前記閾値電圧よりも０．５Ｖ以上高い値であることを特徴とする請求項１乃至３の何れかに記載の半導体装置の検査方法。
【請求項５】
前記半導体素子がＦＥＴであることを特徴とする請求項１乃至４の何れかに記載の半導体装置の検査方法。
【請求項６】
前記半導体素子は樹脂封止されたものであることを特徴とする請求項１乃至５の何れかに記載の半導体装置の検査方法。
【請求項７】
前記半導体素子は回路基板上に実装されてモジュール化されたものであることを特徴とする請求項１乃至６の何れかに記載の半導体装置の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の検査方法に関し、より詳細には、半導体素子に発生した微小クラック等に起因する不良を簡便かつ非破壊で高感度に検出可能な半導体装置の検査方法に関する。
【０００２】
【従来の技術】
半導体装置は、ウエハープロセス完了後に、ダイボンディング工程、ワイヤーボンディング工程、および、シーリングやモールディングといった熱工程を経て製品として完成する。なお、以下では、半導体素子として単体のＧａＡｓ電界効果トランジスタ（ＦＥＴ）を備える半導体装置を例として、その製造工程についてより具体的に説明する。
【０００３】
ダイボンデイング工程では、チップダイをパッケージ（ＰＫＧ）内のダイパッドあるいはリードフレーム（Ｌ／Ｆ）上のダイパッドにボンデイングする。このとき、ＰＫＧあるいはＬ／Ｆは窒素雰囲気下で２９０℃前後にまで昇温される。
【０００４】
ワイヤーボンデイング工程では、ダイボンディング工程終了後、チップ上のワイヤリングパッドとＰＫＧのリードピンあるいはＬ／Ｆの外部接続用のリードピンとの間で、金細線のワイヤリングを行う。このとき、ＰＫＧおよびＬ／Ｆを含むチップは２５０℃前後にまで昇温される。
【０００５】
シーリングやモールディングといった熱工程は、金属製ＰＫＧでは蓋をするため（シーリング）、樹脂封止ＰＫＧでは樹脂によりチップをモールドするための封止工程で、このとき半導体チップは２００℃前後にまで昇温される。
【０００６】
このように、ウエハプロセス終了後の半導体チップをパッケージ内に実装して製品化するためには複数の熱プロセスを必要とし、これらの熱プロセスの過程において、デバイスを形成した半導体基板内に、熱歪に起因するクラック（ひび割れ）等が誘発される場合がある。
【０００７】
図５（ａ）は、ＦＥＴを形成した半導体基板の上面図であり、このＦＥＴのゲート電極は８本のフィンガ５１からなり、各ゲートフィンガ５１を挟むようにソース電極５２とドレイン電極５３とが交互に形成されている。この図において、ゲート電極の総延長（８本のゲートフィンガ５１長の総計）は、高周波用（ＧＨｚ帯以上）の光出力デバイスとして一般的な値である１ｍｍと設計されている。
【０００８】
このような構成のＦＥＴにおいて、チップアッセンブリ工程での熱プロセスにより基板上にクラック（図５（ａ）の右方の１０μｍ幅のもの）が生じた場合には、図５（ｂ）に示す断面図のように基板５４上に形成されている電極金属５５にもクラックを生じて配線が断線してしまう。
【０００９】
このような断線がゲート金属で発生した場合には、その断線部にはゲートバイアスが印加されなくなる。その場合、ゲートに、活性層に電流が流れない様にＦＥＴの閾値電圧よりも充分に大きなマイナス方向の電圧を印加したとしても、ゲートパッドと接続されているゲート金属にはこのバイアス電圧が印加されて電極金属下の活性層はオフ（電流が流れない状況）されるが、クラックに起因する断線部を有する電極金属は、どこにも接続されていない金属が単に活性層上に載っているに過ぎないことなり、そのような電極金属にはバイアスが印加されず、活性層がオフされることなく電流が流れてしまう。すなわち、そのような活性層領域はドレイン−ソース間に接続された単なる注入抵抗としてしか機能しないこととなる。
【００１０】
【発明が解決しようとする課題】
従来、この様なクラックを発見するには、目視観察による方法が一般的であった。従って、ワイヤボンディング工程まではチップ表面を目視観察してクラックの有無を検査することが可能であるものの、シーリングやモールディングといった熱工程後は目視によるクラック検査が不可能となり、封止材を取り除いて検査する以外に方法がなかった。
【００１１】
また、クラックに起因する電気特性不良を評価することで封止後の半導体装置の不良品検査を行うことも可能であるが、微小クラックやゲート金属の片隅に誘起されたクラックに起因するリーク電流は微弱であり、充分な精度・感度で検査をおこなうことは不可能であった。
【００１２】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、半導体素子に発生した微小クラック等に起因する半導体装置の不良を簡便かつ非破壊で高感度に検出可能な半導体装置の検査方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、かかる目的を達成するために、請求項１に記載の発明は、半導体素子を備える半導体装置の検査方法であって、不良品判定のための判定電流値を決定する第１のステップと、前記半導体素子の閾値電圧よりも高いゲートバイアスを負方向に印加する第２のステップと、前記半導体素子のリーク電流を測定する第３のステップと、当該リーク電流の値が前記判定電流値以上の場合に不良品と判定する第４のステップとを備えることを特徴とする。
【００１４】
また、請求項２に記載の発明は、請求項１に記載の半導体装置の検査方法において、前記半導体素子の温度サイクル試験を行う第５のステップを備え、前記第３のステップでのリーク電流の測定を当該第５のステップ終了後に実行することを特徴とする。
【００１５】
また、請求項３に記載の発明は、請求項１または２に記載の半導体装置の検査方法において、前記第３のステップでのリーク電流の測定は、前記半導体素子の３０個を１単位として実行され、前記判定電流値が、当該１単位を構成する半導体素子のリーク電流の平均値の２倍とされることを特徴とする。
【００１６】
また、請求項４に記載の発明は、請求項１乃至３の何れかに記載の半導体装置の検査方法において、前記ゲートバイアスの値が、前記閾値電圧よりも０．５Ｖ以上高い値であることを特徴とする。
【００１７】
また、請求項５に記載の発明は、請求項１乃至４の何れかに記載の半導体装置の検査方法において、前記半導体素子がＦＥＴであることを特徴とする。
【００１８】
また、請求項６に記載の発明は、請求項１乃至５の何れかに記載の半導体装置の検査方法において、前記半導体素子は樹脂封止されたものであることを特徴とする。
【００１９】
さらに、請求項７に記載の発明は、請求項１乃至６の何れかに記載の半導体装置の検査方法において、前記半導体素子は回路基板上に実装されてモジュール化されたものであることを特徴とする。
【００２０】
【発明の実施の形態】
以下に、図面を参照して本発明の半導体装置の検査方法について説明する。
【００２１】
本発明の半導体装置の検査方法では、ＦＥＴのゲートに、閾値電圧よりも負方向に充分大きなゲートバイアスを印加（すなわち閾値電圧印加時よりもチャネルをさらに空乏化する条件）してドレインのリーク電流を測定し、この値が予め定められた不良判定用の所定値を超えたものを不良品と判断することに特徴がある。
【００２２】
先ず、本発明の半導体装置の検査方法において重要な、ＦＥＴの閾値電圧（ピンチオフ電圧：Ｖｔｈ）の決定方法について説明する。一般に、ＶｔｈとゲートバイアスＶｇｓおよびドレイン電流Ｉｄｓとの間には、
【００２３】
【数１】
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【００２４】
の関係があることから、Ｖｇｓと（Ｉｄｓ）１／２とをプロットし、得られた直線をＩｄｓ＝０に外挿した点をＶｔｈとするＶｔｈの決定方法がある。
【００２５】
しかしながら、この決定方法では、Ｖｇｓを走査して測定しなければならないことに加え、高出力ＦＥＴでは素子中に流れる電流が１００ｍＡを越えることも珍しくなく、回路構成や測定系によっては、その様な大電流に対する接地（ＧＮＤ）が不充分となって発振を生じる等の問題が生じ得る。
【００２６】
他のＶｔｈの決定方法として、「特定のゲート幅のＦＥＴにおいて、所定の電流がドレイン電流として流れるときのゲートバイアス電圧」をＶｔｈと定義し、この値からＶｔｈを求める方法がある。
【００２７】
この方法によれば、Ｖｇｓを走査する必要がなく、また、ピンチオフに近いバイアス条件で電流を流すために素子中の電流値は極端に大きな値にはならず、高出力デバイスにおいても測定が容易であるという利点がある。従って、本発明ではこの方法でＶｔｈを決定することとし、以下の説明においては、ＦＥＴのゲート幅を１ｍｍとして、１０ｍＡのドレイン電流が流れるときのゲートバイアス電圧をＶｔｈとした場合について述べる。
【００２８】
図１は、本発明の半導体装置の検査方法の基礎となる、ＦＥＴのＶｇｓとＩｄｓとの関係を説明するための図で、●印はクラックによる特性不良が生じているＦＥＴ、○印は良品のＦＥＴの特性を示している。
【００２９】
この図に示すように、Ｖｔｈは−２．０Ｖ（負方向に２．０Ｖ）であり、Ｖｇｓを−２．０Ｖよりさらに負方向（マイナス方向）に大きく印加していくと、Ｉｄｓはさらに減少する。ＶｇｓがＶｇｓ＝Ｖｔｈ−０．５Ｖ（＝−２．５Ｖ）程度まではＩｄｓは減少し続けるが、この電圧値を超えるとＩｄｓはほぼ一定の値をとるようになる。このバイアス条件下では、ＦＥＴのチャネルは完全に空乏化しているので、このときのＩｄｓは、ＦＥＴを形成した半導体基板あるいはＦＥＴの保護絶縁膜を介して流れるリーク電流に相当する。
【００３０】
図１に示した良品のＦＥＴ（○）と不良品のＦＥＴ（●）のＶｇｓ−Ｉｄｓ特性から明らかなように、クラックを有する不良品のＦＥＴ（●）のリーク電流は、ゲートバイアスがＶｔｈまでは良品のＦＥＴ（○）のリーク電流と顕著な差はないが、Ｖｔｈよりもさらに負方向にバイアスを印加してゆくと、良品のＦＥＴ（○）のリーク電流（２００μＡ程度）に対して１桁近く高い１ｍＡ以上のリーク電流が認められるようになる。
【００３１】
従って、予めＦＥＴの不良品判定のためのリーク電流値を決定しておき、ＦＥＴのゲートに閾値電圧よりも負方向に充分大きなゲートバイアスを印加してドレインリーク電流を測定し、この値が所定値を超えたものを不良品と判断することにより、従来の検査方法では不可能であった半導体装置の不良品判定を、簡便かつ非破壊で高感度におこなうことが可能となる。
【００３２】
［実施例１］
本発明の半導体装置の検査方法で、実際の半導体装置を検査する際の第１の実施例について説明する。
【００３３】
半導体装置は、ＦＥＴを封止樹脂でモールドして実装したもので、ウエハプロセス終了後のウエハをダイシングしてチップに分割し、このチップをリードフレーム（Ｌ／Ｆ）上のダイパッドに搭載する。チップの裏面には金（Ａｕ）を主材料とする金属が形成されておりその最表面はＡｕＳｎ共晶合金である。
【００３４】
図２はＬ／Ｆの形状を説明するための図で、このＬ／Ｆは銅を主材料とし、その表面にはＡｕ／Ｎｉが鍍金されている。Ｌ／Ｆの中央部分には半導体チップを搭載するためのダイパッド２１があり、下方部分には半導体チップのゲートＧ、ドレインＤおよびソースＳの各電極と接続されるリードピン２２、２３、２４が設けられている。Ｌ／Ｆの外枠には位置決め用の孔２５、２６が上下２箇所に設けられており、ダイパッド２１とリードピン２２、２３、２４は、タイバー２７でＬ／Ｆの外枠と接続される。
【００３５】
具体的には、Ｌ／Ｆのダイパッド２１上にＡｕＳｎ合金粒を載置し、２９０℃前後に昇温してこの金属粒を溶融させる。そこに、裏面にＡｕＳｎ合金を形成したＦＥＴチップを載せてこれらのＡｕＳｎ合金を一体化させＦＥＴチップをダイパッド２１上に搭載させた後にダイボンディングをおこなう。
【００３６】
ダイボンディング後のＬ／ＦとＦＥＴチップとを２５０℃程度にまで昇温し、チップ上のボンディングパッドとこれに対応するインナーリード２８の先端とを、３０μｍ〜５０μｍ径のＡｕワイヤで熱圧着接続する。なお、ワイヤ径が太い場合やＡｌワイヤを用いる場合には超音波を併用することとしてもよい。
【００３７】
次に、ワイヤリング終了後のＬ／Ｆ組立体を樹脂封止する。まず、Ｌ／Ｆ組立体を封止金型の所定位置にセットする。この封止金型は、上金型と下金型とで構成されていて、これらの金型を互いに重ね合わせてできる樹脂充填用の空洞（キャビティ）にＬ／Ｐ組立体を収容するようになっている。
【００３８】
下金型にはＬ／Ｆの位置決め孔と対応する個所に突起が設けられており、この突起にＬ／Ｆの孔を合わせることでキャビティ内の所定位置にＬ／Ｆ組立体をセットすることができる。なお、図２中の点線で示した部分がキャビティに相当している。キャビティ形状は、インナーリード２８の頭部が収まるように、かつ、ダイパッド２１の一部も外部に露出するように決定される。図２では、ダイパッド２１の裏面全体が外部に露出するように、下金型の形状が決められており、この場合には、金属製のＬ／Ｆの裏面全体が外部に露出することとなるので、放熱性に優れた形状を得ることができる。
【００３９】
Ｌ／Ｆ組立体のセット後、キャビティ内に樹脂を封入する。上金型のキャビティに通じる部分に細孔が穿ってあり、この細孔から樹脂をキャビティ内に注入する。このとき、金型は２００℃程度に昇温する。光を透過させるなどの特別の機能をもたせる場合の他は、樹脂として通常はエポキシ系の樹脂が選択される。
【００４０】
このようにして樹脂を注入した後、外部に露出したＬ／Ｆの不要部（例えばタイバーやサポートなど）を切り離して半導体装置として完成する。
【００４１】
完成した半導体装置を温度サイクル試験に投入し良品と不良品の選別をおこなう。この温度サイクル試験の条件は、下限温度である−４０℃と上限温度である＋８５℃で各々３０分間保持し、このサイクルを１０回繰り返す。
【００４２】
図３は、総計で３０個のＦＥＴを準備し、これらのＦＥＴの温度サイクル試験前後でのリーク電流を本発明の検査方法で測定した結果を纏めた図で、この図の縦軸は確率度数分布（平均値と標準偏差から求まる関係）であり、■印が試験前、○印が試験後の結果を示している。なお、ＦＥＴのゲート幅は１ｍｍであり、ＦＥＴの閾値電圧から０．５Ｖマイナス側にゲートバイアスを印加した状態でリーク電流を測定している。なお、この場合の良否判定は、これら３０個のＦＥＴのリーク電流の平均値を求め、不良品判定基準のリーク電流値をこの平均値の２倍としている。
【００４３】
温度サイクル試験の前後でのリーク電流の平均値は何れも約２２０μＡであり、両者間で平均値に差はないが、温度サイクル試験後には２個のＦＥＴでリーク電流値の増加が認められた（試験前約２００μＡ、試験後１ｍＡ）。なお、リーク電流の増加が認められた２個のＦＥＴの他の特性（閾値電圧、ゲート耐圧および飽和ドレイン電流）には異常は認められておらず、リーク電流のみに顕著な異常が認められている。
【００４４】
また、この実施例では温度サイクル試験の前後で不良品検査を行うこととしているが、このような温度サイクル試験前にリーク電流に異常が認められる場合には、温度サイクル試験を経ることなく不良品の選別が可能であることはいうまでもない。
【００４５】
［実施例２］
本発明の半導体装置の検査方法は、モールド封止済みのデバイスの検査のみならず、デバイスを回路に組み込んだだけの装置、例えばハイブリッドＩＣの形態の装置に対しても適用可能である。
【００４６】
図４は、ＦＥＴを３段に直列接続した高周波増幅回路モジュールのブロック図で、この図において、トランジスタＴｒ１〜３はＦＥＴであり、Ｓ１〜４はインピーダンス整合と各ＦＥＴのゲートヘバイアスを供給する回路を兼ねるブロックである。
【００４７】
Ｔｒ１〜３のドレインと電源との間には、負荷素子としてインダクタンスＬ１〜３が挿入されており、ソースは接地されている。なお、この回路を用いたモジュールは特開２００１−３５２２２２号公報に開示されており公報の図７にはモジュールの外形が示されている。
【００４８】
このモジュールは、以下のようにして製造される。先ず、ＦＥＴのチップを５ｍｍ角程度の良熱伝導性の金属で構成されたヒートスプレッダ上に搭載して組立て、その組立体を、モジュールを母基板に搭載するための螺子止構造を有する金属製のパッケージ底板上の所定の箇所に半田付けして搭載する。次に、チップ抵抗、チップインダクタ、チップコンデンサ等を搭載した回路基板を用意し、この回路基板と上述のパッケージ底板とを半田により接着する。さらに、回路基板の開口部から露出しているＦＥＴチップと、回路基板上の配線パターンとをワイヤリング接続して、ヒートスプレッダ露出部を含むＦＥＴチップ周辺をポッティング樹脂で封止する。
【００４９】
このようにして得られたモジュールを温度サイクル試験に投入し良品と不良品の選別をおこなう。この温度サイクル試験は、下限温度である−４０℃と上限温度である＋８５℃で各々３０分間保持し、このサイクルを１０回繰り返す。
【００５０】
本発明の半導体装置の検査方法では、ポッティング樹脂により目視検査が不可能な状態のこのようなモジュールについても、トランジスタＴｒにバイアスを印加することでＴｒ自体のドレインリーク特性を評価することができるため、不良品の検査が可能である。
【００５１】
このモジュールでは、図４の回路図に示されるように各Ｔｒの電源系はそれぞれが独立しているために、個々のＴｒに個別にバイアスを印加することが可能である。例えば、Ｔｒ１の電源ＶＤ１から所定ドレイン電圧（例えば１０Ｖ）を印加した上で、このＴｒ１の閾値電圧より例えば０．５Ｖ高いゲートバイアスを負方向に印加するように回路ブロックＳ１に供給する電圧を変化させれば、このＴｒ１については、モジュールに組み込まれている状態でも単体のトランジスタとして動作させることが可能であり、他のトランジスタとは独立してその検査が可能である。また、同様にしてＴｒ２およびＴｒ３の検査も可能である。
【００５２】
なお、Ｔｒ１〜３に供給されるドレインバイアス、および、ブロックＳ１〜４に供給されるゲートバイアスは、モジュールの個別のリードピンから供給されている。また、Ｔｒ１のドレインに接続されている負荷Ｌ１は、直流的にはショートとみなせるので、ドレインリーク電流をＤＣ的に測定する際には無視できる。
【００５３】
このように、モジュールの出荷直前の段階においても、モジュール内部に備えるトランジスタの不良検査が可能となる。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、予め不良品を判定するための判定電流値を決定し、半導体素子の閾値電圧よりも充分に高いゲートバイアスを負方向に印加して半導体素子中を流れるリーク電流を測定し、このリーク電流値が判定電流値以上の場合に不良品と判断することとしたので、半導体素子に発生した微小クラック等を簡便かつ非破壊で高感度に検出可能な半導体装置の検査方法を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の検査方法の基礎となる、ＦＥＴのゲートバイアス（Ｖｇｓ）とドレイン電流（Ｉｄｓ）との関係を説明するための図である。
【図２】半導体装置を構成するリードフレーム（Ｌ／Ｆ）の形状を説明するための図である。
【図３】ＦＥＴの温度サイクル試験前後でのリーク電流を本発明の検査方法で測定した結果を纏めた図である。
【図４】ＦＥＴを３段に直列接続した高周波増幅回路モジュールのブロック図である。
【図５】ＦＥＴを形成した半導体基板のクラックの様子を説明するための図である。
【符号の説明】
２１　ダイパッド
２２、２３、２４　リードピン
２５、２６　位置決め用の孔
２７　タイバー
２８　インナーリード
５１　フィンガ
５２　ソース電極
５３　ドレイン電極
５４　基板
５５　電極金属
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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