(57)【要約】【課題】トランジスタのソース電圧を安定させ、リーク電流によって発生するプログラミング、読み取りに対する妨害を効果的に防ぐとともに、製造工程を簡易にし、製品の歩留まりを高め、製造コストを節減する効果を有する記憶媒体を提供する。【解決手段】第１ワードラインに接続するゲートと、第１ベースラインに接続するベースと、ソースと、ドレインを含む複数の第１メモリセルと、第２ワードラインに接続するゲートと、第２ベースラインに接続するベースと、ソースと、ドレインを含む複数の第２メモリセルと、該複数の第１メモリセルと、該第２メモリセルのソースに接続するソース回路と、該複数の第１メモリセルと、該第２メモリセルのドレインに接続するビットライン回路とによって構成し、該第１ベースラインと第２ベースラインとが互いに隔離してそれぞれの電圧が実質的に異なるようにする。【選択図】　図１０
2004111744.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１メモリセルと、複数の第２メモリセルと、ビットライン回路とを含んでなる記憶媒体において、
該複数の第１メモリセルは、それぞれの第１メモリセルがゲートと、ベースと、ソースと、ドレインとを有し、かつそれぞれのメモリセルのゲートは、第１ワードラインに接続し、該ベースは、第１ベースラインに接続し、該第１メモリセルは、データビットを保存するとともに該第１ワードラインの電圧によって該第１メモリセルのドレインとソースとの間に該データビットに対応する電流を提供し、
該複数の第２メモリセルは、それぞれの第２メモリセルがゲートと、ベースと、ソースと、ドレインとを有し、かつそれぞれのメモリセルのゲートは、第２ワードラインに接続し、該ベースは第２ベースラインに接続し、該第２メモリセルは、データビットを保存するとともに該第２ワードラインの電圧によって、該第２メモリセルのドレインとソースとの間に該データビットに対応する電流を提供し、
該ビットライン回路は、該複数の第１メモリセルと、該第２メモリセルのドレインに接続し、
該ソース回路は、該複数の第１メモリセルと、該第２メモリセルのソースに接続し、
該第１ベースラインと第２ベースラインとは、互いに隔離することによって、該第１ベースラインの電圧と該第２ベースラインの電圧とを実質的に異なるようにすることを特徴とする記憶媒体。
【請求項２】
前記ビットライン回路は、複数のビットラインを具え、かつそれぞれのビットラインが該第１メモリセルのドレインと、該第２メモリセルのドレインとに接続することを特徴とする請求項１に記載の記憶媒体。
【請求項３】
前記記憶媒体は、さらに複数の第３メモリセルを具え、それぞれの第３メモリセルはゲートと、ソースと、ドレインと、ベースとを含んでなり、かつそれぞれの第３メモリセルのゲートが第３ワードラインに接続し、それぞれの第３メモリセルのベースが該第１ベースラインに接続されることを特徴とする請求項１に記載の記憶媒体。
【請求項４】
前記記憶媒体は、さらに複数の第４メモリセルを具え、それぞれの第４メモリセルはゲートと、ソースと、ドレインと、ベースとを含んでなり、かつそれぞれの第４メモリセルのゲートは、第４ワードラインに接続し、それぞれの第４メモリセルのベースは、該第２ベースラインに接続されることを特徴とする請求項１に記載の記憶媒体。
【請求項５】
前記ソース回路は、該複数の第１メモリセルのソースと該複数の第２メモリセルのソースの電圧を等しくするために用いられることを特徴とする請求項１に記載の記憶媒体。
【請求項６】
前記記憶媒体は、ｐ型基板上に設けられ、該ｐ型ベース上にはｎ型ウェルを形成し、かつそれぞれの第１メモリセルと、第２メモリセルのソースが該ｎ型ウェル上のｎ型高濃度ドーピング領域（ｎ＋　ａｒｅａ）に設けられ、それぞれの第１メモリセルと第２メモリセルのベースが前記ｎ型ウェル上のｐ型ドーピング領域に設けられることを特徴とする請求項１に記載の記憶媒体。
【請求項７】
前記それぞれの第１メモリセルのｐ型ドーピング領域が互いに接続して、該第１ベースラインを形成することを特徴とする請求項６に記載の記憶媒体。
【請求項８】
前記第２メモリセルのｐ型ドーピング領域が互いに接続して、該第２ベースラインを形成することを特徴とする請求項６に記載の記憶媒体。
【請求項９】
前記複数の第１メモリセルのドレインは、それぞれ第１メモリセルのｐ型ドーピング領域上に形成されたｎ型高濃度ドーピング領域内に設けられることを特徴とする請求項６に記載の記憶媒体。
【請求項１０】
前記複数の第２メモリセルは、それぞれドレインが第２メモリセルのｐ型ドーピング領域上に形成されたｎ型高濃度ドーピング領域内に設けられることを特徴とする請求項６に記載の記憶媒体。
【請求項１１】
前記複数の第１メモリセルと、第２メモリセルとは、別途フローティングゲートを具えて、スタックゲート構造を有する金属酸化膜半導体トランジスタを形成し、該フローティングゲートによってそれぞれのメモリセルのデータビットに対応する電荷を保存することを特徴とする請求項１に記載の記憶媒体。
【請求項１２】
前記複数の第１メモリセルと、第２メモリセルは、ＳＯＮＯＳ金属酸化膜半導体であって、それぞれの該第１メモリセルと、第２メモリセルは、それぞれのメモリセルデータビットに対応する電荷を保存するためのＯＮＯ電荷保存層を別途具えることを特徴とする請求項１に記載の記憶媒体。
【請求項１３】
複数の第１メモリセルと、複数の第２メモリセルと、ソース回路とを含んでなる記憶媒体の制御方法であって、
該複数の第１メモリセルは、ゲートと、ベースと、ソースと、ドレインとを具え、該ゲートは第１ワードラインに接続し、該ベースは第１ベースラインに接続し、それぞれのメモリセルは、データビットを保存するために用いられ、該第１ワードラインの電圧が読取電圧である場合、該第１メモリセルは、該第１メモリセルのドレインとソースとの間に該データビットに対応する電流を提供し、
該複数の第２メモリセルは、ゲートと、ベースと、ソースと、ドレインとを具え、該ゲートは、第２ワードラインに接続し、該ベースは、第２ベースラインに接続し、それぞれのメモリセルはデータビットを保存し、該第２ワードラインの電圧が読取電圧である場合、該第２メモリセルは該第２メモリセルのドレインとソースの間とに該データビットに対応する電流を提供し、
該ソース回路は、該複数の第１メモリと、該複数の第２メモリセルとに接続してそれぞれの第１メモリセルと、第２メモリセルのソースの電圧を実質的に等しくし、
かかる記憶媒体の制御方法は、該第１ワードラインの電圧が該読取電圧である場合、該第１ベースラインと該第２ベースラインの電圧を実質上異なるようにするステップを含むことを特徴とする記憶媒体の制御方法。
【請求項１４】
前記記憶媒体の制御方法は、前記第１ワードラインの電圧が該読み取り電圧である場合、第１メモリセルのドレインの電圧をプリセット電圧にし、かつ該第１メモリセルのドレイン電圧が変化するか否かに基づいて、該ドレイン電圧をソース電圧に近づけて該第１メモリセルに保存されているデータビットを判断するステップを別途含むことを特徴とする請求項１３に記載の記憶媒体の制御方法。
【請求項１５】
前記記憶媒体の制御方法は、該第１メモリセルのドレインの電圧が該プリセット電圧である場合、該第１メモリセルのソースの電圧を実質上該プリセット電圧よりも低い電圧にするステップをさらに含むことを特徴とする請求項１４に記載の記憶媒体の制御方法。
【請求項１６】
前記記憶媒体の制御方法は、該第１ワードラインの電圧が該読取電圧である場合、該第１メモリセルのソース電圧をプリセット電圧にし、該第１メモリセルのドレイン電圧が変化するか否かに基づき、該ドレイン電圧を該第１メモリセルのソース電圧に近づけて該第１メモリセルに保存されているデータビットを判断するステップをさらに含むことを特徴とする請求項１３に記載の記憶媒体の制御方法。
【請求項１７】
前記第１メモリセルのソースの電圧が該プリセットの電圧である場合、該第１メモリセルのドレインの電圧を実質上該プリセット電圧より低くするステップをさらに含むことを特徴とする請求項１６に記載の記憶媒体の制御方法。
【請求項１８】
前記第１メモリセルのドレインと、該第２メモリセルのドレインとが互いに電気的に接続されることを特徴とする請求項１３に記載の記憶媒体の制御方法。
【請求項１９】
前記第１ワードラインの電圧が該読取電圧である場合、第１ベースラインの電圧が実質上該第２ベースラインの電圧より大きいことを特徴とする請求項１３に記載の記憶媒体の制御方法。
【請求項２０】
複数の第１メモリセルと、複数の第２メモリセルと、ソース回路とを含んでなる記憶媒体の制御方法において、
該複数の第１メモリセルは、ゲートと、ベースと、ソースと、ドレインとを具え、それぞれのゲートは、第１ワードラインに接続し、それぞれのベースは第１ベースラインに接続し、それぞれの第１メモリセルは、対応するデータビットを保存するために用いられ、該第１メモリセルのゲート電圧がプログラミング電圧である場合、該第１メモリセルは対応するデータビットの電荷を保存し、該第１ワードラインの電圧が読取電圧である場合、該第１メモリセルは、ドレインとソースとの間に該データビットに対応する電流を提供し、
該複数の第２メモリセルは、それぞれゲートと、ベースと、ソースと、ドレインとを具え、それぞれのゲートが第２ワードラインに接続し、それぞれのベースが第２ベースラインに接続し、それぞれの第２メモリセルは、対応するデータビットを保存するために用いられ、該第２メモリセルのゲート電圧がプログラミング電圧である場合、該第２メモリセルは、該第２メモリセルのデータビットに対応する電荷を保存し、該第２ワードラインの電圧が読取電圧である場合、該第２メモリセルは、ドレインとソースとの間に該データビットに対応する電流を提供し、
該ソース回路は、該複数の第１メモリセルと該複数の第２メモリセルのソースに接続してそれぞれの第１メモリセルと第２メモリセルのソース電圧を実質上等しくし、
かかる記憶媒体の制御方法は、該第１ワードラインの電圧が該プログラミング電圧である場合、該第１ベースラインと該第２ベースラインの電圧を実質上異なるようにするステップを含むことを特徴とする記憶媒体の制御方法。
【請求項２１】
前記第１ワードラインの電圧が該プログラミング電圧である場合、該第１ベースラインを該プログラミング電圧より低いマイナス電圧にすることを特徴とする請求項２０に記載の記憶媒体の制御方法。
【請求項２２】
前記第１ワードラインの電圧が該プログラミング電圧である場合、それぞれの第１メモリセルのソース電圧を該プログラミング電圧と該第１ベースラインの電圧との間にすることを特徴とする請求項２０に記載の記憶媒体の制御方法。
【請求項２３】
前記記第１ワードラインの電圧が該プログラミング電圧である場合、該第１メモリセルのドレインの電圧を該第１メモリセルのソース電圧より高くして、該第１メモリセルのドレインとソースとの間を通電状態にして電流を流し、該第１メモリセルのデータビットに対応する電荷を保存することを特徴とする請求項２０に記載の記憶媒体の制御方法。
【請求項２４】
前記それぞれの第１メモリセルのゲート電圧が消去電圧である場合、それぞれの第１メモリセルが、該第１メモリセルに対応する電荷を移動させ、かかる電荷を移動させる方法は、該第１ワードラインの電圧が該消去電圧である場合、該第１ベースラインの電圧を実質上それぞれの第１メモリセルのソースの電圧と等しくするステップをさらに含むことを特徴とする請求項２０に記載の記憶媒体の制御方法。
【請求項２５】
前記第１メモリセルのゲート電圧が消去電圧である場合、それぞれの第１メモリセルは、該第１メモリセルの電荷を移動させ、かかる電荷を移動させる方法は、該第１ワードラインの電圧が該消去電圧である場合、該第１ベースラインの電圧を実質上それぞれの第１メモリセルのソースの電圧より低くするステップをさらに含むことを特徴とする請求項２０に記載の記憶媒体の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、フラッシュメモリと、そのプログラミング、消去及び読取の方法に関し、特にｎ型ウェルに形成され、異なるメモリセルのベースを異なる電圧に制御するフラッシュメモリと、その制御方法に関する。
【０００２】
【従来技術】
現代の情報社会において、例えばパーソナル・ディジタル・アシスト、パーソナルコンピュータなどの情報処理製品は、ディジタル化されたデータ、情報を記憶するために、いずれも不揮発性の記憶媒体を必要とする。各種不揮発性記憶媒体の内、フラッシュメモリは電子による方式でプログラミング、読取及びデータの消去を行い、ハードディスクによる機械的な動作を必要とせずにデータへの高速アクセスが得られる。よって、フラッシュメモリは、現代の情報産業において研究、開発の要項となっている。
【０００３】
図１は、従来のフラッシュメモリ１０の回路の構造を表わす説明図である。該フラッシュメモリ１０はマトリックス状に配列された複数の金属酸化膜半導体をメモリセルとし、図１においては、Ｔ１からＴ８を含む１２個の金属酸化膜半導体を開示する。
【０００４】
図示によれば、フラッシュメモリ１０には、二行に配列されたトランジスタに合わせて、２本のビットラインＢ０、Ｂ１を設け、かつビットライン回路１４Ａ、１４Ｂを設けることによって、それぞれのビットラインＢ０、Ｂ１の電圧を制御する。また、フラッシュメモリ１０には、六列に配列されたトランジスタメモリセルに合わせて、六本のワードラインＷ０〜Ｗ５が設けられ、かつワードライン回路１２Ａ、１２Ｂを設けてそれぞれのワードラインの電圧を制御する。
【０００５】
また、メモリセルとなるすべてのトランジスタに合わせて、フラッシュメモリ１０にはソースラインＣＳが設けられるとともに、ソース回路１６を設けることによって、該ソースラインＣＳの駆動電圧を制御する。さらに、フラッシュメモリ１０においては、メモリセルとなるトランジスタは、それぞれゲートと、ドレインと、ソースとを具える。トランジスタＴ１〜Ｔ８を例に挙げれば、トランジスタＴ１、Ｔ２のドレインは、いずれもノードＮｐ１を介してビットラインＢ０に接続し、トランジスタＴ３、Ｔ４のドレインはノードＮｐ３を介してビットラインＢ０に接続する。同様に、トランジスタＴ５、Ｔ６のドレインは、ノードＮｐ４を介してビットラインＢ１に接続し、トランジスタＴ７、Ｔ８のドレインはノードＮｐ６を介してビットラインＢ１に接続する。
【０００６】
また、トランジスタＴ１、Ｔ５のゲートはワードラインＷ０に接続し、トランジスタＴ２、Ｔ６のゲートは、ワードラインＷ１に接続する。同様に、トランジスタＴ３、Ｔ７のゲート電圧は、いずれもワードラインＷ２によって制御され、トランジスタＴ４、Ｔ８のゲート電圧は、ワードラインＷ３によって制御される。
【０００７】
また、トランジスタＴ１、Ｔ５のソースは、ノードＮｐ７を介してソースラインＣＳに接続し、トランジスタＴ２、Ｔ３のソースは、ノードＮｐ２を介してソースラインＣＳに接続する。同様に、トランジスタＴ６、Ｔ７のソースは、ノードＮｐ５を介してソースラインＣＳに接続する。上述の通り、それぞれのトランジスタは、ソースを同一の配列にすることによって、フラッシュメモリ１０にＮＯＲ型フラッシュメモリアレイを構成する。
【０００８】
図２は、図１に開示する３Ａ〜３Ａ線に沿ったフラッシュメモリ１０の断面の構成を表わす説明図である。従来のフラッシュメモリ１０において、それぞれのトランジスタはｐ型基板Ｌ１上に形成され、トランジスタＴ５、Ｔ６はｎ型ドーピング領域Ｌ２ｂをドレインとし、トランジスタＴ７、Ｔ８もｎ型ドーピング領域Ｌ２ｄを両トランジスタの共通ドレインとし、ドーピング領域に接続する導電層Ｌ３がビットラインＢ１を形成する。トランジスタＴ５、Ｔ８は、それぞれｎ型ドーピング領域Ｌ２ａ、Ｌ２ｅをソースとし、トランジスタＴ６、Ｔ７は、ｎ型ドーピング領域Ｌ２ｃを共通ソースとする。また、酸化層Ｌ７に形成される導電層Ｌ４ａ〜Ｌ４ｄは、それぞれトランジスタＴ５〜Ｔ８のゲートとし、導電層Ｌ５ａ〜Ｌ５ｄは、それぞれトランジスタＴ５〜Ｔ８のフローティングゲートとし、電荷を保存して不揮発性の保存の目的を達成する。
【０００９】
図３は、図１に開示する３Ａ〜３Ａ線に沿ったフラッシュメモリ１０の断面構造と、その電気的接続を表わす説明図であり、図４は、図１における３Ｂ〜３Ｂ線に沿ったフラッシュメモリ１０の断面構造と、その電気的接続を表わす説明図である。図３に開示するように、トランジスタＴ５〜Ｔ８のドレインとなるドーピング領域Ｌ２ｂ、Ｌ２ｄはビットラインＢ１に接続し、トランジスタＴ５〜Ｔ８のソースとなるドーピング領域Ｌ２ａ、Ｌ２ｃ、Ｌ２ｅは、ソースラインＣＳに接続する。また、トランジスタＴ５〜Ｔ８のゲートＬ４ａ〜Ｌ４ｄは、それぞれワードラインＷ０〜Ｗ３に接続する。
【００１０】
図４に開示するトランジスタＴ１、Ｔ５には、それぞれにビットラインＢ０、Ｂ１に接続するドレインドーピング領域Ｌ２０、Ｌ２ｂを具え、フィールド酸化層Ｌ６ａ、Ｌ６ｂは、トランジスタＴ１、Ｔ５間の電気的活動を隔離するために設ける。従来のフラッシュメモリ１０において、それぞれメモリセルとなるトランジスタは、ドレインとソースのドーピング領域と、酸化層Ｌ７のゲート導電層以外に、それぞれのトランジスタがいずれも同一のベースＬ１上に形成されるため、該ベースＬ１が各トランジスタのベースとなる。即ち、従来のフラッシュメモリ１０は、すべてのトランジスタのベースがいずれも電気的に接続し、それぞれのトランジスタのベースは、実質的に同一の電圧を有する。
【００１１】
当業者が熟知するように、フラッシュメモリにおいてメモリセルとなるそれぞれのトランジスタは、データビットを保存することができる。該データビットは、それぞれのトランジスタのフローティングゲートに保存される電荷によって決められる。フローティングゲートに多量の電荷電子を保存したトランジスタは、比較的高い閾電圧を有する。フローティングゲートに保存される電荷が少量のトランジスタは、相対的に閾電圧が低くなる。同等のゲート電圧で駆動した場合、フローティングゲート内の電荷が比較的多いトランジスタは、そのドレインとソースとの間の導電のレベルが比較的低いか、もしくは導電しない。逆に、フローティングゲートに保存する電荷が比較的少ないトランジスタは、そのドレインとソースとの間の導電レベルが比較的高く、相当量の電流が流れる。即ち、それぞれのトランジスタのフローティングゲートに電荷をシフトイン、もしくはシフトアウトすることによって、保存するデータビットを変換させることができ、それぞれのトランジスタの通電量の多寡によって、その保存する電荷量を決めることができる。さらに該トランジスタに保存するデータビットを決定することができる。
【００１２】
以下、図１も併せ参照し、図５、図６について説明する。図５、図６は、従来のフラッシュメモリ１０内のメモリセルに対してプログラミングを実行する場合の該メモリセルと隣接するメモリセルの電極の電圧にかかる説明図である。図５は、図１に開示する３Ａ−３Ａ線に沿ったトランジスタＴ５の電気的接続の構造を表わす断面図であって、図６は、図１に開示する３Ｂ−３Ｂ線に沿ったトランジスタＴ５と、隣接するトランジスタＴ１の電気的接続の構造を表わす断面図である。
【００１３】
メモリセルのフローティングゲートに電荷を注入する操作がいわゆるプログラミングである。トランジスタＴ５のフローティングゲートＬ５ａに電荷を注入する場合、従来のフラッシュメモリ１０は図６に開示するように、ビットライン回路１４Ａ、１４Ｂを介して、ビットラインＢ１（即ち、トランジスタＴ５に対応するビットライン）の電圧が上昇し、５Ｖに至るまで高められる。また、プログラミングを行わないトランジスタに対応するビットライン（即ち、ビットラインＢ０）の電圧は、０Ｖとなる。
【００１４】
図６に開示するように、プログラミングを必要とするトランジスタＴ５のゲート導電領域Ｌ４ａにおいては、ビットラインＷ０によって１０Ｖを維持し、共通ソースのソースラインは、０Ｖを維持する。このため、トランジスタＴ５のドレイン（ドーピング領域Ｌ２ｂ）とソース（ドーピング領域Ｌ２ａ）との間に電流が流れ、電流の一部電荷が上方に移動し、酸化層を通過してフローティングゲート（導電層Ｌ５ａ）に注入され、トランジスタＴ５をプログラミングする目的が達成される。かかる方式がいわゆる熱電子注入によるプログラミングである。
【００１５】
但し、上述のバイアス方式で従来の構造のフラッシュメモリ１０に対して熱電子注入によるプログラミングを実行する場合、次の欠点を有する。即ち、ワードラインＷ０の電圧が駆動されて１０Ｖに至るまで高められ、ビットラインＢ１の電圧も駆動されて５Ｖに至るまで高められる。かかる電圧値は、高すぎる嫌いがある。目下、電子回路は低操作電圧の達成を目指して研究開発の努力がなされていて、一つの趨勢となっている。よって、従来のフラッシュメモリ１０は、かかる低操作電圧のニーズを満たすことが、明らかに難しい。
【００１６】
また、ドーピング領域Ｌ２ｂ、Ｌ２ａの間を流れる電流が大きすぎると、従来のフラッシュメモリ１０は、プログラミングを実行する場合のパワー消耗が増大する。
【００１７】
さらに、図６に開示するように、フィールド酸化層Ｌ６ａの両側に位置するドーピング領域Ｌ２０、Ｌ２ｂと、フィールド酸化層Ｌ６ａ自身の等価によってフィールドトランジスタＦＴが形成され、トランジスタＴ５に対してプログラミングを行う場合、ドレインドーピング領域Ｌ２ｂの電圧を５Ｖに維持し、隣接するトランジスタＴ１のドレインドーピング領域Ｌ２０の電圧は、ビットラインＢ０によって０Ｖに維持され、フィールドトランジスタＦＴの両電極の順行バイアス電圧に相当する。この場合、ドーピング領域Ｌ２ｂからドーピング領域Ｌ２０へ流れるリーク電流が容易に発生し、トランジスタＴ５とＴ１との間の電気的仕切りが破壊され、トランジスタＴ１の状態が予期せず変更することがある。これがいわゆるプログラミング妨害である。
【００１８】
図７は、トランジスタＴ５に消去を実行する場合のそれぞれの電極のバイアスを表わす説明図である。消去を実行する場合、トランジスタＴ５のゲート導電層Ｌ４ａが−１０Ｖを維持し、ビットラインＢ１がフローティング状態となり、かつソースラインＣＳが５Ｖとなり、ファウラ・ノルドハイムトンネル（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）によって、トランジスタＴ５のフローティングゲート（導電層Ｌ５ａ）の電荷がドーピング領域Ｌ２ａからシフトアウトする。
【００１９】
図１を併せ、参考にし、図８、図９について説明する。図８、９は、メモリ１０に読み取りを行う場合の関連するトランジスタの各電極のバイアスにかかる説明図であり、図８は、図１の３Ａ−３Ａ線に沿った断面におけるメモリ１０の電気的接続構造を表わし、図９は、図１の３Ｂ−３Ｂ線に沿った断面の電気的接続構造を表わす。仮にメモリ１０がトランジスタＴ５に保存されたデータビットを読み取るとすると、メモリ１０はワードラインＷ０でによってトランジスタＴ５のゲート（導電層Ｌ４ａ）を４Ｖに維持し、その他のワードラインＷ１〜Ｗ５は、いずれも０Ｖを維持する。トランジスタＴ５に対応するビットラインＢ１の電圧が読み取りステップを開始する場合、１Ｖに充電され、その他ビットライン（即ち、ビットラインＢ０）の電圧は０Ｖとなる。（図９参照）それぞれのトランジスタの共通ソースのソースラインＣＳが０Ｖにバイアスされる。
【００２０】
仮にトランジスタＴ５のフローティングゲートに電荷が保存されていれば、その閾電圧が大きくなる。即ち、ゲートのワードライン電圧が４ＶとなってもトランジスタＴ５は導通することなく（もしくは導通の程度が極めて低い）、ビットラインＢ１の電圧は１Ｖに維持される。相対的にトランジスタＴ５のフローティングゲートに電荷が保存されていなければ、トランジスタＴ５のドレインとソースとの間に電流が流れ、ビットラインＢ１の電圧が放電され、ソース電圧の０Ｖに近づくまで電圧が下がる。
【００２１】
ビットラインＢ１の電圧が読み取りのステップにおいて変化する状態に基づき、メモリ１０はトランジスタ１０に保存したデータビットを読み取る。但し、プログラミング妨害のような現象が発生した場合、即ち従来の構造のメモリ１０が読み取りのステップを実行中に読み取りを行うトランジスタと、該読み取りを行うトランジスタに隣接するトランジスタとの間にリーク電流が容易に発生し、このため、該トランジスタの間の電気的仕切りが破壊され、更にデータ読み取りが難しくなるか、もしくはエラーが発生する。
【００２２】
図８に開示するように、トランジスタＴ５に近在する読み取りが行われないトランジスタＴ６は、ドレインドーピング領域Ｌ２ｂと、ソースドーピング領域Ｌ２ｃとの間にリーク電流が流れ、トランジスタＴ５はフローティングゲートに電荷が保存されていても導通することなく、ビットラインＢ１の電圧もトランジスタＴ６のリーク電流によって容易に放電されて電圧が下がり、読み取りが難しくなるか、もしくは読み取り結果にエラーが発生する。同様に、図９に開示するトランジスタＴ５と、隣接するトランジスタＴ１との間にフィールドトランジスタＦＴが形成され、ドーピング領域Ｌ２ｂとＬ２０との間にリーク電流が容易に発生し、このためビットラインＢ１の電圧は、予期せず影響を受けて正常な読み取りのステップが干渉を受ける。
【００２３】
従来のメモリ１０において、メモリセルとなるそれぞれのトランジスタは、直接同一のｐ型基板（あるいはｐ型ウェル）上に設けられる。これはそれぞれのトランジスタを同一のベース上に統一して接続することと同じである。かかる構造はそれぞれの隣り合うトランジスタとの間が電気的に仕切られた状態にあり、ベースによって制御することができないため、従来のメモリ１０は、プログラミング、及び読み取りの過程において、容易にリーク電流が発生し、メモリ１０の全体な操作に影響を受ける。また、従来のメモリ１０の共通ソース構造は、複雑かつ時間のかかるＳＡＳ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ　Ｓｏｕｒｃｅ　ｅｔｃｈｉｎｇ）工程をもって各トランジスタのソースを接続する。このため、従来のメモリ１０は製造コストが高くなる。
【００２４】
【発明が解決しようとする課題】
この発明は、トランジスタのソース電圧を安定させ、リーク電流によって発生するプログラミング、読み取りに対する妨害を効果的に防ぐとともに、製造工程を簡易にし、製品の歩留まりを高め、製造コストを節減することができるフラッシュメモリアレイと、及びその制御方法を提供することを課題とする。
【００２５】
【課題を解決するための手段】
そこで本発明者は、従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、複数の第１メモリセルと、複数の第２メモリセルと、ビットライン回路とを含んでなる記憶媒体の構造によって課題を解決できる点に着眼し、かかる知見に基づいて本発明を完成させた。
【００２６】
即ち、該複数の第１メモリセルは、それぞれの第１メモリセルがゲートと、ベースと、ソースと、ドレインとを有し、かつそれぞれのメモリセルのゲートは、第１ワードラインに接続し、該ベースは、第１ベースラインに接続し、該第１メモリセルは、データビットを保存するとともに該第１ワードラインの電圧によって該第１メモリセルのドレインとソースとの間に該データビットに対応する電流を提供し、
該複数の第２メモリセルは、それぞれの第２メモリセルがゲートと、ベースと、ソースと、ドレインとを有し、かつそれぞれのメモリセルのゲートは、第２ワードラインに接続し、該ベースは第２ベースラインに接続し、該第２メモリセルは、データビットを保存するとともに該第２ワードラインの電圧によって、該第２メモリセルのドレインとソースとの間に該データビットに対応する電流を提供し、
該ビットライン回路は、該複数の第１メモリセルと、該第２メモリセルのドレインに接続し、
該ソース回路は、該複数の第１メモリセルと、該第２メモリセルのソースに接続し、
該第１ベースラインと第２ベースラインとは、互いに電気的に接続しないで、該第１ベースラインの電圧と該第２ベースラインの電圧とを実質上異なるようにする。かかる構造によって、プログラミングや読取の時、ベースラインに印加されるマイナス電圧が、それぞれのトランジスタ間の電気隔離の状態を改善し、プログラミングと読取妨害を減少するため、ｎ型ウェルの共通ソース構成とし、それぞれのトランジスタのソース電圧をさらに安定にさせる記憶媒体が得られる。
【００２７】
以下、この発明について詳述する。
【００２８】
請求項１に記載する記憶媒体は、複数の第１メモリセルと、複数の第２メモリセルと、ビットライン回路とを含んでなる記憶媒体であって、該複数の第１メモリセルは、それぞれの第１メモリセルがゲートと、ベースと、ソースと、ドレインとを有し、かつそれぞれのメモリセルのゲートは、第１ワードラインに接続し、該ベースは、第１ベースラインに接続し、該第１メモリセルは、データビットを保存するとともに該第１ワードラインの電圧によって該第１メモリセルのドレインとソースとの間に該データビットに対応する電流を提供し、該複数の第２メモリセルは、それぞれの第２メモリセルがゲートと、ベースと、ソースと、ドレインとを有し、かつそれぞれのメモリセルのゲートは、第２ワードラインに接続し、該ベースは第２ベースラインに接続し、該第２メモリセルは、データビットを保存するとともに該第２ワードラインの電圧によって、該第２メモリセルのドレインとソースとの間に該データビットに対応する電流を提供し、該ビットライン回路は、該複数の第１メモリセルと、該第２メモリセルのドレインに接続し、該ソース回路は、該複数の第１メモリセルと、該第２メモリセルのソースに接続し、該第１ベースラインと第２ベースラインとは、互いに隔離することによって、該第１ベースラインの電圧と該第２ベースラインの電圧とを実質的に異なるようにする。
【００２９】
請求項２に記載する記憶媒体は、請求項１におけるビットライン回路が、複数のビットラインを具え、かつそれぞれのビットラインが該第１メモリセルのドレインと、該第２メモリセルのドレインとに接続することを特徴とする。
【００３０】
請求項３に記載する記憶媒体は、請求項１におけるさらに複数の第３メモリセルを具え、それぞれの第３メモリセルはゲートと、ソースと、ドレインと、ベースとを含んでなり、かつそれぞれの第３メモリセルのゲートが第３ワードラインに接続し、それぞれの第３メモリセルのベースが該第１ベースラインに接続される。
【００３１】
請求項４に記載する記憶媒体は、請求項１におけるさらに複数の第４メモリセルを具え、それぞれの第４メモリセルはゲートと、ソースと、ドレインと、ベースとを含んでなり、かつそれぞれの第４メモリセルのゲートは、第４ワードラインに接続し、それぞれの第４メモリセルのベースは、該第２ベースラインに接続される。
【００３２】
請求項５に記載するソース回路は、請求項１における該複数の第１メモリセルのソースと該複数の第２メモリセルのソースの電圧を等しくするために用いられる。
【００３３】
請求項６に記載する記憶媒体は、請求項１におけるｐ型基板上に設けられ、該ｐ型ベース上にはｎ型ウェルを形成し、かつそれぞれの第１メモリセルと、第２メモリセルのソースが該ｎ型ウェル上のｎ型高濃度ドーピング領域ｎ＋　ａｒｅａに設けられ、それぞれの第１メモリセルと第２メモリセルのベースが前記ｎ型ウェル上のｐ型ドーピング領域に設けられる。
【００３４】
請求項７に記載する記憶媒体は、請求項６におけるそれぞれの第１メモリセルのｐ型ドーピング領域が互いに接続して、該第１ベースラインを形成する。
【００３５】
請求項８に記載する記憶媒体は、請求項６における第２メモリセルのｐ型ドーピング領域が互いに接続して、該第２ベースラインを形成する。
【００３６】
請求項９に記載する複数の第１メモリセルのドレインは、請求項６におけるそれぞれ第１メモリセルのｐ型ドーピング領域上に形成されたｎ型高濃度ドーピング領域内に設けられる。
【００３７】
請求項１０に記載する複数の第２メモリセルは、請求項６におけるそれぞれドレインが第２メモリセルのｐ型ドーピング領域上に形成されたｎ型高濃度ドーピング領域内に設けられる。
【００３８】
請求項１１に記載する記憶媒体の制御方法は、請求項１における複数の第１メモリセルと、第２メモリセルとが、別途フローティングゲートを具えて、スタックゲート構造を有する金属酸化膜半導体トランジスタを形成し、該フローティングゲートによってそれぞれのメモリセルのデータビットに対応する電荷を保存する。
【００３９】
請求項１２に記載する記憶媒体の制御方法は、請求項１における複数の第１メモリセルと、第２メモリセルとがＳＯＮＯＳ金属酸化膜半導体であって、それぞれの該第１メモリセルと、第２メモリセルは、それぞれのメモリセルデータビットに対応する電荷を保存するためのＯＮＯ電荷保存層を別途具える。
【００４０】
請求項１３に記載する記憶媒体の制御方法は、複数の第１メモリセルと、複数の第２メモリセルと、ソース回路とを含んでなる記憶媒体の制御方法であって、該複数の第１メモリセルは、ゲートと、ベースと、ソースと、ドレインとを具え、該ゲートは第１ワードラインに接続し、該ベースは第１ベースラインに接続し、それぞれのメモリセルは、データビットを保存するために用いられ、該第１ワードラインの電圧が読取電圧である場合、該第１メモリセルは、該第１メモリセルのドレインとソースとの間に該データビットに対応する電流を提供し、該複数の第２メモリセルは、ゲートと、ベースと、ソースと、ドレインとを具え、該ゲートは、第２ワードラインに接続し、該ベースは、第２ベースラインに接続し、それぞれのメモリセルはデータビットを保存し、該第２ワードラインの電圧が読取電圧である場合、該第２メモリセルは該第２メモリセルのドレインとソースの間とに該データビットに対応する電流を提供し、該ソース回路は、該複数の第１メモリと、該複数の第２メモリセルとに接続してそれぞれの第１メモリセルと、第２メモリセルのソースの電圧を実質的に等しくし、かかる記憶媒体の制御方法は、該第１ワードラインの電圧が該読取電圧である場合、該第１ベースラインと該第２ベースラインの電圧を実質上異なるようにするステップを含む。
【００４１】
請求項１４に記載する記憶媒体の制御方法は、請求項１３における第１ワードラインの電圧が該読取電圧である場合、第１メモリセルのドレインの電圧をプリセット電圧にし、かつ該第１メモリセルのドレイン電圧が変化するか否かに基づいて、該ドレイン電圧をソース電圧に近づけて該第１メモリセルに保存されているデータビットを判断するステップを別途含む。
【００４２】
請求項１５に記載する記憶媒体の制御方法は、請求項１４における該第１メモリセルのドレインの電圧が該プリセット電圧である場合、該第１メモリセルのソースの電圧を実質上該プリセット電圧よりも低い電圧にするステップをさらに含む。
【００４３】
請求項１６に記載する記憶媒体の制御方法は、請求項１３における該第１ワードラインの電圧が該読取電圧である場合、該第１メモリセルのソース電圧をプリセット電圧にし、該第１メモリセルのドレイン電圧が変化するか否かに基づき、該ドレイン電圧を該第１メモリセルのソース電圧に近づけて該第１メモリセルに保存されているデータビットを判断するステップをさらに含む。
【００４４】
請求項１７に記載する記憶媒体の制御方法は、請求項１６における第１メモリセルのソースの電圧が該プリセットの電圧である場合、該第１メモリセルのドレインの電圧を実質上該プリセット電圧より低くするステップをさらに含む。
【００４５】
請求項１８に記載する記憶媒体の制御方法は、請求項１３における第１メモリセルのドレインと、該第２メモリセルのドレインとが互いに電気的に接続される。
【００４６】
請求項１９に記載する記憶媒体の制御方法は、請求項１３における第１ワードラインの電圧が該読取電圧である場合、第１ベースラインの電圧が実質上該第２ベースラインの電圧より大きい。
【００４７】
請求項２０に記載する記憶媒体の制御方法は、複数の第１メモリセルと、複数の第２メモリセルと、ソース回路とを含んでなる記憶媒体の制御方法であって、該複数の第１メモリセルは、ゲートと、ベースと、ソースと、ドレインとを具え、それぞれのゲートは、第１ワードラインに接続し、それぞれのベースは第１ベースラインに接続し、それぞれの第１メモリセルは、対応するデータビットを保存するために用いられ、該第１メモリセルのゲート電圧がプログラミング電圧である場合、該第１メモリセルは対応するデータビットの電荷を保存し、該第１ワードラインの電圧が読取電圧である場合、該第１メモリセルは、ドレインとソースとの間に該データビットに対応する電流を提供し、該複数の第２メモリセルは、それぞれゲートと、ベースと、ソースと、ドレインとを具え、それぞれのゲートが第２ワードラインに接続し、それぞれのベースが第２ベースラインに接続し、それぞれの第２メモリセルは、対応するデータビットを保存するために用いられ、該第２メモリセルのゲート電圧がプログラミング電圧である場合、該第２メモリセルは、該第２メモリセルのデータビットに対応する電荷を保存し、該第２ワードラインの電圧が読取電圧である場合、該第２メモリセルは、ドレインとソースとの間に該データビットに対応する電流を提供し、該ソース回路は、該複数の第１メモリセルと該複数の第２メモリセルのソースに接続してそれぞれの第１メモリセルと第２メモリセルのソース電圧を実質上等しくし、かかる記憶媒体の制御方法は、該第１ワードラインの電圧が該プログラミング電圧である場合、該第１ベースラインと該第２ベースラインの電圧を実質上異なるようにするステップを含む。
【００４８】
請求項２１に記載する記憶媒体の制御方法は、請求項２０における第１ワードラインの電圧が該プログラミング電圧である場合、該第１ベースラインを該プログラミング電圧より低いマイナス電圧にする。
【００４９】
請求項２２に記載する記憶媒体の制御方法は、請求項２０における第１ワードラインの電圧が該プログラミング電圧である場合、それぞれの第１メモリセルのソース電圧を該プログラミング電圧と該第１ベースラインの電圧との間にする。
【００５０】
請求項２３に記載する記憶媒体の制御方法は、請求項２０における第１ワードラインの電圧が該プログラミング電圧である場合、該第１メモリセルのドレインの電圧を該第１メモリセルのソース電圧より高くして、該第１メモリセルのドレインとソースとの間を通電状態にして電流を流し、該第１メモリセルのデータビットに対応する電荷を保存する。
【００５１】
請求項２４に記載する記憶媒体の制御方法は、請求項２０におけるそれぞれの第１メモリセルのゲート電圧が消去電圧である場合、それぞれの第１メモリセルが、該第１メモリセルに対応する電荷を移動させ、かかる電荷を移動させる方法は、該第１ワードラインの電圧が該消去電圧である場合、該第１ベースラインの電圧を実質上それぞれの第１メモリセルのソースの電圧と等しくするステップをさらに含む。
【００５２】
請求項２５に記載する記憶媒体の制御方法は請求項２０における第１メモリセルのゲート電圧が消去電圧である場合、それぞれの第１メモリセルは、該第１メモリセルの電荷を移動させ、かかる電荷を移動させる方法は、該第１ワードラインの電圧が該消去電圧である場合、該第１ベースラインの電圧を実質上それぞれの第１メモリセルのソースの電圧より低くするステップをさらに含む。
【００５３】
【発明の実施の形態】
この発明は、特に、ｎ型ウェル上に形成され、異なるメモリセルのベースを異なる電圧に制御するフラッシュメモリと、その制御方法を提供するものであって、ゲートと、ベースと、ソースと、ドレインを有し、各ゲートが第１ワードラインに接続され、各ベースが第１ベースラインに接続され、データビットを記憶し、前記第１ワードラインの電圧によりドレインとソースの間に前記データビットに対応する電流を提供する複数の第１メモリセルと、
ゲートと、ベースと、ソースと、ドレインを有し、各ゲートが第２ワードラインに接続され、各ベースが第２ベースラインに接続され、データビットを記憶し、前記第２ワードラインの電圧によりドレインとソースの間に前記データビットに対応する電流を提供する複数の第２メモリセルと、
前記複数の第１メモリセルと前記複数の第２メモリセルのドレインに接続されるビットライン回路と、
前記複数の第１メモリセルと前記第２メモリセルのソースに接続されるソース回路とを含んでなる。
かかるメモリの構造と特徴を説明するために、具体的な実施例をあげ、図示を参照にして以下に詳述する。
【００５４】
【第一の実施例】
図１０に、この発明の好ましい実施例におけるメモリ２０の回路を開示する。図示によれば、メモリ２０はメモリセルとなる複数のトランジスタ図１０においてはトランジスタＱ１〜Ｑ８を含む１２個のトランジスタを開示するを具えてなる。それぞれのトランジスタは、ゲートと、ソースと、ドレインと、及びベースとを含んでなる。また、メモリセルとなるトランジスタを２行に配列し、これに合わせ、メモリ２０にビットラインＢＬ０とＢＬ１とを設け、それぞれのビットラインは、各列の該トランジスタのドレインに電気的に接続し、ビットライン回路２４Ａ、２４Ｂ（アドレスデコード回路と、関連する電圧駆動回路、読み取り検知増幅器等を含む）は、それぞれのビットラインの電圧を駆動する。
【００５５】
また、六列に配列されたメモリセルとなるトランジスタに合わせて、メモリ２０には、六本のワードラインＷＬ０〜ＷＬ５を設け、それぞれのワードラインはトランジスタのゲートに接続する。ワードライン回路２２Ａ、２２Ｂは、各ワードラインの電圧（同様にアドレスデコード回路と関連する駆動回路を含む）を駆動するために設ける。
【００５６】
また、メモリ２０には、３本のベースラインＰＷ０〜ＰＷ２を設け、隣接する２本のワードラインに接続するトランジスタは、共に同一のベースラインに接続する。例えば、ワードラインＷＬ０に接続するトランジスタＱ１、Ｑ５と、ワードラインＷＬ１に接続するトランジスタＱ２、Ｑ６は、それぞれのトランジスタのベースがいずれも同一のベースラインＰＷ０に接続する。同様に、ワードラインＷＬ２、ＷＬ３に接続するトランジスタＱ３、Ｑ４、Ｑ７、Ｑ８は、いずれもベースが同一のベースラインＰＷ１に接続する。ベースライン回路２８は、それぞれのベースラインの電圧を個々に駆動することができる。最後に、それぞれのトランジスタのソースは、いずれも統一してソースラインＳを介し、ソース回路２６に接続する。
【００５７】
以上を詳述すると、例えばトランジスタＱ１を例とした場合、トランジスタＱ１のゲートは、ワードラインＷＬ０に接続し、ドレインは、ノードＮ１においてビットラインＢＬ０に接続する。ソースは、ノードＮ６においてソースラインＳに接続し、ベースは、ノードＮ２においてベースラインＰＷ０に接続する。トランジスタＱ２のゲートは、ワードラインＷＬ１に接続し、ドレイン、ソース及びベースはそれぞれノードＮ１、Ｎ３及びＮ２においてそれぞれビットラインＢＬ０、ソースラインＳ及びベースラインＰＷ０に接続する。
【００５８】
図１０も併せ参考にし、図１１について以下に説明する。図１１は、図１０における９Ａ−９Ａ線の断面の構造を表わす。メモリ２０は、ｐ型基板のｎ型ウェルＨＮ上に形成される。ドーピング領域ＨＰａ、ＨＰｂは、ｐ型高濃度ドーピング領域であって、ｎ型ウェルＨＮ上に形成される。該ドーピング領域ＨＰａは、トランジスタＱ５、Ｑ６が接続するベース上に形成され、かつワードラインと平行するベースラインＰＷ０が形成さる。同様にドーピング領域ＨＰｂには、トランジスタＱ７、Ｑ８とが接続するベースとベースラインＰＷ１が形成される。酸化層Ｈ７において、導電層Ｈ４ａ、Ｈ４ｂ、Ｈ４ｃ及びＨ４ｄは、それぞれトランジスタＱ５〜Ｑ８のゲートとなり、導電層Ｈ５ａ、Ｈ５ｂ、Ｈ５ｃ及びＨ５ｄは、トランジスタＱ５〜Ｑ８を形成し、電荷を保存するフローティングゲートとされる。ドーピング領域Ｈ２ｂは、ｎ型高濃度ドーピング領域であって、トランジスタＱ５、Ｑ６を接続する共通ドレインを形成し、同様にドーピング領域Ｈ２ｄもまたｎ型高濃度ドーピング領域であり、トランジスタＱ７、Ｑ８を接続する共有ドレインを形成し、導電層Ｈ３はビットラインＢＬ１を形成する。ｎ型高濃度ドーピング領域のドーピング領域であるＨ２ａ、Ｈ２ｃ及びＨ２ｅは、トランジスタＱ５〜Ｑ８のソース（トランジスタＱ６、Ｑ７が接続に共用するドーピング領域Ｈ２ｃ）を形成し、それぞれのソースは、ｎ型ウェルＨＮを介して直接一つに接続され、それぞれのトランジスタが共通ソースのＮＯＲ型メモリアレイを形成し、ｎ型ウェルＨＮがソースラインＳになる。
【００５９】
図１０を併せ参考にして図１２、１３について以下に説明する。図１２は、図１０に開示する９Ａ−９Ａ線に沿ったメモリ２０の、電気的接続の構造を表わす断面図である。図１３は、図１０に開示する９Ｂ−９Ｂ線に沿ったメモリ２０の電気的接続の構造を表わす断面図である。上述の通り、トランジスタＱ５〜Ｑ８のゲート導電層Ｈ４ａ〜Ｈ４ｄは、それぞれワードラインＷＬ０〜ＷＬ３に接続する。トランジスタＱ５、Ｑ６のドレインドーピング領域Ｈ２ｂと、トランジスタＱ７、Ｑ８のドレインドーピング領域Ｈ２ｄとは、ビットラインＢＬ１に接続する。トランジスタＱ５〜Ｑ８のソースドーピング領域Ｈ２ａ、Ｈ２ｃ、及びＨ２ｅは（ｎ型ウェルＨＮを介して）いずれも統一してソースラインＳに接続する。
【００６０】
図１３に開示するように、ｐ型高濃度ドーピング領域であるドーピング領域Ｈｐａは、トランジスタＱ５、Ｑ６のベースを形成するのみならず、９Ｂ−９Ｂ線の方向に沿って平行するワードラインのベースラインＰＷ０を形成し、トランジスタＱ１、Ｑ５のベースを互いに接続する。ｎ型高濃度ドーピング領域であるドーピング領域Ｈ２０はトランジスタＱ１のドレインであり、ビットラインＢＬ０に接続する。フィールド酸化層Ｈ６ａ、Ｈ６ｂは、それぞれのトランジスタＱ１、Ｑ５等を隔離する。
【００６１】
図１０を併せ参考にし、図１４、図１５について以下に説明する。図１４、図１５は、それぞれメモリ２０に対してプログラミングを実行する場合のそれぞれのトランジスタのバイアスにかかる説明図である。図１４は、９Ａ−９Ａ線に沿った断面における電気的接続構造のバイアスを説明し、図１５は、９Ｂ−９Ｂ線に沿った断面における電気的接続構造のバイアスにかかる説明図である。この発明によるメモリ２０は、熱電子を注入する方式で電荷をメモリセルとなるトランジスタのフローティングゲートに注入することができる。メモリセルであるトランジスタにプログラミングを実行する場合い、該トランジスタのゲートに対応するワードラインのバイアスを５Ｖ（即ち、プログラミング電圧）とし、その他ワードラインのバイアスを０Ｖとする。該トランジスタのドレインに対応するビットラインのバイアスは２．５Ｖにし、その他ビットラインがバイアスは０Ｖとする。また、該トランジスタに対応するベースラインのバイアスはマイナス電圧の−２．５Ｖとし、その他ベースラインのバイアは０Ｖとする。共通ソースのソースラインＳのバイアスも０Ｖとする。実例を挙げると、仮にトランジスタＱ５に対してプログラミングを実行するのであれば、そのゲート（導電層Ｈ４ａ）に接続するワードラインＷＬ０は５Ｖとなり、その他ワードライン（例えば、ワードラインＷＬ１〜ＷＬ３）はいずれも０Ｖとなる。トランジスタＱ５のドレインドーピング領域Ｈ２ｂに接続する対応ビットラインＢＬ１は、２．５Ｖ（図１４参照）とし、その他ビットライン（例えは、ビットラインＢＬ０）は０Ｖとなる（図１５参照）。トランジスタＱ５に接続するベースラインＰＷ０のバイアスは、−２．５Ｖであって、その他ベースライン（例えば、ベースラインＰＷ１）のバイアスは０Ｖとなる。よって、トランジスタＱ５のドレインとソース（ドーピング領域Ｈ２ａ）の間に電流が流れ、熱電子がトランジスタＱ５のフローティングゲート（導電層Ｈ５ａ、図１１参照）に注入される。ここにいて注意すべき点は、前述（後述においても）のこの発明によるバイアスに関する説明において述べるバイアスの電圧値は、メモリの実際のサイズとその構成、ドーピングの濃度等の要素によって調整することができる。この発明にかかる明細書に記載するバイアスは、説明の便宜を図り、当業者が理解しやすいように典型的な数値を記載しただけである。
【００６２】
この発明によるメモリ２０の構造を応用し、上述のプログラミングを実行した場合、次に掲げる長所を達することができる。即ち、まず、ベースラインＰＷ０にマイナス電圧を印加すると隣接するトランジスタとの間の隔離が改善される。それぞれの間で発生するプログラミング妨害を防ぐことができる。図１４に開示するようにベースラインＰＷ０のマイナス電圧は、未プログラミングのトランジスタＱ６に、印加するマイナスのベースバイアスに相当する。このため、未プログラミングのトランジスタＱ６は、閾電圧がベース効果ｂｏｄｙ　ｅｆｆｅｃｔによって上昇し、ドレイン（ドーピング領域Ｈ２ｂ）とソース（ドーピング領域Ｈ２ｃ）との間が更に導通しにくくなり、リーク電流も更に少なくなる。よって、トランジスタＱ５にプログラミングを実行する場合、トランジスタＱ６に対するプログラミング妨害を避けることができる。同様にトランジスタＱ５、Ｑ６がベース、（またはベースとベースラインＰＷ０）を共用するため、ベースラインＰＷ０のマイナス電圧は、トランジスタＱ５の閾電圧を上昇させ、ドレイン（ドーピング領域Ｈ２ｂ）とソース（ドーピング領域Ｈ２ａ）との間の導通の程度を低減し、一方では熱電子を注入するプログラミングの過程において、ドレインと、ソース間の電流によって発生するパワーの消耗を抑制し、一方では熱電子をフローティングゲートに注入する効率を向上させることができる。
【００６３】
即ち、トランジスタＱ５のベースラインＰＷ０のマイナス電圧が反発力を生成し、ソース、ドレイン間の電子の流れにおいて、より多くの電荷が上方に向かって移動し、フローティングゲートに注入されるため、上述の効果が得られる。
【００６４】
また、図１５に開示するようにトランジスタＱ５とその隣接トランジスタＱ１との間には、フィールド酸化層Ｈ６ａがドレインドーピング領域Ｈ２０、Ｈ２ｂとともに等価のフィールドトランジスタＦＴ０を形成する。
【００６５】
トランジスタＱ５に対してプログラミングを実行する場合、ベースラインＰＷ０のマイナス電圧は、フィールドトランジスタＦＴ０の等価閾電圧をベース効果によって高め、更にフィールドトランジスタＦＴ０が導通した場合のリーク電流を低減させることができる。また、トランジスタＱ５とＱ１との間の電気的隔離を強め、トランジスタＱ５にプログラミングを実行する場合、その他トランジスタに対するプログラミング妨害を防ぐようにする。マイナスバイアス電圧のベースラインＰＷ０は、同様にゲートのプラス電圧を増加しない状態において、ゲート導電層Ｈ４ａとベースドーピング領域Ｈｐａとの間の電圧差を維持する。このため、この発明における上述のプログラミングの過程において、高電圧のプラス電圧でバイアスする必要がなくなり、好ましい熱電子注入効率を維持することができる。
【００６６】
また、従来の技術によるメモリ１０のそれぞれのメモリセルトランジスタは、ベース全体を共有のベースとする。よってベース電圧をメモリのプログラミング、消去、及び読み取りの異なるバイアス要求に適合させて変化させようとする場合、ベース全体の等価容量が大きいため、ベース電圧の変更が困難である。これに比して、この発明においては、それぞれのベースラインが互いに隔離されていて、単一のベースラインの等価容量が小さくなるため、ベースライン回路２８によってそれぞれのベースラインを駆動して異なる電圧にすることができ、単一のベースラインの電圧を迅速に変化させることができ、メモリの操作モードの切り替えを高速で行うことができる。
【００６７】
図１６、１７について以下に説明する。図１６、図１７に、メモリ２０に対して消去を実行した場合のそれぞれのトランジスタのバイアスを開示する。図１６は９Ａ−９Ａ線に沿った断面における電気的接続構造のバイアスに関し、図１７は９Ｂ−９Ｂ線に沿った断面における電気的接続構造のバイアスに関する説明である。任意の一メモリセルトランジスタに消去を実行する場合（即ち、フローティングゲート内の電荷をシフトアウトする）、該トランジスタのゲートのワードラインバイアスをマイナス電圧の−９Ｖ（即ち、消去電圧）とし、その他ワードラインバイアスを０Ｖとし、それぞれのメモリセルトランジスタに対応するベースラインバイアスを９Ｖとする。それぞれのトランジスタのドレインのビットラインは、バイアスによってフローティング状態とし、それぞれのメモリセルトランジスタが共有するソースラインは、バイアスを９Ｖとする。
【００６８】
図１６、１７の例で説明すると、トランジスタＱ５に対して消去を実行する場合、ゲート（導電層Ｈ４ａ）に接続するワードラインＷＬ０は、−９Ｖでバイアスし、その他ワードライン（例えば、ワードラインＷＬ１〜ＷＬ３）を０Ｖでバイアスする。それぞれのトランジスタに接続するベースラインは、いずれも９Ｖでバイアスする。それぞれのトランジスタのドレインのビットラインは、フローティング状態とする。以上のバイアスによって、ファウラ・ノルドハイムトンネル現象を発生させてトランジスタＱ５のフローティングゲート内の電荷をソースドーピング領域Ｈ２ａと、ベースドーピング領域ＨＰａに移動させる。ソースのｐ型ドーピング領域Ｈ２ａと、ベースのｎ型ドーピング領域ＨＰａは、いずれも９Ｖでバイアスする。よって、両者間のｐ−ｎ接合面（ｐ−ｎ　ｊｕｎｃｔｉｏｎ）が導通してパワーを消耗するリーク電流の発生を防ぐことができる。
【００６９】
【第２の実施例】
以下図１８、１９について説明する。図１８、１９にこの発明によるメモリ２０の第２の実施例による消去におけるバイアスを開示する。図１８は、９Ａ−９Ａ線に沿った断面における電気的接続構造のバイアスに関し、図１９は、９Ｂ−９Ｂ線に沿った断面の電気的接続構造のバイアスに関する。実施例において、消去するトランジスタのゲートのワードラインを９Ｖでバイアスし、その他ワードラインを０Ｖでバイアスする。消去するトランジスタに対応するビットラインを０Ｖでバイアスし、その他ビットラインはフローティング状態とする。それぞれのベースラインは０Ｖでバイアスし、ソースラインＳは５Ｖでバイアスする。図１８、１９に開示するように、トランジスタＱ５に対して消去を実行する場合、ゲート導電層Ｈ４ａはワードラインＷＬ０によって９Ｖでバイアスし、ソースラインＳは５Ｖでバイアスすることによって、トランジスタＱ５のフローティングゲート内の電荷をファウラ・ノルドハイムトンネル現象によってソースドーピング領域Ｈ２ａに移動させることができる。
【００７０】
それぞれのメモリセルのトランジスタにおけるフローティングゲート内の電荷は、トランジスタの閾電圧を変更することができる。同等のゲートバイアスにおいて、異なる閾電圧でメモリセルトランジスタの異なる導通の程度を達成することができ、このため導通したメモリセルトランジスタの電流量によって、それぞれのメモリセル内に保存されたデータビットを読み取ることができる。
【００７１】
以下、図２０、２１について説明する。図２０、２１は、この発明によるメモリ２０に対して読み取りを実行する場合のそれぞれのバイアスに関し、図２０は９Ａ−９Ａ線に沿った断面の電気的接続構造のバイアスにかかる説明であって、図２１は、９Ｂ−９Ｂ線に沿った断面の電気的接続構造のバイアスにかかる説明である。メモリ２０において、任意の一トランジスタを読み取る場合、該トランジスタのゲートのワードラインを４Ｖでバイアスし（即ち、読取電圧）、その他ワードラインは０Ｖでバイアスし、該メモリのドレインのビットラインは、読み取りを行う前に１Ｖに充電する。その他ビットラインは０Ｖでバイアスし、該読み取りを行うトランジスタは、ベースラインを０Ｖにバイアスする。その他ベースラインは−０．５Ｖにバイアスする。
【００７２】
図２０、２１を例として、以下に説明する。トランジスタＱ５に保存されたデータを読み取る場合、ドレインのドーピング領域Ｈ２ｂのビットラインＢＬ１を予め１Ｖに充電し、その他ビットライン（ビットラインＢＬ０）は、０Ｖを維持する（図２１参照）。トランジスタＱ５のゲート（導電層Ｈ４ａ）のワードラインＷＬ０は、４Ｖにバイアスし、その他ワードライン（例えば、ワードラインＷＬ１〜ＷＬ３）はいずれも０Ｖに維持する。トランジスタＱ５に接続するベースラインＰＷ０は、０Ｖにバイアスし、その他読み取りを行わないトランジスタに対応するベースライン（例えば、ベースラインＰＷ１）は、−０．５Ｖにバイアスする。読み取りの過程を始めると、トランジスタＱ５のビットラインＢＬ１は１Ｖに充電される。仮にトランジスタＱ５のフローティングゲートに電荷が保存されていれば、トランジスタＱ５は、閾電圧が上昇し、非導通となり、ビットラインＢＬ１の電圧は１Ｖを維持する。相対的にトランジスタＱ５のフローティングゲートに電荷が保存されていなければ、トランジスタＱ５はゲートのワードラインの４Ｖのバイアスによって導通し、ビットラインＢＬ１から導通したトランジスタＱ５を介してソースラインＳに放電され、ビットラインＢＬ１の電圧が本来の１ＶからソースラインＳの０Ｖに近づくように下降する。読み取りの過程におけるビットラインＢＬ１の電圧が下降するか否かに基づいてトランジスタＱ５に保存されたデータビットを読み取ることができる。上述のバイアスの状況下にあって、読み取りを行わないトランジスタに対応するマイナスバイアスのベースライン（例えば、図２０に開示するベースラインＰＷ１）は、ベース効果の増加によって、これら読み取りを行わないトランジスタの閾電圧を高め、かつリーク電流を減少させ、読取中のトランジスタに対する読み取り妨害を防ぐことができる。また、この発明のメモリ２０において、それぞれのトランジスタのソースは、ｎ型ウェルＨＮが連接し、かつ共同ソースのｎ型ウェル等価によって大容量を提供できるため、ソースラインＳの電圧が安定し、諸定置を維持することができる。読み取ろうとするトランジスタを導通させて、対応するビットライン電圧を下げる場合、ソースラインＳ等価の大容量は、電圧の安定した電流シンク（ｓｉｎｋ）を提供することができ、読み取りの結果が更に明確となるノイズマージンを持たせる。
【００７３】
【第３の実施例】
以下、図２２、２３について説明する。図２２、２３は、この発明の第３の実施例による読み取りの過程におけるバイアスに関し、図２２は、９Ａ−９Ａ線に沿った断面の電気的接続構造にかかるバイアスの説明であって、図２３は、９Ｂ−９Ｂ線に沿った断面の電気的接続構造のバイアスにかかる説明である。第３の実施例は前実施例に比して、ソースラインＳを安定した１Ｖに充電し、読み取りを行うトランジスタのドレインは、読み取りを行う前に予め放電し、電圧を０Ｖとする。図２２、２３に開示するように、トランジスタＱ５のデータビットを読み取る場合、ドレインに対応するビットラインＢＬ１を放電して０Ｖとし、その他ビットライン（ビットラインＢＬ０）は、１Ｖに維持する。共通ソースのソースラインＳは、安定した１Ｖに維持する。それぞれのベースラインとワードラインのバイアスは、図２０、２１の実施例と同等にすることができる。トランジスタＱ５に対して読み取りを実行する場合、トランジスタＱ５のフローティングゲートに電荷が保存されていれば、閾電圧が上昇して非導通となり、ドレインに接続するビットラインＢＬ１は、電圧が０Ｖに維持される。仮にトランジスタＱ５のフローティングゲートに電荷が保存されていなければ、トランジスタＱ５は読み取りの過程において導通し、ソースラインＳから導通したトランジスタＱ５を介してビットラインＢＬ１放電され、かつビットラインＢＬ１の電圧が本来の０ＶからソースラインＳの電圧に近い１Ｖに至るまで上昇する。即ち、読み取られるトランジスタに対応するビットラインの電圧が上昇するか否かによって、読み取りを行うトランジスタに保存されたデータビットを判断することができる。
【００７４】
同様にこの発明によるメモリ２０は、共通ソースのｎ型ウェルＨＮも電圧が安定した充電供給元としての等価大容量を提供することができるので、読み取りを行うメモリセルのトランジスタが導通すると、対応するビットラインを迅速に充電することができる。この発明における上述の二種類の読み取り方法は、すべてのベースラインのバイアスを０Ｖに統一する。
【００７５】
従来のメモリにおいて、それぞれのメモリセルのトランジスタは、いずれも同一のｐ型ベース上に形成される。よって、ベースのバイアスを臨機応変に操作することができない。しかも、それぞれのトランジスタの共通ソースの構造は、複雑かつ時間のかかるＳＡＳ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ　Ｓｏｕｒｃｅ　ｅｔｃｈｉｎｇ）工程によってそれぞれのトランジスタのソース同士を接続しなければならない。これに比してこの発明においては、それぞれのメモリセルトランジスタがｐ型ベースのｎ型ウェル上に形成され、更にｎ型ウェル上にｐ型ドーピングのベースと、ｎ型ドーピングソースとを形成し、かつｎ型ウェルを共通ソースとする構造を有し、ｎ型ドーピングのドレインは、ｐ型ドーピングのベース上に形成され、ｐ型ドーピングのベースは、ワードラインに沿って平行して分布し、ベースラインとなる。かかる構造により、この発明によるメモリは、ｎ型ウェルを介して共通ソースを構成することができ、該ＳＡＳ工程を必要としない。よって、製品の歩留まりを高め、製造コストを低下させることができる。また、それぞれのベースラインは、単独でバイアスすることができ、メモリにおけるそれぞれのメモリセルトランジスタ間の電気的隔離を強化するとともに、リーク電流によって発生するプログラミング、及び読み取りに対する妨害を抑制することができる。また、プログラミング中の熱電子の注入効率を向上させることができ、プログラミングの過程におけるパワー消費を減少することができる。この発明によるメモリセルトランジスタは、上述のスタック構造によるフローティングゲートの金属酸化膜半導体トランジスタ以外にＯＮＯ（酸化−窒化−酸化、ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）ゲートの金属酸化膜半導体トランジスタをメモリセルとしてもよい。
【００７６】
以上は、この発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下に於いてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
【００７７】
【発明の効果】
この発明によるフラッシュメモリ及びその制御方法は、トランジスタのソース電圧を安定させ、リーク電流によって発生するプログラミング、読み取りに対する妨害を効果的に防ぐとともに、製造工程を簡易にし、製品の歩留まりを高め、製造コストを節減する効果を有する。
【図面の簡単な説明】
【図１】従来のメモリの回路説明図である。
【図２】図１のメモリの断面図である。
【図３】図１のメモリの断面の電気的接続を表わす説明図である。
【図４】図１のメモリの他の断面における電気的接続を表わす説明図である。
【図５】図１におけるメモリがプログラミングを実行する場合のトランジスタのバイアス電圧の説明図である。
【図６】図１におけるメモリがプログラミングを実行する場合のトランジスタのバイアス電圧の説明図である。
【図７】図１におけるメモリが消去を実行する場合の、トランジスタのバイアス電圧の説明図である。
【図８】図１におけるメモリが読取を実行する場合のトランジスタのバイアス電圧の説明図である。
【図９】図１におけるメモリが読取を実行する場合のトランジスタのバイアス電圧の説明図である。
【図１０】この発明によるメモリの回路図である。
【図１１】図１０におけるメモリの断面図である。
【図１２】図１０におけるメモリ断面の電気的接続の説明図である。
【図１３】図１０におけるメモリ断面の電気的接続の説明図である。
【図１４】図１０のメモリがプログラミングを実行する場合のバイアス電圧の説明図である。
【図１５】図１０のメモリがプログラミングを実行する場合のバイアス電圧の説明図である。
【図１６】図１０のメモリが消去を実行する場合のバイアス電圧の説明図である。
【図１７】図１０のメモリが消去を実行する場合のバイアス電圧の説明図である。
【図１８】図１０のメモリが消去を実行する場合の他のバイアス電圧の説明図である。
【図１９】図１０のメモリが消去を実行する場合の他のバイアス電圧の説明図である。
【図２０】図１０のメモリが読取を実行する場合のバイアス電圧の説明図である。
【図２１】図１０のメモリが読取を実行する場合のバイアス電圧の説明図である。
【図２２】図１０のメモリが読取を実行する場合の他のバイアス電圧の説明図である。
【図２３】図１０のメモリが読取を実行する場合の他のバイアス電圧の説明図である。
【符号の説明】
１０、２０　　　　　　　　　　　　　　メモリ
１２Ａ、１２Ｂ、２２Ａ、２２Ｂ　　　　ワードライン回路
１４Ａ、１４Ｂ、２４Ａ、２４Ｂ　　　　ビットライン回路
１６、２６　　　　　　　　　　　　　　ソース回路
２８　　　　　　　　　　　　　　　　　ベースライン回路
Ｎｐ１−Ｎｐ７、Ｎ１−Ｎ１１　　　　　ノード
Ｔ１−Ｔ８、Ｑ１−Ｑ８　　　　　　　　トランジスタ
Ｗ０−Ｗ５、ＷＬ０−ＷＬ５　　　　　　ワードライン
Ｂ０−Ｂ１、ＢＬ０−ＢＬ１　　　　　　ビットライン
ＣＳ、Ｓ　　　　　　　　　　　　　　　ソースライン
Ｌ１、Ｈ１　　　　　　　　　　　　　　ベース
Ｌ２０、Ｌ２ａ−Ｌ２ｅ、Ｈ２０、Ｈ２ａ−Ｈ２ｅ、ＨＰａ、ＨＰｂドーピング領域
Ｌ３、Ｌ４ａ−Ｌ４ｄ、Ｌ５ａ−Ｌ５ｄ、Ｈ３、Ｈ４ａ−Ｈ４ｄＨ、Ｈ５ａ−Ｈ５ｄ導電層
Ｌ６ａ、Ｌ６ｂ、Ｈ６ａ、Ｈ６ｂ　　　　フィールドオキサイド層
Ｌ７、Ｈ７　　　　　　　　　　　　　　オキサイド層
ＦＴ、ＦＴ０　　　　　　　　　　　　　フィールドトランジスタ
【図１】
2004111744.tif 000003
【図２】
2004111744.tif 000004
【図３】
2004111744.tif 000005
【図４】
2004111744.tif 000006
【図５】
2004111744.tif 000007
【図６】
2004111744.tif 000008
【図７】
2004111744.tif 000009
【図８】
2004111744.tif 000010
【図９】
2004111744.tif 000011
【図１０】
2004111744.tif 000012
【図１１】
2004111744.tif 000013
【図１２】
2004111744.tif 000014
【図１３】
2004111744.tif 000015
【図１４】
2004111744.tif 000016
【図１５】
2004111744.tif 000017
【図１６】
2004111744.tif 000018
【図１７】
2004111744.tif 000019
【図１８】
2004111744.tif 000020
【図１９】
2004111744.tif 000021
【図２０】
2004111744.tif 000022
【図２１】
2004111744.tif 000023
【図２２】
2004111744.tif 000024
【図２３】
2004111744.tif 000025