(57)【要約】【課題】  低電流漏れのＣＭＯＳデバイスがＳｉＧｅを用いて製造され得るならば有利である。【解決手段】  この方法は、基板の上に位置する、５０００Å未満の厚さを有する緩和ＳｉＧｅの第１の層を形成する工程と、基板の上に位置し、かつＳｉＧｅの第１の層に隣接する５０００Å未満の厚さを有する緩和ＳｉＧｅの第２の層を形成する工程と、第１および第２のＳｉＧｅ層の上に位置する歪みＳｉの層を形成する工程と、第１のＳｉＧｅ層と第２のＳｉＧｅ層との間に配置されるシャロートレンチアイソレーション領域を形成する工程と、基板および上に位置するＳｉＧｅの第１の層にｎウェルを形成する工程と、基板および上に位置するＳｉＧｅの第２の層にｐウェルを形成する工程と、歪みＳｉにチャネル領域を形成する工程と、ＰＭＯＳおよびＮＭＯＳトランジスタのソースおよびドレイン領域を形成する工程とを包含する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
デュアルゲートＣＭＯＳＦＥＴデバイスにおいて、薄いシリコンゲルマニウム（ＳｉＧｅ）転位領域を形成する方法であって、該方法は、
シリコン基板を形成する工程と、
該基板の上に位置し、５０００Å未満の厚さを有する緩和ＳｉＧｅの第１の層を形成する工程と、
該基板の上に位置し、かつ該緩和ＳｉＧｅの第１の層に隣接する、５０００Å未満の厚さを有する緩和ＳｉＧｅの第２の層を形成する工程と、
該第１のＳｉＧｅ層の上に位置する歪みＳｉの第１の層を形成する工程と、
該第２のＳｉＧｅ層の上に位置する歪みＳｉの第２の層を形成する工程と、
該基板および該ＳｉＧｅの第１の層にてｎ型ドーピングウェル（ｎウェル）を形成する工程と、
該基板および該ＳｉＧｅの第２の層にてｐ型ドーピングウェル（ｐウェル）を形成する工程と
を包含する、方法。
【請求項２】
前記第１の歪みＳｉ層の上に位置するＰＭＯＳゲートを形成する工程と、
前記第２の歪みＳｉ層の上に位置するＮＭＯＳゲートを形成する工程と、
ＰＭＯＳトランジスタのソース、ドレイン、およびチャネル領域を形成する工程と、
ＮＭＯＳトランジスタのソース、ドレイン、およびチャネル領域を形成する工程と
をさらに包含する、請求項１に記載の方法。
【請求項３】
前記第１のＳｉＧｅ層と前記第２のＳｉＧｅ層との間に配置されるシャロートレンチアイソレーション領域を形成する工程をさらに包含する、請求項２に記載の方法。
【請求項４】
前記緩和ＳｉＧｅの第１の層および第２の層を形成する工程は、一定のゲルマニウム含有率および１０％〜５０％の範囲の勾配が付けられたゲルマニウム含有率を含む群より選択されるゲルマニウム含有率でＳｉＧｅを形成する工程を包含する、請求項３に記載の方法。
【請求項５】
前記緩和ＳｉＧｅの第１の層および第２の層を形成する工程は、
前記基板の上に位置する歪みＳｉＧｅを堆積させる工程と、
水素イオン（Ｈ＋）、Ｈ２、Ｈｅ＋、およびボロンイオンを含む群より選択される損傷を与えるイオンを用いて、該歪みＳｉＧｅと該基板とのほぼ界面の深さに注入する工程と、
該歪みＳｉＧｅをアニールおよび緩和する工程と
を包含する、請求項３に記載の方法。
【請求項６】
前記アニール工程は、前記第１のＳｉＧｅ層と前記基板との間に第１の高欠陥領域を形成し、かつ前記第２のＳｉＧｅ層と該基板との間に第２の高欠陥領域を形成する工程を包含する、請求項５に記載の方法。
【請求項７】
前記歪みＳｉＧｅと前記基板とのほぼ界面の深さに注入するための損傷を与えるイオンを用いる工程は、平方センチメートル毎に５×１０１５〜４×１０１６のオーダーの水素イオン（Ｈ＋）を用いる工程を包含し、
前記アニール工程は、１〜６０分の範囲の時間の間、６００〜１０００℃の範囲の温度に加熱する工程を包含する、請求項６に記載の方法。
【請求項８】
前記基板および前記ＳｉＧｅの第１の層にてｎウェルを形成する工程は、前記第１の高欠陥領域の下の深さまで燐を打ち込む工程を包含し、
該基板および前記ＳｉＧｅの第２の層にてｐウェルを形成する工程は、前記第２の高欠陥領域の下の深さまでボロンイオンを打ち込む工程を包含する、請求項６に記載の方法。
【請求項９】
前記第１のＳｉＧｅ層の上に位置する歪みＳｉの第１の層と、前記第２のＳｉＧｅ層の上に位置する歪みＳｉの第２の層とを形成する工程は、３００Å未満の厚さを有するドーピングされないＳｉをエピタキシャル成長させる工程を包含する、請求項５に記載の方法。
【請求項１０】
前記第１のＳｉＧｅ層と前記第２のＳｉＧｅ層との間に配置されるＳＴＩ領域を形成する工程は、前記第１の高欠陥領域と前記第２の高欠陥領域との間に配置される該ＳＴＩ領域を形成する工程を包含する、請求項６に記載の方法。
【請求項１１】
前記第１の高欠陥領域と前記第２の高欠陥領域との間に配置されるＳＴＩ領域を形成する工程は、前記ｎウェルと前記ｐウェルとの間に配置される該ＳＴＩ領域を形成する工程を包含する、請求項１０に記載の方法。
【請求項１２】
前記第１のＳｉＧｅ層と前記第２のＳｉＧｅ層との間に配置されるＳＴＩ領域を形成する工程は、８００℃以下の温度で該ＳＴＩを形成する工程を包含する、請求項６に記載の方法。
【請求項１３】
前記第１の高欠陥領域と前記第２の高欠陥領域との間に配置されるＳＴＩ領域を形成する工程は、０．２〜０．６ミクロンの範囲の深さにまで該ＳＴＩ領域を形成する工程を包含する、請求項１０に記載の方法。
【請求項１４】
ドレイン、ソース、ゲート、および基板動作電圧を完成した前記ＮＭＯＳデバイスおよび前記ＰＭＯＳデバイスに供給する工程と、
該ＰＭＯＳソース／ドレインと前記第１のＳｉＧｅ層との間にソース／ドレイン接合領域を形成し、ドレイン空乏領域を該第１のＳｉＧｅ層の中に形成する工程と、
該ＮＭＯＳソース／ドレインと前記第２のＳｉＧｅ層との間にソース／ドレイン接合領域を形成し、ドレイン空乏領域を該第２のＳｉＧｅ層の中に形成する工程と
をさらに包含する方法であって、
該第１および該第２のＳｉＧｅ層を形成する工程は、該第１および該第２のＳｉＧｅ層を、該ソース／ドレイン接合の深さに該ドレイン空乏領域の深さをプラスした深さに等しい最小厚さになるように形成する、請求項２に記載の方法。
【請求項１５】
薄いシリコンゲルマニウム（ＳｉＧｅ）転位領域を有するＣＭＯＳＦＥＴデバイスであって、該ＣＭＯＳＦＥＴデバイスは、
シリコン基板と、
該基板の上に位置し、５０００Å未満の厚さを有する緩和ＳｉＧｅの第１の層と、
該基板の上に位置し、ＳｉＧｅの該第１の層に隣接する、５０００Å未満の厚さを有する緩和ＳｉＧｅの第２の層と、
該基板および該第１のＳｉＧｅ層にて形成されたｎ型ドーピングウェル（ｎウェル）と、
該基板および該第２のＳｉＧｅ層にて形成されたｐ型ドーピングウェル（ｐウェル）と、
該第１のＳｉＧｅ層の上に位置する歪みＳｉの第１の層と、
該第２のＳｉＧｅ層の上に位置する歪みＳｉの第２の層と、
歪みＳｉの該第１の層にて形成される第１のチャネル領域と、
歪みＳｉの該第２の層にて形成される第２のチャネル領域と
を備える、ＣＭＯＳＦＥＴデバイス。
【請求項１６】
前記第１の歪みＳｉ層および前記第１のＳｉＧｅ層の最上部にて形成されるＰＭＯＳソース領域およびドレイン領域と、
前記第１のチャネル領域の上に位置するＰＭＯＳゲートと、
前記第２の歪みＳｉ層および前記第２のＳｉＧｅ層の最上部にて形成されるＮＭＯＳソース領域およびドレイン領域と、
前記第２のチャネル領域の上に位置するＮＭＯＳゲートと
をさらに備える、請求項１５に記載のＣＭＯＳＦＥＴデバイス。
【請求項１７】
前記第１のＳｉＧｅ層と前記第２のＳｉＧｅ層との間に配置されるシャロートレンチアイソレーション（ＳＴＩ）領域をさらに備える、請求項１６に記載のＣＭＯＳＦＥＴデバイス。
【請求項１８】
前記第１および前記第２の緩和ＳｉＧｅの層は、一定のＧｅ含有率および１０％〜５０％の範囲の勾配が付けられたゲルマニウム含有率を含む群より選択されるゲルマニウム含有率を有する、請求項１７に記載のＣＭＯＳＦＥＴデバイス。
【請求項１９】
前記第１のＳｉＧｅ層と前記ｎウェルとの間の第１の高欠陥領域と、
前記第２のＳｉＧｅ層と前記ｐウェルとの間の第２の高欠陥領域と
をさらに備える、請求項１７に記載のＣＭＯＳＦＥＴデバイス。
【請求項２０】
前記ＳＴＩ領域は、前記第１の高欠陥領域と前記第２の高欠陥領域との間に配置される、請求項１９に記載のＣＭＯＳＦＥＴデバイス。
【請求項２１】
前記ＳＴＩ領域は、前記ｎウェルと前記ｐウェルとの間に配置される、請求項２０に記載のＣＭＯＳＦＥＴデバイス。
【請求項２２】
前記歪みＳｉの第１の層は、３００Å未満の厚さを有し、
前記歪みＳｉの第２の層は、３００Å未満の厚さを有する、請求項１７に記載のＣＭＯＳＦＥＴデバイス。
【請求項２３】
ドレイン、ソース、ゲート、および基板動作電圧は、前記ＮＭＯＳデバイスおよび前記ＰＭＯＳデバイスに供給される、前記ＣＭＯＳＦＥＴデバイスであって、
該ＣＭＯＳＦＥＴデバイスは、
該ＰＭＯＳのソース／ドレインと前記第１のＳｉＧｅ層との間のソース／ドレイン接合領域であって、ドレイン空乏領域が前記第１のＳｉＧｅ層に広がる、ソース／ドレイン接合領域と、
該ＮＭＯＳのソース／ドレインと前記第２のＳｉＧｅ層との間のソース／ドレイン接合領域であって、ドレイン空乏領域が該第２のＳｉＧｅ層に広がる、ソース／ドレイン接合領域と、
をさらに備え、
該第１のＳｉＧｅ層および該第２のＳｉＧｅ層は、各々、該ソース／ドレイン接合の深さに該ドレイン空乏領域の深さをプラスした深さに等しい最小厚さを有する、請求項１６に記載のＣＭＯＳＦＥＴデバイス。
【請求項２４】
前記ＳＴＩ領域は、０．２〜０．６ミクロンの深さにまで形成される、請求項１７に記載のＣＭＯＳＦＥＴデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、高速ＣＭＯＳ集積回路の製造に関し、より具体的には、隣接し合うＭＯＳ構造のシリコンゲルマニウム領域を分離するために、シリコンゲルマニウム上で歪みシリコンチャネルを用いるシステムおよび方法に関する。
【背景技術】
【０００２】
シリコンゲルマニウム（ＳｉＧｅ）材料は、Ｓｉ１−ｘＧｅｘの学名で表され得、ここで、ｘは、通常、１未満である。歪みシリコンＭＯＳトランジスタは、表面チャネルデバイスおよび埋め込みチャネルデバイスの両方を用いて製造される。表面チャネル歪みシリコンデバイスの場合、歪みＳｉは、緩和Ｓｉ１−ｘＧｅｘ層の最上面に堆積される。埋め込みチャネルデバイスの場合、歪みＳｉの層は、緩和Ｓｉ１−ｘＧｅｘ層間に配置される。従来、このようなデバイスは、１ミクロン（μｍ）〜５μｍの厚さを有する、勾配が付けられたＳｉ１−ｘＧｅｘの厚い層を用い、ここで、ｘは、底面における０から最上面における約０．３以上まで変化する。一定のゲルマニウム濃度を有する１μｍ〜２μｍの厚さの緩和Ｓｉ１−ｘＧｅｘの層が、勾配が付けられたＳｉ１−ｘＧｅｘの最上面にて成長させられ、次に、歪みシリコンエピタキシャル層が続く。勾配が付けられた１〜５μｍの厚さのＳｉＧｅ層は複数の転位を有し、従って、一定のＧｅ濃度を有する１〜２μｍの厚さの緩和ＳｉＧｅの最上層が成長させられ得る。歪みシリコン層は、ＭＯＳトランジスタの表面チャネルのために用いられ得る。埋め込みチャネルＭＯＳトランジスタの場合、歪みシリコン層上にＳｉ１−ｘＧｅｘのさらなる層が堆積される。上述のＳｉＧｅ構造は、純粋なシリコンのものよりも約８０％高い強化電界効果移動度を有し得る。ＰＭＯＳトランジスタの場合、４００ｃｍ２／Ｖｓの有効正孔移動度が取得されている。ＣＭＯＳの場合、ウェルの境界は、一定のゲルマニウム濃度領域を越えて勾配が付けられた半緩和Ｓｉ１−ｘＧｅｘ層に到達し得る。
【０００３】
両方の領域（勾配が付けられたＳｉＧｅおよびＧｅが一定の領域）における欠陥密度は高く、ウェル間の接合の大きな電流漏れを引き起こす。さらに、Ｓｉ１−ｘＧｅｘのバンドギャップは、Ｓｉのバンドギャップよりも狭い。接合の電流漏れは、真性キャリア密度で乗算された電子−正孔の発生中心の密度と比例する。従って、所与の電子−正孔発生中心密度については、接合の電流漏れがｅｘｐ［（Ｅｃ−Ｅｖ）／２ｋＴ］と比例し、ここで、（Ｅｃ−Ｅｖ）はバンドギャップである。すなわち、電子−正孔の発生中心の所与の密度に対しては、Ｓｉ１−ｘＧｅｘ接合は、Ｓｉ接合よりも大きい電流漏れを有する。従来技術の勾配が付けられた緩和Ｓｉ１−ｘＧｅｘ材料で製造されたＣＭＯＳデバイスのウェルの電流漏れは非常に高い。低スタンバイ電力のデバイスは、このような構造で製造され得ない。
【０００４】
半導体の空乏領域における電子−正孔ペアの発生率は、
【０００５】
【数１】
2004221543.tif 000003
であり、ここで、σは捕獲断面であり、νｔｈは熱運動速度であり、Ｎは電子−正孔の発生中心の密度であり、ｎｉは真性キャリア密度であり、ＮＣおよびＮＶは、伝導帯における状態密度および価電子帯における状態密度であり、ＥＣおよびＥＶは、それぞれ、伝導帯のバンドエッジエネルギー、および価電子帯のバンドエッジエネルギーである。Ｅｉ＝（ＥＣ＋ＥＶ）／２およびＥｔは、発生中心のエネルギーである。最も活性な発生中心は、Ｅｉに配置される。従って、発生電流は、Ｎｔｅｘｐ［（Ｅｃ−Ｅｖ）／２ｋＴ］とほぼ比例する。発生中心は、通常、欠陥状態と関連する。勾配が付けられた典型的な緩和Ｓｉ１−ｘＧｅｘ層における欠陥密度は、１×１０６／ｃｍ３よりも大きいことが周知である。従って、緩和または歪みＳｉ１−ｘＧｅｘにて形成される接合の電流漏れは大きい。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
高い欠陥密度を有するが、低電流漏れのＣＭＯＳデバイスが製造され得るならば有利である。
【０００７】
低電流漏れのＣＭＯＳデバイスがＳｉＧｅを用いて製造され得るならば有利である。
【課題を解決するための手段】
【０００８】
本発明は、Ｓｉ１−ｘＧｅｘ構造上で歪みＳｉチャネルを用いる低電流漏れのＣＭＯＳデバイス、およびこのようなデバイスを製造する方法を記載する。このデバイスは、隣接し合う相補型トランジスタの高欠陥領域を分離するためにシャロートレンチアイソレーション（ＳＴＩ）を用いる。
【０００９】
従って、本方法は、デュアルゲートＭＯＳＦＥＴデバイスにて薄いＳｉＧｅ転位領域を形成することが提供される。本方法は、シリコン基板を形成する工程、基板の上に位置する５０００Å未満の厚さを有する緩和ＳｉＧｅの第１の層を形成する工程、基板の上に位置し、かつＳｉＧｅの第１の層に隣接する５０００Å未満の厚さを有する緩和ＳｉＧｅの第２の層を形成する工程、第１のＳｉＧｅ層の上に位置する歪みＳｉの第１の層を形成する工程、第２のＳｉＧｅ層の上に位置する歪みＳｉの第２の層を形成する工程、第１のＳｉＧｅ層と第２のＳｉＧｅ層との間に配置されるシャロートレンチアイソレーション領域を形成する工程、基板および上に位置するＳｉＧｅの第１の層においてｎ型ドーピングウェル（ｎウェル）を形成する工程、基板および上に位置するＳｉＧｅの第２の層においてｐ型ドーピングウェル（ｐウェル）を形成する工程、第１の歪みＳｉ層の上に位置するＰＭＯＳゲートを形成する工程、第２の歪みＳｉ層の上に位置するＮＭＯＳゲートを形成する工程、歪みＳｉ層および下に位置するＳｉＧｅ層の一部分から歪みＳｉの第１の層において第１のチャネル領域を、および第歪みＳｉの第２の層において第２のチャネル領域を形成する工程、ＰＭＯＳおよびＮＭＯＳトランジスタのソースおよびドレイン領域を形成する工程を包含する。
【００１０】
本発明のいくつかの局面において、第１のＳｉＧｅ層と第２のＳｉＧｅ層との間に配置されるＳＴＩ領域を形成する工程は、第１の高欠陥領域と第２の高欠陥領域との間に配置されるＳＴＩ領域を形成する工程を包含する。他の局面において、第１の高欠陥領域と第２の高欠陥領域との間に配置されるＳＴＩ領域を形成する工程は、ｎウェルとｐウェルとの間に配置されるＳＴＩ領域を形成する工程を包含する。
【００１１】
本方法のいくつかの局面は、従来のソース電圧、ドレイン電圧、およびゲート電圧を用いてデバイスを動作させる工程、この動作電圧に応答して、第１および第２のＳｉＧｅ層の中に広がるソース／ドレイン接合およびドレイン空乏領域を形成する工程を包含する。従って、第１および第２のＳｉＧｅ層は、ソース／ドレイン接合にドレイン空乏領域をプラスした深さに等しい最小厚さを有することが提示され得る。
【００１２】
上述の方法のさらなる詳細、および薄いＳｉＧｅ転位領域を有するデュアルゲートＣＭＯＳＦＥＴデバイスが以下に説明される。
【００１３】
本発明による方法は、デュアルゲートＣＭＯＳＦＥＴデバイスにおいて、薄いシリコンゲルマニウム（ＳｉＧｅ）転位領域を形成する方法であって、該方法は、シリコン基板を形成する工程と、該基板の上に位置し、５０００Å未満の厚さを有する緩和ＳｉＧｅの第１の層を形成する工程と、該基板の上に位置し、かつ該緩和ＳｉＧｅの第１の層に隣接する、５０００Å未満の厚さを有する緩和ＳｉＧｅの第２の層を形成する工程と、該第１のＳｉＧｅ層の上に位置する歪みＳｉの第１の層を形成する工程と、該第２のＳｉＧｅ層の上に位置する歪みＳｉの第２の層を形成する工程と、該基板および該ＳｉＧｅの第１の層にてｎ型ドーピングウェル（ｎウェル）を形成する工程と、該基板および該ＳｉＧｅの第２の層にてｐ型ドーピングウェル（ｐウェル）を形成する工程とを包含し、これにより上記目的を達成する。
【００１４】
前記第１の歪みＳｉ層の上に位置するＰＭＯＳゲートを形成する工程と、前記第２の歪みＳｉ層の上に位置するＮＭＯＳゲートを形成する工程と、ＰＭＯＳトランジスタのソース、ドレイン、およびチャネル領域を形成する工程と、ＮＭＯＳトランジスタのソース、ドレイン、およびチャネル領域を形成する工程とをさらに包含してもよい。
【００１５】
前記第１のＳｉＧｅ層と前記第２のＳｉＧｅ層との間に配置されるシャロートレンチアイソレーション領域を形成する工程をさらに包含してもよい。
【００１６】
前記緩和ＳｉＧｅの第１の層および第２の層を形成する工程は、一定のゲルマニウム含有率および１０％〜５０％の範囲の勾配が付けられたゲルマニウム含有率を含む群より選択されるゲルマニウム含有率でＳｉＧｅを形成する工程を包含してもよい。
【００１７】
前記緩和ＳｉＧｅの第１の層および第２の層を形成する工程は、前記基板の上に位置する歪みＳｉＧｅを堆積させる工程と、水素イオン（Ｈ＋）、Ｈ２、Ｈｅ＋、およびボロンイオンを含む群より選択される損傷を与えるイオンを用いて、該歪みＳｉＧｅと該基板とのほぼ界面の深さに注入する工程と、該歪みＳｉＧｅをアニールおよび緩和する工程とを包含してもよい。
【００１８】
前記アニール工程は、前記第１のＳｉＧｅ層と前記基板との間に第１の高欠陥領域を形成し、かつ前記第２のＳｉＧｅ層と該基板との間に第２の高欠陥領域を形成する工程を包含してもよい。
【００１９】
前記歪みＳｉＧｅと前記基板とのほぼ界面の深さに注入するための損傷を与えるイオンを用いる工程は、平方センチメートル毎に５×１０１５〜４×１０１６のオーダーの水素イオン（Ｈ＋）を用いる工程を包含し、前記アニール工程は、１〜６０分の範囲の時間の間、６００〜１０００℃の範囲の温度に加熱する工程を包含してもよい。
【００２０】
前記基板および前記ＳｉＧｅの第１の層にてｎウェルを形成する工程は、前記第１の高欠陥領域の下の深さまで燐を打ち込む工程を包含し、該基板および前記ＳｉＧｅの第２の層にてｐウェルを形成する工程は、前記第２の高欠陥領域の下の深さまでボロンイオンを打ち込む工程を包含してもよい。
【００２１】
前記第１のＳｉＧｅ層の上に位置する歪みＳｉの第１の層と、前記第２のＳｉＧｅ層の上に位置する歪みＳｉの第２の層とを形成する工程は、３００Å未満の厚さを有するドーピングされないＳｉをエピタキシャル成長させる工程を包含してもよい。
【００２２】
前記第１のＳｉＧｅ層と前記第２のＳｉＧｅ層との間に配置されるＳＴＩ領域を形成する工程は、前記第１の高欠陥領域と前記第２の高欠陥領域との間に配置される該ＳＴＩ領域を形成する工程を包含してもよい。
【００２３】
前記第１の高欠陥領域と前記第２の高欠陥領域との間に配置されるＳＴＩ領域を形成する工程は、前記ｎウェルと前記ｐウェルとの間に配置される該ＳＴＩ領域を形成する工程を包含してもよい。
【００２４】
前記第１のＳｉＧｅ層と前記第２のＳｉＧｅ層との間に配置されるＳＴＩ領域を形成する工程は、８００℃以下の温度で該ＳＴＩを形成する工程を包含してもよい。
【００２５】
前記第１の高欠陥領域と前記第２の高欠陥領域との間に配置されるＳＴＩ領域を形成する工程は、０．２〜０．６ミクロンの範囲の深さにまで該ＳＴＩ領域を形成する工程を包含してもよい。
【００２６】
ドレイン、ソース、ゲート、および基板動作電圧を完成した前記ＮＭＯＳデバイスおよび前記ＰＭＯＳデバイスに供給する工程と、該ＰＭＯＳソース／ドレインと前記第１のＳｉＧｅ層との間にソース／ドレイン接合領域を形成し、ドレイン空乏領域を該第１のＳｉＧｅ層の中に形成する工程と、該ＮＭＯＳソース／ドレインと前記第２のＳｉＧｅ層との間にソース／ドレイン接合領域を形成し、ドレイン空乏領域を該第２のＳｉＧｅ層の中に形成する工程とをさらに包含する方法であって、該第１および該第２のＳｉＧｅ層を形成する工程は、該第１および該第２のＳｉＧｅ層を、該ソース／ドレイン接合の深さに該ドレイン空乏領域の深さをプラスした深さに等しい最小厚さになるように形成してもよい。
【００２７】
本発明による方法は、薄いシリコンゲルマニウム（ＳｉＧｅ）転位領域を有するＣＭＯＳＦＥＴデバイスであって、該ＣＭＯＳＦＥＴデバイスは、シリコン基板と、該基板の上に位置し、５０００Å未満の厚さを有する緩和ＳｉＧｅの第１の層と、該基板の上に位置し、ＳｉＧｅの該第１の層に隣接する、５０００Å未満の厚さを有する緩和ＳｉＧｅの第２の層と、該基板および該第１のＳｉＧｅ層にて形成されたｎ型ドーピングウェル（ｎウェル）と、該基板および該第２のＳｉＧｅ層にて形成されたｐ型ドーピングウェル（ｐウェル）と、該第１のＳｉＧｅ層の上に位置する歪みＳｉの第１の層と、該第２のＳｉＧｅ層の上に位置する歪みＳｉの第２の層と、歪みＳｉの該第１の層にて形成される第１のチャネル領域と、歪みＳｉの該第２の層にて形成される第２のチャネル領域とを備え、これにより上記目的を達成する。
【００２８】
前記第１の歪みＳｉ層および前記第１のＳｉＧｅ層の最上部にて形成されるＰＭＯＳソース領域およびドレイン領域と、前記第１のチャネル領域の上に位置するＰＭＯＳゲートと、前記第２の歪みＳｉ層および前記第２のＳｉＧｅ層の最上部にて形成されるＮＭＯＳソース領域およびドレイン領域と、前記第２のチャネル領域の上に位置するＮＭＯＳゲートとをさらに備えてもよい。
【００２９】
前記第１のＳｉＧｅ層と前記第２のＳｉＧｅ層との間に配置されるシャロートレンチアイソレーション（ＳＴＩ）領域をさらに備えてもよい。
【００３０】
前記第１および前記第２の緩和ＳｉＧｅの層は、一定のＧｅ含有率および１０％〜５０％の範囲の勾配が付けられたゲルマニウム含有率を含む群より選択されるゲルマニウム含有率を有してもよい。
【００３１】
前記第１のＳｉＧｅ層と前記ｎウェルとの間の第１の高欠陥領域と、前記第２のＳｉＧｅ層と前記ｐウェルとの間の第２の高欠陥領域とをさらに備えてもよい。
【００３２】
前記ＳＴＩ領域は、前記第１の高欠陥領域と前記第２の高欠陥領域との間に配置されてもよい。
【００３３】
前記ＳＴＩ領域は、前記ｎウェルと前記ｐウェルとの間に配置されてもよい。
【００３４】
前記歪みＳｉの第１の層は、３００Å未満の厚さを有し、前記歪みＳｉの第２の層は、３００Å未満の厚さを有してもよい。ドレイン、ソース、ゲート、および基板動作電圧は、前記ＮＭＯＳデバイスおよび前記ＰＭＯＳデバイスに供給される、前記ＣＭＯＳＦＥＴデバイスであって、該ＣＭＯＳＦＥＴデバイスは、該ＰＭＯＳのソース／ドレインと前記第１のＳｉＧｅ層との間のソース／ドレイン接合領域であって、ドレイン空乏領域が前記第１のＳｉＧｅ層に広がる、ソース／ドレイン接合領域と、該ＮＭＯＳのソース／ドレインと前記第２のＳｉＧｅ層との間のソース／ドレイン接合領域であって、ドレイン空乏領域が該第２のＳｉＧｅ層に広がる、ソース／ドレイン接合領域と、をさらに備え、該第１のＳｉＧｅ層および該第２のＳｉＧｅ層は、各々、該ソース／ドレイン接合の深さに該ドレイン空乏領域の深さをプラスした深さに等しい最小厚さを有してもよい。
【００３５】
前記ＳＴＩ領域は、０．２〜０．６ミクロンの深さにまで形成されてもよい。
【発明の効果】
【００３６】
本発明によると、ＳｉＧｅを用いて漏れ電流が小さいＣＭＯＳデバイスを製造可能である。
【発明を実施するための最良の形態】
【００３７】
図１および図２は、薄いＳｉＧｅ転位領域を有する本発明のデュアルゲートＣＭＯＳＦＥＴデバイスの製造の異なった段階の部分断面図である。換言すると、デュアルゲートＣＭＯＳＦＥＴは、相補型ＰＭＯＳおよびＮＭＯＳ構造を有するＭＯＳＦＥＴである。ＣＭＯＳＦＥＴ１００は、シリコン基板１０２を備える。基板１０２は、Ｎ型またはＰ型シリコンのどちらかでもあり得る。ＳｉＧｅの第１の層１０４は、基板１０２の上に位置する。緩和ＳｉＧｅの第１の層１０４は、５０００Å未満の厚さ１０３を有する。厚さ１０３は、以下において、より詳細に説明されるように、高欠陥領域の中に広がり得ることに留意されたい。同様に、ＳｉＧｅ１０６の第２の層は基板１０２の上に位置する。緩和ＳｉＧｅの第２の層１０６は、ＳｉＧｅの第１の層１０４に隣接し、かつ５０００Å未満の厚さ１０３を有する。ＳｉＧｅの第１の層１０４およびＳｉＧｅの第２の層１０６は、通常、同じプロセスで（同時に）堆積されることに留意されたい。第１のＳｉＧｅ層１０４および第２のＳｉＧｅ層１０６は、勾配が付けられたＳｉ１−ｘＧｅｘの層であり、ここで、ｘは、０〜１に変化し得ることに留意されたい。Ｓｉ対Ｇｅの割合は、層厚さにわたって変化し得ることにも留意されたい。本発明のいくつかの局面において、緩和ＳｉＧｅの第１の層１０４および第２の層１０６は、ゲルマニウム含有率が１０％〜５０％の範囲である。他の局面において、Ｇｅ含有率は、ＳｉＧｅ層１０４／１０６を通して一定である。以下においてより詳細に説明されるように、第１のＳｉＧｅ層１０４および第２のＳｉＧｅ層１０６は、最初に、歪みＳｉＧｅとして形成される。
【００３８】
ｎ型ドーピングウェル（ｎウェル）１０７は、基板１０２および上に位置する第１のＳｉＧｅ層１０４にて形成される。同様に、ｐ型ドーピングウェル（ｐウェル）１０８が基板１０２および上に位置する第２のＳｉＧｅ層１０６にて形成される。
【００３９】
歪みＳｉの第１の層１０９は、第１のＳｉＧｅ層１０４の上に位置する。同様に、歪みＳｉの第２の層１１０は、第２のＳｉＧｅ層１０６の上に位置する。再び、第１の歪みＳｉ層１０９および第２の歪みＳｉ層１１０が同じプロセスで（同時に）形成される。
【００４０】
第１のＳｉＧｅ層１０４および第２のＳｉＧｅ層１０６の緩和に続いて、高欠陥領域１１２および１１４が、それぞれのＳｉＧｅ層と下に位置する基板との間に形成される。より具体的には、第１の高欠陥領域１１２は、第１のＳｉＧｅ層１０４と下に位置するｎウェルシリコン領域との間に形成される。第２の高欠陥領域１１４は、第２のＳｉＧｅ層１０６と下に位置するｐウェルシリコン領域との間に形成される。ｎウェル１０７は、ｎウェルＳｉＧｅ領域およびｎウェルシリコン領域の両方を含むことが理解されるべきである。同様に、ｐウェル１０８は、ｐウェルＳｉＧｅ領域およびｐウェルシリコン領域の両方を含む。高欠陥領域１１２および１１４は、ＳｉＧｅと下に位置するＳｉ材料との結合から形成されることにも留意されたい。
【００４１】
シャロートレンチアイソレーション（ＳＴＩ）領域１１６は、第１のＳｉＧｅ層１０４と第２のＳｉＧｅ層１０６との間に配置される。より具体的には、ＳＴＩ領域１１６は、第１の高欠陥領域１１２と第２の高欠陥領域１１４との間に配置される。あるいは、ＳＴＩ領域１１６は、ｎウェル１０７とｐウェル１０８との間に配置されることが提示され得る。図示されないが、他の局面において、ＳＴＩ領域１１６は、基板１０２を通って広がり得、ｎウェル１０７をｐウェル１０８から完全に分離させる。さらに別の言い方をすると、ＳＴＩ領域１１６は、０．２〜０．６ミクロンの深さ１２０に形成され、ここで、深さは、歪みＳｉ２００／２０２の最上面から、ＳＴＩ１１６が形成されるトレンチの底面までと定義される。
【００４２】
ＳＴＩ領域１１６は、シリコン基板を酸化することによって形成され得る。あるいは、ＳＴＩ領域１１６は、領域１１６を溝掘りし、および酸化物または窒素化合物等の分離材料で充填することによって形成され得る。本発明は、任意の特定のＳＴＩ材料または任意の特定のＳＴＩ形成プロセスに限定されない。
【００４３】
歪みＳｉの第１の層１０９は、３００Å未満の厚さ１１８を有する。同様に、歪みＳｉの第２の層１１０は、３００Å未満の厚さ１１８を有する。
【００４４】
ここで、図２を参照して、第１のチャネル領域２００が歪みＳｉの第１の層にて形成される。同様に、第２のチャネル領域２０２は、歪みＳｉの第２の層に形成される。ＰＭＯＳソース２０４およびドレイン２０６領域は、第１の歪みＳｉ層、および下に位置する第１のＳｉＧｅ層１０４の最上部にて形成される。ＰＭＯＳゲート２０８は、第１のチャネル領域２００の上に位置する。ＮＭＯＳソース２１０およびドレイン２１２領域は、第２の歪みＳｉ層、および下に位置する第２のＳｉＧｅ層１０６の最上部にて形成される。ＮＯＭＯＳゲート２１４は、第２のチャネル領域２０２の上に位置する。
【００４５】
図３は、動作状態で表された本発明のＭＯＳＦＥＴの部分断面図である。従来のＣＭＯＳドレイン（Ｖｄ）、ソース（Ｖｓ）、ゲート（Ｖｇ）および基板（Ｖｓｕｂ）の動作電圧は、ＮＭＯＳおよびＰＭＯＳデバイスに印加される。ソース接合領域３００は、ＰＭＯＳソース２０４と第１のＳｉＧｅ層１０４との間に存在する。ドレイン接合領域３０２は、ＰＭＯＳドレイン２０６と第１のＳｉＧｅ層１０４との間に存在する。従来のソース、ドレイン、ゲート、および基板電圧で動作される場合、ドレイン空乏領域３０４は、第１のＳｉＧｅ層１０４の中に広がる。同様に、ソース／ドレイン接合領域３０６／３０８は、ＮＭＯＳソース／ドレイン２１０／２１２と、第２のＳｉＧｅ層１０６との間に形成され、ドレイン空乏領域３１０は、第２のＳｉＧｅ層１０６の中に広がる。従って、第１のＳｉＧｅ層１０４および第２のＳｉＧｅ層１０６の各々は、ソース／ドレイン接合にドレイン空乏領域をプラスした深さに等しい最小厚さ１０３を有することが提示され得る。再び、高欠陥領域１１２／１１４は、ＳｉＧｅ領域およびＳｉ領域の両方を含むこと、および、最小厚さ１０３は、高欠陥領域１１２／１１４におけるいくつかのまたはすべてのＳｉＧｅを含み得ることが理解されるべきである。例示的にＰＭＯＳを用いて、厚さ１０３は、少なくとも、ソース接合３００にドレイン空乏領域３０４をプラスした深さに等しい。
【００４６】
（機能の説明）
図４は、潜在的転位領域を示す部分断面図である。上述のように、ＳｉＧｅの緩和は、転位の発生に応答して生じる。デバイスにおける転位は、発生中心／再結合中心（ｇｅｎｅｒａｔｉｏｎ／ｒｅｃｏｍｂｉｎａｔｉｏｎ  ｃｅｎｔｅｒｓ）として機能する。ＰＮ接合が逆バイアスされた状態において、空乏領域に転位等の結晶欠陥が存在する場合、発生電流が生じる。欠陥は、図４に示されるように、３つの異なった深さにて配置され得る。深さＤ１の場合、一定のＧｅ濃度（例えば、０．３）および低欠陥密度（１×１０４／ｃｍ３未満）を有する緩和ＳｉＧｅは、ウエル（ｎウェルまたはｐウェル）において、および基板の空乏領域へのウェルにおいて転位が存在しない十分な厚さに成長させられる必要がある。必要とされる厚さは、約２ミクロンである。さらに、複数の転位を有する、１〜５ミクロンの勾配が付けられたＳｉＧｅ（ここで、ｘは、底面における０から最上面における約０．３以上まで変化する）は、緩和および低欠陥のＳｉＧｅ堆積の前に必要とされる。従って、ＳｉＧｅの全厚さは３〜７ミクロンの範囲である。必要とされる低欠陥密度（１×１０４／ｃｍ３未満、ここで、１×１０４／ｃｍ３は従来技術である）および厚いＳｉＧｅ成長は、経済的および技術的課題の両方を投げかける。
【００４７】
Ｄ２深さの場合、ｐウェル／ｎウェル接合にて大きい発生電流が生じる。ウェル間の高電流漏れがＣＭＯＳデバイスを短絡させ得る。Ｄ３の場合について、深さ（ＳｉＧｅ厚さ）は、転位領域をＳ／Ｄ接合から離れた状態にしておくために十分な大きさでなければならず、ＳＴＩ分離は、転位領域を分離するために十分な深さでなければならない。ＳｉＧｅ厚さは、４分の１ミクロン（０．２５μｍ）技術世代の場合、約０．３μｍである。この層は、化学気相成長（ＣＶＤ）システムまたは分子線エピタキシ（ＭＢＥ）システムを用いて、適正なプロセス時間およびコストで成長させられ得る。ＳＴＩ深さは、約０．２〜０．６μｍであり、これは、４分の１ミクロンＶＬＳＩプロセス技術と同様である。サブ０．１μｍノードに押し込む技術を用いて、より浅いソース／ドレイン接合およびドレイン空乏領域を低減させる低動作電圧により、ＳｉＧｅおよびＳＴＩ厚さは、さらに低減され得る。
【００４８】
Ｄ３深さを用いて、本発明プロセスは、緩和Ｓｉ１−ｘＧｅｘ基板上に歪みシリコンを用いて低スタンバイ電流ＣＭＯＳ回路を製造する。Ｇｅ含有率が、通常、１０％〜５０％（ｘ＝０．１〜０．５）の歪みＳｉ１−ｘＧｅｘの薄層が、シリコン単結晶基板上に成長させられる。Ｇｅ含有率は層厚さを通じて一定か、または勾配が付けられ得る。勾配付けは、層の最上面にてより高いＧｅ含有率を可能にする。Ｓｉ１−ｘＧｅｘ層は、５００ｎｍ以下の厚さである。この層の最小厚さは、ソース／ドレイン接合の深さにドレイン空乏領域の最大深さをプラスしたものに等しい。すなわち、最大動作電圧では、ドレイン空乏領域は高欠陥領域に到達しない。基板は、ｎ型またはｐ型のシリコンでもあり得る。
【００４９】
欠陥領域を生成するために、水素イオン（Ｈ＋またはイオン化原子水素）、Ｈ２（１価にイオン化された分子水素）、Ｈｅ＋またはボロンイオン等の損傷を与えるイオンが導入される。例えば、多量の水素イオン（５×１０１５／ｃｍ２〜４×１０１６／ｃｍ２のオーダ）は、歪みＳｉ１−ｘＧｅｘ層の厚さよりもわずかに深い計画深さで基板に打ち込まれる。その後、構造は、６００℃〜１０００℃の温度で１〜６０分間アニールされる。このアニールプロセスは、歪みＳｉ１−ｘＧｅｘを緩和し、Ｓｉ１−ｘＧｅｘ層とシリコン基板との間の界面の周辺に高欠陥密度の薄い領域を生成する。ｎウェルおよびｐウェルを形成するために、燐イオンおよびボロンイオンがそれぞれ打ち込まれる。ウェルの深さは、高欠陥領域の深さよりも少なくとも５０ｎｍ深く、ウェルの底面近傍のドーピング密度は、基板接合へのウェルにおける空乏領域が高欠陥領域に到達しないことを確実にするように適合される。３０ｎｍよりも薄いドーピングされないシリコン層が緩和Ｓｉ１−ｘＧｅｘ上にエピタキシャル成長させられる。このシリコンの層は、２軸方向に引張って歪ませられ、かつ高い電子および正孔移動度を示す。シャロートレンチ（ＳＴＩ）は、デバイス分離のために用いられる。ＳＴＩは、低温で、好適には、８００℃以下で形成される。ＳＴＩの深さは、通常、高欠陥領域よりも深い。すなわち、ＳＴＩ領域は、水素イオン打ち込みの計画深さよりもわずかに深い。ＳＴＩは、ｎウェルまたはｐウェルよりも深くても深くなくてもよい。ＣＭＯＳデバイスの残り部分は、任意の低温の従来技術のＣＭＯＳプロセスで製造される。高欠陥領域は、ゲッタリングソースとして機能し、ソースおよびドレイン接合の電流漏れを低減する。
【００５０】
本発明の構造を用いると、接合空乏領域は高欠陥領域の中に到達しない。他方、高欠陥領域は、ソースおよびドレイン接合ならびにウェル接合等の、ＣＭＯＳトランジスタのすべてのｐ−ｎ接合と非常に近接する。高欠陥領域は、ゲッタリングソースとして機能する。従って、接合の電流漏れが低くなり得る。
【００５１】
図５ａおよび図５ｂは、薄いシリコンゲルマニウム（ＳｉＧｅ）転位領域をデュアルゲートＣＭＯＳＦＥＴデバイスにて形成するための本発明の方法を示すフローチャートである。この方法は、明瞭にするために、符号付けされた工程のシーケンスとして示されるが、他に明記なき限り、符号が順番を示すことを意図しない。これらの工程のいくつかは、省かれ、並行して実行されるか、またはシーケンスの順番を厳格に守ることを必要とせずに実行されてもよいことが理解されるべきである。この方法は、工程５００にて開始する。工程５０２は、シリコン基板を形成する。工程５０４は、５０００Å未満の厚さを有する、基板の上に位置する緩和ＳｉＧｅの第１の層を形成する。工程５０６は、基板の上に位置し、かつＳｉＧｅの第１の層に隣接する５０００Å未満の厚さを有する緩和ＳｉＧｅの第２の層を形成する。上述のように、工程５０４および工程５０６は、通常、同時に実行される。いくつかの局面において、緩和ＳｉＧｅの第１の層および第２の層を形成する工程は、ゲルマニウム含有率が１０％〜５０％の範囲であるＳｉＧｅを形成する工程を包含する。ＳｉＧｅは、層厚さ全体にわたって同じＧｅ含有率を有し得るか、またはＳｉＧｅは、濃度勾配を有し得る。工程５０８は、第１のＳｉＧｅ層の上に位置する歪みＳｉの第１の層を形成する。工程５１０は、第２のＳｉＧｅ層の上に位置する歪みＳｉの第２の層を形成する。工程５１２は、基板およびこの上に位置するＳｉＧｅの第１の層にてｎ型ドーピングウェル（ｎウェル）を形成する。工程５１４は、基板およびこの上に位置するＳｉＧｅの第２の層にて基板にてｐ型ドーピングウェル（ｐウェル）を形成する。工程５１２および５１４に続いて、工程５１５は、第１のＳｉＧｅ層と第２のＳｉＧｅ層との間に配置されるシャロートレンチアイソレーション領域を形成する。本発明のいくつかの局面において、工程５０８および工程５１０において歪みＳｉが堆積された後に、ＳＴＩ領域が形成される。工程５１６は、第１の歪みＳｉ層の上に位置するＰＭＯＳゲートを形成する。工程５１８は、第２の歪みＳｉ層の上に位置するＮＭＯＳゲートを形成する。工程５１６および工程５１８は、同時プロセスであることに留意されたい。工程５２０は、ＰＭＯＳトランジスタのソース、ドレインおよびチャネル領域を形成する。工程５２２は、ＮＭＯＳトランジスタのソース、ドレインおよびチャネル領域を形成する。
【００５２】
工程５０４および工程５０６における緩和ＳｉＧｅの第１の層および第２の層を形成する工程は、サブ工程を包含する。通常、工程５０４および工程５０６における対応するサブ工程は、同時に実行される。しかしながら、簡略のため、サブ工程の１つのセットのみが図にて明示される。工程５０４ａ（５０６ａ）は、基板の上に位置する歪みＳｉＧｅを堆積させる。工程５０４ｂ（５０６ｂ）は、水素イオン（Ｈ＋またはイオン化原子水素）、Ｈ２（１価イオン化分子水素）、Ｈｅ＋またはボロンイオン等の損傷を与えるイオンを用いて、これを歪みＳｉＧｅとその下に位置する基板とのほぼ界面の深さに注入する。工程５０４ｃ（５０６ｃ）は、歪みＳｉＧｅをアニールして緩和する。
【００５３】
いくつかの局面において、工程５０４ｃおよび工程５０６ｃにおけるアニールプロセスは、第１のＳｉＧｅ層と、下に位置する基板との間に第１の高欠陥領域を、および第２のＳｉＧｅ層と、下に位置する基板との間に第２の高欠陥領域を形成する。
【００５４】
本方法のいくつかの局面において、水素イオンは、工程５０４ｂ（５０６ｂ）において、歪みＳｉＧｅと下に位置する基板とのほぼ界面の深さに注入するために用いられ、平方センチメートル毎に約５×１０１５〜４×１０１６のオーダで注入される。工程５０４ｃ（５０６ｃ）におけるアニールは、６００〜１０００℃の範囲の温度にまで１〜６０分の範囲の時間の間加熱する工程を包含する。
【００５５】
本発明のいくつかの局面において、工程５１４において基板および上に位置するＳｉＧｅの第２の層にてｐウェルを形成する工程は、第２の高欠陥領域の下の深さまでボロンを打ち込む工程を包含する。同様に、工程５１２において基板および上に位置するＳｉＧｅの第１の層にてｎウェルを形成する工程は、第１の高欠陥領域の下の深さまで燐イオンを打ち込む工程を包含する。
【００５６】
他の局面において、工程５０８の第１のＳｉＧｅ層の上に位置する歪みＳｉの第１の層を形成する工程、および工程５１０の第２のＳｉＧｅ層の上に位置する歪みＳｉの第２の層を形成する工程は、３００Å未満の厚さを有するドーピングされないＳｉをエピタキシャル成長させる工程を包含する。
【００５７】
いくつかの局面において、工程５１５において第１のＳｉＧｅと第２のＳｉＧｅとの間に配置されるＳＴＩ領域を形成する工程は、第１の高欠陥領域と第２の高欠陥領域との間に配置されるＳＴＩ領域を形成する工程を包含する。他の局面において、第１の高欠陥領域と第２の高欠陥領域との間に配置されるＳＴＩ領域を形成する工程は、ｎウェルとｐウェルとの間に配置されるＳＴＩ領域を形成する工程を包含する。さらに別の局面において、ＳＴＩ領域は、ｎウェルをｐウェルから完全に分離する。通常、工程５１５は、８００℃以下の温度でＳＴＩを形成する工程を包含する。いくつかの局面において、工程５１５は、ＳＴＩ領域を０．２〜０．６ミクロンの範囲の深さ（図１の説明にて定義される）にまで形成する工程を包含する。
【００５８】
本方法のいくつかの局面は、さらなる工程を包含する。工程５２４は、ドレイン、ソース、ゲートおよび基板電圧を完成したＮＭＯＳおよびＰＭＯＳデバイスに供給する。上述の電圧は、従来のＣＭＯＳ動作レベル内である。動作電圧に応答して、工程５２６は、ＰＭＯＳソース／ドレインと第１のＳｉＧｅ層との間にソース／ドレイン接合領域を形成し、かつドレイン空乏領域を第１のＳｉＧｅ層の中に形成する。同様に、（工程５２４のドレイン電圧に応答して）、工程５２８は、ＮＭＯＳソース／ドレインと第２のＳｉＧｅ層との間にソース／ドレイン接合領域を形成し、ドレイン空乏領域を第２のＳｉＧｅ層の中に形成する。従って、工程５０４および工程５０６は、第１および第２のＳｉＧｅ層をソース／ドレイン接合の深さにドレイン空乏領域の深さにプラスした深さに等しい最小厚さに形成したことが提示され得る。
【００５９】
薄いＳｉＧｅ領域を有するデュアルゲートＣＭＯＳＦＥＴデバイス、およびこれに基づく製造する方法が提供された。いくつかの詳細が、ＳｉＧｅ領域、ＳＴＩ領域、および支援する構造を形成する例示的手段として示された。しかしながら、同等の結果を達成するために他のプロセスが用いられ得る。表面チャネルＭＯＳトランジスタが詳細に記載されたが、本発明の技術は、埋め込みチャネルＭＯＳトランジスタにも同様に適用される。本発明の他の変形および実施形態は、当業者に使用される。
【００６０】
薄いＳｉＧｅ転位領域を有するデュアルゲート歪みＳｉのＭＯＳＦＥＴ、および、この薄いＳｉＧｅ転位領域を有するデュアルゲート歪みＳｉのＭＯＳＦＥＴを製造する方法が提供される。この方法は、基板の上に位置する、５０００Å未満の厚さを有する緩和ＳｉＧｅの第１の層を形成する工程、基板の上に位置し、かつＳｉＧｅの第１の層に隣接する５０００Å未満の厚さを有する緩和ＳｉＧｅの第２の層を形成する工程、第１および第２のＳｉＧｅ層の上に位置する歪みＳｉの層を形成する工程、第１のＳｉＧｅ層と第２のＳｉＧｅ層との間に配置されるシャロートレンチアイソレーション領域を形成する工程、基板および上に位置するＳｉＧｅの第１の層にｎウェルを形成する工程、基板および上に位置するＳｉＧｅの第２の層にｐウェルを形成する工程、歪みＳｉにチャネル領域を形成する工程、ならびにＰＭＯＳおよびＮＭＯＳトランジスタのソースおよびドレイン領域を形成する工程を包含する。
【００６１】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【図面の簡単な説明】
【００６２】
【図１】図１は、製造の異なった段階の薄いＳｉＧｅ転位領域を有する本発明によるデュアルゲートＣＭＯＳＦＥＴデバイスの部分断面図である。
【図２】図２は、製造の異なった段階の薄いＳｉＧｅ転位領域を有する本発明によるデュアルゲートＣＭＯＳＦＥＴデバイスの部分断面図である。
【図３】図３は、動作状態で表された本発明のＭＯＳＦＥＴの部分断面図である。
【図４】図４は、潜在的転位領域を示す部分断面図である。
【図５ａ】図５ａは、デュアルゲートＣＭＯＳＦＥＴデバイスにおける薄いシリコンゲルマニウム（ＳｉＧｅ）転位領域を形成するための本方法を示すフローチャートである。
【図５ｂ】図５ｂは、デュアルゲートＣＭＯＳＦＥＴデバイスにおける薄いシリコンゲルマニウム（ＳｉＧｅ）転位領域を形成するための本方法を示すフローチャートである。
【符号の説明】
【００６３】
１００  ＣＭＯＳＦＥＴ
１０２  シリコン基板
１０３  緩和ＳｉＧｅの厚さ
１０４  緩和ＳｉＧｅの第１層
１０６  緩和ＳｉＧｅの第２層
１０７  ｎウェル
１０８  ｐウェル
１０９  歪みＳｉの第１層
１１０  歪みＳｉの第２層
１１２  第１の高欠陥領域
１１４  第２の高欠陥領域
１１６  ＳＴＩ領域
１１８  歪みＳｉの厚さ
【図１】
2004221543.tif 000004
【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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