(57)【要約】【課題】寄生容量をより一層低減することができるヘテロ接合バイポーラトランジスタ及びその製造方法を提供する。【解決手段】サブコレクタ層２上にコレクタ層３が形成され、コレクタ層３上に真性ベース領域５ａが形成されている。外部ベース領域５ｂの直下には、コレクタ層３及びサブコレクタ層２は存在せず、Ｓｉ基板１まで到達する半絶縁材４が埋め込まれている。このため、外部ベース領域５ｂとコレクタとの間の寄生容量が低減され、高速動作が可能となる。【選択図】  図９
2004221202.tif 000002
【特許請求の範囲】
【請求項１】
サブコレクタ層と、
前記サブコレクタ層上に形成されたコレクタ層と、
前記コレクタ層上に形成された真性ベース領域と、
前記ベース層に接続された外部ベース領域と、
前記真性ベース領域上に形成されたエミッタ層と、
有し、
前記サブコレクタ層及び前記コレクタ層は、平面視で前記外部ベース領域の下方から離間した位置に形成されていることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
前記外部ベース領域の下に、前記サブコレクタ層及び前記コレクタ層よりも深く形成された絶縁材又は半絶縁材を有することを特徴とする請求項１に記載のヘテロ接合バイポーラトランジスタ。
【請求項３】
前記絶縁材は、酸化膜又は窒化膜からなることを特徴とする請求項２に記載のヘテロ接合バイポーラトランジスタ。
【請求項４】
前記絶縁材は、ＳｉＯ２、ＳｉＮ、ＡｌＮ、スピンオングラス、ＳｉＯＮ、ベンゾシクロブテン及びポリイミドからなる群から選択された１種の材料からなることを特徴とする請求項２に記載のヘテロ接合バイポーラトランジスタ。
【請求項５】
前記真性ベース領域は、不純物が導入されたＳｉＧｅからなることを特徴とする請求項１乃至４のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
【請求項６】
前記外部ベース領域は、不純物が導入されたＳｉＧｅからなることを特徴とする請求項１乃至５のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
【請求項７】
前記外部ベース領域は、不純物が導入されたポリシリコンからなることを特徴とする請求項１乃至５のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
【請求項８】
前記エミッタ層に接続されたエミッタ電極と、
前記外部ベース領域に接続されたベース電極と、
前記サブコレクタ層に接続されたコレクタ電極と
を有し、
平面視で、前記コレクタ電極の少なくとも一部と前記エミッタ電極との間に、前記ベース電極が存在しないことを特徴とする請求項１乃至７のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
【請求項９】
半導体基板上に、少なくともその一部がサブコレクタ層となる第１の半導体層及び少なくともその一部がコレクタ層となる第２の半導体層を形成する工程と、
前記第１の半導体層及び前記第２の半導体層に、前記第１の半導体層の底面よりも深い溝を形成する工程と、
前記第２の半導体層上に真性ベース領域を形成し、前記溝上に外部ベース領域を形成する工程と、
前記真性ベース領域上にエミッタ層を形成する工程と、
を有することを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項１０】
前記溝を形成する工程と前記真性ベース領域及び前記外部ベース領域を形成する工程との間に、
前記溝内に前記第１の半導体層及び前記第２の半導体層とは異なる材料を埋め込む工程を有することを特徴とする請求項９に記載のヘテロ接合バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部ベースとコレクタとの間の寄生容量の低減を図ったヘテロ接合バイポーラトランジスタ（ＨＢＴ）及びその製造方法に関する。
【０００２】
【従来の技術】
ＨＢＴは、ベース層にエミッタ層よりもバンドギャップの狭い半導体を用いることにより、ベース層に高濃度の不純物をドーピングしてもベース層からエミッタ層への正孔の注入を抑制できる。このため、ホモ接合型バイポーラトランジスタと比較すると、同じベースシート抵抗を実現するために必要なベース層が薄く、ベース走行時間の短縮等が可能である。従って、ＨＢＴは、より高速動作が可能である。
【０００３】
ＨＢＴの高速動作を示す指標として、電流利得遮断周波数ｆＴと最大発信周波数ｆｍａｘがある。これらは、夫々下記数１、数２で表される。
【０００４】
【数１】
2004221202.tif 000003
【０００５】
【数２】
2004221202.tif 000004
【０００６】
ここで、τＢはベース走行時間、τＣはコレクタ走行時間、ｒｅはエミッタ交流等価抵抗、ＣＢＥはエミッタ−ベース間容量、ＣＢＣはベース−コレクタ間容量、ＲＥＥはエミッタ外部抵抗、ＲＣＣはコレクタ外部抵抗、ＲＢはベース抵抗である。
【０００７】
ＨＢＴがトランジスタ動作するために必要な部分（真性領域）は、平面的にはエミッタ層とベース層との界面の直下の領域のみである。しかし、ベース層へ外部配線からコンタクトを得るための外部ベース領域やコレクタ層へ外部配線からコンタクトを得るためのサブコレクタ層は、トランジスタを動作させるために必須の構成要素とされている。
【０００８】
そして、外部ベース領域とサブコレクタ層とが重畳する領域は、ベース−コレクタ間の寄生容量（外部ベース−コレクタ間容量）として、ベース−コレクタ間容量の一部を構成してしまっている。
【０００９】
デバイス面積をスケーリングにより縮小させた場合、ベース−コレクタ間容量のうち外部ベース−コレクタ間容量の占める割合が高くなる。このため、エミッタ面積を縮小しても、ベース−コレクタ間容量はエミッタ面積の縮小に比例して小さくはならない。
【００１０】
一方、エミッタ交流等価抵抗ｒｅは、エミッタ電流密度が等しい場合、エミッタ面積の縮小に逆比例して大きくなり、また、エミッタ外部抵抗ＲＥＥもエミッタ面積の縮小に逆比例して大きくなる。
【００１１】
以上の理由から、従来のＨＢＴでは、エミッタ面積を縮小してもベース−コレクタ間容量の充放電時間が大きくなるため、エミッタ面積を縮小しても、電流利得遮断周波数ｆＴが増加しにくい状況となっていた。
【００１２】
そこで、最近では、コレクタ層のうち外部ベース電極の下に位置する領域を絶縁材又は半絶縁材で置き換えることにより、ベース−コレクタ容量を低減する技術について報告がなされており、これまでのところ、外部ベース−コレクタ間容量を低減する有効な技術の１つとなっている。
【００１３】
図１９は、従来のヘテロ接合バイポーラトランジスタ（Ｓｉ／ＳｉＧｅ／ＳｉＨＢＴ）における電極の配置を示すレイアウト図である。また、図２０は、従来のヘテロ接合バイポーラトランジスタ（Ｓｉ／ＳｉＧｅ／Ｓｉ  ＨＢＴ）の構造を示す断面図である。この断面図には、エミッタの長辺に垂直な断面、即ち、図１９中のＩ−Ｉ線に沿った断面を示している。
【００１４】
この従来のＨＢＴにおいては、ｐ型Ｓｉ基板１０１上に、サブコレクタ層として機能する高濃度ｎ−Ｓｉ層１０２が形成され、その上にコレクタ層として機能する低濃度ｎ−Ｓｉ層１０３が形成されている。更に、低濃度ｎ−Ｓｉ層１０３上に、ベース層として機能する高濃度ｐ−ＳｉＧｅ層１０５が形成され、その上にエミッタ層として機能する多結晶Ｓｉ層１０７が形成されている。このようにして、真性領域が構成されている。
【００１５】
高濃度ｐ−ＳｉＧｅ層１０５のうち、多結晶Ｓｉ層１０７と接する部分はベース層として機能するが、その周囲の部分は外部ベース領域として機能する。そして、この外部ベース領域として機能する部分と高濃度ｎ−Ｓｉ層１０２との間では、低濃度ｎ−Ｓｉ層１０３に溝が形成され、その内部に半絶縁性の層１０４が埋め込まれている。低濃度ｎ−Ｓｉ層１０３の一部には、選択的なイオン注入により、コレクタコンタクト層１１１が形成されている。
【００１６】
そして、全面にＳｉＯ２膜１１２が形成されている。このＳｉＯ２膜１１２には、夫々多結晶Ｓｉ層１０７、外部ベース領域、コレクタコンタクト層１１１まで到達するコンタクトホールが開孔されており、これらの内部にエミッタ電極１０８、ベース電極１０９、コレクタ電極１１０が形成されている。
【００１７】
【特許文献１】
特開平６−３７１０２号公報
【００１８】
【発明が解決しようとする課題】
しかしながら、図１９及び図２０に示すような従来のＨＢＴにおいても、寄生容量の低減は十分ということはできず、更なる低減が要請されている。
【００１９】
本発明は、かかる問題点に鑑みてなされたものであって、寄生容量をより一層低減することができるヘテロ接合バイポーラトランジスタ及びその製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００２１】
本発明に係るヘテロ接合バイポーラトランジスタは、サブコレクタ層と、前記サブコレクタ層上に形成されたコレクタ層と、前記コレクタ層上に形成された真性ベース領域と、前記ベース層に接続された外部ベース領域と、前記真性ベース領域上に形成されたエミッタ層と、有するヘテロ接合バイポーラトランジスタを対象とする。そして、前記サブコレクタ層及び前記コレクタ層は、平面視で前記外部ベース領域の下方から離間した位置に形成されていることを特徴とする。
【００２２】
本発明に係るヘテロ接合バイポーラトランジスタの製造方法では、先ず、半導体基板上に、少なくともその一部がサブコレクタ層となる第１の半導体層を形成し、前記第１の半導体層上に、少なくともその一部がコレクタ層となる第２の半導体層を形成する。次に、前記第１の半導体層及び前記第２の半導体層に、前記第１の半導体層の底面よりも深い溝を形成した後、前記第２の半導体層上に真性ベース領域を形成し、前記溝上に外部ベース領域を形成する。そして、前記真性ベース領域上にエミッタ層を形成する。
【００２３】
なお、第１の半導体層及び第２の半導体層を形成する工程では、第１の半導体層を半導体基板上に堆積する必要はなく、イオン注入等を行うことにより、結果として、半導体基板上に第１の半導体層が存在する状態となればよい。
【００２４】
これらの本発明においては、外部ベース領域の下に、コレクタ層（第２の半導体層）のみならず、サブコレクタ層（第１の半導体層）も存在しない。このため、外部ベース領域とコレクタとの間の容量が低減される。従って、ベース−コレクタ間容量が低減される。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタ及びその製造方法について添付の図面を参照して具体的に説明する。
【００２６】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。但し、ここでは、便宜上、各ＨＢＴの構造をその製造方法と共に説明する。図１は、本発明の第１の実施形態に係るＨＢＴにおける電極の配置を示すレイアウト図である。また、図２乃至図９は、第１の実施形態に係るＨＢＴ（Ｓｉ／ＳｉＧｅ／Ｓｉ  ＨＢＴ）の製造方法を工程順に示す断面図である。但し、図２（ａ）乃至図９（ａ）には、エミッタの長辺に垂直な断面、即ち、図１中のＩ−Ｉ線に沿った断面を示し、図２（ｂ）乃至図９（ｂ）には、エミッタの長辺に沿った断面、即ち、図１中のＩＩ−ＩＩ線に沿った断面を示している。
【００２７】
本実施形態では、先ず、図２に示すように、ｐ型Ｓｉ基板１の表面に、例えばＳｂをイオン注入することにより、Ｓｂが２×１０１９ｃｍ−３添加されたイオン注入層（第１の半導体層）２を形成する。イオン注入層２の厚さは、例えば３μｍとする。このイオン注入層２が、Ｓｉサブコレクタ層として機能する。次に、イオン注入層２上に、Ｐが１×１０１８ｃｍ−３程度添加されたエピタキシャル層（第２の半導体層）３を結晶成長により形成する。エピタキシャル層３の厚さは、例えば０．４μｍとする。
【００２８】
その後、図３に示すように、エピタキシャル層３のうち、長方形状のエミッタを形成する予定の領域と整合する領域を三方から囲む溝４ａをエッチングにより形成する。エピタキシャル層３のうち、溝４ａに包囲された部分がＳｉコレクタ層として機能する。このとき、溝４ａの平面パターンは、図１及び図３に示すように、エミッタが延びる方向に沿って延びる２つのパターンと、これらの２つの部分を繋ぐパターンとから構成されるものとする。また、溝４ａの深さは、図３に示すように、エピタキシャル層３及びイオン注入層２を貫通して溝４ａの底部がｐ型Ｓｉ基板１まで到達するようにする。
【００２９】
続いて、図４に示すように、溝４ａ内に半絶縁材４を埋め込む。半絶縁材４の材料は特に限定されるものではない。例えば、溝４ａの側壁をウェット酸化することにより、酸化膜を形成し、その内側にポリシリコン膜を堆積した後、平坦化を行うことにより形成することができる。
【００３０】
次に、図５に示すように、Ｂが３×１０１９ｃｍ−３添加されたＳｉＧｅ層５を結晶成長により形成する。ＳｉＧｅ層５の厚さは、例えば０．０４μｍ程度とする。更に、ＳｉＧｅ層５のうち半絶縁材４上に位置する部分に、例えばＢを３×１０１５ｃｍ−２のドーズ量で選択的にイオン注入することにより、高濃度ベースコンタクト領域（外部ベース領域）５ｂを形成すると共に、この外部ベース領域５ｂに三方を囲まれた真性ベース領域５ａを形成する。その後、レジスト（図示せず）をマスクとして用い、ＳｉＧｅ層５のうち、真性ベース領域５ａ及び外部ベース領域５ｂを除く部分を除去する。
【００３１】
次いで、図６に示すように、全面にレジスト２１を塗布し、このレジスト２１のコレクタを形成する予定の領域に開口部２１ａをフォトリソグラフィ技術により形成する。そして、レジスト２１をマスクとして用い、Ｐを４×１０１５ｃｍ−２のドーズ量でイオン注入することにより、イオン注入層２まで到達するコレクタコンタクト領域１１をエピタキシャル層３に形成する。
【００３２】
レジスト２１を除去した後、図７に示すように、ＳｉＯ２層１２を全面に形成する。ＳｉＯ２層１２の厚さは、例えば０．２μｍとする。
【００３３】
続いて、図８に示すように、ＳｉＯ２層１２にエミッタ窓を開孔する。エミッタ窓の形状は、例えば長辺の長さが２．５μｍ、短辺の長さが０．７μｍの長方形状とする。そして、Ｐが３×１０２０ｃｍ−３添加されたポリシリコン層（図示せず）を堆積した後、これをフォトリソグラフィ技術及びエッチングにより加工することにより、エミッタ層７を形成する。このとき、ポリシリコン層の厚さは、例えば０．２μｍとする。
【００３４】
その後、図９に示すように、ＳｉＯ２層１２に、フォトリソグラフィ技術及びエッチングにより外部ベース領域５ｂ、コレクタコンタクト層１１まで到達するコンタクトホールを開孔する。そして、これらの内部に、夫々ベース電極９、コレクタ電極１０を形成すると共に、エミッタ層７上にエミッタ電極８を形成する。これらの電極は、例えばＡｌ電極であるが、これに限定されない。
【００３５】
このようにして製造されたＨＢＴにおいては、外部ベース領域５ｂの下方に存在するものは、半絶縁材４及びｐ型Ｓｉ基板１であり、コレクタ層として機能するエピタキシャル層３及びサブコレクタ層として機能するイオン注入層２は存在しない。このため、外部ベース領域とコレクタとの間の容量が、従来のものと比して極めて低くなる。例えば、外部ベース領域下にコレクタ層及びサブコレクタ層が存在する従来のＨＢＴであって、下記表１のような形状を有するものに対し、図１９及び図２０に示す構造を採用した場合には、外部ベースとコレクタとの間の容量が０．４３倍になるのに対し、本実施形態によれば０．１４倍まで低減することができる。つまり、本実施形態によれば、図１９及び図２０に示す構造に対し、外部ベース領域とコレクタとの間の容量を１／３程度まで低減することができる。この結果、より一層高速動作が可能となる。
【００３６】
【表１】
2004221202.tif 000005
【００３７】
なお、図１９及び図２０に示す従来のＨＢＴに対して、単に外部ベース領域の下方からコレクタ層及びサブコレクタ層を除いたのでは、コレクタ電極を形成することができない。これに対し、本実施形態では、コレクタ電極を、エミッタ電極との間にベース電極が存在しない位置、より具体的には、エミッタ電極が延びる方向においてエミッタ電極から離間した位置に設けているため、そのような問題は生じない。
【００３８】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。但し、ここでは、便宜上、各ＨＢＴの構造をその製造方法と共に説明する。第２の実施形態における電極の配置は、第１の実施形態と同様である。図１０乃至図１７は、第２の実施形態に係るＨＢＴ（Ｓｉ／ＳｉＧｅ／Ｓｉ  ＨＢＴ）の製造方法を工程順に示す断面図である。但し、図１０（ａ）乃至図１７（ａ）には、エミッタの長辺に垂直な断面、即ち、図１中のＩ−Ｉ線に沿った断面を示し、図１０（ｂ）乃至図１７（ｂ）には、エミッタの長辺に沿った断面、即ち、図１中のＩＩ−ＩＩ線に沿った断面を示している。
【００３９】
本実施形態では、先ず、第１の実施形態と同様にして、半絶縁材４の溝４ａ内への埋め込みまでの工程を行う。
【００４０】
次に、図１０に示すように、エピタキシャル層３の表面に自然酸化膜１３を形成し、その上にレジスト２２を塗布し、このレジスト２２のコレクタを形成する予定の領域に開口部２２ａをフォトリソグラフィ技術により形成する。そして、レジスト２２をマスクとして用い、Ｐを７×１０１４ｃｍ−２のドーズ量でイオン注入することにより、イオン注入層２まで到達するコレクタコンタクト領域１１をエピタキシャル層３に形成する。
【００４１】
次いで、図１１に示すように、レジスト２２をマスクとして、コレクタコンタクト領域１１上の自然酸化膜１３を除去する。
【００４２】
その後、図１２に示すように、全面にポリシリコン層１４を形成する。ポリシリコン層１４の厚さは、例えば０．２μｍとする。続いて、ポリシリコン層１４の表面を酸化させる（図示せず）。この酸化は、例えば表面から０．０３μｍ程度の深さまで行う。この酸化により、ポリシリコン層１４の表面が安定化する。次に、全面にＳｉＯ２層１５を堆積する。ＳｉＯ２層１５の厚さは、例えば０．２μｍとする。
【００４３】
次いで、図１３に示すように、フォトリソグラフィ技術及びエッチングによりＳｉＯ２層１５を加工することにより、ＳｉＯ２層１５を真性ベース領域又は外部ベース領域を形成する予定の領域並びにコレクタコンタクト領域１１上のみに残存させる。その後、パターニングされたＳｉＯ２層１５をマスクとして、ポリシリコン層１４及び自然酸化膜１３をエッチングする。
【００４４】
続いて、コレクタコンタクト領域１１上のポリシリコン層１４にのみ、Ｐを４×１０１５ｃｍ−２のドーズ量でイオン注入する。更に、半絶縁材４及びこれに包囲されたエピタキシャル層３上のポリシリコン層１４にのみ、Ｂを４×１０１５ｃｍ−２のドーズ量でイオン注入する。なお、これらのイオン注入は、ＳｉＯ２層１５を残存させたまま行う。
【００４５】
次に、図１４に示すように、ＳｉＯ２層１５にエミッタ窓を開孔する。エミッタ窓の形状は、例えば長辺の長さが２．５μｍ、短辺の長さが０．７μｍの長方形状とする。この開孔の後に残存するポリシリコン層１４のうち、半絶縁材４上に位置する部分が外部ベース領域６となる。
【００４６】
次いで、図１５に示すように、Ｂが３×１０１９ｃｍ−３添加されたＳｉＧｅ層５を、超高圧ＣＶＤ装置を使用してエミッタ窓内に選択成長させる。ＳｉＧｅ層５の厚さは、例えば０．０４μｍ程度とする。このＳｉＧｅ層５が真性ベース領域として機能する。
【００４７】
続いて、図１６に示すように、なお、全面に厚さが０．３μｍ程度のＳｉＯ２絶縁膜を成膜し、エッチバックによりサイドウォール１６を形成する。図１６乃至図１７では、このときに形成されたＳｉＯ２層とＳｉＯ２層１５とを一体化してＳｉＯ２層１２として表している。
【００４８】
その後、Ｐが５×１０２０ｃｍ−３添加されたポリシリコン層（図示せず）を全面に堆積した後、これをフォトリソグラフィ技術及びエッチングにより加工することにより、図１６に示すように、エミッタ層７を形成する。このとき、ポリシリコン層の厚さは、例えば０．２μｍとする。
【００４９】
その後、ＳｉＯ２層１２に、フォトリソグラフィ技術及びエッチングにより外部ベース領域６、コレクタコンタクト層１１上のポリシリコン層１４まで到達するコンタクトホールを開孔する。そして、これらの内部に、夫々ベース電極９、コレクタ電極１０を形成すると共に、エミッタ層７上にエミッタ電極８を形成する。これらの電極は、例えばＡｌ電極であるが、これに限定されない。
【００５０】
このようにして製造されたＨＢＴにおいても、外部ベース領域６の下方に存在するものは、半絶縁材４及びｐ型Ｓｉ基板１であり、コレクタ層として機能するエピタキシャル層３及びサブコレクタ層として機能するイオン注入層２は存在しない。このため、第１の実施形態と同様の効果が得られる。
【００５１】
なお、半絶縁材４としては、上記のものに限定されない。例えば、ＧａＡｓ系ＨＢＴにおいて、ＣｒがドープされたＧａＡｓ材が溝内に埋め込まれていてもよく、ＩｎＰ系ＨＢＴにおいて、ＦｅがドープされたＩｎＰ材が溝内に埋め込まれていてもよい。
【００５２】
また、半絶縁材の代わりに、絶縁物又は禁制帯幅が広い半導体が溝内に埋め込まれてもよい。絶縁物としては、例えばＳｉＯ２若しくはＳＯＧ等の酸化物、ＳｉＮ若しくはＡｌＮ等の窒化物、ＳｉＯＮ、ＢＣＢ（ベンゾシクロブテン）又はポリイミド等を用いることができる。また、ここで、禁制帯幅が広い半導体とは、ベース、コレクタ及びサブコレクタを構成する材料よりも禁制帯幅が１ｅＶ以上広い半導体をいう。
【００５３】
更に、溝を形成してからその内部に半絶縁材、絶縁物又は禁制帯幅が広い半導体を埋め込むのではなく、上述の実施形態で溝を形成している部分を酸化するか、又は窒化することにより、絶縁部を形成してもよい。このような絶縁部は、例えば酸素イオンを注入した後に活性化アニールを行うことにより形成することができる。
【００５４】
また、溝を形成してからその内部に半絶縁材等を埋め込むのではなく、上述の実施形態で溝を形成している部分に、深い準位を形成するイオン（不純物）又は絶縁物を形成するイオン（不純物）を注入することにより、準位が深いイオン導入層を形成してもよい。このようなイオン（不純物）は、より具体的には、禁制帯幅の中央から±０．１ｅＶ程度に準位を形成する不純物である。
【００５５】
更に、溝内に何も埋め込まれずに、中空となっていてもよい。このような構造のＨＢＴは、例えば、次のようにして製造することができる。先ず、上述の実施形態と同様にして溝を形成した後に、一旦溝内にＳｉＯ２膜を埋め込む。次に、真性ベース領域及び外部ベース領域を形成し、これらを覆うエッチング保護膜、例えばＳｉＮ膜を全面に形成する。次いで、エッチング保護膜の真性ベース領域及び外部ベース領域からずれた位置にＳｉＯ２膜まで到達する開口部を形成し、フッ化水素酸を含むエッチング液を用いてＳｉＯ２膜を除去する。そして、エッチング保護膜を除去する。このような方法により、外部ベース領域の下が中空となった構造のＨＢＴを製造することができる。
【００５６】
また、イオン注入層２は、エピタキシャル層３を形成した後に、イオン注入を行うことによって形成してもよい。
【００５７】
更に、電極の配置も特に限定されるものではなく、例えば図１８（ａ）に示すように、ベース電極９がエミッタ電極８を間に挟むようにして、２箇所に設けられていてもよい。また、図１８（ｂ）に示すように、図１８（ａ）に示す配置に対して、コレクタ電極１０がエミッタ電極８を間に挟むようにして、２箇所に設けられていてもよい。但し、いずれの場合でも、平面視で、コレクタ電極１０の少なくとも一部とエミッタ電極８との間に、ベース電極９が存在しないようにして、これらの各電極が配置されていることが好ましい。
【００５８】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５９】
（付記１）  サブコレクタ層と、
前記サブコレクタ層上に形成されたコレクタ層と、
前記コレクタ層上に形成された真性ベース領域と、
前記ベース層に接続された外部ベース領域と、
前記真性ベース領域上に形成されたエミッタ層と、
有し、
前記サブコレクタ層及び前記コレクタ層は、平面視で前記外部ベース領域の下方から離間した位置に形成されていることを特徴とするヘテロ接合バイポーラトランジスタ。
【００６０】
（付記２）  前記外部ベース領域の下に、前記サブコレクタ層及び前記コレクタ層よりも深く形成された絶縁材又は半絶縁材を有することを特徴とする付記１に記載のヘテロ接合バイポーラトランジスタ。
【００６１】
（付記３）  前記絶縁材は、酸化膜又は窒化膜からなることを特徴とする付記２に記載のヘテロ接合バイポーラトランジスタ。
【００６２】
（付記４）  前記絶縁材は、ＳｉＯ２、ＳｉＮ、ＡｌＮ、スピンオングラス、ＳｉＯＮ、ベンゾシクロブテン及びポリイミドからなる群から選択された１種の材料からなることを特徴とする付記２に記載のヘテロ接合バイポーラトランジスタ。
【００６３】
（付記５）  前記半絶縁材は、広い禁制帯幅を備えた半導体からなることを特徴とする付記２に記載のヘテロ接合バイポーラトランジスタ。
【００６４】
（付記６）  前記外部ベース領域の下に、前記サブコレクタ層及び前記コレクタ層よりも深く形成された中空部を有することを特徴とする付記１に記載のヘテロ接合バイポーラトランジスタ。
【００６５】
（付記７）  前記真性ベース領域は、不純物が導入されたＳｉＧｅからなることを特徴とする付記１乃至６のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
【００６６】
（付記８）  前記外部ベース領域は、不純物が導入されたＳｉＧｅからなることを特徴とする付記１乃至７のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
【００６７】
（付記９）  前記外部ベース領域の厚さは、前記真性ベース領域の厚さと実質的に同等であることを特徴とする付記８に記載のヘテロ接合バイポーラトランジスタ。
【００６８】
（付記１０）  前記外部ベース領域は、不純物が導入されたポリシリコンからなることを特徴とする付記１乃至７のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
【００６９】
（付記１１）  前記外部ベース領域の厚さは、前記真性ベース領域の厚さよりも厚いことを特徴とする付記１０に記載のヘテロ接合バイポーラトランジスタ。
【００７０】
（付記１２）  前記エミッタ層に接続されたエミッタ電極と、
前記外部ベース領域に接続されたベース電極と、
前記サブコレクタ層に接続されたコレクタ電極と
を有し、
平面視で、前記コレクタ電極の少なくとも一部と前記エミッタ電極との間に、前記ベース電極が存在しないことを特徴とする付記１乃至１１のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
【００７１】
（付記１３）  前記エミッタ電極の平面形状は、実質的に長方形であり、
前記ベース電極は、前記エミッタ電極の長辺に対向して配置され、
前記コレクタ電極は、前記エミッタ電極の短辺に対向して配置されていることを特徴とする付記１２に記載のヘテロ接合バイポーラトランジスタ。
【００７２】
（付記１４）  半導体基板上に、少なくともその一部がサブコレクタ層となる第１の半導体層及び少なくともその一部がコレクタ層となる第２の半導体層を形成する工程と、
前記第１の半導体層及び前記第２の半導体層に、前記第１の半導体層の底面よりも深い溝を形成する工程と、
前記第２の半導体層上に真性ベース領域を形成し、前記溝上に外部ベース領域を形成する工程と、
前記真性ベース領域上にエミッタ層を形成する工程と、
を有することを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【００７３】
（付記１５）  前記溝を形成する工程と前記真性ベース領域及び前記外部ベース領域を形成する工程との間に、
前記溝内に前記第１の半導体層及び前記第２の半導体層とは異なる材料を埋め込む工程を有することを特徴とする付記１４に記載のヘテロ接合バイポーラトランジスタの製造方法。
【００７４】
（付記１６）  前記溝内に前記第１の半導体層及び前記第２の半導体層とは異なる材料を埋め込む工程の前に、前記溝の側面及び底面に絶縁膜を形成する工程を有することを特徴とする付記１５に記載のヘテロ接合バイポーラトランジスタの製造方法。
【００７５】
（付記１７）  半導体基板上に、少なくともその一部がサブコレクタ層となる第１の半導体層及び少なくともその一部がコレクタ層となる第２の半導体層を形成する工程と、
前記第１の半導体層及び前記第２の半導体層を選択的に酸化するか、又は窒化することにより、前記第１の半導体層及び前記第２の半導体層に、前記第１の半導体層の底面よりも深い絶縁部を形成する工程と、
前記第２の半導体層上に真性ベース領域を形成し、前記絶縁部上に外部ベース領域を形成する工程と、
前記真性ベース領域上にエミッタ層を形成する工程と、
を有することを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【００７６】
（付記１８）  半導体基板上に、少なくともその一部がサブコレクタ層となる第１の半導体層及び少なくともその一部がコレクタ層となる第２の半導体層を形成する工程と、
前記第１の半導体層及び前記第２の半導体層に選択的にイオン注入を施すことにより、前記第１の半導体層及び前記第２の半導体層に、前記第１の半導体層の底面よりも深く、準位が深いイオン導入層を形成する工程と、
前記第２の半導体層上に真性ベース領域を形成し、前記イオン導入層上に外部ベース領域を形成する工程と、
前記真性ベース領域上にエミッタ層を形成する工程と、
を有することを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【００７７】
（付記１９）  半導体基板上に、少なくともその一部がサブコレクタ層となる第１の半導体層及び少なくともその一部がコレクタ層となる第２の半導体層を形成する工程と、
前記第１の半導体層及び前記第２の半導体層に選択的にイオン注入を施すことにより、前記第１の半導体層及び前記第２の半導体層に、前記第１の半導体層の底面よりも深いイオン導入絶縁層を形成する工程と、
前記第２の半導体層上に真性ベース領域を形成し、前記イオン導入絶縁層上に外部ベース領域を形成する工程と、
前記真性ベース領域上にエミッタ層を形成する工程と、
を有することを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【００７８】
【発明の効果】
以上詳述したように、本発明によれば、外部ベース領域とコレクタとの間の容量を低減することができる。このため、より一層高速な動作が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＨＢＴにおける電極の配置を示すレイアウト図である。
【図２】本発明の第１の実施形態に係るＨＢＴの製造方法を工程順に示す断面図である。
【図３】図２に引き続き、本発明の第１の実施形態に係るＨＢＴの製造方法を工程順に示す断面図である。
【図４】図３に引き続き、本発明の第１の実施形態に係るＨＢＴの製造方法を工程順に示す断面図である。
【図５】図４に引き続き、本発明の第１の実施形態に係るＨＢＴの製造方法を工程順に示す断面図である。
【図６】図５に引き続き、本発明の第１の実施形態に係るＨＢＴの製造方法を工程順に示す断面図である。
【図７】図６に引き続き、本発明の第１の実施形態に係るＨＢＴの製造方法を工程順に示す断面図である。
【図８】図７に引き続き、本発明の第１の実施形態に係るＨＢＴの製造方法を工程順に示す断面図である。
【図９】図８に引き続き、本発明の第１の実施形態に係るＨＢＴの製造方法を工程順に示す断面図である。
【図１０】本発明の第２の実施形態に係るＨＢＴの製造方法を工程順に示す断面図である。
【図１１】図１０に引き続き、本発明の第２の実施形態に係るＨＢＴの製造方法を工程順に示す断面図である。
【図１２】図１１に引き続き、本発明の第２の実施形態に係るＨＢＴの製造方法を工程順に示す断面図である。
【図１３】図１２に引き続き、本発明の第２の実施形態に係るＨＢＴの製造方法を工程順に示す断面図である。
【図１４】図１３に引き続き、本発明の第２の実施形態に係るＨＢＴの製造方法を工程順に示す断面図である。
【図１５】図１４に引き続き、本発明の第２の実施形態に係るＨＢＴの製造方法を工程順に示す断面図である。
【図１６】図１５に引き続き、本発明の第２の実施形態に係るＨＢＴの製造方法を工程順に示す断面図である。
【図１７】図１６に引き続き、本発明の第２の実施形態に係るＨＢＴの製造方法を工程順に示す断面図である。
【図１８】各電極の配置の例を示すレイアウト図である。
【図１９】従来のヘテロ接合バイポーラトランジスタにおける電極の配置を示すレイアウト図である。
【図２０】従来のヘテロ接合バイポーラトランジスタの構造を示す断面図である。
【符号の説明】
１；Ｓｉ基板
２；イオン注入層
３；エピタキシャル層
４；半絶縁材
４ａ；溝
５；ＳｉＧｅ層
５ａ；真性ベース領域
５ｂ；外部ベース領域
６；外部ベース領域
７；エミッタ層
８；エミッタ電極
９；ベース電極
１０；コレクタ電極
１１；コレクタコンタクト領域
１２；ＳｉＯ２層
１３；自然酸化膜
１４；ポリシリコン層
１５；ＳｉＯ２層
１６；サイドウォール
２１；レジスト
２１ａ；開口部
２２；レジスト
２２ａ；開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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