(57)【要約】【課題】画像の取込処理制御用のＦＰＧＡ（フィールドプログラマブルゲートアレイ）のロジックがノイズなどにより不用意に書き換えられる事態に起因した連続稼働率の低下を効果的に防止すること。【解決手段】ＦＰＧＡ１０は、ＣＣＤエリアセンサ４からの画像信号を取り込んでメモリ１１に格納する処理を含む画像取込処理を行う。制御回路５は、ＦＰＧＡ１０による画像取込処理の異常の有無を当該画像取込処理の所要時間に基づいて判断し、異常と判断したときには、ＦＰＧＡ１０のコンフィグレーションを強制的に実行して当該ＦＰＧＡ１０を当初の定義状態に戻す。【選択図】　図１
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【特許請求の範囲】
【請求項１】
情報コードを含んだ画像の取込処理を制御するためにフィールドプログラマブルゲートアレイを設けた情報コード読取装置において、
前記フィールドプログラマブルゲートアレイによる画像取込処理の異常の有無を検出する異常検出手段と、
この異常検出手段が画像取込処理の異常を検出したときに前記フィールドプログラマブルゲートアレイのコンフィグレーションを自動的に実行する復帰処理手段とを備えたことを特徴とする情報コード読取装置。
【請求項２】
前記異常検出手段は、前記フィールドプログラマブルゲートアレイによる画像取込処理が予め設定された時間内に終了したか否かに基づいて当該画像取込処理の異常の有無を検出することを特徴とする請求項１記載の情報コード読取装置。
【請求項３】
前記復帰処理手段は、前記フィールドプログラマブルゲートアレイのコンフィグレーションを実行した場合に、その実行履歴データを外部装置へ出力する機能を備えていることを特徴とする請求項１または２記載の情報コード読取装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、情報コードを含んだ画像の取込処理をフィールドプログラマブルゲートアレイを利用して行うようにした情報コード読取装置に関する。
【０００２】
【従来の技術】
例えば定置式の情報コード読取装置においては、生産台数が十分に多い状況にないにもかかわらず多種多様な仕様が要求されている。このため、情報コードを含んだ画像の取込処理のためデジタル回路をゲートアレイのようなカスタムＩＣにより構成した場合には、その開発固定費が嵩むことになって製造コストの上昇を招くという事情がある。また、このようなカスタムＩＣを搭載した情報コード読取装置では、仕様変更に柔軟に対処できないという事情もある。このため、近年では、多品種少量生産に対応すると共に、仕様変更に対するリスクを低減するために、情報コードを含んだ画像の取込処理のためのデジタル回路をフィールドプログラマブルゲートアレイ（以下、ＦＰＧＡと呼ぶ）により実現するようにした情報コード読取装置が実用化されている。
【０００３】
【発明が解決しようとする課題】
ＦＰＧＡは、そのロジックが書き換え可能な構成となっているため、これが搭載された情報コード読取装置の設置環境の如何によっては、定義されているロジックがノイズにより不用意に書き換えられる可能性がある。このようにＦＰＧＡのロジックが書き換えられた場合には、定義されたデジタル回路の内容が全く異なるものに変わるため、情報コード読取装置の誤動作を招くことになる。このような誤動作が発生したときには、ユーザ側において、情報コード読取装置の供用を停止した状態で誤動作原因を確定する作業を行った後に、情報コード読取装置の電源をオンオフする操作、若しくはリセット信号により初期状態に復帰させるなどの操作を、例えば上位のホストコンピュータを通じて行うことが必要になる。また、情報コード読取装置に設けられるＦＰＧＡの定義内容はユーザにとって全くのブラックボックスとなっているため、その異常が発生したときにユーザ側で対処することが不可能になるという事情がある。このため、情報コードを含んだ画像の取込処理のためにＦＰＧＡを使用した従来の情報コード読取装置では、上述したような誤動作が発生してから正常な状態に復帰させるまでの所要時間、つまり供用停止期間がいたずらに長くなる事態が避けられない。この結果、情報コード読取装置の連続稼働率の向上を十分に図ることが難しくなり、場合によっては情報コード読取装置に関連した業務に大きな支障を来たす恐れが出てくる。
【０００４】
そこで、本発明の目的は、多品種少量生産への対応並びに仕様変更に対するリスクの低減のためにＦＰＧＡ（フィールドプログラマブルゲートアレイ）を使用した構成でありながら、ノイズなどによりＦＰＧＡのロジックが不用意に書き換えられる事態に起因した連続稼働率の低下を効果的に防止できる情報コード読取装置を提供することにある。
【０００５】
【課題を解決するための手段】
請求項１記載の情報コード読取装置によれば、情報コードを含んだ画像の取込処理を制御するためにＦＰＧＡを使用しているので、多品種少量生産への対応並びに仕様変更に対するリスクの低減が可能になる。この場合、ノイズなどの影響によりＦＰＧＡのロジックが不用意に書き換えられて画像取込処理に異常が発生したとき、つまり情報コード読取装置が誤動作する事態に陥ったときには、これを異常検出手段が検出するようになり、これに応じて、復帰処理手段が、ＦＰＧＡのコンフィグレーション処理を自動的に実行して当該ＦＰＧＡを当初の正常な定義状態に戻すようになる。この結果、ＦＰＧＡの異常に起因した誤動作が発生したときに、従来のように、情報コード読取装置の供用停止期間がいたずらに長引く恐れがなくなるから、その連続稼働率の低下を効果的に防止できるようになる。
【０００６】
請求項２記載のコード情報読取装置によれば、ノイズなどの影響によりＦＰＧＡのロジックが不用意に書き換えられた状態を、そのＦＰＧＡによる画像取込処理時間に基づいて確実に検出できるようになる。
【０００７】
請求項３記載のコード情報読取装置によれば、ＦＰＧＡのコンフィグレーションを実行した履歴、つまりＦＰＧＡがノイズなどによる悪影響を受けた履歴を残すことができるから、そのノイズ対策や設置環境の改善対策などに寄与できるようになる。
【０００８】
【発明の実施の形態】
以下、本発明の一実施例について図面を参照しながら説明する。
電気的構成を示す図１において、定置式の情報コード読取装置１の光学ヘッド部は、読取対象領域Ａに光を照射するための発光ダイオード２群と、その読取対象領域Ａからの反射光を撮像光学系３を通じて受けるＣＣＤエリアセンサ４とにより構成されている。ＣＣＤエリアセンサ４は、二次元的に配列された複数の受光素子を備えており、制御回路５（本発明でいう異常検出手段、復帰処理手段に相当）から制御インタフェース６を介して与えられる制御信号に基づいて読取対象領域Ａを撮像し、その撮像に応じた各受光素子の受光信号を電気的な画像信号に変換して出力する構成となっている。そして、このＣＣＤエリアセンサ４からの画像信号は、増幅回路７により増幅された後にＡＤ変換回路８及び信号インタフェース９を通じてフィールドプログラマブルゲートアレイ（以下、ＦＰＧＡと呼ぶ）１０に与えられるようになっている。
【０００９】
ＦＰＧＡ１０は、読取対象領域ＡにＱＲコードなどの情報コードパターンが位置された状態でその情報コードを含んだ画像の取込処理を制御するために設けられたものである。このような画像取込処理の方式は種々考えられるが、例えば、ＣＣＤエリアセンサ４からの画像信号が読取対象の情報コードに対応したものであるか否かを認識する処理、並びに画像信号が情報コードに対応したものであると認識した場合に当該画像信号をメモリ１１に格納する処理を含む画像取込処理を行う構成とすることができる。この場合、ＦＰＧＡ１０は、上記画像取込処理が終了したときに取込完了信号を出力して制御回路５に与えるように構成されている。尚、ＦＰＧＡ１０を使用する場合には、電源投入時などに回路データを定義するためのコンフィグレーション（内部初期化→回路データのロード→回路定義）が必ず行われる。
【００１０】
前記制御回路５は、ＣＰＵ、ＲＯＭ、ＲＡＭなどを含んで構成されたもので、ＦＰＧＡ１０及びメモリ１１との間でデータ授受及び予め設定されたプログラムに基づいて種々の制御を行うようになっている。また、制御回路５は、操作スイッチ１２からの操作信号を制御インタフェース６を通じて受ける機能、並びにインジケータ用の発光ダイオード１３の動作を制御インタフェース６を通じて制御する機能も備えている。さらに、制御回路５は、情報コード読取装置１を管理するためのホストコンピュータ１４（本発明でいう外部装置に相当）との間の通信動作を、信号インタフェース９及び汎用通信インタフェース１５（これはＬＡＮを含む概念である）を介して行う構成となっている。
【００１１】
尚、情報コード読取装置１には、安定化電源出力を発生する電源回路１６が内蔵されており、ホストコンピュータ１４は、この電源回路１６のオンオフを汎用通信インタフェース１５及び制御インタフェース９を通じて制御可能な構成となっている。
【００１２】
図２には、制御回路５による制御内容のうち本発明の要旨に直接関係した部分が示されており、以下これについて説明する。
即ち、制御回路５は、ＣＣＤエリアセンサ４に対し制御インタフェース６を通じて制御信号を与えて読取対象領域Ａの撮像動作を実行させ、以て情報コードの読取処理を開始させる（ステップＡ１）。この後には、ＦＰＧＡ１０での画像取込処理が予め設定された時間（例えば１００ｍ秒オーダー）内に終了したか否かを、当該ＦＰＧＡ１０からの取込完了信号の有無に基づいて判断する（ステップＡ２）。この場合、画像取込処理が設定時間内に終了したときには、メモリ１１に格納された画像信号を解析するデコード処理を開始する（ステップＡ３）。これに対して、画像取込処理が設定時間内に終了しなかった場合には、復帰処理ステップＡ４を実行する。このステップＡ４ではＦＰＧＡ１０のコンフィグレーションを強制的に実行して、当該ＦＰＧＡ１０を当初の定義状態に戻すものであり、そのコンフィグレーションが終了した後には、ホストコンピュータ１４に対してコンフィグレーションの実行履歴データを汎用通信インタフェース１５を通じて送信する処理を行う（ステップＡ５）。
【００１３】
以上要するに、上記した本実施例の構成によれば、以下に述べるような作用・効果が得られるものである。
即ち、本実施例による情報コード読取装置１は、ＱＲコードのような情報コードを含んだ画像の取込処理を制御するために、その取込処理のためのデジタル回路を任意に定義可能なＦＰＧＡ１０を使用しているので、多品種少量生産への対応並びに仕様変更に対するリスクの低減が可能になる。この場合、ノイズなどの影響によりＦＰＧＡ１０のロジックが不用意に書き換えられて画像取込処理に異常が発生したとき、つまり情報コード読取装置１が誤動作する事態に陥ったときには、制御回路５がその誤動作状態を検出すると共に、ＦＰＧＡ１０のコンフィグレーション処理を自動的に実行して当該ＦＰＧＡ１０を当初の正常な定義状態に戻すようになる。この結果、ノイズなどの影響によるＦＰＧＡ１０の異常（そのロジックが不用意に書き換えられた状態）及びこれに起因した情報コード読取装置１の誤動作が発生したときに、従来のように、情報コード読取装置１の供用停止期間がいたずらに長引く恐れがなくなるから、その連続稼働率の低下を効果的に防止できるようになる。この場合、ノイズなどの影響によりＦＰＧＡ１０のロジックが不用意に書き換えられた状態は、そのＦＰＧＡ１０による画像取込処理時間に基づいて確実に検出できるようになる。また、ＦＰＧＡ１０のコンフィグレーションを実行した履歴、つまりＦＰＧＡ１０がノイズなどによる悪影響を受けた履歴を残すことができるから、情報コード読取装置１のノイズ対策や設置環境の改善対策などに寄与できるようになる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す電気的構成図
【図２】制御回路による制御内容の要部を示すフローチャート
【符号の説明】
１は情報コード読取装置、４はＣＣＤエリアセンサ、５は制御回路（異常検出手段、復帰処理手段）、１０はフィールドプログラマブルゲートアレイ、１１はメモリ、１４はホストコンピュータ（外部装置）を示す。
【図１】
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【図２】
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