(57)【要約】【課題】駆動電圧の低下を図ることが可能な半導体記憶装置およびこの半導体記憶装置を歩留まり良好に得ることが可能な製造方法を提供する。【解決手段】基板１１上に突出する状態で基板１１の表面側にストライプ状に設けられた素子分離部１３と、素子分離部１３間において基板１１に達する孔パターン１５を有し、素子分離部１３間を埋め込む状態で基板１１上に設けられた層間絶縁膜１５と、孔パターン１７の底面に設けられた第１ゲート絶縁膜１９と、第１ゲート絶縁膜１９が設けられた孔パターン１７の内壁を覆う浮遊ゲート２１と、浮遊ゲート２１の露出面を覆う第２ゲート絶縁膜２３と、第２ゲート絶縁膜２３を介して浮遊ゲート２１上に積層された状態でパターン形成された制御ゲート２５とを備えたことを特徴とする半導体記憶装置。【選択図】        図１
2004228186.tif 000002
【特許請求の範囲】
【請求項１】
基板上に突出する状態で当該基板の表面側に設けられた素子分離部と、
前記素子分離部間において前記基板に達する孔パターンを有し、前記素子分離部間を埋め込む状態で前記基板上に設けられた層間絶縁膜と、
前記孔パターンの底面に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜が設けられた孔パターンの内壁を覆う浮遊ゲートと、
前記浮遊ゲートの露出面を覆う状態で設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜を介して前記孔パターン内の浮遊ゲート上に積層された状態で前記基板の上方にパターン形成された制御ゲートとを備えた
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記素子分離部はストライプ状に設けられており、
前記制御ゲートは前記素子分離部と略直行するストライプ状に設けられている
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、
前記層間絶縁膜の表面が平坦化されている
ことを特徴とする半導体記憶装置。
【請求項４】
基板上に突出して設けられた素子分離部間を埋め込む状態で当該素子分離部に対してダミーゲート膜を自己整合的にパターン形成する第１工程と、
前記ダミーゲート膜をパターニングして前記素子分離部間にダミーの浮遊ゲートを形成する第２工程と、
前記ダミーの浮遊ゲートを埋め込む状態で前記基板上に層間絶縁膜を形成し、当該層間絶縁膜の表面を後退させて当該ダミーの浮遊ゲートを露出させる第３工程と、
前記ダミーの浮遊ゲートを除去することによって前記基板に達する孔パターンを前記層間絶縁膜に形成し、当該基板の露出面上に第１ゲート絶縁膜を形成する第４工程と、
前記第１ゲート絶縁膜が形成された孔パターンの内壁を覆う状態で前記基板の上方に第１導電膜を形成し、研磨処理を行うことで前記孔パターン内のみに当該第１導電膜を残してこれを浮遊ゲートとして形成する第５工程と、
前記浮遊ゲートの表面を覆う状態で前記基板の上方に第２ゲート絶縁膜および第２導電膜をこの順に形成する第６工程と、
前記第２導電膜をパターニングすることで前記浮遊ゲート上に積層された制御ゲートを形成する第７工程とを行う
ことを特徴とする半導体記憶装置の製造方法。
【請求項５】
請求項４記載の半導体記憶装置の製造方法において、
前記第１工程では、ストライプ状に設けられた前記素子分離部間に、ストライプ状にダミーゲート膜をパターン形成し、
前記第７工程では、前記素子分離部と略直行するストライプ状に前記第２導電膜をパターニングする
ことを特徴とする半導体記憶装置の製造方法。
【請求項６】
請求項４記載の半導体記憶装置の製造方法において、
前記第３工程では、前記絶縁膜の表面を平坦化する
ことを特徴とする半導体記憶装置の製造方法。
【請求項７】
請求項４記載の半導体記憶装置の製造方法において、
前記第２工程と前記第３工程との間に、ダミーの浮遊ゲートをマスクにして基板の表面層に不純物を導入する工程を行う
ことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置およびその製造方法に関し、特には浮遊ゲートを有する不揮発性の半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
不揮発性の半導体記憶装置は、電源供給を切断してもデータが保持され、かつ電気的にデータの書き換えが可能なことから、近年では、ＩＣカードやマイコンなどのシステムオンチップ（ｓｙｓｔｅｍ  ｏｎ  ｃｈｉｐ：ＳＯＣ）への応用を目標に研究、開発が進んでいる。
【０００３】
このような不揮発性の半導体記憶装置の１つである浮遊ゲート型の半導体記憶装置の製造手順は、例えば次のようである。先ず図４（１）に示すように、基板１上に素子分離層２および、これと異なる材質の絶縁層３を積層形成してこれをストライプ状にパターニングする。そして、基板１の露出面に第１のゲート絶縁膜４を形成する。次に、図４（２）に示すように、ストライプ状のパターン間を第１のポリシリコン膜５で埋め込んだ後、素子分離層２から基板１中に不純物を固層拡散させた拡散層６を形成する。その後、絶縁層３を選択的に除去して第１のポリシリコン膜５を素子分離層２から突出させる。この状態で、図４（３）に示すように、第１のポリシリコン膜５の表面を含む全面に第２のゲート絶縁膜７を形成し、さらにこの上部に第２のポリシリコン膜８を形成する。次いで、図４（４）に示すように、第２のポリシリコン膜８、第２のゲート絶縁膜７、および第１のポリシリコン膜５を、素子分離層２と直行するストライプ状にパターニングする。この際、同一のマスクを用いたパターンエッチングを行うこととする。（以上、下記特許文献１参照）
【０００４】
【特許文献１】
特開平６−２９１３２９
【０００５】
以上のようにして得られた半導体記憶装置は、第１のゲート絶縁膜４を介して第１のポリシリコン膜５からなる浮遊ゲート５ａが設けられ、この浮遊ゲート５ａ上に第２のゲート絶縁膜７を介して第２のポリシリコン膜８からなる制御ゲート８ａが設けられた構成となる。またストライプ状の拡散層７が仮想接地線または仮想ビット線として機能し、これと直行して配置された制御ゲート８ａがワード線として機能する。
【０００６】
また、この半導体記憶装置においては、浮遊ゲート５ａを素子分離層２から突出させたことで、突出部の両側側壁が制御ゲート８ａで覆われた構造となる。このため、基板１−浮遊ゲート５ａ間の容量に対する、浮遊ゲート５ａ−制御ゲート８ａ間の容量（カップリング比）を大きくすることができ、浮遊ゲート８ａに対する電荷の注入効率を高めることができる。そして、例えば、ゲート線幅０．３５μｍルールにおいては、第１のゲート絶縁膜４（酸化シリコン）８．５ｎｍ、第２のゲート絶縁膜７（ＯＮＯ膜であり酸化シリコン換算）１５ｎｍの構造で、書き込み電圧１６Ｖ〜１８Ｖ、消去電圧１７〜１９Ｖの低電圧でのメモリー動作が達成されている。
【０００７】
また、以上の製造方法では、図４（２）を用いて説明したように、素子分離層２間を埋め込むように第１のポリシリコン膜５を形成するため、素子分離層２に対して第１のポリシリコン膜５からなる浮遊ゲート５ａが自己整合的に形成される。さらに、図４（４）を用いて説明したように、第１のポリシリコン膜５と第２のポリシリコン膜８とを同一のマスクを用いてパターンエッチングするため、第１のポリシリコン膜５からなる浮遊ゲート５ａに対して、第２のポリシリコン８からなる制御ゲート８ａが自己整合的に形成される。これにより、セル面積の縮小化が達成されている。
【０００８】
【発明が解決しようとする課題】
ところが、上述した製造方法においては、上記図４（４）に示す工程で、第２のポリシリコン膜８、第２のゲート絶縁膜７、および第１のポリシリコン膜５をパターンエッチングする場合に、基板１から突出して設けられた素子分離層４の側壁に、エッチング残差Ａが残りやすいと言う問題があった。特に、セル面積の微細化のためには、このエッチングにおける加工精度を良好に保つ必要から、異方性の良好なエッチングが行われるため、素子分離層４の側壁に沿ってエッチング残差Ａが残り易くなるのである。そして、このようなエッチング残差Ａは、隣接する浮遊ゲート５ａ間を短絡させるため、半導体記憶装置の歩留まりおよび信頼性を低下させる要因となる。
【０００９】
また、上記構成の半導体記憶装置においては、浮遊ゲート５ａに対する電荷の保持特性を確保するために、第１のゲート絶縁膜４にはある程度の膜厚が要求される。このため、書き込み／消去の動作には、ロジックトランジスタと比較して高い電圧を必要としている。しかしながら、ロジックトランジスタなどの他の半導体デバイスとの混載を実現するためには、他の半導体デバイスと同程度にまで駆動電圧を低下させることが求められる。
【００１０】
ここで、半導体記憶装置において駆動電圧を低下させるためには、上述したカップリング比を高めるべく、素子分離層２に対する浮遊ゲート５ａの突出高さを高くしなければならない。ところが、浮遊ゲート５ａの突出高さを高くした場合、浮遊ゲートと制御ゲートを構成するポリシリコン膜の単層部と積層部との膜厚差が大きくなるため、図４（４９を用いて説明したパターンエッチングにおいて、加工精度を確保することが困難になる。これは、半導体記憶装置の駆動電圧の低下を妨げる要因となる。
【００１１】
そこで本発明は、駆動電圧の低下を図ることが可能な半導体記憶装置およびこの半導体記憶装置を歩留まり良好に得ることが可能な製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
このような目的を達成するための本発明の半導体記憶装置は、基板の表面側に基板上に突出させた素子分離部を有している。この素子分離部間には層間絶縁膜が埋め込まれており、この層間絶縁膜には基板に達する孔パターンが設けられている。また、孔パターンの内壁は、当該項パターンの底面に設けた第１ゲート絶縁膜を介して浮遊ゲートで覆われている。そして、浮遊ゲートの露出面を覆う状態で第２ゲート絶縁膜が設けられ、この第２ゲート絶縁膜を介して孔パターン内の浮遊ゲート上に積層された状態で基板の上方に制御ゲートがパターン形成されている。
【００１３】
このような構成の半導体記憶装置では、孔パターンの内壁に沿って設けられた浮遊ゲートの全面が、第２ゲート絶縁膜を介して制御ゲートで覆われる。このため、孔パターンの底面のみに設けられた浮遊ゲート−基板間の第１ゲート絶縁膜の容量に対して、浮遊ゲート−制御ゲート間に設けられた第２ゲート絶縁膜の容量を、およそ孔パターンの側壁の全周にわたる分だけ多くすることができる。
【００１４】
また、本発明の半導体記憶装置の製造方法は、次の手順で行うことを特徴としている。先ず、第１工程では、基板上に突出して設けられた素子分離部間を埋め込む形状にダミーゲート膜を自己整合的にパターン形成する。次の第２工程では、ダミーゲート膜をパターニングして前記素子分離部間にダミーの浮遊ゲートを形成する。その後、第３工程では、ダミーの浮遊ゲートを埋め込む状態で基板上に層間絶縁膜を形成し、当該層間絶縁膜を表面を後退させて当該ダミーの浮遊ゲートを露出させる。次いで、第４工程では、ダミーの浮遊ゲートを除去することによって基板に達する孔パターンを層間絶縁膜に形成し、当該基板の露出面上に第１ゲート絶縁膜を形成する。そして、第５工程では、第１ゲート絶縁膜が形成された孔パターンの内壁を覆う状態で基板の上方に第１導電膜を形成し、研磨処理を行うことで孔パターン内のみに当該第１導電膜を残してこれを浮遊ゲートとして形成する。しかる後、第６工程では、浮遊ゲートの表面を覆う状態で基板の上方に第２ゲート絶縁膜および第２導電膜をこの順に形成する。そして、第７工程では、第２導電膜をパターニングすることで浮遊ゲート上に一部が積層された制御ゲートを形成する。
【００１５】
以上のような製造方法により、上述した構成の半導体装置が得られる。そして特に、このような製造方法では、素子分離部間を埋め込むダミーゲート膜をパターニングすることで素子分離部に対して自己整合的にダミーの浮遊ゲートを形成し、これを除去することで得られた孔パターンの内壁に浮遊ゲートが形成される。このため、浮遊ゲートは素子分離部に対して自己整合的に設けられることになる。またさらに、制御ゲートの形成は、基板１１の上方に第２ゲート絶縁膜２３を介して形成された第２導電膜をパターニングすることよって行われるため、第２ゲート絶縁膜で覆われた孔パターン部分が露出することのないように、第２導電膜のパターニングを行うことで、このパターニングにおけるエッチングを、極端な段差を露出させるような孔パターン１７の内側を避けて、その外側でのみ行うようにすることができる。したがって、このパターニングの際に、加工精度を高めるために異方性の良好なエッチングを行う場合であっても、孔パターンの深さに係わらず、エッチング残差を生じることなく制御ゲートをパターン形成することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて、半導体記憶装置、その製造方法の順に詳細に説明する。
【００１７】
＜半導体記憶装置＞
図１は、本発明の半導体記憶装置の構成図である。この図に示す半導体記憶装置は、浮遊ゲートを有する半導体記憶装置であり、次のように構成されている。
【００１８】
すなわち、基板１１の表面側には、当該基板１１上に高さｈで突出させた状態で素子分離部１３が設けられている。この素子分離部１３は、例えばトレンチ内に絶縁膜を充填してなるトレンチ素子分離（いわゆるｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ：ＳＴＩ）からなり、基板１１の表面側にストライプ状に配置されている。
【００１９】
また、基板１１上には、素子分離部１３間を埋め込む状態で層間絶縁膜１５が設けられている。この層間絶縁膜１５は、図示したように素子分離部１３上を含む基板１１上の全面を覆う状態で設けられても良いし、また素子分離部１３間のみを埋め込む状態で設けられていても良い。ただし、層間絶縁膜１５の表面、または層間絶縁膜１５と素子分離部１３とで構成される表面は、以降に説明する制御ゲート２５のパターニングの観点から平坦化されていることが好ましい。
【００２０】
この層間絶縁膜１５には、素子分離部１３間において基板１１に達する複数の孔パターン１７が設けられている。これらの孔パターン１７は各素子分離部１３間に、素子分離部１３の延設方向に沿って複数配置されていることとする。尚、これらの孔パターン１７は、後に説明する製造方法により素子分離部１３間に自己整合的、つまり素子分離部１３間の全幅にわたって設けられていることとする。このため、層間絶縁膜１５が素子分離部１３間のみ埋め込まれている場合には、孔パターン１７により各素子分離部１３間の層間絶縁膜１５が分断された状態となる。
【００２１】
そして、これらの孔パターン１７の底面には、基板１１の露出面を覆う状態で第１ゲート絶縁膜１９が設けられている。この第１ゲート絶縁膜１９は、本実施形態の半導体記憶装置においてトンネルゲート絶縁膜として機能する膜である。尚、ここでの図示は省略したが、孔パターン１７（第１ゲート絶縁膜）の両側における基板１１の表面層には、ソース／ドレイン拡散層が設けられていることとする。
【００２２】
また、第１ゲート絶縁膜１９が設けられた各孔パターン１７の内壁には、孔パターン１７の内壁に沿った状態で内壁の全面を覆う浮遊ゲート２１が設けられている。各浮遊ゲート２１は、それぞれが完全に分離、分割された状態で独立に配置されていることとする。また、各浮遊ゲート２１は、図示したように孔パターン１７の内部のみに設けられていることとするが、それぞれが短絡しない状態であれば孔パターン１７の外側に延設されても良い。
【００２３】
さらに、浮遊ゲート２１が設けられた孔パターン１７の内壁を含む基板１１の上方には、浮遊ゲート２１の露出面を完全に覆う状態で第２ゲート絶縁膜２３が設けられている。この第２ゲート絶縁膜２３は、浮遊ゲート２１の露出面を完全に覆う状態であれば、図示したように基板１１の上方の全面を覆う状態で設けられる必要はない。
【００２４】
そして、第２ゲート絶縁膜２３が形成された基板１１の上方には、制御ゲート２５がパターン形成されている。この制御ゲート２５は、第２ゲート絶縁膜２３を介して浮遊ゲート２１上に積層された形状にパターン形成されている。各制御ゲート２５は、例えば素子分離部１３と直行するストライプ状にパターニングされており、１本の制御ゲート２５の各部が複数の浮遊ゲート２１上に積層されてワード線を構成する形状にパターニングされていることとする。尚、制御ゲート２５は、第２ゲート絶縁膜２３で覆われることで開口径が縮小されている孔パターン１７を完全に覆うこととし、さらに浮遊ゲート２１上に完全に積層されていることが好ましい。
【００２５】
以上のように構成された半導体記憶装置においては、孔パターン１７の内壁に沿って設けられた浮遊ゲート２１の内壁の全面が、第２ゲート絶縁膜２３を介して制御ゲート２５で覆われる。このため、孔パターン１１の底面のみに設けられた浮遊ゲート２１−基板１１間の第１ゲート絶縁膜１９の容量に対する、浮遊ゲート２１−制御ゲート２５間に設けられた第２ゲート絶縁膜２３の容量を、およそ孔パターン１７の側壁全周にわたる分だけ多くすることができる。したがって、孔パターン１７を深く大きくするほどカップリング比を大きくすることができる。
【００２６】
したがって、より小さい電圧を制御ゲート２５に印加するだけでも、より多くの電荷を浮遊ゲート２１−基板１１間に誘起させ、第２ゲート絶縁膜２３により多くの電流を流すことが可能となる。この結果、浮遊ゲート２１に対する電荷の注入効率を高めて低電圧駆動を行うことが可能になる。またこれにより、ロジックトランジスタ等の他の半導体デバイスとの混載が可能になる。
【００２７】
＜半導体記憶装置の製造方法＞
次に、図１を用いて説明した半導体記憶装置の製造方法を、図２および図３の製造工程図に基づいて説明する。
【００２８】
先ず、図２（１）に示すように、単結晶シリコンからなる基板１１の表面側に、基板１１上に突出した状態の素子分離部１３をストライプ状に形成する。
【００２９】
この場合、例えば先ず、基板１１上に例えば窒化シリコンからなるストッパ層１０１をストライプ状にパターン形成する。次に、このストッパ層１０１から露出している基板１１の表面層部分をエッチングすることで、基板１１の表面層にストライプ状にトレンチ１０３を形成する。しかる後、トレンチ１０３内を絶縁膜１０５（例えば酸化シリコン）で埋め込み、ストッパ層１０１が露出するまでこの絶縁膜１０５を研磨処理する。そして、この研磨処理の後には、ストッパ層１０１を選択的に除去する。これにより、トレンチ１０３内を埋め込むと共に、基板１１から突出したストライプ状の絶縁膜１０５からなる素子分離部１３を得る。
【００３０】
次に、図２（２）に示すように、素子分離部１３間を埋め込む形状にダミーゲート膜１０７を素子分離部１３に対して自己整合的にパターン形成する。
【００３１】
この場合、先ず、素子分離部１３間を埋め込む状態に、例えばポリシリコンからなるダミーゲート膜１０７を形成した後、素子分離部１３が露出するまでダミーゲート膜１０７を研磨することによって行う。これにより、高さ５００ｎｍ程度のダミーゲート膜７を形成する。尚、このダミーゲート膜１０７の下層には、ここでの図示を省略した酸化膜を形成しても良い。またダミーゲート膜１０７を形成した後、図示したように素子分離部１３をエッチングによって後退させても良い。
【００３２】
その後、図２（３）に示すように、ダミーゲート膜１０７をパターニングし、素子分離部１３間にダミーの浮遊ゲート１０７ａを形成する。ここでは、ダミーの浮遊ゲート１０７ａにおけるゲート長方向の幅（素子分離部１３が延設されている方法の幅）が３５０ｎｍ程度になるように、ダミーの浮遊ゲート１０７ａをパターン形成する。またこのパターニングは、例えばレジストパターンをマスクに用いたエッチングによって行われることとする。尚、図面においては４個のダミーの浮遊ゲート１０７ａを図示したが、基板１１上にはマトリックス状に複数のダミーの浮遊ゲート１０７ａが形成されることとする。
【００３３】
以上の後、ここでの図示は省略したが、ダミーの浮遊ゲート１０７ａをマスクにしたイオン注入を行い、基板１１の表面層にソース／ドレイン拡散層を形成する。尚、この際、必要に応じて、ソース／ドレイン拡散層の他に、ＬＤＤ拡散層またはエクステンション拡散層を形成するためのイオン注入を行っても良い。この場合、先ず、ダミーの浮遊ゲート１０７ａをマスクにしたイオン注入を行い、次いでダミーの浮遊ゲート１０７ａの側壁にサイドウォールを形成した後、再度のイオン注入を行うこととする。
【００３４】
次いで、図２（４）に示すように、ダミーの浮遊ゲート１０７ａを埋め込む状態で、基板１１上に層間絶縁膜１５（例えば酸化シリコン膜）を形成し、この層間絶縁膜１５の表面を後退させてダミーの浮遊ゲート１０７ａを露出させる。層間絶縁膜１５の表面を後退させる場合には、研磨処理またはエッチバック処理が行われるが、より好ましくは研磨処理を行うことで層間絶縁膜１５の表面を平坦化させつつ後退させることとする。
【００３５】
次に、図３（５）に示すように、ダミーの浮遊ゲート（１０７ａ）を選択的に除去することによって、基板１１に達する孔パターン１７を層間絶縁膜１５に形成する。この孔パターン１７は、素子分離部１３間に自己整合的に設けられたものとなる。尚、例えばポリシリコンからなるダミーの浮遊ゲート（１０７ａ）の選択的な除去は、０．５％エチレンジアミン｛ＮＨ２（ＣＨ  ２）２ＮＨ２｝水溶液を用いたウェットエッチングによって行うこととする。この際、処理温度を常温（２０℃）に保ち、２分間のエッチング処理を行う。これにより、エッチング速度が１６０ｎｍ／分であるとすると、１００％のオーバーエッチングが行われる。また、このようにしてダミーの浮遊ゲート（１０７ａ）を選択的に除去した後には、基板１１の表面の酸化膜をフッ酸（ＨＦ）系の溶液によりエッチング除去する。
【００３６】
その後、基板１１の露出面上に第１ゲート絶縁膜１９を形成する。ここでは、パイロジェニック酸化とこれに続けて塩酸アニール処理とを行うことで７ｎｍ程度の膜厚の酸化シリコンからなる第１ゲート酸絶縁膜１９をトンネル酸化膜として形成する。
【００３７】
各処理は例えば次のような条件で行われる。
▲１▼パイロジェニック酸化：
処理温度…８５０℃、
処理ガス…酸素（Ｏ２）：水素（Ｈ２）＝１：１（流量比）。
▲２▼塩酸アニール：
処理温度…９００℃、
処理時間…１０分。
【００３８】
次いで、図３（６）に示すように、第１ゲート絶縁膜１９が形成された孔パターン１７の内壁に沿って、この内壁を覆う形状の浮遊ゲート２１を形成する。
【００３９】
この場合、例えば、層間絶縁膜１５上にポリシリコンからなる第１導電膜（図示省略）を１００ｎｍの膜厚で形成し、研磨処理を行うことで層間絶縁膜１５上の第１導電膜を除去することで、孔パターン１７内のみに第１導電膜からなる浮遊ゲート２１を形成する。
【００４０】
ここで、ポリシリコンからなる第１導電膜の形成は、例えば縦型ＣＶＤ装置を用いて次のような条件設定で行われる。
2004228186.tif 000003
【００４１】
また、このような成膜の後、ポリシリコンからなる第１導電膜に対する不純物の導入が行われる。尚、ポリシリコンからなる第１導電膜に対しては、成膜と同時に不純物が導入されるようにしても良い。
【００４２】
そしてさらに、図３（７）に示すように、浮遊ゲート２１の表面を覆う状態で層間絶縁膜１５上に第２ゲート絶縁膜２３を形成し、さらに第２導電膜１０９を形成する。
【００４３】
この第２ゲート絶縁膜２３は、例えば酸化シリコン膜、窒化シリコン膜、および酸化シリコン膜を順次積層してなるＯＮＯ膜からなり、酸化シリコン膜換算で１５ｎｍの膜厚を有していることとする。この場合、例えば、第１段階において下地の酸化による酸化シリコン膜の成膜を行い、第２段階において窒化シリコン膜の堆積成膜を行い、第３段階において窒化シリコン膜の酸化による酸化シリコン膜の成膜が行われる。
【００４４】
以上の３段階の処理条件の一例は、次のようである。
▲１▼第１段階（酸化シリコン膜の成膜）：
処理温度…９００℃、
処理ガス…ドライ酸素（Ｏ２）、
成膜膜厚…シリコン基板上換算で５ｎｍ。
2004228186.tif 000004
▲３▼第１段階（酸化シリコン膜の成膜）：
処理温度…９００℃、
処理ガス…酸素（Ｏ２）：水素（Ｈ２）＝１：１．８（流量比）、
成膜膜厚…シリコン基板上換算で３００ｎｍ。
【００４５】
尚、ＯＮＯ膜からなる第２ゲート絶縁膜２３の形成方法は、上述した処理に限定されることはなく、例えば最上層の酸化シリコン膜は、反応ガスに二塩化シラン（ＳｉＨ２Ｃｌ２）と一酸化二窒素（Ｎ２Ｏ）とを用いた反応性のＣＶＤ法によって形成しても良い。
【００４６】
また、第２導電膜１０９は、例えば膜厚１００ｎｍのポリシリコン膜からなり、この場合、浮遊ゲート２１の形成において説明したポリシリコンからなる第１導電膜の形成と同様に形成される。尚、第２導電膜１０９は、図示したように孔パターン１７の内部を埋め込む膜厚で形成されても良く、また孔パターン１７内壁に沿うような膜厚で形成されても良い。
【００４７】
以上の後、図１に示したように、第２導電膜（１０９）を、素子分離部１３と直行する方向にパターニングすることで浮遊ゲート２１上に一部が積層された制御ゲート２５を形成し、図１を用いて説明した構成の半導体記憶装置を得る。
【００４８】
このパターニングにおいては、レジストパターンをマスクに用いたエッチングを行うこととする。この際、第２ゲート絶縁膜２３で覆われた孔パターン１７部分が露出することのないように、すなわち第２ゲート絶縁膜２３で覆われた孔パターン１７の内壁が完全に覆われるように第２導電膜（１０９）のパターニングを行うこととする。また、浮遊ゲート２１−制御ゲート２５間の容量を大きくするために、浮遊ゲート２１上、すなわち孔パターン１７上が完全に制御ゲート２５で覆われるように、第２導電膜（１０９）のパターニングを行うことが好ましい。
【００４９】
以上の製造方法によれば、図３（５）を用いて説明したように、素子分離部１３間に対して自己整合的に形成されたダミーの浮遊ゲート（１０７ａ）を除去することで孔パターン１７を形成し、次いで図３（６）に示すように、この孔パターン１７の内壁に浮遊ゲート２１が形成される。このため、浮遊ゲート２１は素子分離部１３間に対して自己整合的に設けられることになる。したがって、この様にして得られた半導体記憶装置は、ゲート幅方向（制御ゲート２５）の延設方向が最小限に微細化されたものとなる。
【００５０】
そして特に、制御ゲート２５の形成は、図１を用いて説明したように、孔パターン１７内を含む基板１１上の全面を覆う状態で形成された第２導電膜（１０９）をパターニングすることよって行われる。このため、第２ゲート絶縁膜２３で覆われた孔パターン１７部分が露出することのないように、第２導電膜（１０９）のパターニングを行うことで、このパターニングにおけるエッチングを、極端な段差を露出させるような孔パターン１７の内側を避けて、その外側でのみ行うようにすることができる。
【００５１】
したがって、このパターニングの際に、加工精度を高めるために異方性の良好なエッチングを行う場合であっても、孔パターン１７の深さに係わらず、エッチング残差を生じることなく制御ゲート２５をパターン形成することができる。つまり、孔パターン１７の深さによって左右される半導体記憶装置のカップリング比を、加工難易度とは無関係に大きくすることが可能になるのである。
【００５２】
この結果、上述した構成の低電圧駆動が可能な半導体記憶装置を、歩留まり良好にかつ信頼性良好に製造することが可能になる。
【００５３】
尚、以上説明した実施形態においては、素子分離部１３がトレンチ素子分離である場合を例示した。しかし、本発明の素子分離部１３は、トレンチ素子分離に限定されることはなく、従来の技術において図４を用いて説明したような基板上にパターン形成された素子分離層であっても良い。
【００５４】
また、本実施形態においては、制御ゲート２５の延設方向における孔パターン１７の開口幅が、素子分離部１３の間隔と同一である場合を説明した。しかし、孔パターン１７は、素子分離部１３間にわたって基板１１表面を露出させることが重要であり、その開口幅は素子分離部１３の間隔よりも大きくても良い。つまり、孔パターン１７は、その端部が素子分離部１３上に乗り上げる大きさであっても良いのである。このように孔パターン１７を形成した場合には、浮遊ゲート２１の端部が素子分離部１３上に積層された状態で設けられることになる。これにより、基板１１−浮遊ゲート２１間の容量は実施形態と同程度であるが、浮遊ゲート２１−制御ゲート２５間の容量が実施形態よりも大きくなり、さらにカップリング比を大きくすることが可能になる。
【００５５】
このような構成の半導体記憶装置を製造する場合には、例えば図２（２）を用いて説明した工程で、素子分離部１３に沿ってダミーゲート膜１０７を形成する際、素子分離部１３上に積層されるようにダミーゲート膜１０７をパターニングする。尚、このパターニングにおいて、素子分離部１３上に一部が積層されたダミーの浮遊ゲート１０７ａを形成しても良い。
【００５６】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、素子分離部間に対して自己整合的に形成した孔パターンの底面に第１ゲート絶縁膜を設け、その内壁に沿って浮遊ゲートを設け、第２ゲート絶縁膜を介して制御ゲートでこの浮遊ゲートを覆う構成としたことで、孔パターンを大きくすることによってカップリング比を増加させることが可能になる。これにより、浮遊ゲート型の半導体記憶装置における駆動電圧の低下を図ることが可能になり、ロジックトランジスタ等の他の半導体デバイスとの混載が可能になる。
【００５７】
また、本発明の半導体記憶装置の製造方法によれば、素子分離部間に対して自己整合的に形成された孔パターンの底面に第１ゲート絶縁膜を形成した後、その内壁に浮遊ゲートを形成し、次いで第２ゲート絶縁膜を介して形成した第２導電膜をパターニングすることで孔パターンを覆う制御ゲートを形成する構成とした。これにより、孔パターンの深さに係わらずに、エッチング残差を生じることなく制御ゲートをパターン形成することが可能になり、孔パターンの深さによって左右されるカップリング比を、加工難易度とは無関係に大きくした半導体装置を得ることができる。この結果、上述した構成の低電圧駆動が可能な半導体記憶装置を、歩留まり良好にかつ信頼性良好に製造することが可能になる。
【図面の簡単な説明】
【図１】実施形態の半導体記憶装置の構成を示す要部切欠斜視図である。
【図２】図１に示す半導体記憶装置の製造工程図（その１）である。
【図３】図１に示す半導体記憶装置の製造工程図（その２）である。
【図４】従来の半導体記憶装置およびその製造方法を示す図である。
【符号の説明】
１１…基板、１３…素子分離部、１７…孔パターン、１５…層間絶縁膜、１９…第１ゲート絶縁膜、２１…浮遊ゲート、２３…第２ゲート絶縁膜、２５…制御ゲート、１０７…ダミーゲート膜、１０７ａ…ダミーの浮遊ゲート、１０９…第２導電膜
【図１】
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【図２】
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【図３】
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【図４】
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