(57)【要約】【課題】オン電流値／オフ電流値の比を改善し、回路待機時の消費電力を増加させないで動作速度を改善する電界効果型トランジスタを提供する。【解決手段】素子分離領域Ｅ１で画定されるアクティブ領域（Ｋ１）と、このアクティブ領域上に形成されたゲート電極Ｇ１とを備える電界効果型トランジスタで、ゲート電極Ｇ１の幅方向において、アクティブ領域に形成されるソースＳ１及びドレインＤ１の各幅（Ｂ１）がアクティブ領域の幅（Ａ１）と比較して狭くなるようにする。【選択図】　　　　図１
2004022782.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域で画定されるアクティブ領域と、このアクティブ領域上に形成されたゲート電極とを備え、
前記ゲート電極の幅方向において、前記アクティブ領域に形成されるソース及びドレインのうちの少なくとも互いに近接する部分における各幅が前記アクティブ領域の幅と比較して狭い
ことを特徴とする電界効果型トランジスタ。
【請求項２】
素子分離領域で画定されるアクティブ領域と、このアクティブ領域上に形成されたゲート電極とを備え、
前記ゲート電極の幅方向で、前記アクティブ領域に形成されるソース及びドレインのうちの少なくとも互いに近接する部分が前記素子分離領域から離間して配置されている
ことを特徴とする電界効果型トランジスタ。
【請求項３】
前記ソース及びドレインのうちの、上記互いに近接する部分以外の部分の各幅が前記アクティブ領域の幅と等しい
ことを特徴とする請求項１に記載の電界効果型トランジスタ。
【請求項４】
前記ソース及びドレインのうちの、上記互いに近接する部分以外の部分が前記素子分離領域に接するように配置されている
ことを特徴とする請求項２に記載の電界効果型トランジスタ。
【請求項５】
上記アクティブ領域のうち、上記ソース及びドレインと上記素子分離領域との間に介在する部分が、上記ソースと上記ドレインとの間に位置する部分と同じ不純物を同じ濃度で含むことを特徴とする請求項２に記載の電界効果型トランジスタ。
【請求項６】
上記ソース及びドレインのうちの少なくとも互いに近接する部分が、上記ゲート電極の幅方向に分割されて形成され、この分割された上記ソース及びドレインの、上記ゲート電極の幅方向の寸法の合計が、上記アクティブ領域の幅よりも狭い
ことを特徴とする請求項１に記載の電界効果型トランジスタ。
【請求項７】
上記ソース及びドレインのうちの、上記ゲート電極に近接する部分以外の部分が、上記ゲート電極の幅方向に分割されていない
ことを特徴とする請求項６に記載の電界効果型トランジスタ。
【請求項８】
上記アクティブ領域のうち、上記分割されたソース及びドレイン相互間に介在する部分が、上記ソースと上記ドレインとの間に位置する部分と同じ不純物を同じ濃度で含むことを特徴とする請求項６に記載の電界効果型トランジスタ。
【請求項９】
上記ゲート電極が、上記アクティブ領域のうち、上記ソースとドレインの間の部分以外の部分であって、且つ上記ソースとドレインの間の領域をゲート電極の幅方向に延長した部分に隣接する部分をも覆うように形成されていることを特徴とする請求項１又は２に記載の電界効果型トランジスタ。
【請求項１０】
上記ゲート電極が、上記アクティブ領域のうち、上記ソースとドレインの間の部分以外の部分を略すべて覆うように形成されていることを特徴とする請求項９に記載の電界効果型トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、金属−絶縁体−半導体構造の電界効果型トランジスタ（ＭＩＳＦＥＴ）の特性を改善する構成に関する。
【０００２】
【従来の技術】
ＭＩＳＦＥＴの中で最も広く用いられているＭＯＳＦＥＴは、集積回路内において素子分離領域で画定されるアクティブ領域と、このアクティブ領域上に形成されたゲート電極とを備え、アクティブ領域のうちのゲート電極のそれぞれの側の部分にソース及びドレインが形成されており、アクティブ領域のうち、ゲート電極に覆われ、ソースとドレインの間に位置する部分がチャンネルを構成する。
【０００３】
このようなＭＯＳＦＥＴの性能については、下記の文献１に記載されている。文献１：ＭＯＳ　Ｓｃａｌｉｎｇ：　Ｔｒａｎｓｉｓｔｏｒ　Ｃｈａｌｌｅｎｇｅｓ　ｆｏｒ　ｔｈｅ　２１ｓｔ　Ｃｅｎｔｕｒｙ、Ｓｃｏｔｔ
Ｔｈｏｍｐｓｏｎほか（Ｉｎｔｅｌ　Ｔｅｃｈｎｏｌｏｇｙ　Ｊｏｕｒｎａｌ　Ｑ３’９８）。
【０００４】
また、その開発の課題については、下記の文献２に記載されている。
文献２：Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｔｅｃｈｎｏｌｏｇｙ　Ｒｏａｄｍａｐ　ｆｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ，　２００１　Ｅｄｉｔｉｏｎ　（ＩＴＲＳ　Ｈｏｍｅ　Ｐａｇｅから入手可）。
【０００５】
【発明が解決しようとする課題】
ＭＩＳＦＥＴにおいては、回路待機時の消費電力はオフ電流値に依存し、回路動作時の動作速度はオン電流値（Ｉｏｎ）に依存する。従って、オフ電流値（Ｉｏｆｆ）はより小さく、オン電流値はより大きいことが望ましい。オフ電流値に対するオン電流値の比（Ｉｏｎ／Ｉｏｆｆ比）は、ゲート長、ゲート酸化膜の厚さの最小値を限定した特定のテクノロジーノードでは、チャンネルプロファイル、ドレインプロファイルの最適化である程度まで向上させることができるが、一定の限界がある。性能をさらに向上させるためには、次のテクノロジーノードに進んでゲート長、ゲート酸化膜の厚さを縮小することが必要であるが、この縮小に伴いゲートリーク電流の増加やゲート酸化膜の信頼性の低下と言った問題が生じる。このため、電源電圧を下げることが必要になる。これらの結果、微細トランジスタでは、テクノロジーノードが進むのに伴いより低い電圧で同じＩｏｎ／Ｉｏｆｆ比を実現するのが精一杯とされている（上記文献２）。
【０００６】
本発明は、上記した従来の問題を解決するためになされたものであって、オン電流値とオフ電流値の関係を改善し、回路待機時の消費電力を増加させることなく動作速度を高めることができる電界効果型トランジスタを提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は、素子分離領域で画定されるアクティブ領域と、このアクティブ領域上に形成されたゲート電極とを備え、前記ゲート電極の幅方向において、前記アクティブ領域に形成されるソース及びドレインのうちの少なくとも互いに近接する部分における各幅が前記アクティブ領域の幅と比較して狭いことを特徴とする電界効果型トランジスタを提供するものである。
【０００８】
本発明はまた、素子分離領域で画定されるアクティブ領域と、このアクティブ領域上に形成されたゲート電極とを備え、前記ゲート電極の幅方向で、前記アクティブ領域に形成されるソース及びドレインのうちの少なくとも互いに近接する部分が前記素子分離領域から離間して配置されていることを特徴とする電界効果型トランジスタを提供するものである。
【０００９】
【発明の実施の形態】
以下、本発明を図示した実施の形態に基づいて説明する。
実施の形態１．
図１乃至図３は、本発明の実施の形態１のｎチャンネル型ＭＯＳＦＥＴ（以下ＮＭＯＳ）を示す。図１は、本実施の形態のＮＭＯＳのゲートオン時の動作を示す概略上面図、並びにそのＸ−Ｘ’断面図及びＹ−Ｙ’断面図であり、図２は、図１のＮＭＯＳのゲートオフ時の動作を示す概略上面図、並びにそのＸ−Ｘ’断面図及びＹ−Ｙ’断面図である。図３は、図１及び図２から、ゲート電極及びゲート絶縁膜を除去した上面図である。
【００１０】
このＮＭＯＳは、例えばシリコン（Ｓｉ）基板に形成された集積回路の一部をなすものであり、例えば酸化膜で形成された素子分離領域Ｅ１により他の素子から分離されている。素子分離領域Ｅ１によりその内側にアクティブ領域Ｋ１が形成ないし画定されている。図示の例では、このアクティブ領域Ｋ１は矩形状であり、図で横方向に延びた一対の縁Ｋ１ｈと、図で縦方向に延びた一対の縁Ｋ１ｖとを有する。これらの縁は素子分離領域Ｅ１の縁でもある。
【００１１】
アクティブ領域Ｋ１の中央部を横方向に延びた帯状の部分を覆うようにゲート電極Ｇ１が設けられている。ゲート電極Ｇ１は例えばポリシリコンで形成され、ゲート絶縁膜ＧＩ１を介してアクティブ領域Ａ１上に形成されている。ゲート電極Ｇ１はアクティブ領域Ａ１外において、配線パターンに接続されている。ゲート電極Ｇ１は配線パターンと一体的に形成されることが多いが、図ではゲート電極のみその形状を示し、ゲート電極に接続される配線パターン及び配線パターンを介して接続される他の回路部分は、電源Ｖｄｓ、信号源Ｖｇｓ、及びリード線Ｗとして概略的に示されている。
【００１２】
アクティブ領域Ｋ１の一部、図では上部にドレインＤ１が形成されている。ドレインＤ１は、アクティブ領域Ｋ１のうちの、ゲート電極Ｇ１の一方の側、図では上側の大部分を占める。アクティブ領域Ｋ１の他の一部、図では下部にソースＳ１が形成されている。ソースＳ１は、アクティブ領域Ｋ１のうちの、ゲート電極Ｇ１の他方の側、図では下側の大部分を占める。図示の例ではドレインＤ１及びソースＳ１はともに矩形状であり、ドレインＤ１及びソースＳ１の幅Ｂ１は、アクティブ領域Ｋ１の幅Ａ１よりも狭く、一つの横方向に延びた縁がゲート電極Ｇ１の縁と略一致し、これに平行な他の縁が素子分離領域Ｅ１の一つの横方向の縁Ｋ１ｈに一致しているが、縦方向に延びた縁、即ち側縁Ｄ１ｖ、Ｓ１ｖが素子分離領域Ｅ１の縦方向の縁Ｋ１ｖから距離（ゲート電極Ｇ１の幅方向の距離）Ｃ１だけ離隔されている。
【００１３】
ドレインＤ１及びソースＳ１は、Ｎ＋型となるようにドーピング（不純物注入）された層である。一方、アクティブ領域Ｋ１のうちのドレインＤ１及びソースＳ１以外の部分は、Ｐ型となるように、例えばその全体に亘り同じ不純物が同じ濃度でドーピングされている。
【００１４】
Ｐ型領域のうちの、ドレインＤ１とソースＳ１の間に位置し、ゲート電極Ｇ１に覆われた部分がチャンネルＣＨ１を構成する。チャンネルＣＨ１も、その側縁ＣＨ１ｖが、素子分離領域Ｅ１の縦方向の縁Ｋ１ｖから離隔されている。ドレインＤ１、ソースＳ１、及びチャンネルＣＨ１の側縁Ｄ１ｖ、Ｓ１ｖ、及びＣＨ１ｖと、素子分離領域Ｅ１の縦方向の縁Ｋ１ｖとの間の領域は、後述の理由で
それぞれ、ドレイン側回り込み領域ＭＤ１、ソース側回り込み領域ＭＳ１、回り込み用チャンネル領域ＭＣ１と呼ばれ、これらの全体を纏めて「回り込み領域」Ｍ１と呼ぶこともある。
【００１５】
上記の構成を有するＮＭＯＳは、Ｉｏｎ／Ｉｏｆｆ比が良好であることが分った。以下、その理由につき説明する。
【００１６】
上記のＮＭＯＳのオン電流Ｉｏｎ及びオフ電流Ｉｏｆｆはそれぞれ以下のように定義される。即ち図１に示すように、ゲート電極Ｇ１−ソースＳ１間に閾値（Ｖｔ）よりも高い電圧Ｖｇｓ＝Ｖｇを印加し、ドレインＤ１−ソースＳ１間に、ＮＭＯＳを飽和状態にするのに十分な電圧Ｖｄｓを印加したときにドレインＤ１−ソースＳ１間に流れる電流がオン電流Ｉｏｎである。一方、図２に示すように、ドレインＤ１−ソースＳ１間に上記と同じ電圧Ｖｄｓを印加し、ゲート電極Ｇ１−ソースＳ１間に印加する電圧Ｖｇｓをゼロ（Ｖｇｓ＝０）としたときにドレインＤ１−ソースＳ１間に流れる電流（リーク電流）がオフ電流Ｉｏｆｆである。
【００１７】
図１に示すように、ドレイン電圧Ｖｄｓ及びゲート電圧Ｖｇｓ＝Ｖｇをともに印加した場合、ドレインＤ１からソースＳ１に電流が流れる。その電流にはチャンネルＣＨ１を通るもののみならず、チャンネルＣＨ１の幅方向に広がって、回り込み領域Ｍ１のうちの、チャンネルＣＨ１に隣接する部分ＭＣ１を通って流れるものがあり、これらの総和がオン電流Ｉｏｎとなる。即ち、回り込み領域Ｍ１が設けられていない場合の同様のオン電流（Ｉｏｎｒ）に比べ、回り込み領域を通る電流の分（ΔＩｏｎ）だけオン電流が増加している。従って、Ｉｏｎ＝Ｉｏｎｒ＋ΔＩｏｎと表わされる。
【００１８】
図２に示すように、ドレイン電圧Ｖｄｓを印加し、ゲート電圧Ｖｇｓをゼロとした場合にドレインＤ１からソースＳ１に流れる電流は殆どチャンネルＣＨ１を通るもののみから成り、回り込み領域Ｍ１を介して流れるものは極めて小さく無視できる程度である。従って、オフ電流は、回り込み領域Ｍ１が設けられていない場合のオフ電流（Ｉｏｆｆｒ）と略同じである。従って、Ｉｏｆｆ＝Ｉｏｆｆｒと表わされる。
【００１９】
その結果、オン電流−オフ電流比（Ｉｏｎ／Ｉｏｆｆ）は（Ｉｏｎｒ＋ΔＩｏｎ）／Ｉｏｆｆｒとなり、従来（Ｉｏｎｒ／Ｉｏｆｆ）よりも大きくなる。逆に、オン電流が従来と同じとなるように、素子寸法（例えばゲート電極幅）を変えた場合、オフ電流が従来よりも小さくなり、やはり、オン電流−オフ電流比が大きくなる。
【００２０】
上記のように、回り込み領域を設けることによりオン電流が増加する一方、オフ電流は殆ど変わらない理由を以下に説明する。回り込み領域を流れる電流（以下「回り込み電流」と言う）が辿る経路は曲線的であるので、チャンネルＣＨ１を流れる電流が辿る経路よりも長い。即ち、回り込み電流にとっての実効的チャンネル長は、ドレインＤ１−ソースＳ１間のチャンネルＣＨ１のチャンネル長よりも長い。
【００２１】
チャンネルを流れる電流とチャンネル長との関係については、上記の文献１で検討されている。即ち上記文献１のＦｉｇｕｒｅ　２５に示されるように、オン電流Ｉｏｎ（Ｆｉｇｕｒｅ　２５の縦軸”ＩＤ”　又は説明文中の”ＩＤＳＡＴ”）は、チャンネル長（Ｆｉｇｕｒｅ　２５では　”ＬＥＰ”）に対して略反比例して減少するのに対し、上記文献１のＦｉｇｕｒｅ　２４に示されるように、オフ電流Ｉｏｆｆ（Ｆｉｇｕｒｅ　２４の縦軸又は説明文中の”ＩＯＦＦ”）は、チャンネル長（Ｆｉｇｕｒｅ　２４では　”ＬＥＰ”）に対して略指数関数的に減少する。即ち、Ｌをチャンネル長とし、ａ、ｂを定数とするとき、ａ＊ｂ−Ｌで表わされる曲線に沿って減少する。なお、Ｆｉｇｕｒｅ　２４では縦軸のみが対数目盛りであるので、同図で傾斜した直線に沿う変化は指数関数的変化を表わす。
【００２２】
従って、実効的チャンネル長が長い回り込み電流は、Ｉｏｎの増加に寄与する一方、Ｉｏｆｆの増加への寄与は極めて小さく、無視し得る。図１及び図２はこのことを概略的に示す。即ち、図１のように、オン電流が流れるときには、回り込み電流も流れるのに対し、図２のように、オフ電流が流れるときには、回り込み電流が流れない。
【００２３】
このように、本実施の形態では、左右の回り込み領域を設けることで、オン電流−オフ電流の比を大きくすることができる。このため、回路待機時の消費電力を増加させないで動作速度を高めることができる。
【００２４】
実施の形態２．
図４は、本発明の実施の形態２のＮＭＯＳのゲートオン時の動作を示す概略上面図であり、図５は図４からゲート電極及びゲート絶縁膜を除去した上面図である。この実施の形態では、実施の形態１と同様の部材、部分には、同様の符号が付されている。但し、添え字が「１」ではなく「２」としてある。
【００２５】
この実施の形態は、実施の形態１と略同様であるが、ゲート電極（及びゲート絶縁膜）の形状が異なる。即ち、この実施の形態のゲート電極Ｇ２は、チャンネルＣＨ２のみならず、回り込み領域Ｍ２の全体を覆うように形成されている。
【００２６】
このようにした場合、ゲートオン時に回り込み領域Ｍ２の全体に電圧を印加できるので、ドレインＤ２の側縁から出てソースＳ２の側縁に入る回り込み電流も発生し、この回り込み電流により実施の形態１よりもオン電流の値を増加させることができ、オン電流−オフ電流比をさらに向上させることができる。
【００２７】
実施の形態３．
図６は、本発明の実施の形態３のＮＭＯＳのゲートオン時の動作を示す概略上面図、図７は、図６からゲート電極及びゲート絶縁膜を除去した上面図である。この実施の形態では、実施の形態２と同様の部材、部分には、同様の符号が付されている。但し、添え字が「２」ではなく「３」としてある。
【００２８】
この実施の形態は、実施の形態２と略同様であるが、ドレイン、ソース、回り込み領域、ゲート電極の形状が異なる。即ち、この実施の形態のドレインＤ３及びソースＳ３は、互いに近接する部分Ｄ３ａ、Ｓ３ａにおいてのみ、その幅が狭く、ゲート電極Ｇ３の幅方向において、素子分離領域Ｅ３から離れている一方、互いに遠く離れた部分Ｄ３ｂ、Ｓ３ｂにおいては、アクティブ領域Ｋ３の幅Ａ３と同じであり、素子分離領域Ｅ３に接している。回り込み領域Ｍ３は、ドレインＤ３、ソースＳ３のうちの互いに近接した部分Ｄ３ａ、Ｓ３ａと素子分離領域Ｅ３との間、及びチャンネルＣＨ３と素子分離領域Ｅ３との間に形成されている。言換えると、回り込み領域Ｍ３は、アクティブ領域Ｋ３のうちの、ソースＳ３とドレインＤ３の間に位置するチャンネルＣＨ３をゲート電極Ｇ３の幅方向に延長した部分ＭＣ３と、これに対しゲート電極Ｇ３の長さ方向に隣接する部分ＭＤ３、ＭＳ３のみを占めるように形成されている。そして、ゲート電極Ｇ３は、チャンネルＣＨ３のみならず、上記の回り込み領域Ｍ３の全体を覆うように形成されている。
【００２９】
このように構成した場合も、ドレインＤ３、ソースＳ３のうちの互いに近接した部分Ｄ３ａ、Ｓ３ａの幅Ｂ３が実施の形態２のドレインＤ２、ソースＳ２の幅Ｂ２と同じであれば、オン電流が実施の形態２と略同様となる。実施の形態２では、ドレインＤ２、ソースＳ２のうちの互いに遠く離れた部分から出入りする回り込み電流は極めて小さく、無視できるからである。
【００３０】
一方、実施の形態３では、実施の形態１及び実施の形態２に比べ、ドレインＤ３、ソースＳ３のうちの互いに遠く離れた部分Ｄ３ｂの幅が広く、また実施の形態２に比べゲート電極Ｇ３の寸法が小さいので、ドレインＤ３、ソースＳ３へのコンタクトの形成に利用し得る面積が広くなり、コンタクト形成が容易であると言う利点がある。
【００３１】
実施の形態４．
図８は、本発明の実施の形態４のＮＭＯＳのゲートオン時の動作を示す概略上面図、図９は図８からゲート電極及びゲート絶縁膜を除去した上面図である。この実施の形態では、実施の形態１と同様の部材、部分には、同様の符号が付されている。但し、添え字が「１」ではなく「４」としてある。
【００３２】
この実施の形態は、実施の形態１と略同様であるが、ドレイン及びソースがゲート電極の幅方向において分割されて形成されており、この分割されたドレイン及びソースの各分割部分Ｂ４の幅の合計が、アクティブ領域Ｋ４の幅Ａ４よりも小さい。そして、ドレインＤ４、ソースＳ４の分割に伴いこれらの間に位置するチャンネルＣＨ４も分割されている。さらに、分割されたドレインＤ４相互間、分割されたソースＳ４相互間、分割されたチャンネルＣＨ４相互間にも回り込み領域Ｍ４が形成されている。
【００３３】
このような構成では、分割されたドレインＤ４、ソースＳ４、チャンネルＣＨ４相互間に形成された回り込み領域Ｍ４のため、回り込み電流が増え、その結果オン電流−オフ電流比が一層良好となる。特に、分割されたドレインＤ４、ソースＳ４の幅の合計が、実施の形態１のドレインＤ１、ソースＳ１の幅と同じであり、また、３つの回り込み領域Ｍ４の幅の合計が実施の形態１の２つの回り込み領域Ｍ１の幅の合計と同じであるとした場合、回り込み電流の密度は、ドレイン、ソースの側縁の近傍において高く、そこから離れるに従って低くなるので、実施の形態１の構成よりも実施の形態３の構成の方がオン電流−オフ電流比が一層良好である。
【００３４】
実施の形態５．
図１０は、本発明の実施の形態５のＮＭＯＳのゲートオン時の動作を示す概略上面図であり、図１１は図１０からゲート電極及びゲート絶縁膜を除去した上面図である。この実施の形態では、実施の形態４と同様の部材、部分には、同様の符号が付されている。但し、添え字が「４」ではなく「５」としてある。
【００３５】
実施の形態５は、実施の形態４と略同様であり、その違いは、実施の形態２の実施の形態１に対する違いと同様である。即ち、この実施の形態のゲート電極Ｇ５は、チャンネルＣＨ５のみならず、回り込み領域Ｍ５の全体を覆うように形成されている。
【００３６】
このようにした場合、ゲートオン時に回り込み領域Ｍ５の全体に電圧を印加できるので、ドレインＤ５の側縁から出てソースＳ２の側縁に入る回り込み電流も発生し、この回り込み電流により、実施の形態４よりもオン電流の値を増加させることができ、オン電流−オフ電流比が、実施の形態４よりもさらに良好となる。
【００３７】
実施の形態６．
図１２は、本発明の実施の形態６のＮＭＯＳのゲートオン時の動作を示す概略上面図、図１３は、図１２からゲート電極及びゲート絶縁膜を除去した上面図である。この実施の形態では、実施の形態５と同様の部材、部分には、同様の符号が付されている。但し、添え字が「５」ではなく「６」としてある。
【００３８】
この実施の形態は、実施の形態５と略同様であり、その違いは、実施の形態３の実施の形態２に対する違いと同様である。即ち、本実施の形態は、実施の形態５に比べ、ドレイン、ソース、回り込み領域の形状、ゲート電極の形状が異なる。即ち、この実施の形態のドレインＤ６及びソースＳ６は、互いに近接する部分Ｄ６ａ、Ｓ６ａにおいてのみ分割されており、ゲート電極Ｇ６の幅方向において、素子分離領域Ｅ６から離れているが、互いに遠く離れた部分Ｄ６ｂ、Ｓ６ｂにおいては、分割されておらず、またアクティブ領域Ｋ６の幅Ａ６と同じであり、素子分離領域Ｅ６の縦方向の縁Ｋ６ｖに接している。回り込み領域Ｍ６は、ドレインＤ６、ソースＳ６の互いに近接した部分Ｄ６ａ、Ｓ６ａ相互間、及びこれらと素子分離領域Ｅ６との間、及び分割されたチャンネルＣＨ６相互間、及びこれらと素子分離領域Ｅ６との間に形成されている。言換えると、回り込み領域Ｍ６は、アクティブ領域Ｋ６のうちの、ソースＳ６とドレインＤ６の間に位置するチャンネルＣＨ６をゲート電極Ｇ６の幅方向に延長した部分ＭＣ６と、これに対しゲート電極Ｇ６の長さ方向に隣接する部分ＭＤ６、ＭＳ６のみを占めるように形成されている。そして、ゲート電極Ｇ６は、チャンネルＣＨ６のみならず、上記の回り込み領域Ｍ６の全体を覆うように形成されている。
【００３９】
このように構成した場合も、ドレインＤ６、ソースＳ６の互いに近接した部分Ｄ６ａ、Ｓ６ａの幅Ｂ６の合計が実施の形態５のドレインＤ５、ソースＳ５の幅Ｂ５の合計と同じであれば、オン電流が実施の形態５と略同様となる。実施の形態５では、ドレインＤ５、ソースＳ５のうちの互いに遠く離れた部分から出入りする回り込み電流は極めて小さく、無視し得るからである。
【００４０】
一方、実施の形態６では、実施の形態１及び実施の形態５に比べ、ドレインＤ６、ソースＳ６のうちの互いに離れた部分Ｄ６ｂの幅が広く、また実施の形態５に比べゲート電極Ｇ６の寸法が小さいので、ドレインＤ６、ソースＳ６へのコンタクトの形成に利用し得る面積が広くなり、コンタクト形成が容易であると言う利点がある。
【００４１】
実施の形態７．
図１４は、本発明の実施の形態７のＮＭＯＳのゲートオン時の概略上面図、図１５は図１４からゲート電極及びゲート絶縁膜を除去した上面図である。この実施の形態では、実施の形態１と同様の部材、部分には、同様の符号が付されている。但し、添え字が「１」ではなく「７」としてある。この実施の形態のＮＭＯＳは、ＳＲＡＭの形成に適したＳＯＩ構造のＮＭＯＳである。
【００４２】
この実施の形態は実施の形態１と略同様であるが、以下の点で異なる。即ち、ドレインＤ７およびソースＳ７が、ゲート電極Ｇ７の幅方向において、素子分離領域Ｅ７から離間（Ｃ７）した部分を有するのは、一方の側、図示の例では図で右側のみであり、他方の側、即ち図で左側ではドレインＤ７及びソースＳ７が素子分離領域Ｅ７に接している。
【００４３】
より具体的には、この実施の形態では、アクティブ領域Ｋ７の幅が、ドレイン側とソース側とで異なる。そして、ドレインＤ７は、図で左側の縁は素子分離領域Ｅ７の縁と一致している一方、ソースＳ７に近接する部分Ｄ７ａにおいて、その位置におけるアクティブ領域Ｋ７の幅よりも狭く、図で右側の縁が、その位置における素子分離領域Ｅ７から離隔されており、ドレインＤ７と素子分離領域Ｅ７との間に回り込み領域Ｍ７が形成されている。ドレインＤ７の幅はソースＳ７から離れるに従って段階的に幅が大きくなっており、ソースＳ７から離れた位置では、ドレインＤ７の右側の縁がその位置における素子分離領域Ｅ７の縁に一致している。
【００４４】
一方、ソースＳ７は、略矩形状をなし、その全体が、対応する位置におけるアクティブ領域Ｋ７の幅よりも狭く、図で左側の縁は素子分離領域Ｅ７の縁と一致している一方、図で右側の縁がその位置における素子分離領域Ｅ７から離隔されており、ソースＳ７と素子分離領域Ｅ７と間に回り込み領域Ｍ７及びボディコンタクト領域ＢＣ７が形成されている。
【００４５】
ボディコンタクト領域ＢＣ７は、Ｐ＋型となるようにドーピングされている。このボディコンタクト領域ＢＣ７のドーピングは、例えば点線ＢＣＷ７で示す開口を有するマスクを用いてイオン注入することにより行われる。ボディコンタクト領域ＢＣ７も本実施の形態のアクティブ領域Ｋ７の一部を成す。
【００４６】
さらに、チャンネルＣＨ７は、その位置におけるアクティブ領域Ｋ７の幅よりも狭く、チャンネルＣＨ７と素子分離領域Ｅ７との間に回り込み領域Ｍ７が形成されている。
【００４７】
このような構成であっても、回り込み領域Ｍ７のためにオン電流が増加し、オン電流−オフ電流比が改善される。
【００４８】
本実施の形態の説明から理解されるように、ドレイン、ソース、回り込み領域の形状や形成位置は、コンタクトの配置などに応じて適宜変更可能である。
【００４９】
なお、上記の実施の形態は、ｎチャンネル型ＭＯＳＦＥＴに関するものであるが、本発明はｐチャンネル型ＭＯＳＦＥＴにも適用可能であり、さらに平面型のＭＩＳＦＥＴ一般に適用可能である。
【００５０】
【発明の効果】
上記のように本発明では、ドレインおよびソースに回り込み領域を設けることで、オン電流値−オフ電流値の比を向上させることができ、回路待機時の消費電力を増加させないで動作速度を改善することができる。
【００５１】
また、回り込み領域の全体を覆うようにゲート電極を形成することにより、回り込み領域全体にゲート電圧を印加でき、より多くのオン電流を流すことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１のＮＭＯＳのゲートオン時の動作を示す概略上面図、並びにそのＸ−Ｘ’断面図及びＹ−Ｙ’断面図である。
【図２】図１のＮＭＯＳゲートオフ時の動作を示す概略上面図、並びにそのＸ−Ｘ’断面図及びＹ−Ｙ’断面図である。
【図３】図１からゲート電極及びゲート絶縁膜を除去した上面図である。
【図４】本発明の実施の形態２のＮＭＯＳのゲートオン時の動作を示す概略上面図である。
【図５】図４からゲート電極及びゲート絶縁膜を除去した上面図である。
【図６】本発明の実施の形態３のＮＭＯＳのゲートオン時の動作を示す概略上面図である。
【図７】図６からゲート電極及びゲート絶縁膜を除去した上面図である。
【図８】本発明の実施の形態４のＮＭＯＳのゲートオン時の動作を示す概略上面図である。
【図９】図８からゲート電極及びゲート絶縁膜を除去した上面図である。
【図１０】本発明の実施の形態５のＮＭＯＳのゲートオン時の動作を示す概略上面図である。
【図１１】図１０からゲート電極及びゲート絶縁膜を除去した上面図である。
【図１２】本発明の実施の形態６のＮＭＯＳのゲートオン時の動作を示す概略上面図である。
【図１３】図１２からゲート電極及びゲート絶縁膜を除去した上面図である。
【図１４】本発明の実施の形態７のＮＭＯＳのゲートオン時の動作を示す概略上面図である。
【図１５】図１４からゲート電極及びゲート絶縁膜を除去した上面図である。
【符号の説明】
ＣＨ１〜ＣＨ７　チャネル、　Ｄ１〜Ｄ７　ドレイン、　Ｅ１〜Ｅ７　素子分離領域、　Ｇ１〜Ｇ７　ゲート電極、　ＧＩ１〜ＧＩ７　ゲート絶縁膜、　Ｋ１〜Ｋ２　アクティブ領域、　Ｍ１〜Ｍ７　回り込み領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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