(57)【要約】【課題】チャネル部の厚みをエピタキシャル層厚およびトップゲート拡散層の拡散深さで決定する従来の接合型電界効果トランジスタでは、エピタキシャル層厚のウェハ内、ウェハ間バラツキによりチャネル部の厚みが変化しトランジスタ特性のバラツキが大きく問題となっている。本発明は特性バラツキの少ない接合型電界効果トランジスタを提供することを目的とする。【解決手段】エピタキシャル層を形成する代わりにイオン注入と熱処理により拡散層を形成することで接合型電界効果トランジスタのチャネルの厚みを高精度に決定できるので、接合型電界効果トランジスタのＩＤＳＳやＶＰ等の特性をウェハ間、ウェハ内で均一かつ高精度に制御できる。【選択図】  図１
2004228120.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板と、前記一導電型半導体基板上に設けられた一導電型半導体層と、前記半導体層に設けられた逆導電型の拡散領域と、前記逆導電型の拡散領域表面に形成された矩形の一導電型トップゲート拡散層と、前記逆導電型の拡散領域内にあって前記トップゲート拡散層を挟んで形成された逆導電型のソース・ドレイン拡散層とからなることを特徴とする接合型電界効果トランジスタ。
【請求項２】
一導電型半導体基板上に一導電型半導体層を成長させる工程と、前記一導電型半導体層に逆導電型の拡散領域を形成する工程と、前記逆導電型の拡散領域表面に形成された矩形の一導電型トップゲート拡散層を形成する工程と前記トップゲート拡散層を挟んで逆導電型半導体拡散領域内に逆導電型のソース・ドレイン拡散層を形成する工程とを備えた接合型電界効果トランジスタの製造方法。
【請求項３】
前記逆導電型半導体拡散領域が、イオン注入と熱処理により形成されることを特徴としている請求項２記載の接合型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はチャネル部の厚みが精密に制御された接合型電界効果トランジスタおよびその製造方法に関するものである。
【０００２】
【従来の技術】
以下、従来の接合型電界効果トランジスタおよびその製造方法について説明する。
【０００３】
図３は従来のエピタキシャル層をチャネルとして使用するＮチャネル型の接合型電界効果トランジスタの模式図で、図３（ａ）は平面図、図３（ｂ）はＸ−Ｘ断面図である。
【０００４】
Ｐ＋型半導体基板１の上に、Ｐ型エピタキシャル層２、Ｎ型エピタキシャル層３が順に積層されており、Ｐ型トップゲート拡散層４、Ｎ＋型ソース拡散層５、Ｎ＋型ドレイン拡散層６がＮ型エピタキシャル層３内に形成されている。Ｐ型トップゲート拡散層４の底面とＰ型エピタキシャル層２との間に挟まれたＮ型エピタキシャル層３の領域がチャネル部７となる。また、各接合型電界効果トランジスタ間はＰ型分離拡散層８により分離されている。
【０００５】
図４は従来の接合型電界効果トランジスタの製造工程説明図である。
【０００６】
まず、図４（ａ）のように、抵抗率０．０１Ω・ｃｍ程度のＰ＋型半導体基板１に抵抗率１〜２Ω・ｃｍのＰ型エピタキシャル層２を形成し、さらに抵抗率１〜２Ω・ｃｍで厚みが２〜３μｍのＮ型エピタキシャル層３を形成し、Ｎ型エピタキシャル層３を貫通するＰ型分離拡散層８を形成する。次に、図４（ｂ）に示すように、トップゲートとしてイオン注入法及び熱処理によりＮ型エピタキシャル層３表面から１μｍ程度の深さに達するＰ型トップゲート拡散層４を選択的に形成する。このＰ型トップゲート拡散層４の形成にあたっては、Ｎ＋型ドレイン拡散層６からＮ＋型ソース拡散層５に流れる電流値をモニターし、例えば１０５０℃での熱処理時間を変化させることにより、主としてＰ型トップゲート拡散層４の拡散深さを制御し、このＰ型トップゲート拡散層４とＰ型エピタキシャル層２との間に挟まれた薄いＮ型エピタキシャル層３からなるチャネル部７の厚みを所望の厚みに形成する。この後、図４（ｃ）に示すように、Ｎ＋型ソース拡散層５、Ｎ＋型ドレイン拡散層６を形成する。このように、Ｐ型トップゲート拡散層４の拡散深さを制御し、ゲート・ソース間短絡時の電圧・電流特性である飽和ドレイン電流ＩＤＳＳや、接合型電界効果トランジスタのピンチオフ電圧ＶＰを所望の値にすることが製造段階における重要な要素となっている。
【０００７】
このように、従来の接合型電界効果トランジスタを製造するに際しては、通常予め製造ロットの中の数枚を抜き取って、何回か熱処理時間を変えて熱処理することによってＰ型トップゲート拡散深さを試行的に変化させ、最適熱処理時間を求めるという手法が採用されている。しかしながら、この手法でも個々のウェハが有するＮ型エピタキシャル層３の不純物濃度、厚みに関してウェハ間、ウェハ面内でバラツキがあるため、接合型電界効果トランジスタのチャネル部７の厚みが所望の設定範囲に収まらない。また、ウェハが受ける熱量が拡散炉内の位置で微妙に異なっているのでＰ型トップゲート拡散層４の深さが均一ではなく、Ｐ型トップゲート拡散層４直下の薄いエピタキシャル層からなるチャネル部７の厚みがウェハ間、ウェハ面内で不均一となり、ゲート・ソース短絡時の飽和ドレイン電流ＩＤＳＳや、接合型電界効果トランジスタのピンチオフ電圧ＶＰにバラツキが生じ、ウェハ間、ウェハ面内で均一な特性が得られないという問題があった。
【０００８】
そこで、Ｎ型エピタキシャル層３を成長させる時に、その厚みバラツキの少ない枚葉型のエピタキシャル装置を用いたり、ウェハの熱処理時にウェハの枚数を制限してフラットボートに載せて熱処理することも行われている。これらの技術は、チャネル部７の厚みを均一にすることにおいて一応の効果を奏している（例えば特許文献１参照）。
【０００９】
【特許文献１】
特開２０００−１３８２３３号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、エピタキシャルウェハを得るためにバラツキの少ない枚葉型のエピタキシャル装置を用いたり、ウェハの熱処理時にウェハの枚数を制限してフラットボートに載せて熱処理する製造方法を用いると、処理能力が大幅に低下して製造コストの増大を招くとともに接合型電界効果トランジスタに要求される特性の高精度化によりバラツキの許容範囲は狭くなり、許容範囲に収まる特性を有する接合型電界効果トランジスタを得ることが困難であるという問題があった。
【００１１】
本発明は、上記従来の問題点を解決するもので接合型電界効果トランジスタのＩＤＳＳや、ＶＰの制御を容易にすることができる接合型電界効果トランジスタおよびその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明の接合型電界効果トランジスタは、一導電型半導体基板と、前記一導電型半導体基板上に設けられた一導電型半導体層と、前記半導体層に設けられた逆導電型の拡散領域と、前記逆導電型の拡散領域表面に形成された矩形の一導電型トップゲート拡散層と、前記逆導電型の拡散領域内にあって前記トップゲート拡散層を挟んで形成された逆導電型のソース・ドレイン拡散層とから構成されている。
【００１３】
また、本発明による接合型電界効果トランジスタの製造方法は、一導電型半導体基板上に一導電型半導体層を成長させる工程と、前記一導電型半導体層に逆導電型の拡散領域を形成する工程と、前記逆導電型の拡散領域表面に形成された矩形の一導電型トップゲート拡散層を形成する工程と、前記トップゲート拡散層を挟んで逆導電型の拡散領域内に逆導電型のソース・ドレイン拡散層を形成する工程とを備えたことを特徴としている。
【００１４】
【発明の実施の形態】
以下、本発明の一実施形態について図面を参照しながら説明する。図１は本発明の接合型電界効果トランジスタの模式図で、図１（ａ）は平面図、図１（ｂ）はＹ−Ｙ断面図である。Ｐ＋型半導体基板９の上にＰ型エピタキシャル層１０が形成されており、Ｐ型エピタキシャル層１０にＮ型拡散層１１が形成されている。さらにＰ型トップゲート拡散層１２、Ｎ＋型ソース拡散層１３、Ｎ＋型ドレイン拡散層１４がＮ型拡散層１１内に形成されている。Ｐ型トップゲート拡散層１２の底面とＰ型エピタキシャル層１０との間に挟まれたＮ型拡散層１１の領域がチャネル部１５となる。以上述べた本発明の接合型電界効果トランジスタによれば、分離拡散層を必要としないため、小型化を図ることができる。
【００１５】
次に、本発明の接合型電界効果トランジスタの製造方法について説明する。
【００１６】
図２は本発明の接合型電界効果トランジスタの製造工程説明図である。まず、図２（ａ）に示すように、抵抗率０．０１Ω・ｃｍ程度のＰ＋型半導体基板９に抵抗率０．５〜１０Ω・ｃｍで厚みが３〜１０μｍのＰ型エピタキシャル層１０を形成する。次に、素子形成領域としてイオン注入法及び熱処理によりＰ型エピタキシャル層１０表面から２〜５μｍ程度の深さに達するＮ型拡散層１１を選択的に形成する。
【００１７】
次に、図２（ｂ）に示すように、トップゲートとしてイオン注入法及び熱処理によりＮ型拡散層１１表面から１μｍ程度の深さに達するＰ型トップゲート拡散層１２を選択的に形成する。
【００１８】
この後、図２（ｃ）に示すようにＮ＋型ソース拡散層１３、Ｎ＋型ドレイン拡散層１４をイオン注入により形成する。
【００１９】
以上に述べた本発明の接合型電界効果トランジスタの製造方法によれば、素子領域となるＮ型拡散層１１とＰ型トップゲート拡散層１２は共に表面からのイオン注入によりその接合位置が決定されるため、Ｐ型エピタキシャル層１０の厚みが１枚毎に異なっても、Ｐ型エピタキシャル層１０とＰ型トップゲート拡散層１２との間に形成されるＮ型のチャネル部１５の厚みはこの２回のイオン注入によって決定することにより、接合型電界効果トランジスタの特性を決定するチャネル部の厚みをウェハ間、ウェハ面内で高精度に形成することができる。なお、上記説明はＮチャネル型の接合型電界効果トランジスタのものであるが、本発明の製造方法はＰチャネル型の接合型電界効果トランジスタに適用することも可能である。
【００２０】
【発明の効果】
以上、詳述しましたように、本発明の接合型電界効果トランジスタの製造方法によれば、チャネル部の厚みを２回のイオン注入により決定することで、Ｎ型エピタキシャル層の厚みに依存してばらついた従来の接合型電界効果トランジスタのＩＤＳＳやＶＰ等の特性をウェハ間、ウェハ面内で均一かつ高精度に制御することができる。また、本発明の接合型電界効果トランジスタは、各接合型電界効果トランジスタ間に分離拡散層を必要としないため、小型化を図ることが可能である。
【図面の簡単な説明】
【図１】（ａ）は本発明の接合型電界効果トランジスタの平面図
（ｂ）はその断面図
【図２】本発明の接合型電界効果トランジスタの製造工程説明図
【図３】（ａ）は従来の接合型電界効果トランジスタの平面図
（ｂ）はその断面図
【図４】従来の接合型電界効果トランジスタの製造工程説明図
【符号の説明】
１  Ｐ＋型半導体基板
２  Ｐ型エピタキシャル層
３  Ｎ型エピタキシャル層
４  Ｐ型トップゲート拡散層
５  Ｎ＋型ソース拡散層
６  Ｎ＋型ドレイン拡散層
７  チャネル部
８  Ｐ型分離拡散層
９  Ｐ＋型半導体基板
１０  Ｐ型エピタキシャル層
１１  Ｎ型拡散層
１２  Ｐ型トップゲート拡散層
１３  Ｎ＋型ソース拡散層
１４  Ｎ＋型ドレイン拡散層
１５  チャネル部
【図１】
2004228120.tif 000003
【図２】
2004228120.tif 000004
【図３】
2004228120.tif 000005
【図４】
2004228120.tif 000006