(57)【要約】【課題】ボンディングパットの数の削減によってチップサイズを縮小する。【解決手段】絶縁膜に開口を設けて配線の電極部分を露出させたボンディングパッドが設けられている半導体装置において、単一の電極部分に複数の開口が設けられ、夫々の開口にボンディングワイヤを接続する。そして、前記夫々の開口にボンディングワイヤが接続された複数のボンディングワイヤが同一のリード、或いは隣接して配置される複数のリードに夫々接続する。こうした構成によれば、電源セルは、通常の電源セルが２つ配置される領域に拡大して配置してあるので、電源セル間の領域も電源セルとして利用して、同等の占有面積で電源容量をより増加させることが可能になるため、半導体チップ全体で必要となるボンディングパッドの数を減少させ、ボンディングパッドの配置に必要となる半導体チップの外周長を縮小し、半導体チップのチップサイズを縮小することができる。【選択図】　　　　図２
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【特許請求の範囲】
【請求項１】
絶縁膜に開口を設けて配線の電極部分を露出させたボンディングパッドが設けられている半導体装置において、
単一の電極部分に複数の開口が設けられ、夫々の開口にボンディングワイヤを接続することを特徴とする半導体装置。
【請求項２】
前記夫々の開口にボンディングワイヤが接続され、接続された複数のボンディングワイヤを同一のリードに接続することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記夫々の開口にボンディングワイヤが接続され、接続された複数のボンディングワイヤを隣接して配置される複数のリードに夫々接続することを特徴とする請求項１に記載の半導体装置。
【請求項４】
絶縁膜に開口を設けて配線の電極部分を露出させたボンディングパッドが設けられている半導体装置において、
単一の前記開口に複数のボンディングワイヤが接続され、接続された複数のボンディングワイヤを隣接して配置される複数のリードに夫々接続することを特徴とする半導体装置。
【請求項５】
前記半導体装置が内部回路としてロジック回路を有することを特徴とする請求項１乃至請求項４の何れか一項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、電源用のボンディングパッドを有する半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置の製造では、単結晶シリコン等のウェハに設けられた複数の素子形成領域に、半導体素子或いは配線パターンを一括形成して所定の回路を構成し、隣接する素子形成領域間のスクライビング領域にてウェハを切断して、夫々の素子形成領域を個々の半導体チップとして分離するダイシングを行い、こうして分離された個々の半導体チップに、例えばベース基板或いはリードフレームに固定するダイボンディング及び半導体チップとリードフレームのリードとを接続するワイヤボンディング等の実装が行なわれる。
【０００３】
このワイヤボンディングを行なうために、半導体チップの周縁部には、最上層の配線の端部に形成した電極を部分的に露出させたボンディングパッドを配置してあり、このボンディングパッドがボンディングワイヤによって前記リードと接続され、半導体装置の実装状態では電源用の前記リードが外部の電源回路と接続されることになる。
【０００４】
電源用のリードから供給される電源は、ボンディングワイヤを介してボンディングパッドに加えられ、このボンディングパッドに接続された電源セルから内部配線によって、コア部分の回路或いは入出力バッファに電源が供給されている。前記電源セルには、サージ・ノイズ等のフィルタ或いは電圧の昇圧・降圧回路等が形成されている。
【０００５】
こうした半導体チップでは、微細化の進展に伴う高集積化により、半導体チップ面積に対して搭載する回路規模が拡大して、例えばロジック回路ではゲート数の増加が進められており、こうした回路規模の拡大によって、より多くの内部回路或いはＩ／Ｏバッファに充分な電流を供給するために、半導体チップにはより多くの電源用ボンディングパッドが必要となる。加えて、前記内部回路の動作周波数が高速化しており、高速化したコア部分の回路或いは入出力バッファが安定した動作をするために充分な電流を供給する必要がある。
【０００６】
このため充分な電源容量を確保するために、図１に示すように、半導体チップ１の周縁部に並設されたボンディングパッド２とリード３とをボンディングワイヤ４によって接続する際に、隣接させて配置した同種の電源セル５のボンディングパッド２を、同一のリード３に接続するダブルボンディングによって電源セル５を並列接続して電流容量を増加させることがある。
【０００７】
【発明が解決しようとする課題】
このようなダブルボンディングによって半導体チップに必要となるボンディングパッドの数が増加し、前記ボンディングパッドの増加に加えて必要となるボンディングパッドの数が更に増加することになる。
【０００８】
こうした多くのボンディングパッドを配置するために、配置されるボンディングパッドの数によって、半導体チップではボンディングパッドを配置するために一定の外周長が必要となる。この半導体チップの外周長の制限によって、コアの回路部分を縮小しても半導体チップのサイズを縮小することができない場合も少なくない。
【０００９】
このよう制限によってチップサイズの縮小が進まない場合には、ウェハからの同時取得数が増加しないために、個々の半導体装置のコスト削減を図ることが難しくなってしまう。
【００１０】
本発明の課題は、これらの問題点を解決し、ボンディングパットの数の削減によってチップサイズを縮小することが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
絶縁膜に開口を設けて配線の電極部分を露出させたボンディングパッドが設けられている半導体装置において、単一の電極部分に複数の開口が設けられ、夫々の開口にボンディングワイヤを接続する。そして、前記夫々の開口にボンディングワイヤが接続された複数のボンディングワイヤが同一のリード、或いは隣接して配置される複数のリードに夫々接続する。
【００１２】
また、絶縁膜に開口を設けて配線の電極部分を露出させたボンディングパッドが設けられている半導体装置において、単一の前記開口に複数のボンディングワイヤを接続し、接続した複数のボンディングワイヤを隣接して配置される複数のリードに夫々接続する。
【００１３】
上述した本発明によれば、電源セルは、通常の電源セルが２つ配置される領域に拡大して配置してあるので、電源セル間の領域も電源セルとして利用することができる。このため、同等の占有面積で電源容量をより増加させることが可能になり半導体チップ全体で必要となる電源セルの数を減少させることが可能になるので、ボンディングパッドの数を減少させることによって、ボンディングパッドの配置に必要となる半導体チップの外周長を縮小し、半導体チップのチップサイズを縮小することが可能となる。
【００１４】
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１５】
【発明の実施の形態】
（実施の形態１）
図２は、本発明の一実施の形態である半導体装置の要部を示す部分平面図である。本実施の形態の半導体装置では、半導体チップ１の周縁部に並設されたボンディングパッド２と半導体装置の外部端子となるリード３とがボンディングワイヤ４によって接続されている。
【００１６】
ボンディングパッド２は、半導体チップ１の主面を覆う保護絶縁膜に開口を設けて最上層の配線の端部に形成した電極６を部分的に露出させてあり、半導体装置の実装状態では電源用のリード３が外部の電源回路と接続され、ボンディングワイヤ４及びリード３を介して外部の電源回路が電源用のボンディングパッド２と接続されている。
【００１７】
半導体チップ１ではボンディングパッド２に加えられた電源が、サージ或いはノイズを除去するフィルタ、電圧の昇圧・降圧回路等の形成された電源セル５を介して内部の電源配線に接続されて内部回路或いはＩ／Ｏバッファに供給されている。
【００１８】
このボンディングパッド２に関して、本実施の形態では、単一の電極６の保護絶縁膜に２つの開口を設けて２つのボンディングパッド２を形成し、夫々の開口にボンディングワイヤ４の一端を接続し、接続した複数のボンディングワイヤ４の他端を同一のリード３に接続してある。こうして抵抗値の高いボンディングワイヤ４を二重化することにより、ボンディングワイヤ４と電源セル５との間を低抵抗化することができる。
【００１９】
２つのボンディングパッド２が設けられた単一の電極６は単一の電源セル５に接続されており、この単一の電源セル５は、通常の電源セルが２つ配置される領域に拡大して配置してあるので、通常の電源セルよりも電流容量を増加させることができる。
【００２０】
また、従来のダブルボンディングによって隣接させて配置した電源セルを並列接続して電流容量を増加させる場合と比較して、本実施の形態では電源セル間の領域も電源セル５として利用することができるので、同等の占有面積で電源容量をより増加させることが可能になる。
【００２１】
こうした電源セル５ごとの電源容量の増加により半導体チップ１全体で必要となる電源セル５の数を減少させることが可能になり、ボンディングパッド２の数を減少させることによって、ボンディングパッド２の配置に必要となる半導体チップの外周長を縮小し、半導体チップ１のチップサイズを縮小することが可能となる。
【００２２】
また、本実施の形態では、リード３の数に余裕がある場合には、図３に示すように、夫々のボンディングパッド２に接続した複数のボンディングワイヤ４を、隣接して配置された複数のリード３に夫々個別に接続する構成として、リード３部分をより低抵抗化することができる。
【００２３】
（実施の形態２）
半導体装置では、半導体装置の外形を小型化するためにリード及びボンディングワイヤの微細化が進められており、このためリード及びボンディングワイヤが高抵抗化している。本実施の形態は
本実施の形態の半導体装置では、図４に示すように、単一のボンディングパッド２に複数のボンディングワイヤ４の一端を接続し、接続した複数のボンディングワイヤ４の他端を隣接して配置された複数のリード３に夫々接続している。
【００２４】
高抵抗のリード３とボンディングワイヤ４とを二重化することで、リード３とボンディングパッド２との間のリード３部分及びボンディングワイヤ４部分を低抵抗化することができる。
【００２５】
従来は、複数のリード３及びボンディングワイヤ４がそれぞれ別のボンディングパッドに接続されていたが、本実施の形態では単一のボンディングパッド２に接続して、ボンディングパッド２の数を減少させることによって、ボンディングパッド２の配置に必要となる半導体チップの外周長を縮小し、半導体チップ１のチップサイズを縮小することが可能となる。
【００２６】
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００２７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、電源セルは、通常の電源セルが２つ配置される領域に拡大して配置してあるので、通常の電源セルよりも電流容量を増加させることができる。
（２）本発明によれば、上記効果（１）により、電源セル間の領域も電源セルとして利用することができるので、同等の占有面積で電源容量をより増加させることが可能になるという効果がある。
（３）本発明によれば、上記効果（２）により、電源セルごとの電源容量の増加により半導体チップ全体で必要となる電源セルの数を減少させることが可能になり、ボンディングパッドの数を減少させることによって、ボンディングパッドの配置に必要となる半導体チップの外周長を縮小し、半導体チップのチップサイズを縮小することが可能となるという効果がある。
【図面の簡単な説明】
【図１】従来の半導体装置の要部を示す部分平面図である。
【図２】本発明の一実施の形態である半導体装置の要部を示す部分平面図である。
【図３】本発明の一実施の形態である半導体装置の要部を示す部分平面図である。
【図４】本発明の他の実施の形態である半導体装置の要部を示す部分平面図である。
【符号の説明】
１…半導体チップ、２…ボンディングパッド、３…リード、４…ボンディングワイヤ、５…電源セル、６…電極。
【図１】
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【図２】
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【図３】
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【図４】
2004022777.tif 000006