(57)【要約】【課題】積層された半導体チップの接合強度が高く、これにより高い信頼性を確保することができる半導体装置の製造方法及び半導体装置、並びに当該半導体装置を備える電子機器を提供する。【解決手段】電子回路が形成された能動面１０ａを有する基板１０を、能動面１０ａ側から異方性エッチングによりエッチングし、全体に亘って幅がほぼ同一な孔部Ｈ３を形成する。次に、孔部Ｈ３の幅を大きく広げることなく、等方性エッチングにより孔部Ｈ３の底面を曲面にする。形成した孔部Ｈ３に金属を埋め込んで接続端子を形成し、基板１０の裏面をエッチングして埋め込み形成した接続端子の一部を基板１０の裏面から露出させる。【選択図】  図３
2004296488.tif 000002
【特許請求の範囲】
【請求項１】
電子回路が形成された能動面を有する基板の当該能動面側の一部に、幅が全体に亘って開口部の幅とほぼ同一の孔部を形成する孔部形成工程と、
前記孔部における底面の幅を前記開口部の幅とほぼ同一に保ったまま、当該底面を曲面にする曲面形成工程と、
前記孔部に金属を埋め込んで前記電子回路の外部電極となる接続端子を形成する接続端子形成工程と、
前記基板の裏面に対して処理を行い、前記接続端子の一部を露出させる露出工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記曲面形成工程は、等方的エッチングにより前記孔部の前記底面を略半球状の曲面にする工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記露出工程は、前記接続端子の形状を変えることなく前記接続端子の一部を露出させる工程であることを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。
【請求項４】
前記曲面形成工程と前記接続端子形成工程との間に、前記孔部の内壁及び前記底面に絶縁膜を形成する絶縁膜形成工程を含み、
前記露出工程は、前記基板の厚みが前記接続端子の埋め込み深さより僅かに厚い程度になるまで前記基板の裏面をエッチングする第１エッチング工程と、
前記第１エッチング工程におけるエッチング率よりも低いエッチング率で前記基板の裏面をエッチングして前記孔部内に形成された前記絶縁膜を露出させる第２エッチング工程と、
露出した絶縁膜の少なくとも一部をエッチングして前記接続端子を露出させる第３エッチング工程と
を含むことを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
電子回路が形成された能動面を有する基板の当該能動面側の一部に凹凸形状を形成する凹凸形成工程と、
前記凹凸形状が形成された領域を穿孔して、幅が全体に亘って前記凹凸形状が形成された領域の幅とほぼ同一であって、底面の形状が前記凹凸形状とほぼ同一である孔部を形成する孔形成工程と、
前記孔部に金属を埋め込んで前記電子回路の外部電極となる接続端子を形成する接続端子形成工程と、
前記基板の裏面に対して処理を行い、前記接続端子の一部を露出させる露出工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記露出工程は、前記接続端子の形状を変えることなく前記接続端子の一部を露出させる工程であることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記孔形成工程と前記接続端子形成工程との間に、前記孔部の内壁及び前記底面に絶縁膜を形成する絶縁膜形成工程を含み、
前記露出工程は、前記基板の厚みが前記接続端子の埋め込み深さより僅かに厚い程度になるまで前記基板の裏面をエッチングする第１エッチング工程と、
前記第１エッチング工程におけるエッチング率よりも低いエッチング率で前記基板の裏面をエッチングして前記孔部内に形成された前記絶縁膜を露出させる第２エッチング工程と、
露出した絶縁膜の少なくとも一部をエッチングして前記接続端子を露出させる第３エッチング工程と
を含むことを特徴とする請求項５又は請求項６記載の半導体装置の製造方法。
【請求項８】
電子回路が形成された能動面を有する基板の当該能動面側の一部に設定された孔形成領域に複数の孔を有するマスクを形成するマスク形成工程と、
前記基板の面方向に僅かに広がる穿孔方法で前記マスクに形成された孔の各々から前記基板を穿孔することで、幅が全体に亘って前記孔形成領域の幅とほぼ同一であって、底面の形状が凹凸形状である孔部を形成する凹凸孔形成工程と、
前記孔部に金属を埋め込んで前記電子回路の外部電極となる接続端子を形成する接続端子形成工程と、
前記基板の裏面に対して処理を行い、前記接続端子の一部を露出させる露出工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記露出工程は、前記接続端子の形状を変えることなく前記接続端子の一部を露出させる工程であることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記凹凸孔形成工程と前記接続端子形成工程との間に、前記孔部の内壁及び前記底面に絶縁膜を形成する絶縁膜形成工程を含み、
前記露出工程は、前記基板の厚みが前記接続端子の埋め込み深さより僅かに厚い程度になるまで前記基板の裏面をエッチングする第１エッチング工程と、
前記第１エッチング工程におけるエッチング率よりも低いエッチング率で前記基板の裏面をエッチングして前記孔部内に形成された前記絶縁膜を露出させる第２エッチング工程と、
露出した絶縁膜の少なくとも一部をエッチングして前記接続端子を露出させる第３エッチング工程と
を含むことを特徴とする請求項８又は請求項９記載の半導体装置の製造方法。
【請求項１１】
請求項１記載から請求項１０の何れか一項に記載の半導体装置の製造方法により製造された半導体装置を個々の半導体チップに切断する切断工程と、
同種の前記半導体チップ又は異種の前記半導体チップを積層する積層工程と、
積層した前記半導体チップに形成されている前記接続端子同士を接合する端子接合工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１記載から請求項１０の何れか一項に記載の半導体装置の製造方法により製造された半導体装置を個々の半導体チップに切断する切断工程と、
同種の前記半導体チップ又は異種の前記半導体チップを、接続部が形成された基板上に１つ又は複数搭載する搭載工程と、
前記積層した前記半導体チップに形成されている前記接続端子同士及び前記接続部と前記接続端子とを接合する接合工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１から請求項１２の何れか一項に記載の半導体装置の製造方法により製造されたことを特徴とする半導体装置。
【請求項１４】
電子回路が形成された能動面を有する薄板化された基板と、
前記能動面側から裏面側へ前記基板を貫通して形成され、前記電子回路の外部電極となる接続端子とを備え、
前記基板の前記裏面側における前記接続端子の先端部は、曲面形状であることを特徴とする半導体装置。
【請求項１５】
前記接続端子の先端部は、略半球状の曲面形状であることを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記接続端子の先端部は、凹凸形状であることを特徴とする請求項１４記載の半導体装置。
【請求項１７】
請求項１４から請求項１６の何れか一項に記載の半導体装置が複数積層され、前記接続端子同士が接合されたことを特徴とする半導体装置。
【請求項１８】
接続部が形成された搭載基板と、
前記搭載基板上に搭載された１つ又は複数の請求項１３から請求項１６の何れか一項に記載の半導体装置とを備え、
前記接続端子同士及び前記接続部と前記接続端子とが接合されていることを特徴とする半導体装置。
【請求項１９】
請求項１３から請求項１８の何れか一項に記載の半導体装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、半導体装置、及び当該半導体装置を備える電子機器に関する。
【０００２】
【従来の技術】
現在、携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Ｐｅｒｓｏｎａｌ  ｄａｔａ  ａｓｓｉｓｔａｎｃｅ）等の携帯性を有する電子機器、センサ、マイクロマシン、及びプリンタのヘッド等の機器の小型・軽量化を図るため、その内部に設けられる半導体チップ等の各種の電子部品を小型化する研究・開発が盛んに行われている。また、上記の電子機器は付加価値を高めるため高機能化が図られており内部に設けられる電子部品も高機能化及び高速化が要求されている。
【０００３】
高機能を有する電子部品の一つとしてシステムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）があるが、システムＬＳＩを製品化するには時間を要するため近年の電子機器の開発サイクルに間に合わない状況も生じつつある。そこで、システムＬＳＩが有する複数の機能のうちの各々の機能を１つのＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）に持たせ、これらのＩＣを組み合わせて１つのパッケージングのシステムＬＳＩを実現するＳＩＰ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）技術が案出されている。
【０００４】
ＳＩＰ技術においては三次元的に複数のＩＣを積層することで高集積化を図っているが、積層されたＩＣをシステムＬＳＩとして機能させるには各々の電気的接続を取る必要がある。従来は各ＩＣに形成された電極をワイヤーボンディング技術を用いて電気的に接続していたが、ワイヤーボンディングによる接続では配線長が長くなるとともに、パッケージングの小型化に限度がある。
【０００５】
このため、ＩＣの裏面に対してエッチング処理又は研磨処理を行ってＩＣを薄板化するとともに、ＩＣの表面と裏面とを貫通する金属からなる接続端子を形成し、積層するＩＣに形成された接続部を接合することで、ＩＣ間の電気的接続をとる三次元実装技術が案出されてきた。この三次元実装技術の詳細については、例えば以下の特許文献１を参照されたい。
【０００６】
【特許文献１】
特開２００１−４４１９７号公報
【０００７】
【発明が解決しようとする課題】
ところで、上述した三次元実装技術を用いてＩＣを積層して製造される電子部品は最終的には封止樹脂にて封止されており、ある程度の信頼性を確保することはできる。しかしながら、電子部品が携帯性を有する電子機器に搭載される場合には、外部からの強い振動及び衝撃が加わることが想定されるため、より高い堅牢性を確保する必要がある。
【０００８】
電子部品の更なる信頼性の向上を図るためには各ＩＣに形成された接続端子間の接合強度を高める必要がある。三次元実装技術を用いて製造された従来の電子部品は、ＩＣに形成された接続端子の先端部（他のＩＣと接合される部分）が通常平坦な形状になってる。このため、積層されたＩＣの接続端子間は二次元的に接合された状態であるため、接合強度が低く信頼性が低いという問題があった。
【０００９】
本発明は上記事情に鑑みてなされたものであり、積層された半導体チップの接合強度が高く、これにより高い信頼性を確保することができる半導体装置の製造方法及び半導体装置、並びに当該半導体装置を備える電子機器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の観点による半導体装置の製造方法は、電子回路が形成された能動面を有する基板の当該能動面側の一部に、幅が全体に亘って開口部の幅とほぼ同一の孔部を形成する孔部形成工程と、前記孔部における底面の幅を前記開口部の幅とほぼ同一に保ったまま、当該底面を曲面にする曲面形成工程と、前記孔部に金属を埋め込んで前記電子回路の外部電極となる接続端子を形成する接続端子形成工程と、前記基板の裏面に対して処理を行い、前記接続端子の一部を露出させる露出工程とを含むことを特徴としている。
この発明によれば、幅が全体に亘って開口部の幅とほぼ同一の孔部を基板の表面の能動面側の一部に形成し、幅を開口部の幅とほぼ同一に保ったまま孔部の底面に曲面を形成し、この孔部に金属を埋め込んで接続端子を形成し、基板の裏面に対して処理を行って接続端子の一部を露出させているため、露出した接続端子の先端部は孔部に形成された曲面の形状となる。このため、この接続端子の接合面積が増加して接合時の接合強度を高めることができ、高い信頼性を確保することができる。また、底面を曲面にするときに底面の幅を開口部の幅とほぼ同一に保っているため、接続端子の先端部が開口部の幅よりも大幅に大きくなることはなく、接続端子が狭ピッチで配列されている場合であっても本発明を用いることができる。
また、本発明の第１の観点による半導体装置の製造方法は、前記曲面形成工程が、等方的エッチングにより前記孔部の前記底面を略半球状の曲面にする工程であることを特徴としている。
この発明によれば、等方的エッチングにより孔部の底面を略半球状の曲面にしているため、プロセス工程を複雑にすることなく簡単な工程を追加するだけで孔部の底部を曲面にすることができる。
また、本発明の第１の観点による半導体装置の製造方法は、前記露出工程が、前記接続端子の形状を変えることなく前記接続端子の一部を露出させる工程であることを特徴としている。
この発明によれば、孔部に形成された接続端子の形状を変えることなく接続端子の一部を露出させているため、基板の裏面に対する処理により接続端子の先端部における曲面の面積が減少することはなく接合時に高い接合強度を得ることができる。
また、本発明の第１の観点による半導体装置の製造方法は、前記曲面形成工程と前記接続端子形成工程との間に、前記孔部の内壁及び前記底面に絶縁膜を形成する絶縁膜形成工程を含み、前記露出工程は、前記基板の厚みが前記接続端子の埋め込み深さより僅かに厚い程度になるまで前記基板の裏面をエッチングする第１エッチング工程と、前記第１エッチング工程におけるエッチング率よりも低いエッチング率で前記基板の裏面をエッチングして前記孔部内に形成された前記絶縁膜を露出させる第２エッチング工程と、露出した絶縁膜の少なくとも一部をエッチングして前記接続端子を露出させる第３エッチング工程とを含むことを特徴としている。
この発明によれば、第１エッチング工程において高いエッチング率でエッチングを行い、第２エッチング工程において低い低エッチング率でエッチングを行っているため、基板の裏面のエッチングに要する時間を短縮することができるとともに、薄板化した基板の厚み。基板の裏面からの接続端子の突出量を精確に調整することができる。また、孔部の内壁及び底面に絶縁膜を形成した後で接続端子を形成しているため、電流リーク等の不具合を防止することができる
上記課題を解決するために、本発明の第２の観点による半導体装置の製造方法は、電子回路が形成された能動面を有する基板の当該能動面側の一部に凹凸形状を形成する凹凸形成工程と、前記凹凸形状が形成された領域を穿孔して、幅が全体に亘って前記凹凸形状が形成された領域の幅とほぼ同一であって、底面の形状が前記凹凸形状とほぼ同一である孔部を形成する孔形成工程と、前記孔部に金属を埋め込んで前記電子回路の外部電極となる接続端子を形成する接続端子形成工程と、前記基板の裏面に対して処理を行い、前記接続端子の一部を露出させる露出工程とを含むことを特徴としている。
この発明によれば、基板の能動面の一部に凹凸形状を形成し、当該箇所の幅とほぼ同一の幅を保ったまま当該箇所を穿孔することで幅が全体に亘って凹凸形状が形成された領域の幅とほぼ同一であって、底面の形状が前記凹凸形状とほぼ同一である孔部を形成し、この孔部に金属を埋め込んで接続端子を形成し、基板の裏面に対して処理を行って接続端子の一部を露出させているため、露出した接続端子の先端部は孔部の底面に形成された凹凸形状となる。このため、この接続端子の接合面積が増加して接合時の接合強度を高めることができ、高い信頼性を確保することができる。また、接続端子はその幅を全体に亘って基板表面に凹凸を形成した領域の幅とほぼ同一であるため、接続端子の先端部が開口部の幅よりも大幅に大きくなることはなく、接続端子が狭ピッチで配列されている場合であっても本発明を用いることができる。
また、本発明の第２の観点による半導体装置の製造方法は、前記露出工程が、前記接続端子の形状を変えることなく前記接続端子の一部を露出させる工程であることを特徴としている。
この発明によれば、孔部に形成された接続端子の形状を変えることなく接続端子の一部を露出させているため、基板の裏面に対する処理により接続端子の先端部における曲面の面積が減少することはなく接合時に高い接合強度を得ることができる。
また、本発明の第２の観点による半導体装置の製造方法は、前記孔形成工程と前記接続端子形成工程との間に、前記孔部の内壁及び前記底面に絶縁膜を形成する絶縁膜形成工程を含み、前記露出工程は、前記基板の厚みが前記接続端子の埋め込み深さより僅かに厚い程度になるまで前記基板の裏面をエッチングする第１エッチング工程と、前記第１エッチング工程におけるエッチング率よりも低いエッチング率で前記基板の裏面をエッチングして前記孔部内に形成された前記絶縁膜を露出させる第２エッチング工程と、露出した絶縁膜の少なくとも一部をエッチングして前記接続端子を露出させる第３エッチング工程とを含むことを特徴としている。
この発明によれば、第１エッチング工程において高いエッチング率でエッチングを行い、第２エッチング工程において低い低エッチング率でエッチングを行っているため、基板の裏面のエッチングに要する時間を短縮することができるとともに、薄板化した基板の厚み。基板の裏面からの接続端子の突出量を精確に調整することができる。また、孔部の内壁及び底面に絶縁膜を形成した後で接続端子を形成しているため、電流リーク等の不具合を防止することができる
上記課題を解決するために、本発明の第３の観点による半導体装置の製造方法は、電子回路が形成された能動面を有する基板の当該能動面側の一部に設定された孔形成領域に複数の孔を有するマスクを形成するマスク形成工程と、前記基板の面方向に僅かに広がる穿孔方法で前記マスクに形成された孔の各々から前記基板を穿孔することで、幅が全体に亘って前記孔形成領域の幅とほぼ同一であって、底面の形状が凹凸形状である孔部を形成する凹凸孔形成工程と、前記孔部に金属を埋め込んで前記電子回路の外部電極となる接続端子を形成する接続端子形成工程と、前記基板の裏面に対して処理を行い、前記接続端子の一部を露出させる露出工程とを含むことを特徴としている。
この発明によれば、能動面の一部に設定された孔形成領域に複数の孔を有するマスクを形成し、マスクの各々の孔から基板の面方向に僅かに広がる穿孔方向で基板を穿孔することで最終的に幅が全体に亘って孔形成領域の幅とほぼ同一であって底面の形状が凹凸である１つの孔部を形成し、この孔部に金属を埋め込んで接続端子を形成し、基板の裏面に対して処理を行って接続端子の一部を露出させているため、露出した接続端子の先端部は孔部の底面に形成された凹凸形状となる。このため、この接続端子の接合面積が増加して接合時の接合強度を高めることができ、高い信頼性を確保することができる。また、接続端子はその幅を全体に亘って孔形成領域の幅とほぼ同一であるため、接続端子の先端部が開口部の幅よりも大幅に大きくなることはなく、接続端子が狭ピッチで配列されている場合であっても本発明を用いることができる。
また、本発明の第３の観点による半導体装置の製造方法は、前記露出工程が、前記接続端子の形状を変えることなく前記接続端子の一部を露出させる工程であることを特徴としている。
この発明によれば、孔部に形成された接続端子の形状を変えることなく接続端子の一部を露出させているため、基板の裏面に対する処理により接続端子の先端部における曲面の面積が減少することはなく接合時に高い接合強度を得ることができる。
また、本発明の第３の観点による半導体装置の製造方法は、前記凹凸孔形成工程と前記接続端子形成工程との間に、前記孔部の内壁及び前記底面に絶縁膜を形成する絶縁膜形成工程を含み、前記露出工程は、前記基板の厚みが前記接続端子の埋め込み深さより僅かに厚い程度になるまで前記基板の裏面をエッチングする第１エッチング工程と、前記第１エッチング工程におけるエッチング率よりも低いエッチング率で前記基板の裏面をエッチングして前記孔部内に形成された前記絶縁膜を露出させる第２エッチング工程と、露出した絶縁膜の少なくとも一部をエッチングして前記接続端子を露出させる第３エッチング工程とを含むことを特徴としている。
この発明によれば、第１エッチング工程において高いエッチング率でエッチングを行い、第２エッチング工程において低い低エッチング率でエッチングを行っているため、基板の裏面のエッチングに要する時間を短縮することができるとともに、薄板化した基板の厚み。基板の裏面からの接続端子の突出量を精確に調整することができる。また、孔部の内壁及び底面に絶縁膜を形成した後で接続端子を形成しているため、電流リーク等の不具合を防止することができる
上記課題を解決するために、本発明の第４の観点による半導体装置の製造方法は、上記の何れかに記載の半導体装置の製造方法により製造された半導体装置を個々の半導体チップに切断する切断工程と、同種の前記半導体チップ又は異種の前記半導体チップを積層する積層工程と、積層した前記半導体チップに形成されている前記接続端子同士を接合する端子接合工程とを含むことを特徴としている。
この発明によれば、接続端子の先端部の形状が曲面又は凹凸形状である半導体装置を個々の半導体チップに分離し、同種又は異種の半導体チップを積層して半導体チップに形成されている接続端子同士を接合しているため、積層された半導体チップの接合強度を高めることができる。この結果、高い信頼性を有する三次元実装構造の半導体装置を製造することができる。
上記課題を解決するために、本発明の第５の観点による半導体装置の製造方法は、上記の何れかに記載の半導体装置の製造方法により製造された半導体装置を個々の半導体チップに切断する切断工程と、同種の前記半導体チップ又は異種の前記半導体チップを、接続部が形成された基板上に１つ又は複数搭載する搭載工程と、前記積層した前記半導体チップに形成されている前記接続端子同士及び前記接続部と前記接続端子とを接合する接合工程とを含むことを特徴としている。
この発明によれば、接続端子の先端部の形状が曲面又は凹凸形状である半導体装置を個々の半導体チップに分離し、同種又は異種の半導体チップを搭載基板上に搭載して半導体チップに形成されている接続端子同士及び半導体チップに形成されている接続端子と搭載基板に形成されている接続部とを接合しているため、積層された半導体チップの接合強度及び半導体チップと搭載基板との接合強度をを高めることができる。この結果、高い信頼性を有する三次元実装構造の半導体装置を製造することができる。
本発明の半導体装置は、上記の何れかに記載の半導体装置の製造方法により製造されたことを特徴としている。
また、上記課題を解決するために、本発明の半導体装置は、電子回路が形成された能動面を有する薄板化された基板と、前記能動面側から裏面側へ前記基板を貫通して形成され、前記電子回路の外部電極となる接続端子とを備え、前記基板の前記裏面側における前記接続端子の先端部は、曲面形状であることを特徴としている。
この発明によれば、基板を貫通して接続端子が形成されており、基板の裏面側における接続端子の先端部の形状が曲面形状であるため、接続端子の接合面積を増大させることができる。
ここで、本発明の半導体装置は、前記接続端子の先端部が、略半球状の曲面形状であるか、又は、凹凸形状であることが好適である。
また、本発明の半導体装置は、上記の何れかに記載の半導体装置が複数積層され、前記接続端子同士が接合されたことを特徴としている。
この発明によれば、半導体装置が複数積層されて接合面積が増大された接続端子同士が接合されているため接合強度を高くすることができ、三次元実装構造の信頼性を高めることができる。
また、本発明の半導体装置は、接続部が形成された搭載基板と、前記搭載基板上に搭載された１つ又は複数の上記の何れかに記載の半導体装置とを備え、前記接続端子同士及び前記接続部と前記接続端子とが接合されていることを特徴としている。
この発明によれば、搭載基板上に半導体装置が複数積層されて接合面積が増大された接続端子同士及び接合面積が増大された接続端子と搭載基板に形成された接続部とが接合されているため接合強度を高くすることができ、三次元実装構造の信頼性を高めることができる。
本発明の電子機器は、上記の何れかに記載の半導体装置をを備えることを特徴としている。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態による半導体装置の製造方法、半導体装置、及び電子機器ついて詳細に説明する。
【００１２】
〔第１実施形態による半導体装置の製造方法〕
図１〜図６は、本発明の第１実施形態による半導体装置の製造方法を示す工程図である。図１（ａ）は、ウェハ状態にある処理対象の基板の一部を示す断面図である。基板１０は、例えばＳｉ（シリコン）基板であり、その能動面１０ａ側にトランジスタ、メモリ素子、その他の電子素子、並びに電気配線（何れも図示省略）及び電子回路の外部電極となる電極パッド１４からなる電子回路が形成されている。一方、基板１０の裏面１０ｂにはこれらの電子回路は形成されていない。尚、基板１０の厚みは、例えば５００μｍ程度である。
【００１３】
図１（ａ）に示す通り、基板１０上には基板１０の基本的な材料であるＳｉの酸化膜（ＳｉＯ２）からなる絶縁膜と硼燐珪酸ガラス（ＢＰＳＧ）からなる層間絶縁膜とを順に形成した絶縁膜１２が形成されている。また、絶縁膜１２上の一部には、図示しない箇所で基板１０の能動面１０ａに形成された電子回路と電気的に接続された電極パッド１４が形成されている。この電極パッド１４は、Ｔｉ（チタン）からなる第１層、ＴｉＮ（窒化チタン）からなる第２層、ＡｌＣｕ（アルミニウム／銅）からなる第３層、及びＴｉＮからなる第４層（キャップ層）を順に積層して形成したものである。尚、電極パッド１４の下方には電子回路が形成されていない点に注意されたい。
【００１４】
電極パッド１４は、例えばスパッタリングにより第１層〜第４層からなる積層構造を絶縁膜１２上の全面に形成し、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングすることにより形成される。尚、本実施形態では、電極パッド１４が上記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド１４がＡｌのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド１４は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
【００１５】
また、上記絶縁膜１２上には電極パッド１４を覆うように、パッシベーション膜１６が形成されている。このパッシベーション膜１６は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成され、又はＳｉＮ上にＳｉＯ２を積層した構成、あるいはその逆であることが好ましい。また、パッシベーション膜１６の膜厚は２μｍ程度以上であって６μｍ程度以下であることが好ましい。
【００１６】
以上の構成の基板に対して、まず能動面１０ａ側に形成された電極パッド１４を開口するとともに基板１０を穿孔して孔部Ｈ３を形成する工程が行われる。まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）を図１（ａ）に示すパッシベーション膜１６上の全面に塗布する。尚、このレジストは、電極パッド１４上を覆っているパッシベーション膜１６を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００１７】
パッシベーション膜１６上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。尚、レジストの形状は、電極パッド１４の開口形状及び基板１０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了すると、ポストベークを行った後で、図１（ｂ）に示すように、電極パッド１４を覆うパッシベーション膜１６の一部をエッチングして開口部Ｈ１を形成する。図１（ｂ）は、パッシベーション膜１６を開口して開口部Ｈ１を形成した状態を示す断面図である。
【００１８】
尚、パッシベーション膜１６のエッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）であってもよい。また、パッシベーション膜１６のエッチングとしてウェットエッチングを適用してもよい。パッシベーション膜１６に形成される開口部Ｈ１の断面形状は、後述する工程で形成される電極パッド１４の開口形状及び基板１０に形成される孔の断面形状に応じて設定され、その径は電極パッド１４に形成される開口の径及び基板１０に形成される孔の径と同程度、例えば５０μｍ程度に設定される。
【００１９】
以上の工程が終了すると、開口部Ｈ１を形成したパッシベーション膜１６上のレジストをマスクとして、ドライエッチングにより電極パッド１４を開口する。図２（ａ）は、電極パッド１４を開口して開口部Ｈ２を形成した状態を示す断面図である。尚、図１，図２の図中においてレジストは省略してある。図２（ａ）に示すように、パッシベーション膜１６に形成された開口部Ｈ１の径と電極パッド１４に形成された開口部Ｈ２の径は同程度となる。尚、ドライエッチングとしてはＲＩＥを用いることができる。
【００２０】
更に、以上の工程で使用したレジストをマスクとして、次に絶縁膜１２をエッチングして、図２（ｂ）に示すように基板１０を露出させる。図２（ｂ）は、絶縁膜１２をエッチングして、基板１０の一部を露出させた状態を示す断面図である。この後、開口マスクとして使用してきたパッシベーション膜１６上に形成したレジストを、剥離液或いはアッシング等により剥離する。
【００２１】
尚、上記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直しても勿論良い。また、電極パッド１４に形成された開口部Ｈ２を開口した後レジストを剥離し、電極パッド１４の最表面のＴｉＮをマスクにして、絶縁膜１２をエッチングし、図２（ｂ）に示すように基板１０を露出せしめることも可能である。更に付け加えるならば、各エッチング時の選択比を考慮して、レジストを厚膜化しておくことが必要である。
【００２２】
以上の工程が終了すると、パッシベーション膜１６をマスクとして、ドライエッチングにより基板１０を穿孔して孔部Ｈ３を形成する（孔部形成工程）。基板１０を穿孔する深さは７０μｍ程度であるため、製造効率の観点からは特開２００２−９３７７６号公報に開示されたＳｉ高速エッチング法、又は米国特許ＵＳＰ５，５０１，８９３に開示されたボッシュプロセス法を用いて異方性エッチングを行うことが好ましい。Ｓｉ高速エッチング法を用いる場合には、エッチングガスとしてＳＦ６／Ｏ２の混合ガスを用いることができ、ボッシュプロセス法を用いる場合にはＳＦ６／Ｃ４Ｆ８を用いることができる。尚、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）を用いることができる。
【００２３】
図３（ａ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。図３（ａ）に示す通り、パッシベーション膜１６をマスクとして基板１０を穿孔しているため、基板１０に形成される孔部Ｈ３の径はパッシベーション膜１６に形成された開口部Ｈ１の径と同程度となる。その結果、パッシベーション膜１６に形成された開口部Ｈ１の径、電極パッド１４に形成された開口部Ｈ２の径、及び基板１０に形成された孔部Ｈ３の径は、ほぼ同一になる。尚、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。また、孔部Ｈ３は異方性エッチングにより形成しているため、孔部Ｈ３の底面は平坦（フラット）な形状になる。
【００２４】
次に、基板Ｈ３に形成した孔部Ｈ３の底面を曲面とする工程が行われる（曲面形成工程）。この工程では孔部Ｈ３を形成する際に用いたマスクを用いて、孔部Ｈ３を形成する際に用いたエッチング法と同様のエッチング法により等方的エッチングを行う。上記の孔部Ｈ３を形成する際に、ＳＦ６／Ｏ２の混合ガスをエッチングガスとしてＳｉ高速エッチング法を用いた場合には、ＳＦ６のガス比を高め、又はエッチングガスをＳＦ６のみにすることで等方的なエッチングを行って孔部Ｈ３の底面を曲面にする。また、孔部Ｈ３を形成する際に、ＳＦ６／Ｃ４Ｆ８をエッチングガスとしてボッシュプロセス法を用いた場合には、サイクルエッチングを止めてＳＦ６ガスのみをエッチングガスとして用いることで等方的なエッチングを行って孔部Ｈ３の底面を曲面形状にする。
【００２５】
尚、以上は、異方性エッチングから等方性エッチングに変更する方法としてエッチングガスの成分を変更する方法について説明したが、エッチングガスの成分変更に加えてバイアス電圧を低下させ、又は、エッチングガスの高圧化を行って異方性エッチングを等方性エッチングに変更するようにしても良い。また、バイアス電圧を低下させ、又は、エッチングガスの高圧化のみによって変更しても良い。
【００２６】
図３（ｂ）は、基板１０に形成した孔部Ｈ３の底面を曲面形状にした状態を示す断面図である。図３に示した例では、孔部Ｈ３の底面が略半球状の曲面になっていることが分かる。また、等方的エッチングを行って孔部Ｈ３の底面を曲面形状としても、孔部Ｈ３の全体的な径（幅）幅は、開口部Ｈ１，Ｈ２の径とほぼ同一であることが分かる。
【００２７】
以上の工程が終了すると、次に、パッシベーション膜１６上並びに孔部Ｈ３の内壁及び底面に絶縁膜１８を形成する（絶縁膜形成工程）。図４（ａ）は、パッシベーション膜１６上並びに孔部Ｈ３の内壁及び底面に絶縁膜１８を形成した状態を示す断面図である。この絶縁膜１８は、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて形成した正珪酸四エチル（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ：Ｓｉ（ＯＣ２Ｈ５）４：以下、ＴＥＯＳという）、即ちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、即ちＯ３−ＴＥＯＳ、又はＣＶＤを用いて形成した酸化シリコンを用いることができる。尚、絶縁膜１８の厚みは、例えば１μｍである。
【００２８】
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）を絶縁膜１８上の全面に塗布する。或いは、ドライフィルムレジストを用いても良い。尚、このレジストは、電極パッド１４の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００２９】
絶縁膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１４の上方以外の部分並びに孔部Ｈ３及びその周辺部のみにレジストが残された形状、例えば孔部Ｈ３を中心とした円環形状にレジストをパターニングする。レジストのパターニングが終了すると、ポストベークを行った後で、エッチングにより電極パッド１４の一部を覆う絶縁膜１８及びパッシベーション膜１６を除去し、電極パッド１４の一部を開口する。尚、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。尚、このとき、電極パッド１４を構成する第４層も併せて除去する。
【００３０】
図４（ｂ）は、電極パッド１４を覆う絶縁膜１８及びパッシベーション膜１６の一部を除去した状態を示す断面図である。図４（ｂ）に示すように、電極パッド１４の上方は開口部Ｈ４となり、電極パッド１４の一部が露出した状態となる。この開口部Ｈ４によって、後の工程で形成される接続端子２０と電極パッド１４とを接続することができる。従って、開口部Ｈ４は孔部Ｈ３が形成された部位以外の部位に形成されていればよい。また、隣接していても良い。
【００３１】
本実施形態では、電極パッド１４のほぼ中央に孔部Ｈ３（開口部Ｈ１）を形成する場合を例に挙げている。よって、開口部Ｈ４は、この孔部Ｈ３を取り囲むように、つまり電極パッド１４の露出面積を大きくすることが電極パッド１４と、後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部Ｈ３の形成場所は電極パッド１４のほぼ中央でなくても良い。尚、電極パッド１４を覆う絶縁膜１８及びパッシベーション膜１６の一部を除去して、電極パッド１４の一部を露出させると、除去する際に用いたレジストを剥離液により剥離する。
【００３２】
以上の工程が終了すると、次に下地膜を形成する工程が行われる。尚、この工程及び下地膜の図示は省略している。下地膜は基板１０の上面全面に形成されるため、電極パッド１４の露出部並びに孔部Ｈ３の内壁及び底面にも下地膜が形成される。ここで、下地膜は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。バリア層は、例えばＴｉＷから形成され、シード層はＣｕから形成される。
【００３３】
バリア層及びシード層は、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法いて形成される。下地膜は、電極パッド１４と絶縁膜１８との段差を十分にカバーして、電極パッド１４上と絶縁膜１８上（孔部Ｈ３の内部を含む）に連続的に形成される。尚、下地膜を構成するバリア層の膜厚は、例えば１００ｎｍ程度であり、シード層の膜厚は、例えば数百ｎｍ程度である。
【００３４】
下地膜の形成が終了すると、基板１０の能動面１０ａ上にメッキレジストを塗布し、接続端子２０を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン（図示省略）を形成する。その後、Ｃｕ電解メッキを行って基板１０の開口部Ｈ３及びメッキレジストパターンの開口部にＣｕ（銅）を埋め込み、接続端子２０を形成する（接続端子形成工程）。
【００３５】
図５（ａ）は、Ｃｕ電解メッキを行って接続端子２０を形成した状態を示す断面図である。図５（ａ）に示す通り、接続端子２０は基板１０の能動面１０ａに突出した突起状の形状であるとともに、その一部が基板１０内に埋め込まれた形状である。また、符号Ｃを付した箇所において、接続端子２０は電極パッド１４と電気的に接続されている。接続端子２０が形成されると、基板１０上に形成されているメッキレジストパターンを剥離する。
【００３６】
以上の工程が終了すると、基板１０の裏面１０ｂに処理を行って基板１０を薄板化し、基板１０内に埋め込み形成された接続端子２０を露出させる工程が行われる（露出工程）。基板１０を薄板化するために基板１０の裏面１０ｂに対して行う処理方法は、裏面研磨又は裏面エッチングを用いることができるが、ここではエッチングにより基板１０を薄板化する方法を例に挙げて説明する。
【００３７】
基板１０の裏面１０ｂのエッチングは、基板１０の厚みが５０μｍ程度となり接続端子２０の基板１０の裏面１０ｂからの突出量が所定量（例えば、２０μｍ程度）になるまで行う。本実施形態では一度のエッチング処理でエッチング処理を完了するのではなく、異なるエッチング処理を２度行っている。これは、エッチングに要する時間を短縮して効率化を図るとともに、基板１０の厚み及び接続端子２０の突出量を精確に制御するためである。
【００３８】
本実施形態では、最初に行うエッチング（第１エッチング工程）において、基板１０を例えば四百数十μｍエッチングして、基板１０の厚みが接続端子２０の埋め込み深さよりも僅かに厚く、接続端子２０が基板１０の裏面から露出していない状態にする。そして、次に行うエッチング（第２エッチング工程）において、接続端子２０を基板１０の裏面から突出させ、基板１０の厚みが５０μｍ程度であり、接続端子２０の基板１０の裏面からの突出量が２０μｍ程度である状態にする。図５（ｂ）は、基板１０に対して第２エッチング工程を行った状態を示す断面図である。
【００３９】
上記の第１エッチング工程では、エッチング量が多いため、効率化の観点からエッチング率（レート）を高く設定する必要がある。次に行うエッチング（第２エッチング工程）においては、基板１０の厚み及び接続端子２０の突出量を精確に制御するため、第１エッチング工程でのエッチング率よりも低いエッチング率でエッチングを行う必要がある。基板１０の裏面をエッチングする場合には、第１、第２エッチング工程ともドライエッチング若しくはウェットエッチングを行っても良く、第１、第２エッチングでドライエッチングとウェットエッチングとを切り替えるようにしても良い。
【００４０】
また、第１エッチング工程でウェットエッチングを行う場合には、エッチング液として弗硝酸（ＨＦ（弗化水素）＋ＨＮＯ３（硝酸））を用いることができる。エッチング液として弗硝酸を用いる場合には、ＨＦとＨＮＯ３との体積比を１：４．５に設定し、液温２５℃に設定すると、約３７．８μｍ／ｍｉｎのエッチング率が得られる。ウェットエッチングとしては、例えばディップ方式を用いたエッチング又はスピンエッチング装置を用いたエッチングを用いることができる。スピンエッチング装置を用いる場合には枚葉処理が可能となる。
【００４１】
基板１０に対して第１、第２エッチング工程を行う際に、ウェットエッチングを行うか、又はドライエッチングを行うかは、エッチング面積を考慮した各々のエッチングレート、バッチ処理又は枚葉処理を行うことができるか否か等を考慮して、総合的に効率よくエッチングすることができるエッチング法を選択すればよい。尚、ウェットエッチングはエッチングレートがエッチング面積に左右されないが、ドライエッチングはエッチング面積によりエッチングレートが左右される。
【００４２】
第１、第２エッチング工程を行って基板１０の裏面１０ｂのエッチングが完了すると、基板１０の裏面１０ｂから接続端子２０が２０μｍ程度突出している状態となるのは前述した通りであるが、絶縁膜１８及び不図示の下地膜があるため接続端子２０そのものは露出した状態にはなっていない。このため、次工程において、基板１０の裏面から突出した状態にある絶縁膜１８及び不図示の下地膜を順にエッチングする工程が行われる（第３エッチング工程）。絶縁膜１８は酸化膜ドライエッチングでエッチングし、不図示の下地膜はメタルドライエッチング又はウェットエッチングによりエッチングする。
【００４３】
図５（ｃ）は、絶縁膜１８及び下地膜をエッチングした状態を示す断面図である。図５（ｃ）に示すように、接続端子２０の一部が薄板化された基板１０の裏面から突出した状態になる。接続端子２０の基板１０の能動面１０側に突出している部分及び基板１０の裏面１０ｂから突出している部分の高さは２０μｍ程度であり、基板１０の厚みは５０μｍ程度である。また、上記の第１エッチング工程〜第３エッチング工程によって基板１０の裏面から接続端子２０を露出させると、露出した接続端子２０の形状は変化せず、孔部Ｈ３の底面に形成した略半球状の曲面を反映した形状のままであることが分かる。
【００４４】
尚、ここではエッチングにより基板１０を薄板化して接続端子２０を露出させる方法について説明したが、裏面研磨による薄板化を行うことも可能である。但し、裏面研磨は、基板１０の厚みを接続端子２０の埋め込み深さ程度まで薄くする工程で用いることができ、基板１０の裏面１０ｂから接続端子２０を露出させる工程及び絶縁膜１８及び下地膜を除去する工程では用いることが好ましくない。なぜならば、接続端子２０の先端部も研磨してしまって形状を例えば平坦に変えてしまうからである。
【００４５】
以上の工程が終了すると、接続端子２０の先端部の何れか一方に無鉛ハンダ（Ｓｎ／Ａｇ）を形成する。尚、無鉛ハンダの図示は省略している。無鉛ハンダの形成が完了すると、ウェハ状態にある基板１０を切断して個々の半導体チップに分離する（切断工程）。ここで、基板１０の切断は、予め基板１０上に設定されているストリートライン（スクライブライン）に沿って行う。
【００４６】
次に、分離した個々の半導体チップを積層して三次元実装構造とする（積層工程）。半導体チップを積層するには、まず半導体チップに形成された接続端子２０に形成された無鉛ハンダ上に接合活性剤（フラックス）を塗布する工程が行われる。このフラックスは、半導体チップ同士を積層するときに、積層した半導体チップの位置ずれが生じないように粘着力で保持するとともに、半導体チップに形成された接続端子２０の表面の酸化膜を遊離させるためものもである。
【００４７】
フラックスの塗布の塗布を終えると、図６に示す通り、半導体チップに形成された接続端子２０各々の位置が合うように、半導体チップＣ１と半導体チップＣ２との位置合わせを行って半導体チップＣ２上に半導体チップＣ１を積層する。ここで、積層する半導体チップは、同種のもの（つまり、基板に形成されている電子回路が等しいもの）であってもよく、異種のもの（つまり、基板に形成されている電子回路が異なるもの）であってもよい。
【００４８】
以上の工程が終了すると、積層した半導体チップＣ１，Ｃ２をリフロー装置内に配置して、半導体チップＣ１，Ｃ２に形成された接続端子２０の先端に設けられた無鉛ハンダを溶融させ、半導体チップＣ１に形成された接続端子２０と半導体チップＣ２に形成された接続端子２０とを接合する（接合工程）。図６に示す通り、半導体チップＣ１に形成された接続端子２０の裏面側（半導体チップＣ２側）における先端部は曲面形状であり、無鉛ハンダ２２の接合面積が大きいため接合強度が高まり、これによって信頼性の向上を図ることができる。
【００４９】
尚、以上の説明においては、図６に示す通り、半導体チップＣ１と半導体チップＣ２とを積層する場合を例に挙げて説明したが、基板１０を切断して得られた半導体チップをインターポーザ等の搭載基板に搭載する場合も、半導体チップ同士を積層する場合と同様の工程で搭載することができる。このときには、搭載基板に形成された接続部としての接続電極と、半導体チップに形成された接続端子２０との位置合わせを行ってインターポーザ上に半導体チップを搭載し（搭載工程）、接続電極と接続端子とを接合する（接合工程）。
【００５０】
また、インターポーザ上に半導体チップを搭載する形態以外にもインターポーザに代えてＷ−ＣＳＰ（Ｗａｆｅｒ  ｌｅｖｅｌ  Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）技術を用いて処理された基板上に半導体装置を積層するようにしても良い。ここで、Ｗ−ＣＳＰ技術とは、ウェハの状態において一括して再配置配線（再配線）及び樹脂封止を行なってから個々の半導体チップに分離する技術である。Ｗ−ＣＳＰ技術を用いて処理された基板上に半導体装置を積層する場合には、再配置配線により形成された電極上に半導体チップを積層しても良く、ウェハ状態にある基板に対して半導体チップＣ１，Ｃ２に形成された接続端子２０と同様の接続端子を形成し、この接続端子と半導体チップに形成された接続端子とを接合して積層するようにしてもよい。
【００５１】
〔第２実施形態による半導体装置の製造方法〕
図７〜図１２は、本発明の第２実施形態による半導体装置の製造方法を示す工程図である。本実施形態においても、まず図１（ａ）に示す構造を有する基板１０を用いて、パッシベーション膜１６の開口、電極パッド１４の開口、及び絶縁膜１２の開口を順に行って、図２（ｂ）に示す通り基板１０の一部を露出させた状態とするのは第１実施形態と同様である。
【００５２】
本実施形態では、図２（ｂ）に示す状態にある基板１０の一部が露出している開口部Ｈ１，Ｈ２内に、所定の形状を有するマスクを形成する。図７（ａ）は、開口部Ｈ１，Ｈ２内にマスクを形成した状態を示す断面図であり、図７（ｂ）はマスクの一例を示す上面図である。開口部Ｈ１，Ｈ２内に形成されるマスク３０は基板１０を穿孔して形成する孔部Ｈ５の底面の形状を凹凸形状にするためのものである。マスク３０は、基板１０を穿孔して形成する孔部Ｈ５の径よりも小さな幅を有する任意の形状のパターンであり複数個形成される。本実施形態においては、図７に示す通り円柱状のパターンを複数個形成している。尚、形成するマスク３０の形状、個数、配列は任意である。
【００５３】
マスク３０の形成が終了すると、マスク３０を用いて基板１０の露出箇所（開口部Ｈ１，Ｈ２に露出している箇所）をエッチングして、この箇所に凹凸形状を形成する（凹凸形成工程）。図８（ａ）は、基板１０の露出箇所をエッチングして凹凸形状を形成した状態を示す断面図である。基板１０のエッチング量は、１〜１０μｍ程度である。凹凸形状を形成すると、開口部Ｈ１，Ｈ２内に形成したマスク３０を除去した後で、基板１０の上面及び開口部Ｈ１，Ｈ２内にＳｉＯ２等の酸化膜３２を形成する。
【００５４】
図８（ｂ）は酸化膜３２を形成した状態を示す断面図である。酸化膜３２の成膜が終了すると、開口部Ｈ１，Ｈ２内に形成された酸化膜３２のみをエッチングにより除去する。図９（ａ）は酸化膜３２をパターニングした状態を示す図である。以上の工程が終了すると、ドライエッチングにより基板１０を穿孔して孔部Ｈ５を形成する（孔形成工程）。基板１０を穿孔する深さは６０〜７０μｍ程度であるため、上述したＳｉ高速エッチング法又はボッシュプロセス法を用いて異方性エッチングを行うことが好ましい。Ｓｉ高速エッチング法を用いる場合には、エッチングガスとしてＳＦ６／Ｏ２の混合ガスを用いることができ、ボッシュプロセス法を用いる場合にはＳＦ６／Ｃ４Ｆ８を用いることができる。尚、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）を用いることができる。
【００５５】
図９（ｂ）は、基板１０を穿孔して孔部Ｈ５を形成した状態を示す断面図である。図９（ｂ）を参照すると、形成された孔部Ｈ５の径は全体に亘って開口部Ｈ１，Ｈ２の径とほ同程度であることが分かる。また、孔部Ｈ５の底面は、図９（ａ）に示す工程で形成した凹凸形状が反映されたものとなることが分かる。以上の工程が終了すると、次に、酸化膜３２上並びに孔部Ｈ５の内壁及び底面に絶縁膜３４を形成する（絶縁膜形成工程）。図１０（ａ）は、酸化膜３２上並びに孔部Ｈ５の内壁及び底面に絶縁膜３４を形成した状態を示す断面図である。この絶縁膜３４は、第１実施形態で形成した絶縁膜１８と同様に、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、第１実施形態と同様の方法により形成される。
【００５６】
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）を絶縁膜３４上の全面に塗布する。或いは、ドライフィルムレジストを用いても良い。尚、このレジストは、電極パッド１４の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００５７】
絶縁膜３４上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１４の上方以外の部分並びに孔部Ｈ５及びその周辺部のみにレジストが残された形状、例えば孔部Ｈ５を中心とした円環形状にレジストをパターニングする。レジストのパターニングが終了すると、ポストベークを行った後で、エッチングにより電極パッド１４の一部を覆う絶縁膜３４、酸化膜３２、及びパッシベーション膜１６を除去し、電極パッド１４の一部を開口する。
【００５８】
図１０（ｂ）は、電極パッド１４を覆う絶縁膜３４、酸化膜３２、及びパッシベーション膜１６の一部を除去した状態を示す断面図である。図１０（ｂ）に示すように、電極パッド１４の上方は開口部Ｈ６となり、電極パッド１４の一部が露出した状態となる。この開口部Ｈ６によって、後の工程で形成される接続端子３６と電極パッド１４とを接続することができる。従って、開口部Ｈ６は孔部Ｈ５が形成された部位以外の部位に形成されていればよい。また、隣接していても良い。また、第１実施形態と同様に、電極パッド１４の露出面積を大きくすることが電極パッド１４と、後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部Ｈ５の形成場所は電極パッド１４のほぼ中央でなくても良い。尚、電極パッド１４を覆う絶縁膜３４、酸化膜３２、及びパッシベーション膜１６を除去して、電極パッド１４の一部を露出させると、除去する際に用いたレジストを剥離液により剥離する。
【００５９】
以上の工程が終了すると、次に下地膜を形成する工程が行われる。尚、この工程及び下地膜の図示は省略している。下地膜の形成方法は、第１実施形態と同様であるため、ここでは説明を省略する。下地膜の形成が終了すると、基板１０の能動面１０ａ上にメッキレジストを塗布し、接続端子３６を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン（図示省略）を形成する。その後、Ｃｕ電解メッキを行って基板１０の開口部Ｈ５及びメッキレジストパターンの開口部にＣｕ（銅）を埋め込み、接続端子３６を形成する（接続端子形成工程）。
【００６０】
図１１（ａ）は、Ｃｕ電解メッキを行って接続端子３６を形成した状態を示す断面図である。図５（ａ）に示す通り、接続端子３６は基板１０の能動面１０ａに突出した突起状の形状であるとともに、その一部が基板１０内に埋め込まれた形状である。また、符号Ｃを付した箇所において、接続端子３６は電極パッド１４と電気的に接続されている。接続端子３６が形成されると、基板１０上に形成されているメッキレジストパターンを剥離する。
【００６１】
以上の工程が終了すると、基板１０の裏面１０ｂに処理を行って基板１０を薄板化し、基板１０内に埋め込み形成された接続端子３６を露出させる工程が行われる（露出工程）。基板１０を薄板化するために基板１０の裏面１０ｂに対して行う処理方法は、第１実施形態と同様に第１エッチング工程〜第３エッチング工程からなるエッチング方法を用いることができる。尚、第１エッチング工程に代えて裏面研磨工程を用いることもできる。
【００６２】
基板１０の裏面１０ｂのエッチング（第１エッチング工程及び第２エッチング工程）は、基板１０の厚みが５０μｍ程度となり接続端子３６の基板１０の裏面１０ｂからの突出量が所定量（例えば、２０μｍ程度）になるまで行う。図１１（ｂ）は、基板１０に対して第２エッチング工程を行った状態を示す断面図である。図１１（ｂ）に示す通り、接続端子３６自体は露出しておらず、絶縁膜３４等に覆われているため、第３エッチング工程により、絶縁膜３４の一部を除去する工程が行われる。
【００６３】
図１１（ｃ）は、絶縁膜３４及び下地膜をエッチングした状態を示す断面図である。図１１（ｃ）に示すように、接続端子３６の一部が薄板化された基板１０の裏面から突出した状態になる。また、上記の第１エッチング工程〜第３エッチング工程によって基板１０の裏面から接続端子３６を露出させると、露出した接続端子３６の形状は、接続端子３６の形状を変形させることなく、孔部Ｈ５の底面に形成した凹凸形状をほぼ反映した形状であることが分かる。
【００６４】
以上の工程が終了すると、接続端子３６の先端部の何れか一方に無鉛ハンダ（Ｓｎ／Ａｇ）を形成する。尚、無鉛ハンダの図示は省略している。無鉛ハンダの形成が完了すると、ウェハ状態にある基板１０を切断して個々の半導体チップに分離する（切断工程）。ここで、基板１０の切断は、予め基板１０上に設定されているストリートライン（スクライブライン）に沿って行う。
【００６５】
次に、分離した個々の半導体チップを積層して三次元実装構造とする（積層工程）。半導体チップを積層するには、まず半導体チップに形成された接続端子３６に形成された無鉛ハンダ上に接合活性剤（フラックス）を塗布する工程が行われる。このフラックスは、半導体チップ同士を積層するときに、積層した半導体チップの位置ずれが生じないように粘着力で保持するとともに、半導体チップに形成された接続端子３６の表面の酸化膜を遊離させるためものもである。
【００６６】
フラックスの塗布の塗布を終えると、図１２に示す通り、半導体チップに形成された接続端子３６各々の位置が合うように、半導体チップＣ３と半導体チップＣ４との位置合わせを行って半導体チップＣ４上に半導体チップＣ３を積層する。ここで、積層する半導体チップは、同種のもの（つまり、基板に形成されている電子回路が等しいもの）であってもよく、異種のもの（つまり、基板に形成されている電子回路が異なるもの）であってもよい。
【００６７】
以上の工程が終了すると、積層した半導体チップＣ３，Ｃ４をリフロー装置内に配置して、半導体チップＣ３，Ｃ４に形成された接続端子３６の先端に設けられた無鉛ハンダを溶融させ、半導体チップＣ３に形成された接続端子３６と半導体チップＣ４に形成された接続端子３６とを接合する（接合工程）。図１２に示す通り、半導体チップＣ３に形成された接続端子３６の裏面側（半導体チップＣ４側）における先端部は凹凸形状であり、無鉛ハンダ３８の接合面積が大きいため接合強度が高まり、これによって信頼性の向上を図ることができる。
【００６８】
尚、以上の説明においては、図１２に示す通り、半導体チップＣ３と半導体チップＣ４とを積層する場合を例に挙げて説明したが、第１実施形態と同様に、基板１０を切断して得られた半導体チップをインターポーザ等の搭載基板又はＷ−ＣＳＰ技術を用いて処理された基板上に搭載することができる。
【００６９】
〔第３実施形態による半導体装置の製造方法〕
図１３〜図１７は、本発明の第３実施形態による半導体装置の製造方法を示す工程図である。本実施形態においても、まず図１（ａ）に示す構造を有する基板１０を用いて、パッシベーション膜１６の開口、電極パッド１４の開口、及び絶縁膜１２の開口を順に行って、図２（ｂ）に示す通り基板１０の一部を露出させた状態とするのは第１実施形態と同様である。
【００７０】
本実施形態では、図２（ｂ）に示す状態にある基板１０の一部が露出している開口部Ｈ１，Ｈ２を含んでパッシベーション膜１６上にＳｉＯ２等の絶縁膜４０を形成し、開口部Ｈ１，Ｈ２内に形成された絶縁膜４０を所定形状にパターニングする（マスク形成工程）。図１３（ａ）は、絶縁膜４０上に形成した絶縁膜４０をパターニングした状態を示す図であり、図１３（ｂ）は、開口部Ｈ１，Ｈ２内に形成されたパターニング後の絶縁膜４０の上面図である。尚、基板１０の上面であって、開口部Ｈ１，Ｈ２に露出している領域は本発明にいう孔形成領域に相当する。
【００７１】
図１３に示す通り、開口部Ｈ１，Ｈ２内において絶縁膜４０は多数の孔４２を有するよう開口されている。この絶縁膜４０は、基板１０を穿孔して孔部Ｈ７（図１４参照）を形成するとともに、形成した孔部Ｈ７の底面の形状を凹凸形状にするためのものである。絶縁膜４０に形成する孔４２の径、配列、及び数は基板１０に形成する孔部Ｈ７の形状及び径、並びに孔部Ｈ７を形成する際のサイドエッチング量によって設定される。
【００７２】
絶縁膜４０のパターニングが終了すると、絶縁膜４０に形成された孔４７の各々から基板１０を穿孔して孔部Ｈ７を形成する（凹凸孔形成工程）。図１４（ａ）は、絶縁膜４０に形成された孔４２の各々から基板１０を穿孔して孔部Ｈ７を形成した状態を示す断面図である。本実施形態では、孔部Ｈ７を形成する際には、第１実施形態と同様に、Ｓｉ高速エッチング法又はボッシュプロセス法を用いて異方性エッチングを行っているが、エッチングガスのガス比、エッチングガスの圧力、及びバイアス電圧を調整して僅かにサイドエッチが入るようにエッチングしている。尚、このエッチング方法は、本発明にいう基板の面方向に僅かに広がる穿孔方法に相当する。
【００７３】
このため、基板１０は絶縁膜４０に形成された孔４２の各々からエッチングされるが、エッチングが進むにつれてサイドエッチングにより各々の孔４２に対応する孔の間隔が狭まっていき、最終的には図１４（ａ）に示す１つの孔部Ｈ７が形成される。また、絶縁膜４０を用いて基板１０をエッチングすると、図１４（ａ）に示す通り、形成される孔部Ｈ７の底面の形状が凹凸形状になる。形成された孔部Ｈ７の径はサイドエッチの分だけ基板１０の面方向に僅かに広がるものの、図１４（ａ）に示す通り、全体に亘って開口部Ｈ１，Ｈ２の径とほ同程度であることが分かる。
【００７４】
以上の工程が終了すると、次に、パッシベーション膜１６上等に形成した絶縁膜４０を除去する。図１４（ｂ）は、パッシベーション膜１６上等に形成した絶縁膜４０を除去した状態を示す工程を示す断面図である。次に、パッシベーション膜１６上並びに孔部Ｈ７の内壁及び底面に絶縁膜４４を形成する（絶縁膜形成工程）。図１５（ａ）は、パッシベーション膜１６上並びに孔部Ｈ７の内壁及び底面に絶縁膜４４を形成した状態を示す断面図である。この絶縁膜４４は、第１実施形態で形成した絶縁膜１８と同様に、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、第１実施形態と同様の方法により形成される。
【００７５】
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）を絶縁膜４４上の全面に塗布する。或いは、ドライフィルムレジストを用いても良い。尚、このレジストは、電極パッド１４の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００７６】
絶縁膜４４上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１４の上方以外の部分並びに孔部Ｈ８及びその周辺部のみにレジストが残された形状、例えば孔部Ｈ７を中心とした円環形状にレジストをパターニングする。レジストのパターニングが終了すると、ポストベークを行った後で、エッチングにより電極パッド１４の一部を覆う絶縁膜４４及びパッシベーション膜１６を除去し、電極パッド１４の一部を開口する。
【００７７】
図１５（ｂ）は、絶縁膜４４及びパッシベーション膜１６の一部を除去した状態を示す断面図である。図１５（ｂ）に示すように、電極パッド１４の上方は開口部Ｈ８となり、電極パッド１４の一部が露出した状態となる。この開口部Ｈ８によって、後の工程で形成される接続端子４６と電極パッド１４とを接続することができる。従って、開口部Ｈ８は孔部Ｈ７が形成された部位以外の部位に形成されていればよい。また、隣接していても良い。また、第１実施形態と同様に、電極パッド１４の露出面積を大きくすることが電極パッド１４と、後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部Ｈ７の形成場所は電極パッド１４のほぼ中央でなくても良い。尚、電極パッド１４を覆う絶縁膜４４及びパッシベーション膜１６を除去して、電極パッド１４の一部を露出させると、除去する際に用いたレジストを剥離液により剥離する。
【００７８】
以上の工程が終了すると、次に下地膜を形成する工程が行われる。尚、この工程及び下地膜の図示は省略している。下地膜の形成方法は、第１実施形態と同様であるため、ここでは説明を省略する。下地膜の形成が終了すると、基板１０の能動面１０ａ上にメッキレジストを塗布し、接続端子４６を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン（図示省略）を形成する。その後、Ｃｕ電解メッキを行って基板１０の開口部Ｈ７及びメッキレジストパターンの開口部にＣｕ（銅）を埋め込み、接続端子４６を形成する（接続端子形成工程）。
【００７９】
図１６（ａ）は、Ｃｕ電解メッキを行って接続端子４６を形成した状態を示す断面図である。図１６（ａ）に示す通り、接続端子４６は基板１０の能動面１０ａに突出した突起状の形状であるとともに、その一部が基板１０内に埋め込まれた形状である。また、符号Ｃを付した箇所において、接続端子４６は電極パッド１４と電気的に接続されている。接続端子４６が形成されると、基板１０上に形成されているメッキレジストパターンを剥離する。
【００８０】
以上の工程が終了すると、基板１０の裏面１０ｂに処理を行って基板１０を薄板化し、基板１０内に埋め込み形成された接続端子４６を露出させる工程が行われる（露出工程）。基板１０を薄板化するために基板１０の裏面１０ｂに対して行う処理方法は、第１実施形態と同様に第１エッチング工程〜第３エッチング工程からなるエッチング方法を用いることができる。尚、第１エッチング工程に代えて裏面研磨工程を用いることもできる。
【００８１】
基板１０の裏面１０ｂのエッチング（第１エッチング工程及び第２エッチング工程）は、基板１０の厚みが５０μｍ程度となり接続端子４６の基板１０の裏面１０ｂからの突出量が所定量（例えば、２０μｍ程度）になるまで行う。図１６（ｂ）は、基板１０に対して第２エッチング工程を行った状態を示す断面図である。図１６（ｂ）に示す通り、接続端子４６自体は露出しておらず、絶縁膜４４等に覆われているため、第３エッチング工程により、絶縁膜４４の一部を除去する工程が行われる。
【００８２】
図１６（ｃ）は、絶縁膜４４及び下地膜をエッチングした状態を示す断面図である。図１６（ｃ）に示すように、接続端子４６の一部が薄板化された基板１０の裏面から突出した状態になる。また、上記の第１エッチング工程〜第３エッチング工程によって基板１０の裏面から接続端子４６を露出させると、露出した接続端子４６の形状は、接続端子４６の形状を変形させることなく、孔部Ｈ７の底面に形成した凹凸形状をほぼ反映した形状であることが分かる。
【００８３】
以上の工程が終了すると、接続端子４６の先端部の何れか一方に無鉛ハンダ（Ｓｎ／Ａｇ）を形成する。尚、無鉛ハンダの図示は省略している。無鉛ハンダの形成が完了すると、ウェハ状態にある基板１０を切断して個々の半導体チップに分離する（切断工程）。ここで、基板１０の切断は、予め基板１０上に設定されているストリートライン（スクライブライン）に沿って行う。
【００８４】
次に、分離した個々の半導体チップを積層して三次元実装構造とする（積層工程）。半導体チップを積層するには、まず半導体チップに形成された接続端子４６に形成された無鉛ハンダ上に接合活性剤（フラックス）を塗布する工程が行われる。このフラックスは、半導体チップ同士を積層するときに、積層した半導体チップの位置ずれが生じないように粘着力で保持するとともに、半導体チップに形成された接続端子４６の表面の酸化膜を遊離させるためものもである。
【００８５】
フラックスの塗布の塗布を終えると、図１７に示す通り、半導体チップに形成された接続端子４６各々の位置が合うように、半導体チップＣ５と半導体チップＣ６との位置合わせを行って半導体チップＣ６上に半導体チップＣ５を積層する。ここで、積層する半導体チップは、同種のもの（つまり、基板に形成されている電子回路が等しいもの）であってもよく、異種のもの（つまり、基板に形成されている電子回路が異なるもの）であってもよい。
【００８６】
以上の工程が終了すると、積層した半導体チップＣ５，Ｃ６をリフロー装置内に配置して、半導体チップＣ５，Ｃ６に形成された接続端子４６の先端に設けられた無鉛ハンダを溶融させ、半導体チップＣ５に形成された接続端子４６と半導体チップＣ６に形成された接続端子４６とを接合する（接合工程）。図１７に示す通り、半導体チップＣ５に形成された接続端子４６の裏面側（半導体チップＣ６側）における先端部は凹凸形状であり、無鉛ハンダ４８の接合面積が大きいため接合強度が高まり、これによって信頼性の向上を図ることができる。
【００８７】
尚、以上の説明においては、図１７に示す通り、半導体チップＣ５と半導体チップＣ６とを積層する場合を例に挙げて説明したが、第１実施形態と同様に、基板１０を切断して得られた半導体チップをインターポーザ等の搭載基板又はＷ−ＣＳＰ技術を用いて処理された基板上に搭載することができる。
【００８８】
〔電子機器〕
本発明の実施形態による半導体装置を有する電子機器として、図１８にはノート型パーソナルコンピュータ２００、図１９には携帯電話３００が示されている。半導体装置各電子機器の筐体内部に配置される。また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
【００８９】
以上、本発明の一実施形態及び他の実施形態について説明したが、本発明は上記実施形態に制限されず、本発明の範囲内で自由に変更することができる。例えば、上記実施形態においては、無鉛ハンダを用いて搭載基板上に半導体チップを搭載し、又は半導体チップ同士を接合するようにしていたが、無鉛ハンダに代えて金等の金属又は合金を用い、金属接合によりこれらを接合するようにしても良い。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の製造方法を示す工程図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程図である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程図である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程図である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程図である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程図である。
【図７】本発明の第２実施形態による半導体装置の製造方法を示す工程図である。
【図８】本発明の第２実施形態による半導体装置の製造方法を示す工程図である。
【図９】本発明の第２実施形態による半導体装置の製造方法を示す工程図である。
【図１０】本発明の第２実施形態による半導体装置の製造方法を示す工程図である。
【図１１】本発明の第２実施形態による半導体装置の製造方法を示す工程図である。
【図１２】本発明の第２実施形態による半導体装置の製造方法を示す工程図である。
【図１３】本発明の第３実施形態による半導体装置の製造方法を示す工程図である。
【図１４】本発明の第３実施形態による半導体装置の製造方法を示す工程図である。
【図１５】本発明の第３実施形態による半導体装置の製造方法を示す工程図である。
【図１６】本発明の第３実施形態による半導体装置の製造方法を示す工程図である。
【図１７】本発明の第３実施形態による半導体装置の製造方法を示す工程図である。
【図１８】本発明の一実施形態による電子機器の一例を示す図である。
【図１９】本発明の一実施形態による電子機器の他の例を示す図である。
【符号の説明】
１８……絶縁膜
２０……接続端子
２２……無鉛ハンダ
３４……絶縁膜
３６……接続端子
３８……無鉛ハンダ
４０……絶縁膜（マスク）
４２……孔
４４……絶縁膜
４６……接続端子
４８……無鉛ハンダ
Ｈ３……孔部
Ｈ５……孔部
Ｈ７……孔部
１０……基板
１０ａ……能動面
１０ｂ……裏面
Ｃ１〜Ｃ６……半導体チップ
【図１】
2004296488.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004296488.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2004296488.tif 000017
【図１６】
2004296488.tif 000018
【図１７】
2004296488.tif 000019
【図１８】
2004296488.tif 000020
【図１９】
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