(57)【要約】【課題】大消費電流半導体デバイスのファンクション試験と大容量コンデンサのリーク電流よりも小さい微少電流試験とを１セットの半導体試験装置で試験を行う。【解決手段】大消費電流ＤＵＴのファンクション試験と微少電流試験とを行う半導体試験装置であって、微少電流測定可の試験部と大容量コンデンサ付きの試験部とを有する試験部混載パフォーマンス・ボードをハンドラに具備し、ハンドラ内部でＤＵＴの搬送移動を行って微少電流試験と大消費電流のファンクション試験とを交互に試験し、全ての試験を行う半導体試験装置である。【選択図】　　　　　　　　図１
2004053339.tif 000002
【特許請求の範囲】
【請求項１】
大消費電流ＤＵＴのファンクション試験と微少電流試験とを行う半導体試験装置において、
微少電流測定可の試験部と大容量コンデンサ付きの試験部とを有する試験部混載パフォーマンス・ボードをハンドラに具備し、
ハンドラ内部でＤＵＴの搬送移送を行って、微少電流試験と大消費電流のファンクション試験とを交互に試験し、全ての試験を行うことを特徴とする半導体試験装置。
【請求項２】
試験部混載パフォーマンス・ボードは、ＤＵＴの試験部の半数が微少測定可の試験部であり、他の半数が大容量コンデンサ付きの試験部であることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
複数種類の試験仕様が異なるＤＵＴの試験を行う半導体試験装置において、
試験するＤＵＴの異なる試験仕様毎に区分した試験部混載パフォーマンス・ボードを具備し複数種類のＤＵＴの試験を行うことを特徴とする半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、微少電流のリーク電流試験等と大消費電流を要するファンクション試験等とを必要とする半導体デバイス（以後、「ＤＵＴ」という）を試験する半導体試験装置に関する。
【０００２】
【従来の技術】
ＤＵＴの試験において、消費電流の大きいＤＵＴであるときでもダイナミック動作試験、つまりファンクション試験とスタンバイ時等の微少電流試験とがあり、両試験ともＤＵＴの良否判別に重要なポイントとなっている。従って、両方ともに試験を行う必要がある。
【０００３】
図４に、従来の微少電流の試験ができる構成図を示す。ＤＵＴ５０は微少電流測定可のＰＢ（パフォーマンス・ボード）１２において半導体試験装置と電気的に接触する。パフォーマンス・ボードは、半導体試験装置とＤＵＴとのインターフェイスであって、半導体試験装置とＤＵＴとが電気的に接触して信号の授受を行うことができるもので、テストボードともＨＩＦＩＸとも呼ばれている。
【０００４】
図４においては、ＤＵＴ５０のパッケージをＤＩＰ（ｄｕａｌ　ｉｎ−ｌｉｎｅ　ｐａｃｋａｇｅ）タイプで表示しているが、近年の半導体デバイスは益々高密度大規模集積回路となり更に超小型化し、パッケージは表面実装用のものが多くなっている。例えば、ＰＬＣＣやＧＦＰやＳＯＰやＳＯＪ等のタイプのパッケージである。更に４４１ピンというＳＭ−ＰＧＡパッケージも現れている。半導体試験装置のハンドラは、これら各種タイプのＤＵＴを扱うことになるが、表面実装タイプのものは水平搬送方式でＤＵＴ５０を移動させて測定部において吸引あるいは圧着してＤＵＴ５０を固定し、測定している。
【０００５】
図４において、ＤＵＴ５０の電源端子５１は、プログラマブル電源（ＰＰＳ）６０に接続され、接地端子５２は接地されている。プログラマブル電源６０からの直流電流は必要に応じてリードリレー６３をオンしてコンデンサ６５に電荷を蓄積することができるが、これはＤＵＴ５０の消費電流が大きいときに用いる。
大容量コンデンサのリーク電流より小さい微少電流測定時には、リードリレー６３はオフにしている。そして、リレー用電源（ＣＷ）６１とリレー駆動コイル６２でもってリードリレー６３を駆動している。
このような構成で微少電流試験を行っている。
【０００６】
図５に、大消費電流ＤＵＴのファンクション試験をするときの構成図を示す。最近のＤＵＴ５０において、電流消費の大きいファンクション試験では、ＤＵＴ５０の電源端子５１に対してリレー制御ができないほどの直近に大容量のコンデンサを付けなければＤＵＴが正常動作しないものが多くなってきた。そのために、大容量コンデンサ６６を電源端子５１の直近に付けた大容量コンデンサ付きのＰＢ（パフォーマンス・ボード）１１を設けて、この大容量コンデンサ付きのＰＢ１１を使用し、大消費電流ＤＵＴのファンクション試験を行っている。
【０００７】
図５においてはリードリレー６３もオンして、コンデンサ６５は大容量コンデンサ６６と並列に挿入されている。
なお図４及び図５において、パフォーマンス・ボード１１及び１２にはＤＵＴ５０の試験部がそれぞれ１つ示されているが、複数個の同時測定（以後「同測」という）の場合は、複数個の試験部が配列されている。半導体デバイス製造用の半導体試験装置では、複数個同測のハンドラが一般的である。
【０００８】
ところで半導体デバイス、つまりＤＵＴ５０の試験は、大容量コンデンサのリーク電流よりも小さい微少電流試験と大消費電流ＤＵＴのファンクション試験を双方とも実施しなければならない。このようなＤＵＴ５０の試験の場合には、以前の微少電流測定可のＰＢ１２に加えて、大容量コンデンサ６６搭載の大容量コンデンサ付きのＰＢ１１を用意し、２セットの半導体試験装置を用いて２工程で試験する必要がある。
【０００９】
図６に、微少電流試験と大消費電流ＤＵＴのファンクション試験とを２工程で行う従来の試験フローの説明図を示す。ところでこの明細書においては、この発明を説明及び理解し易いように、半導体試験装置を、テスタ（本体）３０、３１とハンドラ２０とＰＢ（パフォーマンス・ボード）１０、１１、１２と分けて説明することとする。本来はこれらを全て含めて半導体試験装置という。
【００１０】
ＤＵＴ５０の試験は次のようなものである。つまり、コンタクト試験、微少電流試験を含むＤＣ試験、ルーズ・ファンクション試験、アット・スピード試験を含むファンクション試験が主な内容である。ここで、コンタクト試験とは接続の良否試験であり、ルーズ・ファンクション試験とは比較的低周波のファンクション試験であり、アット・スピード試験とは保証する最高速度（最高周波数）以上の試験をいう。
【００１１】
ＣＭＯＳメモリデバイス等の消費電流が大きくなるのは動作周波数が早いときであって、つまり、アット・スピード試験の場合に多い。例えば、５００ＭＨｚ以上の高速動作するＤＲＡＭやＳＲＡＭ、それにメモリ混載のＳｏｃデバイス等である。そこでアット・スピード試験の場合には高速テスタ３０を用いている。
微少電流測定時には比較的安価な低速テスタ３１を用いている。
【００１２】
図６に示すように、従来の試験では、第１工程で低速テスタ３１と微少電流測定可のＰＢ１２を搭載したハンドラ２０でもって微少電流試験を行い、第２工程で高速テスタ３０と大容量コンデンサ付きのＰＢ１１を搭載したハンドラ２０でもってファンクション試験を行うのが一般的である。但し、第１工程と第２工程の順番は逆でも良いし、共通試験はいずれの工程で行ってもよい。
【００１３】
【発明が解決しようとする課題】
前述したように、大消費電流のＤＵＴ５０をテストする場合には、従来は微少電流測定可のＰＢ１２を搭載した半導体試験装置と大容量コンデンサ付きのＰＢ１１を搭載した半導体試験装置の２セットの半導体試験装置を必要とし、それぞれの半導体試験装置を用いて２工程でもって試験していた。これでも、充分に試験は行えた。
【００１４】
しかしながら、この方式では、半導体試験装置を２セット必要とし、２工程で試験を行う必要がある。これでは設備面でもテスト時間面でもテスト・コストアップになる。
この発明は、１セットの半導体試験装置でもって２回の試験を行い、従来と同じ効果を得ようとするものである。つまり、従来の半導体試験装置の削減と試験時間の短縮を図り、テスト・コストを大幅に削減せんとするものである。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、この発明は１セットの半導体試験装置でもって微少電流試験も大消費電流のダイナミック試験も行えるようにしたものである。
つまり、従来の２セットの半導体試験装置を１セットに、従来の２工程の試験を連続した２つの試験で行い、設備面でもテスト時間面でもコスト・ダウンするものである。
【００１６】
そのために、パフォーマンス・ボードの試験部を複数設けて、半数を微少電流測定可の試験部とし半数を大容量コンデンサ付きの試験部とする。例えば、３２個同測のパフォーマンス・ボードでは、１６の試験部を微少電流測定可の試験部とし、１６の試験部を大消費電流用の試験部として、１回目の試験が終了するとＤＵＴ５０を相互に搬送移動し、２回目の試験を行なって終了するものである。
【００１７】
なお、この発明は上記に限らず、複数種類のＤＵＴの試験において、同時に試験するときの試験仕様が異なる場合に適用できる。つまり、多数の試験部を区分してそれぞれの試験仕様を割り振り、同時に複数種類のＤＵＴの試験ができる。
次に、この発明の構成について述べる。
【００１８】
第１発明は基本的な発明である。つまり、▲１▼大消費電流ＤＵＴのファンクション試験と微少電流試験とを行う半導体試験装置であって、▲２▼微少電流測定可の試験部と大容量コンデンサ付きの試験部とを有する試験部混載パフォーマンス・ボードをハンドラに具備し、▲３▼ハンドラ内部でＤＵＴの搬送移動を行って微少電流試験と大消費電流のファンクション試験とを交互に試験し、全ての試験を行う半導体試験装置である。
【００１９】
第２発明は試験部混載パフォーマンス・ボードを明記したものである。つまり、第１発明の試験部混載パフォーマンス・ボードは、ＤＵＴの試験部の半数が微少測定可の試験部であり、半数が大容量コンデンサ付きの試験部である半導体試験装置である。即ち、ＤＵＴが３２個同測の場合にはそれぞれ１６個づつの測定部を有している。
【００２０】
第３発明は試験仕様の異なる複数種類のＤＵＴを同時に試験するものである。つまり、▲１▼複数種類のＤＵＴの試験を行う半導体試験装置であって、▲２▼試験するＤＵＴの異なる試験仕様毎に区分した試験部混載パフォーマンス・ボードを具備し、複数種類のＤＵＴの試験を行う半導体試験装置である。
【００２１】
【発明の実施の形態】
発明の実施の形態を実施例に基づき図面を参照して説明する。図１に本発明の一実施例の概略構成図を、図２に本発明の試験手順の一例の説明図を、図３に本発明の試験手順の一例のフローチャートを示す。
先ず、図１より説明する。
【００２２】
図１は本発明の一例の概略構成図である。高速の半導体試験装置の本体、つまり高速テスタ３０は、ハンドラ２０と通信ライン３５で信号の授受を行い、試験部混載パフォーマンス・ボード１０には制御ライン３６で制御している。試験部混載パフォーマンス・ボード１０はハンドラ２０の内部に搭載されており、ＤＵＴ５０は水平搬送方式で試験部混載パフォーマンス・ボード１０の測定部に搬送移動され吸引固定されて電気的試験を行っている。ＤＵＴ５０は試験結果のデータに従ってソーティング（　Ｓｏｒｔｉｎｇ）される。
【００２３】
図２は試験手順の一例の説明図であり、図１の試験部混載パフォーマンス・ボード１０の説明図でもある。この一例の試験部混載パフォーマンス・ボード１０は、ＤＵＴ５０を３２個同測する例であり、３２ヶ所の試験部を有してる。この３２ヶ所の試験部のうち、１６ヶ所を大容量コンデンサ付きの試験部１５とし、１６ヶ所を微少電流測定可の試験部１６とする。
【００２４】
図１の試験部混載パフォーマンス・ボード１０及び図２では、１行目及び３行目を大容量コンデンサ付きの試験部１５とし、２行目及び４行目を大容量コンデンサ付きの試験部１５としている。ＤＵＴ５０の転送が容易になるように考えたからであり、この配置に限らず各種の配列が考えられる。
そして、各行には８つの試験部があり、４行の全てで３２ヶ所の試験部がある。いまここで、ＤＵＴ５０にサンプル番号を付して、図２のように１〜８及び１７〜２４のＤＵＴをグループＢとし、９〜１６及び２５〜３２のＤＵＴをグループＡとする。
【００２５】
図２に示すように、１回目の試験ではグループＢのＤＵＴに大電流関連の試験を実施し、グループＡのＤＵＴには微少電流関連の試験を実施する。共通してできる試験は、それぞれの試験部で実施する。それぞれの試験での結果を、各サンプル毎に結果格納変数に保存する。
【００２６】
１回目の試験が終了すると、ハンドラ２０はＤＵＴ５０を搬送移動させ、図２に示すような２回目の試験の位置に配列する。そしてそれぞれのＤＵＴは１回目の試験とは逆の、つまり大電流関連の試験を終了したＤＵＴは微少電流関連の試験を、微少電流関連の試験を終了したＤＵＴは大電流関連の試験を実施する。このときも、試験結果は各サンプル毎に結果格納変数に保存する。試験結果のデータ等によりソーティングを行い終了する。
【００２７】
図３に本発明の試験手順の一例のフローチャートを示す。この発明は、このフローチャートの試験手順に限るものではない。種々な例が考えられる。
図３のフローチャートについて概略を説明する。テストは、前述したように２回行なう。先ず、テスト・スタートでテストが１回目か２回目かを判断する。１回目であると、ＤＵＴをグループＡとグループＢとに分け、それぞれの試験部でＴＥＳＴ１の共通試験を行い、その試験結果の　ＰＡＳＳ／ＦＡＩＬを結果格納変数（Ｂ）に保存する。
【００２８】
次に、ＴＥＳＴ２で大容量コンデンサ無しのＤＵＴグループを測定対象として微少電流関連の試験を行い　ＰＡＳＳ／ＦＡＩＬを結果格納変数（Ｂ）に保存する。
次に、ＴＥＳＴ３で大容量コンデンサ有りのＤＵＴグループを測定対象として大消費電流関連の試験を行い　ＰＡＳＳ／ＦＡＩＬを結果格納変数（Ｃ）に保存する。
次に、今のテストが１回目か２回目かを判断して、１回目であるとハンドラ２０は、２回目の測定状態にすべてのサンプルＤＵＴを搬送して配列する。
【００２９】
次に、２回目のテストが行われる。ＴＥＳＴ１の共通試験は既に行われているので、２回目のテストではＴＥＳＴ２とＴＥＳＴ３とが行われて、　ＰＡＳＳ／ＦＡＩＬの試験結果がそれぞれの保存位置に保存される。
２回目のテストが終了すると、試験結果の処理がされてＤＵＴは　Ｓｏｒｔｉｎｇされ、試験は終了する。
【００３０】
【発明の効果】
以上詳細に説明したように、微少電流関連の試験と大消費電流関連の試験とを必要とする半導体デバイス、つまりＤＵＴ５０の試験において、従来は微少電流関連の試験と大消費電流関連の試験とをそれぞれ２セットの半導体試験装置を用いて２工程で試験を行っていた。
【００３１】
この発明は、ハンドラ２０に内蔵するパフォーマンス・ボードを、微少電流測定可の試験部１６と大容量コンデンサ付きの試験部１５との試験部混載パフォーマンス・ボード１０として置き換えた。従って、半導体試験装置１セットでもって２回の試験を行うことで上記のＤＵＴ５０を完全に試験することができるようになった。設備コスト的にも、テスト時間的にも、非常にテスト・コストを削減することができる。
【００３２】
この発明は、上記の微少電流関連の試験と大消費電流関連の試験とを必要とする半導体デバイスの試験のみならず、複数種類の試験仕様が異なるＤＵＴを同時に試験する際にも有効な半導体試験装置である。
このように、この発明は使用に際して技術的、経済的効果は大である。
【図面の簡単な説明】
【図１】本発明の一実施例の概略構成図である。
【図２】本発明の試験手順の一例の説明図である。
【図３】本発明の試験手順の一例のフローチャートである。
【図４】従来の微少電流試験ができる構成図である。
【図５】従来の大消費電流ＤＵＴのファンクション試験をする構成図である。
【図６】微少電流試験と大消費電流ＤＵＴのファンクション試験とを２工程で行う一例の従来試験フローの説明図である。
【符号の説明】
１０　　試験部混載パフォーマンス・ボード（ＰＢ）
１１　　　　大容量コンデンサ付きのＰＢ
１２　　　　微少電流測定可のＰＢ
１５　　大容量コンデンサ付きの試験部
１６　　微少電流測定可の試験部
２０　　　　ハンドラ
３０　　　　高速テスタ
３１　　低速テスタ
３５　　通信ライン
３６　　　　制御ライン
５０　　ＤＵＴ
５１　　電源端子（ＶＣＣ）
５２　　　　接地端子（ＧＮＤ）
６０　　　　プログラマブル電源（ＰＰＳ）
６１　　　　リレー用電源（ＣＷ）
６２　　　　リレー駆動コイル
６３　　リードリレー
６５　　コンデンサ
６６　　大容量コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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