(57)【要約】【課題】電源の立ち上げ時だけでなく、発振停止解除直後においても、発振起動時間を短縮することができ、また不要な消費電流を抑制できる発振回路を提供する。【解決手段】本発明の発振回路は、発振停止機能を持つ発振回路本体と、発振停止機能による発振回路本体の発振停止の期間に、電源とグランドとの間の中間電圧を発振回路本体の内部ノードのうちの少なくとも１箇所に供給し、発振停止が解除されている期間は中間電圧を供給しない電圧供給回路とを備える。【選択図】図１
2004221632.tif 000002
【特許請求の範囲】
【請求項１】
発振停止機能を持つ発振回路本体と、電源とグランドとの間の中間電圧を発生して前記発振回路本体に供給する電圧供給回路とを備え、
前記電圧供給回路は、前記発振停止機能による発振回路本体の発振停止の期間に、前記中間電圧を前記発振回路本体の内部ノードのうちの少なくとも１箇所に供給し、発振停止が解除されている期間は前記中間電圧を供給しないことを特徴とする発振回路。
【請求項２】
前記電圧供給回路は、電源電圧の検知回路を備え、電源オフから電源オンに遷移する時に前記電源電圧が所定の電圧に到達するまでの期間、前記中間電圧を供給し、前記電源電圧が所定の電圧に到達した後は、前記中間電圧を供給しない請求項１に記載の発振回路。
【請求項３】
前記電圧供給回路は、時間検知回路を備え、電源オフから電源オンに遷移する時に所定の一定期間、前記中間電圧を供給し、前記所定の一定期間経過後は、前記中間電圧を供給しない請求項１に記載の発振回路。
【請求項４】
前記電圧供給回路によって供給される中間電圧は、前記電源とグランドとの間のほぼ中央の電圧である請求項１〜３のいずれかに記載の発振回路。
【請求項５】
前記発振回路本体は、発振アンプと、帰還抵抗および制限抵抗と、振動子と、周波数調整容量およびＤＣカット容量とを備え、
前記発振アンプの一方の入力には発振停止制御信号が入力され、前記帰還抵抗は前記発振アンプの他方の入力と出力との間に接続され、前記制限抵抗の一方の端子は前記発振アンプの出力に接続され、前記振動子は、前記制限抵抗の他方の端子と前記発振アンプの他方の入力との間に接続され、前記周波数調整容量は、前記制限抵抗の他方の端子とグランドとの間に接続され、前記ＤＣカット容量は、前記発振アンプの他方の入力とグランドとの間に接続されている請求項１〜４のいずれかに記載の発振回路。
【請求項６】
前記発振回路本体は、さらにハイパスフィルタを備え、当該ハイパスフィルタは前記ＤＣカット容量とグランドとの間に接続されている請求項５に記載の発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発振停止機能を持つ発振回路に関するものである。
【０００２】
【従来の技術】
例えば、水晶振動子などの圧電素子を用いた発振回路は、基準クロックの発生回路として通信機器や映像機器などの分野で広く利用されている。近年の通信速度の高速化や映像の高品質化の流れに従って、通信や映像などのシステムにおいても大容量データの高速処理が求められるようになってきており、発振回路の発振周波数も次第に高速化される傾向にある。
【０００３】
周波数精度の非常によい水晶振動子を用いた発振回路では、通常基本波振動モードが使用される。しかし、基本波振動モードでは、水晶振動子の加工技術の問題から現状では５０ＭＨｚ程度の発振周波数までが限界である。また、５０ＭＨｚの発振周波数は実現可能であるが非常に高価である。このため、より高い周波数の水晶発振回路を構成するための手法として、第ｎ次高調波（ｎ＝３，５，７，…）の発振を行わせる倍音振動モードがある。
【０００４】
この倍音振動モードは、物理的な振動を電気信号に変換する水晶振動子の特徴を生かして、基本波以外にも第ｎ次高調波の周波数成分も振動子を通過するという特性を利用したものである。各振動モードの通過ゲインは基本波が最も高く、第３次、第５次、第７次、…  と高次の高調波になるにつれて次第に低くなる。また、倍音振動モードで発振させるためには、発振回路内で周波数の選択を行う必要がある。
【０００５】
図３は、従来の発振回路の一例の構成概略図である。同図に示す発振回路５０は、第３次高調波の発振回路であり、発振アンプ（ＮＡＮＤ回路）１６と、波形整形バッファ１８と、帰還抵抗（１ＭΩ）２０と、制限抵抗（１００Ω）２２と、水晶振動子２４と、周波数調整容量（１０ｐＦ）２６と、ＤＣカット容量（０．１μＦ）２８と、フィルタ容量（１０ｐＦ）３０と、フィルタインダクタ（２μＨ）３２とを備えている。
【０００６】
ここで、発振アンプ１６の一方の入力には発振停止制御信号ＥＮが入力され、発振アンプ１６の出力ＸＯは、波形整形バッファ１８を介して信号ＯＵＴとして出力されている。また、帰還抵抗２０は発振アンプ１６の他方の入力ＸＩと出力ＸＯとの間に接続されている。制限抵抗２２の一方の端子は発振アンプ１６の出力ＸＯに接続され、水晶振動子２４は発振アンプ１６の他方の入力ＸＩと制限抵抗２２の他方の端子との間に接続されている。周波数調整容量２６は制限抵抗２２の他方の端子とグランドとの間に接続され、ＤＣカット容量２８の一方の端子は発振アンプ１６の他方の入力ＸＩに接続されている。
【０００７】
また、フィルタ容量３０およびフィルタインダクタ３２は、ＤＣカット容量２８の他方の端子とグランドとの間に並列に接続されている。フィルタ容量３０およびフィルタインダクタ３２は、水晶振動子２４の基本波を遮断するハイパスフィルタ４８の役割を果たす。なお、上記帰還抵抗２０、制限抵抗２２、周波数調整容量２６、ＤＣカット容量２８、フィルタ容量３０、フィルタインダクタ３２の値は一例であり、水晶振動子２４の基本波および第３次高調波の発振周波数に応じて適宜設定する必要がある。
【０００８】
発振回路５０において、水晶振動子２４は所定周波数の正弦波を出力する。電源オンでなおかつ発振停止制御信号ＥＮがハイレベルの場合、基本波はフィルタ容量３０およびフィルタインダクタ３２の作用によって遮断され、第３次高調波が、帰還抵抗２０、制限抵抗２２、周波数調整容量２６、ＤＣカット容量２８、発振アンプ１６の作用によって所定の振幅に増幅される。そして、波形整形バッファ１８によって方形波に波形整形され、信号ＯＵＴとして出力される。
【０００９】
電源オンでなおかつ発振停止制御信号ＥＮがローレベルの場合、発振アンプ１６であるＮＡＮＤ回路の出力はハイレベルとなり、波形整形バッファ１８の出力ＯＵＴもハイレベルになる。この時、周波数調整容量２６は制限抵抗２２を介して、また、ＤＣカット容量２８は帰還抵抗２０を介してそれぞれ電源電圧ＶＤＤまでチャージアップされる。また、電源オフの場合、周波数調整容量２６およびＤＣカット容量２８はディスチャージされる。
【００１０】
発振回路５０では、図４（ａ）のタイミングチャートに示すように、電源オフの状態から電源オンの状態に遷移する時に、もしくは図４（ｂ）のタイミングチャートに示すように、発振停止制御信号ＥＮの制御によって発振停止の状態から発振開始の状態に遷移する時に、ＤＣカット容量２８のチャージアップまたはディスチャージに時間がかかるため、発振起動時間が大きくなる。すなわち、電源の立ち上げ時および発振停止解除直後に、発振アンプ１６の他方の入力ＸＩの電圧レベルがＶＤＤ／２となるまでの期間、不発振状態になる。
【００１１】
この期間の不発振状態が、発振回路の出力を基準クロックとして用いるシステムにおいて重大なエラー、例えば通信機器などにおける転送エラー等の原因になる場合があるという問題があった。
【００１２】
このような問題に対し、特許文献１の図１には、起動特性を向上させるために、急速充電回路を付加した水晶発振回路が開示されている。しかし、特許文献１の図１に開示の水晶発振回路は、発振停止機能を持つものではないため、電源の立ち上げ時については考慮されているが、この技術を発振停止機能を持つ発振回路に適用しても、発振停止解除直後の発振起動時間を改善することはできないという問題があった。
【００１３】
また、同じく特許文献１の図２には、発振アンプとして高ゲイン、低出力インピーダンスの演算増幅器を用い、その非反転入力端子にバイアス回路を設けて、その動作点を任意に設定しうる水晶発振回路が開示されている。しかし、図２の回路では常時、バイアス回路が接続されているため常時、不要な消費電流が流れるという問題があり、また図１の回路と同様に、発振停止機能を持つものではないため、発振停止解除直後の発振起動時間を改善できないという問題があった。
【００１４】
【特許文献１】
特開昭５７−２４１０６号公報
【００１５】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、電源の立ち上げ時だけでなく、発振停止解除直後においても、発振起動時間を短縮することができ、また不要な消費電流を抑制できる発振回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、発振停止機能を持つ発振回路本体と、電源とグランドとの間の中間電圧を発生して前記発振回路本体に供給する電圧供給回路とを備え、
前記電圧供給回路は、前記発振停止機能による発振回路本体の発振停止の期間に、前記中間電圧を前記発振回路本体の内部ノードのうちの少なくとも１箇所に供給し、発振停止が解除されている期間は前記中間電圧を供給しないことを特徴とする発振回路を提供するものである。
【００１７】
ここで、前記電圧供給回路は、電源電圧の検知回路を備え、電源オフから電源オンに遷移する時に前記電源電圧が所定の電圧に到達するまでの期間、前記中間電圧を供給し、前記電源電圧が所定の電圧に到達した後は、前記中間電圧を供給しないのが好ましい。
【００１８】
あるいは、前記電圧供給回路は、時間検知回路を備え、電源オフから電源オンに遷移する時に所定の一定期間、前記中間電圧を供給し、前記所定の一定期間経過後は、前記中間電圧を供給しないのが好ましい。
【００１９】
また、前記電圧供給回路によって供給される中間電圧は、前記電源とグランドとの間のほぼ中央の電圧であるのが好ましい。
【００２０】
また、前記発振回路本体は、発振アンプと、帰還抵抗および制限抵抗と、振動子と、周波数調整容量およびＤＣカット容量とを備え、
前記発振アンプの一方の入力には発振停止制御信号が入力され、前記帰還抵抗は前記発振アンプの他方の入力と出力との間に接続され、前記制限抵抗の一方の端子は前記発振アンプの出力に接続され、前記振動子は、前記制限抵抗の他方の端子と前記発振アンプの他方の入力との間に接続され、前記周波数調整容量は、前記制限抵抗の他方の端子とグランドとの間に接続され、前記ＤＣカット容量は、前記発振アンプの他方の入力とグランドとの間に接続されているのが好ましい。
【００２１】
また、前記発振回路本体は、さらにハイパスフィルタを備え、当該ハイパスフィルタは前記ＤＣカット容量とグランドとの間に接続されているのが好ましい。
【００２２】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の発振回路を詳細に説明する。
【００２３】
図１は、本発明の発振回路の一実施形態の構成概略図である。
同図に示す発振回路１０は、発振停止機能を持つ発振回路本体１２と、電圧供給回路１４とを備えている。すなわち、本実施形態の発振回路１０は、図３に示す従来の発振回路５０と比べて、さらに電圧供給回路１４を備えている。したがって、発振回路本体１２については、図３に示す従来の発振回路５０の各構成要素と同一の符号を付してその説明を省略する。
【００２４】
すなわち、発振回路本体１２は、第３次高調波の発振回路であり、発振アンプ（ＮＡＮＤ回路）１６と、波形整形バッファ１８と、帰還抵抗２０と、制限抵抗２２と、水晶振動子２４と、周波数調整容量２６と、ＤＣカット容量２８と、フィルタ容量３０と、フィルタインダクタ３２とを備えている。また、フィルタ容量３０およびフィルタインダクタ３２は、水晶振動子２４の基本波を遮断するハイパスフィルタ４８の役割を果たす。
【００２５】
電圧供給回路１４は、電源オフから電源オンに遷移する時に、および発振停止機能による発振回路本体１２の発振停止の期間に、電源とグランドとの間の中間電圧を発振アンプ１６の他方の入力ＸＩに供給する。電圧供給回路１４は、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）３４と、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）３６と、抵抗素子３８，４０と、インバータ４２と、ＡＮＤ回路４４と、Ｐ．Ｏ．Ｃ（パワーオンクリア）回路４６とを備えている。
【００２６】
ここで、ＡＮＤ回路４４には、発振の開始および停止を指示する発振停止制御信号ＥＮ、およびＰ．Ｏ．Ｃ回路４６の出力が入力され、ＡＮＤ回路４４の出力は、発振アンプ１６の一方の入力、ＰＭＯＳ３４のゲートおよびインバータ４２に入力されている。また、ＰＭＯＳ３４、抵抗素子３８，４０およびＮＭＯＳ３６は電源とグランドとの間に直列に接続され、ＮＭＯＳ３６のゲートにはインバータ４２の出力が入力されている。また、抵抗素子３８，４０の接続点のノードが発振アンプ１６の他方の入力ＸＩに接続されている。
【００２７】
以下、電源の立ち上げ時の動作を説明する。なお、発振停止制御信号ＥＮは、電源の立ち上がりに従ってハイレベルになるものとする。
【００２８】
Ｐ．Ｏ．Ｃ回路４６は電源電圧ＶＤＤを常にモニターしており、図２（ａ）のタイミングチャートに示すように、電源オフの時、すなわちＶＤＤ＝０Ｖの場合のＰ．Ｏ．Ｃ回路４６の出力はローレベル（グランドレベル）である。電源の立ち上げ時に、電源電圧ＶＤＤが所定の電圧、例えばＶＤＤ（最大値）×０．８の電圧レベルに到達した時点でＰ．Ｏ．Ｃ回路４６の出力はハイレベル（ＶＤＤ（最大値）×０．８の電圧レベル）に変化する。
【００２９】
従って、ＡＮＤ回路４４の出力は、電源の立ち上げ時に電源電圧がＶＤＤ（最大値）×０．８の電圧レベルに到達するまでの期間にローレベルとなり、ＰＭＯＳ３４およびＮＭＯＳ３６が同時にオン状態となる。
【００３０】
ＰＭＯＳ３４およびＮＭＯＳ３６が両方ともオン状態になると、抵抗素子３８，４０の間の接続点の電圧レベルは、これらの抵抗素子３８，４０の抵抗分圧比によって決定される電圧レベルになる。例えば、抵抗素子３８，４０の抵抗値が等しい場合、抵抗素子３８，４０の間の接続点の電圧レベルは、電源とグランドとの間のほぼ中央の電圧レベルＶＤＤ／２となり、このＶＤＤ／２の電圧レベルが発振アンプ１６の他方の入力ＸＩに与えられる。
【００３１】
その後、Ｐ．Ｏ．Ｃ回路４６の出力がハイレベルになると、ＡＮＤ回路４４の出力もハイレベルとなり、ＰＭＯＳ３４およびＮＭＯＳ３６が共にオフ状態となる。これにより、発振アンプ１６の一方の入力はハイレベルとなり、電圧供給回路１４から発振アンプ１６の他方の入力ＸＩへのＶＤＤ／２の電圧レベルの供給は停止されるが、入力ＸＩは、電圧供給回路１４により供給されたＶＤＤ／２の電圧レベルに維持された状態で発振動作が開始される。
【００３２】
従って、図２（ａ）のタイミングチャートに示すように、発振アンプ１６の他方の入力ＸＩがＶＤＤ／２近傍の電圧レベルから発振動作が開始されるので、ＤＣカット容量２８をチャージアップするための時間を短縮することができ、発振起動時間を短縮することができる。これに対し、図３に示す従来の発振回路５０では、図４（ａ）のタイミングチャートに示すように、ＤＣカット容量２８をチャージアップする時間が長く、発振起動時間も長くなる。
【００３３】
次に、発振停止解除時の動作を説明する。なお、電源オンの状態であり、Ｐ．Ｏ．Ｃ回路４６の出力は常にハイレベルであるものとする。
【００３４】
発振停止制御信号ＥＮは、図２（ｂ）のタイミングチャートに示すように、発振回路本体１２の発振を停止させる場合にローレベルとされ、発振を開始させる場合にハイレベルとされる。従って、ＡＮＤ回路４４の出力は、発振停止機能による発振回路本体１２の発振停止の期間にローレベルとなり、ＰＭＯＳ３４およびＮＭＯＳ３６が同時にオン状態となる。これにより、本実施形態では、例えばＶＤＤ／２の電圧レベルが発振アンプ１６の他方の入力ＸＩに与えられる。
【００３５】
その後、発振停止制御信号ＥＮがハイレベルになると、ＡＮＤ回路４４の出力もハイレベルとなり、ＰＭＯＳ３４およびＮＭＯＳ３６が共にオフ状態となる。これにより、発振アンプ１６の一方の入力はハイレベルとなり、他方の入力ＸＩへのＶＤＤ／２の電圧レベルの供給は停止されるが、入力ＸＩは、図２（ｂ）のタイミングチャートに示すように、供給されたＶＤＤ／２の電圧レベルに維持された状態で発振動作が開始される。
【００３６】
このため、図２（ｂ）のタイミングチャートに示すように、ＤＣカット容量２８をディスチャージする時間をなくすことができ、発振起動時間を短縮することができる。これに対し、図３に示す従来の発振回路５０では、図４（ｂ）のタイミングチャートに示すように、ＤＣカット容量２８をディスチャージする時間が長く、発振起動時間も長くなる。
【００３７】
ここで、発振起動時間増大の原因は、上記の通り、電源の立ち上げ時、および発振停止解除直後において、ＤＣカット容量２８のチャージアップまたはディスチャージに時間がかかるためである。電源の立ち上げ時には、電源から発振アンプ１６および帰還抵抗２０を介してＤＣカット容量２８がチャージアップされる。また、発振停止解除直後は、ＤＣカット容量２８から帰還抵抗２０および発振アンプ１６を介してグランドにディスチャージされる。
【００３８】
このため、比較的値の大きい帰還抵抗２０の抵抗値ＲとＤＣカット容量２８の容量値ＣによるＲＣの時定数によって発振起動時間が左右される。従って、帰還抵抗２０の抵抗値ＲまたはＤＣカット容量２８の容量値Ｃの値を小さくすれば、チャージアップ時間またはディスチャージ時間が短縮され、発振起動時間も短縮される。
【００３９】
しかし、回路定数を単純に小さくすることは他の発振特性を悪化させることになる。例えば、帰還抵抗２０の抵抗値Ｒを小さくすると、発振起動不良や安定性不良、消費電流の増大などの悪影響が生じる場合がある。また、ＤＣカット容量２８の容量値Ｃを小さくすると、基本波を遮断するためのハイパスフィルタ４８の効果が減少して異常発振（本実施形態の場合、基本波発振）となる場合があり、発振余裕度を低下させることになる。
【００４０】
これに対し、本発明の発振回路１０では、電源オフから電源オンに遷移する時に電源電圧が所定の電圧に到達するまでの期間、および発振停止機能による発振回路本体１２の発振停止の期間に、発振アンプ１６の他方の入力ＸＩにＶＤＤ／２の電圧レベルを与えておくことによって、電源の立ち上げ直後、および発振停止解除直後に、ＤＣカット容量２８をチャージアップおよびディスチャージする時間が短縮される。
【００４１】
これにより、基本波を遮断するハイパスフィルタ４８の特性を損ねることなく、また、発振起動安定性や余裕度を低下させることなく、ＸＩの電圧追従性を高速化することができる。その結果、発振起動時間を大幅に短縮することが可能となる。
【００４２】
なお、上記実施形態では、電圧供給回路１４が、電源オフから電源オンに遷移する時に電源電圧が所定の電圧に到達するまでの期間、ローレベルを出力し、電源電圧が所定の電圧に到達した時点でハイレベルを出力するＰ．Ｏ．Ｃ回路（電源電圧の検知回路）４６を備える例を挙げて説明したが、本発明はこれに限定されず、例えばカウンタ等により、電源オフから電源オンに遷移する時に所定の一定期間を計測して、この所定の一定期間、電圧供給回路１４が中間電圧を供給する時間検知回路を備えるようにしてもよい。
【００４３】
また、発振アンプ１６はＮＡＮＤ回路に限定されるわけではなく、発振停止制御信号ＥＮや、電源電圧の検知回路、時間検知回路の出力の極性に応じて、他の多入力ＣＭＯＳ論理ゲートを使用することもできる。また、本発明は、第３次高調波の発振回路に限定されず、基本波および第ｎ次高調波（ｎ＝３，５，７，…）の発振回路全てに適用可能である。また、振動子も水晶振動子に限定されず、圧電セラミック振動子等の従来公知の圧電素子がいずれも利用可能である。
【００４４】
また、電圧供給回路１４の具体的な回路構成も何ら限定されず、電源とグランドとの間の中間電圧を発生して、発振回路本体１２の内部ノードのうちの少なくとも１箇所に供給することができればよい。また、電源の立ち上げ時に、Ｐ．Ｏ．Ｃ回路４６の出力がローレベルからハイレベルに変化するタイミングはＶＤＤ（最大値）×０．８の電圧レベルに限定されず、必要に応じて適宜設定すればよい。
【００４５】
本発明の発振回路は、基本的に以上のようなものである。
以上、本発明の発振回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００４６】
【発明の効果】
以上詳細に説明した様に、本発明の発振回路は、発振停止機能を持つ発振回路本体と、発振停止機能による発振回路本体の発振停止の期間に、電源とグランドとの間の中間電圧を発振回路本体の内部ノードのうちの少なくとも１箇所に供給し、発振停止が解除されている期間は中間電圧を供給しない電圧供給回路とを備えるものである。
これにより、本発明の発振回路によれば、発振起動安定性や余裕度を低下させることなく、発振停止解除後の発振起動時間を短縮することができる。
また、電源電圧の検知回路や時間検知回路を備えることによって、電源の立ち上げ時の発振起動時間も短縮することができる。また、発振回路本体の回路変更が不要であるため、例えば時定数の非常に大きなオーバートーン用フィルタなどを付加するなど、設計の自由度が高く、より高品質、高周波の発振回路を実現できるというメリットがある。
更に、発振起動後には、電圧供給回路には電流が流れないため、不要な消費電力を抑制することができるというメリットがある。
【図面の簡単な説明】
【図１】本発明の発振回路の一実施形態の構成概略図である。
【図２】（ａ）および（ｂ）は、それぞれ図１に示す発振回路の電源立ち上げ時および発振停止解除時の動作を表す一実施形態のタイミングチャートである。
【図３】従来の発振回路の一例の構成概略図である。
【図４】（ａ）および（ｂ）は、それぞれ図３に示す発振回路の電源立ち上げ時および発振停止解除時の動作を表す一例のタイミングチャートである。
【符号の説明】
１０，５０  発振回路
１２  発振回路本体
１４  電圧供給回路
１６  発振アンプ
１８  波形整形バッファ
２０  帰還抵抗
２２  制限抵抗
２４  水晶振動子
２６  周波数調整容量
２８  ＤＣカット容量
３０  フィルタ容量
３２  フィルタインダクタ
３４  Ｐ型ＭＯＳトランジスタ
３６  Ｎ型ＭＯＳトランジスタ
３８，４０  抵抗素子
４２  インバータ
４４  ＡＮＤ回路
４６  Ｐ．Ｏ．Ｃ回路
４８  ハイパスフィルタ
【図１】
2004221632.tif 000003
【図２】
2004221632.tif 000004
【図３】
2004221632.tif 000005
【図４】
2004221632.tif 000006