(57)【要約】【課題】高耐圧ＭＯＳＴｒ領域と低耐圧ＭＯＳＴｒ領域の高濃度ソース・ドレイン領域を同時に形成する。【解決手段】高耐圧ＭＯＳＴｒ領域と低耐圧ＭＯＳＴｒ領域に薄い第１の酸化膜２を形成し、当該両領域の端部にＬＯＣＯＳ酸化膜４を形成する。そして、高耐圧ＭＯＳＴｒ領域に当該第１の酸化膜２よりも厚く、当該ＬＯＣＯＳ酸化膜４よりも薄い第２の酸化膜８を形成する。その後、両領域にゲート電極９ａ、９ｂを形成した後に低濃度のソース・ドレイン領域を別工程で形成する。低耐圧ＭＯＳＴｒ領域の所望位置、高耐圧ＭＯＳＴｒ領域の第２の酸化膜８直下に高濃度のソース・ドレイン領域１３ａを同時形成する。【選択図】    図９
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【特許請求の範囲】
【請求項１】
一導電型の半導体基板上に形成した、逆導電型のソース・ドレイン領域、第１の酸化膜、ゲート電極を備えた高耐圧領域と、
前記第１の酸化膜よりも厚い第２の酸化膜、及び前記第２の酸化膜よりも厚い素子分離領域と、
前記ソース・ドレイン領域が、前記第２の酸化膜と隣接した前記第１の酸化膜の下に配置することを特徴とした半導体装置。
【請求項２】
一導電型の半導体基板上に形成した、逆導電型のソース・ドレイン領域、第１の酸化膜、ゲート電極を備えた高耐圧領域及び低耐圧領域と、
前記高耐圧領域に形成した前記第１の酸化膜よりも厚い第２の酸化膜と、
前記高耐圧領域と前記低耐圧領域とを分離する、前記第２の酸化膜よりも厚い素子分離領域と、
前記高耐圧領域のソース・ドレイン領域が、前記第２の酸化膜と隣接した前記第１の酸化膜の下に配置することを特徴とした半導体装置。
【請求項３】
前記低耐圧領域のソース・ドレイン領域と、前記高耐圧領域のソース・ドレイン領域が同じ濃度及び同じ拡散深さを具備することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記高耐圧領域のソース・ドレイン領域を完全に埋設するように、前記高耐圧領域の半導体基板内に形成した、低濃度の逆導電型ソース・ドレイン領域を具備することを特徴とした請求項１、２、３のいずれかに記載の半導体装置。
【請求項５】
前記低耐圧領域がＬＤＤ構造であることを特徴とした請求項２、３、４のいずれかに記載の半導体装置。
【請求項６】
高耐圧トランジスタ領域と低耐圧トランジスタ領域を有する一導電型の半導体基板の表面に第１の酸化膜を形成する工程と、
前記第１の酸化膜上の所望位置にＬＯＣＯＳ酸化膜を形成する工程と、
前記高耐圧トランジスタを形成する領域に、前記第１の酸化膜よりも厚く、前記ＬＯＣＯＳ酸化膜よりも薄い第２の酸化膜を形成する工程と、
前記高耐圧トランジスタ領域と前記低耐圧トランジスタ領域の所望位置にゲート電極を形成する工程と、
前記高耐圧トランジスタ領域の前記第１の酸化膜下と、前記低耐圧トランジスタ領域の所望位置とに逆導電型の不純物層を同時に形成する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項７】
前記ゲート電極を形成した後に、前記高耐圧トランジスタ領域の前記第１の酸化膜と前記第２の酸化膜上から逆導電型の不純物をイオン注入して、低濃度の不純物層を形成する工程と、
前記高耐圧トランジスタ領域の第１の酸化膜と前記第２の酸化膜上から逆導電型の不純物をイオン注入し、前記低濃度の不純物層に完全に埋設するように高濃度の不純物層を形成し、同時に前記低耐圧トランジスタ領域の所望位置に逆導電型の不純物層を形成する工程とを具備することを特徴とする請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとが、同一基板上に混載された半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来のＬＣＤドライバーＩＣでは、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを同一基板上に形成する。ドライバー回路等の高電源（約４０Ｖ程度）が供給される回路については、高耐圧ＭＯＳトランジスタで構成され、シフトレジスタ等の低電源（約３．３Ｖ程度）が供給される回路については、低耐圧ＭＯＳトランジスタで構成される。
【０００３】
このような高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを同一基板上に混載した半導体装置（図１８）の製造方法については、以下の図１０〜図１７を参照にしながら説明する。
【０００４】
図１０に示すように、Ｐ型シリコン基板１０１の表面にｔｏｘ１１＝１０００Å程度の厚さを有するゲート酸化膜１０２を形成する。同図において、高耐圧トランジスタを形成する領域を高耐圧ＭＯＳＴｒ領域（図１０の右側）とし、低耐圧トランジスタを形成する領域を低耐圧ＭＯＳＴｒ領域（図１０の左側）とする。
【０００５】
次に図１１に示すように、不図示なレジスト膜を高耐圧ＭＯＳＴｒ領域の表面上に形成し、低耐圧ＭＯＳＴｒ領域の表面上に形成されたゲート酸化膜１０２を完全にエッチング除去する。この結果、高耐圧ＭＯＳＴｒ領域の表面上に、厚さ１０００Å程度のゲート酸化膜１０２ａが残る。
【０００６】
そして図１２に示すように、低耐圧ＭＯＳＴｒ領域の表面上のみに、ｔｏｘ１２＝３００Å程度のうすい酸化膜１０２ｂを形成する。
【０００７】
続いて、図１３に示すように、熱酸化により高耐圧ＭＯＳＴｒ領域の所望位置にＬＯＣＯＳ酸化膜１０４ａを形成し、低耐圧ＭＯＳＴｒ領域の所望位置にＬＯＣＯＳ酸化膜１０４ｂを形成する。その後、両領域の平坦部にポリシリコン等からなるゲート電極１０５ａ、１０５ｂを形成する。
【０００８】
図１４に示すように、次に低耐圧ＭＯＳＴｒ領域上にレジスト膜１０６を形成する。そして、ゲート電極１０５ａをマスクとして高耐圧ＭＯＳＴｒ領域に３１Ｐ＋をイオン注入して、セルフアライン的にＮ―型ソース・ドレイン領域１０７を形成する。その後、レジスト膜１０６を除去する。
【０００９】
次に図１５に示すように、高耐圧ＭＯＳＴｒ領域上にレジスト膜１０８を形成する。そして、ゲート電極１０５ｂをマスクとして、低耐圧ＭＯＳＴｒ領域に３１Ｐ＋をイオン注入して、セルフアライン的にＮ―型ソース・ドレイン領域１０９を形成する。その後、レジスト膜１０８を除去する。
【００１０】
そして、図１６に示すように、ゲート電極１０５ａ、１０５ｂにサイドウォールスペーサ１１０ａ、１１０ｂを形成する。そして、高耐圧ＭＯＳＴｒ領域の表面にレジスト膜１１１を形成する。そして、低耐圧領域のサイドウォールスペーサ１１０ｂをマスクにして、７５Ａｓ＋をイオン注入して、セルフアライン的にＮ＋型ソース・ドレイン領域１１２を低耐圧ＭＯＳＴｒ領域に形成する。
【００１１】
その後、図１７に示すように高耐圧ＭＯＳＴｒ領域及び低耐圧ＭＯＳＴｒ領域上にレジスト膜１１４を形成した後、高耐圧ＭＯＳＴｒ領域の所望位置に開口部を形成する。当該開口部から７５Ａｓ＋をイオン注入して、高耐圧ＭＯＳＴｒ領域にＮ＋型ソース・ドレイン領域１１３を形成する。その後、レジスト膜１１４を除去する。
【００１２】
最後に、図１８に示すように表面全面にＢＰＳＧ膜等の層間絶縁膜１１５を形成し、当該層間絶縁膜１１５の所望位置にコンタクト孔を形成してＮ＋型ソース・ドレイン領域１１２、１１３とコンタクトするＡｌ電極層１１６を形成する。これにより、高耐圧ＭＯＳＴｒ領域（図１８の右側）と低耐圧ＭＯＳＴｒ領域（図１８の左側）とが混載する半導体装置が完成する。
【００１３】
上述した技術は、例えば以下の特許文献１に記載されている。
【００１４】
【特許文献１】
特許公開平８−６４６８８号公報
【００１５】
【発明が解決しようとする課題】
しかしながら、上述した技術においては図１６、図１７に見られるように、低耐圧ＭＯＳＴｒ領域（図中の左側）のＮ＋型ソース・ドレイン領域１１２と、高耐圧ＭＯＳＴｒ領域（図中の右側）のＮ＋型ソース・ドレイン領域１１３とを別工程で形成する必要があり、工程数が増加、複雑化するという欠点があった。
【００１６】
【課題を解決するための手段】
本発明は、上記欠点に鑑みなされたものであり、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとが混載する半導体装置において、高耐圧領域と低耐圧領域のＮ＋型ソース・ドレイン領域を同時に形成し、工程数の削減した半導体装置の製法方法を提供するものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態について図１〜図９を用いて詳細に説明する。
【００１８】
図９は本発明の実施の形態を表す半導体装置の断面図である。当該半導体装置はＰ型のシリコン基板（以下、基板１と称す）上に複数の高耐圧ＭＯＳＴｒ領域及び低耐圧ＭＯＳＴｒ領域が形成される。図９では、その一例を示すため、高耐圧ＭＯＳＴｒ領域（図中の右側）と低耐圧ＭＯＳＴｒ領域（図中の左側）のみを示した。
【００１９】
以下、高耐圧ＭＯＳＴｒ領域と低耐圧ＭＯＳＴｒ領域の構成についてそれぞれ述べる。
【００２０】
高耐圧ＭＯＳＴｒ領域（図中の右側）は、基板１上に形成された第１の酸化膜２、第２の酸化膜８、ＬＯＣＯＳ酸化膜４、及び当該ＬＯＣＯＳ酸化膜直下の基板１内に形成された２層のソース・ドレイン領域１０ａ、１３ａからなる。浅く形成された高濃度のＮ＋型ソース・ドレイン領域１３ａは、深く形成された低濃度のＮ―型ソース・ドレイン領域１０ａに完全に埋設するように形成される。
【００２１】
高耐圧ＭＯＳＴｒ領域の第１の酸化膜２、第２の酸化膜８、ＬＯＣＯＳ酸化膜４は隣り合う連続した３段階の膜厚となるように形成される。膜厚が厚い順にＬＯＣＯＳ酸化膜４、第２の酸化膜８、第１の酸化膜２である。このときの各膜の厚みは、ＬＯＣＯＳ酸化膜４が２０００Å程度、第２の酸化膜８が１５００〜１８００Å程度、第１の酸化膜２が１０００Å程度となるように形成される。これら３つの酸化膜は互いに隣接し連続したものである。
【００２２】
これら第１の酸化膜２、第２の酸化膜８、ＬＯＣＯＳ酸化膜８の位置関係は、図９中に示すように高耐圧ＭＯＳＴｒ領域において、その端部から最も膜厚の厚いＬＯＣＯＳ酸化膜４が形成され、それらに連続するように第２の酸化膜８が形成される。第１の酸化膜２は、これらの第２の酸化膜８と連続して形成され、後述するゲート電極９ａ直下の他の第２の酸化膜８と別の一端にて連続形成される。つまり、ゲート電極９ａ直下の第１の酸化膜２は２つの第２の酸化膜８に挟まれるように形成されることになる。
【００２３】
上述したＮ＋型ソース・ドレイン領域１０ａは、第１の酸化膜２及び第２の酸化膜８の直下に形成される。Ｎ＋型ソース・ドレイン領域１３ａは、第１の酸化膜２直下となるように形成される。このとき、Ｎ＋型ソース・ドレイン領域１３ａの一端は第１の酸化膜２と重畳しないように形成される。
【００２４】
ゲート電極９ａは、第２の酸化膜８ａ上に形成され、その周囲にサイドウォールスペーサ１２が形成される。層間絶縁膜１５は、上述した高耐圧ＭＯＳＴｒ領域の全面を被覆するように形成された保護膜である。Ａｌ電極１６は、当該層間絶縁膜１５に形成されたコンタクト孔に充填されたＡｌの電極を表し、各Ｎ＋型ソース・ドレイン領域１３ａからコンタクトするためのものである。
【００２５】
次に、低耐圧ＭＯＳＴｒ領域（図中の左側）について説明する。当該低耐圧ＭＯＳＴｒ領域は、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造をした半導体装置である。基板１上に形成された第１の酸化膜２、ＬＯＣＯＳ酸化膜４と、当該第１の酸化膜２、ＬＯＣＯＳ酸化膜４直下の基板１内に形成されたソース・ドレイン領域１０ｂ、１３ｂからなる。
【００２６】
当該第１の酸化膜２、ＬＯＣＯＳ酸化膜４は上述した高耐圧ＭＯＳＴｒ領域のＬＯＣＯＳ酸化膜４及び第１の酸化膜２と同じ酸化膜である。したがって、それらの膜厚は上述した高耐圧ＭＯＳＴｒ領域の値と等しい。
【００２７】
ゲート電極９ｂは、３００Å程度の膜厚を有する第１の酸化膜２ｂ上に形成され、その周囲にはサイドウォールスペーサ１２を形成する。
【００２８】
当該ソース・ドレイン領域１０ｂ、１３ｂは濃度と深さの異なる２段の領域（浅く形成した低濃度のＮ―型ソース・ドレイン領域１０ｂと深く形成した高濃度のＮ＋型ソース・ドレイン領域１３ｂ）からなるＬＤＤ構造である。
【００２９】
浅い低濃度のＮ―型ソース・ドレイン領域１０ｂはＬＯＣＯＳ酸化膜４の端部から、ゲート電極９ｂの端部下まで形成される。一方、深い高濃度のＮ＋型ソース・ドレイン領域１３ｂはＬＯＣＯＳ酸化膜４の端部からサイドウォールスペーサ１２の端部下まで形成される。当該深い高濃度のＮ＋型ソース・ドレイン領域１３ｂは、浅い低濃度のＮ―型ソース・ドレイン領域１０ｂの一部を含むように形成される。
【００３０】
層間絶縁膜１５は、上述した低耐圧ＭＯＳＴｒ領域の全面を被覆するように形成された保護膜である。Ａｌ電極１６は、当該層間絶縁膜１５に形成されたコンタクト孔に充填されたＡｌの電極を表し、各Ｎ＋型ソース・ドレイン領域１３ｂからコンタクトするためのものである。
【００３１】
以下、図１〜図８を参照にしながら図９に示す半導体装置の製造方法について詳しく述べる。
【００３２】
図１に示すように、Ｐ型シリコン基板１の表面に膜厚ｔｏｘ１＝３００Å程度の厚さを有する第１の酸化膜２を形成する。図９と同様に、高耐圧トランジスタを形成する領域を高耐圧ＭＯＳＴｒ領域（図１の右側）とし、低耐圧トランジスタを形成する領域を低耐圧ＭＯＳＴｒ領域（図１の左側）とする。
【００３３】
次に図２に示すように、窒化膜３を高耐圧ＭＯＳＴｒ領域及び低耐圧ＭＯＳＴｒ領域の表面上の所望位置に形成する。次いで、熱酸化を実施し、上方に窒化膜３を有しない第１の酸化膜２を局所酸化してＬＯＣＯＳ酸化膜４を形成する。
【００３４】
次に図３に示すように、上記窒化膜３を除去して、ＬＯＣＯＳ酸化膜４及び第１の酸化膜２の表面にシリコン窒化膜５を３００Å程度、シリコン酸化膜６を２００Å程度形成する。そして、高耐圧ＭＯＳＴｒ領域及び低耐圧ＭＯＳＴｒ領域の表面の全面にレジスト膜７を形成する。当該レジスト膜７は低耐圧ＭＯＳＴｒ領域の表面全面に形成し、高耐圧ＭＯＳＴｒ領域には第１の酸化膜２上の平坦部の所望位置に残す。その後、レジスト膜７は除去する。
【００３５】
次に図４に示すようにシリコン酸化膜６をすべて除去し、再度熱酸化を行う。この熱酸化により、露出している第１の酸化膜２が局所的に酸化されて、膜厚が１５００〜１８００Å程度となるように第２の酸化膜８を形成する。
【００３６】
この熱酸化の結果、高耐圧ＭＯＳＴｒ領域には第１の酸化膜２、第２の酸化膜８、ＬＯＣＯＳ酸化膜４の３段階の酸化膜が形成されることとなる。
【００３７】
次に図５に示すように、高耐圧ＭＯＳＴｒ領域及び低耐圧ＭＯＳＴｒ領域の表面上にあるシリコン窒化膜５を除去した後、レジスト膜１１を形成し、高耐圧ＭＯＳＴｒ領域の所望位置に開口部を形成する。その後、注入エネルギー１２０ｋｅＶ、ドーズ量１．０×１０１３／ｃｍ２にて、Ｎ型不純物（例えばリンイオン３１Ｐ＋）をイオン注入し熱拡散によりＮ―型ソース・ドレイン領域１０ａを形成する。当該イオン注入は第２の酸化膜８を完全に貫通するように施す。図５では、Ｎ−型ソース・ドレイン領域１０ａを一定の拡散深さとなるように表したが、第１の酸化膜２と第２の酸化膜８との膜厚が異なるため、当該第２の酸化膜８直下での拡散深さが浅くなる場合も本発明には含まれる。その後、レジスト膜１１を除去する。
【００３８】
次に図６に示すように、高耐圧ＭＯＳＴｒ領域中央の第２の酸化膜８上にゲート電極９ａを、低耐圧ＭＯＳＴｒ領域の第１の酸化膜２上の所望位置にゲート電極９ｂをそれぞれ形成する。そしてその後、高耐圧ＭＯＳＴｒ領域のみにレジスト膜１７を形成する。低耐圧ＭＯＳＴｒ領域にＮ型不純物（例えばリンイオン３１Ｐ＋）をイオン注入し熱拡散によりＮ−型ソース・ドレイン領域１０ｂを形成する。そして、レジスト膜１７を除去する。
【００３９】
次に図７に示すように、その後、ゲート電極９ａ、９ｂの周囲にサイドウォールスペーサ１２を形成する。当該サイドウォールスペーサ１２は、例えばＬＰＣＶＤ法によりＣＶＤ酸化膜を形成し、その後当該ＣＶＤ酸化膜を異方性エッチングすることにより形成する。
【００４０】
次に図８に示すように、全面にレジスト膜１４を形成する。そして、低耐圧ＭＯＳＴｒ領域では当該レジスト膜１４をすべて除去し、高耐圧ＭＯＳＴｒ領域では開口部を形成する。その後、上方から注入エネルギー１００ｋｅＶ、ドーズ量５．０×１０１５／ｃｍ２にて、Ｎ型不純物（例えば砒素イオン７５ＡＳ＋）をイオン注入し熱拡散する。この結果、低耐圧ＭＯＳＴｒ領域では、ＬＯＣＯＳ酸化膜４及びサイドウォールスペーサ１２がマスクとなり、セルフアライン的にＮ＋型ソース・ドレイン領域１３ｂを形成し、ＬＤＤ構造となる。一方、高耐圧ＭＯＳＴｒ領域では残存したレジスト膜１４をマスクとして、第１の酸化膜２下にＮ＋型ソース・ドレイン領域１３ａを形成する。
【００４１】
ここで、当該イオン注入は、第２の酸化膜８を貫通しないように施す。その結果、当該Ｎ＋型ソース・ドレイン領域１３ａは第１の酸化膜２直下のみに形成される。レジスト膜１４の端部は第２の酸化膜８と第１の酸化膜２との境界線と一致するように形成することが望ましいが、レジスト膜１４のマスクずれを考慮して、当該第２の酸化膜８直下にＮー型ソース・ドレイン領域１０ａが形成しない程度のイオン注入に制限している。
【００４２】
本実施形態では、図８に示すように高耐圧ＭＯＳＴｒ領域のＮ＋型ソース・ドレイン領域１３ａと低耐圧ＭＯＳＴｒ領域のＮ＋型ソース・ドレイン領域１３ｂとを一度のイオン注入により同時形成する。
【００４３】
その後、層間絶縁膜１５を全面に付し、Ｎ＋型ソース・ドレイン領域１３ａ、１３ｂの上方にコンタクトするためのＡｌ電極１６を形成して、図９に示す本発明の半導体装置は完成する。
【００４４】
以上より、本実施形態では高耐圧ＭＯＳＴｒ領域に第１の酸化膜２よりも厚く、ＬＯＣＯＳ酸化膜４よりも薄い第２の酸化膜８を形成することで、高耐圧ＭＯＳＴｒ領域と低耐圧ＭＯＳＴｒ領域のＮ＋型ソース・ドレイン領域１３ａとＮ＋型ソース・ドレイン領域１３ｂとを同時に形成することができる。
【００４５】
この結果、Ｎ＋型ソース・ドレイン領域１３ａ、１３ｂを別工程で形成する必要がなく、工程数が増加、複雑化するということはない。
【００４６】
【発明の効果】
本発明によれば、高耐圧ＭＯＳＴｒ領域に第１の酸化膜よりも厚く、ＬＯＣＯＳ酸化膜よりも薄い第２の酸化膜を形成することで、高耐圧ＭＯＳＴｒ領域と低耐圧ＭＯＳＴｒ領域の両Ｎ＋型ソース・ドレイン領域とを同時に形成することができる。
【００４７】
この結果、当該両Ｎ＋型ソース・ドレイン領域を別工程で形成する必要がなく、工程数が増加、複雑化するということはない。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】本発明の半導体装置に係る実施形態を示す断面図である。
【図１０】従来の半導体装置の製造方法を示す断面図である。
【図１１】従来の半導体装置の製造方法を示す断面図である。
【図１２】従来の半導体装置の製造方法を示す断面図である。
【図１３】従来の半導体装置の製造方法を示す断面図である。
【図１４】従来の半導体装置の製造方法を示す断面図である。
【図１５】従来の半導体装置の製造方法を示す断面図である。
【図１６】従来の半導体装置の製造方法を示す断面図である。
【図１７】従来の半導体装置の製造方法を示す断面図である。
【図１８】従来の半導体装置の製造方法を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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