(57)【要約】【課題】ＭＩＭ型の容量素子の下部電極の形成を容易にする。【解決手段】シリコン窒化膜２８上に金属膜２９１、層間絶縁膜１５１、金属膜２９２、層間絶縁膜１５２を、この順に堆積する。層間絶縁膜１５１，１５２や金属膜２９１，２９２を貫通し、下部電極を形成すべき位置のコンタクト金属２７を露出させる開口３２ａを形成する。開口３２ａを充填しつつ、層間絶縁膜１５２を覆う金属膜２９３を形成する。下部電極の主部及び最も上側の（すなわち最も基板１００から離れた）フィンは金属膜２９３によって同一工程において形成される。【選択図】        図９
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【特許請求の範囲】
【請求項１】
延在する主部及び前記主部の側方に延在する複数のフィンを有する金属製の下部電極、金属製の上部電極、及び前記上部電極及び下部電極に挟まれる誘電体を備えるＭＩＭ型容量素子を基板の上方に製造する方法であって、
前記複数のフィンのうち、少なくとも前記基板から最も遠い一つと前記主部とは同一工程によって形成される、半導体装置の製造方法。
【請求項２】
前記下部電極は前記基板から上方に延在し、前記上部電極は前記下部電極を包む、請求項１記載の半導体装置の製造方法。
【請求項３】
前記複数のフィンの全てのフィンと前記主部とは同一工程によって形成される、請求項１記載の半導体装置の製造方法。
【請求項４】
複数の第１の絶縁膜及び複数の第２の絶縁膜を交互に積層する工程と、
積層された前記複数の第１の絶縁膜及び前記第２の絶縁膜に異方性エッチングを施してこれらを貫通する第１の開口を形成する工程と、
前記第１の開口において前記第１の絶縁膜を前記第２の絶縁膜よりも高いエッチングレートのエッチングを行い、前記第１の絶縁膜の端面が前記第２の絶縁膜の端面よりも退いた第２の開口を形成する工程と、
前記第２の開口を第１の金属膜で充填して前記主部と前記フィンとを形成する工程と
を備える、請求項１記載の半導体装置の製造方法。
【請求項５】
前記主部及び前記フィンを囲む第３の開口を形成する工程と、
前記第３の開口において前記第１の金属膜に対して誘電体膜及び第２の金属膜をこの順に積層する工程と
を更に備える、請求項４記載の半導体素子の製造方法。
【請求項６】
前記第３の開口において前記第１の金属膜並びに前記第１の絶縁膜及び前記第２の絶縁膜に対して第３の金属膜、前記絶縁体膜及び前記第３の金属膜がこの順に積層され、
前記第１の金属膜及び前記第３の金属膜が相まって前記下部電極として機能する、請求項５記載の半導体装置の製造方法。
【請求項７】
複数の絶縁膜及び複数の金属膜を交互に積層する工程と、
積層された前記複数の絶縁膜及び前記金属膜に異方性エッチングを施してこれらを貫通する開口を形成し、する工程と、
前記開口を他の金属膜で充填して前記主部を形成する工程と
を備える、請求項１記載の半導体装置の製造方法。
【請求項８】
第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜及び前記第２の絶縁膜を貫通する第１の開口を形成する工程と、
前記第１の開口を充填する第１の金属膜を形成する工程と、
前記第１の開口を拡げて第２の開口を形成する工程と、
前記第２の開口において前記第１の金属膜に対して誘電体膜及び第２の金属膜をこの順に積層する工程と
を備える、半導体装置の製造方法。
【請求項９】
前記第２の開口は前記第１の絶縁膜を露出させる、請求項８記載の半導体装置の製造方法。
【請求項１０】
前記第２の開口は前記第２の絶縁膜中に底を有し、前記第１の金属膜が前記開口の底から突出する、請求項８記載の半導体装置の製造方法。
【請求項１１】
前記第２の開口は前記第１の絶縁膜及び前記第２の絶縁膜を貫通する、請求項８記載の半導体装置の製造方法。
【請求項１２】
前記第１の開口はその側壁に絶縁膜が設けられ、
第２の開口は前記絶縁膜を除去して得られる、請求項８記載の半導体装置の製造方法。
【請求項１３】
前記第２の開口において前記第１の金属膜及び前記第２の絶縁膜に対して、第３の金属膜、前記誘電体膜及び前記第２の金属膜がこの順に積層され、
を備え、
前記第１の金属膜と前記第３の金属膜とが相まって容量素子の下部電極として機能する、請求項８乃至請求項１２のいずれか一つに記載の半導体装置の製造方法。
【請求項１４】
絶縁膜において、前記絶縁膜を貫通する第１の開口と、前記第１の開口よりも広く、前記絶縁膜中に底を有する第２の開口とを形成する工程と、
前記第１及び第２の開口に対して第１の金属膜、誘電体膜及び第２の金属膜をこの順に積層する工程と
を備え、
前記第２の金属膜が上部電極として機能し、少なくとも前記第２の開口において設けられた前記第１の金属が下部電極として機能する、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置において用いられる、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型の容量素子に関する。
【０００２】
【従来の技術】
従来から、半導体装置においてＭＩＭ型の容量素子が用いられており、金属製の上部電極、金属性の下部電極、及びこれらに挟まれる誘電体を備えている。下部電極は上部電極よりも、半導体装置が形成される基板側に位置する部分を有する電極である。
【０００３】
上部電極に向かって突出し、ルテニウム膜で形成された下部電極を備えた容量素子は特許文献１に例示されている。下部電極は上部電極に向かって突出し、且つ側方にフィンを有する下部電極を備えた容量素子は特許文献２、特許文献３に例示されている。
【０００４】
【特許文献１】
特開２００１−１４４２６６号公報
【特許文献２】
特開平８−１６７７０２号公報
【特許文献３】
特開２０００−１０１０４７号公報
【０００５】
【発明が解決しようとする課題】
ＭＩＭ型の容量素子では下部電極としてルテニウム膜等の金属を採用するので、加工が容易でない。そこで本発明では下部電極の形成を容易にする技術を提供することを目的の一つとする。更にはキャパシタ誘電体膜及び上部電極の形成を容易にする技術を提供することも目的の一つとする。
【０００６】
【課題を解決するための手段】
この発明にかかる第１の半導体装置の製造方法は、延在する主部及び前記主部の側方に延在する複数のフィンを有する金属製の下部電極、金属製の上部電極、及び前記上部電極及び下部電極に挟まれる誘電体を備えるＭＩＭ型容量素子を基板の上方に製造する。そして、前記複数のフィンのうち、少なくとも前記基板から最も遠い一つと前記主部とは同一工程によって形成される。
【０００７】
この発明にかかる第２の半導体装置の製造方法は、第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第１の絶縁膜及び前記第２の絶縁膜を貫通する第１の開口を形成する工程と、前記第１の開口を充填する第１の金属膜を形成する工程と、前記第１の開口を拡げて第２の開口を形成する工程と、前記第２の開口において前記第１の金属膜に対して誘電体膜及び第２の金属膜をこの順に積層する工程とを備える。
【０００８】
この発明にかかる第３の半導体装置の製造方法は、絶縁膜において、前記絶縁膜を貫通する第１の開口と、前記第１の開口よりも広く、前記絶縁膜中に底を有する第２の開口とを形成する工程と、前記第１及び第２の開口に対して第１の金属膜、誘電体膜及び第２の金属膜をこの順に積層する工程とを備える。そして、前記第２の金属膜が上部電極として機能し、少なくとも前記第２の開口において設けられた前記第１の金属が下部電極として機能する。
【０００９】
【発明の実施の形態】
実施の形態１．
図１乃至図１４は本発明の実施の形態１にかかる半導体装置の製造方法を工程順に示す断面図である。破断線の左側にはメモリセル部が、破断線の右側にはメモリセル部以外の半導体素子（例えばトランジスタ）を有する非メモリ部（以下ではロジック部を例に挙げて説明する）が、それぞれ示されている。
【００１０】
メモリセル部及びロジック部は同一の半導体基板１００において設けられる。半導体基板１００は例えばｎ型のシリコンである。半導体基板１００の表面には分離酸化膜１が選択的に形成され、ウェル形成用の不純物導入及びチャネル領域用の不純物導入を行う。図では簡単のためにチャネル領域は図示していない。上記の不純物導入により、メモリセル部及びロジック部にはそれぞれｐ型のウェル１０１が設けられている。よって結果的に、ウェル１０１の表面には分離酸化膜１が選択的に形成されていることになる。なおメモリセル部においてはウェル１０１の底にはｎ型のウェル１０２が更に設けられている。
【００１１】
その後、絶縁膜、多結晶シリコン、シリコン酸化膜（例えばＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜）を順次に積層する。当該シリコン酸化膜はゲート電極の形状にパターニングされてシリコン酸化膜４となる。これをマスクとするエッチングによって絶縁膜、多結晶シリコンを整形し、それぞれゲート絶縁膜２、ゲート電極３を得る。残置したシリコン酸化膜４、ゲート電極３、ゲート絶縁膜２をマスクとしてｎ型不純物を導入し、第１のソース／ドレイン領域５１を形成する。ここまでの工程によって図１に示された構造が得られる。なお、図１ではロジック部においてＮＭＯＳトランジスタが形成される様子が示されるが、ＰＭＯＳトランジスタが形成されてもよい。その場合には、ロジック部においてはｎ型のウェルが形成され、ｐ型不純物を導入してソース／ドレイン領域が形成される。
【００１２】
図１に示された構造の上側（半導体基板１００から見てゲート電極３側）から全面にシリコン窒化膜を堆積し、更にこれに対して異方性エッチングを施すことにより、シリコン酸化膜４、ゲート電極３、ゲート絶縁膜２の側面にサイドウォール６を形成する。シリコン酸化膜４、ゲート電極３、ゲート絶縁膜２、サイドウォール６をマスクとしてｎ型不純物を導入し、第２のソース／ドレイン領域５２を形成する。ここまでの工程によって図２に示された構造が得られる。第２のソース／ドレイン領域５２は第１のソース／ドレイン領域５１よりも半導体基板１００へ向かって深く形成され、後のシリサイド工程によって懸念される接合リーク電流の抑制を図る。以下では、第１のソース／ドレイン領域５１及び第２のソース／ドレイン領域５２を併せて扱い、単にソース／ドレイン領域５として言及する。
【００１３】
次にシリコン酸化膜４を、例えば弗酸を用いて除去し、図３に示された構造が得られる。更に図３に示された構造の上側から全面にシリサイド用の金属、例えばコバルトを堆積し、熱処理を行う。当該熱処理は例えばランプアニールが採用される。これによりソース／ドレイン領域５、ゲート電極３の上面に低抵抗のシリサイド膜１０が形成される。更に、未反応のコバルトを除去し、図４に示される構造が得られる。
【００１４】
図４に示された構造の上側から全面にシリコン窒化膜１１を堆積する。更に層間絶縁膜１２を堆積する。層間絶縁膜１２としては例えばＢＰＴＥＯＳ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜が採用される。層間絶縁膜１２に対して熱処理及びＣＭＰ（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）処理を施すことにより、層間絶縁膜１２の表面を平坦化する。ここまでの工程によって図５に示された構造が得られる。
【００１５】
次にソース／ドレイン領域５において形成されたシリサイド膜１０を露出させる開口を層間絶縁膜１２に形成する。当該開口は、シリコン窒化膜１１をストッパとする異方性エッチングを施してシリコン窒化膜２８を露出させ、露出したシリコン窒化膜２８を改めてエッチングすることによって形成することができる。当該開口はコンタクト金属２７で充填される。コンタクト金属２７は、まずバリアメタルたる下地層を当該開口の内壁及び底面に設け、その後に高融点金属で下地層を介して当該開口を充填して形成される。層間絶縁膜１２とコンタクト金属２７のそれぞれの上面が同一平面に位置するように、平坦化されることが望ましい。ここまでの工程によって図６に示された構造が得られる。下地層としては窒化チタンを、高融点金属としてはチタン又はタングステンを、それぞれ例示することができる。
【００１６】
なお、層間絶縁膜１２の異方性エッチングはゲート電極３やサイドウォール６に対して自己整合的には行われない。従ってコンタクト金属２７とゲート電極３との短絡を回避するために、両者の間の距離を、アライメント精度、各構成要素の寸法のばらつき、及び絶縁性を考慮して設定することが望ましい。
【００１７】
図６に示された構造の上側から全面にシリコン窒化膜２８を堆積し、図７に示された構造が得られる。更に図７に示された構造の上側から全面に金属膜２９１、層間絶縁膜１５１、金属膜２９２、層間絶縁膜１５２を、この順に堆積する。金属膜２９１，２９２はいずれも高融点金属（例えばルテニウム）を含む金属膜が採用される。層間絶縁膜１５１，１５２は、シリコン窒化膜２８や金属膜２９１，２９２に対して高いエッチングレートでエッチングが可能な材料、例えばＢＰＴＥＯＳ膜が採用される。その後、層間絶縁膜１５１，１５２や金属膜２９１，２９２を貫通し、下部電極を形成すべき位置のコンタクト金属２７を露出させる開口３２ａを形成する。ここまでの工程によって図８に示された構造が得られる。
【００１８】
開口３２ａは例えばシリコン窒化膜２８をストッパとして金属膜２９１，２９２及び層間絶縁膜１５１，１５２に対して異方性エッチングを施してシリコン窒化膜２８を露出させ、露出したシリコン窒化膜２８を改めてエッチングすることで形成できる。開口３２ａは容量素子の下部電極のために形成されるので、ロジック部においては形成されない。図８ではメモリセル部に示された３つのコンタクト金属２７のうち、中央のものを除いた両側のものが、開口３２ａによって露出している場合が例示されている。
【００１９】
図８に示された構造の上側から全面に金属膜２９３を堆積する。金属膜２９３は開口３２ａを充填しつつ、層間絶縁膜１５２を覆う（図９）。そして開口３２ａ及びその近傍を残す異方性エッチングを行って、図１０に示されるように、下部電極２９ａを形成する。当該エッチングにおいてはシリコン窒化膜２８をストッパとすることができる。
【００２０】
下部電極２９ａは構造上、コンタクト金属２７から上方へと延在する主部２９５と、主部２９５の側方へと延在する少なくとも一つのフィン２９４とを備える。主部２９５は例えば円柱形であり、フィン２９４は例えば主部２９５を取り囲むリング状を呈する。図１０ではフィン２９４が上下方向、すなわち主部２９５が延在する方向について３個存在する場合が例示されているが、図８を用いて説明された層間絶縁膜と金属膜との交互の積層を、更に増加させることによってフィン２９４の数を増大させてもよい。フィンの数が増大すれば、製造される容量素子の静電容量も増大する。
【００２１】
主部２９５及び最も上側の（すなわち最も基板１００から離れた）フィン２９４は金属膜２９３によって同一工程において形成され、その下のフィン２９４及び最も下側のフィン２９４はそれぞれ金属膜２９２，２９１によって形成された。最も上側のフィン２９４を主部２９５と同一工程において形成することにより、両者を別途に形成する場合と比較して、工程数を低減することができる。
【００２２】
またフィン２９４の形成にはエッチバックを要せず、一旦成膜した金属膜２９１，２９２，２９３に対してフォトリソグラフィーを用いたエッチングを施すことにより、フィン２９４を形成することができる。よって加工が容易でない金属を下部電極２９ａとして採用するＭＩＭ型の容量素子においても、フィン２９４を有する下部電極２９ａを容易に形成することができる。
【００２３】
上述のように、層間絶縁膜１５１，１５２はシリコン窒化膜２８や金属膜２９１，２９２に対して高いエッチングレートでエッチングが可能なので、図１０に示された構造から、容易に層間絶縁膜１５１，１５２のみを除去することができる。図１０に示された構造から層間絶縁膜１５１，１５２のみを除去し、上側から全面に誘電体膜（例えば五酸化タンタル）を堆積し、パターニングを行って、下部電極２９ａの表面にのみ当該誘電体を残置し、キャパシタ誘電体膜３３ａを形成する。その後更に高融点金属（例えばルテニウム）を含む金属膜を堆積し、パターニングを行って上部電極３０ａを形成する。上部電極３０ａ、下部電極２９ａ、キャパシタ誘電体膜３３ａを有する容量素子Ｃａが得られる（図１１）。キャパシタ誘電体膜３３ａも上部電極３０ａも、ロジック部や、メモリセル部における３つのコンタクト金属２７のうち中央のものの上方には形成されない。
【００２４】
あるいは層間絶縁膜１５１，１５２のみを除去した後、上側から全面に誘電体膜及び金属膜を堆積してから、パターニングを行い、キャパシタ誘電体膜３３ａ及び上部電極３０ａを形成してもよい。その場合には、キャパシタ誘電体膜３３ａは、下部電極２９ａの表面のみならず、上部電極３０ａとシリコン窒化膜２８との間にも残置する。
【００２５】
図１１に示された構造の上側から全面に層間絶縁膜１９を堆積し、ＣＭＰ処理を施すことにより、層間絶縁膜１９の表面を平坦化する。層間絶縁膜１９としては例えばプラズマＣＶＤ法を用いて成膜されるＴＥＯＳ膜（以下「プラズマＴＥＯＳ膜」と称する）が採用される。その後、ロジック部のコンタクト金属２７や、メモリセル部における３つのコンタクト金属２７のうち中央のものを露出する開口３１を形成する（図１２）。図示されないが、開口３１として、上部電極３０ａを露出させるものを形成してもよい。開口３１の形成は、まずシリコン窒化膜２８をストッパとして、シリコン窒化膜２８と比較して高いエッチングレートで層間絶縁膜１９を異方性エッチングする。そして露出したシリコン窒化膜２８を改めてエッチングする。よって開口３１の形成に際して、層間絶縁膜１９のオーバーエッチングを回避できる。
【００２６】
次に、開口３１はコンタクト金属２１で充填される。コンタクト金属２１は、まずバリアメタルたる下地層を開口３１の内壁及び底面に設け、その後に高融点金属で当該下地層を介して開口３１を充填して形成される。層間絶縁膜１９とコンタクト金属２１のそれぞれの上面が同一平面に位置するように、平坦化されることが望ましい。ここまでの工程によって図１３に示された構造が得られる。下地層としては窒化チタンを、高融点金属としてはチタン又はタングステンを、それぞれ例示することができる。
【００２７】
上述のように、開口３１の形成に際して層間絶縁膜１９のオーバーエッチングを回避できるので、開口３１を充填するコンタクト金属２１がゲート電極３やソース／ドレイン領域５と短絡することを回避できる。
【００２８】
そして図１４に示されるように、コンタクト金属２１に接続される配線２０が層間絶縁膜１９上に形成される。配線２０は下から順に積層されたバリアメタル２３、アルミ配線２４、バリアメタル２５を有している。バリアメタル２３，２５としては窒化チタンを例示できる。配線２０は例えばビット線として機能し、メモリセル部は容量素子Ｃａがビット線たる配線２０の下方に配置されるＣＵＢ（Ｃａｐａｃｉｔｏｒ  Ｕｎｄｅｒ  Ｂｉｔ−ｌｉｎｅ）構造を有してもよい。
【００２９】
以上のようにして下部電極２９ａは、その下方に形成されたソース／ドレイン領域５及びゲート電極３を有するトランジスタを介して、配線２０と接続され得る。
【００３０】
本実施の形態によれば、フィン２９４を用いることにより、容量素子Ｃａの容量を増大させることができる。また下部電極２９ａが上部電極３０ａに向かって突出し、下部電極２９ａを上部電極３０ａが包む構造を採用しているので、下部電極が上部電極を包む構造と比較すると、下部電極２９ａを容易に形成することができる。
【００３１】
実施の形態２．
図１５乃至図２２は本発明の実施の形態２にかかる半導体装置の製造方法を工程順に示す断面図である。まず実施の形態１に示された工程により、図７に示された構造を得る。更に図７に示された構造の上側から全面に層間絶縁膜１５１，３４１，１５２，３４２，１５３を、この順に堆積する。同一のエッチング条件において層間絶縁膜１５１，１５２，１５３が、シリコン窒化膜２８や層間絶縁膜３４１，３４２に対して高いエッチングレートでエッチングされるように、これらの層間絶縁膜の材料を選定する。例えば層間絶縁膜１５１，１５２，１５３としてＢＰＴＥＯＳ膜を採用し、層間絶縁膜３４１，３４２としてノンドープシリコン酸化膜が採用される。その後、層間絶縁膜１５１，３４１，１５２，３４２，１５３を貫通し、下部電極を形成すべき位置のコンタクト金属２７を露出させる開口３２ａを形成する。ここまでの工程によって図１５に示された構造が得られる。
【００３２】
開口３２ａは例えばシリコン窒化膜２８をストッパとして層間絶縁膜１５１，３４１，１５２，３４２，１５３に対して異方性エッチングを施してシリコン窒化膜２８を露出させ、露出したシリコン窒化膜２８を改めてエッチングすることで形成できる。開口３２ａは容量素子の下部電極のために形成されるので、ロジック部においては形成されない。図１５ではメモリセル部に示された３つのコンタクト金属２７のうち、中央のものを除いた両側のものが、開口３２ａによって露出している場合が例示されている。
【００３３】
次いでシリコン酸化膜のエッチング、例えばウェットエッチングを行う。上述のように材料を選択することにより、層間絶縁膜１５１，１５２，１５３が層間絶縁膜３４１，３４２に対して高いエッチングレートでエッチングされるエッチャントを選定することは容易である。よって開口３２ａは層間絶縁膜１５１，１５２，１５３が設けられた位置において拡大した開口３２ｂとなり、図１６に示された構造を得る。換言すれば、開口３２ｂにおいて層間絶縁膜１５１，１５２，１５３は層間絶縁膜３４１，３４２よりも退いた端面を有している。当該ウェットエッチングにおいてシリコン窒化膜２８のエッチングレートを小さくし、層間絶縁膜１５１，３４１，１５２，３４２，１５３とシリコン窒化膜２８とのエッチング選択性を高めることは容易である。よって当該エッチングによって開口３２ｂの底部は拡がりにくくできる。
【００３４】
図１６に示された構造の上側から全面に、下部電極の材料となる金属膜、例えばルテニウムのような高融点金属を含む金属膜を堆積する。当該金属膜は開口３２ｂを充填する。開口３２ｂを充填する部分にのみ当該金属膜を残置して、下部電極２９ｂが形成される（図１７）。かかる下部電極２９ｂは、ＣＭＰ処理を施して、当該金属膜のうち層間絶縁膜１５３上に存在していた部分を、選択的に除去することにより形成できる。あるいは金属膜のうち、下部電極２９ｂとして残しておくべき位置をフォトレジストで覆って、異方性エッチングを行ってもよい。
【００３５】
次いで層間絶縁膜１５１，３４１，１５２，３４２，１５３をエッチング、例えばウェットエッチングで除去する。当該エッチングにおいてシリコン窒化膜２８のエッチングレートを小さくし、これに対して層間絶縁膜１５１，３４１，１５２，３４２，１５３のエッチング選択比を大きくするエッチャントを選定することは容易である。
【００３６】
下部電極２９ｂも、下部電極２９ａと同様に、その構造上、コンタクト金属２７から上方へと延びる主部２９５と、主部２９５の側方へと延びる少なくとも一つのフィン２９４とを備える。図１８ではフィン２９４が上下方向について３個存在する場合が例示されているが、図１５を用いて説明された二種の層間絶縁膜の交互の積層を、更に増加させることによってフィン２９４の数を増大させてもよい。フィンの数が増大すれば、製造される容量素子の静電容量も増大する。
【００３７】
本実施の形態では、主部２９５及び全てのフィン２９４を、金属膜による開口３２ｂの充填によって一度に形成する。よって下部電極２９ｂを形成する工程数は少なくて済む。
【００３８】
またフィン２９４の形成にはエッチバックを要せず、最上面の整形を除けば下部電極２９ｂの材料となる金属膜をエッチングする工程も不要である。よって加工が容易でない金属を下部電極２９ｂとして採用するＭＩＭ型の容量素子においても、フィン２９４を有する下部電極２９ｂを容易に形成することができる。
【００３９】
図１８に示された構造に対して上側から全面に誘電体膜（例えば五酸化タンタル）を堆積し、更に高融点金属（例えばルテニウム）を含む金属膜を堆積してから、パターニングを行い、キャパシタ誘電体膜３３ｂ及び上部電極３０ｂを形成する。上部電極３０ｂ、下部電極２９ｂ、キャパシタ誘電体膜３３ｂを有する容量素子Ｃｂが得られる（図１９）。キャパシタ誘電体膜３３ｂも上部電極３０ｂも、ロジック部や、メモリセル部における３つのコンタクト金属２７のうち中央のものの上方には形成されない。
【００４０】
この後、実施の形態１において図１２乃至図１４に示されたのと同様の工程が実行される。図１９に示された構造の上側から全面に層間絶縁膜１９を堆積し、ＣＭＰ処理を施すことにより、層間絶縁膜１９の表面を平坦化する。その後、ロジック部のコンタクト金属２７や、メモリセル部における３つのコンタクト金属２７のうち中央のものを露出する開口３１を形成する（図２０）。開口３１の形成は、まずシリコン窒化膜２８をストッパとして、層間絶縁膜１９を異方性エッチングする。そして露出したシリコン窒化膜２８を改めてエッチングする。よって開口３１の形成に際して、層間絶縁膜１９のオーバーエッチングを回避できる。図示されないが、開口３１として、上部電極３０ｂを露出させるものを形成してもよい。そして開口３１はコンタクト金属２１で充填される（図２１）。
【００４１】
上述のように、開口３２ｂの形成時にもその底部が拡がりにくく、下部電極２９ｂがゲート電極３やソース／ドレイン領域５と短絡することを回避できる。開口３１の形成に際してシリコン絶縁膜２８をストッパとして層間絶縁膜１９のオーバーエッチングを回避できるので、開口３１を充填するコンタクト金属２１がゲート電極３やソース／ドレイン領域５と短絡することを回避できる。
【００４２】
そして図２２に示されるように、コンタクト金属２１に接続される配線２０が層間絶縁膜１９上に形成される。
【００４３】
本実施の形態によれば、フィン２９４を用いることにより、容量素子Ｃｂの容量を増大させることができる。また下部電極２９ｂが上部電極３０ｂに向かって突出し、下部電極２９ｂを上部電極３０ｂが包む構造を採用しているので、下部電極が上部電極を包む構造と比較すると、下部電極２９ｂを容易に形成することができる。
【００４４】
実施の形態３．
図２３乃至図２８は本発明の実施の形態３にかかる半導体装置の製造方法を工程順に示す断面図である。まず実施の形態２に示された工程により、図１７に示された構造を得る。更に下部電極２９ｂの周囲の一定範囲の層間絶縁膜１５１，３４１，１５２，３４２，１５３を選択的に、例えば異方性エッチングで除去し、下部電極２９ｂを囲む開口３９ａを形成する（図２３）。例えば層間絶縁膜１５１，３４１，１５２，３４２，１５３はいずれもシリコン酸化膜であり、シリコン窒化膜２８を当該エッチングのストッパとすることは容易である。また当該エッチングでは、コンタクト金属２７のうち下部電極２９ｂがその上に形成されないものの上方では、層間絶縁膜１５１，３４１，１５２，３４２，１５３が残置される。
【００４５】
次にシリコン酸化膜のエッチングを行い、下部電極２９ｂのフィン２９４の間に残置した層間絶縁膜３４１，３４２を除去して、図２４に示された構造を得る。例えば下部電極２９ｂの最も上のフィン２９４を露出させるフォトレジストをマスクとしてウェットエッチングを行えば、開口３９ａへと侵入したエッチャントによって下部電極２９ｂのフィン２９４の間に残置した層間絶縁膜３４１，３４２を除去することができる。当該エッチングにおいてはシリコン窒化膜２８をストッパとするエッチャントを選択することは容易である。開口３２ｂ（図１６参照）を形成する際と同様に、層間絶縁膜１５１，１５２，１５３が、シリコン窒化膜２８に対してはもとより、層間絶縁膜３４１，３４２に対しても高いエッチングレートでエッチングが行われる可能性がある。よって図２４では開口３９ａが開口３９ｂへと拡がり、層間絶縁膜１５１，１５２，１５３が、下部電極２９に対して、層間絶縁膜３４１，３４２よりも退いた端面を有している場合が示されている。但し、開口３９ｂにおけるこのような広がりは開口３２ｂを形成する場合のような必然性はない。
【００４６】
その後、実施の形態２と同様にして、図２４に示された構造に対して上側から全面に誘電体膜（例えば五酸化タンタル）を堆積し、更にルテニウムのような高融点金属を含む金属膜を堆積してから、パターニングを行い、キャパシタ誘電体膜３３ｃ及び上部電極３０ｃを形成する。上部電極３０ｃ、下部電極２９ｂ、キャパシタ誘電体膜３３ｃを有する容量素子Ｃｃが得られる（図２５）。開口３９ｂにおいて、キャパシタ誘電体膜３３ｄ、上部電極３０ｄはこの順に、下部電極２９ｂに対して積層される。キャパシタ誘電体膜３３ｃも上部電極３０ｃも、ロジック部や、メモリセル部における３つのコンタクト金属２７のうち中央のものの上方には形成されない。
【００４７】
図２５に示された構造の上側から全面に層間絶縁膜１９を堆積し、ＣＭＰ処理を施すことにより、層間絶縁膜１９の表面を平坦化する。その後、ロジック部のコンタクト金属２７や、メモリセル部における３つのコンタクト金属２７のうち中央のものを露出する開口３１を形成する（図２６）。図示されないが、開口３１として、上部電極３０ｃを露出させるものを形成してもよい。そして開口３１はコンタクト金属２１で充填される（図２７）。
【００４８】
開口３１の形成に際しては一旦シリコン窒化膜２８をストッパとして層間絶縁膜１９をエッチングし、その後に改めてシリコン窒化膜２８をエッチングする。従って層間絶縁膜１９のオーバーエッチングを回避できるので、開口３１を充填するコンタクト金属２１がゲート電極３やソース／ドレイン領域５と短絡することを回避できる。
【００４９】
そして図２８に示されるように、コンタクト金属２１に接続される配線２０が層間絶縁膜１９上に形成される。
【００５０】
以上のようにして、本実施の形態では実施の形態２と同様の効果を得ることができる。しかも、下部電極２９ｂを形成する際に開口３９ｂ以外での層間絶縁膜１５１，３４１，１５２，３４２，１５３を残置するので平坦性がよく、キャパシタ誘電体膜３３ｃ及び上部電極３０ｃを形成するためのパターニング等、後の工程をも容易且つ正確に行うことができる。
【００５１】
また、開口３９ｂの形成時にもその底部が拡がりにくく、上部電極３０ｃとゲート電極３やソース／ドレイン領域５と短絡することを回避できる。
【００５２】
実施の形態４．
図２９乃至図３２は本発明の実施の形態４にかかる半導体装置の製造方法を工程順に示す断面図である。まず実施の形態３に示された工程により、図２４に示された構造を得る。更に高融点金属（例えばルテニウム）を含む金属膜、誘電体膜（例えば五酸化タンタル）、高融点金属（例えばルテニウム）を含む金属膜をこの順に堆積し、パターニングを行ってそれぞれ下部電極２９ｄ、キャパシタ誘電体膜３３ｄ、上部電極３０ｄへと整形する。これにより開口３９ｂにおいて、後に下部電極２９ｄの一部となる金属膜、キャパシタ誘電体膜３３ｄ、上部電極３０ｄはこの順に、下部電極２９ｂ（図２４）及び層間絶縁膜１５１，３４１，１５２，３４２，１５３に対して積層される。上部電極３０ｄ、下部電極２９ｄ、キャパシタ誘電体膜３３ｄを有する容量素子Ｃｄが得られる（図２９）。上部電極３０ｄ、下部電極２９ｄ、キャパシタ誘電体膜３３ｄは、ロジック部や、メモリセル部における３つのコンタクト金属２７のうち中央のものの上方には形成されない。下部電極２９ｄは図２４に示された下部電極２９ｂのほか、誘電体膜の堆積前に堆積されて開口３９ｂの側面にも設けられた金属膜をも有する。よってキャパシタ誘電体膜３３ｄの表面積を大きくとることができ、容量素子Ｃｄの静電容量を大きくとることができる。
【００５３】
特に本実施の形態では、開口３９ｂにおいて層間絶縁膜１５１，１５２，１５３が、下部電極２９ｄに対して、層間絶縁膜３４１，３４２よりも退いた端面を有しているいることは有利に働く。開口３９ｂの側面にも設けられた金属膜の表面積を増大させ、容量素子Ｃｄの静電容量の増大に寄与するからである。
【００５４】
図２９に示された構造の上側から全面に層間絶縁膜１９を堆積し、ＣＭＰ処理を施すことにより、層間絶縁膜１９の表面を平坦化する。その後、ロジック部のコンタクト金属２７や、メモリセル部における３つのコンタクト金属２７のうち中央のものを露出する開口３１を形成する（図３０）。図示されないが、開口３１として、上部電極３０ｄを露出させるものを形成してもよい。そして開口３１はコンタクト金属２１で充填される（図３１）。開口３１の形成に際してはシリコン窒化膜２８をストッパとして層間絶縁膜１９のオーバーエッチングを回避できるので、開口３１を充填するコンタクト金属２１がゲート電極３やソース／ドレイン領域５と短絡することを回避できる。そして図３２に示されるように、コンタクト金属２１に接続される配線２０が層間絶縁膜１９上に形成される。
【００５５】
本実施の形態では、下部電極２９ｄを構成する金属膜を二回に分けて形成する必要がある点を除き、実施の形態３と同様の効果を得ることができる。しかも、静電容量を高めることもできる。
【００５６】
実施の形態５．
図３３乃至図４１は本発明の実施の形態５にかかる半導体装置の製造方法を工程順に示す断面図である。まず実施の形態１に示された工程により、図７に示された構造を得る。更に図７に示された構造の上側から全面に金属膜２９１、層間絶縁膜１５１、金属膜２９２、層間絶縁膜１５２を、この順に堆積する。その後、下部電極を形成すべき位置のコンタクト金属２７を露出させる開口３２ａと、開口３２ａの周囲に開口３９ｃを形成する（図３３）。開口３２ａ，３９ｃは同一のエッチング工程によって形成することができる。コンタクト金属２７のうち開口３２ａによって露出されないものの上方では、層間絶縁膜１５１，１５２及び金属膜２９１，２９２が残置される。ここまでの工程によって図３３に示された構造が得られる。
【００５７】
図３３に示された構造の上側から全面に金属膜２９３を堆積する。金属膜２９３は開口３２ａ，３９ｃを充填しつつ、層間絶縁膜１５２を覆う（図３４）。
【００５８】
開口３２ａから開口３９ｃにかけての領域を覆うフォトレジストをマスクとして、金属膜２９３をエッチングする。そして同じ形状のマスクを用いて層間絶縁膜１５２をエッチングして図３５に示された構造が得られる。同じ形状のマスクを用いて金属膜２９２、層間絶縁膜１５１、金属膜２９１を順次にエッチングし、図３６に示される構造が得られる。この時点では、残置した金属膜２９２，２９３に囲まれた層間絶縁膜１５２と、残置した金属膜２９１，２９２，２９３に囲まれた層間絶縁膜１５１とが残置している。
【００５９】
残置した層間絶縁膜１５２の上方で開口するフォトレジストをマスクとして、金属膜２９３、層間絶縁膜１５２、金属膜２９２、層間絶縁膜１５１、金属膜２９１を順次にエッチングする。当該エッチングによって層間絶縁膜１５１，１５２は除去され、残置した金属膜２９１，２９２，２９３が下部電極２９ｅを形成する（図３７）。当該エッチングに用いるマスクを残置していた層間絶縁膜１５２のサイズよりも小さく設定することにより、フィンを有する下部電極２９ｅを得ることができる。図３７ではフィンが上下方向について２個存在する場合が例示されているが、図３３を用いて説明された層間絶縁膜と金属膜との交互の積層を、更に増加させることによってフィンの数を増大させてもよい。フィンの数が増大すれば、製造される容量素子の静電容量も増大する。
【００６０】
その後、実施の形態２と同様にして、図３７に示された構造に対して上側から全面に誘電体膜（例えば五酸化タンタル）を堆積し、更にルテニウムのような高融点金属を含む金属膜を堆積してから、パターニングを行い、キャパシタ誘電体膜３３ｅ及び上部電極３０ｅを形成する。上部電極３０ｅ、下部電極２９ｅ、キャパシタ誘電体膜３３ｅを有する容量素子Ｃｅが得られる（図３８）。キャパシタ誘電体膜３３ｅも上部電極３０ｅも、ロジック部や、メモリセル部における３つのコンタクト金属２７のうち中央のもの（開口３２ａが上方に形成されていなかったもの）の上方には形成されない。
【００６１】
図３８に示された構造の上側から全面に層間絶縁膜１９を堆積し、ＣＭＰ処理を施すことにより、層間絶縁膜１９の表面を平坦化する。その後、ロジック部のコンタクト金属２７や、メモリセル部における３つのコンタクト金属２７のうち中央のものを露出する開口３１を形成する（図３９）。図示されないが、開口３１として、上部電極３０ｅを露出させるものを形成してもよい。そして開口３１はコンタクト金属２１で充填される（図４０）。
【００６２】
上述のように、開口３１の形成に際して層間絶縁膜１９のオーバーエッチングを回避できるので、開口３１を充填するコンタクト金属２１がゲート電極３やソース／ドレイン領域５と短絡することを回避できる。
【００６３】
そして図４１に示されるように、コンタクト金属２１に接続される配線２０が層間絶縁膜１９上に形成される。
【００６４】
以上のようにして、本実施の形態では実施の形態１と同様の効果を得ることができる。しかも、静電容量を高めることができる。
【００６５】
実施の形態６．
図４２乃至図４８は本発明の実施の形態６にかかる半導体装置の製造方法を工程順に示す断面図である。まず実施の形態１に示された工程により、図７に示された構造を得る。更に図７に示された構造の上側から全面に層間絶縁膜１５を堆積する。層間絶縁膜１５は、シリコン窒化膜２８に対して高いエッチングレートでエッチングが可能な材料、例えばＢＰＴＥＯＳ膜が採用される。その後、下部電極を形成すべき位置で層間絶縁膜１５及びシリコン窒化膜２８を貫通して、コンタクト金属２７を露出させる開口３２を形成することにより、図４２に示された構造が得られる。
【００６６】
開口３２は例えばシリコン窒化膜２８をストッパとして層間絶縁膜１５に対して異方性エッチングを施してシリコン窒化膜２８を露出させ、露出したシリコン窒化膜２８を改めてエッチングすることで形成できる。開口３２は容量素子の下部電極のために形成されるので、ロジック部においては形成されない。図４３ではメモリセル部に示された３つのコンタクト金属２７のうち、中央のものを除いた両側のものが、開口３２によって露出している場合が例示されている。
【００６７】
図４３に示された構造の上側から全面に、下部電極の材料となる金属膜、例えばルテニウムのような高融点金属を含む金属膜を堆積する。当該金属膜は開口３２を充填する。開口３２を充填する部分にのみ当該金属膜を残置して、下部電極２９ｆが形成される（図４３）。かかる下部電極２９ｆは、ＣＭＰ処理を施して当該金属膜のうち、層間絶縁膜１５上に存在していた部分を選択的に除去することにより形成できる。あるいは金属膜のうち、下部電極２９ｆとして残しておくべき位置をフォトレジストで覆って、異方性エッチングを行ってもよい。
【００６８】
次に層間絶縁膜１５を選択的にエッチングすることにより、開口３２を拡げて下部電極２９ｆを囲む開口３９ｆを形成する（図４４）。そして図４４に示された構造に対して上側から全面に誘電体膜（例えば五酸化タンタル）を堆積し、更に高融点金属（例えばルテニウム）を含む金属膜を堆積してから、パターニングを行い、キャパシタ誘電体膜３３ｆ及び上部電極３０ｆを形成する。開口３９ｆにおいてキャパシタ誘電体膜３３ｆ及び上部電極３０ｆはこの順に、下部電極２９ｆに対して積層する。上部電極３０ｆ、下部電極２９ｆ、キャパシタ誘電体膜３３ｆを有する容量素子Ｃｆが得られる（図４５）。キャパシタ誘電体膜３３ｆも上部電極３０ｆも、ロジック部や、メモリセル部における３つのコンタクト金属２７のうち中央のものの上方には形成されない。
【００６９】
図４５に示された構造の上側から全面に層間絶縁膜１９を堆積し、ＣＭＰ処理を施すことにより、層間絶縁膜１９の表面を平坦化する。その後、ロジック部のコンタクト金属２７や、メモリセル部における３つのコンタクト金属２７のうち中央のものを露出する開口３１を形成する（図４６）。図示されないが、開口３１として、上部電極３０ｆを露出させるものを形成してもよい。そして開口３１はコンタクト金属２１で充填される（図４７）。
【００７０】
開口３２の形成時には一旦シリコン窒化膜２８をストッパとし、その後に改めてシリコン窒化膜２８をエッチングするので、その底部が拡がりにくく、下部電極２９ｆがゲート電極３やソース／ドレイン領域５と短絡することを回避できる。開口３１の形成に際してシリコン絶縁膜２８をストッパとして層間絶縁膜１９のオーバーエッチングを回避できるので、開口３１を充填するコンタクト金属２１がゲート電極３やソース／ドレイン領域５と短絡することを回避できる。
【００７１】
そして図４８に示されるように、コンタクト金属２１に接続される配線２０が層間絶縁膜１９上に形成される。
【００７２】
本実施の形態によれば、下部電極２９ｆが上部電極３０ｆに向かって突出し、下部電極２９ｆを上部電極３０ｆが包む構造を採用しているので、下部電極が上部電極を包む構造と比較すると、下部電極２９ｆを容易に形成することができる。また下部電極２９ｆを形成する際にも、上部電極３０ｆを形成する際にも、容量素子Ｃｆを形成する領域以外での層間絶縁膜１５を残置するので平坦性がよく、後の工程を容易且つ正確に行うことができる。
【００７３】
実施の形態７．
図４９乃至図５２は本発明の実施の形態７にかかる半導体装置の製造方法を工程順に示す断面図である。まず実施の形態６に示された工程により、図４４に示された構造を得る。そして更に図４４に示された構造の上側から高融点金属（例えばルテニウム）を含む金属膜、誘電体膜（例えば五酸化タンタル）、高融点金属（例えばルテニウム）をこの順に堆積し、パターニングを行ってそれぞれ金属膜２９６、キャパシタ誘電体膜３３ｇ、上部電極３０ｇへと整形する。金属膜２９６は下部電極２９ｆと相まって下部電極２９ｇを構成する。上部電極３０ｇ、下部電極２９ｇ、キャパシタ誘電体膜３３ｇを有する容量素子Ｃｇが得られる（図４９）。上部電極３０ｇ、下部電極２９ｇ、キャパシタ誘電体膜３３ｇは、ロジック部や、メモリセル部における３つのコンタクト金属２７のうち中央のものの上方には形成されない。キャパシタ誘電体膜３３ｇ及び上部電極３０ｇは、開口３９ｆにおいて金属膜２９６を介して、この順に下部電極２９ｇに対して積層される。また金属膜２９６、キャパシタ誘電体膜３３ｇ及び上部電極３０ｇは、開口３９ｆにおいて、この順に下部電極２９ｇ上及び層間絶縁膜１５に対して積層される。
【００７４】
金属膜２９６は図４３に示された下部電極２９ｆのほか、開口３９ｆの底面及び側面にも設けられるので、キャパシタ誘電体膜３３ｇの表面積を大きくとることができ、容量素子Ｃｇの静電容量を大きくとることができる。
【００７５】
図４９に示された構造の上側から全面に層間絶縁膜１９を堆積し、ＣＭＰ処理を施すことにより、層間絶縁膜１９の表面を平坦化する。その後、ロジック部のコンタクト金属２７や、メモリセル部における３つのコンタクト金属２７のうち中央のものを露出する開口３１を形成する（図５０）。図示されないが、開口３１として、上部電極３０ｇを露出させるものを形成してもよい。そして開口３１はコンタクト金属２１で充填される（図５１）。
【００７６】
上述のように、開口３１の形成に際してシリコン絶縁膜２８をストッパとして層間絶縁膜１９のオーバーエッチングを回避できるので、開口３１を充填するコンタクト金属２１がゲート電極３やソース／ドレイン領域５と短絡することを回避できる。
【００７７】
そして図５２に示されるように、コンタクト金属２１に接続される配線２０が層間絶縁膜１９上に形成される。
【００７８】
本実施の形態によれば、実施の形態６と同様の効果を得ることに加え、キャパシタ誘電体膜３３ｇの面積をキャパシタ誘電体膜３３ｆの面積よりも拡げ、容量素子Ｃｇの容量の増大に寄与することができる。
【００７９】
実施の形態８．
図５３乃至図５８は本発明の実施の形態８にかかる半導体装置の製造方法を工程順に示す断面図である。まず実施の形態１に示された工程により、図６に示された構造を得る。そして、下部電極となるべき位置のコンタクト金属２７を囲む開口３９ｈを形成する。開口３９ｈはロジック部においては形成されない。図５３ではメモリセル部に示された３つのコンタクト金属２７のうち、中央のものを除いた両側のものが、開口３９ｈによって露出している場合が例示されている。（図５３）。開口３９ｈは層間絶縁膜１２を選択的にエッチングすることで実現できる。当該エッチングにおいてシリコン窒化膜１１及びコンタクト金属２７に対する層間絶縁膜１２の選択比を高くとるようにエッチング条件を設定することは容易である。よって層間絶縁膜１２のエッチングにおいてシリコン窒化膜１１及びコンタクト金属２７がストッパとなるので、オーバーエッチングによって開口３９ｈがゲート電極３やソース／ドレイン領域５と短絡することを回避できる。
【００８０】
図５４に示されるように、開口３９ｈの底を層間絶縁膜１２中に位置させてもよい。これは開口３９ｈを形成するための層間絶縁膜１２のエッチングについて、処理時間を制御することによって実現できる。以下では開口３９ｈの底を層間絶縁膜１２の中に位置させた場合について製造工程の説明を進めるが、図５３に示されるように開口３９ｈによってシリコン窒化膜１１が露出する構造であっても同様の製造工程を適用することができる。
【００８１】
誘電体膜（例えば五酸化タンタル）、高融点金属（例えばルテニウム）をこの順に堆積し、パターニングを行ってそれぞれキャパシタ誘電体膜３３ｈ、上部電極３０ｈへと整形する。コンタクト金属２７の上側部分は下部電極として機能し、上部電極３０ｈ、キャパシタ誘電体膜３３ｈと相まって容量素子Ｃｈを構成する（図５５）。上部電極３０ｈ、キャパシタ誘電体膜３３ｈは、ロジック部や、メモリセル部における３つのコンタクト金属２７のうち中央のものの上方には形成されない。キャパシタ誘電体膜３３ｈ及び上部電極３０ｈは、この順に開口３９ｈにおいてコンタクト金属２７に対して積層される。
【００８２】
図５５に示された構造の上側から全面に層間絶縁膜１９を堆積し、ＣＭＰ処理を施すことにより、層間絶縁膜１９の表面を平坦化する。その後、ロジック部のコンタクト金属２７や、メモリセル部における３つのコンタクト金属２７のうち中央のものを露出する開口３１を形成する（図５６）。図示されないが、開口３１として、上部電極３０ｈを露出させるものを形成してもよい。そして開口３１はコンタクト金属２１で充填され（図５７）、コンタクト金属２１に接続される配線２０が層間絶縁膜１９上に形成される（図５８）。
【００８３】
本実施の形態によれば、コンタクト金属２７のうち、その上方部分が容量素子Ｃｈの下部電極として機能するものは、その下方部分が開口３９ｈの底から突出して容量素子Ｃｈをソース／ドレイン領域５へと接続する機能を果たす。よって下部電極として機能する部分と、容量素子Ｃｈを他の部位に接続する部分とが同一処理で形成されるので、工程数を削減できるのみならず、容量素子Ｃｈとソース／ドレイン領域５との間の抵抗を低減することができる。また下部電極としても機能するコンタクト金属２７が上部電極３０ｈに向かって突出し、上部電極３０ｈによって包まれる構造を採用しているので、下部電極が上部電極を包む構造と比較すると、下部電極の形成が容易である。
【００８４】
実施の形態９．
図５９乃至図６２は本発明の実施の形態９にかかる半導体装置の製造方法を工程順に示す断面図である。まず実施の形態８に示された工程により、図５４に示された構造を得る。その後、高融点金属（例えばルテニウム）を含む金属膜、誘電体膜（例えば五酸化タンタル）、高融点金属（例えばルテニウム）をこの順に堆積し、パターニングを行ってそれぞれ金属膜２９７、キャパシタ誘電体膜３３ｉ、上部電極３０ｉへと整形する。金属膜２９７はコンタクト金属２７と相まって下部電極２９ｉを構成する。上部電極３０ｉ、下部電極２９ｉ、キャパシタ誘電体膜３３ｉを有する容量素子Ｃｉが得られる（図５９）。上部電極３０ｉ、キャパシタ誘電体膜３３ｉ、金属膜２９７は、ロジック部や、メモリセル部における３つのコンタクト金属２７のうち中央のものの上方には形成されない。キャパシタ誘電体膜３３ｉ及び上部電極３０ｉは、開口３９ｈにおいて、金属膜２９７を介してこの順に下部電極２９ｉに対して積層される。金属膜２９７、キャパシタ誘電体膜３３ｉ及び上部電極３０ｉは、開口３９ｈにおいて、この順にコンタクト金属２７及び層間絶縁膜１２に対して積層される。
【００８５】
金属膜２９７はコンタクト金属２７のほか、開口３９ｈの底面及び側面にも設けられるので、キャパシタ誘電体膜３３ｉの表面積を大きくとることができ、容量素子Ｃｉの静電容量を大きくとることができる。
【００８６】
図５９に示された構造の上側から全面に層間絶縁膜１９を堆積し、ＣＭＰ処理を施すことにより、層間絶縁膜１９の表面を平坦化する。その後、ロジック部のコンタクト金属２７や、メモリセル部における３つのコンタクト金属２７のうち中央のものを露出する開口３１を形成する（図６０）。図示されないが、開口３１として、上部電極３０ｉを露出させるものを形成してもよい。そして開口３１はコンタクト金属２１で充填される（図６１）。
【００８７】
そして図６２に示されるように、コンタクト金属２１に接続される配線２０が層間絶縁膜１９上に形成される。
【００８８】
本実施の形態によれば、実施の形態８と同様の効果を得ることに加え、キャパシタ誘電体膜３３ｉの面積をキャパシタ誘電体膜３３ｈの面積よりも拡げ、容量素子Ｃｉの容量の増大に寄与することができる。
【００８９】
実施の形態１０．
図６３乃至図６９は本発明の実施の形態１０にかかる半導体装置の製造方法を工程順に示す断面図である。まず実施の形態１に示された工程により、図５に示された構造を得る。その後、メモリセル部のソース／ドレイン領域５上のシリコン窒化膜１１及び層間絶縁膜１２を貫通してシリサイド膜１０を露出する開口３６を形成する。開口３６はシリコン窒化膜２８をストッパとして層間絶縁膜１２に対して異方性エッチングを施してシリコン窒化膜２８を露出させ、露出したシリコン窒化膜２８を改めてエッチングすることで形成できる。開口３６はロジック部においては形成されない。図６３ではメモリセル部に示された３つのシリサイド膜１０のいずれも露出する場合が例示されている。
【００９０】
次に下部電極を形成すべき位置において開口３６を拡げて開口１６を形成する（図６４）。図６３ではメモリセル部に示された３つの開口３６のうち、中央のものを除いた両側のものに、開口１６が形成されている。開口１６は開口３６を含み、開口３６よりも広く形成される。但し、開口１６の底は層間絶縁膜１２の中に存在し、シリコン窒化膜１１には到達しない。開口１６は異方性エッチングのエッチング時間を制御して形成することができる。開口１６，３６の形成順序は逆でもよい。
【００９１】
次に高融点金属（例えばルテニウム）を含む金属膜２９８を全面に堆積し、開口１６，３６をフォトレジストで覆った状態で金属膜２９８を異方性エッチングする。これにより、金属膜２９８は開口３６を充填する部分と、開口１６の側壁及び底部を覆う部分が残置し、図６５に示される構造が得られる。上記異方性エッチングの代わりに、ＣＭＰ法による研磨を採用してもよい。
【００９２】
更に誘電体膜（例えば五酸化タンタル）、高融点金属（例えばルテニウム）をこの順に堆積し、パターニングを行ってそれぞれキャパシタ誘電体膜３３ｊ、上部電極３０ｊへと整形する。金属膜２９８のうち、開口１６において残置するものは下部電極として機能し、上部電極３０ｊ、キャパシタ誘電体膜３３ｊと相まって容量素子Ｃｊを構成する（図６６）。上部電極３０ｊ、下部電極たる金属膜２９８、キャパシタ誘電体膜３３ｊは、ロジック部や、メモリセル部における３つのシリサイド膜１０のうち中央のものの上方には形成されない。キャパシタ誘電体膜３３ｊ及び上部電極３０ｊは、開口１６において、この順に金属膜２９８上に設けられる。
【００９３】
金属膜２９８は開口１６の底面及び側面にも設けられるので、キャパシタ誘電体膜３３ｊの表面積を大きくとることができ、容量素子Ｃｊの静電容量を大きくとることができる。しかも金属膜２９８の成膜によってシリサイド膜１０へのコンタクトプラグとして機能する部分（開口３６において残置する部分）及び下部電極として機能する部分（開口１６において残置する部分）とを同一処理で形成することができるので、工程の削減に寄与できる。
【００９４】
なお、開口３６は必ずしも金属膜２９８によって充填される必要はなく、例えばその底部及び側面において形成され、キャパシタ誘電体膜３３ｊ、上部電極３０ｊが開口３６においても設けられてもよい。その場合には更に容量素子Ｃｊの静電容量を大きくとることができる。
【００９５】
図６６に示された構造の上側から全面に層間絶縁膜１９を堆積し、ＣＭＰ処理を施すことにより、層間絶縁膜１９の表面を平坦化する。その後、ロジック部のソース／ドレイン領域５上のシリサイド膜１０や、メモリセル部における３つのシリサイド膜１０のうち中央のものの上部に形成された開口３６を充填する金属膜２９８を露出する開口３１を形成する（図６７）。開口３１の形成は、まずシリコン窒化膜２８をストッパとして、層間絶縁膜１９を異方性エッチングする。そして露出したシリコン窒化膜２８を改めてエッチングする。よって開口３１の形成に際して、層間絶縁膜１９のオーバーエッチングを回避できる。図示されないが、開口３１として、上部電極３０ｊを露出させるものを形成してもよい。そして開口３１はコンタクト金属２１で充填される（図６８）。そして図６９に示されるように、コンタクト金属２１に接続される配線２０が層間絶縁膜１９上に形成される。
【００９６】
以上のように本実施の形態によれば、容量素子の静電容量の増大と、工程の簡略化に寄与することができる。
【００９７】
実施の形態１１．
図７０乃至図７７は本発明の実施の形態１１にかかる半導体装置の製造方法を工程順に示す断面図である。まず実施の形態１に示された工程により、図７に示された構造を得る。更に図７に示された構造の上側から全面に層間絶縁膜１５、窒化膜、例えばシリコン窒化膜３７をこの順に堆積する。その後、シリコン窒化膜２８，３７及び層間絶縁膜１５を貫通してメモリセル部のコンタクト金属２７を露出させる開口３２ｋ１を形成することにより、図７０に示された構造が得られる。例えばシリコン窒化膜３７を選択的に除去し、残置したシリコン窒化膜３７をマスクとし、シリコン窒化膜２８をストッパとして、層間絶縁膜１５に対して異方性エッチングを施す。これによってシリコン窒化膜２８を露出させ、露出したシリコン窒化膜２８を改めてエッチングすることで開口３２ｋ１を形成できる。
【００９８】
更に図７０に示された構造の上側から全面に高融点金属（例えばルテニウム）を含む金属膜を堆積する。そしてシリコン窒化膜３７をストッパとして当該金属膜の異方性エッチングを行って、開口３２ｋ１の内部に金属膜２９ｋを残し、図７１に示される構造を得る。あるいはＣＭＰ法を採用して研磨することによって金属膜２９ｋを残してもよい。金属膜２９ｋの表面はシリコン窒化膜３７の表面よりも低くなってもよい。
【００９９】
次にウェットエッチング等を用いて開口３２ｋ１の側面を金属膜２９ｋから後退させる。これにより開口３２ｋ１よりも横方向（半導体基板１００の厚さ方向と垂直な方向）に拡がった開口３２ｋ２が得られる（図７２）。開口３２ｋ２はシリコン窒化膜２８及び層間絶縁膜１５を貫通する。その後シリコン窒化膜３７をエッチングによって除去して図７３に示される構造を得る。
【０１００】
更に図７３に示された構造の上側から全面に全面に誘電体膜（例えば五酸化タンタル）を堆積し、更に高融点金属（例えばルテニウム）を含む金属膜を堆積してから、パターニングを行い、キャパシタ誘電体膜３３ｋ及び上部電極３０ｋを形成する。上部電極３０ｋ、下部電極たる金属膜２９ｋ、キャパシタ誘電体膜３３ｋを有する容量素子Ｃｋが得られる（図７４）。キャパシタ誘電体膜３３ｋも上部電極３０ｋも、ロジック部や、メモリセル部における３つのコンタクト金属２７のうち中央のものの上方には形成されない。キャパシタ誘電体膜３３ｋ及び上部電極３０ｋは、開口３２ｋ２において、金属膜２９ｋに対してこの順に積層される。
【０１０１】
図７４に示された構造の上側から全面に層間絶縁膜１９を堆積し、ＣＭＰ処理を施すことにより、層間絶縁膜１９の表面を平坦化する。その後、ロジック部のコンタクト金属２７や、メモリセル部における３つのコンタクト金属２７のうち中央のものを露出する開口３１を形成する（図７５）。図示されないが、開口３１として、上部電極３０ｋを露出させるものを形成してもよい。開口３１の形成は、金属膜２９ｋ、シリコン窒化膜２８をストッパとして、これらよりも高いエッチングレートで層間絶縁膜１９を異方性エッチングする。そして露出したシリコン窒化膜２８を改めてエッチングする。よって開口３１の形成に際して、層間絶縁膜１９のオーバーエッチングを回避できる。
【０１０２】
図７６に示されるように、開口３１はコンタクト金属２１で充填される。開口３１の形成に際して層間絶縁膜１９のオーバーエッチングを回避できるので、開口３１を充填するコンタクト金属２１がゲート電極３やソース／ドレイン領域５と短絡することを回避できる。
【０１０３】
そして図７７に示されるように、コンタクト金属２１に接続される配線２０が層間絶縁膜１９上に形成される。
【０１０４】
本実施の形態によれば、金属膜２９ｋが上部電極３０ｋに向かって突出し、金属膜２９ｋを上部電極３０ｋが包む構造を採用しているので、下部電極が上部電極を包む構造と比較すると、下部電極を容易に形成することができる。また金属膜２９ｋを形成する際にも、上部電極３０ｋを形成する際にも、容量素子Ｃｋを形成する領域以外での層間絶縁膜１５を残置するので平坦性がよく、後の工程を容易且つ正確に行うことができる。
【０１０５】
実施の形態１２．
図７８乃至図８１は本発明の実施の形態１２にかかる半導体装置の製造方法を工程順に示す断面図である。まず実施の形態１１に示された工程により、図７３に示された構造を得る。更に図７３に示された構造に対して、高融点金属（例えばルテニウム）を含む金属膜、誘電体膜（例えば五酸化タンタル）、高融点金属（例えばルテニウム）をこの順に堆積し、パターニングを行ってそれぞれ金属膜２９９、キャパシタ誘電体膜３３ｍ、上部電極３０ｍへと整形する。金属膜２９９は金属膜２９ｋと相まって下部電極２９ｍを構成する。上部電極３０ｍ、下部電極２９ｍ、キャパシタ誘電体膜３３ｍを有する容量素子Ｃｍが得られる（図７８）。上部電極３０ｍ、キャパシタ誘電体膜３３ｍ、金属膜２９９は、ロジック部や、メモリセル部における３つのコンタクト金属２７のうち中央のものの上方には形成されない。キャパシタ誘電体膜３３ｍ及び上部電極３０ｍは、開口３２ｋ２において、金属膜２９９を介してこの順に下部電極２９ｍに対して積層される。金属膜２９９、キャパシタ誘電体膜３３ｍ及び上部電極３０ｍは、開口３２ｋ２において、この順に金属膜２９ｋ及び層間絶縁膜１５に対して積層される。
【０１０６】
金属膜２９９は金属膜２９ｋのほか、開口３２ｋ２の底面及び側面にも設けられるので、キャパシタ誘電体膜３３ｍの表面積を大きくとることができ、容量素子Ｃｍの静電容量を大きくとることができる。
【０１０７】
図７８に示された構造の上側から全面に層間絶縁膜１９を堆積し、ＣＭＰ処理を施すことにより、層間絶縁膜１９の表面を平坦化する。その後、ロジック部のコンタクト金属２７や、メモリセル部における３つの金属膜２９ｋのうち中央のものを露出する開口３１を形成する（図７９）。図示されないが、開口３１として、上部電極３０ｍを露出させるものを形成してもよい。そして開口３１はコンタクト金属２１で充填される（図８０）。
【０１０８】
そして図８１に示されるように、コンタクト金属２１に接続される配線２０が層間絶縁膜１９上に形成される。
【０１０９】
本実施の形態によれば、実施の形態１１と同様の効果を得ることに加え、キャパシタ誘電体膜３３ｍの面積をキャパシタ誘電体膜３３ｋの面積よりも拡げ、容量素子Ｃｍの容量の増大に寄与することができる。
【０１１０】
実施の形態１３．
図８２乃至図８７は本発明の実施の形態１３にかかる半導体装置の製造方法を工程順に示す断面図である。まず実施の形態１に示された工程により、図７に示された構造を得る。更に図７に示された構造の上側から全面に層間絶縁膜３４を堆積する。層間絶縁膜３４の材料としては例えばノンドープシリコン酸化膜を採用する。そして下部電極を形成すべき位置で層間絶縁膜２３及びシリコン窒化膜２８を貫通してコンタクト金属２７を露出させる開口１６ｎを形成する。開口１６ｎは例えばシリコン窒化膜２８をストッパとして層間絶縁膜３４に対して異方性エッチングを施してシリコン窒化膜２８を露出させ、露出したシリコン窒化膜２８を改めてエッチングすることで形成できる。その後、上側から全面に絶縁膜３８を成膜して異方性エッチングを施し、絶縁膜３８を開口１６ｎの側壁にのみ設ける。ここまでの工程により図８２に示された構造が得られる。開口１６ｎは容量素子の下部電極のために形成されるので、ロジック部においては形成されない。図８２ではメモリセル部に示された３つのコンタクト金属２７のうち、中央のものを除いた両側のものが、開口１６ｎによって露出している場合が例示されている。
【０１１１】
図８２に示された構造の上側から全面に高融点金属（例えばルテニウム）を含む金属膜を堆積し、開口１６ｎの上方をフォトレジストで覆って当該金属膜に異方性エッチングを施す。あるいはＣＭＰ法で研磨する。これにより、開口１６ｎの内部にのみ金属膜を残置して下部電極２９ｎを形成する。その後、開口１６ｎ内の絶縁膜３８を除去する。絶縁膜３８として例えばＢＰＴＥＯＳ膜を採用することにより、実施の形態２で説明したように、層間絶縁膜３４よりも絶縁膜３８のエッチングレートが高いエッチングが可能である。よって層間絶縁膜３４のエッチング量を少なくしつつも開口１６ｎ内の絶縁膜３８を除去することができる。ここまでの工程により図８３に示された構造が得られ、開口１６ｎは下部電極２９ｎを囲む。
【０１１２】
図８３に示された構造に対して上側から全面に誘電体膜（例えば五酸化タンタル）を堆積し、更に高融点金属（例えばルテニウム）を含む金属膜を堆積してから、パターニングを行い、キャパシタ誘電体膜３３ｎ及び上部電極３０ｎを形成する。上部電極３０ｎ、下部電極２９ｎ、キャパシタ誘電体膜３３ｎを有する容量素子Ｃｎが得られる（図８４）。キャパシタ誘電体膜３３ｎも上部電極３０ｎも、ロジック部や、メモリセル部における３つのコンタクト金属２７のうち中央のものの上方には形成されない。キャパシタ誘電体膜３３ｎ及び上部電極３０ｎは、開口１６ｎにおいて、この順に下部電極２９ｎに対して積層される。
【０１１３】
図８４に示された構造の上側から全面に層間絶縁膜１９を堆積し、ＣＭＰ処理を施すことにより、層間絶縁膜１９の表面を平坦化する。その後、ロジック部のコンタクト金属２７や、メモリセル部における３つのコンタクト金属２７のうち中央のものを露出する開口３１を形成する（図８５）。図示されないが、開口３１として、上部電極３０ｎを露出させるものを形成してもよい。そして開口３１はコンタクト金属２１で充填される（図８６）。
【０１１４】
開口１６ｎの形成時には一旦シリコン窒化膜２８をストッパとし、その後に改めてシリコン窒化膜２８をエッチングするので、その底部が拡がりにくく、下部電極２９ｎがゲート電極３やソース／ドレイン領域５と短絡することを回避できる。開口３１の形成に際してシリコン絶縁膜２８をストッパとして層間絶縁膜１９のオーバーエッチングを回避できるので、開口３１を充填するコンタクト金属２１がゲート電極３やソース／ドレイン領域５と短絡することを回避できる。
【０１１５】
そして図８７に示されるように、コンタクト金属２１に接続される配線２０が層間絶縁膜１９上に形成される。
【０１１６】
本実施の形態によれば、下部電極２９ｎが上部電極３０ｎに向かって突出し、下部電極２９ｎを上部電極３０ｎが包む構造を採用しているので、下部電極が上部電極を包む構造と比較すると、下部電極２９ｎを容易に形成することができる。また下部電極２９ｎを形成する際にも、上部電極３０ｎを形成する際にも、容量素子Ｃｎを形成する領域以外での層間絶縁膜３４を残置するので平坦性がよく、後の工程を容易且つ正確に行うことができる。
【０１１７】
実施の形態１４．
図８８乃至図９１は本発明の実施の形態１４にかかる半導体装置の製造方法を工程順に示す断面図である。まず実施の形態１３に示された工程により、図８３に示された構造を得る。更に図８３に示された構造に対して、高融点金属（例えばルテニウム）を含む金属膜、誘電体膜（例えば五酸化タンタル）、高融点金属（例えばルテニウム）をこの順に堆積し、パターニングを行ってそれぞれ金属膜２９０、キャパシタ誘電体膜３３ｐ、上部電極３０ｐへと整形する。金属膜２９０は下部電極２９ｎと相まって下部電極２９ｐを構成する。上部電極３０ｐ、下部電極２９ｐ、キャパシタ誘電体膜３３ｐを有する容量素子Ｃｐが得られる（図８８）。上部電極３０ｐ、キャパシタ誘電体膜３３ｐ、金属膜２９０は、ロジック部や、メモリセル部における３つのコンタクト金属２７のうち中央のものの上方には形成されない。キャパシタ誘電体膜３３ｐ及び上部電極３０ｐは、開口１６ｎにおいて、金属膜２９０を介してこの順に下部電極２９ｎに対して積層される。金属膜２９０、キャパシタ誘電体膜３３ｐ及び上部電極３０ｐは、開口１６ｎにおいて、この順に下部電極２９ｎ及び層間絶縁膜３４に対して積層される。
【０１１８】
金属膜２９０は下部電極２９ｎのほか、開口１６ｎの底面及び側面にも設けられるので、キャパシタ誘電体膜３３ｐの表面積を大きくとることができ、容量素子Ｃｐの静電容量を大きくとることができる。
【０１１９】
図８８に示された構造の上側から全面に層間絶縁膜１９を堆積し、ＣＭＰ処理を施すことにより、層間絶縁膜１９の表面を平坦化する。その後、ロジック部のコンタクト金属２７や、メモリセル部における３つの金属膜２９ｎのうち中央のものを露出する開口３１を形成する（図８９）。図示されないが、開口３１として、上部電極３０ｐを露出させるものを形成してもよい。そして開口３１はコンタクト金属２１で充填される（図９０）。
【０１２０】
そして図９１に示されるように、コンタクト金属２１に接続される配線２０が層間絶縁膜１９上に形成される。
【０１２１】
本実施の形態によれば、実施の形態１３と同様の効果を得ることに加え、キャパシタ誘電体膜３３ｐの面積をキャパシタ誘電体膜３３ｎの面積よりも拡げ、容量素子Ｃｐの容量の増大に寄与することができる。
【０１２２】
変形．
図９２乃至図９８は本発明の変形を示す断面図であり、それぞれ実施の形態１、実施の形態３、実施の形態４、実施の形態５、実施の形態６、実施の形態７、実施の形態１０、における配線２０を配線４０と置換した構成を有している。配線４０はバリアメタル４１と、銅配線４２との二層構造を有しており、バリアメタル４１は銅配線４２の下地層として設けられる。但しコンタクト金属２１には銅配線４２が接触する。
【０１２３】
図９２乃至図９８に示された配線４０は、それぞれ図１３、図２７、図３１、図４０、図４７、図５６、図６７に示された構造に対してダマシン工程を用いることによって形成することができる。
【０１２４】
図９２に示された構造と同様にして実施の形態２において、図９６に示された構造と同様にして実施の形態８、実施の形態１１及び実施の形態１３において、図９７に示された構造と同様にして実施の形態９、実施の形態１２及び実施の形態１４において、それぞれ配線２０を配線４０に置換することが可能である。
【０１２５】
【発明の効果】
この発明にかかる第１の半導体装置の製造方法によれば、下部電極を形成する工程を簡略化することができる。
【０１２６】
この発明にかかる第２の半導体装置の製造方法によれば、下部電極として機能する第１の金属膜、上部電極として機能する第２の金属膜、及びこれらに挟まれる誘電体膜を有する容量素子が形成される。下部電極を形成する際に、容量素子を形成する箇所以外では第１の絶縁膜及び第２の絶縁膜を除去する必要がないので、誘電体膜及び上部電極を形成するためのパターニング等、後の工程をも容易且つ正確に行うことができる。
【０１２７】
この発明にかかる第３の半導体装置の製造方法によれば、第１の開口において設けられた第１の金属が、下部電極を他に接続するコンタクトプラグとして機能するので、当該コンタクトプラグと下部電極とを同一工程で形成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態２にかかる半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態２にかかる半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態２にかかる半導体装置の製造方法を工程順に示す断面図である。
【図１８】本発明の実施の形態２にかかる半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態２にかかる半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態２にかかる半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態２にかかる半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態２にかかる半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態３にかかる半導体装置の製造方法を工程順に示す断面図である。
【図２４】本発明の実施の形態３にかかる半導体装置の製造方法を工程順に示す断面図である。
【図２５】本発明の実施の形態３にかかる半導体装置の製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態３にかかる半導体装置の製造方法を工程順に示す断面図である。
【図２７】本発明の実施の形態３にかかる半導体装置の製造方法を工程順に示す断面図である。
【図２８】本発明の実施の形態３にかかる半導体装置の製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態４にかかる半導体装置の製造方法を工程順に示す断面図である。
【図３０】本発明の実施の形態４にかかる半導体装置の製造方法を工程順に示す断面図である。
【図３１】本発明の実施の形態４にかかる半導体装置の製造方法を工程順に示す断面図である。
【図３２】本発明の実施の形態４にかかる半導体装置の製造方法を工程順に示す断面図である。
【図３３】本発明の実施の形態５にかかる半導体装置の製造方法を工程順に示す断面図である。
【図３４】本発明の実施の形態５にかかる半導体装置の製造方法を工程順に示す断面図である。
【図３５】本発明の実施の形態５にかかる半導体装置の製造方法を工程順に示す断面図である。
【図３６】本発明の実施の形態５にかかる半導体装置の製造方法を工程順に示す断面図である。
【図３７】本発明の実施の形態５にかかる半導体装置の製造方法を工程順に示す断面図である。
【図３８】本発明の実施の形態５にかかる半導体装置の製造方法を工程順に示す断面図である。
【図３９】本発明の実施の形態５にかかる半導体装置の製造方法を工程順に示す断面図である。
【図４０】本発明の実施の形態５にかかる半導体装置の製造方法を工程順に示す断面図である。
【図４１】本発明の実施の形態５にかかる半導体装置の製造方法を工程順に示す断面図である。
【図４２】本発明の実施の形態５にかかる半導体装置の製造方法を工程順に示す断面図である。
【図４３】本発明の実施の形態５にかかる半導体装置の製造方法を工程順に示す断面図である。
【図４４】本発明の実施の形態５にかかる半導体装置の製造方法を工程順に示す断面図である。
【図４５】本発明の実施の形態５にかかる半導体装置の製造方法を工程順に示す断面図である。
【図４６】本発明の実施の形態５にかかる半導体装置の製造方法を工程順に示す断面図である。
【図４７】本発明の実施の形態５にかかる半導体装置の製造方法を工程順に示す断面図である。
【図４８】本発明の実施の形態５にかかる半導体装置の製造方法を工程順に示す断面図である。
【図４９】本発明の実施の形態７にかかる半導体装置の製造方法を工程順に示す断面図である。
【図５０】本発明の実施の形態７にかかる半導体装置の製造方法を工程順に示す断面図である。
【図５１】本発明の実施の形態７にかかる半導体装置の製造方法を工程順に示す断面図である。
【図５２】本発明の実施の形態７にかかる半導体装置の製造方法を工程順に示す断面図である。
【図５３】本発明の実施の形態８にかかる半導体装置の製造方法を工程順に示す断面図である。
【図５４】本発明の実施の形態８にかかる半導体装置の製造方法を工程順に示す断面図である。
【図５５】本発明の実施の形態８にかかる半導体装置の製造方法を工程順に示す断面図である。
【図５６】本発明の実施の形態８にかかる半導体装置の製造方法を工程順に示す断面図である。
【図５７】本発明の実施の形態８にかかる半導体装置の製造方法を工程順に示す断面図である。
【図５８】本発明の実施の形態８にかかる半導体装置の製造方法を工程順に示す断面図である。
【図５９】本発明の実施の形態９にかかる半導体装置の製造方法を工程順に示す断面図である。
【図６０】本発明の実施の形態９にかかる半導体装置の製造方法を工程順に示す断面図である。
【図６１】本発明の実施の形態９にかかる半導体装置の製造方法を工程順に示す断面図である。
【図６２】本発明の実施の形態９にかかる半導体装置の製造方法を工程順に示す断面図である。
【図６３】本発明の実施の形態１０にかかる半導体装置の製造方法を工程順に示す断面図である。
【図６４】本発明の実施の形態１０にかかる半導体装置の製造方法を工程順に示す断面図である。
【図６５】本発明の実施の形態１０にかかる半導体装置の製造方法を工程順に示す断面図である。
【図６６】本発明の実施の形態１０にかかる半導体装置の製造方法を工程順に示す断面図である。
【図６７】本発明の実施の形態１０にかかる半導体装置の製造方法を工程順に示す断面図である。
【図６８】本発明の実施の形態１０にかかる半導体装置の製造方法を工程順に示す断面図である。
【図６９】本発明の実施の形態１０にかかる半導体装置の製造方法を工程順に示す断面図である。
【図７０】本発明の実施の形態１１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図７１】本発明の実施の形態１１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図７２】本発明の実施の形態１１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図７３】本発明の実施の形態１１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図７４】本発明の実施の形態１１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図７５】本発明の実施の形態１１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図７６】本発明の実施の形態１１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図７７】本発明の実施の形態１１にかかる半導体装置の製造方法を工程順に示す断面図である。
【図７８】本発明の実施の形態１２にかかる半導体装置の製造方法を工程順に示す断面図である。
【図７９】本発明の実施の形態１２にかかる半導体装置の製造方法を工程順に示す断面図である。
【図８０】本発明の実施の形態１２にかかる半導体装置の製造方法を工程順に示す断面図である。
【図８１】本発明の実施の形態１２にかかる半導体装置の製造方法を工程順に示す断面図である。
【図８２】本発明の実施の形態１３にかかる半導体装置の製造方法を工程順に示す断面図である。
【図８３】本発明の実施の形態１３にかかる半導体装置の製造方法を工程順に示す断面図である。
【図８４】本発明の実施の形態１３にかかる半導体装置の製造方法を工程順に示す断面図である。
【図８５】本発明の実施の形態１３にかかる半導体装置の製造方法を工程順に示す断面図である。
【図８６】本発明の実施の形態１３にかかる半導体装置の製造方法を工程順に示す断面図である。
【図８７】本発明の実施の形態１３にかかる半導体装置の製造方法を工程順に示す断面図である。
【図８８】本発明の実施の形態１４にかかる半導体装置の製造方法を工程順に示す断面図である。
【図８９】本発明の実施の形態１４にかかる半導体装置の製造方法を工程順に示す断面図である。
【図９０】本発明の実施の形態１４にかかる半導体装置の製造方法を工程順に示す断面図である。
【図９１】本発明の実施の形態１４にかかる半導体装置の製造方法を工程順に示す断面図である。
【図９２】本発明の変形を示す断面図である。
【図９３】本発明の変形を示す断面図である。
【図９４】本発明の変形を示す断面図である。
【図９５】本発明の変形を示す断面図である。
【図９６】本発明の変形を示す断面図である。
【図９７】本発明の変形を示す断面図である。
【図９８】本発明の変形を示す断面図である。
【符号の説明】
１１、２８  シリコン窒化膜、１２，１５，１５１〜１５３，３４１，３４２層間絶縁膜、１６，３２ａ，３２ｂ，３２ｋ１，３２ｋ２，３９ａ〜３９ｈ  開口、２９ａ〜２９ｅ  下部電極、３０ａ〜３０ｅ  上部電極、３３ａ〜３３ｅキャパシタ誘電体膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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