(57)【要約】【課題】隣接ドット間を異なるパターン形状で設計した場合でも、各ドット間で表示特性のばらつきが抑制された液晶表示装置を提供すること。【解決手段】本発明の液晶表示装置の第１の基板は各ドットを形成するＲ、Ｇ、Ｂの着色層７と、その間に設けられたＢＭ８とを備え、第２の基板には互いに交差するゲート配線１及びソース配線２と、ゲート配線１に略平行に設けられた補助容量配線５と、補助容量配線からソース配線２に沿うよう延在された補助容量配線延在パターン５ａと、スイッチング素子と画素電極６とを備え、Ｒ、Ｇ、Ｂのいずれかのドットの補助容量配線延在パターン５ａのパターン形状が他のＲ、Ｇ、Ｂのドットと異なり、補助容量配線延在パターン５ａと画素電極６の容量値がＲ、Ｇ、Ｂのいずれのドットでも略等しい。【選択図】　図１
2004053752.tif 000002
【特許請求の範囲】
【請求項１】
液晶層を狭持して対向配置された第１の基板と第２の基板を備え、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のドットからなる画素が形成された液晶表示装置であって、
前記第１の基板は、前記各ドットを形成するＲ、Ｇ、Ｂの着色層と、
前記着色層の間に設けられた遮光層とを備え、
前記第２の基板は、互いに交差するゲート配線及びソース配線と、
ソース配線に沿うように形成され前記Ｒ、Ｇ、Ｂの各ドットに対応する補助容量形成パターンと、
前記ゲート配線及びソース配線が交差する位置の近傍に設けられたスイッチング素子と、
前記スイッチング素子に接続され、前記Ｒ、Ｇ、Ｂの各ドットに対応する画素電極とを備え、
前記Ｒ、Ｇ、Ｂのいずれかのドットの前記補助容量形成パターンのパターン形状が当該他のＲ、Ｇ、Ｂのドットと異なり、前記補助容量形成パターンと前記画素電極の容量値が当該Ｒ、Ｇ、Ｂのいずれのドットでも略等しいことを特徴とする液晶表示装置。
【請求項２】
液晶層を狭持して対向配置された第１の基板と第２の基板を備え、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のドットからなる画素が形成された液晶表示装置であって、
前記第１の基板は、前記各ドットを形成するＲ、Ｇ、Ｂの着色層と、
前記着色層の間に設けられた遮光層とを備え、
前記第２の基板は、互いに交差するゲート配線及びソース配線と、
前記ゲート配線にほぼ平行に設けられた補助容量配線と、
ソース配線に沿うように形成され前記Ｒ、Ｇ、Ｂの各ドットに対応する補助容量形成パターンと、
前記ゲート配線及びソース配線が交差する位置の近傍に設けられたスイッチング素子と、
前記スイッチング素子に接続され、前記Ｒ、Ｇ、Ｂの各ドットに対応する画素電極とを備え、
前記Ｒ、Ｇ、Ｂのいずれかのドットの前記補助容量形成パターンのパターン形状が当該他のＲ、Ｇ、Ｂのドットと異なり、前記補助容量形成パターンと前記画素電極の容量値が当該Ｒ、Ｇ、Ｂのいずれのドットでも略等しいことを特徴とする液晶表示装置。
【請求項３】
請求項１又は２いずれかに記載の液晶表示装置であって、
前記補助容量形成パターンと前記画素電極の重なる部分の面積が当該Ｒ、Ｇ、Ｂのいずれのドットでも略等しいことを特徴とする液晶表示装置。
【請求項４】
請求項３記載の液晶表示装置であって、
前記補助容量形成パターンと前記画素電極の重なる部分のパターン形状が当該Ｒ、Ｇ、Ｂのいずれのドットでも略等しいことを特徴とする液晶表示装置。
【請求項５】
液晶層を狭持して対向配置された第１の基板と第２の基板を備え、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のドットからなる画素が形成された液晶表示装置であって、
前記第１の基板は、前記各ドットを形成するＲ、Ｇ、Ｂの着色層と、
前記着色層の間に設けられた遮光層とを備え、
前記第２の基板は、互いに交差するゲート配線及びソース配線と、
ソース配線に沿うように形成され前記Ｒ、Ｇ、Ｂの各ドットに対応する補助容量形成パターンと、
前記ゲート配線及びソース配線が交差する位置の近傍に設けられたスイッチング素子と、
前記スイッチング素子に接続され、前記Ｒ、Ｇ、Ｂの各ドットに対応する画素電極とを備え、
前記Ｒ、Ｇ、Ｂいずれかのドットの前記補助容量形成パターンの幅（Ｃｓ）が当該他のＲ、Ｇ、Ｂのドットと異なり、前記補助容量形成パターンの幅（Ｃｓ）と前記画素電極と隣接する前記ソース配線との間隔（Ｗ）の差が当該Ｒ、Ｇ、Ｂのいずれのドットでも略等しいことを特徴とする液晶表示装置。
【請求項６】
液晶層を狭持して対向配置された第１の基板と第２の基板を備え、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のドットからなる画素が形成された液晶表示装置であって、
前記第１の基板は、前記各ドットを形成するＲ、Ｇ、Ｂの着色層と、
前記着色層の間に設けられた遮光層とを備え、
前記第２の基板は、互いに交差するゲート配線及びソース配線と、
前記ゲート配線にほぼ平行に設けられた補助容量配線と、
ソース配線に沿うように形成され前記Ｒ、Ｇ、Ｂの各ドットに対応する補助容量形成パターンと、
前記ゲート配線及びソース配線が交差する位置の近傍に設けられたスイッチング素子と、
前記スイッチング素子に接続され、前記Ｒ、Ｇ、Ｂの各ドットに対応する画素電極とを備え、
前記Ｒ、Ｇ、Ｂいずれかのドットの前記補助容量形成パターンの幅（Ｃｓ）が当該他のＲ、Ｇ、Ｂのドットと異なり、前記補助容量形成パターンの幅（Ｃｓ）と前記画素電極と隣接する前記ソース配線との間隔（Ｗ）の差が当該Ｒ、Ｇ、Ｂのいずれのドットでも略等しいことを特徴とする液晶表示装置。
【請求項７】
請求項５又は６いずれかに記載の液晶表示装置であって、
前記画素電極と前記補助容量形成パターンの容量値が前記Ｒ、Ｇ、Ｂのいずれのドットでも略等しいことを特徴とする液晶表示装置。
【請求項８】
請求項７記載の液晶表示装置であって、
前記画素電極と前記補助容量形成パターンが重なる部分の面積が前記Ｒ、Ｇ、Ｂのいずれのドットでも略等しいことを特徴とする液晶表示装置。
【請求項９】
請求項８記載の液晶表示装置であって、
前記画素電極と前記補助容量形成パターンが重なる部分のパターン形状が前記Ｒ、Ｇ、Ｂのいずれのドットでも略等しいことを特徴とする液晶表示装置。
【請求項１０】
請求項１又は９いずれか記載の液晶表示装置であって、
前記補助容量形成パターンと前記隣接するソース配線との間隔が前記Ｒ、Ｇ、Ｂのいずれドットでも略等しくなることを特徴とする液晶表示装置。
【請求項１１】
請求項１乃至１０いずれか記載の液晶表示装置であって、
前記ソース配線の幅が前記Ｒ、Ｇ、Ｂのいずれのドットでも略等しくなることを特徴とする液晶表示装置。
【請求項１２】
請求項１乃至１１いずれか記載の液晶表示装置であって、
前記Ｒ、Ｇ、Ｂのいずれかのドットの前記補助容量形成パターンの幅（Ｃｓ）が当該他のＲ、Ｇ、Ｂのドットの前記補助容量形成パターンの幅（Ｃｓ）と０．２５μｍ以上異なることを特徴とする液晶表示装置。
【請求項１３】
前記補助容量形成パターンが補助容量延在パターン、フローティングブラックマトリクスパターン又はゲート配線延在パターンのいずれかである請求項１乃至１２いずれかに記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタが設けられた液晶表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置は、通常、対向する２枚の絶縁性基板の間に液晶などの表示材料が狭持されると共に、この表示材料に選択的に電圧が印加されるように構成される。これらの２枚の絶縁性基板の少なくとも一方の対向面側には薄膜トランジスタ（以下、ＴＦＴと称す）などのスイッチング素子およびこれと接続する画素電極などが形成された基板（以下、ＴＦＴアレイ基板と称する）には、該スイッチング素子に信号を与えるための信号配線（ソース配線、ゲート配線）がマトリクス状に形成されている。
【０００３】
従来のＴＦＴの構造を図９、図１０に示す。図９はボトムゲート型構造のＴＦＴ部の平面図であり、図１０は図９におけるＡ−Ａ断面図である。ここで１はゲート配線、２はソース配線、３はソース電極、４はドレイン電極、５は補助容量配線、６は画素電極、１２は半導体層を示す。
【０００４】
ＴＦＴの一般的な製造方法を図９により説明する。まず絶縁性基板上にＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の導電膜をスパッタ装置により成膜する。そして写真製版工程（露光工程）、エッチング工程及びレジスト除去工程によりゲート配線１及び補助容量配線５（蓄積容量配線、保持容量配線）を形成する。これらの配線は略平行に形成される。さらに後に形成するソース配線２と略平行に補助容量配線から延在パターンが設けられている。
【０００５】
次にゲート配線１が形成された絶縁性基板上にＳｉＮｘ等の絶縁膜、及びａ−Ｓｉ膜の半導体膜をプラズマＣＶＤ装置により成膜する。ここで半導体膜にＰをドープして、オーミック層としてｎ＋ａ−Ｓｉ層を形成する。そして写真製版工程、エッチング工程及びレジスト除去工程により半導体層１２を形成する。さらにその上からソース配線２、ソース電極３、ドレイン電極４を形成するためのＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の導電膜をスパッタ装置により形成する。そして写真製版工程、エッチング工程及びレジスト除去工程によりソース配線２、ソース電極３、ドレイン電極４を形成させる。上記のような工程でスイッチング素子が形成される。
【０００６】
さらにこの後に層間絶縁膜であるＳｉＮｘ膜を形成し、写真製版工程、レジスト除去工程、エッチング工程によりコンタクトホールを形成する。そしてＩＴＯ膜等の透明性導電膜を成膜する。写真製版工程、レジスト除去工程、エッチング工程により画素電極６を形成する。コンタクトホールを介してドレイン電極４とＩＴＯ膜とが接触し、スイッチング素子と画素電極６が接続される構造となる。以上のような工程でＴＦＴが形成され、このＴＦＴをアレイ状に設けることによりＴＦＴアレイ基板が形成される。
【０００７】
もう一方の基板はＲ、Ｇ、Ｂの各色のドットに対応する着色層が設けられたカラーフィルター基板（以下、ＣＦ基板と称す）である。このＣＦ基板の構造を図１１により説明する。７は着色層であり７ｒはＲ（赤色）の着色層、７ｇはＧ（緑色）の着色層、７ｂはＢ（青色）の着色層である。８は遮光層であるＢＭ（ブラックマトリクス）、９は保護膜、１０は対向電極、１１は配向膜である。
【０００８】
まず絶縁性基板上にＣｒ膜をスパッタ装置により成膜する。その後、写真製版工程等により遮光層であるＢＭ８を形成する。
【０００９】
この上から赤色（Ｒ）の顔料を基板上に塗布する。その後、レジスト塗布、露光及び現像工程により顔料をパターニングし、ＢＭ８の間にＲの着色層７ｒを形成する。これをＧの着色層７ｇとＢの着色層７ｂにも繰り返し行い、三原色の着色層７を形成する。これらのＲ、Ｇ、Ｂの着色層が図９に示す様に順番に配列され、各色のドットに対応する。これらのＲＧＢの着色層にから１つの画素が形成される。
【００１０】
その上から透明な保護膜９を塗布し平坦化した後、さらに透明導電膜を成膜し、対向電極１０を形成する。そして所定の液晶分子配向を得るために有機高分子膜からなる配向膜１１を形成し、一定の方向にラビング処理を行う。
【００１１】
以上の工程で製造されたＴＦＴアレイ基板とＣＦ基板を対向配置させる。そして基板間に液晶分子を注入し、封止する。そしてＴＦＴアレイ基板の裏側からバックライト光を照射する。スイッチング素子がＯＦＦ時には配向膜１１で配向された方向に液晶分子が配向され、遮光される。
【００１２】
スイッチング素子がＯＮ時には画素電極６に電圧が印加され、画素電極６と対向電極１０との間に電位差が生じる。従って液晶分子は基板と垂直に配向され光が透過する。またスイッチング素子がＯＦＦになっても画素電極６と補助容量配線５の蓄積容量によって電荷が保持され、液晶分子が配向された状態で保持される。これによりスイッチング素子のＯＮ、ＯＦＦに従って各ドットの明暗が表示される。これらのＲＧＢのドットにより１つの画素が形成され、任意の色が表示される。
【００１３】
液晶表示装置においてはこれらのドットは、対応する各色（ＲＧＢ）に関係なく等ピッチで形成されている。そのためＲＧＢの各ドットサイズが異なることはほとんどない。従ってＲＧＢの各隣接ドット間における各配線、画素電極のパターン幅、間隔及び重なり面積等はほぼ等しいパターン形状（平面形状）をしている。しかし表示エリアサイズが露光工程でのマスク精度からＲＧＢドットに等分割することが困難であった。またＲＧＢドットに対する各バックライト光源の輝度差を緩和するためにＲＧＢドットの開口率を異なる設計としなければならなかった。
【００１４】
この場合、各色のドットの配線幅、配線同士の間隔、電極と配線間の間隔等でパターン形状を調整する必要がある。しかしこの場合、隣接ドット間のサイズ差による配線幅や間隔等の違いから隣接ドット間で配線抵抗や容量差を発生させ、表示特性に影響を及ぼすという可能性があった。
【００１５】
この対策として特開２００１−２２８４９１号公報にソース配線幅や補助容量配線の幅を隣接ドット間で差を設ける方法が示されている。しかしソース配線幅に各隣接ドット間で差を設けた場合、隣接ドット間で充電特性差が顕著になるといった問題点があった。また補助容量配線の幅に各隣接ドット間で差を設けた場合は、補助容量配線の面積が広くなり、画素電極との重なり部分の面積が増加する。従って蓄積容量が隣接ドット間で異なり表示特性にばらつきが生じるという問題点もあった。
【００１６】
【発明が解決しようとする課題】
このように、従来の液晶表示装置では、隣接ドット間で配線幅や間隔等のパターン形状が違う場合には、抵抗や容量差が生じ、各色の表示特性にばらつきが生じるといった問題点があった。
【００１７】
本発明は、このような問題点を解決するためになされたもので、隣接ドット間を異なるパターン形状で設計した場合でも、各ドット間で表示特性のばらつきが抑制された液晶表示装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明にかかる液晶表示装置は、液晶層を狭持して対向配置された第１の基板と第２の基板を備え、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のドットからなる画素が形成された液晶表示装置であって、前記第１の基板は前記各ドットを形成するＲ、Ｇ、Ｂの着色層（例えば、本発明の実施の形態における着色層７）と、前記着色層の間に設けられた遮光層（例えば、本発明の実施の形態におけるＢＭ８）とを備え、前記第２の基板には互いに交差するゲート配線（例えば、本発明の実施の形態におけるゲート配線１）及びソース配線（例えば、本発明の実施の形態におけるソース配線２）と、ソース配線に沿うように形成され前記Ｒ、Ｇ、Ｂの各ドットに対応する補助容量形成パターン（例えば、本発明の実施の形態における補助容量配線延在パターン５ａ、フローティングＢＭパターン１３又はゲート配線延在パターン１４のいずれか）と、前記ゲート配線及びソース配線が交差する位置の近傍に設けられたスイッチング素子と、前記スイッチング素子に接続され、前記Ｒ、Ｇ、Ｂの各ドットに対応する画素電極（例えば、本発明の実施の形態における画素電極６）とを備え、前記Ｒ、Ｇ、Ｂのいずれかのドットの前記補助容量形成パターンのパターン形状が当該他のＲ、Ｇ、Ｂのドットと異なり、前記補助容量形成パターンと前記画素電極の容量値が当該Ｒ、Ｇ、Ｂのいずれのドットでも略等しいことを特徴としている。これにより隣接ドット間を異なるパターン形状で設計した場合でも、各ドット間で充電特性や応答速度等の表示特性のばらつきを抑制することができる。
【００１９】
本発明にかかる液晶表示装置は、液晶層を狭持して対向配置された第１の基板と第２の基板を備え、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のドットからなる画素が形成された液晶表示装置であって、前記第１の基板は前記各ドットを形成するＲ、Ｇ、Ｂの着色層（例えば、本発明の実施の形態における着色層７）と、前記着色層の間に設けられた遮光層（例えば、本発明の実施の形態におけるＢＭ８）とを備え、前記第２の基板には互いに交差するゲート配線（例えば、本発明の実施の形態におけるゲート配線１）及びソース配線（例えば、本発明の実施の形態におけるソース配線２）と、前記ゲート配線にほぼ平行に設けられた補助容量配線（例えば、本発明の実施の形態における補助容量配線５）と、ソース配線に沿うように形成され前記Ｒ、Ｇ、Ｂの各ドットに対応する補助容量形成パターン（例えば、本発明の実施の形態における補助容量配線延在パターン５ａ、フローティングＢＭパターン１３又はゲート配線延在パターン１４）と、前記ゲート配線及びソース配線が交差する位置の近傍に設けられたスイッチング素子と、前記スイッチング素子に接続され、前記Ｒ、Ｇ、Ｂの各ドットに対応する画素電極（例えば、本発明の実施の形態における画素電極６）とを備え、前記Ｒ、Ｇ、Ｂのいずれかのドットの前記補助容量形成パターンのパターン形状が当該他のＲ、Ｇ、Ｂのドットと異なり、前記補助容量形成パターンと前記画素電極の容量値が当該Ｒ、Ｇ、Ｂのいずれのドットでも略等しいことを特徴としている。これにより隣接ドット間を異なるパターン形状で設計した場合でも、各ドット間で充電特性や応答速度等の表示特性のばらつきを抑制することができる。
【００２０】
上述の液晶表示装置は前記補助容量形成パターンと前記画素電極の重なる部分の面積が当該Ｒ、Ｇ、Ｂのいずれのドットでも略等しいことが望ましい。これにより各ドット間で表示特性のばらつきを抑制することができる。
【００２１】
また上述の液晶表示装置において、前記補助容量形成パターンと前記画素電極の重なる部分のパターン形状を当該Ｒ、Ｇ、Ｂのいずれのドットでも略等しくすることも可能である。これにより、各ドット間で表示特性のばらつきを抑制することができる。
【００２２】
本発明にかかる液晶表示装置は、液晶層を狭持して対向配置された第１の基板と第２の基板を備え、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のドットからなる画素が形成された液晶表示装置であって、前記第１の基板は前記各ドットを形成するＲ、Ｇ、Ｂの着色層と、前記着色層の間に設けられた遮光層とを備え、前記第２の基板には互いに交差するゲート配線及びソース配線と、ソース配線に沿うように形成され前記Ｒ、Ｇ、Ｂの各ドットに対応する補助容量形成パターンと、前記ゲート配線及びソース配線が交差する位置の近傍に設けられたスイッチング素子と、前記スイッチング素子に接続され、前記Ｒ、Ｇ、Ｂの各ドットに対応する画素電極とを備え、前記Ｒ、Ｇ、Ｂいずれかのドットの前記補助容量形成パターンの幅（例えば、本発明の実施の形態における補助容量配線延在パターンの幅Ｃｓ、フローティングＢＭパターン１３の幅Ｃｓ又はゲート配線延在パターン１４の幅Ｃｓ）が当該他のＲ、Ｇ、Ｂのドットと異なり、前記補助容量形成パターンの幅（Ｃｓ）と前記画素電極と隣接する前記ソース配線との間隔（例えば、本発明の実施の形態におけるＷ）の差（例えば、本発明の実施の形態におけるＣｓ−Ｗ）が当該Ｒ、Ｇ、Ｂのいずれのドットでも略等しいことを特徴とするものである。これにより隣接ドット間を異なるパターン形状で設計した場合でも、各ドット間で表示特性のばらつきを抑制することができる。
【００２３】
本発明にかかる液晶表示装置は、液晶層を狭持して対向配置された第１の基板と第２の基板を備え、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のドットからなる画素が形成された液晶表示装置であって、前記第１の基板は前記各ドットを形成するＲ、Ｇ、Ｂの着色層と、前記着色層の間に設けられた遮光層とを備え、前記第２の基板には互いに交差するゲート配線及びソース配線と、前記ゲート配線にほぼ平行に設けられた補助容量配線と、ソース配線に沿うように形成され前記Ｒ、Ｇ、Ｂの各ドットに対応する補助容量形成パターンと、前記ゲート配線及びソース配線が交差する位置の近傍に設けられたスイッチング素子と、前記スイッチング素子に接続され、前記Ｒ、Ｇ、Ｂの各ドットに対応する画素電極とを備え、前記Ｒ、Ｇ、Ｂいずれかのドットの前記補助容量形成パターンの幅（例えば、本発明の実施の形態における補助容量配線延在パターンの幅Ｃｓ、フローティングＢＭパターン１３の幅Ｃｓ又はゲート配線延在パターン１４の幅Ｃｓ）が当該他のＲ、Ｇ、Ｂのドットと異なり、前記補助容量形成パターンの幅（Ｃｓ）と前記画素電極と隣接する前記ソース配線との間隔（例えば、本発明の実施の形態におけるＷ）の差（例えば、本発明の実施の形態におけるＣｓ−Ｗ）が当該Ｒ、Ｇ、Ｂのいずれのドットでも略等しいことを特徴とするものである。これにより隣接ドット間を異なるパターン形状で設計した場合でも、各ドット間で表示特性のばらつきを抑制することができる。
【００２４】
上述の液晶表示装置は前記画素電極と前記補助容量形成パターンの容量値を前記Ｒ、Ｇ、Ｂのいずれのドットでも略等しくすることが望ましい。これにより各ドット間で表示特性のばらつきを抑制することができる。
【００２５】
さらに前記画素電極と前記補助容量形成パターンが重なる部分の面積を前記Ｒ、Ｇ、Ｂのいずれのドットでも略等しくしてもよい。これにより各ドット間で表示特性のばらつきを抑制することができる。
【００２６】
また前記画素電極と前記補助容量形成パターンが重なる部分のパターン形状を前記Ｒ、Ｇ、Ｂのいずれのドットでも略等しくすることが可能である。これにより各ドット間で表示特性のばらつきを抑制することができる。
【００２７】
上記の液晶表示装置において、前記補助容量形成パターンと前記隣接するソース配線との間隔を前記Ｒ、Ｇ、Ｂのいずれドットでも略等しくすることが望ましい。これにより各ドット間で表示特性のばらつきが抑制することができる。
【００２８】
さらに好ましい態様として前記ソース配線の幅を前記Ｒ、Ｇ、Ｂのいずれのドットでも略等しくする。これにより各ドット間で表示特性のばらつきを抑制することができる。
【００２９】
また前記Ｒ、Ｇ、Ｂのいずれかのドットの前記補助容量形成パターンの幅（Ｃｓ）が当該他のＲ、Ｇ、Ｂのドットの前記補助容量形成パターンの幅（Ｃｓ）と０．２５μｍ以上異なるようにすることが望ましい。これにより、露光工程のマスク精度により、隣接ドット間で異なる設計をする必要がある場合でも、表示特性のばらつきを抑制することができる。
【００３０】
上記の液晶表示装置において、前記補助容量配線形成パターンは補助容量延在延在パターン、フローティングブラックマトリクスパターン、ゲート配線延在パターンのいずれかで形成することができる。これにより隣接ドット間を異なるパターン形状で設計した場合でも、各ドット間で充電特性や応答速度等の表示特性のばらつきを容易に抑制することができる。
【００３１】
【発明の実施の形態】
本発明の実施の形態１．
本発明にかかる液晶表示装置の構造を図１、図２（ａ）、図２（ｂ）、図２（ｃ）に示す。図１はＴＦＴアレイ基板の平面図であり、それぞれＲ、Ｇ、Ｂのドットに対応している。図２（ａ）、図２（ｂ）、図２（ｃ）はそれぞれＣＦ基板を含めた図１のＡ−Ａ断面図、Ｂ−Ｂ断面図、Ｃ−Ｃ断面図であり、それぞれＲ、Ｇ、Ｂのドット（着色層）に対応している。
【００３２】
１はゲート配線、２はソース配線、３はソース電極、４はドレイン電極、５は補助容量配線、５ａは補助容量配線延在パターン、６は画素電極、１２は半導体層である。これらはＴＦＴアレイ基板側に設けられている。７はＲＧＢの着色層、８は遮光層であるＢＭ（ブラックマトリクス）、９は保護膜、１０は透明導電膜により設けられた対向電極、１１は配向膜であり、これらはＣＦ基板側に設けられている。数字の後ろのｒ、ｇ、ｂはそれぞれＲ、Ｇ、Ｂのドット（着色層７）に対応する配線、電極、パターンであることを示している。例えば２ｒはＲのドットに対応するソース配線を示しており、６ｇはＧのドットに対応する画素電極を示している。なお数字の後ろにｒ、ｇ、ｂがない場合はドットに関係なく、それぞれの構成要素を総称するものとする。
【００３３】
以下に本発明にかかるＴＦＴアレイ基板の構造を製造過程に従って説明する。まず絶縁性基板上にＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の導電膜をスパッタ装置により成膜する。そして写真製版工程、エッチング工程及びレジスト除去工程によりゲート配線１及び補助容量配線５及び補助容量配線延在パターン５ａを形成する。図１に示すようにゲート配線１及び補助容量配線５はそれぞれ平行に形成され、補助容量配線５は画素電極６の略中央を横断するように形成される。また補助容量配線延在パターン５ａはゲート配線１及び補助容量配線５と略垂直に形成される。
【００３４】
補助容量配線延在パターン５ａは図１に示すようにそのドットのスイッチング素子を駆動するソース配線２及び隣のドットのスイッチング素子を駆動するソース配線２に沿うように設けられている。また補助容量配線５を挟んで両側に延在している。各ドットに対応する補助容量配線延在パターン５ａが補助容量配線５から４箇所延在して設けられている。
【００３５】
ここで図２（ａ）、図２（ｂ）、図２（ｃ）に示すようにＲ、Ｇ、Ｂのドットに対応する補助容量配線延在パターン５ａの幅をそれぞれＣｓｒ、Ｃｓｇ、Ｃｓｂとする。そしてＣｓｒ、Ｃｓｇ、Ｃｓｂを総称してＣｓとする。本実施の形態ではＧのドットの輝度差を緩和するために、Ｃｓｒ、Ｃｓｂを６．０μｍ、Ｃｓｇを６．２５μｍとＧのみ異なる値としている。したがって図２（ａ）及び図２（ｃ）は同じ形状をしている。
【００３６】
次にゲート配線１が形成された絶縁性基板上にＳｉＮｘ等の絶縁膜、及びａ−Ｓｉ膜の半導体膜をプラズマＣＶＤ装置により成膜する。ここで半導体膜にＰをドープして、オーミック層としてｎ＋ａ−Ｓｉ層を形成する。そして写真製版工程、エッチング工程及びレジスト除去工程により半導体層１２を形成する。さらにその上からソース配線２、ソース電極３、ドレイン電極４を形成するためのＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ等の導電膜をスパッタ装置により形成する。この導電膜を写真製版工程、エッチング工程及びレジスト除去工程によりソース配線２、ソース電極３、ドレイン電極４を形成させる。ここでソース配線２はゲート配線１及び補助容量配線と垂直に設けられているため、補助容量配線延在パターン５ａとは平行になる。ソース配線２ｒ、２ｇ、２ｂの幅は全て６．５μｍである。上記のような工程でスイッチング素子が形成される。
【００３７】
さらにこの後に層間絶縁膜であるＳｉＮｘ膜を形成し、写真製版工程、レジスト除去工程、エッチング工程によりコンタクトホールを形成する。そしてＩＴＯ膜等の透明性導電膜を成膜する。写真製版工程、レジスト除去工程、エッチング工程により画素電極６を形成する。コンタクトホールを介してドレイン電極４とＩＴＯ膜とが接触し、スイッチング素子と画素電極６が接続される構造となる。
【００３８】
このＴＦＴアレイ基板とＣＦ基板が対向配置され、その間に液晶材料が注入される。画素電極６とＣＦ基板側に設けられた対向電極１０の電位差により電界が生じ液晶分子が配向される。
【００３９】
本実施の形態では画素電極６とソース配線２の間に補助容量配線延在パターン５ａを有する構造となる。この補助容量配線延在パターン５ａは図２（ａ）、図２（ｂ）、図２（ｃ）に示すよう画素電極６からはみ出した構造となる。この画素電極６が形成されていない領域は電界が基板と垂直に印加されない配向異常領域となる。この領域に補助容量配線延在パターン５ａを設けることにより、この配向異常領域を遮光することができる。これによりコントラストを向上することができる。
【００４０】
画素電極６はそのスイッチング素子を駆動するソース配線２と隣接するスイッチング素子を駆動するソース配線２の間に設けられている。ここで図２（ａ）に示すＲのドットに対応する画素電極６ｒとＧのドットに対応するスイッチング素子を駆動するソース配線２ｇの間の間隔をＷｒｇとする。同様に図２（ｂ）に示すように画素電極６ｇとソース配線２ｂの間の間隔をＷｇｂとし、図２（ｃ）に示すように画素電極６ｂとソース配線２ｒの間の間隔をＷｂｒとする。このＷｒｇ、Ｗｇｂ、Ｗｂｒを総称してＷとする。ここでＷｒｇ、Ｗｂｒは４．５μｍであり、Ｗｇｂを４．７５μｍとしている。補助容量配線延在パターン５ａの幅ＣｓｇがＣｓｒ、Ｃｓｂに比べ０．２５μｍ広くなっているためＧの画素電極６ｇのみ幅を狭くした。これにより、（Ｃｓｂ―Ｗｂｒ）＝（Ｃｓｒ―Ｗｒｇ）＝（Ｃｓｇ―Ｗｇｂ）＝１．５μｍとなり、Ｒ、Ｇ、Ｂの全てのドットで補助容量配線延在パターン５ａの幅Ｃｓと隣接する画素電極６とソース配線２の間隔Ｗの差が各ドット間で全て等しくなる。
【００４１】
上述の場合、Ｃｓの幅が広がった分だけ画素電極６の幅が狭くなっている。また補助容量配線延在パターン５ａの長さは各ドットとも同じであるので、補助容量配線延在パターン５ａと画素電極６の重なっている幅及び面積は各ドット間で同じである。従って画素電極６と補助容量配線延在パターン５ａのパターン形状は同じであるため、電気容量値は等しくなり、スイッチング素子がＯＮした時の蓄積容量も略等しくなる。これによりＲＧＢの開口率が異なる設計をしても、隣接ドット間の充電特性、応答速度等の表示特性のばらつきを抑制することができる。
【００４２】
またソース配線２の幅も各ドット間で同じであるため、隣接ドット間の配線抵抗も同一となる。これによりＲＧＢの開口率が異なる設計をしても、隣接ドット間の充電特性、応答速度等の表示特性のばらつきを抑制することができる。
【００４３】
さらにソース配線２と補助容量配線延在パターン５ａとの間隔も各ドットで等しくすることが望ましい。この間隔が等しければ隣接ドット間のソース配線２と補助容量配線延在パターン５ａにおける寄生容量も同一になる。これによりＲ、Ｇ、Ｂの開口率が異なる設計をしても、隣接ドット間の充電特性、応答速度等の表示特性のばらつきを抑制することができる。
【００４４】
本実施の形態ではＧのドットの輝度差を緩和するためにＧに対応する補助容量配線延在パターン５ａｇの幅Ｃｓｇを広くしたがＲ、Ｂに対応する補助容量配線延在パターンの幅Ｃｓｒ、Ｃｓｂを広くしてもよい。またＲ、Ｇ、Ｂのいずれか１つに対応する補助容量配線延在パターンの幅を狭くしてもよい。これらの場合、その補助容量配線延在パターンに対応する画素電極５とソース配線２の間隔を調整する必要がある。これにより、Ｒ、Ｇ、Ｂのいずれのドットに対するバックライト光源の輝度差を緩和するために異なる開口率の設計をしても、隣接ドット間の表示特性のばらつきを抑制することができる。
【００４５】
さらには補助容量配線延在パターン５ａの幅Ｃｓｒ、Ｃｓｇ、Ｃｓｂを各ドットで全て異なる値としてもよい。この場合、Ｗｒ、Ｗｇ、Ｗｂも全て異なる値となる。これによりＲ、Ｇ、Ｂ全てのドットを異なる開口率で設計しても、表示特性のばらつきを抑制することができる。
【００４６】
さらに各ドット間の輝度差を緩和するためだけでなく、露光工程のマスク精度により、各ドットで異なる開口率の設計をする必要がある場合にも用いることができる。例えばマスク精度が０．２５μｍである場合は、各ドット間でそれ以上のＣｓの差を設けることが望ましい。
【００４７】
またスイッチング素子と反対側の補助容量配線延在パターン５の幅を変更したＴＦＴアレイ基板の断面図のみを図示したが、スイッチング素子側の補助容量配線延在パターン５ａの幅を変更してもよい。さらには両方の補助容量配線延在パターン５ａの幅を変更してもよい。
【００４８】
本発明にかかるＴＦＴアレイ基板は各ドット間で補助容量配線延在パターンの幅Ｃｓを変えても、画素電極とソース配線の間隔Ｗを調整することにより、補助容量配線延在パターンの幅Ｃｓと画素電極とソース配線の間隔Ｗの差（Ｃｓ−Ｗ）を等しくするものである。これにより補助容量配線延在パターンと画素電極の容量値、重なり面積、パターン形状が略等しくなり、充電特性等の表示特性のばらつきを抑制することができる。従って、各配線幅、間隔は上述の値に限られるものではない。また図示したパターン形状に限られるものではない。
【００４９】
本発明の実施の形態２．
本発明に実施の形態２にかかる液晶表示装置の構成を図３に示す。図３はＴＦＴアレイ基板の構成を示す平面図である。図１、図２で付した符号と同一の符号は同一の構成を示すために説明を省略する。１３はフローティングブラックマトリクスパターン（フローティングＢＭパターン）であり、その幅をＣｓとする。また符号の後ろに付したｒ、ｇ、ｂはそれぞれＲ、Ｇ、Ｂのドット（着色層７）に対応する配線、電極、パターンであることを示している。
【００５０】
本実施の形態では、補助容量配線５及び補助容量配線延在パターン５ａが設けられておらず、その代わりにフローティングＢＭパターン１３が設けられている点で実施の形態１と異なる。フローティングＢＭパターン１３は補助容量配線５と同様に、画素電極６との間に電荷を蓄積する。フローティングＢＭパターン１３は実施の形態１と同様にパターン幅（Ｃｓ）は、Ｇのドットに対応するＣｓｇのみ広くなっている。また画素電極６と隣接するソース配線２との間隔も、Ｇのドットに対応するＷｇのみ広くなっている。従ってフローティングＢＭパターン１３の幅Ｃｓと画素電極６と隣接するソース配線２との間隔Ｗの差Ｃｓ−ＷがＲ、Ｇ、Ｂいずれのドットでも等しくなり、フローティングＢＭパターン１３と画素電極６の重なり面積、容量値が等しくなる。これにより、実施の形態１と同様の効果を得ることができる。またフローティングＢＭパターン１３を配向異常領域に設けることにより遮光することができる。これによりコントラストを向上することができる。
【００５１】
また本実施の形態にかかる液晶表示装置の構成は図示したものに限られるものではない。実施の形態１に示した同様の構成を補助容量配線延在パターン５ａの代わりに、フローティングＢＭパターン１３で形成するものである。従って、その断面図は図２に示したものと同様になる。そしてこのフローティングＢＭパターン１３の幅Ｃｓと画素電極６と隣接するソース配線２との間隔Ｗを各ドットで調整して、画素電極６とフローティングＢＭパターン１３との蓄積容量（補助容量）を等しくするものである。これにより実施の形態１と同様の効果を得ることができる。なおフローティングＢＭパターン１３はゲート配線１と同一の工程で形成しており、電気的に浮いた状態の導電性パターンである。このフローティングＢＭパターン１３は、ゲート配線１と同様の工程でパターンニングできるため製造工程を増やさずに本発明の効果を得ることができる。
【００５２】
本発明の実施の形態３．
本発明に実施の形態３にかかる液晶表示装置の構成を図４に示す。図４はＴＦＴアレイ基板の構成を示す平面図である。図１、図２で付した符号と同一の符号は同一の構成を示すために説明を省略する。１４はゲート配線延在パターンであり、その幅をＣｓとする。また符号の後ろに付したｒ、ｇ、ｂはそれぞれＲ、Ｇ、Ｂのドット（着色層７）に対応する配線、電極、パターンであることを示している。
【００５３】
本実施の形態では、補助容量配線５及び補助容量配線延在パターン５ａが設けられておらず、その代わりにゲート配線から延在したゲート配線延在パターン１４が設けられている点で実施の形態１と異なる。隣接するドットに対応するゲート配線から延在したゲート配線延在パターン１４は補助容量配線５と同様に、画素電極６との間に電荷を蓄積する。ゲート配線延在パターン１４は実施の形態１と同様にパターン幅Ｃｓは、Ｇのドットに対応するＣｓｇのみ広くなっている。また画素電極６と隣接するソース配線２との間隔も、Ｇのドットに対応するＷｇのみ広くなっている。従ってゲート配線延在パターン１４の幅Ｃｓと画素電極６と隣接するソース配線２との間隔Ｗの差Ｃｓ−ＷがＲ、Ｇ、Ｂいずれのドットでも等しくなり、ゲート配線延在パターン１４と画素電極６の重なり面積、容量値が等しくなる。これにより、実施の形態１、２と同様の効果を得ることができる。
【００５４】
また本実施の形態にかかる液晶表示装置の構成は図示したものに限られるものではない。実施の形態１に示した同様の構成を補助容量配線延在パターン５ａの代わりに、ゲート配線延在パターン１４で形成するものである。従って、その断面図は図２に示したものと同様になる。そしてこのゲート配線延在パターン１４の幅Ｃｓと画素電極６と隣接するソース配線２との間隔Ｗを各ドットで調整して、画素電極６とゲート配線延在パターン１４との蓄積容量（補助容量）を等しくするものである。これにより実施の形態１と同様の効果を得ることができる。なおゲート配線延在パターン１４はゲート配線１と同一の工程で形成しており、電気的に浮いた状態の導電性パターンである。このゲート配線延在パターン１４は、ゲート配線１と同様の工程でパターンニングできるため製造工程を増やさずに本発明の効果を得ることができる。なお実施の形態１〜３に示した補助容量配線延在パターン５ａ、フローティングＢＭパターン１３及びゲート配線延在パターン１４を総称して補助容量形成パターンとする。この補助容量形成パターンの幅Ｃｓと画素電極６と隣接するソース配線２との間隔Ｗを各ドットで調整することにより、画素電極６と補助容量形成パターンとの蓄積容量（補助容量）を各ドット間で等しくすることができる。これにより各ドット間で充電特性や応答速度等の表示特性のばらつきを抑制することができる。
【００５５】
その他の実施の形態．
その他の実施の形態を図５、図６、図７、図８に示す。図５〜図８はＴＦＴアレイ基板の構成を示す平面図である。図１及び図２で付した符号と同一の符号は同一の構成を示すため説明を省略する。
【００５６】
実施の形態１では各ドットに対応する補助容量配線延在パターン５ａが補助容量配線５から４箇所延在して設けられていたが、図５、図６に示す様にどちらか一方のソース配線２に沿うように延在させてもよい。また図７に示すように補助容量配線５を挟んで片側のみ延在させてよい。上記の場合は補助容量配線延在パターン５ａがない領域にはＣＦ基板側でＢＭ８を設けることが必要になる。さらには図８に示すようにソース配線２に隣接する補助容量配線延在パターン以外にも補助容量配線延在パターンを設けてもよい。なお補助容量配線延在パターン５ａに限らず、フローティングＢＭパターン１３、ゲート配線延在パターン１４についても同様に上述のようなパターン形状を用いることが可能である。また図示した実施の形態に限られるものではなく、これらの組み合わせでも同様の効果を得ることができる。さらに各ソース配線２に対応する補助容量形成パターンが分割されており、片側に２つ以上の補助容量形成パターンが設けられていてもよい。
【００５７】
本発明は各ドット間で補助容量配線５及び補助容量配線延在パターン５ａ、フローティングＢＭパターン１３又はゲート配線延在パターン１４の補助容量形成パターンの形状を各ドット間で変えても、その画素電極６のパターン形状を調整することにより、補助容量形成パターンと画素電極６のパターンとの容量値を各ドット間で等しくことを特徴とする。そのため各ドット間で補助容量形成パターンと画素電極６のパターンの重なり部分の面積、パターン形状を略等しくすることが望ましい。これにより各ドット間で蓄積容量が等しくなり、表示特性のばらつきを抑制することができる。従って図示されたパターン形状に限られるものではない。
【００５８】
本発明はＲ、Ｇ、Ｂの配列が、同じ色が同じ列に並ぶストライプ配列、１ドットずつずらしたモザイク配列、隣の行で半ドットずつずらしたデルタ配列、４つのドットで１画素を構成するスクエア配列のいずれの配列にも用いることができる。
【００５９】
なお本発明にかかるＴＦＴアレイ基板は実施の形態１で示した製造方法で挙げれた膜種、形成方法に限らず、他の膜種、形成方法でも同様の構成をとれば同じ効果が得られる。例えば導電膜はＡｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ以外にもＮｉ、Ａｇ、Ｔａ、Ｃｕ等の金属及びこれらを主成分とした合金でもよい。さらに絶縁膜はＳｉＮｘに限らずＳｉＯ２やＡｌ２Ｏ３でもよい。また半導体層１はａ−Ｓｉ膜（アモルファスシリコン）に限らずｐ−Ｓｉ膜（ポリシリコン）でもよい。オーミック層を形成するためにＰ、Ａｓをドープしてｎ＋ａ−Ｓｉ層を形成したが、Ｂをドープしてオーミック層としてｐ＋ａ−Ｓｉ層を形成してもよい。また成膜方法はスパッタ法、プラズマＣＶＤ法に限らず蒸着法、減圧ＣＶＤ法、常圧ＣＶＤ法を用いてもよい。これらによっても同様の効果が得られる。さらにゲート配線と補助容量形成パターンは異なる層で形成してもよい。
【００６０】
【発明の効果】
本発明によれば、隣接ドット間で異なるパターン形状を設計した場合でも、各ドット間で表示特性のばらつきが抑制された液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる液晶表示装置の構造を示した平面図である。
【図２】図２（ａ）図１のＡ−Ａ断面図である。図２（ｂ）図１のＢ−Ｂ断面図である。図２（ｃ）図１のＣ−Ｃ断面図である。
【図３】本発明の実施の形態２にかかる液晶表示装置の構造を示した平面図である。
【図４】本発明の実施の形態３にかかる液晶表示装置の構造を示した平面図である。
【図５】本発明のその他の実施の形態にかかる液晶表示装置の構造を示した平面図である。
【図６】本発明のその他の実施の形態にかかる液晶表示装置の構造を示した平面図である。
【図７】本発明のその他の実施の形態にかかる液晶表示装置の構造を示した平面図である。
【図８】本発明のその他の実施の形態にかかる液晶表示装置の構造を示した平面図である。
【図９】従来の液晶表示装置のＴＦＴアレイ基板の構造を示した平面図である。
【図１０】図９のＤ−Ｄ断面図である。
【図１１】液晶表示装置のＣＦ基板の構造を示した断面図である。
【符号の説明】
１　ゲート配線
２　ソース配線
３　ソース電極
４　ドレイン電極
５　補助容量配線
５ａ　補助容量配線延在パターン
６　画素電極
７　着色層
８　ＢＭ（ブラックマトリクス）
９　保護膜
１０　対向電極
１１　配向膜
１２　半導体層
１３　フローティングブラックマトリクスパターン（フローティングＢＭパターン）
１４　ゲート配線延在パターン
【図１】
2004053752.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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