(57)【要約】【課題】強誘電体キャパシタからなるメモリセルアレイが、複数層積層されたクロスポイント型強誘電体メモリにおいて、各層に配置されたメモリセルアレイのひずみが少なく、高品質なクロスポイント型強誘電体メモリを提供する。【解決手段】クロスポイント型強誘電体メモリ１００は、第１メモリセルアレイ３０と第２メモリセルアレイ６０とが、第１層間絶縁層２０と第２層間絶縁層５０とを介して積層されている。第１メモリセルアレイは、ストライプ状に形成された下部電極３８と、下部電極３８と交叉する方向にストライプ状に形成された上部電極３６と、下部電極３８と、上部電極３６との、少なくとも交叉部分に配置される強誘電体キャパシタ３４と、強誘電体キャパシタ３４の相互間に形成された埋め込み絶縁層３２とを含む。第１層間絶縁層２０と、第２層間絶縁層５０とは、引張応力を有する層と、圧縮応力を有する層とを含んでいる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
複数のメモリセルアレイが、層間絶縁層を介して積層され、
前記メモリセルアレイは、
ストライプ状に形成された下部電極と、
前記下部電極と交叉する方向にストライプ状に形成された上部電極と、
前記下部電極と、前記上部電極との、少なくとも交叉部分に配置される強誘電体キャパシタと、
前記強誘電体キャパシタの相互間に形成された埋め込み絶縁層と、を含み、
前記層間絶縁層は、引張応力を有する層と、圧縮応力を有する層とを含む、クロスポイント型強誘電体メモリ。
【請求項２】
請求項１において、
前記引張応力を有する層と、前記圧縮応力を有する層とは、異なる層間絶縁層に配置された、クロスポイント型強誘電体メモリ。
【請求項３】
請求項１において、
前記引張応力を有する層と、前記圧縮応力を有する層とは、同一の層間絶縁層に配置された、クロスポイント型強誘電体メモリ。
【請求項４】
請求項１〜３のいずれかにおいて、
前記埋め込み絶縁層は、前記強誘電体キャパシタと、逆の応力を有するクロスポイント型強誘電体メモリ。
【請求項５】
請求項１〜４のいずれかにおいて、
前記強誘電体キャパシタは、前記下部電極と前記上部電極との間に、下から順に、強誘電体部と中間電極とが設けられてなる、クロスポイント型強誘電体メモリ。
【請求項６】
請求項１〜５のいずれかにおいて、
隣接する前記メモリセルアレイにおいて、前記誘電体キャパシタが互いに重ならないように、前記下部電極と前記上部電極が配置された、クロスポイント型強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを有するメモリセルアレイ、特に、セルトランジスタを有せず、強誘電体キャパシタのみを用いた単純マトリックス型のクロスポイント型強誘電体メモリに関する。
【０００２】
【背景技術】
セルトランジスタを有せず、強誘電体キャパシタのみを用いた単純マトリックス型のメモリセルアレイは、非常に簡単な構造を有し、高い集積度を得ることができることから、その開発が期待されている。近年、集積度を更に高める開発が進められているが、その一例として、強誘電体キャパシタからなるメモリセルアレイを複数層積層することにより集積度を高める工夫がなされてきている。（特許文献１参照）
【０００３】
【特許文献１】
特開２００２−１９７８５７号公報（第１１頁−第２２頁、図２）
【０００４】
【発明が解決しようとする課題】
高集積化のために、強誘電体キャパシタからなるメモリセルアレイを複数層積層させようとすると、隣接するメモリセルアレイ層間の電気的絶縁性を確保するため、複数の層間絶縁層を形成することが必要とされる。
【０００５】
層間絶縁層は、用いられる材質、形成方法、形成条件により、圧縮応力または引張応力のいずれかの応力特性を有する層となるため、同一条件で形成した層間絶縁層を積み重ねていくと、各層のメモリセルアレイに、過大な応力が付加されてしまい、メモリセルアレイの性能を劣化させてしまうという問題を有していた。
【０００６】
本発明の目的は、強誘電体キャパシタからなるメモリセルアレイが、複数層積層されたクロスポイント型強誘電体メモリにおいて、各層に配置されたメモリセルアレイのひずみが少なく、高品質なクロスポイント型強誘電体メモリを提供することにある。
【０００７】
【課題を解決するための手段】
本発明のクロスポイント型強誘電体メモリは、
複数のメモリセルアレイが、層間絶縁層を介して積層され、
前記メモリセルアレイは、
ストライプ状に形成された下部電極と、
前記下部電極と交叉する方向にストライプ状に形成された上部電極と、
前記下部電極と、前記上部電極との、少なくとも交叉部分に配置される強誘電体キャパシタと、
前記強誘電体キャパシタの相互間に形成された埋め込み絶縁層と、を含み、
前記層間絶縁層は、引張応力を有する層と、圧縮応力を有する層とを含んでいる。
【０００８】
本発明のクロスポイント型強誘電体メモリによれば、層間絶縁層の応力をコントロールすることにより、メモリセルアレイに問題となるような応力が付加されることを防止し、高品質なクロスポイント型強誘電体メモリを提供することができる。
【０００９】
本発明のクロスポイント型強誘電体メモリは、少なくとも次のいずれかの態様をとることができる。
（Ａ）前記引張応力を有する層と、前記圧縮応力を有する層とは、異なる層間絶縁層に配置させることができる。この態様によれば、圧縮応力を有する層間絶縁層と、引張応力を有する層間絶縁層とで応力バランスを保つことができる。
（Ｂ）前記引張応力を有する層と、前記圧縮応力を有する層とは、同一の層間絶縁層に配置させることができる。この態様によれば、同一の層間絶縁層において応力バランスを保つことができる。
（Ｃ）前記埋め込み絶縁層は、前記誘電体キャパシタと逆の応力を有することができる。この態様によれば、ストライプ状に形成された、下部電極と上部電極の層に発生する圧縮応力または引張応力と、埋め込み絶縁層の引張応力または圧縮応力とが、応力バランスを保つことができる。
（Ｄ）前記強誘電体キャパシタは、前記下部電極と前記上部電極との間に、下から順に、強誘電体部と中間電極とを設けることができる。この態様によれば、基体上に形成した電極や強誘電体の薄膜層を、エッチングなどの方法で、所定形状になるよう加工する場合において、中間電極が強誘電体部をエッチングのダメージから保護することができる。
（Ｅ）隣接する前記メモリセルアレイにおいて、前記誘電体キャパシタが互いに重ならないように、前記下部電極と前記上部電極とを配置することができる。この態様により、上下の各層の強誘電体キャパシタの配置がずれるので、同一構造の積み重ねによる、メモリセルアレイの応力ひずみ増大を抑制することができる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００１１】
１．  第１の実施の形態
図１は、第１の実施の形態に係るクロスポイント型強誘電体メモリを模式的に示す平面図であり、図２は、図１のＡ−Ａ線に沿ってクロスポイント型強誘電体メモリの一部を模式的に示す断面図である。図３は強誘電体キャパシタを模式的に示す斜視図である。
【００１２】
本実施の形態のクロスポイント型強誘電体メモリ１００は、図２に示すように、基体１０上に第１層間絶縁層２０が形成され、第１層間絶縁層２０の上には、第１メモリセルアレイ３０が形成される。この第１層間絶縁層２０と第１メモリセルアレイ３０からなる層構成をベースとして、さらに、上には、第２層間絶縁層５０を介して、第２メモリセルアレイ６０が形成されている。第２メモリセルアレイ６０の上には、保護層８０が形成されている。
【００１３】
図示されていないが、基体１０には、半導体基板上に例えばＭＯＳトランジスタなどの半導体素子を含む周辺回路等が形成されている。
【００１４】
第１メモリセルアレイ３０は、ストライプ状に形成された下部電極３８と、下部電極３８に交叉する方向にストライプ状に形成された上部電極３６と、下部電極３８と上部電極３６との交叉部分に配置された強誘電体キャパシタ３４と、埋め込み絶縁層３２とを含む。
【００１５】
すなわち、上部電極３６と下部電極３８で形成されるマトリックスの交点部分に強誘電体キャパシタ３４が形成される。また、埋め込み絶縁層３２は、第１メモリセルアレイ３０の下および上に存在する、第１層間絶縁層２０と第２層間絶縁層５０とに挟まれた領域で、かつ強誘電体キャパシタ３４の存在しない領域に形成されている。
【００１６】
図３に示すように、強誘電体キャパシタ３４は、下部電極３８と、上部電極３６と、強誘電体部４２と、中間電極４０とを含む。下部電極３８と上部電極３６との間に、下から順に、強誘電体部４２と中間電極４０とが設けられている。また、中間電極４０と強誘電体部４２とは、同じ平面形状を有し、中間電極４０は強誘電体部４２の上面を覆う状態で形成されている。
【００１７】
強誘電体キャパシタ３４には、図示しない周辺回路部から上部電極３６および下部電極３８を通じて、書き込み信号や読み出し信号が付与され、強誘電体メモリとしての機能が発揮される。
【００１８】
埋め込み絶縁層３２には電気的絶縁性を有する物質が用いられ、第１メモリセルアレイ３０内に存在する、上部電極３６と下部電極３８との電気的絶縁性を確保している。
【００１９】
第１層間絶縁層２０は、基体１０と第１メモリセルアレイ３０の間に配置され、図示しない半導体基板上に形成された周辺回路部と、第１メモリセルアレイ３０の下部電極３８との電気的絶縁性を確保している。
【００２０】
第２層間絶縁層５０は、隣接する第１メモリセルアレイ３０と第２メモリセルアレイ６０の間に配置され、第１メモリセルアレイ３０の上部電極３６と、第２メモリセルアレイ６０の下部電極６８との電気的絶縁性を確保している。
【００２１】
第２メモリセルアレイ６０は、第１メモリセルアレイ３０と同様の構成で、第２層間絶縁層５０上に形成されている。第２メモリセルアレイ６０は、ストライプ状に形成された下部電極６８と、下部電極６８に交叉する方向にストライプ状に形成された上部電極６６と、下部電極６８と上部電極６６との交叉部分に配置された強誘電体キャパシタ６４と、埋め込み絶縁層６２とを含む。
【００２２】
すなわち、上部電極６６と下部電極６８で形成されるマトリックスの交点部分に強誘電体キャパシタ６４が存在する。また、埋め込み絶縁層６２は、第２層間絶縁層５０と保護層８０とに挟まれた領域で、かつ強誘電体キャパシタ６４の存在しない領域に形成されている。
【００２３】
強誘電体キャパシタ６４は、下部電極６８と、上部電極６６と、強誘電体部７２と、中間電極７０とを含む。下部電極６８と上部電極６６との間に、下から順に、強誘電体部７２と中間電極７０とが設けられている。
【００２４】
強誘電体キャパシタ６４には、図示しない周辺回路部から上部電極６６および下部電極６８を通じて、書き込み信号や読み出し信号が付与され、強誘電体メモリとしての機能が発揮される。
【００２５】
図１に示されるように、第１メモリセルアレイ３０に存在する強誘電体キャパシタ３４（図中に「○」で示される）と、第２メモリセルアレイ６０に存在する強誘電体キャパシタ６４（図中に「△」で示される）とは、互いに重ならないように配置されている。ここで、「強誘電体キャパシタ３４と、強誘電体キャパシタ６４とは、互いに重ならない」とは、完全に重ならない場合のみならず、一部が重ならない場合も含む。
【００２６】
ここで、第１層間絶縁層２０と第２層間絶縁層５０の応力特性について説明する。一般的に層間絶縁層は、用いられる材質、形成方法、形成条件により、圧縮応力または引張応力のいずれかの応力特性を有する層となることが知られている。例えば、ＣＶＤ法により、プラズマＴＥＯＳを用いて層間絶縁層を形成させると、おおよそ、１×１０９ｄｙｎｅ／ｃｍ２の圧縮応力が発生する。また、オゾンＴＥＯＳを用いて層間絶縁層を形成させると、おおよそ、１×１０９ｄｙｎｅ／ｃｍ２の引張応力が発生する。
【００２７】
本実施の形態において、第１層間絶縁層２０と、第２層間絶縁層５０とは、逆の応力特性を有するように形成されている。すなわち、第１層間絶縁層２０が圧縮応力を有する層として形成された場合には、第２層間絶縁層５０は引張応力を有する層として形成される。反対に、第１層間絶縁層２０が引張応力を有する層として形成された場合には、第２層間絶縁層５０は圧縮応力を有する層として形成されている。
【００２８】
次に、第１メモリセルアレイ３０と、第２メモリセルアレイ６０の応力特性について説明する。第１メモリセルアレイ３０に形成された強誘電体キャパシタ３４と、第２メモリセルアレイ６０に形成された強誘電体キャパシタ６４とは、圧縮応力または引張応力を有する。
【００２９】
本実施の形態では、第１メモリセルアレイに形成された埋め込み絶縁層３２は、強誘電体キャパシタ３４と逆の応力特性を有するように形成される。また、第２メモリセルアレイに形成された埋め込み絶縁層６２は、強誘電体キャパシタ６４と逆の応力特性を有するように形成される。
【００３０】
すなわち、強誘電体キャパシタ３４が、引張応力を有するように形成された場合には、埋め込み絶縁層３２は、圧縮応力を有するように形成される。反対に、強誘電体キャパシタ３４が、圧縮応力を有するように形成された場合には、埋め込み絶縁層３２は、引張応力を有するように形成される。
【００３１】
このようにして、第２メモリセルアレイ６０に形成された、強誘電体キャパシタ６４と埋め込み絶縁層６２との応力関係も、第１メモリセルアレイと同様に形成される。
【００３２】
以下、本実施の形態に係るクロスポイント型強誘電体メモリ１００の作用効果を説明する。
【００３３】
第１層間絶縁層２０と、第２層間絶縁層５０とは、互いに逆の応力特性を有する。このため、クロスポイント型強誘電体メモリ１００の応力バランスが保たれ、その結果として、第１メモリセルアレイ３０と第２メモリセルアレイ６０に過大な応力が付加されない。したがって、強誘電体キャパシタ３４と６４とは、要求される性能を発揮でき、高品質なクロスポイント型強誘電体メモリ１００を提供することができる。
【００３４】
さらに、埋め込み絶縁層３２は、強誘電体キャパシタ３４と逆の応力特性を有する。また、埋め込み絶縁層６２は、強誘電体キャパシタ６４と逆の応力特性を有する。このため、第１メモリセルアレイ３０または第２メモリセルアレイ６０において、いっそう応力バランスが保たれる。
【００３５】
また、第１のメモリセルアレイ３０に形成された強誘電体キャパシタ３４と、第２のメモリセルアレイ６０に形成された強誘電体キャパシタ６４とは互いに重ならないように配置されている。したがって、同一位置に積み重ねられた場合に発生する、応力ひずみの増加が抑制されて、より高品質なクロスポイント型強誘電体メモリ１００を提供することが可能となる。
【００３６】
次に、第１の実施の形態に係るクロスポイント型強誘電体メモリ１００の製造工程の一例について説明する。図５〜図１２は、クロスポイント型強誘電体メモリ１００の製造工程を模式的に示す断面図であり、第１メモリセルアレイ３０の領域のみに着目して示した断面図である。
【００３７】
図２において、まず、公知のＬＳＩプロセスを用いて、基体１０上に、図示しない周辺回路を構成する領域との電気的絶縁性を確保するため、たとえば、ＣＶＤ法により、プラズマＴＥＯＳ、または、オゾンＴＥＯＳを用いて第１層間絶縁層２０を形成する。
【００３８】
次に、図５に示すように、下部電極３８のための導電層３８ａを、スパッタリング、真空蒸着、ＣＶＤなどの方法により一様に形成する。導電層３８ａの材質としては、たとえば、Ｉｒ、ＩｒＯＸ、Ｐｔ、ＲｕＯＸ、ＳｒＲｕＯＸ、ＬａＳｒＣｏＯＸを挙げることができる。なお、図５〜図１２では、基体１０を図示していない。
【００３９】
次に、導電層３８ａの上に、強誘電体部４２のための強誘電体層４２ａを、たとえば、ゾルゲル材料やＭＯＤ材料を用いたスピンコート法やディッピング法、スパッタ法、ＭＯＣＶＤ法、レーザーアブレーション法を用いて一様に形成する。強誘電体層４２ａの材質としては、強誘電性を示して、キャパシタ絶縁層として使用できれば、その組成は任意のものを適用することができる。このような強誘電体材料としては、たとえば、ＰＺＴ（ＰｂＺｒＺＴｉ１−ＺＯ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）を挙げることができる。
【００４０】
次に強誘電体層４２ａの上に、中間電極４０のための層４０ａを形成する。層４０ａの材質および形成方法は、導電層３８ａと同様なものを適用することができる。
【００４１】
次に、全面に、マスク層２６を形成し、リソグラフィおよびエッチングにより所定のパターンを有するマスク層２６をパターンニングする。すなわち、下部電極３８を形成しようとする領域上にマスク層２６を形成する。
【００４２】
次に、図６に示すように、パターニングされたマスク層２６をマスクとして、層４０ａ、強誘電体層４２ａ、および導電層３８ａをパターニングする。エッチング方法としては、ＲＩＥ、イオンミリング、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄ  Ｐｌａｓｍａ）等の高密度プラズマエッチングなどの方法を挙げることができる。
【００４３】
次に、必要に応じて、図７に示すように、全面に、水素バリア膜２２を形成する。なお図１〜図３では水素バリア膜２２を図示していない。
【００４４】
次に、埋め込み絶縁層３２ａを全面に形成する。埋め込み絶縁層３２ａの材質は、たとえば、酸化シリコン、酸化アルミニウムからなる。埋め込み絶縁層３２ａの形成方法としては、たとえばＣＶＤ法を挙げることができる。埋め込み絶縁層３２ａは、下部電極３８と強誘電体層４２ａ、層４０ａとマスク層２６の積層体の相互間を充填するように形成される。
【００４５】
次に、図８に示すように、埋め込み絶縁層３２ａの上に、必要に応じてレジスト層Ｒ１を形成する。レジスト層Ｒ１は、その上面が平坦となるように形成される。
【００４６】
次に、図９に示すように、埋め込み絶縁層３２ａおよびレジスト層Ｒ１をエッチバックする。このエッチバックと同時に、マスク層２６を除去し、層４０ａの表面を露出させる。エッチバックの方法は、公知の方法をとることができる。このエッチバックの際に、埋め込み絶縁層３２ａは、下部電極３８と、強誘電体層４２ａと、層４０ａの側面を覆うように形成される。
【００４７】
次に、全面に、導電層３６ａを形成する。導電層３６ａの材質および形成方法は、たとえば、下部電極３８の材質および形成方法と同様であることができる。
【００４８】
次に、図１０に示すように、導電層３６ａの上に、所定のパターンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２は、上部電極３６を形成しようとする領域上に形成される。
【００４９】
次に、図１１に示すように、レジスト層Ｒ２をマスクとして、導電層３６ａ、層４０ａ、強誘電体層４２ａおよび埋め込み絶縁層３２ａをエッチングする。こうして、導電層３６ａ、層４０ａ、強誘電体層４２ａがパターニングされることにより、上部電極３６と下部電極３８の交叉領域に強誘電体キャパシタ３４が形成される。
【００５０】
次に、第１メモリセルアレイ３０の内部にクロスポイントで形成された、強誘電体キャパシタ３４の強誘電体部４２を結晶化させ、良好な特性を発揮させるため、第１層間絶縁層２０と第１メモリセルアレイ３０が積層された基体１０を、用いられた強誘電体材料に適した温度で熱処理を行う。たとえば、ＰＺＴでは６００〜７００℃、ＳＢＴでは７００〜８００℃という高温環境下に所定時間投入されることとなる。この熱処理により、強誘電体部４２が結晶化され、強誘電体キャパシタとしての機能が発揮されることとなる。
【００５１】
次に、図１２に示すように、埋め込み絶縁層３２ｂを、上部電極３６の上面とほぼ同一となるように形成する。埋め込み絶縁層３２ｂは、たとえば、図７および図８に示す埋め込み絶縁層３２ａと同様の方法で形成することができる。これにより、埋め込み絶縁層３２ｂと上部電極３６の上面は平坦化された面となる。ここまでの工程で、第１層間絶縁層２０の上に第１メモリセルアレイ３０が形成される。
【００５２】
次に、第１層間絶縁層２０と逆の応力を有する、第２層間絶縁層５０を形成させる。さらに、第１メモリセルアレイ３０と同様な方法で、第２メモリセルアレイ６０を形成させる。そして、第２メモリセルアレイ６０の上には、保護層８０を形成させてクロスポイント型強誘電体メモリ１００が完成される。
【００５３】
ここで、第１メモリセルアレイ３０に存在する強誘電体部４２と、第２メモリセルアレイ６０内に存在する強誘電体部６４の結晶化温度は、たとえば、強誘電体部４２の結晶化温度を６５０℃とした場合、強誘電体部６４の結晶化温度を、７００℃とすることが可能である。
【００５４】
以上、説明したとおり、本実施の形態からなるクロスポイント型強誘電体メモリ１００の製造工程においては、異なる層間絶縁層２０と５０とが、圧縮応力と引張応力のバランスが保てるように、層間絶縁層２０と層間絶縁層５０を形成する材料、方法、条件を適切に決定する。
【００５５】
さらに、第１メモリセルアレイ３０と第２メモリセルアレイ６０の形成においては、埋め込み絶縁層３２と強誘電体キャパシタ３４とが、また、埋め込み絶縁層６２と強誘電体キャパシタ６４とが、圧縮応力と引張応力のバランスがとれるように、埋め込み絶縁層３２と６２を形成する材料、方法、条件を適切に決定する。
【００５６】
また、上部電極と下部電極の交叉部分に強誘電体キャパシタ３４と６４とを形成する工程において、中間電極４０と７０とがエッチングのダメージから強誘電体部４２と７２とを保護するように作用するため、高品質なクロスポイント型強誘電体メモリ１００を提供することが可能となる。
【００５７】
２．  第２の実施の形態
図４は、第２の実施の形態に係るクロスポイント型強誘電体メモリの一部を模式的に示す断面図である。
【００５８】
図４に示されるように、第２の実施の形態は、第１層間絶縁層２０と第２層間絶縁層５０が、各々複数（この例では２層）の層間絶縁層から形成されている点で、第１の実施の形態とは異なる。第１の実施の形態と実質的に同じ部分には同一符号を付して、その詳細な説明を省略する。
【００５９】
本実施の形態において、第１層間絶縁層２０は、下の層間絶縁層２０ａと、上の層間絶縁層２０ｂとから形成される。また、第２層間絶縁層５０は、下の層間絶縁層５０ａと、上の層間絶縁層５０ｂとから形成される。
【００６０】
ここで、本実施の形態における層間絶縁層の応力関係を説明する。
【００６１】
第１層間絶縁層２０において、下の層間絶縁層２０ａと、上の層間絶縁層２０ｂとは、逆の応力特性を有するように形成する。すなわち、下の層間絶縁層２０ａを圧縮応力を有する層として形成した場合には、上の層間絶縁層２０ｂを引張応力を有する層として形成する。反対に、下の層間絶縁層２０ａを引張応力を有する層として形成した場合には、上の層間絶縁層２０ｂを圧縮応力を有する層として形成する。
【００６２】
第２層間絶縁層５０についても、同様に下の層間絶縁層５０ａと、上の層間絶縁層５０ｂとを逆の応力特性を有するように形成させることが可能である。すなわち、下の層間絶縁層５０ａを圧縮応力を有する層として形成させた場合には、上の層間絶縁層５０ｂを引張応力を有する層として形成させる。反対に、下の層間絶縁層５０ａを引張応力を有する層として形成させた場合には、上の層間絶縁層５０ｂを圧縮応力を有する層として形成させる。
【００６３】
本実施の形態によれば、第１層間絶縁層２０において、下の層間絶縁層２０ａと上の層間絶縁層２０ｂとは、互いに逆の応力特性を有する。このため、同一の層間絶縁層の中で、応力バランスが保たれる。第２層間絶縁層５０においても同様である。その結果として、第１メモリセルアレイ３０と第２メモリセルアレイ６０に過大な応力が付加されない。したがって、強誘電体キャパシタ３４と６４とは、要求される性能を発揮でき、高品質なクロスポイント型強誘電体メモリ１００を提供することができる。
【００６４】
次に、第２の実施の形態の製造工程について説明する。
第２の実施の形態では、層間絶縁層２０と、層間絶縁層５０とが、各々、２層からなる層間絶縁層で形成されていることが、第１の実施の形態とは異なる。したがって、製造工程も、層間絶縁層２０と層間絶縁層５０を形成させる部分だけが、第１の実施の形態において説明した内容と異なり、それ以外の工程は同様であるので、層間絶縁層の形成工程に限って説明する。
【００６５】
図４において、まず、公知のＬＳＩプロセスを用いて、基体１０上に、図示しない周辺回路を構成する領域との電気的絶縁性を確保するため、たとえば、ＣＶＤ法により、プラズマＴＥＯＳ、または、オゾンＴＥＯＳを用いて、下の層間絶縁層２０ａを形成する。前述したように、プラズマＴＥＯＳを用いて層間絶縁層を形成すると、圧縮応力を有する層が形成される。また、オゾンＴＥＯＳを用いて層間絶縁層を形成すると、引張応力を有する層が形成される。
【００６６】
次に、下の層間絶縁層２０ａの上に、下の層間絶縁層２０ａとは、逆の応力特性を有する、上の層間絶縁層２０ａを形成する。以上の２工程で層間絶縁層２０が形成される。
【００６７】
層間絶縁層５０は、第１メモリセルアレイ３０の上に形成される。まず、下の層間絶縁層５０ａを、たとえばＣＶＤ法により、プラズマＴＥＯＳ、または、オゾンＴＥＯＳを用いて形成する。次に、下の層間絶縁層５０ａの上に、下の層間絶縁層５０ａとは逆の応力特性を有する、上の層間絶縁層５０ｂを形成する。以上の２工程で層間絶縁層５０が形成される。
【００６８】
本実施の形態からなるクロスポイント型強誘電体メモリ１００の製造工程においては、同一の層間絶縁層において、圧縮応力と引張応力のバランスが保てるように、下の層間絶縁層２０ａと５０ａ、そして、上の層間絶縁層２０ｂと５０ｂを形成する材料、方法、条件を適切に決定する。
【００６９】
以上、本発明の実施の形態では、層間絶縁層とメモリセルアレイが、各２層形成された場合で説明したが、各３層以上形成された場合においても、本発明の思想を展開していくことが可能であることはいうまでもない。
【図面の簡単な説明】
【図１】第１の実施の形態に係るクロスポイント型強誘電体メモリを模式的に示す平面図。
【図２】図１のＡ−Ａ線に沿ってクロスポイント型強誘電体メモリの一部を模式的に示す断面図。
【図３】強誘電体キャパシタを模式的に示す斜視図。
【図４】第２の実施の形態に係るクロスポイント型強誘電体メモリを模式的に示す平面図。
【図５】第１の実施の形態に係るクロスポイント型強誘電体メモリの製造工程を模式的に示す断面図。
【図６】第１の実施の形態に係るクロスポイント型強誘電体メモリの製造工程を模式的に示す断面図。
【図７】第１の実施の形態に係るクロスポイント型強誘電体メモリの製造工程を模式的に示す断面図。
【図８】第１の実施の形態に係るクロスポイント型強誘電体メモリの製造工程を模式的に示す断面図。
【図９】第１の実施の形態に係るクロスポイント型強誘電体メモリの製造工程を模式的に示す断面図。
【図１０】第１の実施の形態に係るクロスポイント型強誘電体メモリの製造工程を模式的に示す断面図。
【図１１】第１の実施の形態に係るクロスポイント型強誘電体メモリの製造工程を模式的に示す断面図。
【図１２】第１の実施の形態に係るクロスポイント型強誘電体メモリの製造工程を模式的に示す断面図。
【符号の説明】
１０  基体、２０  第１層間絶縁層、２２  水素バリア膜、２６  マスク層、３０  第１メモリセルアレイ、３２、６２  埋め込み絶縁層、３４、６４  強誘電体キャパシタ、３６、６６  上部電極、３８、６８  下部電極、４０、７０  中間電極、４２、７２  強誘電体部、５０  第２層間絶縁層、６０  第２メモリセルアレイ、８０  保護層、１００  クロスポイント型強誘電体メモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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