(57)【要約】【課題】ラッチアップによる電流の流れを防止できる半導体装置を提供する。【解決手段】第１ウェル、第２ウェル及び第３ウェルを備えることを特徴とする半導体装置である。第１ウェルは、外部ピンが連結されるパッドに連結され、ウェルバイアス電圧を受信する第１導電型拡散領域を備える。第２ウェルは、前記第１ウェルに隣接して配置され、内部に所定の絶縁領域を備え、前記絶縁領域の外部には第２導電型拡散領域を備える。第３ウェルは、前記第２ウェルに隣接して配置され、第１電圧を受信する第１導電型拡散領域を備える。前記第２ウェルの内部の前記絶縁領域は、前記第１ウェルの前記第１導電型拡散領域と共にバイポーラジャンクショントランジスタを形成して前記第１ウェルから前記第３ウェルに流れる電流を遮断することを特徴とする。【選択図】      図３
2004336042.tif 000002
【特許請求の範囲】
【請求項１】
外部ピンが連結されるパッドに連結され、ウェルバイアス電圧を受信する第１導電型拡散領域を備える第１ウェルと、
前記第１ウェルに隣接して配置され、内部に所定の絶縁領域を備え、前記絶縁領域の外部には第２導電型拡散領域を備える第２ウェルと、
前記第２ウェルに隣接して配置され、第１電圧を受信する第１導電型拡散領域を備える第３ウェルと、を備え、
前記第２ウェルの内部の前記絶縁領域は、
前記第１ウェルの前記第１導電型拡散領域と共にバイポーラジャンクショントランジスタを形成して前記第１ウェルから前記第３ウェルに流れる電流を遮断することを特徴とする半導体装置。
【請求項２】
前記第２ウェルは、
前記絶縁領域と前記第１ウェル間に配置され、第２導電型拡散領域を備える第１サブウェルと、
前記絶縁領域と前記第３ウェル間に配置され、第２導電型拡散領域を備える第２サブウェルと、を備え、
前記絶縁領域は、
第１導電型拡散領域を備える第３サブウェルであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１サブウェルは、
Ｐウェルであり、前記第１サブウェルの前記第２拡散領域には前記第１電圧が印加され、
前記第２サブウェルは、
Ｐウェルであり、前記第２サブウェルの前記第２拡散領域には前記第１電圧が印加されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第３サブウェルは、
Ｎウェルであり、前記第３サブウェルの前記第１拡散領域には第２電圧が印加されることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第１電圧は接地電圧であり、
前記第２電圧は、
前記第１ウェルの第１拡散領域、前記第１サブウェルの第２拡散領域及び前記第３サブウェルの第１拡散領域に形成されるバイポーラトランジスタのベースとエミッタ間に逆方向電圧を発生させうる電圧レベルであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１ウェル及び前記第３ウェルは、Ｎウェルであることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第１ウェルの前記第１導電型拡散領域に印加されるウェルバイアス電圧は、
電源電圧であることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記パッドが連結される領域は、
第２導電型拡散領域であることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第１導電型拡散領域はＮ型不純物よりなり、前記第２導電型拡散領域はＰ型不純物よりなることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記第２ウェルの前記絶縁領域は、
前記第１ウェルを取り囲む構造であることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記第３ウェルは、
デプリ−ション型のＭＯＳトランジスタを作ることができることを特徴とする請求項１に記載の半導体装置。
【請求項１２】
外部ピンが連結されるパッドに連結され、ウェルバイアス電圧を受信するＮ型拡散領域を備え、前記パッド付近はＰ型拡散領域で作られる第１Ｎウェルと、
前記第１Ｎウェルに隣接して配置され、内部に所定の絶縁領域を備え、前記絶縁領域の外部には接地電圧を受信する第Ｐ型拡散領域を備える第１Ｐウェルと、
前記第１Ｐウェルに隣接して配置され、接地電圧を受信するＮ型拡散領域を備える第２Ｎウェルと、を備え、
前記第１Ｐウェルの内部の前記絶縁領域は、
制御電圧を受信するＮ型拡散領域を備える第３Ｎウェルであることを特徴とする半導体装置。
【請求項１３】
前記第１Ｐウェルは、
前記絶縁領域と前記第１Ｎウェル間に配置され、Ｐ型拡散領域を備える第１サブＰウェルと、
前記絶縁領域と前記第２Ｎウェル間に配置され、Ｐ型拡散領域を備える第２サブＰウェルと、を備えることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１ＮウェルのＮ型拡散領域と前記第１サブＰウェルのＰ型拡散領域及び前記絶縁領域のＮ型拡散領域は、バイポーラジャンクショントランジスタを構成して前記第１Ｎウェルから前記第２Ｎウェルに流れる電流を遮断することを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記制御電圧は、
前記第１ＮウェルのＮ型拡散領域と前記第１サブＰウェルのＰ型拡散領域及び前記絶縁領域のＮ型拡散領域よりなるバイポーラトランジスタのベースとエミッタ間に逆方向電圧を発生させうる電圧レベルであることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１Ｎウェルの前記Ｎ型拡散領域に印加されるウェルバイアス電圧は、
電源電圧であることを特徴とする請求項１２に記載の半導体装置。
【請求項１７】
前記第１Ｐウェルの前記絶縁領域は、
前記第１Ｎウェルを取り囲む構造であることを特徴とする請求項１２に記載の半導体装置。
【請求項１８】
前記第２Ｎウェルは、
デプリ−ション型のＭＯＳトランジスタを作ることができることを特徴とする請求項１２に記載の半導体装置。
【請求項１９】
外部ピンが連結されるパッドに連結され、ウェルバイアス電圧を受信する第１導電型拡散領域を備える第１ウェルを形成する段階と、
前記第１ウェルに隣接して配置され、内部に所定の絶縁領域を備え、前記絶縁領域の外部には第２導電型拡散領域を備える第２ウェルを形成する段階と、
前記第２ウェルに隣接して配置され、第１電圧を受信する第１導電型拡散領域を備える第３ウェルを形成する段階と、を備え、
前記第２ウェル内部の前記絶縁領域は、
前記第１ウェルの前記第１導電型拡散領域と共にバイポーラジャンクショントランジスタを形成して、前記第１ウェルから前記第３ウェルに流れる電流を遮断することを特徴とする半導体装置を形成する方法。
【請求項２０】
前記第２ウェルを形成する段階は、
前記絶縁領域と前記第１ウェル間に配置され、第２導電型拡散領域を備える第１サブウェルを形成する段階と、
前記絶縁領域と前記第３ウェル間に配置され、第２導電型拡散領域を備える第２サブウェルを形成する段階と、を備え、
前記絶縁領域は、
第１導電型拡散領域を備える第３サブウェルであることを特徴とする請求項１９に記載の半導体装置を形成する方法。
【請求項２１】
前記第１サブウェルは、
Ｐウェルであり、前記第１サブウェルの前記第２拡散領域には前記第１電圧が印加され、
前記第２サブウェルは、
Ｐウェルであり、前記第２サブウェルの前記第２拡散領域には前記第１電圧が印加されることを特徴とする請求項２０に記載の半導体装置を形成する方法。
【請求項２２】
前記第３サブウェルは、
Ｎウェルであり、前記第３サブウェルの前記第１拡散領域には第２電圧が印加されることを特徴とする請求項２０に記載の半導体装置を形成する方法。
【請求項２３】
前記第１ウェル及び前記第３ウェルは、Ｎウェルであることを特徴とする請求項１９に記載の半導体装置を形成する方法。
【請求項２４】
前記第１導電型拡散領域はＮ型不純物よりなり、前記第２導電型拡散領域はＰ型不純物よりなることを特徴とする請求項１９に記載の半導体装置を形成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に、ラッチアップによる電流の流れを防止できる半導体装置に関する。
【背景技術】
【０００２】
半導体装置のボンディングパッドに電流テストのために高電圧を印加する場合がある。この時、パッドに印加された高電圧によって半導体装置の内部に電流の流れが発生して半導体素子が正常な動作を行えない場合が発生し、さらに半導体装置に欠陥が発生する。
【０００３】
図１は、一般的な半導体装置のレイアウトの断面図である。
図２は、図１の半導体装置の平面図である。
【０００４】
図１及び図２を参照すれば、第１ＮウェルＮＷ１にＰ型拡散領域１１０及びＮ型拡散領域１２０が存在し、隣接したＰウェルＰＷにＰ型拡散領域１３０が存在する。ＰウェルＰＷに隣接した第２ＮウェルＮＷ２にＮ型拡散領域１４０が存在する。
【０００５】
第１ＮウェルＮＷ１のＰ型拡散領域１１０にはパッドＰ１が連結される。第１ＮウェルＮＷ１のＮ型拡散領域１２０には電源電圧ＶＤＤが連結され、ＰウェルＰＷのＰ型拡散領域１３０及び第２ＮウェルＮＷ２のＮ型拡散領域１４０には接地電圧ＶＳＳが連結される。
【０００６】
第１ＮウェルＮＷ１のＰ型拡散領域１１０とＮ型拡散領域１２０及びＰウェルＰＷのＰ型拡散領域１３０は、バイポーラジャンクショントランジスタ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ：ＢＪＴ）Ｑ１を構成する。そして、第１ＮウェルＮＷ１のＮ型拡散領域１２０とＰウェルＰＷのＰ型拡散領域１３０及び第２ＮウェルＮＷ２のＮ型拡散領域１４０は、ＢＪＴ Ｑ２を構成する。
【０００７】
ＢＪＴ Ｑ１はＰＮＰ型トランジスタであり、ＢＪＴ Ｑ２はＮＰＮ型トランジスタである。
【０００８】
ＢＪＴ Ｑ１のベースＢとコレクタＣ間にはすでに逆方向の電圧が印加されているので、エミッタＡとベースＢ間に順方向電圧が印加されれば、ＢＪＴ Ｑ１はアクティブ状態になって電流ＩＣ１が流れる。
【０００９】
しかし、パッドＰ１に電流テストのために高電圧、すなわち電源電圧ＶＤＤとＰＮジャンクションターンオン電圧とを加えた電圧レベル以上を有する電圧が印加されるので、ＢＪＴ Ｑ１はアクティブ状態となる。
【００１０】
ＢＪＴ Ｑ２のコレクタＢとベースＣ間には逆方向電圧が印加されているので、ベースＣとエミッタＤ間に順方向電圧が印加されれば、ＢＪＴ Ｑ２はアクティブ状態となる。
【００１１】
しかし、抵抗ＲｐによってＢＪＴ Ｑ２のベースＣとエミッタＤ間にＰＮジャンクションターンオン電圧以上の電圧差が発生すれば、ベースＣとエミッタＤ間に順方向電圧が印加されてＢＪＴ Ｑ２はアクティブ状態となり、電流ＩＣ２が流れる。
【００１２】
このような動作によって第１ＮウェルＮＷ１のＰ型拡散領域１１０と第２ＮウェルＮＷ２のＮ型拡散領域１４０間に電流経路が形成されて電流が流れる。このような現象をラッチアップといい、半導体装置の欠陥を誘発する原因となる。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明が解決しようとする技術的課題は、ラッチアップによる電流の流れを防止する半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
前記課題を達成するための本発明の第１の半導体装置は、第１ウェル、第２ウェル及び第３ウェルを備えることを特徴とする。
【００１５】
第１ウェルは、外部ピンが連結されるパッドに連結され、ウェルバイアス電圧を受信する第１導電型拡散領域を備える。第２ウェルは、前記第１ウェルに隣接して配置され、内部に所定の絶縁領域を備え、前記絶縁領域の外部には第２導電型拡散領域を備える。
【００１６】
第３ウェルは、前記第２ウェルに隣接して配置され、第１電圧を受信する第１導電型拡散領域を備える。
【００１７】
前記第２ウェルの内部の前記絶縁領域は、前記第１ウェルの前記第１導電型拡散領域と共にＢＪＴを形成して前記第１ウェルから前記第３ウェルに流れる電流を遮断することを特徴とする。
【００１８】
前記第２ウェルは、前記絶縁領域と前記第１ウェル間に配置され、第２導電型拡散領域を備える第１サブウェル、前記絶縁領域と前記第３ウェル間に配置され、第２導電型拡散領域を備える第２サブウェルを備え、前記絶縁領域は、第１導電型拡散領域を備える第３サブウェルであることを特徴とする。
【００１９】
前記第１サブウェルはＰウェルであり、前記第１サブウェルの前記第２拡散領域には前記第１電圧が印加され、前記第２サブウェルはＰウェルであり、前記第２サブウェルの前記第２拡散領域には前記第１電圧が印加されることを特徴とする。
【００２０】
前記第３サブウェルはＮウェルであり、前記第３サブウェルの前記第１拡散領域には第２電圧が印加されることを特徴とする。前記第１電圧は接地電圧であり、前記第２電圧は前記第１ウェルの第１拡散領域、前記第１サブウェルの第２拡散領域及び前記第３サブウェルの第１拡散領域よりなるバイポーラトランジスタのベースとエミッタ間に逆方向電圧を発生させうる電圧レベルである。
【００２１】
前記第１ウェル及び前記第３ウェルは、Ｎウェルである。前記第１ウェルの前記第１導電型拡散領域に印加されるウェルバイアス電圧は、電源電圧である。前記パッドが連結される領域は、第２導電型拡散領域であることを特徴とする。
【００２２】
前記第１導電型拡散領域はＮ型不純物よりなり、前記第２導電型拡散領域はＰ型不純物よりなる。前記第２ウェルの前記絶縁領域は、前記第１ウェルを取り囲む構造である。
前記第３ウェルは、デプリ−ション型のＭＯＳトランジスタを作ることができることを特徴とする。
【００２３】
前記課題を達成するための本発明の第２の半導体装置は、第１Ｎウェル、第１Ｐウェル及び第２Ｎウェルを備える。
【００２４】
第１Ｎウェルは、外部ピンが連結されるパッドに連結され、ウェルバイアス電圧を受信するＮ型拡散領域を備え、前記パッド付近はＰ型拡散領域よりなる。
【００２５】
第１Ｐウェルは、前記第１Ｎウェルに隣接して配置され、内部に所定の絶縁領域を備え、前記絶縁領域の外部には接地電圧を受信するＰ型拡散領域を備える。
【００２６】
第２Ｎウェルは、前記第１Ｐウェルに隣接して配置され、接地電圧を受信するＮ型拡散領域を備える。前記第１Ｐウェルの内部の前記絶縁領域は、制御電圧を受信するＮ型拡散領域を備える第３Ｎウェルである。
【００２７】
第１Ｐウェルは、前記絶縁領域と前記第１Ｎウェル間に配置され、Ｐ型拡散領域を備える第１サブＰウェル及び前記絶縁領域と前記第２Ｎウェル間に配置され、Ｐ型拡散領域を備える第２サブＰウェルを備えることを特徴とする。
【００２８】
前記第１ＮウェルのＮ型拡散領域と前記第１サブＰウェルのＰ型拡散領域及び前記絶縁領域のＮ型拡散領域は、ＢＪＴを構成して前記第１Ｎウェルから前記第２Ｎウェルに流れる電流を遮断することを特徴とする。
【発明の効果】
【００２９】
本発明による半導体装置は、パッドに高電圧を印加して電流テストをする場合、ラッチアップによる電流の流れを防止でき、半導体装置に発生する欠陥を除去できる。
【発明を実施するための最良の形態】
【００３０】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。各図に提示された同じ参照符号は同じ部材を表す。
【００３１】
図３は、本発明の実施形態による半導体装置のレイアウトの断面図である。
図４は、図３の半導体装置の平面図である。
【００３２】
図３及び図４を参照すれば、本発明による半導体装置３００は、第１ウェルＷ１、第２ウェルＷ２及び第３ウェルＷ３を備える。第１ウェルＷ１は、外部ピンが連結されるパッドＰ１に連結され、ウェルバイアス電圧ＶＤＤを受信する第１導電型拡散領域３２０を備える。第２ウェルＷ２は、第１ウェルＷ１に隣接して配置され、内部に所定の絶縁領域ＢＲを備え、絶縁領域ＢＲの外部には第２導電型拡散領域３３０，３５０を備える。
【００３３】
第３ウェルＷ３は、第２ウェルＷ２に隣接して配置され、第１電圧ＶＳＳを受信する第１導電型拡散領域３６０を備える。第２ウェルＷ２の内部の絶縁領域ＢＲは、第１ウェルＷ１の第１導電型拡散領域３２０と共にＢＪＴ Ｑ１を形成して第１ウェルＷ１から第３ウェルＷ３に流れる電流を遮断する。
【００３４】
以下、図３及び図４を参照して本発明による半導体装置の動作を説明する。
図３及び図４を参照すれば、第１ウェルＷ１は、外部ピンが連結されるパッドＰ１に連結され、ウェルバイアス電圧ＶＤＤを受信する第１導電型拡散領域３２０を備える。
【００３５】
第１ウェルＷ１は、Ｎウェルである。そして、ウェルバイアス電圧ＶＤＤは、電源電圧である。第１ウェルＷ１の第１導電型拡散領域３２０は、Ｎ型不純物よりなる。パッドＰ１が連結される領域は、第２導電型拡散領域３１０である。第２導電型拡散領域３１０は、Ｐ型不純物よりなる。
【００３６】
第２ウェルＷ２は、第１ウェルＷ１に隣接して配置され、内部に絶縁領域ＢＲを備え、絶縁領域ＢＲの外部には第２導電型拡散領域３３０，３５０を備える。
【００３７】
さらに説明すれば、第２ウェルＷ２は、第１サブウェルＳＷ１、第２サブウェルＳＷ２及び第３サブウェルＳＷ３を備える。第１サブウェルＳＷ１は、絶縁領域ＢＲと第１ウェルＷ１間に配置され、第２導電型拡散領域３３０を備える。第２サブウェルＳＷ２は、絶縁領域ＢＲと第３ウェルＷ３間に配置され、第２導電型拡散領域３５０を備える。絶縁領域ＢＲは、第１導電型拡散領域３４０を備える第３サブウェルＳＷ３である。
【００３８】
第１サブウェルＳＷ１はＰウェルであり、第１サブウェルＳＷ１の第２拡散領域３３０には第１電圧ＶＳＳが印加される。第２サブウェルＳＷ２はＰウェルであり、第２サブウェルＳＷ２の第２拡散領域３５０には第１電圧ＶＳＳが印加される。
【００３９】
第３サブウェルＳＷ３はＮウェルであり、第３サブウェルＳＷ３の第１拡散領域３４０には第２電圧Ｖ２が印加される。第３ウェルＷ３は、第２ウェルＷ２に隣接して配置され、第１電圧ＶＳＳを受信する第１型拡散領域３６０を備える。第３ウェルＷ３は、デプリ−ション型のＭＯＳトランジスタを作ることができ、第１電圧ＶＳＳは接地電圧である。
【００４０】
第１ウェルＷ１及び第１サブウェルＳＷ１は、図１の従来のレイアウトと同一にＰＮＰ型ＢＪＴ Ｑ１を形成する。そして、ＢＪＴ Ｑ１のベースＢとコレクタＣ間にはすでに逆方向の電圧が印加されているので、エミッタＡとベースＢ間に順方向の電圧が印加されれば、ＢＪＴ Ｑ１はアクティブ状態になって電流ＩＣ１が流れる。
【００４１】
しかし、パッドＰ１に電流テストのために高電圧、すなわち電源電圧ＶＤＤとＰＮジャンクションターンオン電圧とを加えた電圧レベル以上を有する電圧が印加されるので、ＢＪＴ Ｑ１はアクティブ状態となる。したがって、電流ＩＣ１が流れる。
【００４２】
第１ウェルＷ１の第１導電型拡散領域３２０と第１サブウェルＳＷ１の第２導電型拡散領域３３０及び第３サブウェルＳＷ３の第１導電型拡散領域３４０は、ＮＰＮ型バイポーラトランジスタＱ２を形成する。
【００４３】
しかし、第３サブウェルＳＷ３の第１拡散領域３４０に印加される第２電圧Ｖ２の電圧レベルを調節して、ＮＰＮ型ＢＪＴ Ｑ２のエミッタＤとベースＣ間に逆方向の電圧を印加させうる。
【００４４】
すなわち、本発明で第２電圧Ｖ２は、第１ウェルＷ１の第１拡散領域３２０、第１サブウェルＳＷ１の第２拡散領域３３０及び第３サブウェルＳＷ３の第１拡散領域３４０よりなるバイポーラトランジスタＱ２のベースＣとエミッタＤ間に逆方向電圧を発生させうる電圧レベルである。
【００４５】
これにより、ＢＪＴ Ｑ２は、カットオフ動作モードにあることになる。したがって、電流ＩＣ１は、第３ウェルＷ３の方向に流れず、ラッチアップ現象を防止できる。
【００４６】
第２ウェルＷ２の内部の絶縁領域ＢＲの機能は、第１ウェルＷ１の第１導電型拡散領域３２０と共にＢＪＴ Ｑ２を形成して、第１ウェルＷ１から第３ウェルＷ３に流れる電流を遮断することである。
【００４７】
したがって、半導体装置３００の電流テスト時、パッドＰ１に高電圧が印加されてもラッチアップによる電流の流れを防止でき、半導体装置３００に欠陥が発生することを防止できる。
【００４８】
また、図３の本発明による絶縁領域ＢＲを備える半導体装置３００の第２ウェルＷ２のレイアウト面積は、図１の従来のＰウェルＰＷの面積の約２５％に狭めることができる。図１の従来のＰウェルＰＷの面積を１２Ｘ（Ｘは、レイアウト面積を表示する基本単位である）と表示する時、図３の第２ウェルＷ２のレイアウト面積は約３Ｘと表示されうる。
【００４９】
図４を参照すれば、第２ウェルＷ２の絶縁領域ＢＲが第１ウェルＷ１を取り囲む構造であることが分かる。第２ウェルＷ２の絶縁領域ＢＲ、すなわち第３サブウェルＳＷ３がパッドＰ１が連結される第１ウェルＷ１を取り囲むか、または第１ウェルＷ１と水平に配置されてこそ第１ウェルＷ１から発生する電流ＩＣ１を効果的に防止できる。
【００５０】
以上により最適な実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者なら、これから多様な変形及び均等な他の実施形態が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００５１】
本発明は半導体メモリ装置分野に利用され、特に、半導体メモリ装置の製造工程分野に利用されうる。
【図面の簡単な説明】
【００５２】
【図１】一般的な半導体装置のレイアウトの断面図である。
【図２】図１の半導体装置の平面図である。
【図３】本発明の実施形態による半導体装置のレイアウトの断面図である。
【図４】図３の半導体装置の平面図である。
【符号の説明】
【００５３】
３００    半導体装置
３１０，３３０，３５０    第２型拡散領域
３２０，３４０，３６０    第１型拡散領域
ＶＤＤ    ウェルバイアス電圧
ＶＳＳ    第１電圧
ＢＲ      絶縁領域
ＳＷ１，ＳＷ２，ＳＷ３    第１ないし第３サブウェル
Ｗ１，Ｗ２，Ｗ３    第１ないし第３ウェル
Ｑ１，Ｑ２    ＢＪＴ
ＩＣＩ    電流
Ｐ１    パッド
Ｖ２    第２電圧
【図１】
2004336042.tif 000003
【図２】
2004336042.tif 000004
【図３】
2004336042.tif 000005
【図４】
2004336042.tif 000006