(57)【要約】【課題】データ記憶を実行する正規のＭＴＪメモリセルおよび、データ読出時に正規のＭＴＪメモリセルの比較対象として設けられるダミーメモリセルの両方を効率的に置換救済可能な冗長構成を備えた薄膜磁性体記憶装置を提供する。【解決手段】行列状に配置された複数の正規メモリセルＭＣに対して、ダミーメモリセルＤＭＣは、正規メモリセルＭＣとメモリセル列を共有するように、ダミーメモリセル行を形成するように配置される。正規メモリセルＭＣおよびダミーメモリセルＤＭＣに不良が生じた場合には、冗長コラム１１Ｃによるメモリセル列単位での置換救済が行なわれる。冗長コラム１１Ｃは、正規メモリセルＭＣを救済するスペアメモリセルＳＭＣだけでなく、ダミーメモリセルＤＭＣを救済するスペアダミーメモリセルＳＤＭＣをも含む。【選択図】　　　　図２
2004013961.tif 000002
【特許請求の範囲】
【請求項１】
行および列にわたって行列状に配置され、各々が磁気的に書込まれたデータに応じた電気抵抗を有する複数のメモリセルと、
各々が所定の電気抵抗を有し、前記複数のメモリセルとの間で前記行および列の一方を共有して、前記行および列の他方を形成するように配置された複数のダミーメモリセルと、
前記複数のメモリセルのうちの選択された１個と、前記複数のダミーメモリセルのうちの１個との電気抵抗差に基づいてデータ読出を行なうデータ読出回路と、
前記複数のメモリセルおよび前記複数のダミーメモリセル中の不良メモリセルを、前記行および列の前記一方を単位として置換するための冗長ユニットとを備え、
前記冗長ユニットは、前記行および列の前記一方に沿って配置される、複数の第１のスペアメモリセル、および少なくとも１個の第２のスペアメモリセルとを含み、
前記複数の第１のスペアメモリセルは、前記複数のメモリセル中の前記不良メモリセルを置換するために、前記複数のメモリセルとの間で前記行および列の前記他方を共有するように配置され、
前記第２のスペアメモリセルは、前記複数のダミーメモリセル中の前記不良メモリセルを置換するために、前記複数のダミーメモリセルとの間で前記行および列の前記他方を共有するように配置される、薄膜磁性体記憶装置。
【請求項２】
前記複数のダミーメモリセルは、前記行を形成するように配置され、
前記複数のダミーメモリメモリセルは、列選択結果に基づいて、前記データ読出回路と選択的に接続される、請求項１に記載の薄膜磁性体記憶装置。
【請求項３】
前記複数のダミーメモリセルは、少なくとも１つの前記行を形成するように配置され、
前記薄膜磁性体記憶装置は、
前記複数のメモリセルの行にそれぞれ対応して設けられ、前記行の選択に用いられる複数の第１信号線と、
前記ダミーメモリセルの少なくとも１つの行にそれぞれ対応して設けられ、前記ダミーメモリセル行の選択に用いられる複数の第２信号線とをさらに備え、
前記複数の第１のスペアメモリセルに関する行選択は、前記複数の第１信号線によって実行され、
前記複数の第２のスペアメモリセルに関する行選択は、前記複数の第２信号線によって実行される、請求項１に記載の薄膜磁性体記憶装置。
【請求項４】
前記複数のダミーメモリセルは、前記列を形成するように配置され、
前記薄膜磁性体記憶装置は、
前記複数のメモリセルの列にそれぞれ対応して設けられる複数のビット線と、
前記複数のダミーメモリセルの列に対応して設けられるダミービット線とをさらに備え、
前記複数のメモリセルの列の各々において、対応するメモリセルおよび対応する第１のスペアメモリセルは、前記複数のビット線のうちの対応する１本と接続され、
前記複数のダミーメモリセルの列において、前記複数のダミーメモリセルおよび前記第２のスペアメモリセルは、前記ダミービット線と接続される、請求項１に記載の薄膜磁性体記憶装置。
【請求項５】
行および列にわたって行列状に配置され、各々が磁気的に書込まれたデータに応じた電気抵抗を有する複数のメモリセルと、
各々が各前記メモリセルと同様の電気抵抗特性を有し、所定レベルのデータを予め書込まれた複数のダミーメモリセルとを備え、
各前記複数のダミーメモリセルは、前記行および列の一方を前記複数のメモリセルとの間で共有して、前記行および列の他方を形成するように配置され、
前記１個ずつのメモリセルおよびダミーメモリセルの少なくとも一方に対して、所定の電気抵抗を電気的に結合するための抵抗調整部と、
前記複数のメモリセルのうちの選択された１個および前記抵抗調整部の合成抵抗と、前記複数のダミーメモリセルのうちの１個および前記抵抗調整部の合成抵抗との差に基づいてデータ読出を行なうデータ読出回路と、
前記複数のメモリセルおよび前記複数のダミーメモリセル中の不良メモリセルを、前記行および列の前記他方を単位として置換するための冗長ユニットとを備え、
前記冗長ユニットは、前記行および列の前記一方を前記複数のメモリセルおよび前記複数のダミーメモリセルと共有するように、前記行および列の前記他方に沿って配置された複数のスペアメモリセルを含み、
各前記スペアメモリセルは、各前記メモリセルと同様の電気抵抗特性を有する、薄膜磁性体記憶装置。
【請求項６】
各前記メモリセルは、前記データに応じて、第１および第２の電気抵抗の一方を有し、
各前記ダミーメモリセルは、前記第１の電気抵抗を有し、
前記抵抗調整部と各前記ダミーメモリセルとの合成抵抗は、前記抵抗調整部と各前記メモリセルとの前記データに応じた２通りの合成抵抗の中間値である、請求項５に記載の薄膜磁性体記憶装置。
【請求項７】
前記第１の電気抵抗は、前記第２の電気抵抗よりも小さい、請求項６に記載の薄膜磁性体記憶装置。
【請求項８】
前記複数のダミーメモリセルおよび前記複数のスペアメモリセルは、前記行をそれぞれ形成するように配置され、
前記薄膜磁性体記憶装置は、
前記不良メモリセルを示す不良アドレスとアクセス対象を示すためのアドレス入力との比較に応じて、前記複数のメモリセル、前記複数のダミーメモリセルおよび前記複数のスペアメモリセルへのアクセスを制御するための冗長制御回路をさらに備え、
前記冗長制御回路は、前記不良メモリセルが前記複数のダミーメモリセル中に存在する場合には、データ読出時において前記不良アドレスと前記アドレス入力とが一致したときに、前記複数のダミーメモリセルの行に代えて前記複数のスペアメモリセルの行へのアクセスを指示する、請求項５に記載の薄膜磁性体記憶装置。
【請求項９】
前記複数のダミーメモリセルおよび前記複数のスペアメモリセルは、前記列をそれぞれ形成するように配置され、
前記薄膜磁性体記憶装置は、
データ読出時に、前記データ読出回路と電気的に結合される第１および第２のデータ線と、
前記複数のメモリセルの列にそれぞれ対応して設けられ、前記選択されたメモリセルと前記第１のデータ線とを接続するための複数の第１の選択ゲートと、
前記複数のダミーメモリセルの列に対応して設けられ、前記複数のダミーメモリセルのうちの１個と前記第２のデータ線とを接続するための複数の第２の選択ゲートと、
前記複数のスペアメモリセルのうちの１個を前記第１のデータと接続するために設けられた第１のスペア選択ゲートと、
前記複数のスペアメモリセルのうちの１個を前記第１のデータと接続するために設けられた第２のスペア選択ゲートとをさらに備え、
前記第１および第２のスペア選択ゲートは、データ読出時にいて、前記不良メモリセルを示す不良アドレスとアクセス対象を示すためのアドレス入力とが一致した場合に、前記不良メモリセルが前記複数のメモリセルおよび前記複数のダミーメモリセルのいずれの中に存在するかに応じて相補的にオン・オフする、請求項５に記載の薄膜磁性体記憶装置。
【請求項１０】
ｍビット（ｍ：２以上の整数）のデータを並列に入出力可能な薄膜磁性体記憶装置であって、
各々が、行および列にわたって行列状に配置された複数のメモリセルと、前記列を前記複数のメモリセルと共有してダミーメモリセル行を形成するように配置された複数のダミーメモリセルとを含む複数のブロックを備え、
各前記メモリセルは、磁気的に書込まれたデータに応じた電気抵抗を有し、
各前記複数のダミーメモリセルは、所定の電気抵抗を有し、
各前記グループは、
前記複数のメモリセルおよび前記複数のダミーメモリセルによって構成された（ｍ＋１）個のメモリセル列と、
前記（ｍ＋１）個のメモリセル列にそれぞれ対応して設けられ、相補の第１および第２のデータ線から構成される（ｍ＋１）個のデータ線対とをさらに含み、
各前記第１および第２のデータ線は、対応するブロックからのデータ読出時において、対応するメモリセル列に属するメモリセルの１個およびダミーメモリセルのうちの１個の一方ずつとそれぞれ接続され、
前記薄膜磁性体記憶装置は，　外部との間で前記データを授受するためのｍ個のデータ端子と、
選択されたブロック中のメモリセルおよびダミーメモリセルに不良が存在する場合に、前記選択されたブロックにおいて、前記不良を接続されたデータ線対を除くｍ個のデータ線対を用いて、前記ｍ個のデータ端子で授受された前記データを読出および書込するためのシフトリダンダンシ回路とをさらに備える、薄膜磁性体記憶装置。
【請求項１１】
前記シフトリダンダンシ回路は、
選択されたブロックの（ｍ＋１）個のデータ線対にそれぞれ対応するように設けられる（ｍ＋１）個のデータノードと、
前記（ｍ＋１）個のデータノードにそれぞれ対応して設けられ、各々が、対応するデータノードと対応するデータ線対に接続されたメモリセルとの間でデータ読出およびデータ書込を実行するためのデータ読出書込回路と、
前記ｍ個のデータ端子とそれぞれ対応するように設けられ、前記（ｍ＋１）個のデータノードの隣接する２個ずつの間にそれぞれ配置されたｍ個のシフトスイッチと、
前記不良を含むブロックを示す不良アドレスと前記複数のブロックを選択するためのアドレス入力とを比較するための冗長制御回路とを含み、
前記ｍ個のシフトスイッチの接続は、前記冗長制御回路での比較に基づいて、選択されたブロックにおいて、不良を有するメモリセルまたはダミーメモリセルと接続されたデータ線対を除くｍ個のデータ線対と前記ｍ個のデータ端子とをそれぞれ順に接続するように制御される、請求項１０に記載の薄膜磁性体記憶装置。
【請求項１２】
各々が磁気的に書込まれたデータに応じた電気抵抗を有する複数のメモリセルと、
各々が所定の電気抵抗を有する複数のダミーメモリセルと、
所定のデータ読出電流の供給を受けて、通常のデータ読出時に前記複数のメモリセルのうちの１個および前記複数のダミーメモリセルのうちの１個の一方ずつとそれぞれ接続される第１および第２のデータ線と、
前記第１および第２のデータ線の電圧差に基づいてデータ読出を行なうデータ読出回路とを備え、
前記テスト時に、前記第１および第２のデータ線の一方のデータ線は、前記複数のダミーメモリセルのうちの１個と接続され、
テスト時に、前記第１および第２のデータ線の他方のデータ線に対して、前記複数のメモリセルのうちの１個に代えて接続されるダミー基準電位発生部をさらに備え、
前記ダミー基準電位発生部は、前記所定の電気抵抗が接続された状態での前記一方のデータ線の電位とは異なる電位を前記他方のデータ線へ印加する、薄膜磁性体記憶装置。
【請求項１３】
各前記メモリセルは、前記データに応じて、第１および第２の電気抵抗の一方を有し、
前記ダミー基準電位発生部は、
抵抗素子と、
前記テスト時にオンして前記抵抗素子に前記データ読出電流を通過させるためのスイッチ素子とを含み、
前記スイッチ素子のオン時における、前記抵抗素子およびスイッチ素子の電気抵抗は、前記第１および第２の電気抵抗のいずれかに相当する、請求項１２に記載の薄膜磁性体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には冗長構成を備えた薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“Ａ　１０ｎｓ　Ｒｅａｄ　ａｎｄ　Ｗｒｉｔｅ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｓｉｎｇ　ａ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　ａｎｄ　ＦＥＴ　Ｓｗｉｔｃｈ　ｉｎ　ｅａｃｈ　Ｃｅｌｌ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．２，　Ｆｅｂ．　２０００．、“Ｎｏｎｖｏｌａｔｉｌｅ　ＲＡＭ　ｂａｓｅｄ　ｏｎ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　Ｅｌｅｍｅｎｔｓ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．３，　Ｆｅｂ．　２０００．、および“Ａ　２５６ｋｂ　３．０Ｖ　１Ｔ１ＭＴＪ　Ｎｏｎｖｏｌａｔｉｌｅ　Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　ＲＡＭ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．６，　Ｆｅｂ．２０００．等の技術文献に開示されている。
【０００４】
図１７は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図１７を参照して、ＭＴＪメモリセルは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するセンス電流Ｉｓの経路を形成するためのアクセス素子ＡＴＲとを備える。アクセス素子ＡＴＲは、代表的には電界効果型トランジスタで形成されるので、以下においては、アクセス素子ＡＴＲをアクセストランジスタＡＴＲとも称する。アクセストランジスタＡＴＲは、トンネル磁気抵抗素子ＴＭＲと固定電圧（接地電圧Ｖｓｓ）との間に結合される。
【０００６】
ＭＴＪメモリセルに対して、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を実行するためのリードワード線ＲＷＬと、データ読出およびデータ書込において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図１８は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図１８を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００８】
データ読出時においては、リードワード線ＲＷＬの活性化に応じてアクセストランジスタＡＴＲがターンオンする。これにより、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓの電流経路に、センス電流Ｉｓを流すことができる。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、固定磁化層ＦＬの磁化方向と、自由磁化層ＶＬの磁化方向とが同一（平行）である場合には、両者の磁化方向が反対（反平行）方向である場合に比べてトンネル磁気抵抗素子ＴＭＲは小さくなる。
【００１０】
したがって、自由磁化層ＶＬを記憶データに応じた方向に磁化すれば、センス電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、記憶データレベルに応じて異なる。したがって、たとえばビット線ＢＬを一定電圧にプリチャージした後に、トンネル磁気抵抗素子ＴＭＲにセンス電流Ｉｓを流せば、ビット線ＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１１】
図１９は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１２】
図１９を参照して、データ書込時においては、リードワード線ＲＷＬが非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流が、ライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁化層ＶＬの磁化方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流によって決定される。
【００１３】
図２０は、ＭＴＪメモリセルに対するデータ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁気方向との関係を説明する概念図である。
【００１４】
図２０を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ　Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：ＨａｒｄＡｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトワード線ＷＷＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１５】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行（同一）あるいは反平行（反対）方向に磁化される。以下、本明細書においては、自由磁化層ＶＬの２種類の磁化方向にそれぞれ対応するトンネル磁気抵抗素子ＴＭＲの電気抵抗をＲ１およびＲ０（ただし、Ｒ１＞Ｒ０）でそれぞれ示すこととする。ＭＴＪメモリセルは、このような自由磁化層ＶＬの２種類の磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１６】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１７】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値が下げることができる。
【００１８】
図２０の例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはライトワード線ＷＷＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００１９】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００２０】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬの２通りの磁化方向と、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２１】
【発明が解決しようとする課題】
このように、ＭＲＡＭデバイスにおいては、記憶データレベルの違いに対応したトンネル磁気抵抗素子ＴＭＲでの接合抵抗差である電気抵抗差ΔＲ＝（Ｒｍａｘ−Ｒｍｉｎ）を利用してデータ読出が実行される。すなわち、選択メモリセルの通過電流、すなわちセンス電流Ｉｓの検知に基づいてデータ読出が実行される。
【００２２】
一般的には、データ記憶を実行するための正規のＭＴＪメモリセルとは別に、当該選択メモリセルの比較対象となるダミーメモリセルが設けられる。これらのダミーメモリセルは、ＭＴＪメモリセルの記憶データレベルに応じた２種類の電気抵抗ＲｍａｘおよびＲｍｉｎの中間レベルの電気抵抗を有するように作製する必要がある。このような電気抵抗を実現するためには、ダミーメモリセルについて特別の設計および作製を行なう必要がある。ダミーメモリセルの電気抵抗が設計値通りに仕上がらなかった場合には、データ読出マージンを損なってしまう。
【００２３】
また、一般的にメモリデバイスにおいては、製造歩留りを向上させるために、アドレス信号に応じてアドレス選択される複数の正規メモリセルを備えた上で、欠陥が生じた正規メモリセルを救済するための冗長構成が備えられている。このような冗長構成においては、余分に設けられたスペアメモリセルによって、区分ごとに欠陥メモリセルが置換救済される。
【００２４】
ＭＲＡＭデバイスにおける冗長構成においては、十分なデータ読出マージンを確保するためには、正規のＭＴＪメモリセルのみならず上述したダミーメモリセルについても、置換救済可能な構成としておく必要がある。すなわち、ダミーメモリセルの置換をも考慮に入れて、スペアメモリセルの配置を効率的にする必要がある。
【００２５】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、データ記憶を実行する正規のＭＴＪメモリセルおよび、データ読出時に正規のＭＴＪメモリセルの比較対象として設けられるダミーメモリセルの両方を効率的に置換救済可能な冗長構成を備えた薄膜磁性体記憶装置を提供することである。
【００２６】
【課題を解決するための手段】
請求項１記載の薄膜磁性体記憶装置は、行および列にわたって行列状に配置され、各々が磁気的に書込まれたデータに応じた電気抵抗を有する複数のメモリセルと、各々が所定の電気抵抗を有し、複数のメモリセルとの間で行および列の一方を共有して、行および列の他方を形成するように配置された複数のダミーメモリセルと、複数のメモリセルのうちの選択された１個と、複数のダミーメモリセルのうちの１個との電気抵抗差に基づいてデータ読出を行なうデータ読出回路と、複数のメモリセルおよび複数のダミーメモリセル中の不良メモリセルを、行および列の一方を単位として置換するための冗長ユニットとを備え、冗長ユニットは、行および列の一方に沿って配置される、複数の第１のスペアメモリセル、および少なくとも１個の第２のスペアメモリセルとを含み、複数の第１のスペアメモリセルは、複数のメモリセル中の不良メモリセルを置換するために、複数のメモリセルとの間で行および列の他方を共有するように配置され、第２のスペアメモリセルは、複数のダミーメモリセル中の不良メモリセルを置換するために、複数のダミーメモリセルとの間で行および列の他方を共有するように配置される。
【００２７】
請求項２に記載の薄膜磁性体記憶装置は、請求項１に記載の薄膜磁性体記憶装置であって、複数のダミーメモリセルは、行を形成するように配置され、複数のダミーメモリメモリセルは、列選択結果に基づいて、データ読出回路と選択的に接続される、。
【００２８】
請求項３に記載の薄膜磁性体記憶装置は、請求項１に記載の薄膜磁性体記憶装置であって、複数のダミーメモリセルは、少なくとも１つの行を形成するように配置され、薄膜磁性体記憶装置は、複数のメモリセルの行にそれぞれ対応して設けられ、行の選択に用いられる複数の第１信号線と、ダミーメモリセルの少なくとも１つの行にそれぞれ対応して設けられ、ダミーメモリセル行の選択に用いられる複数の第２信号線とをさらに備え、複数の第１のスペアメモリセルに関する行選択は、複数の第１信号線によって実行され、複数の第２のスペアメモリセルに関する行選択は、複数の第２信号線によって実行される。
【００２９】
請求項４に記載の薄膜磁性体記憶装置は、請求項１に記載の薄膜磁性体記憶装置であって、複数のダミーメモリセルは、列を形成するように配置され、薄膜磁性体記憶装置は、複数のメモリセルの列にそれぞれ対応して設けられる複数のビット線と、複数のダミーメモリセルの列に対応して設けられるダミービット線とをさらに備え、複数のメモリセルの列の各々において、対応するメモリセルおよび対応する第１のスペアメモリセルは、複数のビット線のうちの対応する１本と接続され、複数のダミーメモリセルの列において、複数のダミーメモリセルおよび第２のスペアメモリセルは、ダミービット線と接続される。
【００３０】
請求項５に記載の薄膜磁性体記憶装置は、行および列にわたって行列状に配置され、各々が磁気的に書込まれたデータに応じた電気抵抗を有する複数のメモリセルと、各々が各メモリセルと同様の電気抵抗特性を有し、所定レベルのデータを予め書込まれた複数のダミーメモリセルとを備え、各複数のダミーメモリセルは、行および列の一方を複数のメモリセルとの間で共有して、行および列の他方を形成するように配置され、１個ずつのメモリセルおよびダミーメモリセルの少なくとも一方に対して、所定の電気抵抗を電気的に結合するための抵抗調整部と、複数のメモリセルのうちの選択された１個および抵抗調整部の合成抵抗と、複数のダミーメモリセルのうちの１個および抵抗調整部の合成抵抗との差に基づいてデータ読出を行なうデータ読出回路と、複数のメモリセルおよび複数のダミーメモリセル中の不良メモリセルを、行および列の他方を単位として置換するための冗長ユニットとを備え、冗長ユニットは、行および列の一方を複数のメモリセルおよび複数のダミーメモリセルと共有するように、行および列の他方に沿って配置された複数のスペアメモリセルを含み、各スペアメモリセルは、各メモリセルと同様の電気抵抗特性を有する。
【００３１】
請求項６に記載の薄膜磁性体記憶装置は、請求項５に記載の薄膜磁性体記憶装置であって、各メモリセルは、データに応じて、第１および第２の電気抵抗の一方を有し、ダミーメモリセルは、第１の電気抵抗を有し、抵抗調整部と各ダミーメモリセルとの合成抵抗は、抵抗調整部と各メモリセルとのデータに応じた２通りの合成抵抗の中間値である。
【００３２】
請求項７に記載の薄膜磁性体記憶装置は、請求項６に記載の薄膜磁性体記憶装置であって、記第１の電気抵抗は、第２の電気抵抗よりも小さい。
【００３３】
請求項８に記載の薄膜磁性体記憶装置は、請求項５に記載の薄膜磁性体記憶装置であって、複数のダミーメモリセルおよび複数のスペアメモリセルは、行をそれぞれ形成するように配置され、薄膜磁性体記憶装置は、不良メモリセルを示す不良アドレスとアクセス対象を示すためのアドレス入力との比較に応じて、複数のメモリセル、複数のダミーメモリセルおよび複数のスペアメモリセルへのアクセスを制御するための冗長制御回路をさらに備え、冗長制御回路は、不良メモリセルが複数のダミーメモリセル中に存在する場合には、データ読出時において不良アドレスとアドレス入力とが一致したときに、複数のダミーメモリセルの行に代えて複数のスペアメモリセルの行へのアクセスを指示する。
【００３４】
請求項９に記載の薄膜磁性体記憶装置は、請求項５に記載の薄膜磁性体記憶装置であって、複数のダミーメモリセルおよび複数のスペアメモリセルは、列をそれぞれ形成するように配置され、薄膜磁性体記憶装置は、データ読出時に、データ読出回路と電気的に結合される第１および第２のデータ線と、複数のメモリセルの列にそれぞれ対応して設けられ、選択されたメモリセルと第１のデータ線とを接続するための複数の第１の選択ゲートと、複数のダミーメモリセルの列に対応して設けられ、複数のダミーメモリセルのうちの１個と第２のデータ線とを接続するための複数の第２の選択ゲートと、複数のスペアメモリセルのうちの１個を第１のデータと接続するために設けられた第１のスペア選択ゲートと、複数のスペアメモリセルのうちの１個を第１のデータと接続するために設けられた第２のスペア選択ゲートとをさらに備え、第１および第２のスペア選択ゲートは、データ読出時にいて、不良メモリセルを示す不良アドレスとアクセス対象を示すためのアドレス入力とが一致した場合に、不良メモリセルが複数のメモリセルおよび複数のダミーメモリセルのいずれの中に存在するかに応じて相補的にオン・オフする。
【００３５】
請求項１０に記載の薄膜磁性体記憶装置は、ｍビット（ｍ：２以上の整数）のデータを並列に入出力可能な薄膜磁性体記憶装置であって、各々が、行および列にわたって行列状に配置された複数のメモリセルと、列を複数のメモリセルと共有してダミーメモリセル行を形成するように配置された複数のダミーメモリセルとを含む複数のブロックを備え、各メモリセルは、磁気的に書込まれたデータに応じた電気抵抗を有し、各複数のダミーメモリセルは、所定の電気抵抗を有し、各グループは、複数のメモリセルおよび複数のダミーメモリセルによって構成された（ｍ＋１）個のメモリセル列と、（ｍ＋１）個のメモリセル列にそれぞれ対応して設けられ、相補の第１および第２のデータ線から構成される（ｍ＋１）個のデータ線対とをさらに含み、各第１および第２のデータ線は、対応するブロックからのデータ読出時において、対応するメモリセル列に属するメモリセルの１個およびダミーメモリセルのうちの１個の一方ずつとそれぞれ接続され、薄膜磁性体記憶装置は、外部との間でデータを授受するためのｍ個のデータ端子と、選択されたブロック中のメモリセルおよびダミーメモリセルに不良が存在する場合に、選択されたブロックにおいて、不良を接続されたデータ線対を除くｍ個のデータ線対を用いて、ｍ個のデータ端子で授受されたデータを読出および書込するためのシフトリダンダンシ回路とをさらに備える。
【００３６】
請求項１１に記載の薄膜磁性体記憶装置は、請求項１０に記載の薄膜磁性体記憶装置であって、シフトリダンダンシ回路は、選択されたブロックの（ｍ＋１）個のデータ線対にそれぞれ対応するように設けられる（ｍ＋１）個のデータノードと、（ｍ＋１）個のデータノードにそれぞれ対応して設けられ、各々が、対応するデータノードと対応するデータ線対に接続されたメモリセルとの間でデータ読出およびデータ書込を実行するためのデータ読出書込回路と、ｍ個のデータ端子とそれぞれ対応するように設けられ、（ｍ＋１）個のデータノードの隣接する２個ずつの間にそれぞれ配置されたｍ個のシフトスイッチと、不良を含むブロックを示す不良アドレスと複数のブロックを選択するためのアドレス入力とを比較するための冗長制御回路とを含み、ｍ個のシフトスイッチの接続は、冗長制御回路での比較に基づいて、選択されたブロックにおいて、不良を有するメモリセルまたはダミーメモリセルと接続されたデータ線対を除くｍ個のデータ線対とｍ個のデータ端子とをそれぞれ順に接続するように制御される。
【００３７】
請求項１２に記載の薄膜磁性体記憶装置は、各々が磁気的に書込まれたデータに応じた電気抵抗を有する複数のメモリセルと、各々が所定の電気抵抗を有する複数のダミーメモリセルと、所定のデータ読出電流の供給を受けて、通常のデータ読出時に複数のメモリセルのうちの１個および複数のダミーメモリセルのうちの１個の一方ずつとそれぞれ接続される第１および第２のデータ線と、第１および第２のデータ線の電圧差に基づいてデータ読出を行なうデータ読出回路とを備え、テスト時に、第１および第２のデータ線の一方のデータ線は、複数のダミーメモリセルのうちの１個と接続され、テスト時に、第１および第２のデータ線の他方のデータ線に対して、複数のメモリセルのうちの１個に代えて接続されるダミー基準電位発生部をさらに備え、ダミー基準電位発生部は、所定の電気抵抗が接続された状態での一方のデータ線の電位とは異なる電位を他方のデータ線へ印加する。
【００３８】
請求項１３に記載の薄膜磁性体記憶装置は、請求項１２に記載の薄膜磁性体記憶装置であって、各メモリセルは、データに応じて、第１および第２の電気抵抗の一方を有し、ダミー基準電位発生部は、抵抗素子と、テスト時にオンして抵抗素子にデータ読出電流を通過させるためのスイッチ素子とを含み、スイッチ素子のオン時における、抵抗素子およびスイッチ素子の電気抵抗は、第１および第２の電気抵抗のいずれかに相当する。
【００３９】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。
【００４０】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４１】
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４２】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応じてランダムアクセスを実行し、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。ＭＲＡＭデバイス１におけるデータ読出動作およびデータ書込動作は、たとえば、外部からのクロック信号ＣＬＫに同期したタイミングで実行される。あるいは、外部からクロック信号ＣＬＫを受けることなく、内部で動作タイミングを定めてもよい。
【００４３】
ＭＲＡＭデバイス１は、アドレス信号ＡＤＤの入力を受けるアドレス端子２と、制御信号ＣＭＤおよびクロック信号ＣＬＫの入力を受ける制御信号端子３と、プログラム動作時に活性化されるプログラム信号ＰＲＧの入力を受ける信号端子４ａと、制御信号ＣＭＤおよびクロック信号ＣＬＫに応答してＭＲＡＭデバイス１の全体動作を制御するためのコントロール回路５と、行列状に配置された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。
【００４４】
メモリアレイ１０の構成については、後ほど詳細に説明するが、メモリアレイ１０は、アドレス信号ＡＤＤによってアドレス選択可能な、行列状に配置された複数の正規のＭＴＪメモリセル（以下、単に、「正規メモリセル」とも称する）と、アクセス対象としてアドレス選択された正規メモリセル（以下「選択メモリセル」とも称する）とのデータ読出時における比較対象として設けられた複数のダミーメモリセルと、不良が生じた正規メモリセルまたはダミーメモリセル（以下、共通に「不良メモリセル」とも称する）を所定の冗長救済区分を単位として置換救済するための冗長回路（図示せず）がさらに配置される。一般的に、冗長救済区分は、行単位、列単位、あるいはデータＩ／Ｏ線単位に設定される。これらの場合において、各冗長回路は、冗長ロウ、冗長コラムあるいはスペアＩ／Ｏ線に対応する冗長ブロックとにそれぞれ相当する。
【００４５】
ダミーメモリセルは、行および列の一方を正規メモリセル列と共有するように配置される。以下においては、正規メモリセルのみで構成された行、および正規メモリセルおよびダミーメモリセルによって共有された行の両方を、総括的に「メモリセル行」と称することとする。同様に、正規メモリセルのみで構成された列、および正規メモリセルおよびダミーメモリセルによって共有された列のいずれについても総括的に、「メモリセル行」と称することとする。
【００４６】
メモリセル行にそれぞれ対応して複数のライトワード線およびリードワード線ＲＷＬが配置される。また、メモリセル列にそれぞれ対応して、ビット線対を構成する相補のビット線ＢＬおよび／ＢＬが配置される。
【００４７】
ＭＲＡＭデバイス１は、さらに、行デコーダ２０と、列デコーダ２５と、ワード線ドライバ３０と、読出／書込制御回路５０，６０とを備える。
【００４８】
行デコーダ２０は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じて、メモリアレイ１０における行選択を実行する。列デコーダ２５は、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する。ワード線ドライバ３０は、行デコーダ２０の行選択結果に基づいて、リードワード線ＲＷＬもしくはライトワード線ＷＷＬを選択的に活性化する。ロウアドレスＲＡおよびコラムアドレスＣＡによって、データ読出もしくはデータ書込対象に選択されたメモリセル（以下、「選択メモリセル」とも称する）が示される。
【００４９】
ライトワード線ＷＷＬは、ワード線ドライバ３０が配置されるのとメモリアレイ１０を挟んで反対側の領域４０において、接地電圧Ｖｓｓと結合される。読出／書込制御回路５０，６０は、データ読出およびデータ書込時において、選択メモリセルに対応するメモリセル列（以下、「選択列」とも称する）のビット線ＢＬおよび／ＢＬに対してデータ書込電流およびセンス電流（データ読出電流）を流すために、メモリアレイ１０に隣接する領域に配置される回路群を総称したものである。
【００５０】
ＭＲＡＭデバイス１は、さらに、プログラム回路１００と、冗長制御回路１０５とを備える。プログラム回路１００は、不良メモリセルを特定するための不良アドレスをプログラム情報として不揮発的に保持する。当該不良アドレスは、たとえば、不良メモリセルが存在するメモリセル行（以下、「不良ロウ」とも称する）を示すロウアドレス、または不良メモリセルが存在するメモリセル列（以下、「不良コラム」とも称する）を示すコラムアドレスに相当する。
【００５１】
これらの不良アドレスは、アドレス信号ＡＤＤに基づくアクセスが要求されるデータ書込時およびデータ読出時において、コントロール回路５からの指示に基づいて読出され、冗長制御回路１０５へ伝達される。冗長制御回路１０５は、プログラム回路１００から伝達された不良アドレスと、アドレス端子に入力されたアドレス信号ＡＤＤとの一致比較を行なう。なお、プログラム回路１００および冗長制御回路１０５の機能を行デコーダ２０または列デコーダ２５に内包する構成とすることもできる。
【００５２】
以下、実施の形態１においては、冗長コラムによってメモリセル列を置換単位とした冗長救済が行なわれる構成について説明する。
【００５３】
図２は、メモリアレイにおける正規メモリセル、ダミーメモリセルおよびスペアメモリセルの配置を詳細に説明する回路図である。
【００５４】
図２を参照して、メモリアレイ１０は、行列状に配置された複数のメモリセルＭＣと、複数のダミーメモリセルＤＭＣと、冗長コラム１１Ｃとを含む。各正規メモリセルＭＣの構成は、図１７で説明したのと同様であり、その電気抵抗は、磁気的に書込まれたデータに応じて、ＲｍａｘおよびＲｍｉｎのいずれかに設定されている。
【００５５】
複数のダミーメモリセルＤＭＣは、正規メモリセルＭＣとメモリセル列を共有して、２個のダミーメモリセル行を形成するように行方向に沿って配置される。各ダミーメモリセルＤＭＣは、ダミー抵抗素子ＴＭＲｄおよびダミーアクセストランジスタＡＴＲｄとを有する。選択時、すなわちダミーアクセストランジスタＡＴＲｄのターンオン時における各ダミーメモリセルＤＭＣは、所定の電気抵抗を有する。具体的には、選択時におけるダミーメモリセルの電気抵抗は、正規メモリセルの２種類の電気抵抗ＲｍａｘおよびＲｍｉｎの中間レベル、好ましくは、Ｒｍｉｎ＋ΔＲ／２に設定される。
【００５６】
たとえば、ダミー抵抗素子ＴＭＲｄを、正規メモリセルＭＣ内のトンネル磁気抵抗素子ＴＭＲと同様の設計とし、かつ電気抵抗Ｒｍｉｎに対応する記憶データを予め書込んだ上で、ダミーアクセストランジスタＡＴＲｄのトランジスタサイズをアクセストランジスタＡＴＲと異ならせたり、ダミー抵抗素子ＴＭＲｄの電気抵抗を特定値に設計することによって、このような特性のダミーメモリセルＤＭＣが実現される。ダミーメモリセルＤＭＣに対しては、その電気抵抗を所定値に維持される必要があるので、通常動作時のデータ書込は実行されない。
【００５７】
冗長コラム１１Ｃは、列方向に沿って配置されたスペアメモリセルＳＭＣおよびスペアダミーメモリセルＳＤＭＣを有する。スペアメモリセルＳＭＣは、各々が正規メモリセルＭＣと同様の構成および特性を有し、正規メモリセルＭＣとメモリセル行を共有するように配置される。スペアダミーメモリセルＳＤＭＣは、各々がダミーメモリセルＤＭＣと同様の構成および特性を有し、ダミーメモリセルＤＭＣとダミーメモリセル行を共有するように配置される。
【００５８】
メモリアレイ１０においては、正規メモリセルＭＣおよびスペアメモリセルＳＭＣにおいて共有される複数のメモリセル行にそれぞれ対応してリードワード線ＲＷＬおよびライトワード線ＷＷＬが配置され、ダミーメモリセルＤＭＣおよびスペアダミーメモリセルＳＤＭＣによって共有される２個のダミーメモリセル行にそれぞれ対応して、ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１が設けられる。したがって、同一のメモリセル行に属する正規メモリセルＭＣおよびスペアメモリセルＳＭＣは、共通のリードワード線ＲＷＬ（データ読出時）およびライトワード線ＷＷＬ（データ書込時）によって選択され、同一のダミーメモリセル行に属するダミーメモリセルＤＭＣおよびスペアダミーメモリセルＳＤＭＣは、データ読出時に、共通のダミーリードワード線ＤＲＷＬ０またはＤＲＷＬ１によって選択される。
【００５９】
さらに、正規メモリセルＭＣおよびダミーメモリセルＤＭＣによって共有されるｍ個（ｍ：自然数）のメモリセル列にそれぞれ対応して、相補のビット線ＢＬおよび／ＢＬが配置され、冗長コラム１１Ｃに対応して、相補のスペアビット線ＳＢＬおよび／ＳＢＬが設けられる。
【００６０】
以下においては、ライトワード線、リードワード線およびビット線のそれぞれを総括的に表現する場合には、符号ＷＷＬ、ＲＷＬおよびＢＬ（／ＢＬ）をそれぞれ用いて表記することとし、特定のライトワード線、リードワード線およびビット線を示す場合には、これら符号に添え字を付して、ＷＷＬ１、ＲＷＬ１およびＢＬ１（／ＢＬ１）のように表記するものとする。また、信号および信号線の高電圧状態（電源電圧Ｖｃｃ１，Ｖｃｃ２）および低電圧状態（接地電圧Ｖｓｓ）のそれぞれを、単に「Ｈレベル」および「Ｌレベル」とも称する。
【００６１】
正規メモリセルＭＣは、１行ごとにビット線ＢＬおよび／ＢＬのいずれか一方と接続される。たとえば、第１番目のメモリセル列に属する正規メモリセルについて説明すれば、第１行目の正規メモリセルは、ビット線ＢＬと結合され、第２行目の正規メモリセルはビット線／ＢＬ１と結合され、以下同様に、正規メモリセルおよびスペアメモリセルの各々は、奇数行において一方のビット線ＢＬ１〜ＢＬｍと接続され、偶数行において、他方のビット線／ＢＬ１〜／ＢＬｍと接続される。
【００６２】
ダミーメモリセルＤＭＣは、ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１のいずれか一方と対応するように、２行×ｍ列に配置される。ダミーリードワード線ＤＲＷＬ０によって選択されるダミーメモリセルは、ビット線ＢＬ１〜ＢＬｍとそれぞれ結合される。一方、ダミーリードワード線ＤＲＷＬ１によって選択される残りのダミーメモリセルは、ビット線／ＢＬ１〜／ＢＬｍとそれぞれ結合される。
【００６３】
正規メモリセルＭＣと同様に、スペアメモリセルＳＭＣは、奇数行においてスペアビット線ＳＢＬと接続され、偶数行において、スペアビット線／ＳＢＬと接続される。同様に、ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１によってそれぞれ選択されるスペアダミーメモリセルＳＤＭＣは、スペアビット線ＳＢＬおよび／ＳＢＬとそれぞれ接続される。
【００６４】
図２においては、第１番目および第ｍ番目のメモリセル列および第１番目および第２番目のメモリセル行に対応するリードワード線ＲＷＬ１，ＲＷＬ２、ライトワード線ＷＷＬ１，ＷＷＬ２、ビット線ＢＬ１，／ＢＬ１，ＢＬｍ，／ＢＬｍが代表的に示されるが、その他のメモリセルおよびメモリセル列においても、同様の構成が設けられている。
【００６５】
データ読出時において、ワード線ドライバ３０は、行選択結果に応じて、各リードワード線ＲＷＬおよびダミーリードワード線ＤＲＷＬ０，ＤＲＷＬ１を選択的にＨレベル（電源電圧Ｖｃｃ１）に活性化する。具体的には、奇数行が選択されて、選択行の正規メモリセルおよびスペアメモリセルがビット線ＢＬ１〜ＢＬｍおよびスペアビット線ＳＢＬと接続される場合には、ダミーリードワード線ＤＲＷＬ１がさらに活性化されて、ダミーメモリセルＤＭＣ群およびスペアダミーメモリセルＳＤＭＣが、ビット線／ＢＬ１〜／ＢＬｍおよびスペアビット線／ＳＢＬ１〜／ＳＢＬｋと接続される。反対に、偶数行が選択される場合には、選択行のリードワード線に加えて、ダミーリードワード線ＤＲＷＬ０が活性化される。
【００６６】
ワード線ドライバ３０は、データ書込時において、選択行のライトワード線ＷＷＬの一端を、電源電圧Ｖｃｃ２と結合する。これにより、選択行のライトワード線ＷＷＬ上に、ワード線ドライバ３０から領域４０へ向かう方向に、行方向のデータ書込電流Ｉｐを流すことができる。一方、非選択行のライトワード線は、ワード線ドライバ３０によって、接地電圧Ｖｓｓと結合される。
【００６７】
メモリセル列にそれぞれ対応して、列選択を実行するためのコラム選択線ＣＳＬ１〜ＣＳＬｍが設けられる。さらに、冗長コラム１１Ｃに対応して、スペアコラム選択線ＳＣＳＬが配置される。列デコーダ２５は、コラムアドレスＣＡのデコード結果、すなわち列選択結果に応じて、データ書込およびデータ読出時の各々において、コラム選択線ＣＳＬ１〜ＣＳＬｍおよびスペアコラム選択線ＳＣＳＬの１本を選択的に活性化（Ｈレベルへ）する。なお、列選択の詳細については、後程詳細に説明する。
【００６８】
さらに、メモリアレイ１０の周辺部において、相補のデータバスＤＢおよび／ＤＢが配置される。また、図１に示した読出／書込制御回路５０は、データ書込回路５１Ｗと、データ読出回路５１Ｒと、メモリセル列にそれぞれ対応して設けられるコラム選択ゲートＣＳＧ１〜ＣＳＧｍと、冗長コラム１１Ｃに対応して設けられるスペアコラム選択ゲートＳＣＳＧとを含む。以下においては、コラム選択線ＣＳＬ１〜ＣＳＬｍおよびコラム選択ゲートＣＳＧ１〜ＣＳＧｍをそれぞれ総称して、単に、コラム選択線ＣＳＬおよびコラム選択ゲートＣＳＧとも称する。
【００６９】
各コラム選択ゲートＣＳＧは、データバスＤＢと対応するビット線ＢＬとの間に電気的に結合されるトランジスタスイッチと、データバス／ＤＢと対応するビット線／ＢＬとの間に電気的に結合されるトランジスタスイッチとを有する。これらのトランジスタスイッチは、対応するコラム選択線ＣＳＬの電圧に応じてオン・オフする。すなわち、対応するコラム選択線ＣＳＬが選択状態（Ｈレベル）に活性化された場合には、各コラム選択ゲートＣＳＧは、データバスＤＢおよび／ＤＢを、対応するビット線ＢＬおよび／ＢＬのそれぞれと電気的に結合する。
【００７０】
スペアコラム選択ゲートＳＣＳＧも、コラム選択ゲートＣＳＧと同様の構成を有し、スペアコラム選択線ＳＣＳＬが選択状態（Ｈレベル）に活性化された場合に、スペアビット線ＳＢＬおよび／ＳＢＬを、データバスＤＢおよび／ＤＢのそれぞれと電気的に結合する。
【００７１】
次に、ＭＲＡＭデバイス１における列選択動作を説明する。列選択動作には不良コラムを置換救済するための冗長制御が含まれる。
【００７２】
図３は、図１に示された冗長制御回路１０５の構成を示すブロック図である。図３では、一例として、不良アドレスＦＡＤは、正規メモリセルＭＣおよびダミーメモリセルＤＭＣの少なくとも一方に不良メモリセルが存在する不良コラムを示す（ｉ＋１）ビット（ｉ：自然数）で構成されるものとする。なお、不良アドレスＦＡＤについて、そのうちの１ビットを特定するときは不良アドレスビットＦＡＤ＜０＞のように表記することとする。また、複数ビットをまとめて示すときには、不良アドレスビットＦＡＤ＜０：ｉ＞のように表記することとする。この場合、ＦＡＤ＜０：ｉ＞は、ＦＡＤ＜０＞〜ＦＡＤ＜ｉ＞を総括的に示している。本明細書において、同様の表記は、コラムアドレスＣＡ，ロウアドレスＲＡ等の複数ビットから構成される他の信号にも適用される。
【００７３】
図３を参照して、アドレス端子２には、不良アドレスビットＦＡＤ＜０：ｉ＞と対応するコラムアドレスＣＡが入力される。コラムアドレスＣＡは、コラムアドレスビットＣＡ＜０＞〜ＣＡ＜ｉ＞を含む。
【００７４】
冗長制御回路１０５は、コラムアドレスビットＣＡ＜０＞〜ＣＡ＜ｉ＞にそれぞれ対応して設けられた一致比較ゲート１０７−０〜１０７−ｉと、論理ゲート１０８および１０９とを含む。プログラム回路１００は、冗長制御回路１０５に対して、不良アドレスビットＦＡＤ＜０：ｉ＞から構成される不良アドレスＦＡＤおよび冗長コラム活性化信号ＡＣＴを与える。冗長コラム活性化信号ＡＣＴは、不良メモリセルを置換救済するために冗長コラムの使用が指示される場合に、プログラム回路１００に不揮発的に記憶された情報に基づいて、Ｈレベルに設定される。一方、正規メモリセルおよびダミーメモリセル中に不良メモリセルが存在しない場合には、冗長コラム活性化信号ＡＣＴはＬレベルに維持される。
【００７５】
一致比較ゲート１０７−０〜１０７−ｉは、コラムアドレスＣＡ＜０：ｉ＞と不良アドレスＦＡＤ＜０：ｉ＞の間で一致比較を実行する。たとえば、一致比較ゲート１０７−０は、コラムアドレスビットＣＡ＜０＞および不良アドレスビットＦＡＤ＜０＞を比較して、両者が一致する場合にＨレベルの信号を出力し、両者が不一致の場合にはＬレベルの信号を出力する。論理ゲート１０８は、一致比較ゲート１０７−０〜１０７−ｉのそれぞれの出力間のＡＮＤ演算結果を出力する。論理ゲート１０９は、論理ゲート１０８の出力とプログラム回路１００からの冗長コラム活性化信号ＡＣＴとのＡＮＤ論理演算結果を、スペアイネーブル信号ＳＥとして出力する。
【００７６】
したがって、論理ゲート１０８の出力は、コラムアドレスビットＣＡ＜０：ｉ＞と不良アドレスビットＦＡＤ＜０：ｉ＞とが完全に一致した場合、すなわちコラムアドレスＣＡと不良アドレスＦＡＤとが完全に一致したにＨレベルに設定される。また、論理ゲート１０９から出力するスペアイネーブル信号ＳＥは、当該冗長コラムの使用が指示されて、かつ不良アドレスＦＡＤおよびコラムアドレスＣＡが一致した場合にＨレベルに設定される。
【００７７】
図示しないが、スペアイネーブル信号ＳＥの反転信号はノーマルイネーブル信号として列デコーダ２５へ伝達される。列デコーダ２５は、ノーマルイネーブル信号がＨレベルへ設定された場合には、コラムアドレスＣＡに基づいてコラム選択線ＣＳＬ１〜ＣＳＬｍの１本をＨレベルへ活性化し、スペアコラム選択線ＳＣＳＬはＬレベルに非活性化する。これに対して、ノーマルイネーブル信号がＬレベルへ設定された場合には、列デコーダ２５は、スペアイネーブル信号ＳＥに応答してスペアコラム選択線ＳＣＳＬをＨレベルへ活性化するとともに、各コラム選択線ＣＳＬ１〜ＣＳＬｍをＬレベルへ非活性化する。
【００７８】
再び図２を参照して、メモリセル列にそれぞれ対応して、対応するビット線ＢＬおよび／ＢＬの他端側同士の間を短絡するためのトランジスタスイッチ６２と、トランジスタスイッチ６２のオン・オフを制御する制御ゲート６６とが配置される。図２においては、ビット線ＢＬ１，／ＢＬ１およびＢＬｍ，／ＢＬｍにそれぞれ対応するトランジスタスイッチ６２−１および６２−ｍと、対応する制御ゲート６６−１および６６−ｍとが代表的に示される。各トランジスタスイッチ６２のゲートには、対応する制御ゲート６６の出力が入力される。各制御ゲート６６は、対応するメモリセル列のコラム選択線ＣＳＬの電圧レベルと、データ書込動作時にＨレベルに活性化される制御信号ＷＥとのＡＮＤ論理演算結果を出力する。
【００７９】
同様の構成が、冗長コラム１１Ｃに対応して設けられる。すなわち、スペアビット線ＳＢＬおよび／ＳＢＬの他端側の間には、トランジスタスイッチ６２−ｓが設けられ、トランジスタスイッチ６２−ｓのゲートには、制御ゲート６６−ｓの出力が与えられる。制御ゲート６６−ｓは、スペアコラム選択線ＳＣＳＬおよび制御信号ＷＥの電圧レベルのＡＮＤ論理演算結果を出力する。
【００８０】
したがって、データ書込動作時には、コラムアドレスＣＡに対応する選択列もしくは冗長コラム１１Ｃにおいて、ビット線ＢＬおよび／ＢＬまたは、スペアビット線ＳＢＬおよび／ＳＢＬの一端同士は、トランジスタスイッチ６２によって電気的に結合される。
【００８１】
また、各ビット線ＢＬ，／ＢＬおよび各スペアビット線ＳＢＬ，／ＳＢＬは、図示しないプリチャージスイッチによって、ＭＲＡＭデバイス１のアクティブ期間において、少なくともデータ読出実行前の所定期間において、接地電圧Ｖｓｓにプリチャージされる。一方、ＭＲＡＭデバイス１のアクティブ期間のうちのデータ読出動作時およびデータ書込動作時においては、当該プリチャージスイッチはオフされて、各ビット線ＢＬ，／ＢＬおよび各スペアビット線ＳＢＬ，／ＳＢＬは、接地電圧Ｖｓｓ（プリチャージ電圧）から切離される。
【００８２】
図４は、ＭＲＡＭデバイスにおける置換救済を説明するためのデータ読出動作およびデータ書込動作時の動作波形図である。
【００８３】
まず、データ書込時の動作について説明する。ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するライトワード線ＷＷＬを活性化して、電源電圧Ｖｃｃ２と接続する。これにより、選択行のライトワード線ＷＷＬには、ワード線ドライバ３０から領域４０に向かう方向にデータ書込電流Ｉｐが流される。一方、非選択行においては、ライトワード線ＷＷＬは非活性状態（Ｌレベル：接地電圧Ｖｓｓ）に維持されるので、データ書込電流は流れない。
【００８４】
コラムアドレスＣＡが不良アドレスＦＡＤと一致しない場合には、選択列のコラム選択線ＣＳＬが選択状態（Ｈレベル）に活性化されて、選択列のビット線ＢＬおよび／ＢＬの一端ずつは、データバスＤＢおよび／ＤＢとそれぞれ結合される。さらに、対応するトランジスタスイッチ６２がターンオンして、選択列のビット線ＢＬおよび／ＢＬの他端（コラム選択ゲートＣＳＧの反対側）同士を短絡する。
【００８５】
一方、コラムアドレスＣＡが不良アドレスＦＡＤと一致した場合には、スペアコラム選択線ＳＣＳＬが選択状態（Ｈレベル）に活性化されて、選択列のビット線ＢＬおよび／ＢＬに代えて、対応するスペアビット線ＳＢＬおよび／ＳＢＬの一端ずつが、データバスＤＢおよび／ＤＢとそれぞれ結合される。さらに、トランジスタスイッチ６２−ｓがターンオンして、対応するスペアビット線ＳＢＬおよび／ＳＢＬの他端（スペアコラム選択ゲートＳＣＳＧの反対側）同士を短絡する。
【００８６】
データ書込回路５１Ｗは、データバスＤＢおよび／ＤＢを、電源電圧Ｖｃｃ２（Ｈレベル）および接地電圧Ｖｓｓ（Ｌレベル）のいずれか一方ずつに設定する。たとえば、書込データＤＩＮのデータレベルがＬレベルである場合には、データバスＤＢにＬレベルデータを書込むためのデータ書込電流−Ｉｗが流される。データ書込電流−Ｉｗは、コラム選択ゲートＣＳＧまたはスペアコラム選択ゲートＳＣＳＧを介して、選択列のビット線ＢＬまたは対応するスペアビット線ＳＢＬに供給される。
【００８７】
選択列のビット線ＢＬまたは対応するスペアビット線ＳＢＬに流されるデータ書込電流−Ｉｗは、ターンオンしたトランジスタスイッチ６２によって折返される。これにより、他方のビット線／ＢＬまたはスペアビット線／ＳＢＬにおいては、反対方向のデータ書込電流＋Ｉｗが流される。ビット線／ＢＬまたはスペアビット線／ＳＢＬを流れるデータ書込電流＋Ｉｗは、コラム選択ゲートＣＳＧまたはスペアコラム選択ゲートＳＣＳＧを介してデータバス／ＤＢに伝達される。
【００８８】
書込データＤＩＮのデータレベルがＨレベルである場合には、データバスＤＢおよび／ＤＢの電圧設定を入換えることによって、反対方向のデータ書込電流を、選択列のビット線ＢＬ，／ＢＬまたは対応するスペアビット線ＳＢＬ，／ＳＢＬに流すことができる。
【００８９】
これにより、コラムアドレスＣＡが不良アドレスＦＡＤと一致しない場合には、対応するライトワード線ＷＷＬおよびビット線ＢＬ（／ＢＬ）の両方にデータ書込電流が流された正規メモリセル（選択メモリセル）がアクセス対象とされて、当該選択メモリセルへのデータ書込が実行される。一方、コラムアドレスＣＡが不良アドレスＦＡＤと一致した場合には、上記選択メモリセルと同一メモリセル行に属するスペアメモリセルＳＭＣがアクセス対象とされる。すなわち、対応するライトワード線ＷＷＬおよびスペアビット線ＳＢＬ（／ＳＢＬ）の両方にデータ書込電流を流すことによって、スペアメモリセルＳＭＣへのデータ書込が実行される。
【００９０】
データ書込時においては、リードワード線ＲＷＬおよびダミーリードワード線ＤＲＷＬ０，ＤＲＷＬ１は非選択状態（Ｌレベル）に維持される。
【００９１】
次に、データ読出動作について説明する。
データ読出時において、ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するリードワード線ＲＷＬをＨレベルに活性化する。非選択行においては、リードワード線ＲＷＬの電圧レベルは非活性状態（Ｌレベル）に維持される。さらに、既に説明したように、選択行が偶数行および奇数行のいずれであるかに応じて、ダミーリードワード線ＤＲＷＬ０，ＤＲＷＬ１の一方が、選択行のリードワード線ＲＷＬと同様のタイミングでＨレベルへ活性化される。
【００９２】
データ読出が開始され、選択行のリードワード線ＲＷＬがＨレベルに活性化されて、対応するアクセストランジスタＡＴＲがターンオンすると、選択行に対応する正規メモリセルＭＣおよびスペアメモリセルＳＭＣは、アクセストランジスタＡＴＲを介して、ビット線ＢＬ，／ＢＬおよびスペアビット線ＳＢＬ，／ＳＢＬと、接地電圧Ｖｓｓとの間に電気的に結合される。
【００９３】
データ読出回路５１Ｒは、データバスＤＢおよび／ＤＢの各々を、電源電圧Ｖｃｃ１でプルアップして、一定のセンス電流Ｉｓを供給する。
【００９４】
さらに、データ書込時と同様に、コラムアドレスＣＡに応じて、選択列のコラム選択線ＣＳＬまたは、対応するスペアコラム選択線ＳＣＳＬが選択的に活性化（Ｈレベル）される。
【００９５】
コラムアドレスＣＡが不良アドレスＦＡＤと一致しない場合には、選択列のコラム選択線ＣＳＬの活性化に応答して、選択メモリセル（正規メモリセル）および選択メモリセルと同一メモリセル列に属するダミーメモリセルＤＭＣのうちの１個がアクセス対象として、選択列のビット線ＢＬおよび／ＢＬの一方ずつを介して、データバスＤＢおよび／ＤＢの一方ずつと接続される。データ読出回路５１Ｒからのセンス電流Ｉｓによって、選択列のビット線ＢＬおよび／ＢＬの一方およびデータバスＤＢ，／ＤＢの一方には、トンネル磁気抵抗素子ＴＭＲの電気抵抗（Ｒｍａｘ，Ｒｍｉｎ）、すなわち選択メモリセル記憶データのレベルに応じた電圧変化が生じる。同様に、選択列のビット線ＢＬ，／ＢＬの他方およびデータバスＤＢ，／ＤＢの他方には、選択メモリセルと同一のメモリセル列に属するダミーメモリセルＤＭＣの中間的な電気抵抗に応じた電圧変化が生じる。
【００９６】
たとえば、選択メモリセルの記憶データが、電気抵抗Ｒｍａｘに対応するレベルである場合には、選択メモリセルと結合されたビット線ＢＬおよび／ＢＬの一方には、ダミーメモリセルＤＭＣと結合されたビット線ＢＬおよび／ＢＬの他方に生じる電圧変化ΔＶｍよりも大きい電圧変化ΔＶ１（ΔＶ１＞ΔＶｍ）が生じる。同様に、データバスＤＢ，／ＤＢにおいても、電圧変化ΔＶｂ１およびΔＶｂｍが生じる（ΔＶｂｍ＞ΔＶｂ１）。このようにして生じたデータバスＤＢおよび／ＤＢの間の電圧差をデータ読出回路５１Ｒによって検知増幅して、選択メモリセルの記憶データを読出データＤＯＵＴとして出力することができる。
【００９７】
一方、コラムアドレスＣＡが不良アドレスＦＡＤと一致した場合には、選択列のコラム選択線ＣＳＬに代えてスペアコラム選択線ＳＣＳＬが活性化される。この結果、選択メモリセル（正規メモリセル）に代えて、選択メモリセルと同一メモリセル行に属するスペアメモリセルＳＭＣがアクセス対象として、スペアビット線ＳＢＬおよび／ＳＢＬの一方を介して、データバスＤＢおよび／ＤＢの一方と接続される。
【００９８】
同様に、選択列のダミーメモリセルＤＭＣに代えて、当該ダミーメモリセルと同一ダミーメモリセル行に属するスペアダミーメモリセルＳＤＭＣがアクセス対象とされる。当該スペアダミーメモリセルＳＤＭＣは、当該ダミーメモリセルと共通のダミーリードワード線ＤＲＷＬ０もしくはＤＲＷＬ１の活性化に応答してスペアビット線ＳＢＬおよび／ＳＢＬの他方と接続されて、センス電流Ｉｓを受ける。
【００９９】
このように、スペアメモリセルＳＭＣおよびスペアダミーメモリセルＳＤＭＣは、正規メモリセルＭＣおよびダミーメモリセルＤＭＣとの間で、メモリセル行およびダミーメモリセル行をそれぞれ共有しているので、共通のリードワード線ＲＷＬ，ライトワード線ＷＷＬ、およびダミーリードワード線ＤＲＷＬ０，ＤＲＷＬ１を用いて、スペアメモリセルＳＭＣおよびスペアダミーメモリセルＳＤＭＣの行選択をも実行できる。すなわち、冗長コラム１１Ｃ中において、スペアメモリセルＳＭＣおよびスペアダミーメモリセルＳＤＭＣを選択するための専用の構成は不要となっている。
【０１００】
データ読出回路５１Ｒからセンス電流Ｉｓを同様に供給することによって、スペアビット線ＳＢＬおよび／ＳＢＬの一方およびデータバスＤＢ，／ＤＢの一方には、選択メモリセルに対応するスペアメモリセルの記憶データ（電気抵抗Ｒｍａｘ，Ｒｍｉｎ）に応じた電圧変化が生じる。また、スペアビット線ＳＢＬ，／ＳＢＬの当該他方およびデータバスＤＢ，／ＤＢの他方には、ダミーメモリセルＤＭＣがアクセス対象であるときと同様の電圧変化（ΔＶｍ，ΔＶｂｍ）が生じる。
【０１０１】
このように、コラムアドレスＣＡによって不良コラムが選択された場合でも、冗長コラム１１Ｃに配置された、スペアメモリセルＳＭＣおよびスペアダミーメモリセルＳＤＭＣをアクセス対象として、データ書込およびデータ読出を正常に実行できる。すなわち、冗長コラム１１Ｃによって、不良メモリセルをメモリセル列単位で置換救済することができる。
【０１０２】
なお、図４において、ビット線ＢＬ，／ＢＬおよびスペアビット線ＳＢＬ，／ＳＢＬのプリチャージ電圧を接地電圧Ｖｓｓとしているので、非選択列において、選択行のリードワード線ＲＷＬが活性化に応答してターンオンしたアクセストランジスタを介して、ビット線ＢＬ，／ＢＬおよびスペアビット線ＳＢＬ，／ＳＢＬから放電電流が生じることがない。この結果、プリチャージ動作時のビット線およびサブビット線の充放電による消費電力を削減できる。
【０１０３】
また、データ書込回路５１Ｗの動作電源電圧であるＶｃｃ２は、データ読出回路５１Ｒの動作電源電圧であるＶｃｃ１よりも高く設定される。データ書込時において、選択メモリセルのトンネル磁気抵抗素子ＴＭＲを磁化するために必要なデータ書込電流Ｉｐ、±Ｉｗは、データ読出に必要なセンス電流Ｉｓよりも大きいからである。たとえば、電源電圧Ｖｃｃ２には、ＭＲＡＭデバイス１外部から供給される外部電源電圧をそのまま適用し、さらに、この外部電源電圧を図示しない電圧降下回路によって降下させて、電源電圧Ｖｃｃ１を発生する構成とすれば、上記のこれらの電源電圧Ｖｃｃ１およびＶｃｃ２を効率的に供給することができる。
【０１０４】
以上説明したように、実施の形態１に従う構成においては、ダミーメモリセルＤＭＣの配置方向（行方向）と、スペアメモリセルＳＭＣおよびスペアダミーメモリセルＳＤＭＣの配置方向（列方向）とが異なっているので、スペアメモリセルＳＭＣおよびスペアダミーメモリセルＳＤＭＣの両方を含む冗長コラム１１Ｃによって、正規メモリセルＭＣのみならずダミーメモリセルＤＭＣについても、メモリセル列単位で不良を置換救済できる。
【０１０５】
言換えれば、ダミーメモリセル行が形成されるメモリアレイ配置において、メモリセル行単位で置換救済する構成とすれば、上述したスペアメモリセルＳＭＣおよびスペアダミーメモリセルＳＤＭＣのそれぞれについて独立の冗長ロウおよび、当該冗長ロウをそれぞれ選択するための独立の信号配線を設ける必要が生じる。特に、図２に示したように折返し型ビット線構成を採用した場合には、ダミーメモリセル行を置換するための２個の冗長ロウが必要となってしまうが、冗長コラム１１Ｃによって、正規メモリセルＭＣおよびダミーメモリセルＤＭＣの両方を置換救済可能な構成とすることにより、スペアメモリセルＳＭＣおよびスペアダミーメモリセルＳＤＭＣの配置面積を削減して、メモリアレイの小面積化を図ることができる。
【０１０６】
［実施の形態１の変形例１］
図５は、実施の形態１の変形例１に従うメモリアレイの構成を示す回路図である。
【０１０７】
図５を参照して、実施の形態１の変形例１に従う構成においては、図２に示した実施の形態１に従うメモリアレイ構成と比較して、ダミーメモリセルＤＭＣが、各メモリセル列ごとに１個ずつ配置される点が異なる。各メモリセル列において、正規メモリセルＭＣは、ビット線ＢＬ１，ＢＬ２，…ＢＬｍに接続され、ダミーメモリセルＤＭＣが、もう一方のビット線／ＢＬ１，／ＢＬ２，…／ＢＬｍと固定的に接続される。
【０１０８】
さらに、ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１の配置が省略され、ダミーメモリセルＤＭＣの選択もコラム選択線ＣＳＬ１〜ＣＳＬｍによって実行される。すなわち、各ダミーメモリセルＤＭＣにおいて、ダミーアクセストランジスタＡＴＲｄのゲートは、対応するコラム選択線ＣＳＬと接続される。
【０１０９】
冗長コラム１１Ｃにおいても、正規メモリセルＭＣを置換するためのスペアメモリセルＳＭＣはスペアビット線ＳＢＬと接続され、ダミーメモリセルＤＭＣを置換するためのスペアダミーメモリセルＳＤＭＣはスペアビット線／ＳＢＬと接続される。スペアダミーメモリセルＳＤＭＣは、スペアコラム選択線ＳＣＳＬによって選択される。
【０１１０】
実施の形態１の変形例１に従う構成においては、さらに、データ書込を実行するための、反転ライトデータバス／ＷＤＢが備えられるとともに、トランジスタスイッチ６２−１〜６２−ｍ，６２−ｓに代えて、トランジスタスイッチ６３−１〜６３−ｍ，６３−ｓがそれぞれ設けられる。ビット線ＢＬ１〜ＢＬｍの各々は、トランジスタスイッチ６３−１〜６３−ｍをそれぞれ介して、反転ライトデータバス／ＷＤＢと接続される。スペアビット線ＳＢＬは、トランジスタスイッチ６３−ｓを介して反転ライトデータバス／ＷＤＢと接続される。
【０１１１】
トランジスタスイッチ６３−１〜６３−ｍ，６３−ｓのオン・オフは、トランジスタスイッチ６２−１〜６２−ｍと同様に、制御ゲート６６−１〜６６−ｍ，６６−ｓによってそれぞれ制御される。以下においては、トランジスタスイッチ６３−１〜６３−ｍを総称して、単にトランジスタスイッチ６３とも称する。その他の部分の構成および動作は、実施の形態１と同様であるので、詳細な説明は繰り返さない。
【０１１２】
データ書込において、選択列が不良メモリセルを含むか否かに応じて、選択列のコラム選択線ＣＳＬおよびスペアコラム選択線ＳＣＳＬの一方が選択的に活性化される。
【０１１３】
これに応じて、選択列が不良メモリセルを含まない場合には、選択列において、対応するコラム選択ゲートＣＳＧおよびトランジスタスイッチ６３がターンオンする。この結果、選択列のビット線ＢＬは、データバスＤＢおよび反転ライトデータバス／ＷＤＢの間に電気的に結合される。これに対して、選択列が不良メモリセルを含む場合には、活性化されたスペアイネーブル信号ＳＥに応答して、スペアコラム選択線ＳＣＳＬが活性化されて、トランジスタスイッチ６３−ｓおよびスペアコラム選択ゲートＳＣＳＧがターンオンして、スペアビット線ＳＢＬは、データバスＤＢおよび反転ライトデータバス／ＷＤＢの間に接続される。
【０１１４】
この状態で、データ書込回路５１Ｗは、図４で説明したのと同様に、書込データＤＩＮに応じて、データバスＤＢおよび反転ライトデータバス／ＷＤＢを、電源電圧Ｖｃｃ２（Ｈレベル）および接地電圧Ｖｓｓ（Ｌレベル）の一方ずつに設定する。
【０１１５】
データ読出時においては、トランジスタスイッチ６３−１〜６３−ｍ，６３−ｓの各々がターンオフされる。さらに、選択列が不良メモリセルを含むか否かに応じて、選択列のコラム選択線ＣＳＬおよびスペアコラム選択線ＳＣＳＬの一方が選択的に活性化される。
【０１１６】
この結果、選択列が不良メモリセルを含まない場合には、選択列のビット線ＢＬおよび／ＢＬを介して、選択メモリセルおよび対応するダミーメモリセルが、データバスＤＢおよび／ＤＢとそれぞれ接続される。これに対して、選択列が不良メモリセルを含む場合には、スペアビット線ＳＢＬおよび／ＳＢＬを介して、選択メモリセルと同一メモリセル行のスペアメモリセルＳＭＣおよびスペアダミーメモリセルＳＤＭＣが、データバスＤＢおよび／ＤＢとそれぞれ接続される。
【０１１７】
この状態で、データ読出回路５１Ｒは、図４で説明したのと同様に、データバスＤＢおよび／ＤＢへセンス電流Ｉｓを供給するとともに、データバスＤＢおよび／ＤＢ間の電圧差に応じて読出データＤＯＵＴを生成する。
【０１１８】
したがって、実施の形態１の変形例１に従う構成においても、正規メモリセルＭＣに対応するメモリセル列と同様の構成を有する冗長コラム１１Ｃを用いて、正規メモリセルＭＣおよびダミーメモリセルＤＭＣの両方について置換救済を実行できる。
【０１１９】
特に、実施の形態１の変形例１に従う構成においては、ダミーメモリセルＤＭＣおよびスペアダミーメモリセルＳＤＭＣを列選択結果に基づいて選択しているので、非選択メモリセル列および非使用時の冗長コラム１１Ｃにおいて、ダミーメモリセルＤＭＣおよびスペアダミーメモリセルＳＤＭＣへの無用な通過電流の発生を防止して、消費電力の低減および高速動作化を図ることができる。また、同一のメモリセル列に配置された各正規メモリセルＭＣ（またはスペアメモリセルＳＭＣ）と比較して相対的にアクセス頻度の高いダミーメモリセルＤＭＣ（またはスペアダミーメモリセルＳＤＭＣ）について、不要なアクセスを回避して動作信頼性の向上を図ることもできる。
【０１２０】
［実施の形態１の変形例２］
図６は、実施の形態１の変形例２に従うメモリアレイ構成を示す回路図である。
【０１２１】
図６を参照して、実施の形態１の変形例２に従う構成においては、図２に示した実施の形態１に従うメモリアレイ構成と比較して、ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１に代えて、ダミーセル選択ゲートＤＣＧ１，／ＤＣＧ１〜ＤＣＧｍ，／ＤＣＧｍおよびスペアダミーセル選択ゲートＤＣＧｓ，／ＤＣＧｓが配置される点で異なる。
【０１２２】
ダミーセル選択ゲートＤＣＧ１〜ＤＣＧｍは、ビット線／ＢＬ１〜／ＢＬｍに接続されるダミーメモリセルＤＭＣにそれぞれ対応して設けられ、スペアダミーセル選択ゲートＤＣＧｓは、スペアビット線／ＳＢＬに接続されるスペアダミーメモリセルＳＤＭＣに対応して設けられる。同様に、ダミーセル選択ゲート／ＤＣＧ１〜／ＤＣＧｍは、ビット線ＢＬ１〜ＢＬｍに接続されるダミーメモリセルＤＭＣにそれぞれ対応して設けられ、スペアダミーセル選択ゲート／ＤＣＧｓは、スペアビット線ＳＢＬに接続されるスペアダミーメモリセルＳＤＭＣに対応して設けられる。
【０１２３】
以下においては、ダミーセル選択ゲートＤＣＧ１〜ＤＣＧｍを総称して単にダミーセル選択ゲートＤＣＧとも称し、ダミーセル選択ゲート／ＤＣＧ１〜／ＤＣＧｍを総称して単にダミーセル選択ゲート／ＤＣＧとも称する。
【０１２４】
ダミーセル選択ゲートＤＣＧの各々は、奇数行の選択時にＨレベルに設定される制御信号ＲＡ０と，対応するコラム選択線ＣＳＬとのＡＮＤ論理演算結果を、対応するダミーメモリセルＤＭＣ中のダミーアクセストランジスタＡＴＲｄのゲートに出力する。一方、ダミーセル選択ゲート／ＤＣＧは、偶数行の選択時にＨレベルに設定される制御信号／ＲＡ０（ＲＡ０の反転信号）と，対応するコラム選択線ＣＳＬとのＡＮＤ論理演算結果を、対応するダミーメモリセルＤＭＣ中のダミーアクセストランジスタＡＴＲｄのゲートに出力する。その他の部分の構成および動作は、実施の形態１と同様であるので、詳細な説明は繰り返さない。
【０１２５】
このような構成とすることにより、データ読出時には、ダミーメモリセルＤＭＣおよびスペアダミーメモリセルＳＤＭＣを列選択結果に基づいて選択した上で、選択メモリセル（または対応するスペアメモリセル）およびダミーメモリセルＤＭＣ（またはスペアダミーメモリセルＳＤＭＣ）に対して、冗長制御を反映したアクセスを実行することができる。
【０１２６】
したがって、実施の形態１の変形例２に従う構成と同様に、非選択メモリセル列および非使用時の冗長コラム１１Ｃにおける、ダミーメモリセルＤＭＣおよびスペアダミーメモリセルＳＤＭＣへの無用な通過電流の発生を防止して、消費電力低減、高速動作化、ならびにダミーメモリセルＤＭＣおよびスペアダミーメモリセルＳＤＭＣ）の動作信頼性向上を図ることもできる。
【０１２７】
［実施の形態１の変形例３］
図７は、実施の形態１の変形例３に従うメモリアレイ構成を示す回路図である。
【０１２８】
図７を参照して、実施の形態１の変形例３に従う構成においては、メモリアレイ１０は、２つのメモリブロックＭＢａおよびＭＢｂに分割される。メモリブロックＭＢａおよびＭＢｂの各々は、ｍ個の正規メモリセル列と、冗長コラム１１Ｃとを有する。
【０１２９】
メモリブロックＭＢａにおいて、ｍ個の正規メモリセル列にそれぞれ対応してビット線ＢＬ１〜ＢＬｍがそれぞれ配置され、冗長コラム１１Ｃに対応してスペアビット線ＳＢＬが配置される。ダミーメモリセルＤＭＣは、メモリセル列ごとに配置され、ビット線ＢＬ１〜ＢＬｍとそれぞれ接続される。
【０１３０】
冗長コラム１１Ｃは、列方向に沿って配置された、正規メモリセルＭＣを置換救済するためのスペアメモリセルＳＭＣおよびダミーメモリセルＤＭＣを置換救済するためのスペアダミーメモリセルＳＤＭＣを有する。スペアメモリセルＳＭＣは、正規メモリセルＭＣとメモリセル行を共有するように配置され、スペアダミーメモリセルＳＤＭＣは、ダミーメモリセルＤＭＣと同一のダミーメモリセル行を形成するように配置される。冗長コラム１１Ｃにおいて、スペアメモリセルＳＭＣおよびスペアダミーメモリセルＳＤＭＣは、スペアビット線ＳＢＬと接続される。
【０１３１】
ビット線ＢＬ１〜ＢＬｍおよびスペアビット線ＳＢＬは、コラム選択ゲートＣＳＧａ１〜ＣＳＧａｍおよびスペアコラム選択ゲートＳＣＳＧａをそれぞれ介して、データバスＤＢと接続される。
【０１３２】
正規メモリセルＭＣとスペアメモリセルＳＭＣとで共有されるメモリセル行にそれぞれ対応して、リードワード線ＲＷＬａ１，ＲＷＬａ２，…およびライトワード線ＷＷＬａ１，ＷＷＬａ２，…が配置される。一方、複数のダミーメモリセルＤＭＣおよびスペアダミーメモリセルＳＤＭＣを選択する構成として、メモリセル列にそれぞれ対応するダミー選択ゲートＤＳＧａ１〜ＤＳＧａｍおよび、冗長コラム１１Ｃに対応するスペアダミー選択ゲートＤＳＧｓａが設けられる。
【０１３３】
メモリブロックＭＢｂもメモリブロックＭＢａと同様の構成を有する。すなわち、メモリブロックＭＢｂにおいては、ｍ個の正規メモリセル列にそれぞれ対応してビット線／ＢＬ１〜／ＢＬｍがそれぞれ配置され、冗長コラム１１Ｃに対応してスペアビット線／ＳＢＬが配置される。ダミーメモリセルＤＭＣは、メモリセル列ごとに配置され、ビット線／ＢＬ１〜／ＢＬｍとそれぞれ接続される。冗長コラム１１Ｃにおいて、スペアメモリセルＳＭＣおよびスペアダミーメモリセルＳＤＭＣは、スペアビット線／ＳＢＬと接続される。ビット線／ＢＬ１〜／ＢＬｍおよびスペアビット線／ＳＢＬは、コラム選択ゲートＣＳＧｂ１〜ＣＳＧｂｍおよびスペアコラム選択ゲートをそれぞれ介して、データバス／ＤＢと接続される。
【０１３４】
さらに、メモリブロックＭＢｂには、正規メモリセルＭＣとスペアメモリセルＳＭＣとで共有されるメモリセル行にそれぞれ対応して、リードワード線ＲＷＬｂ１，ＲＷＬｂ２，…およびライトワード線ＷＷＬｂ１，ＷＷＬｂ２，…が配置される。また、複数のダミーメモリセルＤＭＣおよびスペアダミーメモリセルＳＤＭＣを選択するために、メモリセル列にそれぞれ対応するダミー選択ゲートＤＳＧ１ｂ〜ＤＳＧｍｂおよび、冗長コラム１１Ｃに対応するスペアダミー選択ゲートＤＳＧｓｂが設けられる。
【０１３５】
コラム選択線ＣＳＬ１〜ＣＳＬｍおよびスペアコラム選択線ＳＣＳＬは、メモリブロックＭＢａおよびＭＢｂで共有されるように、列方向に沿って配置される。コラム選択ゲートＣＳＧａ１〜ＣＳＧａｍおよびＣＳＧｂ１〜ＣＳＧｂｍは、対応するコラム選択線ＣＳＬ１〜ＣＳＬｍに応答してオン・オフし、スペアコラム選択ゲートＳＣＳＧａ，ＳＣＳＧｂは、スペアコラム選択線ＳＣＳＬに応答してオン・オフする。
【０１３６】
メモリブロックＭＢａ中のダミー選択ゲートＤＳＧ１ａ〜ＤＳＧｍａは、メモリブロックＭＢｂの選択時にＨレベルに活性化されるアドレスビットＲＡｘと、対応するコラム選択線ＣＳＬ１〜ＣＳＬｍとのＡＮＤ論理演算結果を、対応するダミーメモリセルＤＭＣ中のダミーアクセストランジスタＡＴＲｄのゲートに入力する。同様に、メモリブロックＭＢａ中のスペアダミー選択ゲートＤＳＧｓａは、アドレスビットＲＡｘおよびスペアコラム選択線ＳＣＳＬのＡＮＤ論理演算結果を、対応するスペアダミーメモリセルＳＤＭＣ中のダミーアクセストランジスタＡＴＲｄのゲートに入力する。
【０１３７】
同様に、メモリブロックＭＢｂ中のダミー選択ゲートＤＳＧ１ｂ〜ＤＳＧｍｂは、メモリブロックＭＢａの選択時にＨレベルに活性化されるアドレスビット／ＲＡｘ（ＲＡｘの反転信号）と対応するコラム選択線ＣＳＬ１〜ＣＳＬｍとのＡＮＤ論理演算結果を、対応するダミーメモリセルＤＭＣ中のダミーアクセストランジスタＡＴＲｄのゲートに入力する。同様に、メモリブロックＭＢｂ中のスペアダミー選択ゲートＤＳＧｓｂは、アドレスビット／ＲＡｘおよびスペアコラム選択線ＳＣＳＬのＡＮＤ論理演算結果を、対応するスペアダミーメモリセルＳＤＭＣ中のダミーアクセストランジスタＡＴＲｄのゲートに入力する。
【０１３８】
なお、図７においては、ダミーメモリセルＤＭＣおよびスペアダミーメモリセルＳＤＭＣの配置を主に説明するために、データ読出に関連する回路のみを記載しているが、データ書込関連回路についても、各メモリブロックにおいて図５と同様の構成が設けられているものとする。
【０１３９】
次に、データ読出時における動作を説明する。ここでは、一例として、選択メモリセルがメモリブロックＭＢａに含まれる場合について説明する。
【０１４０】
データ読出時において、選択メモリセル列が不良メモリセル列を含まないときには、選択列のコラム選択線ＣＳＬの活性化に応答して、メモリブロックＭＢａでは、選択列のビット線ＢＬを介して選択メモリセルがデータバスＤＢと接続される。一方、メモリブロックＭＢｂにおいては、選択メモリセル列のビット線／ＢＬを介して、ダミーメモリセルＤＭＣがデータバス／ＤＢと接続される。
【０１４１】
これに対して、選択メモリセル列が不良メモリセル列を含んでいる場合には、当該選択列に対応するコラム選択線ＣＳＬに代えて、スペアコラム選択線ＳＣＳＬが活性化されるので、メモリブロックＭＢａでは、スペアビット線ＳＢＬを介してスペアメモリセルＳＭＣがデータバスＤＢと接続され、メモリブロックＭＢｂでは、スペアビット線／ＳＢＬを介して、スペアダミーメモリセルＳＤＭＣがデータバス／ＤＢと接続される。
【０１４２】
この状態で、データバスＤＢおよび／ＤＢにデータ読出回路５１Ｒからセンス電流を供給し、データバスＤＢおよび／ＤＢ間の電圧差を検知することによって、選択メモリセルからのデータ読出を実行することができる。
【０１４３】
なお、選択メモリセルがメモリブロックＭＢｂに含まれる場合には、データバスＤＢおよび／ＤＢへの接続関係が上記と入れ替わる。このようにして、メモリブロックに分割されたメモリアレイ構成においても、正規メモリセルＭＣおよびダミーメモリセルＤＭＣの両方を各メモリブロックに配置された冗長コラム１１Ｃによって置換救済して、実施の形態１およびその変形例１および２と同様の効果を享受することができる。
【０１４４】
［実施の形態２］
実施の形態２においては、ダミーメモリセルが正規メモリセルと同様の構成および特性を有するように設計された場合における、ダミーメモリセルの効率的な置換方式について説明する。
【０１４５】
図８は、実施の形態２に従うメモリアレイ構成および当該メモリアレイからのデータ読出構成を示す回路図である。
【０１４６】
図８を参照して、実施の形態２に従う構成においては、図２に示したメモリアレイ構成と同様に、正規メモリセルＭＣおよびダミーメモリセルＤＭＣ＃が折返し型ビット線構成に基づいて１行ごとに交互配置される。すなわち、図８に示した構成においては、図２に示された正規メモリセルＭＣおよびダミーメモリセルＤＭＣの配置において、ダミーメモリセルＤＭＣに代えてダミーメモリセルＤＭＣ＃がダミーメモリセル行を形成するように配置されている。ダミーメモリセルＤＭＣ＃は、正規メモリセルＭＣと同様の構成および形状を有するので、同一のメモリアレイ内に連続的に作製されたＭＴＪメモリセルの一部を用いて構成できる。すなわち、ダミーメモリセルを作製するために特別の設計や製造工程を必要としないため、構造の複雑化によるチップ面積の増大およびメモリアレイの加工マージンの低下等といった問題を招くことがない。ダミーメモリセルＤＭＣ＃は、所定の電気抵抗、たとえばＲｍｉｎを有するような方向に予め磁化される。
【０１４７】
実施の形態２に従う構成においては、正規メモリセルＭＣと同様の特性を有するダミーメモリセルを参照してデータ読出を行なうために、データバスＤＢおよび／ＤＢとデータ読出回路５１Ｒとの間に抵抗調整部２００がさらに設けられる。
【０１４８】
抵抗調整部２００は、接続切換回路２１０と、ダミー抵抗２２０とを有する。ダミー抵抗２２０は、センス入力ノード／Ｎｓｉに対して直列に接続される。ダミー抵抗２２０の電気抵抗は、実施の形態１およびその変形例におけるダミーメモリセルＤＭＣの電気抵抗と、Ｒｍｉｎとの差（好ましくはΔＲ／２）に相当する。たとえば、ダミー抵抗２２０を、ゲートに可変の制御電圧Ｖｒｄが与えられたＭＯＳトランジスタで構成することにより、それ電気抵抗を微調整可能となる。
【０１４９】
接続切換回路２１０は、センス入力ノードＮｓｉおよび／ＮｓｉとデータバスＤＢとの間に電気的にそれぞれ結合されるトランジスタスイッチ２１１および２１２と、センス入力ノードＮｓｉおよび／Ｎｓｉとデータバス／ＤＢとの間に電気的にそれぞれ結合されるトランジスタスイッチ２１３および２１４とを有する。トランジスタスイッチ２１１および２１４の各ゲートには、奇数行の選択時にＨレベルに設定されるアドレス信号ＲＡ０が入力され、トランジスタスイッチ２１２および２１３の各ゲートには、偶数行の選択時にＨレベルに設定されるアドレス信号／ＲＡ０が入力される。この結果、奇数行および偶数行選択時のいずれにおいても、センス入力ノードＮｓｉに対して選択メモリセルが直列に接続され、センス入力ノード／Ｎｓｉに対してダミーメモリセルＤＭＣが直列に接続される。
【０１５０】
したがって、データ読出時には、行選択結果にかかわらず、ダミーメモリセルＤＭＣと抵抗調整部２００との合成電気抵抗は、“Ｒｍｉｎ＋ΔＲ／２（ダミー抵抗２２０）”に設定される。一方、選択メモリセルと抵抗調整部２００との合成電気抵抗は、選択メモリセルの記憶データに応じて、ＲｍａｘおよびＲｍｉｎのいずれかであるので、データ読出回路５１Ｒによって、センス入力ノードＮｓｉ，／Ｎｓｉにセンス電流を供給するとともに、センス入力ノードＮｓｉ，／Ｎｓｉ間の電圧差を検知することによって、選択メモリセルおよびダミーメモリセル間の電気抵抗に応じたデータ読出を実行できる。
【０１５１】
次に、実施の形態２に従う構成における冗長救済方式について説明する。
さらに、実施の形態２に従う構成においては、図２における冗長コラム１１Ｃに代えて、正規メモリセル行およびダミーメモリセル行の置換救済に共用される冗長ロウ１１Ｒが配置される。冗長ロウ１１Ｒは、ビット線ＢＬ１〜ＢＬｍと接続されたスペアメモリセルＳＭＣで構成されたもの（奇数行置換用）と、ビット線／ＢＬ１〜／ＢＬｍと接続されたスペアメモリセルＳＭＣで構成されたもの（偶数行置換用）とを少なくとも１個ずつ設ける必要がある。
【０１５２】
各スペアメモリセルＳＭＣは、正規メモリセルＭＣと同様の構成および形状を有するので、同一のメモリアレイ内に連続的に作製されたＭＴＪメモリセルの一部を用いて構成できる。各冗長ロウ１１Ｒに対応して、スペアリードワード線ＳＲＷＬおよびスペアライトワード線ＳＷＷＬが配置される。図８には、奇数行置換用および偶数行置換用の１個ずつの冗長ロウ１１Ｒと、対応するスペアリードワード線ＳＲＷＬ０、ＳＲＷＬ１およびスペアライトワード線ＳＷＷＬ０，ＳＷＷＬ１とが示される。その他の部分の構成は、実施の形態１と同様であるので詳細な説明は繰り返さない。なお、図８においても、ダミーメモリセルＤＭＣ＃およびその置換救済方式を主に説明するために、データ読出に関連する回路のみを記載しているが、データ書込関連回路についても、図２と同様の構成が設けられているものとする。
【０１５３】
実施の形態２に従う構成では、冗長ロウ１１Ｒによって、正規メモリセルＭＣおよびダミーメモリセルＤＭＣ♯の両方を置換する必要があるので、冗長制御方式が実施の形態１とは異なってくる。
【０１５４】
図９は、実施の形態２に従う冗長制御回路の構成を示す回路図である。
図９を参照して、実施の形態２に従う構成においては、プログラム回路１００は、正規メモリセルＭＣの不良行を示す不良アドレスＦＡＤ（ｎ）と、ダミーメモリセルＤＭＣの不良行を示す不良アドレスＦＡＤ（ｄ）の両方を記憶可能である。ただし、１つの冗長ロウ１１Ｒによって、スペアメモリセルＳＭＣおよびダミーメモリセルＤＭＣ♯の両方を置換することはできないため、プログラム回路１００においては、不良アドレスＦＡＤ（ｎ）およびＦＡＤ（ｄ）のいずれか一方のみが記憶されているものとする。不良アドレスＦＡＤ（ｎ）が記憶されている場合、すなわち正規メモリセルＭＣを置換救済する必要がある場合には、冗長ロウ活性化信号ＡＣＴ（ｄ）がＨレベルへ活性化される。
【０１５５】
これに対して、不良アドレスＦＡＤ（ｄ）が記憶されている場合、すなわちダミーメモリセルＤＭＣの不良を置換救済する必要がある場合には、冗長ロウ活性化信号ＡＣＴ（ｄ）がＨレベルへ活性化される。なお、この場合には、各スペアメモリセルＳＭＣに対して、ダミーメモリセルＤＭＣ＃の所定の電気抵抗（Ｒｍｉｎ）に対応した記憶データの書込を予め実行する必要がある。
【０１５６】
不良アドレスＦＡＤ（ｎ）は、正規メモリセルＭＣの不良が存在する不良コラムを示す（ｊ＋１）ビット（ｉ：自然数）で構成されるものとする。一方、不良アドレスＦＡＤ（ｄ）は、２個のダミーメモリセル行のいずれに不良が存在するかを示す１ビットで構成される。
【０１５７】
実施の形態２に従う冗長制御回路１０５ａは、アドレス一致比較回路１２０と、ダミーアドレス一致比較回路１２２と、論理ゲート１２４と、インバータ１２８とを含む。アドレス一致比較回路１２０は、図３に示した冗長制御回路１０５と同様の構成を有し、ロウアドレスＲＡおよび不良アドレスＦＡＤ（ｎ）の間で（ｊ＋１）ビットのそれぞれにおいて一致比較を実行する。アドレス一致比較回路１２０は、冗長ロウ活性化信号ＡＣＴ（ｎ）が活性化（Ｈレベル）され、かつ、ロウアドレスＲＡおよび不良アドレスＦＡＤ（ｎ）が一致したときに、スペアロウイネーブル信号ＳＲＥをＨレベルに活性化する。
【０１５８】
ダミーアドレス一致比較回路１２２は、ロウアドレスＲＡ中の偶数行／奇数行のいずれが選択されたかを示すアドレスビットＲＡ＜０＞（たとえば、最下位ビット）と、不良アドレスＦＡＤ（ｄ）との一致比較を実行する。ダミーアドレス一致比較回路１２２は、冗長ロウ活性化信号ＡＣＴ（ｄ）が活性化（Ｈレベル）され、かつ、アドレスビットＲＡ＜０＞と不良アドレスＦＡＤ（ｄ）が一致したときに、スペアダミーロウイネーブル信号ＳＤＲＥをＨレベルに活性化する。
【０１５９】
論理ゲート１２４は、スペアロウイネーブル信号ＳＲＥおよびスペアダミーロウイネーブル信号ＳＤＲＥのＯＲ演算結果をスペアイネーブル信号ＳＥとして出力する。また、インバータ１２８は、スペアダミーロウイネーブル信号ＳＤＲＥを反転して、ノーマルダミーロウイネーブル信号ＮＤＲＥとして出力する。
【０１６０】
行デコーダ２０は、行アドレスプリデコーダ２１と、論理ゲート２２とを含む。行アドレスプリデコーダ２１は、ロウアドレスＲＡを受けて、そのプリデコード結果（複数ビット）を出力する。論理ゲート２２は、行アドレスプリデコーダ２１から出力されたプリデコード結果のそれぞれとスペアロウイネーブル信号ＳＲＥとの間のＮＯＲ演算結果をロウデコード信号ＲＤとして出力する。ロウデコード信号ＲＤは、ワード線ドライバ３０へ伝達されて、リードワード線ＲＷＬおよびライトワード線ＷＷＬの選択に用いられる。一方、偶数行および奇数行の選択結果を示す制御信号ＲＡ０も、ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１の選択を実行するために、ワード線ドライバ３０へ伝達される。
【０１６１】
ロウデコード信号ＲＤは、スペアロウイネーブル信号ＳＲＥがＨレベルに活性化されると、すなわちロウアドレスＲＡが不良アドレスＦＡＤ（ｎ）と一致したときには、全ビットがＬレベルに設定される。これに応じて、ワード線ドライバ３０は、正規メモリセルに対応するリードワード線ＲＷＬおよびライトワード線ＷＷＬの各々を非活性化する。
【０１６２】
これに対して、ロウアドレスＲＡと不良アドレスＦＡＤ（ｎ）とが不一致のときには、ロウデコード信号ＲＤは、行アドレスプリデコーダ２１のプリデコード結果に応じて設定されて、ワード線ドライバ３０は、選択行に対応するリードワード線ＲＷＬ（データ読出時）もしくはライトワード線ＷＷＬ（データ書込時）が活性化される。
【０１６３】
ワード線ドライバ３０は、さらに、スペアリードワード線ＳＲＷＬ１，ＳＲＷＬ２およびスペアライトワード線ＳＷＷＬ１，ＳＷＷＬ２の活性化を、制御信号ＲＡ０および冗長制御回路１０５ａからのスペアロウイネーブル信号ＳＲＥに基づいて制御する。具体的には、不良の正規メモリセル行を置換する場合、すなわちスペアロウイネーブル信号ＳＲＥが活性化されたときには、制御信号ＲＡ０に基づいて、データ読出時にはスペアリードワード線ＳＲＷＬ１およびＳＲＷＬ２の一方を選択的に活性化し、データ書込時にはスペアライトワード線ＳＷＷＬ１およびＳＷＷＬ２の一方を選択的に活性化する。
【０１６４】
これに対して、不良のダミーメモリセル行を置換する場合、すなわちスペアダミーロウイネーブル信号ＳＤＲＥが活性化された場合には、データ読出時には、ロウデコード信号ＲＤに基づいて選択行のリードワード線ＲＷＬが活性化されるとともに、ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１に代えて、スペアリードワード線ＳＲＷＬ１およびＳＲＷＬ２の一方が、制御信号ＲＡ０に応じて選択的に活性化される。これに対して、データ書込時には、ダミーメモリセルＤＭＣへのアクセスが必要ないことから、スペアライトワード線ＳＷＷＬ１およびＳＷＷＬ２の各々が非活性化（Ｌレベル）されたままで、ロウデコード信号ＲＤに基づいて選択行のライトワード線ＷＷＬが活性化される。
【０１６５】
このような冗長判定方式を採用することにより、正規メモリセルと同様の構成のダミーメモリセルがダミーメモリ行を形成するように配置されたメモリアレイ構成において、冗長ロウを構成するように効率的に配置されたスペアメモリセルＳＭＣを共用して、不良の正規メモリセルＭＣおよびダミーメモリセルＤＭＣ＃のいずれをも置換救済することができる。
【０１６６】
［実施の形態２の変形例１］
図１０は、実施の形態２の変形例１に従うメモリアレイ構成および当該メモリアレイからのデータ読出構成を示す回路図である。
【０１６７】
図１０を参照して、実施の形態２の変形例１に従う構成においては、図８に示した実施の形態２に従う構成と比較して、抵抗調整部２００に代えて、抵抗調整部２０１が配置される点が異なる。抵抗調整部２０１は、抵抗調整部２００と比較して、ダミー抵抗２２０がセンス入力ノードＮｓｉに対してのみ並列に接続される点が異なる。ダミー抵抗２２０は、制御電圧Ｖｒｄに応じて電気抵抗Ｒｄｄを有するものとする。その他の部分の構成および動作は実施の形態２と同様であるので詳細な説明は繰返さない。
【０１６８】
既に説明したように、センス入力ノードＮｓｉは、接続切換回路２１０によって、アドレス選択結果（奇数行／偶数行の選択）にかかわらず選択メモリセル（電気抵抗ＲｍａｘまたはＲｍｉｎ）と電気的に結合され、センス入力ノード／Ｎｓｉは、ダミーメモリセル（電気抵抗Ｒｍｉｎ）と直列に接続される。したがって、ダミー抵抗２２０の電気抵抗は、ダミーメモリセルＤＭＣ＃と抵抗調整部２０１との合成抵抗（すなわち、ダミーメモリセルＤＭＣ＃の電気抵抗Ｒｍｉｎ）が、選択メモリセルと抵抗調整部２０１との合成抵抗、すなわち、２種類の電気抵抗Ｒｍａｘ，Ｒｍｉｎとダミー抵抗２２０（Ｒｄｄ）との並列接続による合成抵抗である、（Ｒｍｉｎ／／Ｒｄｄ）および（Ｒｍａｘ／／Ｒｄｄ）の中間レベルとなるように設定される。したがって、このような構成としても、実施の形態２と同様の効果を享受することができる。
【０１６９】
［実施の形態２の変形例２］
図１１は、実施の形態２の変形例２に従うメモリアレイ構成および当該メモリアレイからのデータ読出構成を示す回路図である。
【０１７０】
図１１を参照して、実施の形態２の変形例２に従う構成においては、図８に示した実施の形態２に従う構成と比較して、抵抗調整部２００に代えて、抵抗調整部２０２が配置される点が異なる。抵抗調整部２０２は、抵抗調整部２００と比較して、ダミー抵抗２２０に代えて、センス入力ノードＮｓｉおよび／Ｎｓｉのそれぞれに対して直列に接続されるダミー抵抗２２１および２２２を有する点が異なる。
【０１７１】
接続切換回路２１０によって、アドレス選択結果にかかわらず、ダミー抵抗２２１は選択メモリセルと直列に接続され、ダミー抵抗２２２はダミーメモリセルＤＭＣ＃と直列に接続される。その他の部分の構成および動作は実施の形態２と同様であるので詳細な説明は繰返さない。
【０１７２】
ダミー抵抗２２１，２２２の電気抵抗は、ダミーメモリセルＤＭＣ＃と抵抗調整部２０２（ダミー抵抗２２１）との合成抵抗が、選択メモリセルの２種類の電気抵抗（Ｒｍａｘ，Ｒｍｉｎ）と抵抗調整部２０２（ダミー抵抗２２２）の合成抵抗との２種類の電気抵抗の中間レベルとなるように設定される。たとえば、ダミーメモリセルの電気抵抗がＲｍｉｎに設定されているときには、ダミー抵抗２２１の電気抵抗をΔＲ／２とし、ダミー抵抗２２２の電気抵抗をΔＲとすれば、下記（１）式のようにして、上記の条件を満足できる。
【０１７３】
Ｒｍｉｎ＋ΔＲ／２＜Ｒｍｉｎ＋ΔＲ＜Ｒｍａｘ＋ΔＲ／２　…（１）
図１１には、このように設計されたダミー抵抗２２１および２２２の構成例が示される。ダミー抵抗２２１は、並列接続されたＭＯＳトランジスタ２２３，２２４を有し、ダミー抵抗２２２は、ダミー抵抗２２１の半分の個数、すなわち１個の電界効果型トランジスタによって構成される。トランジスタ２２２〜２３４の各ゲートには、共通の制御電圧Ｖｒｄが入力される。これにより、ダミー抵抗２２１の電気抵抗をダミー抵抗２２１の電気抵抗の１／２に設定することができる。すなわち、ダミー抵抗２２２の電気抵抗がΔＲとなるように制御電圧Ｖｒｄを調整すれば、これに追随して、ダミー抵抗２２１の電気抵抗をΔＲ／２に設定できる。したがって、このような構成としても、実施の形態２と同様の効果を享受することができる。
【０１７４】
なお、実施の形態２およびその変形例（図８、９および１１）においては、ダミーメモリセルの電気抵抗がＲｍｉｎに予め設定される場合について説明してきた。これは、ＭＲＡＭデバイスの製造工程において、メモリアレイ１０の作製後に実行される、図１８に示した固定磁化層ＦＬの磁化工程を終了時において、固定磁化層ＦＬおよび自由磁化層ＶＬの磁化方向が揃うため、ダミーメモリセルの電気抵抗がＲｍｉｎになるからである。したがって、ダミーメモリセルＤＭＣ＃中の電気抵抗をＲｍａｘに設定するためには、専用の磁化工程が新たに必要となってしまう。言換えれば、ダミーメモリセルＤＭＣ＃の電気抵抗をＲｍｉｎとすることによって、ダミーメモリセル専用の新たな磁化工程が不要となる。
【０１７５】
しかしながら、ダミーメモリセルＤＭＣの電気抵抗をＲｍａｘに予め設定する場合においても、実施の形態２およびその変形例に示す構成を適用することが可能である。このような場合には、図８および１０の構成においては、ダミー抵抗２２０が接続されるセンス入力ノードを切換えればよく、図１１の構成においては、ダミー抵抗２２１および２２２の配置を入換える構成とすれば、同様のデータ読出を実行することが可能である。
【０１７６】
［実施の形態３］
実施の形態３においては、実施の形態１と同様のダミーメモリセルＤＭＣが、ダミーメモリセル列を形成するように配置されたメモリアレイ構成における、ダミーメモリセルの効率的な置換方式について説明する。
【０１７７】
図１２は、実施の形態３に従うメモリアレイ構成を示す回路図である。
図１２を参照して、実施の形態３に従う構成においては、ｍ個の正規メモリセル列と、ダミーメモリセル列とが別々に配置される。ｍ個の正規メモリセル列およびダミーメモリセル列にそれぞれ対応して、ビット線ＢＬ１〜ＢＬｍおよびダミービット線ＤＢＬがそれぞれ配置される。
【０１７８】
正規メモリセルＭＣとダミーメモリセルＤＭＣとはメモリセル行を共有するように配置される。すなわち、共通のリードワード線ＲＷＬおよびライトワード線ＷＷＬによって、正規メモリセルＭＣおよびダミーメモリセルＤＭＣの行選択が実行される。
【０１７９】
さらに、これらの正規メモリセルＭＣおよびダミーメモリセルＤＭＣ中の不良を置換救済するために、冗長ロウ１１Ｒが配置される。冗長ロウ１１Ｒは、行方向に沿って配置されたスペアメモリセルＳＭＣおよびスペアダミーメモリセルＳＤＭＣを有する。スペアメモリセルＳＭＣは、各メモリセル列においてビット線ＢＬと接続され、ダミーメモリ列において、スペアダミーメモリセルＳＤＭＣは、ダミービット線ＤＢＬと配置される。冗長ロウ１１Ｒに対しては、当該冗長ロウ１１Ｒをデータ読出時およびデータ書込時にそれぞれ選択するためのスペアリードワード線ＳＲＷＬおよびスペアライトワード線ＳＷＷＬが配置される。スペアメモリセルＳＭＣおよびスペアダミーメモリセルＳＤＭＣの各ゲートは、スペアリードワード線ＳＲＷＬと接続される。
【０１８０】
実施の形態３に従う構成においては、不良メモリセルまたは不良ダミーメモリセルの置換は、メモリセル行単位で実行される。すなわち、正規メモリセルＭＣおよびダミーメモリセルＤＭＣの少なくとも一方に不良を有する不良ロウがアクセス対象に選択された場合は、当該選択行に代えて、冗長ロウ１１Ｒがアクセス対象に指定される。すなわち、スペアリードワード線ＳＲＷＬ（データ読出時）またはスペアライトワード線ＳＷＷＬ（データ書込時）が不良ロウのリードワード線ＲＷＬまたはライトワード線ＷＷＬに代えて活性化される。この結果、不良ロウが選択されたデータ読出時には、選択列のビット線およびダミービット線ＤＢＬに対して、スペアメモリセルＳＭＣおよびスペアダミーメモリセルＳＤＭＣをそれぞれ接続して、図２で説明したのと同様にデータ読出を実行することができる。
【０１８１】
また、図２と同様の、反転ライトデータバス／ＷＤＢ、トランジスタスイッチ６３−１〜６３−ｍおよび制御ゲート６６−１〜６６−ｍを配置することによって、不良ロウが選択されたデータ書込時には、選択列のビット線およびスペアライトワード線ＳＷＷＬにデータ書込電流を流すことによって、選択メモリセルに変えてスペアメモリセルＳＭＣへのデータ書込を実行できる。
【０１８２】
以上説明したように、実施の形態３に従う構成においては、ダミーメモリセルＤＭＣの配置方向（列方向）と、スペアメモリセルＳＭＣおよびスペアダミーメモリセルＳＤＭＣの配置方向（行方向）とが異なっているので、スペアメモリセルＳＭＣおよびスペアダミーメモリセルＳＤＭＣの両方を含む冗長ロウ１１Ｒによって、正規メモリセルＭＣのみならずダミーメモリセルＤＭＣについても、メモリセル行単位で不良を置換救済できる。
【０１８３】
言換えれば、ダミーメモリセル列が形成されるメモリアレイ配置において、メモリセル列単位で置換救済する構成とすれば、上述したスペアメモリセルＳＭＣおよびスペアダミーメモリセルＳＤＭＣのそれぞれについて独立の冗長コラムおよび、当該冗長コラムをそれぞれ選択するための独立の信号配線を設ける必要が生じるが、冗長ロウ１１Ｒによって、正規メモリセルＭＣおよびダミーメモリセルＤＭＣの両方を置換救済可能な構成とすることにより、スペアメモリセルＳＭＣおよびスペアダミーメモリセルＳＤＭＣの配置面積を削減して、メモリアレイの小面積化を図ることができる。
【０１８４】
［実施の形態４］
実施の形態４においては、正規メモリセルＭＣと同様の構成を有するダミーメモリセルＤＭＣ♯がダミーメモリセル列を形成するように配置されたメモリアレイ構成における、冗長救済構成について説明する。
【０１８５】
図１３は、実施の形態４に従うメモリアレイ構成を示す回路図である。
図１３を参照して、実施の形態４に従う構成においては、図１２に示されたメモリアレイ構成におけるダミーメモリセルＤＭＣに代えて、ダミーメモリセルＤＭＣ＃がダミーメモリセル列を形成するように配置されている。ダミーメモリセルＤＭＣ＃については、図８で説明したのと同様であるので、詳細な説明は繰り返さない。すなわち、ダミーメモリセルＤＭＣ＃中は、所定の電気抵抗、たとえばＲｍｉｎを有するような方向に予め磁化される。
【０１８６】
ｍ個の正規メモリセル列およびダミーメモリセル列にそれぞれ対応するビット線ＢＬ１〜ＢＬｍおよびダミービット線ＤＢＬ、データバスＤＢ，／ＤＢ、反転ライトデータバス／ＷＤＢ、トランジスタスイッチ６３−１〜６３−ｍおよび制御ゲート６６−１〜６６−ｍについても、図１２と同様に配置される。
【０１８７】
また、正規メモリセルＭＣと同様の特性を有するダミーメモリセルを参照してデータ読出を行なうために、データバス／ＤＢに対して直列に、図８に示したダミー抵抗２２０が接続される。図１３に示すメモリアレイ構成においては、データ読出時に、データバスＤＢおよび／ＤＢは、選択メモリセルおよびダミーメモリセルと、行選択結果にかかわらず固定的にそれぞれ接続されるので、接続切換回路２１０の配置は不要である。
【０１８８】
次に、実施の形態４に従う構成における冗長救済方式について説明する。
さらに、実施の形態４に従う構成においては、図１２における冗長ロウ１１Ｒに代えて、正規メモリセル行およびダミーメモリセル行の置換救済に共用される冗長コラム１１Ｃが配置される。冗長コラム１１Ｃは、メモリセル行にそれぞれ対応して、列方向に沿って設けられた複数のスペアメモリセルＳＭＣを有する。既に説明したように、各スペアメモリセルＳＭＣは、正規メモリセルＭＣと同様の構成および形状を有している。
【０１８９】
スペアメモリセルＳＭＣは、正規メモリセルＭＣおよびダミーメモリセルＤＭＣと共有されたリードワード線ＲＷＬおよびライトワード線ＷＷＬによって選択される。各スペアメモリセルＳＭＣは、冗長コラム１１Ｃに対応して設けられたスペアビット線ＳＢＬと接続される。
【０１９０】
スペアビット線ＳＢＬは、スペアコラム選択ゲートＳＣＳＧを介してデータバスＤＢと接続され、スペアダミーコラム選択ゲートＳＤＣＧを介してデータバス／ＤＢと接続される。スペアコラム選択ゲートＳＣＳＧは、スペアコラム選択線ＳＣＳＬの活性化（Ｈレベル）に応答してオンする。スペアダミーコラム選択ゲートＳＤＣＧは、スペアダミーコラム選択線ＳＣＤＳＬの活性化（Ｈレベル）に応答してオンする。
【０１９１】
実施の形態４に従う構成においても、実施の形態２に従う構成と同様に、正規メモリセルＭＣの不良有無（図９における冗長ロウ活性化信号ＡＣＴ（ｎ）に相当）、不良メモリセルを含むメモリセル列を示す不良アドレス（図９における不良アドレスＦＡＤ（ｎ）に相当）、およびダミーメモリセル列の不良有無（図９における冗長ロウ活性化信号ＡＣＴ（ｄ））がプログラム回路１００にプログラムされる。
【０１９２】
そして、冗長制御回路は、図９に示したスペアロウイネーブル信号ＳＲＥおよびスペアダミーロウイネーブル信号ＳＤＲＥに代えて、図示しないスペアコラムイネーブル信号ＳＣＥおよびスペアダミーコラムイネーブル信号ＳＤＣＥを生成する。スペアコラムイネーブル信号ＳＣＥは、コラムアドレスＣＡが不良アドレスと一致したときにＨレベルに設定され、その他ではＬレベルへ非活性化される。スペアダミーコラムイネーブル信号ＳＤＣＥは、ダミーメモリセルＤＭＣ＃中に不良が存在し、ダミーメモリセル列を置換する必要がある場合にＨレベルへ活性化される。また、スペアメモリセルＳＭＣによるダミーメモリセルＤＭＣ＃の置換救済がプログラムされる場合には、各スペアメモリセルＳＭＣに対して、ダミーメモリセルＤＭＣ＃の所定の電気抵抗（Ｒｍｉｎ）に対応した記憶データの書込が予め実行される。
【０１９３】
列デコーダ２５は、コラムアドレスＣＡならびに、冗長制御回路からのスペアコラムイネーブル信号ＳＣＥおよびスペアダミーコラムイネーブル信号ＳＤＣＥに基いて、コラム選択線ＣＳＬ１〜ＣＳＬｍ、ダミーコラム選択線ＤＣＳＬおよびスペアダミーコラム選択線ＳＣＤＳＬを選択的に活性化（Ｈレベル）する。
【０１９４】
具体的には、不良の正規メモリセル列を置換する場合、すなわちスペアコラムイネーブル信号ＳＣＥが活性化されたときには、データ読出およびデータ書込時のそれぞれにおいて、選択列のコラム選択線に代えてダミーコラム選択線ＤＣＳＬを活性化する。
【０１９５】
これに対して、不良のダミーメモリセル列を置換する場合、すなわちスペアダミーコラムイネーブル信号ＳＤＣＥが活性化された場合には、データ読出時には、選択列のコラム選択線に代えてスペアダミーコラム選択線ＳＤＣＳＬが活性化される。一方、データ書込時には、ダミーメモリセルＤＭＣへのアクセスが必要ないことから、コラムアドレスＣＡに基いて選択列のコラム選択線がそのまま活性化（Ｈレベル）される。
【０１９６】
このような冗長判定方式を採用することにより、ダミーメモリセルＤＭＣ＃に不良が発生しても、データ読出時に、当該不良ダミーメモリセルを置換するスペアメモリセルＳＭＣをデータバス／ＤＢへ接続できる。また、正規メモリセルＭＣに不良が発生しても、データ書込およびデータ読出時のそれぞれにおいて、不良コラムの正規メモリセルＭＣを置換するスペアメモリセルＳＭＣをデータバスＤＢへ接続できる。
【０１９７】
したがって、正規メモリセルと同様の構成のダミーメモリセルＤＭＣ＃がダミーメモリ列を形成するように配置されたメモリアレイ構成において、冗長コラムを構成するように効率的に配置されたスペアメモリセルＳＭＣを共用して、不良の正規メモリセルＭＣおよびダミーメモリセルＤＭＣ＃のいずれをも置換救済することができる。
【０１９８】
なお、データバス／ＤＢに対して直列に接続されるダミー抵抗２２０に代えて、図１０と同様にデータバスＤＢに対して並列にダミー抵抗２２０を接続する構成や、図１１と同様にデータバスＤＢおよび／ＤＢに対してダミー抵抗２２１および２２２をそれぞれ直列に接続する構成を用いても、同様の効果を得ることができる。あるいは、実施の形態２での説明で言及したように、上述のダミー抵抗とデータバスＤＢ、／ＤＢとの接続関係を反対にして、電気抵抗Ｒｍａｘを有するように各ダミーメモリセルＤＭＣ＃を予め磁化してもよい。
【０１９９】
［実施の形態５］
実施の形態５においては、シフトコラム冗長構成に基づく不良コラムの救済方式について説明する。
【０２００】
図１４は、実施の形態５に従うメモリアレイ構成および当該メモリアレイからのデータ読出およびデータ書込構成を示す回路図である。
【０２０１】
図１４を参照して、実施の形態５に従う構成においては、並列にｍビット（ｍ：自然数）のデータが並列に読出または書込されるものとする。並列に入出力される書込データＤＩＮ（１）〜ＤＩＮ（ｍ）およびＤＯＵＴ（１）〜ＤＯＵＴ（ｍ）は、総括的に表記されたデータ端子４を構成するデータ入出力端子ＤＰ（１）〜ＤＰ（ｍ）によって、ＭＲＡＭデバイス外部と授受される。
【０２０２】
全体の図示は省略するが、メモリアレイ１０は、各々がｍビットのデータ読出あるいはデータ書込を実行するための複数のブロックに分割される。これらのブロックの各々は、（ｍ＋１）個のメモリセル列を有する。（ｍ＋１）個のメモリセル列にそれぞれ対応してビット線対ＢＬＰ１〜ＢＬＰｍが設けられる。ビット線対ＢＬＰ１〜ＢＬＰｍの各々は、相補のビット線ＢＬおよび／ＢＬから構成される。
【０２０３】
図２に示した構成と同様に、各メモリセル列において、正規メモリセルＭＣおよびダミーメモリセルＤＭＣは、相補のビット線ＢＬ，／ＢＬに対して、１行おきに交互に接続される。また、図示しないが、ビット線ＢＬおよび／ＢＬの一端側には、図２と同様のトランジスタスイッチ６２および制御ゲート６６が、各メモリセル列に対応して配置されているものとする。したがって、選択されたブロックの各メモリセル列において、データ読出時にはビット線ＢＬおよび／ＢＬは、選択メモリセルおよびダミーメモリセルＤＭＣの一方ずつと接続され、データ書込時には、ビット線ＢＬおよび／ＢＬの当該一端同士が図示しないトランジスタスイッチによって接続される。
【０２０４】
なお、図１４においては、選択されたブロックのみを代表的に図示している。各ブロックに対して、選択時におけるデータ読出およびデータ書込は、以下の説明と同様に実行される。
【０２０５】
メモリセル列単位でいわゆる「シフトリダンダンシ」を実行するために、選択ブロックの（ｍ＋１）個のメモリセル列にそれぞれ対応して、データノードＮｄ（１）〜Ｎｄ（ｍ＋１）、リードアンプＲＡＰ（１）〜ＲＡＰ（ｍ＋１）、およびライトドライバＷＲＤ（１）〜ＷＲＤ（ｍ＋１）がそれぞれ設けられる。なお、以下においては、データノードＮｄ（１）〜Ｎｄ（ｍ＋１）、リードアンプＲＡＰ（１）〜ＲＡＰ（ｍ＋１）、およびライトドライバＷＲＤ（１）〜ＷＲＤ（ｍ＋１）を総称して、データノードＮｄ、リードアンプＲＡＰ、およびライトドライバＷＲＤともそれぞれ表記する。
【０２０６】
各リードアンプＲＡＰは、選択されたブロック中の対応するビット線ＢＬおよび／ＢＬへセンス電流を供給するとともに、当該ビット線ＢＬおよび／ＢＬ間の電圧差に応じた読出データを対応するデータノードＮｄへそれぞれ生成する。
【０２０７】
各ライトドライバＷＲＤは、シフトスイッチＳＳＷ（１）〜ＳＳＷ（ｍ）によって、対応するデータノードＮｄへ書込データが伝達された場合には、対応するビット線ＢＬおよび／ＢＬを書込データに応じてＨレベル（電源電圧Ｖｃｃ２）およびＬレベル（接地電圧Ｖｓｓ）の一方ずつへ駆動する。この結果、対応するビット線ＢＬおよび／ＢＬに対して、伝達された記憶データに応じた方向のデータ書込電流を供給できる。これに対して、各ライトドライバＷＲＤは、対応するデータノードＮｄへ書込データが伝達されない場合には、対応するビット線ＢＬおよび／ＢＬの各々をＬレベル（接地電圧Ｖｓｓ）へ駆動する。この結果、対応するビット線ＢＬおよび／ＢＬに対してデータ書込電流は供給されない。
【０２０８】
たとえば、各ブロックの（ｍ＋１）個のビット線対と、とリードアンプＲＡＰ（１）〜ＲＡＰ（ｍ＋１）およびライトドライバＷＲＤ（１）〜ＷＲＤ（ｍ＋１）との間に、ブロック選択結果に応じてオン・オフする選択スイッチ（図示せず）を配置することによって、シフトリダンダンシに用いられる回路群を複数のブロック間で共有できる。
【０２０９】
データ入出力端子ＤＰ（１）〜ＤＰ（ｍ）にそれぞれ対応するシフトスイッチＳＳＷ（１）〜ＳＳＷ（ｍ）は、順番に配列されたデータノードＮｄ（１）〜Ｎｄ（ｍ＋１）の隣接する２個ずつの間にそれぞれ配置される。シフトスイッチＳＳＷ（１）〜ＳＳＷ（ｍ）の各々は、対応する２個のデータノードの一方を、データ入出力端子ＤＰ（１）〜ＤＰ（ｍ）の対応する１つと接続する。
【０２１０】
シフトスイッチＳＳＷ（１）〜ＳＳＷ（ｍ）の接続方向は、冗長制御回路１０５ｂからの、冗長判定結果に基づいたシフト制御信号ＳＦ（１）〜ＳＦ（ｍ）によってそれぞれ制御される。実施の形態５に従う構成においては、各ブロックにおいて１個余分に設けられた（ｍ＋１）個のメモリセル列を用いて、不良コラムをスキップするようにｍ個のメモリセル列を選択するシフトリダンダンシによって、メモリセル列を単位とする冗長救済が実行される。
【０２１１】
たとえば、第１番目のシフトスイッチＳＳＷ（１）は、シフト制御信号ＳＦ（１）に応じて、データノードＮｄ（１）およびＮｄ（２）の一方をデータ入出力端子ＤＰ（１）と選択的に接続し、第ｍ番目（最終）の、シフトスイッチＳＳＷ（ｍ）は、シフト制御信号ＳＦ（ｍ）に応じて、データノードＮｄ（ｍ−１）およびＮｄ（ｍ）の一方をデータ入出力端子ＤＰ（ｍ）と選択的に接続する。以下においては、シフトスイッチＳＳＷ（１）〜ＳＳＷ（ｍ）を総称する場合には、単にシフトスイッチＳＳＷとも表記する。
【０２１２】
各シフトスイッチＳＳＷは、不良が存在するメモリセル列に対応するデータノードＮｄを境に、その接続方向が変化する。たとえば、図１４の構成において、第ｊ番目（ｊ：２〜（ｍ＋１）の自然数）のメモリセル列が不良メモリセルを含む場合には、シフトスイッチＳＳＷ（１）〜ＳＳＷ（ｊ−１）の接続方向は、ノーマル側（図１４における上方向）に設定され、シフトスイッチＳＳＷ（ｊ）〜ＳＳＷ（Ｍ）の接続方向は、シフト側（図１４における下方向）に設定される。また、第１番目のメモリセル列が不良メモリセル列を含む場合には、シフトスイッチＳＳＷ（１）〜ＳＳＷ（ｍ＋１）の各々の接続方向は、シフト側（図１４における下方向）に設定される。
【０２１３】
これに対して、各メモリセル列に不良コラムが存在せず、シフトリダンダンシが不要である場合には、シフトスイッチＳＳＷ（１）〜ＳＳＷ（ｍ）の各々の接続方向はノーマル側（図１４における上方向）に設定される。
【０２１４】
図１５は、実施の形態５に従う冗長制御回路の構成を示す回路図である。
図１５を参照して、実施の形態５に従う構成においては、プログラム回路１００は、不良コラムを含むブロックを示す不良アドレスＦＡＤと、当該ブロックの選択時に不良コラムをシフトリダンダンシによって救済するためのシフト制御信号ＳＦ（１）〜ＳＦ（ｍ）の設定を不揮発的に記憶する。シフト制御信号ＳＦ（１）〜ＳＦ（ｍ）は、上述したように不良コラムの位置に応じて設定される。
【０２１５】
冗長制御回路１０５ｂは、プログラム回路１００からの不良アドレスＦＡＤ（不良コラムを示す）と、アドレス端子２に入力されたアドレスＡＤＤ（ブロック選択情報）との一致比較を実行するアドレス一致比較回路１２０と、セレクタ１２５とを含む。アドレス一致比較回路１２０は、不良アドレスＦＡＤおよびアドレス信号ＡＤＤが一致したとき、すなわち選択されたブロックが不良コラムを含むときには、スペアイネーブル信号ＳＥをＨレベルへ活性化し、それ以外のときにはＬレベルへ非活性化する。
【０２１６】
セレクタ１２５は、スペアイネーブル信号ＳＥがＨレベルに活性化されたときには、シフト制御信号ＳＦ（１）〜ＳＦ（ｍ）をプログラム回路１００でのプログラム値に基いて設定する。一方、スペアイネーブル信号ＳＥがＬレベルに活性化されているとき、すなわち選択されたブロックが不良コラムを含まないときには、各シフトスイッチＳＳＷの接続方向がノーマル側になるように、シフト制御信号ＳＦ（１）〜ＳＦ（ｍ）が設定される。
【０２１７】
このような構成とすることにより、各ブロックにおいて、余分に設けられたメモリセル列を用いたシフトリダンダンシによって、正規メモリセルＭＣおよびダミーメモリセルＤＭＣの両方を、メモリセル列単位で不良を置換救済できる。なお、図１４においては、図２と同様のメモリセル配置に対してシフトリダンダンシを適用する冗長構成を示したが、図５〜７と同様のメモリセル配置に対しても、シフトリダンダンシを適用することが可能である。
【０２１８】
［実施の形態６］
実施の形態６においては、実施の形態１〜実施の形態５において被置換対象として説明したダミーメモリセルＤＭＣ（ＤＭＣ＃）の不良検出を行なうためのテスト構成について説明する。
【０２１９】
図１６は、実施の形態６に従うダミーメモリセルのテスト回路を示す回路図である。
【０２２０】
図１６を参照して、メモリアレイ１０は、図２と同様の構成を有する。したがって、通常のデータ読出時には、行選択および列選択結果に応じて、選択列のリードワード線ＲＷＬ、ダミーリードワード線ＤＲＷＬ０またはＤＲＷＬ１、および選択列のコラム選択線ＣＳＬを活性化することにより、データバスＤＢおよび／ＤＢに対して、選択メモリセル（正規メモリセルＭＣ）およびダミーメモリセルＤＭＣの一方ずつが接続される。
【０２２１】
実施の形態６に従う構成においては、データバスＤＢおよび／ＤＢにそれぞれ対応してダミーメモリセルＤＭＣの不良検出のためのダミー基準電位生成回路２５０ａおよび２５０ｂが設けられる。
【０２２２】
ダミー基準電位生成回路２５０ａは、データバスＤＢおよび接地電圧Ｖｓｓの間に直列に接続される、テストスイッチ２６０ａおよびテスト抵抗２６５ａを有する。テストスイッチ２６０ａは、ゲートにテスト信号ＴＳＴａを受けるＭＯＳトランジスタで構成される。テスト信号ＴＳＴａの活性化時において、テストスイッチ２６０ａおよびテスト抵抗２６５ａの電気抵抗の和が、ダミーメモリセルの不良検出テストに相応しいレベルとなるように、ダミー基準電位生成回路２５０ａは設計される。
【０２２３】
ダミー基準電位生成回路２５０ｂもダミー基準電位生成回路２５０ａと同様に設計され、データバス／ＤＢおよび接地電圧Ｖｓｓの間に直列に接続される、テストスイッチ２６０ｂおよびテスト抵抗２６５ｂを有する。
【０２２４】
ダミーメモリセルＤＭＣの不良検出が実行されるテストモードにおいて、各リードワード線ＲＷＬおよびライトワード線ＷＷＬは非活性化され、ダミーリードワード線ＤＲＷＬ０，ＤＲＷＬ１の一方が活性化される。これに応答して、データバスＤＢおよび／ＤＢの一方が、ダミーメモリセルＤＭＣを介して接地電圧Ｖｓｓでプルダウンされる。さらに、データバスＤＢおよび／ＤＢの他方が、テスト抵抗２６５ａまたは２６５ｂを介して接地電圧へプルダウンされるように、テスト信号ＴＳＴａおよびＴＳＴｂの一方が活性化される。
【０２２５】
このような構成とすることにより、たとえば、テスト信号ＴＳＴａおよびＴＳＴｂの活性化時における、ダミー基準電位生成回路２５０ａ，２５０ｂの電気抵抗が、正規メモリセルの所定電気抵抗、すなわちＲｍａｘまたはＲｍｉｎとなるように設計することにより、データバスＤＢ，／ＤＢの一方ずつに対して、被試験対象のダミーメモリセルの電気抵抗に応じた電圧、および、ダミー基準電位生成回路２５０ａ，２５０ｂによるテスト用基準電位をそれぞれ生じさせることができる。すなわち、当該テスト用基準電位は、設計値どおりの電気抵抗を有するダミーメモリセルＤＭＣがデータバスＤＢ，／ＤＢに生じさせる電位とは異なるレベルに設計されている。
【０２２６】
したがって、データ読出回路５１ＲがデータバスＤＢ，／ＤＢ間の電圧比較に基いて生成する読出データＤＯＵＴに基いて、ダミーメモリセルＤＭＣの不良を検出できる。具体的には、ダミー基準電位生成回路２５０ａ，２５０ｂの電気抵抗と、ダミーメモリセルＤＭＣの所定抵抗レベル（Ｒｍｉｎ＋ΔＲ／２）との大小関係に応じた極性を、当該読出データＤＯＵＴが有しているか否かによって、ダミーメモリセルＤＭＣの不良を検出できる。
【０２２７】
なお、実施の形態６に従うダミーメモリセルのテスト構成は、特にメモリアレイ１０の構成に限定されず適用することができる。すなわち、テストモード時に、ダミーメモリセルＤＭＣを接続可能なデータ線が存在すれば、当該データ線の比較対象として、図１６に示したダミー基準電位生成回路２５０ａ，２５０ｂを設けることにより、同様の効果を享受することができる。
【０２２８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２２９】
【発明の効果】
請求項１に記載の薄膜磁性体記憶装置は、ダミーメモリセルの配置方向と、第１および第２のスペアメモリセルの配置方向とが異なっているので、第１および第２のスペアメモリセルの両方を含む冗長ユニットＣによって、正規のメモリセルのみならずダミーメモリセルについても、メモリセル列単位で不良を置換救済できる。すなわち、第１および第２のスペアメモリセルの配置面積を削減して、メモリアレイの小面積化を図ることができる。
【０２３０】
請求項２に記載の薄膜磁性体記憶装置は、ダミーメモリセルを列選択結果に基づいて選択しているので、非選択メモリセル列において、ダミーメモリセルおよび第２のスペアメモリセルへの無用な通過電流の発生を防止できるので、請求項１に記載の薄膜磁性体記憶装置が奏する効果に加えて、消費電力の低減および高速動作化を図ることができる。また、同一メモリセル列に配置された正規のメモリセルまたは第１のスペアメモリセルと比較して相対的にアクセス頻度の高いダミーメモリセルまたは第２のスペアメモリセルについて、不要なアクセスを回避することで動作信頼性の向上を図ることもできる。
【０２３１】
請求項３および４に記載の薄膜磁性体記憶装置は、冗長ユニット中における第１および第２のスペアメモリセルを選択するための構成を新たに設ける必要がないので、請求項１に記載の薄膜磁性体記憶装置が奏する効果に加えて、メモリアレイの小面積化をさらに図ることができる。
【０２３２】
請求項５、６、８および９に記載の薄膜磁性体記憶装置は、メモリセルと同様の構成のダミーメモリセルが配置されたメモリアレイ構成において、スペアメモリセルによって構成される単一の冗長ユニットを用いて、不良のメモリセルおよびダミーメモリセルのいずれをも、行単位または列単位で置換救済することができる。さらに、ダミーメモリセルがメモリセルと同様の構成および形状を有するので、ダミーメモリセルを作製するために特別の設計や製造工程を必要としないため、構造の複雑化によるチップ面積の増大およびメモリアレイの加工マージンの低下等といった問題を招くことがない。
【０２３３】
請求項７に記載の薄膜磁性体記憶装置は、請求項６に記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミーメモリセルの電気抵抗を設定するための専用の新たな磁化工程が不要となる。
【０２３４】
請求項１０および１１に記載の薄膜磁性体記憶装置は、複数ビットのデータを並列に書込・読出可能なブロックごとに、余分に設けられたメモリセル列を用いたシフトリダンダンシを実行して、メモリセルおよびダミーメモリセルの両方について、メモリセル列単位で不良を置換救済できる。したがって、多ビットを並列に入出力するメモリアレイ構成において、冗長構成を効率化できる。
【０２３５】
請求項１２および１３に記載の薄膜磁性体記憶装置は、通常動作時に用いられるデータ読出回路を共用して、テスト時にダミーメモリセルの不良を検知することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図２】実施の形態１に従うメモリアレイの構成を説明する回路図である。
【図３】図１に示された冗長制御回路１０５の構成を示すブロック図である。
【図４】ＭＲＡＭデバイスにおける置換救済を説明するためのデータ読出動作およびデータ書込動作時の動作波形図である。
【図５】実施の形態１の変形例１に従うメモリアレイの構成を示す回路図である。
【図６】実施の形態１の変形例２に従うメモリアレイ構成を示す回路図である。
【図７】実施の形態１の変形例３に従うメモリアレイ構成を示す回路図である。
【図８】実施の形態２に従うメモリアレイ構成および当該メモリアレイからのデータ読出構成を示す回路図である。
【図９】実施の形態２に従う冗長制御回路の構成を示す回路図である。
【図１０】実施の形態２の変形例１に従うメモリアレイ構成および当該メモリアレイからのデータ読出構成を示す回路図である。
【図１１】実施の形態２の変形例２に従うメモリアレイ構成および当該メモリアレイからのデータ読出構成を示す回路図である。
【図１２】実施の形態３に従うメモリアレイ構成を示す回路図である。
【図１３】実施の形態４に従うメモリアレイ構成を示す回路図である。
【図１４】実施の形態５に従うメモリアレイ構成および当該メモリアレイからのデータ読出およびデータ書込構成を示す回路図である。
【図１５】図１４に示される冗長制御回路の構成を示すブロック図である。
【図１６】実施の形態６に従うダミーメモリセルのテスト回路を示す回路図である。
【図１７】ＭＴＪメモリセルの構成を示す概略図である。
【図１８】ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図１９】ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図２０】ＭＴＪメモリセルに対するデータ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁気方向との関係を説明する概念図である。
【符号の説明】
１　ＭＲＡＭデバイス、４　データ端子、１０　メモリアレイ、１１Ｒ　冗長ロウ、１１Ｃ　冗長コラム、２０　行デコーダ、２５　列デコーダ、３０　ワード線ドライバ、５１Ｗ　データ書込回路、５１Ｒ　データ読出回路、１００　プログラム回路、１０５，１０５ａ，１０５ｂ　冗長制御回路、２００〜２０２　抵抗調整部、２１０　接続切換回路、２２０〜２２２　ダミー抵抗、２５０ａ，２５０ｂ　ダミー基準電位生成回路、２６０ａ，２６０ｂ　テストスイッチ、２６５ａ，２６５ｂ　テスト抵抗、ＢＬ，／ＢＬ　ビット線、ＤＢ，／ＤＢ　データバス、ＤＣＧ，／ＤＣＧ　ダミーセル選択ゲート、ＤＣＧｓ，／ＤＣＧｓ　スペアダミーセル選択ゲート、Ｎｓｉ，／Ｎｓｉ　センス入力ノード、ＳＢＬ，／ＳＢＬ　スペアビット線、／ＷＤＢ　反転ライトデータバス、ＡＤＤ　アドレス信号、ＡＴＲ　アクセストランジスタ、ＡＴＲｄ　ダミーアクセストランジスタ、ＢＬＰ１〜ＢＬＰｍ　ビット線対、ＣＡ　コラムアドレス、ＣＳＧ，ＣＳＧａ，ＣＳＧｂ　コラム選択ゲート、ＣＳＬ　コラム選択線、ＤＢＬ　ダミービット線、ＤＣＳＬ　ダミーコラム選択線、ＤＩＮ　書込データ、ＤＭＣ　ダミーメモリセル、ＤＯＵＴ　読出データ、ＤＰ（１）〜ＤＰ（ｍ）　データ入出力端子、ＤＲＷＬ０，ＤＲＷＬ１　ダミーリードワード線、ＤＳＧ１ａ，ＤＳＧ１ｂ　ダミー選択ゲート、ＤＳＧｓａ，ＤＳＧｓｂ　スペアダミー選択ゲート、ＦＡＤ　不良アドレス、Ｉｐ　データ書込電流、Ｉｓ　センス電流、ＭＢａ，ＭＢｂ　メモリブロック、ＭＣ　メモリセル（正規メモリセル）、ＲＡ　ロウアドレス、ＲＡＰ　リードアンプ、ＲＤ　ロウデコード信号、ＲＷＬ　リードワード線、ＳＢＬ，／ＳＢＬ　スペアビット線、ＳＣＤＳＬ　スペアダミーコラム選択線、ＳＣＳＬ　スペアコラム選択線、ＳＤＭＣ　スペアダミーメモリセル、ＳＥ　スペアイネーブル信号、ＳＦ（１）〜ＳＦ（ｍ）　シフト制御信号、ＳＭＣ　スペアメモリセル、ＳＲＷＬ，ＳＲＷＬ０，ＳＲＷＬ１　スペアリードワード線、ＳＳＷ（１）〜ＳＳＷ（ｍ）　シフトスイッチ、ＳＷＷＬ，ＳＷＷＬ０，ＳＷＷＬ１　スペアライトワード線、ＴＢ　トンネルバリア、ＴＭＲ　トンネル磁気抵抗素子、ＴＭＲｄ　ダミー抵抗素子、ＷＲＤ　各ライトドライバ、ＷＷＬ　ライトワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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