(57)【要約】【課題】端子電極の配置位置が異なる場合においても、チップサイズの限定を伴うことなく、半導体チップを積層できるようにする。【解決手段】インターポーザ基板１にスリット１ａを形成し、ス半導体チップ４の辺に沿うようにして、半導体チップ４の搭載領域外にリット１ａを配置する。【選択図】      図１
2004228393.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられたパッド電極と、
前記パッド電極の位置に対応して設けられた貫通電極と、
前記半導体基板上に設けられ、前記貫通電極と異なる位置に設けられた再配置領域と、
前記再配置領域と前記貫通電極とを接続する配線層とを備えることを特徴とするインターポーザ基板。
【請求項２】
前記半導体基板に設けられ、半導体チップの搭載領域外に配置された矩形状の開口部とを備えることを特徴とする請求項１記載のインターポーザ基板。
【請求項３】
半導体チップが搭載されたインターポーザ基板と、
前記インターポーザ基板に設けられ、前記半導体チップの搭載領域外に配置された矩形状の開口部とを備えることを特徴とする半導体装置。
【請求項４】
前記開口部は、前記半導体チップの各辺に沿って配置されたスリットまたは溝であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記インターポーザ基板は半導体基板であることを特徴とする請求項３または４記載の半導体装置。
【請求項６】
前記半導体基板に形成された受動素子をさらに備えることを特徴とする請求項５記載の半導体装置。
【請求項７】
第１の貫通電極が形成された半導体チップと、
第２の貫通電極が形成され、前記半導体チップが搭載された半導体基板と、
前記半導体基板上に形成され、前記第１の貫通電極を配置する配置領域と、
前記半導体基板上に形成され、前記第２の貫通電極と前記配置領域とを接続する配線層とを備えることを特徴とする半導体装置。
【請求項８】
半導体チップの搭載領域外に矩形状の開口部が設けられたインターポーザ基板と、
前記インターポーザ基板を介して積層された半導体チップとを備えることを特徴とする半導体モジュール。
【請求項９】
前記半導体チップは、パッド電極の配置が異なっていることを特徴とする請求項８記載の半導体モジュール。
【請求項１０】
第１の貫通電極が形成された第１の半導体チップと、
第２の貫通電極が形成され、前記第１の半導体チップが主面側に搭載された半導体基板と、
前記半導体基板の主面上に形成され、前記第１の貫通電極を配置する配置領域と、
前記半導体基板上の主面上に形成され、前記第２の貫通電極の一端と前記配置領域とを接続する配線層と、
前記第１の貫通電極と配置の異なる第３の貫通電極が形成され、前記第３の貫通電極が前記第２の貫通電極の他端と接合するようにして、前記半導体基板の裏面側に搭載された第２の半導体チップとを備えることを特徴とする半導体モジュール。
【請求項１１】
半導体チップが搭載されたインターポーザ基板と、
前記インターポーザ基板に設けられ、前記半導体チップの搭載領域外に配置された矩形状の開口部と、
前記インターポーザ基板を介して前記半導体チップに接続された電子部品とを備えることを特徴とする電子機器。
【請求項１２】
半導体チップの搭載領域外に矩形状の開口部が設けられたインターポーザ基板上に第１の半導体チップを搭載する工程と、
前記インターポーザ基板を介し、前記第１の半導体チップとパッド電極の配置の異なる第２の半導体チップを積層する工程とを備えることを特徴とする半導体モジュールの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はインターポーザ基板、半導体装置、半導体モジュール、電子機器および半導体モジュールの製造方法に関し、特に、半導体チップを実装するインターポーザ基板に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体モジュールでは、半導体チップの実装面積を低減させて、半導体モジュールの小型・軽量化を図るために、半導体チップを積層する方法が用いられている。
図７は従来の半導体モジュールの概略構成を示す断面図である。
【０００３】
図７において、各半導体チップ１０１ａ〜１０１ｃの能動面にはパッド電極１０２ａ〜１０２ｃがそれぞれ形成され、各パッド電極１０２ａ〜１０２ｃの位置には、各半導体チップ１０１ａ〜１０１ｃをそれぞれ貫通する貫通孔１０３ａ〜１０３ｃが形成されている。
そして、各貫通孔１０３ａ〜１０３ｃ内の表面には、絶縁膜１０４ａ〜１０４ｃがそれぞれ形成され、絶縁膜１０４ａ〜１０４ｃが形成された各貫通孔１０３ａ〜１０３ｃ内には、シード層１０５ａ〜１０５ｃを介して貫通電極１０６ａ〜１０６ｃがそれぞれ埋め込まれている。ここで、各半導体チップ１０１ａ〜１０１ｃにそれぞれ埋め込まれた貫通電極１０６ａ〜１０６ｃは、各半導体チップ１０１ａ〜１０１ｃに対して上下に突出するように構成されている。
【０００４】
また、パッド電極１０２ａ〜１０２ｃ側では、貫通電極１０６ａ〜１０６ｃが貫通孔１０３ａ〜１０３ｃからそれぞれはみ出すように構成され、貫通電極１０６ａ〜１０６ｃは、シード層１０５ａ〜１０５ｃを介してパッド電極１０２ａ〜１０２ｃと接続されている。
そして、貫通電極１０６ａ〜１０６ｃがそれぞれ埋め込まれた半導体チップ１０１ａ〜１０１ｃは、貫通電極１０６ａ〜１０６ｃ同士が接合するようにして積層され、積層された半導体チップ１０１ａ〜１０１ｃの間には樹脂１０７ａ、１０７ｂが充填されている。
【０００５】
図８は従来の半導体モジュールのその他の構成を示す断面図である。
図８において、インターポーザ基板１１１の両面には配線１１２、１１３がそれぞれ形成され、各面に形成された配線１１２、１１３は、インターポーザ基板１１１に形成されたスルーホール配線を介して接続されている。
そして、インターポーザ基板１１１の裏面には、はんだボール１１４が配置され、はんだボール１１４は配線１１３に接続されている。
【０００６】
一方、インターポーザ基板１１１の表面には、接着層１１７を介して半導体チップ１１５が実装されている。ここで、半導体チップ１１５には、パッド電極１１６が設けられ、パッド電極１１９は、導電性ワイヤ１２４を介して配線１１２に接続されている。
また、半導体チップ１１５の表面には、パッド電極１１６上を避けるようにして半導体チップ１１８が実装され、半導体チップ１１８は接着層１２０を介して半導体チップ１１５上に固定されている。ここで、半導体チップ１１８には、パッド電極１１９が設けられ、パッド電極１１９は、導電性ワイヤ１２５を介して配線１１２に接続されている。
【０００７】
また、半導体チップ１１８の表面には、パッド電極１１９上を避けるようにして半導体チップ１２１が実装され、半導体チップ１２１は接着層１２３を介して半導体チップ１１８上に固定されている。ここで、半導体チップ１２１には、パッド電極１２２が設けられ、パッド電極１２２は、導電性ワイヤ１２６を介して配線１１２に接続されている。
【０００８】
そして、インターポーザ基板１１１上の半導体チップ１１５、１１８、１２１は、導電性ワイヤ１２４、１２５、１２６とともに封止樹脂１２７により封止されている。
【０００９】
【発明が解決しようとする課題】
しかしながら、図７の半導体モジュールでは、上下層の貫通電極１０６ａ〜１０６ｃを接合させることにより、半導体チップ１０１ａ〜１０１ｃの積層が行われ、各半導体チップ１０１ａ〜１０１ｃの貫通電極１０６ａ〜１０６ｃの配置位置が一致している必要がある。
【００１０】
このため、図７の半導体モジュールでは、パッド電極１０２ａ〜１０２ｃの配置位置の異なる半導体チップを積層することができず、同種チップの積層に限られるという問題があった。
また、図８の半導体モジュールでは、導電性ワイヤ１２４、１２５、１２６をパッド電極１１６、１１９、１２２にそれぞれ接続できるようにするため、パッド電極１１６、１１９、１２２上を避けるようにして、半導体チップ１１５、１１８、１２１を積層する必要がある。
【００１１】
このため、図８の半導体モジュールでは、上層に配置される半導体チップ１１５、１１８、１２１のサイズを小さくする必要があり、積層できる半導体チップ１１５、１１８、１２１のサイズに制限があるという問題があった。
さらに、図８の半導体モジュールでは、多種・多数の半導体チップ１１５、１１８、１２１が、半導体チップ１１５、１１８、１２１と材質の異なるインターポーザ基板１１１上に実装されると、半導体チップ１１５、１１８、１２１とインターポーザ基板１１１との線膨張係数の違いにより、インターポーザ基板１１１の反りが誘発され易くなり、多種・多数の半導体チップ１１５、１１８、１２１を積層した際の実装信頼性が劣化するという問題があった。
【００１２】
そこで、本発明の目的は、端子電極の配置位置が異なる場合においても、チップサイズの限定を伴うことなく、半導体チップを積層することが可能となるとともに、実装信頼性を向上させることが可能なインターポーザ基板、半導体装置、半導体モジュール、電子機器および半導体モジュールの製造方法を提供することである。
【００１３】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係るインターポーザ基板によれば、半導体基板と、前記半導体基板に設けられたパッド電極と、前記パッド電極の位置に対応して設けられた貫通電極と、前記半導体基板上に設けられ、前記貫通電極と異なる位置に設けられた再配置領域と、前記再配置領域と前記貫通電極とを接続する配線層とを備えることを特徴とする。
【００１４】
これにより、ＩＣチップの貫通電極の配置位置に対応して、半導体基板上に再配置領域を配置することで、ＩＣチップの貫通電極の配置位置と、半導体基板の貫通電極の配置位置が異なる場合においても、ＩＣチップの貫通電極を半導体基板の貫通電極に接続することが可能となるとともに、半導体基板とそこに実装されるＩＣチップとの線膨張係数を一致させることが可能となる。
【００１５】
このため、ＩＣチップの端子電極の配置位置が異なる場合においても、ＩＣチップの端子電極の配置位置上を避けることなく、ＩＣチップを積層することが可能となり、チップサイズの限定を伴うことなく、多種・多数のＩＣチップを積層することが可能となるとともに、多種・多数のＩＣチップを積層した際の実装信頼性の劣化を抑制することが可能となる。
【００１６】
また、本発明の一態様に係るインターポーザ基板によれば、前記半導体基板に設けられ、半導体チップの搭載領域外に配置された矩形状の開口部とを備えることを特徴とする。
これにより、半導体基板にかかる応力を開口部の位置で遮断することが可能となり、多種・多数のＩＣチップが半導体基板上に積層された場合においても、実装信頼性を向上させることが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置によれば、半導体チップが搭載されたインターポーザ基板と、前記インターポーザ基板に設けられ、前記半導体チップの搭載領域外に配置された矩形状の開口部とを備えることを特徴とする。
これにより、インターポーザ基板にかかる応力を開口部の位置で遮断することが可能となり、半導体チップの搭載領域の反りを低減することが可能となる。
【００１８】
このため、半導体チップとインターポーザ基板との材質が異なる場合においても、半導体チップを実装した際の実装信頼性を向上させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記開口部は、前記半導体チップの各辺に沿って配置されたスリットまたは溝であることを特徴とする。
これにより、インターポーザ基板にかかる応力を半導体チップの搭載領域の周囲で遮断することが可能となり、半導体チップの搭載領域の反りを低減させて、半導体チップをインターポーザ基板に実装した際の実装信頼性を向上させることが可能となる。
【００１９】
また、本発明の一態様に係る半導体装置によれば、前記インターポーザ基板は半導体基板であることを特徴とする。
これにより、インターポーザ基板とそこに実装される半導体チップとの線膨張係数を一致させることが可能となり、多種・多数の半導体チップを実装した際の実装信頼性の劣化を抑制することが可能となる。
【００２０】
また、本発明の一態様に係る半導体装置によれば、前記半導体基板に形成された受動素子をさらに備えることを特徴とする。
これにより、インターポーザ基板自体に受動素子を組み込むことが可能となり、半導体チップの積層を効率よく行うことが可能となる。
また、本発明の一態様に係る半導体装置によれば、第１の貫通電極が形成された半導体チップと、第２の貫通電極が形成され、前記半導体チップが搭載された半導体基板と、前記半導体基板上に形成され、前記第１の貫通電極を配置する配置領域と、前記半導体基板上に形成され、前記第２の貫通電極と前記配置領域とを接続する配線層とを備えることを特徴とする。
【００２１】
これにより、半導体チップの第１の貫通電極の配置位置に対応して、半導体基板上に配置領域を配置することで、半導体チップの第１の貫通電極の配置位置と、半導体基板の第２の貫通電極の配置位置が異なる場合においても、半導体チップの第１の貫通電極を半導体基板の第２の貫通電極に接続することが可能となるとともに、半導体基板と半導体チップとの線膨張係数を一致させることが可能となる。
【００２２】
このため、半導体チップの端子電極の配置位置が異なる場合においても、半導体チップの端子電極の配置位置上を避けることなく、半導体チップを積層することが可能となり、チップサイズの限定を伴うことなく、多種・多数の半導体チップを積層することが可能となるとともに、多種・多数の半導体チップを積層した際の実装信頼性の劣化を抑制することが可能となる。
【００２３】
また、本発明の一態様に係る半導体モジュールによれば、半導体チップの搭載領域外に矩形状の開口部が設けられたインターポーザ基板と、前記インターポーザ基板を介して積層された半導体チップとを備えることを特徴とする。
これにより、インターポーザ基板にかかる応力を開口部の位置で遮断することが可能となり、半導体チップの搭載領域の反りを低減することが可能となる。
【００２４】
このため、半導体チップとインターポーザ基板との材質が異なる場合においても、半導体チップを実装した際の実装信頼性の劣化を抑制しつつ、多種・多数の半導体チップを積層することが可能となる。
また、本発明の一態様に係る半導体モジュールによれば、前記半導体チップは、パッド電極の配置が異なっていることを特徴とする。
【００２５】
これにより、チップサイズに限定を受けることなく、多種・多数の半導体チップを積層することが可能となり、半導体モジュールの小型・軽量・多機能化を図ることが可能となる。
また、本発明の一態様に係る半導体モジュールによれば、第１の貫通電極が形成された第１の半導体チップと、第２の貫通電極が形成され、前記第１の半導体チップが主面側に搭載された半導体基板と、前記半導体基板の主面上に形成され、前記第１の貫通電極を配置する配置領域と、前記半導体基板上の主面上に形成され、前記第２の貫通電極の一端と前記配置領域とを接続する配線層と、前記第１の貫通電極と配置の異なる第３の貫通電極が形成され、前記第３の貫通電極が前記第２の貫通電極の他端と接合するようにして、前記半導体基板の裏面側に搭載された第２の半導体チップとを備えることを特徴とする。
【００２６】
これにより、第１の半導体チップの第１の貫通電極の配置位置に対応して、半導体基板の主面上に配置領域を配置することで、第１の半導体チップの第１の貫通電極の配置位置と、第２の半導体チップの第３の貫通電極の配置位置とが異なる場合においても、第２の貫通電極を介し第１の貫通電極と第３の貫通電極とを接続することが可能となるとともに、半導体基板と第１および第２の半導体チップとの線膨張係数を一致させることが可能となる。
【００２７】
このため、第１および第２の半導体チップの端子電極の配置位置が異なる場合においても、第１および第２の半導体チップの端子電極の配置位置上を避けることなく、第１および第２の半導体チップを積層することが可能となり、チップサイズの限定を伴うことなく、第１および第２の半導体チップを積層することが可能となるとともに、第１および第２の半導体チップを積層した際の実装信頼性の劣化を抑制することが可能となる。
【００２８】
また、本発明の一態様に係る電子機器によれば、半導体チップが搭載されたインターポーザ基板と、前記インターポーザ基板に設けられ、前記半導体チップの搭載領域外に配置された矩形状の開口部と、前記インターポーザ基板を介して前記半導体チップに接続された電子部品とを備えることを特徴とする。
これにより、半導体チップとインターポーザ基板との材質が異なる場合においても、半導体チップを実装した際の実装信頼性の劣化を抑制しつつ、多種・多数の半導体チップを積層することが可能となり、電子機器の小型・軽量化を図りつつ、電子機器の多機能化を図ることが可能となる。
【００２９】
また、本発明の一態様に係る半導体モジュールの製造方法によれば、半導体チップの搭載領域外に矩形状の開口部が設けられたインターポーザ基板上に第１の半導体チップを搭載する工程と、前記インターポーザ基板を介し、前記第１の半導体チップとパッド電極の配置の異なる第２の半導体チップを積層する工程とを備えることを特徴とする。
【００３０】
これにより、半導体チップとインターポーザ基板との材質が異なる場合においても、半導体チップを実装した際の実装信頼性の劣化を抑制しつつ、多種・多数の半導体チップを積層することが可能となり、半導体モジュールの小型・軽量・多機能化を図ることが可能となる。
【００３１】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について、図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線で切断した断面図である。なお、この第１実施形態は、インターポーザ基板１にスリット２ａを設けるようにしたものである。
【００３２】
図１において、インターポーザ基板１の両面には配線２ａ、２ｃがそれぞれ形成され、各面に形成された配線２ａ、２ｃは、インターポーザ基板１に形成されたスルーホール配線２ｂを介して接続されている。そして、インターポーザ基板１の裏面には、はんだボール３が配置され、はんだボール３は配線２ｃに接続されている。
【００３３】
また、インターポーザ基板１の表面には半導体チップ４が実装され、半導体チップ４には、パッド電極６を介してバンプ電極５が設けられている。そして、バンプ電極５は配線２ａと接続され、半導体チップ４は封止樹脂により封止される。
ここで、インターポーザ基板１にはスリット１ａが形成され、スリット１ａは、半導体チップ４の各辺に沿うようにして、半導体チップ４の搭載領域外に配置されるとともに、配線１ａは、スリット１ａ上を横断するように配置されている。
【００３４】
これにより、インターポーザ基板１にかかる応力をスリット１ａの位置で遮断することが可能となり、半導体チップ４の搭載領域の反りを低減することが可能となる。
このため、半導体チップ４とインターポーザ基板１との材質が異なる場合においても、半導体チップ４にかかる応力を低減させて、半導体チップ４をインターポーザ基板１上に実装した際の実装信頼性を向上させることが可能となる。
【００３５】
なお、インターポーザ基板１としては、例えば、ガラスエポキシ基板、セラミック基板、多層配線基板、ビルドアップ多層基板などの他、半導体基板などを用いることができる。
また、図１の実施形態では、インターポーザ基板１にスリット１ａを設けるようにしたが、スリット１ａの代わりに、溝や貫通孔などを設けるようにしてもよく、スリット、溝および貫通孔などを混在させて設けるようにしてもよい。
【００３６】
さらに、図１の実施形態では、半導体チップ４の各辺に沿うようにしてスリット１ａを配置する方法について説明したが、スリット１ａを配置位置は、半導体チップ４の各辺に沿うようにする方法に限られず、例えば、インターポーザ基板１の対角線上に配置するようにしてもよい。
図２（ａ）は、本発明の第２実施形態に係る半導体装置の概略構成を示す平面図、図２（ｂ）は、図２（ａ）のＢ−Ｂ線で切断した断面図である。なお、この第２実施形態は、インターポーザ基板として半導体基板１１を使用するとともに、スリット１１ａおよび受動素子を半導体基板１１に設けるようにしたものである。
【００３７】
図２において、半導体基板１１には、不純物拡散層１８からなる抵抗素子が形成されるとともに、Ｐ型不純物拡散層１９とＮ型不純物拡散層２０との接合面で構成される容量素子が形成され、半導体基板１１の両面には、絶縁層１７ａ、１７ｂが形成されている。
なお、半導体基板１１としては、例えば、シリコン基板、ＳｉＧｅ基板、ＧａＡｓ基板、ＩｎＰ基板などを用いることができ、半導体基板１１の材質は、半導体基板１１上に搭載される半導体チップ１４の材質と一致するように選択することができる。また、絶縁層１７ａ、１７ｂとしては、例えば、シリコン酸化膜、シリコン窒化膜、またはポリイミド膜などを用いることができる。
【００３８】
そして、各絶縁層１７ａ、１７ｂ上には、配線１２ａ、１２ｃがそれぞれ形成され、不純物拡散層１８からなる抵抗素子およびＰ型不純物拡散層１９とＮ型不純物拡散層２０との接合面で構成される容量素子は、配線１２ａにそれぞれ接続されるとともに、各絶縁層１７ａ、１７ｂ上に形成された配線１２ａ、１２ｃは、半導体基板１１に形成されたスルーホール配線１２ｂを介して接続されている。そして、半導体基板１１の裏面には、はんだボール１３が配置され、はんだボール１３は配線１２ｃに接続されている。
【００３９】
また、半導体基板１１の表面には半導体チップ１４が実装され、半導体チップ１４には、パッド電極１６を介してバンプ電極１５が設けられている。そして、バンプ電極１５は配線１２ａと接続され、半導体チップ１４は封止樹脂により封止される。
また、半導体基板１１にはスリット１１ａが形成され、スリット１１ａは、半導体チップ１４の各辺に沿うようにして、半導体チップ１４の搭載領域外に配置されるとともに、配線１２ａは、スリット１１ａ上を横断するように配置されている。
【００４０】
これにより、半導体基板１１とそこに実装される半導体チップ１４との線膨張係数を一致させることが可能となるとともに、半導体基板１１にかかる応力をスリット１１ａの位置で遮断することが可能となり、半導体チップ１４の搭載領域の反りを低減することが可能となる。
このため、半導体チップ１４にかかる応力を低減させて、半導体チップ１４を半導体基板１１上に実装した際の実装信頼性を向上させることが可能となる。
【００４１】
また、半導体チップ１４が搭載される半導体基板１１に抵抗や容量などの受動素子を形成することにより、抵抗や容量などの受動素子を外付けする必要がなくなり、半導体装置の実装工程を簡略化することが可能となるとともに、半導体モジュールの高密度実装を可能として、半導体モジュールの小型化を図ることが可能となる。
【００４２】
なお、上述した実施形態では、半導体チップ１４が搭載される半導体基板１１に抵抗素子および容量素子を形成する方法について説明したが、抵抗素子および容量素子以外にも、例えば、サージ電流などから半導体チップ１４を保護するためのダイオードなどを半導体基板１１に形成するようにしてもよい。
図３は、本発明の第３実施形態に係る半導体モジュールの概略構成を示す断面図である。なお、この第３実施形態は、スリット３２ａ〜３２ｃが設けられたインターポーザ基板３１ａ〜３１ｃを用いて、多種・多数の半導体チップ４１ａ〜４１ｇを積層するようにしたものである。
【００４３】
図３において、インターポーザ基板３１ａ〜３１ｃの両面には配線３３ａ〜３３ｃ、３５ａ〜３５ｃがそれぞれ形成され、各面にそれぞれ形成された配線３３ａ〜３３ｃ、３５ａ〜３５ｃは、各インターポーザ基板１１１にそれぞれ形成されたスルーホール配線３４ａ〜３４ｃを介して接続されている。そして、インターポーザ基板３１ａの裏面には、はんだボール３６が配置され、はんだボール３６は配線３５ａに接続されている。
【００４４】
一方、各半導体チップ４１ａ〜４１ｇの能動面には、パッド電極４２ａ〜４２ｇがそれぞれ形成されている。そして、半導体チップ４１ａ〜４１ｅの各パッド電極４２ａ〜４２ｅの位置には、各半導体チップ４１ａ〜４１ｅをそれぞれ貫通する貫通孔４３ａ〜４３ｅが形成されるとともに、半導体チップ４１ｆ、４１ｇの各パッド電極４２ｆ、４２ｇ上には、バンプ電極４３ｆ、４３ｇが形成されている。ここで、半導体チップ４１ａ〜４１ｇとしては、必ずしも同一種類に限定されることなく、多種・多様の半導体チップ４１ａ〜４１ｇを用いることができる。
【００４５】
そして、各貫通孔４３ａ〜４３ｅ内の表面には、絶縁膜４４ａ〜４４ｅがそれぞれ形成され、絶縁膜４４ａ〜４４ｅが形成された各貫通孔４３ａ〜４３ｅ内には、貫通電極４５ａ〜４５ｅがそれぞれ埋め込まれている。ここで、各半導体チップ４１ａ〜４１ｅにそれぞれ埋め込まれた貫通電極４５ａ〜４５ｅは、各半導体チップ４１ａ〜４１ｅに対して上下に突出するように構成されている。
【００４６】
また、パッド電極４２ａ〜４２ｅ側では、貫通電極４５ａ〜４５ｅが貫通孔４３ａ〜４３ｅからそれぞれはみ出すように構成され、貫通電極４５ａ〜４５ｅは、パッド電極４２ａ〜４２ｅと接続されている。
なお、貫通電極４５ａ〜４５ｅとしては、例えば、ニッケルＮｉ、銅Ｃｕ、金Ａｕなどからなる１層構造の他、ニッケルＮｉ、銅Ｃｕ、金Ａｕなどの金属上にＳｎ、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ、Ｓｎ−Ｃｕ、Ｓｎ−Ｚｕなどのハンダ材が積層された２層構造を用いるようにしてもよい。
【００４７】
また、貫通電極４５ａ〜４５ｅの形成は、電解メッキまたは無電解メッキを用いる方法のほか、例えば、インクジェット法により、導電性スラリーや導電性ペーストなどを貫通孔４３ａ〜４３ｅ内に吐出させるようにしてもよい。
そして、インターポーザ基板３１ａの表面には、半導体チップ４１ａ、４１ｂがそれぞれ実装され、各半導体チップ４１ａ、４１ｂに設けられた貫通電極４５ａ、４５ｂの下端は、インターポーザ基板３１ａの配線３３ａ上にそれぞれ配置されている。そして、各半導体チップ４１ａ、４１ｂのパッド電極４２ａ、４２ｂは、貫通電極４５ａ、４５ｂをそれぞれ介して、インターポーザ基板３１ａの配線３３ａと接続され、さらに、スルーホール配線３４ａを介して、ハンダボール３６と接続されている。
【００４８】
また、半導体チップ４１ａ、４１ｂ上には、インターポーザ基板３１ｂが配置され、各半導体チップ４１ａ、４１ｂに設けられた貫通電極４５ａ、４５ｂの上端は、インターポーザ基板３１ｂの配線３５ｂ下にそれぞれ配置されている。
一方、インターポーザ基板３１ｂの表面には、半導体チップ４１ｃ〜４１ｅがそれぞれ実装され、各半導体チップ４１ｃ〜４１ｅに設けられた貫通電極４５ｃ〜４５ｅの下端は、インターポーザ基板３１ｂの配線３３ｂ上にそれぞれ配置されている。そして、各半導体チップ４１ｃ〜４１ｅのパッド電極４２ｃ〜４２ｅは、貫通電極４５ｃ〜４５ｅをそれぞれ介して、インターポーザ基板３１ｂの配線３３ｂと接続され、さらに、スルーホール配線３４ｂを介して、半導体チップ４１ａ、４１ｂの貫通電極４５ａ、４５ｂとそれぞれ接続されている。
【００４９】
また、半導体チップ４１ｃ〜４１ｅ上には、インターポーザ基板３１ｃが配置され、各半導体チップ４１ｃ〜４１ｅに設けられた貫通電極４５ｃ〜４５ｅの上端は、インターポーザ基板３１ｃの配線３５ｃ下にそれぞれ配置されている。
一方、インターポーザ基板３１ｃの表面には、半導体チップ４１ｆ、４１ｇがそれぞれフィースダウン実装され、各半導体チップ４１ｆ、４１ｇに設けられたバンプ電極４３ｆ、４３ｇは、インターポーザ基板３１ｃの配線３３ｃ上にそれぞれ配置されている。そして、各半導体チップ４１ｆ、４１ｇのパッド電極４２ｆ、４２ｇは、インターポーザ基板３１ｃの配線３３ｃと接続され、さらに、スルーホール配線３４ｃを介して、半導体チップ４１ｃ〜４１ｅの貫通電極４５ｃ〜４５ｅとそれぞれ接続されている。
【００５０】
ここで、インターポーザ基板３１ａ〜３１ｃには、スリット３２ａ〜３２ｃがそれぞれ形成されている。そして、スリット３２ａは、半導体チップ４１ａ、４１ｂの各辺にそれぞれ沿うようにして、半導体チップ４１ａ、４１ｂの搭載領域外に配置され、スリット３２ｂは、半導体チップ４１ｃ〜４１ｅの各辺にそれぞれ沿うようにして、半導体チップ４１ｃ〜４１ｅの搭載領域外に配置され、スリット３２ｃは、半導体チップ４１ｆ、４１ｇの各辺にそれぞれ沿うようにして、半導体チップ４１ｆ、４１ｇの搭載領域外に配置されている。
【００５１】
これにより、インターポーザ基板３１ａ〜３１ｃを用いて、多種・多数の半導体チップ４１ａ〜４１ｇを積層した場合においても、インターポーザ基板３１ａ〜３１ｃにかかる応力をスリット３２ａ〜３２ｃの位置で遮断することが可能となり、半導体チップ４１ａ〜４１ｇの搭載領域の反りを低減することが可能となる。
【００５２】
このため、半導体チップ４１ａ〜４１ｇとインターポーザ基板３１ａ〜３１ｃとの材質が異なる場合においても、半導体チップ４１ａ〜４１ｇにかかる応力を低減することが可能となり、インターポーザ基板３１ａ〜３１ｃを用いて多種・多数の半導体チップ４１ａ〜４１ｇを積層した際の実装信頼性を向上させることが可能となる。
【００５３】
図４は、本発明の第４実施形態に係る半導体モジュールの概略構成を示す断面図である。なお、この第４実施形態は、インターポーザ基板として半導体基板５１ａ〜５１ｃを用いることにより、多種・多数の半導体チップ６１ａ〜６１ｄを積層するようにしたものである。
図４において、半導体基板５１ａ〜５１ｃ上には、パッド電極５２ａ〜５２ｃがそれぞれ形成されるとともに、各半導体基板５１ａ〜５１ｃ上に搭載される半導体チップ６１ａ〜６１ｄの貫通電極６５ａ〜６５ｄの配置位置にそれぞれ対応して、配置領域５４ａ〜５４ｃが形成されている。そして、各配置領域５４ａ〜５４ｃは、半導体基板５１ａ〜５１ｃ上に形成された配線５３ａ〜５３ｃをそれぞれ介してパッド電極５２ａ〜５２ｃに接続されている。
【００５４】
また、例えば、半導体基板５１ｃには、必要に応じて不純物拡散層５８からなる抵抗素子が形成され、不純物拡散層５８からなる抵抗素子は、配線５３ｃに接続されている。
また、半導体基板５１ａ〜５１ｃの各パッド電極５２ａ〜５２ｃの位置には、各半導体基板５１ａ〜５１ｃをそれぞれ貫通する貫通孔５３ａ〜５３ｃが形成されている。
【００５５】
そして、各貫通孔５３ａ〜５３ｃ内の表面には、絶縁膜５４ａ〜５４ｃがそれぞれ形成され、絶縁膜５４ａ〜５４ｃが形成された各貫通孔５３ａ〜５３ｃ内には、貫通電極５５ａ〜５５ｃがそれぞれ埋め込まれている。ここで、各半導体基板５１ａ〜５１ｃにそれぞれ埋め込まれた貫通電極５５ａ〜５５ｃは、各半導体基板５１ａ〜５１ｃに対して上下に突出するように構成されている。
【００５６】
また、パッド電極５２ａ〜５２ｃ側では、貫通電極５５ａ〜５５ｃが貫通孔５３ａ〜５３ｃからそれぞれはみ出すように構成され、貫通電極５５ａ〜５５ｃは、パッド電極５２ａ〜５２ｃと接続されている。
なお、貫通電極５５ａ〜５５ｃとしては、例えば、ニッケルＮｉ、銅Ｃｕ、金Ａｕなどからなる１層構造の他、ニッケルＮｉ、銅Ｃｕ、金Ａｕなどの金属上にＳｎ、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ、Ｓｎ−Ｃｕ、Ｓｎ−Ｚｕなどのハンダ材が積層された２層構造を用いるようにしてもよい。
【００５７】
また、貫通電極５５ａ〜５５ｃの形成は、電解メッキまたは無電解メッキを用いる方法のほか、例えば、インクジェット法により、導電性スラリーや導電性ペーストなどを貫通孔５３ａ〜５３ｃ内に吐出させるようにしてもよい。
一方、各半導体チップ６１ａ〜６１ｄの能動面には、パッド電極６２ａ〜６２ｄがそれぞれ形成されている。そして、半導体チップ６１ａ〜６１ｃの各パッド電極６２ａ〜６２ｃの位置には、各半導体チップ６１ａ〜６１ｃをそれぞれ貫通する貫通孔６３ａ〜６３ｃが形成されるとともに、半導体チップ６１ｄのパッド電極６２ｄ上には、バンプ電極６３ｄが形成されている。ここで、半導体チップ６１ａ〜６１ｄとしては、必ずしも同一種類に限定されることなく、多種・多様の半導体チップ６１ａ〜６１ｄを用いることができる。
【００５８】
そして、各貫通孔６３ａ〜６３ｃ内の表面には、絶縁膜６４ａ〜６４ｃがそれぞれ形成され、絶縁膜６４ａ〜６４ｃが形成された各貫通孔６３ａ〜６３ｃ内には、貫通電極６５ａ〜６５ｃがそれぞれ埋め込まれている。ここで、各半導体チップ６３ａ〜６３ｃにそれぞれ埋め込まれた貫通電極６５ａ〜６５ｃは、各半導体チップ６３ａ〜６３ｃに対して上下に突出するように構成されている。
【００５９】
また、パッド電極６２ａ〜６２ｃ側では、貫通電極６５ａ〜６５ｃが貫通孔６３ａ〜６３ｃからそれぞれはみ出すように構成され、貫通電極６５ａ〜６５ｃは、パッド電極６２ａ〜６２ｃと接続されている。
そして、半導体基板５１ａの表面には、半導体チップ６１ａが実装され、各半導体チップ６１ａに設けられた貫通電極６５ａの下端は、半導体基板５１ａの配置領域５４ａ上に配置されている。そして、半導体チップ６１ａのパッド電極６２ａは、貫通電極６５ａを介して、半導体基板５１ａの配置領域５４ａと接続され、さらに、半導体基板５１ａ上に形成された配線５３ａを介して、半導体基板５１ａの貫通電極５７ａと接続されている。
【００６０】
また、半導体チップ６１ａ上には、半導体基板５１ｂが配置され、半導体チップ６１ａに設けられた貫通電極６５ａの上端は、半導体基板５１ｂの貫通電極５７ｂ下に配置されている。
一方、半導体基板５１ｂの表面には、半導体チップ６１ｂ、６１ｃがそれぞれ実装され、各半導体チップ６１ｂ、６１ｃに設けられた貫通電極６５ｂ、６５ｃの下端は、半導体基板５１ｂの配置領域５３ｂ上にそれぞれ配置されている。そして、各半導体チップ６１ｂ、６１ｃのパッド電極６２ｂ、６２ｃは、貫通電極６５ｂ、６５ｃをそれぞれ介して、半導体基板５１ｂの配置領域５４ｂとそれぞれ接続され、さらに、半導体基板５１ｂ上に形成された配線５３ｂを介して、半導体基板５１ｂの貫通電極５７ｂと接続されている。
【００６１】
また、半導体チップ６１ｂ、６１ｃ上には、半導体基板５１ｃが配置され、各半導体チップ６１ｂ、６１ｃに設けられた貫通電極６５ｂ、６５ｃの上端は、半導体基板５１ｃの貫通電極５７ｃ下にそれぞれ配置されている。
一方、半導体基板５１ｃの表面には、半導体チップ６１ｄがフィースダウン実装され、半導体チップ６１ｄに設けられたバンプ電極６３ｄは、半導体基板５１ｃの配置領域５４ｃ上に配置されている。そして、半導体チップ６１ｄのパッド電極６２ｄは、半導体基板５１ｃの配置領域５４ｃと接続され、さらに、半導体基板５１ｃ上に形成された配線５３ｃを介して、半導体基板５１ｃの貫通電極５７ｃと接続されている。
【００６２】
これにより、半導体チップ６１ａ〜６１ｄの貫通電極６５ａ〜６５ｄの配置位置にそれぞれ対応して、半導体基板５１ａ〜５１ｃの主面上に配置領域５４ａ〜５４ｃをそれぞれ配置することで、半導体チップ６１ａ〜６１ｄのパッド電極６２ａ〜６２ｄの配置位置が互いに異なる場合においても、半導体基板５１ａ〜５１ｃの貫通電極５７ａ〜５７ｃをそれぞれ介し、各半導体チップ６１ａ〜６１ｄのパッド電極６２ａ〜６２ｄを層間接続することが可能となるとともに、半導体チップ６１ａ〜６１ｄと半導体基板５１ａ〜５１ｃとの線膨張係数を一致させることが可能となる。
【００６３】
このため、各半導体チップ６１ａ〜６１ｄのパッド電極６２ａ〜６２ｄの配置位置が互いに異なる場合においても、半導体チップ６１ａ〜６１ｄのパッド電極６２ａ〜６２ｄ上を避けることなく、半導体チップ６１ａ〜６１ｄを積層することが可能となり、チップサイズの限定を伴うことなく、半導体チップ６１ａ〜６１ｄを積層することが可能となるとともに、半導体チップ６１ａ〜６１ｄを積層した際の実装信頼性の劣化を抑制することが可能となる。
【００６４】
なお、上述した実施形態では、半導体チップ６１ｄが搭載される半導体基板５１ｃに不純物拡散層５８からなる抵抗素子を形成する方法について説明したが、抵抗素子以外にも、例えば、容量素子やダイオードなどの受動素子を半導体基板５１ａ〜５１ｃに形成するようにしてもよく、半導体基板５１ａ〜５１ｃに受動素子がなくてもよい。
【００６５】
また、半導体チップ６１ａ〜６１ｄの各辺にそれぞれ沿うようにして、半導体チップ６１ａ〜６１ｄの搭載領域外の半導体基板５１ａ〜５１ｃにスリット、溝または貫通孔などを設けるようにしてもよい。
図５、図６は、本発明の第５実施形態に係る半導体モジュールの製造方法を示す断面図である。なお、この第５実施形態は、半導体チップ９１ｂの貫通電極９６ｂを配置する配置領域７５を半導体基板７１上に設けることにより、パッド電極９２ａ、９２ｂの配置の異なる半導体チップ９１ａ、９１ｂを層間接続するようにしたものである。
【００６６】
図５（ａ）において、半導体基板７１の主面７１ａ上には、半導体基板７１が積層される図６（ｄ）の半導体チップ９１ａの貫通電極９６ａの配置位置に対応して、パッド電極７３が形成されている。また、半導体基板７１の主面７１ａ上には、半導体基板７１上に搭載される図６（ｄ）の半導体チップ９１ｂの貫通電極９６ｂの配置位置に対応して、配置領域７５が形成され、配置領域７５は、半導体基板７１上に形成された配線７４を介してパッド電極７３に接続されている。さらに、半導体基板７１の主面７１ａ上には、必要に応じて不純物拡散層７６からなる抵抗素子が形成され、不純物拡散層７６からなる抵抗素子は、配線７４に接続されている。
【００６７】
そして、例えば、フォトリソグラフィー技術およびドライエッチング技術を用いることにより、パッド電極７３を介して掘り込み部７２を半導体基板７１に形成する。
ここで、半導体基板７１の厚みは、例えば、６インチウェハを用いた場合、６２５μｍ、８インチウェハを用いた場合、７２５μｍとすることができ、掘り込み部５３の深さは、例えば、７０μｍとすることができる。
【００６８】
次に、図５（ｂ）に示すように、例えば、フォトリソグラフィー技術およびＣＶＤ技術を用いることにより、掘り込み部７２内の底面および側面に絶縁膜７７を形成する。なお、絶縁膜７７としては、例えば、酸化珪素膜または窒化珪素膜などを用いることができる。
次に、図５（ｃ）に示すように、例えば、スパッタまたは蒸着などにより、掘り込み部７２内を含む半導体基板７１上にシード電極７８を形成する。なお、シード電極７８としては、例えば、ニッケルＮｉ、クロムＣｒ、チタンＴｉ、タングステンＷなどの導電材料を用いることができる。
【００６９】
そして、掘り込み部７２に対応した位置に開口部７９´が設けられたメッキレジスト層７９を、シード電極７８が形成された半導体基板７１上に形成する。
そして、シード電極７９をメッキ端子とした電解メッキを行うことにより、メッキレジスト層７９に設けられた開口部７９´を介し、掘り込み部７２内に埋め込み電極８０を形成する。
【００７０】
ここで、埋め込み電極８０は、掘り込み部７２上に盛り上がるようにして、掘り込み部７２だけでなく、開口部７９´を埋め込むように形成することができる。これにより、埋め込み電極８０を半導体基板７１上に突出させることができ、図６（ｄ）における層間接続を安定して行うことができる。なお、埋め込み電極８０としては、例えば、ニッケルＮｉ、銅Ｃｕ、金Ａｕなどを用いることができる。
【００７１】
次に、図５（ｄ）に示すように、メッキレジスト層７９およびシード電極７８を除去することにより、半導体基板７１の主面７１ａを露出させる。
次に、図６（ａ）に示すように、バックグラインドを用いて半導体基板７１の裏面７１ｂを研削することにより、半導体基板７１を薄型化する。
ここで、半導体基板７１の裏面７１ｂのバックグラインドは、絶縁膜７７が露出する手前で終了させ、バックグラインド後の半導体基板７１の厚みは、例えば、１００μｍとすることができる。
【００７２】
次に、図６（ｂ）に示すように、半導体基板７１の裏面７１ｂをドライエッチングすることにより、半導体基板７１をさらに薄型化し、掘り込み部７２を貫通させて、半導体基板７１に貫通孔７２´を形成するとともに、絶縁膜７７で覆われた埋め込み電極８０の先端を露出させて、貫通電極８０´を形成する。なお、ドライエッチング後の半導体基板７１の厚みは、例えば、５０μｍとすることができる。また、半導体基板７１の裏面７１ｂのドライエッチング時のエッチングガスとしては、例えば、Ｃｌ２、ＨＢｒ、ＳＦ６などを用いることができる。
【００７３】
次に、図６（ｃ）に示すように、貫通電極８０´の先端の絶縁膜７７をドライエッチングすることにより、貫通電極８０´の先端の絶縁膜７７を除去する。なお、貫通電極８０´の先端の絶縁膜７７のドライエッチング時のエッチングガスとしては、例えば、Ｃｌ２、ＨＢｒ、ＳＦ６などを用いることができる。
次に、図６（ｄ）に示すように、貫通電極８０´が形成された半導体基板７１を介し、半導体チップ９１ａ、９１ｂを積層する。
【００７４】
ここで、各半導体チップ９１ａ、９１ｂの能動面にはパッド電極９２ａ、９２ｂがそれぞれ形成されている。そして、半導体チップ９１ａ、９１ｂの各パッド電極９２ａ、９２ｂの位置には、各半導体チップ９１ａ、９１ｂをそれぞれ貫通する貫通孔９３ａ、９３ｂが形成されている。ここで、半導体チップ９１ａ、９１ｂとしては、必ずしも同一種類に限定されることなく、多種・多様の半導体チップ９１ａ、９１ｂを用いることができる。
【００７５】
そして、各貫通孔９３ａ、９３ｂ内の表面には、絶縁膜９４ａ、９４ｂがそれぞれ形成され、絶縁膜９４ａ、９４ｂが形成された各貫通孔９３ａ、９３ｂ内には、シード電極９５ａ、９５ｂを介して貫通電極９６ａ、９６ｂがそれぞれ埋め込まれている。ここで、各半導体チップ９１ａ、９１ｂにそれぞれ埋め込まれた貫通電極９６ａ、９６ｂは、各半導体チップ９１ａ、９１ｂに対して上下に突出するように構成されている。
【００７６】
また、パッド電極９２ａ、９２ｂ側では、貫通電極９６ａ、９６ｂが貫通孔９３ａ、９３ｂからそれぞれはみ出すように構成され、貫通電極９６ａ、９６ｂは、シード電極９５ａ、９５ｂを介してパッド電極９２ａ、９２ｂと接続されている。
そして、半導体チップ９１ａ上には、半導体基板７１が配置され、半導体基板７１の貫通電極８０´は、半導体チップ９１ａの貫通電極９６ａ上に配置されている。そして、半導体基板７１のパッド電極７３は、貫通電極８０´を介して、半導体チップ９１ａの貫通電極９６ａと接続されている。
【００７７】
また、半導体基板７１上には、半導体チップ９１ｂが実装され、半導体チップ９１ｂに設けられた貫通電極９６ｂの下端は、半導体基板７１の配置領域７５上に配置されている。そして、半導体チップ９１ｂのパッド電極９２ｂは、貫通電極９６ｂを介して、半導体基板７１の配置領域７５と接続され、さらに、半導体基板７１上に形成された配線７４を介して、半導体基板７１の貫通電極８０´と接続されている。
【００７８】
ここで、半導体チップ９１ｂに設けられた貫通電極９６ｂの下端の突出量Ｈ１は、半導体基板７１に設けられた貫通電極８０´の上端の突出量Ｈ２よりも大きいことが好ましい。
これにより、貫通電極９６ｂを介し、半導体チップ９１ｂを半導体基板７１上に接合した場合においても、半導体チップ９１ｂが、半導体基板７１の貫通電極８０´と接触することを防止することができる。
【００７９】
このため、貫通電極８０´上を避けることなく、半導体チップ９１ｂを半導体基板７１上に配置することができ、半導体基板７１上に半導体チップ９１ｂを搭載する際の半導体チップ９１ｂのサイズの制限をなくして、多種・多様の半導体チップ９１ｂを半導体基板７１上に搭載することが可能となる。
なお、上述した半導体モジュールは、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ  Ｄｉｓｃ）プレーヤなどの電子機器に適用することができ、上述した半導体モジュールを用いることで、多種・多数の半導体チップの積層構造を実現することができ、電子機器の小型・軽量化を図りつつ、電子機器の多機能化を図ることが可能となる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の構成を示す図。
【図２】第２実施形態に係る半導体装置の構成を示す図。
【図３】第３実施形態に係る半導体モジュールの構成を示す図。
【図４】第４実施形態に係る半導体モジュールの構成を示す図。
【図５】第５実施形態に係る半導体モジュールの製造方法を示す図。
【図６】第５実施形態に係る半導体モジュールの製造方法を示す図。
【図７】従来の半導体モジュールの構成を示す図。
【図８】従来の半導体モジュールの構成を示す図。
【符号の説明】
１、３１ａ〜３１ｃ  インターポーザ基板、１ａ、１１ａ、３２ａ〜３２ｃ  スリット、２ａ、２ｃ、１２ａ、１２ｃ、３３ａ〜３３ｃ、３５ａ〜３５ｃ、５３ａ〜５３ｃ、７４  配線、２ｂ、１２ｂ、３４ａ〜３４ｃ  スルーホール配線、３、１３、３６  ハンダボール、４、１４、４１ａ〜４１ｇ、６１ａ〜６１ｄ、９１ａ、９１ｂ  半導体チップ、５、１５、４２ａ〜４２ｇ、５２ａ〜５２ｃ、６２ａ〜６２ｄ、７３、９２ａ、９２ｂ  パッド電極、６、１６、４３ｆ、４３ｇ、６３ｄ  バンプ電極、１１、５１ａ〜５１ｃ、７１  シリコン基板、１７ａ、１７ｂ、４４ａ〜４４ｅ、５６ａ〜５６ｃ、６４ａ〜６４ｃ、７７、９４ａ、９４ｂ  絶縁層、１８、７６  不純物拡散層、１９  Ｐ型不純物拡散層、２０Ｎ型不純物拡散層、４３ａ〜４３ｅ、５５ａ〜５５ｃ、６３ａ〜６３ｃ、７２´、９３ａ、９３ｂ  貫通孔、４５ａ〜４５ｅ、５７ａ〜５７ｃ、６５ａ〜６５ｃ、８０´、９６ａ、９６ｂ  貫通電極、５４ａ〜５４ｃ、７５  配置領域、７１ａ  表面、７１ｂ  裏面、７２  掘り込み部、７８、９５ａ、９５ｂ  シード層、７９  メッキレジスト層、８０  埋め込み電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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