(57)【要約】【課題】良好な特性を有する強誘電体膜の製造方法、およびこの製造方法により得られる強誘電体膜を提供する。【解決手段】本発明の強誘電体膜の製造方法は、複合酸化物を含む原材料体を結晶化することを含む、強誘電体膜の製造方法であって、（ａ）所定の圧力および温度の第１状態で熱処理を行ない、（ｂ）前記（ａ）の後に該第１状態と比して低い圧力および低い温度の第２状態に維持すること、を含み、前記（ａ）および（ｂ）を繰り返して行なうことにより結晶化が行なわれる。【選択図】        図１
2004296681.tif 000002
【特許請求の範囲】
【請求項１】
複合酸化物を含む原材料体を結晶化することを含む、強誘電体膜の製造方法であって、
（ａ）所定の圧力および温度の第１状態で熱処理を行ない、
（ｂ）前記（ａ）の後に該第１状態と比して低い圧力および低い温度の第２状態に維持すること、を含み、前記（ａ）および（ｂ）を繰り返して行なうことにより結晶化が行なわれる、強誘電体膜の製造方法。
【請求項２】
請求項１において、
前記（ａ）は、２気圧以上に加圧され、かつ体積比１０％以下の酸素を含む雰囲気である、強誘電体膜の製造方法。
【請求項３】
請求項１において、
前記（ａ）は、２気圧以上に加圧された状態でラピッド・サーマル・アニール法を用いて熱処理する、強誘電体膜の製造方法。
【請求項４】
請求項３において、
前記（ａ）は、体積比１０％以下の酸素を含む雰囲気中で行われる、強誘電体膜の製造方法。
【請求項５】
請求項１〜４のいずれかにおいて、
前記（ａ）では、少なくとも昇温前に２気圧以上に加圧することを含む、強誘電体膜の製造方法。
【請求項６】
請求項１〜５のいずれかに記載の強誘電体膜の製造方法により形成された、強誘電体膜。
【請求項７】
請求項５に記載の強誘電体膜を有する、強誘電体メモリ。
【請求項８】
基体の上に下部電極を形成し、
前記下部電極の上に複合酸化物を含む原材料体を結晶化することにより、強誘電体膜を形成し、
前記強誘電体膜の上に上部電極を形成すること、
を含む強誘電体キャパシタの製造方法であって、前記結晶化は、
（ａ）所定の圧力および所定の温度の第１状態で熱処理を行なうこと、
（ｂ）前記（ａ）の後に該第１状態と比して低い圧力および低い温度の第２状態に維持すること、
を含み、前記（ａ）および（ｂ）を繰り返して行なう、強誘電体キャパシタの製造方法。
【請求項９】
請求項８において、
前記（ａ）は、２気圧以上に加圧され、かつ体積比１０％以下の酸素を含む雰囲気である、強誘電体キャパシタの製造方法。
【請求項１０】
請求項８において、
前記（ａ）は、２気圧以上に加圧された状態でラピッド・サーマル・アニール法を用いて熱処理する、強誘電体キャパシタの製造方法。
【請求項１１】
請求項１０において、
前記（ａ）は、体積比１０％以下の酸素を含む雰囲気中で行われる、強誘電体キャパシタの製造方法。
【請求項１２】
請求項８〜１１のいずれかにおいて、
前記（ａ）は、少なくとも昇温前に２気圧以上に加圧することを含む、強誘電体キャパシタの製造方法。
【請求項１３】
請求項８〜１１のいずれかにおいて、
少なくとも前記上部電極を形成した後に、前記（ａ）と比して高い温度の熱処理を行なう、強誘電体キャパシタの製造方法。
【請求項１４】
請求項１３において、
前記熱処理は、２気圧以上に加圧された状態で行なわれる、強誘電体キャパシタの製造方法。
【請求項１５】
請求項１３において、
前記熱処理は、ラピッド・サーマル・アニール法を用いて行われる、強誘電体キャパシタの製造方法。
【請求項１６】
請求項１３〜１５のいすれかおいて、
前記熱処理は、体積比１０％以下の酸素を含む雰囲気中で行われる、強誘電体キャパシタの製造方法。
【請求項１７】
請求項８〜１６のいずれかに記載の製造方法によって製造された強誘電体キャパシタ。
【請求項１８】
請求項１７に記載された強誘電体キャパシタを含む、強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体膜、強誘電体膜の製造方法ならびに強誘電体キャパシタおよび強誘電体キャパシタの製造方法、強誘電体メモリに関する。
【０００２】
【背景技術】
現在、半導体装置（例えば、強誘電体メモリ（ＦｅＲＡＭ）に適用される強誘電体膜として、ペロブスカイト構造を有する強誘電体膜（例えば、ＰｂＺｒＴｉＯ系）や層状ペロブスカイト構造を有する強誘電体膜（例えば、ＢｉＬａＴｉＯ系、ＢｉＴｉＯ系、ＳｒＢｉＴａＯ系）が提案されている。
【０００３】
これらの強誘電体膜の材料に含まれるＰｂやＢｉは、蒸気圧が高く、低温で揮発しやすい。そして、強誘電体膜の結晶化過程においては、高温下での熱処理を行うため、ＰｂやＢｉなどは、強誘電体の結晶化に必要な雰囲気中の酸素と結合して飛散してしまい、結晶化された強誘電体膜の特性に望ましくない影響を与える。
【０００４】
一方、近年の半導体装置の微細化および高集積化に伴い、強誘電体膜の薄膜化が望まれている。しかし、現状の製造工程では、薄膜でかつ良好な特性を有する強誘電体膜を形成することが困難であった。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、良好な特性を有する強誘電体膜の製造方法、およびこの製造方法により得られる強誘電体膜を提供することにある。また、本発明の他の目的は、強誘電体キャパシタの製造方法、およびこの製造方法により得られる強誘電体キャパシタを提供することにある。また、本発明の他の目的は、本発明の強誘電体膜または強誘電体キャパシタが適用された強誘電体メモリを提供することにある。
【０００６】
【課題を解決するための手段】
（１）本発明の強誘電体膜の製造方法は、
複合酸化物を含む原材料体を結晶化することを含む、強誘電体膜の製造方法であって、
（ａ）所定の圧力および所定の温度の第１状態で熱処理を行ない、
（ｂ）前記（ａ）の後に該第１状態と比して低い圧力および低い温度の第２状態に維持すること、を含み、前記（ａ）および（ｂ）を繰り返して行なうことにより結晶化が行なわれる。
【０００７】
本発明によれば、所定の圧力および所定の温度の第１状態で熱処理を行なったのち、第１状態と比して低い圧力および低い温度の第２状態に維持することを繰り返し行なうことで、原材料体の結晶化を行なうことができる。このように、断続した熱処理により結晶化を行なう場合、連続した熱処理を行なう場合と比して原材料体にかかるストレスを軽減できる。その結果、良好に結晶成長した強誘電体膜を形成することができる。本発明は、特に、膜厚が１０〜１５０ｎｍの薄膜の強誘電体膜を形成する場合に効果を有し、良好な特性を有する薄膜の強誘電体膜を形成することができる。
【０００８】
本発明は、さらに、下記の態様をとることができる。
【０００９】
（Ａ）本発明の強誘電体膜の製造方法において、前記（ａ）は、２気圧以上に加圧され、かつ体積比１０％以下の酸素を含む雰囲気であることができる。この態様によれば、２気圧以上の加圧状態によって、原材料体に含まれる金属材料（例えば、Ｐｂ、Ｂｉなど）の蒸気発生を抑えるとともに、雰囲気中に含まれる酸素を体積比において１０％以下とすることで、これらの金属材料と酸素との結合を抑制することができ、良好な結晶状態の強誘電体膜を得ることができる。
【００１０】
（Ｂ）本発明の強誘電体膜の製造方法において、前記（ａ）は、２気圧以上に加圧された状態でラピッド・サーマル・アニール法を用いて熱処理することができる。この態様によれば、２気圧以上の加圧状態によって、高温の熱処理に伴う原材料体に含まれる金属材料（例えば、Ｐｂ、Ｂｉなど）の蒸気発生を抑えることができる。また、強誘電体膜は、結晶化における熱処理において低速で昇温を行うと、初期結晶核が様々な角度で発生するために、結晶面がランダムに配向しやすいが、この態様では、数十℃／秒以上の急速加熱を行うラピッド・サーマル・アニール法を用いて熱処理を行うことで、結晶の配向性が高い強誘電体膜を得ることができる。
【００１１】
（Ｃ）本発明の強誘電体膜の製造方法において、前記（ａ）は、体積比１０％以下の酸素を含む雰囲気中で行われることができる。この態様によれば、（ａ）の熱処理を、体積比１０％以下の酸素を含む雰囲気中で行うことで、原材料体に含まれる金属材料と酸素との結合を抑制して、さらに良好な結晶状態の強誘電体膜を得ることができる。
【００１２】
（Ｄ）本発明の強誘電体膜の製造方法において、前記（ａ）では、少なくとも昇温前に２気圧以上に加圧することを含むことができる。この態様によれば、結晶化過程における雰囲気中の圧力を昇温前に高めておくことで、熱処理の低温領域における複合酸化物に含まれる金属材料（例えば、Ｐｂ、Ｂｉなど）の蒸気発生を効果的に抑制することができる。
【００１３】
（２）本発明の強誘電体膜は、上述の強誘電体膜の製造方法により形成され、良好な結晶構造を有する強誘電体膜を提供することができる。
【００１４】
（３）本発明の強誘電体メモリは、上述の強誘電体膜を有する。
【００１５】
（４）本発明の強誘電体キャパシタの製造方法は、
前記下部電極の上に複合酸化物を含む原材料体を結晶化することにより、強誘電体膜を形成し、
前記強誘電体膜の上に上部電極を形成すること、
を含む強誘電体キャパシタの製造方法であって、前記結晶化は、
（ａ）所定の圧力および所定の温度の第１状態で熱処理を行なうこと、
（ｂ）前記（ａ）の後に該第１状態と比して低い圧力および低い温度の第２状態に維持すること、を含み、前記（ａ）および（ｂ）を繰り返して行なう。
【００１６】
本発明によれば、断続した熱処理により結晶化が行なわれる。そのため、連続した熱処理を行なう場合と比して原材料体にかかるストレスを軽減できる。その結果、良好に結晶成長した強誘電体膜を有する強誘電体キャパシタを形成することができる。本発明は、特に、膜厚が１０〜１５０ｎｍの薄膜の強誘電体膜を有する強誘電体膜キャパシタを形成する場合に効果を有し、良好な特性を有する薄膜の強誘電体膜を有する強誘電体キャパシタを形成することができ、高集積化への寄与を図ることができる。
【００１７】
本発明は、さらに、下記の態様をとることができる。
【００１８】
（Ａ）本発明の強誘電体キャパシタの製造方法において、前記（ａ）は、２気圧以上に加圧され、かつ体積比１０％以下の酸素を含む雰囲気であることができる。この態様によれば、２気圧以上の加圧状態によって、原材料体に含まれる金属材料（例えば、Ｐｂ、Ｂｉなど）の蒸気発生を抑えるとともに、雰囲気中に含まれる酸素を体積比において１０％以下とすることで、これらの金属材料と酸素との結合を抑制することができ、良好な結晶状態の強誘電体膜を有する強誘電体キャパシタを得ることができる。
【００１９】
（Ｂ）本発明の強誘電体キャパシタの製造方法において、前記（ａ）は、２気圧以上に加圧された状態でラピッド・サーマル・アニール法を用いて熱処理することができる。この態様によれば、２気圧以上の加圧状態によって、高温の熱処理に伴う原材料体に含まれる金属材料（例えば、Ｐｂ、Ｂｉなど）の蒸気発生を抑えることができる。また、強誘電体膜は、結晶化における熱処理において低速で昇温を行うと、初期結晶核が様々な角度で発生するために、結晶面がランダムに配向しやすいが、この態様では、数十℃／秒以上の急速加熱を行うラピッド・サーマル・アニール法を用いて熱処理を行うことで、結晶の配向性が高い強誘電体膜を得ることができる。
【００２０】
（Ｃ）本発明の強誘電体キャパシタの製造方法において、前記（ａ）は、体積比１０％以下の酸素を含む雰囲気中で行われることができる。この態様によれば、（ａ）の熱処理を、体積比１０％以下の酸素を含む雰囲気中で行うことで、原材料体に含まれる金属材料と酸素との結合を抑制して、さらに良好な結晶状態の強誘電体膜を得ることができる。
【００２１】
（Ｄ）本発明の強誘電体キャパシタの製造方法において、前記（ａ）は、少なくとも昇温前に２気圧以上に加圧することを含むことができる。この態様によれば、結晶化過程における雰囲気中の圧力を昇温前に高めておくことで、熱処理の低温領域における複合酸化物に含まれる金属材料（例えば、Ｐｂ、Ｂｉなど）の蒸気発生を効果的に抑制することができる。
【００２２】
（Ｅ）本発明の強誘電体キャパシタの製造方法において、少なくとも前記上部電極を形成した後に、前記（ａ）と比して高い温度の熱処理を行なうことができる。この態様によれば、基体上に強誘電体キャパシタ構造を作製してから、結晶化の温度と比して高い温度の熱処理を行なう。これにより、強誘電体膜と上部電極および下部電極との界面状態が改善や、上部電極側からの結晶成長の促進を図ることができ、さらに良好な結晶構造を有する強誘電体膜を有する強誘電体キャパシタを製造することができる。
【００２３】
（Ｆ）本発明の強誘電体キャパシタの製造方法において、前記熱処理は、２気圧以上に加圧された状態で行なわれることができる。
【００２４】
（Ｇ）本発明の強誘電体キャパシタの製造方法において、前記熱処理は、ラピッド・サーマル・アニール法を用いて行われることができる。
【００２５】
（Ｈ）本発明の強誘電体キャパシタの製造方法において、前記熱処理は、体積比１０％以下の酸素を含む雰囲気中で行われることができる。
【００２６】
（５）本発明の強誘電体キャパシタは、上述の強誘電体キャパシタの製造方法によって製造されたものである。
【００２７】
（６）本発明の強誘電体メモリは、上述の強誘電体キャパシタを含むものである。
【００２８】
【発明の実施の形態】
以下、本発明に実施の形態に一例について説明する。
【００２９】
１．強誘電体キャパシタの製造方法
図１（Ａ）〜図１（Ｄ）は、本実施の形態に係る強誘電体キャパシタの製造工程を模式的に示す断面図である。
【００３０】
（１）まず、図１（Ａ）に示すように、基体１０の上に下部電極２０を形成する。下部電極２０は、例えば、Ｐｔ、Ｉｒ、Ａｌ、Ａｕ、Ａｇ、Ｒｕ、Ｓｒ等の金属や、酸化物導電体（例えば、ＩｒＯｘ等）や、窒化物導電体（例えば、ＴｉＮ等）などを材料としてスパッタ法を用いて形成することができる。また、下部電極２０は、単層膜でもよいし、積層した多層膜でもよい。
【００３１】
（２）次に、図１（Ｂ）に示すように、下部電極２０の上に複合酸化物を含む原材料体３０を形成する。原材料体３０を形成する方法としては、塗布法、ＬＳＭＣＤ法を挙げることができる。塗布法としては、例えば、スピンコート法、ディッピング法を挙げることができる。原材料体３０は、ゾルゲル原料とＭＯＤ原料とが含まれることが好ましい。
【００３２】
原材料体３０において、ゾルゲル原料とＭＯＤ原料とは、それぞれ複合酸化物の化学量論的組成に調整され、かつこれらの混合物には複合酸化物に含まれる金属材料（例えば、Ｐｂ、Ｂｉ）を、前記化学量論的組成に対して多くとも５％過剰に含ませることができる。例えば、Ｐｂ、Ｂｉなどの金属材料は低温で酸素と結合して蒸気が発生するため、結晶化過程において不足を補うために、従来は１０％〜２０％のＰｂやＢｉを過剰添加物として原材料体３０に含ませていた。
【００３３】
次に、必要に応じて、原材料体３０を乾燥および仮焼成する。
【００３４】
（３）次に、図１（Ｃ）に示すように、原材料体３０を熱処理することにより、原材料体３０を結晶化させて強誘電体膜４０を形成する。原材料体３０を結晶化は、図２に示すように、工程（ａ）として、所定の圧力および所定の温度の第１状態で熱処理を行なうこと、および、工程（ｂ）として、前記工程（ａ）の後に第１状態と比して低い圧力および低い温度の第２状態に維持することを繰り返すことにより行なわれる。なお、工程（ａ）および（ｂ）は、必要に応じて複数回繰り返して行なう事ができる。また、複数回行なわれる工程（ａ）の圧力や温度の条件は、常に同じ条件で行なわれる必要はなく、たとえば、１回目の工程（ａ）の温度と比して高い温度で２回目の工程（ａ）を行なってもよい。
【００３５】
まず、工程（ａ）について説明する。工程（ａ）の熱処理は、圧力は、２気圧以上の加圧状態であり、温度は、原材料が無機酸化物のネットワークを作る温度、好ましくは４００〜７００℃の雰囲気下で行なわれる。工程（ａ）の熱処理では、その昇温過程において１００℃以下の低温領域において２気圧以上の加圧状態として行なうことが好ましい。これは、例えば、ＰｂＺｒＴｉＯ系（以下、ＰＺＴという）の複合酸化物においてはＰｂが、比較的低温で酸素と結合して雰囲気中に飛散しやすいことが知られており（電気化学便覧第４版、１２８頁、丸善、１９８５年発行を参照）、かかる金属材料が雰囲気中に飛散するのを防止することを目的とするものである。なお、かかる熱処理において、昇温前に２気圧以上の加圧状態としてもよい。
【００３６】
また、本実施の形態では、かかる熱処理を体積比１０％以下の酸素を含む雰囲気中で行うことにより、金属材料が酸素と結びついて脱離することを防ぐことができるため、加圧による金属材料の飛散防止効果をさらに高めることができる。
【００３７】
工程（ａ）の熱処理は、たとえば、ラピッドサーマルアニール法により行なうことができる。このように、数十℃／秒以上の急速加熱を行うラピッドサーマルアニール法を用いて熱処理を行うことで、結晶の配向性が高い強誘電体膜を得ることができる。
【００３８】
さらに、この熱処理では、昇温過程を上記したように大気圧に対して加圧状態で行うとともに、降温過程を前記加圧状態に対して減圧状態で行うことができる。これにより、昇温過程においては、加圧によって原材料体から金属材料が離脱することを防止し、降温過程においては、加圧状態から減圧していくことによって雰囲気中に含まれる余剰材料などの不純物の強誘電体膜への付着や強誘電体膜中における変質層の生成を防止することができる。
【００３９】
次に、工程（ｂ）について説明する。工程（ｂ）では、第２状態の圧力は、第１状態の圧力と比して低い圧力であればよく、好ましくは大気圧である。第２状態の温度は、第１状態の温度と比して低い温度であればよく、好ましくは、材料のキューリー点温度以下、さらに好ましくは室温〜２００℃である。
【００４０】
（４）次に、図１（Ｄ）に示すように、強誘電体膜４０の上に上部電極５０を形成することにより強誘電体キャパシタを得る。この上部電極５０の材料や形成方法は、下部電極２０と同様のものを適用することができる。
【００４１】
なお、本実施の形態の手法は、Ｐｂと同様に低温領域で酸素と結合して雰囲気中に飛散しやすいＢｉを含んでいる例えば、ＢｉＬａＴｉＯ系（以下、ＢＬＴという）、ＢｉＴｉＯ系（以下、ＢＩＴという）、およびＳｒＢｉＴａＯ系（以下、ＳＢＴという）の複合酸化物の結晶化においても有効である。
【００４２】
以上に述べたように、本実施の形態に係る強誘電体キャパシタの製造方法によれば、工程（ａ）および（ｂ）を繰り返し行なうことにより、原材料体を結晶化させることができる。すなわち、本実施の形態の製造方法では、連続した熱処理ではなく、断続的な熱処理を行うことにより原材料体の結晶化が行なわれる。そのため、連続的な熱処理により結晶化する場合と比して、原材料体中の歪みを減少させることができ、良好な結晶構造を形成することができると考えられる。本実施の形態の製造方法は、特に、膜厚が１０〜１５０ｎｍの薄膜の強誘電体膜の形成に効果を有する。このような薄膜の強誘電体膜を形成する際は、連続した熱処理により結晶化を行なうと、良好な結晶構造を有する強誘電体膜を得ることができず、強誘電体メモリなどの半導体装置に適用できるだけの電気的特性が得られる強誘電体キャパシタの形成が困難であった。しかし、本発明によれば、良好な結晶構造を有する薄膜の強誘電膜を形成することができ、半導体装置の高集積化に大きく寄与することができる。
【００４３】
また、加圧および低酸素状態での熱処理により複合酸化物材料の雰囲気中への脱離を防止することができる。そのため、特性の良好な強誘電体膜を形成することができ、強誘電体キャパシタの電気的特性の向上を図ることができる。
【００４４】
なお、本実施の形態に係る強誘電体キャパシタの製造方法では、基体１０上に上部電極５０までの各層を形成した後に、工程（ａ）の結晶化温度より高い温度での熱処理（以下、「ポストアニール」という）を行なう。ポストアニールとしては、２気圧以上に加圧された状態で強誘電体特性を回復するための熱処理を行うことができる。また、基体１０上に上部電極５０までの各層を形成した後にエッチング等により強誘電体キャパシタをパターニングした後にポストアニールを行なってもよい。
【００４５】
ポストアニールの温度は、工程（ａ）での温度より高い温度であり、たとえば、４００〜７００℃である。ポストアニールは、ＦＡ（ファーネス）を用いてゆっくり加熱を行ってもよいし、ラピッド・サーマル・アニール法を用いて急速加熱を行ってもよい。
【００４６】
このように、ポストアニールを行なうことで、上部電極５０側からの結晶成長が促進され、さらには、強誘電体膜４０と上部電極５０および下部電極２０との界面状態が改善をすることができる。そのため、強誘電体特性の回復を図るとともに、より良好な結晶構造を有する強誘電体膜を形成することができる。
【００４７】
なお、各種熱処理は、複合酸化物を構成する金属材料の蒸気発生に対して不活性な気体、例えば、窒素、アルゴン、キセノンなどの雰囲気中で行うことができる。かかる雰囲気中で熱処理を行うことにより、複合酸化物を構成する金属材料の蒸気発生の抑止効果がさらに高まる。
【００４８】
以下に、本実施の形態に係る製造方法のさらに詳細な実施例を図面を参照しながら説明する。
【００４９】
（実施例）
実施例１では、Ｐｔ電極が形成された所与の基体上に、Ｐｂ（Ｚｒ０．３５、Ｔｉ０．６５）Ｏ３をスピンコート法を用いて成膜して検討を行った。
【００５０】
本実施例では、ＰＺＴ（Ｚｒ／Ｔｉ＝３５／６５）の化学量論的組成にそれぞれ調整されたゾルゲル溶液を原材料溶液として用いた。
【００５１】
そして、これらの原料溶液を、スピンコーティング（５０００ｒｐｍ、６０秒）して、原料溶液を仮焼成してＰｔ電極上に２０ｎｍの原材料体を形成した。仮焼成は、１５０℃で１分間の加熱と、３００℃で１分間の加熱を行なった。次に、工程（ａ）として、ＦＡ（ファーネス）を用いて２気圧に加圧され、かつ体積比１％の酸素を含む雰囲気中で、５００℃まで昇温を行い、３０分間の熱処理をした。ついで、工程（ｂ）として、大気圧になるまで減圧し、温度は室温まで低下させた第２状態を維持した。その後、再度工程（ａ）を行なった。このようにして、原材料体を結晶化されたＰＺＴ膜を得た。図３は、このとき得られたＰＺＴ膜の断面の顕微鏡写真である。これによると、白金電極の上に薄膜の強誘電体膜が形成されていることが確認される。図４は、ＰＺＴ膜の表面の顕微鏡写真である。これによると、平均粒径が均一な結晶が均一的に分布し、表面モフォロジーが良好であることが分かる。
【００５２】
次に、本実施例では、結晶化されたＰＺＴ膜の上に上部電極としてＰｔ電極を形成し、その後２気圧に加圧した状態でポストアニールを行い、強誘電体キャパシタを作製し、強誘電体特性の評価を行った。
【００５３】
図５は、本実施例の製造方法により得られた強誘電体キャパシタのヒステリシス特性を示すものである。図５に示すように、本実施例の強誘電体キャパシタにおいては、２Ｖ以下の低電圧で飽和する角型性の良いヒステリシス形状が得られた。以上のように、本実施の形態の製造方法では、これを含む強誘電体キャパシタが良好なヒステリシス特性及び疲労特性を有することが確認された。
【００５４】
２．強誘電体メモリ
２．１  第１の強誘電体メモリ
図６は、第１の強誘電体メモリ１０００を模式的に示す断面図である。この強誘電メモリ装置１０００は、強誘電体メモリの制御を行うトランジスタ形成領域を有する。このトランジスタ形成領域が第１の実施の形態で述べた基体１００に相当する。
【００５５】
基体１００は、半導体基板１０にトランジスタ１２を有する。トランジスタ１２は、公知の構成を適用でき、薄膜トランジスタ（ＴＦＴ）、あるいはＭＯＳＦＥＴを用いることができる。図示の例ではＭＯＳＦＥＴを用いており、トランジスタ１２は、ドレインおよびソース１４、１６と、ゲート電極１８とを有する。ドレインおよびソースの一方１４には電極１５が形成され、ドレインおよびソースの他方１６にはプラグ電極２６が形成されている。プラグ電極２６は、必要に応じてバリア層を介して強誘電体キャパシタＣ１００の第１電極２０に接続されている。そして、各メモリセルは、ＬＯＣＯＳあるいはトレンチアイソレーションなどの素子分離領域１７によって分離されている。トランジスタ１２などが形成された半導体基板１０上には、酸化シリコンなどの絶縁物からなる層間絶縁膜１９が形成されている。
【００５６】
以上の構成において、強誘電体キャパシタＣ１００より下の構造体が基体１００であるトランジスタ形成領域を構成している。このトランジスタ形成領域は、具体的には、半導体基板１０に形成されたトランジスタ１２、電極１５，２６、層間絶縁層１９などを有する構造体からなる。このような基体１００上に、第１の実施の形態の製造方法により製造された強誘電体キャパシタＣ１００が形成されている。
【００５７】
この強誘電体メモリ１０００は、ＤＲＡＭセルと同様に、蓄積容量に情報としての電荷をため込む構造を有する。すなわち、メモリセルは、図７および図８に示すように、トランジスタと強誘電体キャパシタにより構成される。
【００５８】
図７は、メモリセルが１つのトランジスタ１２と１つの強誘電体キャパシタＣ１００とを有する、いわゆる１Ｔ１Ｃセル方式を示す。このメモリセルは、ワード線ＷＬとビット線ＢＬとの交点に位置し、強誘電体キャパシタＣ１００の一端は、ビット線ＢＬとの接続をオン・オフするトランジスタ１２を介してビット線に接続される。また、強誘電体キャパシタＣ１００の他端は、プレート線ＰＬと接続されている。そして、トランジスタ１２のゲートはワード線ＷＬに接続されている。ビット線ＢＬは、信号電荷を増幅するセンスアンプ２００に接続されている。
【００５９】
以下に、１Ｔ１Ｃセルにおける動作の例を簡単に説明する。
【００６０】
読み出し動作においては、ビット線ＢＬを０Ｖに固定した後、ワード線ＷＬに電圧を印加し、トランジスタ１２をオンする。その後、プレート線ＰＬを０Ｖから電源電圧ＶＣＣ程度まで印加することにより、強誘電体キャパシタＣ１００に記憶した情報に対応した分極電荷量がビット線ＢＬに伝達される。この分極電荷量によって生じた微少電位変化を差動式センスアンプ２００で増幅することにより、記憶情報をＶＣＣまたは０Ｖの２つの情報として読み出すことができる。
【００６１】
書き込み動作においては、ワード線ＷＬに電圧を印加し、トランジスタ１２をオン状態にした後、ビット線ＢＬ−プレート線ＰＬ間に電圧を印加し、強誘電体キャパシタＣ１００の分極状態を変更し決定する。
【００６２】
図８は、２つのトランジスタ１２と２つの強誘電体キャパシタＣ１００とを有する、いわゆる２Ｔ２Ｃセルを示す図である。この２Ｔ２Ｃセルは、前述した１Ｔ１Ｃセルを２個組み合わせて、相補型の情報を保持する構造を有する。すなわち、２Ｔ２Ｃセルでは、センスアンプ２００への２つの差動入力として、相補型にデータを書き込んだ２つのメモリセルから相補信号を入力し、データを検出する。このため、２Ｔ２Ｃセル内の２つの強誘電体キャパシタＣ１００，Ｃ１００は同じ回数の書き込みが行われるため、強誘電体キャパシタＣ１００の強誘電体膜の劣化状態が等しくなり、安定な動作が可能となる。
【００６３】
２．２  第２の強誘電体メモリ
図９および図１０は、ＭＩＳトランジスタ型メモリセルを有する強誘電体メモリ２０００を示す。この強誘電体メモリ２０００は、ゲート絶縁層１３に強誘電体キャパシタＣ１００を直接接続する構造を有する。具体的には、半導体基板１０にソースおよびドレイン１４，１６が形成され、さらに、ゲート絶縁層１３上には、フローティングゲート電極（第１電極）２０、本発明に係る強誘電体膜４０およびゲート電極（第２電極）５０が積層された強誘電体キャパシタＣ１００が接続されている。強誘電体膜４０は、第１の実施の形態の製造方法を適用して形成されたものを用いる。この強誘電体メモリ２０００においては、半導体基板１０、ソース，ドレイン１４，１６およびゲート絶縁層１３が、第１の実施の形態で述べた基体１００に相当する。
【００６４】
また、この強誘電体メモリ２０００は、図１０に示すように、ワード線ＷＬは各セルのゲート電極５０に接続され、ドレインはビット線ＢＬに接続されている。この強誘電体メモリにおいては、データの書き込み動作は、選択するセルのワード線ＷＬとウェル（ソース）間に電界を印加することによって行われる。また、読み出し動作は、選択セルに対応するワード線ＷＬを選択し、選択セルのビット線ＢＬに接続したセンスアンプ２００によって各トランジスタを流れる電流量を検出することで行われる。
【００６５】
２．３  第３の強誘電体メモリ
図１１は、第３の強誘電体メモリを模式的に示す図であり、図１２は、メモリセルアレイの一部を拡大して示す平面図であり、図１３は、図１１のＡ−Ａ線に沿った断面図である。平面図において、（  ）内の数字は最上層より下の層を示す。
【００６６】
この例の強誘電体メモリ３０００は、図１１に示すように、メモリセル１２０が単純マトリクス状に配列されたメモリセルアレイ１００Ａと、メモリセル（強誘電体キャパシタＣ１００）１２０に対して選択的に情報の書き込みもしくは読み出しを行うための各種回路、例えば、第１信号電極（第１電極）２０を選択的に制御するための第１駆動回路１５０と、第２信号電極（第２電極）５０を選択的に制御するための第２駆動回路１５２と、センスアンプなどの信号検出回路（図示せず）とを含む。
【００６７】
メモリセルアレイ１００Ａは、行選択のための第１信号電極（ワード線）２０と、列選択のための第２信号電極（ビット線）５０とが直交するように配列されている。すなわち、Ｘ方向に沿って第１信号電極２０が所定ピッチで配列され、Ｘ方向と直交するＹ方向に沿って第２信号電極５０が所定ピッチで配列されている。なお、信号電極は、上記の逆でもよく、第１信号電極がビット線、第２信号電極がワード線でもよい。
【００６８】
本実施の形態に係るメモリセルアレイ１００Ａは、図１２および図１３に示すように、絶縁性の基体１００上に、第１信号電極２０、本発明に係る強誘電体膜４０および第２信号電極５０が積層され、第１信号電極２０，第１の実施の形態の製造方法を適用して形成された強誘電体層３０および第２信号電極５０によって強誘電体キャパシタ１２０が構成される。すなわち、第１信号電極２０と第２信号電極５０との交差領域において、それぞれ強誘電体キャパシタ１２０からなるメモリセルが構成されている。
【００６９】
また、強誘電体膜４０と第２信号電極５０とからなる積層体の相互には、基体１００および第１信号電極２０の露出面を覆うように、誘電体層３８が形成されている。この誘電体層３８は、強誘電体膜４０に比べて小さい誘電率を有することが望ましい。このように強誘電体膜４０および第２信号電極５０からなる積層体の相互間に、強誘電体膜４０より誘電率の小さい誘電体層３８を介在させることにより、第１，第２信号電極２０，５０の浮遊容量を小さくすることができる。その結果、強誘電体メモリ３０００における書き込みおよび読み出しの動作をより高速に行うことが可能となる。
【００７０】
次に、強誘電体メモリ３０００における書き込み，読み出し動作の一例について述べる。
【００７１】
まず、読み出し動作においては、選択セルのキャパシタに読み出し電圧「Ｖ０」が印加される。これは、同時に‘０’の書き込み動作を兼ねている。このとき、選択されたビット線を流れる電流またはビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。さらにこのとき、非選択セルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。
【００７２】
書き込み動作においては、‘１’の書き込みの場合は、選択セルのキャパシタに「−Ｖ０」の電圧が印加される。‘０’の書き込みの場合は、選択セルのキャパシタに、該選択セルの分極を反転させない電圧が印加され、読み出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択セルのキャパシタには、書き込み時のクロストークを防ぐため、所定の電圧が印加される。
【００７３】
本発明の強誘電体メモリによれば、良好な結晶構造の強誘電体膜を含む強誘電体キャパシタを有するため、信頼性の高い強誘電体メモリを提供することができる。以上、蓄積容量型、ＭＩＳトランジスタ型および単純マトリクス型の強誘電体メモリの例について述べたが、本発明の強誘電体メモリはこれらに限定されず、他のタイプのメモリトランジスタにも適用できる。なお、本実施の形態の強誘電体キャパシタは、上述の強誘電体メモリの他に、焦電型センサー、バイモルフ型圧電アクチュエーターに適用することができる。
【図面の簡単な説明】
【図１】本実施の形態にかかる強誘電体キャパシタの製造工程を示す図。
【図２】本実施の形態に強誘電体膜の結晶化工程を示す図。
【図３】本実施例の製造方法による強誘電体膜の断面の顕微鏡写真。
【図４】本実施例の製造方法による強誘電体膜の表面の顕微鏡写真
【図５】本実施例にかかる強誘電体キャパシタのヒステリシス特性を示すグラフ。
【図６】本実施の形態に強誘電体メモリを示す図。
【図７】本実施の形態に強誘電体メモリを示す図。
【図８】本実施の形態に強誘電体メモリを示す図。
【図９】本実施の形態に強誘電体メモリを示す図。
【図１０】本実施の形態に強誘電体メモリを示す図。
【図１１】本実施の形態に強誘電体メモリを示す図。
【図１２】本実施の形態に強誘電体メモリを示す図。
【図１３】本実施の形態に強誘電体メモリを示す図。
【符号の説明】
１０…基体、  ２０…下部電極、  ３０…原材料体、  ４０…強誘電体膜、  ５０…上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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