(57)【要約】　　　（修正有）【課題】常誘電性半導体デバイスを形成する為の方法を提供すること。【解決手段】常誘電性半導体デバイス10を形成するための方法は、常誘電性材料前駆物質を用いて酸化物電極34、44上にシード層を堆積するステップと、前記常誘電性材料前駆物質を用いて前記シード層上に常誘電体層３６、４６を堆積するステップにより、提供される。【選択図】図１
2004111928.tif 000002
【特許請求の範囲】
【請求項１】
　常誘電性半導体デバイス（１０）を形成するための方法であって、
　常誘電性材料前駆物質を用いて酸化物電極（３４、４４）上にシード層（４５）を堆積するステップ（３００）と、及び
　前記常誘電性材料前駆物質を用いて前記シード層（４５）上に常誘電体層（３６、４６）を堆積するステップ（３０２）とを含む、方法。
【請求項２】
　前記常誘電体層（３６、４６）を堆積するステップが、亜酸化窒素（Ｎ２Ｏ）を堆積工程（３００、３０２）において使用することを含む、請求項１に記載の方法。
【請求項３】
　前記常誘電体層（３６、４６）を堆積するステップが、１３．３ｋｐａ〜１３３ｋｐａ（１トル〜１０トル）の圧力を使用することを含む、請求項１に記載の方法。
【請求項４】
　前記シード層（４５）を堆積するステップが、１３．３ｋｐａ〜１３３ｋｐａ（１トル〜１０トル）の圧力で前記シード層（４５）を堆積形成することを含む、請求項１に記載の方法。
【請求項５】
　前記シード層（４５）を堆積するステップが、６００℃未満の温度で前記シード層（４５）を前記酸化物電極（３４、４４）上に堆積することを含む、請求項１に記載の方法。
【請求項６】
　前記シード層（４５）を堆積するステップが、酸化シード層（４５）を設けるために酸化剤のガスを用いることを含む、請求項１に記載の方法。
【請求項７】
　前記シード層（４５）を堆積するステップが、（１１１）結晶配向を有するシード粒子を備えるシード層（４５）を堆積することを含む、請求項１に記載の方法。
【請求項８】
　前記シード層（４５）を堆積するステップが、３ｎｍの平方自乗平均未満の表面粗さを有するシード層（４５）を堆積することを含む、請求項１に記載の方法。
【請求項９】
　前記シード層（４５）及び前記常誘電体層（３６，４６）を堆積するステップが、前記シード層（４５）及び前記常誘電体層（３６、４６）を５０ｎｍ未満の厚さに堆積することを含む、請求項１に記載の方法。
【請求項１０】
　前記シード層（４５）を堆積するステップが、化学蒸着法、物理蒸着法、スピンオン堆積法及びこれらの組み合わせを含むグループから選択された工程（３００、３０２）により前記シード層（４５）を堆積することを含む、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は一般に常誘電性材料に関し、より詳細にはキャパシタ用の強誘電性材料に関する。
【背景技術】
【０００２】
　電子産業の発展と共に、新技術の開発は幾つかのトレンドによって推し進められてきた。第一には、携帯電話やパーソナルサウンドシステム、デジタルカメラ等のように、より小型化され、バッテリーの取替え頻度も少ない製品を人々が望んでいることがあげられる。第二には、より小型で携帯しやすいことに加え、より高度な演算能力及びより大きいメモリ容量がこれらの製品に要求されていることである。第三に、これらのデバイスにおいてバッテリーが切れた場合であっても情報や画像等を維持することが期待されている。
【０００３】
　このような製品においては、電源が入っていない状態においてもデータを維持できるという点から、電気的消去可能プログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）及びフラッシュＥＥＰＲＯＭのような不揮発性メモリ、又はダイナミックランダムアクセスメモリ（ＤＲＡＭ）が使用されている。これらのメモリはメモリセルアレイを含み、その中の各メモリセルはメモリセルキャパシタ及びメモリセルアクセストランジスタを含む。
【０００４】
　基本的に、メモリセルは電荷を保持する為にキャパシタを用いている。電荷を保持する能力を「キャパシタンス」と呼び、所定のキャパシタのキャパシタンスは、キャパシタ誘電体の誘電率、キャパシタ電極の有効面積、及びキャパシタ誘電体層の厚さの関数である。基本的に、誘電体層の厚さを薄くし、キャパシタ電極の有効面積を大きくし、そしてキャパシタ誘電体の誘電率を上げると、キャパシタンスを増やすことができる。
【０００５】
　キャパシタ誘電体層の厚さを１０ｎｍ（１００Å）未満に薄くした場合、一般的にキャパシタの信頼性が損なわれるが、これはファウラーノルトハイムホットエレクトロン注入が薄い誘電体層を通して正孔を生成する可能性があるためである。
【０００６】
　キャパシタ電極の有効面積を増大させた場合、一般的により複雑で高価なキャパシタ構造が作られることになる。例えば、４ＭＢのＤＲＡＭにはスタック型構造やトレンチ型構造等の３次元キャパシタ構造が適用されているが、これらの構造を１６ＭＢ又は６４ＭＢのＤＲＡＭに適用することは困難である。スタック型キャパシタは、メモリセルトランジスタ上のスタック型キャパシタの高さが原因で相対的に急峻な段差を持っており、トレンチ型キャパシタは、６４ＭＢのＤＲＡＭレベルに必要なサイズまで小型化した場合にトレンチ間でリーク電流を生じる可能性がある。
【０００７】
　キャパシタ誘電体の誘電率を増大させるには、相対的に高い誘電率を持つ材料を使用する必要がある。現在は、約１０前後の誘電率を持つ二酸化シリコン（ＳｉＯ２）が使用されている。イットリア（Ｙ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、及び酸化チタン（ＴｉＯ２）といった誘電率のより高い材料も試されている。
【０００８】
　最近は、１００から１０００を超える更に高い誘電率を持つ常誘電性材料が研究されている。常誘電性材料には、ペロブスカイト酸化物のような強誘電性材料を含む。ペロブスカイト酸化物の例は、強誘電性ランダムアクセスメモリ（ＦｅＲＡＭ）と呼ばれる新たなメモリ系列の製作に用いられているＰＺＴ（ＰｂＺｒｘＴｉ（１−ｘ）Ｏ３）、ＢＳＴ（ＢａｘＳｒ（１−ｘ）ＴｉＯ３）、又はＳＴＯ（ＳｒＴｉＯ３）である。強誘電性材料は、優良な電荷維持力とより優れた不揮発性に関して自発分極現象を呈する。強誘電性材料をキャパシタの誘電体層として使用した場合、数十ナノメートル（数百オングストローム）の厚さは、１ｎｍ（１０Å）の酸化膜に相当する誘電率を提供することができる。
【０００９】
　強誘電性材料は、不揮発性であるだけではなく、フラッシュ、スタティックランダムアクセスメモリ（ＳＲＡＭ）、又はＤＲＡＭ等の既存のメモリに比べて、論理回路と組み合わせることが、はるかに容易であるという利点を持つ。従って、この技術はフラッシュの不揮発性とＤＲＡＭのセルサイズ及びスケーリングの容易性を組み合わせる。
【００１０】
　現時点においては、様々な種類の強誘電性材料が存在し、多大な数の様々な強誘電性材料の配合が研究されている。これらの研究の多くは進展の見込みがない状態にある。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
　メモリセルは電源供給の無い状態でもデータを維持しなければなない、即ち、メモリセルの材料はデータ１ビット分を表す電荷を非常に長期間にわたって維持しなければならないので、強誘電性材料の開発においては大きな問題がある。材料は、現在のＣＭＯＳ技術に使用される電圧に適合するように非常に薄くする必要があり、強誘電性材料は非常に高い品質と非常に滑らかな表面を持ち、ピンホール欠陥を持たないことが重要である。（１１１）結晶配向もまた、最良の強誘電切り替え特性を得る為に最大化する必要があり、粒子サイズも非常に高い精度で制御されなければならない。更に、強誘電体メモリに接続する標準的論理回路は、最高の全体的サーマルバジェットを持っているので、強誘電体メモリの標準的論理回路への組み込みを単純化する為には、強誘電体層の堆積に関してより低い温度が望まれる。さらに、これらの全てを製造可能な方法で実現することにより、数千枚ものウエハを一貫して生産することができるようにする必要がある。
【００１２】
　これらの問題に対する解決方法は長い間にわたって当業者により考えられて来たが、その方法は発見されずにいた。
【課題を解決するための手段】
【００１３】
　本発明は、常誘電性材料の前駆物質を利用して酸化物電極上にシード層を堆積し、その常誘電性材料の前駆物質を利用してシード層上に常誘電層を堆積することにより常誘電性半導体デバイスを形成する為の方法を提供する。これにより、より良好な粒子サイズ制御と、（１１１）結晶配向制御の改善と、粗さが３ｎｍの平方自乗平均未満のよりなめらかな表面と、ピンホール欠陥の不在と、６００℃未満の低温処理（これにより強誘電切り替え特性が最大化される）が実現される。従ってウエハを一貫して製造でき、そして量産することが可能となる。更に、より低い堆積温度を使用して常誘電性半導体デバイスと標準的論理回路とを一体化することを単純化できる。
【００１４】
　本発明の特定の実施形態は、上述したものに加えて、又は上述したもののかわりに他の利点を有する。添付図面を参照しつつ以下の詳細な説明を読むことにより、これらの利点は当業者に明らかになるであろう。
【発明の効果】
【００１５】
　本発明によれば、より良好な粒子サイズ制御と、（１１１）結晶配向制御の改善と、粗さが３ｎｍの平方自乗平均未満のよりなめらかな表面と、ピンホール欠陥の不在と、６００℃未満の低温処理（これにより強誘電切り替え特性が最大化される）が実現される。従ってウエハを一貫して製造でき、そして量産することが可能となる。更に、より低い堆積温度を使用して常誘電性半導体デバイスと標準的論理回路とを一体化することを単純化することが可能になる。
【発明を実施するための最良の形態】
【００１６】
　ここで図１を参照すると、図１には、本発明の材料を使用して形成された強誘電体層を用いた３次元強誘電体メモリ集積回路１０の断面図が示される。半導体基板１２は、浅いトレンチ分離酸化物層１４、ゲート及びゲート誘電体１６及び１８、及びソース／ドレイン領域２０〜２２を有する。ビット線２４は１つのソース／ドレイン領域２１に接触し、層間誘電体層（ＩＬＤ）２６中に形成されており、埋め込みコンタクト２８及び３０はＩＬＤ層２６を貫いて形成され、それぞれがソース／ドレイン領域２０及び２２と接触している。
【００１７】
　２次元メモリキャパシタ３２においては、酸化物電極、即ち下部電極３４が埋め込み型コンタクト２８と接触するようにＩＬＤ層２６上に堆積される。下部電極３４上には、複合強誘電体層３６が堆積される。そして複合強誘電体層３６上には、上部電極３８が堆積される。基本的に、ゲート１６及びゲート誘電体１８、及びソース／ドレイン領域２０〜２２は、強誘電体メモリ集積回路１０のトランジスタを形成し、一方で下部電極３４、複合強誘電体層３６及び上部電極３８が２次元メモリキャパシタ３２を形成する。２次元メモリキャパシタ３２は、平坦な面上に連続して材料層を堆積し、それらの側部をエッチングしてキャパシタ構造を形成することから、その製造は相対的に容易である。
【００１８】
　３次元メモリキャパシタ４２においては、下部電極４４が埋め込み型コンタクト３０と接触するようにＩＬＤ層２６上に堆積される。この場合における下部電極４４は、垂直の側面を有する３次元構造である。複合強誘電体層４６は、下部電極４４上にその側面も含んで一様に堆積される。そして、上部電極４８は、複合強誘電体層４６上にその側面も含んで一様に堆積される。やはり、ゲート１６及びゲート誘電体１８とソース／ドレイン領域２０〜２２が強誘電性メモリ集積回路１０のトランジスタを形成し、下部電極４４、複合強誘電体層４６、及び上部電極４８が３次元メモリキャパシタ４２を形成している。３次元メモリキャパシタ４２の製造は、エッチング前に水平及び垂直表面上に連続する材料の層を堆積するので、相対的に難しい。
【００１９】
　下部電極３４と４４及び上部電極３８と４８は、貴金属材料、或いはプラチナ（Ｐｔ）、イリジウム（Ｉｒ）又はルテニウム（Ｒｕ）等の化合物から形成され得るが、好適にはＩｒＯ２又はＲｕＯ２である。複合強誘電体層３６及び４６は、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）又は鉛（Ｐｂ）等の金属の酸化物から成る反応性シード層であり、これらはＴｉＯｘ、ＺｒＯｘ、（Ｔｉ，Ｚｒ）Ｏｘ、ＰｂＯ、ＰｂＴｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３等を、ＰＺＴ（ＰｂＺｒｘＴｉ（１−ｘ）Ｏ３）、ＢＳＴ（ＢａｘＳｒ（１−ｘ）ＴｉＯ３）、ＳＴＯ（ＳｒＴｉＯ３）、ＢＴＯ（Ｂｉ４Ｔｉ３Ｏ１２）又はＳＢＴ（ＳｒＢｉｚ２Ｔａ２Ｏ９）を形成するチタン、ジルコニウム、鉛、バリウム（Ｂａ）、ストロンチウム（Ｓｒ）、又はビスマス（Ｂｉ）等の金属の強誘電性ペロブスカイト酸化物の下に形成する。
【００２０】
　過去においては、シード層と強誘電体層の堆積に大きな問題があった。シード層が相対的に高温で堆積され、サーマルバジェットを大幅に低減するので、シード層が問題となる場合があった。強誘電体層も、超小型構造と強誘電体層の表面の粗さを制御する必要があることから、更なる問題を引き起こすものであった。技術の世代が進展するにつれ、強誘電キャパシタの動作電圧を直接的に減らすことを可能とするように、超小型構造の制御により強誘電体層の厚さを薄くすることが可能となった。基本的に、電力を節約するために、より少ない電圧での動作が望ましく、よって可能な限り薄い強誘電体層を設けることが望ましい。現時点において、強誘電体層の超小型構造と表面の粗さを十分に制御することができない為、５０ｎｍ〜７０ｎｍの膜厚で開発が実質的に停止している。
【００２１】
　本発明者は、研究中に、強誘電体層が下部電極上に堆積された場合に、強誘電体堆積プロセスが下部電極材料の上面を制御不能な状態で変更する可能性があることを偶然に発見した。例えば、酸化イリジウムの下部電極の場合、有機金属前駆物質を用いた単一工程の有機金属化学蒸着法は、酸化イリジウムを低減して（すなわち酸素が除去される）、点食した（点々と穴のあいた）イリジウム下部電極を残す。これでは、その上に堆積される強誘電体層の超小型構造を損なってしまうと共に、その表面の粗さや、後に堆積される上部電極等の材料の付着性にも影響を与えることになる。
【００２２】
　例えば、有機金属化学蒸着法は、６００℃〜６１０℃の相対的に高いウエハ温度と５３．２ｋｐａ（４トル）の圧力で強誘電体層を堆積するために使用されてきた。疲労（繰り返されるキャパシタ切り替えによる分極損失）を最小限にするために、強誘電体層は、酸化イリジウム、又は酸化イリジウム／イリジウムの下部電極上に堆積されることが好ましかった。酸化イリジウムのような酸化物電極は、プラチナやイリジウムのみの貴金属を使用した場合と比べて疲労性能を大幅に改善することが知られている。
【００２３】
　強誘電体堆積プロセスにおいて使用される溶剤と前駆物質により作り出された高度な還元雰囲気によって、下部電極の表面が強誘電体層の成膜時に安定せずに変化することが確認されている。更に、酸化イリジウム電極からの酸素の喪失は、キャパシタ疲労特性を劣化させる。強誘電体表面の粗さは、強誘電体層の厚さと直線的に比例しており、この厚さは、最小厚が５０ｎｍを超えるものと制限されていた。５０ｎｍ未満においては、強誘電体層は高いリークを呈し、電極は、強誘電体層中のピンホール欠陥を介して短絡する場合も多い。
【００２４】
　また、最良の強誘電体切り替え特性が得られることから、強誘電体層の（１１１）結晶配向を最高にすることも望ましいことが確認されている。粒子サイズもメモリアレイにわたる分布特性に影響を与えることから、精密に制御されなければならない。
【００２５】
　また、鉛（Ｐｂ）を含有する強誘電体ＰＺＴ層は、６００〜６１０℃の高いウエハ温度で層が堆積された場合に、自己修正することを発見した。自己修正現象は、気相でのＰｂ／（Ｚｒ＋Ｔｉ）比の変化に対して、層中のＰｂ組成物が影響を受けない処理領域を示す。この現象は、より頑強な堆積プロセスを提供するＣＶＤ　ＰＺＴ処理において発生する。大きな自己修正領域を提供する為に、このような高温が望ましい。
【００２６】
　しかしながら、これらの高温により、強誘電体層堆積プロセスが、強誘電体メモリ集積回路の全製造ステップ中、最も大きいサーマルバジェットを有する（例えば、その温度にいる累積時間が全半導体製造プロセスの中で一番長い）。強誘電体メモリに関連した標準的な論理回路は最高の全体的サーマルバジェットを有するので、強誘電体層の堆積に使用される温度が低ければ低いほど、強誘電体メモリと標準論理回路の一体化が容易となる。
【００２７】
　残念なことに、自己修正の挙動は、５９０℃未満のウエハ温度で標準的なプロセス条件を用いた場合には、減少することも確認されている。５５０℃未満においては、自己修正の挙動はもはや観測されない。
【００２８】
　図２を参照すると、図２には、本発明に従った３次元メモリキャパシタ４２の拡大図が示される。３次元メモリキャパシタ４２は、まず反応性シード層４５を堆積し、その後強誘電性材料４７を堆積するという２段階プロセスによって製作される。
【００２９】
　本発明においては、強誘電体層堆積の初期段階において反応性シード層４５を堆積することにより、酸化物電極の劣化がなくなり、非ヒステリシス界面層の形成が回避される。シード金属は、化学蒸着法又は酸素雰囲気中での物理蒸着法により５ｎｍ未満の厚さまで堆積されてシード金属酸化物を形成する。この金属酸化物層の薄さにより、強誘電体層＋反応性シード層の最終的な厚さは、単一工程を用いて得られる厚さとだいたい同じ厚さで始まるが、最終的な厚さは５０ｎｍ未満と非常に薄くすることができる。
【００３０】
　上述の発見は、２次元メモリキャパシタにも適用可能であり、より良好な粒子サイズの制御性、向上した（１１１）結晶配向制御性、表面の粗さが３ｎｍの平方自乗平均であるなめらかな表面、ピンホール欠陥の不在、及び６００℃未満の低温処理といった利点が提供されることは理解されたい。
【００３１】
　更に発見されたことは、堆積プロセス中、又はＴｉＯｘ、ＺｒＯｘ、（Ｔｉ，Ｚｒ）Ｏｘ、ＰｂＯ、ＰｂＴｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３等を形成するための強誘電性材料の初期核形成後に、酸素、又は好適には亜酸化窒素のような酸化剤を流すことにより、酸化物電極の還元を抑制することができることである。反応性シード層酸化物は、強誘電材料及びそれらの前駆化学物質と互換性がなければならない。
【００３２】
　次に図３を参照すると、図３には、本発明に従って複合強誘電体層３６又は４６を製造するための２チャンバ加工システム１００が示される。２チャンバ加工システム１００は、物理蒸着システム又はスピンオン堆積システムであっても良いが、化学蒸着（ＣＶＤ）システムであることが望ましい。
【００３３】
　２チャンバ加工システム１００は、第一及び第二のＣＶＤチャンバ１０２及び１０４を有する。第一のＣＶＤチャンバ１０２は、本発明に従って反応性シード層を堆積するように接続されて示されている。
【００３４】
　第一のＣＶＤチャンバ１０２は、溶剤供給源１０６、第一の前駆物質アンプル１０８及び第二の前駆物質アンプル１１０から供給される。各流量制御バルブ１１２は、溶剤供給源１０６、第一の前駆物質アンプル１０８及び第二の前駆物質アンプル１１０をメイン混合バルブ１１６に接続する。
【００３５】
　メイン混合バルブ１１６は、溶剤及び前駆物質をキャリアガス注入口１１８からのキャリアガスと混合し、この混合物を気化器１２０へと送る。気化器１２０はダイバーターバルブ１２２及びバイパスバルブ１２４に接続される。
【００３６】
　ダイバーターバルブ１２２は、ＣＶＤシステム１３０に接続された酸素注入口１２６及び酸化剤ガス注入口１２８に接続された注入口に隣接して、第一のＣＶＤチャンバ１０２に接続される。ＣＶＤガスはウエハヒーター１３２上に置かれたウエハ１３１にわたって下方に流れる。ガスは圧力制御装置１３４を介して化学回収冷却トラップ１３６へと戻される。また、バイパスバルブ１２４は、化学回収冷却トラップ１３６へ供給する化学回収冷却トラップ１３８に接続される。
【００３７】
　動作において、２チャンバ加工システム１００はまず、図２の反応性シード層４５を堆積する。溶剤及びシード層前駆物質が混合される。前駆物質及び溶剤は、強誘電体前駆物質のように酸化物電極を劣化させることがないように選択される。一例として、溶剤は第一の前駆物質（６０：４０の比率のＺｒ（Ｏ−ｉＰｒ）２（ｔｈｄ）２：Ｔｉ（Ｏ−ｉＰＲ）２（ｔｈｄ）２）及び第二の前駆物質（２０：８０の比率のＺｒ（Ｏ−ｉＰｒ）２（ｔｈｄ）２：Ｔｉ（Ｏ−ｉＰＲ）２（ｔｈｄ）２）のオクタン：デカン：アダクツとすることができる。ここで、Ｚｒ（Ｏ−ｉＰｒ）２（ｔｈｄ）２がビス（イソプロポキシ）ビス（テトラメチルヘプタンジオナート）Ｚｒ、Ｔｉ（Ｏ−ｉＰｒ）２（ｔｈｄ）２がビス（イソプロポキシ）ビス（テトラメチルヘプタンジオナート）Ｔｉ、及びＰｂ（ｔｈｄ）２（ｐｍｄｅｔａ）がビス（テトラメチルヘプタンジオナート）Ｐｂ−ペンタメチルジエチレントリアミンアダクツである。
【００３８】
　キャリアガス注入口１１８からのキャリアガスは、窒素、アルゴン又はヘリウムのような不活性ガスとすることができる。混合物は気化器（１２０）において、約１９０℃の温度で気化され、この混合物がダイバーターバルブ１２２を介してＣＶＤシステム１３０へと送られる。通常はＯ２及びＮ２Ｏである酸化剤はそれぞれ、酸素注入口１２６及びＮ２Ｏガス注入口１２８を介して供給される。酸素対Ｎ２Ｏの比率は、０％から１００％Ｎ２Ｏまで可能である。
【００３９】
　反応性シード層が堆積された後、第一のＣＶＤチャンバ１０２が第二のＣＶＤチャンバ１０４に置き換えられる。
【００４０】
　化学蒸着法の過程において、シード層の堆積に使用した圧力を強誘電体材料の堆積にも使用できることを偶然発見した。この圧力は１３．３ｋｐａ〜１３３ｋｐａ（１トル〜１０トル）であり、好適には、反応性シード層の堆積物の自己修正領域を延ばすための臨界圧でもある２６．６ｋｐａ〜５３．２ｋｐａ（２トル〜４トル）である。
【００４１】
　また、化学蒸着法の過程において、反応性シード層の堆積に用いた温度を強誘電体材料の堆積にも使用できることも偶然に発見した。この温度は５９０℃である。これは複合強誘電体層の堆積に関してサーマルバジェットを大幅に低減しながら自己修正領域を拡張する為の臨界温度であることがわかった。圧力及び化学物質の異なる組み合わせとした場合、５９０℃未満の温度の利用が可能であることがわかった。強誘電材料をより容易に形成することを可能にし、より低い温度でそれ自体が凝集して成長できるように、シード層が核形成サイトを形成すると推測される。
【００４２】
　図４を参照すると、図４には、図１に示した本発明に従った複合強誘電体層３６又は４６を製作する為の加工システム２００が示される。やはり、加工システム２００は物理蒸着システム又はスピンオン堆積システムとすることができるが、化学蒸着システムが好ましい。
【００４３】
　加工システム２００は１つのＣＶＤチャンバ２０２を有する。ＣＶＤチャンバ２０２は本発明に従ってシード層の堆積を行うように接続されて示されている。
【００４４】
　ＣＶＤチャンバ２０２は、溶剤供給源２０６、第一の前駆物質アンプル２０８、第二の前駆物質アンプル２１０、及び第三の前駆物質アンプル２１１から供給される。流量制御バルブ２１２は、溶剤供給源２０６、第一の前駆物質アンプル２０８、第二の前駆物質アンプル２１０、及び第三の前駆物質アンプルを第一及び第二のメイン混合バルブ２１６及び２１７に接続する。
【００４５】
　第一及び第二のメイン混合バルブ２１６及び２１７は、溶剤と前駆物質をキャリアガス注入口２１８からのキャリアガスと混合し、この混合物を第一及び第二の気化器２２０、２２１へと送る。
【００４６】
　第一及び第二の気化器２２０及び２２１は、第一及び第二のダイバーターバルブ２２２及び２２３に接続され、バイパスバルブ２２４に接続される。
【００４７】
　第一及び第二のダイバーターバルブ２２２及び２２３は、ＣＶＤシステム２３０に接続される酸素注入口２２６及び酸化剤ガス注入口２２８に接続された注入口に隣接して、ＣＶＤチャンバ２０２に接続される。ＣＶＤガスは、ウエハヒーター２３２上に置かれたウエハ２３１にわたって下方に流れる。ガスは、圧力制御装置２３４を介して化学回収冷却トラップ２３６へと戻される。また、バイパスバルブ２２４は、化学回収冷却トラップ２３６へ供給する化学回収冷却トラップ２３８に接続される。
【００４８】
　動作において、加工システム２００はまず、図２の反応性シード層４５を堆積する。溶剤及び前駆物質が混合される。前駆物質及び溶剤は、強誘電体前駆物質のように酸化物電極を劣化させることがないように選択される。一例として、溶剤は第一の前駆物質（６０：４０の比率のＺｒ（Ｏ−ｉＰｒ）２（ｔｈｄ）２：Ｔｉ（Ｏ−ｉＰｒ）２（ｔｈｄ）２）、第二の前駆物質（２０：８０の比率のＺｒ（Ｏ−ｉＰｒ）２（ｔｈｄ）２：Ｔｉ（Ｏ−ｉＰｒ）２（ｔｈｄ）２）及び第三の前駆物質のオクタン：デカン：アダクツとすることができる。
【００４９】
　キャリアガス注入口２１８からのキャリアガスは、窒素、アルゴン又はヘリウムのような不活性ガスとすることができる。混合物は、第一及び第二の気化器２２０及び２２１において約１９０℃の温度で気化され、第一及び第二のダイバーターバルブ２２２と２２３を介してＣＶＤシステム２３０へと送られる。通常はＯ２及びＮ２Ｏである酸化剤はそれぞれ、酸素注入口２２６及びＮ２Ｏガス注入口２２８を介して供給される。酸素対酸化剤の比率は、０％から１００％酸化剤まで可能である。酸化剤は、成膜処理中、または反応性シード層の初期核形成後に適用され得る。
【００５０】
　上述したシステムは、中間に浄化を行って同じＣＶＤチャンバ２０２で、反応性シード層の堆積と強誘電体層の堆積を行う。第一及び第二の気化器２２０及び２２１が必要とされるのは、反応性シード層と強誘電体層が異なる気化特性を有するためである。例えば、（ＴｉＺｒ）Ｏ２のシード層の場合、前駆物質は、前駆物質アンプル２１１から第二の気化器２２１を介して供給される３０：７０の比率のＺｒ（０−ｉＰｒ）２（ｔｈｄ）２：Ｔｉ（０−ｉＰｒ）２（ｔｈｄ）２である。ＰＺＴ強誘電体層の場合、前駆物質は、それぞれ前駆物質アンプル２０８及び２１０から第一の気化器２２０を介して供給される０．２８６：０．２８６：０．４２９の比率のＰｂ（ｔｈｄ）２ｐｍｄｅｔａ：Ｚｒ（０−ｉＰｒ）２（ｔｈｄ）２：Ｔｉ（Ｏ−ｉＰｒ）２（ｔｈｄ）２、及び０．６４９：０．１４２：０．２０９の比率のＰｂ（ｔｈｄ）２ｐｍｄｅｔａ：Ｚｒ（０−ｉＰｒ）２（ｔｈｄ）２：Ｔｉ（Ｏ−ｉＰｒ）２（ｔｈｄ）２である。上述したものと同じ圧力条件及び温度条件は、この実施形態においても機能する。
【００５１】
　代替の実施形態において、純粋な金属の堆積時に酸化物電極中の酸化剤を用いて超薄の均質な酸化物シード層を形成する。例えば、Ｔｉのみが堆積される。この技術の利点は、単純な化学物質とハードウエアに加えて、強誘電体層の凝集が促進されることであり、これはシード層上に堆積された強誘電体層からの拡散によりドーピングされるようにもなるＰｂＴｉＯ３シード層の形成に起因する。Ｔｉ前駆物質は余分な溶剤を必要とせず、主要な利点は、炭素又は水素のような還元化学物質の量を最小限にすることができる点である。Ｔｉ前駆物質は、室温付近では液体であり、標準的気化器を用いて気化され得る。
【００５２】
　ＣＶＤ処理は、ウエハを４００℃〜６００℃に加熱し、前駆物質をキャリアガスと共にウエハにわたって流すことにより実施される。酸化剤は、堆積工程中、又は初期核形成段階後に流すことができる。前駆物質は、酸化物電極からの酸素を用いて容易に酸化する。
【００５３】
　このタイプの反応の利点は、追加の酸素を要することなく、酸化電極の全体がＴｉＯｘで覆われた時点で反応が止まるということである。従って、均一なＴｉＯｘ層が下部電極の酸化物の最低量の還元により形成される。ＴｉＯｘシード層の堆積後、ウエハは、このプロセス中、又は後の強誘電体層堆積の一部として、酸素にさらされることができる。ハードウエアを追加してシード層の堆積を強誘電体層の堆積の一部として実施することが可能であり、又は独立したチャンバで実施され得る。
【００５４】
　本発明の二段階手法により、強誘電体薄膜の堆積中に酸化下部電極の還元が回避され、これにより強誘電体表面の粗さが減り、改良された強誘電体薄膜の厚さの制御が結果として得られる。また、シード層はより小さい粒子サイズに堆積されることも可能であり、これにより強誘電体層の超小型構造のより良好な粒子サイズ制御、及びより良好な表面が得られる。最後に、低い温度の堆積により、複合強誘電体層のサーマルバジェットが低減される。
【００５５】
　次に図５を参照すると、図５には、常誘電性材料前駆物質を用いた酸化物電極上にシード層を堆積する工程３００と、常誘電体材料前駆物質を用いてシード層上に常誘電体層を堆積する工程３０２を含む、本発明による流れ図が示される。
【００５６】
　本発明を特定の最良の形態に関連して説明してきたが、上述した説明に鑑みて、多くの代替形態、修正形態、及び変形形態が当業者には明らかになると理解されるべきである。。従って、本発明は、特許請求の範囲と思想の範囲内にある係る代替形態、修正形態、変形形態を包含することが意図されている。これまでに説明した、又は添付図面に示した全ての事項は、説明目的の為に提示したものであり、限定を意味するわけではない。
【図面の簡単な説明】
【００５７】
【図１】本発明による２次元及び３次元強誘電体メモリ集積回路の断面図である。
【図２】本発明によるメモリキャパシタの拡大図である。
【図３】本発明による複合シード層を製造するために用いる２チャンバ加工システムを示す図である。
【図４】本発明による複合シード層を製造するために用いる単一チャンバ加工システムを示す図である。
【図５】本発明による強誘電体キャパシタの製造方法を示す概略的な流れ図である。
【符号の説明】
【００５８】
10　常誘電性半導体デバイス
34、44　酸化物電極
36、46　常誘電体層
45　シード層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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