(57)【要約】【課題】ソース／ドレイン領域とチャネル領域とを別電位にするトランジスタに対応できない。２種類の電源配線の一方にしか対応できない。【解決手段】基体内に埋め込まれて延びる低抵抗配線層１３を有すると共にこの埋め込み配線層にそれぞれが接触しながら互いに離間して形成された複数の素子領域１４を有する。各素子領域に回路素子が形成されている。上記埋め込み配線層としては金属を用いるのが好ましい。【選択図】　　　図１
2004111634.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体内に埋め込まれて延びる低抵抗の埋め込み配線層を有すると共にこの埋め込み配線層にそれぞれが接触しながら互いに離間して形成された複数の素子領域を有し、各素子領域に回路素子が形成されていることを特徴とする半導体装置。
【請求項２】
前記複数の素子領域から離間され且つ前記埋め込み配線層に接して設けられた半導体領域を更に有し、この半導体領域に所定電位が供給されている請求項１記載の半導体装置。
【請求項３】
前記埋め込み配線層は半導体基板上に絶縁層を介して形成されるとともに当該絶縁層の一部に設けられた開口を介して前記半導体基板に電気的に接続され、前記半導体基板に所定電位が供給されている請求項１記載の半導体装置。
【請求項４】
前記回路素子はトランジスタであり、このトランジスタは前記素子領域をチャネル領域としてソースおよびドレイン領域を有し、これらソースおよびドレイン領域の各々と前記埋め込み配線層との間に前記チャネル領域が介在している請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記回路素子はトランジスタであり、このトランジスタは前記素子領域をチャネル領域としてソースおよびドレイン領域を有し、これらソースおよびドレイン領域の一方と前記埋め込み配線層との間に前記チャネル領域が介在しており、前記ソースおよびドレイン領域の他方は前記埋め込み配線層に電気的に接続している請求項１乃至３のいずれかに記載の半導体装置。
【請求項６】
前記回路素子はトランジスタであり、このトランジスタは前記素子領域をチャネル領域としてソースおよびドレイン領域を有し、前記素子領域はその底面部の一部を除いて絶縁層により囲まれており、前記ソースおよびドレイン領域は前記絶縁層に接して形成されている請求項１乃至３のいずれかに記載の半導体装置。
【請求項７】
それぞれが半導体基体内に埋め込まれ且つ互いに離間して延びる第１および第２の低抵抗の埋め込み配線層を有すると共にこれら第１及び第２の埋め込み配線層にそれぞれ接触して形成された第１及び第２の素子領域を有し、これら第１及び第２の素子領域に回路素子がそれぞれ形成され、さらに第１及び第２の埋め込み配線層に互いに異なる電位が供給されていることを特徴とする半導体装置。
【請求項８】
前記第１及び第２の素子領域から離間され且つ前記第１及び第２の埋め込み配線層に接して設けられた第１及び第２の半導体領域を更に有し、これら第１及び第２の半導体領域に互いに異なる電位が供給されている請求項７記載の半導体装置。
【請求項９】
前記第１及び第２の素子領域から離間され且つ前記第１の埋め込み配線層に接して設けられた第１の半導体領域を更に有し、前記第１及び第２の埋め込み配線層は半導体基板上に絶縁層を介して形成されるとともに前記第２の埋め込み配線層は当該絶縁層の一部に設けられた開口を介して前記半導体基板に電気的に接続され、前記第１の半導体領域に前記第１の埋め込み配線層のための電位が供給され、前記半導体基板に前記第２の埋め込み配線層のための電位が供給されている請求項７記載の半導体装置。
【請求項１０】
第１の半導体基板、第１の酸化膜層、半導体層からなるＳＯＩ基板を形成する工程と、
前記ＳＯＩ基板の分離ボリュームで分離された半導体層に、ＭＯＳトランジスタを形成する工程と、
前記ＳＯＩ基板の半導体基板を削り、前記第１の絶縁層が露出するまで研磨する工程と、
前記第１の絶縁膜の一部を除去し、前記半導体層が露出するようにする工程と、
前記第１の絶縁膜および前記半導体層に接するように第１の金属を堆積する工程と、
前記第１の金属をパターンニングし第１の金属配線を形成する工程と、
前記第１の金属配線および第１の絶縁膜を覆うように絶縁膜を堆積した後、前記第１の金属配線が露出するまで、研磨する工程と、
第２の半導体基板の表面を酸化し、第２の金属を堆積する工程と、
前記第２の金属をパターンニングし第２の金属配線を形成する工程と、
前記第２の金属配線を覆うように絶縁膜を堆積した後、前記第２の金属配線が露出するまで、研磨する工程と、
前記第１の金属配線と前記第２の金属配線が接するように前記ＳＯＩ基板と前記第２の半導体基板を貼り合せる工程と、
貼り合せた前記ＳＯＩ基板と前記第２の半導体基板を熱処理し、前記第１の金属配線と前記第２の金属配線が溶融するようにする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記ＳＯＩ基板を形成する工程が、
前記第１の半導体基板と第３の半導体基板の表面を酸化し、酸化された面を貼り合せる工程と、
前記第３の半導体基板を研磨して半導体層を形成する工程とからなることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記ＳＯＩ基板を形成する工程が、
前記第１の半導体基板への酸素イオン注入により前記第１の酸化膜層を形成する工程であることを特徴とする請求項１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、絶縁層上に設けられた半導体層に回路素子を形成した所謂ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）型の半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＳＯＩ型半導体装置は、トランジスタのような回路素子が形成される半導体領域を絶縁層にて取り囲んだ構造を基本とするものであり、接合容量等が低減され高速動作が可能となる。
【０００３】
要求される論理機能等の回路動作を実現するためには、回路素子間を配線層により結線する必要があり、さらには動作電圧を与えるために電源（通常、正または負電位と接地電位）配線を施す必要がある。電源配線は、かなりの電流が流れまた多数の回路素子間に渡って結線する必要性からその占有面積がかなり大きくなり、信号配線等の他の配線のレイアウトに制限を与える。
【０００４】
そこで、例えば、特許文献１には、導電性スタッドを用いて、電源配線を簡素化した技術が開示されている。すなわち、図１０に示すように、半導体基板１の上に形成された絶縁層２によって半導体層３が囲われており、この半導体層３をチャネル領域としてＭＯＳトランジスタのソース領域４およびドレイン領域５が形成されている。さらに、チャネル領域上には、ゲート絶縁膜６を介してゲート電極７が形成され、ドレイン領域５は、層間絶縁膜９中につくられたコンタクトホールを埋める導電体８を介して配線１０に接続されている。さらに、層間絶縁膜９、ソース領域４、半導体層３および絶縁層２を貫通して半導体基板１に達する導電性スタッド１１が設けられている。この導電性スタッド１１によりソース領域４、チャネル領域３および基板１が電気的に接続されている。このような構造を取ることにより、ＭＯＳ型トランジスタ１２を形成するソース領域４およびチャネル領域を含む半導体層３を、半導体基板１の電位に固定できるので、半導体基板１を電源電位あるいは接地電位の供給源として用いることができる。
【０００５】
【特許文献１】
特開平１０−２０９４６８号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、この技術では、ソース領域４とチャネル領域３とが同電位を取るトランジスタにしか採用できない。例えばトランスファゲートを構成するトランジスタでは、ソース／ドレイン領域とチャネル領域とを別電位にする必要があるが、この要請には図１０の導電性スタッド構造では対処できない。
【０００７】
また、ＭＯＳデバイスはＣＭＯＳ構造が主流であるが、そのようなデバイスでは、電源配線としては正（又は負）電位を与えるための第１の電源配線と接地電位を与えるための第２の電源配線との２種類が必要である。図１０の構造ではそれら２種類の電源配線の一方にしか対応できない。
【０００８】
【課題を解決するための手段】
本発明に係る半導体装置は、基体内に埋め込まれて延びる低抵抗配線層を有すると共にこの埋め込み配線層にそれぞれが接触しながら互いに離間して形成された複数の素子領域を有し、各素子領域に回路素子が形成されていることを特徴としている。上記埋め込み配線層としては金属を用いるのが好ましい。
【０００９】
斯かる構造によれば、埋め込み配線層を基板電位を供給用の電源配線とすることができ、基体の表面上に設ける電源配線をその分簡素化できる。また、回路素子としてのトランジスタのソースとチャネルとが独立しているので、上述したトランスファゲートとしてのトランジスタにも適応できる。
【００１０】
回路構成上、基板電位とソース（ドレイン）電位とを同じにする場合は、ソース（ドレイン）領域を埋め込み配線層に達するように深く形成すればよい。この深く形成する手法は、埋め込み拡散領域やイオン注入技術で対処できる。
【００１１】
更に本発明によれば、それぞれが基体内に埋め込まれ且つ互いに離間して延びる第１および第２の低抵抗の埋め込み配線層を有すると共にこれら第１及び第２の埋め込み配線層にそれぞれ接触して形成された第１及び第２の素子領域を有し、これら第１及び第２の素子領域に回路素子がそれぞれ形成され、さらに第１及び第２の埋め込み配線層に互いに異なる電源電位が供給されていることを特徴とする半導体装置が得られる。
【００１２】
斯かる構成によれば、第１および第２の素子領域にはそれぞれ互いに異なる導電チャネル型のトランジスタを形成することができ、ＣＭＯＳデバイスにも対応できる。
【００１３】
さらに、本発明によれば、次の工程を有する半導体装置の製造方法が得られる。すなわち、第１の半導体基板、第１の酸化膜層、半導体層からなるＳＯＩ基板を形成する工程と、前記ＳＯＩ基板の分離ボリュームで分離された半導体層に、ＭＯＳトランジスタを形成する工程と、前記ＳＯＩ基板の半導体基板を削り、前記第１の絶縁層が露出するまで研磨する工程と、前記第１の絶縁膜の一部を除去し、前記半導体層が露出するようにする工程と、前記第１の絶縁膜および前記半導体層に接するように第１の金属を堆積する工程と、前記第１の金属をパターンニングし第１の金属配線を形成する工程と、前記第１の金属配線および第１の絶縁膜を覆うように絶縁膜を堆積した後、前記第１の金属配線が露出するまで、研磨する工程と、第２の半導体基板の表面を酸化し、第２の金属を堆積する工程と、前記第２の金属をパターンニングし第２の金属配線を形成する工程と、前記第２の金属配線を覆うように絶縁膜を堆積した後、前記第２の金属配線が露出するまで、研磨する工程と、前記第１の金属配線と前記第２の金属配線が接するように前記ＳＯＩ基板と前記第２の半導体基板を貼り合せる工程と、貼り合せた前記ＳＯＩ基板と前記第２の半導体基板を熱処理し、前記第１の金属配線と前記第２の金属配線が溶融するようにする工程と、を有している。このようにすることで、ＳＯＩ基板に形成されたＭＯＳトランジスタと、第２の半導体基板との間に金属配線が形成され、配線の占める面積の低減された、小型のデバイスを形成することができる。
【００１４】
斯かる製造方法においては、前記ＳＯＩ基板を形成する工程が、前記第１の半導体基板と第３の半導体基板の表面を酸化し、酸化された面を貼り合せる工程と、前記第３の半導体基板を研磨して半導体層を形成する工程とからなることが好ましい。このことにより、本発明に用いる、ＳＯＩ基板を作成することができる。
【００１５】
また、前記ＳＯＩ基板を、前記第１の半導体基板への酸素のイオン注入により前記第１の酸化膜層を形成する工程を含んで形成することが好適である。　このことにより、本発明に用いるＳＯＩ基板を簡便に作成することができる。
【００１６】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を用いて説明する。
【００１７】
（第１の実施の形態）
図１は、本発明の第１の実施の形態を示し、同図（ａ）はその平面図を、同図（ｂ）は、図１（ａ）のＡ−Ａ’断面図をそれぞれ示す。
【００１８】
本半導体装置は、半導体基板としてのシリコン基板２７、その上に形成された絶縁層２８、その上に形成された低抵抗配線としての金属層１３、及びその上に設けられ絶縁層２４により互いに分離して形成された複数の島状半導体領域１４を有している。このように、本装置はシリコン基板２７を含む半導体基体内に埋め込まれて延びる金属配線層１３を有すると共に、この埋め込み金属層１３にそれぞれが接触し且つ絶縁層２４により互いに絶縁離間して形成された複数の素子領域１４（図では３つのみ示している）を有している。
【００１９】
そして、各素子領域１４には回路素子が形成されている。本実施形態では、回路としてＮチャネルＭＯＳトランジスタが形成されている。すなわち、素子領域１４をＰ型のチャネル領域としてＮ型のソース及びドレイン領域１７が形成され、これら領域の間にはゲート絶縁膜６を介してゲート電極７が形成されている。また、図１（ｂ）の右端の島状領域１４は金属配線層１３の電極取りだし領域として設けられている。
【００２０】
半導体基体の表面は絶縁層１８により覆われている。この絶縁層１８には、各領域の電極形成のためのコンタクトホール８が設けられ、配線層１０がコンタクトホール８を介して半導体領域と接触して形成されている。また、埋め込み金属配線層１３の電極取り出し領域としての半導体領域１４のために設けられたコンタクトホール８は金属等の導電体で埋められ、さらにパッド電極１５が設けられてその上にバンプ電極１６が形成されている。
【００２１】
本装置がパッケージ等に組み込まれて通電が行われると、接地電位としての電源電圧がバンプ電極１６を介して埋め込み金属配線層１３に供給され、その結果、金属層１３に接する全ての島状領域にはＭＯＳトランジスタのチャネル電位としての接地電位が供給される。一方、各ＭＯＳトランジスタのソース及び／又はドレイン領域は、所望の回路に従って結線される。この結線の中には、表面絶縁層１８上に形成される電源電位配線（図示せず）との接続が含まれる。
【００２２】
かくして、本装置では、各ＭＯＳトランジスタの基板電位供給のための配線層のデバイス表面上での形成が不要となり、他の配線の設計に自由度が増大する。しかも、基板電位とソース／ドレイン電位を別々に設けることができ、様々な回路構成に対応できる。
【００２３】
図２乃至図４は、図１に示した本発明の第１の実施例を製造するための製造工程を示す断面図である。まず、図２（ａ）に示すように、２枚の半導体基板１，２０の上面を各々酸化し、酸化膜層１９，２１を形成する。次に、図２（ｂ）に示すように、各々の酸化層１９，２１同士を貼り合せる。次に、図２（ｃ）に示すように、半導体基板３を、酸化膜層２と酸化膜層４を貼り合せて形成した酸化膜層２２に達しない深さで所望の厚みだけ研磨し、図２（ｄ）に示すようなＳＯＩ基板２３を形成する。また、ＳＯＩ基板２３は、２枚の半導体基板を貼り合せるのではなく、酸素をイオン注入することによって酸化膜層２２を形成することによっても作成することができる。
【００２４】
次に、図３（ａ）に示すように、素子を形成する部分を除いて、エッチングを行い、ＣＶＤで酸化膜を埋め込み、平坦化を行って、分離ボリューム２４を形成する。さらに、図３（ｂ）に示すように、ゲート絶縁膜６およびゲート電極７を作成した後、イオン注入を行ってソース・ドレイン領域１７を形成し、さらに、層間絶縁膜２５を堆積させてコンタクトホール８を形成し、コンタクトホール８上に上層金属配線１０およびパッド１５を形成する。
【００２５】
次に、図３（ｃ）に示すように、基板１および酸化膜層２２を途中まで研磨除去し、図３（ｄ）に示すように、半導体層１４の直下の酸化膜層２２のみをエッチング除去する。
【００２６】
さらに、図４（ａ）に示すように、半導体層１４および酸化膜層２２に第１のアルミニウム金属膜２６を堆積させてパターンを形成し、さらに酸化膜（図示せず）を堆積させて平坦化を行う。また、図４（ｂ）に示すように、さらに別の半導体基板２７に分離酸化膜２８を堆積させて第２のアルミニウム金属膜２９を堆積させてパターンを形成し、さらに酸化膜（図示せず）を堆積させて平坦化を行う。最後に、図４（ａ）で形成した第１のアルミニウム金属膜２６と図４（ｃ）で形成した第２のアルミニウム金属膜２９を貼り合せ、アルミニウムの融点である６６０℃程度でアニールを実施後、パッド１５上にバンプ１６を形成することにより、図４（ｄ）に示すように、アルミニウムで形成された下層金属配線１３を有する半導体デバイスが完成する。
【００２７】
なお、本実施例は、Ｎ型チャネルＭＯＳトランジスタのチャネル領域に電源電位を供給する場合について、構造および製造方法を記載したが、Ｐ型チャネルＭＯＳトランジスタのチャネル領域に接地電位を供給する場合についても同様に適用できる。
【００２８】
（第２の実施の形態）
図５は、本発明に係る第２の実施の形態を示す図面である。なお、図１と同一の構成部材は同一参照数字で示し、その説明を省略する。更には、図５では、図１における一つのＭＯＳトランジスタのみを示していることに注意されたい。
【００２９】
図１の装置では半導体層１４の下面全面で下層金属配線１３と接続されているのに対して、本装置では、ソース・ドレインのコンタクトホール８に対応した位置に、第１の下層配線コンタクト３０が設けられている点である。このような構造を取ることにより、第１の下層配線コンタクト３０を形成する際に、コンタクトホール８を形成するときのマスクを用いることができ、新たにマスクを作成する必要がなくなりマスク作成のコストを削減することができる。
【００３０】
（第３の実施の形態）
図６は、本発明に係る第３の実施の形態を示す図面である。本実施形態でも、一つのＭＯＳトランジスタのみを示している。また、本デバイスはＭＯＳトランジスタのチャネルとソースとを同一の電位にすることが要求されるものに対応するものである。すなわち、本ＭＯＳトランジスタでは、ソース領域４の下方にソース領域と同一導電型の深部不純物領域３１が設けられている。この領域３１は埋め込み金属配線層１３に接して形成され、この結果、ソース領域４も埋め込み配線層１３を介して基板電位（接地電位）を受けることとなる。領域３１はＮ型であり、チャネル領域１４とＰＮ接合を形成するので、埋め込み配線層１３は領域３１と１４とに跨って、すなわち、ＰＮ接合を短絡するように形成されている。なお、本デバイスでは、絶縁層１４がゲート部分にまで延在形成されており、その分不要な接合容量等を低減しているが、図１にように形成しても構わない。
【００３１】
（第４の実施の形態）
図７は、本発明に係る第４の実施の形態を示し、（ａ）は平面図を、（ｂ）は図（ａ）のＢ−Ｂ’線に沿った断面図をそれぞれ示している。
【００３２】
本デバイスはＣＭＯＳ構成に対処したものである。すなわち、半導体基体内に、２種類の埋め込み低抵抗配線層としての金属配線３４及び３６が埋め込まれている。金属配線層３４には一方の電源電位としての接地電位が供給され、複数のＮ型チャネルＭＯＳトランジスタ３３の各々にチャネル電位を供給すべく設けられている。金属配線層３６は他方の電源電位としての正電位が供給され、複数のＰ型チャネルＭＯＳトランジスタ３５の各々にチャネル電位を供給すべく設けられている。これら接地電位下層金属配線３４および電源電位下層金属配線３６には、半導体層１４、コンタクトホール８を介してパッド１５に接続されており、パッド１５上には、バンプ１６が形成されている。
【００３３】
かくして、ＣＭＯＳ構成として必要とされる２種類のチャネル電位のための２種類の電源電位配線をデバイス表面上に形成することなく設けることが出来る。
【００３４】
なお、各ＭＯＳトランジスタ３３，３５の構成は図１（ｂ）と実質同一であるが、必要であれば、図５や図６のようにしてもよい。
【００３５】
（第５の実施の形態）
図８は、本発明に係る第５の実施の形態を示す図面である。本デバイスは、半導体（シリコン）基板２７を電位供給媒体として積極的に活用したものである。すなわち、Ｎ型チャネルＭＯＳトランジスタ３３は、接地電位下層金属配線３４、半導体層１４、コンタクトホール８、を介して配線１０に接続され、上層金属配線１０より電源電位が供給される。図８のようにバンプ電極構造を用いても構わない。一方、Ｐ型チャネルＭＯＳトランジスタ３５は、電源電位下層金属配線３６、半導体基板コンタクト３７を介して半導体基板１に接続され、半導体基板１より電源電位が供給される。
【００３６】
かくして、電源配線は更に簡素化される。もちろん、Ｎ型チャネルＭＯＳトランジスタに半導体基板１から接地電位を供給し、Ｐ型チャネルＭＯＳトランジスタに配線１０より電源電位を供給しても良い。
【００３７】
（第６の実施の形態）
図９は、本発明に係る第６の実施の形態を示す図面である。図９に示すように、第６の実施の形態では、ソース・ドレイン領域１７が半導体層１４の下面に接するように形成され、また、下層金属配線１３は、第３の下層配線コンタクト３８を介して、半導体層１４とのみ接続されている。このような構造をとることにより、半導体層１４に溜まったチャージを逃がしつつ、ソース・ドレイン領域１７の接合容量を低減することができる。この第６の実施の形態は、第１乃至第５のいずれの実施の形態にも適用することができる。なお、図６に示すように基板電位とソース電位とを同一にする場合は、コンタクト３８の形成位置をずらすだけで対応できる。
【００３８】
【発明の効果】
このように、本発明に係る半導体装置では、ＭＯＳトランジスタよりも基板側に配線を設けて、電位を供給しているので、電源配線や設置配線の占める面積を小さく抑えることができ、半導体装置を小型化することができる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施の形態を示す図面である。
【図２】本発明に係る第１の実施の形態の製造方法を示す図面である。
【図３】本発明に係る第１の実施の形態の製造方法を示す図面である。
【図４】本発明に係る第１の実施の形態の製造方法を示す図面である。
【図５】本発明に係る第２の実施の形態を示す図面である。
【図６】本発明に係る第３の実施の形態を示す図面である。
【図７】本発明に係る第４の実施の形態を示す図面である。
【図８】本発明に係る第５の実施の形態を示す図面である。
【図９】本発明に係る第６の実施の形態を示す図面である。
【図１０】本発明の従来技術を示す図面である。
【符号の説明】
１、２０、２７　半導体基板
２　絶縁層
３　半導体層
４　ソース領域
５　ドレイン領域
６　ゲート酸化膜
７　ゲート電極
８　コンタクトホール
９、２５　層間絶縁膜
１０　上層金属配線
１１　導電性スタッド
１２　ＭＯＳ型トランジスタ
１３　金属層、金属配線層、下層金属配線
１４　半導体領域、素子領域、半導体層
１５　パッド
１６　バンプ
１７　ソース・ドレイン領域
１８　層間絶縁膜
１９、２１、２２　酸化膜層
２３　ＳＯＩ基板
２４　分離ボリューム
２６　第１のアルミニウム金属膜
２８　分離酸化膜
２９　第２のアルミニウム金属膜
３０　第１の下層配線コンタクト
３１　深部不純物拡散領域
３２　第２の下層配線コンタクト
３３　Ｎ型ＭＯＳトランジスタ
３４　接地電位下層金属配線
３５　Ｐ型ＭＯＳトランジスタ
３６　電源電位下層金属配線
３７　半導体基板コンタクト
３８　第３の下層配線コンタクト
【図１】
2004111634.tif 000003
【図２】
2004111634.tif 000004
【図３】
2004111634.tif 000005
【図４】
2004111634.tif 000006
【図５】
2004111634.tif 000007
【図６】
2004111634.tif 000008
【図７】
2004111634.tif 000009
【図８】
2004111634.tif 000010
【図９】
2004111634.tif 000011
【図１０】
2004111634.tif 000012