(57)【要約】【課題】本発明は、外部負荷が設計段階で決められない場合でも、接続された外部負荷の大きさに応じて駆動能力が自動的に最適化され、出力信号の遅延時間を短縮化できる出力インターフェイス回路を提供する。【解決手段】小さい駆動能力を有する複数のバッファ回路を含み、負荷駆動能力が調整される可変出力バッファ回路７と、該可変出力バッファ回路の入力信号Ａと出力信号Ｘとの遅延時間を測定する測定回路８と、該遅延時間に基づいて前記負荷駆動能力を調整する調整回路９を有する。外部負荷が接続されたときに測定された遅延時間が、最適遅延時間を超えている場合には、前記複数のバッファ回路が選択され、可変出力バッファ回路の負荷駆動能力が順次大きくなるように調整され、測定された該遅延時間がそれより短くなると、調整を停止して最適遅延時間を保持する。【選択図】      図１
2004336654.tif 000002
【特許請求の範囲】
【請求項１】
負荷駆動能力を調整できる出力バッファ回路と、
前記出力バッファ回路の入力信号と出力信号との遅延時間を測定する測定回路とを有し、
前記遅延時間の測定信号に基づいて前記出力バッファ回路の前記負荷駆動能力が調整される出力インターフェイス回路。
【請求項２】
前記出力バッファ回路は、該出力バッファ回路の前記負荷駆動能力が順次大きくなるように調整され、
測定された前記遅延時間が所定時間値より短くなると、前記出力バッファ回路の調整を停止することを特徴とする請求項１に記載の出力インターフェイス回路。
【請求項３】
前記出力バッファ回路は、所定負荷駆動能力を有する複数のバッファ回路を含み、
前記測定信号に基づいて、前記各バッファ回路の動作がオン・オフ制御されることを特徴とする請求項１又は２に記載の出力インターフェイス回路。
【請求項４】
集積回路の出力部に備えられた複数の出力端子に接続されたうちの一つの出力バッファ回路に係る前記測定信号に基づいて、他の出力バッファ回路の負荷駆動能力が調整されることを特徴とする請求項１乃至３のいずれか一項に記載の出力インターフェイス回路。
【請求項５】
負荷駆動能力を調整できる出力バッファと、
前記出力バッファの入力信号と出力信号との遅延時間を測定する測定部とを有し、
前記遅延時間の測定信号に基づいて前記出力バッファの前記負荷駆動能力が調整される出力インターフェイス回路を内蔵した半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部負荷に応じて自動的に駆動能力を最適化できる出力インターフェイス回路及び半導体装置に関し、特に、大規模集積回路（ＬＳＩ）、マイクロコンピュータなどの出力に設けられ、メモリなどの外部負荷の大きさが設計段階で決められない場合であっても、接続された外部負荷の大きさに応じて出力の駆動能力を自動的に最適化できる出力インターフェイス回路と、該出力インターフェイス回路を内蔵した半導体装置に関する。
【０００２】
【従来の技術】
従来から、半導体チップに組み込まれたＬＳＩ回路などの内部回路に係る出力には、該回路に接続される外部負荷を駆動するための出力インターフェイス回路が常設されている。
【０００３】
その従来の出力インターフェイス回路は、一般に、入力端子と出力端子とを有し、それらの端子間において、駆動段回路と出力段回路とが接続されている。半導体チップの内部回路からの出力信号が入力端子に入力され、ＣＭＯＳトランジスタを用いたインバータ構成による駆動段回路を介して、出力段回路が駆動される。該出力段回路によって出力端子に出力された信号が、外部負荷の充放電を行ない、これで、半導体チップ外部に出力信号の伝達が行なわれている。
【０００４】
その様な従来の出力インターフェイス回路において、信号伝播の遅延が発生することが知られている。その遅延時間（出力遅延値）は、入力端子の入力レベルが変化した時点から出力端子の出力レベルが変化した時点までの時間により、一般に定義されている。この出力遅延値は、出力インターフェイス回路の内部を信号が伝搬するのに必要な内部遅延時間と、出力段回路の出力が外部負荷を充放電するのに必要な充放電時間とに大別される。
【０００５】
このうち内部遅延時間は、駆動段回路、出力段回路、及び、これらを構成するＭＯＳトランジスタ自体の機能、構成、サイズ等の要因に大きく左右される。しかし、これらの要因は内部変数であり、回路の設計者が、任意にその水準を選択可能であるので、設計段階において、所望される内部遅延時間に応じた最適な組み合せを選択することは、比較的容易である。
【０００６】
これに対して、充放電時間は、出力段回路における使用トランジスタの出力特性と外部負荷の大きさとに依存する。該出力特性に従って、トランジスタのオン抵抗が決まり、即ち、出力インターフェイス回路としての駆動能力が決まることになる。しかし、同じ特性の出力段トランジスタからなる出力段回路であっても、外部負荷が大きいほど、充放電時間が増大することになり、出力インターフェイス回路の出力遅延値も大きくなる。
【０００７】
一般に、出力遅延値は、できるだけ小さいことが期待される。その出力遅延値を小さくするためには、出力段回路のトランジスタの出力容量を大きくする必要がある。しかし、その場合、トランジスタの動作時に、ノイズが発生しやすくなり、また、貫通電流が増大するなどの問題が発生する。そこで、実際に使用される出力インターフェイス回路には、このような影響が考慮され、出力時間遅延値が、ある最適値に保たれる必要がある。それには、外部変数であり、その変域が広い外部負荷の大きさに対応して、設計段階から十分な配慮を行わなければならい。そのため、ノイズ発生や貫通電流の増大という問題を解決しつつ、出力遅延値をできるだけ小さくするという両方の条件を満足させるための検討や配慮は、設計者にとってかなりの負担となっていた。
【０００８】
そこで、外部負荷の大きさが変わっても、自律的に出力遅延値を一定に保つことのできる出力インターフェイス回路が種々提案されている（例えば、特許文献１、特許文献２を参照）。その出力インターフェイス回路の例を図７に示した。
【０００９】
図７に示された出力インターフェイス回路は、入力端子１と出力端子２とを備え、その間に、駆動段回路を形成するＣＭＯＳトランジスタによるインバータ回路３及び４と、ＣＭＯＳトランジスタによる出力段回路５とが接続されている。入力端子１には、半導体チップ内に配置されたＬＳＩ回路の出力が接続され、出力端子２には、ＬＳＩ回路の出力信号を供給する容量性外部負荷が接続される。図中において、この外部負荷をコンデンサとして表示し、外部負荷を該出力信号で充放電する様子を示している。
【００１０】
このように構成された出力インターフェイス回路において、出力端子２の電位変化率に応じて、出力段回路に使用されたトランジスタの駆動状態を自動的に切り換え、出力段回路の駆動能力を調整するための波形エッジ検出回路８が備えられている。
【００１１】
従来の出力インターフェイス回路における出力段回路に、出力信号に関する波形エッジ検出回路８が付加されることによって、出力インターフェイス回路の動作が改良された。駆動段回路のトランジスタの駆動が、従来では固定的であったのに対し、出力端子２の電位変化率に応じて、出力段回路のトランジスタの駆動状態が自動的に切り換えられることにより、出力段１の駆動能力が調整され、出力インターフェイス回路の出力時間の遅延値が、所望の値となる。
【００１２】
【特許文献１】
特開平５−１０２８２９号公報
【特許文献２】
特開平９−１８６５７７号公報
【００１３】
【発明が解決しようとする課題】
ところで、外部負荷が設計段階で決められないような汎用マイクロコンピュータなどに搭載されたメモリ用の出力インターフェイス回路が動作するとき、接続されるメモリの容量が小さい場合と、大きい場合とで、メモリに供給される出力信号の遅延時間が大きく変わる。そのため、出力インターフェイス回路を設計するときには、遅延時間の最も悪い場合を前提にして、必要以上のマージンを確保できるようにしている。その結果、設計された回路が実質的には十分な高速動作が可能であるにも拘わらず、メモリ容量の大きさによっては設計速度が保証できないという理由で、回路の低速動作を余儀なくさせているという問題がある。
【００１４】
また、図７に示した出力インターフェイス回路は、出力端子に接続される外部負荷の大きさに変化があったときに、出力インターフェイス回路の出力時間遅延が所望の値に調整されるようになっている。しかし、ＬＳＩ回路を内蔵した半導体チップが汎用品である場合には、どのような量の外部負荷が接続されるかは、回路設計時に分からないので、出力インターフェイス回路の駆動能力の定格は、接続できる最大負荷の大きさとして設定される。
【００１５】
例えば、ＬＳＩ回路の出力インターフェイス回路が、メモリに接続される場合に、負荷側であるメモリの搭載量は、ユーザによって決められるので、設計者側では把握できない。そこで、設計者は、出力インターフェイス回路の設計時には、駆動能力をユーザが接続できるメモリ容量の範囲を規定することになる。ここで、出力インターフェイス回路の駆動能力の大きさは、その範囲内で、ユーザが接続できる最大負荷に合わせて、その設計値が決定される。
【００１６】
そのため、出力インターフェイス回路は、接続される外部負荷に対応できる駆動能力を有することと、外部負荷の大きさに合わせて、出力インターフェイス回路の遅延時間も最適値になることの両方を満足しなければならない。しかし、ユーザの所望する外部負荷が大きくなると、出力インターフェイス回路の駆動能力も、それに合わせて大きく設計される。これでは、上述したように、出力段回路におけるノイズの発生や、貫通電流の増大という問題を解決することができないという問題がある。
【００１７】
そこで、本発明は、外部負荷が設計段階で決められない場合でも、接続された外部負荷の大きさに応じて駆動能力が自動的に最適化され、出力信号の遅延時間を短縮化することができる出力インターフェイス回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
以上の課題を解決するため、本発明では、ＬＳＩ回路などの出力部に実装される出力インターフェイス回路において、負荷駆動能力を調整できる出力バッファ回路と、前記出力バッファ回路の入力信号と出力信号との遅延時間を測定する測定回路とを備え、該遅延時間の測定信号に基づいて前記出力バッファ回路の前記負荷駆動能力が調整されるようにした。
【００１９】
そして、前記出力バッファ回路は、該出力バッファ回路の前記負荷駆動能力が順次大きくなるように調整され、測定された前記遅延時間が所定時間値より短くなると、前記出力バッファ回路の調整を停止するようにし、さらに、前記出力バッファ回路は、所定負荷駆動能力を有する複数のバッファ回路を含み、前記測定信号に基づいて、前記各バッファ回路の動作をオン・オフ制御することとした。
【００２０】
また、集積回路の出力部に備えられた複数の出力端子に接続されたうちの一つの出力バッファ回路に係る前記測定信号に基づいて、他の出力バッファ回路の負荷駆動能力が調整されるようにした。
【００２１】
本発明では、さらに、半導体装置に、負荷駆動能力を調整できる出力バッファと、前記出力バッファの入力信号と出力信号との遅延時間を測定する測定部とを有し、前記遅延時間の測定信号に基づいて前記出力バッファの前記負荷駆動能力が調整される出力インターフェイス回路を内蔵することとした。
【００２２】
【発明の実施の形態】
次に、本発明による出力インターフェイス回路の実施形態について、図を参照して説明する。
【００２３】
本実施形態の出力インターフェイス回路に係る遅延時間の調整は、ＬＳＩ回路に接続される外部負荷が容量性を有しているため、その外部負荷の大きさによって、出力信号の立ち上がりが変化することに着目したものである。即ち、外部負荷が大きくなる程、例えば、ＳＲＡＭ、ＳＤＲＡＭなどの外部メモリ、或いは、他のＬＳＩ回路などが複数接続された場合のように、外部負荷の容量が増加する場合、出力信号波形の立ち上がりが鈍化し、遅延量が大きくなることから、出力インターフェイス回路の駆動能力を大きくすれば、出力信号波形の立ち上がりを早くすることが可能となるというものである。
【００２４】
本実施形態は、小さい駆動能力を有する複数のバッファ回路を含む可変出力バッファ回路を備えた出力インターフェイス回路において、出力信号の遅延時間を直接的に入力信号と出力信号とから測定し、該遅延時間が所定値の最適遅延時間を超えている場合には、駆動能力が高くなるように調整してやれば、出力信号の遅延時間を最適遅延時間に制御できるといことに基づいている。
〔第１実施例〕
図１は、半導体チップに内蔵されたＬＳＩ回路における出力に適用した場合であり、本実施形態の出力インターフェイス回路に関する概略ブロック構成を示している。図１に示した出力インターフェイス回路は、ＬＳＩ回路の出力部として、ＬＳＩ内部に取り込まれおり、出力インターフェイス回路の出力は、半導体チップの出力端子に接続されている。したがって、図中では、出力インターフェイス回路が、ＬＳＩ内部に配置されていることを破線で表した。
【００２５】
出力インターフェイス回路は、該回路の入力端子１と出力端子２との間、駆動能力を可変できる出力バッファ回路７を有している。具体的構成は後述されるが、この可変出力バッファ回路７が、基本的に、ＬＳＩ回路から出力された信号を入力信号Ａとし、外部負荷が接続される出力端子２に外部負荷駆動用の出力信号Ｘを出力する。
【００２６】
各回路の具体的構成は後述されるが、本実施形態の出力インターフェイス回路が特徴としている可変出力バッファ回路７による駆動能力を調整する制御系として、遅延時間測定回路８と駆動能力調整回路９を備えている。遅延時間測定回路８は、出力信号Ｘからバッファ増幅器１０を介して得られた信号Ｂと、入力信号とに基づいて、出力信号Ｘの入力信号Ａに対する遅延時間を測定する。なお、バッファ増幅器１０は、入力バッファであり、ＬＳＩ回路外部からの入力信号を、ＬＳＩ回路内部に使用できるようにするために設けられたインターフェイスバッファである。
【００２７】
そして、駆動能力調整回路９は、遅延時間測定回路８で測定された出力信号Ｘの遅延時間情報に基づいて、該遅延時間が予め設定された所定値の遅延時間以下になるように、調整信号が出力される。この調整信号に従って、可変出力バッファ回路７の駆動能力を順次高めていく。
【００２８】
このような回路構成とすることにより、本実施形態の出力インターフェイス回路は、外部負荷の接続状態に応じて、駆動能力が調整され、外部負荷の数又は量が増加しても、最適遅延時間を有する出力信号を出力することができる。
【００２９】
次に、図１で示された出力インターフェイス回路における可変出力バッファ回路７の具体的回路構成を図２に示した。図２に示した本実施形態の出力インターフェイス回路に使用される可変出力バッファ回路７は、並列接続された複数のバッファ回路７０乃至７４で構成される。そして、各バッファ回路は、調整信号のオン・オフによって、出力状態か、ハイインピーダンス状態かに切り換えられ、夫々が、出力状態のときに同じ駆動能力を備えるようにする。各バッファ回路は、出力状態とハイインピーダンス状態が切り換えられるものであれば、特に、回路構成は限定されない。
【００３０】
図２では、複数のバッファ回路を５個として並列接続した例を示したが、その数は、それに限定されず、外部負荷の数に応じて選択されてもよい。しかし、この複数のバッファ回路のうち、少なくとも１個のバッファ回路については、常時出力状態に設定されているものとする。これは、出力インターフェイス回路の動作初期において、つまり、ある大きさの外部負荷が接続されたときにおいて、全てのバッファ回路がハイインピーダンス状態であると、最初の入力信号に対する出力信号の遅延時間を測定できないことになるので、これを回避するためである。
【００３１】
図の例では、バッファ回路７０が、常時出力状態に設定されており、調整信号は入力されない。他のバッファ回路７１乃至７４には、駆動能力調整回路９から、各調整信号Ｃ１乃至Ｃ４が供給される。これらの調整信号のオン・オフの組み合せに対応して、バッファ回路７１乃至７４の出力状態の組み合せが決まり、外部負荷の大きさに応じて、出力インターフェイス回路の駆動能力が調整される。
【００３２】
なお、これらの調整信号の供給によって、出力インターフェイス回路としての駆動能力が、外部負荷の大きさ、即ち、出力信号の遅延量に合わせて、順次高く、従って、バッファ回路の数が増加するように制御が行われる。例えば、ある大きさの外部負荷が接続された出力インターフェイス回路の駆動初期においては、バッファ回路７０の駆動能力だけによって、外部負荷に出力信号が供給される。
【００３３】
このときには、駆動能力が外部負荷に対して低ければ、出力信号の遅延時間が大きく測定される。そこで、調整信号Ｃ１が供給されて、バッファ回路７１がハイインピーダンス状態から出力状態に切り換えられる。次いで、ここで、測定された遅延時間が所定値を超えていれば、調整信号Ｃ２が供給され、バッファ回路７１が出力状態になっていることに加えて、さらに、バッファ回路７２がハイインピーダンス状態から出力状態に切り換えられる。
【００３４】
調整信号Ｃ１乃至Ｃ４の全てがオフであって、バッファ回路７０だけが、出力状態である場合、出力インターフェイス回路としての駆動能力が最も低いときである。そして、調整信号が次々とオンとなって、バッファ回路７１乃至７４の全てがハイインピーダンス状態から出力状態に切り換えられた場合には、出力インターフェイス回路が有する最大の駆動能力が発揮されることになる。このような制御が、当該外部負荷が接続された後、測定された出力信号の遅延時間が所定値以下になるまで行われる。
【００３５】
次いで、図１に示された出力インターフェイス回路の制御系の具体的回路構成を、図３に示した。同図中で、図１に示された出力インターフェイス回路の構成と同じ部分については、同じ符号を付した。対応する回路の構成が破線で囲まれており、可変出力バッファ回路７、遅延時間測定回路８、及び、駆動能力調整回路９で構成されていることが示される。
【００３６】
可変出力バッファ回路７は、図２に示された出力バッファ回路の構成を採用しており、調整可能なバッファ回路７１乃至７４を含んでいる。遅延時間調整回路８は、入力信号Ａの周波数を所定数に逓倍するフェイズド・ロック・ループ（ＰＬＬ）回路８１、該ＰＬＬ回路８１の逓倍信号をクロック信号とするフリップフロップ（ＦＦ）回路８２及び８３、及び、ＦＦ回路８２の−Ｑ信号とＦＦ回路８３の＋Ｑ信号との論理積をとるアンド回路８４からなっている。
【００３７】
また、駆動能力調整回路９は、ＰＬＬ回路の逓倍信号をクロック信号とし、アンド回路８４による論理積の結果を入力とする４個のＦＦ回路９１乃至９４で構成され、一種のカウンタ回路を形成している。ＦＦ回路９１乃至９４は、出力バッファ回路７１乃至７４に対応して配置されており、夫々の＋Ｑ信号が、対応するバッファ回路の調整信号となっている。例えば、ＦＦ回路９１による＋Ｑ信号は、バッファ回路７１用の調整信号Ｃ１であり、ＦＦ回路９２による＋Ｑ信号は、バッファ回路７２用の調整信号Ｃ２である。
【００３８】
なお、図３に示された回路例では、駆動能力調整回路９で使用されているＦＦ回路９１乃至９４の夫々に、リセット端子が図示されていないため、リセットすることができないようになっているが、これは、回路図の表現上、簡単化したためであり、リセット端子が表示されていないだけである。実際には、このリセット端子が設けられており、これらのＦＦ回路は、リセット入力によりリセットされる。例えば、出力インターフェイス回路に接続されていた外部負荷が、異なる大きさの外部負荷に切り換えられた場合には、各ＦＦ回路はリセットされる。
【００３９】
図３に示されるように構成された本実施形態の出力インターフェイス回路の動作について、図４に示された各部における信号波形を参照して、説明する。図４の信号波形図における横軸は、時間を表す。この時間軸にそって変化する信号波形の夫々に付された符号が、図３における出力インターフェイス回路内の各部に対応して表示されている。
【００４０】
先ず、一定周期で、０又は１のレベルが反転する入力信号Ａの最初の入力信号Ａ１が、時間ｔ０において、入力端子１から出力インターフェイス回路に入力されたとする。入力信号Ａ１は、バッファ回路７０に入力され、このバッファ回路７０において、外部負荷を駆動する出力信号Ｘ１が生成される。ここで、外部負荷の大きさが、バッファ回路７０の駆動能力を上回っている場合には、外部負荷への充電に時間を要するため、出力信号Ｘ１は、時間ＴＤ０だけ遅延することになる。ここで、図４では、時間ｔ０１で、急峻に立ち上がった波形を示しているが、これは、説明を容易にするため、模式的に表現したものであり、実際には、その立ち上がりは鈍化しており、時間ｔ０１において、信号と判断できるレベルになったことを示している。
【００４１】
ここで、入力信号Ａ１は、時間ｔ０でＰＬＬ回路８１にも入力され、ＰＬＬ回路８１は、逓倍、位相の調整が既に完了しているものとし、入力信号Ａの周波数を所定逓倍した逓倍信号Ｃを出力する。時間ｔ０のタイミングでは、入力信号Ａと逓倍信号Ｃの位相は一致している。この逓倍信号Ｃは、ＦＦ回路８２及び８３のクロック信号として供給される。さらには、逓倍信号Ｃは、駆動能力調整回路９のＦＦ回路９１乃至９４の夫々のクロック信号としても供給される。図中で、逓倍信号Ｃの周期をＳで示した。図で示した例では、入力信号Ａの周波数に対する逓倍数を８としているが、実際には、出力信号のＸの許容できる最適遅延時間に調整する。例えば、その逓倍率を上げて、周期Ｓを短くすると、その最適遅延時間が短くなるように設定できる。
【００４２】
時間ｔ０で、入力信号Ａ１がＦＦ回路８３に入力されると、ＰＬＬ回路８１の逓倍信号ＣもＦＦ回路のクロック信号として入力されるので、ＦＦ回路８３は、信号Ｄのように、ハイレベルの信号をアンド回路８４に出力する。このとき、出力信号Ｘ１は、時間ＴＤ０だけ遅延し、出力バッファ回路７の出力はローレベルとなっている。そのため、ＦＦ回路８２には、出力信号Ｘ１に応じた信号Ｂもローレベルであって、ＦＦ回路８２の出力される信号Ｅは、ハイレベルになっている。そこで、アンド回路８４には、ハイレベルの信号Ｄと信号Ｅとが入力されるので、ハイレベルの信号Ｆが、アンド回路８４から出力される。
【００４３】
この様に、遅延時間測定回路８では、入力信号Ａ１と、出力信号Ｘ１がフィードバックされた信号Ｂとの遅延時間が、ＰＬＬ回路８１から出力された逓倍信号Ｃによるクロック周期Ｓより長いと、周期Ｓに等しい幅を有するハイレベルの信号Ｆが出力される。そして、駆動能力調整回路９に対し、駆動能力の増加を指示をすることになる。
【００４４】
次に、アンド回路８４からのハイレベルの信号Ｆは、駆動能力調整回路９の各ＦＦ回路９１乃至９４のイネーブル端子ＥＮに供給される。ここで、ＦＦ回路９１は、最初の入力があったとして、クロック信号の周期Ｓだけ遅れた時間ｔ０２において、Ｑ端子からハイレベルの信号Ｇを出力する。そこで、信号Ｇは、調整信号Ｃ１となって、バッファ回路７１に送出される。バッファ回路７１は、調整信号Ｃ１がハイレベルであることにより、ハイインピーダンス状態から出力状態に切り換えられる。そして、出力バッファ回路７の駆動能力は、バッファ回路７０の駆動能力に、バッファ回路７１の駆動能力が加算される。夫々の駆動能力が同じであれば、ここで、出力インターフェイス回路の駆動能力は２倍になる。
【００４５】
次に、入力信号Ａ２が、時間ｔ１において、入力端子１に入力されると、この入力信号Ａ２は、バッファ回路７０及び７１に入力され、出力バッファ回路７の出力信号Ｘとして、入力信号Ａ２から時間ＴＤ１だけ遅延した出力信号Ｘ２が出力される。ここで、出力信号Ｘからフィードバックされる信号Ｂも、出力信号Ｘ２の遅延に同期して、ローレベルからハイレベルに変化する。そこで、アンド回路８４からの信号Ｆが、そのタイミングでローレベルからハイレベルに変化する。
【００４６】
このとき、ＦＦ回路９１は、既にイネーブル状態とされているので、今回、信号Ｆがハイレベルに変化したことには関係なく、信号Ｇはハイレベルになっている。この信号Ｇは、ＦＦ回路９２のＱ端子に供給されている。そこで、ＦＦ回路９２のイネーブル端子ＥＮにハイレベルの信号Ｆが供給されたので、ＦＦ回路９２のＱ端子からハイレベルの信号Ｈが出力される。この信号Ｈが、調整信号Ｃ２となって、バッファ回路７２に送出される。このとき、可変出力バッファ回路７の駆動能力は、当初の状態から比して３倍となるので、出力インターフェイス回路から出力される出力信号Ｘの遅延度合は、駆動能力が増えた分だけ、改善される。
【００４７】
この様に、遅延時間測定回路８において、入力信号Ａが入力端子１に入力される毎に、入力信号Ａと出力信号Ｘとの遅延時間が測定される。この遅延時間が、バッファ回路自体の固有の遅延時間と外部負荷における許容できる最大遅延時間とを加算した最適遅延時間を超えている場合、即ち、その遅延時間がクロック周期Ｓより長い場合には、遅延時間測定回路８のアンド回路８４からハイレベルの信号Ｆが送出される。また、その遅延時間がクロック周期Ｓより短くなると、ハイレベルの信号Ｆが出力されないので、遅延時間測定回路８は、駆動能力の増加を指示しなくなり、結果として、駆動能力調整回路９は、現状の駆動能力を維持する調整信号を送出する。ハイレベルの信号Ｆが出力されなくなると、駆動能力の調整が完了する。
【００４８】
図４の信号波形の例では、入力信号Ａ３が入力されたとき、時間ｔ３において、測定された遅延時間が、最適遅延時間ＴＤ２になったことを示している。これは、入力信号Ａ２の入力された時点で測定された遅延時間に基づいて、出力バッファ回路７の駆動能力が増加され、駆動能力不足が改善された結果、出力信号Ｘの遅延時間が最適化されたことを意味する。これ以降に入力される入力信号Ａ４に対する出力インターフェイス回路の出力信号Ｘ４の遅延時間ＴＤ２は、外部負荷の大きさが変更されない限り、最適状態が保持される。なお、最適遅延時間は、ＦＦ回路８２の動作タイミングを決める時定数が調整されることによって設定されてもよい。
【００４９】
以上のように、図３に示された本実施形態の出力インターフェイス回路では、入力信号Ａと出力信号Ｘとの遅延時間が遅延時間測定回路８で測定され、その測定結果に応じて、駆動能力調整回路９により、複数のバッファ回路の出力状態とハイインピーダンス状態とを切り換える調整信号が生成され、この調整信号によって、外部負荷の大きさに従って出力インターフェイス回路の駆動能力が調整される。
【００５０】
そのため、様々な大きさの外部負荷が出力インターフェイス回路に接続されても、異なる大きさの外部負荷が接続される度に、外部負荷の大きさに応じて、出力インターフェイス回路の駆動能力が変更され、常に、設定された最適遅延時間に制御され、出力信号の遅延時間を保証することができる。このことによって、システムの高速動作を可能とするものである。
【００５１】
また、従来の出力バッファ回路では、汎用性を持たせるために、高い駆動能力を一つの回路で実現していた。本実施形態の出力インターフェイス回路では、その高い駆動能力を、可変出力バッファ回路、特に、小さい駆動能力を有する複数のバッファ回路で実現した。そのため、出力信号の遅延時間を測定することにより、接続された外部負荷の大きさに合わせたバッファ回路が選択され、出力インターフェイス回路としての駆動能力が調整される。従って、小さい駆動能力を有するバッファ回路によって外部負荷を駆動することになるので、高い駆動能力を有するバッファ回路を動作させたときに発生する反射やノイズが抑制される。
【００５２】
さらに、本実施形態の出力インターフェイス回路では、小さい駆動能力を有する複数のバッファ回路による総駆動能力が、外部負荷の大きさに合わせて、汎用性を持たせるための高い駆動能力まで段階的に調整されるので、出力インターフェイス回路の消費電力は、高い駆動能力を有する従来のバッファ回路に同じ外部負荷を接続した場合より、低減される。
〔第２実施例〕
第１実施例では、図３を参照して、図１に示された本発明の出力インターフェイス回路の具体的構成例が説明された。そこでは、半導体チップに内蔵されたＬＳＩ回路の出力部において、本実施形態の出力インターフェイス回路を介して出力端子が設けられ、外部負荷が、その出力端子に接続されるとした。
【００５３】
実際のＬＳＩ回路の出力部においては、複数の出力端子が設けられていることが普通である。しかし、容量性の外部負荷が接続される複数の出力端子のどれに対しても、本実施形態による出力インターフェイス回路を接続しようとすると、小さな半導体チップでは、ＬＳＩ回路における出力部の回路規模が増大してしまい、小さな半導体チップ内に出力インターフェイス回路を組み込むことが困難になる場合がある。
【００５４】
そこで、第２実施例では、この様な困難さを解消するために、複数設けられた出力端子の全てに出力インターフェイス回路を接続するのではなく、特定した一本の出力端子を代表端子とし、この代表端子のみに、図１に示された本実施形態の出力インターフェイス回路の制御系を配置することとした。
【００５５】
同期型のメモリなどが、ＬＳＩ回路に接続される場合には、各出力端子における外部負荷の大きさは同じであり、結果として、夫々の出力信号の遅延時間は、同じとなるので、何れの出力信号の遅延時間についても同一の最適遅延時間に制御される必要がある。そのため、各出力端子の夫々には、同じ可変出力バッファ回路を接続するが、代表端子のみに、遅延時間測定回路と駆動能力調整回路とによる制御系を配置し、この制御系から可変バッファ回路全てに共通する調整信号を供給するようにした。
【００５６】
図５に、代表端子のみに、遅延時間の制御系を配置した場合の具体例を示した。図中で、図１の出力インターフェイス回路で示されたと同じ部分には、同じ符号を付した。
【００５７】
ＬＳＩ回路の出力部には、複数の出力ラインＬ０乃至Ｌ４が配列され、夫々の出力ラインに、各入力端子１−０乃至１−４と、これらの端子に対応して外部負荷に接続される各出力端子２−０乃至２−４とが備えられている。複数の出力ラインの夫々には、可変出力バッファ回路７、１１乃至１４が接続されている。これらの可変出力バッファ回路は、夫々同じ駆動能力を有しており、具体的には、夫々が、図２に示された回路構成となっている。
【００５８】
図５では、出力ラインＬ０の出力端子２−０を代表端子とした場合を示している。これは、他の出力ラインのどれか一つであってもよいし、複数の出力ラインを選択してもよい。この出力端子２−０を含む出力ラインＬ０に、入力信号Ａ０と出力信号Ｘ０との遅延時間に基づいて、出力信号Ｘ０の遅延時間を最適遅延時間に制御する制御系が備えられている。この制御系の駆動能力調整回路９から、各バッファ回路における出力状態とハイインピーダンス状態とを切り換える調整信号Ｃ１乃至Ｃ４が出力される。
【００５９】
この出力された調整信号Ｃ１乃至Ｃ４は、出力ラインＬ０の可変出力バッファ回路７の駆動能力を調整するだけでなく、同時に、他の出力ラインＬ１乃至Ｌ４に備えられた可変バッファ回路１１乃至１４の夫々の駆動能力を調整するように分配される。
【００６０】
この様に、代表端子の出力ラインのみに、遅延時間の制御系が設けられ、そして、全ての出力ラインに係る可変バッファ回路の駆動能力が同時に調整されるので、外部負荷が複数の出力端子に接続された初期段階で、接続された外部負荷の大きさに応じて、各出力ラインの駆動能力が、一斉に、最適遅延時間になるように調整される。当該外部負荷が複数の出力端子に接続されている間においては、各出力信号は、その外部負荷の大きさに応じた最適遅延時間が保持される。
【００６１】
しかも、出力ラインが複数であっても、遅延時間の制御系を他の出力ラインと共通化することにより、ＬＳＩ回路における出力部の回路規模を増大させることがなく、小さな半導体チップ内に出力インターフェイス回路の組み込みを容易にしている。
【００６２】
以上において、本発明の出力インターフェイス回路の具体的な構成について、第１実施例及び第２実施例を用いて説明した。そこで、この出力インターフェイス回路が、半導体チップを有する半導体装置に内蔵される状態について、図６を参照して説明する。
【００６３】
図６は、半導体装置の概略ブロック構成を示している。該半導体装置２１には、ＬＳＩ回路などを含む主要回路部２２が搭載されている。主要回路部２２の出力信号を半導体装置２１の外部に供給するために、主要回路部２２に接続された出力インターフェイス部２３が装置内部の出力部に備えられている。出力インターフェイス部２３には、出力端子２が備えられており、図では、この出力端子２に、外部メモリ２４が接続されている。主要回路部２２からの出力信号が、出力インターフェイス部２３を介して、外部メモリ２４に供給される。
【００６４】
この出力インターフェイス部２３には、図１に示されるように、負荷駆動能力を調整できる出力バッファと、該出力バッファの入力信号と出力信号との遅延時間を測定する測定部とを有し、該遅延時間の測定信号に基づいて前記出力バッファの負荷駆動能力が調整される出力インターフェイス回路が内蔵されている。
【００６５】
半導体装置の出力部に、この様な出力インターフェイス部を備えたので、外部メモリ２４として、メモリ容量の大きさの異なるメモリが出力端子２に接続されても、その容量の大きさに応じて、出力信号の遅延が所定の最適遅延時間になるように、出力インターフェイス部の駆動能力が調整される。
（付記１）
負荷駆動能力を調整できる出力バッファ回路と、
前記出力バッファ回路の入力信号と出力信号との遅延時間を測定する測定回路とを有し、
前記遅延時間の測定信号に基づいて前記出力バッファ回路の前記負荷駆動能力が調整される出力インターフェイス回路。
（付記２）
前記出力バッファ回路は、該出力バッファ回路の前記負荷駆動能力が順次大きくなるように調整され、
測定された前記遅延時間が所定時間値より短くなると、前記出力バッファ回路の調整を停止することを特徴とする付記１に記載の出力インターフェイス回路。（付記３）
前記出力バッファ回路は、所定負荷駆動能力を有する複数のバッファ回路を含み、
前記測定信号に基づいて、前記各バッファ回路の動作がオン・オフ制御されることを特徴とする付記１又は２に記載の出力インターフェイス回路。
（付記４）
前記複数のバッファ回路は、入力端子と出力端子との間で並列接続され、
前記複数のバッファ回路のうち少なくとも一つは、常時オン動作をしていることを特徴とする付記３に記載の出力インターフェイス回路。
（付記５）
集積回路の出力部に備えられた複数の出力端子の夫々に、前記出力バッファ回路が接続されていることを特徴とする付記１乃至４のいずれかに記載の出力インターフェイス回路。
（付記６）
前記複数の出力端子に接続されたうちの一つの出力バッファ回路に係る前記測定信号に基づいて、他の出力バッファ回路の負荷駆動能力が調整されることを特徴とする付記５に記載の出力インターフェイス回路。
（付記７）
前記出力端子の夫々に同期駆動型負荷回路が接続される場合、前記一つの出力バッファ回路の出力を同期クロック信号とすることを特徴とする付記６に記載の出力インターフェイス回路。
（付記８）
前記測定回路は、前記入力信号をクロックとして所定周期に逓倍した逓倍信号で前記出力信号をサンプリングすることにより前記遅延時間を測定することを特徴とする付記１乃至７に記載の出力インターフェイス回路。
（付記９）
前記逓倍信号の周期は、前記出力バッファ回路の最大許容遅延時間であることを特徴とする付記８に記載の出力インターフェイス回路。
（付記１０）
前記出力バッファ回路の前記出力信号が、前記集積回路の入力端子に接続された入力バッファ回路のクロックとして入力されることを特徴とする付記５に記載の出力インターフェイス回路。
（付記１１）
負荷駆動能力を調整できる出力バッファと、
前記出力バッファの入力信号と出力信号との遅延時間を測定する測定部とを有し、
前記遅延時間の測定信号に基づいて前記出力バッファの前記負荷駆動能力が調整される出力インターフェイス回路を内蔵した半導体装置。
（付記１２）
前記出力バッファは、該出力バッファの前記負荷駆動能力が順次大きくなるように調整され、
測定された前記遅延時間が所定時間値より短くなると、前記出力バッファ回路の調整を停止することを特徴とする付記１１に記載の半導体装置。
（付記１３）
前記出力バッファは、所定負荷駆動能力を有する複数のバッファ部を含み、
前記測定信号に基づいて、前記各バッファ部の動作がオン・オフ制御されることを特徴とする付記１又は２に記載の半導体装置。
（付記１４）
前記複数のバッファは、入力端子と出力端子との間で並列接続され、
前記複数のバッファ部のうち少なくとも一つは、常時オン動作をしていることを特徴とする付記３に記載の半導体装置。
（付記１５）
集積回路の出力に備えられた複数の出力端子の夫々に、前記出力バッファが接続されていることを特徴とする付記１乃至４のいずれかに記載の半導体装置。
（付記１６）
前記複数の出力端子に接続されたうちの一つの出力バッファに係る前記測定信号に基づいて、他の出力バッファの負荷駆動能力が調整されることを特徴とする付記５に記載の半導体装置。
（付記１７）
前記出力端子の夫々に同期駆動型負荷回路が接続される場合、前記一つの出力バッファの出力を同期クロック信号とすることを特徴とする付記６に記載の半導体装置。
（付記１８）
前記測定部は、前記入力信号をクロックとして所定周期に逓倍した逓倍信号で前記出力信号をサンプリングすることにより前記遅延時間を測定することを特徴とする付記１乃至７に記載の半導体装置。
（付記１９）
前記逓倍信号の周期は、前記出力バッファの最大許容遅延時間であることを特徴とする付記８に記載の半導体装置。
（付記２０）
前記出力バッファの前記出力信号が、前記集積回路の入力端子に接蔵された入力バッファのクロックとして入力されることを特徴とする付記５に記載の半導体装置。
【００６６】
【発明の効果】
以上の様に、本発明では、出力インターフェイス回路において、可変出力バッファ回路が備えられ、接続された外部負荷の大きさに応じて、測定された出力信号の遅延時間が最適遅延時間になる駆動能力を変更するようにしたので、比較的に簡単な回路構成で、外部負荷の大きさに合わせて、駆動能力を自動的に調整することができるようになった。
【００６７】
また、出力インターフェイス回路の駆動能力が、外部負荷に合わせて適切な値に調整されるため、出力信号の遅延時間を常に保証することができる。これにより、出力インターフェイス回路を含むシステムの高速動作が可能となった。
【００６８】
さらに、出力インターフェイス回路が、必要な駆動能力に抑えられるため、外部負荷が少ないシステムを使用した場合には、汎用性を持たせるための高駆動能力のバッファ回路を使用した場合より、低消費電力化が可能となった。
【００６９】
そして、本発明の出力インターフェイス回路を用いると、汎用性を持たせるための高駆動能力のバッファ回路を使用する必要がないことから、反射やノイズの発生が少なくなり、さらには、ＰＣＢ上の波形におけるノイズも少なくなることから、システム全体の安定動作化を図ることができた。
【図面の簡単な説明】
【図１】本発明による出力インターフェイス回路における基本的なブロック構成を示す図である。
【図２】本発明による出力インターフェイス回路に使用される調整機能を有する出力バッファ回路の実施例を示す図である。
【図３】本発明による出力インターフェイス回路に係る具体的回路構成例を示す図である。
【図４】図３に示される出力インターフェイス回路の各部における信号波形を説明する図である。
【図５】複数の出力端子を備えたＬＳＩに本発明の出力インターフェイス回路を適用した例を示す図である。
【図６】本発明の出力インターフェイス回路を内蔵した半導体装置の概略構成を説明する図である。
【図７】従来技術による出力インターフェイス回路の回路構成の例を示す図である。
【符号の説明】
１…入力端子
２…出力端子
７…可変出力バッファ回路
８…遅延時間測定回路
９…駆動能力調整回路
１０、１５、１６…バッファ増幅器
１１〜１４…出力バッファ回路
２１…半導体装置
２２…主要回路部
２３…出力インターフェイス部
２４…外部メモリ
【図１】
2004336654.tif 000003
【図２】
2004336654.tif 000004
【図３】
2004336654.tif 000005
【図４】
2004336654.tif 000006
【図５】
2004336654.tif 000007
【図６】
2004336654.tif 000008
【図７】
2004336654.tif 000009