(57)【要約】【課題】ラッチアップが生じ難く、負荷短絡耐量が大きな絶縁ゲート型半導体素子及びその製造方法を提供する。【解決手段】半導体基板１０の表面には、バスライン２０の第１及び第２の幹部２３、２４に櫛歯状に接続された、互いに並行してバスライン２０の環状部２２に向かって延伸する複数のゲート電極３１が設けられている。半導体基板１０の表面にはゲート電極３１に沿って、ｐ型ベース領域１３が帯状に露出している。エミッタ領域１４は、ｐ型ベース領域１３の内側を同一直線上に、島状に、間欠的に露出している。【選択図】  図１
2004228553.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
前記第１半導体領域の表面領域に帯状に形成された第２導電型の第２半導体領域と、
前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、
前記第１半導体領域と前記第３半導体領域とに挟まれた前記第２半導体領域に対向するように設けられた帯状のゲート電極と、
を備え、
前記第３半導体領域は、前記第２半導体領域に沿って間欠的に設けられている、ことを特徴とする絶縁ゲート型半導体素子。
【請求項２】
前記ゲート電極の一端に接続され、外部電極に接続されるバスラインを備え、前記第３半導体領域は、前記ゲート電極と前記バスラインとの接続部分の近傍から、前記第２半導体領域に沿って間欠的に設けられている、ことを特徴とする請求項１に記載の絶縁ゲート型半導体素子。
【請求項３】
前記第３半導体領域は、一定の幅を有し、帯状の前記第２半導体領域が延伸する方向における長さが、前記ゲート電極と前記バスラインとの接続部分の近傍からの距離が増大するにつれて増大するように設けられている、ことを特徴とする請求項２に記載の絶縁ゲート型半導体素子。
【請求項４】
前記第３半導体領域は、前記ゲート電極と対向する面積が、前記ゲート電極と前記バスラインとの接続部分の近傍からの距離が増大するにつれて増大するように設けられている、ことを特徴とする請求項２に記載の絶縁ゲート型半導体素子。
【請求項５】
前記第３半導体領域は、その露出面積が、前記ゲート電極と前記バスラインとの接続部分の近傍からの距離が増大するにつれて増大するように設けられている、ことを特徴とする請求項２に記載の絶縁ゲート型半導体素子。
【請求項６】
前記第３半導体領域は、一定の幅を有し、前記ゲート電極と前記バスラインとの接続部分からの距離が増大するにつれて、該第３半導体領域同士の間隔が減少するように設けられている、ことを特徴とする請求項２に記載の絶縁ゲート型半導体素子。
【請求項７】
前記第３半導体領域は、所定面積当たりに占める、該第３半導体領域の、前記第２半導体領域の表面における露出面積の割合が、前記ゲート電極と前記バスラインとの接続部分からの距離が増大するにつれて増大するように設けられている、ことを特徴とする請求項２に記載の絶縁ゲート型半導体素子。
【請求項８】
第１導電型の第１半導体領域と、
前記第１半導体領域の表面領域に帯状に形成された第２導電型の第２半導体領域と、
前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、
前記第１半導体領域と前記第３半導体領域とに挟まれた前記第２半導体領域に対向するように設けられた帯状のゲート電極と、
前記第２半導体領域及び前記第３半導体領域に電気的に接続された主電極と、
を備え、
前記第２半導体領域と前記主電極との接触部分は、前記第２半導体領域に沿って間欠的に設けられている、
ことを特徴とする絶縁ゲート型半導体素子。
【請求項９】
前記ゲート電極の一端に接続され、外部電極に接続されるバスラインを備え、前記第２半導体領域と前記主電極との接触部分は、前記ゲート電極と前記バスラインとの接続部分の近傍から、前記第２半導体領域に沿って間欠的に設けられている、ことを特徴とする請求項８に記載の絶縁ゲート型半導体素子。
【請求項１０】
前記第２半導体領域と前記主電極との接触部分の面積は、前記ゲート電極と前記バスラインとの接続部分の近傍からの距離が増大するにつれて減少するように設けられている、ことを特徴とする請求項９に記載の絶縁ゲート型半導体素子。
【請求項１１】
前記第３半導体領域は、前記第２半導体領域に沿って間欠的に設けられている、ことを特徴とする請求項１０に記載の絶縁ゲート型半導体素子。
【請求項１２】
前記第３半導体領域と前記ゲート電極とが対向する面積が、前記ゲート電極と前記バスラインとの接続部分の近傍からの距離が増大するにつれて増大する、ことを特徴とする請求項１１に記載の絶縁ゲート型半導体素子。
【請求項１３】
第１導電型の第１半導体領域の表面領域に、帯状の第２導電型の第２半導体領域を形成する第２半導体領域形成工程と、
前記第１半導体領域および前記第２半導体領域の上に、導体層を形成する導体層形成工程と、
前記導体層をパターニングして、前記第２半導体領域の内周部が露出する帯状の開孔を形成することにより、帯状のゲート電極を形成するパターニング工程と、
帯状の前記開孔の一部を間欠的に残すレジストパターンを形成するレジストパターン形成工程と、
前記導体層及び前記レジストパターンをマスクとして、前記開孔内に第１導電型の不純物を導入し、拡散させて、帯状の前記第２半導体領域の内側に間欠的に露出する第１導電型の第３半導体領域を形成する第３半導体領域形成工程と、
を備える、ことを特徴とする絶縁ゲート型半導体素子の製造方法。
【請求項１４】
さらに、前記ゲート電極の一端に接続され、外部電極に接続されるバスラインを形成する工程を備え、
前記レジストパターン形成工程では、前記レジストパターンを、前記ゲート電極と前記バスラインとの接続部分の近傍から、前記開孔の一部を間欠的に残すように形成する、ことを特徴とする請求項１３に記載の絶縁ゲート型半導体素子の製造方法。
【請求項１５】
前記レジストパターン形成工程では、帯状の前記第２半導体領域が一定の幅で露出し、露出部分の延伸する方向における長さが、前記ゲート電極と前記バスラインとの接続部分の近傍からの距離が増大するにつれて増大するように前記レジストパターンを形成する、ことを特徴とする請求項１４に記載の絶縁ゲート型半導体素子の製造方法。
【請求項１６】
前記レジストパターン形成工程では、前記ゲート電極と前記バスラインとの接続部分の近傍からの距離が増大するにつれて、前記開孔内に露出する第２半導体領域の面積が増大するように前記レジストパターンを形成する、ことを特徴とする請求項１４に記載の絶縁ゲート型半導体素子の製造方法。
【請求項１７】
前記レジストパターン形成工程では、帯状の前記第２半導体領域が一定の幅で露出し、露出部分同士の間隔が、前記ゲート電極と前記バスラインとの接続部分の近傍からの距離が増大するにつれて減少するように前記レジストパターンを形成する、ことを特徴とする請求項１４に記載の絶縁ゲート型半導体素子の製造方法。
【請求項１８】
前記レジストパターン形成工程では、前記ゲート電極と前記バスラインとの接続部分の近傍からの距離が増大するにつれて、前記開孔内に露出する第２半導体領域の、所定面積当たりに占める割合が増大するように前記レジストパターンを形成する、ことを特徴とする請求項１４に記載の絶縁ゲート型半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート構造を有する絶縁ゲート型半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
絶縁ゲート型半導体素子の一種であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）は、低オン抵抗性、温度特性等が他種の絶縁ゲート型半導体素子と比較して優れており、インバータ回路や電源回路等に利用されている。ＩＧＢＴには、その特性を向上させるための様々な技術が応用されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２００２−１９０５９４号公報
【０００４】
従来のＩＧＢＴの断面構成を図１４（ａ）に示す。図１４（ａ）に示すように、ＩＧＢＴは、比較的低不純物濃度のｎ型ベース領域５１と、ｎ型ベース領域５１のｎ一面に設けられた比較的高不純物濃度のｐ型のコレクタ領域５２と、ｎ型ベース領域５１の他面の表面領域に形成されたｐ型ベース領域５３と、比較的低不純物濃度のｐ型ベース領域５３の表面領域に形成された比較的高不純物濃度のｎ型のエミッタ領域５４と、を有する半導体基板５０を備える。
【０００５】
半導体基板５０の一面には、ｐ型ベース領域５３上に絶縁膜（ゲート絶縁膜）６５を介して設けられたゲート電極６１と、エミッタ領域５４とｐ型ベース領域５３との双方に電気的に接続されたエミッタ電極６２と、が設けられ、また、その他面には、コレクタ領域５２に接続されたコレクタ電極６３が設けられている。エミッタ電極６２とゲート電極６１とは、層間絶縁膜６４によって絶縁されている。
【０００６】
図１４（ｂ）に、図１４（ａ）に示すＩＧＢＴを半導体基板５０の一面側から見た平面図を示す。なお、図１４（ｂ）においては、理解を容易なものとするため、エミッタ電極６２と層間絶縁膜６４とを省略している。
【０００７】
図１４（ｂ）に示すように、半導体基板５０の一面上には、バスライン（ゲートバスライン）７１が設けられている。バスライン７１は、半導体基板５０の周縁近くに設けられた環状部７４と、環状部７４からその内側に互いに対向して直線状に延びた幹部７２、７３と、を有する。環状部７４はパッド部７５を有し、パッド部７５において外部電極に接続される。
【０００８】
幹部７２、７３からは、その両側に、複数のゲート電極６１が帯状の櫛歯状に設けられている。バスライン７１の幹部７２、７３と、ゲート電極６１とは、電気的に接続している。ＩＧＢＴに電流が流れる状態、すなわちＩＧＢＴがオン状態となるために必要となる電圧は、外部からバスライン７１を介してゲート電極６１に供給される。
【０００９】
ゲート電極６１に閾値電圧（スレッショルド電圧）以上のゲート電圧が印加されると、ゲート電極６１下のｐ型ベース領域５３にチャネルが形成され、エミッタ領域５４とｎ型ベース領域５１とが導通状態（ＩＧＢＴがオン状態）となる。
【００１０】
このゲート電圧は、ゲート電極６１が有する電気抵抗と、ゲート電極６１とチャネルとの間の寄生容量と、が形成するローパスフィルタなどの影響により、ゲート電極６１の根本部分（バスライン７１付近の部分）から延伸方向の縁端（先端部分）に向かって、時間差をおいて伝わってゆく。
【００１１】
従って、ゲート電圧の印加時には、ＩＧＢＴのチャネルは、ゲート電極６１の根本部分からその先端に向かって、順次に形成される。よって、ゲート電圧印加の初期においては、極めて短時間ではあるが、バスライン７１の幹部７２、７３近傍の素子領域に、電流が集中して流れる。
【００１２】
【発明が解決しようとする課題】
ここで、何らかの理由で負荷が短絡した状態でＩＧＢＴがオン状態となり、ＩＧＢＴに過大な電流が流れると、結果としてＩＧＢＴの素子破壊が起きる。所定条件下でＩＧＢＴの負荷を短絡したときに流れる電流がＩＧＢＴのチャネルを流れ始めてからＩＧＢＴが破壊に至るまでの時間は負荷短絡耐量と呼ばれ、ＩＧＢＴの性能を表す目安のひとつとされている。すなわち、この負荷短絡耐量が大きいほど、ＩＧＢＴは回路設計の自由度が高く、使いやすいといえる。
【００１３】
この負荷短絡耐量の観点からみると、上記構成のＩＧＢＴにおいては、上述したように、バスライン７１の幹部７２、７３の近傍部分に形成されるチャネルに電流（電子電流）が集中して流れる期間を生じるため、幹部７２、７３の近傍部分でラッチアップが生じやすく、素子破壊が生じやすい（すなわち、負荷短絡耐量が小さい）、という問題があった。
【００１４】
このような問題は、ＩＧＢＴだけでなく、図１４（ａ）及び（ｂ）に示すのと同様の構成を有する、例えば、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や、その他の絶縁ゲート型半導体素子においても、同様に生じていた。
【００１５】
本発明は上記実状に鑑みてなされたもので、ラッチアップが生じ難く、負荷短絡耐量が大きな絶縁ゲート型半導体素子及びその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点に係る絶縁ゲート型半導体素子は、
第１導電型の第１半導体領域と、
前記第１半導体領域の表面領域に帯状に形成された第２導電型の第２半導体領域と、
前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、前記第１半導体領域と前記第３半導体領域とに挟まれた前記第２半導体領域に対向するように設けられた帯状のゲート電極と、
を備え、
前記第３半導体領域は、前記第２半導体領域に沿って間欠的に設けられている、ことを特徴とする。
【００１７】
上記構成において、前記ゲート電極の一端に接続され、外部電極に接続されるバスラインを備えてもよく、
前記第３半導体領域は、前記ゲート電極と前記バスラインとの接続部分の近傍から、前記第２半導体領域に沿って間欠的に設けられていてもよい。
【００１８】
上記構成において、前記第３半導体領域は、一定の幅を有し、帯状の前記第２半導体領域が延伸する方向における長さが、前記ゲート電極と前記バスラインとの接続部分の近傍からの距離が増大するにつれて増大するように設けられていてもよい。
【００１９】
上記構成において、前記第３半導体領域は、前記ゲート電極と対向する面積が、前記ゲート電極と前記バスラインとの接続部分の近傍からの距離が増大するにつれて増大するように設けられていてもよい。
【００２０】
上記構成において、前記第３半導体領域は、その露出面積が、前記ゲート電極と前記バスラインとの接続部分の近傍からの距離が増大するにつれて増大するように設けられていてもよい。
【００２１】
上記構成において、前記第３半導体領域は、一定の幅を有し、前記ゲート電極と前記バスラインとの接続部分からの距離が増大するにつれて、該第３半導体領域同士の間隔が減少するように設けられていてもよい。
【００２２】
上記構成において、前記第３半導体領域は、所定面積当たりに占める、該第３半導体領域の、前記第２半導体領域の表面における露出面積の割合が、前記ゲート電極と前記バスラインとの接続部分からの距離が増大するにつれて増大するように設けられていてもよい。
【００２３】
上記目的を達成するため、本発明の第２の観点に係る絶縁ゲート型半導体素子は、
第１導電型の第１半導体領域と、
前記第１半導体領域の表面領域に帯状に形成された第２導電型の第２半導体領域と、
前記第２半導体領域の表面領域に形成された第１導電型の第３半導体領域と、
前記第１半導体領域と前記第３半導体領域とに挟まれた前記第２半導体領域に対向するように設けられた帯状のゲート電極と、
前記第２半導体領域及び前記第３半導体領域に電気的に接続された主電極と、
を備え、
前記第２半導体領域と前記主電極との接触部分は、前記第２半導体領域に沿って間欠的に設けられている、ことを特徴とする。
【００２４】
上記構成において、前記ゲート電極の一端に接続され、外部電極に接続されるバスラインを備え、前記第２半導体領域と前記主電極との接触部分は、前記ゲート電極と前記バスラインとの接続部分の近傍から、前記第２半導体領域に沿って間欠的に設けられていてもよい。
【００２５】
上記構成において、前記第２半導体領域と前記主電極との接触部分の面積は、前記ゲート電極と前記バスラインとの接続部分の近傍からの距離が増大するにつれて減少するように設けられていてもよい。
【００２６】
上記構成において、前記第３半導体領域は、前記第２半導体領域に沿って間欠的に設けられていてもよい。
【００２７】
上記構成において、前記第３半導体領域と前記ゲート電極とが対向する面積が、前記ゲート電極と前記バスラインとの接続部分の近傍からの距離が増大するにつれて増大してもよい。
【００２８】
上記目的を達成するため、本発明の第３の観点に係る絶縁ゲート型半導体素子の製造方法は、
第１導電型の第１半導体領域の表面領域に、帯状の第２導電型の第２半導体領域を形成する第２半導体領域形成工程と、
前記第１半導体領域および前記第２半導体領域の上に、導体層を形成する導体層形成工程と、
前記導体層をパターニングして、前記第２半導体領域の内周部が露出する帯状の開孔を形成することにより、帯状のゲート電極を形成するパターニング工程と、
帯状の前記開孔の一部を間欠的に残すレジストパターンを形成するレジストパターン形成工程と、
前記導体層及び前記レジストパターンをマスクとして、前記開孔内に第１導電型の不純物を導入し、拡散させて、帯状の前記第２半導体領域の内側に間欠的に露出する第１導電型の第３半導体領域を形成する第３半導体領域形成工程と、
を備える、ことを特徴とする。
【００２９】
上記方法は、さらに、前記ゲート電極の一端に接続され、外部電極に接続されるバスラインを形成する工程を備えてもよく、
前記レジストパターン形成工程では、前記レジストパターンを、前記ゲート電極と前記バスラインとの接続部分の近傍から、前記開孔の一部を間欠的に残すように形成するようにしてもよい。
【００３０】
上記方法において、前記レジストパターン形成工程では、帯状の前記第２半導体領域が一定の幅で露出し、露出部分の延伸する方向における長さが、前記ゲート電極と前記バスラインとの接続部分の近傍からの距離が増大するにつれて増大するように前記レジストパターンを形成するようにしてもよい。
【００３１】
上記方法において、前記レジストパターン形成工程では、前記ゲート電極と前記バスラインとの接続部分の近傍からの距離が増大するにつれて、前記開孔内に露出する第２半導体領域の面積が増大するように前記レジストパターンを形成するようにしてもよい。
【００３２】
上記方法において、前記レジストパターン形成工程では、帯状の前記第２半導体領域が一定の幅で露出し、露出部分同士の間隔が、前記ゲート電極と前記バスラインとの接続部分の近傍からの距離が増大するにつれて減少するように前記レジストパターンを形成するようにしてもよい。
【００３３】
上記方法において、前記レジストパターン形成工程では、前記ゲート電極と前記バスラインとの接続部分の近傍からの距離が増大するにつれて、前記開孔内に露出する第２半導体領域の、所定面積当たりに占める割合が増大するように前記レジストパターンを形成するようにしてもよい。
【００３４】
【発明の実施の形態】
以下、本発明の第１の実施の形態に係る絶縁ゲート型半導体素子について、絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ；ＩＧＢＴ）を例とし、図面を参照して詳細に説明する。
【００３５】
図１（ａ）に、第１の実施の形態のＩＧＢＴの平面図を示し、図１（ｂ）に、このＩＧＢＴの部分拡大図を示す。また、図２（ａ）及び（ｂ）に、図１（ｂ）に示す、ＩＧＢＴのＡ−Ａ線矢視断面及びＢ−Ｂ線矢視断面を示す。
【００３６】
なお、理解を容易なものとするため、図１（ａ）及び（ｂ）中では、後述するエミッタ電極３２と層間絶縁膜３４とを省略している。
【００３７】
第１の実施の形態に係るＩＧＢＴは、図１（ａ）に示すように、略方形の半導体基板１０を備える。
【００３８】
図２（ａ）に示す、図１（ｂ）のＡ−Ａ線矢視断面図に示すように、ＩＧＢＴは、半導体基板１０と、ゲート電極３１と、エミッタ電極３２と、コレクタ電極３３と、を備える。
【００３９】
半導体基板１０は、ｎ型ベース領域１１と、コレクタ領域１２と、ｐ型ベース領域１３と、エミッタ領域１４と、を備えている。
【００４０】
ｎ型ベース領域１１は、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型の不純物が添加されたｎ型半導体領域から構成される。ｎ型ベース領域１１は、半導体基板１０の一面を構成する。ｎ型ベース領域１１は、例えば、シリコン単結晶基板等のｎ型半導体基板から構成される。
【００４１】
コレクタ領域１２は、ボロン（Ｂ）、アルミニウム（Ａｌ）等のｐ型の不純物が添加された、後述するｐ型ベース領域１３よりも不純物濃度の高い半導体領域から構成される。コレクタ領域１２は、半導体基板１０の他面を構成する。コレクタ領域１２は、例えば、ｎ型ベース領域１１を構成するｎ型シリコン基板の一面にｐ型の不純物を導入することにより形成される。
【００４２】
ｐ型ベース領域１３は、ｎ型ベース領域１１の表面領域に設けられ、ｐ型の不純物が添加されたｐ型の半導体領域から構成される。図中では、２つであるが、ｐ型ベース領域１３は、２つ以上が互いに所定間隔離間して設けられている。
【００４３】
エミッタ領域１４は、ｐ型ベース領域１３の表面領域に設けられ、ｎ型の不純物が添加された、ｎ型ベース領域１１よりも不純物濃度の高いｎ型の半導体領域から構成される。エミッタ領域１４は、ｐ型ベース領域１３のＹ方向の外周側にそれぞれ設けられている。言い換えると、各ｐ型ベース領域１３の表面領域には、Ｘ方向に沿って２列に、複数のエミッタ領域１４が所定間隔で並ぶように設けられている。後述するように、ｎ型ベース領域１１とエミッタ領域１４とに挟まれたｐ型ベース領域１３が、チャネル形成領域を構成する。
【００４４】
ゲート電極３１は、少なくとも、ｎ型ベース領域１１とエミッタ領域１４とに挟まれたｐ型ベース領域１３（上記チャネル形成領域）を覆うように設けられている。ゲート電極３１は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成されるポリシリコン膜から構成されている。
【００４５】
ゲート電極３１と上記チャネル形成領域との間には、シリコン酸化膜等から構成されるゲート絶縁膜３５が設けられている。ゲート電極３１とゲート絶縁膜３５とが、ＩＧＢＴのゲートを構成する。
【００４６】
ゲート電極３１の表面を含む半導体基板１０の表面は、シリコン酸化膜等から構成される層間絶縁膜３４によって覆われている。層間絶縁膜３４には、ｐ型ベース領域１３の内周側と、その内側の２つのエミッタ領域１４の内周側と、がその底に露出する開孔３６が設けられている。
【００４７】
図１（ａ）の平面図に示すように、ゲート電極３１は、半導体基板１０の一面上に複数設けられ、それぞれが所定間隔をおいて互いに並行して、Ｘ方向に延伸するよう設けられている。
【００４８】
半導体基板１０の一面上には、ゲート電極３１を外部電極に接続するバスライン（ゲートバスライン）２０が設けられている。バスライン２０は、例えば、ゲート電極３１と同一の工程で形成されたポリシリコン膜上に、アルミニウム等の金属膜が積層されて構成されている。
【００４９】
バスライン２０は、所定幅を有する帯状に形成され、半導体基板１０の縁辺に沿う枠状の環状部２２を備える。環状部２２の、対向する二つの長辺の略中央からは、帯状の第１の幹部２３と、第２の幹部２４と、がそれぞれＹ方向および−Ｙ方向にそれぞれ延伸している。
【００５０】
第１の幹部２３と、第２の幹部２４と、は、同一直線上にそれぞれ逆方向に延伸し、それぞれの先端が半導体基板１０の略中心付近において所定距離離間し、接触しないように設けられている。
【００５１】
ゲート電極３１は、第１および第２の幹部２３、２４の２つの側辺（長辺）から略垂直に複数延伸し、全体として櫛歯状に設けられている。ゲート電極３１の延伸方向の長さは、第１および第２の幹部２３、２４の側辺から環状部２２の短辺までの長さよりも少し短い長さに設定されている。すなわち、ゲート電極３１の一端は第１または第２の幹部２３、２４の側辺に接する一方、その他端は環状部２２と接しないよう構成されている。
【００５２】
環状部２２の短辺の一方は、アルミニウム等からなるボンディングパッド２１に電気的に接続されている。ボンディングパッド２１は、バスライン２０と一体に形成されてもよい。ボンディングパッド２１には、図示しないボンディングワイヤが接続され、このボンディングワイヤを介して外部から電圧が印加される。印加された電圧は、バスライン２０の第１および第２の幹部２３、２４を介してゲート電極３１に印加される。
【００５３】
図１（ｂ）の拡大図に示すように、ｐ型ベース領域１３は、第１及び第２の幹部２３、２４を一端としてＸ方向に延伸するゲート電極３１に沿って、半導体基板１０の表面に露出するように形成されている。ｐ型ベース領域１３は、ゲート電極３１と同様に、Ｘ方向に櫛歯状に設けられている。
【００５４】
ｐ型ベース領域１３の内側には、上記したように、エミッタ領域１４が露出している。図に示すように、エミッタ領域１４は、略長方形状の露出面がＸ方向に同一直線上に所定間隔毎に並ぶように形成されている。換言すれば、エミッタ領域１４は、Ｘ方向に延伸するｐ型ベース領域１３の露出面の内側に、間欠的に島状に露出するように設けられている。
従って、ｐ型ベース領域１３には、図２（ｂ）のＢ−Ｂ線矢視断面図に示すように、エミッタ領域１４が設けられていない領域が存在する。
【００５５】
また、図１（ｂ）に示すように、エミッタ領域１４は、略一定のＹ方向の幅を有し、ゲート電極３１と第１の幹部２３との接続部分からの距離が大きくなるにつれて（Ｘ方向に向かうにつれて）、その延伸する方向の長さが次第に大きくなるように形成されている。
【００５６】
また、ゲート電極３１と第１又は第２の幹部２３、２４との接続部分に近いエミッタ領域１４の露出面の面積は相対的に小さく、接続部分から遠いエミッタ領域１４の露出面の面積は相対的に大きくなるように構成されている。
【００５７】
さらにまた、エミッタ領域１４は、ゲート電極３１と対向する面積が、その延伸方向において次第に増大するように設けられている。
【００５８】
なお、図１（ｂ）においては、実質的に同一の露出面積を有するエミッタ領域１４が、２つずつ連続してＸ方向に沿って並ぶように形成されている。
【００５９】
図２（ａ）を参照して、エミッタ電極３２は、開孔３６の内部を充填し、ｐ型ベース領域１３およびエミッタ領域１４と電気的に接触するように設けられている。エミッタ電極３２は、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成されたアルミニウム膜等から構成され、例えば、複数の開孔３６内を埋め込みつつ連続した膜として形成される。
【００６０】
コレクタ電極３３は、ＰＶＤ等により形成されたアルミニウム膜等から構成されており、半導体基板１０の他面のコレクタ領域１２上に設けられている。従って、コレクタ電極３３はコレクタ領域１２と接続されている。
【００６１】
次に、上記構成のＩＧＢＴを製造する方法について、図３（ａ）〜（ｄ）及び図４（ｅ）〜（ｇ）を参照して説明する。なお、以下に説明する工程は一例であり、同様の構造が得られるのであれば、いかなるものであっても差し支えない。
【００６２】
まず、ｎ型の不純物が導入されたｎ型の半導体基板１０を用意する。そして、半導体基板１０の下面にｐ型の不純物を拡散し、図３（ａ）に示すように、後に形成するｐ型ベース領域１３より不純物濃度の高いｐ型の半導体層を形成する。これにより、上述したコレクタ領域１２が形成される。
なお、ｎ型の基板にｐ型のエピタキシャル層を形成するようにしてもよい。
【００６３】
次に、半導体基板１０の上面に酸化処理等を施して、図３（ｂ）に示すように、シリコン酸化膜４０を形成する。続いて、シリコン酸化膜４０上に、ＣＶＤ等によりポリシリコン膜を形成する。その後、フォトリソグラフィ法等を用いて、ポリシリコン膜およびシリコン酸化膜４０をパターニングすることにより、図３（ｃ）に示すように、開孔３７を形成する。このとき、櫛歯状のゲート電極３１及びゲート絶縁膜３５が形成される。
【００６４】
次に、ゲート電極３１を構成するポリシリコン膜をマスクとして、イオン注入等によりｐ型不純物をｎ型ベース領域１１に注入し、図３（ｄ）に示すように、ｐ型の半導体領域、すなわち、ｐ型ベース領域１３を形成する。
【００６５】
次に、半導体基板１０の表面に、レジストを塗布形成し、露光現像して、図４（ｅ）に示すように、レジストパターン４２を形成する。レジストパターン４２は、図５に示すように、ポリシリコン膜の帯状の開孔３７の一部を間欠的に残すように設けられる。
【００６６】
レジストパターン４２は、ｐ型ベース領域１３の、エミッタ領域１４を形成しない、「間引き」領域上に設けられる。図５に示すように、レジストパターン４２は、Ｙ方向の幅が狭い幅狭部４２ａと、Ｙ方向の幅が広い幅広部４２ｂとを有する。図５においては、各幅広部４２ｂのＸ方向の長さがエミッタ領域１４同士のＸ方向の間隔を決定し、幅広部４２ｂ同士の間隔がエミッタ領域１４のＸ方向の長さ（ひいては、露出面積）を決定する。
【００６７】
例えば、第１又は第２の幹部２３、２４とゲート電極３１との接触部分から遠ざかるにつれて（Ｘ方向に向かうにつれて）、開孔３７内に露出するｐ型ベース領域１３の長さが増大するようにレジストパターン４２を形成することにより、図１（ｂ）に示すような、延伸方向の長さおよび露出面積が漸増するエミッタ領域１４を形成することができる。
【００６８】
このようにレジストパターン４２が形成されたポリシリコン膜をマスクとして、イオン注入等によってｎ型不純物をｐ型ベース領域１３に注入する。またこのとき、ポリシリコン膜には不純物が導入され、所望の導電性が付与される。不純物導入の後、レジストパターン４２は、アッシングによって除去される。
【００６９】
不純物の導入により、エミッタ間引き領域への不純物導入は防がれる一方で、エミッタ形成領域にはｎ型の半導体領域が形成される。続いて、ｎ型半導体領域を拡散させることにより、図４（ｆ）に示すように、エミッタ領域１４が形成される。このようにして、図１（ｂ）に示すような、間欠的に配置されたエミッタ領域１４が形成される。
【００７０】
続いて、ＣＶＤ等により、半導体基板１０の上面に、ゲート電極３１を被覆するようにシリコン酸化膜を形成する。続いて、熱処理により、シリコン酸化膜の膜質を安定化させ、また、その表面を平坦化する。そして、シリコン酸化膜をエッチングして、図４（ｇ）に示すように、開孔３６を有する層間絶縁膜３４を形成する。
【００７１】
次いで、半導体基板１０の上面に、ＰＶＤ等によって、アルミニウム膜等の金属膜を形成する。これをパターニングすることにより、開孔３６を介してｐ型ベース領域１３とエミッタ領域１４とに電気的に接続されるエミッタ電極３２が形成される。また、このとき、図１（ａ）に示すような、バスライン２０、ボンディングパッド２１が形成される。
【００７２】
続いて、半導体基板１０の下面に、ＰＶＤ等により、アルミニウム膜等から構成されるコレクタ電極３３を形成する。以上の工程により、図１（ａ）に示す平面形状と、図２（ａ）および（ｂ）に示すような断面と、を有するＩＧＢＴが形成される。
【００７３】
次に、上記構成を有する第１の実施の形態のＩＧＢＴの動作について説明する。
まず、ＩＧＢＴのゲート電極３１にバスライン２０の第１及び第２の幹部２３、２４を介して電圧が印加されると、電界が生じ、空乏層がゲート絶縁膜３５下のｐ型ベース領域１３の表面領域に形成される。印加される電圧がスレッショルド電圧以上になると、ｐ型ベース領域１３の表面領域には反転層（ｎチャネル）が形成される。
【００７４】
この結果、エミッタ領域１４からチャネルを介してｎ型ベース領域１１に電子が注入されるようになり、また、コレクタ領域１２からｎ型ベース領域１１に正孔が注入されるようになる。従って、エミッタ領域１４とコレクタ領域１２との間に、チャネル及びｎ型ベース領域１１を介して電流が流れ、ＩＧＢＴはオン状態となる。この電流はさらにｐ型ベース領域１３を通ってエミッタ電極３２から外部に流れる。
【００７５】
ゲート電極３１に印加されるゲート電圧は、ゲート電極３１が有する電気抵抗と、ゲート電極３１およびチャネル間の寄生容量と、が形成するローパスフィルタなどの影響により、バスライン２０からゲート電極３１の先端に向かって、遅延を伴って伝わってゆく。従って、ゲート電圧印加の初期においては、極めて短時間ではあるが、バスライン２０の第１及び第２の幹部２３、２４との接続部分に近い素子領域には比較的大きな電流が集中して流れる。
【００７６】
このとき、何らかの理由で負荷短絡状態が発生し、過大な電流がＩＧＢＴに流れる場合、特に、第１及び第２の幹部２３、２４との接続部分に近い素子領域において、いわゆるラッチアップが発生しやすい。
【００７７】
ここで、ラッチアップについて図６を参照して説明する。ラッチアップとは、基板の他面からの電流（正孔電流）が大きくなり、その正孔電流の経路に存在するエミッタ直下の抵抗（ＲＢ）により電位差が発生し、発生した電位差をゲート電圧とする寄生サイリスタがオンする現象をいう。ラッチアップ状態でＩＧＢＴのコレクタからエミッタに流れる電流は、寄生サイリスタを流れるため、ＩＧＢＴのゲート電圧により制御不能である。このため、ラッチアップが発生したＩＧＢＴは素子破壊に至る。
【００７８】
第１の実施の形態のＩＧＢＴにおいては、ｐ型ベース領域１３の延伸方向に沿ってエミッタ領域１４が間欠的に露出するように配置され、その延伸方向の長さが第１又は第２の幹部２３、２４との接続部分からの距離が大きくなるにつれて大きくなるように形成されている。これにより、ｐ型ベース領域１３とエミッタ電極３２との接触部分の面積が、第１又は第２の幹部２３，２４とゲート電極３１との接続部分の近傍では広く、接続部分から離れるにつれて狭くなる。
【００７９】
上述したように、ゲート電極３１と、バスライン２０の第１及び第２の幹部２３、２４と、の接続部分近傍の領域は、素子内で最初にオン状態となる。しかし、第１及び第２の幹部２３、２４に近いエミッタ領域１４の延伸方向の長さが短く、従って、露出面積ひいてはゲート電極３１との対向面積は比較的小さいことから、エミッタ領域１４からｐ型ベース領域１３に流れ込む電子電流は比較的小さいものに制限される。このため、コレクタから流れ込む正孔電流は第１及び第２の幹部２３、２４に近いエミッタ領域１４では比較的小さく、結果としてラッチアップの発生は良好に防止される。
【００８０】
このように、第１の実施の形態のＩＧＢＴは、バスライン２０の第１及び第２の幹部２３、２４の近傍におけるラッチアップに対する余裕度が大きく、負荷短絡状況におけるオン状態初期に集中的に流れる電流によって寄生サイリスタがラッチアップすることが良好に防止され、高い破壊耐量を有する。
【００８１】
次に、本発明の第２の実施の形態に係る絶縁ゲート型半導体素子について、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を例とし、図面を参照して詳細に説明する。
【００８２】
第２の実施の形態に係るＩＧＢＴでは、エミッタ領域１４の形成領域が第１の実施の形態とは異なる。これ以外の構成については、第１の実施の形態と実質的に同一である。
【００８３】
図７は、第２の実施の形態に係るＩＧＢＴの部分拡大図を示す。なお、理解を容易なものとするため、図７中ではエミッタ電極３２と層間絶縁膜３４とを省略している。
【００８４】
第２の実施の形態において、エミッタ領域１４は、第１の実施の形態と同様に、ｐ型ベース領域１３の表面領域に設けられ、ｎ型の不純物が添加された、ｎ型ベース領域１１よりも不純物濃度の高いｎ型の半導体領域から構成される。
【００８５】
ただし、第２の実施の形態では、図７に示すように、エミッタ領域１４は、Ｘ方向の長さ及びＹ方向の幅が略一定となるように形成され、ゲート電極３１と第１の幹部２３との接続部分からの距離が大きくなるにつれて（Ｘ方向に向かうにつれて）、それらの延伸方向の間隔が次第に狭くなるように形成されている。
【００８６】
このため、ある一定の所定面積当たりに占める、エミッタ領域１４の、ｐ型ベース領域１３の表面における露出面積の割合は、ゲート電極３１と第１又は第２の幹部２３、２４との接続部分に近いほど小さく、第１の幹部２３との接続部分から離れるにつれて次第に大きくなる。
上記以外の構成は、第１の実施の形態で示した構成と実質的に同一である。
【００８７】
なお、エミッタ領域１４同士の間隔は最終的にゼロとなって、複数のエミッタ領域１４が連続するように形成されてもよい。
【００８８】
次に、第２の実施の形態に係るＩＧＢＴを製造する方法について説明する。なお、以下に説明する工程は一例であり、同様の構造が得られるものであれば、いかなるものであっても差し支えない。
【００８９】
ｎ型の不純物が導入されたｎ型の半導体基板１０を用意し、ｐ型ベース領域１３を形成するところまでは、第１の実施の形態（図３（ａ）〜図３（ｄ））と実質的に同一である。
【００９０】
ｐ型ベース領域１３を形成した後、半導体基板１０の表面に、レジストを塗布形成し、露光現像して、図８（ａ）に示すように、レジストパターン４５を形成する。レジストパターン４５は、図８（ｂ）に示すように、ポリシリコン膜の帯状の開孔３７の一部を間欠的に残すように設けられる。
【００９１】
レジストパターン４５は、第１の実施の形態と同様に、Ｙ方向の幅が狭い幅狭部４５ａと、Ｙ方向の幅が広い幅広部４５ｂと、を有し、ｐ型ベース領域１３のエミッタ領域１４を形成しない、「間引き」領域上に設けられる。
【００９２】
ただし、第２の実施の形態では、図８（ｂ）に示すように、幅広部４５ｂ同士のＸ方向の間隔は、実質的に等しく形成される。また、各幅広部４５ｂのＸ方向の長さは、第１又は第２の幹部２３、２４とゲート電極３１との接触部分から遠ざかるにつれて（Ｘ方向に向かうにつれて）、短くなるように形成される。
これにより、図７に示すような、延伸方向の間隔が徐々に狭くなるエミッタ領域１４を形成することができる。
【００９３】
このようにレジストパターン４５が形成されたポリシリコン膜をマスクとして、イオン注入等によってｎ型不純物をｐ型ベース領域１３に注入する。またこのとき、ポリシリコン膜には不純物が導入され、所望の導電性が付与される。不純物導入の後、レジストパターン４５は、アッシングによって除去される。
【００９４】
不純物の導入により、エミッタ間引き領域への不純物導入は防がれる一方で、エミッタ形成領域にはｎ型の半導体領域が形成される。続いて、ｎ型半導体領域を拡散させることにより、図７に示すような、間欠的に配置されたエミッタ領域１４が形成される。
【００９５】
以降は、第１の実施の形態と実質的に同一の工程が行われ、図７に示すエミッタ領域１４を有するＩＧＢＴが形成される。
【００９６】
第１の実施の形態で示したように、ゲート電極３１と、バスライン２０の第１及び第２の幹部２３、２４と、の接続部分近傍の領域は、素子内で最初にオン状態となる。しかし、第２の実施の形態では、第１及び第２の幹部２３、２４に近い部分では、エミッタ領域１４同士の間隔が広く、第１及び第２の幹部２３、２４から離れるにつれて、エミッタ領域１４同士の間隔が狭くなるように設定されている。
【００９７】
このように、第２の実施の形態では、エミッタ領域１４同士の間隔を変化させることにより、正孔引抜孔の大きさ（ｐ型ベース領域１３とエミッタ電極３２との接触部分の面積）を、第１又は第２の幹部２３，２４とゲート電極３１との接続部分の近傍では大きく、接続部分から離れるにつれて小さくする。これにより、接続部分近傍では正孔電流に対する抵抗が小さくなり、負荷短絡状況におけるオン状態初期に集中的に流れる電流によって寄生サイリスタがラッチアップすることが良好に防止される。即ち、第２の実施の形態にかかるＩＧＢＴは、高い破壊耐量を有する。
【００９８】
本発明は、上記した第１及び第２実施の形態に限られず、種々の変形、応用が可能である。
例えば、上記第１及び第２の実施の形態に示したＩＧＢＴにおいて、反対導電型とした構成としてもよい。
【００９９】
また、上記第１の実施の形態では、同一の露出面積を有するエミッタ領域１４が、Ｘ方向に２つずつ連続して並ぶように配置するものとした。しかし、これに限らず、同一の露出面積が連続しない構成や、露出面積が３つ以上連続する構成も可能である。
【０１００】
また、上記第１及び第２の実施の形態では、同一のｐ型ベース領域１３内に、エミッタ領域１４がＸ方向に２列に並んで形成される場合を示したが、エミッタ領域１４は、同一のｐ型ベース領域１３内に１列に並んで形成されてもよい。また、もし可能であるならば、同一のｐ型ベース領域１３内に、エミッタ領域１４が３列以上並ぶように形成されてもよい。
【０１０１】
例えば、第１の実施の形態では、図９に示すように、各ｐ型ベース領域１３にエミッタ領域１４をＸ方向に沿って１列だけ設ける構成としてもよい。なお、この場合は、上記したレジストパターン４２は、図１０（ａ）及び（ｂ）に示すように形成される。
【０１０２】
具体的には、レジストパターン４２は、上記した幅狭部４２ａを備えず、幅広部４２ｂのみから構成される。即ち、各レジストパターン４２（各幅広部４２ｂ）のＸ方向の長さは実質的に等しく、レジストパターン４２同士の間隔が、第１又は第２の幹部２３、２４とゲート電極３１との接触部分から遠ざかるにつれて（Ｘ方向に向かうにつれて）増大するように形成される。
【０１０３】
このようなレジストパターン４２をマスクとしてｎ型不純物をｐ型ベース領域１３に注入することにより、図９に示すような、エミッタ領域１４を形成することができる。
【０１０４】
また、第２の実施の形態でも、例えば図１１に示すように、各ｐ型ベース領域１３にエミッタ領域１４をＸ方向に沿って１列だけ設ける構成としてもよい。なお、この場合は、上記したレジストパターン４５は、図１２（ａ）及び（ｂ）に示すように形成される。
【０１０５】
具体的には、レジストパターン４５は、上記した幅狭部４５ａを備えず、幅広部４５ｂのみから構成される。即ち、レジストパターン４５（幅広部４５ｂ）同士のＸ方向の間隔は、実質的に等しく、各レジストパターン４５のＸ方向の長さは、第１又は第２の幹部２３、２４とゲート電極３１との接触部分から遠ざかるにつれて（Ｘ方向に向かうにつれて）減少するように形成される。
【０１０６】
このようなレジストパターン４５をマスクとしてｎ型不純物をｐ型ベース領域１３に注入することにより、図１１に示すような、エミッタ領域１４を形成することができる。
【０１０７】
また、図９及び１１では、ｐ型ベース領域１３の、エミッタ領域１４が形成されていない部分（正孔引抜孔）の表面形状が四角形である場合を示したが、ｐ型ベース領域１３をｎ型ベース領域１１の表面に露出させることができれば、円、楕円など、どのような形状であってもよい。
【０１０８】
また、上記したように、エミッタ領域１４同士の間隔、及び、エミッタ領域１４の、半導体基板１０の表面における露出面積を変化させることにより、容易に、正孔引抜孔の大きさを、第１又は第２の幹部２３，２４とゲート電極３１との接続部分から離れるにつれて小さくすることができる。しかし、正孔引抜孔の大きさを上記接続部分から離れるにつれて小さくすることができれば、エミッタ領域１４同士の間隔、及び、エミッタ領域１４の露出面積は一定であってもよい。例えば、正孔引抜孔の大きさが上記接続部分から離れるにつれて小さくなるようなパターンを有する絶縁膜を半導体基板１０上に形成し、その上に、エミッタ電極３２を形成するようにしてもよい。
【０１０９】
また、上記発明の実施の形態では、ＩＧＢＴを例に説明したが、これに限定されない。本発明は、例えば、絶縁ゲート型電界効果トランジスタ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＭＩＳＦＥＴ）や、その他の絶縁ゲート型半導体素子に適用してもそれなりの効果が得られる。
【０１１０】
この場合、例えば、上記ＩＧＢＴのコレクタ領域１２を省き、エミッタ領域１４とｎ型ベース領域１１を、それぞれソース領域、ドレイン領域とすればよい。
【０１１１】
また、上記第１及び第２の実施の形態では、ゲート電極３１は、その一端がバスライン２０の第１又は第２の幹部２３、２４と接続される一方、他端がバスライン２０の環状部２２に接していない場合を例として説明した。しかし、図１３に示すように、ゲート電極３１の長さを、対向する第１又は第２の幹部２３、２４の長辺と、環状部２２の短辺までの距離とし、ゲート電極３１がこれらの双方に接続される構成としてもよい。
【０１１２】
この場合、環状部２２と、第１又は第２の幹部２３、２４と、の近傍から、ゲート電極３１の中心に向かってエミッタ領域１４の露出面積が次第に大きくなるように構成すればよい。又は、環状部２２と、第１又は第２の幹部２３、２４と、の近傍から、ゲート電極３１の中心に向かってエミッタ領域１４同士の間隔が狭くなるように構成すればよい。これにより、バスライン２０とゲート電極３１の両端との接続部分の近傍におけるラッチアップは良好に防止される。
【０１１３】
【発明の効果】
以上説明したように、本発明によれば、ラッチアップが生じ難く、負荷短絡耐量が大きな絶縁ゲート型半導体素子及びその製造方法が提供される。
【図面の簡単な説明】
【図１】図１（ａ）は第１の実施の形態にかかるＩＧＢＴの平面図であり、図１（ｂ）は図１（ａ）のＩＧＢＴの部分拡大図である。
【図２】図２（ａ）は図１（ｂ）に示すＩＧＢＴのＡ−Ａ線矢視断面図であり、図２（ｂ）はＢ−Ｂ線矢視断面図である。
【図３】図３（ａ）〜図３（ｄ）は、ＩＧＢＴの製造工程を示す図である。
【図４】図４（ｅ）〜図４（ｇ）は、ＩＧＢＴの製造工程を示す図である。
【図５】エミッタ間引き領域の形成方法を示す図である。
【図６】ラッチアップの説明に関する図である。
【図７】第２の実施の形態にかかるＩＧＢＴの部分拡大図である。
【図８】図７に示す構成を実現するための、エミッタ間引き領域の形成方法を示す図である。
【図９】本発明の変形例を示す図である。
【図１０】図９に示す構成を実現するための、エミッタ間引き領域の形成方法を示す図である。
【図１１】本発明の変形例を示す図である。
【図１２】図１１に示す構成を実現するための、エミッタ間引き領域の形成方法を示す図である。
【図１３】本発明の変形例を示す図である。
【図１４】図１４（ａ）は従来のＩＧＢＴの断面図であり、図１４（ｂ）はその平面図である。
【符号の説明】
１０  半導体基板
１１  ｎ型ベース領域
１２  コレクタ領域
１３  ｐ型ベース領域
２０  バスライン
２１  ボンディングパッド
２２  環状部
２３、２４  第１および第２の幹部
３１  ゲート電極
３２  エミッタ電極
３３  コレクタ電極
３４  層間絶縁膜
３５  ゲート絶縁膜
４２  レジストパターン
４５  レジストパターン
【図１】
2004228553.tif 000003
【図２】
2004228553.tif 000004
【図３】
2004228553.tif 000005
【図４】
2004228553.tif 000006
【図５】
2004228553.tif 000007
【図６】
2004228553.tif 000008
【図７】
2004228553.tif 000009
【図８】
2004228553.tif 000010
【図９】
2004228553.tif 000011
【図１０】
2004228553.tif 000012
【図１１】
2004228553.tif 000013
【図１２】
2004228553.tif 000014
【図１３】
2004228553.tif 000015
【図１４】
2004228553.tif 000016