(57)【要約】【課題】ポリシリコン抵抗素子において、同じレイアウト面積でより大きな抵抗値を得る。【解決手段】シリコン基板等の半導体基板１上に、フィールド酸化膜２が形成されている。このフィールド酸化膜２上に、複数の段差形成用ポリシリコン層３が一方向に配列されている。複数の段差形成用ポリシリコン層３上には、層間絶縁膜４が形成されている。この層間絶縁膜４上に、複数の段差形成用ポリシリコン層３に重畳するようにポリシリコン抵抗層５が延在している。ポリシリコン抵抗層５の両端部にはコンタクトホール６が形成され、このコンタクトホール６を通して、ポリシリコン抵抗層５の両端部から、Ａｌ電極７が取り出されている。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の絶縁膜と、この第１の絶縁膜上に所定の幅及び間隔を持って一方向に配列された複数の段差形成層と、これらの複数の段差形成層上に形成された第２の絶縁膜と、この第２の絶縁膜上に前記複数の段差形成層に重畳するように延在するシリコン抵抗層と、を有し、前記複数の段差形成層による段差を反映して前記シリコン抵抗層に複数の凹凸が形成されることを特徴とする半導体装置。
【請求項２】
前記段差形成層がポリシリコン層から成ることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記段差形成層がポリシリコン層、アモルファスシリコン層、高融点金属層、シリコン窒化層、シリコン酸化層の中、いずれかを含むことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記シリコン抵抗層がポリシリコン層から成ることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記段差形成層の数や高さを調節することにより、前記シリコン抵抗層の抵抗値を調整することを特徴とする請求項１、２、３、４のいずれかに記載の半導体装置の抵抗調整方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にレイアウト面積の小さい抵抗素子を有する半導体装置に関する。
【０００２】
【従来の技術】
従来より、各種のＬＳＩ回路、例えば差動アンプや基準電圧発生回路等を構成するための抵抗素子として、半導体基板上に形成されたポリシリコン抵抗素子が用いられている。
【０００３】
図３は、そのようなポリシリコン抵抗素子の平面図であり、平坦な絶縁膜上に、細長いポリシリコン抵抗層５０が形成され、その両端にコンタクト５１を通して、Ａｌ電極５２が引き出されている。このポリシリコン抵抗素子の抵抗値は、次式で与えられる。
Ｒ＝Ｒｓ×Ｌ／Ｗ、ここでＲｓはシート抵抗（Ω／□）、Ｌはポリシリコン抵抗素子の長さ、Ｗはその幅である。
【０００４】
以下の特許文献には、トレンチのような段差部に形成された多結晶シリコン層より成る負荷素子が記載されている。
【０００５】
【特許文献１】
特開平８−１８０１１号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、図３のポリシリコン抵抗素子では、高抵抗を得ようとするとそのレイアウト面積が大きくなってしまう。特に、その温度係数を小さくするために、不純物イオン注入のドーズ量を多くすると、シート抵抗Ｒｓも小さくなってしまい、レイアウト面積の更なる増大を招いていた。
【０００７】
【課題を解決するための手段】
そこで、本発明は、半導体基板上に形成された第１の絶縁膜と、この第１の絶縁膜上に所定の幅及び間隔を持って一方向に配列された複数の段差形成層と、これらの複数の段差形成層上に形成された第２の絶縁膜と、この第２の絶縁膜上に、前記複数の段差形成層の配列方向に延在するシリコン抵抗層と、を有し、前記複数の段差形成層による段差を反映して前記シリコン抵抗層に複数の凹凸が形成されることを特徴とする。
【０００８】
【発明の実施の形態】
次に、本発明の実施形態に係る半導体装置について、図面を参照しながら詳細に説明する。図１は半導体装置の平面図、図２は図１のＸ−Ｘに沿った断面図である。
【０００９】
シリコン基板等の半導体基板１上に、フィールド酸化膜２が形成されている。
フィールド酸化膜２は例えば、ＬＯＣＯＳ法等の熱酸化により形成される。そして、このフィールド酸化膜２上に、複数の段差形成用ポリシリコン層３が一方向に配列されている。段差形成用ポリシリコン層３はＬＰＣＶＤ法により第１層ポリシリコン層を堆積し、この第１層ポリシリコン層を選択的にエッチングすることで、所定の幅及び間隔を持って、複数の段差形成用ポリシリコン層３を形成している。ここで、ポリシリコン層３の代わりに、アモルファスシリコン層、高融点金属層、シリコン窒化層、シリコン酸化層のいずれかを用いてもよい。また、これらの層の中から選ばれた２つ以上の層を積層してもよい。
【００１０】
複数の段差形成用ポリシリコン層３上には、層間絶縁膜４が形成されている。この層間絶縁膜４上には、複数の段差形成用ポリシリコン層３上に重畳するように、ポリシリコン抵抗層５が延在している。ポリシリコン抵抗層５の両端部にはコンタクトホール６が形成され、このコンタクトホール６を通して、ポリシリコン抵抗層５の両端部から、Ａｌ電極７が取り出されている。
【００１１】
上記構造によれば、ポリシリコン抵抗層５の下層に、複数の段差形成用ポリシリコン層３を枕木の如くに形成したので、ポリシリコン抵抗層５にはその段差を反映して複数の凹凸が形成される。これにより、平坦部上に形成する場合に比較して、ポリシリコン抵抗層５の実効長が長くなり、同じレイアウト面積で、より大きな抵抗値を得ることができる。また、段差形成用ポリシリコン層３等の段差形成層の数や高さを調節することにより、ポリシリコン抵抗層５の抵抗値を調整することができる。
【００１２】
次に、図１のポリシリコン抵抗素子のレイアウトに関して、本発明者による実験結果について、表１を参照しながら説明する。本実験において、段差形成用ポリシリコン層３の厚さは０．３μｍ、層間絶縁膜４の構成は、シリコン窒化膜：１５ｎｍ／ＴＥＯＳ膜：２０ｎｍ／リンガラス膜：１５０ｎｍである。
【００１３】
表１において、ＧＰ  ｌａｙｅｒ本数は、上記の段差形成用ポリシリコン層３の本数であり、ΔＬｅｆｆはＧＰ  ｌａｙｅｒ  １本当たりに得られる実効的な抵抗長さである。表１から明らかなように、ＧＰ  ｌａｙｅｒ本数が増加するにつれて、抵抗増加率（％）も増加している。
【００１４】
【表１】
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【００１５】
なお、上記実施形態ではポリシリコン抵抗素子について説明したが、アモルファス・シリコンから成る抵抗素子についても同様に構成することができる。また、段差形成用ポリシリコン層３の厚さを増加させることで、段差が更に大きくなり、
抵抗増加率（％）を更に増加させることができる。
【００１６】
【発明の効果】
本発明によれば、ポリシリコン抵抗層５の下層に、複数の段差形成用ポリシリコン層３を枕木の如くに形成したので、平坦部上に形成する場合に比較して、ポリシリコン抵抗層５の実効長が長くなり、同じレイアウト面積で、より大きな抵抗値を得ることができる。ポリシリコン抵抗層５の抵抗長Ｌ＝１００μｍの例では、２６．７％〜３２．９％の抵抗増加率が得られる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の平面図である。
【図２】図１のＸ−Ｘ線に沿った断面図である。
【図３】従来例に係る半導体装置の平面図である。
【図１】
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【図２】
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【図３】
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