(57)【要約】      （修正有）【課題】ＥＥＰＲＯＭセル及びその製造方法を提供する。【解決手段】活性領域内に互いに離隔されて側方に沿って形成されたソース領域８０、埋没Ｎ＋領域５６及びドレイン領域８２を有する。埋没Ｎ＋領域５６とドレイン領域８２との間の活性領域内にセル空乏領域７８が形成され、互いに電気的に連結される。ソース領域８０と埋没Ｎ＋領域５６との間の領域の第１チャンネル領域及び前記埋没Ｎ＋領域５６上にメモリゲート７４が形成され、セル空乏領域７８と前記ドレイン領域８２との間の第２チャンネル領域上に選択ゲート７６が形成される。ここで、埋没Ｎ＋領域５６上にトンネル領域６０が位置しており、トンネル領域６０の境界から埋没Ｎ＋領域５６の境界まで側方距離は各位置で一定ｂである。前記トンネル領域６０は埋没Ｎ＋領域５６を形成するための開口部と開口部の側壁に形成されたスペーサパターンを利用して形成することができる。【選択図】図６
2004228575.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されて活性領域を限定する素子分離膜と、
前記活性領域内に互いに離隔されて側方に沿って形成されたソース領域、埋没Ｎ＋領域及びドレイン領域と、
前記埋没Ｎ＋領域と前記ドレイン領域との間の前記活性領域内に形成され、前記埋没Ｎ＋領域と電気的に連結されたセル空乏領域と、
前記ソース領域と前記埋没Ｎ＋領域との間に定義された第１チャンネル領域と、
前記セル空乏領域と前記ドレイン領域との間に定義された第２チャンネル領域と、
前記第１チャンネル領域及び前記埋没Ｎ＋領域上に形成されたメモリゲートと、
前記第２チャンネル領域上に形成された選択ゲートと、
前記埋没Ｎ＋領域上に位置するトンネル領域に形成されたトンネル酸化膜とを含み、
前記トンネル領域の境界から前記埋没Ｎ＋領域の境界までの側方の距離が各位置で一定であることを特徴とするＥＥＰＲＯＭメモリセル。
【請求項２】
前記メモリゲートは、
浮遊ゲートと、
前記浮遊ゲート上に形成されたゲート層間誘電膜と、
前記ゲート層間誘電膜上に形成された制御ゲート電極とを含むことを特徴とする請求項１に記載のＥＥＰＲＯＭメモリセル。
【請求項３】
前記選択ゲートは、
下部選択ゲートと、
前記下部選択層間ゲート上に形成された層間誘電膜と、
前記層間誘電膜上に形成された上部選択ゲートとをさらに含み、
前記上部選択ゲート及び前記下部選択ゲートは電気的に接続されることを特徴とする請求項１に記載のＥＥＰＲＯＭメモリセル。
【請求項４】
半導体基板に素子分離膜を形成して活性領域を限定する段階と、
前記活性領域上にゲート酸化膜を形成する段階と、
開口部を有するマスクパターンを前記ゲート酸化膜上に形成する段階と、
前記マスクパターンをイオン注入マスクとして使用して前記活性領域内に埋没Ｎ＋領域を形成する段階と、
前記開口部の側壁にスペーサパターンを形成してトンネル領域を限定する段階と、
前記マスクパターン及び前記スペーサパターンをエッチングマスクとして使用して前記トンネル領域のゲート酸化膜を除去する段階と、
前記マスクパターン及び前記スペーサパターンを除去する段階と、
前記トンネル領域にトンネル酸化膜を形成する段階と、
前記埋没Ｎ＋領域の上部にメモリゲートを形成すると同時に、前記メモリゲートから側方に離隔された選択ゲートを形成する段階とを含むことを特徴とするＥＥＰＲＯＭセルの製造方法。
【請求項５】
前記メモリゲート及び前記選択ゲートをイオン注入マスクとして使用して前記活性領域内にソース領域、セル空乏領域及びドレイン領域を形成する段階をさらに含み、
前記セル空乏領域は、前記メモリゲート及び前記選択ゲートによって区分された三つの領域のうち、前記メモリゲートと前記選択ゲートとの間の活性領域に形成されて前記埋没Ｎ＋領域と電気的に接続され、前記ソース領域及び前記ドレイン領域は、前記メモリゲート及び前記選択ゲートに隣接した他の二つの領域に各々形成されることを特徴とする請求項４に記載のＥＥＰＲＯＭセルの製造方法。
【請求項６】
前記マスクパターン及び前記スペーサパターンはシリコン窒化膜で形成することを特徴とする請求項４に記載のＥＥＰＲＯＭセルの製造方法。
【請求項７】
前記トンネル領域のゲート酸化膜は湿式エッチング法を使用して除去することを特徴とする請求項４に記載のＥＥＰＲＯＭセルの製造方法。
【請求項８】
前記トンネル酸化膜を形成する段階は、
前記半導体基板を酸素雰囲気で熱酸化する第１段階と、
前記半導体基板をＮＯ及びＮ２Ｏのうち選択された一つの雰囲気で熱酸化する第２段階とを含むことを特徴とする請求項４に記載のＥＥＰＲＯＭセルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ素子及びその製造方法に関するものであり、さらに具体的には、メモリトランジスタと選択トランジスタが直列に接続されたＦＬＯＴＯＸ（ｆｌｏａｔｉｎｇ  ｇａｔｅ  ｔｕｎｎｅｌｉｎｇ  ｏｘｉｄｅ）型ＥＥＰＲＯＭ及びその製造方法に関するものである。
【背景技術】
【０００２】
一般的に、ＥＥＰＲＯＭセルはＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）セルのように浮遊ゲート（フローティングゲート）を有し、浮遊ゲートに電子を注入、または放出することによって、データを覚えさせる。しかし、ＥＥＰＲＯＭでは、ＥＰＲＯＭの場合と比較して非常に異なる電子注入及び放出方式を採択している。
【０００３】
ＥＰＲＯＭでは、フローティングゲートへの電子の注入は、ソース、ドレイン間を流れる電子のうちでエネルギーが高い熱電子により進行され、電子放出は、紫外線のエネルギーを利用して行われる。一方、ＥＥＰＲＯＭにおけるフローティングゲートへの電子の注入及び放出は、薄いトンネル絶縁膜を通じて発生するトンネリングを使用して行われる。通常、トンネル酸化膜の両端に１０ＭＶ／ｃｍ程度の高電界を印加すると、トンネル絶縁膜を通じて電流が流れるようになり、これは、ＦＮトンネリング（Ｆｏｌｏｗ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）とよばれる。ＥＥＰＲＯＭでの電子の注入及び放出は、このＦＮトンネリングを利用して行われる。
【０００４】
ＥＥＰＲＯＭメモリのうちで特に、ＦＬＯＴＯＸ型のメモリ素子では、二つのトランジスタ、すなわち、セルを選択するための選択トランジスタと、データを貯蔵するメモリトランジスタが一つのメモリセルを構成する。メモリトランジスタは、電荷を貯蔵する浮遊ゲートと、メモリトランジスタを制御するための制御ゲート電極と、これらの間に介在されたゲート層間誘電膜とで構成される。
【０００５】
図１乃至図３は従来の不揮発性メモリ素子の製造方法を説明するための工程断面図である。
【０００６】
まず、図１に示されるとおり、半導体基板１０上に第１フォトレジストパターン１４を形成する。前記フォトレジストパターン１４は前記半導体基板１０の所定の領域を露出させる開口部を有する。
【０００７】
続いて、前記第１フォトレジストパターン１４をイオン注入マスクとして使用して前記半導体基板１０内に不純物を注入して埋没Ｎ＋領域１６を形成する。
【０００８】
次に、図２に示されるとおり、前記第１フォトレジストパターン１４を除去し、前記半導体基板１０上にゲート酸化膜１２を形成する。続いて、前記ゲート酸化膜１２上に第２フォトレジストパターン１５を形成する。ここで、前記第２フォトレジストパターン１５は前記埋没Ｎ＋領域の上部に前記ゲート酸化膜１２を露出させる開口部を有する。続いて、前記第２フォトレジストパターン１５をエッチングマスクとして使用して、前記開口部によって露出されたゲート酸化膜１２を除去してトンネル領域２０を限定する。
【０００９】
次に、図３に示されるとおり、前記第２フォトレジストパターン１５を除去し、前記トンネル領域２０にトンネル酸化膜２２を形成する。続いて、前記トンネル酸化膜２２及び前記ゲート酸化膜１２が形成された基板上に浮遊ゲートパターン２４ａ、ゲート層間誘電膜３０ａ、及び制御ゲート電極３２ａが積層されたメモリゲート３４を形成し、前記メモリゲート３４から側方に離隔された選択ゲート３６を形成する。前記選択ゲート３６は下部選択ゲート２４ｂ、層間誘電膜３０ｂ及び上部選択ゲート３２ｂが積層されたものである。また、図示していないが、前記下部選択ゲート２４ｂ及び前記上部選択ゲート３２ｂは、互いに電気的に接続される。
【００１０】
従来のＥＥＰＲＯＭセルは埋没Ｎ＋領域１６及びトンネル領域２０が各々異なる段階でフォトリソグラフィ工程により定義される。すなわち、埋没Ｎ＋領域１６及びトンネル領域２０は、異なるフォトリソグラフィ工程により、その境界が規定される。したがって、フォトリソグラフィ工程の誤整列によりトンネル領域２０に対してトンネル領域２０が一方向に片寄って（シフトされて）形成されてしまう場合がある。たとえば、図４は一対のＥＥＰＲＯＭセルが共有する共通ソース領域に対して対称に配置されたＦＬＯＴＯＸ型のＥＥＰＲＯＭセルを示す図面である。図４は設計された配置と異なり、トンネル領域２０が一方向に片寄って形成されたＥＥＰＲＯＭセルを示している。図面に示されるように、トンネル領域２０が右側に所定の距離ａに亘ってシフトされる場合には、左側セルの埋没Ｎ＋領域１６の境界はトンネル酸化膜２２に近接する。埋没Ｎ＋領域１６は高濃度にドーピングされているので、厚さが薄いトンネル酸化膜２２にその境界が隣接する場合には、埋没Ｎ＋領域１６に高電圧が印加される書き込み過程でバンド間トンネリング（ｂａｎｄ  ｔｏ  ｂａｎｄ  ｔｕｎｎｅｌｉｎｇ）による書き込み不良が発生してしまう。さらに、誤整列がさらに深化する場合には、トンネル酸化膜２２と埋没Ｎ＋領域１６の重畳領域が減って書き込み及び消去不良が発生し、その結果、メモリセルのオン／オフセンシング余裕度（判読余裕度）が低下する場合もある。
【特許文献１】米国特許５，２７３，９２３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の課題は、トンネル酸化膜が埋没Ｎ＋領域の上部で一方向に片寄って形成されることがないＥＥＰＲＯＭセル及びその製造方法を提供する。
【００１２】
本発明の他の課題は、埋没Ｎ＋領域に高電圧が印加される書き込みまたは消去動作時における、トンネル酸化膜の下部でのバンド間トンネリングの発生が抑制されたＥＥＰＲＯＭセル及びその製造方法を提供する。
【課題を解決するための手段】
【００１３】
上述の課題は、スペーサにより埋没Ｎ＋領域上にトンネル酸化膜を整列させたＥＥＰＲＯＭセル及びその製造方法により解決することができる。このＥＥＰＲＯＭセルは、半導体基板に形成されて活性領域を限定する素子分離膜と、前記活性領域内に互いに離隔されて側方に沿って形成されたソース領域、埋没Ｎ＋領域及びドレイン領域を含む。前記埋没Ｎ＋領域と前記ドレイン領域との間の前記活性領域内にセル空乏領域が形成されている。ここで、前記セル空乏領域及び前記埋没Ｎ＋領域は側方に拡散されて互いに電気的に連結されている。前記ソース領域と前記埋没Ｎ＋領域との間の領域は第１チャンネル領域に定義され、前記セル空乏領域と前記ドレイン領域との間の領域は第２チャンネル領域に定義される。ここで、前記第１チャンネル領域及び前記埋没Ｎ＋領域上にメモリゲートが形成されており、前記第２チャンネル領域上に選択ゲートが形成されている。そして、前記埋没Ｎ＋領域上にトンネル領域が位置する。前記トンネル領域の境界から前記埋没Ｎ＋領域の境界までの側方距離が各位置で一定である。
【００１４】
このＥＥＰＲＯＭセルの製造方法は、半導体基板に素子分離膜を形成して活性領域を限定し、前記活性領域上にゲート酸化膜を形成することを含む。続いて、開口部を有するマスクパターンを前記ゲート酸化膜上に形成する。さらに、前記マスクパターンをイオン注入マスクとして使用して前記活性領域内に埋没Ｎ＋領域を形成する。続いて、前記開口部の側壁にスペーサパターンを形成する。この結果、前記開口部内の前記スペーサパターンに限定された領域がトンネル領域になる。続いて、前記マスクパターン及び前記スペーサパターンをエッチングマスクとして使用して前記トンネル領域のゲート酸化膜を除去する。さらに前記マスクパターン及び前記スペーサパターンを除去し、前記トンネル領域にトンネル酸化膜を形成する。続いて、通常の工程を適用して前記埋没Ｎ＋領域の上部にメモリゲートを形成すると同時に、前記メモリゲートから側方に離隔された選択ゲートを形成する。
【発明の効果】
【００１５】
本発明によると、ＥＥＰＲＯＭセルのトンネル酸化膜が形成される領域であるトンネル領域を形成する際に、埋没Ｎ＋領域の形成のためのイオン注入マスクとして使用されたマスクパターンの開口部の側壁にスペーサパターンを形成し、前記スペーサパターン及び前記マスクパターンをエッチングマスクとして使用してトンネル領域を形成する。したがって、埋没Ｎ＋領域の境界に自己整合するようにトンネル領域を形成することができ、トンネル領域の境界から埋没Ｎ＋領域の境界に至る側方距離を各位置で一定に制御することができる。その結果、埋没Ｎ＋領域とトンネル領域の誤整列により誘発される書き込み及び消去不良を防止することができ、判読余裕度が広いＥＥＰＲＯＭセルを製造することができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付の図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態に具体化することもできる。図面において、層及び領域の厚さは明確性のために誇張されたものである。また、他の層または基板“上”にあると言及される場合には、それは他の層、または基板上に直接形成されてもよく、それらの間に第３の層が介在されて形成されてもよい。なお、明細書の全体にわたって同一の参照番号に表示された部分は同一の構成要素を示す。
【００１７】
図５は本発明の望ましい実施の形態によるＥＥＰＲＯＭセルの平面図である。
【００１８】
図６は図５のＡ−Ａに沿って切断した本発明の望ましい実施の形態によるＥＥＰＲＯＭセルの断面図である。
【００１９】
図５及び図６を参照すると、本発明によるＥＥＰＲＯＭセルは一対のセルがソース領域８０の両側に対称に配置されて前記ソース領域８０を共有する。トンネル酸化膜６２が形成されたトンネル領域６０の境界から埋没Ｎ＋領域５６の境界に至る側方距離は各位置で一定である。
【００２０】
半導体基板５０に素子分離膜５３が配置されている。前記素子分離膜５３は活性領域を限定する。ここで、一つのＥＥＰＲＯＭセルは前記活性領域上に互いに離隔されて配置されたメモリトランジスタ及び選択トランジスタを含む。前記メモリトランジスタのゲート、すなわち、メモリゲート７４は前記活性領域上に形成された浮遊ゲート６４ａと前記浮遊ゲート６４ａの上部に形成された制御ゲート電極７２ａを含む。前記制御ゲート電極７２ａと前記浮遊ゲート６４ａとの間にゲート層間誘電膜７０ａが介在され、前記浮遊ゲート６４ａと前記活性領域との間にゲート酸化膜５２が介在される。前記浮遊ゲート６４ａと前記活性領域との間にはトンネル領域６０が定義され、前記トンネル領域６０には薄いゲート酸化膜、すなわちトンネル酸化膜６２が介在される。前記制御ゲート電極７２ａは前記素子分離膜５３の上部を横切る。前記浮遊ゲート６４ａの下部の前記活性領域内には埋没Ｎ＋領域５６が形成される。さらに具体的には、前記埋没Ｎ＋５６は、前記トンネル領域６０を含む領域、すなわち前記トンネル領域６０より広い領域に形成される。前記トンネル領域６０の境界から前記埋没Ｎ＋領域５６の境界に至る側方の距離ｂは図示されているように各位置で一定である。
【００２１】
前記選択トランジスタのゲート、すなわち、選択ゲート７６は、前記活性領域の上部を横切り、順次に積層された下部選択ゲート６４ｂ、層間誘電膜７０ｂ及び上部選択ゲート７２ｂを含む。図示しないが、前記下部選択ゲート６４ｂ及び前記上部選択ゲート７２ｂはバッティングコンタクトまたはコンタクトホールなどの前記層間誘電膜７０ｂを通じる連結手段により電気的に接続される。
【００２２】
前記メモリゲート７４及び前記選択ゲート７６は活性領域を３つの領域に分ける。この３つの領域のうち、前記メモリゲート７４と前記選択ゲート７６との間の領域内には、セル空乏領域７８が形成される。残る２つの領域、すなわち前記セル空乏領域７８の両側の領域内には、ソース領域８０及びドレイン領域８２が各々形成される。具体的には、前記ソース領域８０は前記メモリゲート７４に隣接した活性領域内に形成され、前記ドレイン領域８２は前記選択ゲート７６に隣接した活性領域内に形成される。前記ソース領域８０は、前記素子分離膜５３と交差する方向に限定された活性領域内に形成されて素子分離膜５３により隔離されたセルに並列に接続される。
【００２３】
図７乃至図１１は本発明の望ましい実施の形態によるＥＥＰＲＯＭセルの製造方法を説明するための工程断面図である。
【００２４】
図７に示されるとおり、半導体基板５０上にゲート酸化膜５２を形成し、開口部を有するマスクパターン５４を前記ゲート酸化膜５２上に形成する。前記ゲート酸化膜５２は２５０Å乃至３５０Å程度の厚さで形成することが望ましい。前記マスクパターン５４をイオン注入マスクとして使用して前記半導体基板５０内に不純物を注入して埋没Ｎ＋領域５６を形成する。
【００２５】
図８に示されるとおり、前記マスクパターン５４上にスペーサ絶縁膜をマスクパターン５４の表面形状に沿ってに形成し、その後、前記スペーサ絶縁膜を異方性エッチングして、前記開口部の側壁にスペーサパターンを形成する。前記スペーサパターン５８は前記埋没Ｎ＋領域５６上にトンネル領域６０を限定する。前記マスクパターン５４及び前記スペーサパターン５８は、前記ゲート酸化膜５２に対してエッチング選択比を有する物質として、例えば、シリコン窒化膜で形成することが望ましい。前記マスクパターン５４及び前記スペーサパターン５８をエッチングマスクとして使用して前記トンネル領域６０のゲート酸化膜を除去する。
【００２６】
次に、図９に示されるとおり、前記スペーサパターン５８及び前記マスクパターン５４を除去する。前記スペーサパターン５８及び前記マスクパターン５４は湿式エッチング法を使用して除去することができる。本発明で、前記トンネル領域６０のエッジ（境界）は前記スペーサパターン５８のエッジ（境界）から一定の距離となるように自己整列される。したがって、前記トンネル領域６０の境界から前記埋没Ｎ＋領域５６の境界に至る側方距離ｂを各位置で一定にすることができる。また、スペーサパターン５８の幅を調節することによって、その側方距離ｂを調節することができる。したがって、図示したように、互いに対称に形成される一対のメモリセルで、従来の技術のような前記埋没Ｎ＋領域５６に対してトンネル領域６０が片寄って形成されてしまう現象（シフト現象）が起こらないことが確認される。
【００２７】
前記トンネル領域６０にトンネル酸化膜６２を形成する。前記トンネル酸化膜６２は前記基板を酸素雰囲気で熱酸化することによって形成することができる。この時に、トンネル酸化膜６２と基板との間の界面トラップ密度を低めるために、前記トンネル酸化膜６２形成工程は二段階にわけて実施することができる。すなわち、前記トンネル酸化膜６２の形成工程は、前記基板を酸素雰囲気で熱酸化する第１段階と、ＮＯ及びＮ２Ｏのうち選択された一つの雰囲気で熱酸化する第２段階とから構成される。このように工程を構成することで、第２段階の熱酸化工程の間、ＮＯまたはＮ２Ｏの窒素原子が、第１段階で形成された酸化膜と前記基板との界面にパッシベーションされて、界面トラップ密度が低いトンネル酸化膜６２を形成することができる。
【００２８】
次に、図１０に示されるとおり、前記トンネル酸化膜６２が形成された半導体基板上に通常の方法を使用して浮遊ゲートパターン６４ａ及び下部選択ゲート６４ｂを形成する。前記浮遊ゲートパターン６４ａは前記埋没Ｎ＋領域５６及びその周辺領域の上部に形成される。前記浮遊ゲートパターン６４ａの一部分は前記活性領域に隣接した素子分離膜（図５の５３）上に重畳され、前記下部選択ゲート６４ｂは前記素子分離膜（図５の５３）を横切って多数の活性領域の上部を横切る。
【００２９】
図１１に示されるとおり、続いて通常のＥＥＰＲＯＭ形成方法を適用して前記浮遊ゲートパターン６４ａの上部に制御ゲート電極７２ａを形成し、前記下部選択ゲート６４ｂの上部に上部選択ゲート７２ｂを形成する。前記浮遊ゲートパターン６４ａと前記制御ゲート電極７２ａとの間にはゲート層間誘電膜７０ａが介在され、前記下部選択ゲート６４ｂと前記上部選択ゲート７２ｂとの間には層間誘電膜７０ｂが介在される。
【００３０】
前記上部選択ゲート７２ｂを、前記下部選択ゲート６４ｂ上の前記層間誘電膜７０ｂの一部分をエッチングした後に形成することによって、前記下部選択ゲート６４ｂと電気的に接続されるように形成することができる。これと異なる方法で、通常のバッティングコンタクト形成工程を適用して前記下部選択ゲート６４ｂ及び前記上部選択ゲート７２ｂを電気的に接続させることもできる。
【００３１】
以上のように、本発明の好適な実施の形態を説明したが、本発明は、この場合に限られるものではなく、当業者によって、種々の省略、追加、および変更が可能であることはいうまでもない。
【図面の簡単な説明】
【００３２】
【図１】従来のＥＥＰＲＯＭセル及びその製造方法を説明するための工程断面図である。
【図２】従来のＥＥＰＲＯＭセル及びその製造方法を説明するための工程断面図である。
【図３】従来のＥＥＰＲＯＭセル及びその製造方法を説明するための工程断面図である。
【図４】従来のＥＥＰＲＯＭセルの問題点を説明するための断面図である。
【図５】本発明の望ましい実施の形態によるＥＥＰＲＯＭセルの平面図である。
【図６】図５のＡ−Ａに沿って切断した本発明の望ましい実施の形態によるＥＥＰＲＯＭセルの断面図である。
【図７】本発明の望ましい実施の形態によるＥＥＰＲＯＭセルの製造方法を説明するための工程断面図である。
【図８】本発明の望ましい実施の形態によるＥＥＰＲＯＭセルの製造方法を説明するための工程断面図である。
【図９】本発明の望ましい実施の形態によるＥＥＰＲＯＭセルの製造方法を説明するための工程断面図である。
【図１０】本発明の望ましい実施の形態によるＥＥＰＲＯＭセルの製造方法を説明するための工程断面図である。
【図１１】本発明の望ましい実施の形態によるＥＥＰＲＯＭセルの製造方法を説明するための工程断面図である。
【符号の説明】
【００３３】
５０  半導体基板、
５２  ゲート酸化膜、
５６  埋没Ｎ＋領域、
６０  トンネル領域、
６２  トンネル酸化膜、
６４ａ  浮遊ゲート、
６４ｂ  下部選択ゲート、
７０ａ  ゲート層間誘電膜、
７０ｂ  層間誘電膜、
７２ａ  制御ゲート電極、
７２ｂ  上部選択ゲート、
７４  メモリゲート、
７６  選択ゲート、
７８  セル空乏領域、
８０  ソース領域、
８２  ドレイン領域。
【図１】
2004228575.tif 000003
【図２】
2004228575.tif 000004
【図３】
2004228575.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004228575.tif 000011
【図１０】
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【図１１】
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