(57)【要約】【課題】１つのコンピュータによる主検出リレー要素と事故検出リレー要素の二重化保護処理に、不都合なトリップ出力信号の誤出力を確実に防止する。【解決手段】ワンチップコンピュータ１１は、主検出リレー要素と事故検出リレー要素の保護出力を互いに異なるパターンデータにして１つのディジタル出力回路１１Ａから切換えて出力する。パターン判定回路１２Ｍ，１２ＦＤは、ディジタル出力回路から切換えて出力されるパターンデータとリレー要素別のパターンとを比較してその一致／不一致を個々に判定し、一致するときにそれぞれトリップ出力信号を得る。ディジタル出力回路を要素別にした構成、一致判定が複数回連続することを確認する構成、パターンデータを連続してかつパターンを切換えてその一致判定を確認する構成も含む。コンピュータ内の二重化タスク処理等も含む。【選択図】  図１
2004336830.tif 000002
【特許請求の範囲】
【請求項１】
主検出リレー要素と事故検出リレー要素の二重化保護処理を１つのコンピュータが実行し、両リレー要素の保護出力信号が同時に成立するときにしゃ断器のトリップ出力を得るディジタル形保護継電装置において、
前記コンピュータは、主検出リレー要素と事故検出リレー要素による保護出力をコード化したパターンデータでディジタル出力回路にセットする手段を設け、
前記コンピュータの外付け回路として設けられ、前記ディジタル出力回路から出力されるパターンデータが予め定めたパターンであることを判定できたときにしゃ断器のトリップ出力を得るパターン判定回路を設けたことを特徴とするディジタル形保護継電装置。
【請求項２】
前記コンピュータは、主検出リレー要素と事故検出リレー要素の保護出力を互いに異なるパターンデータにして１つのディジタル出力回路から切換えて出力する手段を設け、
前記パターン判定回路は、主検出リレー要素と事故検出リレー要素別に設けられ、前記ディジタル出力回路から切換えて出力されるパターンデータとリレー要素別のパターンとを比較してその一致／不一致を個々に判定し、一致するときにそれぞれトリップ出力信号を得る構成にしたことを特徴とする請求項１に記載のディジタル形保護継電装置。
【請求項３】
前記コンピュータは、主検出リレー要素と事故検出リレー要素の保護出力を互いに異なるパターンデータにして２つのディジタル出力回路から個別に出力する手段を設け、
前記パターン判定回路は、主検出リレー要素と事故検出リレー要素別に設けられ、前記２つのディジタル出力回路からそれぞれ出力されるパターンデータとリレー要素別のパターンとを比較してその一致／不一致を個々に判定し、一致するときにそれぞれトリップ出力信号を得る構成にしたことを特徴とする請求項１に記載のディジタル形保護継電装置。
【請求項４】
前記コンピュータは、主検出リレー要素と事故検出リレー要素の保護出力を互いに異なるパターンデータにして２つのディジタル出力回路から個別に連続して出力する手段を設け、
前記パターン判定回路は、主検出リレー要素と事故検出リレー要素別に設けられ、前記２つのディジタル出力回路からそれぞれ連続して出力されるパターンデータとリレー要素別のパターンとを複数回比較してその一致／不一致を個々に判定し、複数回連続して一致するときにそれぞれトリップ出力信号を得る構成にしたことを特徴とする請求項１に記載のディジタル形保護継電装置。
【請求項５】
前記コンピュータは、主検出リレー要素と事故検出リレー要素の保護出力を互いに異なるパターンデータにして２つのディジタル出力回路から個別に連続してかつ異なるパターンデータを切換えて出力する手段を設け、
前記パターン判定回路は、主検出リレー要素と事故検出リレー要素別に設けられ、前記２つのディジタル出力回路からそれぞれ連続してかつ異なるパターンデータに切換えて出力されるパターンデータとリレー要素別でかつ異なるパターンに切換えたパターンとを複数回比較してその一致／不一致を個々に判定し、複数回連続して一致するときにそれぞれトリップ出力信号を得る構成にしたことを特徴とする請求項１に記載のディジタル形保護継電装置。
【請求項６】
前記コンピュータは、主検出リレー要素の出力処理または事故検出リレー要素の出力処理を、それぞれ別のタスク処理に割り当てて二重化処理し、これら処理結果を基に前記ディジタル出力回路への出力処理を行う構成にしたことを特徴とする請求項１〜５のいずれか１項に記載のディジタル形保護継電装置。
【請求項７】
前記コンピュータは、主検出リレー要素の出力処理または事故検出リレー要素の出力処理結果を複数ビット構成の情報コードとし、この情報コードを複数の異なるメモリセルに割り当ててそれぞれ書き込み、この情報コードを基に前記ディジタル出力回路への出力処理を行う構成にしたことを特徴とする請求項１〜６のいずれか１項に記載のディジタル形保護継電装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、主検出リレー要素と事故検出リレー要素で二重化保護処理する機能構成のディジタル形保護継電装置に係り、特に両リレー要素をワンチップコンピュータなどの１つのコンピュータ（またはマイクロプロセッサ）で機能構成するディジタル形保護継電装置に関する。
【０００２】
【従来の技術】
近年、従前の機械式保護継電器の製造困難な状況と、ディジタル化のニーズにより、低価格のディジタル形保護継電器が普及してきている。
【０００３】
図１２は、ディジタル形保護継電器の回路構成例を示す（例えば、非特許文献１参照）。アナログ入力部１は、配電線などの保護対象から入力変換器（補助変成器）ＣＴ／ＰＴを通して検出した電流や電圧のアナログ信号から、アナログフィルタＡＦでそれぞれノイズ成分を除去し、サンプル・ホールド回路Ｓ／Ｈでそれぞれサンプリングし、各サンプル値をマルチプレクサＭＰＸで順次アナログ／ディジタル変換器Ａ／Ｄの入力とし、アナログ／ディジタル変換器Ａ／Ｄでディジタル信号に変換する。
【０００４】
保護演算部２は、保護演算アルゴリズムを実現するソフトウェア構成をもつマイクロプロセッサ（またはコンピュータ）ＣＰＵを搭載し、アナログ／ディジタル変換器Ａ／Ｄから取り込んだ計測データを基にして保護演算を行う。
【０００５】
出力部３は、保護演算部２の演算結果が事故検出の場合にディジタル出力回路ＤＯにしゃ断器トリップ信号を出力し、外部のトリップ用補助リレーＲｙを駆動する。
【０００６】
上記のようなディジタル形保護継電器は、信頼性を高めるため、主検出リレー要素（Ｍ）と事故検出リレー要素（ＦＤ）を組み合わせた二重化構成にされる場合が多い。
【０００７】
図１３は二重化保護処理機能をもつ構成のディジタル形保護継電器の例を示し、両リレー要素Ｍ、ＦＤ共に、アナログ入力処理部とＣＰＵ（演算処理部）とディジタル出力処理部で構成し、主検出と事故検出の違いに応じたアナログ入力について保護演算を行い、それぞれの保護出力は外部の補助リレーＸ、Ｙの接点出力の直列接続（同時成立）でトリップ出力を得る。この構成により、主検出リレー要素および事故検出リレー要素が共に保護出力を発生するときのみしゃ断器をトリップさせ、単一事故検出状態や一方のリレー要素の誤動作による保護動作を防止する。
【０００８】
【非特許文献１】
社団法人電気協同研究会発行、電気協同研究、第５０巻、第１号、第二世代ディジタルリレー、平成６年４月
【０００９】
【発明が解決しようとする課題】
従来の二重化構成のディジタル形保護継電器は、主検出リレー要素Ｍ用と、事故検出リレー要素ＦＤ用に、それぞれ互いに独立したマイクロプロセッサ等を組み込んだ構成にされる。このため、この種の保護継電器は、ＬＳＩ素子等の回路部品の点数が多く、コストアップになる問題があった。
【００１０】
この問題には、アナログ入力処理部を除いて、各部の処理機能をワンチップコンピュータでディジタル処理することが考えられる。しかし、この構成では、ワンチップコンピュータを構成するハードウェアまたはソフトウェアの故障で誤った保護動作をする恐れがあり、信頼性を低下させる。
【００１１】
例えば、ワンチップコンピュータが暴走し、主検出リレー要素と事故検出リレー要素の両方が保護動作を出力する状態に保持されると、しゃ断器をトリップしてしまう。このとき、ワンチップコンピュータの暴走状態を解除しないかぎり、しゃ断器の投入とトリップが繰り返され、配電系統を復帰が不可能となる。
【００１２】
同様に、主検出リレー要素と事故検出リレー要素の少なくとも一方のディジタル出力部（ＤＯ）がオン故障（トリップ出力側）した場合、トリップ出力を誤出力してしまう。
【００１３】
本発明の目的は、ワンチップコンピュータなど、１つのコンピュータで二重化保護処理機能をもつ構成のディジタル形保護継電装置において、そのハードウェアまたはソフトウェアの故障による不都合なトリップ出力信号の誤出力を確実に防止できるディジタル形保護継電装置を提供することにある。
【００１４】
【課題を解決するための手段】
本発明は、前記の課題を解決するため、ワンチップコンピュータなど、二重化保護処理を実行する１つのコンピュータは保護出力をコード化したパターンデータでディジタル出力回路にセットし、このコンピュータの外付け回路としてディジタル出力回路から出力されるパターンデータが予め定めたパターンであることを判定できたときにしゃ断器のトリップ出力を得るパターン判定回路を設けたものである。
【００１５】
さらに、本発明は、コンピュータの暴走などで、誤って正規のパターンが発生するのを防止するため、主検出リレー要素または事故検出リレー要素によるタスク処理をそれぞれ別のタスク処理に割り当てるタスク処理の二重化を施し、さらにまた、タスク処理結果の出力処理をコード化して複数のメモリセルに出力するものである。
【００１６】
以上のことから、本発明は、以下の構成を特徴とする。
【００１７】
（１）主検出リレー要素と事故検出リレー要素の二重化保護処理を１つのコンピュータが実行し、両リレー要素の保護出力信号が同時に成立するときにしゃ断器のトリップ出力を得るディジタル形保護継電装置において、
前記コンピュータは、主検出リレー要素と事故検出リレー要素による保護出力をコード化したパターンデータでディジタル出力回路にセットする手段を設け、前記コンピュータの外付け回路として設けられ、前記ディジタル出力回路から出力されるパターンデータが予め定めたパターンであることを判定できたときにしゃ断器のトリップ出力を得るパターン判定回路を設けたことを特徴とする。
【００１８】
（２）前記コンピュータは、主検出リレー要素と事故検出リレー要素の保護出力を互いに異なるパターンデータにして１つのディジタル出力回路から切換えて出力する手段を設け、
前記パターン判定回路は、主検出リレー要素と事故検出リレー要素別に設けられ、前記ディジタル出力回路から切換えて出力されるパターンデータとリレー要素別のパターンとを比較してその一致／不一致を個々に判定し、一致するときにそれぞれトリップ出力信号を得る構成にしたことを特徴とする。
【００１９】
（３）前記コンピュータは、主検出リレー要素と事故検出リレー要素の保護出力を互いに異なるパターンデータにして２つのディジタル出力回路から個別に出力する手段を設け、
前記パターン判定回路は、主検出リレー要素と事故検出リレー要素別に設けられ、前記２つのディジタル出力回路からそれぞれ出力されるパターンデータとリレー要素別のパターンとを比較してその一致／不一致を個々に判定し、一致するときにそれぞれトリップ出力信号を得る構成にしたことを特徴とする。
【００２０】
（４）前記コンピュータは、主検出リレー要素と事故検出リレー要素の保護出力を互いに異なるパターンデータにして２つのディジタル出力回路から個別に連続して出力する手段を設け、
前記パターン判定回路は、主検出リレー要素と事故検出リレー要素別に設けられ、前記２つのディジタル出力回路からそれぞれ連続して出力されるパターンデータとリレー要素別のパターンとを複数回比較してその一致／不一致を個々に判定し、複数回連続して一致するときにそれぞれトリップ出力信号を得る構成にしたことを特徴とする。
【００２１】
（５）前記コンピュータは、主検出リレー要素と事故検出リレー要素の保護出力を互いに異なるパターンデータにして２つのディジタル出力回路から個別に連続してかつ異なるパターンデータを切換えて出力する手段を設け、
前記パターン判定回路は、主検出リレー要素と事故検出リレー要素別に設けられ、前記２つのディジタル出力回路からそれぞれ連続してかつ異なるパターンデータに切換えて出力されるパターンデータとリレー要素別でかつ異なるパターンに切換えたパターンとを複数回比較してその一致／不一致を個々に判定し、複数回連続して一致するときにそれぞれトリップ出力信号を得る構成にしたことを特徴とする。
【００２２】
（６）前記コンピュータは、主検出リレー要素の出力処理または事故検出リレー要素の出力処理を、それぞれ別のタスク処理に割り当てて二重化処理し、これら処理結果を基に前記ディジタル出力回路への出力処理を行う構成にしたことを特徴とする。
【００２３】
（７）前記コンピュータは、主検出リレー要素の出力処理または事故検出リレー要素の出力処理結果を複数ビット構成の情報コードとし、この情報コードを複数の異なるメモリセルに割り当ててそれぞれ書き込み、この情報コードを基に前記ディジタル出力回路への出力処理を行う構成にしたことを特徴とする。
【００２４】
【発明の実施の形態】
（実施形態１）
図１は、本実施形態のディジタル出力部の構成を示す。ワンチップコンピュータ１１は、少なくとも前記のソフトウェア構成の主検出リレー要素と事故検出リレー要素の保護演算を実行するＣＰＵ１１Ｃと、このＣＰＵ１１Ｃとバス結合される複数ビット構成のディジタル出力回路（ＤＯ）１１Ａを内蔵する。
【００２５】
ここで、ＣＰＵ１１Ｃは、主検出リレー要素による保護演算出力と事故検出リレー要素による保護演算出力を区別するため、複数ビット構成のコード化したパターンデータを発生する。例えば、ディジタル出力回路１１Ａにセットするパターンデータは、８ビットデータ（２５６通り）とすると、主検出リレー要素には値５５Ｈを、事故検出リレー要素には値ＡＡＨを割り振るなど、適当に離間したデータを割り振る。
【００２６】
また、ＣＰＵ１１Ｃは、主検出リレー要素の保護出力と事故検出リレー要素の保護出力のデバイスとして、同じアドレスで１つのディジタル出力回路（ＤＯ）を選択し、このディジタル出力回路１１Ａに両リレー要素の保護演算出力（パターンデータ）を切換えて出力する。
【００２７】
パターン判定回路１２Ｍ，１２ＦＤは、ワンチップコンピュータ１１の外付けデバイスとして設ける。パターン判定回路１２Ｍは、ディジタル出力回路１１Ａから出力されるパターンデータが主検出リレー要素に割り振られたパターンに一致するか否かを判定し、一致する場合に主検出リレー要素の保護出力をラッチ出力として得る。同様に、パターン判定回路１２ＦＤは、ディジタル出力回路から出力されるパターンデータが事故検出リレー要素に割り振られたパターンに一致するか否かを判定し、一致する場合には事故検出リレー要素の保護出力をラッチ出力として得る。
【００２８】
トリップ出力回路１３は、図示のように、２つの補助リレーの直列接続または半導体スイッチの直列接続で構成され、両パターン判定回路１２Ｍ，１２ＦＤから共に保護出力が得られたときに、しゃ断器のトリップ出力を得る。半導体スイッチの場合には、光絶縁ドライブ回路、フォトカプラ、フォトモスリレー回路を設けて、パターン判定回路側との絶縁が確保される。
【００２９】
以上の構成により、ワンチップコンピュータ１１は、主検出リレー要素と事故検出リレー要素の保護出力を互いに異なるパターンデータにして１つのディジタル出力回路１１Ａに切換えて出力する。そして、パターン判定回路１２Ｍ，１２ＦＤは、主検出リレー要素と事故検出リレー要素別に設けられ、ディジタル出力回路１１Ａから切換えて出力されるパターンデータと要素別のパターンとを比較してその一致／不一致を個々に判定し、一致するときにそれぞれトリップ出力信号を得る。これにより、ディジタル出力回路１１Ａに決められたコード（パターンデータ）がセットされない限り、しゃ断器の誤ったトリップを防止する。
【００３０】
例えば、ワンチップコンピュータが暴走し、ディジタル出力回路（ＤＯ）にデータがセットされたとしても、このデータはパターン判定回路１２Ｍ，１２ＦＤのいずれのパターンとも異なるため、しゃ断器を誤ってトリップさせることはない。また、ディジタル出力回路（ＤＯ）が故障し、その出力にデータがセットされたとしても、それがパターン判定回路１２Ｍ，１２ＦＤのいずれのパターンとも異なるため、しゃ断器を誤ってトリップさせることはない。
【００３１】
しかも、本実施形態では、１つのディジタル出力回路１１Ａのパターンデータ出力を２つのパターン判定回路１２Ｍ，１２ＦＤが一致／不一致の判定をするため、上記のワンチップコンピュータの暴走等で、一方のパターンデータと万一一致したとしても、他方のパターン判定回路には保護出力が得られないため、しゃ断器の誤ったトリップを確実に防止できる。
【００３２】
図２は、パターン判定回路１２Ｍ，１２ＦＤの具体的な構成を示す。ワンチップコンピュータは、ＣＰＵ１１ＣとＲＯＭ１１ＤとＲＡＭ１１Ｅ等により主検出リレー要素Ｍおよび事故検出リレー要素ＦＤの保護演算を行い、保護出力をディジタル出力回路（ＤＯ）１１Ａをアドレス選択してそれにパターンデータをセットする。
【００３３】
デコーダ２１は、判定回路１２Ｍ，１２ＦＤに共通の回路として設けられ、ディジタル出力回路１１Ａがアドレス選択されたときのアドレスデータをデコードし、判定回路１２Ｍ，１２ＦＤの何れのパターンデータがディジタル出力回路１１Ａにセットされたかを示すＤＯセレクト信号を出力する。
【００３４】
ディジタル比較器２２は、判定回路１２Ｍ用に設定されるパターン発生器２３の発生パターンＭと、ディジタル出力回路１１Ａにセットされたパターンとの一致／不一致比較を行う。同様に、ディジタル比較器２４は、判定回路１２ＦＤ用に設定されるパターン発生器２５の発生パターンＦＤと、ディジタル出力回路１１Ａにセットされたパターンとの一致／不一致比較を行う。
【００３５】
ＡＮＤ回路２６は、デコーダ２１にＤＯセレクト信号が得られたことの論理入力「Ｈ」、および比較器２２に一致信号が得られたことの論理入力「Ｈ」の同時成立で論理出力「Ｈ」を得る。同様に、ＡＮＤ回路２７は、デコーダ２１にＤＯセレクト信号が得られたことの論理入力「Ｈ」、および比較器２４に一致信号が得られたことの論理入力「Ｈ」の同時成立で論理出力「Ｈ」を得る。
【００３６】
Ｄ型フリップフロップ２８は、ＣＰＵ１１Ｃがディジタル出力回路１１Ａにパターンデータをセットした直後に発生する書き込み信号（ＷＲ信号）で、ＡＮＤ回路２６の出力をデータ入力（Ｄ入力）とすることで、Ｄ入力が論理「Ｈ」にある場合のみ、ＣＰＵ１１Ｃから主検出リレー要素１２Ｍの保護出力が発生したことをラッチ出力として得る。同様に、Ｄ型フリップフロップ２９は、ＣＰＵ１１Ｃがディジタル出力回路１１Ａにパターンデータをセットした直後に発生する書き込み信号（ＷＲ信号）で、ＡＮＤ回路２７の出力をデータ入力（Ｄ入力）とすることで、Ｄ入力が論理「Ｈ」にある場合のみ、ＣＰＵ１１Ｃから事故検出リレー要素１２ＦＤの保護出力が発生したことをラッチ出力として得る。
【００３７】
トリップ回路１３は、フリップフロップ２８、２９に共にラッチ出力が得られたときに、しゃ断器をトリップさせる。以後、トリップ回路１３の説明は、前述した通り、補助リレー又は絶縁した半導体スイッチの出力であることとする。
【００３８】
（実施形態２）
図３は、本実施形態のディジタル出力部の構成を示す。同図が図１と異なる部分は、ワンチップコンピュータ１１では２つのディジタル出力回路１１Ａ，１１Ｂを使用し、パターン判定回路１２Ｍ，１２ＦＤでは両ディジタル出力回路１１Ａ，１１Ｂから個別にパターンデータを得てそれぞれ判定処理する点にある。
【００３９】
ＣＰＵ１１Ｃは、主検出リレー要素の保護演算で、保護出力を出すときにはディジタル出力回路１１Ａのアドレス選択と主検出リレー要素用のパターンデータセットを行い、事故検出リレー要素の保護演算で、保護出力を出すときにはディジタル出力回路１１Ｂのアドレス選択と事故検出リレー要素用のパターンデータセットを行う。
【００４０】
本実施形態によれば、主検出リレー要素と事故検出リレー要素の保護演算結果およびその際のパターン判定が互いに分離構成されるため、実施形態１の効果に加えて、ワンチップコンピュータの暴走やディジタル出力回路の故障に対して、信頼性を一層高めることができる。
【００４１】
図４は、パターン判定回路１２Ｍ，１２ＦＤの具体的な構成を示す。同図が図２と異なる部分は、デコーダ２１は２つのＤＯセレクト信号を抽出出力し、それぞれＡＮＤ回路２８、２９別に論理入力を与える。また、比較器２２、２４は、ディジタル出力回路１１Ａ、１１Ｂからそれぞれ別のパターンデータを得て異なるパターンＭ，ＦＤと比較する。その他の構成および動作は、図２と同様になるので、その説明を省略する。
【００４２】
（実施形態３）
図５は、本実施形態のディジタル出力部の構成を示す。同図が図３と異なる部分は、ワンチップコンピュータ１１では主検出リレー要素と事故検出リレー要素の保護演算結果のパターンデータを連続してディジタル出力回路１１Ａ，１１Ｂにセットし、パターン判定回路１２Ｍ，１２ＦＤではパターン判定結果をハードウェアで複数回だけ連続判定を行い、このパターンの連続判定が正規のものであるときに保護出力を得る点にある。
【００４３】
ワンチップコンピュータ１１では、主検出リレー要素と事故検出リレー要素の保護演算を予め定められた処理周期（例えば、５０Ｈｚなど配電線の基本周波数の電気角３０°のサンプリング周期）で実行し、この保護演算結果をディジタル出力回路１１Ａ，１１Ｂをアドレス選択してパターンデータをセットする。したがって、保護演算結果が保護動作を必要とする状態が継続している場合にはディジタル出力回路１２Ａ，１２Ｂに連続して保護出力をセットする。
【００４４】
この連続したディジタル出力を、パターン判定回路１２Ｍ，１２ＦＤは連続した判定で初めてトリップ信号を発生する。
【００４５】
本実施形態によれば、複数回の連続したパターンデータ出力とパターン判定を行うことにより、保護動作に高い信頼性を得、また不要なトリップを防止できる。
【００４６】
図６は、パターン判定回路１２Ｍ，１２ＦＤの具体的な構成を示す。同図が図４と異なる部分は、主検出リレー要素用と事故検出リレー要素用にそれぞれ３つのＤ型フリップフロップ２８Ａ〜２８Ｃ、２９Ａ〜２９Ｃを縦続で設け、３回連続して正常なパターン判定がなされたときにＡＮＤ回路３０、３１にトリップ出力信号を得る点にある。
【００４７】
なお、正常なパターン判定が複数回連続したことの検出は、カウンタ回路構成とするなど、他の回路構成でもよい。
【００４８】
（実施形態４）
図７は、本実施形態のディジタル出力部の構成を示す。同図が図５と異なる部分は、ワンチップコンピュータ１１では主検出リレー要素と事故検出リレー要素の保護演算結果のパターンデータを連続してディジタル出力回路１１Ａ，１１Ｂにセットする際に、毎回セットするパターンデータを互いに異なるものに切換え、パターン判定回路１２Ｍ，１２ＦＤではこれら異なるパターンが正規のパターンになり、かつ正規の順序でパターン判定がなされたときに初めて保護出力を得る点にある。
【００４９】
前記の実施形態３の場合には同じパターンデータ出力とそのパターン判定を繰り返すのに対して、本実施形態では、互いに異なるパターンデータ出力と互いに異なるパターン判定を行うため、保護動作に一層高い信頼性を得、また不要なトリップを確実に防止できる。
【００５０】
図８は、パターン判定回路１２Ｍ，１２ＦＤの具体的な構成を示す。同図が図６と異なる部分は、初段のＤ型フリップフロップ２８Ａ，２９Ａの出力に１回目の正常なパターン判定結果が得られたときにパターン発生器２３、２５の発生パターンを所期のものに切換え、さらに２段目のＤ型フリップフロップ２８Ｂ，２９Ｂの出力に２回目の正常なパターン判定結果が得られたときにパターン発生器２３、２５の発生パターンを所期のものに切換える点にある。
【００５１】
ＡＮＤ回路３２Ａ，３２Ｂ，３３Ａ，３３Ｃは、パターンデータの切換えを正確に確保するため、ＤＯセレクト信号に同期させて次段のフリップフロップへの入力条件を決定するものである。なお、これらパターン切換えのための論理回路構成は適宜変更できる。
【００５２】
（実施形態５）
前記までの実施形態１〜４は、ディジタル出力回路１１Ａや１１Ｂから出力されるパターンデータが予め定めたパターンであることを判定できたときにしゃ断器のトリップ出力を得るパターン判定回路１２Ｍ，１２ＦＤを設けることにより、ワンチップコンピュータ１１の暴走やディジタル出力回路１１Ａ，１１Ｂの故障にも、これら故障によって発生したデータが予め定めたパターンが不一致となることで誤ったトリップを防止する。
【００５３】
この誤ったトリップ防止が可能となるのは、ディジタル出力回路の出力パターンがパターン判定回路で設定するパターンと異なることを前提条件としている。しかし、コンピュータの暴走で、そのプログラムカウンタが保護出力処理のプログラムアドレスを指し示し、保護出力処理プログラムを実行してディジタル出力回路に所定のパターンデータをセットすると、誤ったトリップ出力を起こす。
【００５４】
例えば、ワンチップコンピュータ１１は、図９に示すように、そのタスク処理手順が、割込みで出力処理ＰＭで主検出リレー要素の出力処理を行い、次いで出力処理ＰＦＤで事故検出リレー要素の出力処理を行う場合、コンピュータの暴走で万一出力処理ＰＭ，ＰＦＤを実行してしまうと、ディジタル出力回路１１Ａには正規のパターンデータがセットされ、パターン判定回路１２Ｍ，１２ＦＤにパターンの一致を得て誤ったトリップになる。
【００５５】
本実施形態は、上記の不都合を解消するもので、主検出リレー要素の出力処理または事故検出リレー要素の出力処理を、別タスク処理とするものである。
【００５６】
図１０は、本実施形態によるコンピュータのタスク処理手順を示し、主検出リレー要素の出力処理の場合を示す。同図が図９と異なる部分は、ＣＰＵ１１Ｃでは、割込み処理Ａでは主検出リレー要素の出力処理ＰＭ１を含むタスク処理を実行し、割込み処理Ｃでは同じ主検出リレー要素の出力処理ＰＭ２を含むタスク処理を実行する点にある。これらの両処理結果を基にディジタル出力回路（ＤＯ）への出力処理を行う。同様に、事故検出リレー要素の出力処理を異なるタスク処理に分離し、両処理結果を基にディジタル出力回路（ＤＯ）への出力処理を行う。
【００５７】
このように、タスク処理の二重化構成により、コンピュータの暴走により、万が一、一方の割込み処理Ａが実行されても、これに続けて他方の割込み処理Ｃが実行されることは確率的には０に近くなり、誤ったトリップを確実に防止できる。
【００５８】
なお、本実施形態は、実施形態１〜４と組み合わせ構成とすることで、誤ったトリップ防止を一層確実にする。
【００５９】
（実施形態６）
コンピュータ１１による保護演算には、従来では図１１の（ａ）に示すように、それぞれ主検出リレー要素または事故検出リレー要素の保護演算（整定値との比較）結果を図９での出力処理ＰＭまたはＰＦＤに渡すための情報をフラグ（変数）として処理している。この情報フラグは、ビットまたはバイト、ワード、コードにされるが、いずれの場合にも１つのメモリセル「アドレス空間××××」に動作コードまたは復帰コードとして書き込まれる。
【００６０】
この１つのメモリセルに書き込まれる情報フラグに誤り発生した場合やメモリ故障した場合には、出力処理ＰＭまたはＰＦＤが実行されてしまう恐れがある。特に、情報フラグが１ビット構成となる場合にメモリのビット落ちで非常に高い確率で起き易くなる。
【００６１】
本実施形態は、上記の不都合を解消するもので、情報フラグとして、ビット単位でなく複数ビット構成のコードとし、しかも複数のメモリセルに割り当てたコード化変数として取り扱う二重化処理を行う。これら処理結果を基にディジタル出力回路（ＤＯ）への出力処理を行う。
【００６２】
この例を図１１の（ｂ）に示し、リレーの動作出力および復帰出力は出力１と出力２からなるコードとし、この情報コードを複数のメモリセルに割り当ててそれぞれ書き込み、この情報コードを基に出力処理を行うという二重化処理をする。
【００６３】
これにより、情報フラグの誤り発生やメモリ故障による誤動作は、確率的に０に近くなり、誤ったトリップを確実に防止できる。
【００６４】
なお、本実施形態は、実施形態１〜５と組み合わせ構成とすることで、誤ったトリップ防止を一層確実にする。
【００６５】
【発明の効果】
以上のとおり、本発明によれば、ワンチップコンピュータなど、二重化保護処理を実行する１つのコンピュータは保護出力をコード化したパターンデータでディジタル出力回路にセットし、このコンピュータの外付け回路としてディジタル出力回路から出力されるパターンデータが予め定めたパターンであることを判定できたときにしゃ断器のトリップ出力を得るパターン判定回路を設けたため、ワンチップコンピュータ等での、ハードウェアまたはソフトウェアの故障による不都合な保護動作を確実に防止できる効果がある。
【００６６】
さらに、本発明は、主検出リレー要素または事故検出リレー要素によるタスク処理をそれぞれ別のタスク処理に割り当てるタスク処理の二重化を施し、さらにまた、タスク処理結果の出力処理をコード化して複数のメモリセルに出力するようにしたため、コンピュータ側でのハードウェアまたはソフトウェアの異常による不都合な保護動作を一層確実に防止できる効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態１を示すディジタル出力部の構成図。
【図２】実施形態１におけるパターン判定回路の具体的な構成例。
【図３】本発明の実施形態２を示すディジタル出力部の構成図。
【図４】実施形態２におけるパターン判定回路の具体的な構成例。
【図５】本発明の実施形態３を示すディジタル出力部の構成図。
【図６】実施形態３におけるパターン判定回路の具体的な構成例。
【図７】本発明の実施形態４を示すディジタル出力部の構成図。
【図８】実施形態４におけるパターン判定回路の具体的な構成例。
【図９】コンピュータのタスク処理手順例。
【図１０】本発明の実施形態５を示すコンピュータのタスク処理手順例。
【図１１】本発明の実施形態６を示す出力処理コードのメモリ設定の例。
【図１２】ディジタル形保護継電器の構成例。
【図１３】ディジタル形保護継電器の二重化構成の例。
【符号の説明】
１１…ワンチップコンピュータ
１２Ｍ，１２ＦＤ…パターン判定回路
１３…トリップ出力回路
１１Ａ，１１Ｂ…ディジタル出力回路
１１Ｃ…ＣＰＵ
２１…デコーダ
２２、２４…比較器
２３、２５…パターン発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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