(57)【要約】【課題】デラミネーションやクラックの生じにくい積層セラミックコンデンサのような積層セラミック電子部品を提供する。【解決手段】複数の積層されたセラミック層２とセラミック層２間の特定の界面に沿って形成された内部電極層３とを有する積層体４を備える、積層セラミックコンデンサのような積層セラミック電子部品において、内部電極層３中に、その厚み方向に柱状に延びるガラス相８を断片的に分布させる。【選択図】　　　　図２
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【特許請求の範囲】
【請求項１】
複数の積層されたセラミック層と前記セラミック層間の特定の界面に沿って形成された内部電極層とを有する積層体を備える、積層セラミック電子部品であって、
前記内部電極層中に、その厚み方向に柱状に延びるガラス相が断片的に分布している、積層セラミック電子部品。
【請求項２】
前記ガラス相は、Ｓｉと、ＡｌおよびＺｒのうちの少なくとも１種と、Ｏとを主成分とし、かつ、（Ａｌ＋Ｚｒ）：Ｓｉが、モル比で、０．００５：１〜０．５：１である、請求項１に記載の積層セラミック電子部品。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、積層セラミック電子部品に関するもので、特に、積層セラミック電子部品に備える内部電極層の構造に関するものである。
【０００２】
【従来の技術】
たとえば積層セラミックコンデンサのような積層セラミック電子部品は、基本的に、複数の積層されたセラミック層とセラミック層間の特定の界面に沿って形成された内部電極層とを有する積層体を備える構造を有している。
【０００３】
このような積層セラミック電子部品を製造するため、まず、積層体が作製される。積層体は、複数のセラミックグリーンシートを用意し、これらセラミックグリーンシートのうちの特定のものの上に、導電性ペーストを印刷等によって付与し、内部電極層となる導電性ペースト膜を形成した後、セラミックグリーンシートを積層し、次いで圧着することによって、積層体の生の状態のものを得、これを焼成することによって作製される。
【０００４】
上述の導電性ペーストは、導電成分となる金属粉末に、有機バインダおよび有機溶剤からなる有機ビヒクルを加え、これらを混合することによって作製される。また、導電成分となる金属粉末としては、たとえば、Ａｇ、Ｐｄ、Ａｇ／Ｐｄ、ＮｉまたはＣｕ等からなる粉末が用いられる。
【０００５】
上述した積層体を得るための焼成工程において、内部電極層となる導電性ペースト膜とセラミック層となるセラミックグリーンシートとでは、焼結開始温度が異なる、すなわち、導電性ペースト膜の焼結開始温度の方が低いことが通常である。そのため、焼成中に導電性ペースト膜とセラミックグリーンシートとの界面に熱ストレスがかかり、得られた積層体において、内部電極層とセラミック層との間で剥離（デラミネーション）が生じたり、クラックが生じたりすることがある。
【０００６】
これらのデラミネーションやクラックといった構造欠陥を生じにくくするため、一般に、導電性ペースト中に、セラミックグリーンシートに含まれるセラミック粉末と同じか近い組成を有するセラミック粉末を含有させることによって、導電性ペーストの焼結開始温度をより高め、それによって、熱ストレスを緩和することが行なわれている（たとえば、特許文献１参照）。
【０００７】
【特許文献１】
特開２００１−１１０２３３号公報
【０００８】
【発明が解決しようとする課題】
近年、積層セラミック電子部品に対して、小型化かつ高性能化の要求が高まり、特に積層セラミックコンデンサにあっては、小型化かつ大容量化の要求が高まっている。これらの要求を満たすためには、積層セラミック電子部品に備える積層体におけるセラミック層の厚みをできるだけ薄くするとともに、内部電極層の厚みをできるだけ薄くし、単位体積あたりのセラミック層および内部電極層の積層数を増大させることが必要である。
【０００９】
特に、内部電極層の厚みを薄くするためには、導電性ペーストに含まれる金属粉末の各粒子の物理的サイズをできるだけ小さくすることが求められる。しかしながら、たとえば０．１μｍといった小さい粒径を有する金属粉末は、表面エネルギーが高く、温度が上昇した際に、非常に変形かつ収縮しやすい傾向にある。したがって、このような粒径の小さい金属粉末を、内部電極層の形成のための導電性ペーストにおいて用いると、前述した焼成工程において、内部電極層とセラミック層との界面にかかる熱ストレスが大きくなり、デラミネーションやクラックのような構造欠陥を防止することが困難になる。
【００１０】
そこで、この発明の目的は、セラミック層および内部電極層の薄層化が図られた場合であっても、上述のような構造欠陥を生じにくくすることができる、積層セラミック電子部品を提供しようとすることである。
【００１１】
【課題を解決するための手段】
この発明は、複数の積層されたセラミック層とセラミック層間の特定の界面に沿って形成された内部電極層とを有する積層体を備える、積層セラミック電子部品に向けられるものであって、上述した技術的課題を解決するため、内部電極層中に、その厚み方向に柱状に延びるガラス相が断片的に分布していることを特徴としている。
【００１２】
上述したガラス相は、Ｓｉと、ＡｌおよびＺｒのうちの少なくとも１種と、Ｏとを主成分とし、かつ、（Ａｌ＋Ｚｒ）：Ｓｉが、モル比で、０．００５：１〜０．５：１であることが好ましい。
【００１３】
【発明の実施の形態】
この発明は、複数の積層されたセラミック層とセラミック層間の特定の界面に沿って形成された内部電極層とを有する積層体を備えるものであれば、積層セラミックコンデンサ以外のセラミック電子部品に対しても適用することができるが、以下には、この発明による効果が最も顕著に発揮される積層セラミックコンデンサについて主として説明する。
【００１４】
図１は、この発明に係る積層セラミック電子部品の一例としての積層セラミックコンデンサ１を図解的に示す断面図である。
【００１５】
積層セラミックコンデンサ１は、各々誘電体セラミックからなる複数の積層されたセラミック層２とセラミック層２間の特定の界面に沿って形成された内部電極層３とを有する積層体４を備えている。
【００１６】
積層体４の両端部には、外部電極５がそれぞれ形成されている。上述した内部電極層３は、一方の外部電極５に電気的に接続されるものと他方の外部電極５に電気的に接続されるものとが積層方向に交互に配列されている。
【００１７】
このような積層セラミックコンデンサ１の特徴的構成が図２に示されている。図２は、図１に示した積層体４の一部を拡大して示した断面図である。図２は、この発明に従って製造された実際の積層セラミックコンデンサ１を、内部電極層３に直交する方向の断面を見せるように研磨し、ＳＩＭ（走査型イオンビーム顕微鏡）にて観察した像をトレースして作成したものである。
【００１８】
図２を参照して、内部電極層３は、主として金属焼結体６から構成され、いくつかの空隙７も観察されるが、この内部電極層３中には、その厚み方向に柱状に延びる柱状ガラス相８が断片的に分布している。
【００１９】
柱状ガラス相８は、積層体４を得るための焼成過程において形成されるものである。内部電極層３となる導電性ペーストに、ガラスの成分を含ませておくことにより、焼成途中において、ガラス質が内部電極層３の内部および内部電極層３とセラミック層２との界面部分に析出し、この析出したガラス質の一部によって、柱状ガラス相８が形成される。
【００２０】
上述のように析出したガラス質は、内部電極層３の収縮を抑制し、内部電極層３とセラミック層２との界面における熱ストレスを軽減するとともに、この界面において、内部電極層３とセラミック層２とを互いに滑りやすくする。これらのことから、デラミネーションの原因となるストレスを緩和し、デラミネーションやクラックのような構造欠陥を生じにくくすることができる。
【００２１】
なお、柱状ガラス相８を与えるガラス質は、前述のように、導電性ペーストに予め含まれていたガラスの成分によって生成される場合のほか、導電性ペーストに含まれる成分を主成分としながら、セラミック層２となるセラミックグリーンシート中の特定の成分との反応により生成される場合もある。
【００２２】
ガラス質が、焼成後まで、内部電極層３とセラミック層２との界面部分に残る場合には、内部電極層３において玉化および／または電極切れが発生し、特に薄層の内部電極層３の形成が困難になるという不具合に遭遇することがある。また、積層セラミックコンデンサ１の特有の問題として、セラミック層２の厚みがたとえば１μｍ程度と薄くなるような場合には、上述した玉化や電極切れがそれほど問題とならない場合であっても、界面に層状に生成したガラスは、誘電率がセラミックより低いため、積層セラミックコンデンサ１によって取得できる静電容量の極端な低下を引き起こし、小型化かつ大容量化の実現をかえって困難にしてしまう。
【００２３】
上述のような問題に遭遇しないようにするためには、柱状ガラス相８において、Ｓｉと、ＡｌおよびＺｒのうちの少なくとも１種と、Ｏとを主成分とし、かつ、（Ａｌ＋Ｚｒ）：Ｓｉが、モル比で、０．００５：１〜０．５：１となる組成のガラスが生成されるように、導電性ペースト中に含まれるガラス成分の組成を選んでおくことが好ましい。なお、導電性ペースト中に含まれるガラス成分の組成と焼結後の柱状ガラス相８が有する組成とは、必ずしも一致せず、たとえば、内部電極層３となる導電性ペースト膜の厚みによっても左右されることがわかっている。
【００２４】
焼成後において上述のような特定的な組成のガラスが生成されるようにすると、内部電極層３において柱状ガラス相８が断片的に形成されやすい。この柱状ガラス相８は、焼成中において、内部電極層３とセラミック層２との界面でのストレスを低減して、デラミネーションやクラックのような構造欠陥を生じさせにくくし、また、玉化や電極切れ、さらには静電容量の低下を生じさせにくくすることができる。このようなことから、積層セラミックコンデンサ１において、小型化かつ大容量化を有利に図ることができる。また、柱状ガラス相８は、内部電極層３を介して隣り合う２つのセラミック層２間を強固に接合するようにも作用し、このことによっても、前述したデラミネーションやクラックのような構造欠陥を生じさせにくくすることができる。
【００２５】
前述したように、（Ａｌ＋Ｚｒ）：Ｓｉが０．００５：１〜０．５：１であることが好ましいが、この好ましい範囲よりＡｌおよび／またはＺｒの含有量が増えると、生成されたガラスは、内部電極層３とセラミック層２との界面部分に集まりやすくなり好ましくない。これは、Ａｌ２　Ｏ３　およびＺｒＯ２　の方が、ＳｉＯ２　より、金属との濡れ性が良好であるためであると考えられる。これに対して、ＳｉＯ２　は、Ａｌ２　Ｏ３　およびＺｒＯ２　に比べて、金属との濡れ性が悪く、したがって、ＳｉＯ２　が多いほど、金属との接触面積をできるだけ小さくするように挙動し、その結果、柱状ガラス相８が形成されると考えられる。
【００２６】
他方、Ａｌおよび／またはＺｒが、前述した好ましい範囲より少ない場合には、柱状ガラス相８が形成されるものの、ガラスの軟化が比較的低温で生じ、内部電極層３となる導電性ペーストに含まれるＮｉ粉末のような金属粉末の焼結を抑制する効果が十分に発揮できず、そのため、デラミネーションやクラックのような構造欠陥がかえって生じやすくなる。
【００２７】
なお、上述の説明では、柱状ガラス相８を構成するガラスが、（Ａｌ２　Ｏ３　，ＺｒＯ２　）−ＳｉＯ２　系の場合について行なったが、これ以外に、たとえば、ＢａＯ−ＳｉＯ２　系、ＭｇＯ−ＳｉＯ２　系、ＭｎＯ−ＳｉＯ２　系のガラスなど、ＳｉＯ２　成分にアルカリ土類金属が溶解したものについても同様の挙動を示すことが確認されている。
【００２８】
内部電極層３となる導電性ペーストに含まれる前述したＳｉやＡｌおよび／またはＺｒのような成分は、導電性ペーストを作製するために用意される金属粉末の表面に予め付着させておくことが望ましい。なぜなら、上述のような成分をガラスフリットなどの粉末の状態で添加した場合には、粉末の粒子が比較的大きいため、成分が導電性ペースト中に均一に分散し得ないため、その効果を十分に発揮し得ず、また、十分な効果を発揮させるためには、添加量を多くせざるを得ず、その結果、セラミック層２における誘電率やその温度特性などに悪影響を及ぼしてしまうことがあるからである。
【００２９】
このようなことから、Ｓｉ成分やＡｌ／Ｚｒ成分は、たとえば、金属粉末にコーティングする方法や、液相還元法での共析反応を用いる方法などを適用して、金属粉末の表面に予め付着させておくようにされる。コーティング法としては、たとえば、金属アルコキシドを加水分解することによって得られたものを金属粉末の表面にコーティングする方法が適用可能である。
【００３０】
導電性ペーストには、上述したＳｉおよびＡｌ／Ｚｒ以外の元素の化合物、たとえば、アルカリ土類金属、希土類元素、Ｙ、Ｍｎ、Ｂ等の化合物が含まれていてもよい。
【００３１】
また、導電性ペーストに含まれる導電成分としては、特に限定されるものではないが、たとえば、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ、Ｃｕ、Ｎｉ等を使用することができる。
【００３２】
また、導電性ペーストに含まれるガラス成分の添加量は、内部電極層３を形成するための導電性ペースト中のＮｉ等の導電成分の粒径および導電性ペースト膜の厚み、積層体４を得るための焼成温度および焼成雰囲気、ならびにセラミック層２に含まれるセラミック材料等に依存するが、粒径１００ｎｍのＮｉ粉を用いた場合、通常、導電性ペーストに含まれる導電成分に対して、０．２重量％〜１０重量％の範囲に選ばれることが好ましく、より好ましくは、０．５重量％〜４重量％の範囲に選ばれる。
【００３３】
次に、この発明による効果を確認するために実施した実験例について説明する。
【００３４】
１．実験例１
まず、導電性ペーストを次のように作製した。
【００３５】
平均粒径１００ｎｍのＮｉ粉末を用意し、これに、ＳｉおよびＡｌの各アルコキシドを用いて、コーティングを施した。このとき、表１の「粉末コーティング組成」の欄に示されるように、ＳｉおよびＡｌの組成比を異ならせたいくつかのコーティングを施したＮｉ粉末を作製した。表１の「粉末コーティング組成」は、Ｎｉ粉末のコーティングに使用したアルコキシドの量を酸化物に換算した値であって、Ｎｉ粉末１００モルに対するモル数で組成比が示されている。
【００３６】
次に、コーティングされたＮｉ粉末５０重量％に対して、エチルセルロース系バインダとテルピネオールとを重量比１０：９０で混合して作製した有機ビヒクル４０重量％とテルピネオール１０重量％とを加えて、３本ロールミルにより入念に分散・混合処理を行なうことによって、導電性ペーストを得た。
【００３７】
他方、ＳｉＯ２　を１モル％程度含むチタン酸バリウム系のセラミック組成物の粉末に、ポリビニルブチラール系バインダおよびエタノール等の有機溶剤を加えて、ボールミルにより湿式混合し、セラミックスラリーを得た。次いで、このセラミックスラリーにドクターブレード法を適用することによって、厚み１．４μｍのセラミックグリーンシートを成形した。
【００３８】
次に、特定のセラミックグリーンシート上に、前述した導電性ペーストをスクリーン印刷し、それによって、焼成後の厚みで０．７μｍの内部電極層となる導電性ペースト膜を形成した。
【００３９】
次に、導電性ペースト膜を形成したセラミックグリーンシートを２００枚積層するとともに、その上下に、導電性ペースト膜を形成していない適当枚数のセラミックグリーンシートを積層し、これらを圧着した後、所定のサイズにカットし、チップ状の生の積層体を得た。
【００４０】
次に、生の積層体を、還元性雰囲気中において１１５０℃の温度で焼成し、焼結後の積層体を得た。
【００４１】
次に、焼結後の１００個の積層体を、樹脂で固め、研磨することによって、内部電極層に直交する方向の断面を露出させ、金属顕微鏡にて断面を観察し、クラックおよび／またはデラミネーションの発生の有無を調査した。その結果が、表１の「クラック／デラミネーション」の欄に示されていて、「○」がクラックおよび／またはデラミネーションが認められなかったことを示し、「×」がクラックおよび／またはデラミネーションが認められたことを示している。
【００４２】
また、上述のように積層体を研磨することによって得られた研磨面をイオンビーム加工した後、ＳＩＭ（走査型イオンビーム顕微鏡）にて観察し、ガラス相の生成の有無および生成態様を調査した。その結果、すべての試料についてガラス相の生成が確認されたが、生成態様については、表１の「ガラス相の生成態様」に示すとおりであった。
【００４３】
また、ガラス相の組成を、ＳＡＭ（走査型オージェ電子顕微鏡）にて半定量化した。その結果、ガラス相は、Ｂａ−ＳｉＯ２　−Ａｌ２　Ｏ３　を主成分とするものであり、ＡｌとＳｉとのモル比は、表１の「ガラス相／Ａｌ：Ｓｉ（モル比）」の欄に示すとおりとなった。
【００４４】
また、前述した焼結後の１００個の積層体に対して、Ｃｕを含む導電性ペーストを塗布し、６００℃の温度で焼き付けることによって、外部電極を形成し、積層セラミックコンデンサを完成させた。そして、この積層セラミックコンデンサの静電容量を測定した。その結果が表１の「静電容量」の欄に示されている。表１において、「○」は、静電容量の低下が設計値から５％以内にあることを示し、「×」は、５％を超える静電容量の低下があったことを示している。
【００４５】
【表１】
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【００４６】
表１からわかるように、Ａｌ：Ｓｉが０．００５：１〜０．５：１の範囲にある試料１−３ないし１−７によれば、ガラス相が柱状に生成され、静電容量の実質的な低下がなく、また、クラックおよび／デラミネーションが発生していない。
【００４７】
これに対して、Ａｌ：Ｓｉが０．００２：１である試料１−１および１−２では、ガラス相が柱状に生成され、かつ静電容量の実質的な低下がないが、クラックおよび／またはデラミネーションが発生している。
【００４８】
また、Ａｌ：Ｓｉが１：１である試料１−８では、ガラス相が内部電極層とセラミック層との界面に生成され、静電容量が５％を超えて低下し、また、クラックおよび／またはデラミネーションが発生している。
【００４９】
２．実験例２
上述した実験例１におけるＡｌのアルコキシドの代わりに、Ｚｒのアルコキシドを用いたことを除いて、実験例１の場合と同様の条件で、表２に示すような　「粉末コーティング組成」を有する導電性ペーストを作製し、実験例１の場合と同様の方法によって、積層体および積層セラミックコンデンサを作製し、かつ同様に評価した。その結果が表２に示されている。なお、実験例２では、生成されたガラス相は、Ｂａ−ＳｉＯ２　−ＺｒＯ２　を主成分とするものであった。また、表２では、生成されたガラス相のＺｒ：Ｓｉのモル比が示されている。
【００５０】
【表２】
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【００５１】
表２からわかるように、Ｚｒ：Ｓｉが０．００５：１〜０．５：１の範囲内にある試料２−２ないし２−４によれば、ガラス相が柱状に生成され、静電容量の実質的な低下がなく、また、クラックおよび／またはデラミネーションが発生しなかった。
【００５２】
これに対して、Ｚｒ：Ｓｉが０．００２：１である試料２−１では、ガラス相が柱状に生成され、かつ静電容量の実質的な低下がなかったが、クラックおよび／デラミネーションが発生した。
【００５３】
また、Ｚｒ：Ｓｉが１：１である試料２−５では、ガラス相が内部電極層とセラミック層との界面に生成し、静電容量が５％を超えて低下し、クラックおよび／またはデラミネーションが発生した。
【００５４】
３．実験例３
実験例１におけるＡｌのアルコキシドの代わりに、ＡｌのアルコキシドとＺｒのアルコキシドとの双方を用いたことを除いて、実験例１の場合と同様の条件にて導電性ペーストを作製し、また、実験例１と同様の方法によって、積層体および積層セラミックコンデンサを作製し、同様に評価した。その結果が表３に示されている。なお、実験例３では、生成されたガラス相は、Ｂａ−ＳｉＯ２　−Ａｌ２　Ｏ３　−ＺｒＯ２　を主成分とするものであった。また、表３では、生成されたガラス相の組成として、（Ａｌ＋Ｚｒ）：Ｓｉのモル比が示されている。
【００５５】
【表３】
2004111698.tif 000005
【００５６】
表３からわかるように、（Ａｌ＋Ｚｒ）：Ｓｉが０．００５：１〜０．５：１の範囲内にある試料３−１および３−２では、ガラス相が柱状に生成され、静電容量の実質的な低下がなく、また、クラックおよび／デラミネーションも発生しなかった。
【００５７】
４．実験例４
実験例４は、この発明の比較例を評価するために実施したものである。すなわち、導電性ペーストを作製するにあたって、実験例１の場合と同様の平均粒径１００ｎｍのＮｉ粉末を用いたが、Ｓｉのアルコキシド等によるコーティングを施さず、その代わりに、実験例１で作製したセラミックグリーンシートに含まれるセラミック組成物をＮｉに対して１０重量％含んだ導電性ペーストを用い、実験例１の場合と同様の方法によって、積層体および積層セラミックコンデンサを作製し、実験例１の場合と同様の評価を行なった。
【００５８】
その結果、静電容量については、実質的な低下が認められなかったが、ガラス相の生成が認められず、また、クラックおよび／デラミネーションが発生していた。
【００５９】
【発明の効果】
以上のように、この発明によれば、内部電極層中に、その厚み方向に柱状に延びるガラス相が断片的に分布しているので、内部電極層とセラミック層との間での熱ストレスを緩和し、デラミネーションやクラック等の構造欠陥を生じさせにくくすることができる。そのため、セラミック層および内部電極層の薄層化を有利に進めることが可能となり、特に、積層セラミックコンデンサの場合、その小型化かつ大容量化を有利に図ることができる。
【００６０】
この発明において、上述したガラス相が、Ｓｉと、ＡｌおよびＺｒのうちの少なくとも１種と、Ｏとを主成分とし、かつ、（Ａｌ＋Ｚｒ）：Ｓｉが、モル比で、０．００５：１〜０．５：１であるとき、前述した柱状のガラス相がより確実に生成されることができるとともに、内部電極層とセラミック層との界面部分にガラス相が生成されることをより確実に防止することができる。そのため、積層セラミックコンデンサの場合には、取得静電容量の極端な低下を引き起こすことを防止することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態による積層セラミックコンデンサ１を図解的に示す断面図である。
【図２】図１に示した積層体４の一部を拡大して示す断面図である。
【符号の説明】
１　積層セラミックコンデンサ
２　セラミック層
３　内部電極層
４　積層体
６　金属焼結体
８　柱状ガラス相
【図１】
2004111698.tif 000006
【図２】
2004111698.tif 000007