(57)【要約】【課題】チップサイズの小型化、及び低消費電力化を図る。【解決手段】例えば、メモリセル１００　に記憶された“０”情報を読出す場合、イコライズ回路３０をオフ状態にし、ダミーワード線ＤＷＬ０をＶＣＣレベルよりも高いプリチャージレベルＶＰＰから、ＧＮＤレベルへ遷移させ、ワード線ＷＬ０をＧＮＤレベルからワード線活性化レベルＶＰＰへ遷移させる。すると、メモリセル１００　内のＮＭＯＳ１２がオン状態となり、該メモリセル１００　に記憶された“０”情報がビット線ＢＬｂへ出力される。このとき、ビット線ＢＬａとＢＬｂ間に生じるオフセット電圧が０となるので、正しい情報を読出すことができる。しかも、ダミーワード線ＤＷＬ０，ＤＷＬ１、ダミーセル２００　，２０１　、及びワード線駆動回路６００　，６０１　の数を減少できるので、チップサイズの小型化と、低消費電力化が図れる。【選択図】　　　図１
2004095105.tif 000002
【特許請求の範囲】
【請求項１】
相補的な第１及び第２のビット線と、前記第１及び第２のビット線に対して交差配置されたワード線と、前記第１及び第２のビット線に対して交差配置されたダミーワード線と、前記第１又は第２のビット線と前記ワード線との交差箇所に接続されたメモリセルと、前記第１又は第２のビット線と前記ダミーワード線との交差箇所に接続されたダミーセルと、を備えた半導体集積回路装置において、
前記メモリセルからのデータ読出し時に、前記ダミーワード線を第１の電源電位レベルよりも高いプリチャージレベルから、前記第１の電源電位レベルよりも低い第２の電源電位レベルへ遷移させると共に、前記ワード線を前記第２の電源電位レベルから、前記プリチャージレベルである活性化レベルへ遷移させる構成にしたことを特徴とする半導体集積回路装置。
【請求項２】
相補的な第１及び第２のビット線と、前記第１及び第２のビット線に対して交差配置された第１及び第２のワード線と、前記第１及び第２のビット線に対して交差配置された第１及び第２のダミーワード線と、前記第２及び第１のビット線と前記第１及び第２のワード線との交差箇所にそれぞれ接続された第１及び第２のメモリセルと、前記第２及び第１のビット線と前記第１及び第２のダミーワード線との交差箇所にそれぞれ接続された第１及び第２のダミーセルと、を備えた半導体集積回路装置において、
前記第１のメモリセルからのデータ読出し時に、前記第１のダミーワード線をプリチャージレベルである第１の電源電位レベルから、これよりも低い第２の電源電位レベルへ、前記第２のダミーワード線を前記第１の電源電位レベルから、これよりも高い前記ワード線の活性化レベルへ、前記第１のワード線を前記第２の電源電位レベルから前記活性化レベルへ、それぞれ遷移させる構成にしたことを特徴とする半導体集積回路装置。
【請求項３】
相補的な第１及び第２のビット線と、前記第１及び第２のビット線に対して交差配置された第１及び第２のワード線と、前記第１及び第２のビット線に対して交差配置された第１及び第２のダミーワード線と、前記第２及び第１のビット線と前記第１及び第２のワード線との交差箇所にそれぞれ接続された第１及び第２のメモリセルと、前記第２及び第１のビット線と前記第１及び第２のダミーワード線との交差箇所にそれぞれ接続された第１及び第２のダミーセルと、を備えた半導体集積回路装置において、
前記第２のメモリセルからのデータ読出し時に、前記第２のダミーワード線をプリチャージレベルである第１の電源電位レベルから、これよりも低い第２の電源電位レベルへ、前記第１のダミーワード線を前記第１の電源電位レベルから、これよりも高い前記ワード線の活性化レベルへ、前記第２のワード線を前記第２の電源電位レベルから前記活性化レベルへ遷移させる構成にしたことを特徴とする半導体集積回路装置。
【請求項４】
相補的な第１及び第２のビット線と、前記第１及び第２のビット線に対して交差配置されたワード線と、前記第１及び第２のビット線に対して交差配置されたダミーワード線と、前記第１又は第２のビット線と前記ワード線との交差箇所に接続されたメモリセルと、前記第１又は第２のビット線と前記ダミーワード線との交差箇所に接続されたダミーセルと、を備えた半導体集積回路装置において、
前記メモリセルからのデータ読出し時に、前記ダミーワード線をプリチャージレベルである第１の電源電位レベルから、これよりも低い第３の電源電位レベルへ遷移させると共に、前記ワード線を前記第３の電源電位レベルよりも高い第２の電源電位レベルから、前記第１の電源電位レベルよりも高い活性化レベルへ遷移させる構成にしたことを特徴とする半導体集積回路装置。
【請求項５】
前記第１の電源電位レベルは正の電源電位レベルであり、前記第２の電源電位レベルは接地電位レベルであることを特徴とする請求項１、２又は３記載の半導体集積回路装置。
【請求項６】
前記第１の電源電位レベルは正の電源電位レベルであり、前記第２の電源電位レベルは接地電位レベルであり、前記第３の電源電位レベルは負の電源電位レベルであることを特徴とする請求項４記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、ダイナミック・ランダム・アクセス・メモリ（以下、「ＤＲＡＭ」という。）等の半導体集積回路装置、例えば、ＤＲＡＭのダミーワード線駆動方式に関するものである。
【０００３】
【従来の技術】
【０００４】
【特許文献１】
【０００５】
特開昭６０−２４２５９１号公報
【０００６】
【特許文献２】
【０００７】
特開平　６−１８７７８１号公報
【０００８】
従来、メモリに関する技術としては、例えば、前記のような文献に記載されるものがあった。
【０００９】
図９は、特許文献２（以下、単に「文献２」という。）に記載されたＤＲＡＭにおけるメモリセル部の一構成例を示す概略の回路図である。
【００１０】
このメモリセル部は、特許文献１（以下、単に「文献１」という。）に記載されたメモリセル部の欠点を解決するために提案されたものであり、相補的な第１及び第２のビット線ＢＬａ，ＢＬｂと、各ビット線ＢＬａ，ＢＬｂに対して交差配置された複数のワード線ＷＬ０，ＷＬ１と、該ビット線ＢＬａ，ＢＬｂに対して交差配置された複数の第１のダミーワード線ＤＷＬ０，ＤＷＬ１と、該第１のダミーワード線ＤＷＬ０，ＤＷＬ１の近傍にこれらに対してほぼ平行に配置された複数の第２のダミーワード線ＤＷＬ２，ＤＷＬ３とを備えている。
【００１１】
ビット線ＢＬｂとワード線ＷＬ０との交差箇所には、ダイナミック型のメモリセル１００　が接続され、さらに、ビット線ＢＬａとワード線ＷＬ１との交差箇所にも、ダイナミック型のメモリセル１０１　が接続されている。各メモリセル１００　，１０１　は、電荷蓄積用のキャパシタ１１と電荷転送用のＮチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）１２とを有し、これらが１／２・ＶＣＣ（但し、ＶＣＣは電源電位）とビット線ＢＬｂ，ＢＬａとの間に直列に接続されている。
【００１２】
ビット線ＢＬｂ，ＢＬａとダミーワード線ＤＷＬ０，ＤＷＬ１との交差箇所に、ダミーセル２００　，２０１　がそれぞれ接続され、さらに、ビット線ＢＬａ，ＢＬｂとダミーワード線ＤＷＬ２，ＤＷＬ３との交差箇所に、ダミーセル２０２　，２０３　がそれぞれ接続されている。各ダミーセル２００　〜２０３　は、ＮＭＯＳで構成されている。
【００１３】
ビット線ＢＬａ，ＢＬｂの一端には、これらのビット線ＢＬａ，ＢＬｂを例えば１／２・ＶＣＣにイコライズ（均等化）するイコライズ回路３０が接続されている。イコライズ回路３０は、ビット線ＢＬａと１／２・ＶＣＣ間に接続されたＮＭＯＳ３１と、ビット線ＢＬｂと１／２・ＶＣＣ間に接続されたＮＭＯＳ３２と、該ビット線ＢＬａとＢＬｂ間に接続されたＮＭＯＳ３３とで構成され、これらがイコライズ信号ＥＱによってオン／オフ動作するようになっている。
【００１４】
ビット線ＢＬａ，ＢＬｂの他端には、これらのビット線ＢＬａ，ＢＬｂ上の電位差を検知、増幅するセンスアンプ４０が接続されると共に、カラム線Ｙ−ＤＥＣによってオン／オフ動作するデータ転送用ＮＭＯＳ５１，５２を介して、相補的なデータ線Ｄａ，Ｄｂが接続されている。センスアンプ４０は、ビット線ＢＬａとＢＬｂ間にたすき掛け接続されたＮＭＯＳ４１，４２とＰチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という）４３，４４とで構成され、これらのＮＭＯＳ４１，４２が活性化信号φａでオン／オフ動作し、ＰＭＯＳ４３，４４が活性化信号φａに対して逆相の活性化信号φｂによってオン／オフ動作するようになっている。
【００１５】
文献１のメモリセル部では、第２のダミーワード線ＤＷＬ２，ＤＷＬ３及びダミーセル２０２　，２０３　が省略された構成になっている。このようなメモリセル部において、例えば、メモリセル１００　に記憶された“０”情報を読出す場合の動作を説明する。
【００１６】
イコライズ信号ＥＱがＶＣＣレベルのとき、イコライズ回路３０内のＮＭＯＳ３１，３２，３３がオン状態のため、ビット線ＢＬａとＢＬｂが１／２・ＶＣＣにイコライズされている。又、センスアンプ活性化信号φａ，φｂも１／２・ＶＣＣにイコライズされている。イコライズ信号ＥＱがＶＣＣレベルから接地電位（以下「ＧＮＤ」という。）レベルに立下がると、イコライズ回路３０内のＮＭＯＳ３１〜３３がオフ状態となり、次いで、図示しないデコーダで選択されたワード線ＷＬ０が立上がり、メモリセル１００　内のＮＭＯＳ１２がオンし、キャパシタ１１に記憶された“０”情報がビット線ＢＬｂへ出力される。この際、ワード線ＷＬ０はＧＮＤレベルから（ＶＣＣ＋Ｖｔ＋α）レベル（但し、Ｖｔ；ＮＭＯＳの閾値電圧）まで立上がり、ダミーワード線ＤＷＬ０がＶＣＣレベルからＧＮＤレベルへ立下がる。ダミーワード線ＤＷＬ１はＶＣＣレベルのままである。
【００１７】
次に、センスアンプ活性化信号φａが１／２・ＶＣＣレベルからＶＣＣレベルへ徐々に上昇すると共に、センスアンプ活性化信号φｂが１／２・ＶＣＣレベルからＧＮＤレベルへ下降する。すると、センスアンプ４０が動作し、ビット線ＢＬａはＶＣＣレベルに、ビット線ＢＬｂはＧＮＤレベルへ増幅される。その後、カラム線Ｙ−ＤＥＣがＧＮＤレベルからＶＣＣレベルへ立上がり、データ転送用ＮＭＯＳ５１，５２がオン状態となり、ビット線ＢＬａ，ＢＬｂの情報がデータ線Ｄａ，Ｄｂへ伝送される。
【００１８】
このような文献１のハーフプリチャージ方式のメモリセル部では、本来的に不要なダミーセル２００　，２０１　を設けることにより、ワード線ＷＬ０，ＷＬ１によるビット線ＢＬａ，ＢＬｂへの結合電圧によって生じるビット線対電位のアンバランスを避けることができ、動作マージンが大きくなって誤動作を防止できるという利点がある。
【００１９】
しかしながら、メモリセル１００　の情報読出し時に、ワード線ＷＬ０がＧＮＤレベルから（ＶＣＣ＋Ｖｔ＋α）レベルへ遷移し、ダミーワード線ＤＷＬ０がＶＣＣレベルからＧＮＤレベルへ遷移する際、電圧振幅差ΔＶ＝Ｖｔ＋αがあるため、ワード線ＷＬ０とビット線ＢＬｂ、及びダミーワード線ＤＷＬ０とビット線ＢＬｂ間のゲート容量の容量結合により、ビット線ＢＬａとＢＬｂ間にオフセット電圧ΔＶｓを生じる。このため、読出し信号量の損失が生じ、センスアンプ４０が誤動作するという欠点があった。
【００２０】
又、例えば１６ＭビットのＤＲＡＭに使用しているＶＣＣ＝３．３Ｖよりさらに低電圧レベルを使用するＤＲＡＭで、ＶＣＣ＝１．５Ｖになると、ワード線ＷＬ０，ＷＬ１の活性化レベルに占める（Ｖｔ＋α）の割合が高くなるため、読出し信号量の損失がさらに大きくなるという欠点があった。
【００２１】
そこで、このような欠点を解決するために、文献２のメモリセル部では、複数の第１のダミーワード線ＤＷＬ０，ＤＷＬ１の近傍に、複数の第２のダミーワード線ＤＷＬ２，ＤＷＬ３を設けると共に、複数のダミーセル２０２　，２０３　を設けている。
【００２２】
この文献２のメモリセル部では、例えば、ワード線ＷＬ０，ＷＬ１の昇圧レベルが（ＶＣＣ＋Ｖｔ＋α）で、メモリセル１００　に記憶された“０”情報を読出す場合、ワード線ＷＬ０をＧＮＤレベルから（ＶＣＣ＋Ｖｔ＋α）レベルへ遷移させる。この際、第１のダミーワード線ＤＷＬ０をＶＣＣレベルからＧＮＤレベルへ遷移させると共に、第２のダミーワード線ＤＷＬ２をＶＣＣレベルから（ＶＣＣ＋Ｖｔ＋α）レベルへ遷移させる。これにより、ビット線ＢＬａとＢＬｂ間に生じるオフセット電圧ΔＶｓが相殺されて０となる。よって、メモリセル１００　からビット線ＢＬｂへ伝達される信号量に変化がなくなり、正しい情報を読出すことができる。しかも、ビット線ＢＬａとＢＬｂ間に生じるオフセット電圧ΔＶｓが０となるので、低電圧を使用したＤＲＡＭ、例えばＶＣＣ＝１．５Ｖの場合においても、読出し信号量が損失することなく、正しい情報を読出すことができる。
【００２３】
【発明が解決しようとする課題】
【００２４】
しかしながら、文献２に記載された半導体集積回路装置では、文献１に記載された半導体集積回路装置の欠点を解決できるものの、複数の第２のダミーワード線ＤＷＬ２，ＤＷＬ３及び複数のダミーセル２０２　，２０３　を付加しなければならないので、この付加されたダミーワード線ＤＷＬ２，ＤＷＬ３を駆動するための駆動回路も設けなければならず、回路素子数が増える。しかも、第２のダミーワード線ＤＷＬ２，ＤＷＬ３は、アレイ構成のいくつかに亙って設けられるため、ダミーワード線の形成面積が増大する。このため、チップサイズの増大を招く上に、ダミーワード線ＤＷＬ２，ＤＷＬ３等を駆動するために電力消費量が増えるという課題があり、これらを解決することが困難であった。
【００２５】
本発明は、前記従来技術のもっていた課題を解決し、チップサイズの小型化、及び低消費電力化が図れる半導体集積回路装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
【００２７】
前記課題を解決するために、本発明のうちの請求項１に係る発明では、相補的な第１及び第２のビット線と、前記第１及び第２のビット線に対して交差配置されたワード線と、前記第１及び第２のビット線に対して交差配置されたダミーワード線と、前記第１又は第２のビット線と前記ワード線との交差箇所に接続されたメモリセルと、前記第１又は第２のビット線と前記ダミーワード線との交差箇所に接続されたダミーセルと、を備えた半導体集積回路装置において、次のような構成にしている。
【００２８】
即ち、この請求項１に係る発明では、前記メモリセルからのデータ読出し時に、前記ダミーワード線の第１の電源電位レベルよりも高いプリチャージレベル（例えば、ＶＰＰ（＝ＶＣＣ＋Ｖｔ＋α）レベル、但しＶｔはＮＭＯＳの閾値電圧）から、前記第１の電源電位レベルよりも低い第２の電源電位レベルへ遷移させると共に、前記ワード線を前記第２の電源電位レベルから、前記プリチャージレベルである活性化レベル（例えば、ＶＰＰレベル）へ遷移させる構成にしている。
【００２９】
請求項１に係る発明では、このような構成を採用したことにより、データ読出し時に、ワード線とダミーワード線には電圧振幅差がないので、例えば、ワード線と第２のビット線間、及びダミーワード線と第２のビット線間の容量結合により、該第２のビット線にオフセット電圧が生じない。このため、メモリセルからビット線へ伝達される信号量の変化がない。
【００３０】
請求項２に係る発明では、相補的な第１及び第２のビット線と、前記第１及び第２のビット線に対して交差配置された第１及び第２のワード線と、前記第１及び第２のビット線に対して交差配置された第１及び第２のダミーワード線と、前記第２及び第１のビット線と前記第１及び第２のワード線との交差箇所にそれぞれ接続された第１及び第２のメモリセルと、前記第２及び第１のビット線と前記第１及び第２のダミーワード線との交差箇所にそれぞれ接続された第１及び第２のダミーセルと、を備えた半導体集積回路装置において、次のような構成にしている。
【００３１】
即ち、この請求項２に係る発明では、前記第１のメモリセルからのデータ読出し時に、前記第１のダミーワード線をプリチャージレベルである第１の電源電位レベルから、これよりも低い第２の電源電位レベルへ、前記第２のダミーワード線を前記第１の電源電位レベルから、これよりも高い前記ワード線の活性化レベル（例えば、ＶＰＰレベル）へ、前記第１のワード線を前記第２の電源電位レベルから前記活性化レベル（例えば、ＶＰＰレベル）へ、それぞれ遷移させる構成にしている。
【００３２】
請求項３に係る発明では、請求項２と同様の半導体集積回路装置において、前記第２のメモリセルからのデータ読出し時に、前記第２のダミーワード線をプリチャージレベルである第１の電源電位レベルから、これよりも低い第２の電源電位レベルへ、前記第１のダミーワード線を前記第１の電源電位レベルから、これよりも高い前記ワード線の活性化レベル（例えば、ＶＰＰレベル）へ、前記第２のワード線を前記第２の電源電位レベルから前記活性化レベル（例えば、ＶＰＰレベル）へ遷移させる構成にしている。
【００３３】
請求項２及び３に係る発明によれば、このような構成を採用したことにより、データ読出し時に、例えば、第１のワード線と第２のビット線間、及び第１のダミーワード線と第２のビット線間の容量結合によって生じる該第２のビット線のオフセット電圧と、第２のダミーワード線と第１のビット線間の容量結合によって生じる該第１のビット線のオフセット電圧とが、互いに相殺され、メモリセルからビット線へ伝達される信号量の変化がない。
【００３４】
請求項４に係る発明では、請求項１と同様の半導体集積回路装置において、前記メモリセルからのデータ読出し時に、前記ダミーワード線をプリチャージレベルである第１の電源電位レベルから、これよりも低い第３の電源電位レベルへ遷移させると共に、前記ワード線を前記第３の電源電位レベルよりも高い第２の電源電位レベルから、前記第１の電源電位レベルよりも高い活性化レベル（例えば、ＶＰＰレベル）へ遷移させる構成にしている。
【００３５】
請求項４に係る発明によれば、このような構成を採用したことにより、データ読出し時に、ワード線とダミーワード線には電圧振幅差がないので、例えば、ワード線と第２のビット線間、及びダミーワード線と第２のビット線間の容量結合により、該第２のビット線にオフセット電圧が生じない。このため、メモリセルからビット線へ伝達される信号量の変化がない。
【００３６】
請求項５に係る発明では、請求項１、２又は３の半導体集積回路装置において、前記第１の電源電位レベルは正の電源電位レベル（ＶＣＣレベル）であり、前記第２の電源電位レベルは接地電位レベル（ＧＮＤレベル）である。
【００３７】
請求項６に係る発明では、請求項４の半導体集積回路装置において、前記第１の電源電位レベルは正の電源電位レベル（ＶＣＣレベル）であり、前記第２の電源電位レベルは接地電位レベル（ＧＮＤレベル）であり、前記第３の電源電位レベルは負の電源電位レベル（ＶＢＢレベル）である。
【００３８】
【発明の実施の形態】
【００３９】
［第１の実施形態］
【００４０】
（構成）
【００４１】
図１は、本発明の第１の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図であり、従来の図９中の要素と共通の要素には共通の符号が付されている。
【００４２】
このメモリセル部では、従来の図９の複数のダミーワード線ＤＷＬ２，ＤＷＬ３及び複数のダミーセル２０２　，２０３　が省略された回路構成になっている。
【００４３】
即ち、第１、第２のビット線ＢＬａ，ＢＬｂと複数のワード線ＷＬ０，ＷＬ１との交差箇所には、メモリセル１００　，１０１　がそれぞれ接続されている。メモリセル１００　は、電荷蓄積用のキャパシタ１１と電荷転送用のＮＭＯＳ１２とが、１／２・ＶＣＣとビット線ＢＬｂとの間に直列接続され、このＮＭＯＳ１２のゲートがワード線ＷＬ０に接続されている。メモリセル１０１　も、電荷蓄積用のキャパシタ１１と電荷転送用のＮＭＯＳ１２とが、１／２・ＶＣＣとビット線ＢＬａとの間に直列接続され、このＮＭＯＳ１２のゲートがワード線ＷＬ１に接続されている。第１、第２のビット線ＢＬａ，ＢＬｂの一端には、ＮＭＯＳ３１，３２，３３からなるイコライズ回路３０が接続されている。該ビット線ＢＬａ，ＢＬｂの他端には、ＮＭＯＳ４１，４２及びＰＭＯＳ４３，４４からなるセンスアンプ４０が接続されると共に、データ転送用のＮＭＯＳ５１，５２を介して相補的なデータ線Ｄａ，Ｄｂが接続されている。
【００４４】
各ワード線ＷＬ０，ＷＬ１の一端には、これを駆動するためのワード線駆動回路６００　，６０１　がそれぞれ接続されている。各ワード線駆動回路６００　，６０１　は、デコーダから与えられるワード線活性化信号φ１ａ，φ２ａにより、各ワード線ＷＬ０，ＷＬ１を第２の電源電位レベル（例えば、ＧＮＤレベル）から、プリチャージレベルであるワード線活性化レベル（例えば、ＶＰＰ（＝ＶＣＣ＋Ｖｔ＋α）レベル、但しＶｔはＮＭＯＳの閾値電圧）へ遷移させる回路であり、ＰＭＯＳ６１及びＮＭＯＳ６２からなるインバータでそれぞれ構成されている。
【００４５】
各ワード線駆動回路６００　，６０１　のＰＭＯＳ６１は、ソースがＶＰＰに接続され、ドレインが各ワード線ＷＬ０，ＷＬ１及びＮＭＯＳ６２のドレインに接続され、このＮＭＯＳ６２のソースがＧＮＤに接続されている。ワード線駆動回路６００　のＰＭＯＳ６１及びＮＭＯＳ６２のゲートには、活性化信号φ１ａが入力される。ワード線駆動回路６０１　のＰＭＯＳ６１及びＮＭＯＳ６２のゲートには、活性化信号φ２ａが入力される。
【００４６】
各ダミーワード線ＤＷＬ０，ＤＷＬ１の一端には、これを駆動するためのダミーワード線駆動回路７００　，７０１　がそれぞれ接続されている。各ダミーワード線駆動回路７００　，７０１　は、データ読出し時に、制御回路等から与えられるダミーワード線活性化信号φ１０ａ，φ２０ａにより、各ダミーワード線ＤＷＬ０，ＤＷＬ１を第１の電源電位レベル（例えば、ＶＣＣレベル）よりも高いプリチャージレベル（例えば、ＶＰＰレベル）から、ＶＣＣレベルよりも低い第２の電源電位レベル（例えば、ＧＮＤレベル）へ遷移させる回路であり、ＰＭＯＳ７１及びＮＭＯＳ７２からなるインバータでそれぞれ構成されている。
【００４７】
ダミーワード線駆動回路７００　のＰＭＯＳ７１は、ソースがＶＰＰに接続され、ドレインがダミーワード線ＤＷＬ０及びＮＭＯＳ７２のドレインに接続され、このＮＭＯＳ７２のソースがＧＮＤに接続されている。このダミーワード線駆動回路７００　のＰＭＯＳ７１及びＮＭＯＳ７２のゲートには、活性化信号φ１０ａが入力される。ダミーワード線駆動回路７０１　のＰＭＯＳ７１は、ソースがＶＰＰに接続され、ドレインがダミーワード線ＤＷＬ１及びＮＭＯＳ７２のドレインに接続され、このＮＭＯＳ７２のソースがＧＮＤに接続されている。このダミーワード線駆動回路７０１　のＰＭＯＳ７１及びＮＭＯＳ７２のゲートには、活性化信号φ２０ａが入力される。
【００４８】
その他の構成は、従来の図９と同様である。
【００４９】
（動作）
【００５０】
図２は、図１のワード線ＷＬ０，ＷＬ１の昇圧レベルがＶＰＰ（＝ＶＣＣ＋Ｖｔ＋α）レベルで、メモリセル１００　に記憶された“０”情報読出し動作を示すタイミングチャートである。
【００５１】
以下、図２を参照しつつ、図１の読出し動作を説明する。
【００５２】
イコライズ信号ＥＱがＶＣＣレベルのとき、イコライズ回路３０内のＮＭＯＳ３１，３２，３３がオン状態のため、ビット線ＢＬａとＢＬｂが１／２・ＶＣＣにイコライズされている。又、センスアンプ活性化信号φａ，φｂも１／２・ＶＣＣにイコライズされているため、センスアンプ４０内のＮＭＯＳ４１，４２及びＰＭＯＳ４３，４４がオフ状態になっている。イコライズ信号ＥＱがＶＣＣレベルからＧＮＤレベルへ遷移すると、イコライズ回路３０内のＮＭＯＳ３１，３２，３３がオフ状態になる。
【００５３】
次に、図示しない制御回路等から与えられるダミーワード線活性化信号φ１０ａが“Ｈ”レベルに立上がり、ダミーワード線駆動回路７００　内のＰＭＯＳ７１がオフ状態になると共に、ＮＭＯＳ７２がオン状態になる。これにより、ダミーワード線ＤＷＬ０がＶＰＰレベルからＧＮＤレベルへ遷移する。ダミーワード線ＤＷＬ０がＧＮＤレベルになった後、図示しないデコーダから与えられるワード線活性化信号φ１ａが“Ｌ”レベルに立下がり、ワード線駆動回路６００　内のＰＭＯＳ６１がオン状態になると共に、ＮＭＯＳ６２がオフ状態になる。ＰＭＯＳ６１がオン状態になると、ワード線ＷＬ０がＧＮＤレベルからＶＰＰレベルへ遷移し、メモリセル１００　内のＮＭＯＳ１２がオン状態になり、該メモリセル１００　に記憶された“０”情報がビット線ＢＬｂへ出力される。
【００５４】
ダミーワード線ＤＷＬ０がＶＰＰレベルからＧＮＤレベルへ遷移し、ワード線ＷＬ０がＧＮＤレベルからＶＰＰレベルへ遷移するとき、ダミーワード線ＤＷＬ０とワード線ＷＬ０の電圧振幅差ΔＶが０になるため、該ワード線ＷＬ０とビット線ＢＬｂ間、及びダミーワード線ＤＷＬ０とビット線ＢＬｂ間のゲート容量の容量結合により、該ビット線ＢＬｂのオフセット電圧ΔＶｓが０となる。このため、メモリセル１００　からビット線ＢＬｂへ伝達される信号量に変化がない。
【００５５】
従って、センスアンプ４０が動作するまでにビット線ＢＬａ，ＢＬｂ間の電位差が十分大きくなり、その後、センスアンプ活性化信号φａが１／２・ＶＣＣレベルからＶＣＣレベルへ上昇すると共に、センスアンプ活性化信号φｂが１／２・ＶＣＣレベルからＧＮＤレベルへ下降し、該センスアンプ４０が動作してビット線ＢＬａとＢＬｂ間の電位差が増幅される。そして、カラム線Ｙ−ＤＥＣがＧＮＤレベルからＶＣＣレベルへ上昇し、データ転送用のＮＭＯＳ５１，５２がオン状態となり、ビット線ＢＬａ，ＢＬｂ上の読出し情報“０”が、データ線Ｄａ，Ｄｂへ正確に読出される
【００５６】
これに対して、図１の書込み動作（例えば、メモリセル１００　への情報の書込み動作）では、ダミーワード線ＤＷＬ０，…を駆動しない。書込み情報をデータ線Ｄａ，Ｄｂに入力し、イコライズ回路３０をオフ状態、及びセンスアンプ４０をオン状態にした後にＮＭＯＳ５１，５２をオン状態にすると、データ線Ｄａ，Ｄｂ上の書込み情報がビット線ＢＬａ，ＢＬｂへ転送される。ビット線ＢＬａ，ＢＬｂ上の書込み情報は、センスアンプ４０で増幅された後、ワード線ＷＬ０の活性化によりオン状態になったメモリセル１００　内のＮＭＯＳ１２を介して、該メモリセル１００　に書込まれる。
【００５７】
（効果）
【００５８】
この第１の実施形態では、次の（ａ）〜（ｃ）のような効果がある。
【００５９】
（ａ）　ダミーワード線ＤＷＬ０をＶＰＰレベルからＧＮＤレベルへ遷移させた後、ワード線ＷＬ０をＧＮＤレベルからＶＰＰレベルへ遷移させることにより、メモリセル１００　に記憶された“０”情報を読出すようにしているので、ダミーワード線ＤＷ０とワード線ＷＬ０の電圧振幅差ΔＶが０になり、ワード線ＷＬ０とビット線ＢＬｂ間及びダミーワード線ＤＷ０とビット線ＢＬｂ間のゲート容量の容量結合により、該ビット線ＢＬｂのオフセット電圧ΔＶｓが０となる。これにより、メモリセル１００　からビット線ＢＬｂへ伝達される信号量に変化がなくなり、正しい情報を読出すことができる。しかも、ビット線ＢＬａとＢＬｂ間に生じるオフセット電圧ΔＶｓが０となるので、低電圧を使用したＤＲＡＭ（例えば、ＶＣＣ＝１．５Ｖ）の場合においても、読出し信号量が損失することなく、正しい情報を読出すことができる。
【００６０】
（ｂ）　従来の図９の複数のダミーワード線ＤＷＬ２，ＤＷＬ３及び複数のダミーセル２０２　，２０３　が不要となるので、ダミーワード線の形成面積を小さくできると共に、回路素子数を削減できる。従って、チップサイズを小型化できると共に、電力消費量を減少できる。
【００６１】
（ｃ）　ダミーワード線駆動回路７００　，７０１　は、ＰＭＯＳ７１及びＮＭＯＳ７２からなるインバータで構成しているので、回路構成が簡単で、回路形成面積が小さく、チップサイズをより小型化できる。
【００６２】
［第２の実施形態］
【００６３】
（構成）
【００６４】
図３は、本発明の第２の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【００６５】
このメモリセル部では、図１の複数のダミーワード線駆動回路７００　，７０１　に代えて、構成の異なる複数のダミーワード線駆動回路８００　，８０１　を設けた点のみが、第１の実施形態と異なっている。図１と同様に、ワード線（第１のワード線）ＷＬ０は、ワード線駆動回路６００　で駆動され、ワード線（第２のワード線）ＷＬ１はワード線駆動回路６０１　で駆動される。
【００６６】
ダミーワード線（第１のダミーワード線）ＤＷＬ０を駆動するためのダミーワード線駆動回路８００　は、制御回路等から与えられるダミーワード線活性化信号φ１０ａを入力するＰＭＯＳ８１及びＮＭＯＳ８２からなるインバータを有し、このインバータの出力側がダミーワード線ＤＷＬ０に接続されている。ＰＭＯＳ８１のドレインは、ダミーワード線ＤＷＬ０及びＮＭＯＳ８２のドレインに接続され、このＮＭＯＳ８２のソースがＧＮＤに接続されている。ＰＭＯＳ８１及びＮＭＯＳ８２のゲートには、活性化信号φ１０ａが入力される。
【００６７】
ＰＭＯＳ８１のソースには、これにＶＰＰとＶＣＣを切替えて印加するためのＰＭＯＳ８３，８４が接続されている。ＰＭＯＳ８３は、ソースがＶＰＰに接続され、ドレインがＰＭＯＳ８１のソースに接続され、ゲートに活性化信号φ１０ｂが入力される。ＰＭＯＳ８４は、ソースがＶＣＣに接続され、ドレインがＰＭＯＳ８１のソースに接続され、ゲートに活性化信号φ１０ｃが入力される。
【００６８】
ダミーワード線（第２のダミーワード線）ＤＷＬ１を駆動するためのダミーワード線駆動回路８０１　は、ダミーワード線駆動回路８００　と同様に、ＰＭＯＳ８１及びＮＭＯＳ８２からなるインバータと、これにＶＰＰとＶＣＣを切替えて印加するためのＰＭＯＳ８３，８４とで構成されている。
【００６９】
このダミーワード線駆動回路８０１　は、ダミーワード線駆動回路８００　と同一の回路であるが、入力されるダミーワード線活性化信号φ２０ａ，φ２０ｂ，φ２０ｃのみがダミーワード線駆動回路８００　と異なっている。即ち、ＰＭＯＳ８１及びＮＭＯＳ８２のゲートに活性化信号φ２０ａが入力され、ＰＭＯＳ８３，８４のゲートに活性化信号φ２０ｂ，φ２０ｃがそれぞれ入力されるようになっている。
【００７０】
その他の構成は、図１と同様である。
【００７１】
（動作）
【００７２】
図４（ａ）、（ｂ）は図３のワード線ＷＬ０，ＷＬ１の昇圧レベルがＶＰＰ（＝ＶＣＣ＋Ｖｔ＋α）レベルで、メモリセル（第１のメモリセル）１００　に記憶された“０”情報読出し動作のタイミングチャートである。
【００７３】
以下、図４を参照しつつ、図３の読出し動作を説明する。
【００７４】
イコライズ信号ＥＱがＶＣＣレベルのとき、図１と同様に、イコライズ回路３０によってビット線ＢＬａとＢＬｂが１／２・ＶＣＣにイコライズされ、さらに、センスアンプ活性化信号φａ，φｂも１／２・ＶＣＣにイコライズされているため、センスアンプ４０がオフ状態になっている。
【００７５】
このとき、ワード線ＷＬ０，ＷＬ１はＧＮＤレベルになっている。又、ダミーワード線活性化信号φ１０ａ〜φ１０ｃ，φ２０ａ〜φ２０ｃのうち、φ１０ａはＧＮＤレベル、φ１０ｂはＶＰＰレベル、φ１０ｃはＧＮＤレベル、φ２０ａはＧＮＤレベル、φ２０ｂはＶＰＰレベル、及びφ２０ｃはＧＮＤレベルになっている。このため、各ダミーワード線駆動回路８００　，８０１　内のＰＭＯＳ８１，８４がオン状態、ＮＭＯＳ８２及びＰＭＯＳ８３がオフ状態のため、各ダミワード線ＤＷＬ０，ＤＷＬ１がＶＣＣレベルにプリチャージされている。
【００７６】
イコライズ信号ＥＱがＶＣＣレベルからＧＮＤレベルへ遷移すると、イコライズ回路３０がオフ状態となる。次いで、ダミーワード線活性化信号φ１０ａ〜φ１０ｃ，φ２０ａ〜φ２０ｃのうち、φ１０ｂがＶＰＰレベルを維持し、φ１０ｃ，φ２０ａがＧＮＤレベルを維持し、φ１０ａがＶＣＣレベルへ、φ２０ｂがＧＮＤレベルへ、及びφ２０ｃがＶＰＰレベルへ、それぞれ遷移する。このため、ダミーワード線駆動回路８００　内のＰＭＯＳ８１がオフ、ＮＭＯＳ８２がオンし、ダミーワード線ＤＷＬ０がＶＣＣレベルからＧＮＤレベルへ遷移する。さらに、ダミーワード線駆動回路８０１　内のＰＭＯＳ８１，８３がオン、ＮＭＯＳ８２及びＰＭＯＳ８４がオフするので、ダミーワード線ＤＷＬ１がＶＣＣレベルからＶＰＰレベルへ遷移する。
【００７７】
その後、図示しないデコーダから与えられるワード線活性化信号により、ワード線ＷＬ０が“Ｈ”レベルに立上がり、これに接続されたメモリセル１００　内のＮＭＯＳ１２がオン状態になり、該メモリセル１００　に記憶された“０”情報がビット線ＢＬｂへ出力される。
【００７８】
ここで、ダミーワード線ＤＷＬ０がＶＣＣレベルからＧＮＤレベルへ遷移し、ワード線ＷＬ０がＧＮＤレベルからＶＰＰレベルへ遷移するとき、ワード線ＷＬ０とダミーワード線ＤＷＬ０は電圧振幅差ΔＶ＝Ｖｔ＋αになるため、該ワード線ＷＬ０とビット線ＢＬｂ間、及びダミーワード線ＤＷＬ０とビット線ＢＬｂ間のゲート容量の容量結合により、該ビット線ＢＬｂにオフセット電圧ΔＶｓ＝Ｖｔ＋αが生じる。又、ダミーワード線ＤＷＬ１がＶＣＣレベルからＶＰＰレベルへ遷移するとき、ワード線ＷＬ０とダミーワード線ＤＷＬ０は電圧振幅差ΔＶ＝Ｖｔ＋αになるため、該ワード線ＷＬ０とビット線ＢＬｂ間、及びダミーワード線ＤＷＬ０とビット線ＢＬｂ間のゲート容量の容量結合により、該ビット線ＢＬｂにオフセット電圧ΔＶｓ＝Ｖｔ＋αが生じる。このため、ビット線ＢＬｂとＢＬａに生じているオフセット電圧ΔＶｓが互いに相殺され、メモリセル１００　からビット線ＢＬｂへ伝達される信号量に変化がない。
【００７９】
従って、センスアンプ４０が動作するまでにビット線ＢＬａ，ＢＬｂ間の電位差が十分大きくなり、その後、図１と同様に、センスアンプ活性化信号φａが１／２・ＶＣＣレベルからＶＣＣレベルへ上昇すると共に、センスアンプ活性化信号φｂが１／２・ＶＣＣレベルからＧＮＤレベルへ下降し、該センスアンプ４０が動作してビット線ＢＬａとＢＬｂ間の電位差が増幅される。そして、カラム線Ｙ−ＤＥＣがＧＮＤレベルからＶＣＣレベルへ上昇し、データ転送用のＮＭＯＳ５１，５２がオン状態になり、ビット線ＢＬａ，ＢＬｂ上の読出し情報“０”が、データ線Ｄａ，Ｄｂへ正確に読出される。
【００８０】
（効果）
【００８１】
この第２の実施形態では、次の（ａ）〜（ｃ）のような効果がある。
【００８２】
（ａ）　読出し時において、ダミーワード線ＤＷＬ０をＶＣＣレベルからＧＮＤレベルへ遷移させると共に、ダミーワード線ＤＷＬ１をＶＣＣレベルからＶＰＰレベルへ遷移させた後、ワード線ＷＬ０をＧＮＤレベルからＶＰＰレベルへ遷移させるので、ビット線ＢＬａとＢＬｂ間に生じるオフセット電圧ΔＶｓが相殺されて０となる。これにより、メモリセル１００　からビット線ＢＬｂへ伝達される信号量に変化がなくなり、正しい情報を読出すことができる。さらに、ビット線ＢＬａとＢＬｂ間に生じるオフセット電圧ΔＶｓが０となるので、低電圧を使用したＤＲＡＭ（例えば、ＶＣＣ＝１．５Ｖ）の場合においても、読出し信号量が損失することなく、正しい情報を読出すことができる。
【００８３】
（ｂ）　第１の実施形態の効果（ｂ）と同様の効果がある。
【００８４】
（ｃ）第１の実施形態に比べて、ダミーワード線駆動回路８００　，８０１　は、ダミーワード線ＤＷＬ０，ＤＷＬ１の電圧の遷移幅が小さいので、動作速度が速く、ノイズによる悪影響も受けない。しかも、ダミーワード線駆動回路８００　，８０１　の駆動能力も小さくて良いので、電力消費量をより低減できる。
【００８５】
［第３の実施形態］
【００８６】
（構成）
【００８７】
図５は、本発明の第３の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図であり、第２の実施形態を示す図３中の要素と共通の要素には共通の符号が付されている。
【００８８】
このメモリセル部では、図３の複数のダミーワード線駆動回路８００　，８０１　に代えて、構成の異なる複数のダミーワード線駆動回路９００　，９０１　を設けた点のみが、第２の実施形態と異なっている。
【００８９】
ダミーワード線（第１のダミーワード線）ＤＷＬ０を駆動するためのダミーワード線駆動回路９００　は、ダミーワード線活性化信号φ１０ａを入力するＰＭＯＳ９１及びＮＭＯＳ９２からなるインバータと、このＮＭＯＳ９２のドレインに対してＶＣＣ又はＧＮＤを切替えて接続するためのＰＭＯＳ９３及びＮＭＯＳ９４からなるインバータとで、構成されている。
【００９０】
ＰＭＯＳ９１のソースはＶＰＰに接続され、ドレインがダミーワード線ＤＷＬ０及びＮＭＯＳ９２のドレインに接続され、これらのＰＭＯＳ９１及びＮＭＯＳ９２のゲートに、ダミーワード線活性化信号φ１０ａが入力される。ＮＭＯＳ９２のソースは、ＰＭＯＳ９３及びＮＭＯＳ９４のドレインに接続されている。ＰＭＯＳ９３のソースがＶＣＣに接続され、ＮＭＯＳ９４のソースがＧＮＤに接続され、これらのＰＭＯＳ９３及びＮＭＯＳ９４のゲートに、ダミーワード線活性化信号φ１０ｂが入力される。
【００９１】
ダミーワード線（第２のダミーワード線）ＤＷＬ１を駆動するためのダミーワード線駆動回路９０１　は、ダミーワード線駆動回路９００　と同様の回路で構成されており、入力されるダミーワード線活性化信号φ２０ａ，φ２０ｂのみが異なっている。
【００９２】
その他の構成は、図３と同様である。
【００９３】
（動作）
【００９４】
図６は、図５のワード線（第１のワード線）ＷＬ０及びワード線（第２のワード線）ＷＬ１の昇圧レベルがＶＰＰ（＝ＶＣＣ＋Ｖｔ＋α）レベルで、メモリセル（第１のメモリセル）１００　に記憶された“０”情報読出し動作のタイミングチャートである。
【００９５】
以下、図６を参照しつつ、図５の読出し動作を説明する。
【００９６】
イコライズ信号ＥＱがＶＣＣレベルのとき、図３と同様に、ビット線ＢＬａとＢＬｂが１／２・ＶＣＣレベルにイコライズされ、センスアンプ４０もオフ状態となっている。このとき、ダミーワード線活性化信号φ１０ａ，φ２０ａが“Ｈ”レベル、ダミーワード線活性化信号φ１０ｂ，φ２０ｂが“Ｌ”レベルとなっているので、各ダミーワード線駆動回路９００　，９０１　内のＰＭＯＳ９１及びＮＭＯＳ９４がオフ状態、ＮＭＯＳ９２及びＰＭＯＳ９３がオン状態になっている。このため、ダミーワード線ＤＷＬ０，ＤＷＬ１がＶＣＣレベルにプリチャージされている。
【００９７】
イコライズ信号ＥＱがＶＣＣレベルからＧＮＤレベルへ遷移し、イコライズ回路３０がオフ状態となった後、ダミーワード線活性化信号φ１０ｂが“Ｌ”レベルから“Ｈ”レベルに立上がり、ＰＭＯＳ９３がオフ状態、ＮＭＯＳ９４がオン状態となり、ダミーワード線ＤＷＬ０がＶＣＣレベルからＧＮＤレベルへ遷移する。これと同時に、ダミーワード線活性化信号φ２０ａが“Ｈ”レベルから“Ｌ”レベルへ立下がり、ダミーワード線駆動回路９０１　内のＰＭＯＳ９１がオン状態、ＮＭＯＳ９２がオフ状態となり、ダミーワード線ＤＷＬ１がＶＣＣレベルからＶＰＰレベルへ遷移する。
【００９８】
次に、図３と同様に、ワード線ＷＬ０がＧＮＤレベルからＶＰＰレベルへ遷移する。ダミーワード線ＤＷＬ０がＶＣＣレベルからＧＮＤレベルへ遷移し、ワード線ＷＬ０がＧＮＤレベルからＶＰＰレベルへ遷移するとき、ワード線ＷＬ０とダミーワード線ＤＷＬ０は電圧振幅差ΔＶ＝Ｖｔ＋αになるため、該ワード線ＷＬ０とビット線ＢＬｂ間、及びダミーワード線ＤＷＬ０とビット線ＢＬｂ間のゲート容量の容量結合により、該ビット線ＢＬｂにオフセット電圧ΔＶｓ＝Ｖｔ＋αが生じる。
【００９９】
又、ダミーワード線ＤＷＬ１がＶＣＣレベルからＶＰＰレベルへ遷移するとき、ワード線ＷＬ０とダミーワード線ＤＷＬ０は電圧振幅差ΔＶ＝Ｖｔ＋αになるため、該ワード線ＷＬ０とビット線ＢＬｂ間、及びダミーワード線ＤＷＬ０とビット線ＢＬｂ間のゲート容量の容量結合により、該ビット線ＢＬｂにオフセット電圧ΔＶｓ＝Ｖｔ＋αが生じる。このため、ビット線ＢＬｂとＢＬａに生じているオフセット電圧ΔＶｓが互いに相殺され、メモリセル１００　からビット線ＢＬｂへ伝達される信号量に変化がない。
【０１００】
従って、図３と同様に、センスアンプ４０が動作するまでにビット線ＢＬａ，ＢＬｂ間の電位差が十分大きくなり、その後、センスアンプ４０が動作してビット線ＢＬａとＢＬｂ間の電位差が増幅され、ビット線ＢＬａ，ＢＬｂ上の読出し情報“０”が、ＮＭＯＳ５１，５２を介してデータ線Ｄａ，Ｄｂへ正確に読出される。
【０１０１】
（効果）
【０１０２】
この第３の実施形態で、次の（ａ）〜（ｃ）のような効果がある。
【０１０３】
（ａ）　第２の実施形態の効果（ａ）と同様の効果がある。
【０１０４】
（ｂ）　第１の実施形態の効果（ｂ）と同様の効果がある。
【０１０５】
（ｃ）　第２の実施形態の効果（ｃ）と同様に、ダミーワード線ＤＷＬ０，ＤＷＬ１の電圧の遷移幅が小さいので、動作速度が速く、ノイズによる悪影響も受けない。しかも、ダミーワード線駆動回路９００　，９０１　の駆動能力も小さくて良く、第２の実施形態よりも信号φ１０ａ，φ１０ｂ，φ２０ａ，φ２０ｂの数が少ないので、電力消費量をより低減できる。但し、各ダミーワード線駆動回路９００　，９０１　は、ＰＭＯＳ９１及びＮＭＯＳ９２からなるインバータと、ＰＭＯＳ９３及びＮＭＯＳ９４からなるインバータとで構成しているので、これらを半導体基板に形成する場合、ＰＭＯＳとＮＭＯＳをウエルを用いて分離する必要がある。
【０１０６】
［第４の実施形態］
【０１０７】
図７は、本発明の第４の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【０１０８】
このメモリセル部では、図１の複数のダミーワード線駆動回路７００　，７０１　に代えて、構成の異なる複数のダミーワード線駆動回路１０００　，１００１　を設けている。その他の構成は、図１と同様である。
【０１０９】
ダミーワード線ＤＷＬ０を駆動するためのダミーワード線駆動回路１０００　は、ダミーワード線活性化信号φ１０ａを入力するＰＭＯＳ１０１及びＮＭＯＳ１０２からなるインバータと、このＮＭＯＳ１０２のソースに対してＧＮＤ又は第３の電源電位（例えば、−１／２・ＶＣＣの負の電源電位ＶＢＢ）を切替えて接続するためのＮＭＯＳ１０３，１０４とで、構成されている。
【０１１０】
ＰＭＯＳ１０１のソースはＶＣＣに接続され、このドレインがダミーワード線ＤＷＬ０及びＮＭＯＳ１０２のドレインに接続され、これらのＰＭＯＳ１０１及びＮＭＯＳ１０２のゲートに、ダミーワード線活性化信号φ１０ａが入力される。ＮＭＯＳ１０２のソースは、ＮＭＯＳ１０３のドレイン及びＭＭＯＳ１０４のソースに接続されている。ＮＭＯＳ１０３のソースがＶＢＢに接続されると共に、ＮＭＯＳ１０４のドレインがＧＮＤに接続されている。ＮＭＯＳ１０３のゲートにダミーワード線活性化信号φ１０ｂが入力され、ＮＭＯＳ１０４のゲートにダミーワード線活性化信号φ１０ｃが入力される。
【０１１１】
ダミーワード線ＤＷＬ１を駆動するためのワード線駆動回路１００１　は、ダミーワード線駆動回路１０００　と同様の回路で構成されており、入力されるダミーワード線活性化信号φ２０ａ，φ２０ｂ，φ２０ｃのみが異なっている。
【０１１２】
（動作）
【０１１３】
図８（ａ）、（ｂ）は図７のワード線ＷＬ０，ＷＬ１の昇圧レベルがＶＰＰ（＝ＶＣＣ＋Ｖｔ＋α）レベルで、メモリセル１００　に記憶された“０”情報読出し動作のタイミングチャートである。
【０１１４】
以下、図８を参照しつつ、図７の読出し動作を説明する。
【０１１５】
イコライズ信号ＥＱがＶＣＣレベルのとき、図１と同様に、イコライズ回路３０がオン状態、センスアンプ４０がオフ状態となっている。このとき、ダミーワード線活性化信号φ１０ａ〜φ１０ｃ，φ２０ａ〜φ２０ｃが“Ｌ”レベルのため、各ダミーワード線駆動回路１０００　，１００１　内のＰＭＯＳ１０１がオン状態、ＮＭＯＳ１０２〜１０４がオフ状態のため、ダミーワード線ＤＷＬ０，ＤＷＬ１がＶＣＣレベルにプリチャージされている。
【０１１６】
イコライズ信号ＥＱがＶＣＣレベルからＧＮＤレベルへ遷移すると、イコライズ回路３０がオフ状態となり、次いでダミーワード線活性化信号φ１０ａ，φ１０ｂが“Ｌ”レベルから“Ｈ”レベルに立上がると共に、ダミーワード線活性化信号φ２０ｃが“Ｌ”レベルから“Ｈ”レベルに立上がる。すると、ダミーワード線駆動回路１０００　内のＰＭＯＳ１０１がオフ状態、ＮＭＯＳ１０２，１０３がオン状態となり、ダミーワード線ＤＷＬ０がＶＣＣレベルからＶＢＢレベルへ遷移する。このとき、ダミーワード線駆動回路１００１　内のＰＭＯＳ１０１がオン状態を維持するため、ダミーワード線ＤＷＬ１がＶＣＣレベルに保持される。
【０１１７】
その後、図１と同様に、ワード線ＷＬ０がＧＮＤレベルからＶＰＰレベルへ遷移する。このとき、ワード線ＷＬ０とダミーワード線ＤＷＬ０は電圧振幅差ΔＶがほぼ０になるため、該ワード線ＷＬ０とビット線ＢＬｂ間、及びダミーワード線ＤＷＬ０とビット線ＢＬｂ間のゲート容量の容量結合により、該ビット線ＢＬｂのオフセット電圧ΔＶｓがほぼ０になる。そして、ワード線ＷＬ０の“Ｈ”レベルへの立上がりにより、メモリセル１００　内のＮＭＯＳ１２がオン状態となり、該メモリセル１００　に記憶された“０”情報がビット線ＢＬｂへ出力される。ビット線ＢＬｂに生じるオフセット電圧ΔＶｓがほぼ０のため、メモリセル１００　からビット線ＢＬｂへ伝達される信号量に変化がない。
【０１１８】
従って、図１と同様に、センスアンプ４０が動作するまでに、ビット線ＢＬａ，ＢＬｂ間の電位差が大きくなり、その後、センスアンプ４０によってビット線ＢＬａとＢＬｂ間の電位差が増幅され、この読出し情報“０”が、ＮＭＯＳ５１，５２を介してデータ線Ｄａ，Ｄｂへ正確に読出される。
【０１１９】
（効果）
【０１２０】
この第４の実施形態では、次の（ａ）〜（ｃ）のような効果がある。
【０１２１】
（ａ）　第１の実施形態の効果（ａ）とほぼ同様の効果がある。
【０１２２】
（ｂ）　第１の実施形態の効果（ｂ）とほぼ同様の効果がある。
【０１２３】
（ｃ）　各ダミーワード線駆動回路１０００　，１００１　内のＮＭＯＳ１０３のソースに、負の電源電位ＶＢＢを印加している。この負の電源電位ＶＢＢを、例えば各メモリセル１００　，１０１　内のキャパシタ１１を形成している半導体ウエルに印加すれば、この半導体ウエルにおけるＰＮ接合箇所のリ−ク電流を減らすことができる。このため、メモリセル部の電力消費量をより低減できる。
【０１２４】
［変形例］
【０１２５】
本発明は上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ｉ）、（ｉｉ）のようなものがある。
【０１２６】
（ｉ）　図示のメモリセル部のビット線ＢＬａ，ＢＬｂ、ワード線ＷＬ０，ＷＬ１、及びダミーワード線ＤＷＬ０，ＤＷＬ１を任意の数にしたり、メモリセル１００　，１０１　やダミーセル２００　，２０１　を他の回路で構成したり、あるいはイコライズ回路３０、センスアンプ４０及びデータ転送用ＮＭＯＳ５１，５２を他のトランジスタ構成にしてもよい。
【０１２７】
（ｉｉ）　実施形態を他の半導体メモリ等の半導体集積回路装置に適用することも可能である。
【０１２８】
【発明の効果】
【０１２９】
以上詳細に説明したように、請求項１及び５に係る発明によれば、メモリセルからのデータ読出し時に、ダミーワード線をプリチャージレベルから第２の電源電位レベルへ遷移させると共に、ワード線も第２の電源電位レベルからワード線活性化レベルへ遷移させるようにしたので、第１と第２のビット線間に生じるオフセット電圧が０となり、メモリセルからビット線へ伝達される信号量に変化がなくなり、低電圧を使用したＤＲＡＭ等の半導体集積回路装置においても、正しい情報を読出すことができる。さらに、ダミーワード線、ダミーセル、及びダミーワード線駆動回路の数を減少できるので、チップサイズの小型化と低消費電力化が可能となる。
【０１３０】
請求項２及び３に係る発明によれば、データ読出し時に、第１及び第２のダミーワード線をプリチャージレベルである第１の電源電位レベルから、これよりも高いあるいは低いレベルへ遷移させるようにしたので、請求項１に係る発明とほぼ同様に、第１と第２のビット線間に生じるオフセット電圧が０となり、低電圧を使用したＤＲＡＭ等の半導体集積回路装置においても、正しい情報を読出すことができ、さらに、ダミーワード線、ダミーセル及びダミーワード線駆動回路の数を減少できるので、チップサイズの小型化と低消費電力化が可能となる。その上、データ読出し時の第１及び第２のワード線の電圧の遷移幅が小さいので、動作速度が速く、ノイズによる悪影響も受けない。しかも、ダミーワード線駆動回路の駆動能力も小さくて良いので、電力消費量をより低減できる。
【０１３１】
請求項４及び６に係る発明によれば、データ読出し時に、ダミーワード線を第１の電源電位レベルから第３の電源電位レベルへ遷移させるようにしたので、請求項１に係る発明とほぼ同様の効果がある。しかも、ダミーワード線をプリチャージレベルである第１の電源電位レベルからこれよりも低い第３の電源電位レベルへ遷移させるようにしている。この第３の電源電位を、例えばメモリセルを形成している半導体ウエルに印加することにより、この半導体ウエルにおけるＰＮ接合箇所のリーク電流を減らすことができる。このため、メモリセル部の電力消費量をより低減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図である。
【図２】図１の読出し動作のタイミングチャートである。
【図３】本発明の第２の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図である。
【図４】図３の読出し動作のタイミングチャートである。
【図５】本発明の第３の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図である。
【図６】図５の読出し動作のタイミングチャートである。
【図７】本発明の第４の実施形態を示すＤＲＡＭにおけるメモリセル部の概略の回路図である。
【図８】図７の読出し動作のタイミングチャートである。
【図９】従来のＤＲＡＭにおけるメモリセル部の概略の回路図である。
【符号の説明】
１００　，１０１　　　メモリセル
２００　，２０１　　　ダミーセル
３０　　イコライズ回路
４０　　センスアンプ
５１，５２　　データ転送用ＮＭＯＳ
６００　，６０１　　　ワード線駆動回路
７００　，７０１　，８００　，８０１　，９００　，９０１　，１０００　，１００１　　　ダミーワード線駆動回路
ＢＬａ，ＢＬｂ　　第１、第２のビット線
Ｄａ，Ｄｂ　　データ線
ＤＷＬ０，ＤＷＬ１　　ダミーワード線
【図１】
2004095105.tif 000003
【図２】
2004095105.tif 000004
【図３】
2004095105.tif 000005
【図４】
2004095105.tif 000006
【図５】
2004095105.tif 000007
【図６】
2004095105.tif 000008
【図７】
2004095105.tif 000009
【図８】
2004095105.tif 000010
【図９】
2004095105.tif 000011