(57)【要約】【課題】ホストコンピュータのライトアクセスと液晶表示用のリードアクセスとが競合したときにおける、誤った表示データの液晶表示装置への供給を防止する。【解決手段】表示用データを記憶するメモリ回路１２０に対するメモリライトアドレスと表示リードアドレスとの競合の検出時に、ホストリトライパルス発生回路１１３によりメモリライトクロックを基に表示リード信号とラインデータ転送信号とを発生させ、メモリ回路１２０に供給し、ラインラッチ回路１２１にラインデータ転送信号を供給する。もしくは、同一ライン再表示リード回路１１４により次ラインに移動せずに、同一ライン再表示リード処理を行い、同一ライン再表示リード回路１１４から表示リード信号とラインデータ転送信号をメモリ回路１２０に供給するとともに、ラインラッチ回路１２１にラインデータ転送信号を供給する。【選択図】        図１
2004333622.tif 000002
【特許請求の範囲】
【請求項１】
メモリ回路に書き込んだ表示データをライン単位で読み出してラインラッチ回路で保持し、前記ラインラッチ回路から画像表示パネルへ前記表示データをライン単位で供給することにより、前記画像表示パネルに画像を表示させる画像表示制御方法であって、
前記メモリ回路の同一アドレスに対する前記表示データの更新のための書き込みと画像表示のための前記表示データの読み出しのアクセス競合を検出し、前記アクセス競合の検出時に、メモリライトクロックを基に表示リード信号とラインデータ転送信号とを発生させ、前記メモリ回路に供給するとともに、前記メモリ回路の読み出しデータをライン単位で保持するラインラッチ回路に前記ラインデータ転送信号を供給することにより、前記アクセス競合が発生したラインについて前記表示データを前記メモリ回路から読み出して前記ラインラッチ回路へ転送することを特徴とする画像表示制御方法。
【請求項２】
競合発生時に、その都度メモリライトクロックを基に表示リード信号とラインデータ転送信号とを対で発生してメモリ回路へ出力することにより、前記メモリ回路に対する表示データ書き込み時に常にラインラッチ回路に最新の更新データを転送し直すようにしたことを特徴とする請求項１記載の画像表示制御方法。
【請求項３】
メモリ回路に書き込んだ表示データをライン単位で読み出してラインラッチ回路で保持し、前記ラインラッチ回路から画像表示パネルへ前記表示データをライン単位で供給することにより、前記画像表示パネルに画像を表示させる画像表示制御方法であって、
前記メモリ回路の同一アドレスに対する前記表示データの更新のための書き込みと画像表示のための前記表示データの読み出しのアクセス競合を検出し、前記アクセス競合の検出時に、同一ライン再表示リード処理を行うように表示リード信号とラインデータ転送信号とを発生させ、前記表示リード信号とラインデータ転送信号を前記メモリ回路に供給するとともに、前記メモリ回路の読み出しデータをライン単位で保持するラインラッチ回路に前記ラインデータ転送信号を供給することにより、前記アクセス競合が発生したラインについて再表示を行うことを特徴とする画像表示制御方法。
【請求項４】
競合発生時に、速やかに同一ラインを再表示処理することにより、アクセス競合による誤ったデータを表示させることなく、メモリ回路に保持されている最新データをラインラッチ回路に転送し直して競合終了後の最新データを表示するようにしたことを特徴とする請求項３記載の画像表示制御方法。
【請求項５】
同一ラインを再表示処理させる回数が任意に設定されることを特徴とする請求項４記載の画像表示制御方法。
【請求項６】
同一ラインを再表示処理することによりメモリ回路への表示データ転送周期と前記メモリ回路に対する表示リードアクセス周期の位相関係を強制的にずらして、次に同一アドレスのアクセス競合の発生する頻度を軽減することを特徴とする請求項４または５記載の画像表示制御方法。
【請求項７】
ホストコンピュータと、
前記ホストコンピュータとの間で表示データの受け渡しを行うホストインターフェース回路と、
前記ホストインターフェース回路からライトアドレスを受け、アドレスをインクリメントまたはデクリメントするメモリアドレスカウンタ回路と、
前記ホストインターフェース回路からレジスタライトアドレスとレジスタライトデータを受けるレジスタ設定回路と、
表示を行うための基準クロックとなる表示リードクロック信号を発生する表示リードクロック発生回路と、
前記表示リードクロック信号発生回路より出力される前記表示リードクロック信号をカウントする表示用水平方向カウンタ回路と、
前記表示用水平方向カウンタ回路の出力信号をデコードして表示リード信号と表示ラインデータ転送信号とを出力する水平カウンタデコード回路と、
前記表示用水平方向カウンタ回路の所定の出力値を受けてインクリメントまたはデクリメントする表示用垂直方向カウンタ回路と、
前記表示用垂直方向カウンタ回路の出力および前記メモリアドレスカウンタの出力をデコードしてメモリライトアドレスと表示リードアドレスとを出力するカウンタデコード回路と、
前記カウンタデコード回路から出力されるメモリライトアドレスと表示リードアドレスとを入力として、前記メモリライトアドレスと表示リードアドレスとが一致しているか否かを判断するアドレス一致検出回路と、
前記水平カウンタデコード回路の出力を基にアクセス競合監視期間を規定するパルスを発生するアクセス競合監視期間パルス発生回路と、
前記アドレス一致検出回路の出力と前記アクセス競合監視期間パルス発生回路の出力とにより表示リードアドレスとメモリライトアドレスとが競合しているかどうかを判定するアドレス競合判定回路と、
前記ホストインターフェース回路からのメモリライトクロックと前記アドレス競合判定回路の出力とを入力としてアクセス競合監視期間中において、アクセス競合発生時、前記メモリライトクロックを基に表示リード信号とラインデータ転送信号とを発生させるホストリトライパルス発生回路と、
前記水平カウンタデコード回路から出力される表示リード信号と表示ラインデータ転送信号と前記表示用垂直方向カウンタ回路の出力値とにより通常の表示リード処理を行う通常リード処理回路と、
前記ホストリトライパルス発生回路から出力される表示リード信号と通常リード処理回路から出力される表示リード信号とのどちらか一方を前記レジスタ設定回路の出力によって選択的に出力するリトライ表示リード選択回路と、
前記ホストリトライパルス発生回路から出力される表示ラインデータ転送信号と前記通常リード処理回路から出力される表示ラインデータ転送信号とのどちらか一方を前記レジスタ設定回路の出力によって選択的に出力するリトライラインデータ転送選択回路と、
前記ホストインターフェース回路の出力と、前記メモリアドレスカウンタ回路の出力と前記表示用垂直方向カウンタ回路の出力と前記リトライ表示リード選択回路の出力と前記リトライラインデータ転送選択回路の出力を入力として画像表示装置に表示させる表示データを記憶するメモリ回路と、
前記メモリ回路の出力と、前記リトライラインデータ転送選択回路の出力を入力とし、前記メモリ回路の出力をライン単位で保持し、出力を前記画像表示装置へ供給するラインラッチ回路とを備えた画像表示装置。
【請求項８】
ホストコンピュータと、
前記ホストコンピュータとの間で表示データの受け渡しを行うホストインターフェース回路と、
前記ホストインターフェース回路からライトアドレスを受け、アドレスをインクリメントまたはデクリメントするメモリアドレスカウンタ回路と、
前記ホストインターフェース回路からレジスタライトアドレスとレジスタライトデータを受けるレジスタ設定回路と、
表示を行うための基準クロックとなる表示リードクロック信号を発生する表示リードクロック発生回路と、
前記表示リードクロック信号発生回路より出力される前記表示リードクロック信号をカウントする表示用水平方向カウンタ回路と、
前記表示用水平方向カウンタ回路の出力信号をデコードして表示リード信号と表示ラインデータ転送信号とを出力する水平カウンタデコード回路と、
前記表示用水平方向カウンタ回路の所定の出力値を受けてインクリメントまたはデクリメントする表示用垂直方向カウンタ回路と、
前記表示用垂直方向カウンタ回路の出力および前記メモリアドレスカウンタの出力をデコードしてメモリライトアドレスと表示リードアドレスとを出力するカウンタデコード回路と、
前記カウンタデコード回路から出力されるメモリライトアドレスと表示リードアドレスとを入力として、前記メモリライトアドレスと表示リードアドレスとが一致しているか否かを判断するアドレス一致検出回路と、
前記水平カウンタデコード回路の出力を基にアクセス競合監視期間を規定するパルスを発生するアクセス競合監視期間パルス発生回路と、
前記アドレス一致検出回路の出力と前記アクセス競合監視期間パルス発生回路の出力とにより表示リードアドレスとメモリライトアドレスとが競合しているかどうかを判定するアドレス競合判定回路と、
前記水平カウンタデコード回路から出力される表示リード信号と表示ラインデータ転送信号と前記アドレス競合判定回路の出力とを入力としてアクセス競合監視期間中、競合発生時、次ラインに移動せずに、同一ライン再表示リード処理を行う同一ライン再表示リード処理回路と、
前記水平カウンタデコード回路から出力される表示リード信号と表示ラインデータ転送信号と前記表示用垂直方向カウンタ回路の出力値とにより通常の表示リード処理を行うための表示リード信号とラインデータ転送信号とを発生させる通常リード処理回路と、
前記同一ライン再表示リード処理回路から出力される表示リード信号と通常リード処理回路から出力される表示リード信号とのどちらか一方を前記レジスタ設定回路の出力によって選択的に出力するリトライ表示リード選択回路と、
前記同一ライン再表示リード処理回路から出力される表示ラインデータ転送信号と前記通常リード処理回路から出力される表示ラインデータ転送信号とのどちらか一方を前記レジスタ設定回路の出力によって選択的に出力するリトライラインデータ転送選択回路と、
前記ホストインターフェース回路の出力と、前記メモリアドレスカウンタ回路の出力と前記表示用垂直方向カウンタ回路の出力と前記リトライ表示リード選択回路の出力と前記リトライラインデータ転送選択回路の出力を入力として画像表示装置に表示させる表示データを記憶するメモリ回路と、
前記メモリ回路の出力と、前記リトライラインデータ転送選択回路の出力を入力とし、前記メモリ回路の出力をライン単位で保持し、出力を前記画像表示装置へ供給するラインラッチ回路とを備えた画像表示装置。
【請求項９】
ホストコンピュータと、
前記ホストコンピュータとの間で表示データの受け渡しを行うホストインターフェース回路と、
前記ホストインターフェース回路からライトアドレスを受け、アドレスをインクリメントまたはデクリメントするメモリアドレスカウンタ回路と、
前記ホストインターフェース回路からレジスタライトアドレスとレジスタライトデータを受けるレジスタ設定回路と、
表示を行うための基準クロックとなる表示リードクロック信号を発生する表示リードクロック発生回路と、
前記表示リードクロック信号発生回路より出力される前記表示リードクロック信号をカウントする表示用水平方向カウンタ回路と、
前記表示用水平方向カウンタ回路の出力信号をデコードして表示リード信号と表示ラインデータ転送信号とを出力する水平カウンタデコード回路と、
前記表示用水平方向カウンタ回路の所定の出力値を受けてインクリメントまたはデクリメントする表示用垂直方向カウンタ回路と、
前記表示用垂直方向カウンタ回路の出力および前記メモリアドレスカウンタの出力をデコードしてメモリライトアドレスと表示リードアドレスとを出力するカウンタデコード回路と、
前記カウンタデコード回路から出力されるメモリライトアドレスと表示リードアドレスとを入力として、前記メモリライトアドレスと表示リードアドレスとが一致しているか否かを判断するアドレス一致検出回路と、
前記水平カウンタデコード回路の出力を基にアクセス競合監視期間を規定するパルスを発生するアクセス競合監視期間パルス発生回路と、
前記アドレス一致検出回路の出力と前記アクセス競合監視期間パルス発生回路の出力とにより表示リードアドレスとメモリライトアドレスとが競合しているかどうかを判定するアドレス競合判定回路と、
前記ホストインターフェース回路からのメモリライトクロックと前記アドレス競合判定回路の出力とを入力としてアクセス競合監視期間中において、アクセス競合発生時、前記メモリライトクロックを基に表示リード信号とラインデータ転送信号とを発生させるホストリトライパルス発生回路と、
前記水平カウンタデコード回路から出力される表示リード信号と表示ラインデータ転送信号と前記アドレス競合判定回路の出力とを入力としてアクセス競合監視期間中、競合発生時、次ラインに移動せずに、同一ライン再表示リード処理を行う同一ライン再表示リード処理回路と、
前記水平カウンタデコード回路から出力される表示リード信号と表示ラインデータ転送信号と前記表示用垂直方向カウンタ回路の出力値とにより通常の表示リード処理を行う通常リード処理回路と、
前記ホストリトライパルス発生回路から出力される表示リード信号と前記同一ライン再表示リード処理回路から出力される表示リード信号のうち、前記ホストリトライパルス発生回路から出力される表示リード信号のみを出力する状態と、前記同一ライン再表示リード処理回路から出力される表示リード信号のみを出力する状態と、前記ホストリトライパルス発生回路から出力される表示リード信号と前記同一ライン再表示リード処理回路から出力される表示リード信号との両方を有効にして出力する状態との何れかを前記レジスタ設定回路の出力によって選択する表示リード選択回路と、
前記ホストリトライパルス発生回路から出力される表示ラインデータ転送信号と前記同一ライン再表示リード処理回路から出力される表示ラインデータ転送信号のうち、前記ホストリトライパルス発生回路から出力される表示ラインデータ転送信号のみを出力する状態と、前記同一ライン再表示リード処理回路から出力される表示ラインデータ転送信号のみを出力する状態と、前記ホストリトライパルス発生回路から出力される表示ラインデータ転送信号と前記同一ライン再表示リード処理回路から出力される表示ラインデータ転送信号との両方を有効にして出力する状態との何れかを前記レジスタ設定回路の出力によって選択するラインデータ転送選択回路と、
前記表示リード選択回路から出力される表示リード信号と通常リード処理回路から出力される表示リード信号とのどちらか一方を前記レジスタ設定回路の出力によって選択的に出力するリトライ表示リード選択回路と、
前記ラインデータ転送選択回路から出力される表示ラインデータ転送信号と前記通常リード処理回路から出力される表示ラインデータ転送信号とのどちらか一方を前記レジスタ設定回路の出力によって選択的に出力するリトライラインデータ転送選択回路と、
前記ホストインターフェース回路の出力と、前記メモリアドレスカウンタ回路の出力と前記表示用垂直方向カウンタ回路の出力と前記リトライ表示リード選択回路の出力と前記リトライラインデータ転送選択回路の出力を入力として画像表示装置に表示させる表示データを記憶するメモリ回路と、
前記メモリ回路の出力と、前記リトライラインデータ転送選択回路の出力を入力とし、前記メモリ回路の出力をライン単位で保持し、出力を前記画像表示装置へ供給するラインラッチ回路とを備えた画像表示装置。
【請求項１０】
アドレス競合判定回路の出力により競合判定時に、ホストリトライパルス発生回路から表示リード信号とラインデータ転送信号を競合発生の都度、対で発生してメモリ回路へ出力させることにより、前記メモリ回路に対する表示データ書き込み時に常にラインラッチ回路に最新の更新データを転送し直すようにしたことを特徴とする請求項７または９記載の画像表示装置。
【請求項１１】
アドレス競合判定回路の出力により競合判定時、同一ライン再表示リード処理回路により速やかに同一ラインを再表示処理させることにより、アクセス競合による誤ったデータを表示させることなく、メモリ回路に保持されている最新データをラインラッチ回路に転送し直して競合終了後の最新データを表示するようにしたことを特徴とする請求項８または９記載の画像表示装置。
【請求項１２】
同一ライン再表示リード処理回路は同一ラインを再表示処理させる回数を任意に設定する手段を有することを特徴とする請求項１１記載の画像表示装置。
【請求項１３】
同一ライン再表示リード処理回路で同一ラインを再表示処理させることによりホストコンピュータからのメモリ回路への表示データ転送周期と前記メモリ回路に対する表示リードアクセス周期の位相関係を強制的にずらして、次に同一アドレスのアクセス競合の発生する頻度を軽減するようにしたことを特徴とする請求項１１または１２記載の画像表示装置。
【請求項１４】
アドレス競合判定回路の出力により競合判定時に、ホストリトライパルス発生回路から表示リード信号とラインデータ転送信号を競合発生の都度、対で発生してメモリ回路へ出力することにより、前記メモリ回路に対する表示データ書き込み時に常にラインラッチ回路に最新の更新データを転送し直すようにし、
アドレス競合判定回路の出力により競合判定時、同一ライン再表示リード処理回路により速やかに同一ラインを再表示処理させることにより、アクセス競合による誤ったデータを表示させることなく、メモリ回路に保持されている最新データをラインラッチ回路に転送し直して競合終了後の最新データを表示するようにしたことを特徴とする請求項９記載の画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、液晶表示装置、プラズマ表示装置、ＥＬ（エレクトロルミネッセンス）表示装置などにおいて画像表示を行う画像表示制御方法、およびそれらの画像表示装置に関するものである。
【０００２】
【従来の技術】
以下、画像表示制御方法および画像表示装置の従来例として、液晶表示制御方法および液晶表示装置について説明する。
【０００３】
図４は、従来の液晶表示装置における液晶表示（画像表示）要求とホストコンピュータアクセス要求状態を示した液晶表示装置の概略ブロック図である。図４において、４０１はホストコンピュータ（マイクロコンピュータユニット）、４０２はホストインターフェース回路、４０３は表示データを記憶するメモリ回路、４０４は液晶表示（画像表示）させるための１水平ライン分の表示データを記憶するラインラッチ回路、４０５はホストアクセスによるメモリアドレス選択位置、４０６はＬＣＤ表示リードアクセスによるメモリラインアドレス選択位置、４０７はＬＣＤ側表示リードアクセスのラインデータ転送信号である。
【０００４】
ホストコンピュータ４０１側から表示データを書き込むアクセスが発生すると、ホストインターフェース回路４０２を介して、メモリ回路４０３へ垂直方向、水平方向のアドレスに応じたホストアクセスメモリ選択位置４０５に画素データが書き込まれる。一方、液晶表示（画像表示）させるために、１水平ライン分のデータをラインラッチ回路４０４に転送するためにＬＣＤ側表示リードアクセスによるメモリライン選択位置４０６によりメモリ回路４０３のアドレスから１水平ライン分の垂直アドレスを選択する。選択したラインはＬＣＤ表示側リードアクセスラインデータ転送信号４０７によってラインラッチ回路４０４に送られる。
【０００５】
ホストコンピュータ４０１からメモリ回路４０３へのアクセス要求と液晶表示装置側からのメモリ回路４０３へのアクセス要求との関係は非同期な関係にある。そのため、ホストコンピュータ４０１および液晶表示装置の両方からのアクセス時に同一のデータアドレスを選択してしまうことが起こる。
【０００６】
図５はメモリ回路のある１ビット分の構成例とラインラッチ回路との関係を示した模式図である。図５において、５０１は１ビットメモリ、５０２は初期化回路、５０３はラインラッチ回路、５０４はライン選択信号、５０５はメモリ出力、５０６は初期化回路出力、５０７は表示リードバスである。
【０００７】
メモリ回路における１ビットメモリ５０１は、そのサイズを小さくするために、ＰｃｈトランジスタまたはＮｃｈトランジスタで構成されている。ライン選択信号５０４によって選択されたラインのメモリ回路における表示リードの動作としては、初期化回路５０２からの初期化出力５０６で表示リードバス５０７を初期化し、その後１ビットメモリ５０１からのメモリ出力５０５を表示リードバス５０７に出力し、その論理和をラインラッチ回路５０３は受ける。例えば、Ｐｃｈトランジスタ構成であれば、リードデータは、ハイレベル状態またはハイインピーダンス状態であり、初期化回路５０２はＬレベルの読み出しを行う。
【０００８】
図６および図７はホストコンピュータと液晶表示（画像表示）とのアクセス要求に競合が起きない場合と競合が起きた場合の各々の例を示すタイミングチャートである。
【０００９】
図６はホストコンピュータアクセスと表示リードアクセスの競合が起きていない通常の状態を示す。図６において、表示リード信号６１１において、ハイレベルのパルスＴ６１１が発生することにより、この時点でメモリデータ６１２の値Ｔ６１２（００＿１１１１）はメモリ回路からの表示データ出力６１３の値Ｔ６１３（００＿１１１１）となる。また、表示リード信号６１１のパルスＴ６１１によりメモリ初期化回路が初期化され、表示リードバス６１４の状態は初期化状態Ｔ６１４となる。その後、表示データ出力６１３の値Ｔ６１３により表示リードバス６１４の状態は値Ｔ６１５（００＿１１１１）となる。そして、ラインデータ転送信号６１６において、ハイレベルのパルスＴ６１６が発生することによってラインラッチ出力６１７は値Ｔ６１７（００＿１１１１）となる。
【００１０】
図７はホストコンピュータアクセスと表示リードアクセス競合が起きた状態を示す。図７において、表示リード信号６２１において、ハイレベルのパルスＴ６２１が発生することにより、この時点でメモリデータ６２２の値Ｔ６２２（００＿１１１１）はメモリ回路からの表示データ出力６２３の値Ｔ６２３（００＿１１１１）となる。また、表示リード信号６２１のパルスＴ６２１によりメモリ初期化回路が初期化され、表示リードバス６２４の状態は初期化状態Ｔ６２４となる。その後、表示データ出力６２３の値Ｔ６２３により表示リードバス６２４の状態は値Ｔ６２５（００＿１１１１）となる。アクセス競合の影響を受ける競合データ表示期間期間Ｔ６３１にホストコンピュータアクセスによりメモリデータ６２２が値Ｔ６２６（１１＿００００）に変化すると、メモリ回路からの表示データ出力６２３は値Ｔ６２７（１１＿００００）となり、表示リードバス６２４の状態は値Ｔ６２５（００＿１１１１）と値Ｔ６２７（１１＿００００）の論理和をとった値Ｔ６２８（１１＿１１１１）となってしまう。そして、ラインデータ転送信号６２９において、ハイレベルのパルスＴ６２９が発生することによってラインラッチ出力６３０は、アクセス競合の影響を受けた値Ｔ６３０（１１＿１１１１）になってしまう。
【００１１】
従来のホストコンピュータ側からのメモリ回路へのアクセスと液晶表示装置側からメモリ回路への表示リードアクセスとが非同期な関係にある場合における、アクセス競合回避方法としては、ホストコンピュータ側からのアクセス要求と液晶表示装置側からのＬＣＤアクセス要求とがあった場合に、アービトレーション回路が調停を行い、いずれかのアクセス要求に応じたＲＡＭへのアクセス動作を開始させることが考えられる。この際、アービトレーション回路はＲＡＭのプリチャージ動作が完了したことを条件にアクセス動作を開始させる。そして、ホストアクセス要求とＬＣＤアクセス要求とが競合した場合に、常にホストアクセス要求を優先させる。（特許文献１参照。）また、調停回路としては特許文献２のようなものもある。
【００１２】
【特許文献１】
特表２０００−００３３８１号公報  （第１頁、第２図）
【特許文献２】
特開平１０−１０５５０５号公報（第６〜８頁、図５）
【００１３】
【発明が解決しようとする課題】
しかしながら、上記従来技術の構成では、調停は例えば液晶表示装置側からの表示リードアクセスがホストコンピュータ側のライトアクセスよりも早かった場合、アービトレーション回路によって表示リードが中止されるまでに表示が行われてしまうため、競合したデータが表示されてしまうという課題が残る。
【００１４】
また、調停回路の動作により、ＬＣＤアクセスを再開したときに再びホストアクセスと競合する状態となった場合は調停状態が続き、いつまでも表示されない、あるいは調停回路の複雑化から誤動作が発生しやすいという課題も残る。
【００１５】
本発明の目的は、ホストコンピュータからのライトアクセスと画像表示装置側から表示リードアクセスの競合による画面への誤ったデータ表示を防ぐことができる画像表示制御方法および画像表示装置を提供することである。
【００１６】
【課題を解決するための手段】
本発明の画像表示制御方法および画像表示装置では、競合の影響を受けてしまう期間についてアクセス競合監視期間を設け、その期間に競合を検知した場合に、メモリ回路への書き込み段階で表示リードデータクロックとラインデータ転送信号を対で発生させることで常にメモリの最新情報をラインラッチ回路に転送して表示させることができるようにしている。
【００１７】
もう一つの手段としては、他の競合したデータは競合検知後、すぐに同一ライン再表示リード処理をすることにより、誤った表示データは競合の都度、再表示処理により上書きされて競合した表示データを見えなくすることができるようにしている。
【００１８】
請求項１記載の発明の画像表示制御方法は、メモリ回路（１２０）に書き込んだ表示データをライン単位で読み出してラインラッチ回路（１２１）で保持し、ラインラッチ回路（１２１）から画像表示パネルへ表示データをライン単位で供給することにより、画像表示パネルに画像を表示させる画像表示制御方法であり、メモリ回路（１２０）の同一アドレスに対する表示データの更新のための書き込みと画像表示のための表示データの読み出しのアクセス競合を検出し、アクセス競合の検出時に、メモリライトクロックを基に表示リード信号とラインデータ転送信号とを発生させ、メモリ回路（１２０）に供給するとともに、メモリ回路（１２０）の読み出しデータをライン単位で保持するラインラッチ回路（１２１）にラインデータ転送信号を供給することにより、アクセス競合が発生したラインについて表示データをメモリ回路（１２０）から読み出してラインラッチ回路（１２１）へ転送する。
【００１９】
この方法によれば、メモリ回路（１２０）の同一アドレスに対する表示データの更新のための書き込みと画像表示のための表示データの読み出しのアクセス競合の検出時に、つまりメモリ回路（１２０）に対するメモリライトアドレスと表示リードアドレスとの競合の検出時に、メモリライトクロックを基に表示リード信号とラインデータ転送信号とを発生させ、メモリ回路（１２０）に供給するとともに、メモリ回路（１２０）の読み出しデータをライン単位で保持するラインラッチ回路（１２１）にラインデータ転送信号を供給することにより、アクセス競合が発生したラインについて表示データをメモリ回路（１２０）から読み出してラインラッチ回路（１２１）へ転送するので、ホストコンピュータからのライトアクセスと画像表示装置側から表示リードアクセスの競合による画面への誤ったデータ表示を防ぐことができる。
【００２０】
請求項２記載の発明の画像表示制御方法は、請求項１記載の画像表示制御方法において、競合発生時に、その都度メモリライトクロックを基に表示リード信号とラインデータ転送信号とを対で発生してメモリ回路（１２０）へ出力することにより、メモリ回路（１２０）に対する表示データ書き込み時に常にラインラッチ回路（１２１）に最新の更新データを転送し直す。
【００２１】
この方法によれば、競合発生時に、その都度メモリライトクロックを基に表示リード信号とラインデータ転送信号とを対で発生してメモリ回路（１２０）へ出力することにより、メモリ回路（１２０）に対する表示データ書き込み時に常にラインラッチ回路（１２１）に最新の更新データを転送し直すので、ホストコンピュータからのライトアクセスと画像表示装置側から表示リードアクセスの競合による画面への誤ったデータ表示をより確実に防ぐことができる。
【００２２】
請求項３記載の発明の画像表示制御方法は、メモリ回路（１２０）に書き込んだ表示データをライン単位で読み出してラインラッチ回路（１２１）で保持し、ラインラッチ回路（１２１）から画像表示パネルへ表示データをライン単位で供給することにより、画像表示パネルに画像を表示させる画像表示制御方法であり、メモリ回路（１２０）の同一アドレスに対する表示データの更新のための書き込みと画像表示のための表示データの読み出しのアクセス競合を検出し、アクセス競合の検出時に、同一ライン再表示リード処理を行うように表示リード信号とラインデータ転送信号とを発生させ、表示リード信号とラインデータ転送信号をメモリ回路（１２０）に供給するとともに、メモリ回路（１２０）の読み出しデータをライン単位で保持するラインラッチ回路（１２１）にラインデータ転送信号を供給することにより、アクセス競合が発生したラインについて再表示を行う。
【００２３】
この方法によれば、メモリ回路（１２０）の同一アドレスに対する表示データの更新のための書き込みと画像表示のための表示データの読み出しのアクセス競合の検出時に、つまりメモリ回路（１２０）に対するメモリライトアドレスと表示リードアドレスとの競合の検出時に、次ラインに移動せずに、同一ライン再表示リード処理を行うように表示リード信号とラインデータ転送信号とを発生させ、表示リード信号とラインデータ転送信号をメモリ回路（１２０）に供給するとともに、メモリ回路（１２０）の読み出しデータをライン単位で保持するラインラッチ回路（１２１）にラインデータ転送信号を供給することにより、アクセス競合が発生したラインについて再表示を行うので、ホストコンピュータからのライトアクセスと画像表示装置側から表示リードアクセスの競合による画面への誤ったデータ表示を防ぐことができる。
【００２４】
請求項４記載の発明の画像表示制御方法は、請求項３記載の画像表示制御方法において、競合発生時に、速やかに同一ラインを再表示処理することにより、アクセス競合による誤ったデータを表示させることなく、メモリ回路（１２０）に保持されている最新データをラインラッチ回路（１２１）に転送し直して競合終了後の最新データを表示する。
【００２５】
この方法によれば、競合発生時に、速やかに同一ラインを再表示処理することにより、アクセス競合による誤ったデータを表示させることなく、メモリ回路（１２０）に保持されている最新データをラインラッチ回路（１２１）に転送し直して競合終了後の最新データを表示するので、ホストコンピュータからのライトアクセスと画像表示装置側から表示リードアクセスの競合による画面への誤ったデータ表示をより確実に防ぐことができる。
【００２６】
請求項５記載の発明の画像表示制御方法は、請求項４記載の画像表示制御方法において、同一ラインを再表示処理させる回数が任意に設定される。
【００２７】
この方法によれば、再表示処理を無限に行わせることも可能であるし、回数設定をすることで表示品位を保てる範囲内に限定し、表示画像のフレーム周波数の低下を抑えることができる。再表示処理によりそのラインは時間的には正規の１ライン表示時間＋α（再表示に移行するまでの時間）に伸びる。確率的には再表示処理の度に再び競合が発生することも考えられるため、再表示処理が長く続くと、いつまでも同一ライン表示となり、表示画像として静止したままになってしまう。回数設定はこのような状態にならないようにするもので、画像表示の品位を保てる範囲での設定をできるようにするものである。
【００２８】
請求項６記載の発明の画像表示制御方法は、請求項４または５記載の画像表示制御方法において、同一ラインを再表示処理することによりメモリ回路（１２０）への表示データ転送周期とメモリ回路（１２０）に対する表示リードアクセス周期の位相関係を強制的にずらして、次に同一アドレスのアクセス競合の発生する頻度を軽減する。
【００２９】
この方法によれば、同一ラインを再表示処理することによりメモリ回路（１２０）への表示データ転送周期とメモリ回路（１２０）に対する表示リードアクセス周期の位相関係を強制的にずらすことにより、次に同一アドレスのアクセス競合の発生する頻度を軽減することができる。
【００３０】
請求項７記載の発明の画像表示装置は、ホストコンピュータ（１０１）と、ホストコンピュータ（１０１）との間で表示データの受け渡しを行うホストインターフェース回路（１０２）と、ホストインターフェース回路（１０２）からライトアドレスを受け、アドレスをインクリメントまたはデクリメントするメモリアドレスカウンタ回路（１０３）と、ホストインターフェース回路（１０２）からレジスタライトアドレスとレジスタライトデータを受けるレジスタ設定回路（１０４）と、表示を行うための基準クロックとなる表示リードクロック信号を発生する表示リードクロック発生回路（１０５）と、表示リードクロック信号発生回路（１０５）より出力される表示リードクロック信号をカウントする表示用水平方向カウンタ回路（１０６）と、表示用水平方向カウンタ回路（１０６）の出力信号をデコードして表示リード信号と表示ラインデータ転送信号とを出力する水平カウンタデコード回路（１０７）と、表示用水平方向カウンタ回路（１０６）の所定の出力値を受けてインクリメントまたはデクリメントする表示用垂直方向カウンタ回路（１０８）と、表示用垂直方向カウンタ回路（１０８）の出力およびメモリアドレスカウンタ（１０３）の出力をデコードしてメモリライトアドレスと表示リードアドレスとを出力するカウンタデコード回路（１０９）と、カウンタデコード回路（１０９）から出力されるメモリライトアドレスと表示リードアドレスとを入力として、メモリライトアドレスと表示リードアドレスとが一致しているか否かを判断するアドレス一致検出回路（１１０）と、水平カウンタデコード回路（１０７）の出力を基にアクセス競合監視期間を規定するパルスを発生するアクセス競合監視期間パルス発生回路（１１１）と、アドレス一致検出回路（１１０）の出力とアクセス競合監視期間パルス発生回路（１１１）の出力とにより表示リードアドレスとメモリライトアドレスとが競合しているかどうかを判定するアドレス競合判定回路（１１２）と、ホストインターフェース回路（１０２）からのメモリライトクロックとアドレス競合判定回路（１１２）の出力とを入力としてアクセス競合監視期間中において、アクセス競合発生時、メモリライトクロックを基に表示リード信号とラインデータ転送信号とを発生させるホストリトライパルス発生回路（１１３）と、水平カウンタデコード回路（１０７）から出力される表示リード信号と表示ラインデータ転送信号と表示用垂直方向カウンタ回路（１０８）の出力値とにより通常の表示リード処理を行う通常リード処理回路（１１５）と、ホストリトライパルス発生回路（１１３）から出力される表示リード信号と通常リード処理回路（１１５）から出力される表示リード信号とのどちらか一方をレジスタ設定回路（１０４）の出力によって選択的に出力するリトライ表示リード選択回路（１１８）と、ホストリトライパルス発生回路（１１３）から出力される表示ラインデータ転送信号と通常リード処理回路（１１５）から出力される表示ラインデータ転送信号とのどちらか一方をレジスタ設定回路（１０４）の出力によって選択的に出力するリトライラインデータ転送選択回路（１１９）と、ホストインターフェース回路（１０２）の出力と、メモリアドレスカウンタ回路（１０３）の出力と表示用垂直方向カウンタ回路（１０８）の出力とリトライ表示リード選択回路（１１８）の出力とリトライラインデータ転送選択回路（１１９）の出力を入力として画像表示装置に表示させる表示データを記憶するメモリ回路（１２０）と、メモリ回路（１２０）の出力と、リトライラインデータ転送選択回路（１１９）の出力を入力とし、メモリ回路（１２０）の出力をライン単位で保持し、出力を画像表示装置へ供給するラインラッチ回路（１２１）とを備えている。
【００３１】
この構成によれば、アドレス一致検出回路（１１０）と、アクセス競合監視期間パルス発生回路（１１１）と、アドレス競合判定回路（１１２）と、ホストリトライパルス発生回路（１１３）とを設けて、メモリ回路（１２０）に対するメモリライトアドレスと表示リードアドレスとの競合の発生時に、つまりメモリ回路（１２０）の同一アドレスに対する表示データの更新のための書き込みと画像表示のための表示データの読み出しのアクセス競合の検出時に、メモリライトクロックを基に表示リード信号とラインデータ転送信号とを発生させ、メモリ回路（１２０）に供給するとともに、メモリ回路（１２０）の読み出しデータをライン単位で保持するラインラッチ回路（１２１）にラインデータ転送信号を供給するようにしたので、アクセス競合が発生したラインについて表示データをメモリ回路（１２０）から読み出してラインラッチ回路（１２１）へ転送することができる。その結果、ホストコンピュータからのライトアクセスと画像表示装置側から表示リードアクセスの競合による画面への誤ったデータ表示を防ぐことができる。
【００３２】
請求項８記載の発明の画像表示装置は、ホストコンピュータ（１０１）と、ホストコンピュータ（１０１）との間で表示データの受け渡しを行うホストインターフェース回路（１０２）と、ホストインターフェース回路（１０２）からライトアドレスを受け、アドレスをインクリメントまたはデクリメントするメモリアドレスカウンタ回路（１０３）と、ホストインターフェース回路（１０２）からレジスタライトアドレスとレジスタライトデータを受けるレジスタ設定回路（１０４）と、表示を行うための基準クロックとなる表示リードクロック信号を発生する表示リードクロック発生回路（１０５）と、表示リードクロック信号発生回路（１０５）より出力される表示リードクロック信号をカウントする表示用水平方向カウンタ回路（１０６）と、表示用水平方向カウンタ回路（１０６）の出力信号をデコードして表示リード信号と表示ラインデータ転送信号とを出力する水平カウンタデコード回路（１０７）と、表示用水平方向カウンタ回路（１０６）の所定の出力値を受けてインクリメントまたはデクリメントする表示用垂直方向カウンタ回路（１０８）と、表示用垂直方向カウンタ回路（１０８）の出力およびメモリアドレスカウンタ（１０３）の出力をデコードしてメモリライトアドレスと表示リードアドレスとを出力するカウンタデコード回路（１０９）と、カウンタデコード回路（１０９）から出力されるメモリライトアドレスと表示リードアドレスとを入力として、メモリライトアドレスと表示リードアドレスとが一致しているか否かを判断するアドレス一致検出回路（１１０）と、水平カウンタデコード回路（１０７）の出力を基にアクセス競合監視期間を規定するパルスを発生するアクセス競合監視期間パルス発生回路（１１１）と、アドレス一致検出回路（１１０）の出力とアクセス競合監視期間パルス発生回路（１１１）の出力とにより表示リードアドレスとメモリライトアドレスとが競合しているかどうかを判定するアドレス競合判定回路（１１２）と、水平カウンタデコード回路（１０７）から出力される表示リード信号と表示ラインデータ転送信号とアドレス競合判定回路（１１２）の出力とを入力としてアクセス競合監視期間中、競合発生時、次ラインに移動せずに、同一ライン再表示リード処理を行う同一ライン再表示リード処理回路（１１４）と、水平カウンタデコード回路（１０７）から出力される表示リード信号と表示ラインデータ転送信号と表示用垂直方向カウンタ回路（１０８）の出力値とにより通常の表示リード処理を行う通常リード処理回路（１１５）と、同一ライン再表示リード処理回路（１１４）から出力される表示リード信号と通常リード処理回路（１１５）から出力される表示リード信号とのどちらか一方をレジスタ設定回路（１０４）の出力によって選択的に出力するリトライ表示リード選択回路（１１８）と、同一ライン再表示リード処理回路（１１４）から出力される表示ラインデータ転送信号と通常リード処理回路（１１５）から出力される表示ラインデータ転送信号とのどちらか一方をレジスタ設定回路（１０４）の出力によって選択的に出力するリトライラインデータ転送選択回路（１１９）と、ホストインターフェース回路（１０２）の出力と、メモリアドレスカウンタ回路（１０３）の出力と表示用垂直方向カウンタ回路（１０８）の出力とリトライ表示リード選択回路（１１８）の出力とリトライラインデータ転送選択回路（１１９）の出力を入力として画像表示装置に表示させる表示データを記憶するメモリ回路（１２０）と、メモリ回路（１２０）の出力と、リトライラインデータ転送選択回路（１１９）の出力を入力とし、メモリ回路（１２０）の出力をライン単位で保持し、出力を画像表示装置へ供給するラインラッチ回路（１２１）とを備えている。
【００３３】
この構成によれば、アドレス一致検出回路（１１０）と、アクセス競合監視期間パルス発生回路（１１１）と、アドレス競合判定回路（１１２）と、同一ライン再表示リード処理回路（１１４）とを設けて、メモリ回路（１２０）に対するメモリライトアドレスと表示リードアドレスとの競合の発生時に、つまりメモリ回路（１２０）の同一アドレスに対する表示データの更新のための書き込みと画像表示のための表示データの読み出しのアクセス競合の検出時に、次ラインに移動せずに、同一ライン再表示リード処理を行うように表示リード信号とラインデータ転送信号とを発生させ、表示リード信号とラインデータ転送信号をメモリ回路（１２０）に供給するとともに、メモリ回路（１２０）の読み出しデータをライン単位で保持するラインラッチ回路（１２１）にラインデータ転送信号を供給するようにしたので、アクセス競合が発生したラインについて再表示を行うことができる。その結果、ホストコンピュータからのライトアクセスと画像表示装置側から表示リードアクセスの競合による画面への誤ったデータ表示を防ぐことができる。
【００３４】
請求項９記載の発明の画像表示装置は、ホストコンピュータ（１０１）と、ホストコンピュータ（１０１）との間で表示データの受け渡しを行うホストインターフェース回路（１０２）と、ホストインターフェース回路（１０２）からライトアドレスを受け、アドレスをインクリメントまたはデクリメントするメモリアドレスカウンタ回路（１０３）と、ホストインターフェース回路（１０２）からレジスタライトアドレスとレジスタライトデータを受けるレジスタ設定回路（１０４）と、表示を行うための基準クロックとなる表示リードクロック信号を発生する表示リードクロック発生回路（１０５）と、表示リードクロック信号発生回路（１０５）より出力される表示リードクロック信号をカウントする表示用水平方向カウンタ回路（１０６）と、表示用水平方向カウンタ回路（１０６）の出力信号をデコードして表示リード信号と表示ラインデータ転送信号とを出力する水平カウンタデコード回路（１０７）と、表示用水平方向カウンタ回路（１０６）の所定の出力値を受けてインクリメントまたはデクリメントする表示用垂直方向カウンタ回路（１０８）と、表示用垂直方向カウンタ回路（１０８）の出力およびメモリアドレスカウンタ（１０３）の出力をデコードしてメモリライトアドレスと表示リードアドレスとを出力するカウンタデコード回路（１０９）と、カウンタデコード回路（１０９）から出力されるメモリライトアドレスと表示リードアドレスとを入力として、メモリライトアドレスと表示リードアドレスとが一致しているか否かを判断するアドレス一致検出回路（１１０）と、水平カウンタデコード回路（１０７）の出力を基にアクセス競合監視期間を規定するパルスを発生するアクセス競合監視期間パルス発生回路（１１１）と、アドレス一致検出回路（１１０）の出力とアクセス競合監視期間パルス発生回路（１１１）の出力とにより表示リードアドレスとメモリライトアドレスとが競合しているかどうかを判定するアドレス競合判定回路（１１２）と、ホストインターフェース回路（１０２）からのメモリライトクロックとアドレス競合判定回路（１１２）の出力とを入力としてアクセス競合監視期間中において、アクセス競合発生時、メモリライトクロックを基に表示リード信号とラインデータ転送信号とを発生させるホストリトライパルス発生回路（１１３）と、水平カウンタデコード回路（１０７）から出力される表示リード信号と表示ラインデータ転送信号とアドレス競合判定回路（１１２）の出力とを入力としてアクセス競合監視期間中、競合発生時、次ラインに移動せずに、同一ライン再表示リード処理を行う同一ライン再表示リード処理回路（１１４）と、水平カウンタデコード回路（１０７）から出力される表示リード信号と表示ラインデータ転送信号と表示用垂直方向カウンタ回路（１０８）の出力値とにより通常の表示リード処理を行う通常リード処理回路（１１５）と、ホストリトライパルス発生回路（１１３）から出力される表示リード信号と同一ライン再表示リード処理回路（１１４）から出力される表示リード信号のうち、ホストリトライパルス発生回路（１１３）から出力される表示リード信号のみを出力する状態と、同一ライン再表示リード処理回路（１１４）から出力される表示リード信号のみを出力する状態と、ホストリトライパルス発生回路（１１３）から出力される表示リード信号と同一ライン再表示リード処理回路（１１４）から出力される表示リード信号との両方を有効にして出力する状態との何れかをレジスタ設定回路（１０４）の出力によって選択する表示リード選択回路（１１６）と、ホストリトライパルス発生回路（１１３）から出力される表示ラインデータ転送信号と同一ライン再表示リード処理回路（１１４）から出力される表示ラインデータ転送信号のうち、ホストリトライパルス発生回路（１１３）から出力される表示ラインデータ転送信号のみを出力する状態と、同一ライン再表示リード処理回路（１１４）から出力される表示ラインデータ転送信号のみを出力する状態と、ホストリトライパルス発生回路（１１３）から出力される表示ラインデータ転送信号と同一ライン再表示リード処理回路（１１４）から出力される表示ラインデータ転送信号との両方を有効にして出力する状態との何れかをレジスタ設定回路（１０４）の出力によって選択するラインデータ転送選択回路（１１７）と、表示リード選択回路（１１６）から出力される表示リード信号と通常リード処理回路（１１５）から出力される表示リード信号とのどちらか一方をレジスタ設定回路（１０４）の出力によって選択的に出力するリトライ表示リード選択回路（１１８）と、ラインデータ転送選択回路（１１７）から出力される表示ラインデータ転送信号と通常リード処理回路（１１５）から出力される表示ラインデータ転送信号とのどちらか一方をレジスタ設定回路（１０４）の出力によって選択的に出力するリトライラインデータ転送選択回路（１１９）と、ホストインターフェース回路（１０２）の出力と、メモリアドレスカウンタ回路（１０３）の出力と表示用垂直方向カウンタ回路（１０８）の出力とリトライ表示リード選択回路（１１８）の出力とリトライラインデータ転送選択回路（１１９）の出力を入力として画像表示装置に表示させる表示データを記憶するメモリ回路（１２０）と、メモリ回路（１２０）の出力と、リトライラインデータ転送選択回路（１１９）の出力を入力とし、メモリ回路（１２０）の出力をライン単位で保持し、出力を画像表示装置へ供給するラインラッチ回路（１２１）とを備えている。
【００３５】
この構成によれば、アドレス一致検出回路（１１０）と、アクセス競合監視期間パルス発生回路（１１１）と、アドレス競合判定回路（１１２）と、ホストリトライパルス発生回路（１１３）と、同一ライン再表示リード処理回路（１１４）と、を設けて、アドレス一致検出回路（１１０）と、アクセス競合監視期間パルス発生回路（１１１）と、アドレス競合判定回路（１１２）と、ホストリトライパルス発生回路（１１３）とを設けて、メモリ回路（１２０）に対するメモリライトアドレスと表示リードアドレスとの競合の発生時に、つまりメモリ回路（１２０）の同一アドレスに対する表示データの更新のための書き込みと画像表示のための表示データの読み出しのアクセス競合の検出時に、メモリライトクロックを基に表示リード信号とラインデータ転送信号とを発生させ、メモリ回路（１２０）に供給するとともに、メモリ回路（１２０）の読み出しデータをライン単位で保持するラインラッチ回路（１２１）にラインデータ転送信号を供給するようにし、または次ラインに移動せずに、同一ライン再表示リード処理を行うように表示リード信号とラインデータ転送信号とを発生させ、表示リード信号とラインデータ転送信号をメモリ回路（１２０）に供給するとともに、メモリ回路（１２０）の読み出しデータをライン単位で保持するラインラッチ回路（１２１）にラインデータ転送信号を供給するようにしたので、アクセス競合が発生したラインについて表示データをメモリ回路（１２０）から読み出してラインラッチ回路（１２１）へ転送することができ、またアクセス競合が発生したラインについて再表示を行うことができる。その結果、ホストコンピュータからのライトアクセスと画像表示装置側から表示リードアクセスの競合による画面への誤ったデータ表示を防ぐことができる。
【００３６】
請求項１０記載の発明の画像表示装置は、請求項７または９記載の画像表示装置において、アドレス競合判定回路（１１２）の出力により競合判定時に、ホストリトライパルス発生回路（１１３）から表示リード信号とラインデータ転送信号を競合発生の都度、対で発生してメモリ回路（１２０）へ出力させることにより、メモリ回路（１２０）に対する表示データ書き込み時に常にラインラッチ回路（１２１）に最新の更新データを転送し直すようにしている。
【００３７】
この構成によれば、アドレス競合判定回路（１１２）の出力により競合判定時に、ホストリトライパルス発生回路（１１３）から表示リード信号とラインデータ転送信号を競合発生の都度、対で発生してメモリ回路（１２０）へ出力させることにより、メモリ回路（１２０）に対する表示データ書き込み時に常にラインラッチ回路（１２１）に最新の更新データを転送し直すので、アクセス競合による誤ったデータを表示させるのをより確実に避けることができる。
【００３８】
請求項１１記載の発明の画像表示装置は、請求項８または９記載の画像表示装置において、アドレス競合判定回路（１１２）の出力により競合判定時、同一ライン再表示リード処理回路（１１４）により速やかに同一ラインを再表示処理させることにより、ホストコンピュータからのアクセスと表示リード側からのアクセス競合による誤ったデータを表示させることなく、メモリ回路（１２０）に保持されている最新データをラインラッチ回路（１２１）に転送し直して競合終了後の最新データを表示するようにしている。
【００３９】
この構成によれば、アドレス競合判定回路（１１２）の出力により競合判定時、同一ライン再表示リード処理回路（１１４）により速やかに同一ラインを再表示処理させることにより、メモリ回路（１２０）に保持されている最新データをラインラッチ回路（１２１）に転送し直して競合終了後の最新データを表示するので、ホストコンピュータからのアクセスと表示リード側からのアクセス競合による誤ったデータを表示させるのをより確実に避けることができる。
【００４０】
請求項１２記載の発明の画像表示装置は、請求項１１記載の画像表示装置において、同一ライン再表示リード処理回路（１１４）は同一ラインを再表示処理させる回数を任意に設定する手段を有する。
【００４１】
この構成によれば、再表示処理を無限に行わせることも可能であるし、回数設定をすることで表示品位を保てる範囲内に限定し、表示画像のフレーム周波数の低下を抑えることができる。
【００４２】
請求項１３記載の発明の画像表示装置は、請求項１１または１２記載の画像表示装置において、同一ライン再表示リード処理回路（１１４）で同一ラインを再表示処理させることによりホストコンピュータ（１０１）からのメモリ回路（１２０）への表示データ転送周期とメモリ回路（１２０）に対する表示リードアクセス周期の位相関係を強制的にずらしている。
【００４３】
この構成によれば、同一ライン再表示リード処理回路（１１４）で同一ラインを再表示処理させることによりホストコンピュータ（１０１）からのメモリ回路（１２０）への表示データ転送周期とメモリ回路（１２０）に対する表示リードアクセス周期の位相関係を強制的にずらしているので、次に同一アドレスのアクセス競合の発生する頻度を軽減することができる。
【００４４】
請求項１４記載の発明の画像表示装置は、請求項９記載の画像表示装置において、アドレス競合判定回路（１１２）の出力により競合判定時に、ホストリトライパルス発生回路（１１３）から表示リード信号とラインデータ転送信号を競合発生の都度、対で発生してメモリ回路（１２０）へ出力することにより、メモリ回路（１２０）に対する表示データ書き込み時に常にラインラッチ回路（１２１）に最新の更新データを転送し直すようにしている。また、アドレス競合判定回路（１１２）の出力により競合判定時、同一ライン再表示リード処理回路（１１４）により速やかに同一ラインを再表示処理させることにより、アクセス競合による誤ったデータを表示させることなく、メモリ回路（１２０）に保持されている最新データをラインラッチ回路（１２１）に転送し直して競合終了後の最新データを表示するようにしている。
【００４５】
この構成によれば、請求項１０または１１と同様に、アクセス競合による誤ったデータを表示させるのをより確実に避けることができる。
【００４６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００４７】
（実施の形態）
図１は、本発明の実施の形態における液晶表示装置およびその制御方法を構成する回路を示す図である。
【００４８】
図１において、１０１はホストコンピュータである。
【００４９】
１０２はホストコンピュータ１０１との間で表示データの受け渡しを行うホストインターフェース回路である。
【００５０】
１０３はホストインターフェース回路１０２からライトアドレスを受け、アドレスをインクリメントまたはデクリメントするメモリアドレスカウンタ回路である。具体的には、メモリアドレスカウンタ回路１０３は、ホストインターフェース回路１０２から受けたライトアドレスを初期値としてアドレスを増加もしくは減少させる。このように構成しているのは以下のような理由があるからである。画面あるいは全画面のある範囲内だけを書き換える（例えば静止画面の一部の領域を動画表示など）場合などでは、初期値設定後に自動アドレス更新が行われる。インクリメント／デクリメントは、液晶パネルを回転した時など画面の上下、左右の関係が変わることを考慮しているためである。
【００５１】
１０４はホストインターフェース回路１０２からレジスタライトアドレスとレジスタライトデータを受けるレジスタ設定回路である。
【００５２】
１０５は表示を行うための基準クロックとなる表示リードクロック信号を発生する表示リードクロック発生回路である。
【００５３】
１０６は表示リードクロック信号発生回路１０５より出力される表示リードクロック信号をカウントする水平方向カウンタ回路である。上記の表示リードクロック信号は、図示はしていないが、水平方向カウンタ回路１０６へ入力されるだけでなく、表示リードクロックで動作する他の回路にも供給されている。
【００５４】
１０７は表示用水平方向カウンタ回路１０６の出力信号をデコードして表示リード信号と表示ラインデータ転送信号とを出力する水平カウンタデコード回路である。上記の表示リード信号は表示を行うために表示リードバスを初期化するための信号である。それとともにラインラッチ回路１２１の入力までデータは伝達（転送）される。表示ラインデータ転送信号はラインラッチ回路１２１のゲートを開いてデータを取り込み、閉じるもので、表示ラインデータ転送信号が出た後はデータは固定される。表示データがアドレス競合の影響を受けるのは表示リードバスが初期化されて表示ラインデータ転送信号が出るまでの期間にホストアクセスによりデータが更新された場合である。
【００５５】
１０８は表示用水平方向カウンタ回路１０６の所定の出力値を受けてインクリメントまたはデクリメントする表示用垂直方向カウンタ回路である。
【００５６】
１０９は表示用垂直方向カウンタ回路１０８の出力およびメモリアドレスカウンタ１０３の出力をデコードしてメモリライトアドレスと表示リードアドレスとを出力するカウンタデコード回路である。
【００５７】
ここで、表示リードアドレスと図１の表示用垂直方向カウンタ回路１０８の出力との関係、およびメモリライトアドレスと図１のメモリアドレスカウンタ回路１０３の出力との関係について説明する。大きな動作的な意味合いとしては表示用垂直方向カウンタ回路１０８の出力＝表示リードアドレスである。ところが、カウントアップするタイミングは実際には異なる。表示用垂直方向カウンタ回路１０８は表示用水平方向カウンタ回路１０６のカウント値が０でカウント値の更新をする。表示リードアドレスは表示用垂直方向カウンタ回路１０８でカウント値が更新された後、表示用水平方向カウンタ回路１０６のカウント値が２のときに反映（カウント動作）される。アクセス競合があった場合は、アドレス一致検出信号３１０を検知すると、表示リードアドレスは表示用水平方向カウンタ回路１０６のカウント値が２であっても更新しない。
【００５８】
カウンタデコード回路１０９の動作としては、上記の動作も含めていて、アドレス一致検出回路１１０で一致検出を行うために出力ビット幅を合わせることを行っている。
【００５９】
メモリアドレスカウンタ回路１０３ではメモリ領域のＸアドレスとＹアドレスを出力する。カウンタデコード回路１０９ではそのうちのＹアドレスのカウンタ出力と表示用垂直方向カウンタ回路１０８の出力である表示ラインアドレスのカウンタ出力を取り込んだブロック回路であり、表示用垂直方向カウンタ回路１０８はブランキング期間もカウントするのでメモリアドレスカウンタ回路１０３と表示用垂直方向カウンタ回路１０８の出力ビット数は異なる場合が考えられるので、その対策用のブロックである。出力ビット数が異ならない場合もある。
【００６０】
メモリアドレスカウンタ回路１０３はメモリ回路１２０にアクセスするため、Ｘ方向のアドレスとＹ方向のアドレスを生成する。そのうちのＹ方向のアドレスについて表示用垂直方向カウンタ回路１０８とビット数を揃えたあとの出力をメモリライトアドレスと言っている。
【００６１】
１１０はカウンタデコード回路１０９から出力されるメモリライトアドレスと表示リードアドレスとを入力として、メモリライトアドレスと表示リードアドレスとが一致しているか否かを判断するアドレス一致検出回路である。
【００６２】
１１１は水平カウンタデコード回路１０７の出力を基にアクセス競合監視期間を規定するパルスを発生するアクセス競合監視期間パルス発生回路である。
【００６３】
１１２はアドレス一致検出回路１１０の出力とアクセス競合監視期間パルス発生回路１１１の出力とにより表示リードアドレスとメモリライトアドレスとが競合しているかどうかを判定するアドレス競合判定回路である。
【００６４】
１１３はホストインターフェース回路１０２からのメモリライトクロックとアドレス競合判定回路１１２の出力とを入力としてアクセス競合監視期間中において、アクセス競合発生時、メモリライトクロックを基に表示リード信号とラインデータ転送信号とを発生させるホストリトライパルス発生回路である。
【００６５】
１１４は水平カウンタデコード回路１０７から出力される表示リード信号と表示ラインデータ転送信号とアドレス競合判定回路１１２の出力とを入力としてアクセス競合監視期間中、競合発生時、次ラインに移動せずに、同一ライン再表示リード処理を行う同一ライン再表示リード処理回路である。
【００６６】
１１５は水平カウンタデコード回路１０７から出力される表示リード信号と表示ラインデータ転送信号と表示用垂直方向カウンタ回路１０８の出力値とにより通常の表示リード処理を行う通常リード処理回路である。
【００６７】
１１６はホストリトライパルス発生回路１１３から出力される表示リード信号と同一ライン再表示リード処理回路１１４から出力される表示リード信号のうち、ホストリトライパルス発生回路１１３から出力される表示リード信号のみを出力する状態と、同一ライン再表示リード処理回路１１４から出力される表示リード信号のみを出力する状態と、ホストリトライパルス発生回路１１３から出力される表示リード信号と同一ライン再表示リード処理回路１１４から出力される表示リード信号との両方を有効にして出力する状態とをレジスタ設定回路１０４の出力によって選択する表示リード選択回路である。
【００６８】
１１７はホストリトライパルス発生回路１１３から出力される表示ラインデータ転送信号と同一ライン再表示リード処理回路１１４から出力される表示ラインデータ転送信号のうち、ホストリトライパルス発生回路１１３から出力される表示ラインデータ転送信号のみを出力する状態と、同一ライン再表示リード処理回路１１４から出力される表示ラインデータ転送信号のみを出力する状態と、ホストリトライパルス発生回路１１３から出力される表示ラインデータ転送信号と同一ライン再表示リード処理回路１１４から出力される表示ラインデータ転送信号との両方を有効にして出力する状態とをレジスタ設定回路１０４の出力によって選択するラインデータ転送選択回路である。
【００６９】
上記の表示リード選択回路１１６およびラインデータ転送選択回路１１７の選択動作について説明する。上記の選択回路１１６，１１７において、両方を有効にするというのは、ホストリトライ（ライト時には常に書き込み後のデータを再度表示し直す）と、表示リトライ（表示ラインを次ラインに移らずに同一ラインを再度表示し直す）を両方、同時に動作を行わせるということである。
【００７０】
ホストリトライでは、対で表示リード信号とラインデータ転送信号を発生させるため、両パルス間は一定の時間差がある。ホストアクセスがこの一定の時間差よりも早いサイクルでアクセスした場合、ホストリトライ動作は有効にならなくなるが、表示リトライ動作は有効であるので、誤データ表示を防ぐことができる。
【００７１】
上記の選択回路１１６，１１７における選択動作の組み合わせとしては、以下の３つがある。
【００７２】
ａ．ホストリトライ動作のみの場合
ｂ．表示リトライ動作のみの場合
ｃ．ホストリトライ動作／表示リトライ動作の場合（両方有効）。
【００７３】
１１８は表示リード選択回路１１６から出力される表示リード信号と通常リード処理回路１１５から出力される表示リード信号とのどちらか一方をレジスタ設定回路１０４の出力によって選択的に出力するリトライ表示リード選択回路である。
【００７４】
１１９はラインデータ転送選択回路１１７から出力される表示ラインデータ転送信号と通常リード処理回路１１５から出力される表示ラインデータ転送信号とのどちらか一方をレジスタ設定回路１０４に出力によって選択的に出力するリトライラインデータ転送選択回路である。
【００７５】
１２０はホストインターフェース回路１０２の出力と、メモリアドレスカウンタ回路１０３の出力と表示用垂直方向カウンタ回路１０８の出力とリトライ表示リード選択回路１１８の出力とリトライラインデータ転送選択回路１１９の出力を入力として液晶表示装置に表示させる表示データを記憶するメモリ回路である。メモリ回路１２０において、ＮＲＥはリードイネーブル信号、ＤＯＵＴはデータ出力、ＮＣＳはチップセレクト信号、ＤＩＮはデータ入力、ＮＷＥはライトイネーブル信号、ＸＡＤＲは水平アドレス、ＹＡＤＲは垂直アドレス、ＭＣＫはメモリライトクロック、ＮＬＲＤは表示ラインリード信号、ＬＡＤＲはラインアドレスである。
【００７６】
１２１はメモリ回路１２０の出力（表示リードデータ出力）と、リトライラインデータ転送選択回路１１９の出力（表示ラインデータ転送信号ＬＤ）を入力とし、出力を液晶表示装置の駆動回路部へ供給するラインラッチ回路である。
【００７７】
つぎに、この液晶表示装置の動作について説明する。
【００７８】
ホストコンピュータ１０１からのライトアクセス要求はホストインターフェース回路１０２に入力される。入力されたアクセス要求のアドレス信号は、メモリアドレスカウンタ回路１０３に入力される。その後アクセス要求に応じてメモリアドレスカウンタ回路１０３は動作し、メモリ回路１１８への物理アドレス値を順次更新する。
【００７９】
また、ホストインターフェース回路１０２は、レジスタライトアドレスとレジスタライトデータとを出力し、レジスタ設定回路１０４に動作コマンドを設定する。表示リード選択回路１１６、ラインデータ転送選択回路１１７、リトライ表示リード選択回路１１８、リトライラインデータ転送選択回路１１９および同一ライン再表示処理回路１１４は、レジスタ設定回路１０４の各出力、つまり設定された動作コマンドにしたがって動作する。
【００８０】
上記の各選択回路１１６〜１１９の選択動作について具体的に説明する。ホストリトライのときに対で発生させるパルスとして、表示リード信号とラインデータ転送信号の２つの信号がある。また、表示リトライ動作時に必要な信号としても、表示リード信号とラインデータ転送信号の２つがある。どちらの信号を通すかを選択する場合、あるいはどちらの信号も通す、またはホストリトライも表示リトライも両方とも動作をさせない（＝従来動作）という選択を上記選択回路では行う。
【００８１】
そして、この選択動作は、初めにレジスタ設定回路１０４で設定した状態に固定される。その設定状態によって、通常リード処理回路１１５＋同一ライン再表示リード処理回路１１５などの組み合わせが選択されるようになる。
【００８２】
表示リードクロック発生回路１０５で表示リードクロック信号が生成され、表示用水平方向カウンタ回路１０６に入力される。表示用水平方向カウンタ回路１０６は、表示リードクロック信号の入力の都度、カウンタ値を更新する。表示用水平方向カウンタ回路１０６の出力は水平方向カウンタデコード回路１０７および表示用垂直方向カウンタ回路１０８に入力される。水平方向カウンタデコード回路１０７は表示用水平方向カウンタ回路１０６の出力値をデコードして、表示リード信号と表示ラインデータ転送信号とを出力するする。また、表示用垂直方向カウンタ回路１０８は、表示用水平方向カウンタ回路１０６の出力値が所定値に達する毎にカウントアップまたはカウントダウンする。
【００８３】
表示用垂直方向カウンタ回路１０８の出力およびメモリアドレスカウンタ回路の出力はカウンタデコード回路１０９に入力され、それぞれ表示リードアドレスとメモリライトアドレスを出力する。
【００８４】
カウンタデコード回路１０９の出力はアドレス一致検出回路１１０に入力される。アドレス一致検出回路１１０は表示リードアドレスとメモリライトアドレスを比較し、両アドレスが一致しているか否かを判断して出力する。
【００８５】
水平方向カウンタデコード回路１０７の出力はアクセス競合監視期間パルス発生回路１１１に入力される。アクセス競合監視期間パルス発生回路１１１の出力およびアドレス一致検出回路１１０の出力はアドレス競合判定回路１１２へ入力される。アドレス競合判定回路１１２は競合が発生したかどうかを判定し、その結果を出力する。
【００８６】
アドレス競合判定回路１１２の出力およびホストインターフェース回路１０２の出力よりメモリライトクロックはホストリトライパルス発生回路１１３に入力され、アドレス競合判定回路１１２の出力結果に応じて、メモリライトクロックより表示リード信号およびラインデータ転送信号を対で発生させる。
【００８７】
また、アドレス競合判定回路１１２の出力および水平方向カウンタデコード回路１０７の出力１０７、およびレジスタ設定回路１０４の出力は同一ライン再表示リード処理回路に入力され、アドレス競合判定回路１１２の出力結果に応じて、つまりアドレス競合が発生したときに、競合が発生したラインのラインデータ転送信号を再発生させる処理を行う。
【００８８】
また、アドレス競合検出時は、同一ライン再表示リード処理回路１１４によって水平方向カウンタスキップ信号（図３−３０７）を出力し、表示用水平方向カウンタ回路１０６において水平方向カウンタスキップ信号（図３−３０７）を受け取ると水平方向カウンタ値を（Ｎ−１）までスキップする。
【００８９】
水平方向カウンタデコード回路１０７の出力および表示用垂直方向カウンタ回路１０８の出力は、通常リード処理回路１１５に入力される。通常リード処理回路１１５は、通常のリード処理を行う。これによって、液晶表示装置に表示データが画像として表示される。
【００９０】
ホストリトライパルス発生回路１１３の出力と同一ライン再表示リード処理回路１１４の出力は表示リード選択回路１１６に入力され、レジスタ設定回路１０４の出力に従って表示リード選択回路１１６の出力が決定される。具体的に説明すると、ホストリトライパルス発生回路１１３から出力される表示リード信号と同一ライン再表示リード処理回路１１４から出力される表示リード信号のうち、ホストリトライパルス発生回路１１３から出力される表示リード信号のみを出力する状態と、同一ライン再表示リード処理回路１１４から出力される表示リード信号のみを出力する状態と、ホストリトライパルス発生回路１１３から出力される表示リード信号と同一ライン再表示リード処理回路１１４から出力される表示リード信号との両方を有効にして出力する状態とがレジスタ設定回路１０４の出力によって選択される。
【００９１】
また、表示リード選択回路１１６の出力と通常リード処理回路１１５の出力はリトライ表示リード選択回路１１８に入力され、レジスタ設定回路１０４の出力によってリトライ表示リード選択回路１１８の出力が決定される。具体的に説明すると、表示リード選択回路１１６から出力される表示リード信号と通常リード処理回路１１５から出力される表示リード信号とのどちらか一方がレジスタ設定回路１０４の出力によって選択的に出力される。
【００９２】
同様にして、ホストリトライパルス発生回路１１３の出力と同一ライン再表示リード処理回路１１４の出力はラインデータ転送選択回路１１７に入力され、レジスタ設定回路１０４の出力に従ってラインデータ転送選択回路１１７の出力は決定される。具体的に説明すると、ホストリトライパルス発生回路１１３から出力される表示ラインデータ転送信号と同一ライン再表示リード処理回路１１４から出力される表示ラインデータ転送信号のうち、ホストリトライパルス発生回路１１３から出力される表示ラインデータ転送信号のみを出力する状態と、同一ライン再表示リード処理回路１１４から出力される表示ラインデータ転送信号のみを出力する状態と、ホストリトライパルス発生回路１１３から出力される表示ラインデータ転送信号と同一ライン再表示リード処理回路１１４から出力される表示ラインデータ転送信号との両方を有効にして出力する状態とがレジスタ設定回路１０４の出力によって選択される。
【００９３】
また、ラインデータ転送選択回路１１７の出力と通常リード処理回路１１５出力とがリトライラインデータ転送選択回路１１９に入力され、レジスタ設定回路１０４の出力によってリトライラインデータ転送選択回路１１９の出力は決定される。具体的に説明すると、ラインデータ転送選択回路１１７から出力される表示ラインデータ転送信号と通常リード処理回路１１５から出力される表示ラインデータ転送信号とのどちらか一方がレジスタ設定回路１０４に出力によって選択的に出力される。
【００９４】
これにより、アクセス競合発生時には、ライト時に常に表示データを最新の状態に更新するかどうかを選択することが可能となる。また、アクセス競合発生時に、同一ライン再表示処理をするか、しないかを選択することができる。
【００９５】
アクセス競合が発生していないときは通常リード処理が行われる。
【００９６】
ホストリトライの場合は、対で発生させるパルスを出すか出さないかの選択と通常リード処理回路の選択をすればよい。
【００９７】
また、表示リトライの場合は、アクセス競合が起きた場合と起きない場合とで随時、切り替わることが必要である。図１では、通常リード処理回路１１５と同一ライン再表示リード処理回路１１４とが、論理和的な構成になるよう、レジスタでは選択しておく。そして、アクセス競合が発生した時は、アドレス競合判定回路１１２からの信号を同一ライン再表示リード処理回路１１４で受け、その信号を受けた場合は通常リード処理回路１１５の出力を無効にする処理信号を同一ライン再表示リード処理回路１１４からも出力する。具体的には、図３のアドレス一致検出信号３１０を同一ライン再表示リード処理回路１１４からも出力してラインデータ転送信号３１１のようにパルスを無効にする。
【００９８】
上記した選択回路１１６〜１１９は、選択回路という表現であっても、そのうちの１つだけを選択するというのではなく、組み合わせ選択をする選択回路となる。
【００９９】
そして、上記レジスタ設定回路１０４の出力の組み合わせにより、リトライ表示リード選択回路１１８のみ、あるいはリトライラインデータ転送選択回路１１９のみ、もしくはリトライ表示リード選択回路１１８、リトライラインデータ転送選択回路１１９の両方を出力することができることにより、アクセス競合の影響をうけた表示データの表示を回避させることが可能となる。
【０１００】
ここで、上記の選択回路１１６〜１１９の選択動作についてさらに説明する。ホストリトライでは、対で表示リード信号とラインデータ転送信号を発生させるため、パルス間は一定の時間差がある。ホストアクセスがこの一定の時間差よりも早いサイクルでアクセスした場合、ホストリトライ動作は有効にならなくなる。このような場合には表示リトライ動作を選択することで誤データの表示を防ぐことができる。逆に、ホストアクセスのサイクルが遅い場合は、表示リトライを行うと、リトライしているラインの時間が長くなるため、画像表示のフレーム周波数の低下を招いて表示品位を落とす可能性があるため、このような場合はホストリトライ動作を選択したほうが誤データ表示を防ぐことができる。両方出力する場合というのは、上記ホストアクセスサイクルの判断が微妙な場合に選択することで両方の効果を得られるので、誤データ表示を防ぐことができる。
【０１０１】
リトライ動作を行うにあたって、通常リード処理回路の出力は、常に論理和的に扱われる。ホストリトライのみを選択した場合でもホストアクセスがない場合は通常のリード処理をしなければならない。表示リトライの場合のみを選択した場合でもアクセス競合が発生しなければ通常リード処理をしなければならない。
【０１０２】
ただ、論理和的に扱うといっても、アクセス競合が発生したときには、通常リード処理を無効にしてホストリトライの処理を優先させる、あるいは表示リトライ処理を優先させるなどのイネーブル信号のようなものをホストリトライパルス発生回路１１３や同一ライン再表示リード処理回路１１４より受け取り、無効化処理が行われる。
【０１０３】
レジスタ設定による選択としては、以下の３通りが考えられる。
【０１０４】
１．ホストリトライ処理をするかしないかで、する場合はホストリトライ処理＋通常リード処理回路を選択する。
【０１０５】
２．表示リトライ処理をするかしないかで、する場合は表示リトライ＋通常リード処理回路を選択する。
【０１０６】
３．１．および２．のどちらもリトライ処理をしない場合は通常リード処理回路を選択する。
【０１０７】
ホストインターフェース回路１０２の出力（チップセレクト信号、ライトデータ、メモリライトクロック）とリトライ表示リード選択回路１１８の出力（表示リード信号）とリトライラインデータ転送選択回路１１９の出力（表示ラインデータ転送信号）と表示用垂直方向カウンタ１０８の出力（ラインアドレス）は、メモリ回路１２０に入力され、表示データが記憶される。そして記憶された表示データはメモリ回路１２０の出力としてリトライラインデータ転送選択回路１１９の出力（表示ラインデータ転送信号）によってラインラッチ回路１２１にライン単位で入力される。ラインラッチ回路１２１の出力はＬＣＤ駆動回路部へ伝播される。
【０１０８】
ここで、ホストリトライパルス発生回路１１３と同一ライン再表示リード処理回路１１４の動作について説明する。
【０１０９】
図２はホストリトライパルス発生回路１１３を中心とした具体的動作例を示すタイミングチャートである。
【０１１０】
図２において、２０１は表示リードクロック信号発生回路１０５から出力される表示リードクロック信号である。２０２は表示用水平方向カウンタ回路１０６から出力される水平方向カウンタ信号である。２０３は通常リード処理回路１１５から出力される表示リード信号である。２０４は通常リード処理回路１１５から出力されるラインデータ転送信号である。２０５はカウンタデコード回路１０９から出力される表示リードアドレス信号である。２０６はアクセス競合期間パルス発生回路１１１から出力されるアクセス競合監視期間パルス信号である。２０７はカウンタデコード回路１０９から出力されるメモリライトアドレス信号である。２０８はアドレス一致検出回路１１０から出力されるアドレス一致検出信号である。２０９はホストインターフェース回路１０２から出力されるメモリライトクロック信号、２１０はホストリトライパルス発生回路１１３から出力される表示リード信号、２１１はホストリトライパルス発生回路１１３から出力されるラインデータ転送信号である。
【０１１１】
以下、ホストリトライパルス発生回路１１３によるリトライ動作について説明する。表示リードクロック信号２０１によって水平方向カウンタ信号２０２は順次カウントアップし、カウンタ値が所定の値Ｎになるとゼロ値に戻る。表示リード信号２０３は水平方向カウンタ信号２０２の値がＮになると、ハイレベルのパルスが発生する。ラインデータ転送信号２０４は水平方向カウンタ信号２０２の値が１になると、ハイレベルのパルスが発生する。
【０１１２】
アクセス競合監視期間パルス２０６は、表示リード信号２０３の立ち上がりのタイミングＴ２０１からラインデータ転送信号２０４の立ち下がりのタイミングＴ２０２までの期間を規定する信号であり、この期間がアドレス競合の影響を受ける期間であることを示す。表示リードアドレス信号２０５がアドレスＭの時で、アクセス競合監視期間パルス２０６がアクティブな期間、すなわちタイミングＴ２０３からタイミングＴ２０４までの期間に、メモリライトアドレス２０７の信号がアドレスＭとなった場合、ハイレベルのアドレス一致検出信号２０８が発生する。アドレス一致検出信号２０８が発生すると、ホストリトライパルス発生回路１１３は、メモリライトクロック信号２０９に同期して表示リード信号２１０およびラインデータ転送信号２１１を発生する。
【０１１３】
この表示リード信号２１０およびラインデータ転送信号２１１が対で発生されることにより、タイミングＴ２０７の箇所でアクセス競合が発生するたびに、ラインラッチ回路１２１は、最新の情報に更新されるので、誤った表示データを表示することを防ぐことが可能となる。アクセス競合監視期間の開始タイミングＴ２０３でパルス対Ｔ２０８（表示リード信号２１０およびラインデータ転送信号２１１）を発生することでアクセス競合が発生しない場合は更新されないだけで通常の表示リードと同等の処理を行っている。
【０１１４】
ホストリトライの場合、アクセス競合監視期間に入るとまず、対で表示リード信号とラインデータ転送信号を出力して、表示リードデータの更新を行う。理由はアクセス競合監視期間に入ったため（＝通常の表示リード信号がきたため）である。アクセス競合監視期間に入るとすぐにアクセス競合に関係なくまず、表示データを更新することは重要で、以降、例えば、図２とは異なりアクセス競合が起きなかった場合、この最初に表示データを更新したことによりその表示ラインのデータをリードする（リフレッシュしたのと同じ）。もし、この最初の信号がなければ競合がない場合は何もパルスが出ないことになり、そうするとラインデータの転送信号も出ないため、表示ラインのラインカウントだけが更新され、表示データとしては１ライン前のラインデータ情報が続けて表示されることになってしまう。これを防ぐためにアクセス競合監視期間に入るとすぐに競合発生の有無に関係なく１回パルスを発生させている。
【０１１５】
図２ではホストリトライを行うので、同一ライン再表示リード処理回路１１４の出力は無効にする。従って、ホストリトライパルス発生回路１１３と通常リード処理回路の信号は有効状態となる。ただし、ホストリトライモードでの通常表示リード処理回路１１５の出力はアクセス競合監視期間パルスを生成させるのに利用する。
【０１１６】
図３は同一ライン再表示リード処理回路１１４を中心とした具体的動作例を示すタイミングチャートである。
【０１１７】
図３において、３０１は表示リードクロック信号発生回路１０５から出力される表示リードクロック信号である。３０２は表示用水平方向カウンタ回路１０６から出力される水平方向カウンタ信号である。３０３は通常リード処理回路１１５から出力される表示リード信号である。３０４は通常リード処理回路１１５から出力されるラインデータ転送信号である。３０５はカウンタデコード回路１０９から出力される表示リードアドレス信号である。３０６はアクセス競合期間パルス発生回路１１１から出力されるアクセス競合監視期間パルス信号である。３０７は水平方向カウンタスキップ信号である。３０８は表示用垂直方向カウンタ回路１０８から出力される表示用垂直方向カウンタ信号である。３０９はカウンタデコード回路１０９から出力されるメモリライトアドレス信号である。３１０はアドレス一致検出回路１１０から出力されるアドレス一致検出信号である。３１１は同一ライン再表示リード処理回路１１４から出力されるラインデータ転送信号である。３１２は同一ライン再表示リード処理回路による表示リードのアドレス状態を示したものである。Ｔ３０１はアクセス競合発生の表示ライン期間を示し、Ｔ３０２は同一ライン再表示リードライン期間を示し、Ｔ３０３は次の表示ライン期間を示している。
【０１１８】
表示用クロック信号３０１によって水平方向カウンタ信号３０２は順次更新され、カウンタ値が所定の値Ｎになるとゼロ値に戻る。表示リード信号３０３は水平方向カウンタ信号３０２の値がＮになると、ハイレベルのパルスが発生する。ラインデータ転送信号３０４は水平方向カウンタ信号３０２の値が１になると、ハイレベルのパルスが発生する。アクセス競合監視期間パルス信号３０６は表示リード信号３０１の立ち上がりからラインデータ転送信号３０４の立ち下がりまでの期間を規定する信号であり、この期間がアクセス競合の影響を受ける期間である。表示リードアドレス信号３０５の値がＭのときで、アクセス競合監視期間パルス信号３０６が有効の期間Ｔ３０４に、メモリライトアドレス信号３０９の値がＭとなった場合、ハイレベルのアドレス一致検出信号３１０が発生する。アドレス一致検出信号３１０が発生すると、同一ライン再表示リード処理回路１１４は、ラインデータ転送信号３１１はＴ３０６の箇所でハイレベルのパルスを発生させない処理をする。表示用垂直方向カウンタ信号３０８は、Ｍ＋１に更新されるが、ラインデータ転送信号３１１がタイミングＴ３０６では発生しないため、ラインデータは転送が行われず、表示リードアドレス３０５は表示用垂直方向カウンタ信号３０８の値を見ないため、Ｍラインにおける表示データを表示用垂直方向カウンタ信号３０８が（Ｍ＋１）に更新したあとでも、表示リードアドレス３０５はＭのままとなり同一ラインを再表示をさせる（Ｔ３０１、Ｔ３０２）。
【０１１９】
アドレス一致検出信号３１０が発生すると、水平方向カウンタスキップ信号３０７がタイミングＴ３０５で発生し、水平方向カウンタ信号３０２をＮ−１までスキップさせる。同一ライン再表示リードライン期間Ｔ３０２では水平方向カウンタスキップ信号３０７により水平方向カウンタ信号３０２の値が（Ｎ−１）スキップすると同時に表示用垂直方向カウンタ信号３０８の値は１つ前の値であるＭに戻される。その後、水平方向カウンタ信号３０２の値がゼロになったとき、表示用垂直方向カウンタ信号３０８は更新して（Ｍ＋１）のままとなる。
【０１２０】
さらに説明すると、垂直方向カウンタ値が直接表示ラインということではない。表示ラインは表示リードアドレス３０５の値である。回路内部の動作として表示用垂直方向カウンタ信号３０８は水平方向カウンタ信号３０２の最終端カウント値でカウントを更新する。ところがこの時点では表示ラインとしては表示リードアドレス３０５の値である。すなわちアクセス競合がなければ表示リードアドレス３０５は表示用垂直方向カウンタ信号３０８の値を見て更新するが、アクセス競合が発生した場合は、表示用垂直方向カウンタ信号３０８の値を見ないため、表示ラインは更新されない。
【０１２１】
ここで、図３における表示リードアドレス３０５と、表示用垂直カウンタ３０８と、ラインデータ転送信号３１１と、表示データ３１２の変化の詳細について説明する。表示用垂直カウンタ３０８は水平方向カウンタ３０２のカウント値がゼロでカウント値を更新する。そのカウント値を見て水平方向カウンタ３０２のカウント値が２のとき（＝ラインデータ転送信号３０４立下り）、表示リードアドレス３０５はカウント値を更新する。ところが、アドレス一致検出信号３１０がハイであれば、表示リードアドレス３０５はカウント値を更新しない。また、ラインデータ転送信号３１１はアドレス一致検出信号３１０がハイであるときはラインデータ転送信号３０４をマスクして符号３１１のようになる。そうすると、ラインデータ転送信号３１１は○印の位置で信号が出ないので、ラインラッチ回路１２１のデータは書き変わらず、したがって表示データはＭラインでの更新されないデータが表示されたままになる。つまり、図７の動作チャートで説明のようにラインデータ転送信号６２９がでなければラインラッチ回路の出力としては前のデータを出力したままとなる。そのため、表示データ３１２は図３のようになる。
【０１２２】
図３では、競合動作時の同一ライン再表示リード処理を説明しているため、表示リードアドレス３０５と表示用垂直方向カウンタ３０８で、値の変化が連動していないが、この点について詳しく説明する。
【０１２３】
表示リードアドレス３０５は現在表示しているラインのアドレスである。また、表示リードアドレス３０５は正常動作時はラインデータ転送信号３０４が出たあとの次の表示リードクロック３０１のタイミング（＝水平方向カウンタ値が２のとき）でカウント動作（ＵＰ／ＤＯＷＮ）する。それに対して、表示用垂直方向カウンタ信号３０８は通常は水平方向カウンタ信号３０２の値がゼロの時にカウント動作（ＵＰ／ＤＯＷＮ）をする。表示リードアドレス３０５は、ラインデータ転送信号３０４が出力されると次の表示リードクロック３０１に同期して表示用垂直方向カウンタ信号３０８の値を反映する。図３のラインデータ転送信号３０４は正常動作で出力するタイミングを表し、ラインデータ転送信号３１１は競合発生時と再表示リード処理および正常時の出力タイミングを表している。表示リードアドレス３０５はアドレス一致検出信号３１０が出力されたことに対応した、競合が発生したときのデコード値を表している。本来ならば表示用垂直方向カウンタ３０８は（Ｍ＋１）になっているので（Ｍ＋１）に更新しようとするが、ラインデータ転送信号３１１が出ていないために（Ｍ＋１）に更新されずにＭのままに保たれる。そのため、表示ラインは次ラインに進まず、同一のラインに対して再表示リード処理を行おうと水平方向カウンタスキップ信号３０７を出して水平方向カウンタ値をＮ−１にスキップし、再度、表示動作を試みる。その再表示動作時に再びアドレスが競合していなければ、ラインデータ転送信号３１１はＴ３０７を出して正常動作に復帰する。競合していればＴ３０２の期間のように繰り返しスキップ動作をする。
【０１２４】
ホストリトライモードでは、通常リード処理回路１１５の出力はアクセス競合監視期間パルスを生成するのに利用しており、表示用に通常の表示リード信号とラインデータ転送信号としては用いていない。ホストリトライモード時は対で発生させている表示リード信号とラインデータ転送信号を使用している。なお、ホストリトライモード時はアクセス競合監視期間の最初に対のパルスを発生させるので、これが通常リード処理の代わりをしていることになるので不要である。
【０１２５】
表示リトライモードでは、通常リード処理回路１１５の出力は使用しており、競合発生時に同一ライン再表示リード処理回路よりマスク信号が出て通常リード処理回路１１５の出力のラインデータ転送信号を無効にする。ホストリトライモードと表示リトライモードを併用する場合は、通常リード処理のパルスは毎ライン、ホストリトライでのアクセス競合監視期間の最初の対パルスで代用される。従って、表示リトライが発生しなくても通常リード処理は行われたと同じことがされている。表示リトライが発生した場合はラインデータ転送信号をマスクする処理は行われるが、すでに両方併用のレジスタ設定により通常リード処理の信号は使用されない状態にあるので、ラインデータ転送信号をマスクする以外の再表示リード処理が行われるだけである。
【０１２６】
ここで、図２と図３のアドレス一致検出信号３１０の違いについて説明する。図３では表示リトライモード時を説明している。表示リトライモードではアクセス競合監視期間３０６（＝表示リード信号３０３の立ち上がりからラインデータ転送信号３０４の立ち下がりまで）中にアクセス競合があるとアクセス競合監視期間３０６の終了後に、同一ラインに対して再表示リード処理を行う。そのため、アクセス競合監視期間３０６の期間中、１回でも起これば処理を行うので、アクセス競合監視期間３０６の期間中、何度競合があっても１回目の時点で検出信号を出しておけばよいことになる。このことによって、１回目の競合検出信号をラッチしているため、パルス幅は延びている。
【０１２７】
図２ではホストリトライモード時を説明している。ホストリトライモード時はアクセス競合監視期間２０６（＝表示リード信号２０３の立ち上がりからラインデータ転送信号２０４の立ち下がりまで）中にホストよりライトアクセスによるアクセス競合が発生するたびにそのサイクル内でライトした最新データの再表示リードをするため、対で表示リード信号とラインデータ転送信号を発生させている。そのため、対で表示リード信号とラインデータ転送信号を発生させた後は、アドレス一致検出信号を落として次のアクセス競合を監視する。したがって、アドレス一致検出の信号の立ち下がり位置がラインデータ転送信号２１１の立ち下がりで落ちることになる。
【０１２８】
表形式にメモリ回路に渡す表示リード信号とラインデータ転送信号をまとめてみると、次表のようになる。
【０１２９】
【表１】
2004333622.tif 000003
【０１３０】
上表において、競合発生により表示リトライ処理時は通常処理パルスは無効化される。
【０１３１】
以降、アドレス一致検出信号３１０が検出されなくなるまで、または所定の回数繰り返す。この水平方向カウンタ信号３０２をスキップさせることによりアクセス競合の発生する位相を表示リード側が強制的にずらすことができるとともに、誤った表示データを表示することを防ぐことが可能になる。アドレス一致検出信号３１０が発生しなくなると、同一ライン再表示リード処理回路１１４におけるラインデータ転送信号はタイミングＴ３０７のように発生されて次のライン期間Ｔ３０２に移り、表示用垂直方向カウンタ信号３０８も更新を再開する。表示リード信号は競合に関係なく常に３０３に示すとおりのタイミングで出る。表示リトライ時はラインデータ転送信号３１１のように競合発生時は信号がマスクされ、競合が発生しない場合は通常通り出力される。
【０１３２】
なお、図２、図３、図４、図５、図６についての信号極性、カウンタ値等はあくまでも一例を示すものである。
【０１３３】
なお、上記の実施の形態では、ホストリトライパルス発生回路１１３と同一ライン再表示リード処理回路１１４の両方を設け、表示リード選択回路１１６およびラインデータ転送選択回路１１７で選択的に使用し、もしくは両方を有効にして使用するものを示したが、ホストリトライパルス発生回路１１３と同一ライン再表示リード処理回路１１４の両方を設ける必要はなく、何れか一方のみを設けるだけでもよい。その場合は、当然、表示リード選択回路１１６およびラインデータ転送選択回路１１７も不要となる。
【０１３４】
なお、上記の実施の形態では、本発明の画像表示制御方法および画像表示装置を液晶表示装置に適用した例を説明したが、液晶表示装置にかぎらず、プラズマ表示装置、ＥＬ（エレクトロルミネッセンス）表示装置も１ライン分のデータをリード信号で表示リードする構成であるので、本発明を同様に適用可能である。
【０１３５】
【発明の効果】
以上、説明したように、本発明の画像表示制御方法および画像表示装置によれば、ホストリトライパルス発生回路、もしくは同一ライン再表示リード処理回路、あるいはそれらの両方を加えることによって、アクセス競合が発生した場合でも誤った表示データを表示することを防ぐことができる。
【０１３６】
さらに同一ライン再表示リード処理回路によって、アクセス競合の発生する位相関係から表示リードの位相を強制的にずらすことで、次からアクセス競合の発生し難い位相関係になっていくという効果をもたらすことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における液晶表示装置の構成を示すブロック図である。
【図２】ホストリトライパルス発生回路１１３を中心とした具体的動作例を示すタイミングチャートである。
【図３】同一ライン再表示リード処理回路１１４を中心とした具体的動作例を示したタイミングチャートである。
【図４】従来の液晶表示装置における液晶表示（画像表示）要求とホストコンピュータアクセス要求状態を示した概略ブロック図である。
【図５】メモリ回路のある１ビット分の構成例とラインラッチ回路との関係を示した模式図である。
【図６】ホストコンピュータと液晶表示（画像表示）とのアクセス要求に競合がおきない場合を例示するタイミングチャートである。
【図７】ホストコンピュータと液晶表示（画像表示）とのアクセス要求に競合がおきた場合を例示するタイミングチャートである。
【符号の説明】
１０１    ホストコンピュータ回路
１０２    ホストインターフェース回路
１０３    メモリアドレスカウンタ回路
１０４    レジスタ設定回路
１０５    表示リードクロック発生回路
１０６    水平方向カウンタ回路
１０７    水平方向カウンタでコード回路
１０８    表示用垂直方向カウンタ回路
１０９    カウンタデコード回路
１１０    アドレス一致検出回路
１１１    アクセス競合監視期間パルス発生回路
１１２    アドレス競合判定回路
１１３    ホストリトライパルス発生回路
１１４    同一ライン再表示リード処理回路
１１５    通常リード処理回路
１１６    表示リード選択回路
１１７    ラインデータ転送選択回路
１１８    リトライ表示リード選択回路
１１９    リトライラインデータ転送選択回路
１２０    メモリ回路
１２１    ラインラッチ回路
４０１    ホストコンピュータ
４０２    ホストインターフェース回路
４０３    メモリ回路
４０４    ラインラッチ回路
５０１    １ビットメモリ
５０２    初期化回路
５０３    ラインラッチ回路
５０４    ライン選択信号
５０５    メモリ出力
５０６    初期化回路出力
５０７    表示リードバス
【図１】
2004333622.tif 000004
【図２】
2004333622.tif 000005
【図３】
2004333622.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
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