(57)【要約】【課題】周辺回路の占める面積を小さくする。【解決手段】基板上にトップゲート構造のｎ型ＭＩＳ薄膜トランジスタとトップゲート構造のｐ型ＭＩＳ薄膜トランジスタを備える表示装置であって、前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚は前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚よりも小さく形成されている。【選択図】　　　　図１
2004022875.tif 000002
【特許請求の範囲】
【請求項１】
基板上にトップゲート構造のｎ型ＭＩＳ薄膜トランジスタとトップゲート構造のｐ型ＭＩＳ薄膜トランジスタを備える表示装置であって、
前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚は前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚よりも小さく形成されていることを特徴とする表示装置。
【請求項２】
前記ｎ型ＭＩＳ薄膜トランジスタは、その半導体層のゲート電極端部と近接する部分にＬＤＤ領域あるいはオフセット領域を有することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記ｎ型ＭＩＳ薄膜トランジスタのＬＤＤ領域あるいはオフセット領域は自己整合によって形成されていることを特徴とする請求項２に記載の表示装置。
【請求項４】
前記ｎ型ＭＩＳ薄膜トランジスタのＬＤＤ領域あるいはオフセット領域は該ｎ型ＭＩＳ薄膜トランジスタのゲート電極のサイドエッチングを利用して形成されていることを特徴とする請求項２、３のうちいずれかに記載の表示装置。
【請求項５】
前記ｐ型ＭＩＳ薄膜トランジスタは、その半導体層のゲート電極端部と近接する部分のｐ型不純物の濃度が他のソース領域およびドレイン領域の部分のｐ型不純物の濃度とほぼ同一となっていることを特徴とする請求項１から４のうちいずれかに記載の表示装置。
【請求項６】
前記ｐ型ＭＩＳ薄膜トランジスタは、その半導体層のゲート電極端部と近接する部分のｐ型不純物の濃度がソース領域およびドレイン領域におけるｐ型不純物の濃度よりも高濃度となっている高濃度領域を有するとともに、
前記高濃度領域は前記ゲート電極端部からの距離が０．１μｍ以下の範囲で形成されていることを特徴とする請求項１から４のうちいずれかに記載の表示装置。
【請求項７】
前記ｐ型ＭＩＳ薄膜トランジスタは、その半導体層のゲート電極端部と近接する部分のｐ型不純物の濃度がソース領域およびドレイン領域におけるｐ型不純物の濃度よりも高濃度となっている高濃度領域を有するとともに、
前記高濃度領域は前記ゲート電極端部からの距離が前記ｎ型ＭＩＳ薄膜トランジスタのＬＤＤ領域またはオフセット領域の大きさよりも小さい範囲で形成されていることを特徴とする請求項２から４のうちいずれかに記載の表示装置。
【請求項８】
前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚は該ゲート電極と一体に形成される配線層の膜厚よりも小さく形成されていることを特徴とする請求項１から７のうちいずれかに記載の表示装置。
【請求項９】
前記表示装置は、液晶表示装置あるいは有機ＥＬ表示装置であることを特徴とする請求項１から８のうちいずれか記載の表示装置。
【請求項１０】
基板上にトップゲート構造のｎ型ＭＩＳ薄膜トランジスタとｐ型ＭＩＳ薄膜トランジスタを備える表示装置の製造方法であって、
前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚を前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚よりも小さく形成するゲート電極膜厚調整工程と、
前記ゲート電極膜厚調整工程よりも後に、前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極と前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極を一括でエッチングしてパターニングする際に、前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極をサイドエッチングし、前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極のサイドエッチングの量を前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極のサイドエッチング量よりも小さくするエッチング工程を備えることを特徴とする表示装置の製造方法。
【請求項１１】
前記ｐ型ＭＩＳ薄膜トランジスタのサイドエッチングの量は０．１μｍ以下であることを特徴とする請求項１０に記載の表示装置の製造方法。
【請求項１２】
前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極のサイドエッチングの量はほぼ０であることを特徴する請求項１０または１１に記載の表示装置の製造方法。
【請求項１３】
基板上にトップゲート構造のｎ型ＭＩＳ薄膜トランジスタとトップゲート構造のｐ型ＭＩＳ薄膜トランジスタを備える表示装置の製造方法であって、
前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚を前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚よりも小さく形成するゲート電極膜厚調整工程と、
前記ゲート電極膜厚調整工程よりも後に、前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極と前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極を一括でエッチングしてパターニングするとともに、前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極をサイドエッチングし、このサイドエッチングを利用してＬＤＤ領域あるいはオフセット領域を自己整合的に形成するｎ型ＭＩＳ薄膜トランジスタ形成工程と、前記ｎ型ＭＩＳ薄膜トランジスタ形成工程よりも後に、前記ｐ型ＭＩＳ薄膜トランジスタの半導体層にｐ型不純物をカウンタードープするｐ型ＭＩＳ薄膜トランジスタ形成工程を備えることを特徴とする表示装置の製造方法。
【請求項１４】
前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極のサイドエッチングの量が前記ｎ型のＭＩＳ薄膜トランジスタのゲート電極のサイドエッチングの量よりも小さいことを特徴とする請求項１３に記載の表示装置の製造方法。
【請求項１５】
前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極のサイドエッチングの量がほぼ０であることを特徴とする請求項１３または１４に記載の表示装置の製造方法。
【請求項１６】
前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚を前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極と一体に形成された配線層の膜厚よりも小さく形成することを特徴とする請求項１０から１５のうちいずれかに記載の表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は表示装置およびその製造方法に係り、特に、基板上にトップゲート構造のｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタを備える表示装置およびその製造方法に関する。
【０００２】
【従来の技術】
たとえば液晶表示装置は、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、そのｘ方向に延在しｙ方向に並設されるゲート信号線とｙ方向に延在しｘ方向に並設されるドレイン信号線とが形成され、これら各信号線に囲まれた矩形状の領域を画素領域としている。
【０００３】
そして、各画素領域には、少なくともゲート信号線からの走査信号によって動作されるＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタ（以下、ＭＩＳ型トランジスタと称す）と、このＭＩＳ型トランジスタを介してドレイン信号線からの映像信号が供給される画素電極とを有している。なお、ＭＩＳ型とはＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型を含む概念である。
【０００４】
ここで、画素電極は対向電極との間に電界を発生せしめるようになっており、該電界によって液晶の光透過率を制御させるようにしている。
【０００５】
そして、前記ＭＩＳ型トランジスタは、その半導体層としてたとえばポリシリコン等の多結晶のものを用い、これにともない、周辺回路（たとえば前記各ゲート信号線に接続される走査信号駆動回路および各ドレイン信号線に接続される映像信号駆動回路などの駆動回路）を構成するＭＩＳ型トランジスタもポリシリコン等の多結晶の半導体層にして、前記基板上に形成するものが知られている。
【０００６】
【発明が解決しようとする課題】
前記周辺回路には、相補型に形成されるｎ型ＭＩＳ薄膜トランジスタ（以下、ｎ型ＭＩＳトランジスタと称す）とｐ型ＭＩＳ薄膜トランジスタ（以下、ｐ型ＭＩＳトランジスタと称す）が多数形成されるが、そのうちｎ型ＭＩＳトランジスタにおいて、そのゲート電極端部に近接する半導体層の部分をドレイン領域およびソース領域よりも低濃度のｎ−型半導体層とすることが知られている。
【０００７】
ｎ型ＭＩＳトランジスタはそのゲート電極端部に近接する半導体層の部分において電界集中が発生し、長期間使用するとトランジスタの特性が劣化し易いため電界の緩和する必要があるからである。
そして、前記低濃度のｎ−型半導体層の領域は、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域と称されている。
【０００８】
しかし、このような構成からなるＬＤＤ領域を有するｎ型ＭＩＳトランジスタと該ｎ型ＭＩＳトランジスタのゲート電極と同じゲート電極の膜厚を有し、ＳＤ（Ｓｉｎｇｌｅ　Ｄｒａｉｎ）（ゲート電極端部と近接する半導体層の不純物の濃度が同じ導電型を有する他の部分の濃度と同じ）であるｐ型ＭＩＳトランジスタを作るためには、たとえばゲート電極の加工をｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとで別々に行なう必要があり、互いのトランジスタ同士を接続する配線を太くしなければならず、周辺回路の面積が大きくなったり、また、複雑な製造工程のため、工数が増大してしまうということが指摘されるに至った。
【０００９】
本発明は、このような事情に基づいてなされたものであり、その目的は、周辺回路の占める面積を小さくできる表示装置を提供することにある。
また、本発明の他の目的は、製造工数の低減を図った表示装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１１】
手段１．
本発明による表示装置は、たとえば、基板上にトップゲート構造のｎ型ＭＩＳ薄膜トランジスタとトップゲート構造のｐ型ＭＩＳ薄膜トランジスタを備える表示装置であって、
前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚は前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚よりも小さく形成されていることを特徴とするものである。
【００１２】
手段２．
本発明による表示装置は、たとえば、手段１の構成を前提として、前記ｎ型ＭＩＳ薄膜トランジスタは、その半導体層のゲート電極端部と近接する部分にＬＤＤ領域あるいはオフセット領域を有することを特徴とするものである。
【００１３】
手段３．
本発明による表示装置は、たとえば、手段２の構成を前提として、前記ｎ型ＭＩＳ薄膜トランジスタのＬＤＤ領域あるいはオフセット領域は自己整合によって形成されていることを特徴とするものである。
【００１４】
手段４．
本発明による表示装置は、たとえば、手段２、３のうちいずれかの構成を前提として、前記ｎ型ＭＩＳ薄膜トランジスタのＬＤＤ領域あるいはオフセット領域は該ｎ型ＭＩＳ薄膜トランジスタのゲート電極のサイドエッチングを利用して形成されていることを特徴とするものである。
【００１５】
手段５．
本発明による表示装置は、たとえば、手段１から４のうちいずれかの構成を前提として、前記ｐ型ＭＩＳ薄膜トランジスタは、その半導体層のゲート電極端部と近接する部分のｐ型不純物の濃度が他のソース領域およびドレイン領域の部分のｐ型不純物の濃度とほぼ同一となっていることを特徴とするものである。
【００１６】
手段６．
本発明による表示装置は、たとえば、手段１から４のうちいずれかの構成を前提として、前記ｐ型ＭＩＳ薄膜トランジスタは、その半導体層のゲート電極端部と近接する部分のｐ型不純物の濃度がソース領域およびドレイン領域におけるｐ型不純物の濃度よりも高濃度となっている高濃度領域を有するとともに、
前記高濃度領域は前記ゲート電極端部からの距離が０．１μｍ以下の範囲で形成されていることを特徴とするものである。
【００１７】
手段７．
本発明による表示装置は、たとえば、手段２から４のうちいずれかの構成を前提として、前記ｐ型ＭＩＳ薄膜トランジスタは、その半導体層のゲート電極端部と近接する部分のｐ型不純物の濃度がソース領域およびドレイン領域におけるｐ型不純物の濃度よりも高濃度となっている高濃度領域を有するとともに、
前記高濃度領域は前記ゲート電極端部からの距離が前記ｎ型ＭＩＳ薄膜トランジスタのＬＤＤ領域またはオフセット領域の大きさよりも小さい範囲で形成されていることを特徴とするものである。
【００１８】
手段８．
本発明による表示装置は、たとえば、手段１から７のうちいずれかの構成を前提として、前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚は該ゲート電極と一体に形成される配線層の膜厚よりも小さく形成されていることを特徴とするものである。
【００１９】
手段９．
本発明による表示装置は、たとえば、手段１から８のうちいずれかの構成を前提として、前記表示装置は、液晶表示装置あるいは有機ＥＬ表示装置であることを特徴とするものである。
【００２０】
手段１０．
本発明による表示装置の製造方法は、たとえば、基板上にトップゲート構造のｎ型ＭＩＳ薄膜トランジスタとｐ型ＭＩＳ薄膜トランジスタを備える表示装置の製造方法であって、
前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚を前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚よりも小さく形成するゲート電極膜厚調整工程と、
前記ゲート電極膜厚調整工程よりも後に、前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極と前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極を一括でエッチングしてパターニングする際に、前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極をサイドエッチングし、前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極のサイドエッチングの量を前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極のサイドエッチング量よりも小さくするエッチング工程を備えることを特徴とするものである。
【００２１】
手段１１．
本発明による表示装置の製造方法は、たとえば、手段１０の構成を前提として、前記ｐ型ＭＩＳ薄膜トランジスタのサイドエッチングの量は０．１μｍ以下であることを特徴とするものである。
【００２２】
手段１２．
本発明による表示装置の製造方法は、たとえば、手段１０または１１の構成を前提として、前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極のサイドエッチングの量はほぼ０であることを特徴するものである。
【００２３】
手段１３．
本発明による表示装置の製造方法は、たとえば、基板上にトップゲート構造のｎ型ＭＩＳ薄膜トランジスタとトップゲート構造のｐ型ＭＩＳ薄膜トランジスタを備える表示装置の製造方法であって、
前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚を前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚よりも小さく形成するゲート電極膜厚調整工程と、
前記ゲート電極膜厚調整工程よりも後に、前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極と前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極を一括でエッチングしてパターニングするとともに、前記ｎ型ＭＩＳ薄膜トランジスタのゲート電極をサイドエッチングし、このサイドエッチングを利用してＬＤＤ領域あるいはオフセット領域を自己整合的に形成するｎ型ＭＩＳ薄膜トランジスタ形成工程と、前記ｎ型ＭＩＳ薄膜トランジスタ形成工程よりも後に、前記ｐ型ＭＩＳ薄膜トランジスタの半導体層にｐ型不純物をカウンタードープするｐ型ＭＩＳ薄膜トランジスタ形成工程を備えることを特徴とするものである。
【００２４】
手段１４．
本発明による表示装置の製造方法は、たとえば、手段１３の構成を前提として、前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極のサイドエッチングの量が前記ｎ型のＭＩＳ薄膜トランジスタのゲート電極のサイドエッチングの量よりも小さいことを特徴とするものである。
【００２５】
手段１５．
本発明による表示装置の製造方法は、たとえば、手段１３または１４の構成を前提として、前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極のサイドエッチングの量がほぼ０であることを特徴とするものである。
【００２６】
手段１６．
本発明による表示装置の製造方法は、たとえば、手段１０から１５のうちいずれかの構成を前提として、前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極の膜厚を前記ｐ型ＭＩＳ薄膜トランジスタのゲート電極と一体に形成された配線層の膜厚よりも小さく形成することを特徴とするものである。
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【００２７】
【発明の実施の形態】
以下、本発明による表示装置の実施例を図面を用いて説明をする。
【００２８】
《全体の概略構成》
図２は、本発明による液晶表示装置の一実施例を示す全体の概略平面図である。
同図は等価回路で示しているが、実際の幾何学的配置に対応させて描いている。図２において、液晶を介して互いに対向配置される一対の透明基板ＳＵＢ１、ＳＵＢ２があり、該液晶は一方の透明基板ＳＵＢ１に対する他方の透明基板ＳＵＢ２の固定を兼ねるシール材ＳＬによって封入されている。
【００２９】
シール材ＳＬによって囲まれた前記一方の透明基板ＳＵＢ１の液晶側の面には、そのｘ方向に延在しｙ方向に並設されたゲート信号線ＧＬとｙ方向に延在しｘ方向に並設されたドレイン信号線ＤＬとが形成されている。
【００３０】
各ゲート信号線ＧＬと各ドレイン信号線ＤＬとで囲まれた領域は画素領域を構成するとともに、これら各画素領域のマトリクス状の集合体は液晶表示部ＡＲを構成するようになっている。
【００３１】
また、ｘ方向に並設される各画素領域のそれぞれにはそれら各画素領域内に走行された共通の容量信号線ＣＬが形成されている。この容量信号線ＣＬは後述の容量素子Ｃｓｔｇの一方の電極に接続されるもので、たとえば一定の電圧が印加されるようになっている。
【００３２】
各画素領域には、少なくとも、その片側のゲート信号線ＧＬからの走査信号によって作動される薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介して片側のドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸが形成されて各画素を構成している。そして、この画素電極ＰＸと前記容量信号線ＣＬとの間には前記容量素子Ｃｓｔｇが接続されている。この容量素子Ｃｓｔｇは画素電極ＰＸに供給された映像信号を比較的長い時間蓄積させるため等に設けられたものである。
【００３３】
該薄膜トランジスタＴＦＴはＭＩＳ型の薄膜トランジスタであり、その半導体層がたとえば多結晶シリコン（ポリシリコン（ｐ−Ｓｉ））から構成されたものとなっている。
【００３４】
本実施例ではｎ型ＭＩＳトランジスタを用いているが、Ｐ型ＭＩＳトランジスタを用いてもよい。また、両者を混在させてもよい。
【００３５】
また、画素電極ＰＸは、他方の透明基板ＳＵＢ２の液晶側の面に各画素領域に共通に形成した対向電極との間に電界を発生させ、この電界によって液晶の光透過率を制御させるようになっている。
【００３６】
また、透明基板ＳＵＢ１上の液晶表示部ＡＲの周辺には周辺回路が形成されている。周辺回路としてはたとえば駆動回路、ＣＰＵ、メモリなどが考えられる。本実施例では駆動回路として走査信号駆動回路Ｖと映像信号駆動回路Ｈｅを形成した。
【００３７】
前記ゲート信号線ＧＬのそれぞれの延在端は透明基板ＳＵＢ１の表面に形成された走査信号駆動回路Ｖに接続されるようになっている。この走査信号駆動回路Ｖは多数のＭＩＳ型トランジスタとそれらを接続させる配線層を有している。
【００３８】
また、前記ＭＩＳ型トランジスタはｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタが相補的に接続されたいわゆるＣ−ＭＩＳトランジスタを多く備えたものとなっている。これらも薄膜トランジスタである。
【００３９】
同様に、前記ドレイン信号線ＤＬのそれぞれの延在端は透明基板ＳＵＢ２の表面に形成された映像信号駆動回路Ｈｅに接続されるようになっている。この映像信号駆動回路Ｈｅも多数のＭＩＳ型トランジスタとそれらを接続させる配線層を有している。
【００４０】
同様に、前記ＭＩＳ型トランジスタもｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタが相補的に接続されたいわゆるＣ−ＭＩＳトランジスタを多く備えたものとなっている。
【００４１】
ここで、前記走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅを構成する各ＭＩＳ型トランジスタは、その半導体層が画素における前記薄膜トランジスタＴＦＴのそれと同様に多結晶層で形成されている。このため、該ＭＩＳ型トランジスタの形成においては該薄膜トランジスタＴＦＴの形成と並行してなされるのが通常である。
【００４２】
なお、周辺回路の全てを画素と同一基板に形成するのではなく、一部（たとえば映像信号駆動回路Ｈｅのみ）に外付けの部品（たとえばドライバＩＣチップ）を用いてもよい。この場合でも外付けの部品以外の基板上に形成された周辺回路にはｎ型ＭＩＳトランジスタ、ｐ型ＭＩＳトランジスタが混在したものとなっている。
【００４３】
また、ｘ方向に並設された各画素領域に共通な前記容量信号線ＣＬはたとえば図中右側の端部で共通に接続され、その接続線はシール材ＳＬを超えて延在され、その延在端において端子ＣＬＴを構成している。
【００４４】
前記各ゲート信号線ＧＬは、走査信号駆動回路Ｖからの走査信号によって、その一つが順次選択されるようになっている。
【００４５】
また、前記各ドレイン信号線ＤＬのそれぞれには、映像信号駆動回路Ｈｅによって、前記ゲート信号線ＧＬの選択のタイミングに合わせて映像信号が供給されるようになっている。
シール材ＳＬは周辺回路よりも外側に形成した例を示したが、周辺回路上に形成してもよい。
【００４６】
《画素の構成》
図３は前記画素の一実施例を示す構成図で、図３（ａ）は平面図、図３（ｂ）は図３（ａ）のｂ−ｂ線における断面図を示している。
各図において、まず、透明基板ＳＵＢ１の表面には、たとえばポリシリコン層からなる半導体層ＰＳが形成されている。この半導体層ＰＳはたとえばプラズマＣＶＤ装置によって成膜したアモルファスＳｉ膜をエキシマレーザによって多結晶化したものである。
【００４７】
この半導体層ＰＳは、後述するゲート信号線ＧＬに隣接して形成される帯状の部分からなる半導体層ＰＳｓとこの部分に一体となって画素領域の一部を占めるほぼ矩形状の部分からなる半導体層ＰＳｍとから構成されている。
【００４８】
帯状の部分の半導体層ＰＳｓは後述する薄膜トランジスタＴＦＴの半導体層として形成され、ほぼ矩形状の部分の半導体層ＰＳｍは後述する容量素子Ｃｓｔｇの各電極のうちの一つの電極として形成されるようになっている。なお、半導体層ＰＳｍは必ずしも必須ではなく、省略してもかまわない。
【００４９】
そして、このように半導体層ＰＳが形成された透明基板ＳＵＢ１の表面には、該半導体層ＰＳをも覆ってたとえばシリコン酸化膜あるいはシリコン窒化膜からなる第１絶縁膜ＧＩが形成されている。
【００５０】
この第１絶縁膜ＧＩは前記薄膜トランジスタＴＦＴのゲート絶縁膜として機能するとともに、後述する容量素子Ｃｓｔｇの各誘電体膜のうちの一つとして機能するようになっている。
【００５１】
そして、第１絶縁膜ＧＩの上面には、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが形成され、このゲート信号線ＧＬは後述するドレイン信号線ＤＬとともに矩形状の画素領域を画するようになっている。
【００５２】
なお、このゲート信号線ＧＬはたとえば耐熱性を有する導電膜で形成され、Ｔｉ、Ｍｏ、Ｗまたはこれらの合金等が選択される。この実施例ではゲート信号線ＧＬとしてたとえばＭｏＷが用いられている。
【００５３】
このゲート信号線ＧＬはその一部が画素領域内に延在され、前記帯状の半導体層ＰＳｓに交差するようにして重畳されている。このゲート信号線ＧＬの延在部は薄膜トランジスタＴＦＴのゲート電極ＧＴとして形成されている。
【００５４】
このゲート電極ＧＴは、図３の場合、２個形成されていわゆる冗長構成となっている。しかし、これに限定されることなく、１個であってもよいことはいうまでもない。
【００５５】
このように該薄膜トランジスタＴＦＴは半導体層ＰＳｓの上面に第１絶縁膜ＧＩを介してゲート電極ＧＴが形成されている構造となっており、半導体層ＰＳｓよりもゲート電極ＧＴの方が上層に配置されているので、このような構造のものをこの明細書ではトップゲート構造のＭＩＳ型薄膜トランジスタと称する。
【００５６】
なお、このゲート信号線ＧＬの形成後は、第１絶縁膜ＧＩを介して不純物のイオン注入をし、前記半導体層ＰＳにおいて前記ゲート電極ＧＴの直下を除く領域を導電化させることによって、薄膜トランジスタＴＦＴのソース領域およびドレイン領域が形成されるとともに、容量素子Ｃｓｔｇの各電極のうち一つの電極が形成されるようになっている。
【００５７】
また、画素領域のほぼ中央における第１絶縁膜ＧＩの上面には図中ｘ方向に延在する容量信号線ＣＬが形成され、この容量信号線ＣＬは画素領域の図中上側の領域に延在する容量電極ＣＴと一体に形成されるようになっている。この容量信号線ＣＬ（容量電極ＣＴ）はたとえばゲート信号線ＧＬと同層でかつ同一の材料で形成されている。
【００５８】
なお、ゲート信号線ＧＬを形成する前に半導体層ＰＳｓをレジストでマスクして半導体ＰＳｍイオン注入をし、その後、半導体層ＰＳｓ上のレジストを剥離してからゲート信号線ＧＬと容量信号線ＣＬを同時に形成する方法を用いてもよい。
【００５９】
ここで、前記容量電極ＣＴは第１絶縁膜ＧＩに形成されたスルーホールＴＨ１を通して半導体層ＰＳｍに接続されている。これにより、前記容量電極ＣＴは薄膜トランジスタＴＦＴのソース領域に接続されるようになっている。
【００６０】
そして、前記ゲート信号線ＧＬ（ゲート電極ＧＴ）および容量信号線ＣＬ（容量電極ＣＴ）をも被って前記第１絶縁膜ＧＩの上面には第２絶縁膜ＩＮがたとえばシリコン酸化膜あるいはシリコン窒化膜によって形成されている。
【００６１】
この第２絶縁膜ＩＮの表面には、図中ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。このドレイン信号線ＤＬは前述したゲート信号線ＧＬとで画素領域を画するようになっている。
【００６２】
ドレイン信号線ＤＬは、たとえばアルミニウム、ＴｉＷを下地層としたアルミニウム、ＭｏＷを下地層としたアルミニウムが用いられている。アルミニウムがポリシリコン層と直接に接触するとたとえば４００℃以上のプロセス温度では導通不良を生ずる場合があることから、上述のような下地層を形成することが有効となる。
【００６３】
そして、前記ドレイン信号線ＤＬはその一部が、第２絶縁膜ＩＮおよび第１絶縁膜ＧＩを貫通するスルーホールＴＨ２を通して前記薄膜トランジスタＴＦＴのドレイン領域に接続されている。
【００６４】
さらに、透明基板ＳＵＢ１の表面には前記ドレイン信号線ＤＬをも被って第３絶縁膜ＰＡＳが形成され、この第３絶縁膜ＰＡＳの表面には画素電極ＰＸが形成されている。
【００６５】
前記第３絶縁膜ＰＡＳはたとえばシリコン酸化膜あるいはシリコン窒化膜で形成されている。しかし、このような無機膜に限定されることなく樹脂等の有機膜であってもよい。有機膜にすることによって、その表面を平坦化できるという効果を奏する。
【００６６】
前記画素電極ＰＸは、たとえば、ＩＴＯ　（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＩＺＯ　（Ｉｎｄｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＳｎＯ２（酸化スズ）、Ｉｎ２Ｏ３（酸化インジウム）等の透光性の導電膜から構成され、画素領域のほぼ全域に及んで形成されている。
【００６７】
また、この画素電極ＰＸは第３絶縁膜ＰＡＳおよび第２絶縁膜ＩＮを貫通するスルーホールＴＨ３を通して前記容量電極ＣＴに接続されている。これにより、該画素電極ＰＸは該容量電極ＣＴを介して前記薄膜トランジスタＴＦＴのソース領域に電気的に接続されるようになっている。
【００６８】
また、この画素電極ＰＸは、前記容量電極ＣＴに重畳するようにして形成され、前記容量素子Ｃｓｔｇの一つの電極をも構成するようになっている。
【００６９】
すなわち、容量素子Ｃｓｔｇは、該容量電極ＣＴを一方の電極、ほぼ矩形状の半導体層ＰＳｍを他方の電極、第１絶縁膜ＧＩを誘電体膜とする第１の容量素子と、該容量電極ＣＴを一方の電極、画素電極ＰＸを他方の電極、第２絶縁膜ＩＮおよび第３絶縁膜ＰＡＳを誘電体膜とする第２の容量素子とが並列に接続された２段構成の容量素子を構成している。なお、このような２段構成とせず、１段の容量素子としてもかまわない。
【００７０】
画素電極ＰＸが形成された透明基板ＳＵＢ１の表面には、該画素電極ＰＸをも被って配向膜（図示せず）が形成されている。この配向膜はこれに直接接触する液晶の分子の初期配向方向を決定づけるものである。
【００７１】
なお、図示していないが、透明基板ＳＵＢ１と液晶を介して対向配置される透明基板ＳＵＢ２の液晶側の面には、ブラックマトリクス、カラーフィルタ、および透光性の導電層からなる対向電極が形成されている。
【００７２】
なお、上述した画素は、その領域のほぼ全域にわたって光透過部として形成したものであるが、一部あるいはほぼ全域に薄膜トランジスタＴＦＴのソース領域に接続された反射膜を設けていわゆる半透過型あるいは全反射型として構成するようにしてもよいことはいうまでもない。全反射型の場合、透明基板ＳＵＢ１のままでもよいが、これに代えて不透明な基板を用いてもかまわない。
【００７３】
《Ｃ−ＭＩＳ型トランジスタの構成》
図１は、前記走査信号駆動回路Ｖあるいは映像信号駆動回路Ｈｅなどの周辺回路内に形成されるＣ−ＭＩＳ型トランジスタの構成の一実施例を示す断面図である。
ここで、図１の図中左側のＭＩＳ型トランジスタはｎ型ＭＩＳトランジスタを示し、図中右側のＭＩＳ型トランジスタはｐ型ＭＩＳトランジスタを示している。
ここで、両者とも半導体層ＰＳｓよりもゲート電極ＧＴの上層となっている構造を有している。
なお、ゲート電極ＧＴの数は１個の場合を示したが用途に応じて２個にするなど、適宜変更が可能である。
【００７４】
図１において、まず、ｎ型ＭＩＳトランジスタｎＴｒの半導体層ＰＳｓには、第１絶縁膜を介して形成されるゲート電極ＧＴ端部に近接する部分にてｎ−型不純物がドープされたＬＤＤ領域ＬＤＤが形成され、該ＬＤＤ領域ＬＤＤの外側にてｎ＋型不純物がドープされたソース領域ＳＴおよびドレイン領域ＤＴが形成されている。
【００７５】
換言すれば、ゲート電極ＧＴが跨って形成される半導体層ＰＳｓの一方の側にソース領域ＳＴが他方の側にドレイン領域ＤＴが形成され、これらソース領域ＳＴとドレイン領域ＤＴと前記ゲート電極ＧＴとの間に前記ＬＤＤ領域ＬＤＤが形成されている。
なお、ゲート電極ＧＴの直下の半導体層ＰＳｓはｎ型不純物がドープされていない状態となっている。
【００７６】
また、この実施例では、ソース領域ＳＴ側のＬＤＤ領域ＬＤＤの幅はドレイン領域ＤＴ側のＬＤＤ領域ＬＤＤの幅とほぼ等しくなっている。
【００７７】
そして、ゲート電極ＧＴの膜厚は、後述のｐ型ＭＩＳトランジスタのゲート電極ＧＴの膜厚よりも大きく形成されている。
【００７８】
一方、ｐ型ＭＩＳトランジスタｐＴｒは、ゲート電極ＧＴが跨って形成される半導体層ＰＳｓの一方の側にソース領域ＳＴが他方の側にドレイン領域ＤＴが形成され、これらソース領域ＳＴとドレイン領域ＤＴはいずれも濃度がほぼ同一なｐ型不純物が注入されている。
なお、ゲート電極ＧＴの直下の半導体層ＰＳｓはｐ型不純物がドープされていない状態となっている。
【００７９】
そして、ゲート電極ＧＴの膜厚は、前記ｎ型ＭＩＳトランジスタのゲート電極ＧＴの膜厚よりも小さく形成されている。
【００８０】
なお、上述した実施例でｎ型ＭＩＳトランジスタの半導体層ＰＳｓにＬＤＤ領域が形成されたものとなっているが、この領域はいわゆるオフセット領域となっていてもよいことはいうまでもない。オフセット領域とはｎ型不純物がドープされていない領域で、ｎ型ＭＩＳトランジスタのゲート電極ＧＴの直下の半導体層ＰＳｓと同様になっている領域をいう。
【００８１】
ここで、このｐ型ＭＩＳトランジスタにおいて、そのゲート電極ＧＴ端部と近接する半導体層ＰＳｓにソース領域ＳＴおよびドレイン領域ＤＴより高濃度のｐ型半導体層が形成されていないことが望ましい。しかし、これが形成されている場合であっても、この高濃度のｐ型半導体層の幅がｎ型ＭＩＳトラジスタのＬＤＤ領域の幅よりも小さければ本発明の目的は達成される。したがって、このような構成であってもよいことはいうまでもない。ゲート電極ＧＴ端部から０．１μｍ以下の範囲が好ましく、ほぼ０である方がより好ましい。
これらの構成による効果は、次の製造方法の説明によって明らかとなるであろう。
なお、ここでは図示していないが、必要に応じてソース電極、ドレイン電極などが形成される。
【００８２】
また、図１では、ｎ型ＭＩＳトランジスタのゲート電極ＧＴの幅とｐ型ＭＩＳトランジスタのゲート電極ＧＴの幅が異なっている例を示しているが、両者の幅を同じとしてもよい。
【００８３】
《ＭＩＳ型トランジスタの製造方法》
図４（ａ）から（ｄ）、図５（ａ）から（ｃ）、図６は、前記ＭＩＳ型トランジスタの製造方法の一実施例を示す工程図である。
以下工程順に説明する。
【００８４】
工程１．（図４（ａ））
透明基板ＳＵＢ１の液晶側の面にたとえば多結晶のシリコンからなりパターン化された半導体層ＰＳｓ、第１絶縁膜ＧＩ、ゲート電極ＧＴとなる導電層ＣＯＬを順次形成する。ゲート電極ＧＴとしては金属が好ましく、たとえばＭｏ、Ｗ、Ｔｉ、Ｔａ、Ｎｉなどの高融点金属やこれらを含む合金が望ましい。
【００８５】
その後、前記導電層ＣＯＬの表面にフォトレジスト膜ＲＥＳ１を塗布し、フォトリソグラフィ技術により、ｐ型ＭＩＳトランジスタのゲート電極形成領域に相当する部分の該フォトレジスト膜ＲＥＳ１を選択除去することにより穴開けを行なう。
【００８６】
なお、この穴開けを行なう領域は、図では後述するフォトレジスト膜ＲＥＳ２を形成するときの合わせずれを考慮してゲート電極形成領域より若干広く形成した例を示している。ただし、これに限られず、ゲート電極形成領域とほぼ一致させてもよい。
【００８７】
そして、残存されたフォトレジスト膜ＲＥＳ１をマスクとして、これから露出された前記導電膜ＣＯＬを選択エッチングする。この場合の選択エッチングは該導電膜の下層に存在する第１絶縁膜ＧＩを露出させるまで行なうのではなく、その途中でエッチングを止め、該導電膜を所定の厚さ分だけ残すことが必要となる。ｐ型ＭＩＳトランジスタのゲート電極ＧＴの膜厚をｎ型ＭＩＳトランジスタのゲート電極ＧＴの膜厚より小さく形成することが目的である。
【００８８】
ただし、上記選択エッチングの際に、前記導電膜ＣＯＬを第１絶縁膜ＧＩを露出させるまでエッチングし、フォトレジスト膜ＲＥＳ１を除去した後に、前記導電膜ＣＯＬと同一材料よりなる導電膜をｎ型ＭＩＳトランジスタのゲート電極ＧＴの膜厚より小さくなるように再度成膜するプロセスを用いても同一構造を得ることができる。
【００８９】
工程２．（図４（ｂ））
前記フォトレジスト膜ＲＥＳ１の全てを除去し、その後、新たなフォトレジスト膜ＲＥＳ２を形成する。
【００９０】
工程３．（図４（ｃ））
フォトレジスト膜ＲＥＳ２を、フォトリソグラフィ技術によりｎ型ＭＩＳトランジスタのゲート電極形成領域およびｐ型ＭＩＳトランジスタのゲート電極形成領域に相当する部分以外の部分の該フォトレジスト膜ＲＥＳ２を選択除去する。
【００９１】
これにより、ｎ型ＭＩＳトランジスタのゲート電極形成領域およびｐ型ＭＩＳトランジスタのゲート電極形成領域に該フォトレジスト膜ＲＥＳ２が残存する。なお、図示していないが、配線に相当する部分についてもフォトレジスト膜ＲＥＳ２を残している。
【００９２】
工程４．（図４（ｄ））
残存された該フォトレジスト膜ＲＥＳ２をマスクとし、これから露出された導電層ＣＯＬを選択エッチングし、該導電層ＣＯＬの下層の第１絶縁膜ＧＩの表面を露出させる。
【００９３】
このエッチングにおいて、ｎ型ＭＩＳトランジスタのゲート電極形成領域における導電層ＣＯＬは比較的大きくサイドエッチングがなされることが認められ、マスクとして用いられた該フォトレジスト膜ＲＥＳ２の幅よりも小さな幅で形成されることになる。このサイドエッチング量としては通常は０．３μｍ〜２μｍ程度の範囲で行なうのが好適である。本実施例では１μｍとした。
【００９４】
一方、ｐ型ＭＩＳトランジスタのゲート電極形成領域における導電層ＣＯＬはほとんどサイドエッチングがなされることがないことが認められ、マスクとして用いられた該フォトレジスト膜ＲＥＳ２の幅とほとんど同じ幅で形成されることになる。
【００９５】
このような現象が見られることの理論的理由は正確には判明していないが、ゲート電極ＧＴとなる導電層ＣＯＬの膜厚の相異によってなされることが数回の実験から明らかとなっている。
【００９６】
すなわち、該導電層ＣＯＬの膜厚が大きい場合にはそのサイドエッチング量が大きく、該導電層ＣＯＬの膜厚が小さい場合には該サイドエッチング量が小さくなり、該膜厚によってはほとんど０のサイドエッチング量にすることができる。
【００９７】
図８は、実験によって得られたゲート電極の膜厚と該ゲート電極のサイドエッチング量の関係（エッチング時間一定）を示したグラフである。
【００９８】
このグラフから、ゲート電極の膜厚ＴＧＴが所定の厚さになるまではサイドエッチングはほとんど見られず、該所定の厚さを越えると急激にサイドエッチング量ＬＳＥが増加し、その後は、膜厚ＴＧＴが大きくなるに従って徐々にサイドエッチング量ＬＳＥが減少していくことが判る。
【００９９】
たとえば、あるエッチング時間のときにゲート電極ＧＴにＭｏと２０％ｗｔのＷを用い、エッチング液にリン酸、酢酸、硝酸、水を含む混酸を用いた場合、たとえばゲート電極ＧＴの膜厚が５０ｎｍ以下でサイドエッチングが生じず、５０ｎｍ以上の近傍でサイドエッチング量が０．１μｍ程度となった。
【０１００】
また、ゲート電極ＧＴにＭｏを用い、エッチング液に先ほどと同様の混酸を使用した場合、たとえばゲート電極ＧＴの膜厚が１００ｎｍ以下でサイドエッチングが生じず、１００ｎｍ以上の近傍でサイドエッチング量が０．１μｍ程度となった。以上はあくまで一例であり、ゲート電極ＧＴの材料、膜厚、エッチング液、エッチング時間の組み合わせは適宜変更される。
【０１０１】
本実施例の製造方法においては、上述のように急激にサイドエッチング量ＬＳＥが増加する部分を境にし、それに対応するゲート電極の膜厚ＴＧＴよりも一方では大きくし他方では小さくして、それぞれｎ型ＭＩＳトランジスタおよびｐ型ＭＩＳトランジスタの各ゲート電極ＧＴの膜厚を設定しているものである。
【０１０２】
工程５．（図５（ａ））
残存されたフォトレジスト膜ＲＥＳ２をそのまま残した状態で、該フォトレジスト膜ＲＥＳ２をマスクとして、たとえば燐（Ｐ）等のｎ型不純物をソース領域およびドレイン領域を形成するため高濃度にドープする。
【０１０３】
このｎ型不純物は第１絶縁膜ＧＩを貫通して該第１絶縁膜ＧＩの下層の半導体層ＰＳｓ中に注入され、これにより該半導体層ＰＳｓは高濃度ｎ＋型の導電層になる。
【０１０４】
この場合、ｎ型ＭＩＳトランジスタの領域に形成されたフォトレジスト膜ＲＥＳ２の直下の半導体層ＰＳｓ、すなわち、そのゲート電極ＧＴの直下およびそれに近接する部分の該半導体層ＰＳｓにはｎ型不純物が注入されないようになっている。
【０１０５】
同様に、ｐ型ＭＩＳトランジスタの領域に形成されたフォトレジスト膜ＲＥＳ２の直下の半導体層ＰＳｓ、すなわち、そのゲート電極ＧＴの直下の該半導体層ＰＳｓにはｎ型不純物が注入されないようになっている。
【０１０６】
ここで、ｎ型ＭＩＳトランジスタの領域において、フォトレジスト膜ＲＥＳ２の下層のゲート電極ＧＴは前の工程においてサイドエッチングがなされていることから、半導体層ＰＳｓの該ゲート電極ＧＴ端部に近接する部分にはｎ型不純物が注入されない領域として形成されることになる。
【０１０７】
そして、この領域は該ゲート電極ＧＴの幅に直交する各辺側にそれぞれ形成されるとともに、それらの各幅はゲート電極ＧＴ端部からほぼ等しい値となっている。それは、ゲート電極ＧＴのサイドエッチングはその幅に直交する各辺側からほぼ等しい量（幅）でなされるからである。
【０１０８】
工程６．（図５（ｂ））
残存されている前記フォトレジスト膜ＲＥＳ２を除去し、再びｎ型不純物を低濃度にドープする。この場合ｎ型ＭＩＳトランジスタのゲート電極ＧＴおよびｐ型ＭＩＳトランジスタのゲート電極ＧＴがマスクとなる。
【０１０９】
これにより、ｎ型ＭＩＳトランジスタの領域においてそのゲート電極に近接する部分には該高濃度のｎ＋型半導体層よりは充分に低濃度のｎ−型半導体層として形成されるようになる。
この低濃度のｎ−型半導体層はいわゆるＬＤＤ領域となるものである。
なお、このＬＤＤ領域の代わりにオフセット領域を形成しようとする場合、この工程、すなわち低濃度のｎ−型不純物のドープを省くことによってなされる。
【０１１０】
このように、ゲート電極ＧＴのサイドエッチングを利用することで自己整合的にＬＤＤ領域またはオフセット領域を形成する。従って、新たなレジストマスクを使ってＬＤＤ領域やオフセット領域を形成する方法とは異なり、位置合わせずれがないので、ゲート電極ＧＴ端部からの距離をその左右においてほぼ同じにできる。また、製造工数も少なくて済む。
【０１１１】
工程７．（図５（ｃ））
新たにフォトレジスト膜ＲＥＳ３を形成し、このフォトレジスト膜ＲＥＳ３によって、ｎ型ＭＩＳトランジスタの領域を被うとともにｐ型ＭＩＳトランジスタの領域を露出させるようにする。
【０１１２】
そして、たとえばボロン（Ｂ）からなるｐ型不純物をドープする。フォトレジスト膜ＲＥＳ３が被われていないｐ型ＭＩＳトランジスタの半導体層ＰＳｓには該ｐ型不純物がドープされ、これまでｎ型の半導体層ＰＳｓとして形成されていた部分がｐ型の半導体層ＰＳｓに変化するようにする。このように、先に注入されている不純物と異なる導電型の不純物を各々の活性化率を考慮して注入する方法をカウンタードープという。
すなわち、この工程でｐ型ＭＩＳトランジスタの形成領域は初めてｐ型ＭＩＳトランジスタとして完成される。
【０１１３】
この場合、ｐ型ＭＩＳトランジスタのゲート電極ＧＴは、Ｂイオン注入のマスクとして用いられるため、その膜厚はＢイオン注入の際のＢイオン阻止能力が充分に得られるほど厚く、かつエッチング時にサイドエッチングされない膜厚であるという条件を満たすことにより選択される。
【０１１４】
なお、この場合において、ｐ型ＭＩＳトランジスタのゲート電極ＧＴにおいて、ｎ型ＭＩＳトランジスタのそれほどではないが、若干サイドエッチングがされている場合がある。この場合、該ゲート電極ＧＴ端部に近接する半導体層ＰＳｓに該サイドエッチング量に応じた幅の濃度の高いｐ＋型半導体層が形成されることもある。最初のｎ＋型不純物を注入する時に、サイドエッチングされた部分にはｎ＋型不純物が注入されていないからである。したがって、カウンタードープした際に、サイドエッチングされた部分の直下は、ソース領域およびドレイン領域よりも高濃度のｐ＋型半導体層となる。しかし、この場合であってもかまわないことはいうまでもない。
【０１１５】
本実施例では、ｎ型不純物を注入する際にｐ型ＭＩＳトランジスタの領域の全部をマスクするのではなく、ソース領域及びドレイン領域を露出させたままｎ型不純物を注入した後にカウンタードープすることによって工程数を減らすことが可能となっている。
【０１１６】
工程８．（図６）
前記フォトレジスト膜ＲＥＳ３を除去して完成する。
図７は、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタを示す平面図で、図６を上方から見た図に対応する。
ｎ型ＭＩＳトランジスタにおいては、そのゲート電極ＧＴの両脇の半導体層ＰＳｓにはそれぞれＬＤＤ領域ＬＤＤが形成され、その領域の幅は互いにほぼ等しく形成されている。
【０１１７】
また、ｐ型ＭＩＳトランジスタにおいては、そのゲート電極ＧＴの両脇の半導体層ＰＳｓにソース領域及びドレイン領域よりも高濃度のｐ＋型半導体領域が形成されていないか、形成されていたとしてもＬＤＤ領域あるいはオフセット領域より小さい範囲となり、ゲート電極ＧＴ端部から０．１μｎ以下の範囲（望ましくはほぼ０）であることが望ましい。また、該ゲート電極ＧＴとして機能する部分（点線で囲まれる部分）はそれと一体に形成される配線層よりも膜厚が小さく形成されている。配線層の膜厚をゲート電極ＧＴの膜厚とほぼ同じにしてもよいが、配線抵抗を小さくする観点からは配線層の膜厚はゲート電極ＧＴの膜厚よりも厚いままとしておいた方が望ましい。
【０１１８】
上述のように、本実施例はＭＩＳ型トランジスタのゲート電極ＧＴのサイドエッチングを積極的に用いて、ｎ型ＭＩＳトランジスタの半導体層ＰＳｓにＬＤＤ領域ＬＤＤを形成している。
【０１１９】
この場合、ｐ型ＭＩＳトランジスタの半導体層ＰＳｓにそのゲート電極ＧＴ端部に近接する部分にも高濃度のｐ＋型半導体層が形成されてしまうのを、ゲート電極ＧＴの膜厚を制御して、そのゲート電極ＧＴにサイドエッチングが生じるのを防止させることによって回避した構成としている。
【０１２０】
このため、サイドエッチングがなされるｎ型ＭＩＳトランジスタのゲート電極ＧＴの幅は、予め、サイドエッチング量を考慮してマージンを大きく設計しなければならないが、サイドエッチングがなされないｐ型ＭＩＳトランジスタのゲート電極ＧＴの幅は、サイドエッチングがなされない分、マージンを小さく設計することができるようになる。
このことは、多数設けられる各ｐ型ＭＩＳトランジスタの占有面積を小さくすることができる効果を奏する。すなわち、周辺回路の占める面積を小さくできる。
【０１２１】
上述した実施例では、液晶表示装置について説明したものであるが、たとえば有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等のような他の表示装置についても同様に適用できるものである。
【０１２２】
有機ＥＬ表示装置等においても、本実施例のように各画素に薄膜トランジスタを備えるとともに、該画素が形成される基板面に周辺回路として例えばゲート信号線に接続される走査信号駆動回路およびドレイン信号線に接続される映像信号駆動回路が形成され、これら駆動回路などの周辺回路のそれぞれにはＣ−ＭＩＳ型トランジスタを多数備えるからである。
【０１２３】
【発明の効果】
以上説明したことから明らかとなるように、本発明による表示装置によれば、種辺回路の占める面積を小さくできるようになる。
また、本発明による表示装置の製造方法によれば、製造工数の低減を図るようにできる。
【図面の簡単な説明】
【図１】本発明による表示装置に具備されるＣ−ＭＩＳ型トランジスタの一実施例を示す断面図である。
【図２】本発明による表示装置の一実施例を示す平面図である。
【図３】本発明による表示装置の画素の一実施例を示す構成図である。
【図４】本発明による表示装置の製造方法の一実施例を示す工程図で、図５および図６とともに全工程を示している。
【図５】本発明による表示装置の製造方法の一実施例を示す工程図で、図４および図６とともに全工程を示している。
【図６】本発明による表示装置の製造方法の一実施例を示す工程図で、図４および図５とともに全工程を示している。
【図７】本発明による表示装置に具備されるＣ−ＭＩＳ型トランジスタの一実施例を示す平面図である。
【図８】ゲート電極の膜厚と該ゲート電極のサイドエッチング量の関係を示したグラフである。
【符号の説明】
ＳＵＢ１、ＳＵＢ２……透明基板、ＰＳ……半導体層、ＧＬ……ゲート信号線、ＧＴ……ゲート電極、ＤＬ……ドレイン信号線、ＣＬ……容量信号線、ＣＴ……容量電極、ＳＬ……シール材、ＧＩ……第１絶縁膜、ＩＮ……第２絶縁膜、ＰＸ……画素電極、ＳＴ……ソース領域、ＤＴ……ドレイン領域、ＴＦＴ……薄膜トランジスタ、ＬＤＤ……ＬＤＤ領域、ＡＲ……液晶表示部、Ｖ……走査信号駆動回路、Ｈｅ……映像信号駆動回路、ＴＨ１、ＴＨ２、ＴＨ３……スルーホール、ＣＯＬ……導電層、ＲＥＳ１、ＲＥＳ２、ＲＥＳ３……フォトレジスト膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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