(57)【要約】【課題】異なるゲート構造を同一素子内に備え、低電圧動作部における素子動作を高速化するとともに、低電圧動作部においてゲート絶縁膜が金属拡散源となることを防ぐことが可能な半導体装置およびその製造方法を提供する。【解決手段】基板１０上に形成された層間絶縁膜１８と、層間絶縁膜１８に形成された複数の孔部と、各孔部内に形成された複数のゲート電極とを備えた半導体装置であって、複数のゲート電極が、基板１０上に第１のゲート絶縁膜１２を下層として積層形成した第１のゲート電極膜１３をパターン加工することで形成された第１のゲート電極１５と、孔部１８ａの内壁を覆う第２のゲート絶縁膜２１を介して孔部１８ａ内に第２のゲート電極膜２２を埋め込むことで形成された第２のゲート電極２３とを有することを特徴とする半導体装置およびその製造方法である。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
基板上に第１のゲート絶縁膜を形成した後、当該第１のゲート絶縁膜上に第１のゲート電極膜を形成する第１工程と、
前記第１のゲート電極膜をパターン加工して、第１のゲート電極とダミー電極とを形成する第２工程と、
前記第１のゲート電極および前記ダミー電極の両側における前記基板の表面側に不純物を注入して熱処理を行い、ソース・ドレイン領域を形成する第３工程と、
前記第１のゲート電極および前記ダミー電極を覆うように前記基板上に層間絶縁膜を形成する第４工程と、
前記第１のゲート電極および前記ダミー電極の表面が露出するまで、前記層間絶縁膜を除去する第５工程と、
前記ダミー電極を除去して、前記層間絶縁膜に前記基板に達する孔部を形成する第６工程と、
前記孔部の内壁を覆うように前記層間絶縁膜上に第２のゲート絶縁膜を形成する第７工程と、
前記第２のゲート絶縁膜で覆われた孔部内を埋め込むように前記第２のゲート絶縁膜上に第２のゲート電極膜を形成する第８工程と、
前記第２のゲート電極膜および前記第２のゲート絶縁膜を層間絶縁膜の表面が露出するまで除去し、前記孔部内に第２のゲート電極を形成する第９工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１工程と前記第２工程との間に、前記第１のゲート電極膜上に保護膜を形成する工程を行い、
前記第２工程では、前記第１のゲート電極膜とともに、前記保護膜をパターン加工し、
前記第５工程では、前記保護膜の表面が露出するまで、前記層間絶縁膜を除去し、
前記第６工程では、前記ダミー電極上の保護膜と当該ダミー電極とを除去する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第３工程と前記第４工程との間に、前記第１のゲート電極および前記ダミー電極を覆うように前記基板上に保護膜を形成する工程を行い、
前記第５工程では、前記保護膜の表面が露出するまで、前記層間絶縁膜を除去し、
前記第６工程では、前記ダミー電極上の保護膜と当該ダミー電極とを除去する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第７工程では、前記第２のゲート絶縁膜を前記第１のゲート絶縁膜よりも誘電率の高い材質で形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第１工程では、前記第１のゲート絶縁膜をシリコン系材料で形成し、
前記第７工程では、前記第２のゲート絶縁膜を金属含有絶縁膜で形成する
ことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１のゲート電極を低電圧動作部に形成するとともに、前記第２のゲート電極を高電圧動作部に形成する
ことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項７】
基板上に形成された層間絶縁膜と、当該層間絶縁膜に形成された複数の孔部と、当該各孔部内に形成された複数のゲート電極とを備えた半導体装置であって、
前記複数のゲート電極が、前記基板上に第１のゲート絶縁膜を下層として積層形成した第１のゲート電極膜をパターン加工することで形成された第１のゲート電極と、
前記孔部の内壁を覆う第２のゲート絶縁膜を介して孔部内に第２のゲート電極膜を埋め込むことで形成された第２のゲート電極とを有する
ことを特徴とする半導体装置。
【請求項８】
前記第２のゲート絶縁膜が前記第１のゲート絶縁膜よりも高い誘電率を有する
ことを特徴とする請求項７記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法および半導体装置に関し、特に同一素子内に異なるゲート構造を備えた半導体装置の製造方法および半導体装置に関する。
【０００２】
【従来の技術】
シリコン半導体素子の高集積化、高速化に伴い、ＭＯＳトランジスタのゲート絶縁膜はＭＯＳ部の容量を大きくして反転電荷量を増加させることが要求されるため、世代ごとに薄膜化することが必要となる。
【０００３】
従来ゲート絶縁膜としてはシリコン酸化膜が用いられてきた。シリコン酸化膜はシリコン基板を熱酸化して作ることができるので界面準位を形成しにくく、良質な絶縁膜が得られるためである。
【０００４】
しかしながらゲート絶縁膜を薄膜化する限界として、酸化膜をトンネル効果によって通過する電流が無視できなくなる問題が顕在化しつつある。これは物理的な膜厚が薄くなると酸化膜のバリア性が弱まり、ゲート絶縁膜を通過して基板に流れ込む電流が指数関数的に増大するからである。
【０００５】
この対策としてゲート絶縁膜に窒素をドーピングする、所謂シリコン酸窒化膜が用いられつつある。しかしこの酸窒化膜もシリコン酸化膜と比較すると誘電率を数％改善したに過ぎず、トンネル電流を抑制する効果としては充分とは言いがたい。特に、ゲート絶縁膜の実効膜厚がシリコン酸化膜換算で１．５ｎｍ以下になるような最先端のデバイスにおいては、ゲート絶縁膜のトンネルリーク電流がＯＦＦリーク中で無視できない大きさになるため、トンネルリーク電流の抑制が必要である。
【０００６】
これに対し、近年、シリコン酸化膜、シリコン酸窒化膜以外の材料で誘電率の高い絶縁膜をゲート絶縁膜に用いようとする試みが行われつつある。
誘電率の高いゲート絶縁膜を用いることで、同じ実効膜厚であっても実際の物理膜厚を厚くすることができ、これによりトンネルリーク電流を２〜３桁減らすことができるからである。誘電率の高い材質として実際に用いられつつあるものはアルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物、またはこれらの合金の酸化物、あるいはこれらの積層膜などである。
【０００７】
しかしながら、上述したような高誘電率のゲート絶縁膜はゲートリークが少ないという利点とともに高温（１０００℃以上）の熱処理に弱いという欠点を持っている。これを克服するためにゲート絶縁膜形成後のプロセスを低温化するなどの検討が続けられているが、ソース・ドレイン領域の低抵抗化を充分に行うためには、高温の熱処理は不可避であり、トータルのデバイス性能を考えると高誘電率のゲート絶縁膜の形成はソース・ドレイン領域の形成後に行うことが望ましい。
【０００８】
上述したような欠点を補うために、絶縁膜中に形成された孔部にゲート電極を埋め込んで形成するダマシンゲート技術等の溝ゲート技術が検討されている（特開２０００−３１５７８９号公報）。
溝ゲート技術は高誘電率のゲート絶縁膜だけでなく、金属ゲート電極材料への応用をも視野に入れた技術であり、ゲート構造全体を耐熱性の弱いものに置きかえる作業を高温熱処理の後に行うものである。
このような技術を用いた溝ゲート構造は、耐熱性の脆弱なゲート構造を補完するものとして注目されている。
【０００９】
【発明が解決しようとする課題】
しかしながら、溝ゲート構造を用いたとしても、それだけでは高誘電率のゲート絶縁膜やメタルゲート電極の問題点を完全に克服できたとは言い難い。
上述したような、高誘電率のゲート絶縁膜を用いた溝ゲート構造を、ＤＲＡＭ等のメモリ部のゲート電極に用いた場合、高誘電率膜は金属が主成分であることから、シリコン基板に直接接触するゲート絶縁膜がメモリセル内への微量メタルの拡散源となり、この汚染がトランジスタのリテンション特性に悪影響を及ぼす可能性が高いという問題があった。
【００１０】
【課題を解決するための手段】
上記のような課題を解決するために、本発明の半導体装置の製造方法は、基板上に第１のゲート絶縁膜を形成した後、第１のゲート絶縁膜上に第１のゲート電極膜を形成する第１工程と、第１のゲート電極膜をパターン加工して、第１のゲート電極とダミー電極とを形成する第２工程と、第１のゲート電極およびダミー電極の両側における基板の表面側に不純物を注入して熱処理を行い、ソース・ドレイン領域を形成する第３工程と、第１のゲート電極およびダミー電極を覆うように基板上に層間絶縁膜を形成する第４工程と、第１のゲート電極の表面およびダミー電極の表面が露出するまで、層間絶縁膜を除去する第５工程と、ダミー電極を除去して、層間絶縁膜に基板に達する孔部を形成する第６工程と、孔部の内壁を覆うように層間絶縁膜上に第２のゲート絶縁膜を形成する第７工程と、第２のゲート絶縁膜で覆われた孔部内を埋め込むように第２のゲート絶縁膜上に第２のゲート電極膜を形成する第８工程と、第２のゲート電極膜および第２のゲート絶縁膜を層間絶縁膜の表面が露出するまで除去し、孔部内に第２のゲート電極を形成する第９工程とを有することを特徴としている。
【００１１】
このような半導体装置の製造方法によれば、第１のゲート電極とダミー電極とを形成し、熱処理を行うことによりソース・ドレイン領域を形成した後、ダミー電極を除去して形成した孔部の内壁に第２のゲート絶縁膜を形成し、溝ゲート構造からなる第２のゲート電極を孔部内に形成することから、第２のゲート絶縁膜に対する熱処理の影響を防ぐことができる。
これにより、第２のゲート絶縁膜に金属含有絶縁膜のような耐熱性に劣るが高誘電率の膜を用いる場合であっても、第２のゲート絶縁膜の膜質を維持することが可能である。
【００１２】
また、第２のゲート絶縁膜に高誘電率膜を用いることにより、シリコン系材料を用いた場合と比較して、同じ実効膜厚でも物理膜厚を厚くすることができるため、トンネルリーク電流を抑制することができるとともに、実効膜厚を薄くすることが可能である。したがって、このような第２のゲート絶縁膜を介した第２のゲート電極をＬＯＧＩＣ部等の低電圧動作部に形成することで、素子動作の高速化が可能となる。
さらに、第１のゲート絶縁膜を介した第１のゲート電極をＤＲＡＭ等のメモリ部やＩ／Ｏ部等の高電圧動作部に形成し、第１のゲート絶縁膜に酸化シリコン膜または酸窒化シリコン膜を用いた場合には、第１のゲート絶縁膜が金属の拡散源になるのを防ぐことができるため、トランジスタのリテンション特性への影響を抑制できる。
【００１３】
また、本発明の半導体装置は、上記半導体装置の製造方法によって得られるものであり、基板上に形成された層間絶縁膜と、層間絶縁膜に形成された複数の孔部と、各孔部内に形成された複数のゲート電極とを備えた半導体装置であって、複数のゲート電極が、基板上に第１のゲート絶縁膜を下層として積層形成した第１のゲート電極膜をパターン加工することで形成された第１のゲート電極と、孔部の内壁を覆う第２のゲート絶縁膜を介して孔部内に第２のゲート電極膜を埋め込むことで形成された第２のゲート電極とを有することを特徴とするものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。各実施形態においては、半導体装置の構成を製造工程順に説明する。
【００１５】
（第１実施形態）
本発明の半導体装置の製造方法に係わる実施の形態の一例を、図１〜図４の製造工程断面図に示す。
本実施形態では、図１（ａ）に示すように、ＮＭＯＳ部（領域Ａ）、ＰＭＯＳ部（領域Ｂ）を備えた低電圧動作部であるＬＯＧＩＣ部（電源電圧０．９Ｖ）および高電圧動作部であるＩ／Ｏ部（電源電圧２．５Ｖ）またはＤＲＡＭ部（Ｖｐｐ電圧３．１Ｖ）（領域Ｃ）が混載されたチップを例として説明する。
【００１６】
まず、例えばシリコン基板からなる基板１０に素子分離部１１を形成する。また、ここでの図示は省略したが、素子分離部１１と同工程でＤＲＡＭセル用のトレンチキャパシタ、ウェルを形成する。続いて基板１０における領域Ａ、Ｂ、Ｃに、それぞれに適したチャネルイオン注入を行う。
次に、基板１０上に、例えばシリコン酸窒化膜からなる第１のゲート絶縁膜１２を約５ｎｍの膜厚で形成する。
【００１７】
ここでは、第１のゲート絶縁膜１２にシリコン酸窒化膜を用いることとするが、本発明はこれに限定されず、シリコン系材料であればよく、例えば、酸化シリコン膜と窒化シリコン膜の積層膜であってもよい。
ただし、高電圧動作部であるＩ／Ｏ部またはＤＲＡＭ部において、第１のゲート絶縁膜１２が金属拡散源となるのを防ぐためには、金属を含まないシリコン系材料であることが好ましい。
【００１８】
次に、図１（ｂ）に示すように、第１のゲート絶縁膜１２上に、ポリシリコン層１３ａを約５０ｎｍの膜厚で形成し、領域Ａおよび領域Ｂにそれぞれ、ＮＭＯＳまたはＰＭＯＳのタイプのイオン注入を行う。
その後、例えばタングステンシリサイドからなるシリサイド層１３ｂを約５０ｎｍの膜厚で積層形成して第１のゲート電極膜１３とする。
【００１９】
続いてこの第１のゲート電極膜１３上に、後工程でＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法を行う際のストッパー層となる保護膜１４を、例えば窒化シリコン（ＳｉＮ）で５０ｎｍの膜厚に形成する。
ここでは、保護膜１４にＳｉＮを用いることとするが、本発明はこれに限定されず、後工程でＣＭＰ法を行う際のストッパー層となる膜であればよく、例えば炭化シリコン（ＳｉＣ）、窒化ボロン（ＢＮ）であってもよい。
【００２０】
次に、図１（ｃ）に示すように、レジストパターン（図示省略）をマスクに用いて、上述した第１のゲート電極膜１３（前記図１（ｂ）参照）とともに保護膜１４をパターン加工して、領域Ｃに保護膜１４で上部を覆う第１のゲート電極１５を形成する。
また、上記と同工程にて、領域Ａ、Ｂにおける後工程で第２のゲート電極および第３のゲート電極を形成する部分に、保護膜１４で上部を覆う第１のゲート電極１５と同一の構成のダミー電極１６を形成する。
そして、領域Ａ、Ｂ、Ｃにおける第１のゲート電極１５およびダミー電極１６の両側の基板１０の表面側に最適なイオン注入を行いＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域３１を形成する。
【００２１】
次に、図１（ｄ）に示すように、保護膜１４が形成された第１のゲート電極１５およびダミー電極１６を覆うように、基板１０上に形成された第１のゲート絶縁膜１２上に絶縁膜（図示省略）を形成する。その後、この絶縁膜をエッチバック除去することにより、保護膜１４が形成された第１のゲート電極１５およびダミー電極１６の側壁にサイドウォール状のスペーサー１７を形成する。
このエッチバック工程により、第１のゲート電極１５およびダミー電極１６ならびにスペーサー１７の直下を除く第１のゲート絶縁膜１２は除去される。
【００２２】
そして、領域Ａ、Ｂ、Ｃにおけるスペーサー１７が形成された第１のゲート電極１５およびダミー電極１６の両側の基板１０の表面側に、イオン注入法により不純物を注入した後、１１００℃のＳＰＩＫＥアニールで不純物を活性化して、それぞれの領域Ａ、Ｂ、Ｃに最適なソース・ドレイン領域３２を形成する。
ここでいうＳＰＩＫＥアニールとは、通常のＲＴＡよりも著しく昇降温レートを大きくし（例えば４００℃／ｓｅｃ）、高温対流時間を短く（例えば０．２ｓｅｃ）設定した熱処理装置による処理を総称して述べたものであり、超ＲＴＡのことを指す。
【００２３】
続いて、図２（ｅ）に示すように、例えば、特開平９−１５３６１６号公報に記載された方法により、スペーサー１７および保護膜１４が形成された、第１のゲート電極１５およびダミー電極１６を覆うように基板１０上に例えばコバルト（Ｃｏ）またはニッケル（Ｎｉ）からなる金属膜（図示省略）を形成し熱処理によりソース・ドレイン領域３２の表面側をシリサイド化し、金属シリサイド層３３を形成する。その後、未反応の金属膜を除去する。
【００２４】
次に、スペーサー１７および保護膜１４が形成された、第１のゲート電極１５およびダミー電極１６を覆うように、基板１０上に高密度プラズマ装置を用いて例えばプラズマ酸化シリコン（ＳｉＯ２）からなる層間絶縁膜１８を約８００ｎｍの膜厚で形成する。
【００２５】
その後、図２（ｆ）に示すように、ＣＭＰ法により第１のゲート電極１５上およびダミー電極１６上の保護膜１４の表面が露出するまで層間絶縁膜１８を除去して平坦化する。
この際、領域Ｃにおいては保護膜１４がストッパー層として機能するため、領域Ｃにおける保護膜１４の下層の第１のゲート電極１５が保護される。
【００２６】
次に、領域Ａに溝ゲート法により第２のゲート電極を形成する。
図２（ｇ）に示すように、領域Ａにおける保護膜１４の表面を露出するように、領域Ｂ、Ｃの保護膜１４上および層間絶縁膜１８上にレジストパターン４１を形成し、このレジストパターン４１をマスクに用いたドライエッチングにより、領域Ａにおける保護膜１４を除去する。
続いて、領域Ａのダミー電極１６を除去した後、希フッ酸等のウェットエッチングにより、第１のゲート絶縁膜１２を除去することで、基板１０に達する孔部１８ａを形成する。
【００２７】
次に、図３（ｈ）に示すように、孔部１８ａの内壁を覆うように、領域Ｂ、Ｃの保護膜１４上および層間絶縁膜１８上に第２のゲート絶縁膜２１を形成する。ここで、第２のゲート絶縁膜２１は、例えば第１のゲート絶縁膜１２よりも誘電率の高いハフニウム窒化膜から形成されることとする。
その後、第２のゲート絶縁膜２１で覆われた孔部１８ａを埋め込むように、第２のゲート絶縁膜２１上に例えばＣｏからなる第２のゲート電極膜２２を形成する。
【００２８】
なお、ここでは第２のゲート絶縁膜２１をハフニウム窒化膜で形成することとしたが、本発明はこれに限らず、他の金属含有絶縁膜からなる高誘電率膜であってもよく、金属含有絶縁膜の積層膜であってもよい。
また、第２のゲート電極膜２２をＣｏで形成することとしたが、他の金属膜、または、リンドープトポリシリコンを用いてよく、ＮＭＯＳ部に適した閾値電圧を呈する第２のゲート絶縁膜２１と第２のゲート電極膜２２の組み合わせとなるように形成すればよい。
【００２９】
さらに、図３（ｉ）に示すように、ＣＭＰ法により第２のゲート電極膜２２（前記図３（ｈ）参照）および第２のゲート絶縁膜２１を層間絶縁膜１８の表面が露出するまで除去して、孔部１８ａ内に第２のゲート電極２３を形成する。
このようにして、領域Ａに溝ゲート構造からなる第２のゲート電極２３を形成する。
この際、領域Ｃにおいては保護膜１４がストッパー層となるため、その下層の第１のゲート電極１５は保護される。
【００３０】
次に、領域Ｂに領域Ａと同様に溝ゲート法により第３のゲート電極を形成する。ここでの第３のゲート電極は請求項に記載の第２のゲート電極に相当する。
図３（ｊ）に示すように、領域Ｂの保護膜１４を露出するように、領域Ａの第２のゲート電極２３上、領域Ｃの保護膜１４の上および層間絶縁膜１８上にレジストパターン４２を形成し、このレジストパターン４２をマスクに用いたドライエッチングにより、領域Ｂの保護膜１４を除去する。
そして、領域Ｂのダミー電極１６（前記図３（ｉ）参照）を除去した後、希フッ酸等のウェットエッチングにより、第１のゲート絶縁膜１２を除去することで、基板１０に達する孔部１８ｂを形成する。
【００３１】
次に、図４（ｋ）に示すように、孔部１８ｂの内壁を覆うように、領域Ａの第２のゲート電極２３上、領域Ｃの保護膜１４上および層間絶縁膜１８上に第３のゲート絶縁膜２４を形成する。
ここで、第３のゲート絶縁膜２４は、例えば第１のゲート絶縁膜１２よりも誘電率の高いハフニウム酸化膜から形成されることとする。
【００３２】
その後、第３のゲート絶縁膜２４で覆われた孔部１８ｂを埋め込むように、第３のゲート絶縁膜２４上に例えばＣｏからなる第３のゲート電極膜２５を形成する。
なお、ここでは第３のゲート絶縁膜２４をハフニウム酸化膜で形成することとしたが、本発明はこれに限らず、他の金属含有絶縁膜からなる高誘電率膜であってもよく、金属含有絶縁膜の積層膜であってもよい。
また、第３のゲート電極膜２５をＣｏで形成することとしたが、他の金属膜、または、ボロンドープトポリシリコンを用いてよく、ＰＭＯＳ部に適した閾値電圧を呈する第３のゲート絶縁膜２４と第３のゲート電極膜２５の組み合わせであればよい。
【００３３】
また、本実施形態では、第２ゲート絶縁膜２１と第３ゲート絶縁膜２４とが異なる材質の高誘電率膜であることとしたが、本発明はこれに限定されず、同じ材質の膜を用いても構わない。
【００３４】
さらに、図４（ｌ）に示すように、ＣＭＰ法により第３のゲート電極膜２５（前記図４（ｋ）参照）および第３のゲート絶縁膜２４を層間絶縁膜１８の表面が露出するまで除去して、孔部１８ｂ内に第３のゲート電極２６を形成する。
このようにして、領域Ｂに溝ゲート構造からなる第３のゲート電極２６を形成する。
この際、領域Ｃにおいては保護膜１４がストッパー層となるため、保護膜１４の下層の第１のゲート電極１５は保護される。
【００３５】
このようにして、領域Ａおよび領域Ｂ、すなわちＬＯＧＩＣ部には、孔部１８ａ、１８ｂの内壁を覆う高誘電率膜からなる第２のゲート絶縁膜２１、第３のゲート絶縁膜２４を介して第２のゲート電極膜２２、第３のゲート電極膜２５を埋め込むことでそれぞれ形成されたメタル電極からなる第２のゲート電極２３、第３のゲート電極２６を有する溝ゲート構造を備え、領域Ｃ、すなわちＤＲＡＭ部またはＩ／Ｏ部には、基板１０上にシリコン酸窒化膜からなる第１のゲート絶縁膜１２を下層として積層形成したポリサイド層からなる第１のゲート電極膜１３をパターン加工することで形成された第１のゲート電極１５からなるゲート構造を備えた半導体装置を得ることができる。
【００３６】
なお、本実施形態では、第２のゲート電極２３および第３のゲート電極２６をメタル電極とすることから、この状態で層間絶縁膜１８上にその上層となる層間絶縁膜を積層形成するが、第２のゲート電極２３または第３のゲート電極２６をポリシリコン層により形成する場合には、第２のゲート電極２３または第３のゲート電極２６の表面を覆うように層間絶縁膜１８上に金属膜（図示省略）を形成した後、シリサイド化を行うことにより、第２のゲート電極２３の表面または第３のゲート電極２６の表面にシリサイド層（図示省略）を形成する。
【００３７】
このような半導体装置の製造方法およびこれによって得られる半導体装置によれば、図１（ｄ）を用いて説明したように、熱処理を行うことにより基板１０に注入した不純物を活性化させてソース・ドレイン領域３２を形成した後、領域Ａ、Ｂ内の保護膜１４およびダミー電極１６を除去して形成した孔部１８ａ、１８ｂ内に、第２のゲート絶縁膜２１、第３のゲート絶縁膜２４を介して第２のゲート電極２３、第３のゲート電極２６を形成することから、第２のゲート絶縁膜２１、第３のゲート絶縁膜２４に対する熱処理による影響を防ぐことができる。
【００３８】
また、第２のゲート絶縁膜２１、第３のゲート絶縁膜２４を高誘電率膜で形成することから、酸化シリコン膜または酸窒化シリコン膜を用いた場合と比較して、同じ実効膜厚でも物理膜厚を厚くすることができるため、トンネルリーク電流を抑制することができる。
【００３９】
さらに、上記のような第２のゲート電極２３、第３のゲート電極２６をＬＯＧＩＣ部等の低電圧動作部に形成することから、素子動作の高速化が可能となるとともに、シリコン酸窒化膜からなる第１のゲート絶縁膜１２を介した第１のゲート電極１５を高電圧動作部であるＤＲＡＭ等のメモリ部やＩ／Ｏ部に形成することから、ゲート絶縁膜材料が金属の拡散源になるのを防ぐことができるため、トランジスタのリテンション特性への影響を抑制できる。
【００４０】
さらに、本実施形態によれば、ＬＯＧＩＣ部のＮＭＯＳ部（領域Ａ）に形成する第２のゲート絶縁膜２１および第２のゲート電極膜２２の材質およびＰＭＯＳ部（領域Ｂ）に形成する第３のゲート絶縁膜２４および第３のゲート電極膜２５を適宜組み合わせることができるため、ＮＭＯＳ部およびＰＭＯＳ部において所望の閾値電圧を得ることができる。
【００４１】
また、本実施形態によれば、図２（ｆ）を用いて説明したように、保護膜１４をＣＭＰ法により層間絶縁膜１８を除去する際のストッパー層として機能させるため、領域Ｃにおける保護膜１４の下層の第１のゲート電極１５が保護される。また、図３（ｈ）を用いて説明したように、ＣＭＰ法により領域Ａの第２のゲート電極膜２２および第２のゲート絶縁膜２１を除去する際、また、図４（ｌ）を用いて説明したように、領域Ｂの第３のゲート電極膜２５および第３のゲート絶縁膜２４を除去する際に、保護膜１４により領域Ｃの第１のゲート電極１５が保護される。
これにより、保護膜１４をＣＭＰ法により平坦化する際のストッパー層として再利用することから、ゲート電極１５を保護するための保護膜の形成プロセスを最小限に抑えることができる。
【００４２】
（第２実施形態）
本実施形態における半導体装置の製造方法を、図５〜図８の製造工程断面図を用いて製造工程順に説明する。
なお、第１実施形態と同様の構成については同一の番号を付し、重複する説明については省略する。
【００４３】
図５（ａ）に示すように、第１実施形態と同様に、ＮＭＯＳ部（領域Ａ）、ＰＭＯＳ部（領域Ｂ）を備えた低電圧動作部であるＬＯＧＩＣ部、および高電圧動作部であるＩ／Ｏ部またはＤＲＡＭ部（領域Ｃ）とが混載したチップを例として説明する。
【００４４】
まず、基板１０上に素子分離１１を形成し、ここでの図示は省略したが、素子分離部１１と同工程で、ＤＲＡＭセル用のトレンチキャパシタおよびウェルを形成する。続いてＬＯＧＩＣ部と、ＤＲＡＭセルまたはＩ／Ｏ部それぞれに適したチャネルイオン注入を行う。
次に、基板１０上に、第１のゲート絶縁膜１２を約５ｎｍの膜厚で形成する。
【００４５】
次に、図５（ｂ）に示すように、第１のゲート絶縁膜１２上に、ポリシリコン膜からなる第１のゲート電極膜（図示省略）を約１００ｎｍの膜厚で形成し、領域Ａおよび領域Ｂにそれぞれ、ＮＭＯＳおよびＰＭＯＳのタイプのイオン注入を行う。
【００４６】
次に、レジストパターンをマスクに用いて、上述した第１のゲート電極膜をパターン加工して、領域Ｃに第１のゲート電極１５を形成するとともに、領域Ａ、Ｂにおける後工程で第２のゲート電極、第３のゲート電極をそれぞれ形成する部分に、第１のゲート電極１５と同一構成のダミー電極１６を形成する。
そして、領域Ａ、Ｂ、Ｃにおける第１のゲート電極１５およびダミー電極１６の両側における基板１０の表面側に各領域に最適なイオン注入を行い、ＬＤＤ領域３１を形成する。
【００４７】
次に、図５（ｃ）に示すように、第１のゲート電極１５およびダミー電極１６を覆うように基板１０上に形成された第１のゲート絶縁膜１２上に絶縁膜（図示省略）を形成し、エッチバック除去することにより、第１のゲート電極１５およびダミー電極１６の側壁にサイドウォール状のスペーサー１７を形成する。
このエッチバック工程により、第１のゲート電極１５およびダミー電極１６ならびにスペーサー１７の直下を除く第１のゲート絶縁膜１２は除去される。
【００４８】
そして、スペーサー１７が形成された第１のゲート電極１５およびダミー電極１６の両側における基板１０の表面側に、不純物を注入した後、ＳＰＩＫＥアニールにより不純物を活性化し、それぞれの領域Ａ、Ｂ、Ｃに最適なソース・ドレイン領域３２を形成する。
【００４９】
次に、図５（ｄ）に示すように、スペーサー１７が形成された第１のゲート電極１５およびダミー電極１６を覆うように基板１０上に金属膜（図示省略）を形成し、熱処理により第１のゲート電極１５およびダミー電極１６の表面側ならびにソース・ドレイン領域３２の表面側をシリサイド化し金属シリサイド層３３を形成する。
そして、未反応の金属膜を除去する。
【００５０】
次に、図６（ｅ）に示すように、スペーサー１７が形成された第１のゲート電極１５およびダミー電極１６を覆うように、基板１０上に例えばＳｉＮからなる保護膜１４を約５０ｎｍの膜厚で形成する。
【００５１】
その後、図６（ｆ）に示すように、保護膜１４上に例えばプラズマＳｉＯ２からなる層間絶縁膜１８を約８００ｎｍの膜厚で形成し、ＣＭＰ法により保護膜１４の表面が露出するまで層間絶縁膜１８を除去して、平坦化する。
この際、保護膜１４がストッパー層として機能するため、領域Ｃにおける保護膜１４の下層の第１のゲート電極１５は保護される。
【００５２】
次に、領域Ａに溝ゲート法により第２のゲート電極を形成する。
図６（ｇ）に示すように、領域Ａにおけるダミー電極１６上の保護膜１４の表面が露出するように、領域Ｂ、Ｃの保護膜１４上および層間絶縁膜１８上にレジストパターン４１を形成し、レジストパターン４１をマスクに用いたドライエッチングにより、領域Ａのダミー電極１６上の保護膜１４を除去する。
そして、領域Ａのダミー電極１６を除去した後、第１のゲート絶縁膜１２を除去することで、基板１０に達する孔部１８ａを形成し、レジストパターン４１を除去する。
【００５３】
次に、図７（ｈ）に示すように、孔部１８ａの内壁を覆うように、領域Ｂ、Ｃの保護膜１４上および層間絶縁膜１８上に第２のゲート絶縁膜２１を形成する。その後、第２のゲート絶縁膜２１で覆われた孔部１８ａを埋め込むように、第２のゲート絶縁膜２１上に第２のゲート電極膜２２を形成する。
【００５４】
さらに、図７（ｉ）に示すように、ＣＭＰ法により第２のゲート電極膜２２（前記図７（ｈ）参照）および第２のゲート絶縁膜２１を、層間絶縁膜１８の表面が露出するまで除去して孔部１８ａ内に第２のゲート電極２３を形成する。
このようにして領域Ａに溝ゲート構造からなる第２のゲート電極２３を形成する。
この際、領域Ｃにおいては保護膜１４がストッパー層となるため、保護膜１４の下層の第１のゲート電極１５は保護される。
【００５５】
次に、領域Ｂに領域Ａと同様に溝ゲート法により第３のゲート電極を形成する。
図７（ｊ）に示すように、領域Ｂにおけるダミー電極１６（前記図７（ｉ）参照）上の保護膜１４の表面を露出させるようにレジストパターン４２を領域Ａの第２のゲート電極２３上、領域Ｃの保護膜１４上および層間絶縁膜１８上に形成し、このレジストパターン４２をマスクに用いたドライエッチングにより、領域Ｂのダミー電極１６上の保護膜１４を除去する。
続いて、領域Ｂのダミー電極１６を除去した後、第１のゲート絶縁膜１２を除去することで、基板１０に達する孔部１８ｂを形成する。
【００５６】
次に、図８（ｋ）に示すように、孔部１８ｂの内壁を覆うように、領域Ａの第２のゲート電極２３上、領域Ｃの保護膜１４上および層間絶縁膜１８上に第３のゲート絶縁膜２４を形成する。
その後、第３のゲート絶縁膜２４で覆われた孔部１８ｂを埋め込むように、第３のゲート絶縁膜２４上に第３のゲート電極膜２５を形成する。
【００５７】
さらに、図８（ｌ）に示すように、ＣＭＰ法により第２のゲート電極膜２５（前記図８（ｋ）参照）および第２のゲート絶縁膜２４を層間絶縁膜１８の表面が露出するまで除去して、領域Ｂにおける孔部１８ｂ内に第３のゲート電極２６を形成する。
このようにして、領域Ｂに溝ゲート構造からなる第３のゲート電極２６を形成する。
この際、領域Ｃにおいては保護膜１４がストッパー層となるため、保護膜１４の下層の第１のゲート電極１５は保護される。
【００５８】
このような製造方法によっても、領域Ａおよび領域Ｂ、すなわちＬＯＧＩＣ部には、孔部１８ａ、１８ｂの内壁を覆う高誘電率膜からなる第２のゲート絶縁膜２１、第３のゲート絶縁膜２４を介して第２のゲート電極膜２２、第３のゲート電極膜２５を埋め込むことでそれぞれ形成されたメタル電極からなる第２のゲート電極２３、第３のゲート電極２６を有する溝ゲート構造を備え、領域Ｃ、すなわちＤＲＡＭ部またはＩ／Ｏ部には、基板１０上にシリコン酸窒化膜からなる第１のゲート絶縁膜１２を下層として積層形成したポリサイド層からなる第１のゲート電極膜１３をパターン加工することで形成された第１のゲート電極１５からなるゲート構造を備えた半導体装置を得ることができる。
【００５９】
このような半導体装置の製造方法およびこれによって得られる半導体装置によっても、第１実施形態と同様の効果を奏することができる。
【００６０】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法およびこれによって得られる半導体装置によれば、第１のゲート電極とダミー電極とを形成し、熱処理を行うことによりソース・ドレイン領域を形成した後、溝ゲート構造からなる第２のゲート絶縁膜を介した第２のゲート電極を形成することから、第２のゲート絶縁膜に対する熱処理の影響を防ぐことができる。
これにより第２のゲート絶縁膜に金属含有絶縁膜のような高誘電率膜を用いる場合であっても、膜質を維持することが可能である。
【００６１】
また、第２のゲート絶縁膜に高誘電率膜を用いることにより、酸化シリコン膜または酸窒化シリコン膜を用いた場合と比較して、同じ実効膜厚でも物理膜厚を厚くすることができるため、トンネルリーク電流を抑制することができるとともに、実効膜厚を薄くすることが可能である。したがって、このような第２のゲート絶縁膜を介した第２のゲート電極をＬＯＧＩＣ部等の低電圧動作部に形成することで、素子動作の高速化が可能となる。
また、第１のゲート絶縁膜を介した第１のゲート電極をＤＲＡＭ等のメモリ部やＩ／Ｏ部等の高電圧動作部に形成し、第１のゲート絶縁膜に例えば酸化シリコン膜または酸窒化シリコン膜を用いた場合には、第１のゲート絶縁膜が金属の拡散源になるのを防ぐことができるため、トランジスタのリテンション特性への影響を抑制できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。
【図３】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その３）である。
【図４】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その４）である。
【図５】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その１）である。
【図６】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その２）である。
【図７】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その３）である。
【図８】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その４）である。
【符号の説明】
１０…基板、１２…第１のゲート絶縁膜、１３…第１のゲート電極膜、１４…保護膜、１５…第１のゲート電極、１８…層間絶縁膜、１８ａ、１８ｂ…孔部、２１…第２のゲート絶縁膜、２２…第２のゲート電極膜、２３…第２のゲート電極、２４…第３のゲート絶縁膜、２５…第３のゲート電極膜、２６…第３のゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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