(57)【要約】【課題】完全空乏型ＳＯＩの動的な基板浮遊効果を評価する。【解決手段】所定のゲート段数のゲートを含むリングオシレータ回路（６０）に異なる複数の電源電圧を印加して、前記印加される電源電圧に対応した発振周波数を測定する第１の測定工程であって、前記ゲートは、複数の完全空乏型ＳＯＩ構造のトランジスタを含む、工程と、前記所定のゲート段数とは異なるゲート段数のゲートを含むリングオシレータ回路（６０）に異なる複数の電源電圧を印加して、前記印加される電源電圧に対応した発振周波数を測定する第２の測定工程と、ゲート段数と、前記第１の測定工程および前記第２の測定工程において測定された発振周波数とに基づいて、ゲート１段あたりの伝播遅延時間を算出する工程と、電源電圧および前記ゲート１段あたりの伝播遅延時間に基づいて、トランジスタの動的な反転閾値電圧を評価する工程とを包含する。【選択図】  図１
2004228329.tif 000002
【特許請求の範囲】
【請求項１】
所定のゲート段数のゲートを含むリングオシレータ回路に異なる複数の電源電圧を印加して、前記印加される電源電圧に対応した発振周波数を測定する第１の測定工程であって、前記ゲートは、複数の完全空乏型ＳＯＩ構造のトランジスタを含む、工程と、
前記所定のゲート段数とは異なるゲート段数のゲートを含むリングオシレータ回路に異なる複数の電源電圧を印加して、前記印加される電源電圧に対応した発振周波数を測定する第２の測定工程と、
各リングオシレータ回路のゲート段数と、前記第１の測定工程および前記第２の測定工程において測定された発振周波数とに基づいて、ゲート１段あたりの伝播遅延時間を算出する工程と、
各リングオシレータ回路に印加した電源電圧および前記ゲート１段あたりの伝播遅延時間に基づいて、前記ゲートに含まれるトランジスタの動的な反転閾値電圧を評価する工程と
を包含することを特徴とする、完全空乏型ＳＯＩの基板浮遊効果評価方法。
【請求項２】
前記反転閾値電圧を評価する工程において、前記ゲート１段あたりの伝播遅延時間を、前記トランジスタのＲＣ時定数近似式に適用することを特徴とする、請求項１に記載の完全空乏型ＳＯＩの基板浮遊効果評価方法。
【請求項３】
前記第１の測定工程および前記第２の測定工程において、各リングオシレータ回路の発振周波数を分周器によって分周することを特徴とする、請求項１に記載の完全空乏型ＳＯＩの基板浮遊効果評価方法。
【請求項４】
前記ゲート１段あたりの伝播遅延時間を算出する工程において、同じ電源電圧に対応したゲート１段あたりの伝播遅延時間に基づいて算出した正規化伝播遅延時間と前記発振周波数の相関関係を解析し、前記正規化伝播遅延時間に対する前記電源電圧および前記発振周波数の依存性を評価することを特徴とする、請求項１に記載の完全空乏型ＳＯＩの基板浮遊効果評価方法。
【請求項５】
前記反転閾値電圧を評価する工程において、前記発振周波数に対する前記反転閾値電圧の依存性を評価することを特徴とする、請求項２に記載の完全空乏型ＳＯＩの基板浮遊効果評価方法。
【請求項６】
前記反転閾値電圧を評価する工程において、５％増えたゲート１段あたりの伝播遅延時間に対応する発振周波数と前記電源電圧との相関解析結果と、単体のトランジスタのドレイン電流とゲート電圧により、定電流法にて導出した静的なトランジスタ反転閾値電圧とドレイン電圧との相関解析結果とを、比較解析することにより、前記動的なトランジスタ反転閾値電圧の変動要因を推定することを特徴とする、請求項５に記載の完全空乏型ＳＯＩの基板浮遊効果評価方法。
【請求項７】
前記反転閾値電圧を評価する工程において、前記トランジスタのボディ部に印加するバイアス電圧に基づいて、全空乏型ＳＯＩ構造のトランジスタに対する動的な反転閾値電圧の変動要因を検証することを特徴とする、請求項６に記載の完全空乏型ＳＯＩの基板浮遊効果評価方法。
【請求項８】
複数の完全空乏型ＳＯＩ構造のトランジスタを含むゲートを異なるゲート段数含む各リングオシレータ回路における完全空乏型ＳＯＩの基板浮遊効果を評価する完全空乏型ＳＯＩの基板浮遊効果評価装置であって、
複数の電源電圧がそれぞれ印加された各リングオシレータ回路の発振周波数を測定する発振周波数測定器と、
前記発振周波数測定器にて測定された各リングオシレータ回路の発振周波数と、各リングオシレータ回路のゲート段数と、各電源電圧とに基づいて、前記ゲートに含まれるトランジスタの動的な反転閾値電圧を評価する評価器と
を備えることを特徴とする、完全空乏型ＳＯＩの基板浮遊効果評価装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、完全空乏型ＳＯＩの基板浮遊効果評価装置および完全空乏型ＳＯＩの基板浮遊効果評価方法に関する。
【０００２】
【従来の技術】
絶縁体層の上にシリコン（Ｓｉ）層が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造は、素子が形成されるＳｉ層の直下に絶縁体層が設けられるため、通常のバルクシリコンと比べて、ソフトエラー耐性が高く、さらには、寄生容量が低いことによって、動作速度が速く、消費電力が低いなどの利点を有している。
【０００３】
ＳＯＩは、例えば、低消費電力化および高速化が要求される携帯端末用機器において使用されている。
【０００４】
このようなＳＯＩには、完全空乏型ＳＯＩ（Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ  ＳＯＩ）と、部分空乏型ＳＯＩ（Ｐａｒｔｉａｌｌｙ−Ｄｅｐｌｅｔｅｄ  ＳＯＩ）の二つのタイプがある。
【０００５】
部分空乏型ＳＯＩでは、特に、基板浮遊効果によるキンク現象が生じることがあるが、このようなキンク現象を抑制するために、非特許文献１には、部分空乏型ＳＯＩで形成されたＭＯＳＦＥＴのゲート電極端部下の素子分離用フィールドシールドゲート電極下を通してボディ電位を固定する方法が示されている。
【０００６】
しかしながら、このようなボディ電位を固定化する方法を用いると、素子占有面積が増加してしまい、部分空乏型ＳＯＩで構成されたデバイスのレイアウト設計に制約を与えるおそれがある。
【０００７】
これに対して、完全空乏型ＳＯＩについては、バルクＭＯＳまたは部分空乏型ＳＯＩと比べて、急峻なサブスレッショルド特性、キンクレス現象、電流駆動能力の向上、動的な基板浮遊効果の安定性等において優れていることが論文にて報告されている。
【０００８】
【非特許文献１】
Ｓ．Ｍａｅｄａ  ｅｔ  ａｌ．，  “Ａｎａｌｙｓｉｓ  ｏｆ  Ｄｅｌａｙ  Ｔｉｍｅ  Ｉｎｓｔａｂｉｌｉｔｙ  Ａｃｃｏｒｄｉｎｇ  ｔｏ  ｔｈｅＯｐｅｒａｔｉｎｇ  Ｆｒｅｑｕｅｎｃｙ  ｉｎ  Ｆｉｅｌｄ  ＳｈｉｅｌｄＩｓｏｌａｔｅｄ  ＳＯＩ  Ｃｉｒｃｕｉｔｓ”，  ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  ４５  （７）  ｐ１４７９，１９９８
【０００９】
【発明が解決しようとする課題】
しかしながら、完全空乏型ＳＯＩ構造の完全空乏型ＳＯＩデバイスにおいても、構造上ボディ電位を固定化しないと、ボディ電位の変動によって、デバイスの特性が変動すると考えられる。
【００１０】
図１０は、完全空乏型ＳＯＩ２００の模式的な断面図を示す。
【００１１】
完全空乏型ＳＯＩ２００は、基板２０１上の全面にわたって、絶縁体層である酸化膜２０２が設けられており、酸化膜２０２の所定の表面に凹部が形成されている。酸化膜２０２の凹部内にはシリコン層２０３が設けられており、シリコン層２０３の中央部上にはゲート電極２０４が設けられている。シリコン層２０３内には、ソース部２０５およびドレイン部２０６が、ボディ部２０７を挟んで設けられている。完全空乏型ＳＯＩ２００では、シリコン層２０３の厚さが、部分空乏型ＳＯＩの場合と比較して、薄くなるように構成されている。
【００１２】
図１１は、完全空乏型ＳＯＩ構造のトランジスタを含む典型的なインバータ回路１０の等価回路図である。
【００１３】
インバータ回路１０は、第１のインバータ２０と、第２のインバータ４０とを含んでおり、第１のインバータ２０および第２のインバータ４０は、それぞれ、ＣＭＯＳ論理ゲートである。第１のインバータ２０は、ＰＭＯＳトランジスタ２１と、ＮＭＯＳトランジスタ２６とを含み、第２のインバータ４０は、ＰＭＯＳトランジスタ４１と、ＮＭＯＳトランジスタ４６とを含む。
【００１４】
第１のインバータ２０において、ＰＭＯＳトランジスタ２１のゲート電極２２は、ＮＭＯＳトランジスタ２６のゲート電極２７と接続されている。ＰＭＯＳトランジスタ２１のソース部２３は、電源電圧Ｖｄｄに接続されており、ＮＭＯＳトランジスタ２６のソース部２９は、接地されている。ＰＭＯＳトランジスタ２１のドレイン部２４およびＮＭＯＳトランジスタ２６のドレイン部２８は、第１のインバータ２０の出力部３２にそれぞれ接続されている。
【００１５】
第１のインバータ２０において、出力部３２は、ＮＭＯＳトランジスタ２６のボディ部３４に対して、容量Ｃ１のコンデンサ３３によって容量結合された状態と等価になっており、また、ＮＭＯＳトランジスタ２６のボディ部３４は、接地に対して、容量Ｃ２のコンデンサ３５によって容量結合された状態と等価になっている。
【００１６】
また、出力部３２は、ＰＭＯＳトランジスタ２１のボディ部３７に対して、容量Ｃ５のコンデンサ３６によって容量結合された状態と等価になっており、また、ＰＭＯＳトランジスタ２１のボディ部３７は、電源電圧Ｖｄｄに対して、容量Ｃ６のコンデンサ３８によって容量結合された状態と等価になっている。
【００１７】
第２のインバータ４０において、ＰＭＯＳトランジスタ４１のゲート電極４２およびＮＭＯＳトランジスタ４６のゲート電極４７は、第１のインバータ２０の出力部３２にそれぞれ接続されている。ＰＭＯＳトランジスタ４１のソース電極４３は、電源電圧Ｖｄｄに接続されており、ＮＭＯＳトランジスタ４６のソース電極４９は、接地されている。ＰＭＯＳトランジスタ４１のドレイン電極４４およびＮＭＯＳトランジスタ４６のドレイン電極４８は、第２のインバータ４０の出力部５２にそれぞれ接続されている。
【００１８】
第２のインバータ４０において、出力部５２は、ＮＭＯＳトランジスタ４６のボディ部５４に対して、容量Ｃ３のコンデンサ５３によって容量結合された状態と等価になっており、また、ＮＭＯＳトランジスタ４６のボディ部５４は、接地に対して、容量Ｃ４のコンデンサ５５によって容量結合された状態と等価になっている。
【００１９】
また、出力部５２は、ＰＭＯＳトランジスタ４１のボディ部５７に対して、容量Ｃ７のコンデンサ５６によって容量結合された状態と等価になっており、また、ＰＭＯＳトランジスタ４１のボディ部５７は、電源電圧Ｖｄｄに対して、容量Ｃ８のコンデンサ５８によって容量結合された状態と等価になっている。
【００２０】
ここで、ＰＭＯＳトランジスタ２１のゲート電極２２およびＮＭＯＳトランジスタ２６のゲート電極２７に入力される電圧をＶ１で示し、第１のインバータ２０の出力部３２の電圧をＶ２で示し、第２のインバータ４０の出力部５２の電圧をＶ３で示している。
【００２１】
図１２は、第１のインバータ２０の構造を示す模式的な断面図である。
【００２２】
基板５０上には、空乏層５１が設けられており、空乏層５１上には、埋め込み酸化膜５２が設けられている。
【００２３】
埋め込み酸化膜５２上の所定の領域には、ＰＭＯＳトランジスタ２１のゲート電極２２が設けられており、ＰＭＯＳトランジスタ２１のゲート電極２２の下方の埋め込み酸化膜５２内には、ＰＭＯＳトランジスタ２１のソース部２３およびドレイン部２４がボディ部３７を挟んで設けられている。
【００２４】
埋め込み酸化膜５２上の別の領域には、ＮＭＯＳトランジスタ２６のゲート電極２７が設けられており、ＮＭＯＳトランジスタ２６のゲート電極２７の下方の埋め込み酸化膜５２内には、ＮＭＯＳトランジスタ２６のソース部２９およびドレイン部２８がボディ部３４を挟んで設けられている。
【００２５】
図１２は、第１のインバータ２０の構造を示したが、第２のインバータ４０の構造は、第１のインバータ２０の構造と、参照符号が異なる点を除いて、同様である。
【００２６】
図１３は、第１のインバータ２０に入力される電圧および第１のインバータ２０から出力される電圧の時間変化と、第１のインバータ２０におけるＮＭＯＳトランジスタ２６のボディ部３４のボディ電位の時間変化の考察予測図を示す。
【００２７】
図１３（ａ）は、ＰＭＯＳトランジスタ２１のゲート電極２２およびＮＭＯＳトランジスタ２６のゲート電極２７に入力される電圧の時間変化と、出力部３２から出力される電圧の時間変化を示し、図１３（ｂ）は、ＮＭＯＳトランジスタ２６のボディ部３４のボディ電位Ｖｂ１の時間変化を示している。
【００２８】
以下に、図１３のグラフと対応させて、ボディ電位Ｖｂ１の時間変化を説明する。
【００２９】
入力電圧Ｖ１が電源電圧レベルに達するまでの時間および電源電圧レベルに達した当初の期間Ｔ１において、ボディ部３４のボディ電位Ｖｂ１は、ボディ部３４と、主にゲート電極２７および出力部３２との容量結合により決定される。期間Ｔ１では、始めに、ボディ部３４とゲート電極２７とのカップリングにより印加される電圧の上昇に伴ってボディ電位Ｖｂ１が上昇し、その後、ボディ部３４とドレイン部２８とのカップリングによりボディ電位Ｖｂ１が下降する。期間Ｔ１において、出力電圧Ｖ２は、入力電圧Ｖ１が上昇するのにともなって減少している。
【００３０】
入力電圧Ｖ１が電源電圧レベルで保持され、最後に減少し始める期間Ｔ２では、出力電圧Ｖ２はＧＮＤレベルでほぼ一定である。このように、ドレイン部２８のドレイン電圧はＧＮＤレベルであるため、ドレイン部２８においてインパクトイオン化が起こらない。したがって、ボディ電位Ｖｂ１は、期間Ｔ２において、ほぼ平衡状態を保っている。
【００３１】
入力電圧Ｖ１がゼロにまで減少して、ゼロで保持される期間Ｔ３では、期間Ｔ１と同様に、ボディ部３４のボディ電位Ｖｂ１は、ボディ部３４と、ゲート電極２７および出力部３２との容量結合により決定される。期間Ｔ３では、始めに、ボディ部３４とゲート電極２７とのカップリングによりボディ電位Ｖｂ１が下降し、その後、ボディ部３４とドレイン部２８とのカップリングによりボディ電位Ｖｂ１が上昇する。期間Ｔ３において、出力電圧Ｖ２は、電源電圧レベルに達するように増加している。
【００３２】
入力電圧Ｖ１がゼロで保持される期間Ｔ４では、出力電圧Ｖ２は電源電圧レベルでほぼ一定である。このとき、ドレイン部２８のドレイン電圧は、電源電圧レベルであるので、ドレイン部２８においてインパクトイオン化が起こると考えられる。
【００３３】
ボディ部３４のボディ電位Ｖｂ１は、図１１のＮＭＯＳトランジスタ２６の等価回路に示されるように、インパクトイオン化によるインパクトイオン化電流Ｉ１により発生したホールの蓄積量と、ボディ−ソース部のＰＮ接合ダイオードでの順方向電流Ｉ２によるホールの消滅量とのバランスにより決定されると考えられる。
【００３４】
ホールの消滅量は作製されたデバイスに応じて固定的であるのに対して、ホールの蓄積量は、インパクトイオン化に依存するため、バイアス電圧に応じて変動すると考えられる。また、インパクトイオン化に対するバイアス電圧を一定にする場合においても、ホールの蓄積量は、発振周波数に応じて変動すると考えられる。
【００３５】
なお、図１３では、第１のインバータ２０に入力される電圧および第１のインバータ２０から出力される電圧の時間変化と、第１のインバータ２０のＮＭＯＳトランジス２６のボディ部３４のボディ電位Ｖｂ１の時間変化の考察予測図を示したが、第２のインバータ４０のＮＭＯＳトランジスタ４６のボディ部５４も、同様に、ボディ部５４のボディ電圧は変動し、その変動量は、ホールの蓄積量と、ホールの消滅量によって決定されると考えられる。また、第１のインバータ２０のＰＭＯＳトランジスタ２１のボディ部３７も、第２のインバータ４０のＰＭＯＳトランジスタ４１のボディ部５７も、同様に、ボディ部のボディ電圧は変動し、その変動量は、電子の蓄積量と、電子の消滅量によって決定されると考えられる。
【００３６】
上述したように、完全空乏型ＳＯＩデバイスにおいても、完全空乏型ＳＯＩデバイスの動作状態に応じて、ボディ電位Ｖｂ１が変動することが予測される。ボディ電位Ｖｂ１が変動すると、完全空乏型ＳＯＩを含むデバイスの動作が不安定になり、悪影響をおよぼす。したがって、ボディ電位Ｖｂ１の変動を防止するために、ボディ電位Ｖｂ１の変動を正確に評価することが必要となる。
【００３７】
本発明の目的は、完全空乏型ＳＯＩ構造のトランジスタを含むリングオシレータ回路の回路伝播遅延特性を評価することにより、完全空乏型ＳＯＩの動的な基板浮遊効果を評価する方法および装置を提供することである。
【００３８】
【課題を解決するための手段】
本発明の完全空乏型ＳＯＩの基板浮遊効果評価方法は、所定のゲート段数のゲートを含むリングオシレータ回路に異なる複数の電源電圧を印加して、前記印加される電源電圧に対応した発振周波数を測定する第１の測定工程であって、前記ゲートは、複数の完全空乏型ＳＯＩ構造のトランジスタを含む、工程と、前記所定のゲート段数とは異なるゲート段数のゲートを含むリングオシレータ回路に異なる複数の電源電圧を印加して、前記印加される電源電圧に対応した発振周波数を測定する第２の測定工程と、各リングオシレータ回路のゲート段数と、前記第１の測定工程および前記第２の測定工程において測定された発振周波数とに基づいて、ゲート１段あたりの伝播遅延時間を算出する工程と、各リングオシレータ回路に印加した電源電圧および前記ゲート１段あたりの伝播遅延時間に基づいて、前記ゲートに含まれるトランジスタの動的な反転閾値電圧を評価する工程とを包含することを特徴とする。
【００３９】
前記反転閾値電圧を評価する工程において、前記ゲート１段あたりの伝播遅延時間を、前記トランジスタのＲＣ時定数近似式に適用することを特徴としてもよい。
【００４０】
前記第１の測定工程および前記第２の測定工程において、各リングオシレータ回路の発振周波数を分周器によって分周することを特徴としてもよい。
【００４１】
前記ゲート１段あたりの伝播遅延時間を算出する工程において、同じ電源電圧に対応したゲート１段あたりの伝播遅延時間に基づいて算出した正規化伝播遅延時間と前記発振周波数の相関関係を解析し、前記正規化伝播遅延時間に対する前記電源電圧および前記発振周波数の依存性を評価することを特徴としてもよい。
【００４２】
前記反転閾値電圧を評価する工程において、前記発振周波数に対する前記反転閾値電圧の依存性を評価することを特徴としてもよい。
【００４３】
前記反転閾値電圧を評価する工程において、５％増えたゲート１段あたりの伝播遅延時間に対応する発振周波数と前記電源電圧との相関解析結果と、単体のトランジスタのドレイン電流とゲート電圧により、定電流法にて導出した静的なトランジスタ反転閾値電圧とドレイン電圧との相関解析結果とを、比較解析することにより、前記動的なトランジスタ反転閾値電圧の変動要因を推定することを特徴としてもよい。
【００４４】
前記反転閾値電圧を評価する工程において、前記トランジスタのボディ部に印加するバイアス電圧に基づいて、全空乏型ＳＯＩ構造のトランジスタに対する動的な反転閾値電圧の変動要因を検証することを特徴としてもよい。
【００４５】
本発明の完全空乏型ＳＯＩの基板浮遊効果評価装置は、複数の完全空乏型ＳＯＩ構造のトランジスタを含むゲートを異なるゲート段数含む各リングオシレータ回路における完全空乏型ＳＯＩの基板浮遊効果を評価する完全空乏型ＳＯＩの基板浮遊効果評価装置であって、複数の電源電圧がそれぞれ印加された各リングオシレータ回路の発振周波数を測定する発振周波数測定器と、前記発振周波数測定器にて測定された各リングオシレータ回路の発振周波数と、各リングオシレータ回路のゲート段数と、各電源電圧とに基づいて、前記ゲートに含まれるトランジスタの動的な反転閾値電圧を評価する評価器とを備えることを特徴とする。
【００４６】
【発明の実施の形態】
（本発明の原理）
以下に、本発明の原理を、完全空乏型ＳＯＩの動的な基板浮遊効果に基づいて説明する。
【００４７】
図１は、完全空乏型ＳＯＩの基板浮遊効果評価装置１００の模式的なブロック図である。
【００４８】
完全空乏型ＳＯＩの基板浮遊効果評価装置１００は、異なるゲート段数のゲート（ゲート回路またはゲート手段）を含む各リングオシレータ回路における完全空乏型ＳＯＩの基板浮遊効果を評価する。ゲートは、複数の完全空乏型ＳＯＩ構造のトランジスタを含む。
【００４９】
完全空乏型ＳＯＩの基板浮遊効果評価装置１００は、各リングオシレータ回路６０の発振周波数を測定する発振周波数測定器７０と、発振周波数測定器７０にて測定された周波数に基づいて、リングオシレータ回路６０の反転閾値電圧を算出する評価器８０とを含む。各ゲートはインバータ（またはインバータ手段）として機能する。
【００５０】
リングオシレータ回路６０は、例えば、図１１で示したようなインバータ回路１０であってもよい。また、図１１で示したインバータ回路１０は、二つのインバータ（ゲート）を含んでいるが、リングオシレータ回路６０は、少なくともリングオシレータ回路６０が発振可能なゲート段数のゲートを含んでいればよい。リングオシレータ回路６０が正常に発振するためには、一般に素数段で構成されたゲートが必要といわれている。
【００５１】
所定のゲート段数のゲートを含むリングオシレータ回路６０に所定の電源電圧を印加した後、発振周波数測定器７０において、そのリングオシレータ回路６０の発振周波数を測定する。評価器８０では、測定された発振周波数およびリングオシレータ回路６０のゲート段数から、リングオシレータ回路６０のゲート１段あたりの伝播遅延時間を算出する。
リングオシレータ回路６０に印加する電源電圧の大きさを変化させると、リングオシレータ回路６０の発振周波数は変化し、その発振周波数の変化に応じて、リングオシレータ回路６０のゲート１段あたりの伝播遅延時間も変化する。
【００５２】
ゲート１段あたりの伝播遅延時間Ｔｐｄは、測定された発振周波数をｆｏ、リングオシレータ回路６０に含まれるゲート段数をＮとすると、
Ｔｐｄ＝１／（２×Ｎ×ｆｏ）                        （１）
にて算出される。
【００５３】
このゲート１段あたりの伝播遅延時間Ｔｐｄの分解能は、周波数測定器７０の測定分解能の制限を受けるため、周波数測定器７０の測定分解能が低いと、特に、高周波に対応するゲート１段あたりの伝播遅延時間Ｔｐｄの精度が低下する。
【００５４】
その場合、周波数測定器７０として、分周器を使用し、リングオシレータ回路６０の発振周波数を分周することで、リングオシレータ回路６０の発振周波数を正確に測定することができる。
【００５５】
図２は、周波数測定器７０として分周器を使用している、完全空乏型ＳＯＩの基板浮遊効果評価装置１００を示す。図２において、リングオシレータ回路６０がＮ個のゲートを含むように示している。
【００５６】
次いで、ゲート段数が異なる別のリングオシレータ回路６０を使用して、電源電圧を同様に変化させながら、そのリングオシレータ回路６０の発振周波数を発振周波数測定器７０にて測定し、評価器８０にて、そのリングオシレータ回路６０のゲート１段あたりの遅延伝播時間Ｔｐｄを算出する。
【００５７】
このようなリングオシレータ回路６０のゲート１段あたりの遅延伝播時間Ｔｐｄの算出を、用意された全てのリングオシレータ回路６０に対しておこなう。
【００５８】
次に、上記（１）式で算出されたゲート１段あたりの伝播遅延時間Ｔｐｄを用いて、各リングオシレータ回路６０のゲート１段あたりの伝播遅延時間の発振周波数依存性特性を評価する。
【００５９】
このゲート１段あたりの伝播遅延時間の発振周波数依存性特性評価では、トランジのスイッチング周波数の違いを、リングオシレータ回路６０に含まれるゲート段数に応じた発振周波数の違いで代替する。また、リングオシレータ回路６０に供給する電源電圧を変化させることにより、基板浮遊効果に影響すると考えられるインパクトイオン化の発生量が変化する影響を評価する。
【００６０】
具体的には、電源電圧をパラメータにして、ゲート１段あたりの伝播遅延時間と発振周波数との相関解析を行う。この相関解析では、ゲート１段あたりの伝播遅延時間の変化傾向を把握する目的で、ゲート１段あたりの伝播遅延時間を正規化伝播遅延時間に変換する。
【００６１】
正規化伝播遅延時間Ｔｐｄ＿ｎｏｒは、
Ｔｐｄ＿ｎｏｒ＝Ｔｐｄ（ｆ＿ｍｅａｓ）／Ｔｐｄ（ｆ＿ｍｉｎ）  （２）
にて算出される。ここで、Ｔｐｄ（ｆ＿ｍｉｎ）は、同一電源電圧での最小発振周波数におけるゲート１段あたりの伝播遅延時間を示し、Ｔｐｄ（ｆ＿ｍｅａｓ）は、測定された任意の発振周波数でのゲート１段あたりの伝播遅延時間を示す。
【００６２】
次に、この正規化伝播遅延時間の発振周波数に対する依存性特性の原因を究明するために、発振周波数に対して正規化伝播遅延時間が変動する要因として考えられるトランジスタのボディ電位の発振周波数依存性を評価する。
【００６３】
このボディ電位の発振周波数依存性評価では、直接的にボディ電位を測定することが困難であるため、ボディ電位をトランジスタ反転閾値電圧で代替する。
【００６４】
以下に、任意の電源電圧、発振周波数でのトランジスタ反転閾値電圧の導出について説明する。
【００６５】
ゲート１段あたりの伝播遅延時間ＴｐｄをトランジスタのＲＣ時定数近似式に適用する。具体的には、ゲート１段あたりの伝播遅延時間Ｔｐｄは、回路の負荷容量をＣｌ、トランジスタの駆動能力をＩｄｓ、回路への供給電源電圧をＶｄｄ、実測伝播遅延時間への合わせ込み補正係数をｋとすると、
Ｔｐｄ∝ｋ×Ｃｌ×（Ｖｄｄ／Ｉｄｓ）      （３）
にて近似できる。また、トランジスタの駆動能力は、キャリア移動度をμ、ゲート酸化膜容量をＣｏｘ、チャネル幅をＷ、チャネル長をＬ、ゲート電圧をＶｇｓ、トランジスタ反転閾値電圧をＶｔｈとすると、
Ｉｄｓ＝μ×Ｃｏｘ×（Ｗ／Ｌ）×（Ｖｇｓ−Ｖｔｈ）α    （４）
にて算出される。αは、ショートチャネル領域の高電界によるキャリア速度飽和現象を考慮して、α＝１．３としてトランジスタ駆動能力Ｉｄｓを見積もる。上記（４）式に含まれる、ゲート酸化膜容量Ｃｏｘは、真空誘電率をε０、酸化膜比誘電率をεｏｘ、ゲート酸化膜厚をＴｏｘとすると、
Ｃｏｘ＝ε０×εｏｘ×Ｌ×Ｗ／Ｔｏｘ            （５）
にて算出される。
【００６６】
上記（４）、（５）式で示されるＩｄｓ、Ｃｏｘを（３）式に代入し、（３）式をＶｄｄと（Ｖｄｄ／Ｔｐｄ）１／αの関係で整理すると
Ｖｄｄ＝Ｖｔｈ＋ｋ′×（Ｖｄｄ／Ｔｐｄ）１／α      （６）
と表現できる。ここでｋ′は、
ｋ′＝    （（ｋ×Ｃｌ×Ｌ）／（μ×Ｃｏｘ×Ｗ））１／α    （７）
である。
【００６７】
上記（６）式より、電源電圧の変化に応じた所定のゲート段数のリングオシレータ回路６０の発振周波数から算出されたゲート１段あたりの伝播遅延時間Ｔｐｄを用いて、電源電圧および発振周波数の変化に基づいた動的なトランジスタ反転閾値電圧Ｖｔｈを算出する。
【００６８】
次に、上記にて算出された動的なトランジスタ反転閾値電圧の変動要因を解析する。
【００６９】
このために、変動要因として考えられるインパクトイオン化発生量のゲート１段あたりの伝播遅延時間変動への影響度の評価について以下に説明する。
【００７０】
単体トランジスタの動作で考察した場合、インパクトイオン化発生度合いの確認は、ＤＣ的（静的）に測定したトランジスタ反転閾値電圧のドレイン電圧依存性により評価可能である。ＤＣ的なトランジスタ反転閾値電圧は、一般的にトランジスタのドレイン電流Ｉｄｓとゲート電圧Ｖｇｓ特性測定データを用いて、定電流法または最大相互コンダクタンス（Ｇｍ＿ｍａｘ）法にて算出可能である。算出されたＤＣ的なトランジスタ反転閾値電圧Ｖｔｈをドレイン電圧依存性にて評価することで、ＤＣ的なトランジスタ反転閾値電圧が急激に低下するドレイン電圧領域を、インパクトイオン化が発生しているバイアス領域として確認できる。
【００７１】
このＤＣ的なトランジスタ反転閾値電圧のドレイン電圧依存性評価に対応させて、ゲート１段あたりの伝播遅延時間が５％増加する発振周波数と電源電圧依存性の評価を行い、ＤＣ的なトランジスタ反転閾値電圧のドレイン電圧依存性での傾向と、ゲート１段あたりの伝播遅延時間が５％増加する発振周波数の電源電圧依存性での傾向とを比較解析し、二つの依存性での傾向に対する相関性を評価することで、動的なトランジスタ反転閾値電圧の変動要因として、インパクトイオン化の影響度合いを評価確認することができる。
【００７２】
具体的には、ＤＣ的なトランジスタ反転閾値電圧が急激に低下するドレイン電圧領域と同じ電源電圧領域では、ゲート１段あたりの伝播遅延時間が５％増加する発振周波数の電源電圧に対する傾向傾きは、それ以外の領域に比べ、インパクトイオン化により緩やかになることが評価確認できる。
【００７３】
これまでの解析により、完全空乏型ＳＯＩトデバイスでの基板浮遊効果の要因として、インパクトイオン化による動的なボディ電位変動が確認される。
【００７４】
この要因に対して検証する手法を以下に説明する。
【００７５】
上述した解析により、ボディ電位の変動は、正規化伝播遅延時間の発振周波数特性にて評価可能であることが確認できている。
【００７６】
そこで、ボディ電位を固定化した完全空乏型ＳＯＩ構造のトランジスタを含むリングオシレータ回路での正規化伝播遅延時間の発振周波数特性と、ボディ電位を固定化していない完全空乏型ＳＯＩ構造のトランジスタを含むリングオシレータ回路での正規化伝播遅延時間の発振周波数特性とを、比較解析することで、完全空乏型ＳＯＩデバイスでの基板浮遊効果の要因として、インパクトイオン化による動的なボディ電位変動が検証確認できる。
【００７７】
ボディ電位の固定化方法は、各種手法が提案されているが、ここではボディ端子への任意なバイアス印加が可能な図３に示されるＨゲート構造のボディタイトランジスタを用いる。この構造では、ボディ部のキャリア吸収能力を考慮して、トランジスタ幅は負荷の駆動を考慮した上で、可能な限り最小化することが必要である。
【００７８】
上述の解析方法を用いることにより、従来評価されなかった完全空乏型ＳＯＩの基板浮遊効果に対して、現象把握、要因究明、要因検証の各評価に対して、定量的に評価することが可能となる。
【００７９】
以下に、上述した本発明の原理にしたがった実験結果およびその考察について説明する。
【００８０】
（電源電圧に応じた、完全空乏型ＳＯＩの正規化伝播遅延時間の発振周波数特性評価）
図４は、電源電圧に応じた、正規化伝播遅延時間の周波数依存性特性を示すグラフである。
【００８１】
複数の完全空乏型ＳＯＩ構造のトランジスタを含むゲートを異なるゲート段数含む各リングオシレータ回路６０に異なる電源電圧を与えて、リングオシレータ回路６０の発振周波数を測定し、測定された発振周波数に基づいて、上述した（１）式を用いて、ゲート１段あたりの伝播遅延時間が算出される。算出されたゲート１段あたりの伝播遅延時間は、上述した（２）式を用いて、正規化伝播遅延時間に変換される。
【００８２】
図４のグラフでは、同じ電源電圧のプロットは、ゲート段数が異なるリングオシレータ回路６０に対する、発振周波数と正規化遅延時間との関係を示している。
【００８３】
図４のグラフに示されるように、電源電圧Ｖｄｄが０．８Ｖの場合、測定された全発振周波数領域にわたって正規化伝播遅延時間が増加しているのに対して、電源電圧Ｖｄｄが１．８Ｖの場合、発振周波数が１５０ＭＨｚまでは、正規化伝播遅延時間の変化はほとんどないが、発振周波数が１５０ＭＨｚ以上となると、正規化伝播遅延時間が増加する。ここで、電源電圧Ｖｄｄが１．８Ｖの場合の増加率は最高で４．８％であり、これは、電源電圧が０．８Ｖの場合の最高増加率８．１％に比べると、小さくなっている。
【００８４】
このように、完全空乏型ＳＯＩにおいても、正規化伝播遅延時間は、発振周波数および電源電圧の変化に基づいて、変化することが確認される。
【００８５】
（完全空乏型ＳＯＩにおける動的なトランジスタ反転閾値電圧の導出）
図５は、動的なトランジスタ反転閾値電圧を導出することを説明するためのグラフであり、具体的には、４７段のゲートを含むリングオシレータ回路６０に、異なる大きさの電源電圧Ｖｄｄを印加し、その電源電圧Ｖｄｄに応じて測定された発振周波数から算出されたゲート１段あたりの伝播遅延時間Ｔｐｄを、式（６）に代入して得られた結果をグラフにしたものである。
【００８６】
図５では、ＶｄｄをＹ軸に、（Ｖｄｄ／Ｔｐｄ）１／αをＸ軸にプロットしたデータに対して、最小２乗法にてＹ＝ａ・Ｘ＋ｂの直線近似を行い、係数ａおよび定数ｂを決定する。導出された定数項ｂ（図５では、０．３６５）は、４７段のゲートを含むリングオシレータ回路における、電源電圧変化に依存しないトランジスタの反転閾値電圧である。
【００８７】
図６は、動的なトランジスタ反転閾値電圧の周波数依存特性を示すグラフであり、具体的には、電源電圧を１．０Ｖに固定し、異なるゲート段数のゲートを含むリングオシレータ回路６０の発振周波数に対して、上記のように求めたトランジスタ反転閾値電圧をプロットしたグラフである。
【００８８】
図６のグラフより、電源電圧が１．０Ｖの場合、発振周波数が約１００ＭＨｚを越えるとトランジスタ反転閾値電圧が増加することがわかる。このように、完全空乏型ＳＯＩに印加する電源電圧、発振周波数に基づいて動的なトランジスタ反転閾値電圧を算出することができる。
【００８９】
（完全空乏型ＳＯＩにおけるゲート１段あたりの伝播遅延時間の発振周波数と電源電圧依存性に対する要因究明）
図７は、ＤＣ的なトランジスタ反転閾値電圧のドレイン電圧依存性特性を示すグラフであり、具体的には、完全空乏型ＳＯＩ構造のトランジスタのドレイン電流Ｉｄｓとゲート電圧Ｖｇｓとの特性データを用いて、定電流法にて算出したＤＣ的なトランジスタ反転閾値電圧のドレイン電圧依存性特性をプロットしたグラフである。
【００９０】
図７のグラフに示されるように、ドレイン電圧Ｖｄｓが増加するとともに、トランジスタ反転閾値電圧Ｖｔｈは減少していくが、トランジスタ反転閾値電圧Ｖｔｈが減少する傾きは、ドレイン電圧Ｖｄｓが１．３Ｖより小さい場合と、１．３Ｖ以上の場合とで異なる。
【００９１】
その理由を考察すると、ドレイン電圧Ｖｄｓが１．３Ｖより小さい場合のトランジスタ反転閾値電圧Ｖｔｈの低下は、ＤＩＢＬ（Ｄｒａｉｎ  ＩｎｄｕｃｅｄＢａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）効果に起因すると考えられ、ドレイン電圧Ｖｄｓが１．３Ｖ以上の場合のトランジスタ反転閾値電圧Ｖｔｈの低下は、完全空乏型ＳＯＩに固有なインパクトイオン化により引き起こされる寄生バイポーラ効果で発生した正孔がボディ部に蓄積し、ボディ電位を上昇させたことによって、閾値電圧がより大きく低下したものと考えられる。
【００９２】
図８は、ゲート１段あたりの伝播遅延時間が５％増加する発振周波数の電源電圧依存性特性をプロットしたグラフである。
【００９３】
図８のグラフに示されるように、電源電圧Ｖｄｄが１．３Ｖ近傍を境界にゲート１段あたりの伝播遅延時間が５％増加する発振周波数の電源電圧に対する増加傾きに差異が見られる。
【００９４】
電源電圧Ｖｄｄが１．３Ｖ以上である場合、ゲート１段あたりの伝播遅延時間が５％増加する発振周波数の電源電圧に対する傾きの低下は、インパクトイオン化により閾値電圧が低下することに起因すると考えられる。このように、ＤＣ的なトランジスタ反転閾値電圧のドレイン電圧依存性での傾向と、ゲート１段あたりの伝播遅延時間が５％増加する発振周波数の電源電圧依存性での傾向とを比較解析し、両依存性での傾向に対する相関性を評価することで、動的なトランジスタ反転閾値電圧の変動要因として、インパクトイオン化発生量の影響度を評価確認することができる。
【００９５】
（完全空乏型ＳＯＩにおける正規化伝播遅延時間の周波数と電源電圧依存性に対する要因検証）
図９は、ボディ電位を固定化した場合と固定化しない場合の正規化伝播遅延時間の発振周波数依存性特性を示すグラフであり、具体的には、ボディ電位を固定化した完全空乏型ＳＯＩ構造のトランジスタを含むリングオシレータ回路での正規化伝播遅延時間の周波数特性と、ボディ電位を固定化していない完全空乏型ＳＯＩ構造のトランジスタを含むリングオシレータ回路での正規化伝播遅延時間の周波数特性とを、比較解析したグラフである。
【００９６】
ボディ電位の固定化は、ＮＭＯＳのボディ部への印加バイアス電圧を接地電位よりも低い−１Ｖとし、ＰＭＯＳのボディ部への印加バイアス電圧を一般的な電源電圧よりも高い２Ｖとした。これは、ボディコンタクト部分の抵抗が高く、ＧＮＤおよび電源電圧レベルでは、インパクトイオン化により発生したキャリアに対する吸収能力が低いためである。
【００９７】
図９のグラフに示されるように、ボディ電位を固定化すると、正規化伝播遅延時間の周波数依存性は見られず、バルクＭＯＳと同様に正規化伝播遅延時間は一定となる。この比較解析により、完全空乏型ＳＯＩでの基板浮遊効果の要因として、インパクトイオン化によって、動的にボディ電位が変動していることを検証確認することができる。
【００９８】
【発明の効果】
本発明により、完全空乏型ＳＯＩの基板浮遊効果を、リングオシレータ回路でのゲート１段あたりの伝播遅延時間の周波数依存性特性にて評価することできる。また、ゲート１段あたりの伝播遅延時間の変動要因解析として、インパクトイオン化によるトランジスタボディ電位の動的変動を、トランジスタ反転閾値電圧の周波数依存性特性にて代替的に評価することができる。更に、ボディ電位の固定化の有無によるリングオシレータ回路での正規化伝播遅延時間の発振周波数依存性特性の比較解析により、完全空乏型ＳＯＩの基板浮遊効果の要因として、インパクトイオン化による動的なボディ電位変動の検証確認することできる。
【００９９】
これらの解析により、従来定量的に示されることがなかった完全空乏型ＳＯＩの基板浮遊効果について、現象把握、要因究明、要因検証に対して、定量的に評価することが可能となり、完全空乏型ＳＯＩデバイスを用いた回路設計等での、動作周波数マージン等の指針データを提供することが期待できる。
【図面の簡単な説明】
【図１】図１は、完全空乏型ＳＯＩの基板浮遊効果評価装置の模式的なブロック図である。
【図２】図２は、周波数測定器として分周器を使用している、完全空乏型ＳＯＩの基板浮遊効果評価装置を示す。
【図３】図３は、ボディタイトランジスタ構造を示す。
【図４】図４は、電源電圧に応じた、正規化伝播遅延時間の周波数依存性特性を示すグラフである。
【図５】図５は、動的なトランジスタ反転閾値電圧を導出することを説明するためのグラフである。
【図６】図６は、動的なトランジスタ反転閾値電圧の周波数依存特性を示すグラフである。
【図７】図７は、ＤＣ的なトランジスタ反転閾値電圧のドレイン電圧依存性特性を示すグラフである。
【図８】図８は、正規化伝播遅延時間が５％増加する発振周波数の電源電圧依存性特性を示すグラフである。
【図９】図９は、ボディ電位を固定化した場合と固定化しない場合の正規化伝播遅延時間の発振周波数依存性特性を示すグラフである。
【図１０】図１０は、完全空乏型ＳＯＩ２００の模式的な断面図を示す。
【図１１】図１１は、完全空乏型ＳＯＩ構造のトランジスタを含むインバータ回路の等価回路図を示す。
【図１２】図１２は、インバータの構造を示す模式的な断面図である。
【図１３】図１３は、インバータに入力される電圧およびインバータから出力される電圧の時間変化と、インバータにおけるＮＭＯＳトランジスタのボディ部のボディ電位の時間変化の考察予測図を示す。
【符号の説明】
６０      リングオシレータ回路
７０      発振周波数測定器
８０      評価器
１００    完全空乏型ＳＯＩの基板浮遊効果評価装置
【図１】
2004228329.tif 000003
【図２】
2004228329.tif 000004
【図３】
2004228329.tif 000005
【図４】
2004228329.tif 000006
【図５】
2004228329.tif 000007
【図６】
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【図７】
2004228329.tif 000009
【図８】
2004228329.tif 000010
【図９】
2004228329.tif 000011
【図１０】
2004228329.tif 000012
【図１１】
2004228329.tif 000013
【図１２】
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【図１３】
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