(57)【要約】【課題】電荷収集電極の面積占有率をできるだけ大きく確保できるアクティブマトリクスアレイを採用しながら、Ｓ／Ｎの優れた、大面積で高精細の電磁波検出器を提供する。【解決手段】アクティブマトリクス基板１上において、画素電極２１は信号線１８及び走査線１２と平面的に重畳しておらず、かつ、上記画素電極２１と上記信号線１８との隙間をＸ１、上記画素電極２１と上記走査線１２との隙間をＹ１としたとき、Ｘ１＞Ｙ１の関係を満たす。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板上に、信号線、走査線が格子状に配設され、単位格子毎にスイッチング素子と画素電極とが形成されたアクティブマトリクス基板において、
上記画素電極は、上記信号線及び走査線と平面的に重畳しておらず、かつ、上記画素電極と上記信号線との隙間をＸ１、上記画素電極と上記走査線との隙間をＹ１としたとき、Ｘ１＞Ｙ１の関係を満たすことを特徴とするアクティブマトリクス基板。
【請求項２】
上記単位格子毎に、金属膜からなる蓄積容量電極を備えた蓄積容量が備えられており、上記蓄積容量電極は、上記信号線及び走査線と平面的に重畳しておらず、かつ、上記蓄積容量電極と上記信号線との隙間をＸ２、上記蓄積容量電極と上記走査線との隙間をＹ２としたとき、Ｘ２＞Ｙ２の関係を満たすことを特徴とする請求項１に記載のアクティブマトリクス基板。
【請求項３】
アクティブマトリクス基板上に、検出対象の電磁波に感応して電荷を生成する半導体膜が形成されており、上記アクティブマトリクス基板における画素電極が、上記半導体膜で生成された電荷に対する電荷収集電極として作用する電磁波検出器において、
上記アクティブマトリクス基板は、基板上に、信号線、走査線が格子状に配設され、単位格子毎にスイッチング素子と画素電極とが形成されてなる構成であり、
上記画素電極は、上記信号線及び走査線と平面的に重畳しておらず、かつ、上記画素電極と上記信号線との隙間をＸ１、上記画素電極と上記走査線との隙間をＹ１としたとき、Ｘ１＞Ｙ１の関係を満たすことを特徴とする電磁波検出器。
【請求項４】
上記アクティブマトリクス基板に対し、上記画素電極の形成側と反対側に、光源を備えていることを特徴とする請求項３に記載の電磁波検出器。
【請求項５】
上記アクティブマトリクス基板は、上記単位格子毎に、金属膜からなる蓄積容量電極を備えた画素容量が備えられており、上記蓄積容量電極は、上記信号線及び走査線と平面的に重畳しておらず、かつ、上記蓄積容量電極と上記信号線との隙間をＸ２、上記蓄積容量電極と上記走査線との隙間をＹ２としたとき、Ｘ２＞Ｙ２の関係を満たすことを特徴とする請求項４に記載のアクティブマトリクス基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｘ線等の放射線、可視光、赤外線等の電磁波による画像を検出できる電磁波検出器と、それに用いるアクティブマトリクス基板の構造に関するものである。
【０００２】
【従来の技術】
従来、電磁波検出器の一種として、例えば、Ｘ線等の電磁波を感知して電荷（電子−正孔対）を発生する半導体膜、すなわち電磁波導電性（光導電性とも呼ぶ）を有する半導体膜と、該半導体膜中で生成された電荷を収集する電荷収集電極とを行方向および列方向の二次元状に配置するとともに、画素毎にスイッチング素子を設けて、各行毎にスイッチング素子を順次オンにして各列毎に上記電荷を読み出す二次元の電磁波検出器が知られている。
【０００３】
上記二次元の電磁波検出器は、例えば、下記の非特許文献１等にその構造や原理が解説されている。上記非特許文献１に記載されている従来の電磁波検出器の構成および原理について以下に簡単に説明する。
【０００４】
図８は、電磁波検出器の検出原理を示す断面図である。電磁波検出器は、例えばａ−Ｓｅに代表される電磁波導電性を示す半導体膜１０１を備え、該半導体膜１０１の上層にバイアス電極１０２が、下層に電荷収集電極１０３が形成されている。電荷収集電極１０３は、蓄積容量（Ｃｓ）１０４に接続されており、蓄積容量１０４はＦＥＴ（ＴＦＴ）などのスイッチング素子１０５を介して電荷検出アンプ１０６に接続されている。
【０００５】
このような電磁波検出器にＸ線等の電磁波が入射すると、半導体膜１０１内で電荷（電子−正孔対）が発生する。この時、バイアス電極１０２と電荷収集電極１０３との間に印加されるバイアス電圧により、半導体膜１０１で発生した電子は＋電極側に、正孔は−電極側に移動し、その結果、蓄積容量１０４に電荷が蓄積される仕組みになっている。蓄積容量１０４に蓄積された電荷は、スイッチング素子１０５をオンにすることで電荷検出アンプ１０６に取り出される。こうして、電荷検出アンプ１０６により検出された電荷量から、半導体膜１０１に入射した電磁波の強度を検知することができる。
【０００６】
また、このような電磁波検出器の構成要素（電荷収集電極、蓄積容量、スイッチング素子）を二次元状にマトリクス配置し、線順次に電荷を読み出していくことで、検出対象である電磁波の二次元情報を得ることが可能となる。ここで、二次元のマトリクスアレイとしては、薄膜トランジスタ（ＴＦＴ）をスイッチング素子として使用したアクティブマトリクスアレイを用いることができる。
【０００７】
図９（ａ）は、スイッチング素子１０５、蓄積容量１０４、電荷収集電極１０３、およびそれらを駆動するための配線（走査線（ゲート配線）１０７、信号線（ソース配線）１０８等：図９（ｂ）参照）を備えたアクティブマトリクスアレイ１１０と、その上に設けられた半導体膜１０１と、さらにその上に設けられたバイアス電極１０２によって構成される電磁波検出器の断面構造（１画素分）を示すものである。図９（ｂ）は、図９（ａ）に示するアクティブマトリクスアレイを上側から見た平面図であり、１画素当たりのレイアウトを示すものである。
【０００８】
上述の電磁波検出器は、大面積で高精細の検出器を実現することができ、胸部のＸ線撮影などに用いられる医療用検出器の場合、１７インチ×１７インチ程度の面積を有し、３０００×３０００程度の画素を備えた検出器が必要とされる。したがって、上記アクティブマトリクスアレイに格子状に配設されている走査線１０７や信号線１０８には、高い周波数で精度良く電気信号を伝送する能力が求められ、それぞれの時定数（配線抵抗値×配線容量）をできるだけ小さくするアレイ設計が求められる。
【０００９】
このため、大面積で高精細の電磁波検出器では、図９（ｂ）に示すように、走査線１０７と信号線１０８とが電荷収集電極１０３と平面的に重畳しない設計が有用と考えられる。この結果、走査線１０７または信号線１０８と電荷収集電極１０３との重畳領域に発生する寄生容量を無くすことができ、それぞれの配線容量を低減することが可能になる。
【００１０】
【非特許文献１】
Ｓ．  Ｏ．  Ｋａｓａｐ，  Ｊ．  Ａ．  Ｒｏｗｌａｎｄｓ，  “Ｄｉｒｅｃｔ−Ｃｏｎｖｅｒｓｉｏｎ  Ｆｌａｔ−Ｐａｎｅｌ  Ｘ−Ｒａｙ  Ｉｍａｇｅ  Ｓｅｎｓｏｒｓ  ｆｏｒ  Ｄｉｇｉｔａｌ  Ｒａｄｉｏｇｒａｐｈｙ”，  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ＩＥＥＥ，  米国，  Ａｐｒｉｌ，  ２００２，  Ｖｏｌ．  ９０，  Ｎｏ．  ４，  ｐｐ．５９１−６０４」
【００１１】
【発明が解決しようとする課題】
ところが、走査線１０７と信号線１０８とが電荷収集電極１０３と平面的に重畳しない上述の構成においても、厳密には、電荷収集電極１０３のエッジから上記配線に向けて広がる電気力線が存在するために、そこには僅かな寄生容量が残存する。
【００１２】
このようなそれぞれの配線（特に、信号線１０８）と電荷収集電極１０３との間の寄生容量を減らすためには、それぞれの配線と電荷収集電極１０３の隙間をできるだけ大きくするような画素レイアウトを採用することが考えられる。しかしながら、その場合には配線と電荷収集電極１０３の隙間を広げる分だけ電荷収集電極１０３の面積占有率（充填率、フィルファクターとも呼ぶ）が小さくなってしまう。電荷収集電極１０３の面積占有率が小さくなると、電荷の収集効率が悪くなり、電磁波検出器の検出感度が低下してしまうといった問題がある。
【００１３】
本発明は、上記の問題点を解決するためになされたもので、その目的は、電荷収集電極の面積占有率をできるだけ大きく確保できるアクティブマトリクスアレイを採用しながら、Ｓ／Ｎの優れた、大面積で高精細の電磁波検出器を提供することにある。
【００１４】
【課題を解決するための手段】
本発明のアクティブマトリクス基板は、上記の課題を解決するために、基板上に、信号線、走査線が格子状に配設され、単位格子毎にスイッチング素子と画素電極とが形成されたアクティブマトリクス基板において、上記画素電極は、上記信号線及び走査線と平面的に重畳しておらず、かつ、上記画素電極と上記信号線との隙間をＸ１、上記画素電極と上記走査線との隙間をＹ１としたとき、Ｘ１＞Ｙ１の関係を満たすことを特徴としている。
【００１５】
上記アクティブマトリクス基板を用いた電磁波検出器では、読出し信号のＳ／Ｎを向上させる観点から、信号線は走査線に比べて一層の配線容量の低減が求められる。ここで、上記アクティブマトリクス基板では、上述のＸ１＞Ｙ１の関係により、画素電極（電荷収集電極）と配線との間に発生する寄生容量は、信号線についての寄生容量が走査線についての寄生容量よりも小さくなる。
【００１６】
すなわち、上記の構成によれば、画素電極と信号線との隙間Ｘ１を画素電極と操作線との隙間Ｙ１よりも広げることで、画素電極（電荷収集電極）の面積占有率の低下を最小限に抑えながら、信号線の配線容量を低減し、Ｓ／Ｎの優れた電磁波検出器が実現できる。
【００１７】
また、上記アクティブマトリクス基板では、上記単位格子毎に、金属膜からなる蓄積容量電極を備えた画素容量が備えられており、上記蓄積容量電極は、上記信号線及び走査線と平面的に重畳しておらず、かつ、上記蓄積容量電極と上記信号線との隙間をＸ２、上記蓄積容量電極と上記走査線との隙間をＹ２としたとき、Ｘ２＞Ｙ２の関係を満たす構成とすることができる。
【００１８】
上記構成のアクティブマトリクス基板では、電磁波検出器での使用にあたって、アクティブマトリクス基板の裏面側から光を照射し、画素電極間に生成するトラップ電荷の悪影響を防止することが考えられる。また、画素電極間に生成するトラップ電荷は、その画素電極間の隙間が大きくなるほどその影響は顕著となる。
【００１９】
このような使用形態のアクティブマトリクス基板において、上記の構成によれば、より隙間の大きい信号線を跨ぐ方向の画素電極間の隙間に光を照射しやすいアクティブマトリクス基板が実現でき、このアクティブマトリクス基板を用いることで、画素電極間に生成するトラップ電荷の悪影響を最小限に抑えることができる。
【００２０】
本発明の電磁波検出器は、上記の課題を解決するために、アクティブマトリクス基板上に、検出対象の電磁波に感応して電荷を生成する半導体膜が形成されており、上記アクティブマトリクス基板における画素電極が、上記半導体膜で生成された電荷に対する電荷収集電極として作用する電磁波検出器において、上記アクティブマトリクス基板は、基板上に、信号線、走査線が格子状に配設され、単位格子毎にスイッチング素子と画素電極とが形成されてなる構成であり、上記画素電極は、上記信号線及び走査線と平面的に重畳しておらず、かつ、上記画素電極と上記信号線との隙間をＸ１、上記画素電極と上記走査線との隙間をＹ１としたとき、Ｘ１＞Ｙ１の関係を満たすことを特徴としている。
【００２１】
上記の構成によれば、上記アクティブマトリクス基板と同様に、画素電極と信号線との隙間Ｘ１を画素電極と操作線との隙間Ｙ１よりも広げることで、画素電極（電荷収集電極）の面積占有率の低下を最小限に抑えながら、信号線の配線容量を低減し、Ｓ／Ｎの優れた電磁波検出器が実現できる。
【００２２】
また、上記電磁波検出器では、上記アクティブマトリクス基板に対し、上記画素電極の形成側と反対側に、光源を備えている構成とすることができる。
【００２３】
上記の構成によれば、電磁波検出器の使用時において、アクティブマトリクス基板の裏面側から光を照射し、画素電極間に生成するトラップ電荷の悪影響を防止することができる。
【００２４】
また、上記電磁波検出器では、上記アクティブマトリクス基板は、上記単位格子毎に、金属膜からなる蓄積容量電極を備えた画素容量が備えられており、上記蓄積容量電極は、上記信号線及び走査線と平面的に重畳しておらず、かつ、上記蓄積容量電極と上記信号線との隙間をＸ２、上記蓄積容量電極と上記走査線との隙間をＹ２としたとき、Ｘ２＞Ｙ２の関係を満たす構成とすることができる。
【００２５】
上記の構成によれば、より隙間の大きい信号線を跨ぐ方向の画素電極間の隙間に光を照射しやすくなり、画素電極間に生成するトラップ電荷の悪影響を最小限に抑えることができる。
【００２６】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１ないし図２に基づいて説明すれば、以下の通りである。尚、以下の説明においては、検出される画像の１画素分に相当する電磁波検出素子を複数備えており、それが２次元に配列されたものを電磁波検出器とする。
【００２７】
図１（ｂ）は、上記電磁波検出器の１画素単位の構造を示す断面図、図１（ａ）はその平面図である。図１（ａ）および（ｂ）に示す１画素のサイズは、０．１ｍｍ×０．１ｍｍ〜０．３ｍｍ×０．３ｍｍ程度であり、電磁波検出器全体としてはこの画素（電磁波検出器）がＸＹマトリクス状に５００×５００〜３０００×３０００画素程度配列されたものが一般的である。サイズとしては、Ｘ線の胸部撮影を想定すると、１７”×１７”程度のものが要求される。
【００２８】
図１（ａ）および（ｂ）に示すように、上記電磁波検出器は、アクティブマトリクス基板１上に、電磁波導電性を有する半導体膜２、および図示しない電源に接続されたバイアス電極（共通電極）３が順次形成されている。半導体膜２は、Ｘ線などの電磁波が照射されることにより、内部に電荷（電子−正孔）を発生するものである。つまり、半導体膜２は電磁波導電性を有し、Ｘ線などの電磁波画像情報を電荷情報に変換するためのものである。
【００２９】
また、半導体膜２は、例えば、セレンを主成分とする（５０％以上の含有率を有する）非晶質のａ−Ｓｅ（アモルファスセレン）からなる。この他に、ＣｄＴｅ、ＣｄＺｎＴｅ、ＰｂＩ２、ＨｇＩ２、ＧａＡｓ、Ｓｉなどを半導体膜２として使用することもできる。なお半導体膜２の上層および／又は下層には、電荷ブロッキング層や緩衝層を設ける場合もあるが、本実施の形態１に係る電磁波検出器ではこれらの層を含めて半導体膜２と定義する。電荷ブロッキング層や緩衝層の例としては、ＡｓやＴｅを含有したＳｅ層、ハロゲンやアルカリ金属等を微量ドープしたＳｅ層、もしくはＳｂ２Ｓ３、ＣｅＯ２、ＣｄＳ等の高抵抗半導体層等が挙げられる。
【００３０】
以下に、アクティブマトリクス基板１について詳しく説明する。アクティブマトリクス基板１は、ガラス基板１１、走査線（ゲート電極）１２、蓄積容量線（蓄積容量電極）１３、ゲート絶縁膜１４、接続電極１５、チャネル層１６、コンタクト層１７、信号線（ソース電極）１８、絶縁保護膜１９、層間絶縁膜２０、画素電極（電荷収集電極）２１とを有している。アクティブマトリクス基板１では、ガラス基板１１上に信号線１８および走査線１２が格子状に配設され、その単位格子毎にスイッチング素子であるＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）４と画素電極２１とが形成されている。
【００３１】
また、アクティブマトリクス基板１においては、走査線１２、ゲート絶縁膜１４、信号線１８、接続電極１５、チャネル層１６、およびコンタクト層１７等によりＴＦＴ４が構成されており、蓄積容量線１３、ゲート絶縁膜１４、接続電極１５等により蓄積容量（Ｃｓ）５が構成されている。
【００３２】
尚、ここでは、図２（ａ）〜（ｃ）に示すように、走査線１２のうちＴＦＴ４を構成する部分をゲート電極１２ａ、信号線１８のうちＴＦＴ４を構成する部分をソース電極１８ａ、蓄積容量線１３のうち蓄積容量５を構成する部分を蓄積容量電極１３ａと呼ぶこととする。
【００３３】
また、本実施の形態１では、ゲート電極１２ａ、ソース電極１８ａ、蓄積容量電極１３ａが、それぞれ走査線１２、信号線１８、蓄積容量線１３の一部を兼用して構成される構成を例示しているが、ゲート電極１２ａ、ソース電極１８ａ、蓄積容量電極１３ａを、それぞれ走査線１２、信号線１８、蓄積容量線１３とは別に構成しても構わない。
【００３４】
ガラス基板１１は支持基板であり、ガラス基板１１としては、例えば、無アルカリガラス基板（例えば、コーニング社製＃１７３７等）を用いることができる。走査線１２および信号線１８は、格子状に配列された電気配線（金属配線）であり、その各交点にはＴＦＴ４が形成されている。
【００３５】
ＴＦＴ４はスイッチング素子であり、そのソースおよびドレインのそれぞれは、信号線１８および接続電極１５に接続されている。つまり、信号線１８は、信号線としての直線部分と、ＴＦＴ４を構成するための延長部分（すなわち、ソース電極１８ａ）とを備えており、接続電極１５は、ＴＦＴ４のドレイン電極を構成しながらＴＦＴ４と蓄積容量５とをつなぐように設けられている。
【００３６】
ゲート絶縁膜１４には、ＳｉＮｘやＳｉＯｘ等が使用可能である。ゲート絶縁膜１４は、ゲート電極１２ａおよび蓄積容量電極１３ａを覆うように設けられており、ゲート電極１２ａ上に位置する部位がＴＦＴ４におけるゲート絶縁膜として作用し、蓄積容量電極１３ａ上に位置する部位は蓄積容量５における誘電体層として作用する。つまり、蓄積容量５は、ゲート電極２と同一層に形成された蓄積容量電極１３ａと接続電極１５との重畳領域によって形成されている。なお、ゲート絶縁膜１４としては、ＳｉＮｘやＳｉＯｘに限らず、ゲート電極１４ａおよび蓄積容量電極１３ａを陽極酸化した陽極酸化膜を併用することもできる。
【００３７】
また、チャネル層（ｉ層）１６はＴＦＴ４のチャネル部であり、ソース電極１８ａと接続電極１５とを結ぶ電流の通路となる。コンタクト層（ｎ＋層）１７は、チャネル層１６とソース電極１８ａとのコンタクト、およびチャネル層１６と接続電極１５とのコンタクトを図る。
【００３８】
絶縁保護膜１９は、信号線１８および接続電極１５上、つまり、ガラス基板１１上に、ほぼ全面（ほぼ全領域）にわたって形成されている。これにより、接続電極１５とソース電極１８ａとを保護すると共に、これらの電極の電気的な絶縁分離を図っている。また、絶縁保護膜１９は、その所定位置、つまり、接続電極１５において蓄積容量５を介して蓄積容量電極１３ａと対向している部分上に位置する部位に、コンタクトホール２２を有している。
【００３９】
絶縁保護膜１９の上方には、層間絶縁膜２０が設けられている。層間絶縁膜２０は樹脂からなり、ＴＦＴ４の平坦化を図っている。層間絶縁膜２０の上層、すなわちアクティブマトリクス基板１の最上層には、ＩＴＯやＡｌなどの導電膜からなる画素電極２１が設けられている。層間絶縁膜２０においても、絶縁保護膜１９と同一箇所にコンタクトホール２２が貫通しており、画素電極２１は該コンタクトホール２２を介して接続電極１５に接続されている。
【００４０】
さらに、画素電極２１上には、半導体膜２とバイアス電極３が略全面を覆うように形成されている。
【００４１】
バイアス電極３と蓄積容量電極１３ａとの間には、半導体膜２に対して電圧が印加できるように、図示しない電源が接続されている。これにより、蓄積容量５を介してバイアス電極３と画素電極２１との間に電界を発生させることができる。このとき、半導体膜２と蓄積容量５とは、電気的に直列に接続された構造になっているので、バイアス電極３にバイアス電圧を印加した状態で、Ｘ線等の電磁波の吸収によって半導体膜２内に電荷（電子−正孔対）が生成すると、生成した電子は＋電極側に、正孔は−電極側に移動する。その結果、蓄積容量５に電荷が蓄積される。
【００４２】
電磁波検出器全体において画素電極２１は１次元または２次元に複数配列されていると共に、該電磁波検出器は、画素電極２１に個別に接続された蓄積容量５と蓄積容量５に個別に接続されたＴＦＴ４とを複数備えている。これにより、１次元または２次元の電磁波情報を一旦蓄積容量５に蓄積し、ＴＦＴ４を順次走査していくことで、１次元または２次元の電荷情報を簡単に読み出すことができる。尚、上記電荷情報を読み出すために、各信号線１８の端部には電荷検出アンプが接続されている（図８参照）。
【００４３】
以上、本実施の形態１に係る電磁波検出器の基本的な構造について説明してきたが、続いて上記電磁波検出器の特徴点について説明する。
【００４４】
上述のような電磁波検出器では、大面積で高精細の検出器を実現するために、走査線１２や信号線１８において高い周波数で精度良く電気信号を伝送する能力が求められ、それぞれの時定数（配線抵抗値×配線容量）をできるだけ小さくするアレイ設計が求められることは従来の技術にて既に述べた通りである。
【００４５】
このため、大面積で高精細の電磁波検出器では、通常、走査線１２および信号線１８と画素電極２１とが平面的に重畳しない設計が用いられ、走査線１２および信号線１８と画素電極２１との間に発生する寄生容量を低減するようになっている。但し、画素電極２１と各々の配線とが重畳しない場合であっても、両者の隙間が狭い場合には、画素電極２１の端部から各々の配線に向かう電気力線が存在し、僅かな寄生容量が残存する。
【００４６】
本実施の形態１に係る電磁波検出器においては、更に最適な画素レイアウトを考えるにあたって、以下の二点を考慮して設計を行うものである。
【００４７】
第１に、画素電極２１と各々の配線との隙間において残存する寄生容量は、画素電極２１と各々の配線との隙間を広げることによって低減することが可能であるが、この隙間を広げることは電磁波検出器における面積占有率を低下させることに繋がる。
【００４８】
半導体膜２で生成された電荷を効率良く蓄積容量５に導くためには、画素電極２１の面積占有率をできるだけ大きく設定することが好ましいことは言うまでもない。本発明人等の検討によれば、画素電極２１の面積占有率が５０％を下回れば、電荷の収集効率が急激に悪くなることが判明している。したがって、画素電極２１の面積占有率は５０％以上、好ましくは６５％以上に設定することが望ましい。
【００４９】
第２に、信号線１８の端部に電荷検出アンプが接続されている場合、信号線１８から読み出される信号の雑音のゲインは、１＋Ｃｄ／Ｃｆ（Ｃｄ：信号線の配線容量、Ｃｆ：電荷検出アンプのフィードバック容量）で表されるため、信号線１８の配線容量は、読出し信号のＳ／Ｎに直接作用する。したがって、読出し信号のＳ／Ｎを向上させる観点から、信号線１８は走査線１２に比べて一層の配線容量の低減が求められる。
【００５０】
上述の２つの観点から、本実施の形態１に係る電磁波検出器では、画素電極２１の形状は図１（ｂ）に示すように略矩形形状をしており、該画素電極２１は走査線１２および信号線１８と平面的に重畳にないように形成されている。これは、大面積で高精細の電磁波検出器を実現する際、走査線１２や信号線１８に高い周波数で精度良く電気信号を伝送する能力が求められ、それぞれの時定数（配線抵抗値×配線容量）をできるだけ小さくする設計が求められるためである。
【００５１】
すなわち、画素電極２１と走査線１２および信号線１８とが平面的に重畳にないように形成することで、走査線１２と画素電極２１との重畳部に生成する容量、および信号線１８と画素電極２１との重畳部に生成する容量の発生を回避することができる。
【００５２】
また、画素電極２１と各々の配線とが重畳しない場合であっても、両者の隙間が狭い場合には、画素電極２１の端部から各々の配線に向かう電気力線が存在し、僅かな寄生容量が残存する。この寄生容量の低減のためには、画素電極２１と各々の配線の隙間をできるだけ離すことが求められる。
【００５３】
しかしながら、画素電極２１と各々の配線との隙間を広げることは、画素電極２１の面積占有率の低下を招くため、本実施の形態１では、図１（ｂ）に示すように、画素電極２１と信号線１８との隙間をＸ１、画素電極２１と走査線１２との隙間をＹ１としたとき、Ｘ１＞Ｙ１の関係を満たす設計を導入している。言い換えれば、走査線１２と信号線１８との格子によって区分けされる画素形状が略正方形であるのに対し、本願の画素電極２１は、信号線１８に沿った辺が長辺となるような長方形になっている。
【００５４】
すなわち、上述した第２の観点から、信号線１８は走査線１２に比べて一層の配線容量の低減が求められるものであり、画素電極２１と各々の配線との隙間についてＸ１＞Ｙ１の関係を満たすことにより、画素電極２１の面積占有率の低下を最小限に抑えながらも信号線１８の配線の配線容量を効果的に低減することができ、大面積で高精細の電磁波検出器を実現することが可能となる。
【００５５】
本発明を適用する電磁波検出器において、例えば画素ピッチが１００〜２００μｍの場合には、Ｘ１＝５〜２５μｍ、Ｙ１＝０〜５μｍに設定すると良い。このレイアウトを導入することによって、画素電極２１の面積占有率の低下を最小限に抑えながら、信号線１８の配線容量を低減することが可能になる。
【００５６】
なお、本実施の形態１においては、直接変換型の電磁波検出器に適用可能なアクティブマトリクス基板の構造を示したが、アクティブマトリクス基板内に画素毎にフォトダイオード素子を併置した電磁波検出器（光電変換装置）にも適用可能である。図６に原理図を、図７に素子構造断面図（１画素あたり）を示す。この場合、フォトダイオード３１は、ＴＦＴ素子３２に接続され画素毎に設けられた第１電極４２と、複数の画素に共通に設けられた第２電極４２との間に半導体４３が挟持された素子により構成されるが、この第１電極４１が本願の画素電極に相当する。
【００５７】
〔実施の形態２〕
次に、上記実施の形態１に示した電磁波検出器の変形例の一つを、図３〜図５に基づいて説明する。
【００５８】
図３は、本発明の実施の一形態における電磁波検出器の１画素単位の構造を示す平面図である。また、本実施の形態２に係る電磁波検出器の断面構造については、基本的に実施の形態１と同様である。
【００５９】
本実施の形態２では、実施の形態１の画素レイアウトに対して、さらに蓄積容量５における蓄積容量電極１３ａの形状を変更している。すなわち、図３に示すように、蓄積容量電極１３ａと信号線１８との隙間をＸ２、蓄積容量電極１３ａと走査線１２との隙間をＹ２としたとき、Ｘ２＞Ｙ２の関係を満たす設計を導入している。
【００６０】
以下、図３に示すレイアウトの効果について説明する。図１（ｂ）に示した画素レイアウトの場合、Ｘ１＞Ｙ１の関係を満たすことから、図４に示すように、隣接する画素電極２１間の隙間は、走査線１２を跨ぐ方向（図では縦方向）の隙間Ｂに比べて、信号線１８を跨ぐ方向（図では横方向）の隙間Ａの方が広くなる。
【００６１】
電磁波検出器の場合、画素電極２１はその上の半導体膜２に発生した電荷を収集するための電荷収集電極として作用するが、一般に、隣接する画素電極２１間同士の隙間Ａ、Ｂには、電荷がトラップされやすいことが知られている。例えば、「Ｗ．  Ｚｈａｏ，  Ｇ．  ＤｅＣｒｅｓｃｅｎｚｏ，  Ｊ．  Ａ．  Ｒｏｗｌａｎｄｓ，  ”Ｉｎｖｅｓｔｉｇａｔｉｏｎ  ｏｆ  ｌａｇ  ａｎｄ  ｇｈｏｓｔｉｎｇ  ｉｎ  ａｍｏｒｐｈｏｕｓ  ｓｅｌｅｎｉｕｍ  ｆｌａｔ−ｐａｎｅｌ  ｘ−ｒａｙ  ｄｅｔｅｃｔｏｒｓ”，  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＳＰＩＥ，  Ｖｏｌ．  ４６８２，  ｐｐ．  ９−２０，  ２００２」でそのメカニズムが説明されている。
【００６２】
隣接する画素電極２１間に過剰に電荷がトラップされると、画像を撮像する際に、残像や感度低下などの悪影響を与える。このトラップ電荷による悪影響は、画素電極２１間の隙間が広い程顕著に現れる。したがって、上述の隙間Ａ、隙間Ｂを比較すると、隙間Ａにトラップされた電荷による悪影響が顕著に出ることになる。
【００６３】
一方、このようなトラップされた電荷に対しては、特開平９−９１５３号公報（対応ＵＳＰ５５６３４２１号）に開示されているように、その領域に光を照射することで、トラップを解消できることが知られている。
【００６４】
例えば、図５に示すように、アクティブマトリクス基板１（図５では、画素電極２１以外の構成については図示を省略している）の裏面（すなわち、アクティブマトリクス基板１に対する画素電極２１の形成側と反対側）に平面光源６を設置し、アクティブマトリクス基板１を介して画素電極２１間の隙間Ａ、隙間Ｂに光を照射することで、上述のトラップ電荷による悪影響を回避することが可能になる。このとき、アクティブマトリクス基板１には、金属膜からなる部材（走査線１２、信号線１８、蓄積容量電極１３ａなど）が形成されているために、平面光源６から出射された光は、これらの配線や電極によって形成される開口部を通ってアクティブマトリクス基板１の表面に到達することになる。
【００６５】
ここで、前述したように、上述の隙間Ａ、隙間Ｂを比較すると、間隔の広い隙間Ａにおいてトラップされた電荷による悪影響が大きく出やすいことから、隙間Ｂよりも隙間Ａに対して積極的に光を照射できる画素のレイアウトが求められる。
【００６６】
そこで、本実施の形態２においては、図３に示すように、蓄積容量電極１３ａと信号線１８との隙間をＸ２、蓄積容量電極５と走査線１２との隙間をＹ２としたとき、Ｘ２＞Ｙ２の関係を満たすレイアウトを採用している。また、図３のレイアウトにおいて、接続電極１５は蓄積容量電極５とほぼ同様の形状とされている。
【００６７】
このレイアウトにおいて、走査線１２、信号線１８、蓄積容量電極１３ａは全て金属膜によって形成されていることから、Ｘ２、Ｙ２はともに光が透過する開口領域の幅に相当する。したがって、幅の広いＸ２に多くの光が透過し、隙間Ａに効率的に光を照射することが可能になる。この結果、残像や感度低下などの特性不良を最小限に抑えた電磁波検出器を実現することが可能になる。
【００６８】
なお、本実施の形態においては、蓄積容量線が走査線に並行に配設されたアクティブマトリクス基板の例を示したが、蓄積容量配線は信号線に並行に配設されても構わない。また、アクティブマトリクス基板の素子構造の詳細は、本願の構成に限定されるものではない。また、蓄積容量電極がＩＴＯなどの光透過性膜によって形成される場合であっても、そこで僅かでもの光の吸収が生じる場合には、本願の構成を用いる方が好ましい。
【００６９】
【発明の効果】
本発明のアクティブマトリクス基板は、以上のように、基板上に、信号線、走査線が格子状に配設され、単位格子毎にスイッチング素子と画素電極とが形成されたアクティブマトリクス基板において、上記画素電極は、上記信号線及び走査線と平面的に重畳しておらず、かつ、上記画素電極と上記信号線との隙間をＸ１、上記画素電極と上記走査線との隙間をＹ１としたとき、Ｘ１＞Ｙ１の関係を満たす構成である。
【００７０】
それゆえ、画素電極と信号線との隙間Ｘ１を画素電極と操作線との隙間Ｙ１よりも広げることで、画素電極（電荷収集電極）の面積占有率の低下を最小限に抑えながら、信号線の配線容量を低減し、Ｓ／Ｎの優れた電磁波検出器が実現できるといった効果を奏する。
【００７１】
また、上記アクティブマトリクス基板では、上記単位格子毎に、金属膜からなる蓄積容量電極を備えた画素容量が備えられており、上記蓄積容量電極は、上記信号線及び走査線と平面的に重畳しておらず、かつ、上記蓄積容量電極と上記信号線との隙間をＸ２、上記蓄積容量電極と上記走査線との隙間をＹ２としたとき、Ｘ２＞Ｙ２の関係を満たす構成とすることができる。
【００７２】
それゆえ、上記構成のアクティブマトリクスを電磁波検出器で使用するにあたって、アクティブマトリクス基板の裏面側から光を照射し、画素電極間に生成するトラップ電荷の悪影響を防止することができる。この時、より隙間の大きい信号線を跨ぐ方向の画素電極間の隙間に光を照射しやすいアクティブマトリクス基板が実現でき、このアクティブマトリクス基板を用いることで、画素電極間に生成するトラップ電荷の悪影響を最小限に抑えることができるといった効果を奏する。
【００７３】
本発明の電磁波検出器は、以上のように、アクティブマトリクス基板上に、検出対象の電磁波に感応して電荷を生成する半導体膜が形成されており、上記アクティブマトリクス基板における画素電極が、上記半導体膜で生成された電荷に対する電荷収集電極として作用する電磁波検出器において、上記アクティブマトリクス基板は、基板上に、信号線、走査線が格子状に配設され、単位格子毎にスイッチング素子と画素電極とが形成されてなる構成であり、上記画素電極は、上記信号線及び走査線と平面的に重畳しておらず、かつ、上記画素電極と上記信号線との隙間をＸ１、上記画素電極と上記走査線との隙間をＹ１としたとき、Ｘ１＞Ｙ１の関係を満たす構成である。
【００７４】
それゆえ、画素電極と信号線との隙間Ｘ１を画素電極と操作線との隙間Ｙ１よりも広げることで、画素電極（電荷収集電極）の面積占有率の低下を最小限に抑えながら、信号線の配線容量を低減し、Ｓ／Ｎの優れた電磁波検出器が実現できるといった効果を奏する。
【００７５】
また、上記電磁波検出器では、上記アクティブマトリクス基板に対し、上記画素電極の形成側と反対側に、光源を備えている構成とすることができる。
【００７６】
それゆえ、電磁波検出器の使用時において、アクティブマトリクス基板の裏面側から光を照射し、画素電極間に生成するトラップ電荷の悪影響を防止することができるといった効果を奏する。
【００７７】
また、上記電磁波検出器では、上記アクティブマトリクス基板は、上記単位格子毎に、金属膜からなる蓄積容量電極を備えた画素容量が備えられており、上記蓄積容量電極は、上記信号線及び走査線と平面的に重畳しておらず、かつ、上記蓄積容量電極と上記信号線との隙間をＸ２、上記蓄積容量電極と上記走査線との隙間をＹ２としたとき、Ｘ２＞Ｙ２の関係を満たす構成とすることができる。
【００７８】
それゆえ、より隙間の大きい信号線を跨ぐ方向の画素電極間の隙間に光を照射しやすくなり、画素電極間に生成するトラップ電荷の悪影響を最小限に抑えることができるといった効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すものであり、図１（ａ）は電磁波検出器の１画素単位の構造を示す断面図、図１（ｂ）はその平面図である。
【図２】図２（ａ）は走査線とゲート電極との形状を示す平面図、図２（ｂ）は信号線とソース電極との形状を示す平面図、図２（ｃ）は電荷容量線と電荷容量電極との形状を示す平面図である。
【図３】本発明の他の実施形態を示すものであり、電磁波検出器の１画素単位の構造を示す平面図である。
【図４】上記電磁波検出器で用いられるアクティブマトリクス基板において、隣接する画素電極の隙間を示す平面図である。
【図５】上記電磁波検出器において、アクティブマトリクス基板の裏面に光源を配置する場合の構成を示す断面図である。
【図６】アクティブマトリクス基板内に画素毎にフォトダイオード素子を併置した電磁波検出器の検出原理を示す断面図である。
【図７】アクティブマトリクス基板内に画素毎にフォトダイオード素子を併置した電磁波検出器の１画素単位の構造を示す断面図である。
【図８】電磁波検出器の検出原理を示す断面図である。
【図９】従来の電磁波検出器を示すものであり、図９（ａ）は電磁波検出器の１画素単位の構造を示す断面図、図９（ｂ）はその平面図である。
【符号の説明】
１    アクティブマトリクス基板
２    半導体膜
３    バイアス電極
４    ＴＦＴ（スイッチング素子）
５    蓄積容量
６    平面光源（光源）
１１    ガラス基板（基板）
１２    走査線
１３    蓄積容量線
１３ａ  蓄積容量電極
１８    信号線
２１    画素電極（電荷収集電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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