(57)【要約】【課題】マッシュルームゲートを層間絶縁膜で覆い、かつ寄生容量の増大を抑制した半導体装置およびその製造方法を提供する。【解決手段】半導体装置の製造方法は、（ａ）活性領域を横断して、ファインゲートとオーバーゲートとを有するマッシュルームゲートを基板上に形成する工程と、（ｂ）マッシュルームゲートを覆って第１の有機材料膜を基板上に塗布する工程と、（ｃ）第１の有機材料膜をパターニングして、マッシュルームゲート近傍にのみ残す工程と、（ｄ）残った第１の有機材料膜を覆って、化学的性質の異なる第２の有機材料膜を基板上に塗布する工程と、（ｅ）第２の有機材料膜に開口を形成し、第１の有機材料膜を露出する工程と、（ｆ）開口から第１の有機材料膜を溶解除去して第２の有機材料膜中に空洞を形成する工程と、を含む。【選択図】　図３
2004095637.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の活性領域を横断して、ファインゲートと前記ファインゲート上で電流方向の寸法の拡大された電極部を構成するオーバーゲートとを有するマッシュルームゲートを半導体基板上に形成する工程と、
（ｂ）前記マッシュルームゲートの少なくともファインゲートとオーバーゲート下面とを覆って第１の有機材料膜を半導体基板上に塗布する工程と、
（ｃ）前記第１の有機材料膜をパターニングして、マッシュルームゲート近傍にのみ残す工程と、
（ｄ）残った前記第１の有機材料膜を覆って、化学的性質の異なる第２の有機材料膜を半導体基板上に塗布する工程と、
（ｅ）前記第２の有機材料膜に開口を形成し、前記第１の有機材料膜を露出する工程と、
（ｆ）前記開口から前記第１の有機材料膜を溶解除去して前記第２の有機材料膜中に空洞を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記工程（ｂ）が、マッシュルームゲート全体を覆う第１の有機材料膜を形成し、
前記工程（ｃ）が
（ｃ−１）前記マッシュルームゲート上方で前記第１の有機材料膜上にマスクを形成する工程と、
（ｃ−２）前記マスクを用いて、前記第１の有機材料膜をエッチングする工程と、
を含む請求項１記載の半導体装置の製造方法。
【請求項３】
前記工程（ｃ−１）が、オーバーゲートのソース側領域上方を覆い、ドレイン側領域上方を覆わない前記マスクを形成する請求項２記載の半導体装置の製造方法。
【請求項４】
前記工程（ｃ）の後に、
（ｘ）前記第１の有機材料膜を流動化させる工程を含む請求項１〜３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記工程（ｘ）が、前記工程（ｄ）の後に行われ、前記第２の有機材料膜も流動化させる請求項４記載の半導体装置の製造方法。
【請求項６】
前記工程（ａ）が、
（ａ−１）前記半導体基板上に下レジスト層と上レジスト層とを含むレジスト積層を形成する工程と、
（ａ−２）前記上レジスト層に対してオーバーゲートパターンを露光する工程と、
（ａ−３）前記下レジスト層に対してファインゲートパターンを露光する工程と、
（ａ−４）前記下レジスト層に対して、工程（ａ−３）より少ない露光量で前記オーバーゲートパターンの一部の電流方向の寸法を横切る補助露光を行なう工程と、
（ａ−５）露光、補助露光の行われた前記レジスト積層を現像して、前記オーバーゲートパターンの開口を有する上レジスト層と前記ファインゲートパターンの開口と上面が前記補助露光により引き下げられたオーバーゲート引き下げ領域とを有する下レジスト層をパターニングする工程と、
（ａ−６）パターニングされた前記レジスト積層上にゲート電極層を堆積する工程と、
（ａ−７）前記レジスト積層上のゲート電極層をリフトオフし、マッシュルームゲートを残す工程と、
を含む請求項４または５記載の半導体装置の製造方法。
【請求項７】
前記工程（ａ‐３）が、前記活性領域外の選択された領域でファインゲートパターンを露光せず、前記工程（ｅ）が前記選択された領域の近傍に前記開口を形成する請求項６記載の半導体装置の製造方法。
【請求項８】
さらに、
（ｙ）前記活性領域外、かつ前記開口を形成すべき領域より活性領域側で、前記半導体基板を所定深さエッチングしてリセス部を形成する工程、
を含み、前記工程（ｆ）が前記リセス部から前記活性領域に向って立上る前記空洞を形成する請求項６または７記載の半導体装置の製造方法。
【請求項９】
活性領域を有する半導体基板と、
前記活性領域を横断して前記半導体基板上に形成され、ファインゲートと前記ファインゲート上で電流方向の寸法の拡大されたオーバーゲートとを有するマッシュルームゲートと、
前記マッシュルームゲートの少なくともファインゲート側面とオーバーゲート下面とを囲み、界面が曲面である空洞を画定する有機材料膜と、
前記活性領域外で前記有機材料膜の上面から前記空洞に達するように形成された開口部と、
を有する半導体装置。
【請求項１０】
前記空洞が、マッシュルームゲートのソース側部分を囲み、ドレイン側部分のオーバーゲート下面に接し、マッシュルームゲートのドレイン側部分のオーバーゲート上面は前記有機材料膜と接する請求項９記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速動作する半導体装置及びその製造方法に関し、特にマッシュルームゲートを有する半導体装置及びその製造方法に関する。
【０００２】
本明細書において、「露光」とは、光の照射によるもののみでなく、電子線、Ｘ線等他のエネルギビームの照射によるものも含む概念とする。
【０００３】
【従来の技術】
高電子移動度トランジスタ（ＨＥＭＴ）等の高速化合物半導体トランジスタにおいては、ゲート長を制限しつつ、ゲート電極の抵抗を低減させるため、半導体基板と接する基部で電流方向の寸法が狭く、上部で電流方向の寸法を拡大したマッシュルームゲートが用いられる。マッシュルームゲートの両側に、ソース電極、ドレイン電極が形成され、トランジスタ構造が作成される。
【０００４】
半導体基板上に多層配線を形成する場合は、ゲート電極を埋め込んで絶縁層を形成する必要がある。絶縁層としては、酸化シリコン、窒化シリコン等の無機絶縁材料、有機（絶縁）材料が用いられる。ゲート電極の表面が絶縁層で埋め込まれると、空気の誘電率１よりも大きな誘電率により、ゲート電極の寄生容量は増大する。
【０００５】
図１２は、多層配線を有する化合物半導体装置の構成例を示す断面図である。半導体基板１００は、ＧａＡｓ下地基板やＩｎＰ下地基板上に動作半導体層を積層した構成を有する。半導体基板１００の最表面には、低抵抗層が形成され、その上にソース電極１０１、ドレイン電極１０２がオーミックに形成される。ソース電極１０１、ドレイン電極１０２の中間領域において、表面の低抵抗層が除去されたリセス領域が形成され、リセス領域上にマッシュルームゲート１０５が形成される。
【０００６】
マッシュルームゲート１０５は、半導体基板１００に接する電流方向の寸法の小さい基部（以下ファインゲートと呼ぶ）及びその上部に形成され、電流方向の寸法が拡大した傘部（以下オーバーゲートと呼ぶ）を含む。高速動作を促進するため、ファインゲートの電流方向の寸法は狭く選択され、ゲート電極の抵抗を低減するため、オーバーゲートの電流方向の寸法は広くされている。
【０００７】
多層配線を形成する場合、ゲート電極１０５を埋め込んで第１層間絶縁膜１１０が形成される。第１層間絶縁膜１１０は、ゲート電極１０５のファインゲートの側面を包み、オーバーゲートの上方にまで延在する。第１層間絶縁膜１１０にコンタクト孔が形成され、ソース電極１０１、ドレイン電極１０２に接続される１層目配線１１２、１１３が形成される。同様に、ゲート電極も配線に接続される。１層目配線１１２、１１３を埋め込んで、第２層間絶縁膜１１５が形成される。第２層間絶縁膜１１５にビア穴が形成され、１層目配線と電気的に接続される２層目配線１１７が形成される。
【０００８】
このような構成においては、オーバーゲートの上下面と側面、及びファインゲートの側面が層間絶縁膜１１０に接し、層間絶縁膜の誘電率等により決定されるゲート電極の寄生容量が増大する。ゲート電極１０５の寄生容量を低減するためには、少なくともオーバーゲート下方の層間絶縁膜を除去することが望まれる。
【０００９】
従来、ファインゲートを囲む空間に積層構造を形成し、一部を空洞化し、ゲート電極の寄生容量を低減する試みがなされている。又、ゲート電極を埋め込んでポリイミド層を形成した後、ゲート電極をマスクとして酸素プラズマの異方性エッチングを行い、オーバーゲート下部にのみポリイミドを残し、その後ゲート電極を包み込むように酸化シリコン、窒化シリコン等の絶縁膜を形成し、その後オーバーゲート下のポリイミド領域を酸素プラズマのアッシングで除去する提案がなされている。
【００１０】
【発明が解決しようとする課題】
層間絶縁膜を形成しつつ、マッシュルームゲートの寄生容量を低減し、歩留まり良く高信頼性の半導体装置を製造することは容易でない。
【００１１】
本発明の目的は、マッシュルームゲートを層間絶縁膜で覆い、かつマッシュルームゲートの寄生容量の増大を抑制した半導体装置およびその製造方法を提供することである。
【００１２】
本発明の他の目的は、層間絶縁膜を有し、高速動作が容易で信頼性の高いマッシュルームゲートを有する半導体装置およびその製造方法を提供することである。
【００１３】
【課題を解決するための手段】
本発明の１観点によれば、（ａ）半導体基板の活性領域を横断して、ファインゲートと前記ファインゲート上で電流方向の寸法の拡大された電極部を構成するオーバーゲートとを有するマッシュルームゲートを半導体基板上に形成する工程と、（ｂ）前記マッシュルームゲートの少なくともファインゲートとオーバーゲート下面とを覆って第１の有機材料膜を半導体基板上に塗布する工程と、（ｃ）前記第１の有機材料膜をパターニングして、マッシュルームゲート近傍にのみ残す工程と、（ｄ）残った前記第１の有機材料膜を覆って、化学的性質の異なる第２の有機材料膜を半導体基板上に塗布する工程と、（ｅ）前記第２の有機材料膜に開口を形成し、前記第１の有機材料膜を露出する工程と、（ｆ）前記開口から前記第１の有機材料膜を溶解除去して前記第２の有機材料膜中に空洞を形成する工程と、を含む半導体装置の製造方法が提供される。
【００１４】
本発明の他の観点によれば、活性領域を有する半導体基板と、前記活性領域を横断して前記半導体基板上に形成され、ファインゲートと前記ファインゲート上で電流方向の寸法の拡大されたオーバーゲートとを有するマッシュルームゲートと、前記マッシュルームゲートの少なくともファインゲート側面とオーバーゲート下面とを囲み、界面が曲面である空洞を画定する有機材料膜と、前記活性領域外で前記有機材料膜の上面から前記空洞に達するように形成された開口部と、を有する半導体装置が提供される。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。
図１（Ａ）〜図３（Ｈ）は、本発明の第１の実施例による半導体装置の製造方法を説明する断面図及び平面図である。
【００１６】
図１（Ａ）に示すように、動作半導体層を有する半導体基板１０の表面に活性領域ＡＲを画定する。活性領域ＡＲ以外の領域は、酸素のイオン注入等により、半絶縁性領域とする。半導体基板１０は、その最表面に低抵抗層を含む。低抵抗層の一部が除去され、リセスＲＳが形成されている。リセスＲＳの表面上に、電流方向の寸法（ゲート長）を小さく制限した基部であるファインゲートＦＧ、ファインゲート上で電流方向の寸法を拡大し抵抗を低くしたオーバーゲートＯＧを有するゲート電極Ｇが形成される。ゲート電極Ｇを挟んで、低抵抗層上にソース電極Ｓ、ドレイン電極Ｄが形成される。
【００１７】
図１（ＡＰ）は、活性領域ＡＲ、ソース電極Ｓ、ドレイン電極Ｄ、ゲート電極Ｇの平面構成を概略的に示す。活性領域ＡＲは、ソース電極Ｓ、ドレイン電極Ｄを囲む矩形状の領域である。ゲート電極Ｇは、ゲート幅方向に長い電極である。ゲート電極Ｇの左方の端部は、拡大されてパッド部を構成している。ゲート電極Ｇの上下にドレイン電極Ｄ、ソース電極Ｓが形成されている。
【００１８】
ゲート電極Ｇは、下部のファインゲートＦＧと上部のオーバーゲートＯＧとを有する。ファインゲートＦＧは、ソース電極Ｓ、ドレイン電極Ｄ間で活性領域ＡＲを横断し、半絶縁性とされた周辺領域上で拡大された面積を有するパッドを構成している。オーバーゲートＯＧは、ファインゲートＦＧから電流（ゲート長）方向および交差（ゲート幅）方向にはみ出した形状を有する。
【００１９】
図１（Ｂ）に示すように、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄを埋め込むように、有機材料の充填材層Ｆが形成される。充填材層Ｆは、空洞を形成すべき領域を予め充填しておく層であり、例えばポリメチルグルタルイミド（ＰＭＧＩ）で形成される。例示した充填材は絶縁性であるが、充填材層は後に除去される層なので、絶縁性は有さなくてもよい。充填材層Ｆの上に、ホトレジスト層が形成され、露光現像されてレジストパターンＰＲを形成する。図の構成においては、レジストパターンＰＲは、少なくとも活性領域内のゲート電極Ｇの全面を覆うように形成されている。
【００２０】
図１（ＡＰ）において、レジストパターンＰＲの形状を１点鎖線で示す。活性領域を横断するファインゲートＦＧを覆うように電流方向の寸法が拡大され（幅広で）、ゲート幅方向の寸法も長いオーバーゲートＯＧが形成されている。
【００２１】
レジストパターンＰＲをマスクとし、充填材層Ｆをウエットエッチングする。例えば、水酸化テトラメチルアンモニューム（ＴＭＡＨ）を用いてポリメチルグルタルイミドの充填材層Ｆをエッチングする。なお、ウエットエッチングに代え、酸素ガスのドライエッチングを行なってもよい。その後、残ったレジストマスクＰＲは、充填材層Ｆを溶解しない溶剤で除去する。例えば、イソプロピルアルコールを用いてレジストパターンＰＲを除去する。
【００２２】
図１（Ｃ）は、パターニングされ、レジストマスクを除去した半導体装置の構成を示す断面図である。ゲート電極Ｇは、充填材層Ｆの層により取り囲まれている。なお、図１（ＡＰ）に示すように、活性領域ＡＲ外に形成されたパッド部においては、ゲート電極Ｇは充填剤層Ｆ外に露出している。
【００２３】
図２（Ｄ）に示すように、半導体基板を加熱し、充填材層Ｆを流動化させる。充填材層Ｆは、流動化することにより、表面張力によって決定される表面形状で安定化する。このため、流動化した後の充填材層Ｆは、半導体基板表面で幅広く、上部に向うに従って幅が減少する形状となる。
【００２４】
図２（ＤＸ）は、ゲート電極Ｇのゲート幅方向に沿って見た時のゲート電極Ｇ及び充填材層のＦの形状を示す。充填材層Ｆの端部はテーパー形状となり、寸法が徐々に減少していることが分かる。
【００２５】
図２（Ｅ）に示すように、充填材層Ｆを埋め込んで、絶縁特性の良い有機材料の層間絶縁層ＩＬを形成する。層間絶縁材層ＩＬは、例えばベンゾシクロブテン（ＢＣＢ）で形成される。層間絶縁材層ＩＬ形成後、一旦層間絶縁材層ＩＬを流動化し、成膜時の応力を解放することが好ましい。充填材層Ｆと有機材料層ＩＬとの界面は曲面となる。
【００２６】
図２（ＥＸ）は、ゲート幅方向に沿った断面構造を示す。活性領域ＡＲ上のゲート電極Ｇの実効領域を取り囲むように充填材層Ｆが形成され、その上をゲート電極全面を覆うように層間絶縁膜ＩＬが形成されている。
【００２７】
図３（Ｆ）に示すように、層間絶縁材層ＩＬに開口３９を形成する。開口３９は、活性領域ＡＲ外で充填材層Ｆの端部を露出するように形成される。
図３（ＦＰ）は、充填材層Ｆと開口３９の相対関係を示す平面図である。開口３９を形成するエッチングにおいて、充填材層Ｆの一部もエッチングされる。開口３９の側壁に充填材層Ｆの一部が露出する。この開口３９を用いて充填材層Ｆを溶解するエッチング液を流し入れ、充填材層Ｆを除去する。
【００２８】
充填材層Ｆがポリメチルグルタルイミド、層間絶縁層ＩＬがベンゾシクロブテンで形成されている場合、Ｎ‐メチル−２‐ピロリジノン（ＮＭＰ）をエッチング液として用いることができる。加熱することにより、エッチング速度を促進することができる。７５℃のＮ−メチル−２‐ピロリジノンを用いた場合、ゲート幅方向の長さ５０μｍ、交差方向の断面積０．５μｍ２の空洞形成が、１０分程度で作成できた。
【００２９】
図３（Ｇ）は、活性領域ＡＲで充填材層を除去したゲート電極Ｇ周辺の断面構造を示す。ゲート電極Ｇは、空隙である空洞Ｈで囲まれている。空洞Ｈと層間絶縁膜ＩＬとの界面は曲面である。層間絶縁膜ＩＬは、ゲート電極の主要部においてゲート電極Ｇと接触していない。空洞Ｈの誘電率は１であるため、ゲート電極Ｇの寄生容量の増大は著しく抑制されている。
【００３０】
図３（Ｈ）に示すように、充填材層Ｆを除去した後、基板上面からシード金属層４１の堆積を例えばスパッタリングで行う。シード金属層４１は、充填材層Ｆと開口３９の境界部分にも堆積し、その開口部を封止できる。充填材層Ｆを流動化させ、その端部をテーパ状としたため、開口３９を形成する位置を選択することにより、開口３９と接する部分における空洞Ｈの高さを低く選択することができる。このため、シード金属層の堆積により、そのような開口部を封止することができる。
【００３１】
シード金属層４１を形成した後、層間絶縁層ＩＬの上にレジストパターンＰＲ２を形成し、開口部にメッキ層４３を形成する。メッキ層４３が形成された後、レジストパターンＰＲ２は除去し、外部に露出しているシード金属層４１も除去する。
【００３２】
図４（Ａ）〜（Ｅ）は、本発明の他の実施例による半導体装置の製造方法を説明する断面図である。
図４（Ａ）に示すように、前述の実施例同様、半導体基板１０の上にソース電極Ｓ、ドレイン電極Ｄ、ゲート電極Ｇを形成し、これらを覆って充填材層Ｆを塗布する。
【００３３】
充填材層Ｆの上に、レジストパターンＰＲｘを形成する。レジストパターンＰＲｘは、ゲート電極Ｇのソース側部分を覆うと共に、ドレイン側部分を露出するように形成される。レジストパターンＰＲｘをマスクとし、充填剤層Ｆを異方性エッチし、選択的に除去する。
【００３４】
図４（Ｂ）に示すように、レジストパターンＰＲｘ下の充填剤層Ｆが残されると共に、レジストパターンＰＲｘによって被覆されていない領域ではゲート電極Ｇに被覆されている領域において充填材層が残り、充填材層パターンＦｘが形成される。その後、レジストパターンＰＲｘを除去する。ゲート電極Ｇ上面のソース側領域の周り及びゲート電極Ｇ下の領域に充填材層パターンＦｘが残る。
【００３５】
図４（Ｃ）に示すように、ゲート電極Ｇ、充填材層パターンＦｘを覆って、有機（絶縁）材料膜ＩＬを塗布し、層間絶縁膜を形成する。
図４（Ｄ）に示すように、充填材層及び層間絶縁膜を加熱し、流動化させる。例えば、両材料の軟化点の内高い方の温度以上の温度に加熱する。充填材層パターンＦｘ及び有機絶縁層ＩＬが流動化し、その界面は表面張力に従って曲面に変化する。有機材料は流動化すると共に成膜時の応力が解放される。
【００３６】
その後、図３（Ｆ）〜（Ｈ）に示す工程と同様の工程を行い、開口内に充填材層パターンを露出し、ウエットエッチングで除去することにより充填材層パターンを除去する。
【００３７】
図４（Ｅ）に示すように、充填剤層パターンＦｘが除去され、空洞Ｈｘが形成される。
ゲートの寄生容量の内、ゲート−ドレイン間容量（Ｃｇｄ）は、オーバーゲート下の誘電体容量が大きく寄与する。従って、オーバーゲート下を空洞化することにより、ゲート電極のゲート−ドレイン間容量（Ｃｇｄ）は大きく減少する。
【００３８】
ゲート電極のゲート−ソース間容量（Ｃｇｓ）は、ゲートとソース電極間に介在する広範囲の誘電体容量が寄与する。ゲート電極Ｇ側面や上面も寄生容量に寄与する。ゲート電極Ｇのソース側領域を覆う空洞部を形成することにより、ゲート−ソース間容量（Ｃｇｓ）は大きく減少する。
【００３９】
なお、この構成においてはゲート電極Ｇのドレイン側領域は層間絶縁膜ＩＬと接している。従って、ゲート電極に対する物理的支持力が付与され、ゲート電極の機械的強度が増加する。
【００４０】
図５（Ａ）〜（Ｄ）は、本発明のさらに他の実施例による半導体装置の製造方法を説明する断面図である。
図５（Ａ）に示すように、半導体基板１０の表面上にソース電極Ｓ、ドレイン電極Ｄ、ゲート電極Ｇを形成し、これらの電極を覆う充填材層Ｆを塗布する。
【００４１】
図５（Ｂ）に示すように、充填材層Ｆを上方から異方性エッチングする。ゲート電極Ｇのオーバーゲート下の領域は、ゲート電極にマスクされ、エッチングされずに残る。このようにして、ゲート電極Ｇのオーバーゲート下に充填材層パターンＦｙが残る。
【００４２】
図５（Ｃ）に示すように、基板１０を加熱し、充填材層パターンＦｙを流動化させる。流動化した充填材層パターンＦｙは、表面張力に従いその表面が曲面化する。
【００４３】
その後、図２（Ｅ）以下に示す工程と同様の工程を行い、充填材層パターンとゲート電極を覆う層間絶縁膜を形成し、開口を形成し、充填材層パターンをウエットエッチングで除去する。
【００４４】
図５（Ｄ）に示すように。充填剤層パターンＦｙが除去され、空洞Ｈｙが形成される。
この方法によれば、ゲート電極上方にレジストパターンを形成する必要なく、ゲート電極Ｇのみをマスクとして、充填材層をパターニングすることができる。製造工程が簡略化される。
【００４５】
以上の実施例においては、空洞を形成するために層間絶縁膜を貫通する開口が形成された。その後の工程のためには、開口と連通する空洞を封止することが望まれる場合も多い。空洞の封止を容易にするためには、開口部のオーバーゲートを下に引き下げることができる。
【００４６】
図６（Ａ）〜図７（Ｋ）は、オーバーゲートの形状を修正する方法を示す。
図６（Ａ）は、半導体基板の上面構成を示す平面図である。半導体基板の活性領域ＡＲ内に、ドレイン電極Ｄ、ソース電極Ｓが形成される。その後、マッシュルームゲートをリフトオフで形成するための積層レジスト構造が形成され、オーバーゲート用の露光が行われる。オーバーゲート用露光領域をハッチングを付与した領域ＯＧで示す。
【００４７】
図６（Ｂ）は、図６（Ａ）の状態の断面構造を示す。半導体基板１０の上にソース電極Ｓ、ドレイン電極Ｄが形成され、その上に下層Ｒ１、中層Ｒ２、上層Ｒ３のレジスト積層が形成される。中層Ｒ２は、露光によってパターニングするレジスト層ではなく、上層Ｒ３の開口から等方性エッチングによって中広がリに開口部を形成するための層である。下層Ｒ１及び上層Ｒ３は電子線照射用レジストで形成される。上層Ｒ３に対し、オーバーゲート用の露光ＯＧが行われる。
【００４８】
図６（Ｃ）に示すように、左下がりのハッチングで示した領域ＦＧにファインゲート用露光を行う。さらに、右下がりの破線で示した領域ＲＧに対し、露光強度を下げた露光を行う。領域ＲＧにおいては、下層Ｒ１の全厚さは露光されないが一部厚さが露光される露光強度の露光を行う。
【００４９】
図６（Ｄ）は、ファインゲート用露光を行った状態を示す断面図である。
図７（Ｅ）は、ファインゲート用露光ＦＧと、オーバーゲート引き下げ領域形成用露光ＲＧが行われた領域の構成を概略的に示す断面図である。このような状態で現像を行う。上層Ｒ３の露光領域ＯＧが現像によって除去され、中層Ｒ２に中広がりの領域が形成され、さらに、下層Ｒ１の露光領域が除去される。下層Ｒ１のオーバーゲート用表面は、オーバーゲート引き下げ領域ＲＧで下方に引き下げられた形状となる。従って、基板とオーバーゲートとの間の距離が減少する。
【００５０】
図７（Ｆ）は、図７（Ｅ）に示すレジストパターンを現像し、その上にゲート電極層を堆積し、リフトオフして形成したマッシュルームゲートの長さ方向断面構成を概略的に示す。オーバーゲート引き下げ領域ＲＧにおいて、ファインゲートＦＧの高さは減少し、オーバーゲートＯＧは、その分下方に突出した形状となり、オーバーゲートＯＧの下面がその分低くなる。なお、図に示すオーバーゲートＯＧの断面は、ゲート中央部ではなくゲート幅方向の端部によった位置の断面である。
【００５１】
なお、オーバーゲートの高さを低下させた（引き下げた）領域等において、ファインゲートＦＧを形成しないこともできる。このためには、ファインゲート用露光ＦＧを行わなければよい。ファインゲートをなくすと、開口が形成され、充填剤層溶解液の流れを促進することができる。
【００５２】
図７（Ｇ）は、オーバーゲート引き下げ領域ＲＧにおいてファインゲート用露光を行なわなかった場合の概略断面構成を示す。現像を行うと、オーバーゲート領域ＯＧ、その下の中広がりの領域、及びオーバーゲート引き下げ領域ＲＧが除去される。
【００５３】
図７（Ｈ）は、現像したレジストパターンを用いて形成したマッシュルームゲートの長さ方向の断面構成を概略的に示す。ファインゲートＦＧは、オーバーゲート引き下げ領域ＲＧにおいて除去された構成となる。ファインゲートＦＧに開口が形成されるため、充填材層をウェットエッチングする時のエッチング液の流通が促進される。
【００５４】
ゲート電極を作成した後、前述の実施例同様、充填材層、有機絶縁層を形成し、開口を形成して充填剤層を溶解除去し、ゲート電極周辺に空洞を有する層間絶縁膜構造を作成する。
【００５５】
図７（Ｉ）に示すように、有機絶縁層の上に、レジスト層を形成し、オーバーゲート引き下げ領域ＲＧを横断する開口３９をエッチングする。開口３９が形成された領域において、オーバーゲートの下面は基板により近づいた位置に変形されているため、その後の封止が容易になる。
【００５６】
図７（Ｊ）は、開口内にめっき用のシード金属層４１を堆積した状態を示す。ゲート電極Ｇのオーバーゲート下面が基板に近い位置に変形されているため、シード金属層４１は容易に基板１０とゲート電極Ｇとの間の隙間を封じることができる。
【００５７】
図７（Ｋ）は、オーバーゲート引き下げ領域においてファインゲートを形成しなかった場合の構成を示す。ゲート電極Ｇはオーバーゲートのみが形成され、その下には開口が形成されている。シード層４１が図７（Ｊ）同様ゲート電極Ｇと基板１０との間の隙間を封止している。
【００５８】
開口に引出し電極を形成する際などに空洞内に導電性異物が入り込むことは極力抑制できることが好ましい。
図８（Ａ）、（Ｂ）は、開口から空洞を見た時、空洞が途中で上方に折れ曲がる領域を有する構成を実現する方法を示す。
【００５９】
図８（Ａ）に示すように、基板表面の活性領域ＡＲ内のゲート電極が接する領域に低抵抗層を除去したリセス領域ＲＳを形成すると共に、活性領域をはなれた両側の領域においても基板表面の低抵抗層を除去したリセス領域ＲＳを形成する。前述の実施例同様に、ドレイン電極Ｄ、ソース電極Ｓを形成し、レジスト積層を形成してゲート電極Ｇを作成する。ゲート電極Ｇは、活性領域ＡＲを横断するファインゲートＦＧと、ファインゲートと同一の高さを有し、パッド部の支持となる部分と、オーバーゲートＯＧとを有する。
【００６０】
前述の実施例同様、充填材層、層間絶縁層を形成し、層間絶縁層を貫通する開口３９を形成し、充填材層を除去する。
図８（Ｂ）は、ゲート幅方向の断面構成を概略的に示す。活性領域内において、基板表面の低抵抗層は除去され、リセス領域ＲＳが形成されている。その両側において、一旦基板表面は立上り、さらに外側において低抵抗層が除去されたリセス領域ＲＳが形成されている。このような凹凸を有する基板表面上にファインゲートＦＧ、オーバーゲートＯＧを有するゲート電極Ｇが作成される。
【００６１】
ゲート電極Ｇの断面構成は、基板１０の凹凸に従った形状となる。オーバーゲートＯＧの下方に空洞を形成した時、オーバーゲートＯＧと基板表面とに挟まれた空洞は、外側のリセス領域ＲＳから活性領域に向う部分において上方に立ち上がる領域を有するようになる。開口３９内に導電層を堆積する際、堆積物がたとえ飛散しても、活性領域に入り込む可能性が減少する。
【００６２】
なお、基板表面の凹凸と、オーバーゲートの下方突出とを組み合わせてもよい。リセス領域ＲＳでオーバーゲートＯＧの下面を下に引き下げれば、異物の侵入もより困難になり、空洞の封止も容易となる。
【００６３】
以上、本発明の基本的実施例を説明したが、以下に具体的実施例を説明する。図９（Ａ）〜図１０（Ｏ）は、本発明の実施例による半導体装置の製造方法を概略的に示す断面図及び平面図である。
【００６４】
図９（Ａ）に示すように、半絶縁性ＧａＡｓ下地基板１１の上に、ＧａＡｓバッファ層１２、ＩｎＧａＡｓ電子走行層１３、ｎ型ＡｌＧａＡｓ電子供給層１４、ｎ型ＧａＡｓ低抵抗層１５の積層を例えば有機金属気相成長法（ＭＯＣＶＤ）により成長する。なお、活性領域以外の領域には、酸素をイオン注入し半絶縁性領域とする。
【００６５】
図９（Ｂ）に示すように、レジストを用いてパターニングし、例えば厚さ約２０ｎｍのＡｕＧｅ層と厚さ約２００ｎｍのＡｕ層の積層を形成し、リフトオフによりオーミック電極２１を形成する。オーミック電極２１は、一方がソース電極、他方がドレイン電極となる。その後、表面全面にＳｉＮ層２２を堆積する。ＳｉＮ層２２は、半導体表面の保護膜となる。
【００６６】
図９（Ｃ）に示すように、基板表面に厚さ約３００ｎｍのポジ型電子線レジスト（ＺＥＰ５２０−Ａ７）層をスピンコートにより塗布し、１８０℃で５分間熱処理を行う。電子レジスト層２４に電子線描画を行い、現像することにより開口２５を形成する。開口２５は、ゲート電極のファインゲート部及びその両側に幅約０．１μｍの領域を画定する。
【００６７】
レジストパターン２４をマスクとし、ＳＦ６エッチャントを用いたドライエッチングによりＳｉＮ保護層２２をエッチング除去する。さらに、ＳｉＣｌ４をエッチャントとして用いたドライエッチングにより基板表面のＧａＡｓ低抵抗層１５をエッチング除去する。
【００６８】
図９（Ｄ）に示すように、レジストパターン２４を除去し、新たに露出された半導体層表面を覆うようにＳｉＮ膜２６を形成する。
図９（Ｅ）に示すように、厚さ約３００ｎｍのポジ型電子線レジスト（ＺＥＰ２０００）層３１をスピンコートで塗布し、１８０℃で５分間熱処理を加える。ポジ型電子レジスト層３１の上に、逆テーパ形成用ポリメチルグルタルイミド層３２、オーバーゲートパターニング用のポジ型電子線レジスト（ＺＥＰ５２０−Ａ７）層３３を積層し、レジスト積層を作成する。
【００６９】
電子線描画により、電子レジスト層３３にオーバーゲート用露光を行い、電子線レジスト層３１に対しファインゲート用露光を行なう。その後現像を行うことにより、電子線レジスト層３１、３３は露光領域を除去する。逆テーパ形成用有機材料層３２には中広がりの開口を形成する。なお、露光を全て終了した後、現像を行っても一部の露光を行い、現像を行い、その後残りの露光、現像を行ってもよい。
【００７０】
このようなレジスト積層を形成した後、ＳＦ６エッチャントを用いたドライエッチングによりＳｉＮ保護膜２６を除去し、例えば厚さ約１０ｎｍのＴｉ層、厚さ約１０ｎｍのＰｔ層、厚さ約３００ｎｍのＡｕ層を積層し、ゲート電極３５を形成する。レジスト積層の開口内に形成されたゲート電極層により、ゲート電極３５Ｇが形成される。
【００７１】
図９（Ｆ）に示すように、レジスト積層を除去することにより、その上のゲート電極層をリフトオフで除去すると共に、ゲート電極３５Ｇを残す。
図９（Ｇ）に示すように、基板上にポリメチルグルタルイミドの充填剤層３７を厚さ約６００ｎｍスピンコートにより塗布する。充填剤層３７は、ゲート電極３５Ｇを完全に埋め込む。充填剤層３７に２５０℃、１０分間の熱処理を加える。なお、充填剤層３７は、少なくともゲート電極３５Ｇのオーバーゲート下面に達すればよい。
【００７２】
図９（Ｈ）に示すように、酸素を用いたドライエッチングにより、マッシュルームゲート電極３５Ｇをマスクとしてポリメチルグルタルイミドの充填剤層３７をエッチングする。ゲート電極３５Ｇのオーバーゲート下に充填剤層３７Ｄが残る。
【００７３】
図９（Ｉ）に示すように、ゲート電極３５Ｇを埋め込むように、有機材料であるベンゾシクロブテン（ＢＣＢ）の層間絶縁層３８を厚さ約１μｍスピンコートで塗布する。層間絶縁層を徐々に昇温し、２５０℃で１０分間の熱処理を加える。この熱処理により、充填剤層３７Ｄ、層間絶縁層３８は共に流動化する。流動化により、充填剤層３７Ｄと層間絶縁層３８との界面は、表面張力により曲面化する。層間絶縁層３８の成膜時の応力も解放される。
【００７４】
図１０（Ｊ）に示すように、活性領域ＡＲ外でゲート電極３５Ｇ上方に充填剤層を溶解する溶解液排出孔３９を層間絶縁層３８に形成する。溶解液排出孔３９は、オーバーゲート下方で充填剤層３７Ｄの一部表面を露出させる。
【００７５】
ファインゲートは活性領域を横断して形成されているが、溶解液排出孔３９の下部においては、一部ファインゲートが形成されていない。又、溶解液排出孔が形成される領域において補助露光を行うことにより、オーバーゲート下面は引き下げられた位置に配置される。
【００７６】
図１０（Ｋ）に示すように、７５℃に加熱したＮ−メチル−２−ピロリジノン溶液に基板を１０分間浸潤することにより、ゲート電極下方の充填剤層３７Ｄを長さ５０μｍに渡って除去し、空洞Ｈを形成する。
【００７７】
図１０（Ｌ）に示すように、メッキ用シード金属層４１としてＴｉ層を厚さ約１００ｎｍ、その上にＡｕ層を厚さ約５０ｎｍ、基板表面上にスパッタリングする。シード金属層４１は、開口３９内でオーバーゲートと基板との間に形成されていた狭い隙間を塞いで形成され、空洞を封止する。
【００７８】
図１０（Ｍ）に示すように、不要部分にレジストパターン４２を形成した後、シード金属層４１の上にメッキによりＡｕ引出し配線４３を形成する。その後、レジストパターン４２を除去し、露出したシード金属層４１も除去する。
【００７９】
図１０（Ｎ）は、このようにして形成されたゲート引出し配線の構成を示す。なお、図に示すように溶解液排出孔部分ではファインゲートが形成されておらず、開口となっている。
【００８０】
図１０（Ｏ）は、活性領域上でのゲート電極の構造を示す。活性領域上ではファインゲートが形成されている。ファインゲートの側方、オーバーゲートの下方は、空洞Ｈとなっている。
【００８１】
なお、充填剤層をパターニングし、絶縁樹脂層を塗布した後熱処理を行う場合を説明したが、充填剤層をパターニングした後残った充填剤層パターンに流動化処理を行なってもよい。例えば、図９（Ｈ）の状態で２００℃、５分間の熱処理を行えばよい。
【００８２】
図１１は、以上説明したトランジスタ構造を用いた集積回路装置の構成を概略的に示す。集積回路装置の例として差動対回路を示す。活性領域ＡＲ１，ＡＲ２，ＡＲ３は、それぞれトランジスタＴ１，Ｔ２，Ｔ３の形成領域である。ここで、トランジスタＴ１，Ｔ２はスイッチング用トランジスタ、Ｔ３は定電流源用トランジスタである。各活性領域を横断してゲート電極Ｇ１，Ｇ２，Ｇ３が形成されている。
【００８３】
ゲート電極は上述のように一部空洞によって囲まれており、寄生容量が減少されている。特に、スイッチングトランジスタＴ１，Ｔ２の寄生容量低減による動作速度向上は回路動作速度の向上に大きく寄与する。
【００８４】
ゲート電極Ｇ１，Ｇ２にはそれぞれ入力信号Ｖｉｎおよびその反転信号／Ｖｉｎ（なお、／符号は反転信号を示す）が入力される。電源電圧ＶＳは、負荷抵抗Ｒ１，Ｒ２を介してドレイン電極Ｄ１，Ｄ２にそれぞれ入力される。負荷抵抗Ｒ１，Ｒ２端からは次段回路に対して反転出力信号／Ｖｏｕｔおよび出力信号Ｖｏｕｔが出力される。
【００８５】
ソース電極Ｓ１，Ｓ２は、共通に結線され、定電流源用トランジスタＴ３のドレイン電極Ｄ３に接続される。なお、定電流源用トランジスタＴ３のゲート電極Ｇ３には、定電流値を維持するために制御されたゲート電圧Ｖｃが入力される。なお、種々の回路素子を同一半導体基板上にさらに集積できることは言うまでもない。回路素子間は多層配線によって接続される。
【００８６】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、３層レジストに対する露光、現像の順序は種々変更可能である。その他、種々の変更、改良、組合わせが可能なことは当業者に自明であろう。
【００８７】
以下、本発明の特徴を付記する。
（付記１）　（ａ）半導体基板の活性領域を横断して、ファインゲートと前記ファインゲート上で電流方向の寸法の拡大された電極部を構成するオーバーゲートとを有するマッシュルームゲートを半導体基板上に形成する工程と、
（ｂ）前記マッシュルームゲートの少なくともファインゲートとオーバーゲート下面とを覆って第１の有機材料膜を半導体基板上に塗布する工程と、
（ｃ）前記第１の有機材料膜をパターニングして、マッシュルームゲート近傍にのみ残す工程と、
（ｄ）残った前記第１の有機材料膜を覆って、化学的性質の異なる第２の有機材料膜を半導体基板上に塗布する工程と、
（ｅ）前記第２の有機材料膜に開口を形成し、前記第１の有機材料膜を露出する工程と、
（ｆ）前記開口から前記第１の有機材料膜を溶解除去して前記第２の有機材料膜中に空洞を形成する工程と、
を含む半導体装置の製造方法。
【００８８】
（付記２）　前記工程（ｂ）が、マッシュルームゲート全体を覆う第１の有機材料膜を形成し、
前記工程（ｃ）が
（ｃ−１）前記マッシュルームゲート上方で前記第１の有機材料膜上にマスクを形成する工程と、
（ｃ−２）前記マスクを用いて、前記第１の有機材料膜をエッチングする工程と、
を含む付記１記載の半導体装置の製造方法。
【００８９】
（付記３）　前記工程（ｃ−１）が、オーバーゲートのソース側領域上方を覆い、ドレイン側領域上方を覆わない前記マスクを形成する付記２記載の半導体装置の製造方法。
【００９０】
（付記４）　前記工程（ｃ）の後に、
（ｘ）前記第１の有機材料膜を流動化させる工程を含む付記１〜３のいずれか１項記載の半導体装置の製造方法。
【００９１】
（付記５）　前記工程（ｘ）が、前記工程（ｄ）の後に行われ、前記第２の有機材料膜も流動化させる付記４記載の半導体装置の製造方法。
（付記６）　前記工程（ａ）が、
（ａ−１）前記半導体基板上に下レジスト層と上レジスト層とを含むレジスト積層を形成する工程と、
（ａ−２）前記上レジスト層に対してオーバーゲートパターンを露光する工程と、
（ａ−３）前記下レジスト層に対してファインゲートパターンを露光する工程と、
（ａ−４）前記下レジスト層に対して、工程（ａ−３）より少ない露光量で前記オーバーゲートパターンの一部の電流方向の寸法を横切る補助露光を行なう工程と、
（ａ−５）露光、補助露光の行われた前記レジスト積層を現像して、前記オーバーゲートパターンの開口を有する上レジスト層と前記ファインゲートパターンの開口と上面が前記補助露光により引き下げられたオーバーゲート引き下げ領域とを有する下レジスト層をパターニングする工程と、
（ａ−６）パターニングされた前記レジスト積層上にゲート電極層を堆積する工程と、
（ａ−７）前記レジスト積層上のゲート電極層をリフトオフし、マッシュルームゲートを残す工程と、
を含む付記４または５記載の半導体装置の製造方法。
【００９２】
（付記７）　前記工程（ａ）が、前記活性領域外で、前記マッシュルームゲートに連続したゲートパッド部も形成し、前記工程（ｅ）が前記ゲートパッド部上にも開口を形成し、さらに前記工程（ｆ）の後、
（ｇ）前記第２の有機材料膜上方より金属膜を堆積し、前記空洞を封止する工程、
を含む付記６記載の半導体装置の製造方法。
【００９３】
（付記８）　前記工程（ａ‐３）が、前記活性領域外の選択された領域でファインゲートパターンを露光せず、前記工程（ｅ）が前記選択された領域の近傍に前記開口を形成する付記６または７記載の半導体装置の製造方法。
【００９４】
（付記９）　さらに、
（ｙ）前記活性領域外、かつ前記開口を形成すべき領域より活性領域側で、前記半導体基板を所定深さエッチングしてリセス部を形成する工程、
を含み、前記工程（ｆ）が前記リセス部から前記活性領域に向って立上る前記空洞を形成する付記６〜８のいずれか１項記載の半導体装置の製造方法。
【００９５】
（付記１０）　前記第１の有機材料膜がポリメチルグルタルイミイド、前記第２の有機材料膜がベンゾシクロブテンであり、前記工程（ｆ）がＮ−メチルー２−ピロリジノンを用いたウエットエッチングを含む付記１〜９のいずれか１項記載の半導体装置の製造方法。
【００９６】
（付記１１）　活性領域を有する半導体基板と、
前記活性領域を横断して前記半導体基板上に形成され、ファインゲートと前記ファインゲート上で電流方向の寸法の拡大されたオーバーゲートとを有するマッシュルームゲートと、
前記マッシュルームゲートの少なくともファインゲート側面とオーバーゲート下面とを囲み、界面が曲面である空洞を画定する有機材料膜と、
前記活性領域外で前記有機材料膜の上面から前記空洞に達するように形成された開口部と、
を有する半導体装置。
【００９７】
（付記１２）　前記空洞が、マッシュルームゲート全体を覆う付記１１記載の半導体装置。
（付記１３）　前記空洞が、マッシュルームゲートのソース側部分を囲み、ドレイン側部分のオーバーゲート下面に接し、マッシュルームゲートのドレイン側部分のオーバーゲート上面は前記有機材料膜と接する付記１１記載の半導体装置。
【００９８】
（付記１４）　前記空洞が、マッシュルームゲートのオーバーゲート下面下の領域を占め、前記有機絶縁層がオーバーゲート上面を覆う付記１１記載の半導体装置。
【００９９】
（付記１５）　前記空洞は、前記活性領域外の端部で高さが低くなり、前記開口部は、前記空洞部の高さが低くなった端部で前記空洞部に連通する付記１１〜１４のいずれか１項記載の半導体装置。
【０１００】
（付記１６）　前記マッシュルームゲートのオーバーゲート下面は、前記活性領域外の一部でその高さが低くされ、その下の前記空洞の高さが減少している付記１１〜１５のいずれか１項記載の半導体装置。
【０１０１】
（付記１７）　前記開口部は、前記オーバーゲート下面の高さが低くなった領域に連通するように形成されている付記１１〜１６のいずれか１項記載の半導体装置。
【０１０２】
（付記１８）　さらに、前記開口部内面上に形成され、前記空洞を封じる金属層を有する付記１１〜１７のいずれか１項記載の半導体装置。
（付記１９）　前記マッシュルームゲートは、前記活性領域外でオーバーゲート下にファインゲートを備えない部分を有する付記１１〜１８のいずれか１項記載の半導体装置。
【０１０３】
（付記２０）　複数の活性領域を含む半導体基板と、
前記活性領域の各々を横断して前記半導体基板上に形成され、ファインゲートと前記ファインゲート上で電流方向の寸法の拡大されたオーバーゲートとを有する複数のマッシュルームゲートと、
前記各マッシュルームゲートの少なくともファインゲート側面とオーバーゲート下面とを囲み、界面が曲面である複数の空洞を画定する有機材料膜と、
前記活性領域外で前記有機材料膜の上面から前記複数の空洞のいずれかに達するように形成された複数の開口部と、
を有する半導体集積回路装置。
【０１０４】
【発明の効果】
以上説明したように、本発明によれば、層間絶縁膜を形成し、ゲート電極の寄生容量の増大を抑制した半導体装置とその製造方法が提供される。
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の製造方法を説明する断面図及び平面図である。
【図２】図１に示す実施例の製造工程を説明する断面図である。
【図３】図１に示す実施例の製造工程を説明する断面図及び平面図である。
【図４】本発明の他の実施例による半導体装置の製造方法を説明するための断面図である。
【図５】本発明のさらに他の実施例による半導体装置の製造方法を説明するための断面図である。
【図６】本発明の実施例の変形例を説明する平面図及び断面図である。
【図７】図６の変形例を説明する平面図及び断面図である。
【図８】本発明の実施例の変形例を説明する平面図及び断面図である。
【図９】本発明の具体的実施例を説明する断面図である。
【図１０】図９の具体的実施例を説明する平面図及び断面図である。
【図１１】半導体集積回路装置の構成を概略的に示す平面図である。
【図１２】従来技術による半導体装置の構成を概略的に示す断面図である。
【符号の説明】
ＦＧ　ファインゲート
ＯＧ　オーバーゲート
Ｇ　ゲート電極
Ｓ　ソース電極
Ｄ　ドレイン電極
ＲＳ　リセス領域
Ｆ　充填剤層
ＩＬ　層間絶縁層
ＰＲ　レジストパターン
ＲＧ　オーバーゲート引き下げ領域
４１　シード金属層
４３　メッキ金属層
３５Ｇ　マッシュルームゲート電極
【図１】
2004095637.tif 000003
【図２】
2004095637.tif 000004
【図３】
2004095637.tif 000005
【図４】
2004095637.tif 000006
【図５】
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【図６】
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【図７】
2004095637.tif 000009
【図８】
2004095637.tif 000010
【図９】
2004095637.tif 000011
【図１０】
2004095637.tif 000012
【図１１】
2004095637.tif 000013
【図１２】
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