(57)【要約】【課題】　ベース寄生抵抗を最小化できるベース半導体層構造のバイポーラトランジスタ及びその製造方法を提供する。【解決手段】　第１導電型の半導体基板１０上に素子分離領域２０によって限定される第２導電型のコレクタ領域１６が形成され、第１導電型の第１ベース半導体層４０がコレクタ領域１６の上面から素子分離領域２０の上面まで延びている。第１ベース半導体層４０はＳｉＧｅ層よりなる。第１導電型の第２ベース半導体層６０が第１ベース半導体層４０の上面のうちエミッタ領域及びエミッタ絶縁膜が形成された領域を除外した部分に形成され、第２ベース半導体層６０上にはベースオーム層７０が形成されている。寄生抵抗及び接合キャパシタンスを最小化し、ベース電極とエミッタ電極間の電流抵抗を減少させ、素子の高速化及び低雑音化を達成できる。【選択図】　図１１
2004111975.tif 000002
【特許請求の範囲】
【請求項１】
　第１導電型の半導体基板と、
　前記半導体基板上の素子分離領域によって限定される第２導電型のコレクタ領域と、
　前記コレクタ領域の上面から前記素子分離領域の上面まで延びているＳｉＧｅ層よりなる第１導電型の第１ベース半導体層と、
　前記第１ベース半導体層上に形成されたエミッタ絶縁膜によって限定される領域内で前記第１ベース半導体層と接するように前記第１ベース半導体層上に形成された第２導電型のエミッタ領域と、
　前記第１ベース半導体層の上面のうち前記エミッタ領域及びエミッタ絶縁膜が形成された領域を除外した部分にだけ形成されている、シリコン層よりなる第１導電型の第２ベース半導体層と、
　前記第２ベース半導体層上に形成されているベースオーム層と、
　前記エミッタ領域上に形成されたエミッタ電極と、
　前記エミッタ電極の両側で前記第２ベース半導体層上に形成されているベース電極と、を含むことを特徴とするバイポーラトランジスタ。
【請求項２】
　前記第２ベース半導体層は、エピタキシャル成長層よりなることを特徴とする請求項１に記載のバイポーラトランジスタ。
【請求項３】
　前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする請求項１に記載のバイポーラトランジスタ。
【請求項４】
　前記コレクタ領域の表面付近で前記素子分離領域に隣接形成された第２導電型の第１ＳＩＣ領域をさらに含むことを特徴とする請求項１に記載のバイポーラトランジスタ。
【請求項５】
　前記コレクタ領域のうち前記エミッタ領域下に位置する部分に形成された第２導電型の第２ＳＩＣ領域をさらに含むことを特徴とする請求項１に記載のバイポーラトランジスタ。
【請求項６】
　前記ベースオーム層は、金属シリサイドよりなることを特徴とする請求項１に記載のバイポーラトランジスタ。
【請求項７】
　前記ベースオーム層は、チタンシリサイドまたはコバルトシリサイドよりなることを特徴とする請求項６に記載のバイポーラトランジスタ。
【請求項８】
　前記ベース電極下で前記素子分離領域と前記第１ベース半導体層間に形成された絶縁膜をさらに含むことを特徴とする請求項１に記載のバイポーラトランジスタ。
【請求項９】
　前記絶縁膜は、酸化膜または窒化膜よりなることを特徴とする請求項８に記載のバイポーラトランジスタ。
【請求項１０】
　前記絶縁膜と前記第１ベース半導体層間に形成されたシリコン膜をさらに含むことを特徴とする請求項８に記載のバイポーラトランジスタ。
【請求項１１】
　第１導電型の半導体基板上に素子分離領域によって限定された第２導電型のコレクタ領域を形成する段階と、
　前記素子分離領域及びコレクタ領域の上に第１導電型の第１ベース半導体層を形成する段階と、
　前記第１ベース半導体層上にエミッタ絶縁膜と、前記エミッタ絶縁膜によって前記第１ベース半導体層との接触領域が限定される第２導電型のエミッタ領域を形成する段階と、
　前記第１ベース半導体層の上面のうち前記エミッタ領域及びエミッタ絶縁膜が形成された領域を除外した部分にシリコン層よりなる第１導電型の第２ベース半導体層を形成する段階と、
　前記第２ベース半導体層上にベースオーム層を形成する段階と、
　前記ベースオーム層上にベース電極を形成する段階と、を含むことを特徴とするバイポーラトランジスタの製造方法。
【請求項１２】
　前記第１ベース半導体層を形成する段階は、
　選択的エピタキシャル成長方法によって前記コレクタ領域に接する単結晶シリコン層を形成する段階と、
　前記単結晶シリコン層上に第１導電型の不純物を含むＳｉＧｅ層を形成する段階と、を含むことを特徴とする請求項１１に記載のバイポーラトランジスタの製造方法。
【請求項１３】
　前記第２ベース半導体層は、選択的エピタキシャル成長方法によって形成されることを特徴とする請求項１１に記載のバイポーラトランジスタの製造方法。
【請求項１４】
　前記第２ベース半導体層は、５００〜９００℃の温度条件下で形成されることを特徴とする請求項１３に記載のバイポーラトランジスタの製造方法。
【請求項１５】
　前記エミッタ領域が形成された結果物を熱処理して前記第１ベース半導体層のうち前記エミッタ領域と接触される部分に第２導電型エミッタを形成する段階をさらに含むことを特徴とする請求項１１に記載のバイポーラトランジスタの製造方法。
【請求項１６】
　前記コレクタ領域の表面付近で前記素子分離領域に隣接した部分に第２導電型の第１ＳＩＣ領域を形成する段階をさらに含むことを特徴とする請求項１１に記載のバイポーラトランジスタの製造方法。
【請求項１７】
　前記コレクタ領域のうち前記エミッタ領域下に位置する部分に第２導電型の第２ＳＩＣ領域を形成する段階をさらに含むことを特徴とする請求項１１に記載のバイポーラトランジスタの製造方法。
【請求項１８】
　前記第１ベース半導体層を形成する前に、前記素子分離領域上に前記コレクタ領域を露出させる絶縁膜パターンを形成する段階をさらに含むことを特徴とする請求項１１に記載のバイポーラトランジスタの製造方法。
【請求項１９】
　前記絶縁膜パターン上に前記コレクタ領域を露出させるシリコン膜パターンを形成する段階をさらに含むことを特徴とする請求項１８に記載のバイポーラトランジスタの製造方法。
【請求項２０】
　前記ベースオーム層は、金属シリサイドよりなることを特徴とする請求項１１に記載のバイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明はバイポーラトランジスタ及びその製造方法に係り、特に高性能のヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：ＨＢＴ）及びその製造方法に関する。
【背景技術】
【０００２】
　最近、通信産業が急速に発展し、データ通信システムが高速化するにつれて高速、高周波トランジスタのような素子開発に関する研究及び開発が活発に行われている。今まではシリコン層にイオンを注入してベースを形成するバイポーラトランジスタのようなシリコンレベルの素子が常用化したが、超高速通信網についての社会的要求が増加するにつれてこれをさらに改善し、ＳｉＧｅを決定成長させてベースを形成するＨＢＴ技術が登場した。
【０００３】
　従来技術の一例によるバイポーラトランジスタの構造では、ベース電極からエミッタ電極に電流が流れる時、抵抗を減らすためにシリコンよりなるベース層上に金属シリサイド層のような低抵抗膜質を形成した（例えば、特許文献１参照）。
【０００４】
　しかし、このような構造では、前記ベース層がＧｅを含む１０００Å以下の薄いシリコン膜よりなる場合に、適正な一定厚さを有する金属シリサイド層を形成することが非常に難しい。特に、前記金属シリサイド層の凝集が発生する場合、前記金属シリサイド層が前記ベース層を貫通してコレクタ領域と直接電気的に接触してしまう。このような結果が発生した場合にはベースコレクタ間にＰＮ接合でないショットキー接合がなされて動作速度が低下し、非正常的な動作を誘発する。
【０００５】
　これを防止するためには、金属シリサイド層はコレクタ領域からある程度はずれた領域にだけ形成されるように設計されなければならない。このような場合にはベース寄生抵抗が大きくなって素子性能が低下し、また素子のサイズを縮少させるのに限界がある。
【０００６】
　前記のような問題点を解決するために、従来技術の他の例によるバイポーラトランジスタでは、コレクタ領域の表面近辺にベース層と同じ導電型の不純物をイオン注入してベース注入領域を形成した。
【０００７】
　しかし、このような構造ではコレクタ領域内に前記コレクタ領域にイオン注入された不純物とは反対の導電型を有する前記ベース注入領域が形成されるにつれて接合キャパシタンスが増加する。したがって、ベース電極から供給された高周波信号電流がエミッタ電極に移動する前にコレクタ領域を構成するウェルに移動する量が多くなり、その結果、装置の効率が低下する。また、前記ベース注入領域を形成するためには、Ｇｅを含むシリコン膜質である前記ベース層を貫通してイオン注入を実施しなければならず、この時に多量の欠陥が発生し、その結果、装置の雑音及び漏れ電流の特性が劣化する。このような理由によって、ベース電極とエミッタ電極間の電流抵抗を減少させるために高濃度の不純物を注入できず、これによりベース電極とエミッタ電極間の電流抵抗を減少させるのには限界がある。
【０００８】
　一方、ベースオーム電極から真性ベース領域に到達するまでの非真性ベース領域を短くするほど寄生抵抗が減ってベース電極とエミッタ電極間の電流抵抗を減少させうる。しかし、前記ベース注入領域を含む従来技術によるバイポーラトランジスタでは非真性ベース領域を短くする場合、コレクタ領域とエミッタ領域との接合で漏れ電流が発生するので、前記非真性ベース領域を短くするには限界があり、したがって素子のサイズを縮少させるのに限界がある。
【特許文献１】米国特許第５，４５９，０８４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
　本発明が解決しようとする課題は、コレクタとベース間の寄生接合の容量及びベース寄生抵抗を最小化しつつベース電極とエミッタ電極間の電流抵抗を減少させることによって信号伝送効率を増加させ、低電力、低雑音及び高速信号処理が可能な構造を有するバイポーラトランジスタを提供することである。
【００１０】
　本発明が解決しようとする他の課題は、コレクタとベース間の寄生接合容量及びベース寄生抵抗を最小化しつつベース電極とエミッタ電極間の電流抵抗を減少させることによって信号伝送効率を増加させ、低電力、低雑音及び高速信号処理が可能なバイポーラトランジスタの製造方法を提供することである。
【課題を解決するための手段】
【００１１】
　前記課題を達成するために、本発明によるバイポーラトランジスタは、第１導電型の半導体基板上に前記半導体基板上の素子分離領域によって限定される第２導電型のコレクタ領域が形成されている。第１導電型の第１ベース半導体層が前記コレクタ領域の上面から前記素子分離領域の上面まで延びている。前記第１ベース半導体層は、ＳｉＧｅ層よりなる。前記第１ベース半導体層上にはエミッタ絶縁膜によって限定される領域内で前記第１ベース半導体層と接するように形成された第２導電型のエミッタ領域がある。また、第１導電型の第２ベース半導体層が前記第１ベース半導体層の上面のうち前記エミッタ領域及びエミッタ絶縁膜が形成された領域を除外した部分にだけ形成されている。前記第２ベース半導体層上にはベースオーム層が形成されている。前記エミッタ領域上にはエミッタ電極が形成されている。ベース電極は前記エミッタ電極の両側で前記第２ベース半導体層上に形成されている。
【００１２】
　望ましくは、前記第２ベース半導体層はエピタキシャル成長層よりなる。また望ましくは、前記第１導電型はｐ型であり、前記第２導電型はｎ型である。
【００１３】
　本発明によるバイポーラトランジスタは前記コレクタ領域の表面付近で前記素子分離領域に隣接形成された第２導電型の第１ＳＩＣ（Ｓｅｌｅｃｔｉｖｅｌｙ　Ｉｏｎ　Ｉｍｐｌａｎｔｅｄ　Ｃｏｌｌｅｃｔｏｒ）領域をさらに含みうる。
【００１４】
　また本発明によるバイポーラトランジスタは、前記コレクタ領域のうち前記エミッタ領域下に位置する部分に形成された第２導電型の第２ＳＩＣ領域をさらに含みうる。
【００１５】
　前記ベースオーム層は、金属シリサイドよりなることが望ましい。例えば、前記ベースオーム層はチタンシリサイドまたはコバルトシリサイドよりなる。
【００１６】
　本発明によるバイポーラトランジスタは、前記ベース電極下で前記素子分離領域と前記第１ベース半導体層間に形成された絶縁膜をさらに含みうる。前記絶縁膜は、酸化膜または窒化膜よりなる。
【００１７】
　また、本発明によるバイポーラトランジスタは、前記絶縁膜と前記第１ベース半導体層間に形成されたシリコン膜をさらに含みうる。
【００１８】
　前記他の課題を達成するために、本発明によるバイポーラトランジスタの製造方法では第１導電型の半導体基板上に素子分離領域によって限定された第２導電型のコレクタ領域を形成する。前記素子分離領域及びコレクタ領域上に第１導電型の第１ベース半導体層を形成する。前記第１ベース半導体層上にエミッタ絶縁膜と、前記エミッタ絶縁膜によって前記第１ベース半導体層との接触領域が限定される第２導電型のエミッタ領域とを形成する。前記第１ベース半導体層の上面のうち前記エミッタ領域及びエミッタ絶縁膜が形成された領域を除外した部分にシリコン層よりなる第１導電型の第２ベース半導体層を形成する。前記第２ベース半導体層上にベースオーム層を形成する。前記ベースオーム層上にベース電極を形成する。
【００１９】
　本発明によるバイポーラトランジスタの製造方法では前記第１ベース半導体層を形成するために、まず選択的エピタキシャル成長方法によって前記コレクタ領域に接する単結晶シリコン層を形成する。その後、前記単結晶シリコン層上に第１導電型の不純物を含むＳｉＧｅ層を形成する。
【００２０】
　望ましくは、前記第２ベース半導体層は５００〜９００℃の温度条件下で選択的エピタキシャル成長方法によって形成される。
【００２１】
　本発明によるバイポーラトランジスタの製造方法では、前記エミッタ領域が形成された結果物を熱処理して前記第１ベース半導体層のうち前記エミッタ領域と接触される部分に第２導電型エミッタを形成する段階をさらに含みうる。
【００２２】
　また、本発明によるバイポーラトランジスタの製造方法では、前記コレクタ領域の表面付近で前記素子分離領域に隣接した部分に第２導電型の第１ＳＩＣ領域を形成する段階をさらに含みうる。また、本発明によるバイポーラトランジスタの製造方法では前記コレクタ領域のうち前記エミッタ領域下に位置する部分に第２導電型の第２ＳＩＣ領域を形成する段階をさらに含みうる。
【００２３】
　本発明によるバイポーラトランジスタの製造方法では、前記第１ベース半導体層を形成する前に、前記素子分離領域上に前記コレクタ領域を露出させる絶縁膜パターンを形成する段階をさらに含みうる。この時、前記絶縁膜パターン上に前記コレクタ領域を露出させるシリコン膜パターンを形成する段階もさらに含みうる。
【発明の効果】
【００２４】
　本発明によるバイポーラトランジスタでは、寄生抵抗及び接合キャパシタンスを最小化しつつベース電極とエミッタ電極間の電流抵抗を減少させることによって、伝送効率を増加させ、かつ温度による信号歪曲を減らすことができて、小信号、低電力によって素子の高速化及び低雑音化を達成できる。
【発明を実施するための最良の形態】
【００２５】
　以下で例示する実施例は多様な他の形態に変形でき、本発明の範囲が後述する実施例に限定されることではない。本発明の実施例は当業者に本発明をさらに完全に説明するために提供されるものである。添付図面において、膜または領域のサイズまたは厚さは明細書の明確性のために誇張されたものである。また、ある膜が他の膜または基板の「上」にあると記載された場合、前記ある膜が前記他の膜上に直接存在しても良く、その間に第３の他の膜が介在されても良い。
【００２６】
　図１ないし図１１は、本発明の一実施例によるバイポーラトランジスタの製造方法を説明するための断面図である。
【００２７】
　図１を参照すれば、ｐ型の半導体基板１０にリン（Ｐ）のようなｎ型不純物を注入してｎ＋型の高濃度コレクタ領域１２及びｎ−型の低濃度コレクタ領域を形成する。その後、隣接する素子を電気的に分離させるために、例えばＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）方法によって素子分離領域２０を形成する。前記素子分離領域２０は、ＳＴＩ方法以外にＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　Ｏｆ　Ｓｉｌｉｃｏｎ）、ＰＳＬ（Ｐｏｌｙ　Ｓｉｌｉｃｏｎｓｐａｃｅｒ　ＬＯＣＯＳ）、ＰＢＬ（Ｐｏｌｙｓｉｌｉｃｏｎ　Ｂｕｆｆｅｒｅｄ　ＬＯＣＯＳ）のような方法によって形成することもできる。
【００２８】
　その後、フォトレジスト膜（図示せず）をマスクとして前記半導体基板１０の露出された一部にｎ型不純物イオンを注入してｎ＋型コレクタシンカ１８を形成する。ここで、前記素子分離領域２０は前記低濃度コレクタ領域のうちエミッタが形成される素子活性領域であるコレクタ領域１６及び前記コレクタシンカ１８が形成される部分を除外した領域にだけ形成され、前記コレクタ領域１６は前記素子分離領域２０によって限定される。
【００２９】
　図２を参照すれば、前記コレクタ領域１６及びコレクタシンカ１８の上面が各々露出されている前記半導体基板１０上に前記コレクタ領域１６を露出させるように順に積層された第１絶縁膜パターン３２及びシリコン膜パターン３４を形成する。
【００３０】
　このためには、まず前記半導体基板１０上の全面に、例えば酸化膜または窒化膜のような第１絶縁膜を形成し、その上にシリコン膜を形成する。前記シリコン膜は、ＳｉＧｅ膜で構成できる。
【００３１】
　その後、フォトリソグラフィ工程によって前記シリコン膜をドライエッチングして前記シリコン膜パターン３４を形成し、次いで前記シリコン膜パターン３４をエッチングマスクとして前記第１絶縁膜をウェットエッチングして前記第１絶縁膜パターン３２を形成する。前記第１絶縁膜パターン３２を形成するためのエッチング工程としてウェットエッチング方法の代わりにドライエッチング方法を利用しても良い。
【００３２】
　図３を参照すれば、前記シリコン膜パターン３４によって前記コレクタ領域１６が露出されている結果物の全面にＳｉＧｅ層よりなるｐ＋型の第１ベース半導体層４０を数百〜２０００Åの厚さで形成する。
【００３３】
　前記第１ベース半導体層４０を形成するにおいて、前記第１ベース半導体層４０のうち前記コレクタ領域１６と接触される部分は単結晶シリコン層よりなり、前記単結晶シリコン層上にはホウ素のようなｐ型の不純物が適正濃度及び傾斜度でドーピングされたＳｉＧｅ層よりなるために約５００〜９００℃の範囲内で選択される比較的低温で行われる選択的エピタキシャル成長工程を利用する。
【００３４】
　図４を参照すれば、後続工程で形成されるエミッタ領域を電気的に分離させるのに必要な第２絶縁膜を前記第１ベース半導体層４０上に形成する。
【００３５】
　前記第２絶縁膜は、例えば、酸化膜または窒化膜よりなりうる。その後、フォトリソグラフィ工程を利用して前記第２絶縁膜をパターニングして前記コレクタ領域１６のうちエミッタ接合部分だけを露出させる第２絶縁膜パターン４２を形成する。
【００３６】
　図５を参照すれば、前記第２絶縁膜パターン４２が形成された結果物の全面にｎ＋型シリコン膜４４を形成する。前記シリコン膜４４は、エミッタ領域を形成するためのものである。
【００３７】
　前記ｎ＋型シリコン膜４４を形成するにおいて、前記シリコン膜４４を形成するための蒸着工程中にｎ型不純物を添加する方法を利用しても良く、シリコン蒸着工程の完了後にイオン注入のような方法でｎ型不純物を添加しても良い。
【００３８】
　前記シリコン膜４４の上部で選択的シリコン成長によって不要なシリコン膜が形成されることを防止するために前記シリコン膜４４上に第３絶縁膜４６を形成する。前記第３絶縁膜４６は、酸化膜または窒化膜よりなる。
【００３９】
　図６を参照すれば、エミッタ接合形成のために前記結果物を熱処理５０する。前記熱処理５０は、例えば、８００〜１０００℃の温度で行われるＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）工程によって行われる。前記熱処理５０の結果、前記第１ベース半導体層４０のうち前記シリコン層４４に接触される部分にはｎ＋型エミッタ５２が形成される。前記熱処理５０の段階は、場合によって省略できる。
【００４０】
　図７を参照すれば、フォトリソグラフィ工程によって前記第３絶縁膜４６、シリコン膜４４及び第２絶縁膜パターン４２をパターニングして、ｎ＋型のエミッタ領域４４ａと、前記エミッタ領域４４ａを限定するエミッタ絶縁膜４２ａとを形成する。
【００４１】
　図８を参照すれば、５００〜９００℃の範囲内で選択される比較的低温で行われる選択的エピタキシャル成長方法によって前記第１ベース半導体層４０の露出された上面にシリコンを成長させて約１０００Åの厚さを有する第２ベース半導体層６０を形成する。前記第２ベース半導体層６０は、ｐ型の不純物を含有するように形成される。この時、前記エミッタ領域４４ａの露出された表面にもシリコンがエピタキシャル成長される。
【００４２】
　図９を参照すれば、フォトリソグラフィ工程によって前記第１絶縁膜パターン３２、シリコン膜パターン３４、第１ベース半導体層４０、第３絶縁膜４６及び第２ベース半導体層６０の不要な部分を除去し、前記第２ベース半導体層６０上に金属シリサイドよりなるベースオーム層７０を形成する。このために、前記第２ベース半導体層６０の露出されたシリコン上にチタン、コバルトのような金属を覆い、これをシリサイド化する。この時、前記半導体基板１０上の露出されたシリコン部分、すなわち前記エミッタ領域４４ａの露出表面及び前記コレクタシンカ１８の上面にも金属シリサイド層が形成される。
【００４３】
　図１０を参照すれば、前記ベースオーム層７０が形成された結果物上に平坦化した第４絶縁膜を形成し、これをパターニングしてベース電極形成領域７２、エミッタ電極形成領域７４及びコレクタ電極形成領域７６が各々開口された第４絶縁膜パターン８０を形成する。
【００４４】
　図１１を参照すれば、前記第４絶縁膜パターン８０が形成された結果物上に金属配線物質、例えば、Ｃｕまたはアルミニウムを蒸着し、これをエッチバックしてベース電極８２、エミッタ電極８４及びコレクタ電極８６を各々形成する。前記ベース電極８２は、前記エミッタ電極８４の両側に形成される。
【００４５】
　前記のように、本発明によるバイポーラトランジスタは前記コレクタ領域１６の上面から前記素子分離領域２０の上面まで延びているＳｉＧｅ層よりなる前記第１ベース半導体層４０上に前記第１ベース半導体層４０と同じ物質よりなる前記第２ベース半導体層６０が形成され、前記第２ベース半導体層６０上には前記ベースオーム層７０が形成される。前記第２ベース半導体層６０は、前記ベースオーム層７０を構成する金属シリサイドより低抵抗膜よりなるものであって、前記第１ベース半導体層４０のような導電型を有する不純物を添加できる。
【００４６】
　したがって、従来技術のようにコレクタ領域の表面付近にベース層と同じ導電型の不純物をイオン注入してベース注入領域を形成せずにも、前記第２ベース半導体層６０に不純物を高濃度で添加することによって前記ベース電極８２とエミッタ電極８４間の電流抵抗を減少させ、イオン注入による欠陥が発生する心配ない。また、コレクタ領域１６に前記ベース注入領域を形成する必要がないので、前記コレクタ領域１６で反対導電型の半導体領域間の接合キャパシタンスを減らせる。
【００４７】
　また、前記エミッタ絶縁膜４２ａの水平距離を減らすことが可能であって前記ベース電極８２とエミッタ電極８４間の電流抵抗を減少させるのにさらに有利である。
【００４８】
　そして、前記第１ベース半導体層４０上に前記第２ベース半導体層６０を形成することによってその上に金属シリサイドよりなる前記ベースオーム層７０をさらに安定的に形成でき、したがってベース電極８２とエミッタ電極８４間の電流抵抗を効果的に減少させ、素子の高速化及び低雑音化を達成できる。
【００４９】
　図１２は、本発明の他の実施例によるバイポーラトランジスタの製造方法を説明するための断面図である。図１２において、図１ないし図１１と対応する部分は各々同じ参照符号で表示した。
【００５０】
　図１２に示したように、本発明によるバイポーラトランジスタの製造方法では前記コレクタ領域１６の表面付近で前記素子分離領域２０に隣接した部分にｎ型の不純物をイオン注入してｎ型の第１ＳＩＣ領域９２を形成できる。前記コレクタ領域１６のうち前記エミッタ領域４４ａの下部にｎ型の不純物をイオン注入してｎ型の第２ＳＩＣ領域９４を形成できる。
【００５１】
　なお、ＳＩＣ（Ｓｅｌｅｃｔｉｖｅｌｙ　Ｉｏｎ　Ｉｍｐｌａｎｔｅｄ　Ｃｏｌｌｅｃｔｏｒ）領域とは、選択的なイオン注入によって形成されたコレクタ領域を言う。
【００５２】
　前記第１ＳＩＣ領域９２は、前記素子分離領域２０のエッジ部分、すなわち酸化膜とシリコンとの界面での漏れ電流発生を防止するために形成するものであって、例えば、前記第２ベース半導体層６０の形成前に必要な部分にｎ型の不純物をイオン注入する方法で形成できる。前記第１ＳＩＣ領域９２は、１×１０１１〜１×１０１３ｃｍ−２程度の低いドーピング濃度で形成できる。
【００５３】
　第２ＳＩＣ領域９４は、バイポーラ高速トランジスタの高電流領域でカットオフ周波数（ｆＴ）を低下させるカーク効果を抑制するために形成するものであって、図４で説明したように第２絶縁膜パターン４２が形成された後、または第１ベース半導体層４０を形成する前に必要な部分にｎ型の不純物をイオン注入する方法で形成できる。前記第２ＳＩＣ領域９４が形成されることによってコレクタの直列抵抗が減少し、動作速度が向上できる。
【００５４】
　本発明によるバイポーラトランジスタは、ＳｉＧｅ層よりなる第１ベース半導体層上に前記第１ベース半導体層と同じ物質よりなり、同じ導電型を有する第２ベース半導体層が形成されている。前記第２ベース半導体層上にはベースオーム層が形成される。前記第２ベース半導体層は、前記ベースオーム層より低抵抗膜よりなり、前記第２ベース半導体層に不純物を高濃度で添加することによってベース電極とエミッタ電極間の電流抵抗を減少させうる。また、コレクタ領域に前記ベース注入領域を形成する必要がないので、コレクタ領域で反対導電型の半導体領域間の接合キャパシタンスを減らせる。
【００５５】
　また、前記第１ベース半導体層と第２ベース半導体層とには各々同じ導電型の不純物を添加できるので、イオン注入による欠陥が発生する虞がない。そして、エミッタ絶縁膜の水平距離を減らせてベース電極とエミッタ電極間の電流抵抗を減少させることだけでなく、素子のサイズを縮少させることにおいて有利である。そして、前記第１ベース半導体層上に前記第２ベース半導体層を形成することによって、その上に形成されるベースオーム層がさらに安定的に形成でき、これによりベース電極とエミッタ電極間の電流抵抗を効果的に減少させうる。
【００５６】
　以上、本発明を望ましい実施例を詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想の範囲内で当業者によって多様な変形が可能である。
【産業上の利用可能性】
【００５７】
　本発明は半導体素子の電極を形成することにおいて、既存の構造での厚さ限界性及びイオン注入時の欠陥発生による問題、シリサイド化による問題、接合容量による問題を改善するために選択的エピタキシャル成長方法を利用する。本発明では選択的エピタキシャル成長方法を利用して超高集積化が可能なバイポーラトランジスタ素子を形成することによって電極間を移動する信号電流の減少を減らして伝送効率が増加させ、温度による信号歪曲を減らせて、小信号、低電力、低雑音、高速信号処理による特性の向上を期待できる。したがって、バイポーラトランジスタ素子の動作速度の限界を克服して高速情報処理及び低電力を必要とする高速コンピュータ、通信機器のような情報処理システムでバイポーラトランジスタ素子の限界を拡張させうる。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施例によるバイポーラトランジスタの製造方法を説明するための断面図である。
【図２】本発明の一実施例によるバイポーラトランジスタの製造方法を説明するための断面図である。
【図３】本発明の一実施例によるバイポーラトランジスタの製造方法を説明するための断面図である。
【図４】本発明の一実施例によるバイポーラトランジスタの製造方法を説明するための断面図である。
【図５】本発明の一実施例によるバイポーラトランジスタの製造方法を説明するための断面図である。
【図６】本発明の一実施例によるバイポーラトランジスタの製造方法を説明するための断面図である。
【図７】本発明の一実施例によるバイポーラトランジスタの製造方法を説明するための断面図である。
【図８】本発明の一実施例によるバイポーラトランジスタの製造方法を説明するための断面図である。
【図９】本発明の一実施例によるバイポーラトランジスタの製造方法を説明するための断面図である。
【図１０】本発明の一実施例によるバイポーラトランジスタの製造方法を説明するための断面図である。
【図１１】本発明の一実施例によるバイポーラトランジスタの製造方法を説明するための断面図である。
【図１２】本発明の他の実施例によるバイポーラトランジスタの製造方法を説明するための断面図である。
【符号の説明】
【００５９】
１０　ｐ型の半導体基板
１２　ｎ＋型の高濃度コレクタ領域
１８　コレクタシンカ
２０　素子分離領域
３２　第１絶縁膜パターン
３４　シリコン膜パターン
４０　第１ベース半導体層
４２ａ　エミッタ絶縁膜
４４ａ　エミッタ領域
６０　第２ベース半導体層
７０　ベースオーム層
８０　第４絶縁膜パターン
８２　ベース電極
８６　コレクタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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