(57)【要約】【課題】エンファシス処理をオンしたときとオフしたときとにおける駆動能力の整合性を良好にする。【解決手段】プリエンファシス出力回路１１は、エンファシス処理をオン、オフし、データｄ１の波形整形を行う。レベル比較回路１２，１３は、エンファシス処理がオンしたときのビット信号Ｓ２の信号レベル、オフしたときの信号レベルを、それぞれ、参照電圧Ｖ１，Ｖ２と比較する。判定部１４は、レベル比較回路１２，１３の比較結果に基づいてエンファシス処理がオンしたときとオフしたときとのビット信号Ｓ２の信号レベルのレベル差を判別し、両信号レベルが一致しなければ、一致するように制御信号Ｓ４，Ｓ５の信号レベルを設定する。判定部１４は、プリエンファシス出力回路１１にこの制御信号Ｓ４，Ｓ５の信号レベルを出力し、プリエンファシス出力回路１１の駆動能力を制御する。【選択図】  図１
2004336407.tif 000002
【特許請求の範囲】
【請求項１】
信号のエンファシス処理を行い、当該処理を行った出力信号を伝送路に出力する出力バッファ回路において、
所定の駆動能力で、前記エンファシス処理をオンして前記出力信号の波形強調処理を行い、前記エンファシス処理をオフして前記波形強調処理を停止させるエンファシス処理部と、
前記エンファシス処理部から前記伝送路を介して伝送された伝送信号の信号レベルを参照し、前記エンファシス処理部が前記エンファシス処理をオンしたときの信号レベルとオフしたときの信号レベルとを比較するレベル比較部と、
前記レベル比較部の比較結果に基づいて、前記エンファシス処理部がエンファシス処理をオンしたときの前記伝送信号の信号レベルとオフしたときの前記伝送信号の信号レベルとのレベル差を判別し、判別したレベル差が小さくなるように前記エンファシス処理部の駆動能力を制御する駆動能力制御部と、を備えた、
ことを特徴とする出力バッファ回路。
【請求項２】
前記レベル比較部は、前記エンファシス処理がオフした状態で前記伝送信号の安定した信号レベルと、前記エンファシス処理がオンした状態で前記エンファシス処理部の出力信号が続けて変化したときの前記伝送信号のピークレベルとを、それぞれ、前記エンファシス処理がオフしたとき、オンしたときの前記伝送信号の信号レベルとして比較し、
前記駆動能力制御部は、前記レベル比較部の比較結果に基づいて判別した前記伝送信号のレベル差が小さくなるように前記エンファシス処理部の駆動能力を制御するように構成された、
ことを特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
前記レベル比較部は、前記伝送信号の信号レベルに予め参照レベルを設定し、前記エンファシス処理部がエンファシス処理をオンしたとき、オフしたときの前記伝送信号の信号レベルを、それぞれ、前記設定した参照レベルと比較し、
前記駆動能力制御部は、前記エンファシス処理部がエンファシス処理をオンしたときの前記レベル比較部の比較結果とオフしたときの前記レベル比較部の比較結果とが一致すれば、前記伝送信号のレベル差は小さいと判別して前記エンファシス処理部の駆動能力を固定し、前記比較結果が不一致であれば前記伝送信号のレベル差は大きいと判別して、前記伝送信号のレベル差が小さくなるように前記エンファシス処理部の駆動能力を制御するように構成されたものである、
ことを特徴とする請求項１又は２に記載の出力バッファ回路。
【請求項４】
前記エンファシス処理部は、
伝送対象のデータ列が供給され、供給されたデータ列の各ビットを反転する第１のインバータと、
前記第１のインバータから出力されたデータ列をビット毎に増幅する第１の出力バッファと、
前記第１のインバータに供給された同じデータ列を１ビット遅延させる遅延回路と、
前記遅延回路から出力されたデータ列の各ビットを反転する第２のインバータと、
前記第２のインバータから出力されたデータ列の各ビットを反転する第３のインバータと、
前記第３のインバータから出力されたデータ列をビット毎に増幅する第２の出力バッファと、を備え、
前記第１、第２の出力バッファの出力端がともに伝送路に接続されて、前記第１、第２の出力バッファの出力信号が加算されることにより、前記エンファシス処理のオン、オフを行うように構成され、
前記第１の出力バッファは、
それぞれ、電流路の一端に第１の電圧が供給され、制御端が前記第１のインバータの出力端に接続された複数の第１のトランジスタと、
それぞれ、電流路の一端が前記複数の第１のトランジスタの各他端に接続され、電流路の他端に前記第１の電圧とは異なる第２の電圧が供給され、制御端が前記第１のインバータの出力端に接続された複数の第２のトランジスタと、を備え、
前記複数の第１のトランジスタと前記複数の第２のトランジスタとの各接続点を出力端とするものであって、
前記第２の出力バッファは、
それぞれ、電流路の一端に前記第１の電圧が供給され、制御端が前記第３のインバータの出力端に接続された複数の第３のトランジスタと、
それぞれ、電流路の一端が前記複数の第３のトランジスタの各他端に接続され、電流路の他端に前記第２の電圧が供給され、制御端が前記第３のインバータの出力端に接続された複数の第４のトランジスタと、
それぞれ、電流路の一端に前記第１の電圧が供給され、制御端が前記第３のインバータの出力端に接続された複数の第５のトランジスタと、
それぞれ、電流路の一端が前記複数の第５のトランジスタの各他端に接続された複数の第６のトランジスタと、
それぞれ、電流路の一端が前記複数の第６のトランジスタの各他端に接続された複数の第７のトランジスタと、
それぞれ、電流路の一端が前記複数の第７のトランジスタの各他端に接続され、電流路の他端に前記第２の電圧が供給され、制御端が前記第３のインバータの出力端に接続された複数の第８のトランジスタと、を備え、
前記複数の第３のトランジスタと前記複数の第４のトランジスタとの各接続点及び前記複数の第６のトランジスタと前記複数の第７のトランジスタとの各接続点を出力端とするものであって、
前記駆動能力制御部は、前記レベル比較部の比較結果に基づいて判別した前記伝送信号のレベル差が小さくなるように、前記第２の出力バッファの複数の第６，第７のトランジスタの制御端に制御信号を供給し、前記エンファシス処理部の駆動能力を制御するように構成された、
ことを特徴とする請求項１乃至３のいずれか１項に記載の出力バッファ回路。
【請求項５】
前記エンファシス処理部は複数備えられ、
前記駆動能力制御部は、前記レベル比較部の比較結果に基づいて、前記エンファシス処理部がエンファシス処理をオンしたとき、オフしたときの前記伝送信号のレベル差を判別し、判別したレベル差が小さくなるように前記複数のエンファシス処理部の駆動能力を制御するように構成された、
ことを特徴とする請求項１乃至４のいずれか１項に記載の出力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出力バッファ回路に関する。
【０００２】
【従来の技術】
例えば、半導体集積回路では、内部で処理された論理情報を適切に外部に送出するため、インピーダンス整合を行う出力バッファ回路が備えられている。
【０００３】
また、出力バッファ回路には、出力する信号に対し、この信号を伝送する伝送路の減衰特性に応じた波形整形を行うプリエンファシス機能を備えたものがある（例えば、特許文献１参照）。このようなプリエンファシス機能を備えた出力バッファ回路は、特に、近年の高速の信号伝送を行うコンピュータシステムにおいて、有用である。
【０００４】
この出力バッファ回路は、出力するデータとこのデータを１ビット遅延させて反転させたデータとを加算する。このような処理を行うことにより、供給されるビット信号が“０”から“１”になる場合は、エンファシス処理がオンし、同じ信号レベルが連続する場合は、エンファシス処理がオフする。この出力バッファ回路は、このような処理を行うことにより、信号波形の劣化を抑制している。
【０００５】
【特許文献１】
特開２００２−９４３６５号公報（第６−８頁、図１）
【０００６】
【発明が解決しようとする課題】
しかし、このような出力バッファ回路では、製造時で発生する駆動能力のバラツキ等により、エンファシス処理を行ったときの駆動能力とエンファシス処理を行わなかったときの駆動能力とが整合しない場合がある。
【０００７】
エンファシス処理を行わなかったときに比較して、エンファシス処理を行ったときの駆動能力が低くなると、伝送路を介して伝送されたビット信号は、図７に示すような波形を有することになる。即ち、入力閾値Ｖｔｈを“０”か“１”かを判別するための閾値とすると、伝送路を介して伝送されたビット信号と入力閾値Ｖｔｈとのレベル差Ｖａ，Ｖａ’（マージン）が小さくなり、伝送されたビット信号のビット値を誤判定するおそれがある。
【０００８】
一方、エンファシス処理を行ったときの駆動能力が高くなると、伝送路を介して伝送されたビット信号は、図８に示すような波形を有することになる。即ち、伝送前のデータのビット信号が“０”から“１”又は“１”から“０”に変化すると、伝送されたビット信号の信号レベルは、図８に示すように大きく変化する。
【０００９】
この場合、伝送前のデータのビット信号として、“１”が連続した後、１ビットだけ“０”になって、再び“１”に変化すると、この“１”の区間で、伝送されたビット信号の信号レベルは、ＧＮＤ側にシフトされてしまう。このため、伝送されたビット信号のビット値は、“１”と判定されるべきところを“０”であると誤判定されるおそれがある。
【００１０】
このように２つの駆動能力が整合していないと、波形整形が過度になったり、不足したりして伝送されたビット信号の信号波形が劣化し、ビット値が誤判定されるおそれがある。特に、信号伝送が高速化するに従って、データサイクルが短くなるため、このような不都合は大きくなる。
【００１１】
本発明は、このような従来の問題点に鑑みてなされたもので、エンファシス処理をオンしたときとオフしたときとにおける駆動能力の整合性を良好にすることが可能な出力バッファ回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この目的を達成するため、本発明の第１の観点に係る出力バッファ回路は、
信号のエンファシス処理を行い、当該処理を行った出力信号を伝送路に出力する出力バッファ回路において、
所定の駆動能力で、前記エンファシス処理をオンして前記出力信号の波形強調処理を行い、前記エンファシス処理をオフして前記波形強調処理を停止させるエンファシス処理部と、
前記エンファシス処理部から前記伝送路を介して伝送された伝送信号の信号レベルを参照し、前記エンファシス処理部が前記エンファシス処理をオンしたときの信号レベルとオフしたときの信号レベルとを比較するレベル比較部と、
前記レベル比較部の比較結果に基づいて、前記エンファシス処理部がエンファシス処理をオンしたときの前記伝送信号の信号レベルとオフしたときの前記伝送信号の信号レベルとのレベル差を判別し、判別したレベル差が小さくなるように前記エンファシス処理部の駆動能力を制御する駆動能力制御部と、を備えたものである。
【００１３】
このような構成によれば、エンファシス処理をオンしたときとオフしたときとにおける駆動能力は整合するようになる。
【００１４】
前記レベル比較部は、前記エンファシス処理がオフした状態で前記伝送信号の安定した信号レベルと、前記エンファシス処理がオンした状態で前記エンファシス処理部の出力信号が続けて変化したときの前記伝送信号のピークレベルとを、それぞれ、前記エンファシス処理がオフしたとき、オンしたときの前記伝送信号の信号レベルとして比較し、
前記駆動能力制御部は、前記レベル比較部の比較結果に基づいて判別した前記伝送信号のレベル差が小さくなるように前記エンファシス処理部の駆動能力を制御するように構成されたものであってもよい。
【００１５】
前記レベル比較部は、前記伝送信号の信号レベルに予め参照レベルを設定し、前記エンファシス処理部がエンファシス処理をオンしたとき、オフしたときの前記伝送信号の信号レベルを、それぞれ、前記設定した参照レベルと比較し、
前記駆動能力制御部は、前記エンファシス処理部がエンファシス処理をオンしたときの前記レベル比較部の比較結果とオフしたときの前記レベル比較部の比較結果とが一致すれば、前記伝送信号のレベル差は小さいと判別して前記エンファシス処理部の駆動能力を固定し、前記比較結果が不一致であれば前記伝送信号のレベル差は大きいと判別して、前記伝送信号のレベル差が小さくなるように前記エンファシス処理部の駆動能力を制御するように構成されたものであってもよい。
【００１６】
前記エンファシス処理部は、
伝送対象のデータ列が供給され、供給されたデータ列の各ビットを反転する第１のインバータと、
前記第１のインバータから出力されたデータ列をビット毎に増幅する第１の出力バッファと、
前記第１のインバータに供給された同じデータ列を１ビット遅延させる遅延回路と、
前記遅延回路から出力されたデータ列の各ビットを反転する第２のインバータと、
前記第２のインバータから出力されたデータ列の各ビットを反転する第３のインバータと、
前記第３のインバータから出力されたデータ列をビット毎に増幅する第２の出力バッファと、を備え、
前記第１、第２の出力バッファの出力端がともに伝送路に接続されて、前記第１、第２の出力バッファの出力信号が加算されることにより、前記エンファシス処理のオン、オフを行うように構成され、
前記第１の出力バッファは、
それぞれ、電流路の一端に第１の電圧が供給され、制御端が前記第１のインバータの出力端に接続された複数の第１のトランジスタと、
それぞれ、電流路の一端が前記複数の第１のトランジスタの各他端に接続され、電流路の他端に前記第１の電圧とは異なる第２の電圧が供給され、制御端が前記第１のインバータの出力端に接続された複数の第２のトランジスタと、を備え、
前記複数の第１のトランジスタと前記複数の第２のトランジスタとの各接続点を出力端とするものであって、
前記第２の出力バッファは、
それぞれ、電流路の一端に前記第１の電圧が供給され、制御端が前記第３のインバータの出力端に接続された複数の第３のトランジスタと、
それぞれ、電流路の一端が前記複数の第３のトランジスタの各他端に接続され、電流路の他端に前記第２の電圧が供給され、制御端が前記第３のインバータの出力端に接続された複数の第４のトランジスタと、
それぞれ、電流路の一端に前記第１の電圧が供給され、制御端が前記第３のインバータの出力端に接続された複数の第５のトランジスタと、
それぞれ、電流路の一端が前記複数の第５のトランジスタの各他端に接続された複数の第６のトランジスタと、
それぞれ、電流路の一端が前記複数の第６のトランジスタの各他端に接続された複数の第７のトランジスタと、
それぞれ、電流路の一端が前記複数の第７のトランジスタの各他端に接続され、電流路の他端に前記第２の電圧が供給され、制御端が前記第３のインバータの出力端に接続された複数の第８のトランジスタと、を備え、
前記複数の第３のトランジスタと前記複数の第４のトランジスタとの各接続点及び前記複数の第６のトランジスタと前記複数の第７のトランジスタとの各接続点を出力端とするものであって、
前記駆動能力制御部は、前記レベル比較部の比較結果に基づいて判別した前記伝送信号のレベル差が小さくなるように、前記第２の出力バッファの複数の第６，第７のトランジスタの制御端に制御信号を供給し、前記エンファシス処理部の駆動能力を制御するように構成されたものであってもよい。
【００１７】
前記エンファシス処理部は複数備えられ、
前記駆動能力制御部は、前記レベル比較部の比較結果に基づいて、前記エンファシス処理部がエンファシス処理をオンしたとき、オフしたときの前記伝送信号のレベル差を判別し、判別したレベル差が小さくなるように前記複数のエンファシス処理部の駆動能力を制御するように構成されたものであってもよい
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態に係る出力バッファ回路を図面を参照して説明する。
本実施の形態に係る出力バッファ回路の構成を図１に示す。
本実施の形態に係る出力バッファ回路は、プリエンファシス出力回路１１と、レベル比較回路１２，１３と、判定部１４と、を備えて構成される。
【００１９】
尚、伝送路１５の出力端には、終端抵抗Ｒ１の一端が接続される。また、終端抵抗Ｒ１の他端には、電圧ＶＴが供給される。
【００２０】
レベル比較回路１２は、伝送路１５を介して伝送されたデータｄ１の各ビット信号Ｓ２の信号レベルを参照電圧Ｖ１と比較するための回路である。レベル比較回路１３は、ビット信号Ｓ２の信号レベルを参照電圧Ｖ２（＋Ｖ１＞Ｖ２）と比較するための回路である。レベル比較回路１２、１３は、例えば、コンパレータを備えて構成される。
【００２１】
出力バッファ回路の初期化時等において、初期化用データとして、図３（ａ）に示すようなデータｄ１の“０”、“１”が順次、プリエンファシス出力回路１１に供給される。また、プリエンファシス出力回路１１は、最初、エンファシス処理をオンし、データｄ１が“０”から“１”に変化してから、エンファシス処理をオフする。伝送路１５から出力されたビット信号Ｓ２は、エンファシス処理がオンした状態で“０”から“１”に変化し、その後、エンファシス処理がオフした状態で、“１”に安定する。尚、このビットパターンは、ソフトウェアによって指定される。
【００２２】
レベル比較回路１２，１３は、伝送路１５から出力されたビット信号Ｓ２の信号レベルＶｘを、“１”が安定した状態で、それぞれ、参照電圧Ｖ１，Ｖ２と比較する。
【００２３】
レベル比較回路１２は、Ｖｘ＜Ｖ１であれば、比較結果として、判定部１４に“０”を出力し、Ｖｘ≧Ｖ１であれば、判定部１４に“１”を出力する。
【００２４】
また、レベル比較回路１３は、Ｖｘ＜Ｖ２であれば、比較結果として、判定部１４に“０”を出力し、Ｖｘ≧Ｖ２であれば、判定部１４に“１”を出力する。
【００２５】
次に、初期化用データとして、図３（ｂ）に示すようなデータｄ１“０”、“１”、“０”がプリエンファシス出力回路１１に供給される。このビットパターンもソフトウェアによって指定される。また、プリエンファシス出力回路１１は、エンファシス処理をオンする。伝送路１５から出力されたビット信号Ｓ２は、エンファシス処理がオンした状態で、順次、“０”、“１”、“０”に変化する。レベル比較回路１２，１３は、このビット信号Ｓ２のピークレベルＶｙを、それぞれ、参照電圧Ｖ１，Ｖ２と比較する。
【００２６】
レベル比較回路１２は、Ｖｙ＜Ｖ１であれば、比較結果として、判定部１４に“０”を出力し、Ｖｙ≧Ｖ１であれば、判定部１４に“１”を出力する。
【００２７】
レベル比較回路１３は、Ｖｙ＜Ｖ２であれば、比較結果として、判定部１４に“０”を出力し、Ｖｙ≧Ｖ２であれば、判定部１４に“１”を出力する。
【００２８】
尚、参照電圧Ｖ１，Ｖ２は、エンファシス処理をオンしたときとオフしたときとにおける駆動能力を整合させるための電圧であり、エンファシス処理をオン、オフしたときの電圧Ｖｘ，Ｖｙを判別できるような値に設定される。
【００２９】
判定部１４は、ビット信号Ｓ２の信号レベルＶｘと参照電圧Ｖ１，Ｖ２との関係、信号レベルＶｙと参照電圧Ｖ１，Ｖ２との関係が一致しているか否かを判定するものであり、判定結果に基づいて駆動能力調整用の制御信号Ｓ４，Ｓ５の信号レベルを設定し、この制御信号Ｓ４，Ｓ５をプリエンファシス出力回路１１に出力する。尚、判定部１４は、この判定結果を記憶するための記憶部（図示せず）を備える。
【００３０】
プリエンファシス出力回路１１は、ビットデータｄ１が供給されて、供給されたビットデータｄ１に対するエンファシス処理を行う回路である。プリエンファシス出力回路１１は、図２に示すように、インバータ２１と、出力バッファ２２と、遅延回路２３と、インバータ２４，２５と、出力バッファ２６と、を備えて構成される。
【００３１】
第１のインバータとしてのインバータ２１には、順次、データｄ１の各ビット信号が供給される。インバータ２１は、供給されたデータｄ１のビット信号を反転して出力バッファ２２に出力する。
【００３２】
出力バッファ２２は、トランジスタＱ１１〜Ｑ２６を備え、インバータ２１から出力されたビット信号に基づいてトランジスタＱ１１〜Ｑ２６をオン、オフするものである。出力バッファ２２は、データｄ１と同じ論理値（“１”又は“０”）のデータを出力する。
【００３３】
トランジスタＱ１１〜Ｑ１８は、第１のトランジスタとしてのＰチャネルＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、トランジスタＱ１９〜Ｑ２６は、第２のトランジスタとしてのＮチャネルＭＯＳトランジスタである。
【００３４】
トランジスタＱ１１〜Ｑ１８のソースには、第１の電圧としての電圧Ｖｃｃが印加される。トランジスタＱ１９〜Ｑ２６のドレインは、それぞれ、トランジスタＱ１１〜Ｑ１８のドレインに接続される。トランジスタＱ１９〜Ｑ２６のソースは、それぞれ、接地される。この接地電圧が第２の電圧に相当する。トランジスタＱ１１〜Ｑ２６のドレインは、共通に接続されて、出力バッファ２２の出力端として接続点Ｐ１に接続される。
【００３５】
トランジスタＱ１１〜２６のゲートには、インバータ２１から出力されたビット信号が順次、供給される。
【００３６】
遅延回路２３は、データｄ１を１ビット分だけ遅延させる回路である。
第２のインバータとしてのインバータ２４は、遅延回路２３が１ビット分だけ遅延させたデータを反転させる回路であり、第３のインバータとしてのインバータ２５は、インバータ２４の出力データを反転させる回路である。インバータ２５は、反転した各ビット信号を出力バッファ２６に出力する。
【００３７】
出力バッファ２６は、トランジスタＱ３１〜Ｑ４４を備え、インバータ２５から出力されたビット信号に基づいてトランジスタＱ３１〜Ｑ４０をオン、オフする。
【００３８】
トランジスタＱ３１〜Ｑ３５は、ＰチャネルＭＯＳトランジスタであり、トランジスタＱ３６〜Ｑ４４は、ＮチャネルＭＯＳトランジスタである。トランジスタＱ３１〜Ｑ３３が第３のトランジスタに、トランジスタＱ３６〜Ｑ３８が第４のトランジスタに相当する。また、トランジスタＱ３４、Ｑ３５が第５のトランジスタに、トランジスタＱ４１，Ｑ４３が第６のトランジスタに、トランジスタＱ４２，Ｑ４４が第７のトランジスタに、トランジスタＱ３９，Ｑ４０が第８のトランジスタに、それぞれ、相当する。
【００３９】
トランジスタＱ３１〜Ｑ３５のソースには、電圧Ｖｃｃが印加される。トランジスタＱ３６〜Ｑ３８のドレインは、それぞれ、トランジスタＱ３１〜Ｑ３３のドレインに接続される。トランジスタＱ４１のドレインは、トランジスタＱ３４のドレインに接続され、トランジスタＱ４２のドレインは、トランジスタＱ４１のソースに接続される。トランジスタＱ３９のドレインは、トランジスタＱ４２のソースに接続される。
【００４０】
トランジスタＱ４３のドレインは、トランジスタＱ３５のドレインに接続され、トランジスタＱ４４のドレインは、トランジスタＱ４３のソースに接続される。トランジスタＱ４０のドレインは、トランジスタＱ４４のソースに接続される。トランジスタＱ３６〜Ｑ４０のソースは接地される。
【００４１】
トランジスタＱ３１〜Ｑ３３，Ｑ３６〜Ｑ３８，Ｑ４２，Ｑ４４のドレインと、トランジスタＱ４１，Ｑ４３のソースは、共通接続され、出力バッファ２６の出力端として、ともに接続点Ｐ１に接続される。
【００４２】
トランジスタＱ３１〜Ｑ４０のゲートには、インバータ２５から出力されたビット信号が順次、供給される。トランジスタＱ４１〜Ｑ４４は、駆動能力調整用のトランジスタであり、判定部１４は、トランジスタＱ４１，Ｑ４２のゲートに制御信号Ｓ４を供給する。また、判定部１４は、トランジスタＱ４３，Ｑ４４のゲートに制御信号Ｓ５を供給する。
【００４３】
プリエンファシス出力回路１１の駆動能力は、出力バッファ２２の駆動能力は、トランジスタＱ１１〜Ｑ２６のオン抵抗によって決定される。また、出力バッファ２６の駆動能力は、判定部１４から供給された制御信号Ｓ４，Ｓ５に従って制御され、トランジスタＱ３１〜Ｑ４０のうち、オンしたトランジスタのオン抵抗によって決定される。この駆動能力は、伝送路１５を負荷として、この負荷を駆動する能力を示すものである。
【００４４】
尚、終端抵抗Ｒ１の他端に供給される電圧ＶＴは、０＜ＶＴ＜Ｖｃｃとなるように設定される。
【００４５】
出力バッファ２２，２６から出力されたビット信号は、接続点Ｐ１で加算され、プリエンファシス出力回路１１は、接続点Ｐ１で加算されたビット信号Ｓ１を出力する。
【００４６】
次に本実施の形態に係る出力バッファ回路の動作を説明する。
プリエンファシス出力回路１１は、データｄ１が供給されると、このデータｄ１に対して、エンファシス処理を行う。
【００４７】
プリエンファシス出力回路１１のインバータ２１には、データｄ１が供給される。インバータ２１は、このデータｄ１の各ビット信号を反転させて出力バッファ２２に供給する。また、遅延回路２３は、データｄ１を１ビット遅延させる。インバータ２４は、遅延回路２３から出力された各ビット信号を反転させてデータｄ２を生成する。さらに、インバータ２５は、インバータ２４から出力されたデータｄ２の各ビット信号を反転させる。そして、インバータ２５は、反転させた各ビット信号を、順次、出力バッファ２６に出力する。
【００４８】
インバータ２１には、図４（ａ）に示すようなデータｄ１の各ビット信号“１”、“１”、“０”、“１”、“１”、“１”、・・・が、順次、供給されるものとする。インバータ２５には、図４（ｂ）に示すようなデータｄ２の各ビット信号“１”、“０”、“０”、“１”、“０”、“０”、・・・が、順次、供給される。
【００４９】
判定部１４からの制御信号Ｓ４，Ｓ５の信号レベルを“１”とすると、出力バッファ２６のトランジスタＱ４１〜Ｑ４４はオンし、プリエンファシス出力回路１１の駆動能力は最も大きくなる。
【００５０】
データｄ１のビット信号が“１”、データｄ２のビット信号が“１”になると、出力バッファ２２のトランジスタＱ１１〜Ｑ１８はオン、トランジスタＱ１９〜Ｑ２６はオフする。出力バッファ２６のトランジスタＱ３１〜Ｑ３５はオン、トランジスタＱ３６〜Ｑ４０はオフする。
【００５１】
この場合、トランジスタＱ１１〜Ｑ１８，Ｑ３１〜Ｑ３５のオン抵抗が並列接続され、接続点Ｐ１に流れる電流は、電圧Ｖｃｃ、ＶＴと、オンしたトランジスタＱ１１〜Ｑ１８，Ｑ３１〜Ｑ３５のオン抵抗とによって決定される。このため、プリエンファシス出力回路１１から出力される信号Ｓ１の信号レベルは、図４（ｃ）に示すように、最も高い電圧ＶＨ２となる。
【００５２】
データｄ１のビット信号が“１”、データｄ２のビット信号が“０”になると、トランジスタＱ１１〜Ｑ１８はオン、トランジスタＱ１９〜Ｑ２６はオフ、トランジスタＱ３１〜Ｑ３５はオフ、トランジスタＱ３６〜Ｑ４０はオンする。この場合、接続点Ｐ１を流れる電流は、オンしたトランジスタＱ１１〜Ｑ１８，Ｑ３６〜Ｑ４０のオン抵抗によって制御され、信号Ｓ１の信号レベルは、電圧ＶＨ２よりも低い電圧ＶＨ１となる。
【００５３】
データｄ１のビット信号が“０”、データｄ２のビット信号が“１”になると、トランジスタＱ１１〜Ｑ１８はオフ、トランジスタＱ１９〜Ｑ２６はオン、トランジスタＱ３１〜Ｑ３５はオン、トランジスタＱ３６〜Ｑ４０はオフする。このため、接続点Ｐ１を流れる電流は、オンしたトランジスタＱ１９〜Ｑ２６，Ｑ３１〜Ｑ３５のオン抵抗によって制御され、ビット信号Ｓ１の信号レベルは、電圧ＶＨ１よりも低い電圧ＶＬ１となる。
【００５４】
また、データｄ１のビット信号が“０”、データｄ２のビット信号が“０”になると、トランジスタＱ１１〜Ｑ１６はオフ、トランジスタＱ１９〜Ｑ２６はオン、トランジスタＱ３１〜Ｑ３５はオフ、トランジスタＱ３６〜Ｑ４０はオンする。このため、接続点Ｐ１を流れる電流は、オンしたトランジスタＱ１９〜Ｑ２６，Ｑ３６〜Ｑ４０のオン抵抗によって制御され、ビット信号Ｓ１の信号レベルは、最も低い電圧ＶＬ２となる。
【００５５】
従って、ビット信号Ｓ１は、図４（ｃ）に示すような信号レベルを有し、プリエンファシス出力回路１１は、このビット信号Ｓ１を順次出力する。
【００５６】
この図４（ｃ）に示すように、データｄ１のビット信号が“０”から“１”（又は“１”から“０”）に変化する場合、エンファシス処理がオンして、ビット信号Ｓ１の信号レベルは、最も高い電圧ＶＨ２になる。
【００５７】
また、データ“１”（又は“０”）が連続する場合、エンファシス処理がオフして、信号レベル“１”のビット信号Ｓ１に後続するビット信号Ｓ１の信号レベルは、電圧ＶＨ２よりも低くなって電圧ＶＨ１になる。
【００５８】
このデータｄ１のビット信号Ｓ１は、伝送路１５を介して伝送され、ビット信号Ｓ２として伝送路１５から出力される。入力回路１６は、このビット信号Ｓ２を出力する。
【００５９】
入力回路１６は、このビット信号Ｓ２を受信すると、各ビット信号Ｓ２の信号レベルＶｘをスレッショルド電圧Ｖｔｈと比較する。そして、ビット信号Ｓ２の信号レベルＶｘがスレッショルド電圧Ｖｔｈ以下であれば、入力回路１６は、ビット信号Ｓ２の信号レベルＶｘは“０”と判定する。また、ビット信号Ｓ２の信号レベルＶｘがスレッショルド電圧Ｖｔｈを越えていれば、入力回路１６は、ビット信号Ｓ２の信号レベルＶｘは“１”と判定する。
【００６０】
しかし、エンファシス処理がオンのときの駆動能力とオフのときの駆動能力とが整合しなければ、伝送路１５を介して伝送されたビット信号Ｓ２は、図４（ｄ）に示すような信号波形を有することになる。
【００６１】
本実施の形態に係る出力バッファ回路では、エンファシス処理がオンしたときの駆動能力とオフのときの駆動能力との整合性を良好にするため、駆動能力が制御される。
【００６２】
まず、出力バッファ回路の初期化時等において、図３（ａ）に示すようなデータｄ１が、プリエンファシス出力回路１１に供給される。図３（ａ）に示すデータｄ１は、ビット値“０”が連続した後、“１”に変化し、そのまま、“１”が連続するビットパターンを有する。このビットパターンは、ソフトウェアによって指定される。
【００６３】
プリエンファシス出力回路１１にデータｄ１が供給されると、まず、プリエンファシス出力回路１１から出力されるビット信号Ｓ１が“０”から“１”に変化してエンファシス処理がオンした状態となる。この状態で、伝送路１５から出力されたビット信号Ｓ２は立ち上がり、その後、ビット信号Ｓ１が“１”に安定してエンファシス処理がオフする。この状態で、信号Ｓ２も安定する。
【００６４】
レベル比較回路１２，１３は、“１”が安定した時刻ｔ１において、ビット信号Ｓ２の信号レベルＶｘを、それぞれ、参照電圧Ｖ１，Ｖ２と比較する。
【００６５】
図３（ａ）に示すように、時刻ｔ１において、Ｖｘ＜Ｖ１であれば、レベル比較回路１２は、判定部１４に“０”を出力する。
【００６６】
また、Ｖｘ＞Ｖ２であれば、レベル比較回路１３は、判定部１４に“１”を出力する。判定部１４は、レベル比較回路１２，１３から出力された出力値を記憶部に記憶する。
【００６７】
次に、図３（ｂ）に示すデータｄ１がプリエンファシス出力回路１１に供給される。このデータｄ１は、ビット値“０”が連続した後、１ビットだけ“１”に変化し、再び、“０”に戻るビットパターンを有する。このビットパターンもソフトウェアによって指定される。
【００６８】
図３（ｂ）に示すデータｄ１が、プリエンファシス出力回路１１に供給されると、エンファシス処理がオンしたまま、伝送路１５から出力されたビット信号Ｓ２は、図３（ｂ）に示すように変化する。レベル比較回路１２，１３は、時刻ｔ２において、ビット信号Ｓ２のピークレベルＶｙを、それぞれ、参照電圧Ｖ１，Ｖ２と比較する。
【００６９】
ビット信号Ｓ２が図３（ｂ）に示すように変化すると、ビット信号Ｓ２のピークレベルＶｙは、時刻ｔ２において、Ｖｙ≧Ｖ１になるので、レベル比較回路１２は、判定部１４に“１”を出力する。
【００７０】
また、時刻ｔ２において、Ｖｙ≧Ｖ２であるので、レベル比較回路１３は、判定部１４に“１”を出力する。判定部１４は、レベル比較回路１２，１３から出力された出力値を記憶部に記憶する。
【００７１】
判定部１４は、記憶部に記憶したレベル比較回路１２，１３からの出力値を比較する。図３（ａ）に示す状態と図３（ｂ）に示す状態とでは、レベル比較回路１３から出力された２つの出力値は一致する。しかし、レベル比較回路１２から出力された２つの出力値は一致しない。
【００７２】
このため、判定部１４は、電圧Ｖｘは参照電圧Ｖ１よりも低く、電圧Ｖｙは参照電圧Ｖ１よりも高く、電圧ＶｘとＶｙとは一致しないと判定する。このため、判定部１４は、電圧ＶｘとＶｙとが一致するように、制御信号Ｓ４，Ｓ５の信号レベルを設定する。
【００７３】
即ち、判定部１４は、図３（ｂ）に示すように、データｄ１のビット信号が、“０”から“１”に変化するときは、駆動能力が大きすぎると判定し、制御信号Ｓ４，Ｓ５の信号レベルを、それぞれ、“０”，“１”に設定する。
【００７４】
制御信号Ｓ４の信号レベルが“０”になると、出力バッファ２６のトランジスタＱ４１，Ｑ４２がトランジスタＱ３４又はトランジスタＱ３９の電流路に流れる電流を遮断する。
このため、出力バッファ２６のインピーダンスは高くなり、これにより、出力バッファ２６の駆動能力は低下する。
【００７５】
このように、駆動能力が調整された後、レベル比較回路１２，１３と、判定部１４とは、再度、プリエンファシス出力回路１１から伝送路１５を介して伝送されたビット信号Ｓ２の信号レベルの比較判定を行う。
【００７６】
ビット信号Ｓ２の信号レベルの比較判定の結果、図３（ａ）に示す状態と図３（ｂ）に示す状態とにおいて、電圧Ｖｘが参照電圧Ｖ１よりもまだ低く、電圧Ｖｙが参照電圧Ｖ１よりもまだ高くなったとする。判定部１４は、データｄ１のビット信号が“０”から“１”に変化するときの駆動能力がまだ大きすぎると判定し、制御信号Ｓ５の信号レベルも“０”に設定する。
【００７７】
制御信号Ｓ５の信号レベルも“０”になると、出力バッファ２６のトランジスタＱ４３，Ｑ４４がトランジスタＱ３５又はトランジスタＱ４０の電流路に流れる電流を遮断する。
【００７８】
このため、出力バッファ２６のインピーダンスは高くなり、これにより、出力バッファ２６の駆動能力は、さらに低下する。
【００７９】
このようにして、レベル比較回路１２，１３と、判定部１４とは、このような処理を、エンファシス処理をオンしたときの信号Ｓ２の電圧とオフしたときの電圧とがほぼ一致するまで行う。
【００８０】
エンファシス処理をオンしたときの信号Ｓ２の電圧とオフしたときの信号Ｓ２の電圧とがほぼ一致すると、判定部１４は、駆動能力の制御を固定する。プリエンファシス出力回路１１は、この駆動能力でエンファシス処理のオン、オフを行う。
【００８１】
レベル比較回路１２，１３と、判定部１４がこのような処理を繰り返し行うことにより、ビット信号Ｓ２は、図５（ｃ）に示すような波形を有することになり、エンファシス処理がオンのときの駆動能力とオフのときの駆動能力との整合性は、良好となる。
【００８２】
以上説明したように、本実施の形態によれば、伝送路１５を介して出力されたビット信号Ｓ２の電圧レベルを参照電圧Ｖ１，Ｖ２と比較し、その比較結果に基づいて判定部１４がプリエンファシス出力回路１１の駆動能力を制御するようにした。
【００８３】
従って、エンファシス処理がオンしたときの駆動能力とオフのときの駆動能力との整合性を良好にすることができ、駆動能力を自動的に最適化することができる。このため、製造過程で発生する駆動能力のバラツキ等による信号劣化を最小限に抑えることができる。そして、信号伝送の高速化によってデータサイクルが短くなっても入力閾値Ｖｔｈと“１”又は入力閾値Ｖｔｈと“０”とのマージンを広くとることができ、特に近年のコンピュータシステムにおける信号の高速伝送を安定して行うことができる。
【００８４】
尚、本発明を実施するにあたっては、種々の形態が考えられ、上記実施の形態に限られるものではない。
【００８５】
プリエンファシス出力回路１１は１つに限られるものではなく、図６に示すようにプリエンファシス出力回路１１−１〜１１−ｎ（ｎは自然数）を備えることもできる。プリエンファシス出力回路１１−１〜１１−ｎは、それぞれ伝送路１５−１〜１５−ｎを介してデータｄ１−１〜ｄ１−ｎのビット信号を、入力回路１６−１〜１６−ｎに伝送する。
【００８６】
レベル比較回路１２，１３は、それぞれ、プリエンファシス出力回路１１−１から伝送路１５−１を介して伝送されたビット信号の信号レベルを、参照電圧Ｖ１，Ｖ２と比較し、判定部１４は、この比較結果に基づいて制御信号Ｓ４，Ｓ５の信号レベルを設定する。そして、判定部１４は、この制御信号Ｓ４，Ｓ５を、プリエンファシス出力回路１１−１〜１１−ｎに、それぞれ、出力する。プリエンファシス出力回路１１−１〜１１−ｎの駆動能力は、この制御信号Ｓ４，Ｓ５に基づいて制御される。
【００８７】
本実施の形態では、レベル比較回路１２，１３と、判定部１４とは、エンファシス処理をオンしたときの信号Ｓ２の電圧とオフしたときの電圧とがほぼ一致するまで行うようにした。しかし、エンファシス処理をオンしたときの信号Ｓ２の電圧とオフしたときの電圧とのレベル差に予め範囲を設定しておき、レベル差がこの範囲内であれば、駆動能力が整合していると判定するように構成されることもできる。このようにすれば、駆動能力の調整時間を短縮することができる。
【００８８】
本実施の形態では、信号Ｓ２の信号レベルを比較判定するのに、参照電圧をＶ１，Ｖ２の２つとした。しかし、レベル比較回路は、２つに限られるものではなく、３つ以上であってもよい。このようにレベル比較回路を３つ以上にして、参照する電圧の数を増やすことによって、整合性の精度を高めることができ、大きなバラツキにも対応することができる。
【００８９】
本実施の形態では、出力バッファ２２には、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを、８つずつ備え、出力バッファ２６には、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを、５つずつ備えるようにした。しかし、出力バッファ２２，２６に備えるトランジスタの数は、このものに限られるものではなく、トランジスタの数をさらに増やせば、駆動能力を大きくすることができる。
【００９０】
本実施の形態では、出力バッファ２６に、駆動能力制御用のトランジスタを４つ備えるようにした。しかし、駆動能力制御用のトランジスタの数を５つ以上にすることもできる。このようにすれば、駆動能力を微調整することもでき、駆動能力の分解能を高めることができる。
【００９１】
【発明の効果】
以上説明したように、本発明によれば、エンファシス処理をオンしたときとオフしたときとにおける駆動能力の整合性を良好にすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る出力バッファ回路の構成を示すブロック図である。
【図２】図１に示すプリエンファシス出力回路の構成を示す回路図である。
【図３】図１の出力バッファ回路が高い駆動能力で動作したときの動作を示すタイミングチャートである。
【図４】図１のレベル比較回路と判定部との動作を説明するための信号波形図である。
【図５】図１の出力バッファ回路の駆動能力を制御したときの動作を示すタイミングチャートである。
【図６】図１の出力バッファ回路の応用例を示す回路図である。
【図７】従来の出力バッファ回路の駆動能力が低い場合の動作を示す説明図である。
【図８】従来の出力バッファ回路の駆動能力が高い場合の動作を示す説明図である。
【符号の説明】
１１  プリエンファシス出力回路
１２，１３  レベル比較回路
１４  判定部
１５  伝送路
２２，２６  出力バッファ
【図１】
2004336407.tif 000003
【図２】
2004336407.tif 000004
【図３】
2004336407.tif 000005
【図４】
2004336407.tif 000006
【図５】
2004336407.tif 000007
【図６】
2004336407.tif 000008
【図７】
2004336407.tif 000009
【図８】
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