(57)【要約】【課題】素子分離領域等を形成する必要が無く、高集積化を図ることができ、しかも、製造工程が簡単で、製造コストの低減が可能な電子素子形成用基板とその製造方法及びそれを用いた電子装置を提供する。【解決手段】本発明の半導体素子形成用基板１は、シリコン基板２上に絶縁層３が形成された絶縁性基板４上にシリコン層５が形成され、このシリコン層５は、帯状で膜厚の厚い断面矩形状のストライプ部６と、このストライプ部６より膜厚の薄い帯状の薄厚部７とが、これらの短辺方向に交互に形成されていることを特徴とする。【選択図】　　　図１
2004095878.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも表面が絶縁性を有する基板上に、所定の電子素子を形成するための半導体層が形成されてなる電子素子形成用基板であって、
前記半導体層は、厚みの異なる複数種の領域を有してなることを特徴とする電子素子形成用基板。
【請求項２】
前記複数種の領域は、前記半導体層の面内の一方向に沿って帯状に形成されていることを特徴とする請求項１記載の電子素子形成用基板。
【請求項３】
前記複数種の領域は、前記半導体層の面内に点在していることを特徴とする請求項１記載の電子素子形成用基板。
【請求項４】
基板上に、絶縁層を介して所定の電子素子を形成するための半導体層が形成されてなる電子素子形成用基板の製造方法であって、
基板上に絶縁層を成膜する成膜工程と、
前記絶縁層上に、厚みの異なる複数種の領域を有する半導体層を形成する領域形成工程とを備えたことを特徴とする電子素子形成用基板の製造方法。
【請求項５】
基板上に、絶縁層を介して所定の電子素子を形成するための半導体層が形成されてなる電子素子形成用基板の製造方法であって、
基板上に、第１の絶縁層、半導体層、第２の絶縁層、第３の絶縁層を順次成膜する成膜工程と、
前記第２の絶縁層及び第３の絶縁層を選択除去する選択除去工程と、
残された前記第２の絶縁層及び第３の絶縁層をマスクとして前記半導体層の露出面を酸化させ、前記半導体層の表面の一部に酸化膜を形成する酸化膜形成工程と、
前記酸化膜を除去し、前記半導体層に厚みの異なる複数種の領域を形成する領域形成工程とを備えたことを特徴とする電子素子形成用基板の製造方法。
【請求項６】
請求項１ないし３のいずれか１項記載の電子素子形成用基板を用いた電子装置であって、
前記半導体層の厚みの異なる複数種の領域それぞれに電子素子が形成され、これら複数種の領域のうち厚みの厚い領域に形成された電子素子と、厚みの薄い領域に形成された電子素子とは、互いに隣接していることを特徴とする電子装置。
【請求項７】
前記電子素子は半導体素子であることを特徴とする請求項６記載の電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子素子形成用基板とその製造方法及びそれを用いた電子装置に関するもので、特に、移動度の異なる複数種の半導体素子を同一基板上に形成する際に好適に用いられ、しかも、集積度の向上を図ることができる電子素子形成用基板、工程を簡略化することができ、製造コストの削減を図ることができる電子素子形成用基板の製造方法、集積度の向上を図ることができる電子装置に関するものである。
【０００２】
【従来の技術】
近年、ＩＣ、ＬＳＩ等の半導体装置においては、高集積化、高速化と共に、低消費電力化が要求されており、これらに用いられる基板においても、基板浮遊効果を回避しつつ接合容量を低減させ、高速化を図ることが求められ、さらには動作電圧を低下させることが求められている。このように、高集積化、高速化、消費電力化に対応可能な基板としては、例えば、基板の表面にシリコン酸化膜及び多結晶シリコン膜（半導体層）が順次成膜された構造のＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、あるいは基板の表面に石英膜及び多結晶シリコン膜が順次成膜された構造のＳＯＱ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｑｕａｒｔｚ）基板等が提案されている。
【０００３】
ところで、これらのＳＯＩ基板やＳＯＱ基板においては、１つの基板に、動作特性の異なる複数種のトランジスタ、例えば、バイポーラトランジスタとＭＯＳＦＥＴを形成することが難しいために、これら複数種のトランジスタを形成することが可能な基板として、例えば、ＳＩＭＯＸ基板が提案されている。
このＳＩＭＯＸ基板は、シリコン単結晶基板の内部に、酸素イオン注入・熱処理により埋め込みシリコン酸化膜を形成するとともに、この埋め込みシリコン酸化膜上のシリコン単結晶を無欠陥化して高品質のシリコン単結晶薄膜としたものである。
【０００４】
【発明が解決しようとする課題】
ところで、従来のＳＩＭＯＸ基板においては、例えば、バイポーラトランジスタとＭＯＳＦＥＴを隣り合わせに形成した場合、シリコン単結晶薄膜にこれらを区分する素子分離領域を形成する必要があり、高集積化を阻害する要因になっているという問題点があった。
また、従来のＳＩＭＯＸ基板においては、酸素イオン注入、熱処理、無欠陥化等を行う必要があり、工程が複雑になり、製造コストも高くなるという問題点があった。
【０００５】
本発明は上記事情に鑑みてなされたものであって、素子分離領域等を形成する必要が無く、高集積化を図ることができ、しかも、製造工程が簡単で、製造コストの低減が可能な電子素子形成用基板とその製造方法及びそれを用いた電子装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の様な電子素子形成用基板とその製造方法及びそれを用いた電子装置を採用した。
すなわち、本発明の電子素子形成用基板は、少なくとも表面が絶縁性を有する基板上に、所定の電子素子を形成するための半導体層が形成されてなる電子素子形成用基板であって、前記半導体層は、厚みの異なる複数種の領域を有してなることを特徴とする。
【０００７】
この電子素子形成用基板では、少なくとも表面が絶縁性を有する基板上に形成された半導体層を、厚みの異なる複数種の領域を有することとしたので、これら複数種の領域それぞれに特性の異なる電子素子を形成することにより、素子分離領域等を形成することもなく、さらなる高集積化を図ることが可能になる。
【０００８】
前記複数種の領域は、前記半導体層の面内の一方向に沿って帯状に形成されていることが好ましい。このような構成とすることで、１つの基板上に帯状に延在する複数種の領域それぞれに、特性の異なる電子素子を、しかも互いに隣り合わせに形成することができ、素子分離領域を形成する必要がなく、高集積化を図ることができる。
【０００９】
前記複数種の領域は、前記半導体層の面内に点在していることが好ましい。このような構成とすることで、１つの基板上に点在する複数種の領域それぞれに、特性の異なる電子素子を、しかも互いに隣り合わせに形成することができ、素子分離領域を形成する必要がなく、高集積化を図ることができる。
【００１０】
本発明の電子素子形成用基板の製造方法は、基板上に、絶縁層を介して所定の電子素子を形成するための半導体層が形成されてなる電子素子形成用基板の製造方法であって、基板上に絶縁層を成膜する成膜工程と、前記絶縁層上に、厚みの異なる複数種の領域を有する半導体層を形成する領域形成工程とを備えたことを特徴とする。
【００１１】
この製造方法では、成膜工程により、基板上に絶縁層を成膜し、領域形成工程により、前記絶縁層上に、厚みの異なる複数種の領域を有する半導体層を形成する。この場合、平面とされた絶縁層上に、厚みの異なる複数種の領域を有する半導体層を容易に形成することができる。これにより、素子分離領域等を形成することなく、特性の異なる複数種の電子素子を近接して形成することが可能な電子素子形成用基板が、簡単な工程で、しかも安価に作製される。
【００１２】
本発明の他の電子素子形成用基板の製造方法は、基板上に、絶縁層を介して所定の電子素子を形成するための半導体層が形成されてなる電子素子形成用基板の製造方法であって、基板上に、第１の絶縁層、半導体層、第２の絶縁層、第３の絶縁層を順次成膜する成膜工程と、前記第２の絶縁層及び第３の絶縁層を選択除去する選択除去工程と、残された前記第２の絶縁層及び第３の絶縁層をマスクとして前記半導体層の露出面を酸化させ、前記半導体層の表面の一部に酸化膜を形成する酸化膜形成工程と、前記酸化膜を除去し、前記半導体層に厚みの異なる複数種の領域を形成する領域形成工程とを備えたことを特徴とする。
【００１３】
この製造方法では、酸化工程により、選択除去の際に残された前記第２の絶縁層及び第３の絶縁層をマスクとして前記半導体層の露出面を酸化させ、前記半導体層の表面の一部に酸化層を形成し、領域形成工程により、前記酸化層を除去し、前記半導体層に厚みの異なる複数種の領域を形成する。この場合、平面とされた第１の絶縁層上に、厚みの異なる複数種の領域を有する半導体層を容易に形成することができる。これにより、素子分離領域等を形成することなく、特性の異なる複数種の電子素子を近接して形成することが可能な電子素子形成用基板が、簡単な工程で、しかも安価に作製される。
【００１４】
本発明の電子装置は、本発明の電子素子形成用基板を用いた電子装置であって、前記半導体層の厚みの異なる複数種の領域それぞれに電子素子が形成され、これら複数種の領域のうち厚みの厚い領域に形成された電子素子と、厚みの薄い領域に形成された電子素子とは、互いに隣接していることを特徴とする。
【００１５】
この電子装置では、前記半導体層の厚みの異なる複数種の領域それぞれに電子素子を形成し、これら複数種の領域のうち厚みの厚い領域に形成された電子素子と、厚みの薄い領域に形成された電子素子とが、互いに隣接していることにより、これら複数種の領域それぞれに特性が異なる電子素子を、互いに接続された状態で形成することが可能であり、しかも、素子分離領域等を形成する必要が無い。これにより、さらなる高集積化を図ることが可能になる。
この電子装置では、前記電子素子は半導体素子であることが好ましい。
【００１６】
【発明の実施の形態】
以下、本発明に係る実施形態について詳細に説明する。なお、各実施形態においては、図面を参照しながら説明するが、各図において、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
【００１７】
［第１実施形態］
図１は、本発明に係る第１実施形態の半導体素子形成用基板（電子素子形成用基板）の１つのチップ内の一部を示す斜視図であり、この半導体素子形成用基板１は、シリコン基板２上にシリコン酸化膜等からなる（第１の）絶縁層３が形成された絶縁性基板４上に、例えば、ＭＯＳＦＥＴやバイポーラトランジスタ等の半導体素子を形成するための真性半導体層であるシリコン層（半導体層）５が形成されている。このシリコン層５は、互いに厚みの異なる２種類の帯状の領域、すなわち、帯状で膜厚の厚い断面矩形状のストライプ部６と、このストライプ部６より膜厚の薄い帯状の薄厚部７とが、これらの短辺方向に沿って交互に、かつ互いに接続するように形成され、これらストライプ部６、６、…及び薄厚部７、７、…によりシリコン層５の表面の一方向（図１中矢印方向）に沿う断面形状が周期的な凹凸形状とされている。
【００１８】
これらストライプ部６及び薄厚部７の幅及び膜厚は、そこに形成されるＭＯＳＦＥＴやバイポーラトランジスタ等の半導体素子の動作特性等を基に設定される。
一例を挙げると、ＮチャネルのＭＯＳＦＥＴをストライプ部６に、ＰチャネルのＭＯＳＦＥＴを薄厚部７に、それぞれ形成する場合、ストライプ部６の幅は概ね０．１〜１００μｍ、膜厚は概ね１０〜１０００ｎｍ、薄厚部７の幅は概ね０．１〜１００μｍ、膜厚は概ね５〜１０００ｎｍである。
【００１９】
この半導体素子形成用基板１では、例えば、厚みの厚いストライプ部６にＮチャネルのＭＯＳＦＥＴを、厚みの薄い薄厚部７にＰチャネルのＭＯＳＦＥＴを、それぞれ形成することにより、低速動作のＮチャネルＭＯＳＦＥＴと、高速動作のＰチャネルＭＯＳＦＥＴとを、１つの基板上に、しかも隣接して形成することができるので、低速回路と高速回路の双方に同時に対応することができ、回路の設計の自由度が増す。これにより、半導体素子の高集積化を図ることが可能になる。
しかも、ストライプ部６と薄厚部７とは互いに隣接しているので、ストライプ部６及び薄厚部７それぞれにＭＯＳＦＥＴ等の素子を形成すれば、素子間に素子分離領域を形成した場合と比べて、集積度を向上させることが可能である。
【００２０】
次に、この半導体素子形成用基板の製造方法について図２に基づき説明する。
まず、図２（ａ）に示すように、超音波洗浄等により清浄化したシリコン基板２を用意し、基板温度が室温程度〜６００℃となる条件下で、プラズマＣＶＤ法等により、このシリコン基板２の全面にシリコン酸化膜等からなる（第１の）絶縁層３を、例えば０．０１〜１０μｍの厚さに成膜する。
【００２１】
ここで、絶縁層３をシリコン酸化膜により構成した場合、この成膜工程において用いられる原料ガスとしては、モノシラン（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）との混合ガス、ＴＥＯＳ（テトラエトキシシラン：Ｓｉ（ＯＣ２Ｈ５）４）と酸素との混合ガス、ジシラン（Ｓｉ２Ｈ６）とアンモニア（ＮＨ３）との混合ガス等が好適に用いられる。
以上により、シリコン基板２上に絶縁層３が形成された絶縁性基板４を作製することができる。
【００２２】
次いで、この絶縁性基板４の全面に、基板温度が室温程度〜６００℃となる条件下で、プラズマＣＶＤ法等により、５〜１０００ｎｍの厚みのシリコン層（半導体層）１１を成膜する。この成膜工程において用いる原料ガスとしては、上述したジシランやモノシランが好適である。
次いで、基板温度が室温程度〜６００℃となる条件下で、プラズマＣＶＤ法等により、このシリコン層１１の全面にシリコン酸化膜（第２の絶縁層）１２を、例えば０．０１〜１０μｍの厚さに成膜する。この成膜工程において用いられる原料ガスは、上記のシリコン酸化膜を成膜する場合と全く同様である。
【００２３】
次いで、基板温度が室温程度〜６００℃となる条件下で、プラズマＣＶＤ法等により、このシリコン酸化膜１２の全面にシリコン窒化膜（第３の絶縁層）１３を、例えば０．０１〜１０μｍの厚さに成膜する。この成膜工程において用いられる原料ガスとしては、テトラクロルシラン（ＳｉＣｌ４）、ジクロルシラン（ＳｉＨ２Ｃｌ２）、モノシラン（ＳｉＨ４）と、アンモニア（ＮＨ３）との混合ガス等が好適に用いられる。
【００２４】
次いで、図２（ｂ）に示すように、フォトリソグラフィー法により、シリコン酸化膜１２及びシリコン窒化膜１３を所望の形状にパターニングする。すなわち、シリコン窒化膜１３上にフォトレジストを塗布した後、フォトレジストの露光、現像を行い、このフォトレジストをパターン化する。次いで、このパターン化されたフォトレジストをマスクとしてシリコン窒化膜１３及びシリコン酸化膜１２のエッチングを行い、その後、フォトレジストの除去を行うことにより、シリコン酸化膜１２及びシリコン窒化膜１３のパターニングを行う。これにより、シリコン層１１は、その一部がマスクとなるシリコン酸化膜１２及びシリコン窒化膜１３により覆われることとなり、このマスクに覆われていない部分が露出面１１ａとなる。
【００２５】
次いで、図２（ｃ）に示すように、シリコン酸化膜１２及びシリコン窒化膜１３をマスクとして、熱酸化法等によりシリコン層１１の露出面１１ａを一定の深さまで酸化する。この酸化の過程で、この露出面１１ａにおけるシリコン層は、一定の深さまで酸化されてシリコン酸化物からなる犠牲酸化膜（酸化層）１４となる。
したがって、シリコン層１１は、露出面１１ａの部分が一定の深さまで酸化されることで、酸化されていないシリコン層の部分が厚みが薄くなった薄厚部７となり、シリコン酸化膜１２及びシリコン窒化膜１３により覆われた部分は酸化されないので、シリコン層の厚みが厚い状態のストライプ部６となる。
【００２６】
次いで、ドライエッチングにより、シリコン窒化膜１３、シリコン酸化膜１２及び犠牲酸化膜１４を順次除去する。
ここでは、まず、ＣＦ４−Ｏ２混合ガス等を用いてシリコン窒化膜１３を除去し、次いで、ＣＦ４−Ｈ２混合ガス等を用いてシリコン酸化膜１２及び犠牲酸化膜１４を除去する。
【００２７】
このドライエッチングが終了した時点では、図２（ｄ）に示すように、シリコン層１１は、犠牲酸化膜１４が除去された薄厚のシリコン層である薄厚部７と、酸化されていない厚いシリコン層であるストライプ部６とが交互に形成されたシリコン層５となる。
以上により、絶縁性基板４の表面に、帯状のストライプ部６と、帯状の薄厚部７とを交互に形成してなるシリコン層５を備えた半導体素子形成用基板１を得ることができる。
【００２８】
本実施形態の半導体素子形成用基板１によれば、少なくとも表面が絶縁性を有する絶縁性基板４上に、シリコン層５を形成し、このシリコン層５を、膜厚の厚い断面矩形状のストライプ部６と、このストライプ部６より膜厚の薄い帯状の薄厚部７とを、交互に形成し、しかも近接するもの同士が互いに接続するようにしたので、これらストライプ部６及び薄厚部７それぞれに特性の異なる半導体素子を形成することができ、素子分離領域等を形成することもなく、さらなる高集積化を図ることができる。
【００２９】
本実施形態の半導体素子形成用基板の製造方法によれば、シリコン基板２上に、絶縁層３、シリコン層１１、シリコン酸化膜１２、シリコン窒化膜１３を順次成膜する工程と、シリコン酸化膜１２及びシリコン窒化膜１３をドライエッチングにより選択除去する工程と、残されたシリコン酸化膜１２及びシリコン窒化膜１３をマスクとしてシリコン層１１の露出面１１ａを酸化させ、このシリコン層１１の表面の一部に犠牲酸化膜１４を形成する工程と、犠牲酸化膜１４を除去し、シリコン層１１に厚みの異なるストライプ部６及び薄厚部７を形成する工程とを備えたので、絶縁性基板４の表面に、帯状のストライプ部６と帯状の薄厚部７とを交互に形成することが容易にできる。したがって、素子分離領域等を形成することなく、特性の異なる複数種の半導体素子を近接して形成することができる半導体素子形成用基板１を、簡単な工程で、しかも安価に作製することができる。
【００３０】
なお、本実施形態の半導体素子形成用基板１では、絶縁性基板４の表面に、帯状のストライプ部６と帯状の薄厚部７とを交互に、しかも互いに接続する様に形成したが、帯状のストライプ部６と隣接する一方の帯状の薄厚部７とを互いに接続する様に形成し、このストライプ部６と隣接する他方の帯状の薄厚部７との間に素子分離領域を形成した構成としてもよい。
【００３１】
また、本実施形態の製造方法では、シリコン層１１の露出面１１ａを酸化させて犠牲酸化膜１４を形成し、この犠牲酸化膜１４を除去し、シリコン層１１に厚みの異なるストライプ部６及び薄厚部７を形成したが、例えば、絶縁性基板４上に、インクジェット法等を用いて厚みの異なるストライプ部及び薄厚部を交互に有する有機半導体薄膜を形成してもよい。この場合、インクの吐出量を変えることで、有機半導体薄膜の膜厚を部分的に変えることができる。
【００３２】
［第２実施形態］
図３は、本発明に係る第２実施形態の半導体素子形成用基板（電子素子形成用基板）を示す平面図であり、１つのチップの表面に、上述した第１実施形態の半導体素子形成用基板１と全く同様の構造が、形状を変えて複数箇所に形成された例である。
この半導体素子形成用基板２１は、第１実施形態で得られた絶縁性基板４の表面に、ストライプ部６と薄厚部７とを交互に形成して断面形状を周期的な凹凸形状としたシリコン層（半導体層）２２、２３が、所定の間隔を置いて互いに独立に形成されている。
【００３３】
この半導体素子形成用基板２１では、１つの絶縁性基板４の表面に、形状の異なる複数のシリコン層２２、２３を所定の間隔を置いて互いに独立して形成したので、シリコン層２２、２３各々に特性の異なる半導体素子を形成することができ、さらに多種多様の半導体素子を形成することができ、さらなる高集積化を図ることができる。
【００３４】
［第３実施形態］
図４は、本発明に係る第３実施形態の半導体素子形成用基板（電子素子形成用基板）を示す平面図であり、１つのチップの表面に、上述した第１実施形態の半導体素子形成用基板１と全く同様の構造が、形状を変えて複数箇所に点在されている例である。
【００３５】
この半導体素子形成用基板３１は、絶縁性基板４の表面に、例えば、ＭＯＳＦＥＴやバイポーラトランジスタ等の半導体素子を形成するための真性半導体層であるシリコン層（半導体層）３２〜３４が、互いに重ならないように、しかも独立して形成されている。
これらのシリコン層３２〜３４は、互いに厚みの異なる２種類の正方形状の領域、すなわち、正方形状で膜厚の厚い肉厚部３５と、この肉厚部３５より膜厚の薄い正方形状の薄厚部３６とが隣接して形成されている。
【００３６】
これら肉厚部３５及び薄厚部３６の各辺の長さ及び膜厚は、そこに形成されるＭＯＳＦＥＴやバイポーラトランジスタ等の半導体素子の動作特性等を基に設定される。
この半導体素子形成用基板３１では、例えば、肉厚部３５にＮＭＯＳを、厚みの薄い薄厚部３６にＰＭＯＳを、それぞれ形成することにより、低速動作のＮＭＯＳと、高速動作のＰＭＯＳとを、１つの基板上に、しかも隣接して形成することができるので、低速回路と高速回路の双方に同時に対応することができ、回路の設計の自由度を増加させることができ、半導体素子の高集積化を図ることができる。
【００３７】
［第４実施形態］
図５は、本発明に係る第４実施形態の半導体装置（電子装置）を示す断面図であり、本発明に係る第１実施形態の半導体素子形成用基板１を用いた例である。
この半導体装置４１は、半導体素子形成用基板１のストライプ部６にＮチャネル型のＭＯＳＦＥＴ（ＮＭＯＳ）４２が、薄厚部７にＰチャネル型のＭＯＳＦＥＴ（ＰＭＯＳ）４３が、それぞれ形成され、これらＮＭＯＳ４２及びＰＭＯＳ４３を覆うように、シリコン酸化膜、シリコン窒化膜等からなるゲート絶縁膜４４が形成されている。
この場合、ストライプ部６の幅は概ね０．１〜１００μｍ、膜厚は概ね１００ｎｍ以上、薄厚部７の幅は概ね０．１〜１００μｍ、膜厚は概ね１００ｎｍ以下である。
【００３８】
ＮＭＯＳ４２は、不純物イオンが導入されないチャネル領域４２ａと、このチャネル領域４２ａの両側に形成されたｎ＋のドレイン領域４２ｂ及びソース領域４２ｃと、ゲート絶縁膜４４上のチャネル領域４２ａに対応する位置に形成されたチタン、アルミニウム等からなるゲート電極４２ｄとにより構成されている。
また、ＰＭＯＳ４３は、不純物イオンが導入されないチャネル領域４３ａと、このチャネル領域４３ａの両側に形成されたｐ＋のドレイン領域４３ｂ及びソース領域４３ｃと、ゲート絶縁膜４４上のチャネル領域４３ａに対応する位置に形成されたチタン、アルミニウム等からなるゲート電極４３ｄとにより構成されている。
【００３９】
このＮＭＯＳ４２のソース領域４２ｃと、ＰＭＯＳ４３のドレイン領域４３ｂとは、直接接続され、これらＮＭＯＳ４２、ＰＭＯＳ４３及びゲート絶縁膜４４は、シリコン酸化膜等からなる層間絶縁膜４５により覆われ、この層間絶縁膜４５のドレイン領域４２ｂ、４３ｂ及びソース領域４２ｃ、４３ｃに対応する部分には、これらと導通するようにコンタクトホール４６が形成され、コンタクトホール４６にはチタン、アルミニウム等からなる金属配線４７が埋め込まれている。
【００４０】
この半導体装置４１では、ＮＭＯＳ４２は膜厚の厚いストライプ部６に、ＰＭＯＳ４３は膜厚の薄い薄厚部７に、それぞれ形成されているので、低速動作のＮＭＯＳ４２と、高速動作のＰＭＯＳ４３とを、１つの絶縁性基板４上に、しかも隣接して形成することができ、低速回路と高速回路の双方に同時に対応することができる。
【００４１】
また、ＮＭＯＳ４２及びＰＭＯＳ４３は、物理的に接続させた状態で作製することができるので、素子分離領域を形成する必要がなく、半導体素子のさらなる高集積化を図ることができる。
また、ゲート絶縁膜４４は、シリコン層の膜厚と関係なく一定の膜厚で成膜されるので、工程を簡略化することができる。
【００４２】
［第５実施形態］
図６は、本発明に係る第５実施形態の半導体装置（電子装置）を示す断面図であり、本発明に係る第１実施形態の半導体素子形成用基板１を用いた例である。
この半導体装置５１が第４実施形態の半導体装置４１と異なる点は、薄厚部７のＰＭＯＳ４３を高速動作のＮチャネル型のＭＯＳＦＥＴ（ＮＭＯＳ）５２に替えた点である。
このＮＭＯＳ５２は、不純物イオンが導入されないチャネル領域５２ａと、このチャネル領域５２ａの両側に形成されたｎ＋のドレイン領域５２ｂ及びソース領域５２ｃと、ゲート絶縁膜４４上のチャネル領域５２ａに対応する位置に形成されたチタン、アルミニウム等からなるゲート電極５２ｄとにより構成されている。
【００４３】
この半導体装置５１では、低速動作のＮＭＯＳ４２は膜厚の厚いストライプ部６に、高速動作のＮＭＯＳ５２は膜厚の薄い薄厚部７に、それぞれ形成されているので、低速動作のＮＭＯＳ４２と、高速動作のＮＭＯＳ５２とを、１つのＳＯＩ基板４上に、しかも隣接して形成することができ、低速回路と高速回路の双方に同時に対応することができ、しかも素子分離領域を形成する必要がない。したがって、半導体素子のさらなる高集積化を図ることができる。
【００４４】
［第６実施形態］
図７は、本発明に係る第６実施形態の半導体装置（電子装置）を示す断面図であり、本発明に係る第１実施形態の半導体素子形成用基板１を用いた例である。
この半導体装置６１が第５実施形態の半導体装置５１と異なる点は、ストライプ部６の低速動作のＮＭＯＳ４２を、縦型かつｎｐｎ接合型のバイポーラトランジスタ６２に替えた点である。
【００４５】
このバイポーラトランジスタ６２は、ストライプ部６に不純物イオンを導入してなるｎ＋のコレクタ領域６２ａと、このコレクタ領域６２ａ上に接触するように形成されたｐ＋のベース領域６２ｂと、このベース領域６２ｂ上に接触するように形成されたｎ＋のエミッタ領域６２ｃとにより構成されている。このエミッタ領域６２ｃの底部の両側には絶縁膜６３が形成されている。
この場合、ストライプ部６の幅は概ね０．１〜１００μｍ、膜厚は概ね１００ｎｍ以上、薄厚部７の幅は概ね０．１〜１００μｍ、膜厚は概ね１００ｎｍ以下である。
【００４６】
この半導体装置６１では、バイポーラトランジスタ６２のコレクタ領域６２ａと、ＮＭＯＳ５２のドレイン領域５２ｂとは、直接接続され、縦型のバイポーラトランジスタ６２を膜厚の厚いストライプ部６に、電子移動度が小さいＮＭＯＳ５２は膜厚の薄い薄厚部７に、それぞれ形成されているので、バイポーラトランジスタ６２と、高速動作のＮＭＯＳ５２とを、１つのＳＯＩ基板４上に、しかも隣接して形成することができ、低速回路と高速回路の双方に同時に対応することができる。
【００４７】
また、バイポーラトランジスタ６２及びＮＭＯＳ５２は、物理的に接続させた状態で作製することができるので、素子分離領域を形成する必要がなく、半導体素子のさらなる高集積化を図ることができる。もちろん、各バイポーラトランジスタの周囲の少なくとも一部に素子分離領域を形成しても構わない。
また、ゲート電極５２ｄ及びゲート絶縁膜４４を、シリコン層の膜厚と関係なく一定にすることで、工程を簡略化することができる。
【００４８】
以上、本発明に係る各実施形態について図面に基づき説明してきたが、本発明は上記の各実施形態に限定されることなく、本発明の要旨を逸脱しない範囲で変更等が可能である。
例えば、第５〜第７実施形態においては、電子素子としてＭＯＳＦＥＴを例に採り説明したが、ＭＯＳＦＥＴに限らず、ＭＯＳＦＥＴ以外の半導体素子、例えばダイオードであってもよく、また、半導体素子以外の抵抗、容量等の電子素子であってもよい。
また、上述した説明にあっては、電気光学装置を、液晶装置として説明したが、これに限るものではなく、エレクトロルミネッセンス（ＥＬ）、デジタルマイクロミラーデバイス（ＤＭＤ）、或いは、プラズマ発光や電子放出による蛍光等を用いた様々な電気光学素子を用いた電気光学装置および該電気光学装置を備えた電子機器に対しても適用可能であるということは言うまでもない。
【００４９】
【発明の効果】
以上説明したように、本発明の電子素子形成用基板によれば、少なくとも表面が絶縁性を有する基板上に形成された半導体層を、厚みの異なる複数種の領域を有することとしたので、これら複数種の領域それぞれに特性の異なる電子素子を形成することができ、素子分離領域等を形成することなく、さらなる高集積化を図ることができる。
【００５０】
本発明の電子素子形成用基板の製造方法によれば、基板上に絶縁層を成膜する成膜工程と、前記絶縁層上に、厚みの異なる複数種の領域からなる半導体層を形成する複数種の領域形成工程とを備えたので、絶縁層上に、厚みの異なる複数種の領域を有する半導体層を容易に形成することができる。したがって、素子分離領域等を形成することなく、特性の異なる複数種の電子素子を近接して形成することができる電子素子形成用基板を、簡単な工程で、しかも安価に作製することができる。
【００５１】
本発明の他の電子素子形成用基板の製造方法によれば、酸化工程により、選択除去の際に残された前記第２の絶縁層及び第３の絶縁層をマスクとして前記半導体層の露出面を酸化させ、前記半導体層の表面の一部に酸化層を形成し、複数種の領域形成工程により、前記酸化層を除去し、前記半導体層に厚みの異なる複数種の領域を形成するので、第１の絶縁層上に、厚みの異なる複数種の領域を有する半導体層を容易に形成することができる。したがって、素子分離領域等を形成することなく、特性の異なる複数種の電子素子を近接して形成することができる電子素子形成用基板を、簡単な工程で、しかも安価に作製することができる。
【００５２】
本発明の電子装置によれば、半導体層の厚みの異なる複数種の領域それぞれに電子素子を形成し、これら複数種の領域のうち厚みの厚い領域に形成された電子素子と、厚みの薄い領域に形成された電子素子とを互いに隣接する構成としたので、これら複数種の領域それぞれに特性が異なる電子素子を、互いに接続された状態で形成することができ、しかも、素子分離領域等を形成する必要も無い。したがって、さらなる高集積化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る第１実施形態の半導体素子形成用基板を示す斜視図である。
【図２】本発明に係る第１実施形態の半導体素子形成用基板の製造方法を示す過程図である。
【図３】本発明に係る第２実施形態の半導体素子形成用基板を示す平面図である。
【図４】本発明に係る第３実施形態の半導体素子形成用基板を示す平面図である。
【図５】本発明に係る第４実施形態の半導体装置を示す断面図である。
【図６】本発明に係る第５実施形態の半導体装置を示す断面図である。
【図７】本発明に係る第６実施形態の半導体装置を示す断面図である。
【符号の説明】
１　半導体素子形成用基板
２　シリコン基板
３　（第１の）絶縁層
４　絶縁性基板
５　シリコン層（半導体層）
６　ストライプ部
７　薄厚部
１１　シリコン層（半導体層）
１１ａ　露出面
１２　シリコン酸化膜（第２の絶縁層）
１３　シリコン窒化膜（第３の絶縁層）
１４　犠牲酸化膜（酸化層）
２１　半導体素子形成用基板
２２、２３　シリコン層（半導体層）
３１　半導体素子形成用基板
３２〜３４　シリコン層（半導体層）
４１　半導体装置
４２　ＮＭＯＳ
４３　ＰＭＯＳ
４４　ゲート絶縁膜
５１　半導体装置
５２　ＮＭＯＳ
６１　半導体装置
６２　バイポーラトランジスタ
【図１】
2004095878.tif 000003
【図２】
2004095878.tif 000004
【図３】
2004095878.tif 000005
【図４】
2004095878.tif 000006
【図５】
2004095878.tif 000007
【図６】
2004095878.tif 000008
【図７】
2004095878.tif 000009