(57)【要約】【課題】  ゲート積層物にＯＨＡ膜を備える不揮発性半導体メモリ装置及びその製造方法を提供する。【解決手段】  ソース領域とドレイン領域とが、所定距離を開けて設けられた半導体基板と、半導体基板上の、ソース領域とドレイン領域との間に、その一端をソース領域と、その他端をドレイン領域とに、それぞれ接触させた状態で設けられたゲート積層物とを備える不揮発性半導体メモリ装置において、ゲート積層物は、トンネリング膜と、窒化膜よりも誘電率が高く、所定の第１不純物がドーピングされた第１トラップ物質膜と、窒化膜よりも高い誘電率を有する第１絶縁膜と、ゲート電極とが順次に積層されて構成されたことを特徴とする不揮発性半導体メモリ装置。  本発明によれば、ドーピング濃度によってトラップ密度を効果的に調節でき、それにより従来より低い電圧でデータを保存及び消去でき、従来より速い動作速度を得られる。【選択図】図２
2004336044.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域とドレイン領域とが、所定距離を開けて設けられた半導体基板と、
前記半導体基板上の、前記ソース領域と前記ドレイン領域との間に、その一端を前記ソース領域と、その他端を前記ドレイン領域と、それぞれ接触させた状態で設けられたゲート積層物とを備える不揮発性半導体メモリ装置において、
前記ゲート積層物は、
トンネリング膜と、
窒化膜よりも誘電率が高く、所定の第１不純物がドーピングされた第１トラップ物質膜と、
前記窒化膜よりも高い誘電率を有する第１絶縁膜と、
ゲート電極とが順次に積層されて構成されたことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記トンネリング膜と前記第１トラップ物質膜との間に、第１酸化膜がさらに設けられたことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記第１トラップ物質膜と前記第１絶縁膜との間に、第２酸化膜がさらに設けられたことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記第１酸化膜はアルミニウム酸化膜であることを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
【請求項５】
前記第１絶縁膜はアルミニウム酸化膜であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項６】
前記第１絶縁膜は、ＨｆＯ2膜、ＺｒＯ2膜、Ｔａ2Ｏ5膜及びＴｉＯ2膜からなる群から選択されたいずれか１つであることを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
【請求項７】
前記所定の第１不純物は、Ｄｙを含むランタン系元素であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項８】
前記ランタン系元素のドーピング濃度は、１％〜２０％であることを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
前記第１トラップ物質膜は、ＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5、ＴｉＯ2及びＡｌ2Ｏ3からなる群から選択されたいずれか１つであることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項１０】
前記第１絶縁膜と前記ゲート電極との間には、
窒化膜より誘電率が高く、所定の第２不純物がドーピングされた第２トラップ物質膜と、前記窒化膜より誘電率の高い第２絶縁膜とが、順次設けられたことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記トンネリング膜と前記第１トラップ物質膜との間には、第１酸化膜がさらに設けられたことを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１２】
前記第１トラップ物質膜と前記第１絶縁膜との間には、第２酸化膜がさらに設けられたことを特徴とする請求項１０または１１に記載の不揮発性半導体メモリ装置。
【請求項１３】
前記第１絶縁膜と前記第２トラップ物質膜との間には、第３酸化膜がさらに設けられたことを特徴とする請求項１０または１１に記載の不揮発性半導体メモリ装置。
【請求項１４】
前記第１絶縁膜と前記第２トラップ物質膜との間には、第３酸化膜がさらに設けられたことを特徴とする請求項１２に記載の不揮発性半導体メモリ装置。
【請求項１５】
前記第２トラップ物質膜と前記第２絶縁膜との間には、第４酸化膜がさらに設けられたことを特徴とする請求項１０または１１に記載の不揮発性半導体メモリ装置。
【請求項１６】
前記第２トラップ物質膜と前記第２絶縁膜との間には、第４酸化膜がさらに設けられたことを特徴とする請求項１２に記載の不揮発性半導体メモリ装置。
【請求項１７】
前記第２トラップ物質膜と前記第２絶縁膜との間には、第４酸化膜がさらに設けられたことを特徴とする請求項１３に記載の不揮発性半導体メモリ装置。
【請求項１８】
前記第２トラップ物質膜と前記第２絶縁膜との間には、第４酸化膜がさらに設けられたことを特徴とする請求項１４に記載の不揮発性半導体メモリ装置。
【請求項１９】
前記第２トラップ物質膜は、ＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5、ＴｉＯ2及びＡｌ2Ｏ3からなる群から選択されたいずれか１つであることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項２０】
前記第４酸化膜はアルミニウム酸化膜であることを特徴とする請求項１５に記載の不揮発性半導体メモリ装置。
【請求項２１】
前記第４酸化膜はアルミニウム酸化膜であることを特徴とする請求項１６ないし１８のうちいずれか１項に記載の不揮発性半導体メモリ装置。
【請求項２２】
前記第２絶縁膜は、ＨｆＯ2膜、ＺｒＯ2膜、Ｔａ2Ｏ5膜及びＴｉＯ2膜からなる群から選択されたいずれか１つであることを特徴とする請求項１０、及び１６ないし１８のうちいずれか１項に記載の不揮発性半導体メモリ装置。
【請求項２３】
前記第２絶縁膜は、ＨｆＯ2膜、ＺｒＯ2膜、Ｔａ2Ｏ5膜及びＴｉＯ2膜からなる群から選択されたいずれか１つであることを特徴とする請求項２１に記載の不揮発性半導体メモリ装置。
【請求項２４】
前記第１酸化膜はアルミニウム酸化膜であることを特徴とする請求項１１に記載の不揮発性半導体メモリ装置。
【請求項２５】
前記第２酸化膜はアルミニウム酸化膜であることを特徴とする請求項１２に記載の不揮発性半導体メモリ装置。
【請求項２６】
前記第１絶縁膜は、ＨｆＯ2膜、ＺｒＯ2膜、Ｔａ2Ｏ5膜及びＴｉＯ2膜からなる群から選択されたいずれか１つであることを特徴とする請求項１２に記載の不揮発性半導体メモリ装置。
【請求項２７】
前記第１絶縁膜は、ＨｆＯ2膜、ＺｒＯ2膜、Ｔａ2Ｏ5膜及びＴｉＯ2膜からなる群から選択されたいずれか１つであることを特徴とする請求項２５に記載の不揮発性半導体メモリ装置。
【請求項２８】
前記第３酸化膜は、アルミニウム酸化膜であることを特徴とする請求項１３に記載の不揮発性半導体メモリ装置。
【請求項２９】
前記第３酸化膜は、アルミニウム酸化膜であることを特徴とする請求項１４に記載の不揮発性半導体メモリ装置。
【請求項３０】
前記所定の第１不純物は、Ｄｙを含むランタン系元素であることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項３１】
前記ランタン系元素のドーピング濃度は１％〜２０％であることを特徴とする請求項３０に記載の不揮発性半導体メモリ装置。
【請求項３２】
前記所定の第２不純物はＤｙを含むランタン系元素であることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項３３】
前記ランタン系元素のドーピング濃度は１％〜２０％であることを特徴とする請求項３２に記載の不揮発性半導体メモリ装置。
【請求項３４】
半導体基板上にトンネリング酸化膜、窒化膜より誘電率が高く、所定の第１不純物がドーピングされた第１トラップ物質膜、前記窒化膜より誘電率の高い第１絶縁膜及びゲート電極を順次に形成する段階と、
前記ゲート電極上にゲート領域を限定する感光膜パターンを形成する段階と、
前記感光膜パターン周囲の前記ゲート電極、前記第１絶縁膜、前記第１トラップ物質膜及び前記トンネリング酸化膜を順次にエッチングしてゲート積層物を形成する段階と、
前記感光膜パターンを除去する段階と、
前記ゲート積層物周囲の前記半導体基板にソース及びドレイン領域を形成する段階とを含むことを特徴とする不揮発性半導体メモリ装置の製造方法。
【請求項３５】
前記第１トラップ物質膜の上下部のうち少なくともいずれか１ヵ所に酸化膜をさらに形成することを特徴とする請求項３４に記載の不揮発性半導体メモリ装置の製造方法。
【請求項３６】
前記第１絶縁膜と前記ゲート電極との間に、所定の第２不純物がドーピングされた第２トラップ物質膜と、第２絶縁膜とを順次にさらに形成することを特徴とする請求項３４に記載の不揮発性半導体メモリ装置の製造方法。
【請求項３７】
前記第１トラップ物質膜の上部と下部、前記第２トラップ物質膜の上部と下部のうち少なくともいずれか１ヵ所に酸化膜をさらに形成することを特徴とする請求項３６に記載の不揮発性半導体メモリ装置の製造方法。
【請求項３８】
前記第１トラップ物質膜は、ＨｆＯ2膜、ＺｒＯ2膜、Ｔａ2Ｏ5膜、ＴｉＯ2膜及びＡｌ2Ｏ3膜からなる群から選択されたいずれか１つより形成することを特徴とする請求項３４ないし３７のうちいずれか１項に記載の不揮発性半導体メモリ装置の製造方法。
【請求項３９】
前記第１絶縁膜はＨｆＯ2膜、ＺｒＯ2膜、Ｔａ2Ｏ5膜及びＴｉＯ2膜からなる群から選択されたいずれか１つより形成することを特徴とする請求項３４ないし３７のうちいずれか１項に記載の不揮発性半導体メモリ装置の製造方法。
【請求項４０】
前記酸化膜はアルミニウム酸化膜より形成することを特徴とする請求項３５ないし３７のうちいずれか１項に記載の不揮発性半導体メモリ装置の製造方法。
【請求項４１】
前記第２トラップ物質膜はＨｆＯ2膜、ＺｒＯ2膜、Ｔａ2Ｏ5膜、ＴｉＯ2膜及びＡｌ2Ｏ3膜からなる群のうち選択されたいずれか１つより形成することを特徴とする請求項３６または３７に記載の不揮発性半導体メモリ装置の製造方法。
【請求項４２】
前記第２絶縁膜はＨｆＯ2膜、ＺｒＯ2膜、Ｔａ2Ｏ5膜及びＴｉＯ2膜からなる群から選択されたいずれか１つより形成することを特徴とする請求項３６に記載の不揮発性半導体メモリ装置の製造方法。
【請求項４３】
前記第１不純物はＤｙを含むランタン系元素であり、そのドーピング濃度は１％〜２０％であることを特徴とする請求項３４に記載の不揮発性半導体メモリ装置の製造方法。
【請求項４４】
前記第２不純物はＤｙを含むランタン系元素であり、そのドーピング濃度は１％〜２０％であることを特徴とする請求項３６に記載の不揮発性半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ素子に係り、詳細にはゲートにＳＯＮＯＳ構造と異なるメモリ積層物の備わった不揮発性半導体メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
長時間正常に保存しなければならないデータの量が増加し、メモリスティックのように、ある場所で作業した結果を他の所に移動するのに使われるデータ保存手段が普及しつつあり、不揮発性半導体メモリ装置、特に電気的にデータの保存／消去が可能であると共に、電源が供給されずとも保存されたデータをそのまま保存できる不揮発性半導体メモリ装置への関心が高まっている。
【０００３】
このように、産業全般にコンピュータが広く使われるようになった結果、コンピュータが使われる分野によって不揮発性半導体メモリ装置も多様な形態で使われている。代表的な例がフラッシュメモリ装置である。
【０００４】
不揮発性半導体メモリ装置が使われる分野により、不揮発性半導体メモリ装置を構成する基本要素であるメモリセルの構成は変わることになる。
例えば、現在広く使われているフラッシュ半導体メモリ装置のメモリセルの場合、トランジスターのゲートは電荷が保存される、すなわちデータが保存されるフローティングゲートとこれを制御するコントロールゲートとが順次に積層されたものが一般的である。
【０００５】
一方、フラッシュ半導体メモリ装置がデータの不揮発特性を有するメモリ装置ではあるが、漏れ電流に起因して、保存されたデータを長時間正常に保持する特性、すなわちリテンション特性が弱いという問題を有している。
【０００６】
最近、フラッシュ半導体メモリ装置のこのような問題を解消しつつ垂直方向の高さも効果的に下げた（厚みを薄くした）、いわゆるＳＯＮＯＳメモリ素子と呼ばれる不揮発性半導体メモリ装置が発表され、それに対する研究が活発に進められている。
【０００７】
ＳＯＮＯＳメモリ素子は、フラッシュ半導体メモリ装置のメモリセルの構成で、基板とコントロールゲートとの間の積層物、すなわちフローティングゲートとその上下に積層された絶縁層とより構成された積層物を酸化膜（Ｏｘｉｄｅ）、窒化膜（Ｎｉｔｒｉｄｅ）及び酸化膜（Ｏｘｉｄｅ）が順次に積層された積層物（ＯＮＯ）に替えたものであり、前記窒化膜に電荷がトラップされることによってスレショルド電圧がシフトされる特性を利用するメモリ素子である。
【０００８】
これに関わるさらに詳細な内容は非特許文献１に記載されている。
図１はこのようなＳＯＮＯＳメモリ素子（以下、従来のＳＯＮＯＳ素子という）の基本構成を示す断面図である。
【０００９】
図１を参照して、従来のＳＯＮＯＳ素子では、半導体基板１０のソース領域Ｓとドレイン領域Ｄとの間のチャンネル領域に、第１シリコン酸化膜（ＳｉＯ2）１２が形成されている。そして、この第１シリコン酸化膜１２の一端はソース領域Ｓと、他端はドレイン領域Ｄと接触している。この第１シリコン酸化膜１２は、電荷のトンネリングのための膜である。
第１シリコン酸化膜１２上に窒化膜（Ｓｉ3Ｎ4）１４が形成されている。窒化膜１４は実質的にデータが保存される物質膜であり、第１シリコン酸化膜１２をトンネリングした電荷がトラップされる。このような窒化膜１４上に前記電荷が窒化膜１４を通過して上側に移動することを遮断するための遮断膜であって第２シリコン酸化膜１６が形成されている。第２シリコン酸化膜１６上にはゲート電極１８が形成されている。
【００１０】
図１に図示された従来のＳＯＮＯＳ素子は次のような問題点を有している。
具体的に、駆動電圧が非常に高い。駆動電圧を下げる場合、データの保存及び消去速度が明細書上の予想された速度よりかなり遅くなる。このような電圧特性によって窒化膜１４のトラップ密度調節も難しくなる。リテンション時間もまた所望するほど十分に長くない。
このような問題点は窒化膜１４と酸化膜１２，１６の誘電率が低くて全体的に厚くなるためである。
【００１１】
一方、最近に前記遮断膜としてシリコン酸化膜の代わりに、アルミニウム酸化膜（Ａｌ2Ｏ3）を使用することによって前記シリコン酸化膜を使用した時よりプログラム、消去及びリテンション特性が改善されるという事実が報告された。しかし、改善程度は微小であり、相変らず窒化膜のトラップ密度調節が難しく、印加電圧も非常に高い。
前記報告に関わるさらに詳細な内容は非特許文献２に記載されている。
【非特許文献１】Ｃ．Ｔ．Ｓｗｉｆｔ外，“Ａｎ Ｅｍｂｅｄｄｅｄ ９０ｎｍ ＳＯＮＯＳ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｕｔｉｌｉｚｉｎｇ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｐｒｏｇｒａｍｍｉｎｇ ａｎｄ Ｕｎｉｆｏｒｍ Ｔｕｎｎｅｌ Ｅｒａｓｅ”，Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ（ＩＥＤＭ ２００２，Ｄｅｃｅｍｂｅｒ），ｐｐ．９２７−９３０
【非特許文献２】Ｃ．Ｌｅｅ外“Ｎｏｖｅｌ Ｓｔｒｕｃｔｕｒｅ ｏｆ ＳｉＯ2／ＳｉＮ／Ｈｉｇｈ−ｋ ｄｉｅｌｅｃｔｒｉｃ，Ａｌ2Ｏ3 ｆｏｒ ＳＯＮＯＳ ｔｙｐｅ ｆｌａｓｈ ｍｅｍｏｒｙ”，Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｏｆ ２００２ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆ． ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｎａｇｏｙａ，Ｊａｐａｎ，Ｓｅｐｔ．２００２，ｐｐ．１６２−１６３
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明が解決しようとする技術的課題は前述の従来技術の問題点を改善するためのものであり、ＳＯＮＯＳメモリ素子の動作電圧より低い電圧で十分に動作され、同一電圧で動作速度がさらに速く、トラップ物質層のトラップ密度を効果的に調節できる不揮発性半導体メモリ装置を提供するところにある。
【００１３】
本発明が解決しようとする他の技術的課題は、前記不揮発性半導体メモリ装置の製造方法を提供するところにある。
【課題を解決するための手段】
【００１４】
前記技術的課題を解決するために、本発明は、ソース領域とドレイン領域とが所定距離を開けて設けられた半導体基板と、前記半導体基板上の前記ソース領域と前記ドレイン領域との間に、その一端を前記ソース領域と、その他端を前記ドレイン領域と、それぞれ接触させた状態で設けられたゲート積層物とを備える不揮発性半導体メモリ装置において、前記ゲート積層物は、トンネリング膜と、窒化膜よりも誘電率が高く、所定の第１不純物がドーピングされた第１トラップ物質膜と、前記窒化膜よりも高い誘電率を有する第１絶縁膜と、ゲート電極とが順次に積層されて構成されたことを特徴とする不揮発性半導体メモリ装置を提供する。
【００１５】
前記第１絶縁膜はアルミニウム酸化膜である。
本発明の他の実施例によれば、前記トンネリング膜と前記第１トラップ物質膜間に第１酸化膜がさらに備わっており、前記第１トラップ物質膜と前記第１絶縁膜間に第２酸化膜がさらに備わっている。この時、前記第１及び第２酸化膜はアルミニウム酸化膜であり、前記第１絶縁膜はＨｆＯ2膜、ＺｒＯ2膜、Ｔａ2Ｏ5膜及びＴｉＯ2膜からなる群から選択されたいずれか１つである。
【００１６】
前記所定の第１不純物はＤｙを含むランタン系元素であり、ドーピング濃度は１％〜２０％である。
【００１７】
前記第１トラップ物質膜はＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5、ＴｉＯ2及びＡｌ2Ｏ3からなる群のうち選択されたいずれか１つである。
【００１８】
本発明のさらに他の実施例によれば、前記第１絶縁膜と前記ゲート電極間に窒化膜より誘電率が高く、所定の第２不純物がドーピングされた第２トラップ物質膜及び前記窒化膜より誘電率の高い第２絶縁膜が順次にさらに備わっている。
【００１９】
ここで、前記トンネリング膜と前記第１トラップ物質膜間に第１酸化膜がさらに備わっている。この時、前記第１トラップ物質膜と前記第１絶縁膜間に第２酸化膜がさらに備わるか、前記第１絶縁膜と前記第２トラップ物質膜間に第３酸化膜がさらに備わり、前記第２トラップ物質膜と前記第２絶縁膜間に第４酸化膜がさらに備わりもする。すなわち、前記第１ないし第４酸化膜は必要によって選択的に備わりうる。
【００２０】
前記第２トラップ物質膜はＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5、ＴｉＯ2及びＡｌ2Ｏ3からなる群のうち選択されたいずれか１つである。
【００２１】
前記第３及び／または第４酸化膜はアルミニウム酸化膜である。
前記第２絶縁膜はＨｆＯ2膜、ＺｒＯ2膜、Ｔａ2Ｏ5膜及びＴｉＯ2膜からなる群から選択されたいずれか１つである。
【００２２】
前記所定の第２不純物はＤｙを含むランタン系元素であり、ドーピング濃度は１％〜２０％である。
【００２３】
前記他の技術的課題を解決するために、本発明は半導体基板上にトンネリング酸化膜、窒化膜より誘電率が高く、所定の第１不純物がドーピングされた第１トラップ物質膜、前記窒化膜より誘電率の高い第１絶縁膜及びゲート電極を順次に形成する段階と、前記ゲート電極上にゲート領域を限定する感光膜パターンを形成する段階と、前記感光膜パターン周囲の前記ゲート電極、前記第１絶縁膜、前記第１トラップ物質膜及び前記トンネリング酸化膜を順次にエッチングして前記半導体基板上にそれらのパターンからなるゲート積層物を形成する段階と、前記感光膜パターンを除去する段階及び前記ゲート積層物周囲の前記半導体基板にソース及びドレイン領域を形成する段階とを含むことを特徴とする不揮発性半導体メモリ装置の製造方法を提供する。
【発明の効果】
【００２４】
本発明による不揮発性メモリ装置を利用すれば、ドーピング濃度によってトラップ密度を効果的に調節でき、それにより従来より低い電圧でデータを保存及び消去でき、動作速度も従来より速くできる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施例による不揮発性半導体メモリ装置を添付された図面を参照して詳細に説明する。この過程で、図面に図示された層や領域の厚さは明細書の明確性のために多少誇張されるように図示された。
【００２６】
＜第１実施例＞
図２を参照して、ソース領域Ｓとドレイン領域Ｄとが、互いに所定間隔を開けた状態で、半導体基板４０上に形成されている。そして、ソース領域Ｓとドレイン領域Ｄとの間の領域が、チャンネル領域に相当する。そして、このチャンネル領域の上には、ゲート積層物が設けられている。
このゲート積層物は、トンネリング酸化膜４２と、第１トラップ物質層４４と、高誘電率を有する第１絶縁膜４６と、ゲート電極４８とを、順次積層して形成されるものである。トンネリング酸化膜４２の一端は、ソース領域と接触しており、他端は、ドレイン領域と接触している。トンネリング酸化膜４２は、シリコン酸化膜であり、このトンネリング酸化膜４２の厚さは１．５ｎｍ〜４ｎｍほどである。
ゲート電極４８及びドレイン領域Ｄにそれぞれ所定の電圧が印加される場合において、トンネリング酸化膜４２を通過した電荷、例えば電子は、第１トラップ物質膜４４にトラップされる。
第１トラップ物質膜４４は、非窒化膜であることが好ましく、所定の不純物がドーピングされた高誘電率を有する絶縁膜を用いることも可能である。
このような絶縁膜として、例えば、ＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5、ＴｉＯ2、Ａｌ2Ｏ3などからなる群の中から選択された高誘電率を有する酸化膜から構成されることが好ましく、これらの中でも、ＨｆＯ2膜であることが好ましい。
第１トラップ物質膜４４がＨｆＯ2膜である場合、その厚さは２ｎｍ〜１５ｎｍほどである。
【００２７】
一方、第１トラップ物質膜４４にドープされる不純物としては、ランタン系元素、例えばＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕからなる群に含まれる元素のうちの何れか１つであることが望ましい。
これらの中でも、Ｄｙであることが好ましく、この場合のドーピング濃度は、１％〜２０％ほど、望ましくは１０％ほどである。
なお、本実施の形態において、ドーピング濃度は、第１トラップ物質膜４４を構成する主物質を基準にしたものであり、例えば、第１トラップ物質膜４４がＨｆＯ2である場合、第１トラップ物質膜にドーピングされた不純物の濃度が１％〜２０％とは、Ｈｆを基準として、１％〜２０％の不純物が第１トラップ物質膜にドーピングされたことを意味するものである。
【００２８】
高誘電率を有する第１絶縁膜４６は、第１トラップ物質膜４４において電荷をトラップする際に、電荷の一部が、第１トラップ物質膜４４を通り抜けて、ゲート電極４８に到達することを防止するためのものである。
この第１絶縁膜４６は、アルミニウム酸化物から構成されることが好ましいが、このアルミニウム酸化物とほぼ同じ誘電率を有する物質であれば適宜選択可能である。
ゲート電極４８は、導電性不純物がドーピングされたポリシリコン電極であることが望ましいが、このポリシリコン電極の代わりに、タングステンシリサイド電極のような他の電極を用いることも可能である。
【００２９】
＜第２実施例＞
この第２実施例は、第１トラップ物質膜４４の上下に、拡散を防止するための障壁層が設けられた不揮発性半導体メモリ素子に関するものである。
以下の説明において、第１実施例の説明において言及した部材と同じ部材については、第１実施例で使用した参照番号をそのまま使用して説明をする。
【００３０】
図３を参照して、トンネリング酸化膜４２と第１トラップ物質膜４４との間には、第１拡散障壁層である第１酸化膜５０が設けられている。
第１酸化膜５０は、アルミニウム酸化膜である。この図３に示す例の場合、トンネリング酸化膜４２の厚さは１ｎｍ〜４ｎｍほどであり、第１酸化膜５０の厚さは０．５ｎｍ〜２ｎｍほどであり、トンネリング酸化膜４２と第１酸化膜５０とが一体となって、１つのトンネリング膜を構成している。
【００３１】
一方、第１トラップ物質膜４４と第１絶縁膜４６との間には、第２拡散障壁層である第２酸化膜５２が設けられている。
第２酸化膜５２は、アルミニウム酸化膜であり、第１絶縁膜４６は高誘電率を有する絶縁膜であり、この第１絶縁膜４６は、ＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5、ＴｉＯ2からなる群から選択されたいずれか１つである。
本実施の形態の場合、第２酸化膜５２の厚さは、０．５ｎｍ〜２ｎｍほどであり、第１絶縁膜４６の厚さは３ｎｍ〜２０ｎｍほどである。
【００３２】
本実施例は第１実施例で、第１絶縁膜４６を第２酸化膜５２と共に薄く形成した後、このような第１絶縁膜４６とゲート電極４８間にＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5及びＴｉＯ2などからなる群から選択されたいずれか１つを３ｎｍ〜２０ｎｍの厚さに形成した場合と同等である。
【００３３】
本実施例の場合、第１酸化膜５０と第２酸化膜５２とは、いずれもアルミニウム酸化膜であるとしたが、拡散障壁層の役割を果たせるものならば、第１酸化膜５０と第２酸化膜５２のうちの何れか一方若しくは両方を、他の酸化膜や、酸化膜以外のものに置き換えることも可能である。
【００３４】
＜第３実施例＞
この第３実施例は、半導体基板４０のチャンネル領域上に形成されたゲート積層物に、複数のトラップ物質膜を含む不揮発性半導体メモリ装置に関するものである。
具体的には、図４を参照して、トンネリング酸化膜４２の上には、第１トラップ物質膜４４と第１絶縁膜４６とが設けられており、そして、第１絶縁膜４６の上には、第２トラップ物質膜５４と、第２絶縁膜５６とが順次積層されている。ゲート電極４８は第２絶縁膜５６上に備わっている。
第２トラップ物質膜５４は、第１トラップ物質膜４４と同様にして、ランタン系元素がドーピングされた高誘電率を有する絶縁膜であることが望ましいが、ランタン形元素に変えて、他の絶縁膜を用いることも可能である。
同様にして、第２絶縁膜５６は、第１絶縁膜４６と同じ絶縁膜であることが望ましいが、他の絶縁膜を用いることも可能である。
また、第２トラップ物質膜５４と第２絶縁膜５６の厚さは、第１トラップ物質膜４４と第１絶縁膜４６の厚さと同じであっても良いが、異なっていても良い。
【００３５】
＜第４実施例＞
この第４実施例は、拡散障壁層がさらに設けられた不揮発性半導体メモリ装置に関するものである。
具体的には、図５を参照して、トンネリング酸化膜４２と第１トラップ物質膜４４との間には、第１酸化膜５０が設けられており、第１トラップ物質膜４４と第１絶縁膜４６との間には、第２酸化膜５２が設けられている。そして、これら第１酸化膜５０と第２酸化膜５２に加えて、第１絶縁膜４６と第２トラップ物質膜５４との間には第３酸化膜５８が、そして、第２トラップ物質膜５４と第２絶縁膜５６との間には第４酸化膜６０が、さらに設けられている。
第３酸化膜５８と第４酸化膜６０とは、第１酸化膜５０そして第２酸化膜５２の場合と同様に拡散障壁層であり、アルミニウム酸化膜であることが望ましいが、他の酸化膜あるいは絶縁膜であっても良い。
【００３６】
本発明の実施例による不揮発性半導体メモリ装置の場合、ゲート積層物の第１トラップ物質膜４４と第２トラップ物質膜５４とは、ランタン系元素、例えばＤｙが所定の割合でドーピングされた高誘電率を有する絶縁膜、例えばＨｆＯ2膜である。
【００３７】
次に、このような本発明の実施例による不揮発性半導体メモリ装置の特徴を究明するために、本発明の第１実施例による不揮発性メモリ装置について行った実験結果について説明する。
【００３８】
始めに、第１トラップ物質膜４４が、ドーピングされていないＨｆＯ2膜である場合（以下、第１の場合）と、第１トラップ物質膜４４が、Ｄｙが所定の濃度でドーピングされたＨｆＯ2膜である場合（以下、第２の場合）とについて、漏れ電流密度を測定した。
【００３９】
図６は、その結果を示したグラフであり、「■」は前記第１の場合における漏れ電流密度の変化を示すグラフ上の参照記号であり、「★」は前記第２の場合における漏れ電流密度の変化を示すグラフ上の参照記号である。
【００４０】
図６から明らかなように、厚さ（Å）が同じ場合において、前記第２の場合（Ｄｙが所定の濃度でドーピングされたＨｆＯ2膜である場合）の方が、前記第１の場合（ドーピングされていないＨｆＯ2膜である場合）よりも、漏れ電流密度（Ｊg）がはるかに小さいことが判る。
【００４１】
図７は、前記第２の場合において、Ｄｙ濃度（％）に対する漏れ電流密度（Ｊg）と、有効厚さ（Å）の変化を示すグラフである。なお、これらの値の測定には、ＡＥＳを利用した。
図７において、「□」はフラットバンド電圧が２Ｖである時の漏れ電流密度の変化を示すグラフ（以下、第１グラフ）上の参照記号であり、「■」は前記フラットバンド電圧が１Ｖである時の漏れ電流密度の変化を示すグラフ（以下、第２グラフ）上の参照記号であり、「Ｏ」は有効厚さの変化を示すグラフ（以下、第３グラフ）上の参照記号である。
【００４２】
図７から明らかなように、Ｄｙ濃度が約１０％である場合に、漏れ電流密度が最も小さくなり、有効厚さも最も薄くなることが判る。すなわち、Ｄｙ濃度が約１０％である場合に、漏れ電流特性と有効厚さ特性のいずれもが最適となることが、この図から判る。
【００４３】
次に、本発明者はＤｙドーピングが電荷トラップに及ぼす影響を確認するために、前記第１及び第２の場合について電気的ストレス下でのフラットバンド電圧の変化を測定した。
【００４４】
図８はこれに関する測定結果を示すグラフである。
図８において、「Ｏ」は前記第１の場合に関するものを示すグラフ（以下、第４グラフ）上の参照記号であり、「▲」は前記第２の場合に関するものを示すグラフ（以下、第５グラフ）上の参照記号である。
【００４５】
図８から明らかなように、ストレスチャージ（Ｃ／ｃｍ2）が上昇するにつれて、すなわち第１トラップ物質膜４４にドーピングされるＤｙの濃度が高まるにつれて、前記第１場合と第２の場合との間において、フラットバンド電圧差が急激に大きくなることが分かる。
【００４６】
フラットバンド電圧が、第１トラップ物質膜４４にトラップされた電荷量と直接的な関係があるという点を考慮すると、このような結果は前記第１の場合に比べて前記第２の場合の方が、第１トラップ物質膜４４のトラップ密度を高められることを意味する。
【００４７】
このように、本発明に係る不揮発性半導体メモリ装置の場合、トラップ物質膜としてランタン系元素をドーピングした高誘電率絶縁膜を採用することで、トラップ物質膜の有効厚さを薄くすることができ、また、ドーピング濃度を調節することで、トラップ物質膜のトラップ密度も容易に調節することができる。
【００４８】
このような利点により、本発明による不揮発性半導体メモリ装置は、従来よりも低い電圧で駆動することができ、リテンション時間も、従来の装置に比べてより長くなる。
図９及び図１０は、それぞれ前者及び後者に関する結果を示すグラフである。
【００４９】
図９で、「Ｏ」及び「□」はそれぞれデータ保存のための印加電圧を７Ｖ及び８Ｖとした時、電圧印加時間に対するフラットバンド電圧の変化を示すグラフ（以下、それぞれ第６及び第７グラフ）上の参照記号であり、「▲」、「●」及び「■」はそれぞれ保存されたデータ消去のための印加電圧を６Ｖ、７Ｖ及び８Ｖとした時、電圧印加時間に対するフラットバンド電圧の変化を示すグラフ（以下、それぞれ第８ないし第１０グラフ）上の参照記号である。
【００５０】
図９から明らかなように、データ保存のために、すなわち電荷トラップのためにゲート電極に印加する電圧を、従来の場合（１０Ｖ）よりも低い電圧（８Ｖ）とした場合であっても、短時間の間に所望のフラットバンド電圧に到達することが判る。
そして、ゲート電極に印加する電圧を７Ｖとした場合、電圧を８Ｖとした時よりも、フラットバンド電圧のシフトが相対的に遅いが、データの「１」と「０」とを区分するために必要とされるフラットバンド電圧の大きさが、０．５Ｖ程度であることを考えると、ゲート電極に印加する電圧が７Ｖである場合にも、フラットバンド電圧が初期値で０．５Ｖ以上シフトするのに要する時間は非常に短いことが判る。
【００５１】
このような結果は、データ保存のために印加される電圧が、従来よりも低い場合であっても、データ保存が、従来よりも速く行えることを意味する。
このような事実は図１１を参照することによりさらに明確になるが、これについては後に詳述するものとする。
【００５２】
図９を参照して、データ消去のためにゲート電極に印加する電圧の絶対値が従来より小さい場合（−８Ｖ、−７Ｖまたは−６Ｖ）でも。相対的に差があるが、全体的にフラットバンド電圧は急激に小さくなることが判る。これはデータ消去速度が速くなるということを意味する。
【００５３】
次に、図１０を参照して、第１１グラフＧ１１は、ゲート電極４８に所定のゲート電圧（Ｖｇ＝８Ｖ）を印加し、ドレイン領域Ｄに所定の電圧（Ｖｄ）を印加して第１トラップ物質膜４４に電荷をトラップさせた後、すなわち第１トラップ物質膜４４にデータ「１」を保存した後に前記データ「１」が正常に保持される時間の変化、すなわち前記データ「１」に対するリテンション時間の変化によるフラットバンド電圧の変化を示すグラフである。
そして、第１２グラフＧ１２は、ゲート電極４８に消去電圧（−８Ｖ）を印加して第１トラップ物質膜４４にトラップされた電荷を全て第１トラップ物質膜４４から除去した後、すなわち第１トラップ物質膜４４にデータ「０」を保存した後に前記データ「０」に対するリテンション時間の変化によるフラットバンド電圧の変化を示すグラフである。
【００５４】
前記のように、データ「１」と「０」との正確な区分のために前記データを保存した後、長時間が過ぎた時点において、データ「１」に対応するフラットバンド電圧（以下、第１フラットバンド電圧）と、データ「０」に対応するフラットバンド電圧（以下、第２フラットバンド電圧）との間の電圧差が、所定値、例えば０．５Ｖ以上になることが望ましい。ここで、図１０の第１１グラフＧ１１と、第１２グラフＧ１２とから明らかなように、データ保存後１０年に対応する時点において、第１フラットバンドと第２フラットバンドとの間の電圧差は、０．５Ｖ以上であることが判る。
【００５５】
このような結果から、本発明に係る不揮発性半導体メモリ装置は、従来より低い電圧で動作できることが分かる。それにもかかわらず、図１０、図１１及び図１２を通じてリテンション特性、データ保存及び消去時間が、いずれも従来よりも改善されていることが判る。
【００５６】
図１１及び図１２は、それぞれ本発明に係る不揮発性半導体メモリ装置におけるデータ保存特性、すなわちプログラミング特性と、データ消去特性とを、従来不揮発性半導体メモリ装置における、データ保存特性と比較した結果を示すグラフである。
【００５７】
図１１を参照すれば、グラフ（Ｇ１３）は、ゲート積層物にＯＨＡ（Ｏｘｉｄｅ−Ｈａｆｎｉｕｍ−ｏｘｉｄｅ−Ａｌｕｍｉｎｉｕｍ ｏｘｉｄｅ）膜が設けられた本発明の実施例に係る不揮発性半導体メモリ装置において、データ保存のための電圧（８Ｖ）を印加した際の、データ保存時間、すなわちプログラミング時間に対するフラットバンド電圧の変化を示すグラフである。
そして、グラフ（Ｇ１４）は、従来技術に係る不揮発性メモリ装置において、ＯＮＯ膜が設けられたゲート積層物に、データ保存のための電圧（１０Ｖ）を印加した際のプログラミング時間に対するフラットバンド電圧の変化を示すグラフである。
また、グラフ（Ｇ１５）は、従来技術に係る不揮発性メモリ装置において、ＯＮＡ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ａｌｕｍｉｎｉｕｍ ｏｘｉｄｅ）膜が設けられたゲート積層物に、データ保存のための電圧（１０Ｖ）を印加した際のプログラミング時間に対するフラットバンド電圧の変化を示すグラフである。
また、グラフ（Ｇ１６）は、従来技術に係る不揮発性メモリ装置において、ＯＮＡ膜が設けられたゲート積層物に、データ保存のために電圧（８Ｖ）を印加した際のプログラミング時間に対するフラットバンド電圧の変化を示すグラフである。
【００５８】
図１１の各グラフ（Ｇ１３、Ｇ１４、Ｇ１５、Ｇ１６）から明らかなように、ゲート積層物にＯＨＡ膜が設けられている本願発明の場合、ゲート積層物にＯＮＯ膜またはＯＮＡ膜が設けられた従来例の場合に比べて、ゲート積層物に印加される電圧が低いにもかかわらず、プログラミング時間が最短のうちに、フラットバンド電圧のシフト量は最大となることが判る。
これは、本発明の実施例に係る不揮発性メモリ装置では、データ保存電圧が、従来の不揮発性メモリ装置におけるデータ保存電圧より低くても、データ保存速度は、従来の装置の場合よりも速いということを意味する。
【００５９】
図１２において、グラフ（Ｇ１７）は、ゲート積層物にＯＨＡ膜が設けられた本発明の実施例に係る不揮発性メモリ装置に、消去電圧（−８Ｖ）を印加した際の消去時間に対するフラットバンド電圧の変化を示すグラフである。
そして、グラフ（Ｇ１８、Ｇ１９）は、それぞれゲート積層物にＯＮＯ膜が設けられた場合と、ＯＮＡ膜が設けられた場合において、従来の不揮発性メモリ装置に、消去電圧（−１０Ｖ）を印加した時際の消去時間に対するフラットバンド電圧の変化を示すグラフである。
また、グラフ（Ｇ２０）は、ゲート積層物にＯＮＡ膜が設けられた従来の不揮発性メモリ装置に、消去電圧（−８Ｖ）を印加した際の消去時間に対するフラットバンド電圧の変化を示すグラフである。
【００６０】
図１２の各グラフ（Ｇ１７、Ｇ１８、Ｇ１９、Ｇ２０）から明らかなように、ＯＨＡ膜が設けられたゲート積層物に消去電圧（−８Ｖ）を印加した場合（本発明）と、ＯＮＡ膜が設けられたゲート積層物に消去電圧（−１０Ｖ）を印加した場合（従来技術）とで、結果として現れる双方の消去特性が類似していることが分かる。
しかし、前者の場合は、後者の場合よりも消去電圧が低いという点を勘案すれば、前者の場合に関するデータ消去特性が、後者の場合よりも優秀であるということが判る。
【００６１】
一方、図１２において、ＯＮＯ膜が設けられたゲート積層物に−１０Ｖの消去電圧を印加した場合と、ＯＮＡ膜が備わったゲート積層物に−８Ｖの消去電圧を印加した場合とを比較すると、前記本発明による場合よりもデータ消去特性がはるかに劣るということが分かる。
【００６２】
次に、本発明の実施例による不揮発性半導体メモリ装置の特性をエネルギーバンドの観点で述べる。
【００６３】
図１３には、本発明の実施例に係るゲート積層物を備えた不揮発性半導体メモリ装置のエネルギーバンドが示されており、併せて、これと比較するために、従来技術におけるＯＮＯ膜とゲート積層物との組み合わせを備えた不揮発性半導体メモリ装置のエネルギーバンドもまた、示されている。
【００６４】
この図１３において、参照番号１００と３００とは、それぞれ半導体基板とゲート電極のエネルギーバンドを示し、参照番号１５０と、２００と、２５０とは、従来のＯＮＯ膜のエネルギーバンド、すなわち、半導体基板とゲート電極との間に順次設けられた下部シリコン酸化膜と、窒化膜と、上部シリコン酸化膜とのエネルギーバンドをそれぞれ示している。
そして、参照符号１５０ａと、２００ａと、２５０ａとは、半導体基板とゲート電極との間に順次設けられた本発明のＯＨＡ膜に対するエネルギーバンドを示している。
【００６５】
図１３において参照符号Ａで指される円を参照して、
本発明のトンネリング酸化膜、すなわちシリコン酸化膜のエネルギーバンド１５０ａの傾きが、従来技術における下部シリコン酸化膜のエネルギーバンド１５０の傾きよりも、大きいことが判る。
このことは、半導体基板において、シリコン酸化膜を通過する電子のトンネリング速度が増加し、これに伴って、プログラミング速度も速くなることを示している。
【００６６】
従来の下部シリコン酸化膜と、これに対応する本発明のトンネリング酸化膜の厚さが同じであるという状況の下では、本発明に係るトンネリング酸化膜を通過する電子の速度の方が、従来の場合に比べて速くなる。
従って、電子の速度を低下させない範囲内において、本発明に係る前記トンネリング酸化膜の厚さを、従来の下部シリコン酸化膜よりも厚くできる。
このようにすることにより、トラップ物質膜にトラップされた電子が自然漏れする可能性も低くなり、本発明のリテンション特性も従来よりも優秀になる。
【００６７】
一方、参照符号Ｂで指す円を参照して、前記従来の上部シリコン酸化膜のエネルギーバンド２５０よりも、これに対応する本発明のアルミニウム酸化膜のエネルギーバンド２５０ａの傾斜がさらに緩やかであることが判る。
これにより、本発明の場合、電子のバックトンネリングが、従来に比べて減少することになり、その結果消去速度が速くなる。
【００６８】
また、電荷がトラップされる従来の窒化膜のエネルギーバンド２００と、これに対応する本発明のトラップ物質膜、例えばハフニウム酸化膜のエネルギーバンド２００ａとを比較すると、本発明に係るハフニウム酸化膜のエネルギーバンド２００ａの傾斜は、ランタン系元素をドーピングしていることに起因して、従来の窒化膜エネルギーバンド２００の傾斜よりも、ずっと緩やかであることが分かる。
これにより、本発明のトラップ物質膜のトラップ密度は、従来の窒化膜よりも上昇することになり、本発明の場合におけるプログラミング速度及び消去速度は、従来の場合におけるプログラミング速度及び消去速度よりも速くなる。
【００６９】
次表は、ＯＮＯ膜を含む従来の不揮発性半導体メモリ装置と、このＯＮＯ膜と同じ厚さのＯＨＡ膜を含む本発明の実施例による不揮発性半導体メモリ装置とに、同じ電圧、例えば１０Ｖを印加した際の、ＯＮＯ膜とＯＨＡ膜とを構成する各膜に印加される電圧分布と、電場の強さを示している。
【００７０】
【表１】
2004336044.tif 000003
【００７１】
上の表を参照すれば、従来のＯＮＯ膜の下部シリコン酸化膜に誘起される電場の強度と、これに対応する本発明のＯＨＡ膜のトンネリング酸化膜に誘起される電場の強度とが異なることが判る。
【００７２】
具体的に説明すると、従来の下部シリコン酸化膜に誘起される電場（以下、第１電場）は１０．６２ＭＶ／ｃｍであるのに対し、本発明のトンネリング酸化膜に誘起される電場（以下、第２電場）は２１．１６ＭＶ／ｃｍであり、前記第１電場より前記第２電場が約２倍大きいということが分かる。
また、従来の上部シリコン酸化膜に誘起される電場（以下、第３電場）は１０．６２ＭＶ／ｃｍであるのに対し、本発明のアルミニウム酸化膜に誘起される電場（以下、第４電場）はこれより小さい８．２５ＭＶ／ｃｍであり、前記第４電場が前記第３電場より小さいということが分かる。
このように、前記第２電場が前記第１電場よりはるかに大きいために、図１３に図示されたように、本発明のトンネリング酸化膜のエネルギーバンド１５０ａの傾斜が従来の下部シリコン酸化膜のエネルギーバンド１５０より大きくなり、その結果として従来の下部シリコン酸化膜より、本発明のトンネリング酸化膜で電子のトンネリングがさらに多く、かつ速く起こるようになる。
また、前記第３電場より前記第４電場が小さいために、図１３に図示されたように本発明のアルミニウム酸化膜のエネルギーバンド２５０ａの傾斜が、従来の上部シリコン酸化膜のエネルギーバンド２５０の傾斜より小さくなり、本発明のアルミニウム酸化膜のほうが、従来の上部シリコン酸化膜よりも、バックトンネリングが起こり難くなる。
【００７３】
このような結果は、従来のＯＮＯ膜の誘電率分布と、本発明のＯＨＡ膜の誘電率分布とを考慮する時、当然の結果である。すなわち、ＯＮＯ膜またはＯＨＡ膜の誘電率(とそれら物質膜の両端に印加された電圧Ｖとは互いに反比例するが、このような事実は下記数式から分かる。
【００７４】
Ｖ＝（Ｑ×ｔ）／（ε×Ａｒｅａ）
【００７５】
上の数式で、ＶはＯＮＯ膜またはＯＨＡ膜に印加される電圧、Ｑはトラップ電荷量、ｔはＯＮＯ膜またはＯＨＡ膜の厚さ、(はＯＮＯ膜またはＯＨＡ膜の誘電率、Ａｒｅａは半導体基板と対面するゲート電極の面積である。
【００７６】
本発明のＯＨＡ膜では、トンネリング酸化膜が最も小さい誘電率を有し、トラップ物質膜であるハフニウム酸化膜は、トンネリング酸化膜やアルミニウム酸化膜よりもはるかに大きい誘電率を有し、アルミニウム酸化膜は、トンネリング酸化膜とハフニウム酸化膜の誘電率の中間程度の誘電率を有している。
従って、前記ＯＨＡ膜に所定の電圧が印加された時、前記トンネリング酸化膜に最も大きい電圧が誘起され、前記アルミニウム酸化膜にその次に大きい電圧が誘起され、前記ハフニウム酸化膜に最も小さい電圧が誘起される。
このような状況のもと、前記トンネリング酸化膜の厚さ（１．８ｎｍ）が最も薄いために、前記トンネリング酸化膜に誘起される電場が最も大きくなり、前記アルミニウム酸化膜の厚さ（４．５ｎｍ）がその次に薄いために、前記アルミニウム酸化膜に誘起される電場がその次に大きく、最も厚い（６ｎｍ）前記ハフニウム酸化膜に誘起される電場が最小になる。
【００７７】
従来のＯＮＯ膜の場合も各物質膜の誘電率によって各物質膜に誘起される電圧が異なる。
すなわち、各物質膜に誘起される電圧は、下部シリコン酸化膜、窒化膜及び上部シリコン酸化膜の順に大きくなるが、この時、各物質膜の厚さを考慮すれば、上部シリコン膜と下部シリコン酸化膜とに誘起される電場は同じ値になり、前記窒化膜の電場は最小値になる。
ところで、従来のＯＮＯ膜の場合、本発明のＯＨＡ膜と異なり、各物質膜間の誘電率の差が本発明の場合に比べてはるかに小さい。このような関係で、従来のＯＮＯ膜の下部シリコン酸化膜に誘起される電圧は１．９１Ｖである一方、本発明のトンネリング酸化膜に誘起される電圧は３．８１Ｖであって相互間に２倍ほどの差がつく。
ところで、従来の下部シリコン酸化膜と本発明のトンネリング酸化膜の厚さはいずれも１．８ｎｍであるので、両者に誘起される電場の値は上の表に示されたように共に２倍ほどの差がつくこととなる。
次に、前述のような特性を有する本発明の実施例による不揮発性半導体メモリ装置の動作について図２を参照して簡略に説明する。
【００７８】
＜保存＞
ゲート電極４８に保存電圧（Ｖｇ）を印加しつつドレイン領域Ｄに所定の電圧（Ｖｄ）を印加する。この過程で、第１トラップ物質膜４４に電荷、すなわち電子がトラップされ、トラップされた電荷の量によりフラットバンド電圧のシフト量が決まる。
【００７９】
＜読込み＞
ゲート電極４８に読込み電圧（Ｖｇ’）を印加しつつドレイン領域Ｄにも所定の電圧（Ｖｄ’）を印加する。この時、ソース領域Ｓとドレイン領域Ｄ間に基準電流、例えば１μＡ以上の電流が流れる場合、データ「１」を読み込んだとし、前記基準電流より少ない電流が流れる場合、データ「０」を読み込んだとする。
【００８０】
次には、本発明の第１実施例による不揮発性半導体メモリ装置に関わる製造方法を図２を参照して簡略に説明する。
【００８１】
具体的に説明すると、半導体基板４０の全面にわたって、トンネリング酸化膜４２、第１トラップ物質膜４４、第１絶縁膜４６及びゲート電極４８を順次に形成する。
トンネリング酸化膜４２はシリコン酸化膜より形成する。この時、前記シリコン酸化膜は２ｎｍ〜４ｎｍほどの厚さに形成する。
データが保存される第１トラップ物質膜４４は、ランタン系元素が１％〜２０％、望ましくは１０％程度ドーピングされた、少なくとも窒化膜より誘電率の高い高誘電率を有する物質膜である。
この物質膜は、例えば、ＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5、ＴｉＯ2及びＡｌ2Ｏ3からなる高誘電率を有する酸化膜の中から選択されたいずれか１つより形成されることが望ましいが、ＨｆＯ2膜より形成することがさらに一層望ましい。
第１トラップ物質膜４４をＨｆＯ2膜より形成する場合、その厚さは２ｎｍ〜１５ｎｍほどに形成することが望ましい。第１トラップ物質膜４４は原子層蒸着（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法または化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法より形成する。
【００８２】
前記ランタン系元素はＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ及びＬｕからなる群のうちのいずれか１つを使用することが望ましいが、Ｄｙを使用することがさらに一層望ましい。
【００８３】
第１絶縁膜４６はバンドギャップが相対的に大きい、少なくとも窒化膜より誘電率の高い高誘電率を有する絶縁膜、例えばアルミニウム酸化膜より形成することが望ましい。この時、アルミニウム酸化膜はＡＬＤ法より形成することが望ましい。
【００８４】
一方、図３に図示されたように、第１トラップ物質膜４４と第１絶縁膜４６間に第２酸化膜５２をさらに形成する場合、第２酸化膜５２はアルミニウム酸化膜から、第１絶縁膜４６はＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5及びＴｉＯ2からなる群から選択されたいずれか１つより形成する。この時、第２酸化膜５２は０．５ｎｍ〜２ｎｍほどの厚さ、第１絶縁膜４６は３ｎｍ〜２０ｎｍほどの厚さにそれぞれ形成する。
【００８５】
次に、ゲート電極４８上に図２に図示されたようなゲート積層物を限定する感光膜パターン（図示せず）を形成する。前記感光膜パターンをエッチングマスクとして使用し、ゲート電極４８以下トンネリング酸化膜４２を順次にエッチングする。前記エッチングは半導体基板４０が露出されるまで実施し、エッチングが完了した後で前記感光膜パターンを除去する。このようにして、半導体基板４０の所定領域上に図２に図示されたようなトンネリング酸化膜４２、第１トラップ物質膜４４、第１絶縁膜４６及びゲート電極４８が順次に積層されたゲート積層物が形成される。このようなゲート積層物が形成された半導体基板４０の全面に半導体基板４０にドーピングされた導電性不純物、例えばＰ型不純物と反対になる導電性の不純物、例えばＮ型不純物を所定の深さにイオン注入する。その後、所定の熱処理をすることによって前記ゲート積層物の両側に前記ゲート積層物の両端と接触されるソース及びドレイン領域Ｓ，Ｄが形成される。
【００８６】
図３ないし図５に図示された本発明の第２ないし第４実施例による不揮発性半導体メモリ装置の製造方法は、本発明の第１実施例による不揮発性半導体メモリ装置の製造過程で、第１トラップ物質膜４４の上下に第１及び第２酸化膜５０，５２をさらに形成する場合と、第１絶縁膜４６とゲート電極４８間に第２トラップ物質膜５４及び第２絶縁膜５６を順次にさらに形成する場合、及び後者の場合で第１及び第２トラップ物質膜４４，５４それぞれの上下に酸化膜をさらに形成する場合である。
【００８７】
前記の各場合で、追加で形成する物質膜は本発明の第２ないし第４実施例による不揮発性半導体メモリ装置で十分に説明されたので、それに関わる説明は省略する。
【００８８】
前述のように、本発明による不揮発性メモリ装置はゲート電極と基板間に誘電率分布が従来のＯＮＯ膜と全く異なるＯＨＡ膜を備える。すなわち、前記ＯＨＡ膜で、「Ｏ」はトンネリング酸化膜を示し、「Ｈ」はＯＮＯ膜の窒化膜に対応する、トラップ物質膜に使われたハフニウム酸化膜を示し、「Ａ」は前記ＯＮＯ膜の上部シリコン酸化膜に対応する、遮断膜に使われたアルミニウム酸化膜を示すが、前記ＯＨＡ膜のトンネリング酸化膜に誘起される電場が従来のＯＮＯ膜の下部シリコン酸化膜に誘起される電場よりはるかに大きい。従って、電荷のトンネリング速度は従来の前記下部シリコン酸化膜でより前記ＯＨＡ膜のトンネリング酸化膜ではるかに速くなる。これは、ＯＨＡ膜を含む本発明のメモリ装置の動作速度が従来よりもはるかに速くなることを意味する。
【００８９】
このように、本発明の場合、電荷のトンネリング速度が従来よりも速いために、このような条件を満足する範囲内で前記トンネリング酸化膜の厚さを従来のＯＮＯ膜の下部シリコン酸化膜より厚くできる。これにより、本発明は従来よりもはるかに改善されたリテンション特性を有するようになる。
【００９０】
また、本発明の前記ＯＨＡ膜の場合、トラップ物質膜にランタン系元素が所定の濃度でドーピングされているために、前記ＯＨＡ膜のトラップ物質膜のトラップサイト密度は従来よりもはるかに向上する。これにより、本発明による不揮発性メモリ装置の動作電圧は従来よりも低くなる。
【００９１】
前記の説明で多くの事項が具体的に記載されているが、それらは発明の範囲を限定するというより、望ましい実施例の例示として解釈されるべきものである。例えば、本発明が属する技術分野で当業者ならば、第３または第４実施例で第１トラップ物質膜はＤｙがドーピングされたＨｆＯ2膜であるが、第２トラップ物質膜は窒化膜である不揮発性半導体メモリ装置を具現できるであろう。また、前述の高誘電率絶縁膜と異なる高誘電率絶縁膜をトラップ物質膜に使用できるであろう。よって、本発明の範囲は説明された実施例によって定められるものではなく、特許請求範囲に記載された技術的思想により定められるものである。
【産業上の利用可能性】
【００９２】
メモリチップが使われる半導体装置、例えばフラッシュメモリ、携帯電話、メモリカードやスティックまたはメモリ機能を備えた電子製品（例：デジタルカメラ、カムコーダ、電子辞典、計算機など）に使われえる。
【図面の簡単な説明】
【００９３】
【図１】従来技術による不揮発性メモリ素子の一例であるＳＯＮＯＳメモリ素子の断面図である。
【図２】本発明の第１実施例による不揮発性メモリ素子の断面図である。
【図３】本発明の第２実施例による不揮発性メモリ素子の断面図である。
【図４】本発明の第３実施例による不揮発性メモリ素子の断面図である。
【図５】本発明の第４実施例による不揮発性メモリ素子の断面図である。
【図６】本発明の実施例による不揮発性メモリ素子の特性を説明するための図面であり、不揮発性メモリ素子に使われた高誘電率を有する絶縁膜のドーピングいかんによる漏れ電流特性を示したグラフである。
【図７】本発明の実施例による不揮発性メモリ素子の特性を説明するための図面であり、不揮発性メモリ素子に使われた高誘電率を有する絶縁膜のドーピング濃度による高誘電率を有する絶縁膜の漏れ電流及び有効厚さの変化を示したグラフである。
【図８】本発明の実施例による不揮発性メモリ素子の特性を説明するための図面であり、ストレスチャージによるフラットバンド電圧の変化を示したグラフである。
【図９】本発明の実施例による不揮発性メモリ素子の特性を説明するための図面であり、保存及び読込み時間によるフラットバンド電圧の変化を示したグラフである。
【図１０】本発明の実施例による不揮発性メモリ素子の特性を説明するための図面であり、リテンション時間によるフラットバンド電圧の変化を示したグラフである。
【図１１】本発明の実施例による不揮発性メモリ素子の特性を説明するための図面でり、プログラミング時間によるフラットバンド電圧の変化を示したグラフである。
【図１２】本発明の実施例による不揮発性メモリ素子の特性を説明するための図面であり、消去時間によるフラットバンド電圧変化を示したグラフである。
【図１３】本発明の第１実施例による不揮発性メモリ装置のＯＨＡ膜に対するエネルギーバンドと、従来技術によるメモリ装置のＯＮＯ膜に対するエネルギーバンドとを共に示す図面である。
【符号の説明】
【００９４】
４０    半導体基板
４２    トンネリング酸化膜
４４    第１トラップ物質膜
４６    第１絶縁膜
４８    ゲート電極
Ｓ      ソース領域
Ｄ      ドレイン領域
【図１】
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【図２】
2004336044.tif 000005
【図３】
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【図４】
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【図５】
2004336044.tif 000008
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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