(57)【要約】【課題】飛躍的な製造プロセスの短縮、設計の煩雑さの解消、ならびに大幅な低コスト化を図ることのできる電気光学基板を構成する電気光学装置、電子機器、その製造方法、および投射型表示装置を提供する。【解決手段】液晶装置において、画素スイッチング用のＭＯＳＦＥＴ３０と周辺回路用のＭＯＳＦＥＴ８０とは、ＭＯＳＦＥＴがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型が同じＰ型であるが、チャンネル半導体層領域１ａ、２ａの膜厚が異なる。それでも、チャンネル領域１ａ、２ａへのチャンネルドープ条件については画素スイッチング用のＭＯＳＦＥＴ３０の膜厚を熱処理により第二の膜厚から第一の膜厚の厚さにする工程の前に同一条件で同時に行う。このときの条件は、画素スイッチング用のＭＯＳＦＥＴ３０の閾値電圧を最適化し、リーク電流値を低減する条件にしてある。【選択図】　　図６
2004111562.tif 000002
【特許請求の範囲】
【請求項１】
支持基板上に絶縁体層を介して形成された半導体層のうち、第１の領域内に形成された第１の半導体層を用いて第１の非線形素子がマトリクス状に形成されているとともに、前記第１の領域とは相異なる第２の領域内に形成された第２の半導体層を用いて第２の非線形素子が形成された素子基板であって、
前記第１の半導体層は第１の膜厚にて形成されるとともに、前記第２の半導体層は第２の膜厚にて形成されてなり、
前記第１の膜厚は前記第２の膜厚よりも膜厚が薄く、前記第１の半導体層にドープされた不純物イオンのドーズ量と前記第２の半導体層にドープされた不純物イオンのドーズ量とが等しいことを特徴とする素子基板。
【請求項２】
前記第１の非線形素子の閾値電圧と前記第２の非線形素子の閾値電圧が異なることを特徴とする請求項１に記載の素子基板。
【請求項３】
支持基板上に絶縁体層を介して形成された半導体層のうち、第１の領域内に形成された第１の半導体層を用いて第１の非線形素子がマトリクス状に形成されているとともに、前記第１の領域とは相異なる第２の領域内に形成された第２の半導体層を用いて第２の非線形素子が形成された素子基板の製造方法であって、
前記第１の半導体層および前記第２の半導体層に対して同一の条件で同時に不純物イオンを注入した後、前記第１の半導体層を第１の膜厚にて形成し、前記第２の半導体層を前記第１の膜厚よりも膜厚が薄い第２の膜厚にて形成することにより、前記第１の半導体層にドープされた不純物イオンのドーズ量と前記第２の半導体層にドープされた不純物イオンのドーズ量とが等しい前記第１の非線形素子および前記第２の非線形素子を形成することを特徴とする素子基板の製造方法。
【請求項４】
前記第１の非線形素子の閾値電圧と前記第２の非線形素子の閾値電圧が異なることを特徴とする請求項３に記載の素子基板の製造方法。
【請求項５】
前記第１の非線形素子および前記第２の非線形素子がトランジスタであることを特徴とする請求項３または４に記載の素子基板の製造方法。
【請求項６】
チャンネル領域を形成する前記第１の半導体層および前記第２の半導体層へのチャンネルドープを同時に行うことを特徴とする請求項３ないし５のいずれか一項に記載の素子基板の製造方法。
【請求項７】
前記第１の非線形素子をなすトランジスタがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型は、Ｐ型であることを特徴とする請求項３ないし６のいずれか一項に記載の素子基板の製造方法。
【請求項８】
前記第１の非線形素子が周辺回路用のトランジスタであるとともに、前記第２の非線形素子が画素スイッチング用のトランジスタであり、前記周辺回路用のトランジスタのチャンネル領域を形成する半導体層、および前記画素スイッチング用のトランジスタのチャンネル領域を形成する半導体層へのチャンネルドープに対する平均注入深さは、チャンネル領域を形成する半導体層の膜厚の中間部分から、前記支持基板とチャンネル領域を形成する半導体層の間の前記絶縁体層とチャンネル領域を形成する半導体層との界面までの範囲にあることを特徴とする請求項３ないし７のいずれか一項に記載の素子基板の製造方法。
【請求項９】
前記画素スイッチング用のトランジスタのチャンネル領域を形成する半導体層のチャンネル領域の導電型と前記周辺回路用のトランジスタのチャンネル領域を形成する半導体層のチャンネル領域の導電型が同一の導電型のトランジスタにおいて、前記同一の導電型のトランジスタの閾値電圧の絶対値は、前記周辺回路用のトランジスタの閾値電圧の絶対値よりも前記画素スイッチング用のトランジスタの閾値電圧の絶対値が高いことを特徴とする請求項３ないし８のいずれか一項に記載の素子基板の製造方法。
【請求項１０】
前記支持基板は、透明基板からなることを特徴とする請求項３ないし９のいずれか一項に記載の素子基板の製造方法。
【請求項１１】
前記支持基板は、石英ガラスからなることを特徴とする請求項３ないし１０のいずれか一項に記載の素子基板の製造方法。
【請求項１２】
請求項１または２に記載の素子基板を用いたことを特徴とする電気光学装置。
【請求項１３】
請求項１２に記載の電気光学装置を用いたことを特徴とする投射型表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、金属酸化物半導体電界効果型トランジスタ（以下適宜、ＭＯＳＦＥＴと称す）により画素電極をアクティブマトリクス駆動する、所謂ＭＯＳＦＥＴアクティブマトリクス駆動方式の電気光学装置等を構成する素子基板、該素子基板と対向する対向基板との間に保持された電気光学物質を有する電気光学装置、および電子機器をライトバルブとして用いたことを特徴とする投射型表示装置などの技術分野に係る。
【０００２】
【従来の技術】
絶縁体層上に設けられた単結晶シリコン層を半導体装置の形成に利用するＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）技術は、α線耐性、ラッチアップ特性、あるいはショートチャンネルの抑制効果など、通常の単結晶シリコン層では達成し得ない優れた特性を示すため、各種の電気光学装置にも用いられつつある。例えば、各種の電気光学装置のうち、投射型表示装置のライトバルブとして用いられているアクティブマトリクス型の液晶装置のＭＯＳＦＥＴアレイ基板では、支持基板上に絶縁体層を挟んで配設されている島状のＭＯＳＦＥＴのチャンネル領域を形成する単結晶半導体層のうち、画素部に形成された第一の膜厚の単結晶半導体層を用いて画素スイッチング用のＭＯＳＦＥＴがマトリクス状に形成されるとともに、周辺回路部に形成された第二の膜厚の単結晶半導体層を用いて周辺回路用のＭＯＳＦＥＴが形成される。
【０００３】
ここで、画素スイッチング用のＭＯＳＦＥＴを構成する単結晶半導体層は、光リーク電流を抑制するために極めて薄くすることが好ましい。光リーク電流を抑制するという観点では、従来も、ＭＯＳＦＥＴアレイ基板を裏面側（光入射側）からみたときに、画素スイッチング用のＭＯＳＦＥＴに重なる領域に遮光層を形成する対策が採られているが、単結晶シリコン層を用いて高性能のＭＯＳＦＥＴを形成すると、単結晶シリコンの高い光起電能力に起因して、通常の遮光層だけでは防ぐことの出来ない層間などからの迷光によりＭＯＳＦＥＴに光リーク電流が流れる。その結果、光リーク電流により、画素部の電気光学物質に印加される電圧が変動し、フリッカなどで表示品位が著しく低下するという問題がある。このような光リーク電流の問題は、直視型に比較して強い光が入射する電気光学装置、例えば具体的には、液晶装置が投射型表示装置のライトバルブとして用いられた場合、特に顕著である。一方、周辺回路用のＭＯＳＦＥＴでは、画素スイッチング用のＭＯＳＦＥＴよりも耐電圧が高く、かつ、大きな電流を流せることが求められるが、上記の光リーク電流対策として、単結晶シリコン層の膜厚を比較的厚くした場合には、このような要求に対応することができない。
【０００４】
そこで、従来は、画素スイッチング用のＭＯＳＦＥＴのチャンネル領域を形成する半導体層の膜厚は比較的薄く、従って完全空乏化する単結晶シリコン層から形成し、周辺回路用のＭＯＳＦＥＴのチャンネル領域を形成する半導体層の膜厚は画素スイッチング用のＭＯＳＦＥＴのチャンネル領域を形成する半導体層の膜厚よりも厚く、従って部分的に空乏化する単結晶シリコン膜から形成することが検討されている。但し、このように単結晶シリコン層の膜厚を変更した場合、当然のことながら、画素スイッチング用のＭＯＳＦＥＴと周辺回路用のＭＯＳＦＥＴとでは閾値電圧やリーク電流値を代表とするトランジスタ特性が異なる。そこで、フリッカ等の低減とそれに伴う表示品位の向上を目的として、画素スイッチング用のＭＯＳＦＥＴの閾値電圧を最適化する。さらに、画素スイッチング用のＭＯＳＦＥＴにおいてはリーク電流値が少ないことがシビアに要求されるため、リーク電流値を低減する。これらを実現するために、画素スイッチング用のＭＯＳＦＥＴのチャンネル領域を形成する単結晶半導体層の膜厚を、熱処理により第二の膜厚から第一の膜厚の厚さにする工程の後に、それぞれにチャンネルドープを一度ずつ行い、不純物イオンのドーズ量を各々に最適な条件に設定している（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平８−２５０７４２号公報
【０００６】
【発明が解決しようとする課題】
このように、従来は、同一の導電型の画素スイッチング用のＭＯＳＦＥＴと周辺回路用のＭＯＳＦＥＴであっても、それぞれのチャンネル領域を形成する半導体層に対してチャンネルドープを各々２回に分けて行い、チャンネルドープを行う際の不純物イオンのドーズ量を異なる条件に設定していた。その結果、製造工程数、特にフォトリソグラフの工程数が増して多くのイオン注入用のレチクルを必要としたり、製造プロセスの多さ、設計の煩雑さ、ならびに高い製造コストになるといった課題があった。
上では投射型表示装置のライトバルブとして用いる液晶装置の例を挙げて説明したが、上記の問題点は液晶装置に限るものではなく、異なる膜厚を有する半導体層を用いた複数種の素子を搭載する他の電気光学装置にも共通の問題である。
【０００７】
以上の問題点に鑑みて、本発明の目的は、同一の導電型の複数種のＭＯＳＦＥＴにおいて、チャンネル領域を形成する単結晶半導体層の膜厚を変更した場合でも製造プロセスの短縮、設計の煩雑さの解消、ならびに大幅な低コスト化を図ることができる素子基板およびその製造方法を提供することにある。また、特に画素スイッチング用のＭＯＳＦＥＴにおいてシビアに要求される閾値電圧の最適化、ならびにリーク電流の低減が可能な電気光学装置、および投射型表示装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明の素子基板は、支持基板上に絶縁体層を介して形成された半導体層のうち、第１の領域内に形成された第１の半導体層を用いて第１の非線形素子がマトリクス状に形成されているとともに、前記第１の領域とは相異なる第２の領域内に形成された第２の半導体層を用いて第２の非線形素子が形成された素子基板であって、前記第１の半導体層は第１の膜厚にて形成されるとともに、前記第２の半導体層は第２の膜厚にて形成されてなり、前記第１の膜厚は前記第２の膜厚よりも膜厚が薄く、前記第１の半導体層にドープされた不純物イオンのドーズ量と前記第２の半導体層にドープされた不純物イオンのドーズ量とが等しいことを特徴とする。また、前記第１の非線形素子の閾値電圧と前記第２の非線形素子の閾値電圧が異なるものとすることができる。
【０００９】
本発明の素子基板では、画素部で画素スイッチング用のトランジスタを構成する第１の膜厚で第１の導電型のチャンネル領域を形成する半導体層の膜厚を薄くして完全空乏型のトランジスタとすることにより、光リーク電流を抑制している。一方、周辺回路用のトランジスタを構成する第２の膜厚のチャンネル領域を形成する半導体層の膜厚を厚くして部分空乏化するトランジスタとすることにより、耐電圧を高め、かつ、画素スイッチング用のトランジスタよりも大きな電流を流せるようにしてある。このようにトランジスタの用途によってチャンネル領域を形成する半導体層の厚さを変更してあるが、画素スイッチング用の前記第１の膜厚で第１の導電型のチャンネル領域を形成する半導体層のトランジスタと、周辺回路用の前記第２の膜厚で第一の導電型のチャンネル領域を形成する半導体層のトランジスタとは、チャンネルドープされた不純物イオンのドーズ量が等しいものである。すなわち、不純物イオンのドーズ量を画素スイッチング用のトランジスタの閾値電圧を最適化する条件に設定すると、周辺回路用のＭＯＳＦＥＴでは最適な閾値電圧がずれてしまうが、それでも、本発明では、例えば周辺回路用のトランジスタの閾値電圧が正側に１．０　Ｖ程度ずれていても周辺回路を十分、駆動することができる。それ故、本発明によれば、第１の膜厚で第１の導電型の画素スイッチング用のトランジスタと、第２の膜厚で第１の導電型の周辺回路用のトランジスタとにおいて単結晶半導体層の膜厚を変更した場合でも、チャンネルドープを同時に行うことができ、製造プロセスの短縮、設計の煩雑さの解消、ならびに大幅な低コスト化を図ることができる。
【００１０】
また、本発明の素子基板の製造方法は、支持基板上に絶縁体層を介して形成された半導体層のうち、第１の領域内に形成された第１の半導体層を用いて第１の非線形素子がマトリクス状に形成されているとともに、前記第１の領域とは相異なる第２の領域内に形成された第２の半導体層を用いて第２の非線形素子が形成された素子基板の製造方法であって、前記第１の半導体層および前記第２の半導体層に対して同一の条件で同時に不純物イオンを注入した後、前記第１の半導体層を第１の膜厚にて形成し、前記第２の半導体層を前記第１の膜厚よりも膜厚が薄い第２の膜厚にて形成することにより、前記第１の半導体層にドープされた不純物イオンのドーズ量と前記第２の半導体層にドープされた不純物イオンのドーズ量とが等しい前記第１の非線形素子および前記第２の非線形素子を形成することを特徴とする。また、前記第１の非線形素子の閾値電圧と前記第２の非線形素子の閾値電圧が異なるものとすることができる。
【００１１】
本発明の素子基板の製造方法によれば、上述したように、第１の導電型の周辺回路用のトランジスタとにおいて単結晶半導体層の膜厚を変更した場合でも、チャンネルドープを同時に行うことができるので、製造プロセスの短縮、設計の煩雑さの解消、ならびに大幅な低コスト化を図ることができる。
【００１２】
本発明において、前記第１の導電型のトランジスタがＯＮしたときのチャンネル領域の導電型はＰ型であり、第２の導電型のトランジスタがＯＮしたときのチャンネル領域の導電型はＮ型であることが好ましい。このように構成すると、半導体層がキャリアの移動度の高い単結晶シリコン層などからなる場合であっても、トランジスタがＯＮしたときのチャンネル領域の導電型がＰ型のトランジスタではキャリアが正孔であり、電子と比較して１／３程度の移動度になる。従って、キャリアによるチャンネル領域を形成する半導体層とソース部やドレイン部とのＰＮ接合部における電子正孔対の生成を抑制することができる。加えて、チャンネル領域を形成する半導体層の電位を固定するボディコンタクトを設置する必要がないので、画素部の開口率を大きく取ることができる。
【００１３】
本発明において、前記第１の導電型のトランジスタがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型はＰ型であることが好ましい。すなわち、画素スイッチング用のトランジスタがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型、および周辺回路用のトランジスタがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型のいずれもが、Ｐ型であることが好ましい。このように構成すると、チャンネル領域を形成する半導体層がキャリアの移動度の高い単結晶シリコン層などからなる場合であっても、トランジスタがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型がＰ型のトランジスタではキャリアが正孔であり、電子と比較して１／３程度の移動度になる。従って、キャリアによる電子正孔対の生成を抑制することができる。加えて、チャンネルの電位を固定するボディコンタクトを設置する必要がないので、画素部の開口率を大きく取ることができる。
【００１４】
本発明において、前記画素部に形成された画素部で画素スイッチング用のトランジスタの第１の膜厚の半導体層におけるチャンネル領域の厚さは３０ｎｍから８０ｎｍまでの範囲内であることが好ましく、前記周辺回路部に形成された周辺回路用のトランジスタの第２の膜厚のチャンネル領域を形成する半導体層におけるチャンネル領域の厚さは１５０ｎｍから５００ｎｍまでの範囲内であることが好ましい。チャンネル領域の厚さが８０ｎｍ以下であれば、チャンネル領域の不純物濃度が高くても、空乏層の拡がりよりもチャンネル層の膜厚が薄くなる結果、完全空乏型のトランジスタを得ることが可能となる。一方、チャンネル領域の厚さが３０ｎｍ以上であれば、トランジスタの閾値電圧などのばらつきを小さくすることも可能となる。さらに、このような膜厚に設定されたチャンネル領域では、チャンネル領域を形成する半導体層とソース部やドレイン部とのＰＮ接合部における光励起によって生じた電子正孔対による光リーク電流が小さいので、高い表示品位の電気光学装置を得ることが可能となる。
【００１５】
本発明において、前記第２の膜厚の周辺回路用のトランジスタのチャンネル領域を形成する半導体層は、部分空乏型のチャンネル領域を備え、前記第一の膜厚の画素スイッチング用のトランジスタのチャンネル領域を形成する半導体層は、完全空乏型のチャンネル領域を備えていることが好ましい。
本発明において、前記画素スイッチング用のトランジスタのチャンネル領域を形成する半導体層のチャンネル領域の導電型と、前記周辺回路用のトランジスタのチャンネル領域を形成する半導体層のチャンネル領域の導電型が同一の半導体層とは、チャンネルドープされた不純物イオンのドーズ量が等しい。
ここで、前記不純物イオンのドーズ量は、前記画素スイッチング用のＭＯＳＦＥＴの閾値電圧を最適化する条件に設定されている。
【００１６】
本発明において、前記単結晶半導体層は、例えば、単結晶シリコン層である。本発明において、前記支持基板は、石英基板であることが好ましい。支持基板として、石英基板を用いれば、ＭＯＳＦＥＴの製造プロセスに対して、１１５０℃程度までの高温プロセスを適用できる。このため、高性能なＭＯＳＦＥＴを得ることが可能となる。
本発明において、前記支持基板としてガラス基板を用いてもよい。このようにガラス基板を用いれば、電気光学装置の低コスト化を図ることができる。
【００１７】
本発明に係る電気光学装置は、例えば、液晶装置である。このような液晶装置では、前記電気光学物質として、前記素子基板と、該素子基板に対して対向配置された対向基板との間に保持された液晶が用いられる。
本発明に係る素子基板は、該素子基板を含む電気光学装置、該電気光学装置を具備する電子機器、この中で特に投射型表示装置のライトバルブなどとして用いられる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
（液晶装置の全体構成）
図１は、本発明が適用される液晶装置（電気光学装置）をその上に形成された各構成要素と共に対向基板の側から見た平面図であり、図２は、対向基板を含めて示す図１のＨ−Ｈ′断面図である。
【００１９】
図１において、液晶装置２００のＭＯＳＦＥＴアレイ基板１０の上には、シール材５２がその縁に沿って設けられており、その内側領域では、遮光性材料からなる見切り用の額縁５３によって画素部１０ａが規定されている。画素部１０ａの外側の領域（周辺回路部）には、データ線駆動回路１０１および実装端子１０２がＭＯＳＦＥＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って形成されている。
走査線に供給される走査信号の遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路１０１を画素部１０ａの辺に沿って両側に配列してもよい。例えば、奇数列のデータ線は画素部１０ａの一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は画素部１０ａの反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。このようにデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路１０１の形成面積を拡張することが出来るため、複雑な回路を構成することが可能となる。さらに、ＭＯＳＦＥＴアレイ基板１０の残る一辺には、画素部１０ａの両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられており、さらにまた、額縁５３の下などを利用して、プリチャージ回路や検査回路が設けられることもある。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＭＯＳＦＥＴアレイ基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が形成されている。
【００２０】
そして、図２に示すように、図１に示したシール材５２とほぼ同じ輪郭をもつ対向基板２０がこのシール材５２によりＭＯＳＦＥＴアレイ基板１０に固着されている。なお、シール材５２は、ＭＯＳＦＥＴアレイ基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。
【００２１】
詳しくは後述するが、ＭＯＳＦＥＴアレイ基板１０には、画素電極９ａがマトリクス状に形成されている。これに対して、対向基板２０には、ＭＯＳＦＥＴアレイ基板１０に形成されている画素電極９ａの縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜が形成され、その上層側にはＩＴＯ膜からなる対向電極２１が形成されている。
【００２２】
このように形成した液晶装置２００は、たとえば、後述する投射型液晶表示装置（液晶プロジェクタ）において使用される。この場合、３枚の液晶装置２００がＲＧＢ用のライトバルブとして各々使用され、各液晶装置２００の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、前記した各形態の液晶装置２００にはカラーフィルタが形成されていない。
【００２３】
但し、対向基板２０において各画素電極９ａに対向する領域にＲＧＢのカラーフィルタをその保護膜とともに形成することにより、投射型液晶表示装置以外にも、後述するモバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器において直視型のカラー液晶表示装置として用いることができる。
さらに、対向基板２０に対して、各画素に対応するようにマイクロレンズを形成することにより、入射光の画素電極９ａに対する集光効率を高めることができるので、明るい表示を行うことができる。さらにまた、対向基板２０に何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、ＲＧＢ色をつくり出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付きの対向基板によれば、より明るいカラー表示を行うことができる。
【００２４】
次に、アクティブマトリクス型の液晶装置の電気的構成および動作について、図３ないし図１１を参照して説明する。
図３は、液晶装置２００の画素部１０ａを構成するためにマトリクス状に形成された複数の画素における各種素子、および配線などの等価回路図である。図４は、データ線、走査線、画素電極などが形成されたＭＯＳＦＥＴアレイ基板において相隣接する画素の平面図である。図５は、図４のＡ−Ａ′線に相当する位置での断面、およびＭＯＳＦＥＴアレイ基板と対向基板との間に電気光学物質としての液晶を封入した状態の断面を示す説明図である。なお、これらの図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００２５】
図３において、液晶装置２００の画素９ａにおいて、マトリクス状に形成された複数の画素の各々には、画素電極９ａ、および画素電極９ａを制御するための画素スイッチング用のＭＯＳＦＥＴ３０が形成されており、画素信号を供給するデータ線６ａが当該ＭＯＳＦＥＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画素信号Ｓ１、Ｓ２・・・Ｓｎは、この順に線順次に供給する。また、ＭＯＳＦＥＴ３０のゲートには走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２・・・Ｇｍを、この順に線順次で印加するように構成されている。
【００２６】
画素電極９ａは、ＭＯＳＦＥＴ３０のドレインに電気的に接続されており、スイッチング素子であるＭＯＳＦＥＴ３０を一定期間だけそのオン状態とすることにより、データ線６ａから供給される画素信号Ｓ１、Ｓ２・・・Ｓｎを各画素に所定のタイミングで書き込む。このようにして画素電極９ａを介して液晶に書き込まれた所定レベルの画素信号Ｓ１、Ｓ２、・・・Ｓｎは、後述する対向基板に形成された対向電極との間で一定期間保持される。
【００２７】
液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過する際に変調され、液晶パネルの外部にある偏光フィルムにより遮られ、階調表示を行う。ノーマリーブラックモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過する際に変調とされ、液晶パネルの外部にある偏光フィルムにより通過する光量により、全体として液晶装置２００からは画像信号に応じたコントラストを持つ光が出射する。
【００２８】
ここで、保持された画素信号がリークするのを防ぐことを目的に、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０（キャパシタ）を付加することがある。この蓄積容量７０によって、画素電極９ａの電圧は、例えば、ソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い表示を行うことのできる液晶装置が実現できる。なお、蓄積容量７０を形成する方法としては、容量を形成するための配線である容量線３ｂとの間に形成する場合、あるいは前段の走査線３ａとの間に形成する場合もいずれであってもよい。
【００２９】
（画素部の構成）
図４において、液晶装置２００のＭＯＳＦＥＴアレイ基板１０上には、マトリクス状に複数の透明な画素電極９ａ（点線で囲まれた領域）が各画素毎に形成され、画素電極９ａの縦横の境界領域に沿ってデータ線６ａ（一点鎖線で示す）、走査線３ａ（実線で示す）、および容量線３ｂ（実線で示す）が形成されている。
これらの配線のうち、データ線６ａは、コンタクトホール５を介して単結晶シリコン層からなる半導体層１ａのうち、後述するソース領域に電気的接続されており、また、画素電極９ａは、コンタクトホール８を介して半導体層１ａのドレイン領域に電気的接続されている。さらに、半導体層１ａのうち、チャンネル領域に対向するように走査線３ａが配置されており、走査線３ａはゲート電極として機能する。容量線３ｂは、走査線３ａに沿ってほぼ直線状に伸びる本線部（即ち、平面的に見て、走査線３ａに沿って形成された第一領域）と、データ線６ａと交差する箇所からデータ線６ａに沿って前段側（図中、上向き）に突出した突出部（平面的に見て、データ線６ａに沿って延設された第二領域）とを有する。
【００３０】
また、ＭＯＳＦＥＴアレイ基板１０には、図４に右上がりの斜線を付して示すように、遮光膜１１ａが形成されている。この遮光膜１１ａは、各画素において、半導体層１ａのチャンネル領域を含むＭＯＳＦＥＴ３０を、ＭＯＳＦＥＴアレイ基板１０の側から見て覆うように形成され、容量線３ｂの本線部に対向して走査線３ａに沿って直線状に伸びる本線部と、データ線６ａと交差する箇所からデータ線６ａに沿って隣接する段側（即ち、図中下向き）に突出した突出部とを有する。この遮光膜１１ａの各段（画素行）における下向きの突出部の先端は、データ線６ａ下において次段における容量線３ｂの上向きの突出部の先端と重ねられている。
【００３１】
図５において、ＭＯＳＦＥＴアレイ基板１０の基体は、後述する貼り合せ基板からなり、対向基板２０の基体は、石英基板や耐熱性ガラス板などの透明基板１０からなる。
ＭＯＳＦＥＴアレイ基板１０には画素電極９ａが形成されており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が形成されている。画素電極９ａは、たとえばＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）膜等の透明な導電性薄膜からなる。配向膜１６は、たとえばポリイミド薄膜などの有機薄膜に対してラビング処理を行うことや、ＳｉＯ等の無機物を斜方蒸着により成膜することにより形成される。
【００３２】
ＭＯＳＦＥＴアレイ基板１０の画素部１０ａにおいて、各画素電極９ａに隣接する位置には、各画素電極９ａをスイッチング制御する画素スイッチング用のＭＯＳＦＥＴ３０が形成されている。
本形態において、画素スイッチング用のＭＯＳＦＥＴ３０がＯＮした時のチャンネル領域を形成する半導体層のチャンネル領域の反転領域は、Ｐ型として構成されている。
【００３３】
また、貼り合せ基板の内部には、ＭＯＳＦＥＴ３０と平面的に重なる領域に遮光膜１１ａが形成されている。従って、ＭＯＳＦＥＴアレイ基板１０の側からの戻り光などが画素スイッチング用ＭＯＳＦＥＴ３０のチャンネル領域１ａ’、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃに入射することを防ぐことができる。なお、遮光膜１１ａは、不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ、Ｐｂの単体膜や合金膜、あるいは金属シリサイドなどから構成される。このような材料から構成すれば、ＭＯＳＦＥＴアレイ基板１０を製造する際、遮光膜１１ａの形成工程以降に行われる画素スイッチング用のＭＯＳＦＥＴ３０の形成工程で行う高温処理に遮光膜１１ａが耐えることができる。
【００３４】
また、遮光膜１１ａの表面側には、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラスやシリコン酸化膜からなる層間絶縁膜１２が形成され、この層間絶縁膜１２の表面側にＭＯＳＦＥＴ３０が形成されている。すなわち、層間絶縁膜１２は、ＭＯＳＦＥＴ３０を構成する半導体層１ａを遮光膜１１ａから電気的に絶縁するために設けられるものである。
【００３５】
画素スイッチング用のＭＯＳＦＥＴ３０は、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を有しており、半導体層１ａには、走査線３ａからの電界によりチャンネルが形成されるチャンネル領域１ａ′、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄ、並びに高濃度ドレイン領域１ｅが形成されている。また、半導体層１ａの上層側には、この半導体層１ａと走査線３ａとを絶縁するゲート絶縁膜２が形成されている。
ここで、ＭＯＳＦＥＴ３０を構成するのに用いた半導体層１ａ（第一の膜厚の半導体層）は、単結晶シリコン層であり、チャンネル領域１ａ′には、後述する条件で不純物イオンがドープされている。
【００３６】
このように構成したＭＯＳＦＥＴ３０の表面側には、シリコン酸化膜などからなる層間絶縁膜４１、４２、４３が形成されている。層間絶縁膜４２の表面には、データ線６ａが形成され、このデータ線６ａは、層間絶縁膜４１、４２に形成されたコンタクトホール８１、容量絶縁膜３０３に形成されたコンタクトホール８２を介して高濃度ソース領域１ｄに電気的に接続している。層間絶縁膜４３の表面にはＩＴＯ膜からなる画素電極９ａが形成されている。画素電極９ａは、層間絶縁膜４２、４３に形成されたコンタクトホール８５、およびゲート絶縁膜２に形成されたコンタクトホール８３を介して高濃度ドレイン領域１ｅに電気的に接続している。この画素電極９ａの表面側にはポリイミド膜からなる配向膜１６が形成されている。
【００３７】
また、高濃度ドレイン領域１ｅからは、絶縁膜（誘電体膜）４１に形成されたコンタクトホール８３を介して、走査線と同層の容量線３ｂが上電極として対向することにより、蓄積容量７０が構成されている。また、遮光膜１１ａは電位が固定されている。加えて、この遮光膜１１ａは例えば容量線３０と電気的に接続することにより、蓄積容量７０の一部を担う役割等を果たすこと等も可能である。
なお、ＭＯＳＦＥＴ３０は、好ましくは上述のようにＬＤＤ構造をもつが、低濃度ソース領域１ｂ、および低濃度ドレイン領域１ｃに相当する領域に不純物イオンの打ち込みを行わないオフセット構造を有していてもよい。また、ＭＯＳＦＥＴ３０は、ゲート電極（走査線の一部）をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度のソースおよびドレイン領域を形成したセルフアライン型のＭＯＳＦＥＴであってもよい。また、本形態では、ＭＯＳＦＥＴ３０のゲート電極３ａをソース−ドレイン領域の間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート（ダブルゲート）、あるいはトリプルゲート以上でＭＯＳＦＥＴ３０を構成すれば、チャンネル領域とソース−ドレイン領域の接合部でのリーク電流値の増加を防ぐことができ、ＭＯＳＦＥＴがＯＦＦした時のリーク電流値を低減することが出来る。これらのゲート電極の少なくとも１個をＬＤＤ構造或いはオフセット構造にすれば、さらにオフ電流を低減でき、安定したスイッチング素子を得ることができる。
【００３８】
これに対して、対向基板２０には、その全面に渡って対向電極（共通電極）２１が形成されており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は、例えば、ＩＴＯ膜などの透明導電性薄膜からなる。配向膜２２は、ポリイミド薄膜などの有機薄膜に対してラビング処理が施された膜や、ＳｉＯ等の無機物を斜方蒸着により成膜した薄膜である。また、容量線３００を、各画素部の開口領域以外の領域に形成して遮光すること等も可能である。このため、対向基板２０の側から入射光が、画素スイッチング用のＭＯＳＦＥＴ３０の半導体層１ａのチャンネル領域１ａ’、低濃度ソース領域１ｂ、および低濃度ドレイン領域１ｃに届くことはない。なお、遮光膜２３は、コントラストの向上、色材の混色防止などの機能も有する。
【００３９】
このように構成したＭＯＳＦＥＴアレイ基板１０と対向基板２０とは、画素電極９ａと対向電極２１とが対面するように配置され、かつ、これらの基板は、前記のシール材５２（図１および図５を参照）により貼り合わされる。この状態で、シール材５２より囲まれた空間内に電気光学物質としての液晶５０が封入され、挟持される。液晶５０は、画素電極９ａからの電界が印加されていない状態で配向膜により所定の配向状態をとる。液晶５０は、例えば一種または数種のネマティック液晶を混合したものなどからなる。
なお、対向基板２０およびＭＯＳＦＥＴアレイ基板１０の光入射側の面あるいは光出射側には、使用する液晶５０の種類、すなわち、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード等々の動作モードや、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の向きに配置される。
【００４０】
（周辺回路部の構成）
再び図１から図５において、本形態の液晶装置２００では、ＭＯＳＦＥＴアレイ基板１０の表面側のうち、画素部１０ａの周辺領域を利用してデータ線駆動回路１０１および走査線駆動回路１０４（周辺回路）が形成されている。このようなデータ線駆動回路１０１および走査線駆動回路１０４は、基本的には、図１に示すように構成される。
さらに、図６の（ａ）は、走査線駆動回路１０４およびデータ線駆動回路１０１等の周辺回路部を構成するＭＯＳＦＥＴがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型がＰ型のＭＯＳＦＥＴ８０を示す断面図である。尚、周辺回路部を構成するＭＯＳＦＥＴがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型がＮ型のＭＯＳＦＥＴ９０を示す断面図はここでは省略する。図６の（ｂ）には、ＭＯＳＦＥＴアレイ基板１０の画素部１０ａに形成した画素スイッチング用ＭＯＳＦＥＴ３０も示してある。
【００４１】
図６において、周辺回路部を構成するＭＯＳＦＥＴがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型がＰ型のＭＯＳＦＥＴ８０と、Ｎ型のＭＯＳＦＥＴ９０とからなる相補型ＭＯＳＦＥＴとして構成されている。これらの周辺回路用のＭＯＳＦＥＴ８０、９０を構成する半導体層の領域２ｄ、２ｂ、２ａ、２ｃ、２ｅは、貼り合せ基板上に形成された層間絶縁膜１２を介して島状に形成されている。
ＭＯＳＦＥＴ８０、９０には、高電位線と低電位線がコンタクトホール５９を介してソース領域２ｄに電気的にそれぞれ接続されている。また、入力配線６１は、共通のゲート電極３ａにそれぞれ接続されており、出力配線６２は、コンタクトホール６０を介してドレイン領域２ｅに電気的にそれぞれ接続されている。
【００４２】
このような周辺回路部も、画素部１０ａと同様なプロセスを経て形成されるため、周辺回路部にも、層間絶縁膜４１、４２、４３、容量絶縁膜３０１、およびゲート絶縁膜２が形成されている。また、周辺回路用のＭＯＳＦＥＴ８０、９０も、画素スイッチング用のＭＯＳＦＥＴ３０と同様、ＬＤＤ構造を有しており、チャンネル領域２ａの両側には、高濃度ソース領域２ｄ、および低濃度ソース領域２ｂからなるソース領域と、高濃度ドレイン領域２ｅおよび低濃度ドレイン領域２ｃからなるドレイン領域とを備えている。
【００４３】
ここでは、周辺回路部を構成するＭＯＳＦＥＴがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型がＮ型、或いはＰ型による相補型の回路の説明を行ったが、周辺回路部を構成する周辺回路用のＭＯＳＦＥＴは、画素スイッチング用のＭＯＳＦＥＴがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型と同一のＰ型のＭＯＳＦＥＴのみで周辺回路を構成することも可能である。
また、半導体層の領域２ｄ、２ｂ、２ａ、２ｃ、２ｅは、半導体層１ａと同様、後述する方法で形成された単結晶シリコン層であり、かつ、チャンネル領域２ａには、後述する条件で不純物イオンがドープされている。
【００４４】
（画素部と周辺回路部の相違）
このように構成した画素部１０ａおよび周辺回路部においては、画素スイッチング用のＭＯＳＦＥＴ３０を構成する半導体層１ａは、周辺回路用のＭＯＳＦＥＴ８０、９０を構成する半導体層の領域２ｄ、２ｂ、２ａ、２ｃ、２ｅと比較して膜厚は薄く形成されている。例えば、画素スイッチング用のＭＯＳＦＥＴ３０を構成する半導体層１ａは、厚さが３０ｎｍ〜８０ｎｍ程度（例えば４０ｎｍ）の単結晶シリコン層であり、周辺回路用のＭＯＳＦＥＴ８０、９０を構成する半導体層の領域２ｄ、２ｂ、２ａ、２ｃ、２ｅは、厚さが１５０〜５００ｎｍ程度（例えば２００ｎｍ）の単結晶シリコン層である。
【００４５】
このように画素スイッチング用のＭＯＳＦＥＴ３０では、チャンネル領域を形成する半導体層１ａの膜厚が薄いので、チャンネル領域の不純物濃度によらずゲート電極が制御する空乏層が半導体層１ａよりも大きく拡がるため、画素スイッチング用ＭＯＳＦＥＴ３０は完全空乏型であり、ＭＯＳＦＥＴがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型はＰ型となる。従って、画素スイッチング用ＭＯＳＦＥＴ３０では、単結晶シリコンの光起電能力が高くても、半導体層１ａの膜厚が薄いので、遮光層１１やデータ線３０３の遮光機能では防ぐことのできない迷光が届いても、キャリアによるチャンネル領域を形成する半導体層とソース部やドレイン部とのＰＮ接合部における光励起の電子正孔対の生成量を小さく抑えることができるので、光リーク電流が流れない。従って、光リーク電流に起因するフリッカなどの発生を防止できるので、表示品位が高い。それ故、本形態の液晶装置２００は、直視型に比較して強い光が入射する投射型表示装置のライトバルブに適している。
【００４６】
また、本形態において、画素スイッチング用ＭＯＳＦＥＴ３０は、ＭＯＳＦＥＴがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型がＰ型のＭＯＳＦＥＴであるため、寄生バイポーラ効果が起こりにくい。従って、チャンネル領域の電位を固定するためのボディコンタクトが必要がないので、画素部の開口率を高くできる。
【００４７】
これに対して、周辺回路用のＭＯＳＦＥＴ８０、９０では、チャンネル領域を形成する半導体層の領域２ｄ、２ｂ、２ａ、２ｃ、２ｅの膜厚が厚いため、シート抵抗が低い分、大電流を流せるなど、高速動作が可能である。
なお、周辺回路部において、駆動周波数を高めたい場合、シフトレジスタは高速で駆動する必要がある。その際には、寄生容量を小さくすることの出来る完全空乏型のトランジスタが相応しい。一方、バッファは走査線３ａを駆動するために大きな電流駆動能力が必要になるので、部分空乏型のトランジスタが相応しい。従って、本発明では、周辺回路部に部分空乏型のトランジスタが含まれておれば、周辺回路全体が部分空乏型のトランジスタであってもよい。すなわち、周辺回路部に含まれる完全空乏型のトランジスタを構成する半導体層を画素スイッチング用のＭＯＳＦＥＴ３０を構成する半導体層と同一の膜厚にすれば、製造プロセスを簡素化することができる。
【００４８】
（チャンネルドープ条件）
図７の（ａ）、（ｃ）は、ＭＯＳＦＥＴにおいて、チャンネルドープを行った際の工程図であり図７の（ｂ）、（ｄ）はそれぞれ、図７（ａ）、図７（ｃ）における不純物イオンの平均注入深さと濃度の対数との関係を示すグラフである。尚、図８の（ｃ）、図９の（ａ）、ならびに図９の（ｂ）は熱処理を行った後の工程図（図８（ｂ））に示されるチャンネル領域を形成する半導体層のＣ−Ｃ’線、Ｄ−Ｄ’線、ならびにＥ−Ｅ’線の不純物イオンの平均注入深さと濃度の対数との関係を示すグラフである。
【００４９】
ＭＯＳＦＥＴアレイ基板１０を構成するにあたって、本形態では、画素スイッチング用のＭＯＳＦＥＴ３０のチャンネル領域１ａ′、および周辺回路用のＭＯＳＦＥＴ８０のチャンネル領域の各々に、Ｂ＋、ＢＦ２＋、Ｐ＋不純物イオンをドープして、その閾値電圧を調整してある。ここで、画素スイッチング用のＭＯＳＦＥＴ３０と周辺回路用のＭＯＳＦＥＴ８０とは、同じＰチャンネル型であるが、チャンネル領域を形成する半導体層１ａ′、２ａの膜厚が異なるので、それぞれの閾値電圧を最適化するには、チャンネルドープを行う際の不純物イオンのドーズ量が異なる。
【００５０】
しかるに本形態では、チャンネル領域１ａ′、２ａへのチャンネルドープ条件については画素スイッチング用のＭＯＳＦＥＴのチャンネル領域を形成する半導体層の膜厚を第二の膜厚から第一の膜厚に熱処理により変更する前に同一条件で高加速電圧で不純物イオンを注入するとし、その条件は、画素スイッチング用のＭＯＳＦＥＴ３０の閾値電圧を最適化し、リーク電流値を低減する条件にしてある。従って、画素スイッチング用のＭＯＳＦＥＴ３０と周辺回路用のＭＯＳＦＥＴ８０とでは、閾値電圧、及びリーク電流値が異なり、かつ、周辺回路用のＭＯＳＦＥＴ８０では、閾値電圧が最適条件からずれている。
【００５１】
すなわち、図７の（ａ）、（ｃ）に、画素スイッチング用のＭＯＳＦＥＴ３０のチャンネル領域を形成する半導体層６００と周辺回路用のＭＯＳＦＥＴ８０のチャンネル領域を形成する半導体層６０１にチャンネルドープを高加速電圧で行うが、その際にはＭＯＳＦＥＴ９０のチャンネル領域を形成する半導体層６０５はレジストマスク４０１によって覆われている。その後、ＭＯＳＦＥＴ９０のチャンネル領域を形成する半導体層６０５にチャンネルドープを行うが、その際には画素スイッチング用のＭＯＳＦＥＴ３０のチャンネル領域を形成する半導体層６００と周辺回路用のＭＯＳＦＥＴ８０のチャンネル領域を形成する半導体層６０１はレジストマスクによって覆われている。ここでは、最初に画素スイッチング用のＭＯＳＦＥＴ３０のチャンネル領域を形成する半導体層６００と周辺回路用のＭＯＳＦＥＴ８０のチャンネル領域を形成する半導体層６０１にチャンネルドープを高加速電圧で行い、その後にＭＯＳＦＥＴ９０のチャンネル領域を形成する半導体層６０５にチャンネルドープを高加速電圧で行ったが順序はどちらでも良い。さらに図７の（ａ）、（ｃ）のそれぞれの不純物イオンの注入処理の後の状態に示される不純物イオンの平均注入深さと濃度の対数との関係を示すグラフを図７（ｂ）、（ｄ）にそれぞれ示す。図７（ｂ）、（ｄ）にそれぞれ示されるようにチャンネルドープを約１００ＫｅＶ〜１６０ＫｅＶ、ここでは約１５０ＫｅＶの加速電圧で行ったが、このような高加速電圧で行うとチャンネルドープに対する平均注入深さは、チャンネル領域を形成する半導体層の膜厚の中間部分から、支持基板とチャンネル領域を形成する半導体層の間の絶縁体層とチャンネル領域を形成する半導体層との界面の間に収まる。
【００５２】
さらに、不純物イオンを注入後、熱処理を窒素雰囲気下で約６００度〜約１３００度で約１０分〜約３０分程度行う。ここでは熱処理を約８５０度で約２０分間行った後の不純物イオンの平均注入深さと濃度の対数との関係を示すグラフを図８の（ｃ）、図９の（ａ）、ならびに図９の（ｂ）に示す。
尚、図８の（ｃ）、図９の（ａ）、ならびに図９の（ｂ）は熱処理を行った後の工程図（図８（ｂ））に示されるチャンネル領域を形成する半導体層のＣ−Ｃ’線、Ｄ−Ｄ’線、ならびにＥ−Ｅ’線の不純物イオンの平均注入深さと濃度の対数との関係を示すグラフである。
【００５３】
図８の（ｃ）、図９の（ａ）にそれぞれ示されるように、同一のドーズ量でチャンネルドープを行っても、最終的に、チャンネル領域の膜厚が２００ｎｍのＭＯＳＦＥＴ８０と比較して、チャンネル領域の膜厚が４０ｎｍのＭＯＳＦＥＴ３０では不純物イオンの密度が高いので閾値電圧の絶対値が高く、リーク電流値が小さい。従って、これら双方のＭＯＳＦＥＴ３０、８０において、最適な閾値電圧が−１．２Ｖであるとすると、チャンネル領域の膜厚が４０ｎｍのＭＯＳＦＥＴ３０ではドーズ量を約１．０×１０１１ｃｍ２〜約５．０×１０１１ｃｍ２、好ましくは約３．０×１０１１ｃｍ２とし、チャンネル領域を形成する半導体層の膜厚が２００ｎｍのＭＯＳＦＥＴ８０ではドーズ量を約１．０×１０１１ｃｍ２〜約５．０×１０１１ｃｍ２、好ましくは約１．８×１０１１ｃｍ２とすべきである。しかし、本形態では、画素スイッチング用のトランジスタ３０の閾値電圧を最適化することを優先してドーズ量を３．０×１０１１ｃｍ２にしてある。このため、チャンネル領域の膜厚が４０ｎｍのＭＯＳＦＥＴ３０では、閾値電圧が−１．２Ｖであり、最適値になるのに対して、チャンネル領域の膜厚が２００ｎｍのＭＯＳＦＥＴ８０では、閾値電圧が−１．５Ｖであり、最適値からずれている。
【００５４】
それでも本形態では、ＭＯＳＦＥＴ３０、８０のチャンネル領域を形成する半導体層１ａ、２ａとして単結晶シリコン層を用いたため、周辺回路用のＭＯＳＦＥＴ８０では閾値電圧が最適値から正側に１．０Ｖ程度ずれていても、周辺回路を十分、駆動することができる。一方、画素スイッチング用のＭＯＳＦＥＴ３０では、閾値電圧が最適値であるため、品位の高い表示を行うことができる。また、本形態によれば、チャンネル領域を形成する半導体層の導電型が同一の導電型（Ｐ型）の画素スイッチング用のＭＯＳＦＥＴ３０と周辺回路用のＭＯＳＦＥＴ８０とにおいて半導体層１ａ、２ａの膜厚を変更した場合でも、以下に説明するように、チャンネルドープを同時に行うことできるため、製造プロセスの短縮化、及び設計の煩雑さの解消、ならびに大幅な低コスト化を図ることができる。
【００５５】
（ＭＯＳＦＥＴアレイ基板の製造方法）
本形態のＭＯＳＦＥＴアレイ基板１０の製造に用いたＳＯＩ構造の貼り合わせ基板を製造する方法の一例を再び図１１において説明する。
まず図１１に示すように、石英基板あるいは耐熱性ガラス基板などの透光性を備えた支持基板１０の表面全体に、タングステンシリサイド膜などといった遮光膜を形成した後、図１１の（ａ）に示されるようにこの遮光膜をフォトリソグラフィ技術を用いてパターニングし、遮光膜１１ａを形成する。次に、図１１の（ｂ）に示されるように支持基板１０の表面全体に、スパッタリング法、ＣＶＤ法などにより、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの酸化膜１２を形成した後、図１１の（ｃ）に示されるようにこの酸化膜１２の表面をＣＭＰ法などの方法を用いて研磨して、表面を平坦化しておく。ここで、酸化膜１２の膜厚は、例えば、約４００〜約１０００ｎｍ、より好ましくは約８００ｎｍ程度とする。支持基板１０については、好ましくは窒素ガスなどの不活性ガス雰囲気下、約８５０〜約１３００℃、より好ましくは約１０００℃の高温でアニール処理し、後に実施される高温プロセスにおいて歪みが発生しないように前処理しておくことが望ましい。すなわち、製造プロセスにおいて処理される最高温度に合わせて、支持基板１０を同じ温度かそれ以上の温度で熱処理しておくことが望ましい。
【００５６】
これに対して、単結晶シリコン基板７００の裏側にも酸化膜１３を形成した後、ＣＭＰ法などの方法を用いて研磨して、表面を平坦化しておく。この絶縁膜１３の形成方法には、特に限定されるものではないが、単結晶シリコン基板７００の裏面にＣＶＤ法により酸化膜を形成する方法などがある。ここで、単結晶シリコン基板７００が厚さ約３００μｍ〜約９００μｍであれば、絶縁膜１３は、例えば、約２００ｎｍ〜約８００ｎｍの厚さとする。
【００５７】
このような酸化膜１２、１３は、単結晶シリコン基板７００と支持基板１０の密着性を確保するために設けられるものである。
次に、図１１の（ｄ）に示されるように単結晶シリコン基板７００の裏面である絶縁体層側の面１３と、支持基板１０の表面とを絶縁膜１２、１３が接合面となるように重ねた状態で、例えば、約３００℃で約２時間熱処理することにより、単結晶シリコン基板７００と支持基板１０とを貼り合わせ、単結晶シリコン基板７００と支持基板１０とが絶縁体層１２、１３を介して貼り合わされた、貼り合わせ基板を形成する（貼り合せ工程）。
【００５８】
次に、単結晶シリコン基板７００の単結晶シリコン７０１が露出している表面側の面をＣＭＰ法などによって研磨し、単結晶シリコン基板７００のチャンネル領域を形成する半導体層の厚さを所定の厚さ、例えば、約２００ｎｍとする。これら１例の製造方法により、図１１の（ｅ）に示されるように貼り合わせ基板７０２が完成される。
【００５９】
次に、図７（ａ）、（ｃ）について説明する。半導体層６０５は、Ｎ型の周辺回路用ＭＯＳＦＥＴ９０のチャンネル領域を形成するための半導体層である。この半導体層６０５をレジストマスク４０１で覆った状態で、半導体層６００であるＰ型の画素スイッチング用ＭＯＳＦＥＴ３０のチャンネル領域を形成するための半導体層と、半導体層６０１であるＰ型の周辺回路用ＭＯＳＦＥＴ９０のチャンネル領域を形成するための半導体層とに対して、Ｐ＋イオンなどの、導電型がＮ型の不純物イオンを導入してチャンネルドープを行う。このときの条件は、加速電圧が約１００ＫｅＶ〜約１６０ＫｅＶ、ドーズ量が約１．０×１０１１ｃｍ２〜約５．０×１０１１ｃｍ２である。ここでは夫々、約１５０ＫｅＶ、約３．０×１０１１ｃｍ２とし、画素スイッチング用のＭＯＳＦＥＴ３０の閾値電圧を最適化する条件にしてある。
【００６０】
次に、半導体層６００であるＰ型の画素スイッチング用ＭＯＳＦＥＴ３０のチャンネル領域を形成するための半導体層、および半導体層６０１であるＰ型の周辺回路用ＭＯＳＦＥＴ８０のチャンネル領域を形成するための半導体層をレジストマスク４０２で覆った状態で半導体層６０５であるＮ型の周辺回路用ＭＯＳＦＥＴ９０のチャンネル領域を形成するための半導体層に対して、Ｂ＋イオンなどの、Ｐ型の不純物イオンを導入してチャンネルドープを行う。
【００６１】
図８の（ａ）、（ｂ）は、本実施形態の画素スイッチング用のＭＯＳＦＥＴ３０と周辺回路用のＭＯＳＦＥＴ８０、９０のチャンネル領域を形成する半導体層の膜厚を熱処理により変更する方法を示す工程図である。
しかるに、図８の（ａ）、（ｂ）に示すように画素スイッチング用のＭＯＳＦＥＴ３０のチャンネル領域を形成する半導体層６００と周辺回路用のＭＯＳＦＥＴ８０、９０のチャンネル領域を形成する半導体層６０１、６０５の全面にシリコン酸化膜６０２、およびシリコン窒化膜６０３をこの順に積層した後、シリコン酸化膜６０２、およびシリコン窒化膜６０３をフォトリソグラフィ技術を用いてパターニングし、周辺回路用のＭＯＳＦＥＴ８０、９０のチャンネル領域を形成する半導体層６０１、６０５にシリコン酸化膜６０２、およびシリコン窒化膜６０３からなる耐酸化マスク層を形成する。このシリコン窒化膜６０３と周辺回路用のＭＯＳＦＥＴ８０、９０のチャンネル領域を形成する半導体層６０１、６０５との間には薄いシリコン酸化膜６０２が存在している。ここで、シリコン酸化膜６０２は、応力などを緩和する目的で形成されており、省略することも可能である。
【００６２】
次に、約７０％〜約９５％の高湿度雰囲気下で約６００度〜約１３００度で約２００分〜約６００分、ここでは約８７％の高湿度雰囲気下で約１０００度の高温で約４００分の熱処理によって、画素スイッチング用のＭＯＳＦＥＴ３０のチャンネル領域を形成する半導体層６００でシリコン酸化膜６０２、およびシリコン窒化膜６０３からなる耐酸化マスク層が存在していない部分を酸化し、シリコン酸化膜からなる犠牲酸化膜６０４を形成する（犠牲酸化工程）。
【００６３】
次に、シリコン酸化膜６０２、およびシリコン窒化膜６０３からなる耐酸化マスク層を除去する。ここで、犠牲酸化膜６０４は画素スイッチング用のＭＯＳＦＥＴ３０のチャンネル領域を形成する半導体層６００が部分的に酸化してなるものであるため、それを除去した後、犠牲酸化膜６０４が形成されていた領域には、膜厚が約３０ｎｍ〜約８０ｎｍ、例えば、約４０ｎｍの薄い第一の膜厚のチャンネル領域を形成する半導体層６００が残される。これに対して、犠牲酸化膜６０４が形成されなかった領域には、第二の膜厚の厚さ相当（約１５０ｎｍ〜約５００ｎｍ、例えば、約２００ｎｍ）の厚い第二の膜厚のチャンネル領域を形成する半導体層６０１、６０５が画素スイッチング用のＭＯＳＦＥＴ３０のチャンネル領域を形成する半導体層６００の膜厚を変更する前の膜厚と同様に形成されており、その厚さは、第一の膜厚のチャンネル領域を形成する半導体層６００と比較してかなり分厚い。また、第一の膜厚のチャンネル領域を形成する半導体層６００および第二の膜厚のチャンネル領域を形成する半導体層６０１、６０５のいずれにおいても、その下層側には層間絶縁膜１３が形成されている。
【００６４】
その後、図１０の（ａ）、（ｂ）の工程図に示すように、フォトリソグラフィ技術を用いて、第一の膜厚のチャンネル領域を形成する半導体層６００および第二の膜厚のチャンネル領域を形成する半導体層６０１、６０５をパターニングし、画素スイッチング用のＭＯＳＦＥＴ３０を構成するチャンネル領域を形成する半導体層１ａと、周辺回路用のＭＯＳＦＥＴ８０、９０を構成するチャンネル領域を形成する半導体層６０１、６０５とを島状に形成する。ここで、画素スイッチング用のＭＯＳＦＥＴ３０を構成するチャンネル領域を形成する半導体層１ａは、厚さが約１００ｎｍ以下の単結晶シリコン層であり、周辺回路用のＭＯＳＦＥＴ８０、９０を構成するチャンネル領域を形成する半導体層６０１、６０５は、厚さが約２００〜約５００ｎｍ程度の単結晶シリコン層である。
【００６５】
次に、熱酸化法などを用いて、チャンネル領域を形成する半導体層６００、６０１、６０５の表面に、厚さが例えば約６０ｎｍのシリコン酸化膜からなるゲート絶縁膜２を形成する。
次に、ＣＶＤ法などにより、基板表面全体に、再び図３、図６に示されるように走査線、容量線３０３、およびゲート電極３ａを形成するための導電型がＮ型のポリシリコン単体、または導電型がＮ型のポリシリコンとタングステン、モリブテン、チタンなどの金属とシリコンの合金膜の積層膜からなる導電膜を約３００ｎｍ〜約８００ｎｍの厚さに形成した後、フォトリソグラフィ技術を用いて、パターニングし、走査線、容量線３０３、およびゲート電極３ａを形成する。
【００６６】
次に、半導体層６０５であるＮ型の周辺回路用ＭＯＳＦＥＴ９０のチャンネル領域を形成するための半導体層をレジストマスクで覆った状態で、半導体層６００であるＰ型の画素スイッチング用ＭＯＳＦＥＴ３０のチャンネル領域を形成するための半導体層と半導体層６０１であるＰ型の周辺回路用ＭＯＳＦＥＴ９０のチャンネル領域を形成するための半導体層とに対して走査線やゲート電極３ａをマスクとして、約０．１×１０１３／ｃｍ２〜約１０×１０１３／ｃｍ２のドーズ量で低濃度Ｐ型の不純物イオンを打ち込んで、走査線およびゲート電極３ａに対して自己整合的に低濃度ソース領域１ｂ、２ｂ、および低濃度ドレイン領域１ｃ、２ｃを形成する。ここでは、走査線やゲート電極３ａの真下に位置しているため、不純物イオンが導入されなかった部分は半導体層１ａ、２ａのままのチャンネル領域となる。
【００６７】
次に、走査線およびゲート電極３ａよりも幅が広く、かつ、半導体層６０５であるＮ型の周辺回路用ＭＯＳＦＥＴ９０のチャンネル領域を形成するための半導体層を覆うレジストマスクを形成し、この状態で、高濃度Ｐ型の不純物イオンを約０．１×１０１５／ｃｍ２〜約１０×１０１５／ｃｍ２のドーズ量で打ち込み、高濃度ソース領域１ｄ、２ｄ、およびドレイン領域１ｅ、２ｅを形成する。
尚、図示を省略するが、半導体層であるＰ型の周辺回路用ＭＯＳＦＥＴ３０、８０の側をレジストマスクで覆った状態でゲート電極３ａをマスクとして、半導体層６０５であるＮ型の周辺回路用ＭＯＳＦＥＴ９０のチャンネル領域を形成するための半導体層に対して、約０．１×１０１５／ｃｍ２〜約１０×１０１５／ｃｍ２のドーズ量で低濃度Ｎ型の不純物イオンを打ち込んだ後、ゲート電極３ａより幅の広いマスクを形成した状態で、半導体層６０５であるＮ型の周辺回路用ＭＯＳＦＥＴ９０のチャンネル領域を形成するための半導体層に対して高濃度Ｎ型の不純物イオンを約０．１×１０１５／ｃｍ２〜約１０×１０１５／ｃｍ２のドーズ量で打ち込んで、低濃度ソース領域、低濃度ドレイン領域、およびチャンネル領域を形成するとともに、高濃度ソース領域、および高濃度ドレイン領域を形成する。
【００６８】
次に、走査線３ａの表面側にＣＶＤ法などにより、シリコン酸化膜などからなる層間絶縁膜４１を形成した後、フォトリソグラフィ技術を用いてコンタクトホール８２、８３をそれぞれ形成する。
次に、層間絶縁膜４２の表面側に、データ線６ａ（ソース電極）などを構成するためのアルミニウム膜、チタン膜、タングステン膜、銅膜またはこれらの金属のいずれかを主成分とする合金膜からなる導電膜をスパッタ法などで約３００ｎｍ〜約８００ｎｍの厚さに形成した後、フォトリソグラフィ技術を用いてパターニングし、データ線６ａ、高電位線、低電位線、入力配線６１、８１、出力配線６２、８２を形成する。その結果、周辺回路部では、Ｐ型の周辺回路用ＭＯＳＦＥＴ３０、８０が完成する。
【００６９】
次に、データ線６ａなどの表面側にＣＶＤ法などにより、シリコン窒化膜あるいはアクリル樹脂などからなる層間絶縁膜４３を形成した後、フォトリソグラフィ技術を用いて、コンタクトホール８５を形成する。
しかる後に、再び図１から図６に示すように、画素電極９ａを所定パターンに形成した後、配向膜１６を形成する。その結果、ＭＯＳＦＥＴアレイ基板１０が完成する。
【００７０】
ここでは周辺回路部を、Ｎ型のＭＯＳＦＥＴとＰ型のＭＯＳＦＥＴによる相補型の回路で構成する例を示したが、Ｐ型のＭＯＳＦＥＴのみで周辺回路を構成する場合には、上記製造方法のうちＮ型トランジスタを形成する工程を削減すること以外はすべて同じ工程である。
本形態では、このようにして製造した第一の膜厚の薄いチャンネル領域を形成する半導体層６００が形成されている領域を画素部１０ａとして利用し、第二の膜厚の厚いチャンネル領域を形成する半導体層６０１、６０５が形成されている領域を周辺回路部として用いる。尚、チャンネル領域を形成する半導体層６００、６０１、６０５はメサエッチング分離やＬＯＣＯＳ分離などの素子分離、ここではメサエッチング分離し、しかる後にゲート絶縁膜２、ゲート電極３ａがそれぞれ形成され、最終的に画素スイッチング用のＭＯＳＦＥＴ８０、９０が作製される。
【００７１】
［電子機器への適用］
次に、本発明を適用した液晶装置２００を備えた電子機器の一例を、図１２および図１３を参照して説明する。
まず、図１２には、上記形態に係る液晶装置２００と同様に構成された液晶装置を備えた電子機器の構成をブロック図で示してある。
図１２において、電子機器が、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、液晶装置２００、クロック発生回路１００８、および電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄａｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、光ディスクなどのメモリ、テレビ信号の画信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、所定フォーマットの画像信号を処理して表示情報処理回路１００２に出力する。この表示情報出力回路１００２は、たとえば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、あるいはクランプ回路等の周知の各種処理回路を含んで構成され、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号ＣＬＫとともに駆動回路１００４に出力する。駆動回路１００４は、液晶装置２００を駆動する。電源回路１０１０は、上述の各回路に所定の電源を供給する。なお、液晶装置２００を構成するＭＯＳＦＥＴアレイ基板の上に駆動回路１００４を形成してもよく、それに加えて、表示情報処理回路１００２もＭＯＳＦＥＴアレイ基板の上に形成してもよい。
【００７２】
このような構成の電子機器としては、図１３を参照して後述する投射型液晶表示装置（液晶プロジェクタ）、マルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルなどを挙げることができる。
【００７３】
次に図１３を参照して、本実施形態の投射型カラー表示装置の全体構成、特に光学的な構成について説明する。ここに図１２は、投射型カラー表示装置の図式的断面図である。
図１３において、本実施形態における投射型カラー表示装置の一例たる液晶プロジェクタ１１００は、上述した駆動回路１００４がＭＯＳＦＥＴアレイ基板上に搭載された液晶装置２００を含む液晶モジュールを３個用意し、夫々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロイックミラー１１０８によって、ＲＧＢの３原色に対応する光成分Ｒ、Ｇ、Ｂに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂに夫々導かれる。この際特にＢ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにより夫々変調された３原色に対応する光成分は、ダイクロイックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。
【００７４】
なお、本発明は、上述した各実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴なう電気光学基板装置、電気光学装置及び電子機器もまた本発明の技術的範囲に含まれるものである。
また、上述した説明にあっては、電気光学装置を、液晶装置として説明したが、これに限るものではなく、エレクトロルミネッセンス（ＥＬ）、デジタルマイクロミラーデバイス（ＤＭＤ）、或いは、プラズマ発光や電子放出による蛍光等を用いた様々な電気光学素子を用いた電気光学装置および該電気光学装置を備えた電子機器に対しても適用可能であるということは言うまでもない。
【００７５】
【発明の効果】
以上説明したように、本発明では、画素スイッチング用のトランジスタを構成する第１の膜厚のチャンネル領域を形成する半導体層を薄くすることにより、光リーク電流を抑制している一方、周辺回路用のトランジスタを構成する第２の膜厚のチャンネル領域を形成する半導体層を厚くして、画素スイッチング用のトランジスタよりも耐電圧を高め、かつ、大きな電流を流せるようにしてある。このようにトランジスタの用途によって半導体層の厚さを変えてあるが、画素スイッチング用のトランジスタと、周辺回路用のトランジスタとは、チャンネルドープされた不純物イオンのドーズ量が等しく、閾値電圧が異なる。すなわち、不純物イオンのドーズ量を前記画素スイッチング用としてシビアに要求されるトランジスタの閾値電圧の最適化、ならびにリーク電流の低減を優先してある。それでも本発明では、トランジスタのチャンネル領域を形成する半導体層として単結晶半導体層を用いたため、トランジスタ特性が高いので、周辺回路用のトランジスタの閾値電圧が最適値からずれていても、周辺回路を十分、駆動することができる。それ故、本発明によれば、同一導電型の画素スイッチング用のトランジスタと周辺回路用のトランジスタとにおいて単結晶半導体層の膜厚を変えた場合でも、チャンネルドープを同時に行うことができるので、製造プロセス、製造工程の短縮化、ならびに設計の煩雑さを解消し、大幅な低コスト化を図ることができる。
【図面の簡単な説明】
【図１】電気光学装置において、ＭＯＳＦＥＴアレイ基板の画素部に形成された各画素の構成を示す平面図である。
【図２】（ａ）は、本発明を適用した電気光学装置に形成された各構成要素と共に対向基板の側から見た平面図であり、（ｂ）は（ａ）のＨ−Ｈ´の線に相当する位置で切断したときの断面図である。
【図３】電気光学装置の画素部において、マトリクス状に配置された複数の画素に形成された各種素子、配線などの等価回路図である。
【図４】電気光学装置において、ＭＯＳＦＥＴアレイ基板に形成された各画素の構成を示す平面図である。
【図５】図２に示す電気光学装置の画素部の一部を図４のＡ−Ａ′線に相当する位置で切断したときのＭＯＳＦＥＴアレイ基板と対向基板の断面図である。
【図６】図２に示す液晶装置の画素部と周辺回路部に形成したＭＯＳＦＥＴの平面図である。
【図７】（ａ）〜（ｄ）は、図１、図６に示す画素スイッチング用のＭＯＳＦＥＴと周辺回路用のＭＯＳＦＥＴにおいて、チャンネルドープを行う際の工程図、および図７の各Ａ−Ａ′線、およびＢ−Ｂ′線に相当する位置で切断したときのその際の不純物イオンの濃度の対数と平均注入深さとの関係をそれぞれ示すグラフである。
【図８】（ａ）〜（ｃ）は、図１、図６に示す画素スイッチング用のＭＯＳＦＥＴと周辺回路用のＭＯＳＦＥＴにおいて、図７に示したチャンネルドープ後に行う画素スイッチング用のＭＯＳＦＥＴのチャンネル領域を形成する半導体層の膜厚を変更する工程図、およびＣ−Ｃ′線に相当する位置で切断したときのその際の不純物イオンの濃度の対数と平均注入深さとの関係をそれぞれ示すグラフである。
【図９】（ａ）および（ｂ）は、図１、図６に示す画素スイッチング用のＭＯＳＦＥＴと周辺回路用のＭＯＳＦＥＴにおいて、図８のＤ−Ｄ′線、およびＥ−Ｅ′線に相当する位置で切断したときのその際の不純物イオンの濃度の対数と平均注入深さとの関係をそれぞれ示すグラフである。
【図１０】（ａ）および（ｂ）は、図１および図６に示す画素スイッチング用のＭＯＳＦＥＴと周辺回路用のＭＯＳＦＥＴにおける、図８の（ｂ）の工程図以降の製造方法を示す工程図である。
【図１１】（ａ）〜（ｅ）は、本発明に係る素子基板における貼り合せ工程における製造方法を示す工程図である。
【図１２】本発明に係る液晶装置を表示部として用いた電子機器の回路構成を示すブロック図である。
【図１３】本発明に係る液晶装置を用いた電子機器の一例としての投射型表示装置の光学系の構成を示す断面図である。
【符号の説明】
１ａ、６０１　画素部で画素スイッチング用の半導体層（第一の膜厚で第一の導電型のチャンネル領域を形成する半導体層）
１０　支持基板
３０　画素スイッチング用のＭＯＳＦＥＴ（ＭＯＳＦＥＴがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型はＰ型）
２ａ、６０１、６０５　周辺回路部で周辺回路用のチャンネル領域を形成する半導体層（第二の膜厚のチャンネル領域を形成する半導体層）
８０　周辺回路用のＭＯＳＦＥＴ（第二の膜厚のＭＯＳＦＥＴでＭＯＳＦＥＴがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型はＰ型）
９０　周辺回路用のＭＯＳＦＥＴ（第二の膜厚のＭＯＳＦＥＴでＭＯＳＦＥＴがＯＮした時のチャンネル領域を形成する半導体層の反転領域の導電型はＮ型）
２００　液晶装置
【図１】
2004111562.tif 000003
【図２】
2004111562.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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