(57)【要約】【課題】他の回路のサンプリング期間も、定電流源として機能する出力トランジスタのドレイン電位を一定に保つことができ、出力トランジスタのゲート電位のリークによる変化を抑えることが可能で、出力段の電流値バラツキのない、均一な電流源を得ることができ、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能な表示装置を提供する。【解決手段】自段のサンプルホールドが終了し、他段がサンプルホールド行っている期間に、たとえばサンプルホールドが終了した電流サンプルホールド回路１０３１−１は、リーク除去回路を作動させてＴＦＴ１２５−１によりはサンプリングされた電流Ｉｉｎに相当する定電流をノードＮＤ１２１−１に流すように構成する。【選択図】      図２
2004333594.tif 000002
【特許請求の範囲】
【請求項１】
映像信号が信号電流として供給される表示装置であって、
マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた信号電流が供給されるデータ線と、
上記データ線に対応して設けられ、入力映像信号電流をサンプルホールドする複数のサンプルホールド回路を有し、各サンプルホールド回路を順次動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、上記複数のサンプルホールド回路にサンプルホールドされた電流値を対応するデータ線に出力させる水平セレクタと、を有し、
上記各サンプルホールド回路は、
ソースが所定電位に接続された電界効果トランジスタと、
上記電界効果トランジスタのドレインとゲートとの間に接続された第１のスイッチと、
上記電界効果トランジスタのドレインと上記信号電流の供給線との間に接続された第２のスイッチと、
上記電界効果トランジスタのゲートと所定電位との間に接続されたキャパシタと、
サンプルホールド動作が終了し、他のサンプルホールド回路がサンプルホールド動作を行っている間に、サンプリングされた信号電流に相当する電流を上記電界効果トランジスタのドレインに供給するリーク除去回路と、を有する
表示装置。
【請求項２】
上記リーク除去回路は、所定電位と上記電界効果トランジスタのドレインとの間に接続されたダイオード接続されたトランジスタと第３のスイッチが直列に接続されている
請求項１記載の表示装置。
【請求項３】
映像信号が信号電流として供給される表示装置であって、
マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた信号電流が供給されるデータ線と、
上記データ線に対応して設けられ、入力映像信号電流をサンプルホールドする複数のサンプルホールド回路を有し、各サンプルホールド回路を順次動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、上記複数のサンプルホールド回路にサンプルホールドされた電流値を対応するデータ線に出力させる水平セレクタと、を有し、
上記各サンプルホールド回路は、
ソースが所定電位に接続された第１の電界効果トランジスタと、
ソースが上記第１の電界効果トランジスタのドレインに接続された第２の電界効果トランジスタと、
上記第２の電界効果トランジスタのドレインとゲートとの間に接続された第１のスイッチと、
上記第２の電界効果トランジスタのドレインと上記信号電流の供給線との間に接続された第２のスイッチと、
上記第１の電界効果トランジスタのドレインとゲートとの間に接続された第３のスイッチと、
上記第１の電界効果トランジスタのゲートと所定電位との間に接続された第１のキャパシタと、
上記第２の電界効果トランジスタのゲートと所定電位との間に接続された第２のキャパシタと、
サンプルホールド動作が終了し、他のサンプルホールド回路がサンプルホールド動作を行っている間に、サンプリングされた信号電流に相当する電流を上記第２の電界効果トランジスタのドレインに供給するリーク除去回路と、を有する
表示装置。
【請求項４】
上記リーク除去回路は、所定電位と上記第２の電界効果トランジスタのドレインとの間に接続されたダイオード接続されたトランジスタと第４のスイッチが直列に接続されている
請求項３記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ  ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置に関するものである。
【０００２】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。
このため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図９は、電流駆動方式を採用した有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図９に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、ドライブスキャナ（ＤＳＣＮ）５、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、ライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍ、およびドライブスキャナ５により選択駆動される駆動線ＤＳＬ１〜ＤＳＬｍ、を有する。
【０００５】
図１０は、図９の画素回路２ａの一構成例を示す回路図である。
【０００６】
図１０の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１〜ＴＦＴ１４、キャパシタＣ１１、発光素子である有機ＥＬ素子（ＯＬＥＤ）１５を有する。また、図１０において、ＤＴＬは入力信号が電流として伝播されるデータ線を示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）と呼ばれることがあり、図１０その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図１０ではＴＦＴ１１のソースが電源電位ＶＣＣ（電源電圧ＶＣＣの供給ライン）に接続され、発光素子１５のカソード（陰極）は接地電位ＧＮＤに接続されている。図１０の画素回路２ａの動作は以下の通りである。
【０００７】
入力信号（電流信号）ＳＩの書き込み時には、ＴＦＴ１２を非導通に保持した状態で、ＴＦＴ１３，ＴＦＴ１４を導通状態に保持する。
これにより、駆動（ドライブ）トランジスタであるＴＦＴ１１に信号電流に応じた電流が流れる。
このとき、ＴＦＴ１１のゲートとドレインは導通状態にあるＴＦＴ１３により電気的に接続されており、ＴＦＴ１１は飽和領域にて駆動している。
よって、下記式１に基づいて入力電流に相当するゲート電圧が書き込まれ、画素容量であるキャパシタＣ１１に保持される。
その後、ＴＦＴ１４を非導通状態に保持して、ＴＦＴ１２を導通状態に保持する。
これにより、入力信号電流に応じた電流がＴＦＴ１２と発光素子１５に流れ、発光素子１５はその電流値に応じた輝度で発光する。
上記のように、ＴＦＴ１４を導通させてデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
【０００８】
この画素回路２ａでは、ドライブトランジスタ１１のしきい値Ｖｔｈや移動度μのバラツキが補正される。
【０００９】
【数１】
Ｉｄｓ＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−｜Ｖｔｈ｜）２    …（１）
【００１０】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲート容量を、Ｗはゲート幅を、Ｌはゲート長を、ＶｇｓはＴＦＴ１１のゲート・ソース間電圧を、ＶｔｈはＴＦＴ１１のしきい値Ｖｔｈをそれぞれ示している。
【００１１】
この方式では、映像信号が電流値Ｉｉｎとしてパネルの水平セレクタ３に入力される。入力された電流信号は、水平セレクタ３にてサンプルホールドされ、全段がサンプルホールドされた後に、同時に画素が接続されたデータ線ＤＴＬに電流値が出力される。
【００１２】
図１１は、水平セレクタ３の要部の構成を示す回路図である。
水平セレクタ３は、図１１に示すように、画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１，ＤＴＬ２、〜、ＤＴＬｎに対応して設けられた、電流サンプルホールド回路３１−１，３１−２、〜、３１−ｎと、ｎチャネルＴＦＴからなる水平スイッチ（ＨＳＷ）３２−１，３２−２、〜、３２−ｎを有している。
【００１３】
電流サンプルホールド回路３１−１は、図１１に示すように、ＴＦＴ３３−１，ＴＦＴ３４−１、ＴＦＴ３５−１、キャパシタＣ３１−１、およびノードＮＤ３１−１，ＮＤ３２−１を有している。
同様に、電流サンプルホールド回路３１−１は、図１１に示すように、ＴＦＴ３３−２，ＴＦＴ３４−２、ＴＦＴ３５−２、キャパシタＣ３１−２、およびノードＮＤ３１−２，ＮＤ３２−２を有している。
そして、図示しないが、電流サンプルホールド回路３１−ｎは、ＴＦＴ３３−ｎ，ＴＦＴ３４−ｎ、ＴＦＴ３５−ｎ、キャパシタＣ３１−ｎ、およびノードＮＤ３１−ｎ，ＮＤ３２−ｎを有している。
【００１４】
この水平セレクタ３のサンプルホールド動作を、図１２（Ａ）〜（Ｍ）に関連付けて説明する。
なお、図１２（Ａ）のＳＨＳＷは水平スイッチの切換信号を示している。また、図１２（Ｈ）は第１列目のＴＦＴ３３−１のドレイン電位Ｖｄ３３１を、図１２（Ｉ）は第２列目のＴＦＴ３３−２のドレイン電位Ｖｄ３３２を、図１２（Ｊ）は第ｎ列目のＴＦＴ３３−ｎのドレイン電位Ｖｄ３３ｎを、図１２（Ｋ）は第１列目のキャパシタＣ１１−１の電位ＶＣ１１１を、図１２（Ｌ）は第２列目のキャパシタＣ１１−２の電位ＶＣ１１２を、図１２（Ｍ）は第ｎ列目のキャパシタＣ１１−ｎの電位ＶＣ１１ｎを、それぞれ示している。
【００１５】
図１２（Ａ）に示すように、切換信号ＳＨＳＷを低レベルとして全水平スイッチＨＳＷをオフさせた状態で、図１２（Ｂ），（Ｃ）に示すように、第１列目の電流サンプルホールド回路３１−１のＴＦＴ３４−１，３５−１が接続されたサンプルホールド線ＳＨＬ３１−１，３２−１を高レベルとして、ＴＦＴ３４−１，３５−１を導通状態とする（オンさせる）。
このとき、入力信号電流Ｉｉｎが電流サンプルホールド回路３１−１内に流れる。このとき、ＴＦＴ３３−１は、ＴＦＴ３４−１を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図１２（Ｋ）に示すように、キャパシタＣ３１−１に保持される。
所定のゲート電圧がキャパシタＣ３１−１に書き込まれた後に、サンプルホールド線ＳＨＬ３１−１を低レベルとしてＴＦＴ３４−１を非導通状態とし、その後にサンプルホールド線ＳＨＬ３２−１を低レベルとしてＴＦＴ３５−１を非導通状態とする。
【００１６】
次に、同様に、図１２（Ｄ），（Ｅ）に示すように、第２列目の電流サンプルホールド回路３１−２のＴＦＴ３４−２，３５−２が接続されたサンプルホールド線ＳＨＬ３１−２，３２−２を高レベルとして、ＴＦＴ３４−２，３５−２を導通状態とする（オンさせる）。
このとき、入力信号電流Ｉｉｎが電流サンプルホールド回路３１−２内に流れる。このとき、ＴＦＴ３３−２は、ＴＦＴ３４−２を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図１２（Ｌ）に示すように、キャパシタＣ３１−２に保持される。
所定のゲート電圧がキャパシタＣ３１−２に書き込まれた後に、サンプルホールド線ＳＨＬ３１−２を低レベルとしてＴＦＴ３４−２を非導通状態とし、その後にサンプルホールド線ＳＨＬ３２−２を低レベルとしてＴＦＴ３５−２を非導通状態とする。
以下、隣接サンプルホールド回路が順次動作してゆき、全ての回路に映像信号Ｉｉｎが点順次にサンプルホールドされる。
その後、図１２（Ａ）に示すように、水平スイッチＨＳＷが全段同時にオンされ、ＴＦＴ３３−１〜ＴＦＴ３３−ｎが定電流源として機能し、図１３に示すように、サンプルホールドされた電流値が各データ線ＤＴＬ１〜ＤＴＬｎに出力される。
【００１７】
【発明が解決しようとする課題】
しかしながら、上述した水平セレクタ３においては、定電流源として機能するＴＦＴ３３（−１〜−ｎ）のドレイン電位、特に、サンプルホールド動作が先に行われるＴＦＴ３３のドレイン電位が降下し、一定に保持することができないという不利益がある
この課題についてさらに詳細に説明する。
【００１８】
ここで、第１列目の電流サンプルホールド回路３１−１のサンプルホールド時の各ノードの電位を調べる。
電流サンプルホールド回路３１−１では、図１４（Ａ）に示すように、ＴＦＴ３５−１が非導通状態に保持されて入力電流Ｉｉｎがサンプルホールドされる。この期間中、ＴＦＴ３３−１はオンし続けているために、ＴＦＴ３３−１のドレイン電位（ＮＤ３１−１の電位）は供給源がなくなり、接地電位ＧＮＤレベルまで下降してしまう。
このときＴＦＴ３４−１に注目する。ＴＦＴ３４−１はオフしており、キャパシタＣ３１−１には電流Ｉｉｎに相当するゲート電位が保持されている。
【００１９】
しかしながら、ノードＮＤ３１−１の電位が接地電位ＧＮＤレベルまで落ちることで、ＴＦＴ３４−１には、図１４（Ｂ）に示すように、ドレイン・ソース間電圧Ｖｄｓが印加されてしまい、ＴＦＴ３４−１にはリーク電流が流れる。このリーク電流がキャパシタＣ３１−１から流れ出すことで、ＴＦＴ３３−１のゲート電圧は減少してしまう。これにより、ＴＦＴ３３−１のゲート・ソース間電圧Ｖｇｓはサンプルホールド時よりも減少してしまい、その後水平スイッチＨＳＷがオンして飽和領域になったとしても、電流Ｉｉｎより小さい電流値しか流れなくなってしまう。このリーク量はリーク時間に比例する。
【００２０】
サンプルホールド回路は前述したように点順次にて動作するので、スキャン開始部とスキャン終了部とでは、各容量にゲート電位が保持されている時間が異なる。すなわち、図１２（Ｋ）〜（Ｌ）に示すように、スキャン開始部では終了部に比べて保持時間が長くなる。
そのため、スキャン開始部ではリーク時間も長くなり、ゲート電圧降下量がスキャン終了部に比べて大きくなる。つまり、画面全体に単色のラスター表示をしたとしても、図１５に示すように、スキャン終了部に向かって輝度がグラデーションしてしまう。
特に、有機ＥＬ等を駆動するＴＦＴではリーク電流が高いために、この問題は顕著に現れる。
【００２１】
この問題点は有機ＥＬに関わらず、電流のサンプルを行う場面ではどんな時も問題となる。
たとえば、電流を点順次にてサンプリングし、一括で出力する場合には同様の理由でサンプリング開始部と終了部とで出力の電流値が異なってしまう。
【００２２】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、他の回路のサンプリング期間も、定電流源として機能する出力トランジスタのドレイン電位を一定に保つことができ、出力トランジスタのゲート電位のリークによる変化を抑えることが可能で、出力段の電流値バラツキのない、均一な電流源を得ることができ、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能な表示装置を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、映像信号が信号電流として供給される表示装置であって、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた信号電流が供給されるデータ線と、上記データ線に対応して設けられ、入力映像信号電流をサンプルホールドする複数のサンプルホールド回路を有し、各サンプルホールド回路を順次動作さて。全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、上記複数のサンプルホールド回路にサンプルホールドされた電流値を対応するデータ線に出力させる水平セレクタと、を有し、上記各サンプルホールド回路は、ソースが所定電位に接続された電界効果トランジスタと、上記電界効果トランジスタのドレインとゲートとの間に接続された第１のスイッチと、上記電界効果トランジスタのドレインと上記信号電流の供給線との間に接続された第２のスイッチと、上記電界効果トランジスタのゲートと所定電位との間に接続されたキャパシタと、サンプルホールド動作が終了し、他のサンプルホールド回路がサンプルホールド動作を行っている間に、サンプリングされた信号電流に相当する電流を上記電界効果トランジスタのドレインに供給するリーク除去回路と、を有する。
【００２４】
好適には、上記リーク除去回路は、所定電位と上記電界効果トランジスタのドレインとの間に接続されたダイオード接続されたトランジスタと第３のスイッチが直列に接続されている。
【００２５】
好適には、映像信号が信号電流として供給される表示装置であって、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた信号電流が供給されるデータ線と、上記データ線に対応して設けられ、入力映像信号電流をサンプルホールドする複数のサンプルホールド回路を有し、各サンプルホールド回路を順次動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、上記複数のサンプルホールド回路にサンプルホールドされた電流値を対応するデータ線に出力させる水平セレクタと、を有し、上記各サンプルホールド回路は、ソースが所定電位に接続された第１の電界効果トランジスタと、ソースが上記第１の電界効果トランジスタのドレインに接続された第２の電界効果トランジスタと、上記第２の電界効果トランジスタのドレインとゲートとの間に接続された第１のスイッチと、上記第２の電界効果トランジスタのドレインと上記信号電流の供給線との間に接続された第２のスイッチと、上記第１の電界効果トランジスタのドレインとゲートとの間に接続された第３のスイッチと、上記第１の電界効果トランジスタのゲートと所定電位との間に接続された第１のキャパシタと、上記第２の電界効果トランジスタのゲートと所定電位との間に接続された第２のキャパシタと、サンプルホールド動作が終了し、他のサンプルホールド回路がサンプルホールド動作を行っている間に、サンプリングされた信号電流に相当する電流を上記第２の電界効果トランジスタのドレインに供給するリーク除去回路と、を有する。
【００２６】
好適には、上記リーク除去回路は、所定電位と上記第２の電界効果トランジスタのドレインとの間に接続されたダイオード接続されたトランジスタと第４のスイッチが直列に接続されている。
【００２７】
本発明によれば、たとえば第１列目のサンプルホールド回路の第１および第２のスイッチを導通状態とする（オンさせる）。
このとき、入力信号電流がサンプルホールド回路内に流れる。このとき、電界効果トランジスタは、第１のスイッチを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、キャパシタに保持される。
所定のゲート電圧がキャパシタに書き込まれた後に、たとえば第１のスイッチを非導通状態とし、その後に第２のスイッチを非導通状態とする。
次に、同様に、第２列目のサンプルホールド回路の第１および第２のスイッチを導通状態とする（オンさせる）。
このとき、入力信号電流が第２列目のサンプルホールド回路内に流れる。このとき、電界効果トランジスタは、第１のスイッチを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、キャパシタに保持される。
所定のゲート電圧がキャパシタに書き込まれた後に、たとえば第１のスイッチを非導通状態とし、その後に第２のスイッチを非導通状態とする。
【００２８】
以下、隣接サンプルホールド回路が順次動作してゆき、全ての回路に映像信号が点順次にサンプルホールドされる。
そして、自段のサンプルホールドが終了し、他段がサンプルホールドを行っている期間に、たとえばサンプルホールドが終了したサンプルホールド回路は、第３のスイッチを導通状態とする。
すると、ダイオード接続されているトランジスタは、電界効果トランジスタを含む定電流源に従った電流Ｉｉｎが流れる。ここでは定電流源には入力電流がサンプルホールドされているので、ダイオード接続されているトランジスタと、定電流源を構成する電界効果トランジスタには電流Ｉｉｎが流れる。
このとき、ダイオード接続されたトランジスタにはサンプリングされた電流Ｉｉｎに相当する定電流が流れる。トランジスタは飽和領域にて動作するので、このトランジスタのゲート電圧（ドレイン電圧）は式１に基づき動作点が決定される。このゲート電位は電界効果トランジスタのドレイン電位と等しくなる。
ここで、電界効果トランジスタのドレイン電位が電界効果トランジスタのゲート電圧になるべく等しくなるようにダイオード接続されたトランジスタサイズの設計を行うことで、第１のスイッチを構成するたとえばトランジスタのソースとドレインの電圧差を抑制することができる。
以上より、電流の点順次サンプリングにおいても、スキャン開始と終了部ブロックとでリーク量を殆ど変わらなくでき、均一な出力電流を得ることができる（。
その後、全サンプルホールド回路の電界効果トランジスタが定電流源として機能し、サンプルホールドされた電流値が各データ線に並列的に出力される。
これにより、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能となる。
【００２９】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００３０】
第１実施形態
図１は、本第１の実施形態に係る電流駆動方式を採用した有機ＥＬ表示装置の構成例を示すブロック図である。
図２は、図１の有機ＥＬ表示装置において本実施形態に係る画素回路および水平セレクタの具体的構成を示す回路図である。
【００３１】
この表示装置１００は、図１および図２に示すように、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、水平セレクタ１０３により選択され輝度情報に応じたデータ信号が電流信号として順次に供給されるデータ線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍを有する。
【００３２】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１においては図面の簡単化のために２×３のマトリクス状に配列した例を示している。
また、図２においては図面に簡単化のために、水平セレクタ１０３は、第１列と第２列目の電流サンプルホールド回路と水平スイッチＨＳＷのみを記載しているが第ｎ列目まで同様の構成を有する電流サンプルホールド回路が各ＤＴＬ１０１〜ＤＴＬ１０ｎに対応して配置される。
また、図２においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００３３】
本第１の実施形態に係る画素回路１０１は、図２に示すように、ｐチャネルＴＦＴ１１１〜ＴＦＴ１１４、キャパシタＣ１１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１５、第１のノードＮＤ１１１、および第２のノードＮＤ１１２を有する。
また、図２において、ＤＴＬ１０１はデータ線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１は駆動線、ＳＨＬサンプルホールド線をそれぞれ示している。
【００３４】
画素回路１０１において、電源電位ＶＣＣと接地電位ＧＮＤとの間にＴＦＴ１１１、第１のノードＮＤ１１１、ＴＦＴ１１２、および発光素子１１５が直列に接続されている。
具体的には、ドライブトランジスタとしてのＴＦＴ１１１のソースが電源電圧ＶＣＣの供給ラインに接続され、ドレインが第１のノードＮＤ１１１に接続されている。ＴＦＴ１１２のソースが第１のノードＮＤ１１１に接続され、ドレインが発光素子１１５のアノードに接続され、発光素子１１５のカソードが接地電位ＧＮＤに接続されている。そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続され、ＴＦＴ１１２のゲートが第２の制御線としての駆動線ＤＳＬ１０１に接続されている。
第１のノードＮＤ１１１と第２のノードＮＤ１１２とに、ＴＦＴ１１３ソース・ドレインが接続され、ＴＦＴ１１３のゲートが走査線ＷＳＬ１０１に接続されている。
キャパシタＣ１１１の第１電極が第２のノードＮＤ１１２に接続され、第２電極が電源電位ＶＣＣに接続されている。
データ線ＤＴＬ１０１と第２のノードＮＤ１１２とにＴＦＴ１１４のソース・ドレインが接続され、ＴＦＴ１１４のゲートが走査線ＷＳＬ１０１に接続されている。
【００３５】
水平セレクタ１０３は、図２に示すように、画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１０１，ＤＴＬ０１２、〜、ＤＴＬ１０ｎに対応して設けられた、電流サンプルホールド回路１０３１−１，１０３１−２、〜、１０３１−ｎと、ｎチャネルＴＦＴからなる水平スイッチ（ＨＳＷ）１０３２−１，１０３２−２、〜、１０３２−ｎを有している。
【００３６】
電流サンプルホールド回路３１−１は、図２に示すように、ｎチャネルＴＦＴ１２１−１〜ＴＦＴ１２４−１、ｐチャネルＴＦＴ１２５−１、キャパシタＣ１２１−１、およびノードＮＤ１２１−１，ＮＤ１２２−１を有している。
【００３７】
電流サンプルホールド回路１０３１−２は、図２に示すように、ｎチャネルＴＦＴ１２１−２〜ＴＦＴ１２４−２、ｐチャネルＴＦＴ１２５−２、キャパシタＣ１２１−２、およびノードＮＤ１２１−２，ＮＤ１２２−２を有している。
そして、図示しないが、電流サンプルホールド回路１０３１−ｎは、ｎチャネルＴＦＴ１２１−ｎ〜ＴＦＴ１２４−ｎ、ｐチャネルＴＦＴ１２５−ｎ、キャパシタＣ１２１−ｎ、およびノードＮＤ１２１−ｎ，ＮＤ１２２−ｎを有している。
ＴＦＴ１２１（−１〜−ｎ）が本発明に係る電界効果トランジスタを構成し、ＴＦＴ１２２（−１〜−ｎ）が第１のスイッチを構成し、ＴＦＴ１２３（−１〜−ｎ）が第２のスイッチを構成し、ＴＦＴ１２４（−１〜−ｎ）が第３のスイッチを構成し、ＴＦＴ１２５（−１〜−ｎ）がダイオード接続されたトランジスタを構成する。
【００３８】
電流サンプルホールド回路１０３１−１において、ＴＦＴ１２１−１のソースが接地電位ＧＮＤに接続され、ドレインがノードＮＤ１２１−１に接続され、ゲートがノードＮＤ１２２−１に接続されている。ノードＮＤ１２１−１とノードＮＤ１２２−１とにＴＦＴ１２２−１のソース・ドレインがそれぞれ接続されている。ＴＦＴ１２２−１のゲートがサンプルホールド線ＳＨＬ１２１−１に接続されている。
キャパシタＣ１２１−１の第１電極がノードＮＤ１２２−１に接続され、第２電極が接地電位ＧＮＤに接続されている。
ノードＮＤ１２１−１と入力電流信号の供給線ＩＳＬ１０１とにＴＦＴ１２３のソース・ドレインがそれぞれ接続されている。ＴＦＴ１２３のゲートがサンプルホールド線ＳＨＬ１２２−１に接続されている。
また、ＴＦＴ１２５のソースが電源電圧ＶＣＣの供給ラインに接続され、ＴＦＴ１２５のゲートとドレイン同士が接続されている。すなわち、ＴＦＴ１２５はダイオード接続されている。
そして、ＴＦＴ１２５のゲートとドレインの接続点とノードＮＤ１２１とにＴＦＴ１２４のソース・ドレインがそれぞれ接続され、ＴＦＴ１２４のゲートがサンプルホールド線ＳＨＬ１２３−１に接続されている。
また、ノードＮＤ１２１が水平スイッチ１０３２−１に接続されている。
【００３９】
そして、ＴＦＴ１２４とＴＦＴ１２５により本発明に係るリーク除去回路が構成されている。
【００４０】
なお、他の電流サンプルホールド回路１０３１−２〜１０３１−ｎの接続形態は、上述した電流サンプルホールド回路１０３１−１と同様に行われることから、ここではその詳細は省略する。
【００４１】
次に、上記構成の動作を、水平セレクタの動作を中心に、図３（Ａ）〜（Ｏ）に関連付けて説明する。
【００４２】
なお、図３（Ａ）のＳＨＳＷは水平スイッチの切換信号を示している。また、図３（Ｊ）は第１列目のＴＦＴ１２１−１のドレイン電位Ｖｄ１２１１を、図３（Ｋ）は第２列目のＴＦＴ１２１−２のドレイン電位Ｖｄ１２１２を、図３（Ｌ）は第ｎ列目のＴＦＴ１２１−ｎのドレイン電位Ｖｄ１２１ｎを、図３（Ｍ）は第１列目のキャパシタＣ１１−１の電位ＶＣ１２１１を、図３（Ｎ）は第２列目のキャパシタＣ１１−２の電位ＶＣ１２１２を、図３（Ｏ）は第ｎ列目のキャパシタＣ１１−ｎの電位ＶＣ１２１ｎを、それぞれ示している。
【００４３】
図３（Ａ）に示すように、切換信号ＳＨＳＷを低レベルとして全水平スイッチＨＳＷをオフさせた状態で、図３（Ｂ），（Ｃ）に示すように、第１列目の電流サンプルホールド回路１０３１−１のＴＦＴ１２２−１，１２３−１が接続されたサンプルホールド線ＳＨＬ１２１−１，１２２−１を高レベルとして、ＴＦＴ１２２−１，１２３−１を導通状態とする（オンさせる）。
このとき、入力信号電流Ｉｉｎが電流サンプルホールド回路１０３１−１内に流れる。このとき、ＴＦＴ１２１−１は、ＴＦＴ１２２−１を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図３（Ｍ）に示すように、キャパシタＣ１２１−１に保持される。
所定のゲート電圧がキャパシタＣ１２１−１に書き込まれた後に、サンプルホールド線ＳＨＬ１２１−１を低レベルとしてＴＦＴ１２２−１を非導通状態とし、その後にサンプルホールド線ＳＨＬ１２２−１を低レベルとしてＴＦＴ１２３−１を非導通状態とする。
【００４４】
次に、同様に、図３（Ｄ），（Ｅ）に示すように、第２列目の電流サンプルホールド回路１０３１−２のＴＦＴ１２２−２，１２３−２が接続されたサンプルホールド線ＳＨＬ１２１−２，１２２−２を高レベルとして、ＴＦＴ１２２−２，１２３−２を導通状態とする（オンさせる）。
このとき、入力信号電流Ｉｉｎが電流サンプルホールド回路１０３１−２内に流れる。このとき、ＴＦＴ１２１−２は、ＴＦＴ１２２−２を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図３（Ｎ）に示すように、キャパシタＣ１２１−２に保持される。
所定のゲート電圧がキャパシタＣ１２１−２に書き込まれた後に、サンプルホールド線ＳＨＬ１２１−２を低レベルとしてＴＦＴ１２２−２を非導通状態とし、その後にサンプルホールド線ＳＨＬ１２２−２を低レベルとしてＴＦＴ１２３−２を非導通状態とする。
【００４５】
以下、隣接サンプルホールド回路が順次動作してゆき、全ての回路に映像信号Ｉｉｎが点順次にサンプルホールドされる。
【００４６】
本実施形態では、自段のサンプルホールドが終了し、他段がサンプルホールド行っている期間に、たとえばサンプルホールドが終了した電流サンプルホールド回路１０３１−１は、図３（Ｈ）に示すように、サンプルホールド線ＳＨＬ１２３−１を高レベルとしてＴＦＴ１２４を導通状態とする。
すると、ＴＦＴ１２５−１は、ゲートとドレインが接続されているので、定電流源ＴＦＴ１２１−１に従った電流が流れる。ここでは定電流源ＴＦＴ１２１−１には入力電流Ｉｉｎがサンプルホールドされているので、ＴＦＴ１２５−１とＴＦＴ１２１−１には電流Ｉｉｎが流れる。
【００４７】
このときの、ＴＦＴ１２１−１のドレイン電圧であるノードＮＤ１２１の電位について考察する。
上述したように、ＴＦＴ１２５−１にはサンプリングされた電流Ｉｉｎに相当する定電流が流れる。ＴＦＴ１２５−１は飽和領域にて動作するので、ＴＦＴ１２５−１のゲート電圧（ドレイン電圧）は式１に基づき動作点が決定される。このゲート電位はノードＮＤ１２１の電位と等しくなる。
ここで、ノードＮＤ１２１の電位がＴＦＴ１２１−１のゲート電圧になるべく等しくなるようにＴＦＴ１２５−１のサイズ設計を行う（ただしＴＦＴ１２１−１は飽和領域で駆動する）ことで、ＴＦＴ１２２−１のソースとドレインの電圧差を抑制することができる。
この電圧差が少なければ、ＴＦＴ１２２−１のリーク量は大幅に抑制することができ、図３（Ｍ）〜（Ｏ）に示すように、リークによるＴＦＴ１２１−１のゲート電圧の降下を抑えられる。
以上より、電流の点順次サンプリングにおいても、スキャン開始と終了部ブロックとでリーク量の殆ど変わらなくでき、均一な出力電流を得ることができる（。
その後、図３（Ａ）に示すように、水平スイッチＨＳＷが全段同時にオンされ、ＴＦＴ１２１−１〜ＴＦＴ１２１−ｎが定電流源として機能し、サンプルホールドされた電流値が各データ線ＤＴＬ１０１〜ＤＴＬ１０ｎに出力される。
これにより、図４に示すように、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能となる。
【００４８】
また、画素回路１０１において、入力信号（電流信号）ＳＩの書き込み時には、駆動線ＤＳＬ１０１を高レベルとしてＴＦＴ１１２を非導通に保持した状態で、走査線ＷＳＬ１０１を低レベルとしてＴＦＴ１１３，ＴＦＴ１１４を導通状態に保持する。
これにより、ドライブトランジスタであるＴＦＴ１１１に信号電流に応じた電流が流れる。
このとき、ＴＦＴ１１１のゲートとドレインは導通状態にあるＴＦＴ１１３により電気的に接続されており、ＴＦＴ１１１は飽和領域にて駆動している。
よって、上記式１に基づいて入力電流に相当するゲート電圧が書き込まれ、画素容量であるキャパシタＣ１１１に保持される。
その後、ＴＦＴ１１４を非導通状態に保持して、ＴＦＴ１２を導通状態に保持する。
これにより、入力信号電流に応じた電流がＴＦＴ１１２と発光素子１１５に流れ、発光素子１１５はその電流値に応じた輝度で発光する。
【００４９】
本第１の実施形態によれば、自段のサンプルホールドが終了し、他段がサンプルホールド行っている期間に、たとえばサンプルホールドが終了した電流サンプルホールド回路１０３１−１は、リーク除去回路を作動させてＴＦＴ１２５−１によりはサンプリングされた電流Ｉｉｎに相当する定電流をノードＮＤ１２１−１に流すように構成したことから、他の回路のサンプリング期間も、定電流源として機能する出力トランジスタＴＦＴ１２１のドレイン電位を一定に保つことができ、出力トランジスタのゲート電位のリークによる変化を抑えることが可能となる。
その結果、出力段の電流値バラツキのない、均一な電流源を得ることができ、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することができる。
【００５０】
第２実施形態
図５は、本第２の実施形態に係る電流駆動方式を採用した有機ＥＬ表示装置の構成例を示すブロック図である。
【００５１】
本第２の実施形態が上述した第１の実施形態と異なる点は、ＴＦＴ１２１，１２２とキャパシタＣ１２１からなる定電流源回路に、さらにｎチャネルＴＦＴ１２６，１２７、およびキャパシタＣ１２２による定電流源回路を、ノードＮＤ１２１と接地電位ＧＮＤ間にカスコード接続（２段直列接続）したことにある。
【００５２】
ここでは、電流サンプルホールド回路１０３１−１Ａを例に説明する。他の電流サンプルホールド回路１０３１−２Ａ〜１０３１−ｎＡは電流サンプルホールド回路１０３１−１Ａと同様の構成であることからここでの説明は省略する。
【００５３】
電流サンプルホールド回路１０３１−１Ａにおいては、第２の電界効果トランジスタとしてのＴＦＴ１２１−１のソースが接地電位ＧＮＤの代わりにノードＮＤ１２３−１に接続され、第１の電界効果トランジスタとしてのＴＦＴ１２６−１のドレインがノードＮＤ１２３−１に接続され、ＴＦＴ１２６−１のソースが接地電位ＧＮＤに接続されている。ＴＦＴ１２６−１のゲートがノードＮＤ１２４−１に接続されている。
そして、ノードＮＤ１２３−１とノードＮＤ１２４−１とに第３のスイッチとしてのＴＦＴ１２７−１のソース・ドレインがそれぞれ接続され、ＴＦＴ１２７−１のゲートがサンプルホールド線ＳＨＬ１２４−１に接続されている。
第２のキャパシタＣ１２２−１の第１電極がノードＮＤ１２４−１に接続され、第２電極が接地電位ＧＮＤに接続されている。
本第２の実施形態においては、ＴＦＴ１２４（−１〜−ｎ）が本発明の第４のスイッチを構成する。
【００５４】
図５の電流サンプルホールド回路１０３１−１Ａにおいては、サンプルホールド線ＳＨＬ１２１−１，ＳＨＬ１２２−１，ＳＨＬ１２７−１を高レベルとしてＴＦＴ１２２−１，１２３−１，１２７−１を導通状態とする。
ＴＦＴ１２３−１が導通状態となったことに伴い、信号電流Ｉｉｎが電流サンプルホールド回路１０３１−１Ａ内に流れる。
このとき、ＴＦＴ１２１−１は、ＴＦＴ１２２−１を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は前述した式１に基づいて決定され、キャパシタＣ１２１−１に保持される。
同様に、ＴＦＴ１２１−１を介してノードＮＤ１２３−１に電流が供給され、このとき、ＴＦＴ１２６−１は、ＴＦＴ１２７−１を介して飽和領域にて動作する。そのゲート電圧は前述した式１に基づいて決定され、キャパシタＣ１２２−１に保持される。
このように、所定のゲート電圧がキャパシタＣ１２１−１、およびＣ１２２−１に書き込まれた後に、サンプルホールド線ＳＨＬ１２７−１を低レベルとしてＴＦＴ１２７−１を非導通状態とし、次に、サンプルホールド線ＳＨＬ１２２−１を低レベルとしてＴＦＴ１２２−１を非導通状態とした後に、サンプルホールド線ＳＨＬ１２３−１を低レベルとしてＴＦＴ１２３−１を非導通状態とする。
そして、ＴＦＴ１２３−１を非導通状態とした後、サンプルホールド線ＳＨＬ１２３−１を高レベルとしてＴＦＴ１２８を導通状態とする。
この回路には電流Ｉｉｎが流れるが、ＴＦＴ１２５−１のゲート電圧（ドレイン電圧）は電流Ｉｉｎに相当する電圧になる。この場合、ＴＦＴ１２−１１とＴＦＴ１２６−１とは飽和領域で駆動できるようにＴＦＴ１２５−１のサイズ設計を行う。
【００５５】
ここでＴＦＴ１２１−１の動作点について考察する。
ＴＦＴ１２４−１が導通状態となると、ＴＦＴ１２１−１のドレイン電圧（Ｂ）はＴＦＴ１２５−１のドレイン電圧に等しくなってしまい、図６に示すように、ＴＦＴ１２１−１のソース・ドレイン間電圧Ｖｄｓは増加し（Ｖｉｎ→Ｖｉｎ’）、流れる電流値はアーリ効果分であるΔＩｄｓだけ増加する。
しかしながら、ＴＦＴ１２６−１を含む定電流源は電流Ｉｉｎを流し続けるので、ＴＦＴ１２１−１のソース電圧は電流Ｉｉｎに相当する電流値を得るために増加する。しかし、ＴＦＴ１２１−１のソース電圧の変化による電流値の変化は式１に従い二乗で効くので、このソース電位は殆ど変化しない。
図６では、この変化した後のＴＦＴ１２１−１のドレイン電圧（Ｖｄ）−ドレイン電流（Ｉｄ）曲線を破線で示している。
【００５６】
ここで、ＴＦＴ１２１−１のソース電位はＴＦＴ１２６−１のドレイン電位（Ａ）と同電位である。よって、カスコード接続を行っている場合はＴＦＴ１２６−１のドレイン電圧は、電流Ｉｉｎを書き込んだときの値、つまりＴＦＴ１２６−１のゲート電圧と殆ど等しい値を有する。
これにより、ＴＦＴ１２７−１のソース・ドレイン電圧はほぼ０Ｖとなり、リーク電流によるＴＦＴ１２６−１のゲート電圧の降下を大幅に抑えることができる。
【００５７】
以上より、有機ＥＬ等でのシェーディングや、電流の点順次サンプルホールド回路において、本実施形態のように、トランジスタの動作点サイズ設計を行うことなく、ばらつきのない電流出力が得られる。
なお、本方式では、リーク除去の回路トランジスタ１２５はｐチャネルとしてあるが、ｎチャネルのトランジスタをダイオード接続させたものでもよい。
【００５８】
上述した実施形態においては、画素回路１０２を構成するＴＦＴを全てｐチャネルとしたが、駆動トランジスタとしてのＴＦＴ１１１の他のスイッチとして機能するＴＦＴ１１２，１１３，１１４は、図７に示すように、ｎチャネルＴＦＴであっても、ＣＭＯＳであってもよい。
また、上述した実施形態においては、水平セレクタ１０３の電流サンプルホールド回路１０３１−１〜１０３１−ｎのスイッチとして機能するＴＦＴ１２２（−１〜−ｎ）〜１２４（−１〜−ｎ）は、図７に示すようにｐチャネルＴＦＴであってもよい。
【００５９】
さらに、上述した実施形態では、画素回路１０２を構成するＴＦＴを全てｐチャネルとしたが、駆動トランジスタとしてのＴＦＴ１１１、スイッチとして機能するＴＦＴ１１２，１１３，１１４の全てのＴＦＴを、図８に示すように、ｎチャネルＴＦＴで構成することも可能である。
当然、ＲＬ発光素子１１５との接続はアノード接続であってもカソード接続であってもよい。
この場合、電流サンプルホールド回路１０３１−１〜１０３１−ｎのドライブトランジスタの極性は、図８に示すようにｐチャネルである必要がある。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、他の回路のサンプリング期間も、定電流源として機能する出力トランジスタのドレイン電位を一定に保つことができ、出力トランジスタのゲート電位のリークによる変化を抑えることができる。
ホールド期間中のリークを除去することで、ホールド時間差による出力電流値のバラツキを抑制することができ、均一な定電流源を形成できる。
さらに、サンプルホールド回路にカスコード接続を用いることで、このバラツキ量を殆ど完全に抑制することができる。
上記のバラツキ抑制の効果は、リーク電流の大きなＴＦＴにおいて顕著である。そのため、ＴＦＴを用いた電流駆動の有機ＥＬディスプレイでの高ユニフォーミティを持つ画質を得ることができる。
【図面の簡単な説明】
【図１】本発明に係る有機ＥＬ表示装置の構成を示すブロック図である。
【図２】図１の有機ＥＬ表示装置において本実施形態に係る画素回路の具体的な構成を示す回路図である。
【図３】本第１の実施形態に係る動作を説明するためのタイミングチャートである。
【図４】本第１の実施形態の利点を説明するための図である。
【図５】本第２の実施形態に係る電流駆動方式を採用した有機ＥＬ表示装置の構成例を示すブロック図である。
【図６】本第２の実施形態の動作を説明するための図である。
【図７】画素回路および電流サンプルホールド回路の他の構成例を示す回路図である。
【図８】画素回路および電流サンプルホールド回路のさらに他の構成例を示す回路図である。
【図９】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図１０】図９の画素回路の一構成例を示す回路図である。
【図１１】図９の水平セレクタの要部の具体的な構成を示す回路図である。
【図１２】図１１の回路の動作を説明するためのタイミングチャートである。
【図１３】図１１の回路の動作を説明するための図である。
【図１４】図１１の回路の課題を説明するための図である。
【図１５】図１１の回路の課題を説明するための図である。
【符号の説明】
１００…表示装置、１０１…画素回路（ＰＸＬＣ）、１０２…画素アレイ部、１０３，１０３Ａ…水平セレクタ（ＨＳＥＬ）、１０３１−１〜１０３１−ｎ…電流サンプルホールド回路、１０４…ライトスキャナ（ＷＳＣＮ）、１０５…ドライブスキャナ（ＤＳＣＮ）、１１１〜１１４…ＴＦＴ、１１５…発光素子、１２１（−１〜ｎ）〜１２７（−１〜ｎ）…ＴＦＴ、ＤＴＬ１０１〜ＤＴＬ１０ｎ…データ線、ＷＳＬ１０１〜ＷＳ１０ｍ…走査線、ＤＳＬ１０１〜ＤＳＬ１０ｍ…駆動線、ＡＬＺ１０１〜ＡＬＺ１０ｍ…オートゼロ線、ＩＳＬ１０１…信号電流の供給線、ＳＨＬ，ＳＨＬ１２１（−１〜ｎ）〜１２４（−１〜ｎ）…サンプルホールド線。
【図１】
2004333594.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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