(57)【要約】【課題】従来のディジタル回路及びアナログ・ディジタル回路を含む半導体集積回路では、ディジタル回路のトランジスタのスイッチング動作に伴うピーク電流によって高周波の電源ノイズが発生する。この対策として、半導体集積回路外の実装基板上のバイパスコンデンサを設けることが一般的であった。しかし、このような対策では実装基板上の電源配線のループが大きくなってしまって、ループのＬ成分，Ｒ成分によりバイパスコンデンサの効果が低下する。【解決手段】入力／出力バッファ２，３が接続された電源配線１１及びグランド配線１２が周囲を取り囲むように形成されており、各層間に絶縁膜が介装された多層構成の半導体集積回路において、入力／出力バッファ２，３間の部分の電源配線１１とグランド配線１２とを、各層間の絶縁膜を介して交互に積層状態となるように形成して容量として機能させる。【選択図】        図１
2004228523.tif 000002
【特許請求の範囲】
【請求項１】
入力バッファ及び出力バッファが接続された電源配線及びグランド配線が周囲を取り囲むように形成されており、各層間に絶縁膜が介装された多層構成の半導体集積回路において、
前記入力バッファと出力バッファと間の部分の前記電源配線とグランド配線とを、各層間の前記絶縁膜を介して交互に積層状態となるように形成して容量として機能させるようにしてあることを特徴とする半導体集積回路。
【請求項２】
アナログ及びディジタルまたはいずれか一方の回路ブロックを含み、前記回路ブロック用の電源配線及びグランド配線が周囲を取り囲むように形成されており、各層間に絶縁膜が介装された多層構成の半導体集積回路において、
前記電源配線とグランド配線とを、各層間の前記絶縁膜を介して交互に積層状態となるように形成して容量として機能させるようにしてあることを特徴とする半導体集積回路。
【請求項３】
前記電源配線とグランド配線との積層数及び積層状態となる面積に応じて所望の容量値が設定されるようにしてあることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
各層に２本のメタル配線が並列されており、各層間に絶縁膜が介装された多層構成のメタル配線を有する半導体集積回路において、
各層の積層方向に重畳する領域内で、２本のメタル配線を各層で交互に一部を他の部分から切り離し、それぞれの切り離された部分を同一層の他方のメタル配線に接続してあることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は２層以上の多層金属配線プロセスで作成されたディジタル及び／又はアナログ半導体集積回路に関し、より具体的には、各層の電源配線とグランド配線とを交互に交差させて積層状態とすることにより容量を形成した半導体集積回路に関する。
【０００２】
【従来の技術】
従来のディジタル回路及びアナログ・ディジタル混載回路を含む半導体集積回路では、ディジタル回路のトランジスタのスイッチング動作に伴うピーク電流による急激な電流変化によって電源に高周波ノイズが発生する。この高周波ノイズは半導体集積回路のクロック周波数が大きくなればなるほど、またクロック周波数と同期して動作するトランジスタ数が多くなればなるほど、高周波ノイズが電源に混入する。この影響により、ディジタル回路及びアナログ回路の性能が劣化してしまうという問題があった。
【０００３】
またこのような半導体集積回路では、外部の他の半導体集積回路等から発生するノイズが実装基板の電源配線を介しても混入してくる。これらのノイズを除去するために、一般的には図６に示すように半導体集積回路を基板に実装し、半導体集積回路のディジタル電源（ＶＤＤ）  −ディジタルグランド（ＧＮＤ）  間のピン及びアナログ電源−アナロググランド間のピンの近傍にバイパスコンデンサＢＣを実装することにより、ディジタル回路のトランジスタのスイッチング動作によって発生する高周波ノイズ及び外部の別の半導体集積回路等から発生するノイズを除去するようにしている。
【０００４】
しかしこのような従来の構成ではバイパスコンデンサを実装するための領域が基板上に必要になる。このことは、近年の携帯型機器がより小型化・高機能化するのに伴い、バイパスコンデンサの基板への実装面積を確保することが難しくなりつつある。従って、バイパスコンデンサをできるだけ実装しないようにすることが、実装基板の設計を容易にし、また実装基板のコストを低下させることになる。
【０００５】
また、上述のように半導体集積回路外の実装基板上にバイパスコンデンサを実装した場合には、実装基板上の電源配線に大きなループ配線が必要になる。このことは、半導体集積回路の電源パッドからデバイスピンに接続されているリードフレーム及び実装基板の電源配線のＬ成分、Ｒ成分のインピーダンスの影響により、電源に混入されるトランジスタのスイッチング動作によって発生する高周波ノイズをフィルタリングするバイパスコンデンサの効果を減少させる原因となる。このような問題の解決を目的とした技術としてたとえば特許文献１に開示されている技術がある。
【０００６】
この特許文献１に開示されている技術は、半導体集積回路内部のバッファ部の電源配線の空き領域にゲート容量または接合容量を形成し、これらの容量にバイパスコンデンサとしての機能を持たせる構成を採っている。このような構成は、図６に示したような従来の半導体集積回路のディジタル電源−ディジタルグランド間のピン及びアナログ電源−アナロググランド間のピンの近傍にバイパスコンデンサを実装した場合に必要となる大きな電源配線のループをできるだけ小さくしてＬ成分，Ｒ成分の影響をなくすようにすることにより、外付けのバイパスコンデンサよりも効果的に、トランジスタのスイッチング動作で発生する高周波ノイズを除去できるようにするために採られている。
【０００７】
【特許文献１】
特開平５−４８０２０号公報
【特許文献２】
特表平１１−５０１１５９号公報
【０００８】
【発明が解決しようとする課題】
上述のように、従来のディジタル回路及びアナログ・ディジタル回路を含む半導体集積回路では、ディジタル回路のトランジスタのスイッチング動作に伴うピーク電流によって高周波の電源ノイズが発生する。この対策として、半導体集積回路外の実装基板上のバイパスコンデンサを設けることが一般的であった。しかし、このような対策では実装基板上の電源配線のループが大きくなってしまって、ループのＬ成分，Ｒ成分によりバイパスコンデンサの効果が低下する。
【０００９】
特許文献１に開示されている技術は、このような問題を解決するために、半導体集積回路内の電源配線領域にゲート容量または接合容量を形成し、これらの容量にバイパスコンデンサとしての機能を持たせるようにしてループを小さくしている。
【００１０】
しかし前述したように、ゲート容量または接合容量でバイパスコンデンサを形成した場合には、半導体集積回路のディジタル回路のトランジスタのスイッチング動作で発生した高周波ノイズが  ｓｕｂ基板を介してゲート容量，接合容量に混入し易くなるという別の問題が生じる。このことは、高速化が進む昨今の半導体集積回路内のディジタル回路のトランジスタのスイッチング動作によって発生する高周波ノイズが  ｓｕｂ基板を介してゲート容量，接合容量に入り込み、更には電源配線に混入することになるため、半導体集積回路内のディジタル回路，アナログ回路の性能劣化の原因となっている。
【００１１】
他の問題として、ゲート容量，接合容量で容量を形成する構成を採る場合には、ジャンクション領域，ゲート領域，金属配線と接続するためのコンタクト領域の存在が原因となって回路レイアウトが複雑になるということが挙げられる。特許文献２には金属配線による容量が提案されているが、構造が複雑であるという問題がある。
【００１２】
本発明は、上述のような問題を解決するためになされたものであり、半導体集積回路の入力，出力バッファ間、電源，グランドバッファ間、アナログ回路ブロック及びディジタル回路ブロック用電源配線，  グランド配線として形成された多層の金属配線を交互に交差させてそれぞれの間に絶縁層を介在させた積層構成とした容量を形成することにより、  ｓｕｂ基板からのノイズの進入が困難であり、しかもレイアウト面での構成も容易な半導体集積回路の提供を目的とする。
【００１３】
更に本発明は、半導体集積回路が本来有する多層の電源及びグランド金属配線の一部を利用して金属配線−絶縁膜−金属配線の積層状態を構成してこの積層構成の部分を容量として機能させることにより、余分な素子、たとえばゲート容量を形成するトランジスタ等のような複雑な金属配線を使った容量を追加することなく、半導体集積回路の面積を増大させる必要がない半導体集積回路の提供を目的とする。
【００１４】
【課題を解決するための手段】
本発明に係る半導体集積回路は、入力バッファ及び出力バッファが接続された電源配線及びグランド配線が周囲を取り囲むように形成されており、各層間に絶縁膜が介装された多層構成の半導体集積回路において、前記入力バッファと出力バッファと間の部分の前記電源配線とグランド配線とを、各層間の前記絶縁膜を介して交互に積層状態となるように形成して容量として機能させるようにしてあることを特徴とする。
【００１５】
また本発明に係る半導体集積回路は、アナログ及びディジタルまたはいずれか一方の回路ブロックを含み、前記回路ブロック用の電源配線及びグランド配線が周囲を取り囲むように形成されており、各層間に絶縁膜が介装された多層構成の半導体集積回路において、前記電源配線とグランド配線とを、各層間の前記絶縁膜を介して交互に積層状態となるように形成して容量として機能させるようにしてあることを特徴とする。
【００１６】
上述のような本発明の半導体集積回路では、半導体集積回路の入力，出力バッファ間、電源，グランドバッファ間、アナログ回路ブロック及びディジタル回路ブロック用電源配線，グランド配線として形成された多層の電源金属配線とグランド金属配線とを各層間の絶縁膜を挟んで交互に交差させて積層状態とすることにより、金属配線−絶縁膜−金属配線の積層構成が容量として機能する。
【００１７】
更に本発明に係る半導体集積回路は、上述の各発明において、前記電源配線とグランド配線との積層数及び積層状態となる面積に応じて所望の容量値が設定されるようにしてあることを特徴とする。
【００１８】
このような本発明の半導体集積回路では、電源配線とグランド配線との積層状態となる部分の面積を何種類かパターン化して用意しておくことにより、そのパターンの面積，積層数を変更することにより容量値の設定が可能になる。
【００１９】
更に本発明に係る半導体集積回路は、各層に２本のメタル配線が並列されており、各層間に絶縁膜が介装された多層構成のメタル配線を有する半導体集積回路において、各層の積層方向に重畳する領域内で、２本のメタル配線を各層で交互に一部を他の部分から切り離し、それぞれの切り離された部分を同一層の他方のメタル配線に接続してあることを特徴とする。
【００２０】
このような本発明の半導体集積回路では、半導体集積回路が本来有する多層の電源及びグランド金属配線の一部を利用して金属配線−絶縁膜−金属配線の積層状態が構成され、この積層構成の部分が容量として機能する。
【００２１】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて詳述する。
【００２２】
本発明の半導体集積回路の一実施の形態を図１、図２に示す。図２は本発明の半導体集積回路の全体の構成例を示す模式的平面図であり、図１はその入力，出力バッファまたは電源，グランドバッファ、電源−グランド配線のレイアウトを示す模式的平面図である。なお、図２に示す例では、アナログ回路ブロック又はディジタル回路ブロックの周囲を電源配線及びグランド配線が取り囲むように形成されているが、アナログ回路ブロックとディジタル回路ブロックとが混在していてもよい。
【００２３】
図中、２及び３で示す領域は、半導体集積回路の外部または内部からの信号を駆動するトランジスタまたは静電保護素子が置かれている入力，出力バッファまたは電源，グランドバッファ領域である。１１は電源配線を、１２はグランド配線を、６は金属配線同士を接続するためのビアコンタクトをそれぞれ示している。そして、破線で囲繞した１で示されている領域が本発明の半導体集積回路の容量となる領域（以下、容量領域という）である。なお、この容量領域１には金属配線以外には何も置かれていない。
【００２４】
図３は図１，図２に示されている一点鎖線ａ−ｂで容量領域１を切断した場合に矢符方向に見た縦断面の構成を示す模式図である。この図３に示す例は、簡易的に４層の金属配線の製造プロセスで作成された半導体集積回路を例示している。
【００２５】
図３に縦断面が示されている本発明の半導体集積回路の容量領域１の縦断面の構成は、下側から上側へ向けて、１層金属配線１１−１Ｐ（電源配線），１２−１Ｇ（グランド配線）、２層金属配線１１−２Ｐ（電源配線），１２−２Ｇ（グランド配線）、３層金属配線１１−３Ｐ（電源配線），１２−３Ｇ（グランド配線）、４層金属配線１１−４Ｐ（電源配線），１２−４Ｇ（グランド配線）の順に積層されている。
【００２６】
但し、図３において、１Ｃは１層金属配線１２−１Ｇ（グランド配線）の一部を切り離して１層金属配線１１−１Ｐ（電源配線）に接続した部分を示している。また、２Ｃは２層金属配線１１−２Ｐ（電源配線）の一部を切り離して２層金属配線１２−２Ｇ（グランド配線）に接続した部分を示している。また、３Ｃは３層金属配線１２−３Ｇ（グランド配線）の一部を切り離して３層金属配線１１−３Ｐ（電源配線）に接続した部分を示している。また、４Ｃは４層金属配線１１−４Ｐ（電源配線）の一部を切り離して４層金属配線１２−４Ｇ（グランド配線）に接続した部分を示している。
【００２７】
図４は図１、図２及び図３に示す容量領域１の部分の構成例を示す模式的斜視図である。また、図５（ａ）  〜（ｄ）  は各層の容量領域１の部分の各層の構成を示す平面図である。
【００２８】
図４及び図５において、１２−１Ｇは１層の金属配線（グランド配線）を、１１−１Ｐは１層の金属配線（電源配線）を、１２−２Ｇは２層の金属配線（グランド配線）を、１１−２Ｐは２層の金属配線（電源配線）を、１２−３Ｇは３層の金属配線（グランド配線）を、１１−３Ｐは３層の金属配線（電源配線）を、１２−４Ｇは４層の金属配線（グランド配線）を、１１−４Ｐは４層の金属配線（電源配線）をそれぞれ示していることは上述の図３と同様である。
【００２９】
通常、同一の集積回路内では、バッファ内の電源・グランド配線箇所はどのような種類のバッファを使用したとしても、バッファ相互間の電源配線を接続し易いように、同じ部分にあるのが一般的である。またその電源・グランド配線の１層金属線から４層金属線はバッファ領域のコンタクトビアで接続されているのが一般的である。
【００３０】
ところで、本発明の半導体集積回路では、２層及び４層の電源配線１１（１１−２Ｐ，１１−４Ｐ）を図３、図４及び図５（ａ），  （ｃ）に示すように他の部分から切り離して電源配線でもグランド配線でもない金属配線とし、これらをその近傍、具体的には同一層のグランド配線１２（１２−２Ｇ，１２−４Ｇ）に接続してある。また、１層及び３層のグランド配線１２（１２−１Ｇ，１２−３Ｇ）を図３、図４及び図５（ｄ）  及び（ｂ）  に示すように他の部分から切り離して電源配線でもグランド配線でもない金属配線とし、これらをその近傍、具体的には同一層の電源配線１１（１１−１Ｐ，１１−３Ｐ）に接続してある。
【００３１】
このように構成することにより、本発明の半導体集積回路では図３に模式的に示すように、１層の電源配線１１−１Ｐに１層のグランド配線１２−１Ｇを他の部分から切り離した部分１Ｃを接続した金属層と、２層のグランド配線１２−２Ｇに２層の電源配線１１−２Ｐを他の部分から切り離した部分２Ｃを接続した金属層と、３層の電源配線１１−３Ｐに３層のグランド配線１２−３Ｇを他の部分から切り離した部分３Ｃを接続した金属層と、４層のグランド配線１２−４Ｇに４層の電源配線１１−４Ｐを他の部分から切り離した部分４Ｃを接続した金属層とで、それぞれの間に絶縁層を挟んだ積層状態が構成される。そして、この積層状態によりバイパスコンデンサＢＣ１，ＢＣ２，ＢＣ３として機能する構成が形成される。
【００３２】
このようにして形成される本発明の半導体集積回路のバイパスコンデンサは、半導体集積回路が本来有している金属配線の一部を利用して構成しているため、半導体集積回路上で余分な面積を必要とせず、しかも回路設計時の簡単なレイアウト調整によって半導体集積回路が本来備えている電源−グランド配線領域に形成することができる。
【００３３】
また、各層の配線を他の部分から切り離して同一層の他方の配線に接続した部分１Ｃ，２Ｃ，３Ｃ，４Ｃの面積を変更することにより容量値を調整することが可能であり、更に各層の配線を他の部分から切り離して同一層の他方の配線に接続した部分（１Ｃ，２Ｃ，３Ｃ，４Ｃ）の数を変更することにより、換言すればそのような部分を形成する層としない層とを設定することによっても容量値を調整することが可能である。
【００３４】
なお、上述の実施の構成のような入力，出力バッファまたは電源，グランドバッファ領域以外にも、以下のような実施の形態が可能である。
【００３５】
即ち、近年の携帯型機器に搭載されている半導体集積回路はデイジタル回路以外にも、ＡＤ変換器，  ＤＡ変換器等のアナログ回路を含んでいる場合が多い。従って、半導体集積回路にディジタル回路とアナログ回路とが混載されている場合、前述のディジタル回路のスイッチング動作による高周波ノイズがアナログ回路の電源及びレファレンス電源に混入してアナログ回路の性能を劣化させる原因になっている。しかし、アナログ回路ブロックの周辺にレイアウトされているアナログ電源−アナロググランド間の領域にも上述のような本発明の半導体集積回路の容量を形成するための構成を適用すれば、アナログ回路へのバイパスコンデンサを構成することができる。このため、ディジタル回路のスイッチング動作によって発生する高周波ノイズを  ｓｕｂ基板を介してアナログ回路への混入を防ぐことが可能になり、これによってアナログ回路の性能劣化を防ぐことができる。
【００３６】
【発明の効果】
以上に詳述したように、本発明の半導体集積回路によれば、半導体集積回路の入力，出力バッファ間、電源，グランドバッファ間、アナログ回路ブロック及びディジタル回路ブロック用電源配線及びグランド配線として形成された多層の電源金属配線とグランド金属配線とを各層間の絶縁膜を挟んで交互に交差させて積層状態とすることにより、金属配線−絶縁膜−金属配線の積層構成が容量として機能する。これにより  ｓｕｂ基板と金属配線との間のロコス、層間絶縁膜により  ｓｕｂ基板ノイズが容量に混入されにくく、特許文献１の技術に比して安定したバイパスコンデンサとしての機能を得ることができる。
【００３７】
また本発明の半導体集積回路によれば、電源配線とグランド配線との積層状態となる部分の面積を何種類かパターン化して用意しておくことにより、そのパターンの面積，積層数を変更することにより容量値の設定を所望の値に容易に設定することが可能になる。
【００３８】
更に本発明の半導体集積回路によれば、半導体集積回路が本来有する多層の電源及びグランド金属配線の一部を利用して金属配線−絶縁膜−金属配線の積層状態が構成され、この積層構成の部分が容量として機能する。従って、新たな素子、たとえばゲート容量を形成するトランジスタ等のような複雑な金属配線を使った容量を追加することなく、半導体集積回路の面積を増大させる必要がない。
【００３９】
なお、本発明の半導体集積回路によれば、上述した実施の形態のようなバッファ領域のみならず、アナログ回路ブロック用電源配線，  グランド配線、ディジタル回路ブロック用電源配線，  グランド配線または、アナログ回路のレファレンス電源配線にも同様の構成の容量を形成することが可能である。これにより、それぞれのブロックへのディジタル回路のトランジスタのスイッチング動作による高周波ノイズが  ｓｕｂ基板を介して容量に混入されることを回避できるようになるため、高周波ノイズの影響のない安定した電源を供給することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の入力／出力バッファまたは電源／グランドバッファ、電源−グランド配線のレイアウトを示す模式的平面図である。
【図２】本発明の半導体集積回路の全体の構成例を示す模式的平面図である。
【図３】図１，図２に示されている一点鎖線ａ−ｂで本発明の半導体集積回路の容量領域を切断した場合に矢符方向に見た縦断面の構成を示す模式図である。
【図４】図１、図２及び図３に示す本発明の半導体集積回路の容量領域の部分の構成例を示す模式的斜視図である。
【図５】本発明の半導体集積回路の容量領域の部分の各層の構成を示す平面図である。
【図６】従来の半導体集積回路のバイパスコンデンサの基板への実装状態を示す模式図である。
【符号の説明】
１  容量領域
２  バッファ領域
３  バッファ領域
６  ビアコンタクト
１１  電源配線
１２  グランド配線
１２−１Ｇ  １層のグランド配線
１１−１Ｐ  １層の電源配線
１２−２Ｇ  ２層のグランド配線
１１−２Ｐ  ２層の電源配線
１２−３Ｇ  ３層のグランド配線
１１−３Ｐ  ３層の電源配線
１２−４Ｇ  ４層のグランド配線
１１−４Ｐ  ４層の電源配線
１Ｃ  １層金属配線（グランド配線）の一部を切り離して１層金属配線（電源配線）に接続した部分
２Ｃ  ２層金属配線（電源配線）の一部を切り離して２層金属配線（グランド配線）に接続した部分
３Ｃ  ３層金属配線（グランド配線）の一部を切り離して３層金属配線（電源配線）に接続した部分
４Ｃ  ４層金属配線（電源配線）の一部を切り離して４層金属配線（グランド配線）に接続した部分
ＢＣ１，ＢＣ２，ＢＣ３，ＢＣ４  容量領域に形成される容量
【図１】
2004228523.tif 000003
【図２】
2004228523.tif 000004
【図３】
2004228523.tif 000005
【図４】
2004228523.tif 000006
【図５】
2004228523.tif 000007
【図６】
2004228523.tif 000008