(57)【要約】【課題】良好な特性を有し、特に高速動作が可能な強誘電体メモリ及びその製造方法を提供する。【解決手段】本発明の強誘電体メモリは、ストライプ形状の下部電極１１０と、下部電極１１０と交差する方向に配列されたストライプ形状の上部電極１２０と、を含み、少なくとも下部電極１１０と上部電極１２０との交差領域に強誘電体キャパシタ１０３からなるメモリセルがマトリクス状に配列されたメモリセルアレイ１００を有する強誘電体メモリであって、強誘電体キャパシタ１０３は、下部電極１１０、強誘電体膜１０１及び中間電極１０２を含み、中間電極１０２及び強誘電体膜１０１は、メモリセルごとに分離して形成され、下部電極１１０は、強誘電体膜１０１に被覆されており、中間電極１０２は、上部電極１２０に接続されている。【選択図】        図２
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【特許請求の範囲】
【請求項１】
ストライプ形状の下部電極と、
前記下部電極と交差する方向に配列されたストライプ形状の上部電極と、を含み、
少なくとも前記下部電極と前記上部電極との交差領域に強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイを有する強誘電体メモリにおいて、
前記強誘電体キャパシタは、下部電極、強誘電体膜及び中間電極を含み、
前記中間電極及び前記強誘電体膜は、前記メモリセルごとに分離して形成され、
前記下部電極は、前記強誘電体膜に被覆されており、
前記中間電極は、前記上部電極に接続されている、強誘電体メモリ。
【請求項２】
請求項１において、
前記中間電極と前記強誘電体膜との界面における平面形状が同じである、強誘電体メモリ。
【請求項３】
請求項１において、
前記中間電極の下面の平面形状は、前記強誘電体膜の上面の平面形状より小さい、強誘電体メモリ。
【請求項４】
請求項１〜３のいずれかにおいて、
前記上部電極は、低抵抗の金属材料により形成され、
前記下部電極は、前記メモリセルアレイの外部において低抵抗の金属材料からなる配線層に接続される、強誘電体メモリ。
【請求項５】
基体上にストライプ形状の下部電極を形成すること、
前記下部電極を被覆するように強誘電体膜を形成し、該強誘電体膜の上に中間電極を形成すること、
前記中間電極と前記強誘電体膜とをメモリセルとなる領域ごとに分離し、かつ前記下部電極の上面及び側面に強誘電体膜が残るようにパターニングを行うこと、
前記中間電極及び前記強誘電体膜を被覆するように層間絶縁膜を形成すること、
前記中間電極の上部において前記下部電極と交差し、かつ該中間電極と接続されるストライプ形状の上部電極を形成すること、
を含む、強誘電体メモリの製造方法。
【請求項６】
請求項５において、
前記中間電極及び強誘電体薄膜を界面における平面形状が同じになるようにパターニングすることを含む、強誘電体メモリの製造方法。
【請求項７】
請求項５において、
前記中間電極の下面の平面形状が前記強誘電体膜の上面の平面形状より小さくなるように、該中間電極及び該強誘電体膜をパターニングすることを含む、強誘電体メモリの製造方法。
【請求項８】
請求項５〜７のいずれかにおいて、
前記上部電極は、低抵抗の金属材料により形成され、
前記メモリセルアレイの外部に低抵抗の金属材料からなる配線層を形成し、前記下部電極を該配線層と接続すること、
を含む、強誘電体メモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ及びその製造方法に関し、特に、セルトランジスタを有さず、強誘電体キャパシタのみでメモリセルが構成される単純マトリクス型の強誘電体メモリに関する。
【０００２】
【背景技術】
高集積化に適した不揮発性メモリとして、いわゆる単純マトリクス型（又はクロスポイント型）と呼ばれる強誘電体メモリが提案されている。この単純マトリクス型の強誘電体メモリでは、平行に配列された複数のワード線とビット線とを互いに交差するように配置させ、ワード線とビット線との交差する領域の強誘電体キャパシタをメモリセルの一単位とするものである。
【０００３】
しかし、単純マトリクス型の強誘電体メモリでは、メモリセル内にセルトランジスタを有しておらず、信号電極の配線長が長くなるため、高速動作（書き込み／読み出し）をさせることが難しく、かかる特性を向上させる技術が望まれている。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、良好な特性を有し、特に高速動作が可能な強誘電体メモリ及びその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
（１）本発明の強誘電体メモリは、ストライプ形状の下部電極と、前記下部電極と交差する方向に配列されたストライプ形状の上部電極と、を含み、少なくとも前記下部電極と前記上部電極との交差領域に強誘電体キャパシタからなるメモリセルがマトリクス状に配列されたメモリセルアレイを有する強誘電体メモリにおいて、前記強誘電体キャパシタは、下部電極、強誘電体膜及び中間電極を含み、前記中間電極及び前記強誘電体膜は、前記メモリセルごとに分離して形成され、前記下部電極は、前記強誘電体膜に被覆されており、前記中間電極は、前記上部電極に接続されている。
【０００６】
本発明によれば、強誘電体膜がメモリセルごとに分離されているため、下部電極のライン間の浮遊容量を低減させることができ、高速動作（書き込み／読み出し）が可能となる。
【０００７】
また、本発明によれば、信号電極となる上部電極を強誘電体膜と直接接続しないで中間電極を介して接続しているため、素子の信頼性を担保しつつ上部電極の材料選択性を拡大することができる。
【０００８】
本発明の強誘電体メモリは、以下の態様を採り得る。
【０００９】
（Ａ）前記中間電極と前記強誘電体膜との界面における平面形状が同じであることができる。
【００１０】
かかる態様によれば、強誘電体キャパシタを構成する強誘電体膜からの電気力線の外部へのはみ出しが抑えられるので、電気的特性の向上を図ることができ、特にヒステリシス形状の角型性の向上を図ることができる。
【００１１】
（Ｂ）前記中間電極の下面の平面形状は、前記強誘電体膜の上面の平面形状より小さくすることができる。
【００１２】
かかる態様によれば、強誘電体膜内部の平面方向への電気力線の広がりをより一層抑えることができ、強誘電体キャパシタの電気的特性の向上を図ることができる。
【００１３】
（Ｃ）前記上部電極は、低抵抗の金属材料により形成され、前記下部電極は、前記メモリセルアレイの外部において低抵抗の金属材料からなる配線層に接続されることができる。
【００１４】
かかる態様によれば、上部電極の材料として低抵抗の金属材料などを選択することにより、素子の高速動作を実現することができる。また、下部電極や中間電極は、強誘電体膜との格子定数の整合性を考慮する必要があるが、メモリセルアレイの外部において低抵抗の金属材料からなる配線層に接続することにより、素子の高速動作を実現することができる。
【００１５】
（２）本発明の強誘電体メモリの製造方法は、基体上にストライプ形状の下部電極を形成すること、前記下部電極を被覆するように強誘電体膜を形成し、該強誘電体膜の上に中間電極を形成すること、前記中間電極と前記強誘電体膜とをメモリセルとなる領域ごとに分離し、かつ前記下部電極の上面及び側面に強誘電体膜が残るようにパターニングを行うこと、前記中間電極及び前記強誘電体膜を被覆するように層間絶縁膜を形成すること、前記中間電極の上部において前記下部電極と交差し、かつ該中間電極と接続されるストライプ形状の上部電極を形成すること、を含む。
【００１６】
本発明によれば、強誘電体膜をメモリセルごとに分離してパターニングするため、下部電極のライン間の浮遊容量を低減させることができ、高速動作（書き込み／読み出し）が可能な強誘電体メモリを実現することができる。
【００１７】
また、本発明によれば、下部電極の上面及び側面に強誘電体膜が残るようにパターニングを行うことで、下部電極の側面において、エッチング残渣物などにより中間電極と下部電極とが短絡するのを防止することができる。
【００１８】
また、本発明によれば、強誘電体膜上に形成される中間電極は、強誘電体膜の疲労特性を考慮して強誘電体膜との格子定数の整合性が必要となるが、上部電極を強誘電体膜に対して中間電極を介して接続するため、信号線となる上部電極の材料選択性が拡大する。
【００１９】
本発明の強誘電体メモリの製造方法は、以下の態様を採り得る。
【００２０】
（Ａ）前記中間電極及び強誘電体薄膜を界面における平面形状が同じになるようにパターニングすることを含むことができる。
【００２１】
かかる態様によれば、例えば、中間電極と強誘電体膜とを同一マスクを用いて一括にパターニングすることができ、これにより工程数の削減によるスループット向上を図ることができる。
【００２２】
（Ｂ）前記中間電極の下面の平面形状が前記強誘電体膜の上面の平面形状より小さくなるように、該中間電極及び該強誘電体膜をパターニングすることを含むことができる。
【００２３】
かかる態様によれば、強誘電体膜内部の平面方向への電気力線の広がりをより一層抑えることができ、良好な電気的特性の強誘電体キャパシタを有する強誘電体メモリを実現することができる。
【００２４】
（Ｃ）前記上部電極は、低抵抗の金属材料により形成され、前記メモリセルアレイの外部に低抵抗の金属材料からなる配線層を形成し、前記下部電極を該配線層と接続すること、を含むことができる。
【００２５】
かかる態様によれば、上部電極の材料として低抵抗の金属材料などを選択することにより、高速動作が可能な強誘電体メモリを実現することができる。また、下部電極は、強誘電体膜との格子定数の整合性を考慮する必要があるが、メモリセルアレイの外部において低抵抗の金属材料からなる配線層に接続することにより、高速動作が可能な強誘電体メモリを実現することができる。
【００２６】
【発明の実施の形態】
以下、本発明に好適な実施の形態について、図面を参照しながら説明する。
【００２７】
図１は、本発明の実施の形態に係る強誘電体メモリ１０００を模式的に示す図である。
【００２８】
本実施形態に係る強誘電体メモリ１０００は、図１に示すように、メモリセルアレイ１００と、周辺回路部２００とを有する。
【００２９】
メモリセルアレイ１００は、図１に示すように、列選択のための下部電極１１０（ビット線）と、行選択のための上部電極１２０（ワード線）とが交差するように配列されている。また、下部電極１１０及び上部電極１２０は、複数のライン状の信号電極から成るストライプ形状を有する。なお、信号電極は、下部電極１１０がワード線、上部電極１２０がビット線となるように形成することができる。
【００３０】
周辺回路部２００は、前記メモリセル１００に対して選択的に情報の書き込み若しくは読出しを行うための各種回路を含み、例えば、図１に示すように、下部電極１１０を選択的に制御するための第１の駆動回路２１０と、上部電極１２０を選択的に制御するための第２の駆動回路２２０と、その他にセンスアンプなどの信号検出回路（図示省略）とを含んで構成される。なお、周辺回路部２００の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダ、又はアドレスバッファなどを挙げることができる。
【００３１】
図２（Ａ）では、メモリセルアレイ１００の一部がより詳細に示されている。また、図２（Ｂ）は、図２（Ａ）の平面図におけるＡ−Ａ´断面を模式的に示したものである。
【００３２】
図２（Ａ）によれば、メモリセルアレイ１００は、下部電極１１０と上部電極１２０との交差領域において強誘電体キャパシタ１０３を有する。そして、メモリセルアレイ１００では、強誘電体キャパシタ１０３がメモリセルとして用いられる。
【００３３】
この強誘電体キャパシタ１０３は、例えば、半導体基板などからなる基体１０上に形成された下部電極１１０、強誘電体膜１０１、中間電極１０２から構成される。
【００３４】
強誘電体キャパシタ１０３は、強誘電体膜１０１がメモリセルごとに分離されている。このため、強誘電体膜１０１を基体１０上の全面に連続した状態で形成した場合に比べて、下部電極１１０のライン間の浮遊容量を低減させることができ、高速動作（書き込み／読み出し）が可能となる。
【００３５】
また、強誘電体キャパシタ１０３では、下部電極１１０が強誘電体膜１０１に被覆されている。このため、同一セル面積の平行平板型のキャパシタ構造に比べて、強誘電体膜１０１の動作上の有効面積を大きくすることができる。従って、各メモリセルの占有面積の縮小化による高集積化を図ることができる。
【００３６】
また、強誘電体キャパシタ１０３では、強誘電体膜１０１と中間電極１０２との界面における平面形状が同じであるか、あるいは中間電極１０２の下面の平面形状が、強誘電体膜１０１の上面の平面形状より小さくなることが望ましい。このようにすれば、強誘電体キャパシタ１０３を構成する強誘電体膜１０１からの電気力線の外部へのはみ出し、または強誘電体膜１０１内部の平面方向への電気力線の広がりが抑えられるので、電気的特性の向上を図ることができる。
【００３７】
図３（Ａ）では、本実施の形態に係るキャパシタ構造についてのヒステリシス特性を測定した結果が示されている。なお、比較例として図４に示すような従来型のキャパシタ構造についてのヒステリシス特性を測定した結果を図３（Ｂ）に示す。図４においては、本実施の形態に係るメモリセルアレイ１００と実質的に同一の機能を有する部材に同一符号を付し、詳細な説明を省略する。
【００３８】
図３（Ａ）及び図３（Ｂ）によれば、本実施の形態に係るキャパシタ構造の方が、従来型のキャパシタ構造に比べて低電圧で飽和し、角型性の良いヒステリシス形状が得られている。従って、本実施の形態に係る強誘電体メモリ１０００によれば、電気的特性として、特に各メモリセルを構成する強誘電体キャパシタ１０３のヒステリシス形状の角型性の向上を図ることができる。
【００３９】
また、メモリセルアレイ１００においては、信号電極となる上部電極１２０を強誘電体膜１０１と直接接続しないで中間電極１０２を介して接続している。これにより、強誘電体キャパシタ１０３においては、例えば、中間電極１０２に強誘電体膜１０１と格子整合性の良好な材料を用いて素子の信頼性を担保しつつ、上部電極１２０の材料の選択性を拡大することができる。また、このような構成を採用することにより、例えば、上部電極１２０の材料として、低抵抗の金属材料を用いることができ、信号電極が低抵抗となることによる素子の高速動作（書き込み／読み出し）を実現することもできる。このような、低抵抗の金属材料としては、少なくとも下部電極１１０や中間電極１０２の材料より低抵抗の金属材料を選択することができ、例えば、Ａｌ、Ｃｕ、これらの少なくとも一つを含む合金などが挙げられる。なお、メモリセルアレイ１００における中間電極１０２と上部電極１２０とを接続する構成は、図２（Ｂ）に示すコンタクトホール１０５を用いた構成に限らず、図２（Ｃ）に示すように、層間絶縁膜１０４が中間電極１０２の上面部までエッチバックされてその上に上部電極１２０が配置された構成を採用することもできる。
【００４０】
また、本実施の形態に係る強誘電体メモリ１０００では、図２（Ａ）に示すように、メモリセルアレイ１００の外部において、下部電極１１０と低抵抗の金属材料からなる配線層１３０とをコンタクトホール１３５を介して接続することができる。かかる低抵抗の金属材料としては、上述した上部電極１２０の場合と同様に、例えば、Ａｌ、Ｃｕ、これらの少なくとも一つを含む合金などが挙げられる。これは、メモリセルアレイ１００において、信号電極である下部電極１１０が強誘電体キャパシタの一部を構成しており、電極材料と強誘電体材料との格子定数の整合性は、キャパシタの疲労特性を決める重要な要素となっているため、素子の信頼性上の観点より強誘電体キャパシタには、通常の半導体回路の分野で使用されている低抵抗の配線材料が用いにくいという現状があった。そこで、本実施の形態に係る強誘電体メモリ１０００においては、かかる点を考慮してメモリセルアレイ１００の内部では、強誘電体膜１０１との格子整合が良い材料を用いて下部電極１１０を形成しつつ、メモリセルアレイ１００の外部では、低抵抗の金属材料からなる配線層１３０により周辺回路部２００などの外部との接続を行う構成として、素子の高速動作（書き込み／読み出し）を実現することができる。
【００４１】
次に、本実施形態に係る強誘電体メモリ１０００における書き込み、読出し動作の一例について述べる。
【００４２】
まず、読出し動作においては、選択されたメモリセルのキャパシタに読み出し電圧が印加される。これは、同時に‘０’の書き込み動作を兼ねている。このとき、選択されたビット線を流れる電流又はビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。そして、非選択のメモリセルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。
【００４３】
書き込み動作においては、‘１’の書き込みの場合は、選択されたメモリセルのキャパシタに分極状態を反転させる書き込み電圧が印加される。‘０’の書き込みの場合は、選択されたメモリセルのキャパシタに分極状態を反転させない書き込み電圧が印加され、読み出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択のメモリセルのキャパシタには書き込み時のクロストークを防ぐために、所定の電圧が印加される。
【００４４】
次に、本実施の形態に係る強誘電体メモリ１０００の製造工程の一例について説明する。
【００４５】
図５（Ａ）〜図５（Ｅ）は、本実施の形態に係る強誘電体メモリ１０００のメモリセルアレイ１００の製造工程を模式的に示す図である。なお、周辺回路部２００については、公知の半導体素子形成技術を用いて形成することができるため、詳細な説明を省略する。
【００４６】
（１）まず、図５（Ａ）に示すように、基体１０の上にストライプ形状の下部電極１１０を形成する。
【００４７】
基体１０の材料は、公知の基板材料から選択することができ、例えば、シリコンなどの半導体基板やシリコン上に絶縁膜が形成されたＳＯＩ基板、その他にガラス基板、樹脂基板などを用いることができる。また、基体１０としては、ＭＯＳトランジスタなどを用いた周辺回路が形成された半導体基板を用いてもよい。
【００４８】
下部電極１１０は、例えば、スパッタ法などの公知の成膜方法を用いて形成することができる。また、ストライプ形状にパターニングする手法としては、公知のエッチング手法を用いることができ、例えば、ＲＩＥ（反応性イオンエッチング）を用いることができる。また、下部電極１１０の材料としては、この上に形成される強誘電体膜１０１との格子整合性を考慮しつつ、公知の導電性材料から好適なものを選択することができ、例えば、Ｐｔ、Ｉｒ、Ｉｒ酸化物（ＩｒＯｘ）、Ｔｉ、Ｔｉ酸化物（ＴｉＯｘ）、Ｒｕ、Ｒｕ酸化物（ＲｕＯｘ）、ＳｒＲｕ複合酸化物（ＳｒＲｕＯｘ）などが挙げられる。なお、下部電極１１０は、上記において例示した材料などの単層膜及び複数の層からなる多層膜から構成することができる。
【００４９】
（２）次に、図５（Ｂ）に示すように、下部電極１１０を被覆するように強誘電体膜１０１を形成し、強誘電体膜１０１の上に中間電極１０２を形成する。
【００５０】
強誘電体膜１０１は、例えば、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＰＺＴ（ＰｂＺｒ１−ｘＴｉｘＯ３）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）などの複合酸化物やこれらに添加物を加えたものから形成することができる。強誘電体膜１０１の成膜方法は、公知の手法から好適なものを選択して用いることができ、例えば、溶液塗布法（ゾルゲル法、ＭＯＤ法を含む。）、スパッタ法、又はＣＶＤ法（ＭＯＣＶＤ法を含む。）などを用いることができる。
【００５１】
中間電極１０２は、上述した下部電極１１０と同様の材料及び成膜方法を用いて形成することができる。
【００５２】
（３）次に、図５（Ｃ）に示すように、強誘電体膜１０１と中間電極１０２とをメモリセルとなる領域ごとに分離し、かつ下部電極１１０の上面及び側面に強誘電体膜１０１が残るようにパターニングを行う。かかる工程では、強誘電体膜１０１をメモリセルごとに分離してパターニングするため、下部電極１１０のライン間の浮遊容量を低減させることができる。また、かかる工程では、下部電極１１０の上面及び側面に強誘電体膜１０１が残るようにパターニングを行うことで、下部電極１１０の側面において、エッチング残渣物などにより中間電極１０２と下部電極１１０とが短絡するのを防止することができる。
【００５３】
また、かかる工程では、強誘電体薄膜１０１及び中間電極１０２を、両者の界面における平面形状が同じか、あるいは、中間電極１０２の下面の平面形状が強誘電体膜１０１の上面の平面形状より小さくなるようにパターニングすることが望ましい。このようにすれば、強誘電体キャパシタ１０３を構成する強誘電体膜１０１からの電気力線の外部へのはみ出し、または強誘電体膜１０１内部の平面方向への電気力線の広がりが抑えられるので、電気的特性の向上を図ることができる。
【００５４】
また、かかる工程におけるパターニングでは、強誘電体膜１０１と中間電極１０２とを異なるマスクにより連続的にパターニングしてもよいし、同一マスクを用いて強誘電体膜１０１及び中間電極１０２を一括にパターニングしてもよい。特に、同一マスクを用いて一括パターニングした場合は、工程数の削減によるスループット向上を図ることができる。
【００５５】
（４）次に、強誘電体膜１０１及び中間電極１０２を被覆するように層間絶縁膜１０４を形成し、この層間絶縁膜１０４の中間電極１０２上にコンタクトホール１０５を形成する。かかる工程では、少なくとも中間電極１０２が露出することが必要であり、コンタクトホール１０５を形成する代わりに、層間絶縁膜１０４を中間電極１０２の上面部までエッチバックしてもよい。
【００５６】
層間絶縁膜１０４は、例えば、ＳｉＯ２などを材料としてＣＶＤ法などにより形成することができる。また、必要に応じて、層間絶縁膜１０４を形成する前に強誘電体キャパシタ１０３を被覆するように例えば、Ａｌ２Ｏ３、ＴａＯｘ等からなる水素バリア膜をスパッタ法などにより形成してもよい。なお、水素バリア膜は、層間絶縁膜１０４の上にも形成することができる。
【００５７】
なお、かかる工程では、メモリセルアレイの外部において、下部電極１１０を周辺回路へ接続するための配線層（図２における配線層１３０）用のコンタクトホール（図２におけるコンタクトホール１３５）を層間絶縁膜１０４に対して形成することができる。
【００５８】
（５）次に、中間電極１０２の上部において下部電極１１０と交差し、かつ中間電極１０２と接続されるストライプ形状の上部電極１２０を形成する。
【００５９】
上部電極１２０としては、下部電極１１０や中間電極１０２と同様の材料を用いることもできるが、本実施の形態のメモリセルアレイは、上部電極１２０が強誘電体キャパシタ１０３の強誘電体膜１０１と直接接する構造ではないため、上部電極１２０の材料として種々の配線材料を用いることができ、例えば、ＡｌやＣｕ、これらの少なくともひとつを含むような合金などの低抵抗の金属材料を用いることができる。これにより、高速動作が可能な強誘電体メモリを実現することができる。
【００６０】
また、上部電極１２０をストライプ形状にパターニングする手法としては、下部電極１１０の場合と同様の手法を用いることができる。
【００６１】
なお、かかる工程では、素子動作（書き込み／読み出し）をさらに高速化するためにメモリセルアレイの外部において、上部電極１２０と同様の材料を用いた配線層（図示省略）を形成して、これを下部電極１１０と接続することもできる。
【００６２】
以上に、本発明に好適な実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく、発明の要旨範囲内で種々の変形態様を取ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る強誘電体メモリを示す平面図である。
【図２】本発明の実施形態に係るメモリセルアレイを示す平面図及び断面図である。
【図３】本発明の実施形態及び従来の強誘電体メモリの電気的特性を示す図である。
【図４】従来の強誘電体メモリを示す断面図である。
【図５】本実施の形態に係る強誘電体メモリの製造工程を示す図である。
【符号の説明】
１０  基体、１００  メモリセルアレイ、１０１  強誘電体層、１０２中間電極、１０３  強誘電体キャパシタ、１０４  層間絶縁膜、１０５  コンタクトホール、１１０  下部電極、１２０  上部電極、２００  周辺回路部
【図１】
2004288945.tif 000003
【図２】
2004288945.tif 000004
【図３】
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【図４】
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【図５】
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