(57)【要約】【課題】駆動電圧をブーストしなくなり、臨界電圧以上の条件でもＦＲＡＭチップが正常に動作することのできる強誘電体メモリ装置を提供する。【解決手段】本発明に係る強誘電体メモリ装置は、メインビットラインを陽の電圧にプールアップさせるメインビットラインプールアップ制御部、カラム選択制御信号により前記メインビットラインをデータバスと連結させるカラム選択制御部、前記メインビットラインプールアップ制御部と前記カラム選択制御部との間に連結されたセルアレイ、及び所定の臨界電圧と感知された電源電圧を比較し、前記比較結果に基づき駆動電圧の出力レベルを調節する駆動電圧ブースト装置を含む。【選択図】　　　　図５
2004095137.tif 000002
【特許請求の範囲】
【請求項１】
チップイネーブル信号に応じて感知された電源電圧のレベルに従いブースト制御信号を発生させるブースト制御信号発生装置、及び
前記ブースト制御信号が活性化された場合にのみブースト電圧を発生させ、前記ブースト電圧をメモリセルに供給するためのブースト回路を含む駆動電圧ブースト装置を備えることを特徴とする強誘電体メモリ装置。
【請求項２】
前記ブースト制御信号発生装置は、
臨界電圧を表わす第１の基準電圧を発生させる目標電圧発生部、
前記感知された電源電圧を表わす第２の基準電圧を発生させる電圧感知部、及び
前記第１の基準電圧と前記第２の基準電圧を受信して前記ブースト制御信号を出力する比較部を含むことを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記ブースト制御信号発生装置は、
前記感知された電源電圧を表わす第２の基準電圧を発生させる電圧感知部、及び
外部から提供される臨界電圧である第１の基準電圧と前記第２の基準電圧を受信して前記ブースト制御信号を出力する比較部を含むことを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項４】
前記目標電圧発生部は、
ゲートが接地されてソースが陽の電源に連結されたＰＭＯＳトランジスタ、
ゲートがドレインと連結されてドレインが前記ＰＭＯＳトランジスタのドレインに連結された第１のＮＭＯＳトランジスタ、
ゲートがドレインと連結されてドレインが前記第１のＮＭＯＳトランジスタのソースに連結された第２のＮＭＯＳトランジスタ、及び
ゲートに前記チップイネーブル信号が入力され、ドレインが前記第２のＮＭＯＳトランジスタのソースに連結され、ソースが接地された第３のＮＭＯＳトランジスタで構成され、
前記第１の基準電圧は、前記第１のＮＭＯＳトランジスタのゲート電圧と同一であることを特徴とする請求項２に記載の強誘電体メモリ装置。
【請求項５】
前記目標電圧発生部は、
ゲートが接地されてソースが陽の電源に連結されたＰＭＯＳトランジスタ、
陽極が前記ＰＭＯＳトランジスタのドレインに連結された第１のダイオード、
陽極が前記第１のダイオードの陰極に連結された第２のダイオード、
ゲートに前記チップイネーブル信号が入力され、ドレインが前記第２のダイオードの陰極に連結され、ソースが接地されたＮＭＯＳトランジスタで構成され、前記第１の基準電圧は、前記第１のダイオードの陽極電圧と同一であることを特徴とする請求項２に記載の強誘電体メモリ装置。
【請求項６】
前記電圧感知部は、
ゲートが接地されてソースが陽の電源に連結された第１のＰＭＯＳトランジスタ、
ゲートが接地されてソースが前記第１のＰＭＯＳトランジスタのドレインに連結された第２のＰＭＯＳトランジスタ、
ゲートがドレインと連結されてドレインが前記第１のＰＭＯＳトランジスタのソースと連結された第１のＮＭＯＳトランジスタ、
ゲートに前記チップイネーブル信号が入力されてドレインが前記第１のＮＭＯＳトランジスタのソースと連結される第２のＮＭＯＳトランジスタ、及び
ゲートが陽の電源に連結され、ドレインが前記第２のＮＭＯＳトランジスタのソースに連結され、ソースが接地された第３のＮＭＯＳトランジスタで構成され、
前記第２の基準電圧は前記第３のＮＭＯＳトランジスタのドレイン電圧と同一であることを特徴とする請求項２又は３に記載の強誘電体メモリ装置。
【請求項７】
前記電圧感知部は、
ゲートが接地され、ソースが陽の電源に連結され、ドレインが前記第１のＮＭＯＳトランジスタのソースと連結された第３のＰＭＯＳトランジスタをさらに含むことを特徴とする請求項６に記載の強誘電体メモリ装置。
【請求項８】
前記比較部は、
ソースが陽の電源に連結された第１のＰＭＯＳトランジスタ、
ゲートが前記第１のＰＭＯＳトランジスタのゲートに連結され、ソースが陽の電源に連結され、ドレインがゲートと連結された第２のＰＭＯＳトランジスタ、ゲートに前記第１の基準電圧が入力されてドレインが前記第１のＰＭＯＳトランジスタのドレインと連結される第１のＮＭＯＳトランジスタ、
ゲートに前記第２の基準電圧が入力されてドレインが前記第２のＰＭＯＳトランジスタのドレインと連結される第２のＮＭＯＳトランジスタ、
ゲートに前記チップイネーブル信号が入力され、ドレインが前記第１のＮＭＯＳトランジスタのソース及び前記第２のＮＭＯＳトランジスタのソースと連結され、ソースが接地された第３のＮＭＯＳトランジスタ、
入力端が前記第１のＰＭＯＳトランジスタのドレインと連結された第１のインバータ、及び
ゲートが前記第１のインバータの出力端と連結され、ソースが陽の電源に連結され、ドレインが前記第１のＰＭＯＳトランジスタのドレインと連結された第３のＰＭＯＳトランジスタで構成され、
前記ブースト制御信号は、前記第１のインバータから出力されることを特徴とする請求項２又は３に記載の強誘電体メモリ装置。
【請求項９】
第１の制御信号によりメインビットラインを陽の電圧にプールアップさせるメインビットラインプールアップ制御部、
カラム選択制御信号により前記メインビットラインをデータバスと連結させるカラム選択制御部、
前記メインビットラインプールアップ制御部と前記カラム選択制御部との間に連結されたセルアレイ、及び
所定の臨界電圧と感知された電源電圧を比較し、前記比較結果に基づき駆動電圧のレベルを調節して提供する駆動電圧ブースト装置を含むことを特徴とする強誘電体メモリ装置。
【請求項１０】
前記セルアレイは、
陽の電源と前記メインビットラインとの間に連結され、第２の制御信号により電流の流れを制御する１つ又は２つ以上のメインビットライン負荷制御部、及びそれぞれの両端でメインビットラインと連結された複数のサブセルブロックを含み、
前記複数のサブセルブロックは、前記メインビットラインプールアップ制御部と前記カラム選択制御部との間に一列に配列されていることを特徴とする請求項９に記載の強誘電体メモリ装置。
【請求項１１】
前記サブセルブロックは、
それぞれワードライン及びプレートラインに連結された複数の単位メモリセルに共通に連結されたサブビットライン、
ゲートに前記サブビットラインの第１端が連結されてドレインが前記メインビットラインに連結された電流調節用の第１のＮＭＯＳトランジスタ、
ゲートに第３の制御信号が連結され、ドレインが前記第１のＮＭＯＳトランジスタのソースに連結され、ソースが接地されている第２のＮＭＯＳトランジスタ、
ゲートに第４の制御信号が連結され、ドレインが前記サブビットラインの第２端に連結され、ソースが接地されている第３のＮＭＯＳトランジスタ、
ゲートに第５の制御信号が連結され、ソースが前記サブビットラインの第２端に連結され、ドレインが第６の制御信号に連結される第４のＮＭＯＳトランジスタ、及び
ゲートに第７の制御信号が連結され、ドレインが前記メインビットラインに連結され、ソースが前記サブビットラインの第２端に連結される第５のＮＭＯＳトランジスタを含み、
前記駆動電圧ブースト装置で発生した駆動電圧は前記ワードライン、前記プレートライン、前記サブビットライン、前記第５の制御信号及び前記第６の制御信号に供給されることを特徴とする請求項１０に記載の強誘電体メモリ装置。
【請求項１２】
前記駆動電圧ブースト装置は、
チップイネーブル信号に応えて感知された電源電圧のレベルに従いブースト制御信号を発生させるブースト制御信号発生装置、及び
前記ブースト制御信号が活性化された場合にのみブースト電圧を発生させ、前記ブースト電圧をメモリセルに供給するためのブースト回路を含むことを特徴とする請求項１０に記載の強誘電体メモリ装置。
【請求項１３】
前記ブースト制御信号発生装置は、
臨界電圧を表わす第１の基準電圧を発生させる目標電圧発生部、
前記感知された電源電圧を表わす第２の基準電圧を発生させる電圧感知部、及び
前記第１の基準電圧と前記第２の基準電圧を受信して前記ブースト制御信号を出力する比較部を含むことを特徴とする請求項１２に記載の強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ装置に関し、特に、セルアレイを駆動する電圧のブースト可否を制御する技術に関する。
【従来の技術】
一般に、強誘電体メモリ装置、すなわち、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）はＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。
ＦＲＡＭは、ＤＲＡＭと殆ど類似した構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を除去してもデータが消失しない。
【０００２】
図１は、一般的な強誘電体のヒステリシスループを示す図である。図１に示されているように、電界により誘起された分極は電界を除去しても残留分極又は自発分極の存在により消滅せず、一定量（ｄ、ａ状態）を維持していることが分かる。強誘電体メモリセルは、ｄ、ａ状態をそれぞれ１、０に対応させて記憶素子に応用したものである。
【０００３】
図２は、強誘電体メモリの単位セルを示す図である。図２に示されているように、一方向にビットラインＢＬが形成され、ビットラインと交差する方向にワードラインＷＬが形成され、ワードラインに一定の間隔を置いてワードラインと同一の方向にプレートラインＰＬが形成され、ゲートはワードラインに連結され、ソースはビットラインに連結されるようにトランジスタＴ１が形成され、２つの端子のうち第１の端子がトランジスタＴ１のドレインに連結され、第２の端子はプレートラインに連結されるように強誘電体キャパシタＦＣ１が形成される（特許文献１参照）。
【０００４】
このような強誘電体メモリ素子のデータ入出力動作は、次の通りである。図３は、強誘電体メモリ素子のライト動作を示すタイミング図である。図４は、リード動作を示すタイミング図である。
図３に示されているライト動作を説明すると、外部から印加されるチップイネーブル信号ＣＳＢｐａｄがハイからローに活性化され、これと同時にライトイネーブル信号ＷＥＢｐａｄをハイからローに印加するとライトモードが開始される。次いで、ライトモードでアドレスディコーディングが開始されると、該当ワードラインに印加されるパルスが「ロー」から「ハイ」に遷移してセルが選択される。
選択されたセルにロジック値「１」を書き込むためには、ビットラインに「ハイ」信号を印加してプレートラインには「ロー」信号を印加し、セルにロジック値「０」を書き込むためには、ビットラインに「ロー」信号を印加してプレートラインには「ハイ」信号を印加する。
【０００５】
次に、図４に示されているリード動作を説明する。外部でチップイネーブル信号ＣＳＢｐａｄを「ハイ」から「ロー」に活性化させると、該当ワードラインが選択される前に全てのビットラインはイコライズ信号により「ロー」電圧に等電位化される。
そして、各ビットラインを非活性化させた後アドレスをディコーティングし、ディコーディングされたアドレスにより該当ワードラインでは「ロー」信号が「ハイ」信号に遷移されて該当セルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加し、強誘電体メモリに貯蔵されたロジック値「１」に相応するデータＱｓを破壊する。若し、強誘電体メモリにロジック値「０」が貯蔵されていれば、それに相応するデータＱｎｓは破壊されない。
このように破壊されたデータと破壊されないデータは、前述のヒステリシスループの原理により互いに異なる値を出力することになり、センスアンプはロジック値「１」又は「０」を感知することになる。すなわち、データが破壊された場合は図１のヒステリシスループでのようにｄからｆに変化する場合に該当し、データが破壊されない場合はａからｆに変化する場合に該当する。
したがって、一定時間が経過した後センスアンプがイネーブルされると、データが破壊された場合は増幅されてロジック値「１」を出力し、データが破壊されない場合は増幅されてロジック値「０」を出力する。このように、センスアンプでデータを増幅した後は元のデータに復元しなければならないので、該当ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に非活性化させる。
【０００６】
【特許文献１】
特開平１１−１２１７０５号公報
【０００７】
【発明が解決しようとする課題】
ＦＲＡＭの動作電圧領域は、低電圧から高電圧領域まで多様に求められており、低電圧駆動のためにはＦＲＡＭセル動作でワードラインＷＬ、プレートラインＰＬ、ビットラインＢＬ等にブースト電圧を用いることになる。ところが、ブースト回路では過度な高電圧を発生させないことがチップの信頼性の向上に寄与する。さらに、信頼性テスト、すなわち、バーンイン（Ｂｕｒｎ−Ｉｎ）テスト等を行う場合も高温に高電圧条件でストレスを加えることになるが、この場合過度な電圧が加えられないようにするのが必要である。
従来のセル構造では、カラムにある全てのセル等が１つのビットラインに連結されているので１つのセルに接近するため全体のビットラインを駆動しなければならない。したがって、ビットライン駆動負荷が大きくなり駆動速度が遅くなるという問題点があった。
【０００８】
本発明では、ブースト制御信号発生装置で電圧レベルを感知して臨界電圧以上ではブースト回路を非活性化する。これにより駆動電圧をブーストしなくなり、臨界電圧以上の条件でもＦＲＡＭチップが正常に動作することができる。
本発明に係るブースト制御信号発生装置は、スタンバイモードでＤＣ電流が流れないようチップが活性化された場合にのみ動作するようにする。
さらに、本発明ではビットラインをメインビットラインとサブビットラインに階層化し、メインビットラインに複数本のサブビットラインをそれぞれスイッチを介して連結する。特定のセルに接近する場合、特定のセルが含まれたサブビットラインだけをメインビットラインと連結することにより、ビットラインの駆動負荷を該当セルが連結されたサブビットラインの負荷水準に減少させて駆動速度を向上させる。
【０００９】
【課題を解決するための手段】
本発明に係る強誘電体メモリ装置は、チップイネーブル信号に応じて感知された電源電圧のレベルに従いブースト制御信号を発生させるブースト制御信号発生装置、及び前記ブースト制御信号が活性化された場合にのみブースト電圧を発生させ、前記ブースト電圧をメモリセルに供給するためのブースト回路を含む駆動電圧ブースト装置を備えることを特徴としている。
【００１０】
ここで、前記ブースト制御信号発生装置は、臨界電圧を表わす第１の基準電圧を発生させる目標電圧発生部、前記感知された電源電圧を表わす第２の基準電圧を発生させる電圧感知部、及び前記第１の基準電圧と前記第２の基準電圧を受信して前記ブースト制御信号を出力する比較部を含むことが望ましい。
【００１１】
また、前記ブースト制御信号発生装置は、前記感知された電源電圧を表わす第２の基準電圧を発生させる電圧感知部、及び外部から提供される臨界電圧である第１の基準電圧と前記第２の基準電圧を受信して前記ブースト制御信号を出力する比較部を含むことが望ましい。
【００１２】
また、前記目標電圧発生部は、ゲートが接地されてソースが陽の電源に連結されたＰＭＯＳトランジスタ、ゲートがドレインと連結されてドレインが前記ＰＭＯＳトランジスタのドレインに連結された第１のＮＭＯＳトランジスタ、ゲートがドレインと連結されてドレインが前記第１のＮＭＯＳトランジスタのソースに連結された第２のＮＭＯＳトランジスタ、及びゲートに前記チップイネーブル信号が入力され、ドレインが前記第２のＮＭＯＳトランジスタのソースに連結され、ソースが接地された第３のＮＭＯＳトランジスタで構成され、前記第１の基準電圧は、前記第１のＮＭＯＳトランジスタのゲート電圧と同一であることが望ましい。
【００１３】
また、前記目標電圧発生部は、ゲートが接地されてソースが陽の電源に連結されたＰＭＯＳトランジスタ、陽極が前記ＰＭＯＳトランジスタのドレインに連結された第１のダイオード、陽極が前記第１のダイオードの陰極に連結された第２のダイオード、ゲートに前記チップイネーブル信号が入力され、ドレインが前記第２のダイオードの陰極に連結され、ソースが接地されたＮＭＯＳトランジスタで構成され、前記第１の基準電圧は前記第１のダイオードの陽極電圧と同一であることが望ましい。
【００１４】
また、前記電圧感知部は、ゲートが接地されてソースが陽の電源に連結された第１のＰＭＯＳトランジスタ、ゲートが接地されてソースが前記第１のＰＭＯＳトランジスタのドレインに連結された第２のＰＭＯＳトランジスタ、ゲートがドレインと連結されてドレインが前記第１のＰＭＯＳトランジスタのソースと連結された第１のＮＭＯＳトランジスタ、ゲートに前記チップイネーブル信号が入力されてドレインが前記第１のＮＭＯＳトランジスタのソースと連結される第２のＮＭＯＳトランジスタ、及びゲートが陽の電源に連結され、ドレインが前記第２のＮＭＯＳトランジスタのソースに連結され、ソースが接地された第３のＮＭＯＳトランジスタで構成され、前記第２の基準電圧は前記第３のＮＭＯＳトランジスタのドレイン電圧と同一であることが望ましい。
【００１５】
また、前記電圧感知部はゲートが接地され、ソースが陽の電源に連結され、ドレインが前記第１のＮＭＯＳトランジスタのソースと連結された第３のＰＭＯＳトランジスタをさらに含むことが望ましい。
【００１６】
また、前記比較部はソースが陽の電源に連結された第１のＰＭＯＳトランジスタ、ゲートが前記第１のＰＭＯＳトランジスタのゲートに連結され、ソースが陽の電源に連結され、ドレインがゲートと連結された第２のＰＭＯＳトランジスタ、ゲートに前記第１の基準電圧が入力されてドレインが前記第１のＰＭＯＳトランジスタのドレインと連結される第１のＮＭＯＳトランジスタ、ゲートに前記第２の基準電圧が入力されてドレインが前記第２のＰＭＯＳトランジスタのドレインと連結される第２のＮＭＯＳトランジスタ、ゲートに前記チップイネーブル信号が入力され、ドレインが前記第１のＮＭＯＳトランジスタのソース及び前記第２のＮＭＯＳトランジスタのソースと連結され、ソースが接地された第３のＮＭＯＳトランジスタ、入力端が前記第１のＰＭＯＳトランジスタのドレインと連結された第１のインバータ、及びゲートが前記第１のインバータの出力端と連結され、ソースが陽の電源に連結され、ドレインが前記第１のＰＭＯＳトランジスタのドレインと連結された第３のＰＭＯＳトランジスタで構成され、前記ブースト制御信号は前記第１のインバータから出力されることが望ましい。
【００１７】
また、前記比較部は所定の偶数個のインバータが直列に連結されたインバータチェーンをさらに含み、前記インバータチェーンの入力端は前記第１のインバータの出力端と連結され、前記ブースト制御信号は前記インバータチェーンから出力されることが望ましい。
【００１８】
本発明に係る強誘電体メモリ装置は、第１の制御信号によりメインビットラインを陽の電圧にプールアップさせるメインビットラインプールアップ制御部、カラム選択制御信号により前記メインビットラインをデータバスと連結させるカラム選択制御部、前記メインビットラインプールアップ制御部と前記カラム選択制御部との間に連結されたセルアレイ、及び所定の臨界電圧と感知された電源電圧を比較し、前記比較結果に基づき駆動電圧のレベルを調節して提供する駆動電圧ブースト装置を含むことを特徴としている。
【００１９】
ここで、前記セルアレイは陽の電源と前記メインビットラインとの間に連結され、第２の制御信号により電流の流れを制御する１つ又は２つ以上のメインビットライン負荷制御部、及びそれぞれの両端でメインビットラインと連結された複数のサブセルブロックを含み、前記複数のサブセルブロックは前記メインビットラインプールアップ制御部と前記カラム選択制御部との間に一列に配列されていることが望ましい。
【００２０】
また、前記メインビットラインプールアップ制御部はゲートに前記第１の制御信号が入力され、ソースが陽の電源と連結され、ドレインが前記メインビットラインに連結されたＰＭＯＳトランジスタで構成されていることが望ましい。
【００２１】
また、前記カラム選択制御部はゲートに前記カラム選択制御信号が入力され、両端にそれぞれ前記データバスと前記メインビットラインが連結されたトランスミッションゲートで構成されていることが望ましい。
【００２２】
また、前記メインビットライン負荷制御部はゲートに前記第２の制御信号が入力され、ソースが陽の電源と連結され、ドレインが前記メインビットラインと連結されるＰＭＯＳトランジスタで構成されていることが望ましい。
【００２３】
また、前記サブセルブロックは、それぞれワードライン及びプレートラインに連結された複数の単位メモリセルに共通に連結されたサブビットライン、ゲートに前記サブビットラインの第１端が連結されてドレインが前記メインビットラインに連結された電流調節用の第１のＮＭＯＳトランジスタ、ゲートに第３の制御信号が連結され、ドレインが前記第１のＮＭＯＳトランジスタのソースに連結され、ソースが接地されている第２のＮＭＯＳトランジスタ、ゲートに第４の制御信号が連結され、ドレインが前記サブビットラインの第２端に連結され、ソースが接地されている第３のＮＭＯＳトランジスタ、ゲートに第５の制御信号が連結され、ソースが前記サブビットラインの第２端に連結され、ドレインが第６の制御信号に連結される第４のＮＭＯＳトランジスタ、及びゲートに第７の制御信号が連結され、ドレインが前記メインビットラインに連結され、ソースが前記サブビットラインの第２端に連結される第５のＮＭＯＳトランジスタを含み、前記駆動電圧ブースト装置で発生した駆動電圧は前記ワードライン、前記プレートライン、前記サブビットライン、前記第５の制御信号及び前記第６の制御信号に供給されることが望ましい。
【００２４】
また、前記メインビットライン負荷制御部は前記メインビットライン毎に１つずつ連結される。
【００２５】
また、前記メインビットライン負荷制御部は前記メインビットライン毎に２つ以上連結され、所定の個数の前記セルアレイブロック毎に１つずつ均等に配置される。
【００２６】
また、前記駆動電圧ブースト装置は、チップイネーブル信号に応えて感知された電源電圧のレベルに従いブースト制御信号を発生させるブースト制御信号発生装置、及び前記ブースト制御信号が活性化された場合にのみブースト電圧を発生させ、前記ブースト電圧をメモリセルに供給するためのブースト回路を含むことが望ましい。
【００２７】
【発明の実施の形態】
以下、図面を参照して本発明に係る実施の形態に対し詳しく説明する。
図５は、本発明に係る強誘電体メモリ装置に含まれたワードライン駆動電圧ブースト装置を示す図である。駆動電圧ブースト装置は、ブースト制御信号発生装置４１とブースト回路４２を含む。ブースト回路４１はブースト制御信号発生装置４１の出力に応じて出力電圧のレベルを調整する。
本実施の形態では、ワードライン電圧のブースト可否を指示する制御信号ＷＬ＿Ｂｏｏｓｔ＿ＣＯＮと前記ブースト制御信号発生装置の出力を「ＡＮＤ」演算し、その結果をブースト回路４１に入力する。制御信号ＷＬ＿Ｂｏｏｓｔ＿ＣＯＮが非活性化された場合、又はブースト制御信号ＢＣＳが非活性化された場合はブースト回路４１はワードラインＷＬの駆動電圧をブーストしない。
【００２８】
ブースト制御信号発生装置４１は、チップイネーブル信号ＣＥＢが活性化された場合にのみ動作する。ブースト制御信号発生装置４１は、チップイネーブル信号ＣＥＢが活性化されない場合ＤＣ電流が流れないように構成されている。
【００２９】
図６は、本発明に係る駆動電圧ブースト装置に含まれたブースト制御信号発生装置の第１の実施の形態を示す図である。本実施の形態に係るブースト制御信号発生装置は、目標電圧発生部５１、電圧感知部５２及び比較部５３で構成されている。
目標電圧発生部５１は、チップイネーブル信号ＢＣＥが活性化された場合に第１の基準電圧ＲＥＦ＿１を設ける機能を行う。第１の基準電圧は、駆動電圧の過度なブーストを防ぐため設けられた臨界電圧である。チップイネーブル信号ＢＣＥは、外部から入力されたチップイネーブル信号ＣＥＢをインバーティングして内部で用いる信号である。本実施の形態でチップイネーブル信号ＣＥＢは「ロー」状態の場合、ＢＣＥは「ハイ」状態の場合が活性化された状態である。
【００３０】
目標電圧発生部５１は、ゲートが接地されてソースがＶｃｃに連結されたＰＭＯＳトランジスタＲＰ１、ゲートとドレインが連結されてドレインがＰＭＯＳトランジスタＲＰ１のドレインと連結されたＮＭＯＳトランジスタＮＭ３、ゲートとドレインが連結されてドレインがＮＭＯＳトランジスタＮＭ３のソースと連結されたＮＭＯＳトランジスタＮＭ２、及びゲートにチップイネーブル信号ＢＣＥが入力され、ドレインがＮＭＯＳトランジスタＮＭ２のソースと連結され、ソースが接地されたＮＭＯＳトランジスタＮＭ１で構成され、第１の基準電圧ＲＥＦ＿１はＮＭＯＳトランジスタＮＭ３のゲート電圧と同一である。
【００３１】
スイッチ素子に用いられるＮＭＯＳトランジスタＮＭ１は、チップイネーブル信号ＢＣＥにより活性化される。このとき、目標電圧発生部５１から出力される第１の基準電圧ＲＥＦ＿１のレベルは抵抗性素子のＰＭＯＳトランジスタＲＰ１、ダイオード連結されたＮＭＯＳトランジスタＮＭ２及びＮＭ３により決定される。
【００３２】
ＮＭＯＳトランジスタＮＭ２及びＮＭ３は、第１の基準電圧をＮＭＯＳトランジスタの臨界電圧Ｖｔｈにより決定されるようにする。２つのＮＭＯＳトランジスタが直列に連結された場合は、（２×Ｖｔｈ）が第１の基準電圧ＲＥＦ＿１になる。回路の電圧要求に従い、Ｎ個のＮＭＯＳ素子が用いられることもある。同様に、Ｎ個のＮＭＯＳが直列に連結されれば（Ｎ×Ｖｔｈ）が第１の基準電圧ＲＥＦ＿１になる。
【００３３】
ＰＭＯＳトランジスタＲＰ１は、非常に小さい微細電流を流して第１の基準電圧ＲＥＦ＿１が「ハイ」にプリチャージされるようにする抵抗性素子である。したがって、スタンバイモードではＲＥＦ＿１が「ハイ」にプリチャージされる。この素子は、ダイオード連結された２つのＮＭＯＳトランジスタＮＭ２、ＮＭ３だけで設けられるのが難しい微細レベル領域で第１の基準電圧ＲＥＦ＿１を調節するための用途に用いられる。
【００３４】
電圧感知部５２は、第１の基準電圧ＲＥＦ＿１と比較するための第２の基準電圧ＲＥＦ＿２を発生させる。第２の基準電圧は感知電圧であり、感知電圧が第１の基準電圧以下の場合にのみブーストが行われる。
電圧感知部５２は、ゲートが接地されてソースがＶｃｃに連結されたＰＭＯＳトランジスタＲＰ２、ゲートが接地されてソースがＰＭＯＳトランジスタＲＰ２のドレインに連結されたＰＭＯＳトランジスタＰＭ１、ゲートがドレインと連結されてドレインがＰＭＯＳトランジスタＰＭ１のドレインと連結されたＮＭＯＳトランジスタＮＭ８、ゲートにチップイネーブル信号ＢＣＥが入力されてドレインがＮＭＯＳトランジスタＮＭ８のソースと連結されたＮＭＯＳトランジスタＮＭ７、及びゲートがＶｃｃに連結され、ドレインがＮＭＯＳトランジスタＮＭ７のソースと連結され、ソースが接地されたＮＭＯＳトランジスタＲＮ１で構成され、第２の基準電圧ＲＥＦ＿２はＮＭＯＳトランジスタＲＮ１のドレインから出力される。
【００３５】
第２の基準電圧ＲＥＦ＿２を作る方法は、第１の基準電圧ＲＥＦ＿１の場合とは逆である。第２の基準電圧ＲＥＦ＿２ノードはプリチャージ区間の間には抵抗性ＮＭＯＳトランジスタのＲＮ１素子により「ロー」にリセットされる。
チップイネーブル信号ＢＣＥが活性化されると、スイッチ素子のＮＭ７素子がオン状態になる。このとき、電圧感知部５２の出力である第２の基準電圧ＲＥＦ＿２はダイオード連結されたＮＭＯＳトランジスタのＮＭ８、抵抗性素子のＰＭＯＳトランジスタＰＭ１及びＰＭ２により決定される。
【００３６】
比較部５３は、第１の基準電圧ＲＥＦ＿１と第２の基準電圧ＲＥＦ＿２の大きさを比較する機能を行う。
比較部５３は、ソースがＶｃｃに連結された第１のＰＭＯＳトランジスタＰ１、ゲートが第１のＰＭＯＳトランジスタＰ１のゲートに連結され、ソースがＶｃｃに連結され、ドレインがゲートと連結された第２のＰＭＯＳトランジスタＰ２、ゲートに第１の基準電圧ＲＥＦ＿１が入力されてドレインが第１のＰＭＯＳトランジスタＰ１のドレインと連結されるＮＭＯＳトランジスタＮＭ５、ゲートに第２の基準電圧ＲＥＦ＿２が入力されてドレインが第２のＰＭＯＳトランジスタのドレインと連結されるＮＭＯＳトランジスタＮＭ６、ゲートにチップイネーブル信号ＢＣＥが入力され、ドレインがＮＭＯＳトランジスタＮＭ５のソース及びＮＭＯＳトランジスタＮＭ６のソースと連結され、ドレインが接地されたＮＭＯＳトランジスタＮＭ４、入力端が第１のＰＭＯＳトランジスタＰ１のドレインと連結されたインバータＩＮＶ１、及びゲートがインバータＩＮＶ１の出力端と連結され、ソースがＶｃｃに連結され、ドレインが第１のＰＭＯＳトランジスタＰ１のドレインと連結されたＰＭＯＳトランジスタＲＰ２で構成され、ブースト制御信号ＢＣＳの論理レベルはインバータＩＮＶ１の論理レベルと同一である。インバータＩＮＶ１には、偶数個のインバータ等が一列に付加することができる。図５では、２つのインバータがさらに付加されている。
【００３７】
前述のように、第１の基準電圧ＲＥＦ＿１と第２の基準電圧ＲＥＦ＿２は、プリチャージ周期の間それぞれ「ハイ」と「ロー」に設けられ、Ｓ１出力ノードも抵抗性ＰＭＯＳトランジスタＲＰ２により「ハイ」にプールアップされる。
チップイネーブル信号ＢＣＥが「ハイ」に活性化されるとＮＭ４素子がオンされ、第１の基準電圧ＲＥＦ＿１と第２の基準電圧ＲＥＦ＿２はそれぞれＮＭＯＳトランジスタＮＭ５、ＮＭ６に入力されて比較増幅動作を行うことになる。
【００３８】
第１の基準電圧ＲＥＦ＿１が第２の基準電圧ＲＥＦ＿２より高い場合は、ＮＭＯＳトランジスタＮＭ６のドレインを介して流れる電流よりＮＭ５のドレインを介して流れる電流が大きくなり、結局ノードＳ１の電圧がローになる。ノードＳ１の電圧がローであるので、ＢＣＳはハイになる。すなわち、目標電圧が感知電圧より大きい場合はブースト制御信号が活性化される。
一方、第１の基準電圧ＲＥＦ＿１が第２の基準電圧ＲＥＦ＿２より低い場合は、ＮＭＯＳトランジスタＮＭ６のドレインを介して流れる電流よりＮＭ５のドレインを介して流れる電流が小さくなる。結局ノードＳ１の電圧はハイになり、ＢＣＳはローになる。すなわち、目標電圧が感知電圧より小さい場合はブースト制御信号が非活性化される。
【００３９】
図７は、本発明に係るブースト制御信号発生装置の第２の実施の形態を示す図である。
目標電圧設定部６１の構成は、第１の実施の形態の目標電圧設定部５１の構成と類似する。ただ、ＮＭＯＳトランジスタＮＭ２、ＮＭ３の代りにダイオードＤ１、Ｄ２を利用している。回路の機能は、第１の実施の形態と同一であるので説明を省略する。
電圧感知部６２は、第１の実施の形態の電圧感知部５２と同様の構成にＰＭＯＳトランジスタＰＭ３を追加したものである。ＰＭ３はゲートが接地され、ソースはＶｃｃに連結され、ドレインはＮＭＯＳトランジスタＮＭ８のソースと連結される。
【００４０】
ＰＭＯＳトランジスタＰＭ３を追加することにより、ＮＭＯＳトランジスタＲＮ１に流れる電流の大きさを調節し、これにより第２の基準電圧ＲＥＦ＿２を変更することができるようになる。その他の機能は、前述の電圧感知部５２の機能と同一である。
比較部６３の構成及び機能は、第１の実施の形態の比較部５３の構成及び機能と同一であるので説明を省略する。
【００４１】
図８は、本発明に係るブースト制御信号発生装置の第３の実施の形態を示す図である。
本実施の形態では、第１の基準電圧ＲＥＦ＿１が外部から提供される。
電圧感知部７２及び比較部７３の構成及び機能は、第２の実施の形態の電圧感知部６２及び比較部６３の構成及び機能と同一である。
【００４２】
図９及び図１０は、本発明に係るブースト制御信号発生装置の動作タイミング図である。
本発明に係るブースト制御信号発生装置は、チップイネーブル信号ＣＥＢ、ＢＣＥが活性化された場合に動作を開始する。動作を開始すると、目標電圧発生部５１、６１では第１の基準電圧ＲＥＦ＿１が発生し、電圧感知部５２、６２、７２では第２の基準電圧ＲＥＦ＿２が発生する。
図９に示されているように、第１の基準電圧ＲＥＦ＿１が第２の基準電圧ＲＥＦ＿２より高ければノードＳ１の出力は「ロー」になり、ブースト制御信号ＢＣＳが「ハイ」になって駆動電圧をブーストする。
【００４３】
図１０に示されているように、第１の基準電圧ＲＥＦ＿１が第２の基準電圧ＲＥＦ＿２より低ければノードＳ１の出力が「ハイ」になり、ブースト制御信号ＢＣＳが「ロー」になってブースト動作を遮断する。
【００４４】
前述の実施の形態等の他にも、各構成部分等の多様な組合せが可能である。たとえば、第１の実施の形態の目標電圧設定部５１の代りに外部から提供される第１の基準電圧ＲＥＦ＿１を用いる実施の形態、電圧感知部５２の代りに第２の実施の形態の電圧感知部６２を用いる実施の形態等多様な変形が可能であり、これらの構成及び機能は前述の内容に基づき当業者が容易に類推することができるので説明を省略する。
【００４５】
図１１は、本発明に係る駆動電圧ブースト装置により駆動電圧を提供されるセルアレイの構造を示す図である。
セルアレイ構造で各カラムは、メインビットラインプールアップ制御部、セルアレイ及びカラム選択制御部で構成されている。特に、セルアレイは陽の電源（図示省略）とメインビットライン（図示省略）との間に連結され、制御信号（図示省略）により電流の大きさを制御するメインビットライン負荷制御部、セルアレイ及び所定の臨界電圧と感知された電源電圧を比較し、前記比較結果に基づき駆動電圧の出力レベルを調節し、メモリセルに提供する駆動電圧ブースト装置を含む。セルアレイは、メインビットライン負荷制御部と複数のサブセルブロックで構成されている。
【００４６】
図１２は、メインビットラインプールアップ制御部を示す図である。
メインビットラインプールアップ制御部は、ゲートに制御信号ＭＢＰＵＣが連結され、ソースにＶｐｐ又はＶｃｃが連結され、ドレインがメインビットラインと連結されるＰＭＯＳトランジスタで構成されている。
メインビットラインプールアップ制御部は、「プリチャージ」時にメインビットラインを「ハイ」レベルにプールアップさせる役割を果たす。
【００４７】
図１３は、メインビットライン負荷制御部を示す図である。
メインビットライン負荷制御部は、ゲートに制御信号ＭＢＬＣが連結され、ソースはＶｐｐ又はＶｃｃと連結され、ドレインがメインビットラインと連結されるＰＭＯＳトランジスタで構成されている。
制御信号ＭＢＬＣが活性化された場合、メインビットライン負荷制御部はメインビットラインＭＢＬの負荷の役割を果たす。メインビットラインＭＢＬの感知電圧は、メインビットラインＭＢＬの負荷抵抗と電流レベルにより決定される。メインビットライン負荷制御部は、メインビットライン毎に１つ又は２つ以上が連結される。２つ以上連結される場合は、所定の個数のセルアレイブロック毎に１つずつ均一に配置される。
【００４８】
図１４は、カラム選択制御部を示す図である。
カラム選択制御部は、カラム選択制御信号ＣＳＮ、ＣＳＰによりメインビットラインＭＢＬとデータバスを連結するトランスミッションゲートで構成されている。
【００４９】
図１５は、サブセルブロックを示す図である。
サブセルブロックは、それぞれワードラインＷＬ＜ｍ＞及びプレートラインＰＬ＜ｍ＞に連結された複数の単位メモリセルに共通に連結されたサブビットラインＳＢＬ、ゲートにサブビットラインＳＢＬの第１端が連結されてドレインがメインビットラインＭＢＬに連結された電流調節用のＮＭＯＳトランジスタＮ１、ゲートに制御信号ＭＢＳＷが連結され、ドレインが電流調節用のＮＭＯＳトランジスタＮ１のソースに連結され、ソースが接地されているＮＭＯＳトランジスタＮ２、ゲートに制御信号ＳＢＰＤが連結され、ドレインがサブビットラインＳＢＬの第２端に連結され、ソースが接地されているＮＭＯＳトランジスタＮ３、ゲートに制御信号ＳＢＳＷ２が連結され、ソースがサブビットラインＳＢＬの第２端に連結され、ドレインが制御信号ＳＢＰＵに連結されるＮＭＯＳトランジスタＮ４、及びゲートに制御信号ＳＢＳＷ１が連結され、ドレインがメインビットラインＭＢＬに連結され、ソースがサブビットラインＳＢＬの第２端に連結されるＮＭＯＳトランジスタＮ５で構成されている。
【００５０】
制御信号ＳＢＳＷ１は、接近しようとするセルが連結されたサブビットラインＳＢＬのみ活性化させることにより、ビットラインの負荷を１つのサブビットラインＳＢＬの負荷水準に減少させる。
サブビットラインＳＢＬは、プールダウンＮＭＯＳトランジスタＮ３の調整信号であるＳＢＰＤ信号が活性化されると、サブビットラインＳＢＬの電位をグラウンドレベルに調整する。
【００５１】
ＳＢＰＵ信号は、サブビットラインＳＢＬに供給する電源電圧を調整する信号である。低電圧で「ハイ」電圧が必要な場合、Ｖｃｃ電圧より高い電圧を生成して供給する。
ＳＢＳＷ１、ＳＢＳＷ２はＳＢＰＵとサブビットラインＳＢＬとの間の信号の流れを調整する制御信号である。サブビットラインＳＢＬには、複数の単位セル等が連結されている。
サブビットラインＳＢＬは、ＮＭＯＳトランジスタＮ１のゲートに連結されてメインビットラインＭＢＬのセンシング電圧を調整する。ＮＭＯＳトランジスタＮ１のソース端子は、ゲートに制御信号ＭＢＳＷが連結されたＮＭＯＳトランジスタＮ２のドレインに連結される。
【００５２】
図１６は、臨界電圧以下でのライトタイミング図である。臨界電圧以下ではワードラインＷＬ、プレートラインＰＬ、制御信号ＳＢＳＷ２、ＳＢＰＵ、サブビットラインＳＢＬ等がブーストされた電圧Ｖｐｐに駆動されることが分かる。
ｔ２、ｔ３区間は、ワードラインＷＬとプレートラインＰＬを活性化してセルの信号を感知する区間である。
【００５３】
セルのデータが「ハイ」であれば、サブビットラインＳＢＬの電圧も「ハイ」レベルになることによりＮＭＯＳトランジスタＮ１に流れる電流が大きくなり、レファレンスレベルよりメインビットラインＭＢＬの電圧が低くなる。
一方、セルのデータが「ロー」であればサブビットラインＳＢＬの電圧も低いレベルになることによりＮＭＯＳトランジスタＮ１に流れる電流が小さくなり、レファレンスレベルよりメインビットラインＭＢＬの電圧が高くなる。
【００５４】
ｔ４区間は、ＳＢＳＷ２を「ハイ」にしてセルフブースティングを準備する区間である。セルフブースティングに対しては次に説明する。
【００５５】
ｔ５区間は、「ハイ」レベルをライトする区間である。ＳＢＳＷ２が「ハイ」の状態でＳＢＰＵを「ハイ」にすると、ＳＢＳＷ２、ワードラインＷＬ、ＳＢＬが「ハイ」に駆動される。このとき、これらの信号の電圧レベルはセルフブースティングによりＶＰＰ以上になる。本区間では、ワードラインＷＬが「ハイ」、ビットラインＳＢＬが「ハイ」及びプレートラインＰＬが「ロー」であるので、セルに自然に「１」が書き込まれる。
【００５６】
ｔ６区間は、「ロー」レベルをライトする区間である。制御信号ＳＢＰＤ、ＳＢＳＷ２を非活性化し、ＳＢＳＷ１を活性化するとメインビットラインＭＢＬから提供された「０」がサブビットラインＳＢＬに提供される。このとき、プレートラインＰＬの電圧は「ハイ」であるので、セルには「０」が書き込まれる。若し、ビットラインから提供された信号が「１」であれば、プレートラインＰＬの電圧も「ハイ」でサブビットラインＳＢＬの電圧も「ハイ」であるので、セルのデータは変化せずｔ５区間で書き込まれた「１」が維持される。
【００５７】
図１７は、臨界電圧以上でのライト動作に関する図である。臨界電圧以上ではワードラインＷＬ、プレートラインＰＬ、制御信号ＳＢＳＷ２、ＳＢＰＵ、サブビットラインＳＢＬ等がブーストされない電圧Ｖｃｃに駆動される。作動原理は、前述と同様であるので省略する。
【００５８】
図１８は、臨界電圧以下でリード動作に関する図である。臨界電圧以下ではワードラインＷＬ、プレートラインＰＬ、制御信号ＳＢＳＷ２、ＳＢＰＵ、サブビットラインＳＢＬ等がブーストされた電圧Ｖｐｐに駆動される。
ｔ２〜ｔ６区間の動作は、図１６で説明した通りである。ただ、リード動作ではセンスアンプ（図示省略）で感知したデータを外部に出力するとの点が異なるだけである。
ｔ５及びｔ６区間はリストア区間である。リストア動作は、センスアンプ（図示省略）で感知して貯蔵したセルデータを再びセルに書き込む動作であり、センスアンプに貯蔵されていたデータはビットラインを介してセルに提供されるのでライト動作と類似する。ライト動作でのようにｔ５区間ではセルに「１」が自然に書き込まれる。ｔ６区間でビットラインに「０」が提供されると「０」が書き込まれ、ビットラインに「１」が提供されるとｔ５で書き込まれた「１」が維持される。
【００５９】
図１９は、臨界電圧以上でのリード動作に関する図である。ワードラインＷＬ、プレートラインＰＬ、制御信号ＳＢＳＷ２、ＳＢＰＵ、サブビットラインＳＢＬ等がブーストされない電源電圧Ｖｃｃに駆動される。
図１６〜図１９で矢印は、セルフブースティング動作を表わす。ＮＭＯＳトランジスタがオン状態の場合、ゲート電圧はソース電圧よりしきい電圧Ｖｔｈほど高くなる。したがって、ゲートにＶｃｃ又はＶｐｐを供給する場合、ソース電圧はＶｃｃ〜Ｖｔｈ又はＶｐｐ〜Ｖｔｈに過ぎなくなる。このとき、ソース電圧をＶｃｃ又はＶｐｐに作るための方法がセルフブースティングである。
【００６０】
図１５のＮＭＯＳトランジスタＮ４を例に挙げて説明する。先ず、制御信号ＳＢＳＷ２を「ハイ」に立ち上げると、ＮＭＯＳトランジスタＮ４のゲートＳＢＳＷ２とドレインＳＢＰＵとの間に存在する寄生キャパシタに電荷が蓄積される（図１６のｔ４区間）。この状態でドレインＳＢＰＵの電圧を「ハイ」に立ち上げる（図１６のｔ５区間）。このとき、ゲートＳＢＳＷ２の電圧はドレインＳＢＰＵの電圧と寄生キャパシタ両端の電圧の合になってゲートの電圧がブースティングされる。結局、ＮＭＯＳトランジスタＮ４のソースに連結されているサブビットラインＳＢＬの電圧がブースティングされるのである。その他の部分のセルフブースティング動作も、前述のような同一の原理で行われる。
【００６１】
【発明の効果】
本発明に係る強誘電体メモリ装置を介して過度なブースト電圧により回路が損傷されることを防ぐことができ、スタンバイモードではＤＣ電流が流れないようにして消費電力を節減することができる。
第２の基準電圧ＲＥＦ＿２は、スタンバイモードでは「ロー」レベルにありながらチップイネーブル時にのみ一定のレベルに上昇する。一方、第１の基準電圧ＲＥＦ＿１はスタンバイモードでは「ハイ」レベルにありながら一定の基準レベルに遷移することにより、２つの信号の比較動作が安定化されてグリッチ等のノイズ発生の確率が減少する。
本発明のようにセルアレイを構成することにより、ビットライン駆動負荷を小さくして駆動速度を速くすることができる。
【図面の簡単な説明】
【図１】ヒステリシス曲線である。
【図２】ＦＲＡＭセル素子の構成図である。
【図３】従来の技術に係る強誘電体メモリ素子のライト動作を示すタイミング図である。
【図４】従来の技術に係る強誘電体メモリ素子のリード動作を示すタイミング図である。
【図５】本発明に係るワードラインブースト装置を示すブロック図である。
【図６】本発明の第１の実施の形態に係るブースト制御信号発生装置の回路図である。
【図７】本発明の第２の実施の形態に係るブースト制御信号発生装置の回路図である。
【図８】本発明の第３の実施の形態に係るブースト制御信号発生装置の回路図である。
【図９】本発明に係る強誘電体メモリ装置の臨界電圧以下での動作タイミング図である。
【図１０】本発明に係る強誘電体メモリ装置の臨界電圧以上での動作タイミング図である。
【図１１】本発明に係る強誘電体メモリ装置のセルアレイ構成図である。
【図１２】本発明に係る強誘電体メモリ装置のメインビットラインプールアップ制御部の構成図である。
【図１３】本発明に係る強誘電体メモリ装置のメインビットライン負荷制御部の構成図である。
【図１４】本発明に係る強誘電体メモリ装置のカラム選択制御部の構成図である。
【図１５】本発明に係る強誘電体メモリ装置のサブセルブロックとメインビットライン負荷制御部の構成図である。
【図１６】本発明に係る強誘電体メモリ装置の臨界電圧以下でのチップライト動作タイミング図である。
【図１７】本発明に係る強誘電体メモリ装置の臨界電圧以上でのチップライト動作タイミング図である。
【図１８】本発明に係る強誘電体メモリ装置の臨界電圧以下でのチップリード動作タイミング図である。
【図１９】本発明に係る強誘電体メモリ装置の臨界電圧以上でのチップリード動作タイミング図である。
【符号の説明】
４１　ブースト制御信号発生装置
４２　ブースト回路
４３　ＦＲＡＭセル
５１　目標電圧発生部
５２、６２、７２　電圧感知部
５３、６３、７３　比較部
６１　目標電圧設定部
【図１】
2004095137.tif 000003
【図２】
2004095137.tif 000004
【図３】
2004095137.tif 000005
【図４】
2004095137.tif 000006
【図５】
2004095137.tif 000007
【図６】
2004095137.tif 000008
【図７】
2004095137.tif 000009
【図８】
2004095137.tif 000010
【図９】
2004095137.tif 000011
【図１０】
2004095137.tif 000012
【図１１】
2004095137.tif 000013
【図１２】
2004095137.tif 000014
【図１３】
2004095137.tif 000015
【図１４】
2004095137.tif 000016
【図１５】
2004095137.tif 000017
【図１６】
2004095137.tif 000018
【図１７】
2004095137.tif 000019
【図１８】
2004095137.tif 000020
【図１９】
2004095137.tif 000021