(57)【要約】【課題】　データ出力バッファの数が減少し、半導体メモリ装置の面積が小さくなるＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路を提供する。【解決手段】　第１及び第３データラッチ、第２及び第４データラッチ、第１及び第２データ出力ドライバを具備し、ＤＤＲモードでは、第１データ出力ドライバをデータラッチ出力に接続して、１つのデータ入出力ピンに出力される奇数データと偶数データとをラッチして出力する。ＳＤＲモードでは、第１および第２データ出力ドライバをデータラッチ出力に接続して、ＤＤＲモードで偶数データをラッチして出力する回路部分を第１データのラッチ出力回路に活用し、かつＤＤＲモードで奇数データをラッチして出力する回路部分を第２データのラッチ出力回路に活用し、２つのデータ入出力ピンに出力される２つのデータを同時にラッチして出力する。【選択図】　　　図４
2004111041.tif 000002
【特許請求の範囲】
【請求項１】
　単一データ率（以下、ＳＤＲという）／二重データ率（以下、ＤＤＲという）兼用半導体メモリ装置のデータ出力回路において、
　前記ＤＤＲモードで、偶数クロックに応答して偶数データをラッチし、それぞれ第１プルアップ制御信号及び第１プルダウン制御信号を発生する第１及び第３データラッチであって、前記ＳＤＲモードではデータ出力クロックに応答して第１データをラッチし、それぞれ前記第１プルアップ制御信号及び第１プルダウン制御信号を発生する前記第１及び第３データラッチと、
　前記ＤＤＲモードで奇数クロックに応答して奇数データをラッチし、それぞれ前記第１プルアップ制御信号及び前記第１プルダウン制御信号を発生する第２及び第４データラッチであって、前記ＳＤＲモードでは前記データ出力クロックに応答して第２データをラッチし、それぞれ第２プルアップ制御信号及び第２プルダウン制御信号を発生する前記第２及び第４データラッチと、
　前記第１プルアップ制御信号及び第１プルダウン制御信号に応答して第１出力パッドを所定の電圧レベルにドライビングする第１データ出力ドライバと、
　前記第２プルアップ制御信号及び第２プルダウン制御信号に応答して第２出力パッドを所定の電圧レベルにドライビングする第２データ出力ドライバと、を具備することを特徴とするＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路。
【請求項２】
　前記第２データ出力ドライバは、
　前記ＳＤＲモードでは前記第２及び第４データラッチに電気的に連結され、
　前記ＤＤＲモードでは前記第２及び第４データラッチから分離されることを特徴とする請求項１に記載のＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路。
【請求項３】
　前記データ出力回路は、
　前記ＤＤＲモードで前記第２データラッチを前記第１データ出力ドライバに連結させる第１スイッチと、
　前記ＳＤＲモードで前記第２データラッチを前記第２データ出力ドライバに連結させる第２スイッチと、
　前記ＤＤＲモードで前記第４データラッチを前記第１データ出力ドライバに連結させる第３スイッチと、
　前記ＳＤＲモードで前記第４データラッチを前記第２データ出力ドライバに連結させる第４スイッチと、をさらに具備することを特徴とする請求項２に記載のＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路。
【請求項４】
　前記データ出力回路は前記ＤＤＲモードで、クロックの立上がりエッジに応答して前記偶数クロックを生成する第１クロックバッファと、前記クロックの立下りエッジに応答して前記奇数クロックを生成する第２クロックバッファとをさらに具備し、
　前記第１クロックバッファは前記ＳＤＲモードでは前記データ出力クロックの発生に使われることを特徴とする請求項１に記載のＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路。
【請求項５】
　前記第１ないし第４データラッチは、
　所定のバッファ制御信号が非活性化された状態では、前記第１及び第２データ出力ドライバをオフさせる前記第１及び第２プルアップ制御信号と前記第１及び第２プルダウン制御信号を発生することを特徴とする請求項１に記載のＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路。
【請求項６】
　前記第１及び第２データ出力ドライバはそれぞれ
　並列に連結される２つ以上のプルアップトランジスタ及び並列に連結される２つ以上のプルダウントランジスタを含むことを特徴とする請求項１に記載のＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路。
【請求項７】
　ＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路において、
　メモリセルから出力されるデータをラッチして出力するデータ出力バッファと、
　前記データ出力バッファの出力信号に応答して出力データを発生する第１及び第２データ出力ドライバと、を具備し、
　前記データ出力バッファは前記ＤＤＲモードで、偶数クロックに応答して第１データピンに出力される偶数データをラッチして出力する偶数データ出力バッファ部と奇数クロックに応答して前記第１データピンに出力される奇数データをラッチして出力する奇数データ出力バッファ部とを含み、
　前記ＳＤＲモードでは、前記偶数データ出力バッファ部はデータ出力クロックに応答して前記第１データピンに出力される第１データをラッチして出力し、前記奇数データ出力バッファ部は前記データ出力クロックに応答して第２データピンに出力される第２データをラッチして出力することを特徴とするＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路。
【請求項８】
　前記第１データ出力ドライバは前記ＤＤＲモードで前記偶数データ出力バッファ部及び前記奇数データ出力バッファ部と電気的に連結され、前記ＳＤＲモードでは前記偶数データ出力バッファ部と連結され、前記奇数データ出力バッファ部とは分離され、
　前記第２データ出力ドライバは前記ＳＤＲモードで前記奇数データ出力バッファ部と電気的に連結されることを特徴とする請求項７に記載のＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路。
【請求項９】
　前記データ出力回路は前記ＤＤＲモードでクロックの立上がりエッジに応答して前記偶数クロックを生成する第１クロックバッファと、前記クロックの立下りエッジに応答して前記奇数クロックを生成する第２クロックバッファと、をさらに具備し、
　前記第１クロックバッファは前記ＳＤＲモードでは前記データ出力クロックの発生に使われることを特徴とする請求項８に記載のＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路。
【請求項１０】
　前記第１及び第２データ出力ドライバは、
　所定のバッファ制御信号が非活性化された状態ではオフされ、ハイインピーダンス状態の前記出力データを出力することを特徴とする 請求項８に記載のＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路。
【請求項１１】
　前記第１及び第２データ出力ドライバはそれぞれ
　並列に連結される２つ以上のプルアップトランジスタ及び並列に連結される２つ以上のプルダウントランジスタを含むことを特徴とする請求項８に記載のＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路。
【請求項１２】
　ＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路において、
　メモリセルから出力されるデータをラッチして出力するデータ出力バッファと、
　前記データ出力バッファの出力信号に応答して第１及び第２出力パッドを所定の電圧レベルにそれぞれドライビングする第１及び第２データ出力ドライバと、を具備し、
　前記データ出力バッファは第１データ出力バッファ部と第２データ出力バッファ部とを含み、
　ＤＤＲモードでは前記第１及び第２データ出力バッファ部は前記第１データ出力ドライバと電気的に連結されて、クロック信号の立上がりエッジ及び立下りエッジに応答して前記第１出力パッドに出力される偶数データ及び奇数データをラッチし、
　ＳＤＲモードでは前記第１データ出力バッファ部は、前記第１データ出力ドライバに電気的に連結され、前記クロック信号の立上がりエッジまたは立下りエッジに応答して前記第１出力パッドに出力されるデータをラッチし、前記第２データ出力バッファ部は前記第２データ出力ドライバに電気的に連結され、前記クロック信号の立上がりエッジまたは立下りエッジに応答して前記第２出力パッドに出力されるデータをラッチすることを特徴とするＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路。
【請求項１３】
　前記データ出力回路は前記ＤＤＲモードでクロックの立上がりエッジに応答して前記偶数クロックを生成する第１クロックバッファと、前記クロックの立下りエッジに応答して前記奇数クロックを生成する第２クロックバッファと、をさらに具備し、
　前記第１クロックバッファは前記ＳＤＲモードでは前記データ出力クロックの発生に使われることを特徴とする請求項１２に記載のＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路。
【請求項１４】
　前記第１及び第２データ出力ドライバは、
　所定のバッファ制御信号が非活性化された状態ではオフされて、ハイインピーダンス状態の出力データを出力することを特徴とする請求項１２に記載のＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路。
【請求項１５】
　前記第１及び第２データ出力ドライバはそれぞれ
　並列に連結される２つ以上のプルアップトランジスタ及び並列に連結される２つ以上のプルダウントランジスタを含むことを特徴とする請求項１２に記載のＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路。
【請求項１６】
　ＳＤＲ／ＤＤＲ兼用半導体メモリ装置で動作するように構成されるデータ出力回路の動作方法において、
　ＤＤＲモードの間、第１データラッチ及び第３データラッチを利用して偶数クロックに応答して偶数データをラッチする段階と、
　前記ＤＤＲモードの間、第２データラッチ及び第４データラッチを利用して奇数クロックに応答して奇数データをラッチする段階と、
　ＳＤＲモードの間、前記第１データラッチ及び前記第３データラッチを利用してデータ出力クロックに応答して第１データをラッチする段階と、
　前記ＳＤＲモードの間、前記第２データラッチ及び前記第４データラッチを利用して前記データ出力クロックに応答して第２データをラッチする段階と、
　前記ＤＤＲモードの間、前記第１及び第３データラッチを利用してそれぞれ第１プルアップ制御信号及び第１プルダウン制御信号を発生し、また前記第２及び第４データラッチを利用してそれぞれ前記第１プルアップ制御信号及び前記第１プルダウン制御信号を発生する段階と、
　前記ＳＤＲモードの間、前記第１及び第３データラッチを利用してそれぞれ前記第１プルアップ制御信号及び前記第１プルダウン制御信号を発生し、前記第２及び第４データラッチを利用してそれぞれ第２プルアップ制御信号及び第２プルダウン制御信号を発生する段階と、
　第１データ出力ドライバを利用して前記第１プルアップ制御信号及び第１プルダウン制御信号に応答して第１出力パッドを所定の電圧レベルにドライビングする段階と、
　第２データ出力ドライバを利用して前記第２プルアップ制御信号及び第２プルダウン制御信号に応答して第２出力パッドを所定の電圧レベルにドライビングする段階と、を具備することを特徴とするＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路の動作方法。
【請求項１７】
　前記方法は、
　前記ＳＤＲモードでは前記第２データ出力ドライバを前記第２及び第４データラッチに電気的に連結する段階と、
　前記ＤＤＲモードでは前記第２データ出力ドライバを前記第２及び第４データラッチから電気的に分離させる段階と、をさらに具備することを特徴とする請求項１６に記載のＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路の動作方法。
【請求項１８】
　前記方法は、
　前記ＤＤＲモードで前記第１データ出力ドライバをそれぞれ第１スイッチ及び第３スイッチを通じて前記第２データラッチ及び前記第４データラッチに連結させる段階と、
　前記ＳＤＲモードで前記第２データ出力ドライバをそれぞれ第２スイッチ及び第４スイッチを通じて前記第２データラッチ及び前記第３データラッチに連結させる段階と、をさらに具備することを特徴とする請求項１７に記載のＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路の動作方法。
【請求項１９】
　前記方法は、前記ＤＤＲモードで、第１クロックバッファを利用してクロックの立上がりエッジに応答して前記偶数クロックを発生し、第２クロックバッファを利用して前記クロックの立下りエッジに応答して前記奇数クロックを発生する段階をさらに具備し、
　前記第１クロックバッファは前記ＳＤＲモードでは、前記データ出力クロックの発生に使われることを特徴とする請求項１６に記載のＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路の動作方法。
【請求項２０】
　前記第１及び第２プルアップ制御信号と前記第１及び第２プルダウン制御信号は、
　所定のバッファ制御信号が非活性化された状態である時は、前記第１及び第２データ出力ドライバをターンオフさせるように構成されることを特徴とする請求項１６に記載のＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路の動作方法。
【請求項２１】
　第１出力パッドを所定の電圧レベルにドライビングする段階は、並列に連結される２つ以上のプルアップトランジスタを利用する段階を含み、
　第２出力パッドを所定の電圧レベルにドライビングする段階は、並列に連結される２つ以上のプルダウントランジスタを利用する段階を含むことを特徴とする請求項１６に記載のＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、半導体メモリ装置に係り、特に、単一データ率（ＳＤＲ：Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）／二重データ率（ＤＤＲ：Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）兼用同期式半導体メモリ装置でのデータ出力回路に関する。
【背景技術】
【０００２】
　一般的に、同期式半導体メモリ装置は、１クロックサイクルの間に１つのデータ入出力ピン当たり１ビットのデータを入出力する単一データ率モードで動作する。しかし、データ入出力速度を速めるために、１クロックサイクルの間に１つのデータ入出力ピン当たり２ビットのデータを入出力する二重データ率モードで動作する半導体メモリ装置が増加している。
【０００３】
　半導体メモリ装置は、メモリセルから読み出された内部データを外部に出力するためにデータピンそれぞれに割り当てられるデータ出力バッファ及びデータ出力ドライバ（これらを合わせてデータ出力回路という）を具備する。
【０００４】
　ところが、従来技術によるＳＤＲ／ＤＤＲ兼用半導体メモリ装置の場合は、データ出力バッファの全てをＳＤＲ／ＤＤＲ兼用にできないので、データ出力バッファの個数が増加して、半導体メモリ装置のサイズが大きくなる問題点がある。
【０００５】
　図１は、従来技術によるＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路を示すブロック図である。
　これを参照すれば、従来技術によるデータ出力回路はデータ出力バッファ１００とデータ出力ドライバ２００とを具備する。データ出力バッファ１００は４個のデータラッチ１１１〜１１４および２個のドライバ１２１、１２２を含む。
【０００６】
　まず、半導体メモリ装置がＤＤＲモードで動作する場合を説明する。この場合、第１及び第３データラッチ１１１、１１３は偶数クロックＣＬＫ＿Ｅに応答して偶数データＤ＿Ｅをラッチし、ラッチされたデータをレベルを変換して出力する。第２及び第４データラッチ１１２、１１４は奇数クロックＣＬＫ＿Ｏに応答して奇数データＤ＿Ｏをラッチし、ラッチされたデータをレベルを変換して出力する。したがって、第１及び第３データラッチ１１１、１１３はクロックの立上がりエッジから出力されるデータをラッチする役割を果たし、第２及び第４データラッチ１１２、１１４はクロックの立下りエッジから出力されるデータをラッチする役割を果たす。
　ドライバ１２１、１２２はデータラッチ１１１〜１１４からそれぞれ受信されるデータをドライビングして、プルアップ制御信号ＰＢ及びプルダウン制御信号ＮＢを出力する。
【０００７】
　データ出力ドライバ２００はプルアップトランジスタＰＭ１とプルダウントランジスタＮＭ１とを含む。
　プルアップトランジスタＰＭ１はＰＭＯＳトランジスタで具現され、プルダウントランジスタＮＭ１はＮＭＯＳトランジスタで具現される。プルアップトランジスタＰＭ１及びプルダウントランジスタＮＭ１は、データ出力バッファ１００から出力されるプルアップ制御信号ＰＢ及びプルダウン制御信号ＮＢに応答してそれぞれゲートされる。プルアップトランジスタＰＭ１はプルアップ制御信号ＰＢがローレベルである時、ターンオンされてハイレベルの出力データＤＱを出力させる。プルダウントランジスタＮＭ１はプルダウン制御信号ＮＢがハイレベルである時、ターンオンされてローレベルの出力データＤＱを出力する。
【０００８】
　半導体メモリ装置がＳＤＲモードで動作する場合を説明する。この場合、第２及び第４データラッチ１１２、１１４は使われない。すなわち、第１及び第３データラッチ１１１、１１３のみデータ出力クロックＣＬＫＤＱの立上がりエッジでデータＤ１をラッチし、ラッチされたデータをレベルを変換して出力する。
　ドライバ１２１、１２２はＤＤＲモードと同じように、データラッチ１１１〜１１４からそれぞれ受信されるデータをドライビングして、プルアップ制御信号ＰＢ及びプルダウン制御信号ＮＢを出力する。
　データ出力ドライバ２００はプルアップ制御信号ＰＢ及びプルダウン制御信号ＮＢに応答して出力データＤＱを外部に出力する。
【０００９】
　このように、従来技術によるデータ出力バッファ１００はＳＤＲモードでは１ビットのデータをラッチして出力し、ＤＤＲモードでは２ビットのデータをラッチして出力する。
　したがって、入出力ピンを１６本具備し、ＳＤＲモードで動作するＳＤＲ Ｘ１６の半導体メモリ装置の場合は、必要なデータ出力バッファの数は１６個である。この半導体メモリ装置がＸ８のＤＤＲモードで動作する場合は、ＤＤＲモードでのみ必要なデータストローブ信号ＤＱＳバッファを含めて９個のデータ出力バッファが必要である。
　したがって、従来技術の半導体メモリ装置では、データ出力バッファの一部はＳＤＲ／ＤＤＲ兼用に使われるが、一部（半分程度）はＳＤＲ専用に使われる。すなわち、図１に示されたＳＤＲ／ＤＤＲ兼用データ出力回路の他にＳＤＲ専用データ出力回路をさらに必要とする。
【００１０】
　図２は、従来技術によるＳＤＲ／ＤＤＲ兼用半導体メモリ装置のＳＤＲ／ＤＤＲ兼用データ出力回路を詳細に示す回路図である。図３は、従来技術によるＳＤＲ／ＤＤＲ半導体メモリ装置のＳＤＲ専用データ出力回路を詳細に示す回路図である。これらについては本発明のデータ出力回路と比較して後述する。
【００１１】
　結果的に、従来技術によるＳＤＲ／ＤＤＲ兼用半導体メモリ装置は、ＳＤＲ動作時のデータ入出力ピン数ほどのデータ出力バッファを必要とし、そのうち半分程度はＳＤＲ専用に使われてＤＤＲモード時には全く活用されない問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
　したがって、本発明が解決しようとする技術的課題は、ＳＤＲ／ＤＤＲ兼用半導体メモリ装置でデータ出力バッファをマージ（ＳＤＲモード時、２データ化）することによってデータ出力バッファの数を減らしてチップサイズを小さくするデータ出力回路を提供することにある。
【課題を解決するための手段】
【００１３】
　前記技術的課題を達成するための本発明の一面によるＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路は、前記ＤＤＲモードで、偶数クロックに応答して偶数データをラッチし、それぞれ第１プルアップ制御信号及び第１プルダウン制御信号を発生する第１及び第３データラッチであって、前記ＳＤＲモードではデータ出力クロックに応答して第１データをラッチし、それぞれ前記第１プルアップ制御信号及び第１プルダウン制御信号を発生する前記第１及び第３データラッチと、前記ＤＤＲモードで奇数クロックに応答して奇数データをラッチし、それぞれ前記第１プルアップ制御信号及び前記第１プルダウン制御信号を発生する第２及び第４データラッチであって、前記ＳＤＲモードでは前記データ出力クロックに応答して第２データをラッチし、それぞれ第２プルアップ制御信号及び第２プルダウン制御信号を発生する前記第２及び第４データラッチと、前記第１プルアップ制御信号及び第１プルダウン制御信号に応答して第１出力パッドを所定の電圧レベルにドライビングする第１データ出力ドライバと、前記第２プルアップ制御信号及び第２プルダウン制御信号に応答して第２出力パッドを所定の電圧レベルにドライビングする第２データ出力ドライバとを具備することを特徴とする。
【００１４】
　前記第２データ出力ドライバは、望ましくは、前記ＳＤＲモードでは前記第２及び第４データラッチに電気的に連結され、前記ＤＤＲモードでは前記第２及び第４データラッチから分離される。
【００１５】
　前記技術的課題を達成するための本発明の他の一面によるＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路は、メモリセルから出力されるデータをラッチして出力するデータ出力バッファと、前記データ出力バッファの出力信号に応答して出力データを発生するデータ出力ドライバとを具備し、前記データ出力バッファは前記ＤＤＲモードで、偶数クロックに応答して第１データピンに出力される偶数データをラッチして出力する偶数データ出力バッファ部と奇数クロックに応答して前記第１データピンに出力される奇数データをラッチして出力する奇数データ出力バッファ部とを含み、前記ＳＤＲモードでは、前記偶数データ出力バッファ部は、データ出力クロックに応答して前記第１データピンに出力される第１データをラッチして出力し、前記奇数データ出力バッファ部は前記データ出力クロックに応答して第２データピンに出力される第２データをラッチして出力することを特徴とする。
【００１６】
　前記データ出力ドライバは、望ましくは、前記ＤＤＲモードで前記偶数データ出力バッファ部及び前記奇数データ出力バッファ部と電気的に連結され、前記ＳＤＲモードでは前記偶数データ出力バッファ部と連結され、前記奇数データ出力バッファ部とは分離される第１データ出力ドライバと、前記ＳＤＲモードで前記奇数データ出力バッファ部と電気的に連結される第２データ出力ドライバとを含む。
【００１７】
　前記技術的課題を達成するための本発明のさらに他の一面によるＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路は、メモリセルから出力されるデータをラッチして出力するデータ出力バッファと、前記データ出力バッファの出力信号に応答して第１及び第２出力パッドを所定の電圧レベルにそれぞれドライビングする第１及び第２データ出力ドライバとを具備し、前記データ出力バッファは第１データ出力バッファ部と第２データ出力バッファ部とを含み、ＤＤＲモードでは前記第１及び第２データ出力バッファ部は前記第１データ出力ドライバと電気的に連結されて、クロック信号の立上がりエッジ及び立下りエッジに応答して前記第１出力パッドに出力される偶数データ及び奇数データをラッチし、ＳＤＲモードでは前記第１データ出力バッファ部は前記第１データ出力ドライバに電気的に連結され、前記クロック信号の立上がりエッジまたは立下りエッジに応答して前記第１出力パッドに出力されるデータをラッチし、前記第２データ出力バッファ部は前記第２データ出力ドライバに電気的に連結され、前記クロック信号の立上がりエッジまたは立下りエッジに応答して前記第２出力パッドに出力されるデータをラッチすることを特徴とする。
【００１８】
　前記データ出力回路は、望ましくは、前記ＤＤＲモードで、クロックの立上がりエッジに応答して前記偶数クロックを生成する第１クロックバッファと、前記クロックの立下りエッジに応答して前記奇数クロックを生成する第２クロックバッファとをさらに具備し、前記第１クロックバッファはＳＤＲモードでは前記データ出力クロックの発生に使われる。
【発明の効果】
【００１９】
　本発明によれば、ＳＤＲ／ＤＤＲ兼用半導体メモリ装置でデータ出力バッファをマージすることによって、必要なデータ出力バッファの数が減る。したがって、半導体メモリ装置のサイズが小さくなる効果がある。また、データ出力バッファの数が減少することによって、データ出力ドライバを駆動する信号間のスキューが減る効果もある。
【発明を実施するための最良の形態】
【００２０】
　以下、図面を参照して本発明の望ましい実施形態を詳細に説明する。各図に提示された同じ参照符号は同じ部分を示す。
【００２１】
　図４は、本発明の一実施形態によるＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路を示すブロック図である。これを参照すれば、本発明の一実施形態によるデータ出力回路はデータ出力バッファ３００、第１及び第２データ出力ドライバ４１０、４２０を具備する。データ出力バッファ３００は、第１ないし第４データラッチ３１１〜３１４、第１ないし第４ドライバ３２１〜３２４及び多数のスイッチＳＷ１〜ＳＷ４を含む。
【００２２】
　まず、半導体メモリ装置がＳＤＲモードで動作する場合を説明する。この場合、第１及び第３スイッチＳＷ１、ＳＷ３はオフされ、第２及び第４スイッチＳＷ２、ＳＷ４はオンされる。
【００２３】
　第１ないし第４データラッチ３１１〜３１４は、データ出力クロックＣＬＫＤＱに応答して第１データまたは第２データＤ１、Ｄ２をそれぞれラッチし、ラッチされたデータをレベルを変換して出力する。データ出力クロックＣＬＫＤＱは、クロックの立上がりエッジまたは立下りエッジに応答して発生されるクロック信号であるが、本実施形態ではクロックの立上がりエッジに応答して発生されると仮定する。
【００２４】
　第１及び第３データラッチ３１１、３１３は、第１データＤ１をラッチして出力するが、第１データＤ１は第１データ出力ドライバ４１０を通じて第１データ入出力ピン（図示せず）に出力されるデータである。第２及び第４データラッチ３１２、３１４は第２データＤ２をラッチして出力するが、第２データＤ２は第２データ出力ドライバ４２０を通じて第２データ入出力ピン（図示せず）に出力されるデータである。
【００２５】
　第１ないし第４ドライバ３２１〜３２４はそれぞれ第１ないし第４データラッチ３１１〜３１４から出力されたデータをプリドライビングして、第１及び第２プルアップ制御信号ＰＢ１、ＰＢ２、第１及び第２プルダウン制御信号ＮＢ１、ＮＢ２を出力する。
【００２６】
　第１データ出力ドライバ４１０は、第１プルアップ制御信号ＰＢ１及び第１プルダウン制御信号ＮＢ１に応答して第１出力パッド（図示せず）をドライビングすることによって、クロックの立上がりエッジで１ビットの出力データ（ＳＤＲデータ）ＤＱ１を出力する。また、第２データ出力ドライバ４２０は第２プルアップ制御信号ＰＢ２及び第２プルダウン制御信号ＮＢ２に応答して第２出力パッド（図示せず）をドライビングすることによって、クロックの立上がりエッジで他の１ビットの出力データ（ＳＤＲデータ）ＤＱ２を出力する。
【００２７】
　結局、データ出力バッファ３００はＳＤＲモードでは２つのデータ入出力ピンに出力される２ビットのデータを同時にラッチして出力する役割をする。
【００２８】
　第１データ出力ドライバ４１０の構成をさらに詳しく説明すれば、第１データ出力ドライバ４１０はプルアップトランジスタＰＭ１とプルダウントランジスタＮＭ１とで構成される。プルアップトランジスタＰＭ１は、ＰＭＯＳトランジスタで具現され、プルダウントランジスタＮＭ１は、ＮＭＯＳトランジスタで具現される。プルアップトランジスタＰＭ１は、外部電源電圧と出力パッド間に接続され、プルダウントランジスタＮＭ１はグラウンドと出力パッド間に接続される。第２プルアップトランジスタＰＭ２と第２プルダウントランジスタＮＭ２からなる第２データ出力ドライバ４２０の構成は第１データ出力ドライバ４１０の構成と同一なので、詳細な説明は省略する。
【００２９】
　半導体メモリ装置がＤＤＲモードで動作する場合を説明する。この場合、第１及び第３スイッチＳＷ１、ＳＷ３はオンされ、第２及び第４スイッチＳＷ２、ＳＷ４はオフされる。
【００３０】
　第１及び第３データラッチ３１１、３１３は偶数クロックＣＬＫ＿Ｅに応答して偶数データＤ＿Ｅをラッチし、ラッチされたデータをレベルを変換して出力する。第２及び第４データラッチは奇数クロックＣＬＫ＿Ｏに応答して奇数データＤ＿Ｏをラッチし、ラッチされたデータをレベルを変換して出力する。
【００３１】
　偶数クロックＣＬＫ＿Ｅはクロックの立上がりエッジに応答して発生されるクロック信号であり、奇数クロックＣＬＫ＿Ｏはクロックの立下りエッジに応答して発生されるクロック信号である。
【００３２】
　したがって、データ出力回路は、ＤＤＲモードでクロックの立上がりエッジに応答して偶数クロックＣＬＫ＿Ｅを生成する第１クロックバッファと、クロックの立下りエッジに応答して奇数クロックＣＬＫ＿Ｏを生成する第２クロックバッファとをさらに具備することが望ましく、第１クロックバッファはＳＤＲモードではデータ出力クロックＣＬＫＤＱの発生に使われることが望ましい。
【００３３】
　ＤＤＲモードで、第２及び第４スイッチＳＷ２、ＳＷ４はオフ状態であるので、第２及び第４ドライバ３２２、３２４は動作しない。第１ドライバ３２１は第１及び第２データラッチ３１１、３１２から出力されるデータを受信して第１プルアップ制御信号ＰＢ１を出力する。第３ドライバ３２３は第３及び第４データラッチ３１３、３１４から出力されるデータを受信して第１プルダウン制御信号ＮＢ１を出力する。したがって、第１プルアップ信号及び第１プルダウン制御信号ＰＢ１、ＮＢ１はクロックの立上がりエッジとクロックの立下りエッジでそれぞれ発生されるといえる。
【００３４】
　第１データ出力ドライバ４１０は第１プルアップ制御信号ＰＢ１及び第１プルダウン制御信号ＮＢ１に応答して第１出力パッド（図示せず）をドライビングすることによって、クロックの立上がりエッジから１ビットのデータ、クロックの立下りエッジから１ビットのデータを含んで１クロックサイクルの間、２ビット（ＤＤＲ）データを出力する。
【００３５】
　図４に示された実施形態ではＤＤＲモードかＳＤＲモードかによってスイッチＳＷ１〜ＳＷ４を使用して第１ないし第４データラッチ３１１〜３１４の出力を適切なデータ出力ドライバに入力させる。
【００３６】
　しかし、スイッチの代わりにＤＤＲモードかＳＤＲモードかによって配線を別にすることもできる。例えば、図４で、スイッチの代わりに、ＤＤＲモードである場合には第２及び第４データラッチ３１２、３１４の出力がそれぞれ第１及び第３ドライバ３２１、３２３を通じて第１データ出力ドライバ４１０に連結されるように配線され、ＳＤＲモードである場合には第２及び第４データラッチ３１２、３１４の出力がそれぞれ第２及び第４ドライバ３２２，３２４を通じて第２データ出力ドライバ４２０と連結されるように配線される。
【００３７】
　図５は、本発明の一実施形態によるＳＤＲ／ＤＤＲ兼用半導体メモリ装置のＤＤＲ用データ出力回路の一具現例を示す回路図である。すなわち、図４に示されたＳＤＲ／ＤＤＲ兼用データ出力回路をＤＤＲ用に設定して具現した例である。これを参照すれば、データ出力バッファ３００は第１ないし第４データラッチ３１１〜３１４を含み、各データラッチ３１１〜３１４はデータラッチ素子３３１〜３３４、レベル変換部３４１〜３４４及びバッファ３５１〜３５４を含む。そして、図５に示されたデータ出力回路はＤＤＲ用であるので、第１データ出力ドライバ４１０は第１及び第３ドライバ３２１、３２３を通じてデータ出力バッファ３００に連結されるが、第２データ出力ドライバ４２０はデータ出力バッファ３００に連結されていない。
【００３８】
　具体的に、第１データラッチ３１１は第１データラッチ素子３３１、第１レベル変換部３４１及び第１バッファ３５１を含む。
【００３９】
　第１データラッチ素子３３１は偶数バッファ制御信号ＰＴＲＳＴ＿Ｅ、偶数クロックＣＬＫ＿Ｅ及び偶数データＤ＿Ｅを受信する。偶数バッファ制御信号ＰＴＲＳＴ＿Ｅは偶数データＤ＿Ｅの出力状態を制御するための信号である。すなわち、偶数バッファ制御信号ＰＴＲＳＴ＿Ｅが所定レベル（ここではハイレベル）にイネーブルされることによって有効な偶数データＤ＿Ｅが偶数クロックＣＬＫ＿Ｅに応答して出力される。
【００４０】
　第１データラッチ素子３３１は具体的にはインバータＩＶ１、ＩＶ２、ＮＡＮＤゲートＮＡＮＤ１及びＮＯＲゲートＮＯＲ１、ＮＯＲ２で具現される。インバータＩＶ２は偶数バッファ制御信号ＰＴＲＳＴ＿Ｅを反転する。ＮＯＲゲートＮＯＲ２は偶数データＤ＿Ｅの反転データと偶数バッファ制御信号ＰＴＲＳＴ＿Ｅの反転信号を否定論理和して出力し、ＮＡＮＤゲートＮＡＮＤ１は偶数クロックＣＬＫ＿ＥとＮＯＲゲートＮＯＲ２の出力とを否定論理積して第１出力信号ＯＴ１を出力する。
　ＮＯＲゲートＮＯＲ１は偶数クロックＣＬＫ＿Ｅの反転信号とＮＯＲゲートＮＯＲ２の出力とを否定論理和して第２出力信号ＯＴ２を出力する。
【００４１】
　第１レベル変換部３４１は内部電圧レベルを有する第１出力信号を外部電圧レベルに変換する役割をする。第１レベル変換部３４１は具体的にはインバータＩＮＶ、クロスカップルされたＰＭＯＳトランジスタＰＴ１、ＰＴ２とＮＭＯＳトランジスタＮＴ１、ＮＴ２で具現される。
【００４２】
　第１出力信号ＯＴ１がハイレベルであれば、ＮＭＯＳトランジスタＮＴ１がターンオンされ、これによりＰＭＯＳトランジスタＰＴ２がターンオンされて第１バッファ３５１のＰＭＯＳトランジスタＰＴ３のゲートに入力される信号はハイレベルになる。第１出力信号ＯＴ１がローレベルであれば、ＮＭＯＳトランジスタＮＴ２がターンオンされて第１バッファ３５１のＰＭＯＳトランジスタＰＴ３のゲートに入力される信号はローレベルになる。
【００４３】
　第２データラッチ３１２も第２データラッチ素子３３２、第２レベル変換部３４２及び第２バッファ３５２を含む。第２データラッチ素子３３２、第２レベル変換部３４２及び第２バッファ３５２はそれぞれ第１データラッチ素子３３１、第１レベル変換部３４１及び第１バッファ３５１と同じ構成を有するので、ここでは詳細な説明は省略する。
【００４４】
　ただ、第２データラッチ素子３３２は奇数バッファ制御信号ＰＴＲＳＴ＿Ｏ、奇数クロックＣＬＫ＿Ｏ及び奇数データＤ＿Ｏを受信する。奇数バッファ制御信号ＰＴＲＳＴ＿Ｏは奇数データＤ＿Ｏの出力状態を制御するための信号である。すなわち、奇数バッファ制御信号ＰＴＲＳＴ＿Ｏがハイレベルにイネーブルされることによって有効な奇数データＤ＿Ｏが奇数クロックＣＬＫ＿Ｏに応答して出力される。
【００４５】
　第３データラッチ３１３も第３データラッチ素子３３３、第３レベル変換部３４３及び第３バッファ３５３を含む。第３レベル変換部３４３及び第３バッファ３５３はそれぞれ第１レベル変換部３４１及び第１バッファ３５１と同じ構成を有するので、ここでは詳細な説明は省略する。第３データラッチ素子３３３は第１データラッチ素子３３１と類似した構成を有するが、差異点は第１データラッチ素子３３１のインバータＩＮＶ２及びＮＯＲゲートＮＯＲ２の代りに第３データラッチ素子３３３ではＮＡＮＤゲートＮＡＮＤ２が使われる点である。
【００４６】
　第４データラッチ３１４も第４データラッチ素子３３４、第４レベル変換部３４４及び第４バッファ３５４を含む。第４データラッチ素子３３４、第４レベル変換部３４４及び第４バッファ３５４はそれぞれ第３データラッチ素子３３３、第３レベル変換部３４３及び第３バッファ３５３と同じ構成を有するので、ここでは詳細な説明は省略する。
【００４７】
　図５に示されたデータ出力回路の動作を説明すれば、次の通りである。
　まず、偶数バッファ制御信号ＰＴＲＳＴ＿Ｅ及び奇数バッファ制御信号ＰＴＲＳＴ＿Ｏがハイレベルにイネーブルされた状態と仮定する。
　偶数クロックＣＬＫ＿Ｅが立上がりエッジ、またはハイレベルである時、偶数データＤ＿Ｅがハイレベルであれば、第１データラッチ素子３３１の出力信号は全てローレベルになり、第３データラッチ素子３３３の出力信号もやはり全てローレベルになる。したがって、第１バッファ３５１及び第３バッファ３５３でＰＭＯＳトランジスタがターンオンされて第１ノードＮ１の電圧及び第２ノードＮ２の電圧はハイレベルになる。
【００４８】
　第１ないし第４ドライバ３２１〜３２４はそれぞれインバータ形態で具現される。したがって、第１バッファ３５１及び第３バッファ３５３の出力はそれぞれ反転されて第１プルアップ制御信号ＰＢ１及び第１プルダウン制御信号ＮＢ１になる。したがって、ローレベルの第１プルアップ制御信号ＰＢ１によってプルアップトランジスタＰＭ１がターンオンされて、結局ハイレベルのデータＤＱが外部に出力される。
【００４９】
　偶数クロックＣＬＫ＿Ｅが立上がりエッジ、またはハイレベルである時、偶数データＤ＿Ｅがローレベルであれば、第１データラッチ素子３３１の出力信号は全てハイレベルになり、第３データラッチ素子３３３の出力信号もやはり全てハイレベルになる。したがって、第１バッファ３５１及び第３バッファ３５３でＮＭＯＳトランジスタがターンオンされて第１ノードＮ１の電圧及び第２ノードＮ２の電圧はローレベルになる。
【００５０】
　したがって、ハイレベルの第１プルダウン制御信号ＮＢ１によってプルダウントランジスタＮＭ１がターンオンされて、結局ローレベルのデータＤＱが外部に出力される。
【００５１】
　偶数クロックＣＬＫ＿Ｅが立上がりエッジまたはハイレベルである時、奇数クロックＣＬＫ＿Ｏは立下りエッジまたはローレベル状態である。奇数クロックＣＬＫ＿Ｏが立下りエッジまたはローレベルである時、第２バッファ３５２のＰＭＯＳトランジスタに入力される信号とＮＭＯＳトランジスタに入力される信号とはそれぞれハイレベルの信号とローレベルの信号である。第４バッファ３５４に入力される信号もやはり同じである。したがって、偶数クロックＣＬＫ＿Ｅの立上がりエッジまたはハイレベルである時、第２及び第４バッファ３５２、３５４はオフ状態にある。
【００５２】
　奇数クロックＣＬＫ＿Ｏが立上がりエッジまたはハイレベルである時は、奇数データＤ＿Ｏによって第１及び第２ノードＮ１、Ｎ２の状態が決定され、これにより出力されるデータが決定される。奇数データＤ＿Ｏがハイレベルであれば、ハイレベルの出力データＤＱが外部に出力され、ローレベルであればローレベルの出力データＤＱが外部に出力される。
【００５３】
　奇数クロックＣＬＫ＿Ｏが立上がりエッジまたはハイレベルである時、偶数クロックＣＬＫ＿Ｅは立下りエッジまたはローレベル状態であるので、第１及び第３バッファ３５１、３５３がオフ状態にある。
【００５４】
　偶数バッファ制御信号ＰＴＲＳＴ＿Ｅ及び奇数バッファ制御信号ＰＴＲＳＴ＿Ｏがローレベルにディスエーブルされた状態のデータ出力回路の動作は次の通りである。
【００５５】
　偶数バッファ制御信号ＰＴＲＳＴ＿Ｅがローレベルであれば、第１データラッチ素子３３１のＮＯＲゲートＮＯＲ２の出力は常にローレベルである。したがって、ＮＡＮＤゲートＮＡＮＤ１の出力は常にハイレベルになって、第１バッファ３５１のＰＭＯＳトランジスタＰＴ３はオフ状態になる。第１バッファ３５１のＮＭＯＳトランジスタＮＴ３に入力される信号は偶数クロックＣＬＫ＿Ｅによってハイレベルまたはローレベルになる。奇数バッファ制御信号ＰＴＲＳＴ＿Ｏがローレベルであれば、第１データラッチ素子３３１の場合と同じく、第２バッファ３５２のＰＭＯＳトランジスタＰＴ３はオフ状態になり、第２バッファ３５２のＮＭＯＳトランジスタに入力される信号は奇数クロックＣＬＫ＿Ｏによってハイレベルまたはローレベルになる。
【００５６】
　したがって、偶数クロックＣＬＫ＿Ｅ及び奇数クロックＣＬＫ＿Ｏのトグルによって第１バッファ３５１のＮＭＯＳトランジスタまたは第２バッファ３５２のＮＭＯＳトランジスタがターンオンされて第１ノードＮ１はローレベルになる。したがって、第１プルアップトランジスタＰＭ１はターンオフ状態になる。
【００５７】
　偶数バッファ制御信号ＰＴＲＳＴ＿Ｅがローレベルであれば、第３データラッチ素子３３３のＮＡＮＤゲートＮＡＮＤ２の出力は常にハイレベルである。したがって、ＮＯＲゲートＮＯＲ１の出力は常にローレベルになって、第３バッファ３５３のＮＭＯＳトランジスタはオフ状態になる。第３バッファ３５３のＰＭＯＳトランジスタに入力される信号は偶数クロックＣＬＫ＿Ｅによってハイレベルまたはローレベルになる。奇数バッファ制御信号ＰＴＲＳＴ＿Ｏがローレベルであれば、第３データラッチ素子３３３の場合と同じく、第４バッファ３５４のＮＭＯＳトランジスタはオフ状態になり、第４バッファ３５４のＰＭＯＳトランジスタに入力される信号は奇数クロックＣＬＫ＿Ｏによってハイレベルまたはローレベルになる。
【００５８】
　したがって、偶数クロックＣＬＫ＿Ｅ及び奇数クロックＣＬＫ＿Ｏのトグルによって第３バッファ３５３のＰＭＯＳトランジスタまたは第４バッファ３５４のＰＭＯＳトランジスタがターンオンされて第２ノードＮ２はハイレベルになる。したがって、第１プルダウントランジスタＮＭ１はターンオフ状態になる。
【００５９】
　したがって、偶数バッファ制御信号ＰＴＲＳＴ＿Ｅ及び奇数バッファ制御信号ＰＴＲＳＴ＿Ｏがローレベルにディスエーブルされた状態では第１プルアップトランジスタＰＭ１及び第１プルダウントランジスタＮＭ１が全てターンオフされて第１データ出力ドライバ４１０の出力はハイインピーダンス状態になる。
【００６０】
　上述したように、本発明のデータ出力バッファはＤＤＲモードでは１つのデータ入出力ピンに出力される奇数データＤ＿Ｏと偶数データＤ＿Ｅとをラッチして出力する。
【００６１】
　図６は、本発明の一実施形態によるＳＤＲ用データ出力回路の一具現例を示す回路図である。この回路は、図４に示されたＳＤＲ／ＤＤＲ兼用データ出力回路をＳＤＲ用に設定して具現した例である。これを参照すれば、図６に示されたデータ出力回路の構成は図５に示されたデータ出力回路の構成と同一である。したがって、図６に示されたデータ出力回路に対する詳細な説明は省略する。ただし、図６のデータ出力回路と図５のデータ出力回路との差異点は、次の通りである。
【００６２】
　図６に示されたデータ出力回路はＳＤＲ用であるので、第１データ出力ドライバ４１０は第１及び第３ドライバ３２１、３２３を通じてデータ出力バッファ３００の第１及び第３データラッチ３１１、３１３に連結され、第２データ出力ドライバ４２０は第２及び第４ドライバ３２２，３２４を通じてデータ出力バッファ３００の第２及び第４データラッチ３１２、３１４に連結される。
【００６３】
　図６に示されたデータ出力回路の動作を説明すれば、次の通りである。
　まず、第１及び第２バッファ制御信号ＰＴＲＳＴ＿１、ＰＴＲＳＴ＿２がハイレベルにイネーブルされた状態と仮定する。第１及び第２バッファ制御信号ＰＴＲＳＴ＿１、ＰＴＲＳＴ＿２はそれぞれ第１及び第２データＤ１、Ｄ２の出力状態を制御するための信号である。すなわち、第１及び第２バッファ制御信号ＰＴＲＳＴ＿１、ＰＴＲＳＴ＿２が所定レベル（ここではハイレベル）にイネーブルされることによって有効な第１及び第２データＤ１、Ｄ２がデータ出力クロックＣＬＫＤＱに応答して出力される。
【００６４】
　データ出力クロックＣＬＫＤＱが立上がりエッジまたはハイレベルである時、第１及び第３データラッチ素子３３１、３３３は第１データＤ１を受信して、それぞれ第１及び第３バッファ３５１、３５３のＰＭＯＳトランジスタとＮＭＯＳトランジスタとを制御するための信号を出力する。また、第２及び第４データラッチ素子３３２、３３４は第２データＤ２を受信してそれぞれ第２及び第４バッファ３５２、３５４のＰＭＯＳトランジスタとＮＭＯＳトランジスタとを制御するための信号を出力する。
【００６５】
　第１データＤ１がハイレベルであれば、第１データラッチ素子３３１の出力信号は全てローレベルになり、第３データラッチ素子３３３の出力信号もやはり皆ローレベルになる。したがって、第１バッファ３５１及び第３バッファ３５３でＰＭＯＳトランジスタがターンオンされて第１ノードＮ１の電圧及び第３ノードＮ３の電圧はハイレバルになる。したがって、ローレベルの第１プルアップ制御信号ＰＢ１によって第１プルアップトランジスタＰＭ１がターンオンされて、結局ハイレベルの第１出力データＤＱ１が外部に出力される。
【００６６】
　第１データＤ１がローレベルであれば、第１データラッチ素子３３１の出力信号は全てハイレベルになり、第３データラッチ素子３３３の出力信号もやはり全てハイレベルになる。したがって、第１バッファ３５１及び第３バッファ３５３でＮＭＯＳトランジスタがターンオンされて第１ノードＮ１の電圧及び第３ノードＮ３の電圧はローレベルになる。したがって、ハイレベルの第１プルダウン制御信号ＮＢ１によって第１プルダウントランジスタＮＭ１がターンオンされて、結局ローレベルの第１出力データＤＱ１が外部に出力される。
【００６７】
　第２データＤ２がハイレベルであれば、第２データラッチ素子３３２の出力信号は全てローレベルになり、第４データラッチ素子３３４の出力信号もやはり全てローレベルになる。したがって、第２バッファ３５２及び第４バッファ３５４でＰＭＯＳトランジスタがターンオンされて第２ノードＮ２の電圧及び第４ノードＮ４の電圧はハイレバルになる。したがって、ローレベルの第２プルアップ制御信号ＰＢ２によって第２プルアップトランジスタＰＭ２がターンオンされて、結局ハイレベルの第２出力データＤＱ２が外部に出力される。
【００６８】
　第２データＤ２がローレベルであれば、第２データラッチ素子３３２の出力信号は全てハイレベルになり、第４データラッチ素子３３４の出力信号もやはり全てハイレベルになる。したがって、第２バッファ３５２及び第４バッファ３５４でＮＭＯＳトランジスタがターンオンされて第２ノードＮ２の電圧及び第４ノードＮ４の電圧はローレベルになる。したがって、ハイレベルの第２プルダウン制御信号ＮＢ２によって第２プルダウントランジスタＮＭ２がターンオンされて、結局ローレベルの第２出力データＤＱ１が外部に出力される。
【００６９】
　第１及び第２バッファ制御信号ＰＴＲＳＴ＿１、ＰＴＲＳＴ＿２がローレベルにディスエーブルされた場合、図６に示されたデータ出力回路の動作は、偶数バッファ制御信号ＰＴＲＳＴ＿Ｅ及び奇数バッファ制御信号ＰＴＲＳＴ＿Ｏがローレベルにディスエーブルされた場合の図５のデータ出力回路の動作と類似している。
【００７０】
　したがって、第１及び第２バッファ制御信号ＰＴＲＳＴ＿１、ＰＴＲＳＴ＿２がローレベルにディスエーブルされた状態では第１及び第２プルアップトランジスタＰＭ１、ＰＭ２と第１及び第２プルダウントランジスタＮＭ１、ＮＭ２が全てターンオフされて第１及び第２データ出力ドライバ４１０、４２０の出力はハイインピーダンス状態になる。
【００７１】
　上述したように、本発明のデータ出力バッファはＳＤＲモードでは２つのデータ入出力ピンにそれぞれ出力される２ビットのデータをラッチして出力する。
【００７２】
　図５及び図６に示されたように、本発明のデータ出力回路はＤＤＲ用とＳＤＲ用の構成が同一である。ただ、ＤＤＲ用として使われる場合には、第２データ出力ドライバ４２０をデータ出力バッファ３００に連結しない。また、ＳＤＲ用として使われる場合には、第２データ出力ドライバ４２０をデータ出力バッファ３００に連結することによって、偶数データＤ＿Ｅをラッチして出力する回路部分を第１データＤ１をラッチして出力する回路に活用し、奇数データＤ＿Ｏをラッチして出力する回路部分を第２データＤ２をラッチして出力する回路に活用する。
　したがって、本発明によると、ＳＤＲ専用データ出力バッファを必要としないので、データ出力バッファの活用効率が高まる。
【００７３】
　このような本発明の効果は、図２及び図３に示された従来技術によるデータ出力回路を参照すれば、さらに明らかになる。
　従来技術で言及したように、図２及び図３は従来技術によるＳＤＲ／ＤＤＲ兼用データ出力回路とＳＤＲ専用データ出力回路とをそれぞれ示す詳細回路図である。
【００７４】
　図２と図５を参照すれば、従来技術によるＳＤＲ／ＤＤＲ兼用データ出力回路は本発明のＤＤＲ用データ出力回路に比べて第２データ出力ドライバ４２０を含まない点を除いて、その構成が同一である。
　またＤＤＲモードの場合、図２に示されたデータ出力回路は図５に示された本発明のデータ出力回路とその動作が同じである。
【００７５】
　一方、ＳＤＲモードの場合には、図２に示されたデータ出力回路のうち奇数データＤ＿Ｏ出力に関連した回路部分が使われない。具体的に説明すれば、ＳＤＲモードの場合には、ＤＤＲモードで奇数データＤ＿Ｏ、奇数バッファ制御信号ＰＴＲＳＴ＿Ｏ、奇数クロックＣＬＫ＿Ｏを受信する各端子がグラウンドＧＮＤに接続されてローレベルに固定される。そして、偶数クロックＣＬＫ＿Ｅ信号の代わりにデータ出力クロックＣＬＫＤＱが、偶数データＤ＿Ｅの代わりに第１データＤ１が、偶数バッファ制御信号ＰＴＲＳＴ＿Ｅの代わりにバッファ制御信号ＰＴＲＳＴが入力されてＳＤＲモードで動作する。
　それゆえに、ＳＤＲモードでは第１及び第３データラッチ素子１３１、１３３、第１及び第３レベル変換部１４１、１４３、第１及び第３バッファ１５１、１５３は動作するが、第２及び第４データラッチ素子１３２、１３４、第２及び第４レベル変換部１４２、１４４、第２及び第４バッファ１５２、１５４は動作しない。
　したがって、図３に示されたようなＳＤＲモードで使われうるＳＤＲ専用データ出力回路がさらに必要となる。
【００７６】
　本発明によれば、図５または図６に示されたような構成を有するデータ出力回路を具備して、ＤＤＲモードの場合には図５に示されたように設定し、ＳＤＲモードの場合には図６に示されたように設定すればよい。すなわち、データ出力回路をＤＤＲモード及びＳＤＲモードの両方に活用可能である。
【００７７】
　これに対して、従来技術によれば、図２及び図３に示されたデータ出力回路を共に具備せねばならず、そのうち、図２に示された回路はＤＤＲモードとＳＤＲモードのあらゆる場合で使われるが、図３に示された回路はＳＤＲモードでのみ使われる。したがって、必要なデータ出力バッファの数が増加し、半導体メモリ装置のサイズが大きくなる。
　これに対して、本発明による場合は、必要なデータバッファの数が減り、半導体メモリ装置のサイズが小さくなる。
【００７８】
　図７及び図８は、本発明の他の実施形態による半導体メモリ装置のデータ出力回路を示すブロック図である。本発明の他の実施形態による半導体メモリ装置のデータ出力回路はデータ出力バッファ５００、第１データ出力ドライバ６１０及び第２データ出力ドライバ（図示せず）を具備する。
【００７９】
　図７に示されたデータ出力バッファ５００は図４に示されたデータ出力バッファ３００と類似した構成を有するが、スイッチＳＷ５〜ＳＷ８をさらに具備する。ドライバ３２１〜３２４はデータラッチ３１１〜３１４からそれぞれ受信されるデータをドライビングして、プルアップ制御信号ＰＢ１＿１、ＰＢ２＿１及びプルダウン制御信号ＮＢ１＿１、ＮＢ２＿１を出力する。スイッチＳＷ５〜ＳＷ８がオンしている場合には、プルアップ制御信号ＰＢ１＿１、ＰＢ２＿１及びプルダウン制御信号ＮＢ１＿１、ＮＢ２＿１とそれぞれ同じプルアップ制御信号ＰＢ１＿２、ＰＢ２＿２及びプルダウン制御信号ＮＢ１＿２、ＮＢ２＿２がさらに発生される。
【００８０】
　図８に示された第１データ出力ドライバ６１０は２つのプルアップトランジスタＰＭ１＿１、ＰＭ１＿２及び２つのプルダウントランジスタＮＭ１＿１、ＮＭ１＿２を含む。プルアップトランジスタＰＭ１＿１、ＰＭ１＿２はそれぞれプルアップ制御信号ＰＢ１＿１、ＰＢ１＿２に応答してオンされて、ハイレベルの出力データＤＱを出力する。プルダウントランジスタＮＭ１＿１、ＮＭ１＿２はそれぞれプルダウン制御信号ＮＢ１＿１、ＮＢ１＿２に応答してオンされて、ローレベルの出力データＤＱを出力する。
【００８１】
　本実施形態では１つのデータ出力ドライバがそれぞれ２つのプルアップトランジスタＰＭ１及びプルダウントランジスタＮＭ１を含む。しかし、プルアップトランジスタＰＭ１及びプルダウントランジスタＮＭ１の数は変更可能である。
【００８２】
　以上本発明の実施の形態を説明したが、これは例示的なものに過ぎず、本技術分野の当業者であれば、これより多様な変形及び均等な他の実施形態が可能である点が理解できるであろう。したがって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的思想によって定められねばならない。
【図面の簡単な説明】
【００８３】
【図１】従来技術によるＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路を示すブロック図である。
【図２】従来技術によるＳＤＲ／ＤＤＲ兼用半導体メモリ装置のＳＤＲ／ＤＤＲ兼用データ出力回路を詳細に示す回路図である。
【図３】従来技術によるＳＤＲ／ＤＤＲ兼用半導体メモリ装置のＳＤＲ専用データ出力回路を詳細に示す回路図である。
【図４】本発明の一実施形態によるＳＤＲ／ＤＤＲ兼用半導体メモリ装置のデータ出力回路を示すブロック図である。
【図５】本発明の一実施形態によるＳＤＲ／ＤＤＲ兼用半導体メモリ装置のＤＤＲ用データ出力回路の一具現例を示す回路図である。
【図６】本発明の一実施形態によるＳＤＲ用データ出力回路の一具現例を示す回路図である。
【図７】本発明の他の実施形態による半導体メモリ装置のデータ出力回路を示すブロック図である。
【図８】本発明の他の実施形態による半導体メモリ装置のデータ出力回路を示すブロック図である。
【符号の説明】
【００８４】
　　　３００　　　　データ出力バッファ
　　　３１１〜３１４　　第１ないし第４データラッチ
　　　３２１〜３２４　　第１ないし第４ドライバ
　　　４１０、４２０　　第１及び第２データ出力ドライバ
　　　ＳＷ１〜ＳＷ４　　スイッチ
　　　ＰＢ１、ＰＢ２　　第１及び第２プルアップ制御信号
　　　ＮＢ１、ＮＢ２　　第１及び第２プルダウン制御信号
　　　ＰＭ１　　　　プルアップトランジスタ
　　　ＤＱ１　　　　出力データ
　　　ＮＭ１　　　　プルダウントランジスタ
　　　ＰＭ２　　　　第２プルアップトランジスタ
　　　ＤＱ２　　　　第２出力データ
　　　ＮＭ２　　　　第２プルダウントランジスタ
　　　ＣＬＫＤＱ　　データ出力クロック
　　　ＣＬＫ＿Ｅ　　偶数クロック
　　　Ｄ＿Ｅ　　　　偶数データ
　　　Ｄ１、Ｄ２　　第１及び第２データ
　　　ＣＬＫ＿Ｏ　　奇数クロック
　　　Ｄ＿Ｏ　　　　奇数データ
【図１】
2004111041.tif 000003
【図２】
2004111041.tif 000004
【図３】
2004111041.tif 000005
【図４】
2004111041.tif 000006
【図５】
2004111041.tif 000007
【図６】
2004111041.tif 000008
【図７】
2004111041.tif 000009
【図８】
2004111041.tif 000010