(57)【要約】【課題】ＳＴＩ形成後における埋め込み酸化膜の体積膨張を抑制することができる半導体装置の製造方法を提供する。【解決手段】ＳＴＩ４を形成した後、ＳＴＩ４を形成の際に用いたパッド酸化膜２１を除去せず、このパッド酸化膜２１をチャネリング防止用のキャップ酸化膜として用いて、ウェル２の形成のためのイオン注入を行う（図２（ａ）に示す工程）。イオン注入後、パッド酸化膜２１をアウトディフュージョン抑止用のキャップ酸化膜として用いて、イオン注入後の不純物を熱拡散させ、ウエル２を形成する（図２（ｂ）に示す工程）。さらに、パッド酸化膜２１を含む半導体基板３上にＰｏｌｙ−Ｓｉ層２６を堆積させ（図２（ｃ）に示す工程）、パッド酸化膜２１をストッパーとして、Ｐｏｌｙ−Ｓｉ層２６をエッチングする。【選択図】　　　　図２
2004022723.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１）上にパッド酸化膜（２１）と窒化膜（２２）とを順に成膜する工程と、
前記半導体基板（１）のうち、素子分離用フィールド酸化膜の形成予定領域にて、前記パッド酸化膜（２１）及び前記窒化膜（２２）を除去し、前記半導体基板（１）に、トレンチ（２３）を形成する工程と、
前記トレンチ（２３）内に酸化膜（２５）を埋め込む工程と、
熱処理により、前記酸化膜（２５）を高密度化させることで、フィールド酸化膜（４）を形成する工程と、
前記半導体基板（１）のうち、素子形成予定領域に不純物をイオン注入し、該不純物を拡散させることで、前記素子形成予定領域に不純物拡散領域（２）を形成する工程とを有する半導体装置の製造方法において、
前記フィールド酸化膜（４）を形成する工程と前記不純物拡散領域（２）を形成する工程との間に、前記窒化膜（２２）を除去し、前記パッド酸化膜（２１）を残す工程を有し、
前記不純物拡散領域（２）を形成する工程では、残された前記パッド酸化膜（２１）をチャネリング抑制用キャップ膜として用いてイオン注入を行い、前記パッド酸化膜（２１）をアウトディフュージョン抑止用のキャップ膜として用いて前記不純物を拡散させることで前記不純物拡散領域（２）を形成することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板（１）上にパッド酸化膜（２１）と窒化膜（２２）とを順に成膜する工程と、
前記半導体基板（１）のうち、素子分離用フィールド酸化膜の形成予定領域にて、前記パッド酸化膜（２１）及び前記窒化膜（２２）を除去し、前記前記半導体基板（１）に、トレンチ（２３）を形成する工程と、
前記トレンチ（２３）内に酸化膜（２５）を埋め込む工程と、
熱処理により、前記酸化膜（２５）を高密度化させることで、フィールド酸化膜（４）を形成する工程と、
前記半導体基板（１）上にＰｏｌｙ―Ｓｉ膜（２６）を堆積させ、前記Ｐｏｌｙ―Ｓｉ膜（２６）をエッチングする工程とを有する半導体装置の製造方法において、
前記フィールド酸化膜（４）を形成する工程と前記Ｐｏｌｙ―Ｓｉ膜（２６）を堆積させ、前記Ｐｏｌｙ―Ｓｉ膜（２６）をエッチングする工程との間に、前記窒化膜（２２）を除去し、前記パッド酸化膜（２１）を残す工程を有し、
前記Ｐｏｌｙ―Ｓｉ膜（２６）を堆積させ、前記Ｐｏｌｙ―Ｓｉ膜（２６）をエッチングする工程では、前記パッド酸化膜（２１）上に前記Ｐｏｌｙ―Ｓｉ膜（２６）を堆積させ、前記パッド酸化膜（２１）をストッパー膜として、前記Ｐｏｌｙ―Ｓｉ膜（２６）をエッチングすることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板（１）上にパッド酸化膜（２１）と窒化膜（２２）とを順に成膜する工程と、
前記半導体基板（１）のうち、素子分離用フィールド酸化膜の形成予定領域にて、前記パッド酸化膜（２１）及び前記窒化膜（２２）を除去し、前記半導体基板（１）に、トレンチ（２３）を形成する工程と、
前記トレンチ（２３）内に酸化膜（２５）を埋め込む工程と、
熱処理により、前記酸化膜（２５）を高密度化させることで、フィールド酸化膜（４）を形成する工程と、
前記半導体基板（１）のうち、素子領域に不純物をイオン注入し、該不純物を拡散させることで、前記素子領域に不純物拡散領域（２）を形成する工程と
前記半導体基板（１）上にＰｏｌｙ―Ｓｉ膜（２６）を堆積させ、前記Ｐｏｌｙ―Ｓｉ膜（２６）をエッチングする工程とを有する半導体装置の製造方法において、
前記フィールド酸化膜（４）を形成する工程と前記不純物拡散領域（２）を形成する工程との間に、前記窒化膜（２２）を除去し、前記パッド酸化膜（２１）を残す工程を有し、
前記不純物拡散領域（２）を形成する工程では、残された前記パッド酸化膜（２１）をチャネリング抑制用キャップ膜として用いてイオン注入を行い、前記パッド酸化膜（２１）をアウトディフュージョン抑止用のキャップ膜として用いて前記不純物を拡散させ、
前記Ｐｏｌｙ―Ｓｉ膜（２６）を堆積させ、前記Ｐｏｌｙ―Ｓｉ膜（２６）をエッチングする工程では、前記パッド酸化膜（２１）上に前記Ｐｏｌｙ―Ｓｉ膜（２６）を堆積させ、前記パッド酸化膜（２１）をストッパー膜として、前記Ｐｏｌｙ―Ｓｉ膜（２６）をエッチングすることを特徴とする半導体装置の製造方法。
【請求項４】
前記フィールド酸化膜（４）を形成した後に、ウェット酸化法により酸化膜（５、７）を形成する工程を有し、
前記酸化膜（２５）を高密度化させる工程では、１１００℃以上の温度にて熱処理を行い、
前記ウェット酸化法により酸化膜（５、７）を形成する工程では、前記酸化膜（５、７）の膜厚の合計が２５ｎｍ以下となるように前記酸化膜を形成することを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記ウェット酸化法により酸化膜を形成する工程は、前記素子形成予定領域にて、前記パッド酸化膜（２１）を除去し、ゲート酸化膜（５）を形成する工程と、前記ゲート酸化膜（５）上にゲート電極（６）を形成し、該ゲート電極（６）の表面上に、保護酸化膜（７）を形成する工程とを含むことを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
図１にＳＴＩを有する半導体装置として、例えばＣＭＯＳトランジスタとキャパシタとを備える半導体装置の断面図を示す。
【０００３】
図１の左側半分には、ＣＭＯＳトランジスタのうち、Ｎチャネル型ＭＯＳトランジスタが示されている。この半導体装置では、Ｎチャネル型ＭＯＳトランジスタの左右両側にＳＴＩ４を備えている。また、Ｎチャネル型ＭＯＳトランジスタの右側では、ＳＴＩ４上に上部電極１５と下部電極１３より構成されたキャパシタが形成されている。
【０００４】
この半導体装置の製造方法としては、以下に示す方法が考えられる。このときの製造工程を図６（ａ）〜（ｃ）、図７（ａ）、（ｂ）、図８（ａ）〜（ｃ）、図９（ａ）〜（ｃ）、図１０（ａ）、（ｂ）に示す。
【０００５】
まず、図６（ａ）に示す工程にて、ｐ型Ｓｉ基板１上にパッド酸化膜２１とＳｉＮｘ膜２２とを順に形成する。そして、図６（ｂ）に示す工程にて、パターニングされたＳｉＮｘ膜２２とパッド酸化膜２１をマスクとして、Ｓｉ基板１にトレンチ２３を形成する。
【０００６】
その後、図６（ｃ）に示す工程にて、トレンチ２３の上端や下端の丸まりを調整するために犠牲酸化および犠牲酸化膜の除去を行い、トレンチ２３の加工時のダメージ層の除去および汚染物質の除去を行う。続いて、トレンチ２３の内壁に埋め込み酸化膜の密着性向上のための犠牲酸化膜２４を形成する。そして、トレンチ２３を埋め込むのに十分な厚さの埋め込み酸化膜２５をトレンチ２３の内部を含むｐ型Ｓｉ基板１の上に堆積する。
【０００７】
次に図７（ａ）に示す工程にて、埋め込み酸化膜２５が熱酸化膜相当の緻密な膜となるように、Ｎ２雰囲気条件下での熱処理を行い、ＣＭＰにより先のＳｉＮ膜２２をストッパーとして、平坦化処理を行う。その後、図７（ｂ）に示すように、ＳｉＮｘ膜を除去する。
【０００８】
続いて、図８（ａ）に示す工程にて、パッド酸化膜２１を除去する。そして、図８（ｂ）に示す工程にて、パッド酸化膜が除去された領域上に、Ｈ２Ｏ雰囲気下で熱処理をすることで、キャップ酸化膜４２を形成する。なお、以下では、Ｈ２Ｏ雰囲気下で熱処理をして酸化させることをウェット酸化と呼ぶ。
【０００９】
その後、ウエル領域形成のためのイオン注入を行う。なお、キャップ酸化膜４２はイオン注入時におけるチャネリング防止のための膜である。また、以下では、このキャップ酸化膜４２をイオン注入用のキャップ酸化膜４２と呼ぶ。続いて、図８（ｃ）に示す工程にて、キャップ酸化膜を除去する。
【００１０】
次に、図９（ａ）に示す工程にて、キャップ酸化膜が除去された領域上に、ウェット酸化により、再びキャップ酸化膜４３を形成する。続いて、熱処理を行うことで、不純物を拡散させ、ウエル領域を所望のウエル濃度、深さとする。これにより、ウェル領域２（２ａ、２ｂ）が形成される。なお、この工程にて形成されるキャップ酸化膜４３は、熱処理の際にウエル領域中の不純物がＳｉ基板１の外部に拡散してしまうのを防ぐための膜である。以下では、このキャップ酸化膜４３をアウトディフュージョン防止用のキャップ膜４３と呼ぶ。
【００１１】
続いて、図９（ｂ）に示す工程にて、アウトディフュージョン防止用のキャップ膜を除去する。そして、図９（ｃ）に示す工程にて、アウトディフュージョン防止用のキャップ膜が除去された領域上に、ウェット酸化により酸化膜４４を形成する。続いて、キャパシタ下部電極用のＰｏｌｙ−Ｓｉ膜２６を酸化膜４４及びＳＴＩ４上に形成する。続いて、そのＰｏｌｙ−Ｓｉ上に誘電膜２７を形成する。
【００１２】
次に図１０（ａ）に示す工程にて、酸化膜４４をストッパーとして、誘電膜２７及びキャパシタ下部電極用のＰｏｌｙ−Ｓｉ膜２６をエッチングする。これにより、下部電極１３、誘電膜１４が形成される。そして、図１０（ｂ）に示すように、エッチングストッパー用の酸化膜４４を除去する。
【００１３】
その後は図示しないが、ウェット酸化により、Ｓｉ基板１上にＣＭＯＳトランジスタのゲート酸化膜５を形成する。そして、Ｓｉ基板１上にＰｏｌｙ−Ｓｉ膜を堆積し、パターニングすることで、ゲート酸化膜５上にゲート電極６を形成すると共に、キャパシタの上部電極１５を形成する。
【００１４】
続いて、ゲート電極６を保護するための保護酸化膜７をウェット酸化により形成する。その後、サイドウォール９、１９、２０、ソース・ドレイン領域１１、１２等を形成する。
【００１５】
【発明が解決しようとする課題】
上記した製造工程では、ＳＴＩ４を形成した後の工程にて、ウェット酸化法による酸化膜の形成工程が複数必要である。ウェット酸化を行う工程と、そのときに形成される酸化膜の膜厚を例示すると、図８（ｂ）に示すイオン注入用のキャップ酸化膜形成工程では３０ｎｍ以上であり、図９（ａ）に示すアウトディフュージョン抑止用のキャップ酸化膜形成工程では３０ｎｍ以上であり、図９（ｃ）に示すエッチングストッパー用の酸化膜形成工程では３０ｎｍ以上であり、ゲート酸化膜形成工程では１０ｎｍ以下であり、ゲート電極の保護酸化膜形成工程では１０ｎｍ程度である。
【００１６】
したがって、このようにウェット酸化によって形成された酸化膜の膜厚をそのまま合算すると、膜厚合計は１４０ｎｍより大きい。なお、このウェット酸化によって形成された酸化膜の膜厚合計は、Ｓｉ基板上にて、酸化膜を形成した後、形成した酸化膜を除去することなく、さらに続けて酸化膜を形成したときの酸化膜の膜厚に相当する。
【００１７】
素子分離にトレンチに酸化膜を埋め込んだＳＴＩを用いた場合、Ｓｉ基板のうち、トレンチ端近傍にて応力が発生し、この応力により、トレンチ端近傍に結晶欠陥が誘発される。この結果、ジャンクションリーク等が発生してしまうという問題があった。
【００１８】
この応力の発生原因を示す報告例が多数あり、そのうち、代表的なものは次の２つである。１つは、Ｓｉ基板と埋め込み酸化膜との熱膨張係数の差であり、例えば、埋め込み酸化膜の高密度化のための熱処理等において、応力が発生する。もう１つは、ＳＴＩ形成後におけるウェット酸化を行う工程による埋め込み酸化膜の体積膨張である。
【００１９】
ただし、後者は前者と独立した関係ではなく、熱膨張係数の差により発生した応力に、ウェット酸化での埋め込み酸化膜の体積膨張により発生した応力が加わる。言い換えると、熱膨張係数の差により発生した応力が、埋め込み酸化膜の体積膨張により、さらに増大する。
【００２０】
したがって、上記した方法では、ウェット酸化による埋め込み酸化膜の体積膨張により、半導体基板に大きな応力が発生してしまう。このため、半導体基板に結晶欠陥が発生してしまう。
【００２１】
本発明は上記点に鑑みて、埋め込み酸化膜の体積膨張を抑制することができる半導体装置の製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、窒化膜（２２）を除去し、パッド酸化膜（２１）を残した後、残されたパッド酸化膜（２１）をチャネリング抑制用キャップ膜として用いてイオン注入を行い、パッド酸化膜（２１）をアウトディフュージョン抑止用のキャップ膜として用いて不純物を拡散させることで、不純物拡散領域（２）を形成することを特徴としている。
【００２３】
これにより、チャネリング抑制用キャップ膜、及びアウトディフュージョン抑止用のキャップ膜をそれぞれ別々の工程であって、かつパッド酸化膜とは別に、ウェット酸化法により形成する工程を有する半導体装置の製造方法と比較して、フィールド酸化膜（４）の形成後のウェット酸化を行う工程数を削減することができる。
【００２４】
このため、フィールド酸化膜（４）の形成後におけるフィールド酸化膜（４）のウェット酸化による体積膨張を抑制することができる。この結果、結晶欠陥の発生を抑制して、半導体装置を製造することができる。
【００２５】
また、請求項２に記載の発明では、窒化膜（２２）を除去し、パッド酸化膜（２１）を残した後、このパッド酸化膜（２１）上にＰｏｌｙ―Ｓｉ膜（２６）を形成し、残されたパッド酸化膜（２１）をストッパー膜として用いて、Ｐｏｌｙ―Ｓｉ膜（２６）をエッチングすることを特徴としている。
【００２６】
これにより、Ｐｏｌｙ―Ｓｉ膜（２６）をエッチングする際のストッパー膜をパッド酸化膜と別に、ウェット酸化により形成する工程を有する半導体装置の製造方法と比較して、フィールド酸化膜（４）の形成後のウェット酸化を行う工程数を削減することができる。
【００２７】
このため、フィールド酸化膜（４）の形成後において、フィールド酸化膜（４）のウェット酸化による体積膨張を抑制することができる。この結果、結晶欠陥の発生を抑制して、半導体装置を製造することができる。
【００２８】
また、請求項３に記載の発明では、窒化膜（２２）を除去し、パッド酸化膜（２１）を残し、半導体基板（１）のうち素子形成領域にて、残されたパッド酸化膜（２１）をチャネリング抑制用キャップ膜として用いてイオン注入を行い、パッド酸化膜（２１）をアウトディフュージョン抑止用のキャップ膜として用いて不純物を拡散させることで、不純物拡散領域（２）を形成する。
【００２９】
そして、パッド酸化膜（２１）上を含む半導体基板（１）上にＰｏｌｙ―Ｓｉ膜（２６）を堆積させ、パッド酸化膜（２１）をストッパー膜として用いて、Ｐｏｌｙ―Ｓｉ膜（２６）をエッチングすることを特徴としている。
【００３０】
これにより、チャネリング抑制用のキャップ膜、アウトディフュージョン抑止用のキャップ膜、及びストッパー膜をそれぞれ別の工程であって、かつパッド酸化膜と別にウェット酸化法により形成する工程を有する半導体装置の製造方法と比較して、フィールド酸化膜（４）の形成後のウェット酸化を行う工程数を削減することができる。
【００３１】
このため、フィールド酸化膜（４）の形成後において、フィールド酸化膜（４）のウェット酸化による体積膨張を抑制することができる。この結果、結晶欠陥の発生を抑制して、半導体装置を製造することができる。
【００３２】
また、請求項４に示すように、酸化膜（２５）を高密度化させる工程では、１１００℃以上の温度にて熱処理を行い、ウェット酸化法により酸化膜（５、７）を形成する工程では、酸化膜（５、７）の膜厚の合計が２５ｎｍ以下となるように酸化膜を形成することが好ましい。
【００３３】
なお、請求項５に示すように、ウェット酸化法により酸化膜を形成する工程は、具体的に、素子形成予定領域にて、パッド酸化膜（２１）を除去し、ゲート酸化膜（５）を形成する工程と、ゲート酸化膜（５）上にゲート電極（６）を形成し、ゲート電極（６）の表面上に、保護酸化膜（７）を形成する工程とを含む工程とすることができる。
【００３４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００３５】
【発明の実施の形態】
図１に本発明を適用した第１実施形態における半導体装置の製造方法により形成される半導体装置を示す。本実施形態では、従来の技術にて説明した半導体装置と同じく、上部電極及び下部電極を有し、例えばＡＤコンバーター回路を構成するキャパシタと、ＣＭＯＳトランジスタとを有する半導体装置を例として、説明する。
【００３６】
この半導体装置は、ｐ型Ｓｉ基板１の上にｐ型ウエル２ａ及びｎ型ウエル２ｂが形成された半導体基板３を備えている。半導体基板３のうち、ＣＭＯＳトランジスタが形成されている素子領域は、フィールド絶縁膜（酸化膜）としてのＳＴＩ４により、他の領域と分離されている。また、ＳＴＩ４上にキャパシタが形成されている。
【００３７】
この素子領域では、半導体基板３の上にゲート酸化膜５を介してゲート電極６が形成されている。ゲート電極６の表面上には、ゲート保護膜７が形成されている。ゲート電極６の上には、ゲート保護膜７を介して、酸化膜８が形成されており、ゲート電極６の左右横側には、サイドウォール９が形成されている。
【００３８】
また、ｐ型ウエル２ａの表層のうち、サイドウォール９を含むゲート電極６の両サイド側に、ソース領域１１とドレイン領域１２とが形成されている。ソース領域１１とドレイン領域１２との上に酸化膜１０が形成されている。
【００３９】
一方、ＳＴＩ４上には、Ｐｏｌｙ−Ｓｉより構成された下部電極１３と、誘電膜１４と、Ｐｏｌｙ−Ｓｉより構成された上部電極１５とが順に積層されている。下部電極１３の側壁、上部電極１５の側壁及び上側には、それぞれ保護膜としての酸化膜１６、１７、１８が形成されている。また、酸化膜１６、１７の隣には、それぞれサイドウォール１９、２０が形成されている。
【００４０】
次に本実施形態における半導体装置の製造方法を説明する。図２（ａ）〜（ｃ）、図３（ａ）、（ｂ）、図４（ａ）〜（ｃ）に本実施形態における半導体装置の製造工程を示す。
【００４１】
まず、従来と同様に、図６（ａ）〜（ｃ）、図７（ａ）、（ｂ）の工程を行う。図６（ａ）に示す工程では、ｐ型Ｓｉ基板１上にウェット酸化法にて膜厚が例えば約４０ｎｍのパッド酸化膜２１と、ＣＶＤ法にて膜厚が例えば約１５０ｎｍのＳｉＮｘ膜２２を連続して堆積する。
【００４２】
図６（ｂ）の工程では、Ｓｉ基板１のうち、フィールド酸化膜の形成予定領域に深さが例えば約５００ｎｍのトレンチ２３を形成する。なお、図中の点線はトレンチ２３の形成前におけるｐ型Ｓｉ基板１の表面の位置を示している。
【００４３】
図６（ｃ）に示す工程では、埋め込み酸化膜として、Ｏ３−ＴＥＯＳ膜を用いる。このＯ３−ＴＥＯＳ膜２５の表面からトレンチ２３の底面までの膜厚は例えば約２μｍとする。
【００４４】
図７（ａ）に示す工程では、Ｎ２雰囲気下で約１１００℃以上の高温で熱処理を行う。これにより、Ｏ３−ＴＥＯＳ膜２５を熱酸化膜相当の緻密な膜とする。なお、この熱処理の温度はＳｉ基板の溶融温度を越えない温度である。その後、平坦化処理を行うことで、フィールド絶縁膜（酸化膜）としてのＳＴＩ４が形成される。そして、このＳＴＩ４により素子形成予定領域が区画される。なお、以下ではこの平坦化されたＯ３−ＴＥＯＳ膜２５をＳＴＩ４若しくは埋め込み酸化膜４と記す。
【００４５】
図７（ｂ）に示す工程では、ＳｉＮｘ膜２２を燐酸にて選択的に除去する。
【００４６】
本実施形態では、続いて、希ＨＦ溶液などを用いて、ＳｉＮｘ残膜を完全に取りきる目的で、パッド酸化膜２１を数ｎｍのみ除去する。このため、ｐ型Ｓｉ基板１上に残っているパッド酸化膜２１の膜厚は例えば約３５ｎｍとなる。
【００４７】
次に図２（ａ）に示す工程にて、残されたパッド酸化膜２１を続くイオン注入用のキャップ酸化膜として用い、ｐ型ウエル２ａを形成するためにイオン注入する。このとき、不純物としては、例えばＢ（ボロン）を用い、ドーズ量を例えば１×１０１３ｃｍ−２とする。同様に、ｎ型ウエル２ｂを形成するためのイオン注入も行う。
【００４８】
続いて、図２（ｂ）に示す工程にて、Ｎ２雰囲気下で例えば１０００℃以上にて熱処理を行うことで、先の不純物を所望のウエル濃度・深さとなるように熱拡散する。その際もパッド酸化膜２１をアウトディフュージョン防止用のキャップ膜として活用する。これにより、ｐ型ウエル２ａ及びｎ型ウエル２ｂが形成される。
【００４９】
その後、図２（ｃ）に示す工程にて、パッド酸化膜２１を含む半導体基板３の表面上、言い換えると、パッド酸化膜２１及びＳＴＩ４の上にキャパシタ下部電極用の１層目のＰ（リン）をドープしたＰｏｌｙ−Ｓｉ膜２６を堆積する。続いて、Ｐｏｌｙ−Ｓｉ膜２６の上に、キャパシタでの誘電膜となるＯＮＯ膜２７を堆積する。
【００５０】
図３（ａ）に示す工程にて、ＯＮＯ膜２７の上にレジスト２８を堆積し、フォトリソグラフィ工程及びエッチング工程によりレジスト２８をパターニングする。パターニングされたレジスト２８をマスクとして、キャパシタ下部電極となる部分だけをＳｉドライエッチングにて、エッチングする。これにより、下部電極１３及び誘電膜１４が形成される。
【００５１】
そのときの１層目Ｐｏｌｙ−Ｓｉ膜が除去される箇所で誤ってＳｉ基板までエッチングされないようにするためのストッパー膜として、パッド酸化膜２１の残膜を用いる。このときのパッド酸化膜２１の膜厚は例えば約１０ｎｍとなる。
【００５２】
図３（ｂ）に示す工程では、このパッド酸化膜２１を先の１層目Ｐｏｌｙ−Ｓｉドライエッチ時に使用したレジスト２８をマスクとしてＢＨＦ溶液で選択的に除去する。その後、レジスト２８を剥離する。
【００５３】
図４（ａ）に示す工程では、素子形成予定領域上にゲート酸化膜用の酸化膜２９をウェット酸化にて約８．５ｎｍ形成する。また、この酸化膜２９の形成と同時に、ＳＴＩ４上にて、下部電極１３の側壁上に保護膜としての酸化膜１６を形成する。なお、このとき、ウェット酸化により、ゲート酸化膜用の酸化膜２９を形成するのは、ゲート酸化膜の膜厚を薄くし、かつ良質な膜とするためである。
【００５４】
その後、半導体基板３の表層部にて、任意のチャネル濃度調整用のイオン注入を行う。ゲート電極、及びキャパシタの上部電極となるＰ（リン）をドープしたＰｏｌｙ−Ｓｉ膜を堆積する。フォトリソグラフィ工程及びエッチング工程により、所望の電極を形成するように２層目のＰｏｌｙ−Ｓｉ膜をエッチングする。これにより、素子形成予定領域にて、ゲート電極６が形成され、ＳＴＩ４上では、誘電膜１４上に上部電極１５が形成される。
【００５５】
次に図４（ｂ）に示す工程にて、ウェット酸化により、膜厚が例えば約１０ｎｍ〜２０ｎｍであるゲート電極６の保護膜用の酸化膜３０を形成する。このとき、同時にＳＴＩ４上にて、上部電極１５の側壁上を含む表面上に酸化膜３２が形成される。なお、ウェット酸化により、ゲート電極６の保護用酸化膜３０を形成するのは、膜質が良く、薄い膜とするためであり、また、ゲートバーズビークの増大を抑制するためである。続いて、所望のＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）層を形成する。
【００５６】
図４（ｃ）に示す工程では、ＣＶＤ法によって酸化膜を全面に堆積し、全面エッチバックすることでサイドウォール９、１９、２０を形成する。このとき、素子形成予定領域では、酸化膜２９が選択的に除去され、ゲート酸化膜５が形成され、ゲート電極６の表面上の酸化膜３０がゲート保護膜７となる。ＳＴＩ４上では、上部電極１５の側壁上の酸化膜３２が酸化膜１７となる。
【００５７】
次に、素子形成予定領域の表面上のうち、ゲート酸化膜５の両隣にて、ソース・ドレインを形成する際のイオン注入用の酸化膜１０を堆積する。その後、イオン注入をそれぞれＰ＋型，Ｎ＋型とをフォトリソグラフィ工程により打ち分けて注入する。そして、Ｎ２雰囲気下にて熱処理を行い不純物を活性化させる。これにより、ソース領域１１及びドレイン領域１２を含むソース・ドレイン領域が形成される。
【００５８】
その後、図示しないが、一般的なサリサイド形成、層間膜形成、配線形成を行うことで、図１に示される半導体装置が形成される。
【００５９】
本実施形態では、ＳＴＩ形成時に用いたパッド酸化膜２１の残存膜を、ウエル形成のためのイオン注入用のキャップ酸化膜、アウトディフュージョン抑止用のキャップ酸化膜、Ｐｏｌｙ−Ｓｉ膜２６のエッチングストッパー膜として用いている。
【００６０】
これにより、ＳＴＩ４の形成後において、ウェット酸化を行う工程を削減することができる。この結果、ウエル形成のためのイオン注入用のキャップ酸化膜、アウトディフュージョン抑止用のキャップ酸化膜、Ｐｏｌｙ−Ｓｉ膜２６のエッチングストッパー膜をそれぞれウェット酸化法により形成する半導体装置の製造方法と比較して、ＳＴＩ４のウェット酸化による体積膨張を抑制することができる。
【００６１】
そして、本実施形態では、ＳＴＩ形成後の製造工程のうち、ゲート酸化膜の形成工程と、ゲート電極の保護酸化膜の形成工程とにおいてのみ、ウェット酸化を行っている。形成された酸化膜の膜厚は、ゲート酸化膜形成工程では１０ｎｍ以下であり、ゲート電極の保護酸化膜形成工程では１０ｎｍ程度である。したがって、本実施形態では、これらの酸化膜厚をそのまま合算すると合計膜厚は約２０ｎｍよりも小さい。
【００６２】
ここで、図５にＳＴＩ形成後のウェット酸化膜の膜厚と結晶欠陥の発生率との関係を示す。これは、本実施形態での製造工程と同様にＳＴＩを形成したときの実験結果であり、つまり、埋め込み酸化膜の高密度下のための熱処理を１１００℃以上にて行ったときの結果である。また、ウェット酸化膜の膜厚は、ＳＴＩ形成後の工程において、ウェット酸化により形成された酸化膜の膜厚の合計値を示している。
【００６３】
この結果より、上記した条件にてＳＴＩ４を形成した場合では、Ｓｉ基板と埋め込み酸化膜との熱膨張係数差による応力が発生していても、ウェット酸化膜の膜厚の合計が約２５ｎｍ以下であれば、結晶欠陥が発生しないことが言える。この結果からもわかるように、本実施形態の製造方法によれば、結晶欠陥の発生を抑制することができる。したがって、ジャンクションリーク等の問題を回避することができる。
【００６４】
また、ジャンクションリークの発生を抑制する方法として、Ｓｉ基板と埋め込み酸化膜との熱膨張係数の差により発生する応力を低減させる方法が特許第２９３５６９６号公報で提案されている。これは、２種類の製法で埋め込み酸化膜を積み分けたり、ＨＤＰ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ）法を用いて埋め込み酸化膜を形成する方法である。しかしながら、どちらにおいても、専用の設備が必要となるため、工程コストが増大してしまう。
【００６５】
これに対して、本実施形態では、既存の設備を使用することができるので、工程コストが増大せず、安価に半導体装置を製造することができる。
【００６６】
また、その他のジャンクションリークの発生を抑制する方法として、従来の製造工程のうち、ウェット酸化を行う工程をＯ２雰囲気下での熱酸化、いわゆるドライ酸化に代える方法が考えられる。具体的には、ＳＴＩ形成後のウエル形成用のイオン注入のためのキャップ酸化膜の形成工程、ウエル形成のための熱拡散の際に用いるアウトディフュージョン抑止用キャップ酸化膜の形成工程、Ｐｏｌｙ−Ｓｉ膜のエッチング時のストッパー膜の形成工程にて、ウェット酸化の代わりに、ドライ酸化を行う方法である。
【００６７】
Ｓｉ基板と埋め込み酸化膜との熱膨張係数の差により、Ｓｉ基板のうちトレンチの近傍に応力が蓄積されている。また、ドライ酸化は、拡散律速過程にて酸化が進行する。これらのことから、ドライ酸化にてＳｉ基板上に酸化膜を形成した場合、Ｓｉ基板のうち、トレンチの近傍では、この応力により、酸化膜の成長速度が遅くなる。このため、トレンチの近傍では、酸化膜の膜厚が薄くなってしまい、基板上にて均一な膜厚の酸化膜が得られない。
【００６８】
特に、Ｐｏｌｙ−Ｓｉ膜のエッチング時のストッパー膜をドライ酸化により形成した場合、上記したように、ストッパー膜の膜厚が均一でないことから、Ｐｏｌｙ−Ｓｉ膜のエッチング時にＳｉ基板までエッチングしてしまう。この結果、Ｓｉ基板が凹凸となり、酸化膜耐圧が低下してしまう。このような理由により、ドライ酸化にて酸化膜を形成する方法は、好ましくない。
【００６９】
これに対して、本実施形態では、ウェット酸化により形成されたパッド酸化膜をウエル形成用のイオン注入のためのキャップ酸化膜、ウエル形成のための熱拡散の際に用いるアウトディフュージョン抑止用キャップ酸化膜、及びＰｏｌｙ−Ｓｉ膜のエッチング時のストッパー膜として用いている。
【００７０】
パッド酸化膜はウェット酸化により形成されていることから、膜厚は均一である。このパッド酸化膜を上記した３つの膜として用いていることから、Ｐｏｌｙ−Ｓｉ膜のエッチング時において、Ｓｉ基板までエッチングしてしまうことを防止することができる。
【００７１】
なお、ＳＴＩ形成後にウェット酸化を行うと、埋め込み酸化膜の体積膨張により、応力がＳｉ基板に発生してしまうが、本実施形態では、ＳＴＩ形成前でのパッド酸化膜の形成の際にウェット酸化を行っているので、埋め込み酸化膜の体積膨張が起きることはなく、結晶欠陥の発生を抑制できる。したがって、本実施形態によれば、デバイス形成と結晶欠陥の発生の抑制との両立が可能となる。
【００７２】
また、図８（ａ）に示すパッド酸化膜２１の除去工程、図８（ｃ）に示すウエル形成のためのイオン注入用キャップ酸化膜の除去工程、図９（ｂ）に示すアウトディフュージョン抑止用のキャップ酸化膜の除去工程を有する半導体装置の製造方法の場合、埋め込み酸化膜４も表面がエッチングされ、表面が後退してしまう。なお、図８（ａ）以降から図１０（ｂ）中の一点鎖線は、比較のために本実施形態での埋め込み酸化膜を示している。
【００７３】
図１０（ｂ）に示すように、埋め込み酸化膜４のうち、トレンチ２３の端部側では、埋め込み酸化膜４が局所的に除去され、埋め込み酸化膜４に凹み４１が生じていた。この埋め込み酸化膜４の凹み４１が原因となり、トランジスタのサブスレッショルド特性にて、ハンプ（特性曲線が突出した形状となること）が生じてしまう。
【００７４】
これに対して、本実施形態では、パッド酸化膜２１の残膜をウエル形成のためのイオン注入用キャップ酸化膜、アウトディフュージョン抑止用のキャップ酸化膜、及びＰｏｌｙ−Ｓｉ膜のエッチング時のストッパー膜として用いている。これにより、ウエル形成のためのイオン注入用キャップ酸化膜の除去工程、アウトディフュージョン抑止用のキャップ酸化膜の除去工程、ストッパー膜の除去工程を削減できる。
【００７５】
このため、埋め込み酸化膜４のエッチングによる後退量を削減することができ、また、トレンチ２３の端部側での埋め込み酸化膜４の局所的な凹みの発生を抑制することができる。
【００７６】
なお、これまでは、ＳＴＩを形成した後に、イオン注入を行う工程と、Ｐｏｌｙ−Ｓｉ膜をエッチングする工程とを有する半導体装置の製造工程を例として説明してきたが、イオン注入を行う工程と、Ｐｏｌｙ−Ｓｉ膜をエッチングする工程のうち、Ｐｏｌｙ−Ｓｉ膜をエッチングする工程が無い半導体装置の製造工程においては、トレンチ２３を形成した後、パッド酸化膜２１の残膜をウエル形成のためのイオン注入用キャップ酸化膜、アウトディフュージョン抑止用のキャップ酸化膜として用いれば良い。
【００７７】
これによっても、ＳＴＩ形成後において、ウェット酸化を行う工程を削減することができる。そして、ＳＴＩ形成後の製造工程のうち、ゲート酸化膜の形成工程と、ゲート電極の保護酸化膜の形成工程においてのみ、ウェット酸化を行い、これらの酸化膜厚の合計膜厚を約２０ｎｍよりも小さくすることができる。この結果、結晶欠陥の発生を抑制することができる。
【００７８】
また、それとは反対に、イオン注入を行う工程と、Ｐｏｌｙ−Ｓｉ膜をエッチングする工程のうち、イオン注入工程が無い半導体装置の製造工程においては、トレンチを形成した後、パッド酸化膜１の残膜をＰｏｌｙ−Ｓｉ膜をエッチングする際のストッパー膜としてのみ用いればよい。これによっても、上記と同様の効果を有する。
【図面の簡単な説明】
【図１】本発明の第１実施形態における製造方法により形成された半導体装置の断面図である。
【図２】本発明の第１実施形態における半導体装置の製造工程を示す図である。
【図３】図２に続く半導体装置の製造工程を示す図である。
【図４】図３に続く半導体装置の製造工程を示す図である。
【図５】ＳＴＩ形成後のウェット酸化量と結晶欠陥の発生率との関係を示す図である。
【図６】従来における半導体装置の製造工程を示す図である。
【図７】図６に続く従来における半導体装置の製造工程を示す図である。
【図８】図７に続く従来における半導体装置の製造工程を示す図である。
【図９】図８に続く従来における半導体装置の製造工程を示す図である。
【図１０】図９に続く従来における半導体装置の製造工程を示す図である。
【符号の説明】
１…ｐ型Ｓｉ基板、２…ウエル領域、２ａ…ｐ型ウエル、３…半導体基板、
４…ＳＴＩ、５…ゲート酸化膜、６…ゲート電極、７…ゲート保護膜、
８、１６、１７、１８…酸化膜、９、１９、２０…サイドウォール、
１１…ソース領域、１２…ドレイン領域、１３…下部電極、１４…誘電膜、
１５…上部電極、２１…パッド酸化膜、２２…ＳｉＮｘ膜、２３…トレンチ、
２４…犠牲酸化膜、２５…Ｏ３−ＴＥＯＳ膜、２６…Ｐｏｌｙ−Ｓｉ膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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