(57)【要約】【課題】チャネル領域を最小とするようにセルの配置を最適化し、チップ面積の削減を図ることを目的とする。【解決手段】セル列を構成するセルの高さをそろえ、隣接するセル列との最小間隔をセル間隔最大値Ｈ１になるようにコンパクションを実施することによって、コンパクションがチップ全体に実行できて配線領域を縮小できるので、チップ面積を削減することができる。また、２つのセル列の全てのセル間隔を同じにしてからチャネル領域を短縮するコンパクションを実施することにより、、コンパクションがチップ全体に実行できて配線領域を縮小できるので、チップセル列の高さが一定という制限なしでチップ面積を削減することができる。【選択図】      図２
2004228390.tif 000002
【特許請求の範囲】
【請求項１】
第１層電源配線と第１層接地配線を中心部に一定の間隔で水平方向に平行に配線されたスタンダードセルの配置方法において、
前記スタンダードセルを概略配置する工程と、
全てのセル列のうち任意の第１のセル列を選択する工程と、
前記第１のセル列を構成するスタンダードセルの高さの差がセル最大間隔値以下になるようにスタンダードセルを置換する工程と、
前記第１のセル列の上下いずれか一方と隣接する第２のセル列と前記第１のセル列の間隔がセル最大間隔値以下になるように前記第１のセル列と前記第２のセル列の間隔を短縮する工程と
を有し、スタンダードセルの置換が可能な範囲で１または２以上のセル列に対してチャネル領域を最適化するコンパクションを行うことを特徴とする半導体集積回路のセル配置方法。
【請求項２】
第１層電源配線と第１層接地配線を中心部に一定の間隔で水平方向に平行に配線されたスタンダードセルの配置方法において、
前記スタンダードセルを概略配置する工程と、
全てのセル列のうち上下に隣接する任意の第１のセル列と第２のセル列を選択する工程と、
前記第１のセル列と前記第２のセル列の間隔が一定間隔に揃うようにスタンダードセルを置換する工程と、
前記第１のセル列と前記第２のセル列の間隔がセル最大間隔値以下になるように前記第１のセル列と前記第２のセル列の間隔を短縮する工程と
を有し、スタンダードセルの置換が可能な範囲で任意のセル列に対してチャネル領域を最適化するコンパクションを行うことを特徴とする半導体集積回路のセル配置方法。
【請求項３】
セル列を構成する最小単位をストラップ電源間とし、前記最小単位のセル列ごとに前記コンパクションを行うことを特徴とする請求項１または請求項２記載の半導体集積回路のセル配置方法。
【請求項４】
任意の幅に分割したセル列単位で前記コンパクションを行い、コンパクションを実施した各分割したセル列間を、第１層電源配線と第１層接地配線がある一定の間隔で折れ曲がった構成のスペーサーセルを用いて接続することを特徴とする請求項１または請求項２記載の半導体集積回路のセル配置方法。
【請求項５】
前記スペーサーセルの第１層電源配線と第１層接地配線の幅をセル枠まで広げ、前記第１層電源配線と前記第１層接地配線に基板コンタクトを施すことを特徴とする請求項４記載の半導体集積回路のセル配置方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の設計方法に関し、特にセル配置面積を最小にするためのセル配置方法に関するものである。
【０００２】
【従来の技術】
従来の半導体集積回路のセル配置方法について、図８，図９を用いて説明する。
【０００３】
図８（ａ）は従来のセル端部に電源配線を備えたセル構成図，図８（ｂ）は従来のセル中心部に電源配線を備えた電源変更セル構成図を示し、図９（ａ）は従来のセル端部に電源配線を備えたセルを用いたセル配置図，図９（ｂ）は従来の電源変更セルを用いたセル配置図である。
【０００４】
従来の半導体集積回路においては、開発期間を短縮するために、図８（ａ）に示すように、上辺に電源配線Ｐ１を、下辺に接地配線Ｇ１を備え、任意の機能を有するスタンダードセル（以下、単にセルと称す）を用いて、図９（ａ）に示すように、電源配線Ｐ１，接地配線Ｇ１を接続するように配置・配線処理を行っていた。この時、セルの配置領域をロウＲとし、各セル間を配線処理を行うチャネル領域と区別している。
【０００５】
さらに、このようなセル構成では、セル高さが固定され、セルの面積効率に限界があったため、図８（ｂ）に示すように、スタンダードセルの中心部に電源配線Ｐ２と接地配線Ｇ２がある一定の間隔で水平方向に平行に配線された構成を有する電源変更セルも用いられている。この構成により、セルの高さに制限されること無く、各論理セルが最適な幅と高さを構成することになり、結果的に最小面積でセルを構成することができる。この電源変更セルを配置すると、図９（ｂ）のように、セルの中央部で電源配線Ｐ２と接地配線Ｇ２を接続するような構成になり、各セル間のチャネル領域Ｃ１において、信号配線処理を行っていた（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特開昭６４−１７４４５号公報（第１図）
【０００７】
【発明が解決しようとする課題】
しかしながら、近年、半導体集積回路の微細化が進み、使用配線層数も増加の傾向にあるため、配線混雑が解消し、高集積が可能となった。そのために、従来のセル配置方法では、純粋に配線層のみが占めるチャネル領域の必要性が小さくなり、この領域がチップ面積の縮小化の妨げになるという問題点があった。
【０００８】
上記問題点を解決するために、本発明の半導体集積回路のセル配置方法は、チャネル領域を最小とするようにセルの配置を最適化し、チップ面積の削減を図ることを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１記載の半導体集積回路のセル配置方法は、第１層電源配線と第１層接地配線を中心部に一定の間隔で水平方向に平行に配線されたスタンダードセルの配置方法において、前記スタンダードセルを概略配置する工程と、全てのセル列のうち任意の第１のセル列を選択する工程と、前記第１のセル列を構成するスタンダードセルの高さの差がセル最大間隔値以下になるようにスタンダードセルを置換する工程と、前記第１のセル列の上下いずれか一方と隣接する第２のセル列と前記第１のセル列の間隔がセル最大間隔値以下になるように前記第１のセル列と前記第２のセル列の間隔を短縮する工程とを有し、スタンダードセルの置換が可能な範囲で１または２以上のセル列に対してチャネル領域を最適化するコンパクションを行うことを特徴とする。
【００１０】
請求項２記載の半導体集積回路のセル配置方法は、第１層電源配線と第１層接地配線を中心部に一定の間隔で水平方向に平行に配線されたスタンダードセルの配置方法において、前記スタンダードセルを概略配置する工程と、全てのセル列のうち上下に隣接する任意の第１のセル列と第２のセル列を選択する工程と、前記第１のセル列と前記第２のセル列の間隔が一定間隔に揃うようにスタンダードセルを置換する工程と、前記第１のセル列と前記第２のセル列の間隔がセル最大間隔値以下になるように前記第１のセル列と前記第２のセル列の間隔を短縮する工程とを有し、スタンダードセルの置換が可能な範囲で任意のセル列に対してチャネル領域を最適化するコンパクションを行うことを特徴とする。
【００１１】
請求項３記載の半導体集積回路のセル配置方法は、請求項１または請求項２のいずれかに記載の半導体集積回路のセル配置方法において、セル列を構成する最小単位をストラップ電源間とし、前記最小単位のセル列ごとに前記コンパクションを行うことを特徴とする。
【００１２】
請求項４記載の半導体集積回路のセル配置方法は、請求項１または請求項２のいずれかに記載の半導体集積回路のセル配置方法において、任意の幅に分割したセル列単位で前記コンパクションを行い、コンパクションを実施した各分割したセル列間を、第１層電源配線と第１層接地配線がある一定の間隔で折れ曲がった構成のスペーサーセルを用いて接続することを特徴とする。
【００１３】
請求項５記載の半導体集積回路のセル配置方法は、請求項４記載の半導体集積回路のセル配置方法において、前記スペーサーセルの第１層電源配線と第１層接地配線の幅をセル枠まで広げ、前記第１層電源配線と前記第１層接地配線に基板コンタクトを施すことを特徴とする。
【００１４】
以上の方法により、チャネル領域を最小とするようにセルの配置を最適化し、チップ面積を削減することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
本発明の実施の形態１における半導体集積回路のセル配置方法について、図１，図２を用いて説明する。
【００１６】
図１は本発明の実施の形態１における半導体集積回路のセル配置方法のフロー図であり、図２（ａ）は本発明の実施の形態１における半導体集積回路のセル配置方法における概略配置工程を示すレイアウト図，図２（ｂ）は本発明の実施の形態１における半導体集積回路のセル配置方法におけるセル列のセル高をそろえる工程を示すレイアウト図，図２（ｃ）は本発明の実施の形態１における半導体集積回路のセル配置方法におけるコンパクション工程を示すレイアウト図である。
【００１７】
まず、図１を用いて実施の形態１における半導体集積回路のセル配置方法の概略を説明する。
最初に、電源変更セルを概略配置し（Ｓ１）、全てのセル列に対してチャネル領域の最適化処理が行われているかを判断する（Ｓ２）。次に、チャネル領域の最適化処理が行われていないセル列がある場合、そのセル列を１つ選択し（Ｓ３）、選択されているセル列のセル高さが揃う様に配置修正を行う（Ｓ４）。最後に、選択されているセル列とそれに隣接するセル列間のチャネル領域の幅の最小値がセル間隔最大値になるようにチャネル領域の幅を短縮するコンパクションを実行する（Ｓ５）。以上の処理を、任意のセル列に対して繰り返し行う。
【００１８】
次に図２を用いてチャネル領域の最適化の方法について詳細に説明する。
まず、図２（ａ）のように概略配置および電源変更セルの電源接続を行った後、あらかじめ配置前に配置情報として入力していたセル間隔最大値Ｈ１を読み込み、チャネル領域の最大幅Ｗｍａｘが前記セル間隔最大値Ｈ１より大きい個所があるかどうかを検出する。前記セル間隔最大値Ｈ１より大きい個所が無い場合は、配置工程を終了する。前記セル間隔最大値Ｈ１より大きい個所がある場合は、前記セル間隔最大値Ｈ１より大きい個所があるセル列Ｂ１を選択し、前記セル列Ｂ１に存在するセルの高さの差がセル最大間隔値Ｈ１以下になるような電源変更セルをそろえるために、同じセルの高さの個数が最も多いセルを基準セルＭ１として、セル列Ｂ１を構成する全てのセルの高さが前記基準セルＭ１の高さから前記基準セルＭ１の高さにセル最大間隔値Ｈ１を足した高さ以下になるように、電源変更セルを前記セル列Ｂ１の周辺から置換する配置修正を行う（図２（ｂ））。次に、高さが揃った前記セル列Ｂ１の一辺に隣接するセル列の中で最もセルの高さの高いセルＫ１と基準セルＭ１とのセル間隔がセル間隔最大値Ｈ１になるように、チャネル領域Ｃ１を短縮するコンパクションを実施する（図２（ｃ））。同じ様に、高さが揃った前記セル列Ｂ１の他の一辺に隣接するセル列の中で最も高いセルとのセル間隔がセル間隔最大値Ｈ１になるようにコンパクションを実施する。次に、再度セル間隔最大値Ｈ１より大きい個所を検出する工程を実行し、セルの置換が可能な範囲で任意のセル列に対してこの工程を繰り返す。
【００１９】
このように、セル列を構成するセルの高さをそろえ、隣接するセル列との最小間隔をセル間隔最大値Ｈ１にすることによって、コンパクションがチップ全体に実行できて配線領域を縮小できるので、チップ面積を削減することができる。
（実施の形態２）
本発明の実施の形態２における半導体集積回路のセル配置方法について、図３，図４を用いて説明する。
【００２０】
図３は本発明の実施の形態２における半導体集積回路のセル配置方法のフロー図であり、図４（ａ）は本発明の実施の形態２における半導体集積回路のセル配置方法の概略配置工程を示すレイアウト図，図４（ｂ）は本発明の実施の形態２における半導体集積回路のセル配置方法のセル間隔をそろえる工程を示すレイアウト図，図４（ｃ）は本発明の実施の形態２における半導体集積回路のセル配置方法のコンパクション工程を示すレイアウト図である。
【００２１】
まず、図３を用いて実施の形態２における半導体集積回路のセル配置方法の概略を説明する。
最初に、電源変更セルを概略配置し（Ｓ１１）、全てのセル列に対してチャネル領域の最適化処理が行われているかを判断する（Ｓ１２）。次に、チャネル領域の最適化処理が行われていないセル列がある場合、そのセル列と隣接するセル列１つを選択し（Ｓ１３）、選択されている２つのセル列の各セル間のセル間隔が同じになる様に配置修正を行う（Ｓ１４）。最後に、選択されている２つのセル列間のチャネル領域の幅の最小値がセル間隔最大値になるようにチャネル領域の幅を短縮するコンパクションを実行する（Ｓ１５）。以上の処理を、任意のセル列に対して繰り返し行う。
【００２２】
次に図４を用いてチャネル領域の最適化の方法について詳細に説明する。
まず、図４（ａ）のように概略配置および電源変更セルの電源接続を行った後、あらかじめ配置前に配置情報として入力していたセル間隔最大値Ｈ２を読み込み、チャネル領域の最大幅Ｗｍａｘが前記セル間隔最大値Ｈ２より大きい個所があるかどうかを検出する。前記セル間隔最大値Ｈ２より大きい個所が無い場合は、配置工程を終了する。前記セル間隔最大値Ｈ２より大きい個所がある場合は、前記セル間隔最大値Ｈ２より大きい個所があるセル列とそれに隣接するセル列の２つのセル列Ｂ２を選択する。次に、選択された２つのセル列Ｂ２に対して各セルのセルの間隔が一定に揃うように、最も長いセル間隔を基準のセル間隔Ｗ２として、セル列Ｂ２間の全てのセル間隔が前記基準のセル間隔Ｗ２以上で、前記基準のセル間隔Ｗ２にセル最大間隔値Ｈ２を足したセル間隔以下になるように、セルの配置修正を行う（図４（ｂ））。次に、セルの間隔が揃った前記セル列Ｂ２に対して、セル間隔がセル間隔最大値Ｈ２になるようにチャネル領域Ｃ２を短縮するコンパクションを実施する（図４（ｃ））。次に、再度セル間隔最大値より大きい個所を検出する工程を実行し、セルの置換が可能な範囲で任意のセル列に対してこの工程を繰り返す。
【００２３】
このように、２つのセル列の全てのセル間隔を同じにしてからチャネル領域を短縮することにより、、コンパクションがチップ全体に実行できて配線領域を縮小できるので、チップセル列の高さが一定という制限なしでチップ面積を削減することができる。
【００２４】
また、図５は本発明の半導体集積回路のセル配置方法におけるストラップ配線間のセル列に対するセル配置を示す構成図である。
図５において、内部に電源を引き込むためのストラップ電源配線ＳＰ１と内部に接地電位を引き込むためのストラップ接地配線ＳＧ１を有し、最小セル列単位Ｄ１をストラップ配線間とする構成を有する。
【００２５】
この構成に示すように、ストラップ配線間のセル列に対して、本発明の実施の形態１の発明および実施の形態２の発明を実施することにより、従来のチップ全体を横断する広い範囲のセル列のみでなく、より狭い範囲で配置修正を実行できるため、概略配置からの少ない配置変更でチップ面積を削減することができる。（実施の形態３）
本発明の実施の形態３における半導体集積回路のセル配置方法について、図６を用いて説明する。
【００２６】
図６（ａ）は本発明の実施の形態３における半導体集積回路のセル配置方法の概略配置工程を示すレイアウト図，図６（ｂ）は本発明の実施の形態３における半導体集積回路のセル配置方法のセル列範囲に分割する工程を示すレイアウト図，図６（ｃ）は本発明の実施の形態３における半導体集積回路のセル配置方法のスペーサセル置換工程を示すレイアウト図である。
【００２７】
図６（ａ）に示すように、本発明の実施の形態３における半導体集積回路装置のセル配置方法によると、セル内部の第１層電源配線Ｐ２と第１層接地配線Ｇ２がある一定の間隔で折れ曲がった配線を有するスペーサーセルＲ１を、セルの電源接続が一直線上にならない個所に配置する構成をとる。
【００２８】
以下、セル配置方法を詳細に説明する。
まず、前記スペーサーセルＲ１の折り曲がり値Ｕ１が複数用意されたセル群をライブラリに登録する。次に、図６（ｂ）のように概略配置後に電源変更セルの電源接続を行う。次に、あらかじめ配置前に配置情報として入力していたセル列範囲幅Ｅ１を読み込み、セル列範囲幅をセル列が構成する最小の単位とするために、セル列範囲幅毎にセル列を区切る。次に、あらかじめ配置前に配置情報として入力していたセル間隔最大値を読み込み、チャネル領域の最大幅が前記セル間隔最大値より大きい個所があるかどうかを検出する。前記セル間隔最大値より大きい個所が無い場合は、配置工程を終了する。前記セル間隔最大値より大きい個所がある場合は、前記セル間隔最大値より大きい個所があるセル列とそれに隣接するセル列の２つのセル列を選択する。次に、選択された２つのセル列に対して各セルのセルの間隔が一定に揃うように、最も長いセル間隔を基準のセル間隔として、セル列間の全てのセル間隔が前記基準のセル間隔以上で、前記基準のセル間隔にセル最大間隔値を足したセル間隔以下になるように、セルの配置修正を行う。次に、セルの間隔が揃った前記セル列に対して、セル間隔がセル間隔最大値になるようにチャネル領域を短縮するコンパクションを実施する。次に、再度セル間隔最大値より大きい個所を検出する工程を実行する。最後に、セル列範囲幅Ｅ１毎に電源接続が切断されているため、前記切断された個所にそれぞれの折れ曲がり値に適したスペーサーセルをライブラリから選び、セルを置換する（図６（ｃ））。
【００２９】
このように、任意のセル列幅に対してコンパクションを実施し、電源配線が折れ曲がったスペーサを用いてそれらのセル列の電源を接続することにより、コンパクションがチップ全体に実行でき、セル列の高さが一定という制限なしでかつ、概略配置からの配置変更を最小限に抑えながらチップ面積を削減することができる。
【００３０】
さらに、従来セル構成（図８（ａ））における基板コンタクトセルでは、電源配線Ｐ１と接地配線Ｇ１の幅分しか基板コンタクトを施すことができなかったのに対し、図７の本発明の実施の形態３における基板コンタクトを示す構成図に示すように、第１層電源配線Ｐ２と第１層接地配線Ｇ２をスペーサーセルＲ５の上下辺まで広げ、前記広げた部分に基板コンタクトＴ１を敷き詰めた構成を有することができる。
【００３１】
このように、スペーサーセル上を電源領域にすることにより、従来の基板コンタクトセル以上に基板コンタクト数を無駄なく増やすことができ、接地電位の安定とラッチアップ対策としての効果を上げることができる。
【００３２】
【発明の効果】
半導体集積回路のセル配置において、セル列を構成するセルの高さをそろえ、隣接するセル列との最小間隔をセル間隔最大値になるようにコンパクションを実施することによって、コンパクションがチップ全体に実行できて配線領域を縮小できるので、チップ面積を削減することができる。
【００３３】
また、２つのセル列の全てのセル間隔を同じにしてからチャネル領域を短縮するコンパクションを実施することにより、、コンパクションがチップ全体に実行できて配線領域を縮小できるので、チップセル列の高さが一定という制限なしでチップ面積を削減することができる。
【００３４】
また、ストラップ配線間のセル列に対して、上記コンパクションを実施することにより、従来のチップ全体を横断する広い範囲のセル列のみでなく、より狭い範囲で配置修正を実行できるため、概略配置からの少ない配置変更でチップ面積を削減することができる。
【００３５】
さらに、任意のセル列幅に対してコンパクションを実施し、電源配線が折れ曲がったスペーサを用いてそれらのセル列の電源を接続することにより、コンパクションがチップ全体に実行でき、セル列の高さが一定という制限なしでかつ、概略配置からの配置変更を最小限に抑えながらチップ面積を削減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体集積回路のセル配置方法のフロー図
【図２】（ａ）本発明の実施の形態１における半導体集積回路のセル配置方法における概略配置工程を示すレイアウト図
（ｂ）本発明の実施の形態１における半導体集積回路のセル配置方法におけるセル列のセル高をそろえる工程を示すレイアウト図
（ｃ）本発明の実施の形態１における半導体集積回路のセル配置方法におけるコンパクション工程を示すレイアウト図
【図３】本発明の実施の形態２における半導体集積回路のセル配置方法のフロー図
【図４】（ａ）本発明の実施の形態２における半導体集積回路のセル配置方法の概略配置工程を示すレイアウト図
（ｂ）本発明の実施の形態２における半導体集積回路のセル配置方法のセル間隔をそろえる工程を示すレイアウト図
（ｃ）本発明の実施の形態２における半導体集積回路のセル配置方法のコンパクション工程を示すレイアウト図
【図５】本発明の半導体集積回路のセル配置方法におけるストラップ配線間のセル列に対するセル配置を示す構成図
【図６】（ａ）本発明の実施の形態３における半導体集積回路のセル配置方法の概略配置工程を示すレイアウト図
（ｂ）本発明の実施の形態３における半導体集積回路のセル配置方法のセル列範囲に分割する工程を示すレイアウト図
（ｃ）は本発明の実施の形態３における半導体集積回路のセル配置方法のスペーサセル置換工程を示すレイアウト図
【図７】本発明の実施の形態３における基板コンタクトを示す構成図
【図８】（ａ）は従来のセル端部に電源配線を備えたセル構成図
（ｂ）は従来のセル中心部に電源配線を備えた電源変更セル構成図
【図９】（ａ）は従来のセル端部に電源配線を備えたセルを用いたセル配置図
（ｂ）は従来の電源変更セルを用いたセル配置図
【符号の説明】
Ｂ１  ：  選択されたセル列
Ｂ２  ：  選択されたセル列
Ｃ１  ：  チャネル領域
Ｃ２  ：  チャネル領域
Ｄ１  ：  最小セル列単位
Ｅ１  ：  セル列範囲幅
Ｇ１  ：  接地配線
Ｇ２  ：  接地配線
Ｈ１  ：  セル間隔最大値
Ｈ２  ：  セル間隔最大値
Ｋ１  ：  最もセルの高さの高いセル
Ｍ１  ：  基準セル
Ｐ１  ：  電源配線
Ｐ２  ：  電源配線
Ｒ  ：  ロウ
Ｒ１  ：  スペーサーセル
Ｒ５  ：  スペーサーセル
ＳＰ１  ：  ストラップ電源配線
ＳＧ１  ：  ストラップ接地配線
Ｔ１  ：  基板コンタクト
Ｕ１  ：  折れ曲がり値
Ｗ２  ：  基準のセル間隔
Ｗｍａｘ  ：  チャネル領域最大幅
【図１】
2004228390.tif 000003
【図２】
2004228390.tif 000004
【図３】
2004228390.tif 000005
【図４】
2004228390.tif 000006
【図５】
2004228390.tif 000007
【図６】
2004228390.tif 000008
【図７】
2004228390.tif 000009
【図８】
2004228390.tif 000010
【図９】
2004228390.tif 000011