(57)【要約】【課題】アウターボックスマーク上にＰＶＤ膜が存在している状態で位置ズレを測定しても正しい位置ズレ量を得ることが可能な半導体装置を提供する。【解決手段】溝による第１の重ね合わせ計測用マークを含む下層パターンを形成する工程（Ｓ１０３）と、溝上に凹部を有して溝を被覆する上層材料膜を全体的に形成する工程（Ｓ１０５）と、第２の重ね合わせ計測用マークを含むレジストパターンを上層パターンを形成するために上層材料膜上に形成する工程（Ｓ１０８）とを有し、溝の平面形状に対する凹部の平面形状のシフト量を予め求めておく工程（Ｓ１０７）を有して、上層材料膜が溝を被覆した状態で凹部に対する第２の重ね合わせ計測用マークの位置ズレを測定し、この測定値にシフト量をズレ補正値として補正することにより、第１の重ね合わせ計測用マークに対する第２の重ね合わせ計測用マークの位置ズレを検出する（Ｓ１０９）。【選択図】　　　図１
2004111474.tif 000002
【特許請求の範囲】
【請求項１】
第１のフォトレジストパターンをマスクにして溝による第１の重ね合わせ計測用マークを含む下層パターンを形成する工程と、前記溝上に凹部を有して前記溝を被覆する上層材料膜を全体的に形成する工程と、上層パターンを形成するために、第２の重ね合わせ計測用マークを含む第２のレジストパターンを前記上層材料膜上に形成する工程とを有する半導体装置の製造方法において、半導体ウエハの各箇所において、前記第１のフォトレジストパターンもしくはそれをマスクにして得られた前記溝の平面形状に対する前記凹部の平面形状のシフト量を予め求めておいて、前記上層材料膜が前記溝を被覆した状態で前記凹部に対する前記第２の重ね合わせ計測用マークの位置ズレを測定し、この測定値に前記シフト量をズレ補正値として補正することにより、前記第１の重ね合わせ計測用マークに対する前記第２の重ね合わせ計測用マークの位置ズレを検出することを特徴する半導体装置の製造方法。
【請求項２】
前記第１の重ね合わせ計測用マークはアウターボックスマークであり、前記第２の重ね合わせ計測用マークはインナーボックスマークであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記上層材料膜はスパッタにより形成された膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記下層パターンは素子形成領域でコンタクトホールを形成していることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記上層パターンは素子形成領域で配線パターンを形成していることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記シフト量をズレ補正値として補正することにより得られた前記位置ズレの検出結果を、アライメント補正値として、後から行われる別の半導体ウエハもしくは半導体ウエハのロットにおけるこのリソグラフィ工程でのアライメントの際の位置出し補正値として用いることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記シフト量をズレ補正値として補正することにより得られた前記位置ズレの検出結果を、前記第２のレジストパターンを形成し直すかどうかの判断、もしくは、この半導体ウエハを不良と判定して廃棄するかどうかの判断に用いることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記シフト量をズレ補正値として補正することにより得られた前記位置ズレの検出結果を、レチクルマスクを含む縮小投影露光装置のウエハローテーションやスケーリング（ウエハ倍率）の算定に用いることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記シフト量を、下層ホールに対するそれを被覆する上層材料膜の凹部のシフト量として、後から行われる別の半導体ウエハもしくは半導体ウエハのロットにおけるこのリソグラフィ工程でのアライメントマーク自身の位置を特定する際の補正に用いることことを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係わり、特にボックスマークで代表される重ね合わせ計測用マークを用いて上層パターンを下層パターンに重ね合わせる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
通常、半導体装置の製造では、半導体基板上に金属膜、半導体膜、絶縁体膜等の各種材料で形成されたパターンが順次積層され、微細構造の半導体素子が形成される。
【０００３】
この半導体素子用のパターンを積層する場合には、フォトリソグラフィ工程において、前工程で形成した下層パターンに位置合わせして次の上層パターンを正確に重ね合わせることが重要である。
【０００４】
したがって、下層パターンと上層レジストパターンとの重ね合わせ精度計測のため、ボックスマークを回路パターンとは別に設けてある。
【０００５】
そして下層パターンに形成されているアライメントマークとレチクルマスクに形成されているレチクルマークとを一致させて露光して現像した後、下層パターンに形成されてあるアウターボックスマークと、現像して得られた上層レジストパターンのインナーボックスマークとを用いて重ね合わせ精度を検出して位置ズレを検出する。
【０００６】
この位置ズレの結果は、後から行われる別の半導体ウエハのアライメントマークを一致させて露光する際の補正値（アライメント補正値）として使用する。あるいは、この位置ズレの結果によってはこの半導体ウエハの上層パターン用レジストを塗布からやり直す場合もあり、またはこの半導体ウエハを不良と判定して廃棄する場合もある。もしくは、４方向におけるボックスマークの位置ズレの結果から、ウエハローテーションやスケーリング（ウエハ倍率）等を判定してレチクルマスクを含む縮小投影露光装置の適否を判断する。
【０００７】
したがって、下層パターンに形成されてあるアウターボックスマークと、現像して得られた上層レジストパターンによるインナーボックスマークとの位置関係を正確に把握して、両者間の位置ズレを正確に検出することが必要である。
【０００８】
このためにボックスマークを含む重ね合わせ計測用マークに関する種々の技術が提案されている。
【０００９】
例えば、特開２０００−１３３５７６号公報には、ステッパーのレンズ収差による位置ズレ量を集積回路内部の回路パターンと同じにするために、重ね合わせ計測用マークも回路パターンと同様の微細パターンで構成する技術が開示されている。
【００１０】
また、特開２０００−３２３３８３号公報には、露光、現像処理された半導体ウエハでの重ね合わせ誤差を測定し、測定した重ね合わせ誤差からアライメント補正値を算出し、算出された補正値に基づいて、次に露光、現像する半導体ウエハでのアライメント補正を行う際に、上記した算出された補正値を露光条件と共に蓄積しておく技術が開示されている。
【００１１】
このような重ね合わせ計測用マーク（代表的なマークがボックスマークであるから、以下、ボックスマークを用いて説明する）を用いる従来技術を図５および図６を参照して説明する。
【００１２】
図５は従来技術を示すフローチャートであり、図６は従来技術を工程順に示す断面図である。
【００１３】
まず図６（Ａ）および図５のＳ２０１に示すように、半導体基板１上の下層の絶縁膜２上にフォトレジスト３を塗布し、このフォトレジスト（ＰＲ）にアウターボックスマーク形成用の開口パターン、すなわちホールＰＲを投影縮小露光装置を用いたフォトリソグラフィ技術により形成する。
【００１４】
このようなボックスマークやアライメントマークは半導体チップの周辺領域に形成するものであり、半導体チップの中央領域の集積回路を形成する素子領域内では、このホールＰＲの際にコンタクトホール形成用の開口パターンが形成される。
【００１５】
次に図６（Ｂ）および図５のＳ２０２、Ｓ２０３に示すように、ＰＲパターンをマスクにしてエッチングを行うことにより、アウターボックスマーク５を構成する溝５を絶縁膜２に形成する。したがってＰＲパターンの平面形状と絶縁膜にエッチングで形成された絶縁膜パターンの平面形状は同じである。この際に、素子領域内では下層回路パターンであるコンタクトホールが絶縁膜２に形成される。そして、ホールＰＲ３すなわちフォトレジスト３を除去する。
【００１６】
次に図６（Ｃ）および図５のＳ２０４に示すように、全体にスパッタにより形成される膜（以下、ＰＶＤ膜、と称す）６を成膜する。このＰＶＤ膜６はアウターボックスマーク５を構成する溝５を充填し、かつ、アウターボックスマーク５上の表面に凹部６Ａが形成される。
【００１７】
次に図６（Ｄ）および図５のＳ２０５、Ｓ２０６に示すように、フォトレジストを塗布し、投影縮小露光装置を用いたフォトリソグラフィ技術によりインナーボックスマーク７となるフォトレジストパターン７を形成する。この際に、半導体チップの素子領域内では、ＰＤＶ膜６により配線パターンを形成するためのフォトレジストパターンが形成される。
【００１８】
この工程において、図６（Ａ）、（Ｂ）の工程で形成されたアライメントマーク（絶縁膜２に形成されたホールによるマーク）とこの工程に用いるレチクルマスクのマークとが位置出し（アライメント）されて露光される。
【００１９】
そして、ＰＶＤ膜上から測定されたアウターボックスマーク、すなわち、ＰＶＤ膜６の表面に形成された凹部６Ａによるマークに対してインナーボックスマーク７が所定の位置からどの程度ズレているのかが検出される。すなわち、位置ズレが検出される。
【００２０】
この位置ズレがアライメント補正値として、このリソグラフィ工程で次に露光、現像する半導体ウエハもしくは半導体ウエハのロットにおける位置出し（アライメント）の際の位置出し補正値（アライメント補正値）として用いられる。
【００２１】
次に図６（Ｅ）および図５のＳ２０７に示すように、フォトレジストパターン７をマスクにしてＰＶＤ膜を選択的に除去する。これにより、アウターボックスマーク５内および上のＰＶＤ膜６が除去され、絶縁膜２に形成された溝５によるアウターボックスマーク５が露出する。またこの際に、半導体チップの素子領域内では、ＰＤＶ膜６による配線パターン、すなわち上層回路パターンが形成される。
【００２２】
次に図６（Ｆ）および図５のＳ２０８に示すように、フォトレジストパターン７、すなわち配線ＰＲを除去する。
【００２３】
【特許文献１】
特開２０００−１３３５７６号公報（図１、図２、図３、段落番号００１２〜００１６）
【特許文献２】
特開２０００−３２３３８３号公報（図１、図２、段落番号００１１〜００１４）
【００２４】
【発明が解決しようとする課題】
しかしながら上記した公報を含む従来技術には、次のような問題点を有する。すなわち、位置ズレの検出は、下層パターンである絶縁膜の溝によるアウターボックスマーク上に上層を構成するスパッタによるＰＶＤ膜が堆積された状態で行い、本来のアウターボックスの溝幅の中心とＰＶＤ膜の凹部の中心とが一致しているとみなして行われている。
【００２５】
しかしながら、ＰＶＤ膜の膜特性の影響、すなわち物理的膜形成に起因したアウターボックスの溝の段差に生じるステップカバレッジの影響により、半導体ウエハの各所において、本来のアウターボックスの溝幅の中心とＰＶＤ膜の凹部の中心とは異なる値となっている。
【００２６】
このステップカバレッジは半導体ウエハの面内の位置に依存した傾向を有し、半導体ウエハ面内の中心から外周にかけて、徐々に偏った傾向が強くなる。
【００２７】
したがって従来技術により得られた位置ズレは正しい値となっておらず、このために同じリソグラフィ工程で次に露光、現像する半導体ウエハもしくは半導体ウエハのロットにおける位置出し（アライメント）に送られるアライメント補正値（位置出し補正値）に誤りを生じ、正確な重ね合わせに支障を生じていた。また、ウエハローテーションやスケーリング（ウエハ倍率）等に関してレチクルマスクを含む縮小投影露光装置は正常なのに、異常であるとの誤判定をしてしまう不都合を生じていた。
【００２８】
例えば、図７に示すように、半導体ウエハ１００の中央付近の箇所１２０ではアウターボックスマークの溝の中心５ＣとＰＶＤ膜６の凹部６Ａの中心６Ｃは一致しているが、図で左側の箇所１１０では凹部６Ａの中心６Ｃはアウターボックスマークの溝の中心５Ｃよりも右側に位置し、図で右側の箇所１３０では凹部６Ａの中心６Ｃはアウターボックスマークの溝の中心５Ｃよりも左側に位置している。
【００２９】
このようにアウターボックスマークの溝の中心５ＣよりもＰＶＤ膜６の凹部６Ａの中心６Ｃがシフトしている箇所があるのに全てが一致しているとみなしてアライメント補正値（位置出し補正値）を算出して次の半導体ウエハに反映させると、正確な重ね合わせが不可能となる。
【００３０】
例えば、素子領域内の回路パターンの図８に示すように、半導体ウエハ１００の中央付近の箇所１２０では配線パターン２２はその幅方向の中心にコンタクトホール２１が位置するように形成されるが、図で左側の箇所１１０では配線パターン２２がコンタクトホール２１に対して所定箇所よりも右側にシフトして形成され、図で右側の箇所１３０では配線パターン２２がコンタクトホール２１に対して所定箇所よりも左側にシフトして形成されてしまう。
【００３１】
図９は半導体ウエハ内のボックスマークの状態を示す図であり、（Ａ）は半導体ウエハの平面図、（Ｂ）は半導体ウエハの各箇所におけるボックスマークによる位置ズレの測定結果である。
【００３２】
黒四角はアウターボックスマーク５上からＰＶＤ膜６を除去した図６（Ｅ）の状態で測定した位置ズレの測定した結果である。アウターボックスマーク５が露出されているからこれに対してインナーボックスマーク７が所定の位置にあるかどうかの位置ズレ量の測定は正しい位置ズレ量である。
【００３３】
黒丸はアウターボックスマーク５上にＰＶＤ膜６が存在している図６（Ｄ）の状態で測定した位置ズレの測定した結果であり、ＰＶＤ膜６の凹部６Ａをアウターボックスマーク５とみなして測定するから、正しい位置ズレ量とならない。従来技術では、この結果を用いてアライメント補正を行っているから重ね合わせ精度の向上にに支障を生じている。
【００３４】
したがって本発明の目的は、アウターボックスマーク上にＰＶＤ膜が存在している状態で位置ズレを測定しても正しい位置ズレ量を得ることが可能な半導体装置を提供することである。
【００３５】
【課題を解決するための手段】
本発明の特徴は、第１のフォトレジストパターンをマスクにして溝による第１の重ね合わせ計測用マークを含む下層パターンを形成する工程と、前記溝上に凹部を有して前記溝を被覆する上層材料膜を全体的に形成する工程と、上層パターンを形成するために、第２の重ね合わせ計測用マークを含む第２のレジストパターンを前記上層材料膜上に形成する工程とを有する半導体装置の製造方法において、半導体ウエハの各箇所において、前記第１のフォトレジストパターンもしくはそれをマスクにして得られた前記溝の平面形状に対する前記凹部の平面形状のシフト量を予め求めておいて、前記上層材料膜が前記溝を被覆した状態で前記凹部に対する前記第２の重ね合わせ計測用マークの位置ズレを測定し、この測定値に前記シフト量をズレ補正値として補正することにより、前記第１の重ね合わせ計測用マークに対する前記第２の重ね合わせ計測用マークの位置ズレを検出する半導体装置の製造方法にある。
【００３６】
ここで、前記第１の重ね合わせ計測用マークはアウターボックスマークであり、前記第２の重ね合わせ計測用マークはインナーボックスマークであることが好ましい。また、前記上層材料膜はスパッタにより形成されたＰＶＤ膜であることができる。
【００３７】
また、前記下層パターンは素子形成領域でコンタクトホールを形成していることができる。他方、前記上層パターンは素子形成領域で配線パターンを形成していることができる。
【００３８】
さらに、前記シフト量をズレ補正値として補正することにより得られた前記位置ズレの検出結果を、アライメント補正値として、後から行われる別の半導体ウエハもしくは半導体ウエハのロットにおけるこのリソグラフィ工程でのアライメントの際の位置出し補正値として用いることができる。
【００３９】
あるいは、前記シフト量をズレ補正値として補正することにより得られた前記位置ズレの検出結果を、前記第２のレジストパターンを形成し直すかどうかの判断、もしくは、この半導体ウエハを不良と判定して廃棄するかどうかの判断に用いることができる。
【００４０】
もしくは、前記シフト量をズレ補正値として補正することにより得られた前記位置ズレの検出結果を、レチクルマスクを含む縮小投影露光装置のショウエハローテーションやスケーリング（ウエハ倍率）等の算定に用いることができる。
【００４１】
さらに、前記シフト量を、下層ホールに対するそれを被覆する上層材料膜の凹部のシフト量として、後から行われる別の半導体ウエハもしくは半導体ウエハのロットにおけるこのリソグラフィ工程でのアライメントマーク自身の位置を特定する際の補正に用いることことができる。
【００４２】
【発明の実施の形態】
以下、図面を参照して本発明を説明する。図１は本発明の実施の形態を示すフローチャートであり、図２は本発明の実施の形態を工程順に示す断面図であり、図３はＰＶＤ膜が上にある状態のアウターボックスマークと上層レジストパターンによるインナーボックスマークを示す図であり、図４はボックスマークの形状を測定する測定装置を例示する図である。
【００４３】
まず図２（Ａ）および図１のＳ１０１、Ｓ１０２に示すように、半導体基板１上の下層の絶縁膜２上にフォトレジスト３を塗布し、このフォトレジスト（ＰＲ）にアウターボックスマーク形成用の開口パターン、すなわちホールＰＲを投影縮小露光装置を用いたフォトリソグラフィ技術により形成する。
【００４４】
このようなボックスマークやアライメントマークは半導体チップの周辺領域に形成するものであり、半導体チップの中央領域の集積回路を形成する素子領域内では、このホールＰＲの際にコンタクトホール形成用の開口パターンが形成される。
【００４５】
この時点で、アウターボックスマーク形成用ＰＲの形状測定、すなわち、開口パターン４の中心５Ｃ（図３（Ｂ））を含む平面形状の測定を行う。
【００４６】
この測定には、例えば図４に示す測定器を用いる。図４において、ステージ駆動機構３１により駆動されるウエハーステージ３２上に測定される半導体ウエハ１００が載置される。光源ユニット３４から発せられた光が対物レンズ３３を通して半導体ウエハ１００上の開口パターン４を照射し、その反射光が対物レンズ３３を等してＣＣＤカメラ３５に撮像され、そこからの信号が光電増幅器３６および信号処理部３７を通して画像メモリ３８に送られて開口パターン４の平面形状が蓄積される。
【００４７】
次に図２（Ｂ）および図１のＳ１０３、Ｓ１０４に示すように、ＰＲパターンをマスクにしてエッチングを行うことにより、アウターボックスマーク５を構成する溝５を絶縁膜２に形成する。したがってＰＲパターンの平面形状と絶縁膜にエッチングで形成された絶縁膜パターンの平面形状は同じである。この際に、素子領域内では下層回路パターンであるコンタクトホールが絶縁膜２に形成される。そして、ホールＰＲ３すなわちフォトレジスト３を除去する。
【００４８】
尚、Ｓ１０２においてアウターボックスマークに関する平面形状の測定は、アウターボックスマーク形成用ＰＲの形状測定で説明したが、この測定は、フォトレジスト３を除去した後の図２（Ｂ）において、露出したアウターボックスマーク５の中心５Ｃ（図３（Ｂ））を含む平面形状を図４の測定器を用いて測定してもよい。
【００４９】
次に図２（Ｃ）および図１のＳ１０５、Ｓ１０６、Ｓ１０７に示すように、全体にＰＶＤ膜６を成膜する。このＰＶＤ膜６はアウターボックスマーク５を構成する溝５を充填し、かつ、アウターボックスマーク５上の表面に凹部６Ａが形成される。
【００５０】
この時点で、ＰＶＤ膜上からアウターボックスの形状を測定するが、ＰＶＤ膜により被覆されているから、アウターボックスマーク５上のＰＶＤ膜の凹部６Ａの平面形状が測定される。
【００５１】
測定は開口パターン４の測定と同じ測定器が用いられ、その画像メモリ３８に送られて凹部６Ａの中心６Ｃ（図３（Ｂ））を含む平面形状が蓄積される。
【００５２】
そして、先に蓄積された開口パターン４の中心５Ｃを含む平面形状、すなわち溝５によるアウターボックスマーク５の平面形状と、凹部６Ａの中心６Ｃを含む平面形状とが比較され、アウターボックスマーク５の溝幅方向の中心５Ｃから凹部６Ａの幅方向の中心５Ｃがどの程度シフトしているのかが演算処理される。
【００５３】
次に図２（Ｄ）および図１のＳ１０８、Ｓ１０９に示すように、フォトレジストを塗布し、投影縮小露光装置を用いたフォトリソグラフィ技術によりインナーボックスマーク７となるフォトレジストパターン７を形成する。この際に、半導体チップの素子領域内では、ＰＤＶ膜６により配線パターンを形成するためのフォトレジストパターンが形成される。
【００５４】
この工程において、図１（Ａ）、（Ｂ）の工程で形成されたアライメントマーク（絶縁膜２に形成されたホールによるマーク）とこの工程に用いるレチクルマスクのマークとが位置出し（アライメント）されて露光される。
【００５５】
そして、ＰＶＤ膜上から測定されたアウターボックスマーク、すなわち、ＰＶＤ膜６の表面に形成された凹部６Ａによるマークに対してインナーボックスマーク７が所定の位置からどの程度ズレているのかが検出される。この検出には、先に示した図４の測定器を用いることができる。ここで検出された位置ズレ値に、凹部６Ａの中心が実際のアウターボックスマーク５の中心からどの程度シフトしているのかの上記したシフト量を位置ズレ補正値として補正することにより、真のアウターボックスマークに対するインナーボックスマークの位置ズレを算定する。
【００５６】
この位置ズレの値はアライメント補正値として、後から行われる別の半導体ウエハもしくは半導体ウエハのロットにおけるこのリソグラフィ工程での位置出し（アライメント）の際の位置出し補正値（アライメント補正値）として、縮小投影露光装置による半導体ウエハの各箇所の露光ショットの際の位置出しに用いられる。
【００５７】
あるいは、この位置ズレの値は、この半導体ウエハの上層パターン用レジストを塗布からやり直すかどうかの判断やこの半導体ウエハを不良と判定して廃棄するかどうかの判断にも用いることができる。
【００５８】
また、この位置ズレの値はレチクルマスクを含む縮小投影露光装置のウエハローテーションやスケーリング（ウエハ倍率）等の算定に用いることができる。
【００５９】
さらに、Ｓ１０７で得られたシフト量は、後から行われる別の半導体ウエハもしくは半導体ウエハのロットにおけるこのリソグラフィ工程でのアライメントマーク自身の位置の特定そのものの補正にも用いることができる。すなわち、下層のアライメントマークは円柱のホールになっており、その上にＰＶＤ膜が被覆されているから、アライメントマークの円柱の中心とその上のＰＶＤ膜の円錐の中心とは、アウターボックスマークの溝幅の中心とその上のＰＶＤ膜の幅の中心とのシフト量と同様にシフトしているからである。
【００６０】
次に図２（Ｅ）および図１のＳ１１０に示すように、フォトレジストパターン７をマスクにしてＰＶＤ膜を選択的に除去する。これにより、アウターボックスマーク５内および上のＰＶＤ膜６が除去され、絶縁膜２に形成された溝５によるアウターボックスマーク５が露出する。またこの際に、半導体チップの素子領域内では、ＰＤＶ膜６による配線パターン、すなわち上層回路パターンが形成される。
【００６１】
ここで、インナーボックスマーク７と露出したアウターボックスマーク５との位置ズレを例えば図４に示す測定器で測定することによって、Ｓ１０７において算定されたシフト量が適切であったかどうかを確認することができる。
【００６２】
次に図２（Ｆ）および図１のＳ１１１に示すように、フォトレジストパターン７、すなわち配線ＰＲを除去する。
【００６３】
図３は図２（Ｄ）における状態の図面である。すなわち、ＰＶＤ膜６が上にある状態のアウターボックスマーク５と上層レジストパターン７によるインナーボックスマーク７を示す図であり、（Ａ）が平面図、（Ｂ）は（Ａ）のＢ−Ｂ部を拡大した断面図である。
【００６４】
半導体ペレットの中央部分に集積回路を形成する素子領域が位置し、その周辺の部分にボックスマークやアライメントマークが設けられている。溝５によるアウターボックスマーク５は四角リング状に下層の絶縁膜２に形成されている。上層の配線パターンを形成するＰＶＤ膜６がアウターボックスマーク５を充填し、かつその上を被覆しており、アウターボックスマーク５上に凹部６Ａを形成している。アウターボックスマーク５の内部の所定位置であってＰＶＤ膜６をパターニングするフォトレジストパターン７がインナーボックスマーク７を有して形成されている。
【００６５】
ここで、アウターボックスマーク５に対してインナーボックスマーク７が所定の位置からどの程度どの方向にズレているかの検出、すなわち位置ズレを検出するが、この場合、ＰＶＤ膜の凹部６Ａをアウターボックスマーク５と見なして行われる。
【００６６】
しかし、ＰＶＤ膜形成によるスパッタカバレッジ影響で半導体ウエハの各箇所において、アウターボックスマーク５の中心５Ａと凹部６Ａの中心６Ｃとは異なっているから、正しい位置ズレを検出することができず、後からの半導体ウエハのこのリソグラフィに対して正しいアライメント補正値を送ることができない。
【００６７】
したがって、本発明では予め半導体ウエハの各箇所におけるアウターボックスマーク５の中心５Ａから凹部６Ａの中心６Ｃのシフト量を算出しておいて、この工程において得られた位置ズレにこのシフト量によるズレ補正値を補正することにより、正しい位置ズレを算出し、後からの半導体ウエハのこのリソグラフィに対して正しいアライメント補正値を送ることができる。
【００６８】
したがって、例えば図８の場合に、半導体ウエハ１００の各箇所において、すなわち、中央付近の箇所１２０のみならず左右の箇所１１０、１３０においても、配線パターン２２がその幅方向の中心にコンタクトホール２１が位置するように形成することができる。
【００６９】
【発明の効果】
以上の説明したように、本発明の半導体装置の製造方法によれば、第１のフォトレジストパターンをマスクにして溝による第１の重ね合わせ計測用マークを含む下層パターンを形成し、溝上に凹部を有して溝を被覆する上層材料膜を全体的に形成し、第２の重ね合わせ計測用マークを含む第２のレジストパターンを上層パターンを形成するために上層材料膜上に形成する工程とを有し、第１の重ね合わせ計測用マークに対する第２の重ね合わせ計測用マークの位置ズレを検出するに際し、半導体ウエハの各箇所において、第１のフォトレジストパターンもしくはそれをマスクにして得られた溝の平面形状に対する前記凹部の平面形状のシフト量を予め求めておいて、上層材料膜が溝を被覆した状態で凹部に対する第２の重ね合わせ計測用マークの位置ズレを測定し、この測定値に前記シフト量をズレ補正値として補正することにより、第１の重ね合わせ計測用マークに対する第２の重ね合わせ計測用マークの位置ズレを検出するから、上層材料膜のステップカバレッジに関係なく半導体ウエハの各箇所で正確な位置ズレを検出することが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態を示すフローチャートである。
【図２】本発明の実施の形態を工程順に示す断面図である。
【図３】ＰＶＤ膜が上にある状態のアウターボックスマークと上層レジストパターンによるインナーボックスマークを示す図であり、（Ａ）が平面図、（Ｂ）は（Ａ）のＢ−Ｂ部を拡大した断面図である。
【図４】ボックスマークの形状を測定する測定装置を例示する図である。
【図５】従来技術を示すフローチャートである。
【図６】従来技術を工程順に示す断面図である。
【図７】半導体ウエハ内のＰＶＤ膜のステップカバレッジの状態を示す図であり、（Ａ）は半導体ウエハの平面図、（Ｂ）は半導体ウエハの各箇所におけるアウターボックスマークの溝とＰＶＤ膜の凹部形状との断面図である。
【図８】従来技術において素子領域内のパターンの状態を示す図であり、（Ａ）は半導体ウエハの平面図、（Ｂ）は半導体ウエハの各箇所におけるコンタクトホールと配線との関係の平面図である。
【図９】半導体ウエハ内のボックスマークの状態を示す図であり、（Ａ）は半導体ウエハの平面図、（Ｂ）は半導体ウエハの各箇所におけるボックスマークの測定結果である。
【符号の説明】
１　　半導体基板
２　　下層の絶縁膜
３　　フォトレジスト
４　　アウターボックスマーク形成用の開口パターン
５　　絶縁膜にエッチングで形成されたアウターボックスマーク
５Ｃ　　アウターボックスマークの溝の中心
６　　ＰＶＤ膜
６Ａ　　アウターボックスマーク上のＰＶＤ膜の表面に形成された凹部
６Ｃ　　アウターボックスマーク上のＰＶＤ膜の表面凹部の中心
７　　インナーボックスマークとなるフォトレジストパターン
２１　　コンタクトホール
２２　　配線パターン
３１　　ステージ駆動機構
３２　　ウエハーステージ
３３　　対物レンズ
３４　　光源ユニット
３５　　ＣＣＤカメラ
３６　　光電増幅器
３７　　信号処理部
３８　　画像メモリ
１００　　半導体ウエハ
１１０、１３０　　半導体ウエハの周辺付近の箇所
１２０　　半導体ウエハの中央付近の箇所
Ｓ１０１〜Ｓ１１１　　実施の形態における工程
Ｓ２０１〜Ｓ２０８　　従来技術における工程
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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