(57)【要約】【課題】半導体集積回路のリーク電流を低減する。【解決手段】プロセス変動に応じて、開閉状態が決定する開閉回路ＳＷ１、ＳＷ２、…、ＳＷｎにより、電流を流す高閾値電界効果トランジスタＮＭ１１、ＮＭ１２、…、ＮＭ１ｎ、ＮＭ２１、ＮＭ２２、…、ＮＭ２ｎ、…、ＮＭｍ１、ＮＭｍ２、…、ＮＭｍｎを限定し、導通電流が大きくなるに従い、選択する高閾値電界効果トランジスタＮＭ１１、ＮＭ１２、…、ＮＭ１ｎ、ＮＭ２１、ＮＭ２２、…、ＮＭ２ｎ、…、ＮＭｍ１、ＮＭｍ２、…、ＮＭｍｎの数を減少させる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
高低の閾値の電界効果トランジスタで構成された半導体集積回路において、
低閾値電界効果トランジスタからなる論理回路と、
前記論理回路の電源制御を行い、総ゲート幅が、プロセスにより変動するオン時の導通電流の最小時に電圧降下が許容される一定値以下になる幅になるように、数量及びゲート幅が規定された複数の高閾値電界効果トランジスタと、
前記高閾値電界効果トランジスタと、電源と接続した実電源線との間に接続され、前記低閾値電界効果トランジスタ及び前記高閾値電界効果トランジスタの前記プロセスの変動に応じて開閉状態が決定する複数の開閉回路と、
を有することを特徴とする半導体集積回路。
【請求項２】
前記開閉回路は、前記導通電流の最大のときには、電圧降下が前記一定値以下となるのに最低必要な前記ゲート幅となるように、前記高閾値電界効果トランジスタを選択することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記開閉回路は、前記実電源線と、前記高閾値電界効果トランジスタとの間における配線またはヴィアホールの有無により構成されることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記開閉回路は、高閾値の電界効果トランジスタにより構成されることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関し、特に、ＭＴ−ＣＭＯＳで構成された半導体集積回路に関する。
【０００２】
【従来の技術】
近年、特に携帯用電子機器の高速化、長時間バッテリ駆動の要求に応えるため、半導体集積回路には低電源電圧化及び高速化が要求されている。
【０００３】
低消費電力化のために電源電圧を下げると動作速度が低下するため、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、あるいは、より広くＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の閾電圧を低くする必要がある。しかしこの場合、リーク電流の増加が問題となってくる。このため、従来、低閾値のＭＯＳＦＥＴ（以下ＭＯＳトランジスタと呼ぶ）の電源線と実際の電源線との間に、高閾値のＭＯＳトランジスタを接続し、動作が必要なときだけ電源供給を行うＭＴ−ＣＭＯＳ（Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ  Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）技術が提供されている（例えば、特許文献１または特許文献２参照）。
【０００４】
図７は、従来のＭＴ−ＣＭＯＳ技術を用いた半導体集積回路の概念を示す回路図であり、図７（Ａ）が高閾値のＰチャネルのＭＯＳトランジスタを用いたもの、図７（Ｂ）が高閾値のＮチャネルのＭＯＳトランジスタを用いたものである。
【０００５】
図７（Ａ）は、高電位の実電源線ＶＤＤと、ＣＭＯＳ回路Ｃ１、Ｃ２、…、Ｃｍに電源を供給する疑似電源線ＶＤ１、ＶＤ２、…、ＶＤｍの間に高閾値のＰチャネルのＭＯＳトランジスタＰＭ１、ＰＭ２、…、ＰＭｍを設けた構成である。
【０００６】
また、図７（Ｂ）は、低電位（接地電位）の実電源線ＶＳＳと、低閾値のＰチャネル及びＮチャネルのＭＯＳトランジスタで構成されたＣＭＯＳ回路Ｃ１、Ｃ２、…、Ｃｍに電源を供給する疑似電源線ＶＳ１、ＶＳ２、…、ＶＳｍの間に高閾値のＮチャネルのＭＯＳトランジスタＮＭ１、ＮＭ２、…、ＮＭｍを設けた構成である。
【０００７】
図７（Ａ）の回路において、動作が必要なときだけ、電源制御端子ＰＣ１、ＰＣ２、…、ＰＣｍにＬｏｗレベル（以下Ｌレベルと略す）の信号を入力する。また、図７（Ｂ）の回路においては、動作が必要なときだけ、電源制御端子ＰＣ１、ＰＣ２、…、ＰＣｍにＨｉｇｈレベル（以下Ｈレベルと略す）の信号を入力する。これにより、高閾値のＰチャネルのＭＯＳトランジスタＰＭ１、ＰＭ２、…、ＰＭｍまたはＮチャネルのＭＯＳトランジスタＮＭ１、ＮＭ２、…、ＮＭｍをオンすることで、電源部Ｅからの電源を疑似電源線ＶＤ１、ＶＤ２、…、ＶＤｍまたは疑似電源線ＶＳ１、ＶＳ２、…、ＶＳｍを介してＣＭＯＳ回路Ｃ１、Ｃ２、…、Ｃｍに供給する。
【０００８】
実際の回路の設計においては、ロットやウェハサイズのばらつきなどのプロセスによる変動（以下プロセス変動と呼ぶ）を勘案してＣＭＯＳ回路Ｃ１、Ｃ２、…、Ｃｍの最大消費電流を求めて、高閾値のＭＯＳトランジスタＰＭ１、ＰＭ２、…、ＰＭｍ、ＮＭ１、ＮＭ２、…、ＮＭｍの部分で許容される電圧降下を満たすようなオン抵抗になるように、ゲート幅（以下トランジスタサイズまたは単にサイズと呼ぶこともある）を設定するのが一般的である。
【０００９】
【特許文献１】
特開平５−２１０９７６号公報（段落番号〔００１３〕〜〔００２０〕，第１図，第３図）
【特許文献２】
特開平７−２１２２１７号公報（段落番号〔００１２〕〜〔００１４〕，第１図）
【００１０】
【発明が解決しようとする課題】
しかし、半導体は周知のごとく製造のたびにプロセス変動があるため、ある範囲の特性の分布が許容されており、ＭＴ−ＣＭＯＳにおける高閾値のＭＯＳトランジスタにおいても特性の分布つまりプロセス変動に起因するばらつきがある。高閾値ＭＯＳトランジスタはオフのときのサブスレッショルド領域におけるリーク電流は少なく、オンの時の線形領域における導通電流は多いことが望ましいが導通電流が多い特性の場合は、リーク電流も多いという問題がある。
【００１１】
同一サイズのＭＯＳトランジスタにおいてプロセスにより変動する導通電流とリーク電流の関係は、オン時のドレイン・ソース間電圧をＶｏｎ、そのときのドレイン電流をＩｏｎ、オフ時のドレイン・ソース間電圧をＶｏｆｆ、そのときのドレイン電流（リーク電流）をＩｏｆｆとし、Ｖｏｎが許容される電圧降下を考慮した一定値（Ｖｄｒｏｐ）とすると、以下のような式になる。
【００１２】
【数１】
ｌｏｇ（Ｉｏｆｆ）＝ａ×Ｉｏｎ＋ｂ                              （１）
また、ＣＭＯＳ回路の消費電流もプロセス変動に依存しているため、最大消費電流はプロセス変動による最大値を採用せざるを得ない。よって、設計時にはプロセス変動を勘案し、オン時の導通電流が最小の場合でも必要な特性、すなわちＣＭＯＳ回路の最大消費電流において高閾値ＭＯＳトランジスタの電圧降下が一定値（Ｖｄｒｏｐ）以下になるようなオン抵抗になるようにＭＯＳトランジスタのサイズを決定する。
【００１３】
しかし、オン時の導通電流が最小の特性よりも大きい場合は、電圧降下は少なくなるがリーク電流が増えてしまうという問題があった。
本発明はこのような点に鑑みてなされたものであり、リーク電流を低減可能な半導体集積回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明では上記課題を解決するために、高低の閾値の電界効果トランジスタで構成された半導体集積回路において、図１で示すように、図示しない低閾値電界効果トランジスタからなる論理回路（図１ではＣＭＯＳ回路と図示されている）Ｃ１、Ｃ２、…、Ｃｍと、論理回路Ｃ１、Ｃ２、…、Ｃｍの電源制御を行い、総ゲート幅が、プロセスにより変動するオン時の導通電流の最小時に電圧降下が許容される一定値以下になる幅になるように、数量及びゲート幅が規定された複数の高閾値電界効果トランジスタＮＭ１１、ＮＭ１２、…、ＮＭ１ｎ、ＮＭ２１、ＮＭ２２、…、ＮＭ２ｎ、…、ＮＭｍ１、ＮＭｍ２、…、ＮＭｍｎと、高閾値電界効果トランジスタＮＭ１１、ＮＭ１２、…、ＮＭ１ｎ、ＮＭ２１、ＮＭ２２、…、ＮＭ２ｎ、…、ＮＭｍ１、ＮＭｍ２、…、ＮＭｍｎと、電源Ｅと接続した実電源線ＶＤＤとの間に接続され、低閾値電界効果トランジスタ及び高閾値電界効果トランジスタＮＭ１１、ＮＭ１２、…、ＮＭ１ｎ、ＮＭ２１、ＮＭ２２、…、ＮＭ２ｎ、…、ＮＭｍ１、ＮＭｍ２、…、ＮＭｍｎのプロセス変動に応じて開閉状態が決定する複数の開閉回路（図１ではスイッチと図示されている）ＳＷ１、ＳＷ２、…、ＳＷｎと、を有することを特徴とする半導体集積回路１が提供される。
【００１５】
上記構成によれば、プロセス変動に応じて、開閉状態が決定する開閉回路ＳＷ１、ＳＷ２、…、ＳＷｎにより、電流を流す高閾値電界効果トランジスタＮＭ１１、ＮＭ１２、…、ＮＭ１ｎ、ＮＭ２１、ＮＭ２２、…、ＮＭ２ｎ、…、ＮＭｍ１、ＮＭｍ２、…、ＮＭｍｎを限定し、導通電流が大きくなるに従い、選択する高閾値電界効果トランジスタＮＭ１１、ＮＭ１２、…、ＮＭ１ｎ、ＮＭ２１、ＮＭ２２、…、ＮＭ２ｎ、…、ＮＭｍ１、ＮＭｍ２、…、ＮＭｍｎの数を減少させる。これにより、導通電流が大きい場合には、選択される合計のトランジスタサイズが縮小され、リーク電流を減少する。
【００１６】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
図１は、本発明の実施の形態の半導体集積回路の概念を示す回路図である。
【００１７】
本発明の実施の形態の半導体集積回路１は、低閾値のＰチャネル及びＮチャネルのＭＯＳトランジスタ（図示を省略）からなるＣＭＯＳ回路Ｃ１、Ｃ２、…、Ｃｍと、高閾値のＮチャネルのＭＯＳトランジスタＮＭ１１、ＮＭ１２、…、ＮＭ１ｎ、ＮＭ２１、Ｎｍ２２、…、ＮＭ２ｎ、…、ＮＭｍ１、ＮＭｍ２、…、ＮＭｍｎと、スイッチＳＷ１、ＳＷ２、…、ＳＷｎとを有する。
【００１８】
なお、電源Ｅは、半導体集積回路１の外部に存在する。
ＣＭＯＳ回路Ｃ１、Ｃ２、…、Ｃｍは、一方の端子を電源Ｅの低電位側と接続する実電源線ＶＳＳと接続している。さらに、ＣＭＯＳ回路Ｃ１、Ｃ２、…、Ｃｍにおいて、ＣＭＯＳ回路Ｃ１は他方の端子を疑似電源線ＶＤ１を介して高閾値のＮチャネルのＭＯＳトランジスタＮＭ１１、ＮＭ１２、…、ＮＭ１ｎと、ＣＭＯＳ回路Ｃ２は他方の端子を疑似電源線ＶＤ２を介して高閾値のＮチャネルのＭＯＳトランジスタＮＭ２１、ＮＭ２２、…、ＮＭ２ｎと、ＣＭＯＳ回路Ｃｍは他方の端子を疑似電源線ＶＤｍを介して高閾値のＮチャネルのＭＯＳトランジスタＮＭｍ１、ＮＭｍ２、ＮＭｍｎと接続している。また、ＣＭＯＳ回路Ｃ１と接続されるＭＯＳトランジスタＮＭ１１、ＮＭ１２、…、ＮＭ１ｎは、ゲートを電源制御端子ＰＣ１と接続しており、他方の入出力端子（ドレインまたはソース）は、それぞれ疑似電源線ＶＤ２１、ＶＤ２２、…、ＶＤ２ｎを介してスイッチＳＷ１、ＳＷ２、…、ＳＷｎと接続される。ＣＭＯＳ回路Ｃ２と接続されるＭＯＳトランジスタＮＭ２１、ＮＭ２２、…、ＮＭ２ｎは、ゲートを電源制御端子ＰＣ２と接続しており、他方の入出力端子（ドレインまたはソース）は、それぞれ疑似電源線ＶＤ２１、ＶＤ２２、…、ＶＤ２ｎを介してスイッチＳＷ１、ＳＷ２、…、ＳＷｎと接続される。ＣＭＯＳ回路Ｃｍと接続されるＭＯＳトランジスタＮＭｍ１、ＮＭｍ２、…、ＮＭｍｎは、ゲートを電源制御端子ＰＣｍと接続しており、他方の入出力端子（ドレインまたはソース）は、それぞれ疑似電源線ＶＤ２１、ＶＤ２２、…、ＶＤ２ｎを介してスイッチＳＷ１、ＳＷ２、…、ＳＷｎと接続される。スイッチＳＷ１、ＳＷ２、…、ＳＷｎの他方の端子は、電源Ｅの高電位側と接続された、実電源線ＶＤＤと接続される。
【００１９】
以下、ＣＭＯＳ回路Ｃ１とこれに接続されるＭＯＳトランジスタＮＭ１１、ＮＭ１２、…、ＮＭ１ｎ部分を例にして説明を進める。ＣＭＯＳ回路Ｃ２、…、Ｃｍとこれに接続される複数のＭＯＳトランジスタについては、ＣＭＯＳ回路Ｃ１とこれに接続されるＭＯＳトランジスタＮＭ１１、ＮＭ１２、…、ＮＭ１ｎと同様であるので説明を省略する。
【００２０】
高閾値のＭＯＳトランジスタＮＭ１１、ＮＭ１２、…、ＮＭ１ｎは、それぞれのゲート幅の合計の長さ、つまり総ゲート幅が、プロセスにより変動するオン時の導通電流の最小時に電圧降下が許容される一定値（Ｖｄｒｏｐ）以下になる幅Ｗｔとなるように、数量及びそれぞれのＭＯＳトランジスタのゲート幅が規定されている。例えば、幅Ｗｔが１００μｍである場合、それぞれのゲート幅を２０μｍとすると、５個のＭＯＳトランジスタを設けることになる。なお、それぞれのＭＯＳトランジスタのサイズは同じでなくてもよい。
【００２１】
スイッチＳＷ１、ＳＷ２、…、ＳＷｎは、ＣＭＯＳ回路Ｃ１を構成する低閾値のＭＯＳトランジスタと、高閾値のＭＯＳトランジスタＮＭ１１、ＮＭ１２、…、ＮＭ１ｎのプロセス変動に応じて開閉状態を決定する。なお、スイッチＳＷ１、ＳＷ２、…、ＳＷｎの具体的な構成例やプロセス変動の検出などについては後述する。
【００２２】
ＣＭＯＳ回路Ｃ１に対する電源制御端子ＰＣ１において、入力がＨレベルとなると、ＭＯＳトランジスタＮＭ１１、ＮＭ１２、…、ＮＭ１ｎは同時にオンとなる。ここで、実際に電流が流れるのは、それぞれに接続されたスイッチＳＷ１、ＳＷ２、…、ＳＷｎが閉じていて、疑似電源線ＶＤ２１、ＶＤ２２、…、ＶＤ２ｎに電源が供給されているＭＯＳトランジスタのみである。入力がＬｏｗレベル（以下Ｌレベルと呼ぶ）の時には、非導通状態となり、スイッチＳＷ１、ＳＷ２、…、ＳＷｎのうち、閉じた状態で、疑似電源線ＶＤ２１、ＶＤ２２、…、ＶＤ２ｎに電源が供給されているＭＯＳトランジスタにはリーク電流が流れるが、開いた状態で、疑似電源線ＶＤ２１、ＶＤ２２、…、ＶＤ２ｎに電源が供給されていないＭＯＳトランジスタにはリーク電流が流れない。
【００２３】
使用する高閾値のＭＯＳトランジスタＮＭ１１、ＮＭ１２、…、ＮＭ１ｎの数量は、プロセス特性に応じて、スイッチＳＷ１、ＳＷ２、…、ＳＷｎの開閉状態を決定することによって決まる。
【００２４】
以下、スイッチＳＷ１、ＳＷ２、…、ＳＷｎの開閉について説明する。
まず、ＣＭＯＳ回路Ｃ１を構成する低閾値のＭＯＳトランジスタ（図示を省略）のプロセス変動が無いものとする。プロセスの特性によって決まる導通電流が最大のときに、電圧降下を許容値であるＶｄｒｏｐ以下とする場合を考える。このとき最低必要なゲート幅となるように、スイッチＳＷ１、ＳＷ２、…、ＳＷｎを閉じてＭＯＳトランジスタを必要な数だけ選択する。選択されたＭＯＳトランジスタの合計のゲート幅をＷｓとすると、ゲート幅ＷｔのＭＯＳトランジスタをそのまま使用する場合と比較して、電圧降下はＷｔ／Ｗｓ倍に増加するが許容値以下であり、リーク電流をＷｓ／Ｗｔ倍に低減することができる。
【００２５】
次に、ＣＭＯＳ回路Ｃ１を構成する低閾値のＭＯＳトランジスタ（図示を省略）のプロセス変動を考慮する。ＣＭＯＳ回路Ｃ１の消費電流がプロセス変動による最大値に比べて減少する場合には、前述した、最低必要なゲート幅がさらに小さくなる。よって、スイッチＳＷ１、ＳＷ２、…、ＳＷｎは、合計がそのゲート幅になるように、ＭＯＳトランジスタＮＭ１１、ＮＭ１２、…、ＮＭ１ｎを選択する。これにより、リーク電流をさらに減少することができる。
【００２６】
図２は、高閾値のＭＯＳトランジスタを５個設けた場合のプロセスの特性に応じて決定した、スイッチの開閉状態を示す図である。
図２では、トランジスタサイズが、ＭＯＳトランジスタＮＭ１１、ＮＭ１２、ＮＭ１３、ＮＭ１４、ＮＭ１５で、０．１４Ｗｔ、０．２０Ｗｔ、０．２１Ｗｔ、０．２２Ｗｔ、０．２３Ｗｔとしており、これらを合計したサイズが１．００Ｗｔとなっていることが分かる。
【００２７】
スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５はプロセス変動による導通電流の大きさごとに、開閉状態（オンオフ）を決定している。例えば、１０〜１２ｍＡのときは、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５のすべてを閉じ、ＭＯＳトランジスタＮＭ１１、ＮＭ１２、ＮＭ１３、ＮＭ１４、ＮＭ１５に実電源線ＶＤＤからの電流を流す。プロセス変動により導通電流が増加するとともに、使用するＭＯＳトランジスタの数量を減少させる。
【００２８】
図２にはさらに、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５により選択したＭＯＳトランジスタの合計サイズＷｓと、最大リーク電流、効果を示している。効果は、オフにしているトランジスタサイズの割合で示される。つまり、合計サイズＷｓが小さいほど、リーク電流を低減させる効果が大きいことを意味する。
【００２９】
例えば、導通電流が５０ｍＡの場合は、スイッチＳＷ２のみ閉じた状態にして、ＭＯＳトランジスタＮＭ１２をオン状態にする。このとき合計のゲート幅ＷｓはＭＯＳトランジスタＮＭ１２のゲート幅である０．２０Ｗｔとなるので、前述のように、リーク電流はＷｓ／Ｗｔの割合で減少することから、ゲート幅ＷｔのＭＯＳトランジスタをそのまま使用する場合と比較して、１／５に減少させることが可能である。
【００３０】
図３は、高閾値のＭＯＳトランジスタを複数設けた場合と、１つの場合の導通電流とリーク電流の関係を示すグラフである。
ここでは、トランジスタサイズＷｔのＭＯＳトランジスタ１個と、Ｗｔを５つに分割してＭＯＳトランジスタを５個設けた場合と、５０に分割してＭＯＳトランジスタを５０個設けた場合とについて、比較している。横軸が導通電流（Ａ）で縦軸がリーク電流（Ａ）であって、プロセスにより、導通電流が１０ｍＡから５０ｍＡの範囲で変動するとした場合の例である。図から明らかなように、ＭＯＳトランジスタ１つの場合と比べてトランジスタサイズＷｔを分割して、複数のＭＯＳトランジスタを設けるとリーク電流が低減することができる。
【００３１】
次にスイッチＳＷ１、ＳＷ２、…、ＳＷｎの詳細を説明する。なお、以下では、図１で示した構成のうち、スイッチＳＷ１、ＳＷ２、…、ＳＷｎの符号のみ変え、他の部分は図１と同じ構成要素であるので、同符合とし、説明を省略する。
【００３２】
図４は、スイッチを配線またはヴィアホールを用いて作成した例を示す図である。
ここでは、スイッチＳＷａ１、ＳＷａ２、…、ＳＷａｎを実電源線ＶＤＤと、疑似電源線ＶＤ２１、ＶＤ２２、ＶＤ２ｎを、ヴィアホールまたは配線を用いて接続箇所Ｖ１、Ｖ２、…、Ｖｎで接続するかしないかによって形成する。なお、同一スイッチＳＷａ１、ＳＷａ２、…、ＳＷａｎ内では、開または閉の一方の状態である。
【００３３】
このようなスイッチＳＷａ１、ＳＷａ２、…、ＳＷａｎの作成手段について説明する。
半導体集積回路の製造工程においては、ＭＯＳトランジスタなどの回路素子を形成し、各素子への電極配線が終了した後にＭＯＳトランジスタの特性をモニタチップ（ロットやウェハーのプロセス変動によるばらつきなどを、電気的に監視できるような特別のチップであり、ウェハー上に入れることがある）で測定する。その測定結果により、後の配線工程で各スイッチＳＷａ１、ＳＷａ２、…、ＳＷａｎの配線またはヴィアホール形成用の部分のみ異なったマスクを使用することで、スイッチＳＷａ１、ＳＷａ２、…、ＳＷａｎの開閉を設定できる。
【００３４】
図５は、スイッチをＭＯＳトランジスタを用いて作成した例を示す図である。
ここでは、高閾値のＮチャネルのＭＯＳトランジスタＳＷｂ１、ＳＷｂ２、…、ＳＷｂｎでスイッチを形成している。
【００３５】
また、電源制御端子Ｐ０１、Ｐ０２、…、Ｐ０ｎは、ＭＯＳトランジスタＳＷｂ１、ＳＷｂ２、…、ＳＷｂｎを制御する端子であり、Ｌレベルのときにスイッチが閉状態、Ｈレベルのときに開状態となる。制御の仕方の例としては、以下のようなものが考えられる。
【００３６】
半導体集積回路の製造時にモニタチップの特性を測定して、ヒューズにより電源制御端子Ｐ０１、Ｐ０２、…、Ｐ０ｎのレベルを決めることによりＭＯＳトランジスタＳＷｂ１、ＳＷｂ２、…、ＳＷｂｎの状態を決定する。
【００３７】
他には、チップ内に電界効果トランジスタの測定回路を設けて、測定結果で電源制御端子Ｐ０１、Ｐ０２、…、Ｐ０ｎのレベルを決めることによりＭＯＳトランジスタＳＷｂ１、ＳＷｂ２、…、ＳＷｂｎの状態を決定する、などがある。
【００３８】
以上の説明では、スイッチを半導体集積回路の内部に設置するとしたが、外部に設けるようにしてもよい。
図６は、スイッチを半導体集積回路の外部に設置した場合の例を示す図である。
【００３９】
この場合のスイッチＳＷｃ１、ＳＷｃ２、…、ＳＷｃｎの制御の仕方の例としては、以下のようなものが考えられる。
製造ロットによる特性をモニタチップなどにより測定し、スイッチＳＷｃ１、ＳＷｃ２、…、ＳＷｃｎとしては本発明の実施の形態の半導体集積回路１０を実装する印刷配線板にジャンパ線あるいは０Ω抵抗器を使用し、スイッチＳＷｃ１、ＳＷｃ２、…、ＳＷｃｎを閉じる必要があるときは実装、開く必要があるときは未実装とする。実装の有無は印刷配線板への自動実装機のプログラムを変更することで容易に実現できる。
【００４０】
他には、チップ内に電界効果トランジスタの測定回路を設けて、測定結果をスイッチＳＷｃ１、ＳＷｃ２、…、ＳＷｃｎの制御情報として使用することにより開閉状態を決定するようにしてもよい。
【００４１】
なお、上記では、高閾値の電界効果トランジスタとして、ＮチャネルのＭＯＳトランジスタを使用し、実電源線ＶＤＤを正極、実電源線ＶＳＳを負極として説明したが、これに限定されず、ＮチャネルのＭＯＳトランジスタの代わりにＰチャネルのＭＯＳトランジスタを使用することも、実電源線ＶＤＤと、実電源線ＶＳＳの極性を逆にして本発明を実現することも可能であることはいうまでもない。
【００４２】
【発明の効果】
以上説明したように本発明では、総ゲート幅が、プロセスにより変動するオン時の導通電流の最小時に許容される電圧降下が一定値以下になる幅になるように、数量及びゲート幅が規定された複数の高閾値電界効果トランジスタを設け、プロセス変動に応じて、開閉回路により、導通電流の最大のとき電圧降下が許容される一定値以下になるゲート幅となるように電界効果トランジスタを選択する。これにより、プロセスの変動に起因する特性のばらつきを考慮して、リーク電流を低減することができ、半導体集積回路の性能向上が期待できる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体集積回路の概念を示す回路図である。
【図２】高閾値のＭＯＳトランジスタを５個設けた場合のプロセスの特性に応じて決定した、スイッチの開閉状態を示す図である。
【図３】高閾値のＭＯＳトランジスタを複数設けた場合と、１つの場合の導通電流とリーク電流の関係を示すグラフである。
【図４】スイッチを配線またはヴィアホールを用いて作成した例を示す図である。
【図５】スイッチをＭＯＳトランジスタを用いて作成した例を示す図である。
【図６】スイッチを半導体集積回路の外部に設置した場合の例を示す図である。
【図７】従来のＭＴ−ＣＭＯＳ技術を用いた半導体集積回路の概念を示す回路図であり、図７（Ａ）が高閾値のＰチャネルのＭＯＳトランジスタを用いたもの、図７（Ｂ）が高閾値のＮチャネルのＭＯＳトランジスタを用いたものである。
【符号の説明】
１  半導体集積回路
Ｃ１、Ｃ２、…、Ｃｍ  ＣＭＯＳ回路
Ｅ  電源
ＮＭ１１、ＮＭ１２、…、ＮＭ２１、ＮＭ２１、ＮＭ２２、…、ＮＭ２ｎ、…、ＮＭｍ１、ＮＭｍ２、…、ＮＭｍｎ  高閾値電界効果トランジスタ
ＰＣ１、ＰＣ２、…、ＰＣｍ  電源制御端子
ＳＷ１、ＳＷ２、…、ＳＷｎ  スイッチ
ＶＤＤ、ＶＳＳ  実電源線
ＶＤ２１、ＶＤ２２、…、ＶＤ２ｎ、１ＶＤ、ＶＤ２、…、ＶＤｍ  疑似電源線
【図１】
2004221243.tif 000003
【図２】
2004221243.tif 000004
【図３】
2004221243.tif 000005
【図４】
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【図５】
2004221243.tif 000007
【図６】
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【図７】
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