(57)【要約】【課題】ＳＯＩ構造内に設けられたロジック回路とバルク構造内に設けられた回路を１チップに混載し、リーク電流の低減が可能な半導体装置を提供できる。【解決手段】支持基板と埋め込み絶縁膜と半導体膜を有するＳＯＩ基板において、半導体膜を貫通し埋め込み絶縁膜に溝が配置される複数の穴を形成する。単結晶の半導体基板にその穴の深さより高い高さを有する凸部を形成する。その穴に凸部９を入れ、半導体膜の上方の半導体基板を除去する。半導体膜に複数のＭＩＳトランジスタを形成し、凸部に素子を形成する。【選択図】      図１
2004221500.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板上に設けられた埋め込み絶縁膜と、
前記埋め込み絶縁膜上に設けられた単結晶の複数の第１半導体膜と、
前記埋め込み絶縁膜の上に設けられ、前記第１半導体膜のそれぞれの周囲に配置され、上面の高さが前記第１半導体膜の上面の高さに等しい第１分離絶縁体と、
上面の高さが前記第１半導体膜の上面の高さに等しく、下面の高さが前記第１半導体膜の下面の高さより低く、側面が前記埋め込み絶縁膜と前記第１半導体膜の側面に対向し離れている単結晶の第２半導体膜と、
前記第２半導体膜の中に設けられ、上面の高さが前記第１半導体膜の上面の高さに等しく、下面の高さが前記第２半導体膜の下面の高さより高い第２分離絶縁体とを有することを特徴とする半導体装置。
【請求項２】
前記第２半導体膜の前記下面の高さが前記絶縁膜の下面の高さより低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２半導体膜の前記下面が、前記支持基板に接することを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第２半導体膜の前記下面の高さが前記埋め込み絶縁膜の下面の高さより高いことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２半導体膜の前記下面が、前記埋め込み絶縁膜に接することを特徴とする請求項１又は請求項４に記載の半導体装置。
【請求項６】
前記第２半導体膜の前記側面と、前記埋め込み絶縁膜と前記第１半導体膜の前記側面との間に配置された緩衝絶縁膜をさらに有することを特徴とする請求項１乃至５のいずれか１つに記載の半導体装置。
【請求項７】
前記第２半導体膜の前記下面の下に前記緩衝絶縁膜が配置されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２半導体膜の前記側面が前記支持基板の側面に対向し離れていることを特徴とする請求項１乃至３、６と７のいずれか１つに記載の半導体装置。
【請求項９】
前記緩衝絶縁膜が、前記第２半導体膜の前記側面と、前記支持基板の側面との間に配置されることを特徴とする請求項６乃至８のいずれか１つに記載の半導体装置。
【請求項１０】
支持基板と、前記支持基板上に設けられた埋め込み絶縁膜と、前記埋め込み絶縁膜上に設けられた半導体膜を有するＳＯＩ基板に半導体装置を製造する半導体装置の製造方法において、
前記半導体膜を貫通し前記埋め込み絶縁膜に溝が配置される複数の穴を形成する工程と、
単結晶の半導体基板に前記穴の深さより高い高さを有する凸部を形成する工程と、
前記穴に前記凸部を入れる工程と、
前記半導体膜の上方の前記半導体基板を除去する工程と、
前記半導体膜に複数の金属絶縁物半導体構造（ＭＩＳ）電界効果トランジスタ（ＦＥＴ）を形成し、前記凸部に素子を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記半導体膜を貫通し前記埋め込み絶縁膜に溝が配置される穴を形成する工程が、
前記穴が前記絶縁膜を貫通し前記支持基板に溝が配置されることをさらに有することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板を除去する工程の後の工程として、前記凸部の表面の高さを前記半導体膜の表面の高さに等しくする工程をさらに有することを特徴とする請求項１０又は請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記穴に前記凸部を固定する工程をさらに有することを特徴とする請求項１０乃至１２のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造内に設けられたロジック回路とバルク（Ｂｕｌｋ）構造内に設けられた回路を１チップに混載した半導体装置に関する。特に、バルク構造内に設けられた回路がトレンチキャパシタを用いたＤＲＡＭ回路である半導体装置に関する。
【０００２】
【従来の技術】
近年、ロジック回路とＤＲＡＭ回路を同一半導体チップに集積してシステム性能を向上するシステムＬＳＩへの要求が高まっている。また、ＭＩＳＦＥＴを中心に構成するロジック回路の高性能化を図るため、従来のシリコン基板ではなく、ＳＯＩ構造を有するＳＯＩ基板が脚光を浴びている。すでに、高性能ロジック用途にＳＯＩ基板の使用が始まっている。このような流れの中で、ＳＯＩ基板により高性能ロジックチップの性能を有し、かつ、ＤＲＡＭ回路を混載してシステム性能を向上させたシステムＬＳＩが望まれている。
【０００３】
しかし、ＳＯＩ基板上に形成された金属絶縁物半導体構造（ＭＩＳ）電界効果トランジスタ（ＦＥＴ）では、基板浮遊効果により、チャネルが形成されるボディ領域の電位がフローティングとなる。この為、回路動作に伴うリーク電流やしきい値変動を生ずる。ＤＲＡＭ回路のセルトランジスタやセンスアンプ回路のトランジスタでは、リーク電流レベルやしきい値ばらつきに対する要求が厳しいので、ＳＯＩ基板上に形成されたＭＩＳＦＥＴは、これらのトランジスタの適用には不向きであった。
【０００４】
基板浮遊を解決するため、ＳＯＩ基板上に形成されたＭＩＳＦＥＴに対して、ボディ部からの引出し電極領域を設けてボディ電位を固定する方法が提案されている。このようなＭＩＳＦＥＴをセルトランジスタ等に用いるとセルトランジスタやセンスアンプ回路の面積が大幅に増大する。ＤＲＡＭ回路の最大の特長である高集積性を損なってしまう。このように、ＳＯＩ基板にＤＡＲＭ回路を形成することは困難であった。
【０００５】
一方、ＳＯＩ基板上にバルク構造を形成し、このバルク構造にＤＲＡＭ回路を設ける方法が提案されている。ＳＯＩ基板の半導体層と埋め込み絶縁膜を部分的にエッチング除去し、除去された半導体層と埋め込み絶縁膜の代わりに、選択エピタキシャル成長により、シリコン（Ｓｉ）エピ層を形成する。ＳＯＩ基板を研磨平坦化する。しかし、この方法では、ＳＯＩ基板とシリコンエピ層の界面では、汚染などにより、少なからず結晶性の劣化が生じている。この界面付近でエッチング速度が不均一になる場合があった。また、この界面を突き抜ける素子分離やトレンチキャパシタにおいて、リーク電流が発生する場合があった。
【０００６】
さらに、ＳＯＩ基板を用いることなく、シリコン基板上に、ＳＯＩ構造とバルク構造を設ける方法が提案されている。（例えば、特許文献１参照。）。しかしながら、この方法でも、シリコン基板とシリコンエピ層の界面では、汚染などにより、少なからず結晶性の劣化が生じている。この界面を突き抜ける素子分離やトレンチキャパシタにおいて、リーク電流が発生する場合があった。
【０００７】
【特許文献１】
特開２００２−１９０５９９号公報（第５図、第１０図）
【０００８】
【発明が解決しようとする課題】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、ＳＯＩ構造内に設けられたロジック回路とバルク構造内に設けられた回路を１チップに混載し、リーク電流の低減が可能な半導体装置を提供することにある。
【０００９】
本発明の目的は、ＳＯＩ構造内に設けられたロジック回路とバルク構造内に設けられた回路を１チップに混載し、リーク電流の低減が可能な半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記問題点を解決するための本発明の第１の特徴は、支持基板と、支持基板上に設けられた埋め込み絶縁膜と、埋め込み絶縁膜上に設けられた単結晶の複数の第１半導体膜と、埋め込み絶縁膜の上に設けられ第１半導体膜のそれぞれの周囲に配置され上面の高さが第１半導体膜の上面の高さに等しい第１分離絶縁体と、上面の高さが第１半導体膜の上面の高さに等しく下面の高さが第１半導体膜の下面の高さより低く側面が埋め込み絶縁膜と第１半導体膜の側面に対向し離れている単結晶の第２半導体膜と、第２半導体膜の中に設けられ上面の高さが第１半導体膜の上面の高さに等しく下面の高さが第２半導体膜の下面の高さより高い第２分離絶縁体とを有する半導体装置にある。
【００１１】
本発明の第２の特徴は、支持基板、支持基板上に設けられた埋め込み絶縁膜と埋め込み絶縁膜上に設けられた半導体膜を有するＳＯＩ基板に半導体装置を製造する半導体装置の製造方法において、半導体膜を貫通し埋め込み絶縁膜に溝が配置される複数の穴を形成する工程と、単結晶の半導体基板にその穴の深さより高い高さを有する凸部を形成する工程と、その穴にその凸部を入れる工程と、半導体膜の上方の半導体基板を除去する工程と、半導体膜に複数のＭＩＳＦＥＴを形成し凸部９に素子を形成する工程を有する半導体装置の製造方法にある。
【００１２】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【００１３】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、支持基板１と、埋め込み絶縁膜２と、複数の半導体膜３と、分離絶縁体２３と、半導体膜１２と、分離絶縁体２４と、緩衝絶縁膜１３を有する。また、支持基板１と、埋め込み絶縁膜２と、複数の半導体膜３は、ＳＯＩ基板を構成する。
【００１４】
支持基板１には、単結晶のｐ型シリコン基板を用いることができる。埋め込み絶縁膜２は、支持基板１上に設けられている。複数の半導体膜３は、埋め込み絶縁膜２上に設けられている。複数の半導体膜３には、単結晶のｐ型シリコン膜を用いることができる。
【００１５】
分離絶縁体２３は、埋め込み絶縁膜２の上に設けられている。分離絶縁体２３は、半導体膜３のそれぞれの周囲に配置されている。分離絶縁体２３の上面の高さは、半導体膜３の上面の高さに等しい。
【００１６】
半導体膜１２の上面の高さは、半導体膜３の上面の高さに等しい。半導体膜１２の下面の高さは、半導体膜３の下面の高さより低い。さらに、半導体膜１２の下面の高さは、埋め込み絶縁膜２の下面の高さより低い。半導体膜１２の側面は、埋め込み絶縁膜２と半導体膜３の側面に対向し離れている。半導体膜１２には、単結晶のｐ型シリコン膜を用いることができる。半導体膜１２の下面は、支持基板１に接している。半導体膜１２の側面は、支持基板１の側面に対向し離れている。
【００１７】
分離絶縁体２４は、半導体膜１２の中に設けられている。分離絶縁体２４の上面の高さは、半導体膜３の上面の高さに等しい。分離絶縁体２４の下面の高さは、半導体膜１２の下面の高さより高い。
【００１８】
緩衝絶縁膜１３は、半導体膜１２の側面と、埋め込み絶縁膜２と半導体膜３の側面との間に配置されている。緩衝絶縁膜１３は、半導体膜１２の側面と、支持基板１の側面との間に配置されている。
【００１９】
複数の半導体膜３には、それぞれに、ＭＩＳＦＥＴが設けられている。複数の半導体膜３のそれぞれの中には、表面を含むようにソース領域２９とドレイン領域３０が設けられている。ソース領域２９とドレイン領域３０の側面は、分離絶縁体２３の側面に接している。ドレイン領域３０は、ソース領域２９から離れて配置されている。ソース領域２９とドレイン領域３０の上と、ソース領域２９とドレイン領域３０の間の上には、ゲート絶縁膜３１が設けられている。ゲート絶縁膜３１の上には、ゲート電極３２が設けられている。半導体膜３に設けられたＭＩＳＦＥＴは、バルク構造内に設けられたＭＩＳＦＥＴと比べて（１）寄生容量が小さい為、消費電力が低く、動作スピードが速い。（２）ＭＩＳＦＥＴの誤動作の原因となるソフトエラー現象がない為、信頼性が高い。（３）ＣＭＯＳ構造におけるラッチアップ耐圧をより高くできる。
【００２０】
半導体膜１２にも、ＭＩＳＦＥＴが設けられている。半導体膜１２のそれぞれの中には、表面を含むようにソース領域２５とドレイン領域２６が設けられている。ソース領域２５の側面は、分離絶縁体２４の側面に接している。ドレイン領域２６は、ソース領域２５から離れて配置されている。ソース領域２５とドレイン領域２６の上と、ソース領域２５とドレイン領域２６の間の上には、ゲート絶縁膜２７が設けられている。ゲート絶縁膜２７の上には、ゲート電極２８が設けられている。半導体膜１２に設けられたＭＩＳＦＥＴは、ＤＲＡＭ回路のパス・トランジスタとして用いられている。半導体膜１２は、支持基板１を介して接地電位に接続されているので、基板浮遊効果は発生しにくい。半導体膜１２に設けられたＭＩＳＦＥＴにおいて、ゲート電圧がオフ状態であれば、ソース・ドレイン電圧によって寄生ＭＩＳＦＥＴや寄生バイポーラトランジスタがオンして、寄生ＭＩＳＦＥＴ電流や寄生バイポーラ電流が流れることはない。したがって、ゲート電圧において、オフ状態さえ実現できればＤＲＡＭ回路の動作のマージンを低下させることはない。このことにより、半導体膜１２に設けられたＭＩＳＦＥＴを流れるリーク電流は、ＤＲＡＭ回路に必要なスペックを満足できる。また、半導体膜１２に設けられたＭＩＳＦＥＴによる発熱で、発生した熱は、半導体膜１２から支持基板１へ伝導される。このことにより、半導体膜１２に設けられたＭＩＳＦＥＴが、自己加熱することはない。
【００２１】
半導体膜１２には、トレンチキャパシタも設けられている。半導体膜１２には、プレート電極１８、キャパシタ絶縁膜１９、蓄積電極２０、カラー酸化膜２１とストラップ２２が設けられている。ストラップ２２は、ソース領域２５と蓄積電極２０に電気的に接続している。蓄積電極２０は、分離絶縁体２４の下に設けられている。カラー酸化膜２１は、分離絶縁体２４の側面上に配置されている。キャパシタ絶縁膜１９は、分離絶縁体２４の側面上と底面上に配置されている。プレート電極１８は、キャパシタ絶縁膜１９を介して、蓄積電極２０に対向している。
【００２２】
トレンチキャパシタの下端部より下に、半導体膜１２の下面が設けられている。  ＳＯＩ基板上に形成したバルク構造となる半導体膜１２の厚さが、半導体層３や埋め込み絶縁膜２の厚さに制限されることがなく、より厚く構成できる。このため、界面から離れて、トレンチキャパシタを形成することができる。半導体膜１２の下面の単結晶の不連続が、トレンチキャパシタに影響を及ばすことはない。そして、トレンチキャパシタには、リーク電流が発生しにくい。
【００２３】
半導体膜３、１２と分離絶縁体２３、２４と緩衝膜１３の上には、層間絶縁膜３３が設けられている。プラグ３４は、層間絶縁膜３３を貫通している。プラグ３４は、ソース領域２９、ドレイン領域２６、３０に電気的に接している。配線層３５は、層間絶縁膜３３の上に設けられ、プラグ３４に電気的に接続している。層間絶縁膜３６は、配線層３５と層間絶縁膜３３の上に設けられている。
【００２４】
本発明の第１の実施の形態に係る半導体装置の製造方法は、まず、図２に示すように、支持基板１のｐ型シリコン（Ｓｉ）基板と、支持基板１上に設けられた埋め込み絶縁膜（ＢＯＸ、ＳｉＯ２）２と、埋め込み絶縁膜２上に設けられた半導体膜３の単結晶のｐ型シリコン膜を有するＳＯＩ基板を用意する。半導体膜３上にシリコン酸化膜（ＳｉＯ２）４を熱酸化法により形成する。シリコン酸化膜４上に、気相化学成長（ＣＶＤ）法によりシリコン窒化膜（Ｓｉ３Ｏ４）５を形成する。
【００２５】
フォトリソグラフィー法により、パターニングされたフォトレジストを形成する。このフォトレジストをマスクに、シリコン窒化膜５、シリコン酸化膜４、半導体膜３、埋め込み絶縁膜２と支持基板１を反応性イオンエッチング（ＲＩＥ）によりエッチングする。図３に示すように、半導体膜３を貫通し埋め込み絶縁膜２に溝が配置される複数の穴６が形成される。さらに、穴６が埋め込み絶縁膜２を貫通し支持基板１に溝が配置されるように、深く形成される。ＳＯＩ基板１乃至３上に、複数の半導体装置７が配置されている。複数の半導体装置７それぞれが穴６を有している。
【００２６】
図４に示すように、単結晶の半導体基板８のｐ型シリコン基板に穴６の幅より幅が広いフォトレジスト１０を、フォトリソグラフィー法により形成する。半導体基板８に穴６の深さより高い高さを有する凸部９を、フォトレジスト１０をマスクとした反応性イオンエッチング（ＲＩＥ）により形成する。
【００２７】
図５に示すように、穴６に凸部９を入れる。凸部９の幅は、穴６の幅より狭いので、穴６と凸部９とは干渉しない。これにより、はめ込む時の穴６と凸部９の側壁との接触によるチッピング等を防ぐことができる。
【００２８】
図６に示すように、穴６の深さは凸部９の高さより深いので、凸部９は穴６の底面の支持基板１に接する。穴６の底面に露出する支持基板１に凸部９を固定する。この固定には、シリコン基板とシリコン基板間の張り合わせ方法を用いる。
【００２９】
図７に示すように、半導体膜３の上方の半導体基板８を除去する。ケミカルメカニカルポリッシング（ＣＭＰ）により、シリコン窒化膜５をストッパーとして半導体基板８を研磨する。半導体膜１２が形成される。半導体膜１２によってバルク構造が構成される。半導体膜１２の周囲には溝１１が形成される。
【００３０】
図８に示すように、ＣＶＤ法を用いて溝１１に緩衝膜１３を形成する。この緩衝膜１３は、半導体膜３と１２との緩衝材となるよう、柔軟性とシリコンと同等の線膨張係数を併せもつ材料が良い。例えば、緩衝膜１３としては、アモルファスシリコン膜や多結晶シリコン膜を用いることができる。また、緩衝膜１３に形成は、省略することができる。
【００３１】
図９に示すように、半導体膜１２を熱酸化して、シリコン酸化膜１４を形成する。シリコン酸化膜１４の下面の高さを、シリコン酸化膜４の下面の高さと同じにする。
【００３２】
図１０に示すように、シリコン窒化膜５とシリコン酸化膜４、１４を除去する。半導体膜１２の表面の高さを半導体膜３の表面の高さに等しくできる。
【００３３】
図１１に示すように、熱酸化により、半導体膜３、１２上にシリコン酸化膜１５、１６を形成する。シリコン窒化膜１７を、ＣＶＤ法によりシリコン酸化膜１５、１６上に形成する。
【００３４】
次に、半導体膜１２に、トレンチキャパシタ用のトレンチを、フォトレジストをマスクにしたエッチングにより形成する。図１２に示すように、トレンチの内壁にプレート電極１８を形成する。プレート電極１８の上にキャパシタ絶縁膜１９としてシリコン窒化膜を成膜する。トレンチ内に蓄積電極２０となる単結晶Ｓｉを埋め込む。トレンチ上部の蓄積電極２０、キャパシタ絶縁膜１９を除去し、トレンチ内の露出した半導体膜１２の上にカラー酸化膜２１を形成する。再度、トレンチ内に蓄積電極２０となる単結晶Ｓｉを埋め込む。
【００３５】
図１３に示すように、ストラップ２２を、トレンチ上部に形成する。ストラップ２２は、蓄積電極２０に電気的に接続させる。素子分離領域用のトレンチを、フォトレジストをマスクにして形成する。このトレンチにシリコン酸化膜をＣＶＤ法で堆積させる。シリコン窒化膜１７をストッパーとしたＣＭＰにて、シリコン窒化膜１７上のシリコン酸化膜を除去する。分離絶縁体２３、２４が形成できる。さらに、図１４に示すように、半導体膜１２、３をストッパーとしたＣＭＰによりシリコン窒化膜１７とシリコン酸化膜１５を研磨する。以上により、半導体膜１２に複数のトレンチキャパシタが完成する。半導体膜３は、分離絶縁体２３により複数の領域に分割される。半導体膜１２と３の露出表面の間には段差が生じない。この為、ＳＯＩ構造とバルク構造内に形成されるトランジスタや、ＳＯＩ構造とバルク構造の上方に形成される配線の形成に必要なフォトリソグラフィー法での露光領域全面に焦点が合わず一部でフォーカスボケが生じる問題が解消できる。
【００３６】
半導体膜１２の表面を含む領域にソース領域２５とドレイン領域２６を、分割された半導体膜３それぞれの表面を含む領域にソース領域２９とドレイン領域３０をイオン注入法により形成する。ゲート絶縁膜２７、３１とゲート電極２８と３２を形成する。以上により、半導体膜１２とそれぞれの半導体膜３に複数のＭＩＳＦＥＴが完成する。さらに、層間絶縁膜３３を堆積し、プラグ３４を形成し、メタル配線３５を形成する。層間絶縁膜３６を堆積する。支持基板１を半導体装置７毎に分割し、半導体チップの半導体装置７が完成する。
【００３７】
バルク構造となる半導体膜１２が、堆積・成長ではなく、結晶性の良い半導体基板８をはめ込むことにより形成されているので、結晶性の良いバルク構造を実現できる。
【００３８】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置は、図１の第１の実施の形態に係る半導体装置と比較して、図１５に示すように、緩衝膜３７が半導体膜１２の下面の下に配置されている点が異なっている。このことにより、半導体膜１２に基板浮遊効果が生じやすくなると考えられる。そこで、基板浮遊効果を抑えるために、半導体膜１２は、コンタクト領域３８を有している。コンタクト領域３８は、ソース領域２５とドレイン領域２６から離れた半導体膜１２の表面を含む領域に設けられる。プラグ３９は、層間絶縁膜３３を貫通し、コンタクト領域３８に電気的に接続する。配線４０は、プラグ３９に電気的に接続する。配線４０を接地電位等の基板電位に設定することにより、基板浮遊効果を抑えることができる。なお、半導体膜１２の下面は、トレンチキャパシタよりも十分深いので、通常のバルク構造と同様にしてパス・トランジスタ等の基板電位（ウェル電位）を、半導体膜１２の表面のコンタクト領域３８から設定できる。
【００３９】
本発明の第２の実施の形態に係る半導体装置の製造方法は、第１の実施の形態に係る半導体装置の製造方法の図２から図４までは同じである。次に、図１６に示すように、穴６の内面も含めた全面に緩衝膜３７をＣＶＤ法により形成する。緩衝膜３７としては、半導体膜３と凸部９との緩衝材となるよう、柔軟性とシリコンと同等の線膨張係数を併せもつ材料が良い。例えば、アモルファスシリコン膜やポリシリコン膜を緩衝膜３７として用いることができる。
【００４０】
図１７に示すように、穴６に凸部９を入れる。緩衝膜３７によって、穴６と凸部９とは干渉しない。これにより、はめ込む時の穴６と凸部９の側壁との接触によるチッピング等を防ぐことができる。穴６の深さは凸部９の高さに等しいので、凸部９は穴６の底面の支持基板１に接する。
【００４１】
図１８に示すように、半導体膜３の上方の半導体基板８と緩衝膜３７を除去する。ＣＭＰにより、シリコン窒化膜５をストッパーとして半導体基板８と緩衝膜３７を研磨する。半導体膜１２が形成される。半導体膜１２によってバルク構造が構成される。半導体膜１２の周囲と底には緩衝膜３７が配置される。
【００４２】
次に、半導体膜１２に、トレンチを形成する。図１９に示すように、トレンチの内壁にプレート電極１８を形成する。プレート電極１８の上にキャパシタ絶縁膜１９を成膜する。トレンチ内に蓄積電極２０を埋め込む。トレンチ上部の蓄積電極２０、キャパシタ絶縁膜１９を除去し、トレンチ内の露出した半導体膜１２の上にカラー酸化膜２１を形成する。再度、トレンチ内に蓄積電極２０を埋め込む。
【００４３】
図２０に示すように、ストラップ２２を、トレンチ上部に形成する。分離絶縁体２３、２４を形成する。さらに、図２１に示すように、半導体膜１２、３をストッパーとしたＣＭＰによりシリコン窒化膜１７とシリコン酸化膜１５を研磨する。以上により、半導体膜１２に複数のトレンチキャパシタが完成する。トレンチキャパシタが完成後の製造方法は、第２の実施の形態と第１の実施の形態とは基本的に同じである。異なる点は、ソース領域２５とドレイン領域２６の形成に前後して、コンタクト領域３８をイオン注入法により形成する点である。プラグ３９は、プラグ３４と同時に形成する。配線４０は、配線３５と同時に形成する。
【００４４】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置は、図１の第１の実施の形態に係る半導体装置と比較して、図２２に示すように、緩衝膜４１が流動体である点が異なっている。このことにより、穴６への凸部９のはめ込み時に生じる応力をさらに緩和できる。
【００４５】
本発明の第３の実施の形態に係る半導体装置の製造方法は、第１の実施の形態に係る半導体装置の製造方法の図２から図４までは同じである。次に、図２３に示すように、穴６に流動体４１を充填する。流動体４１としては、シリコン酸化粒子を分散させた流動体を用いることができる。
【００４６】
図２４に示すように、穴６に凸部９をはめ込む。図２５に示すように、半導体基板８とシリコン窒化膜５との間に隙間を設ける。この隙間により穴６からあふれた流動体４１が移動し抜け出る。
【００４７】
図６に示すように、半導体膜３の上方の半導体基板８を除去する。ＣＭＰにより、シリコン窒化膜５をストッパーとして半導体基板８を研磨する。半導体膜１２が形成される。半導体膜１２の周囲には流動体４１は配置される。
【００４８】
以降の半導体装置の製造方法は、図９以降の第１の実施の形態の半導体装置の製造方法と同じである。
【００４９】
（第４の実施の形態）
本発明の第４の実施の形態に係る半導体装置は、図１の第１の実施の形態に係る半導体装置と比較して、図２７に示すように、半導体膜１２の下面の高さが埋め込み絶縁膜２の下面の高さより高い点が異なっている。このことにより、半導体膜１２の下面の全面が、埋め込み絶縁膜２に接する。半導体膜１２に基板浮遊効果が生じやすくなると考えられる。そこで、基板浮遊効果を抑えるために、半導体膜１２は、基板電極４５を有している。基板電極４５は、エミッタ領域４２、ベース領域４３とコレクタ領域４４から離れた半導体膜１２の表面を含む領域に設けられる。プラグ３４は、層間絶縁膜３３を貫通し、基板電極４５に電気的に接続する。配線３５は、プラグ３４に電気的に接続する。配線３５を接地電位等の基板電位に設定することにより、基板浮遊効果を抑えることができる。なお、半導体膜１２の下面は、分離絶縁体２４よりも十分深いので、通常のバルク構造と同様にしてバイポーラトランジスタの基板電位を、半導体膜１２の表面の基板電極４５から設定できる。
【００５０】
本発明の第４の実施の形態に係る半導体装置の製造方法は、第１の実施の形態に係る半導体装置の製造方法の図２は同じである。次に、フォトリソグラフィー法によりパターニングされたフォトレジストをマスクに、シリコン窒化膜５、シリコン酸化膜４、半導体膜３と埋め込み絶縁膜２をＲＩＥによりエッチングする。図２８に示すように、シリコン窒化膜５、シリコン酸化膜４と半導体膜３を貫通し埋め込み絶縁膜２に溝が配置される複数の穴６が形成される。
【００５１】
図２９に示すように、半導体基板８に穴６の幅より幅が広いフォトレジスト１０を形成する。半導体基板８に穴６の深さより高い高さを有する凸部９を形成する。
【００５２】
図３０に示すように、穴６に凸部９を入れる。図３１に示すように、凸部９は穴６の底面の支持基板１に接する。穴６の底面に露出する支持基板１に凸部９を固定する。この固定には、シリコン基板とシリコン酸化膜が形成されたシリコン基板間の張り合わせ方法を用いる。
【００５３】
図３２に示すように、半導体膜３の上方の半導体基板８を除去し、半導体膜１２が形成される。半導体膜１２によってバルク構造が構成される。半導体膜１２の周囲には溝１１が形成される。
【００５４】
図３３に示すように、溝１１に緩衝膜１３を形成する。図３４に示すように、シリコン酸化膜１４を形成する。シリコン酸化膜１４の下面の高さを、シリコン酸化膜４の下面の高さと同じにする。図３５に示すように、シリコン窒化膜５とシリコン酸化膜４、１４を除去する。半導体膜１２の表面の高さを半導体膜３の表面の高さに等しくできる。
【００５５】
図３６に示すように、分離絶縁体２３、２４が形成する。分離絶縁体２３、２４の底面から上面までの長さは、半導体膜１２に形成するトランジスタの耐圧に基づいて決定する。耐圧が高ければ、長さを長くすればよい。ゲート絶縁膜３１と絶縁膜２７を形成する。
【００５６】
図２７に示すように、分割された半導体膜３それぞれの表面を含む領域にソース領域２９とドレイン領域３０をイオン注入法により形成する。半導体膜１２の表面を含む領域にエミッタ領域４２、ベース領域４３、コレクタ領域４４と基板電極４５を、イオン注入法により形成する。ゲート電極３２を形成する。以上により、半導体膜１２に複数のバイポーラトランジスタが完成する。それぞれの半導体膜３に複数のＭＩＳＦＥＴが完成する。さらに、層間絶縁膜３３を堆積し、プラグ３４を形成し、メタル配線３５を形成する。層間絶縁膜３６を堆積する。支持基板１を半導体装置７毎に分割し、半導体チップの半導体装置７が完成する。
【００５７】
バルク構造となる半導体膜１２が、堆積・成長ではなく、結晶性の良い半導体基板８をはめ込むことにより形成されているので、結晶性の良いバルク構造を実現できる。
【００５８】
（第５の実施の形態）
本発明の第５の実施の形態に係る半導体装置は、図２７の第４の実施の形態に係る半導体装置と比較して、図３７に示すように、半導体膜１２にＮＡＮＤ型ＥＥＰＲＯＭが形成されている点が異なっている。ＮＡＮＤ型ＥＥＰＲＯＭでは、基板電極４７の電位を制御してデータの書き込みと消去を行う。基板電極４７は、ビット線４６から離れた半導体膜１２の表面を含む領域に設けられる。プラグ５２は、層間絶縁膜３３を貫通し、基板電極４７に電気的に接続する。配線５３は、プラグ５２に電気的に接続する。配線５３の電位に変えることにより、データの書き込みモードと消去モードを切り換えることができる。なお、半導体膜１２の下面は、ビット線４６よりも十分深いので、通常のバルク構造と同様にして全てのメモリセルの基板電位を、同一の値に設定できる。
【００５９】
本発明の第５の実施の形態に係る半導体装置の製造方法は、第４の実施の形態に係る半導体装置の製造方法の図２８から図３５までは同じである。次に、図３８に示すように、分離絶縁体２３を形成する。ゲート絶縁膜３１と４８を熱酸化により形成する。
【００６０】
図３７に示すように、分割された半導体膜３それぞれの表面を含む領域にソース領域２９とドレイン領域３０をイオン注入法により形成する。半導体膜１２の表面を含む領域にビット線４６と基板電極４７を、イオン注入法により形成する。ゲート電極３２を形成する。フローティングゲート４９、ゲート絶縁膜５０と制御ゲートを形成する。以上により、半導体膜１２にＮＡＮＤ型ＥＥＰＲＯＭが完成する。それぞれの半導体膜３に複数のＭＩＳＦＥＴが完成する。さらに、層間絶縁膜３３を堆積し、プラグ３４を形成し、メタル配線３５を形成する。層間絶縁膜３６を堆積する。支持基板１を半導体装置７毎に分割し、半導体チップの半導体装置７が完成する。
【００６１】
バルク構造となる半導体膜１２が、堆積・成長ではなく、結晶性の良い半導体基板８をはめ込むことにより形成されているので、結晶性の良いバルク構造を実現できる。
【００６２】
【発明の効果】
以上説明したように、本発明によれば、ＳＯＩ構造内に設けられたロジック回路とバルク構造内に設けられた回路を１チップに混載し、リーク電流の低減が可能な半導体装置を提供できる。
【００６３】
本発明によれば、ＳＯＩ構造内に設けられたロジック回路とバルク構造内に設けられた回路を１チップに混載し、リーク電流の低減が可能な半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る半導体装置の断面図である。
【図２】第１の実施の形態に係る半導体装置の製造途中の上面図と断面図（その１）である。（ｂ）は、（ａ）の横断方向の断面図である。
【図３】第１の実施の形態に係る半導体装置の製造途中の上面図と断面図（その２）である。（ｂ）は、（ａ）のＩ−Ｉ方向の断面図である。
【図４】第１の実施の形態に係る半導体装置の製造途中のはめ込みシリコン板の上面図と断面図である。（ｂ）は、（ａ）のＩ−Ｉ方向の断面図である。
【図５】第１の実施の形態に係る半導体装置の製造途中の断面図（その３）である。
【図６】第１の実施の形態に係る半導体装置の製造途中の断面図（その４）である。
【図７】第１の実施の形態に係る半導体装置の製造途中の断面図（その５）である。
【図８】第１の実施の形態に係る半導体装置の製造途中の断面図（その６）である。
【図９】第１の実施の形態に係る半導体装置の製造途中の断面図（その７）である。
【図１０】第１の実施の形態に係る半導体装置の製造途中の上面図と断面図（その８）である。（ｂ）は、（ａ）のＩ−Ｉ方向の断面図である。
【図１１】第１の実施の形態に係る半導体装置の製造途中の断面図（その９）である。
【図１２】第１の実施の形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１３】第１の実施の形態に係る半導体装置の製造途中の断面図（その１１）である。
【図１４】第１の実施の形態に係る半導体装置の製造途中の断面図（その１２）である。
【図１５】第２の実施の形態に係る半導体装置の断面図である。
【図１６】第２の実施の形態に係る半導体装置の製造途中の断面図（その１）である。
【図１７】第２の実施の形態に係る半導体装置の製造途中の断面図（その２）である。
【図１８】第２の実施の形態に係る半導体装置の製造途中の上面図と断面図（その３）である。（ｂ）は、（ａ）のＩ−Ｉ方向の断面図である。
【図１９】第２の実施の形態に係る半導体装置の製造途中の断面図（その４）である。
【図２０】第２の実施の形態に係る半導体装置の製造途中の断面図（その５）である。
【図２１】第２の実施の形態に係る半導体装置の製造途中の断面図（その６）である。
【図２２】第３の実施の形態に係る半導体装置の断面図である。
【図２３】第３の実施の形態に係る半導体装置の製造途中の断面図（その１）である。
【図２４】第３の実施の形態に係る半導体装置の製造途中の断面図（その２）である。
【図２５】第３の実施の形態に係る半導体装置の製造途中の断面図（その３）である。
【図２６】第３の実施の形態に係る半導体装置の製造途中の断面図（その４）である。
【図２７】第４の実施の形態に係る半導体装置の断面図である。
【図２８】第４の実施の形態に係る半導体装置の製造途中の上面図と断面図（その１）である。（ｂ）は、（ａ）のＩ−Ｉ方向の断面図である。
【図２９】第４の実施の形態に係る半導体装置の製造途中のはめ込みシリコン板の上面図と断面図である。（ｂ）は、（ａ）のＩ−Ｉ方向の断面図である。
【図３０】第４の実施の形態に係る半導体装置の製造途中の断面図（その２）である。
【図３１】第４の実施の形態に係る半導体装置の製造途中の断面図（その３）である。
【図３２】第４の実施の形態に係る半導体装置の製造途中の断面図（その４）である。
【図３３】第４の実施の形態に係る半導体装置の製造途中の断面図（その５）である。
【図３４】第４の実施の形態に係る半導体装置の製造途中の断面図（その６）である。
【図３５】第４の実施の形態に係る半導体装置の製造途中の上面図と断面図（その７）である。（ｂ）は、（ａ）のＩ−Ｉ方向の断面図である。
【図３６】第４の実施の形態に係る半導体装置の製造途中の断面図（その８）である。
【図３７】第５の実施の形態に係る半導体装置の断面図である。
【図３８】第５の実施の形態に係る半導体装置の製造途中の断面図である。
【符号の説明】
１  シリコン支持基板
２  埋め込み酸化膜（ＢＯＸ）
３  シリコン膜
４  シリコン酸化膜
５  シリコン窒化膜
６  凹部
７  半導体装置
８  はめ込みシリコン板
９  凸部
１０  フォトレジスト
１１  溝
１２  はめ込みシリコン膜
１３  緩衝膜（シリコン窒化膜）
１４  シリコン酸化膜
１５、１６  シリコン酸化膜
１７  シリコン窒化膜
１８  プレート電極
１９  キャパシタ絶縁膜
２０  蓄積電極
２１  カラー酸化膜
２２  ストラップ
２３、２４  ＳＴＩ
２５  ソース領域
２６  ドレイン領域
２７  ゲート絶縁膜
２８  ゲート電極
２９  ソース領域
３０  ドレイン領域
３１  ゲート絶縁膜
３２  ゲート電極
３３  層間絶縁膜
３４  プラグ
３５  配線層
３６  層間絶縁膜
３７  緩衝膜
３８  コンタクト領域
３９  プラグ
４０  配線
４１  流動体
４２  エミッタ領域
４３  ベース領域
４４  コレクタ領域
４５  基板電極
４６  ビット線
４７  基板電極
４８  ゲート絶縁膜
４９  フローティングゲート
５０  ゲート絶縁膜
５１  制御ゲート
５２  プラグ
５３、５４  配線
【図１】
2004221500.tif 000003
【図２】
2004221500.tif 000004
【図３】
2004221500.tif 000005
【図４】
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【図５】
2004221500.tif 000007
【図６】
2004221500.tif 000008
【図７】
2004221500.tif 000009
【図８】
2004221500.tif 000010
【図９】
2004221500.tif 000011
【図１０】
2004221500.tif 000012
【図１１】
2004221500.tif 000013
【図１２】
2004221500.tif 000014
【図１３】
2004221500.tif 000015
【図１４】
2004221500.tif 000016
【図１５】
2004221500.tif 000017
【図１６】
2004221500.tif 000018
【図１７】
2004221500.tif 000019
【図１８】
2004221500.tif 000020
【図１９】
2004221500.tif 000021
【図２０】
2004221500.tif 000022
【図２１】
2004221500.tif 000023
【図２２】
2004221500.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
2004221500.tif 000028
【図２７】
2004221500.tif 000029
【図２８】
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【図２９】
2004221500.tif 000031
【図３０】
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【図３１】
2004221500.tif 000033
【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
2004221500.tif 000039
【図３８】
2004221500.tif 000040