(57)【要約】【課題】所定の残存段差を越えないように研磨条件が決定される研磨工程を備えた半導体装置の製造方法を提供する。【解決手段】タングステン膜とシリコン酸化膜３に研磨処理を施す際に、研磨条件を変えることによってあらかじめ求められた残存段差とパターン密度との関係に基づいて、この研磨工程におけるプラグ８ａ〜８ｃのパターン密度と、要求される所定の残存段差とから、この所定の残存段差ｈを超えないように研磨条件が決定される。決定された研磨条件のもとで、タングステン膜とシリコン酸化膜３に研磨処理が施されて平坦化され、コンタクトホール３ａ〜３ｃにプラグ８ａ〜８ｃが形成される。【選択図】        図９
2004288929.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面上に絶縁膜を形成する工程と、
所定の導電性パターンを形成するための開口部を前記絶縁膜に形成する工程と、
前記開口部を埋めるように、前記絶縁膜上に導電性膜を形成する工程と、
前記導電性膜および前記絶縁膜の双方を研磨する機能を有するスラリーを用いて前記導電性膜および前記絶縁膜に研磨処理を施すことにより、前記開口部内に前記導電性膜を残して所定の前記導電性パターンを形成する研磨処理工程と
を備え、
前記研磨処理工程では、研磨条件を変えることによってあらかじめ求められた残存段差と導電性パターンのパターン密度との関係に基づいて、この研磨処理工程における前記導電性パターンのパターン密度と要求される所定の残存段差とから、この所定の残存段差を超えないための研磨条件が決定される、半導体装置の製造方法。
【請求項２】
前記研磨条件は、前記導電性膜を研磨する際の研磨速度と前記絶縁膜を研磨する際の研磨速度との比、前記絶縁膜の膜種および研磨処理を施すための研磨処理装置側の研磨条件のうち少なくともいずれかを含む、請求項１記載の半導体装置の製造方法。
【請求項３】
前記研磨処理工程の後、
前記導電性パターンを覆うように前記絶縁膜上に他の絶縁膜を形成する工程と、
前記他の絶縁膜に他の開口部を形成する工程と、
前記他の開口部に他の導電性膜を埋め込むことにより所定の他の導電性パターンを形成する工程と
を備えた、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記導電性膜としてタングステンが用いられ、前記他の導電性膜として銅が用いられる、請求項３記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜を形成する前に、前記半導体基板の主表面の領域に所定の素子を形成する工程を備えた、請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記所定の素子を形成する工程は、電極部を有するトランジスタを形成する工程を含む、請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に、研磨処理工程を備えた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の製造においては、プラグや金属配線を形成する際に、微細なパターニングを実現するために、プラグ等を形成するための所定の金属膜が形成される下地の段差を低減することが図られている。
【０００３】
下地の段差を低減するための一つの手法として、化学的機械研磨処理（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：以下、単に「研磨処理」と記す。）が用いられている。そこで、従来の半導体装置の製造方法として、特開２００１−２１０６１２号公報に記載された研磨処理について説明する。
【０００４】
まず、半導体基板上にタングステン等の金属が形成され、フォトリソグラフィにより所定の金属パターンが形成される。その金属パターンを覆うように半導体基板上に層間絶縁膜が形成される。
【０００５】
次に、フォトリソグラフィにより、その層間絶縁膜に金属パターンをそれぞれ露出する複数のビアホールが形成される。次に、チタン等の障壁膜およびタングステン等の金属層が複数のビアホールのそれぞれに順次充填される。
【０００６】
そして、次に、非選択性のスラリーを用いて研磨処理を施すことにより、金属層、障壁層および層間絶縁膜が除去されて、表面が平坦な層間絶縁膜が形成されるとともに、複数のビアホールのそれぞれには、上部の表面が平坦なビアプラグが形成されることになる。このようにして、従来の半導体装置において下地の段差が低減されることになる。
【０００７】
【特許文献１】
特開２００１−２１０６１２号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上述した研磨処理を用いた従来の半導体装置の製造方法では、以下のような問題点があった。複数のビアプラグは、レイアウトパターンに基づき絶縁膜において所定の領域に設けられたビアホール内に形成される。
【０００９】
このとき、複数のビアプラグとそれらを取囲む絶縁膜とが位置する領域（領域Ａ）と、ビアプラグが形成されずに絶縁膜のみが位置する領域（領域Ｂ）とに研磨処理が施されると、研磨処理後において領域Ａの上面の位置と領域Ｂの上面の位置との差（残存段差）がビアプラグのパターン密度に依存して生じてしまう。
【００１０】
そのため、残存段差によってはその残存段差が後の写真製版工程において許容することができない程度になるという問題があった。なお、パターン密度の定義については後で説明する。
【００１１】
また、研磨処理工程が複数ある場合に、最初の研磨処理工程において生じる残存段差によっては、後の研磨処理工程において段差部分に金属膜の残渣が生じることがあった。そのため、そのような金属膜の残渣を介して電気的な短絡が生じるおそれがあった。
【００１２】
本発明は上記問題点を解決するためになされたものであり、その目的は、要求される所定の残存段差を越えないように研磨条件が決定される研磨処理工程を備えた半導体装置の製造方法を提供することである。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は以下の工程を備えている。半導体基板の主表面上に絶縁膜を形成する。所定の導電性パターンを形成するための開口部を絶縁膜に形成する。開口部を埋めるように、絶縁膜上に導電性膜を形成する。導電性膜および絶縁膜の双方を研磨する機能を有するスラリーを用いて導電性膜および絶縁膜に研磨処理を施すことにより、開口部内に導電性膜を残して所定の導電性パターンを形成する。その所定の導電性パターンを形成する研磨処理工程では、研磨条件を変えることによってあらかじめ求められた残存段差と導電性パターンのパターン密度との関係に基づいて、この研磨処理工程における導電性パターンのパターン密度と要求される所定の残存段差とから、この所定の残存段差を超えないための研磨条件が決定される。
【００１４】
なお、導電性パターンのパターン密度とは、導電性パターンが位置する領域の総面積と絶縁膜が位置する領域の総面積との和に対する導電性パターンが位置する領域の総面積の比をいう。また、残存段差とは、研磨処理後において導電性パターンとその周囲を取囲む絶縁膜とが位置する領域の表面の位置と、導電性パターンが形成されずに絶縁膜のみが位置する領域の表面の位置の高さの差をいう。
【００１５】
【発明の実施の形態】
実施の形態１
まず、はじめに残存段差のパターン密度依存性について説明する。その一例として、図１に示すように、導電性膜としてタングステン膜７を用い、絶縁膜としてシリコン酸化膜３を用いた場合に、そのタングステン膜７によるタングステンパターンのパターン密度と研磨処理後の残存段差との関係について説明する。
【００１６】
ここで、タングステンパターンのパターン密度は、研磨処理工程において、タングステンパターンが形成される領域Ｓ１におけるタングステンパターンが位置する領域Ｂの総面積と、タングステンパターンが形成されない領域Ｓ２を含むシリコン酸化膜３が位置する領域Ａの総面積との和に対する領域Ｂの総面積の比（％）として定義される。
【００１７】
一方、シリコン酸化膜３のパターン密度は、領域Ａの総面積と領域Ｂの総面積の和に対する領域Ａの総面積の比（％）として定義される。
【００１８】
また、残存段差は、図２に示すように、研磨処理後においてタングステンパターン７ｘが形成される領域Ｓ１（タングステンパターン７ｘとその周囲を取囲むシリコン酸化膜３が位置する領域）における表面の位置と、タングステンパターンが形成されない領域Ｓ２における表面の位置の高さの差ｈとして定義される。
【００１９】
そのタングステンパターンはダミーパターンとし、半導体基板上のシリコン酸化膜に所定の間隔を隔てて形成されたライン状の溝にタングステンを埋め込んでライン状のタングステンパターンを形成する場合と、シリコン酸化膜に形成された開口部（ホール）にタングステンを埋め込んでプラグを形成する場合とについて研磨処理を行なった。
【００２０】
また、その研磨処理では、タングステン７とシリコン酸化膜３の双方を研磨する機能を有するスラリーを用いて研磨処理を行なった。
【００２１】
タングステンパターンのパターン密度と研磨処理後の残存段差との関係の一例を図３に示す。横軸はタングステンパターンのパターン密度であり、縦軸は残存段差を示す。
【００２２】
図３においては、タングステンの研磨速度とシリコン酸化膜の研磨速度との比（選択比）が約１．２、約１．４および約１．６のそれぞれの場合について、残存段差のパターン密度依存性のグラフが示されている。
【００２３】
各グラフが示すように、いずれもパターン密度が増加するにしたがって残存段差が大きくなる傾向にあることがわかった。また、同じパターン密度に対しては、選択比が高くなるほど残存段差は大きくなる傾向にあることがわかった。
【００２４】
次に、タングステンのパターン密度と研磨処理後の残存段差との関係の他の例を図４に示す。図４においては、絶縁膜の膜種別の残存段差のパターン密度依存性のグラフが示されている。ここでは、絶縁膜としてノンドープのシリコン酸化膜（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ：ＵＳＧ膜）とプラズマＣＶＤによるシリコン酸化膜（プラズマシリコン酸化膜）とをそれぞれ用いた。
【００２５】
ノンドープのシリコン酸化膜の研磨速度は約２５０ｎｍ／ｍｉｎであり、プラズマシリコン酸化膜の研磨速度は約１８２ｎｍ／ｍｉｎであり、絶縁膜の膜種によって研磨速度が異なっている。
【００２６】
したがって、図４においては、タングステンの研磨速度と絶縁膜の研磨速度との比（選択比）が約１．２および約１．６のそれぞれの場合について、残存段差のパターン密度依存性のグラフが示されている。
【００２７】
各グラフが示すように、いずれもパターン密度が増加するにしたがって残存段差が大きくなる傾向にあり、そのグラフの傾きは、絶縁膜の膜種によって異なることがわかった。この場合、プラズマシリコン酸化膜を用いた場合の方が、グラフの傾きがより大きくなることがわかった。
【００２８】
このように、絶縁膜の膜種を変えることによって選択比を変えることができて、パターン密度を変えなくても、絶縁膜の膜種を変更することによって残存段差を調整することができることがわかった。
【００２９】
なお、上述したノンドープのシリコン酸化膜とプラズマシリコン酸化膜以外の絶縁膜の膜種として、プラズマＣＶＤによるＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜、常圧ＣＶＤによるノンドープのシリコン酸化膜（ＮＳＧ膜）、常圧ＣＶＤによるＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、プラズマＣＶＤによるＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）膜、常圧ＣＶＤによるＢＰＴＥＯＳ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜についても同様の評価を行なった。
【００３０】
この場合、ＴＥＯＳ膜の研磨速度は１８０ｎｍ／ｍｉｎ、ＮＳＧ膜の研磨速度は２９０ｎｍ／ｍｉｎ、ＰＳＧ膜の研磨速度は３７０ｎｍ／ｍｉｎ、ＨＤＰ膜の研磨速度は１３０ｎｍ／ｍｉｎ、ＢＰＴＥＯＳ膜の研磨速度は４００ｎｍ／ｍｉｎであり、それぞれの選択比に応じてグラフ（図示せず）の傾きが変わることがわかった。
【００３１】
次に、タングステンのパターン密度と研磨処理後の残存段差との関係のさらに他の例を図５に示す。図５においては、研磨処理装置側の研磨条件（装置研磨条件）別の残存段差のパターン密度依存性のグラフが示されている。
【００３２】
ここで、装置研磨条件とは、図６および図７に示すように、ヘッド２１によりウェハ（半導体基板）１を定盤２２に向かって押し付ける力（研磨圧力）、ウェハ１（ヘッド２１）の回転数および定盤２２の回転数である。
【００３３】
図５では、研磨圧力２〜３ｐｓｉ（１３．８〜２０．７ｋＰａ）、ヘッドの回転数８０〜１２０ｒｐｍおよび定盤の回転数８０〜１２０ｒｐｍ（標準研磨条件）、研磨圧力１〜２ｐｓｉ（６．９〜１３．８ｋＰａ）（低圧研磨条件）、研磨圧力３〜５ｐｓｉ（２０．７〜３４．５ｋＰａ）、ヘッドの回転数１２０〜１５０ｒｐｍおよび常盤の回転数１２０〜１５０ｒｐｍ（高圧・高回転研磨条件）、研磨圧力３〜５ｐｓｉ、ヘッドの回転数５０〜８０ｒｐｍおよび定盤の回転数５０〜８０ｒｐｍ（高圧・低回転研磨条件）の４つの装置研磨条件のそれぞれについて、残存段差のパターン密度依存性のグラフが示されている。
【００３４】
各グラフが示すように、いずれもパターン密度が増加するにしたがって残存段差が大きくなる傾向にあり、そのグラフの傾きは装置研磨条件によって異なることがわかった。
【００３５】
標準研磨条件に対して高圧・低回転研磨条件の場合では、グラフの傾きがより大きくなることがわかった。また、高圧・高回転研磨条件の場合では、グラフの傾きがさらに大きくなることがわかった。
【００３６】
一方、標準研磨条件に対して低圧研磨条件の場合では、グラフの傾きが小さくなることがわかった。
【００３７】
一般に、たとえばプラグのような導電性パターンのパターン密度は設計によって決定されるため、基本的には変更することができない。そのような場合には、このように絶縁膜の膜種を変更したり、装置研磨条件を変更することによって残存段差を調整することができることがわかった。
【００３８】
以上説明したように、まず、残存段差はタングステン等の導電性パターンのパターン密度に大きく依存しており、パターン密度が増加するにしたがって残存段差が大きくなる傾向にあることがわかった。また、同じパターン密度に対しては、選択比が高くなるほど残存段差は大きくなる傾向にあることがわかった。
【００３９】
さらに、パターン密度を変えなくても、絶縁膜の膜種を変更して選択比を変えることで残存段差を調整することができることがわかった。
【００４０】
また、設計上導電性パターンのパターン密度を変えることができなくても、装置研磨条件を変更することによって残存段差を調整することができることがわかった。
【００４１】
次に、上述した研磨条件を変えることによってあらかじめ求められた残存段差とパターン密度との関係を適用して行なわれる研磨処理の一例について具体的に説明する。
【００４２】
まず、図８に示すように、半導体基板１上にシリコン酸化膜３が形成される。そのシリコン酸化膜３の所定の領域に、コンタクトホール３ａ〜３ｃがそれぞれ形成される。コンタクトホール３ａ〜３ｃの側面上を含むシリコン酸化膜３上にチタンナイトライド等のバリアメタル５が形成される。
【００４３】
そのバリアメタル５上にコンタクトホール３ａ〜３ｃを埋めるように、たとえばＣＶＤ法によりタングステン膜７が形成される。
【００４４】
次に、タングステン膜７、バリアメタル５およびシリコン酸化膜３に研磨処理が施されることになる。このとき、あらかじめ求められた残存段差とパターン密度との関係に基づいて、この研磨処理工程におけるプラグのパターン密度と、要求される所定の残存段差とから、この所定の残存段差を超えないように研磨条件が決定される。
【００４５】
具体的には、タングステンのプラグのパターン密度は、プラグが形成される領域Ｓ１においてプラグ７ａ〜７ｃが位置する領域Ｂの総面積と、プラグが形成されない領域Ｓ２を含むシリコン酸化膜３が位置する領域Ａの総面積との和に対する領域Ｂの面積の比（％）として算出される（図１および図９参照）。
【００４６】
また、要求される所定の残存段差は、後述するように、たとえば後の研磨処理工程において銅膜の残渣を生じさせない段差の最大値として設定される。
【００４７】
たとえばこの研磨処理工程におけるプラグのパターン密度を約３０％とし、要求される残存段差の最大値を約３０ｎｍとすると、前述した図３に示された残存段差のパターン密度依存性の関係に基づくと、研磨条件としては選択比を１．４以下にすればよいことになる。
【００４８】
このようにして決定された研磨条件のもとで、タングステン膜７、バリアメタル５およびシリコン酸化膜３に研磨処理が施されて、図９に示すように、コンタクトホール３ａ〜３ｃ内にバリアメタル５ａ〜５ｃとタングステン膜７ａ〜７ｃとを含むプラグ８ａ〜８ｃが形成される。なお、バリアメタル５はタングステン膜７に比べて薄いため、研磨処理にほとんど影響を与えない。
【００４９】
そして、プラグ８ａ〜８ｃが形成された領域Ｓ１の表面の位置とプラグ８ａ〜８ｃが形成されていない領域Ｓ２の表面の位置との残存段差ｈは、要求される残存段差の最大値以下となっている。
【００５０】
上述した製造方法によれば、研磨条件を変えることによってあらかじめ求められた残存段差とパターン密度との関係に基づいて、研磨処理が施される工程におけるプラグのパターン密度と研磨処理後の要求される残存段差の最大値から、選択比を含む研磨条件が決定される。
【００５１】
このようにして決定された研磨条件により研磨処理を施すことによって、タングステン膜およびシリコン酸化膜等の平坦化が確実に行なわれて、残存段差の低減を図ることができる。
【００５２】
その結果、後の研磨処理工程において銅膜等の導電性膜の残渣が生じるのを抑制することができ、また、写真製版処理の高精度化を図ることがきる。
【００５３】
なお、上述した製造方法では、タングステンとシリコン酸化膜に研磨処理を施す場合に、図３に示された残存段差のパターン密度依存性の関係に基づいて、研磨条件を決定する場合を例に挙げて説明した。
【００５４】
この他に、プラグ等のパターンのパターン密度によっては所定の残存段差を越えないように選択比を決定することが困難になる場合などには、たとえば図４に示される関係に基づいて、所定の残存段差を超えないように絶縁膜の膜種を含む研磨条件を決定することもできる。
【００５５】
さらに、設計上プラグ等のパターンのパターン密度を変えることができない場合でも、たとえば図５に示される関係に基づいて、所定の残存段差を超えないように研磨処理装置の側の研磨条件（装置研磨条件）を決定することもできる。
【００５６】
実施の形態２
ここでは、実施の形態１において説明した研磨処理工程の後に行なわれる他の研磨処理工程を含む製造方法について説明する。
【００５７】
図９に示す工程の後、図１０に示すように、シリコン酸化膜３上にさらにシリコン酸化膜９が形成される。次に、図１１に示すように、シリコン酸化膜９に所定の写真製版処理および加工を施すことにより、配線を形成するための溝（または開口部）９ａ〜９ｅが形成される。
【００５８】
次に、図１２に示すように、溝９ａ〜９ｅを埋めるようにシリコン酸化膜９上に銅膜１１が形成される。次に、いわゆるダマシン法により溝９ａ〜９ｅ内に銅膜を残してシリコン酸化膜９の上面上に位置する銅膜１１の部分を除去することにより、図１３に示すように、銅配線１１ａ〜１１ｅが形成される。
【００５９】
上述した製造方法では、銅配線１１ａ〜１１ｅのための溝９ａ〜９ｅが形成されるシリコン酸化膜９は、図９に示すように、プラグ８ａ〜８ｃが形成された後のシリコン酸化膜３の表面上に形成される。
【００６０】
このとき、前述した研磨処理によってプラグ８ａ〜８ｃが形成された領域Ｓ１とプラグが形成されていない領域Ｓ２との残存段差の低減が図られている。その結果、銅配線を形成する際の研磨処理において、銅膜の残渣が生じるのを抑制することができる。
【００６１】
これについて、比較例を示して説明する。従来の研磨処理では、図９に示す工程に対応する工程においてタングステンを研磨する機能を有するスラリーを用いてタングステン膜等に研磨処理が施されることにより、図１４に示すように、バリアメタル１０５ａ〜１０５ｃとタングステン膜１０７ａ〜１０７ｃとを含むプラグ１０８ａ〜１０８ｃがそれぞれ形成される。
【００６２】
このとき、従来の研磨処理では、プラグ１０８ａ〜１０８ｃのパターン密度を考慮することによって研磨条件を設定するという考え方はなく、プラグ１０８ａ〜１０８ｃのパターン密度によっては、プラグ１０８ａ〜１０８ｃが形成される領域Ｓ１とプラグが形成されない領域Ｓ２との平坦化が十分に行なわれず、比較的大きな残存段差Ｈが生じることになる。
【００６３】
そのような残存段差Ｈが生じた状態で、図１５に示すように、シリコン酸化膜１０３上にさらにシリコン酸化膜１０９が形成される。次に、図１６に示すように、シリコン酸化膜１０９に所定の写真製版処理および加工を施すことにより、銅配線を形成するための溝１０９ａ〜１０９ｅが形成される。
【００６４】
次に、図１７に示すように、溝１０９ａ〜１０９ｅを埋めるようにシリコン酸化膜１０９上に銅膜１１１が形成される。次に、ダマシン法によって、溝１０９ａ〜１０９ｅ内に銅配線１１１ａ〜１１１ｅがそれぞれ形成される。
【００６５】
この比較例では、シリコン酸化膜１０３に残存段差Ｈが生じた状態で銅膜１１１が形成されていることで、図１７中の枠Ａに示すように、銅膜１１１にもその残存段差Ｈが反映されて段差が生じることになる。
【００６６】
段差が生じた状態で銅膜１１１に研磨処理が施されると、研磨処理装置の研磨布がその段差部分に追随することができないことがある。そのため、図１８に示すように、その段差部分に位置する銅膜１１１が完全に除去されず、銅膜の残渣１１１ｆが生じるおそれがある。
【００６７】
銅膜の残渣１１１ｆが生じると、たとえば段差部分を挟んで位置する隣合う配線１１１ｂ，１１１ｃ同士が銅膜の残渣１１１ｆを介して電気的に短絡する等の不具合が発生するおそれがあり、半導体装置の信頼性が損なわれることになる。
【００６８】
これに対して、本製造方法では、プラグ８ａ〜８ｃを形成する際にプラグ８ａ〜８ｃのパターン密度を考慮して所定の研磨処理を施すことによって残存段差ｈが低減されている。
【００６９】
このことにより、比較例の場合のような、配線１１ａ〜１１ｅを形成する際の研磨処理において銅膜１１の残渣が生じるのを抑制することができる。その結果、たとえば電気的な短絡等の不具合が発生することが抑制されて、半導体装置の信頼性を確保することができる。
【００７０】
また、銅配線ための溝が形成されるシリコン酸化膜９が、残存段差ｈの低減されたシリコン酸化膜３上に形成されることで、シリコン酸化膜９の膜厚のばらつきも低減される。これにより、シリコン酸化膜９に形成される溝の深さのばらつきが抑制されて、銅配線１１ａ〜１１ｅの厚さが均一になる。その結果、配線抵抗のばらつきも抑えることができる。
【００７１】
実施の形態３
半導体装置の製造においては、半導体基板上に設けた素子を覆うように形成されたシリコン酸化膜に対して研磨処理が施される場合がある。そのシリコン酸化膜においては、素子を覆うシリコン酸化膜の部分と素子を覆っていないシリコン酸化膜の部分との間で段差（絶対段差）が生じることになる。
【００７２】
ここでは、そのような絶対段差が生じた場合の研磨処理について、比較例を交えて説明する。
【００７３】
まず、図１９に示すように、半導体基板１上に素子の一例としてトランジスタのゲート電極２ａ〜２ｃがゲート絶縁膜を介在させてそれぞれ形成される。そのゲート電極２ａ〜２ｃを覆うように半導体基板１上にシリコン酸化膜４が形成される。
【００７４】
ゲート電極２ａ〜２ｃを覆うようにシリコン酸化膜４が形成されることによって絶対段差ＡＳが生じ、ゲート電極２ａ〜２ｃ（またはプラグ）が位置する領域Ｓ１のシリコン酸化膜４の表面は、ゲート電極２ａ〜２ｃが位置していない領域Ｓ２のシリコン酸化膜４の表面よりも高い位置にある。
【００７５】
そのシリコン酸化膜４に、ゲート電極２ａ〜２ｃの表面を露出するコンタクトホール４ａ〜４ｃがそれぞれ形成される。
【００７６】
次に、図２０に示すように、コンタクトホール４ａ〜４ｃの側面上を含むシリコン酸化膜４上に、タングステン膜１３が形成される。次に、そのタングステン膜１３とシリコン酸化膜４に研磨処理が施される。
【００７７】
このとき、実施の形態１において説明したように、あらかじめ求められた残存段差とパターン密度との関係に基づいて、タングステンのプラグのパターン密度と研磨処理後の要求される残存段差の最大値から研磨条件が決定される。
【００７８】
このようにして決定された研磨条件によりタングステン膜１３およびシリコン酸化膜４に研磨処理を施すことにより、図２１に示すように、シリコン酸化膜４の上面上に位置するタングステン膜１３の部分が除去されて、コンタクトホール４ａ〜４ｃ内にそれぞれプラグ１３ａ〜１３ｃが形成される。
【００７９】
そして、プラグ１３ａ〜１３ｃが形成された領域Ｓ１の表面の位置とプラグ１３ａ〜１３ｃが形成されていない領域Ｓ２の表面の位置との残存段差ｈは、要求される残存段差の最大値以下となっている。また、この場合、図１９に示される当初の絶対段差を反映して、領域Ｓ１の表面は領域Ｓ２の表面よりも高い位置にある。
【００８０】
次に、比較例について説明する。まず、図１９に対応する図２２に示す工程では、半導体基板１０１上にゲート電極１０２ａ〜１０２ｃがゲート絶縁膜を介在させてそれぞれ形成される。そのゲート電極１０２ａ〜１０２ｃを覆うように半導体基板１０１上にシリコン酸化膜１０４が形成される。
【００８１】
ゲート電極１０２ａ〜１０２ｃを覆うようにシリコン酸化膜１０４が形成されることによって絶対段差ＡＳが生じ、ゲート電極１０２ａ〜１０２ｃ（またはプラグ）が位置する領域Ｓ１のシリコン酸化膜１０４の表面は、ゲート電極１０２ａ〜１０２ｃが位置していない領域Ｓ２のシリコン酸化膜１０４の表面よりも高い位置にある。
【００８２】
そのシリコン酸化膜１０４に、ゲート電極１０２ａ〜１０２ｃおよび半導体基板１０１の表面を露出するコンタクトホール１０４ａ〜１０４ｅがそれぞれ形成される。シリコン酸化膜１０４上に、タングステン膜１１３が形成される。
【００８３】
次に、タングステンを研磨する機能を有するスラリーを用いてそのタングステン膜１１３等に研磨処理が施されることにより、図２３に示すように、コンタクトホール１０４ａ〜１０４ｃ内にプラグ１１３ａ〜１１３ｃがそれぞれ形成される。
【００８４】
このとき、従来の研磨処理では、プラグ１１３ａ〜１１３ｃのパターン密度を考慮することによって研磨条件を設定するという考え方はなく、プラグ１１３ａ〜１１３ｃのパターン密度によっては、プラグ１１３ａ〜１１３ｃが形成される領域Ｓ１とプラグが形成されない領域Ｓ２との絶対段差ＡＳが十分に解消されないことがある。その結果、比較的大きな残存段差ＢＳが生じることがある。
【００８５】
比較的大きな残存段差ＢＳが生じることにより、その段差の部分にタングステン膜の残渣１１３ｆが生じやすくなる。タングステン膜の残渣１１３ｆは電気的な短絡の要因となる。
【００８６】
これに対して、本製造方法では、あらかじめ求められた残存段差とパターン密度との関係に基づき、タングステンのプラグのパターン密度と研磨処理後の要求される残存段差の最大値から決定された研磨条件によって、タングステン膜１３およびシリコン酸化膜４に研磨処理が施される。
【００８７】
その結果、比較例の場合のように比較的大きな残存段差が生じることがなくなってタングステン膜の残渣１１３ｆが生じることが抑制されて、残渣１１３ｆが生じることに起因する電気的な短絡等の不具合の発生が阻止される。その結果、半導体装置の信頼性を確保することができる。
【００８８】
なお、ここでは素子としてゲート電極２ａ〜２ｃを有するトランジスタを例に挙げて説明したが、この他に、たとえばキャパシタ等の素子でもよい。
【００８９】
また、各実施の形態では導電性パターンとして、タングステンのプラグを例に挙げて説明したが、プラグの他に配線であっても適用することができる。さらに、導電性膜としてはタングステンの他に、たとえば銅膜等の他の導電性膜についても適用することができる。
【００９０】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９１】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、研磨条件を変えることによってあらかじめ求められた残存段差と導電性パターンのパターン密度との関係に基づいて、研磨処理工程における導電性パターンのパターン密度と要求される残存段差（最大値）から、この残存段差の最大値を超えないための研磨条件が決定される。その決定された研磨条件により研磨処理が施されることによって、導電性膜と絶縁膜との平坦化が確実に行なわれて、残存段差の低減を大幅に図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造方法において、研磨処理工程におけるパターン密度を説明するための断面図である。
【図２】同実施の形態において、研磨処理工程における残存段差を説明するための断面図である。
【図３】同実施の形態において、残存段差のパターン密度依存性を示す第１のグラフである。
【図４】同実施の形態において、残存段差のパターン密度依存性を示す第２のグラフである。
【図５】同実施の形態において、残存段差のパターン密度依存性を示す第３のグラフである。
【図６】同実施の形態において、研磨処理装置の構成を模式的に示す側面図である。
【図７】同実施の形態において、研磨処理装置の構成を模式的に示す平面図である。
【図８】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１０】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行なわれる工程を示す断面図である。
【図１４】同実施の形態において、比較例としての半導体装置の製造方法の一工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行なわれる工程を示す断面図である。
【図１９】本発明の実施の形態３に係る半導体装置の製造方法の一工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行なわれる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行なわれる工程を示す断面図である。
【図２２】同実施の形態において、比較例としての半導体装置の製造方法の一工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行なわれる工程を示す断面図である。
【符号の説明】
１  半導体基板、２ａ〜２ｃ  ゲート電極、３，４，９  シリコン酸化膜、３ａ〜３ｃ、４ａ〜４ｃ  コンタクトホール、５，５ａ〜５ｃ  バリアメタル、７，７ａ〜７ｃ，１３  タングステン膜、８ａ〜８ｃ，１３ａ〜１３ｃ  プラグ、９ａ〜９ｅ  溝、１１  銅膜、１１ａ〜１１ｅ  配線、２１  ヘッド、２２  定盤。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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