(57)【要約】【課題】  ダイの位置合わせ回数を少なして迅速に正確に位置合わせを行う。【解決手段】  ウェハ１０上で良好なダイおよび不良のダイの場所を特定するステップ８２と、該良好なダイおよび不良のダイの場所に応じてカスタムダイシングパターンを生成するステップ８４であって、該カスタムダイシングパターンが、それぞれが２つ以上のダイを有する複数の多数ダイセグメントを含むものである、カスタムダイシングパターン生成ステップ８４と、前記カスタムダイシングパターンに従ってウェハ１０を切断し、複数の多数ダイセグメントを形成するステップ９２とを含んでなる方法を提供する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
ウェハ上で良好なダイおよび不良のダイの場所を特定するステップと、
該良好なダイおよび不良のダイの場所に応じてカスタムダイシングパターンを生成するステップであって、該カスタムダイシングパターンが、それぞれが２つ以上のダイを有する複数の多数ダイセグメントを含むものである、カスタムダイシングパターン生成ステップと、
前記カスタムダイシングパターンに従って前記ウェハを切断し、複数の多数ダイセグメントを形成するステップと
を含んでなる方法。
【請求項２】
前記カスタムダイシングパターン生成ステップは、前記ウェハ上の良好なダイおよび不良のダイの場所のマップを生成することを含む請求項１に記載の方法。
【請求項３】
前記カスタムダイシングパターン生成ステップは、カスタムマスクを生成することを含む請求項１に記載の方法。
【請求項４】
前記ウェハを切断するステップは、エッチング工程を含む請求項１に記載の方法。
【請求項５】
前記ウェハを切断するステップは、ディープ反応性イオンエッチング工程を含む請求項４に記載の方法。
【請求項６】
前記ウェハを切断するステップは、
前記ウェハ上にフォトレジストの層を被着するステップと、
前記ウェハ上にカスタムマスクを位置合わせして、該カスタムマスクを露光するステップと、
前記フォトレジストを現像し、前記ウェハの選択された表面エリアを露出させるステップと、
前記ウェハの前記露出された表面エリアをエッチングするステップと、
前記フォトレジストを除去するステップと
を含む請求項１に記載の方法。
【請求項７】
前記ウェハを切断するステップは、少なくとも１つのダイセグメントを形成することをさらに含む請求項１に記載の方法。
【請求項８】
前記カスタムダイシングパターン生成ステップは、Ｎダイセグメントの数を最大にすることを含み、ここで、Ｎは、多数ダイセグメント内の所望の数の連続したダイである請求項１に記載の方法。
【請求項９】
前記カスタムダイシングパターン生成ステップは、同じ数の（Ｎ−Ｍ）ダイセグメントおよびＭダイセグメントを生成することを含み、ここで、Ｍ≦Ｎである請求項８に記載の方法。
【請求項１０】
前記カスタムダイシングパターン生成ステップは、複数の線状の（linear）多数ダイセグメントを生成することを含む請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般に集積回路素子の製造の分野に関し、より詳細にはウェハダイシングのための方法に関する。
【背景技術】
【０００２】
集積回路素子の製造における最後のステップの１つはダイシング、すなわち半導体ウェハを、それぞれ電子回路を支持する複数の個別のダイに切断する工程である。ダイは、通常、半導体ウェハ上に格子状に配列される。従来では、ウェハは、ダイヤモンドソーまたは別の適当な方法を用いて、均一なサイズのダイに切断される。そして、ダイは、持ち上げられ、回路基板上に配置されて、回路の残りの部分にワイヤボンディングされるか、または別の方法により接続される。
【０００３】
スキャナ、複写機、ファクシミリ装置、デジタル送信機などにおいて用いられる光センサモジュール基板等の、いくつかの特定の応用形態では、光センシング回路を支持する多数のダイが、回路基板上に正確に位置合わせされて配置されなければならない。ダイは、端と端とを揃えられて、一般的な紙または印刷媒体サイズの幅、たとえば８．５インチと同等の寸法が達成される。正確な位置合わせは、通常、専用であり、コストの高い装置を用いることにより達成される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ダイの位置合わせ不良は、画素の位置合わせ不良および他の画素不良につながる。それゆえ、８〜１６個のダイが用いられる典型的なセンサモジュールでは、多数の著しい位置合わせ不良誤差が生じる恐れがある。
【課題を解決するための手段】
【０００５】
本発明の一実施形態によると、この方法は、ウェハ上で良好なダイおよび不良のダイの場所を特定するステップと、良好なダイおよび不良のダイの場所に応じてカスタムダイシングパターンを生成するステップであって、カスタムダイシングパターンは、それぞれが２つ以上のダイを有する複数の多数ダイセグメントを含む、カスタムダイシングパターン生成ステップと、カスタムダイシングパターンに従ってウェハを切断し、複数の多数ダイセグメントを形成するステップとを含む。
【０００６】
本発明の別の実施形態によると、センシング回路を有する光センサモジュールを有するイメージング装置が、ある方法によって製造される。この方法は、ウェハ上に格子状に切れ目なく形成された複数のダイを検査するステップと、ウェハ上で良好なダイおよび不良のダイの場所を特定するステップと、良好なダイおよび不良のダイの場所に応じてカスタムダイシングパターンを生成するステップであって、カスタムダイシングパターンは、それぞれが２つ以上のダイを有する複数の多数ダイセグメントを含む、カスタムダイシングパターン生成ステップと、カスタムダイシングパターンに従ってウェハを切断し、複数の多数ダイセグメントを形成するステップとを含む。
【０００７】
本発明のさらに別の実施形態によると、ある方法は、ウェハ上の良好なダイの場所のマップを受け取るステップと、良好なダイの場所のマップに応じてカスタムダイシングパターンを生成するステップであって、カスタムダイシングパターンはそれぞれＭダイを有し、ＭはＯ〜Ｎであり、Ｎは正の整数である複数の多数ダイセグメントを含む、カスタムダイシングパターン生成ステップとを含む。本方法は、カスタムダイシングパターンに従ってウェハを切断し、複数の多数ダイセグメントを形成することをさらに含む。
【発明を実施するための最良の形態】
【０００８】
本発明とその目的と利点とをさらに十分に理解するために、ここで、添付の図面とともに取り上げられる以下に記載される詳細な説明を参照する。
【０００９】
本発明の好ましい実施形態およびその利点は、図１〜図３を参照することによりさらに完全に理解される。なお、種々の図面の類似の参照番号は、類似して対応する部品のために用いられる。
【００１０】
図１は本発明の一実施形態による、提案されるダイ切断線と、半導体ウェハから切断されることになるダイセグメントのマッピングとを示す半導体ウェハ１０の平面図である。ウェハ１０は、「不良」または欠陥があるものと判定されたダイ６６〜７４を含む、ダイの複数の行１２〜５９のマッピングを有する。特定の応用形態によれば、回路基板上に正確に直線的に位置合わせするときに、所定の数のダイが必要とされる。たとえば、イメージングに適用するための光センサモジュールは、回路基板上に直線の行として正確に位置合わせされて配置される８個または１６個のダイを必要とする。それゆえ、この特定の応用形態の場合には、８個のダイをグループ化またはセグメント化しようとすることが好ましい。言い換えると、可能な場合には、１つの行内の８個の連続したダイは、切断されない、すなわち互いに分離されない。８ダイのグループ化は、そのグループ化が「不良」のダイによって妨げられる場合、またはウェハ幅が８個の連続したダイの行を収容するだけの長さがない場合には、達成することはできない。さらに、１つの行が８の倍数の数のダイを持たない場合には、１つ以上の８ダイセグメントが切断された後に、７個以下のダイを有するダイセグメントが残されることがある。
【００１１】
１枚のウェハが多数ダイセグメントにどのように切断されるかの一例を図１に示す。多数ダイセグメントとは、互いから切断または分離されていない一連のダイである。この例では、行１２および行１３が３ダイセグメントをそれぞれ含み、そのセグメントはその場所のウェハの幅によって制限される。たとえば、行１４〜１６では、ウェハの幅が５ダイセグメントを可能にする。行１７と行１９と行２０では、ウェハ幅が７ダイセグメントのみを収容するだけの幅を有するであろう。行１８では、「不良」のダイ６６が存在するため、最も長い連続したセグメントは、「不良」のダイによって残りの「良好」なダイから分離される５つのダイのみを有する。行２１および行２２はそれぞれ、８ダイセグメントが可能であり、１つのダイが残される。行２３では、「不良」のダイ６７によって、２ダイセグメントが６ダイセグメントから分離される。行２４は「不良」のダイ６８によって分離される２つの４ダイセグメントを有する。行２５〜２８のそれぞれは、８ダイセグメントを収容するだけの長さを有することができ、１つのダイが残される。行２９〜３１は、ウェハ１０の最も幅が広い部分を占有し、８ダイセグメントをそれぞれ収容するだけの長さを有することができ、３つのダイが残される。残される３つのダイは、ウェハ１０上で切断されることになるダイセグメントパターンを決定するアルゴリズムに応じて、個々に切断あるいは分離されることができるか、または、１つのセグメントのままにすることができる。各回路基板上で必要な数の回路を組み立てるために、１つ以上の１ダイセグメントを有することが、都合がよい場合もある。隣接する行３２は、２つの離散した「不良」のダイ６９および７０によって遮られる。結果として、行３２は、たとえば、３ダイセグメントと、５ダイセグメントと、１ダイセグメントとを生成することができる。この例において、隣接する４つの行３３〜３６は、８ダイセグメントをそれぞれ収容するだけの長さを有することができ、３つのダイが残される。行３７は、行の一端に「不良」のダイ７１が位置するので、８ダイセグメントを収容するだけの長さを有することができるが、他端に２ダイセグメントのみが残される。行３８および行３９は、同じであり、８ダイセグメントと３ダイセグメントとにそれぞれ切断されることができる。行３８および行３９は、８ダイセグメントと３ダイセグメントとにそれぞれ切断されることができるか、または、他の組み合わせにより切断されることができることを理解されたい。あるアルゴリズムを用いて、ウェハ毎にまたはウェハのバッチ毎に、ダイ切断工程を最適化することもできる。行４０では、「不良」のダイが行の中央に配置されるので、６ダイと４ダイとをそれぞれ有する２つのセグメントに切断することができる。隣接する２つの行である行４１および行４２は、８ダイセグメントと３つの１ダイセグメントとに切断されることもできる。行４３では、２つの「不良」のダイが存在することにより、残りの「良好」なダイが、１ダイセグメントと、３ダイセグメントと、４ダイセグメントとに分割されることができる。行４４〜５０は「不良」のダイを全く含まないので、１つの８ダイセグメントと１つの１ダイセグメントとにそれぞれ分割されることができる。行５１〜５４では、各行が７ダイセグメントになる。行５５〜５７では、各行が１つの５ダイセグメントに切断される。残りの２つの行である行５８および行５９は、３ダイセグメントに切断される。
【００１２】
図２は、本発明の一実施形態によるダイ切断のための簡略化された工程８０の流れ図である。半導体素子の製造の完了時に、ブロック８２に示されるように、ウェハが「良好」なダイおよび「不良」のダイを特定するために検査される。この工程では、各ダイ上の回路は、それが所望の電気的仕様および設計仕様を確実に満たすよう検査される。プローブテスタまたは装置の別の専用の構成要素を用いて、この検査を実行することができる。「不良」の各ダイはその場所によって指摘され、印を付けることができる。特定のウェハに関連付けられるマップまたはいくつかの他の「不良」ダイ特定データを生成することができる。「良好」なダイおよび「不良」のダイの場所に基づいて、ブロック８４に示されるように、ダイ切断のために従うべき線を描くカスタムマスクが生成される。エッチングラインを決定するためのアルゴリズムは、ウェハ上の「不良」のダイの場所と、回路基板上に望まれるダイセグメントのサイズとを考慮に入れる。そのアルゴリズムは、たとえば、８ダイセグメントが回路基板において用いられるダイセグメントのサイズであるので、８ダイセグメントの数を最大にしようとすることができる。またそのアルゴリズムは、ウェハ毎にまたはウェハのバッチ全体に基づいて、ダイセグメントの残りの部分の切断をどのように最適化するかも決定する。
【００１３】
たとえば、「不良」のダイの数および場所によって、多数の７ダイセグメントが生成されるようになる場合には、８ダイセグメントを必要とする回路基板を完成させるために、同じ数の１ダイセグメントもおそらく必要とされる。そのアルゴリズムは、製造要件に応じて、ウェハ毎にまたはバッチ毎にこのバランスを達成しようとすることができる。一般的には、そのアルゴリズムは、同じ数のＭダイセグメントおよび（Ｎ−Ｍ）ダイセグメントを形成しようと試みることができる。ただし、Ｎは、所望のセグメント内のダイの数（この例では８）であり、Ｍは、「不良」のダイに起因して結果的に生成される、Ｎ以下のダイの数（Ｍ＝０〜Ｎ）である。任意のダイ欠陥パターンの場合には、数多くのダイシングパターンが実現可能であることは明らかである。たとえば、５つの７ダイセグメントが存在する場合には、そのアルゴリズムは、５つの１ダイセグメント（Ｎ＝８、Ｍ＝７、Ｎ−Ｍ＝１）を形成しようと試みることができ、５つの６ダイセグメントの場合には、５つの２ダイセグメント（Ｎ＝８、Ｍ＝６、Ｎ−Ｍ＝２）を形成しようと試みることができ。他の場合も同様である。
【００１４】
標準的なフォトリソグラフィを実行して、ウェハ上にカスタムマスクを転写する。そして、たとえば、ブロック８６に示されるように、感光性のフォトレジストがウェハの表面に被着される。均一で薄いフォトレジストの層および良好な被覆を達成するために、フォトレジストは、通常、ウェハ上にスピンコーティングされる。そして、ウェハを所定の温度でベーキングして、フォトレジストを乾燥させる。そして、ブロック８８に示されるように、カスタムマスクがウェハ上に正確に位置合わせされ、フォトレジストが、ある所定の時間にわたって、紫外線、電子ビーム、または制御されたレーザにより暴露される。そして、ブロック９０では、ウェハ上のフォトレジストを化学溶液に暴露または浸漬することにより現像して乾燥させる。ポストベーキングステップを実行して、残りのフォトレジストを硬化させることもできる。ここで、フォトレジストは、エッチングしないことが望ましいウェハ表面のエリア上に残される。そして、ブロック９２に示されるように、ウェハがエッチングまたは微細加工されて、ダイおよびダイセグメントが形成される。ディープ反応性イオンエッチング（deep reactive ion etch）等のエッチング技術を用いることができる。そして、ブロック９４に示されるように、フォトレジストが剥離され、ブロック９６に示されるように、ダイセグメントが分離されて、回路基板上にそれぞれ配置される。その工程はブロック９８において終了する。本明細書には、ディープ反応性イオンエッチングが記載されるが、ダイヤモンドソーの利用もしくは他の手段または方法等の他のよく知られたダイ切断方法を用いることもできる。この工程は、シリコン、ＧａＡｓ（ガリウムヒ素）、サファイア・オン・シリコン等の種々の材料のウェハに対して、わずかな変更の有無にかかわらず適用することができる。さらに、フォトレジストを現像するために、または、フォトレジストを剥離するために用いられる化合物および化学溶液、ベーキング温度ならびにその工程の他のステップに関連する細かい点は、従来どおりであるか、または、将来に開発される場合もある。
【００１５】
８つのダイを直線上に位置合わせする必要がある回路基板の場合には、多数または異なる数のダイとダイセグメントとの組み合わせを用いて、回路基板を完成させることができる。たとえば、３ダイセグメントと４ダイセグメントと１ダイセグメントとを用いて、８ダイセンシング回路を組み立てることができる。２ダイセグメントと２つの３ダイセグメントとから８ダイセグメント構成を構成することもできる。他の組み合わせも実現可能である。多数ダイセグメントを利用するこれら全ての組み合わせが、回路基板上にこれらのダイを配置するために必要とされる正確な位置合わせの量を低減する。結果として、時間およびコストが削減されるとともに、生産性および歩留まりが向上する。
【００１６】
図３は、本発明の一実施形態による典型的な回路基板１００の平面図である。回路基板１００は、多数ダイ光センサモジュールのために設計され、２つの多数ダイセグメント１０２および１０４が正確に位置合わせされるものとして示される。多数ダイセグメントのそれぞれは、２つ以上のダイ上に存在する２つ以上の回路を含みうる。ここで記載される８ダイセグメントの例の場合には、多数ダイセグメント１０２は６つのダイを含み、多数ダイセグメント１０４は２つのダイを含みうる。そのため、ウェハから各ダイを切断して分離するのではなく、ウェハから多数ダイセグメントが切断されて回路基板上に各ダイを繰返し何度も正確に位置合わせして配置することなく、回路基板をより容易に組み立てることができる。図３に示される例では、８つの個別のダイを位置合わせする代わりに、２つの多数ダイセグメントを位置合わせするための１回の位置合わせステップしか必要とされない。
【００１７】
本発明のウェハダイシング工程は、他の応用形態のための他の多数ダイセグメント構成にも適用することができる。たとえば、ある特定の応用形態において、ある物体の２つの軸に沿って走査するために、ダイがＬ字形の構成に配置され、位置合わせされる必要がある場合には、センサモジュール上のダイの位置合わせの数を減らすことを目的として、カスタムウェハダイシングパターンを変更して、この新たな構成に対応することができる。
【００１８】
この新規のウェハダイシング工程は、製造工程を簡略化し、ダイの位置合わせ不良の可能性を低減する。この方法を用いることによって、不良率が低下して歩留まりが高くなるので製造コストが削減される。最も重要なのは、結果として形成される多数ダイ光センサモジュールの精度が改善され、そのモジュールが特に非常に細かい解像度のイメージングの応用形態に特に適していることである。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態による、提案されるダイ切断線を示す典型的な半導体ウェハの平面図である。
【図２】本発明の一実施形態によるダイ切断の方法の流れ図である。
【図３】本発明の一実施形態による回路基板の簡略化された平面図である。
【図１】
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【図２】
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【図３】
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