(57)【要約】【課題】平衡積層型集積回路パッケージを提供すること。【解決手段】このパッケージは、２つの金属層のバンプ回路と、バンプ回路の第１面上である厚さを有する第１粘着層と、ある厚さを有し、第１粘着層に接合する第１外部導電層と、バンプ回路の第２面上で第１粘着層の厚さとほぼ同じ厚さを有する第２粘着層とを含む。本発明は、第１外部導電層の厚さとほぼ同じ厚さを有し、第２粘着層に接合する第２外部導電層も含む。【選択図】図６
2004221583.tif 000002
【特許請求の範囲】
【請求項１】
２つの金属層のバンプ回路と、
前記バンプ回路の第１面上である厚さを有する第１粘着層と、
ある厚さを有し、前記第１粘着層に接合する第１外部導電層と、
前記バンプ回路の第２面上で前記第１粘着層の厚さとほぼ同じ厚さを有する第２粘着層と、
前記第１外部導電層の厚さとほぼ同じ厚さを有し、前記第２粘着層に接合する第２外部導電層とを備える、集積回路パッケージ。
【請求項２】
各外部導電層の厚さが、約２５ミクロン〜３００ミクロンである、請求項１に記載の集積回路パッケージ。
【請求項３】
前記導電層が銅を含む、請求項１に記載の集積回路パッケージ。
【請求項４】
少なくとも１つの前記第１および第２外部導電層が、それを貫通して画定され、集積回路のダイを受けるウィンドウを有する、請求項１に記載の集積回路パッケージ。
【請求項５】
前記ウィンドウが境界を有し、前記境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイをさらに備える、請求項４に記載の集積回路パッケージ。
【請求項６】
第１面の中央部分上に、複数のｚ次元バイアを有する２つの金属層のバンプ回路であって、前記バイアがそれぞれ、前記バイアのそれぞれの面上に、対向する集積回路のダイを相互接続する突出したｚ次元相互接続バンプを有するバンプ回路と、
前記バンプ回路の前記第１面上である厚さを有する第１粘着層と、
ある厚さを有し、前記第１粘着層に接合する第１外部導電層と、
前記バンプ回路の第２面上で前記第１粘着層の厚さとほぼ同じ厚さを有する第２粘着層とを備える、集積回路パッケージ。
【請求項７】
各外部導電層の厚さが、約２５ミクロン〜３００ミクロンである、請求項６に記載の集積回路パッケージ。
【請求項８】
前記導電層が銅を含む、請求項６に記載の集積回路パッケージ。
【請求項９】
少なくとも１つの前記第１および第２外部導電層が、それを貫通して画定され、集積回路のダイを受けるウィンドウを有する、請求項６に記載の集積回路パッケージ。
【請求項１０】
前記ウィンドウが境界を有し、前記境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイをさらに備える、請求項９に記載の集積回路パッケージ。
【請求項１１】
前記第１外部導電層が、それを貫通して画定され、第１集積回路のダイを受ける第１ウィンドウを有し、前記第２外部導電層が、それを貫通して画定され、第２集積回路のダイを受ける第２ウィンドウを有し、
前記第１粘着層が、その中に画定され、前記第１ウィンドウの下に配設された、前記バンプ回路の前記第１面上の前記相互接続バンプの上部部分を露出させるのに十分な深さを有する第１キャビティを備え、
前記第２外部導電層が、それを貫通して画定され、第２集積回路のダイを受ける第２ウィンドウを有し、
前記第２粘着層が、その中に画定され、前記第２ウィンドウの下に配設された、前記バンプ回路の前記第２面上の前記相互接続バンプの上部部分を露出させるのに十分な深さを有する第２キャビティを備える、請求項６に記載の集積回路パッケージ。
【請求項１２】
各外部導電層の厚さが、約２５ミクロン〜３００ミクロンである、請求項１１に記載の集積回路パッケージ。
【請求項１３】
前記導電層が銅を含む、請求項１１に記載の集積回路パッケージ。
【請求項１４】
少なくとも１つの前記第１および第２ウィンドウが、境界と、前記境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイとを有する、請求項１１に記載の集積回路パッケージ。
【請求項１５】
対向する第１および第２集積回路のダイをパッケージし、それらを、第１面の中央部分上で、それぞれの面上に対向する集積回路のダイを相互接続する突出したｚ次元相互接続バンプを有する複数のｚ次元バイアを含むインターポーザ型バンプ回路に電気的に相互接続する方法であって、
前記バンプ回路の前記第１面上に、ある厚さを有する第１粘着層を配置するステップと、
前記バンプ回路の第２面上に、前記第１粘着層の厚さとほぼ同じ厚さを有する第２粘着層を配置するステップと、
前記第１粘着層に、ある厚さを有する第１外部導電層を接合するステップと、
前記第２粘着層に、前記第１外部導電層の厚さとほぼ同じ厚さを有する第２外部導電層を接合するステップと、
前記第１集積回路のダイを受けるために、前記第１外部導電層を貫通して第１ウィンドウをエッチングするステップと、
前記第２集積回路のダイを受けるために、前記第２外部導電層を貫通して第２ウィンドウをエッチングするステップと、
前記第１ウィンドウの下の前記第１粘着層中に、前記バンプ回路の前記第１面上の前記相互接続バンプの上部部分を露出させるのに十分な深さを有する第１キャビティをエッチングするステップと、前記第１ウィンドウの下の前記第１粘着層中に、前記バンプ回路の前記第１面上の前記相互接続バンプの上部部分を露出させるのに十分な深さを有する第１キャビティをエッチングするステップと、
前記第１および第２集積回路のダイのＣ４部位上または前記第１および第２集積回路のダイにそれぞれ対向する前記バンプ回路の前記中央部分の前記突出した相互接続バンプ上あるいはその両方の上に導電ペーストまたはハンダを被着させるステップと、
前記第１ウィンドウ中および前記突出した相互接続バンプ上に前記第１集積回路のダイを配置するステップと、
前記第２ウィンドウ中および前記突出した相互接続バンプ上に前記第２集積回路のダイを配置するステップと含む、方法。
【請求項１６】
各外部導電層の厚さが、約２５ミクロン〜３００ミクロンである、請求項１５に記載の方法。
【請求項１７】
前記導電層が銅を含む、請求項１５に記載の方法。
【請求項１８】
少なくとも１つの前記ウィンドウが境界を有し、前記境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイをさらに備える、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、集積回路のパッケージ方法（packaging）の分野に関する。
【背景技術】
【０００２】
本発明は、米国出願番号１０／３４６２７７の出願の発明と関連する。
【０００３】
集積回路の製造では、極めて微細な回路を、フォトリソグラフィによって、ダイとも呼ばれるチップ上に配置する。チップ上の回路は、チップ面上の導電端子で終端し、この導電端子は、電源その他のチップに電気的に接続しなければならない。チップを保護し、かつ取り扱いを容易にするために、基板（substrate）および最終的に従来型のプリント回路ボード（board）に至る電気的な接続部にチップを接合する。チップ上の導電端子を接続するための１つの興味深い手段では、端子をチップ面全体にわたって分布させ、「Ｃ４」接続部のパターンで導電ペーストまたはハンダ・ボールによって回路基板に接続する。
【０００４】
いくつかの集積回路パッケージ方法の応用例では、少なくとも２つの集積回路チップがあり、それらの間の通信帯域すなわちビットレートが極めて高い。たとえば、高速プロセッサでは、しばしば、関連するメモリ・チップとの通信帯域が極めて高いことが求められる。２つ（またはそれ以上）のデバイス間のコスト効果が大きく帯域が高い相互接続部は、対向するＣ４パターンによってデバイスを積み重ね、極めて短いチップ間接続部を用いてそれらを垂直に電気的に相互接続することによって得られる。この手法により、長さが極めて短く安定したデバイス間相互接続部が確実に得られ、それによって、２つのデバイス間で、極めて広帯域かつ高速で低スキューのバスが可能になる。
【０００５】
チップを対向して積み重ねる場合、それらのデバイスに電力を効率的に分配し、組立ておよびテストの歩留まりを上げるのを容易にするために、通常、デバイス間にインターポーザ（interposer）が必要である。理想的には、このインターポーザは、デバイスに電力を十分に分配するのに必要な厚さ以上に厚くするべきではない。というのは、インターポーザが厚くなると、デバイス間のバスの相互接続長が長くなり、相互接続部の電気的な性能を事実上劣化させるからである。
【０００６】
インターポーザとして従来型のアルミナ・セラミック基板が試みられてきたが、アルミナ構造の電力面に使用する、遮蔽したタングステンまたはモリブデンあるいはその両方の網状導体パターン（screened crosshatched conductor pattern）は、比較的抵抗が大きい。そのため、効率的な電力分配を容易にするために設計上多数の電力面を用いなければならず、その結果、インターポーザが比較的厚くなる。モリブデンまたはタングステンの代わりに、導体層当たりの抵抗がかなり低く、したがって、インターポーザ構造をより薄くできる可能性がある銅ペーストを用いたガラス・セラミック構造も試みられてきた。しかし、ガラス・セラミック構造は、コストが高く入手しにくいので、多くの大規模な低コスト市場にはあまり望ましくない。
【０００７】
穿孔された剛体ＰＣＢ（プリント回路ボード）コアの上に、微細ピッチの薄い配線層を順に積層することに基づいて、低コストの有機基板を構築することにより、比較的低コストの手法が提示される。しかし、高帯域に合わせたほとんどのインターポーザ設計に必要なＣ４ピッチ間隔をサポートするように、高いコスト効果で剛体ＰＣＢを穿孔することは難しい。必要な垂直相互接続密度（たとえば、レーザ穿孔による密度）をサポートすることができる高性能ニッチ・アプリケーション、たとえばＩＢＭ社のＨｙｐｅｒＢＧＡ（登録商標）向けに、より精巧な多層有機構造が存在するが、一般に、こうした基板は、上記のセラミック基板よりもさらに高価である。
【０００８】
インターポーザとして、バンプ化した２ＭＬ（２つの金属層）フレックス回路を使用することができる。ここで用いるように、「２ＭＬフレックス回路」は、一般に約７５ミクロンよりも薄い中間絶縁層を有する回路を含む。ただし、バンプ化した２ＭＬフレックス回路には、集積回路ダイの位置に隣接してフレックス回路に接合したスティフナ（stiffener）が必要である。こうした構造で一般に使用する片面スティフナには、非平衡積層構造に反りが生じる傾向に打ち勝つのに十分な剛性がなければならない。このため、一般に、５００〜１０００ミクロンの範囲の厚さを有する高剛性金属スティフナ（highmodulus metal stiffener）が必要である。
【特許文献１】米国出願番号１０／３４６２７７
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、従来技術の上記欠点を克服することである。
【００１０】
本発明の別の目的は、対向する集積回路チップ間の極めて短いｚ次元の（z-dimension）相互接続部を提供することができる積層フレックス回路アセンブリを提供することである。
【００１１】
本発明の別の目的は、比較的薄い金属スティフナを必要とする積層フレックス回路アセンブリを提供することである。
【００１２】
本発明の別の目的は、チップ縁部とチップ・ウィンドウの境界の間隔を近接させることができる積層回路アセンブリを提供することである。
【００１３】
本発明の別の目的は、アセンブリに反りが生じる傾向を最小限に抑える積層回路アセンブリを提供することである。
【００１４】
本発明の特定の目的は、２ＭＬ回路層の両面上に配置した好ましくは銅製の比較的薄い面を使用した新規な平衡積層構造を伴うバンプ化した２ＭＬ（２つの金属層）フレックス回路技術を有する積層回路アセンブリ構造の基板およびこの積層回路アセンブリを構築する方法を用いることによって、これらの欠点を克服することである。
【課題を解決するための手段】
【００１５】
本発明の好ましい実施形態によれば、集積回路パッケージが提供される。この集積回路パッケージは、２つの金属層のバンプ回路と、バンプ回路の第１面上である厚さを有する第１粘着層と、ある厚さを有し、第１粘着層に接合される第１外部導電層と、バンプ回路の第２面上で第１粘着層の厚さとほぼ同じ厚さを有する第２粘着層とを備える。この好ましい実施形態は、第１外部導電層の厚さとほぼ同じ厚さを有し、第２粘着層に接合される第２外部導電層をさらに備える。
【００１６】
この実施形態の好ましい態様によれば、各外部導電層の厚さは、約２５ミクロン〜３００ミクロンである。
【００１７】
この実施形態の別の好ましい態様によれば、導電層は銅を含む。
【００１８】
この実施形態の別の好ましい態様によれば、少なくとも１つの第１および第２外部導電層は、それを貫通して画定され、集積回路のダイを受けるウィンドウを有する。
【００１９】
この実施形態の別の好ましい態様によれば、このウィンドウは境界を有し、この境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイをさらに備える。
【００２０】
本発明の好ましい実施形態によれば、集積回路パッケージが提供される。この集積回路パッケージは、第１面の中央部分上に複数のｚ次元バイアを有する２つの金属層のバンプ回路であって、これらバイアはそれぞれ、バイアのそれぞれの面上に、対向する集積回路のダイを相互接続する突出した（raised）ｚ次元相互接続バンプを有するバンプ回路と、バンプ回路の第１面上である厚さを有する第１粘着層と、ある厚さを有し、第１粘着層に接合する第１外部導電層と、バンプ回路の第２面上で第１粘着層の厚さとほぼ同じ厚さを有する第２粘着層とを備える。
【００２１】
この実施形態の好ましい態様によれば、各外部導電層の厚さは、約２５ミクロン〜３００ミクロンである。
【００２２】
この実施形態の別の好ましい態様によれば、導電層は銅を含む。
【００２３】
この実施形態の別の好ましい態様によれば、少なくとも１つの第１および第２外部導電層は、それを貫通して画定され、集積回路のダイを受けるウィンドウを有する。
【００２４】
この実施形態の別の好ましい態様によれば、このウィンドウは境界を有し、この境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイをさらに備える。
【００２５】
この実施形態の別の好ましい態様によれば、第１外部導電層は、それを貫通して画定され、第１集積回路のダイを受ける第１ウィンドウを有し、第２外部導電層は、それを貫通して画定され、第２集積回路のダイを受ける第２ウィンドウを有し、第１粘着層は、その中に画定され、第１ウィンドウの下に配設された、バンプ回路の第１面上の相互接続バンプの上部部分を露出させるのに十分な深さを有する第１キャビティを有し、第２外部導電層は、それを貫通して画定され、第２集積回路のダイを受ける第２ウィンドウを有する。さらに、第２粘着層は、その中に画定され、第２ウィンドウの下に配設された、バンプ回路の第２面上の相互接続バンプの上部部分を露出させるのに十分な深さを有する第２キャビティを有することが好ましい。
【００２６】
この実施形態の別の好ましい態様によれば、各外部導電層の厚さは、約２５ミクロン〜３００ミクロンである。
【００２７】
この実施形態の別の好ましい態様によれば、導電層は銅を含む。
【００２８】
この実施形態の別の好ましい態様によれば、少なくとも１つの第１および第２ウィンドウは、境界と、この境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイとを有する。
【００２９】
本発明の別の実施形態によれば、対向する第１および第２集積回路のダイをパッケージし、それらを、第１面の中央部分上で、それぞれの面上に対向する集積回路のダイを相互接続する突出したｚ次元相互接続バンプを有する複数のｚ次元バイアを含むインターポーザ型バンプ回路に電気的に相互接続する方法が提供される。この方法は、バンプ回路の第１面上に、ある厚さを有する第１粘着層を配置するステップと、第１粘着層に、ある厚さを有する第１外部導電層を接合するステップと、バンプ回路の第２面上に、第１粘着層の厚さとほぼ同じ厚さを有する第２粘着層を配置するステップと、第２粘着層に、第１外部導電層の厚さとほぼ同じ厚さを有する第２外部導電層を接合するステップとを含む。この好ましい実施形態は、第１集積回路のダイを受けるために、第１外部導電層を貫通して第１ウィンドウをエッチングするステップと、第２ウィンドウの下の第２粘着層中に、バンプ回路の第２面上の相互接続バンプの上部部分を露出させるのに十分な深さを有する第２キャビティをエッチングするステップと、第２集積回路のダイを受けるために、第２外部導電層を貫通して第２ウィンドウをエッチングするステップと、第１ウィンドウの下の第１粘着層中に、バンプ回路の第１面上の相互接続バンプの上部部分を露出させるのに十分な深さを有する第１キャビティをエッチングするステップとをさらに含む。この好ましい実施形態は、バンプ回路の中央部分の各面上の突出した相互接続バンプ上に導電ペーストまたはハンダを被着させるステップと、第１ウィンドウ中および突出した相互接続バンプ上に第１集積回路のダイを配置するステップと、第２ウィンドウ中および突出した相互接続バンプ上に第２集積回路のダイを配置するステップとをさらに含む。
【００３０】
この実施形態の別の好ましい態様によれば、各外部導電層の厚さは、約２５ミクロン〜３００ミクロンである。
【００３１】
この実施形態の別の好ましい態様によれば、導電層は銅を含む。
【００３２】
この実施形態の別の好ましい態様によれば、少なくとも１つの第１および第２ウィンドウは、境界と、この境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイとを有する。
【００３３】
本発明およびその利点をより完全に理解するために、次に、以下の「詳細な説明」を添付の図面と併せ参照する。
【発明を実施するための最良の形態】
【００３４】
本発明の上記その他の目的、特徴および利点は、同じ参照番号が同じ部品を表す添付の図面に示す本発明の好ましい実施形態についての以下のより詳細な説明から明らかであろう。
【００３５】
次に、図面に移り、詳細に参照する。最初に、図１に移ると、各回路層上の１つの代表的な突出バンプ６を示す２ＭＬバンプ回路層１が示されている。２ＭＬバンプ回路層すなわちアセンブリ１は、好ましくはポリイミドの中間絶縁基板２を有し、「フレックス」技術と称するタイプのものが好ましいが、必要条件ではない。絶縁基板２は、２５ミクロン以下と薄いことが好ましく、絶縁基板２のｚ次元で画定され、好ましくはレーザ、機械式穿孔その他の手段を用いて形成されたバイア１２を有する。バンプ６はほぼ対称であることが好ましく、それによって、長手方向（「ｘ次元」）に沿ったバンプ６の幅が、バンプ６の「ｙ次元」（たとえば、紙面に垂直）の幅とほぼ同じことが好ましいが、必要条件ではないことを理解されたい。
【００３６】
本発明の好ましい実施形態では、バンプ６の幅は、約１０〜１５０ミクロン、好ましくは、約２５ミクロン〜５０ミクロンである。ただし、バンプ６の幅は、所望どおりに狭くすることができ、その下限値は、回路の製造技術によってのみ制限されることに留意されたい。
【００３７】
次に、図２に移ると、絶縁粘着層１４ａおよび１４ｂを、バンプ回路層３ａと外部導電層１３ａの間およびバンプ回路層３ｂと外部導電層１３ｂの間に付着させるところが示されている。図３に示すように、外部導電層の一部が、相互接続することになる所望のバンプの位置のほぼ上になるように外部導電層を位置決めした後で、絶縁粘着層１４ａおよび１４ｂを介してバンプ回路上に外部層を積層する。この外部導電層は、同時に、あるいは互いに順々にバンプ回路上に積層することができることに留意されたい。絶縁粘着層１４ａおよび１４ｂはそれぞれ、ほぼ同じ厚さであることが好ましい。
【００３８】
上に重なる外部導電層１３ａおよび１３ｂはそれぞれ、ほぼ同じ厚さを有することが好ましく、これは、積層構造（lamination lay-up）を釣り合わせて、反りを最小限に抑えるために重要である。外部導電層１３ａおよび１３ｂは、厚さ約２５〜３００ミクロンの範囲で、好ましくは、厚さ約５０〜１５０ミクロン、最も好ましくは、厚さ約１２５ミクロンと比較的薄いことが好ましい。外部導電層１３ａおよび１３ｂは、熱伝導度が高い材料、最も好ましくは、経済的で熱伝導度が極めて高い銅金属から構成されることが好ましい。
【００３９】
次に、図４に移ると、バンプ回路層１と、バンプ回路層の上側および下側の面上に重なる外部導電層１３ａおよび１３ｂの断面図が、いくつかの製造ステップをとともに示されている。最初に、フォトレジスト７７を周知の方式で塗布する。次いで、フォトレジスト７７を、画像形成しない領域、すなわち、外部導電層１３ａおよび１３ｂ中に、チップ・ウィンドウ３４ａおよび３４ｂをエッチングすることになる領域以外の部分で画像形成する。所望の場合には、この時点で、回路トレース（circuit trace）または他のフィーチャあるいはその両方を導電層中の所望の位置で生成するのに必要なパターンで、外部導電層１３ａおよび１３ｂの画像形成を行うこともできる。第３に、フォトレジスト７７の画像形成を行わなかった領域を除去して、（図５に示す）ウィンドウ３４ａおよび３４ｂが形成されることになる位置で露光領域５９を生成する。所望の場合には、上記ステップは、上側および下側の外部導電層について同時に、あるいは順々に実施することができることに留意されたい。
【００４０】
図５に、後続のエッチング・ステップを示す。このステップでは、それぞれの外部導電層１３ａおよび１３ｂの、この時点で露光済みの画像形成を行わなかった領域をエッチング除去して粘着層を残す。所望の場合には、このステップは、各外部導電層について同時に、あるいは順々に実施することができることに留意されたい。
【００４１】
図６に、絶縁粘着層１４ａおよび１４ｂをプラズマ・エッチングで除去して、各粘着層１４ａおよび１４ｂ中にキャビティ７５を形成し、それによって、それぞれの面上の回路バンプ６の上面１６を露出させるステップを示す。次いで、下側の電力面について、このプロセスを繰り返す。所望の場合には、このステップは、上側および下側の外部導電層について同時に、あるいは順々に実施することができることに留意されたい。上側および下側の外部導電層１３ａおよび１３ｂ上のウィンドウ３４ａおよび３４ｂを同じサイズにする必要はないことにも留意されたい。
【００４２】
図６に示すように、次のステップで、２ＭＬ回路層１の両面上の回路バンプ６にハンダまたは導電ペースト５を塗布し、チップ・ダイ２５ａおよび２５ｂをそれぞれのチップ・ウィンドウ３４ａおよび３４ｂ内に配置し、塗布した導電ペーストまたはハンダ５で回路バンプ６をチップ・ダイの対応する相互接続パッドに接続する。平衡積層構造を用い、たとえば、２ＭＬ回路層１の両面上で外部導電層１３ａおよび１３ｂの厚さをほぼ同じにするので、ダイ２５ａおよび２５ｂとチップ・ウィンドウ３４ａおよび３４ｂの間の隙間を、約０．２５〜０．５ｍｍと極めて薄くすることができる。このように隙間を狭くすると、全体的なパッケージ・サイズが小さくなり、ダイと上に重なる外部導電層の間の熱伝導が最大になる。
【００４３】
本発明で平衡積層構造を用いると巧妙な相違が生じ、他の特徴および利点が容易に得られる。たとえば、片面スティフナに比べて厚さが相対的に薄いので、参照した米国出願番号１０／３４６２７７の出願発明で概略が述べられているように、コストのかかる外部導電層の精密穿孔を必要とせずに、高いコスト効果で上側および下側の導電層１３ａおよび１３ｂの導電材料をエッチングし、２ＭＬ高密度フレックス上のバンプ６に、精確な位置で電気的に相互接続することができる。
【００４４】
この方式で電力面を接続すると、デバイス間の超高帯域垂直相互接続部に最適な極めてコスト効果の高いインターポーザを設計・製作するのに必要なすべての配線密度および電力分配能力が得られる。
【００４５】
さらに、底部電力面を使用して、ＢＧＡハンダ・ボール領域の構造を厚くすることができる。（Ｃ４バンプ上で使用することができる約２５〜１００ミクロン程度のハンダ・ボールと異なり、ＢＧＡハンダ・ボールの直径は、約４００〜６００ミクロンの範囲である。）ウェハの裏面を過度に研磨することなくパッケージ内で隙間が得られ、それによって、インターポーザの底面上でデバイスの取付けが容易になるので、これは有利である。
【００４６】
両方の電力面で大部分の金属を残しておくと、直流電力の極めて良好な分配が容易に行え、微細ピッチの２ＭＬフレックス回路上で信号を分配するための良好な電気的参照面が得られ、構造上の機械的な完全性が維持される。
【００４７】
チップ相互接続領域におけるこの薄い２ＭＬフレックス回路は、おそらく、垂直相互接続部で生じ得る寄生インダクタンス、抵抗および容量を最小限に抑えるのに寄与する。このため、インターポーザを介してデバイスを相互接続するバスが、インターポーザにより生じる信号の劣化が非常に小さい状態で、極めて高速に動作することができる。
【００４８】
また、この２ＭＬフレックス構造により、電力が垂直相互接続領域のデバイスに効率的に分配・供給される。暫定的な見積もりでは、本発明の実施形態の例による両面に１８ミクロンの銅製の面を備えた２ＭＬフレックスは、３５ｍｍパッケージ中の３００ミクロンの電力および接地用Ｃ４アレイに、総直流抵抗１ミリオーム未満で、電力を供給できることが示されている。典型的な２ＭＬフレックス回路の中間絶縁層は、（〜２５ミクロンと）極めて薄い誘電体である。２ＭＬフレックス回路の一方の面から他方の面への信号の伝達では、移動する距離が極めて短く、それによって、優れた交流伝達を行うことができる。また、この薄い誘電体により、ほぼ固有の内在する容量（intrinsic, embedded capacitance）および極めて小さいインダクタンスが得られ、それによって、高周波数動作に必要な極めて小さい電力分配インピーダンスが得られる。暫定的な見積もりでは、３５ｍｍパッケージ構造において、極めて小さいインダクタンスで、約３〜５ｎＦの固有容量が得られることが示されている。インダクタンスおよびインピーダンスの標準値および個々の推定値は、この時点では得られていないが、このタイプのパッケージ構造の有効ループ・インダクタンス（loopinductance）は、控えめに見積もっても、２０ｐＨ未満になるはずであることが予想される。
【００４９】
図７に、厚さ約５００〜１０００ミクロンの範囲の値をとる厚い片面スティフナ７８を有する従来技術のフレックス・ベースのパッケージを示す。チップ８３の縁部に、アンダーフィル（underfill）８１を設ける。アンダーフィル８１のフィレット（fillet）８５により、ほぼ、デバイスとインターポーザ８７の間の相互接続の信頼性の完全さが決まる。フィレットの形状が乱れないようにするには、一般に、スティフナ７８の縁部が、チップ８３の縁部から１〜３ｍｍ離れて後退していなければならない。
【００５０】
次に、図８を参照すると、本発明の場合と同様に、比較的薄い外部導電層１３ａおよび１３ｂを使用することによって、アンダーフィル８２のフィレット８６の形成を乱すことなく、チップ・ウィンドウ３４ａおよび３４ｂの縁部に極めて近接して、約０．２５〜０．５０ｍｍ以内でチップ２５ａおよび２５ｂを配置することができる。これは、厚い片面スティフナを備えた従来型のフレックス・ベースのパッケージでは、スティフナの縁部が、アンダーフィル・フィレットの形成を乱すので不可能である。何らかのタイプの電気的接続を容易にするのに十分な程度に厚いスティフナをエッチングすることが可能な場合でさえ、ダイに対する相対的なスティフナ縁部の位置により、設計の有用性および電気的性能の向上が制限されるであろう。
【００５１】
また、本発明の配置による本来の熱効率により、（１〜１０Ｗという）比較的小電力のデバイスの場合、主にパッケージとボードの間の界面を通して、容易に効率的な冷却を行うことができる。このパッケージ構造により、比較的大電力のデバイス・パッケージにおける片面のヒートシンク化も容易になる。これにより、ボード・レベルの組立てにおいて最も低コストの代替構成が可能になり、特殊な設計およびボード・レベルでの組立て上の実務慣行を行う必要がなくなる。
【００５２】
まとめると、本発明により、フレックスの両面に比較的薄い電力面を備えた平衡積層構造において、高密度２ＭＬフレックス・テープ回路（tape circuit）層の新規な構造を使用することによって、チップ間のコスト効果の高い垂直相互接続部を提供する新しいパッケージ構造が提案される。このパッケージにより、パッケージ中のデバイス間の極めて高速な垂直相互接続部を可能にする非常に薄いインターポーザが提供される。さらに、このパッケージ構造により、交流および直流電力が、垂直相互接続で効率的にデバイスに分配される。また、このパッケージは、主に銅で構築されており、非熱伝導性界面がほとんどないので、極めて熱効率もよく、（１０ワット以下の）小電力デバイス用の熱放散主経路として、また、ヒートシンクが必要な比較的大電力のデバイス・パッケージの効果的な２次熱放散経路として、パッケージが搭載されたボードを通した熱放散も容易にする。性能が高くなることに加えて、インターポーザに低コストの有機基板を好ましく使用すると、（アルミナおよびガラス・セラミックの）セラミックおよびＩＢＭ社のＨｙｐｅｒＢＧＡ（登録商標）などのより精巧な有機積層体を含む代替インターポーザによる解決方法に比べてコスト上の利点が得られる。
【００５３】
この平衡積層構造回路アセンブリは、２つのチップが対向してパッケージされる場合に特に有用であるが、本発明は、単一のチップがバンプ回路層に搭載される場合にも有益である。この構造は、１つのチップ・ウィンドウ３４ａまたは３４ｂしか必要でない点を除き、同じものとすることが好ましいであろう。
【００５４】
本発明の真の趣旨から逸脱することなく、本発明の好ましい実施形態に様々な改変および変更を加えることができることが、上記の説明から理解されよう。この説明は、単なる例であり、限定的な意味に解釈すべきではない。本発明の範囲は、添付の特許請求の範囲の表現によってのみ限定される。
【００５５】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００５６】
（１）２つの金属層のバンプ回路と、
前記バンプ回路の第１面上である厚さを有する第１粘着層と、
ある厚さを有し、前記第１粘着層に接合する第１外部導電層と、
前記バンプ回路の第２面上で前記第１粘着層の厚さとほぼ同じ厚さを有する第２粘着層と、
前記第１外部導電層の厚さとほぼ同じ厚さを有し、前記第２粘着層に接合する第２外部導電層とを備える、集積回路パッケージ。
（２）各外部導電層の厚さが、約２５ミクロン〜３００ミクロンである、上記（１）に記載の集積回路パッケージ。
（３）前記導電層が銅を含む、上記（１）に記載の集積回路パッケージ。
（４）少なくとも１つの前記第１および第２外部導電層が、それを貫通して画定され、集積回路のダイを受けるウィンドウを有する、上記（１）に記載の集積回路パッケージ。
（５）前記ウィンドウが境界を有し、前記境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイをさらに備える、上記（４）に記載の集積回路パッケージ。
（６）第１面の中央部分上に、複数のｚ次元バイアを有する２つの金属層のバンプ回路であって、前記バイアがそれぞれ、前記バイアのそれぞれの面上に、対向する集積回路のダイを相互接続する突出したｚ次元相互接続バンプを有するバンプ回路と、
前記バンプ回路の前記第１面上である厚さを有する第１粘着層と、
ある厚さを有し、前記第１粘着層に接合する第１外部導電層と、
前記バンプ回路の第２面上で前記第１粘着層の厚さとほぼ同じ厚さを有する第２粘着層とを備える、集積回路パッケージ。
（７）各外部導電層の厚さが、約２５ミクロン〜３００ミクロンである、上記（６）に記載の集積回路パッケージ。
（８）前記導電層が銅を含む、上記（６）に記載の集積回路パッケージ。
（９）少なくとも１つの前記第１および第２外部導電層が、それを貫通して画定され、集積回路のダイを受けるウィンドウを有する、上記（６）に記載の集積回路パッケージ。
（１０）前記ウィンドウが境界を有し、前記境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイをさらに備える、上記（９）に記載の集積回路パッケージ。
（１１）前記第１外部導電層が、それを貫通して画定され、第１集積回路のダイを受ける第１ウィンドウを有し、前記第２外部導電層が、それを貫通して画定され、第２集積回路のダイを受ける第２ウィンドウを有し、
前記第１粘着層が、その中に画定され、前記第１ウィンドウの下に配設された、前記バンプ回路の前記第１面上の前記相互接続バンプの上部部分を露出させるのに十分な深さを有する第１キャビティを備え、
前記第２外部導電層が、それを貫通して画定され、第２集積回路のダイを受ける第２ウィンドウを有し、
前記第２粘着層が、その中に画定され、前記第２ウィンドウの下に配設された、前記バンプ回路の前記第２面上の前記相互接続バンプの上部部分を露出させるのに十分な深さを有する第２キャビティを備える、上記（６）に記載の集積回路パッケージ。
（１２）各外部導電層の厚さが、約２５ミクロン〜３００ミクロンである、上記（１１）に記載の集積回路パッケージ。
（１３）前記導電層が銅を含む、上記（１１）に記載の集積回路パッケージ。
（１４）少なくとも１つの前記第１および第２ウィンドウが、境界と、前記境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイとを有する、上記（１１）に記載の集積回路パッケージ。
（１５）対向する第１および第２集積回路のダイをパッケージし、それらを、第１面の中央部分上で、それぞれの面上に対向する集積回路のダイを相互接続する突出したｚ次元相互接続バンプを有する複数のｚ次元バイアを含むインターポーザ型バンプ回路に電気的に相互接続する方法であって、
前記バンプ回路の前記第１面上に、ある厚さを有する第１粘着層を配置するステップと、
前記バンプ回路の第２面上に、前記第１粘着層の厚さとほぼ同じ厚さを有する第２粘着層を配置するステップと、
前記第１粘着層に、ある厚さを有する第１外部導電層を接合するステップと、
前記第２粘着層に、前記第１外部導電層の厚さとほぼ同じ厚さを有する第２外部導電層を接合するステップと、
前記第１集積回路のダイを受けるために、前記第１外部導電層を貫通して第１ウィンドウをエッチングするステップと、
前記第２集積回路のダイを受けるために、前記第２外部導電層を貫通して第２ウィンドウをエッチングするステップと、
前記第１ウィンドウの下の前記第１粘着層中に、前記バンプ回路の前記第１面上の前記相互接続バンプの上部部分を露出させるのに十分な深さを有する第１キャビティをエッチングするステップと、前記第１ウィンドウの下の前記第１粘着層中に、前記バンプ回路の前記第１面上の前記相互接続バンプの上部部分を露出させるのに十分な深さを有する第１キャビティをエッチングするステップと、
前記第１および第２集積回路のダイのＣ４部位上または前記第１および第２集積回路のダイにそれぞれ対向する前記バンプ回路の前記中央部分の前記突出した相互接続バンプ上あるいはその両方の上に導電ペーストまたはハンダを被着させるステップと、
前記第１ウィンドウ中および前記突出した相互接続バンプ上に前記第１集積回路のダイを配置するステップと、
前記第２ウィンドウ中および前記突出した相互接続バンプ上に前記第２集積回路のダイを配置するステップと含む、方法。
（１６）各外部導電層の厚さが、約２５ミクロン〜３００ミクロンである、上記（１５）に記載の方法。
（１７）前記導電層が銅を含む、上記（１５）に記載の方法。
（１８）少なくとも１つの前記ウィンドウが境界を有し、前記境界から約０．５ｍｍよりも近接して位置する縁部を有する集積回路のダイをさらに備える、上記（１５）に記載の方法。
【図面の簡単な説明】
【００５７】
【図１】それぞれの各端部に突出バンプを有する複数のバイアの配置を示す、本発明で使用可能な２ＭＬ（２つの金属層）バンプ回路の断面図である。
【図２】本発明で使用する積層回路の構築の第１ステップを示す、２ＭＬバンプ回路の上側および下側の面上に導電電力面を備え、バンプ回路と電力面の間に絶縁粘着層を備えた図１に示す２ＭＬバンプ回路の断面図である。
【図３】本発明で使用する積層回路の構築の後続の積層化ステップを示す、図２に示す２ＭＬバンプ回路およびその上側および下側の面上の導電層の断面図である。
【図４】フォトレジストを塗布するステップと、画像形成を行い、チップ・ウィンドウの構築に際して画像形成を行わないフォトレジストを、各電力面を貫通して除去するステップとを示す、図３に示す２ＭＬバンプ回路およびその上側および下側の面上の積層導電層の断面図である。
【図５】２ＭＬバンプ回路の各面上の電力面で、それぞれのウィンドウをエッチングする後続のステップを示す、図４に示す２ＭＬバンプ回路およびその上側および下側の面上の積層導電層の断面図である。
【図６】それぞれのウィンドウの下の粘着層をエッチング除去して、それぞれのバンプの上面を露出させる後続のステップを示す、図５に示す２ＭＬバンプ回路およびその上側および下側の面上の積層電力面の断面図である。
【図７】厚い片面スティフナを使用しているところを示す、従来技術によるフレックス技術を使用した集積回路パッケージの簡略化した断面図である。
【図８】積層外部導電層中に形成したウィンドウ中のチップ位置を示す、本発明の好ましい実施形態による２ＭＬバンプ回路アセンブリの簡略化した断面図である。
【符号の説明】
【００５８】
１  ２ＭＬバンプ回路層、２ＭＬバンプ回路アセンブリ
２  中間絶縁基板
３ａ、３ｂ  バンプ回路層
５  ハンダ、導電ペースト
６  突出バンプ
１２  バイア
１３ａ、１３ｂ  外部導電層
１４ａ、１４ｂ  絶縁粘着層
１６  上面
２５ａ、２５ｂ  チップ・ダイ
３４ａ、３４ｂ  チップ・ウィンドウ
５９  露光領域
７５  キャビティ
７７  フォトレジスト
７８  スティフナ
８１、８２  アンダーフィル
８３  チップ
８５、８６  フィレット
８７  インターポーザ
【図１】
2004221583.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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