(57)【要約】【課題】回路組立体に組み込まれた回路部品間で伝送される信号の品質の劣化を小さく抑えることができる半導体集積回路を提供する。【解決手段】半導体集積回路１０に備えられた半導体チップ１１上にボルテージフォロア構成されたオペアンプ１１＿１，１１＿２を搭載し、半導体集積回路２０に備えられた半導体チップ２１上にボルテージフォロア構成されたオペアンプ２１＿１を搭載するとともに、配線３１を有する基板３０を備えた回路組立体１において、オペアンプ１１＿１の出力端子１１＿１ｃとマイナス入力端子１１＿１ａをインピーダンス素子１２，１３，配線３２を経由して戻るルートにより接続するとともに、出力端子１１＿１ｃをオペアンプ１１＿２のプラス入力端子１１＿２ａに接続した。【選択図】        図１
2004221975.tif 000002
【特許請求の範囲】
【請求項１】
ボルテージフォロアとして構成され外部に向けて信号を送出する第１の演算増幅器が搭載された半導体集積回路において、
出力端子とマイナス入力端子が一旦基板上の配線を経由して戻るルートにより接続されるとともに該出力端子が前記第１の演算増幅器のプラス入力端子に接続されてなる第２の演算増幅器が搭載されたものであることを特徴とする半導体集積回路。
【請求項２】
前記第２の演算増幅器の出力端子とマイナス入力端子は、前記第１の演算増幅器の出力端子と伝送先の半導体集積回路の入力端子との間のインピーダンスと同一のインピーダンスを介在させて接続されたものであることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、回路部品間で信号を伝送する回路組立体に組み込まれる半導体集積回路に関する。
【０００２】
【従来の技術】
電子機器には、回路部品である複数の半導体集積回路と、それら半導体集積回路が搭載され各半導体集積回路間で信号を伝送する配線を有する基板を備えた回路組立体が組み込まれている。このような回路組立体では、各半導体集積回路間で伝送される信号の品質の劣化を防止するための工夫が行なわれている。
【０００３】
図２は、従来の回路組立体の構成を示す図である。
【０００４】
図２に示す回路組立体１００には、同じ形状のパッケージを有する半導体集積回路１１０および半導体集積回路１２０と、それら半導体集積回路１１０および半導体集積回路１２０が搭載された基板１３０が備えられている。基板１３０は、半導体集積回路１１０からの信号を半導体集積回路１２０に伝送する配線１３１を有する。
【０００５】
半導体集積回路１１０は、半導体チップ１１１およびインピーダンス素子（Ｚ１）１１２を有する。ここで、インピーダンス素子１１２は、半導体集積回路１１０に存在するリードフレームやボンディングワイヤ等の配線素子に寄生する抵抗成分・容量成分・インダクタンス成分からなる。又、半導体集積回路１２０は、半導体チップ１２１およびインピーダンス素子（Ｚ２）１２２を有する。インピーダンス素子１２２は、半導体集積回路１２０に存在するリードフレームやボンディングワイヤ等の配線素子に寄生する抵抗成分・容量成分・インダクタンス成分からなる。
【０００６】
半導体チップ１１１には、マイナス入力端子１１１＿１ｂと出力端子１１１＿１ｃが接続されたボルテージフォロア構成されてなる演算増幅器（以下、オペアンプと称する）１１１＿１が備えられている。オペアンプ１１１＿１のプラス入力端子１１１＿１ａには、半導体チップ１１１の図示しない回路素子からの信号が入力される。
【０００７】
又、半導体チップ１２１には、マイナス入力端子１２１＿１ｂと出力端子１２１＿１ｃが接続されたボルテージフォロア構成されてなるオペアンプ１２１＿１が備えられている。オペアンプ１２１＿１のプラス入力端子１２１＿１ａには、上記オペアンプ１１１＿１からの信号がインピーダンス素子１１２，配線１３１，インピーダンス素子１２２を経由して入力される。
【０００８】
このように構成された回路組立体１００では、半導体チップ１１１に備えられボルテージフォロア構成されたオペアンプ１１１＿１のプラス入力端子１２１＿１ａに入力されたノードＡにおける信号の電圧レベルと同じ電圧レベルの信号が出力端子１２１＿１ｃであるノードＢから出力される。ここで、半導体チップ１１１に備えられたオペアンプ１１１＿１の出力インピーダンスは比較的小さく、一方半導体チップ１２１に備えられたオペアンプ１２１＿１の入力インピーダンスは比較的大きい。このため、半導体チップ１１１のノードＡにおける信号を半導体チップ１２１のノードＢに伝送するにあたり、半導体チップ１１１，１２１間に存在するリードフレームやボンディングワイヤ等を模擬したインピーダンス素子１１２，１２２および配線１３１の寄生容量等による信号の品質の劣化を抑えることができる。
【０００９】
また、電源電圧の全範囲における入出力特性の直線性が改善された、ボルテージフォロア構成されてなるオペアンプも提案されている（特許文献１参照）。このようなオペアンプを採用して信号の品質の劣化を抑えることもできる。
【００１０】
【特許文献１】
特開平１１−２７０６３号公報
【００１１】
【発明が解決しようとする課題】
しかし、上述した図２に示す回路組立体１００では、半導体集積回路１１０のノードＡにおける信号を、半導体集積回路１２０のノードＢに伝送するにあたり、インピーダンス素子１１２までは、そのノードＡにおける信号の全周波数帯域において周波数成分をさほど減衰させずに伝送することができるものの、半導体チップ１２１に伝送されるまでにはインピーダンス素子１１２，１２２および配線１３１による影響を受けて、信号の高周波数帯域における周波数成分が減衰するという問題がある。具体的には、半導体チップ１１１，１２１間に寄生する抵抗成分・容量成分・インダクタンス成分によって、ノードＡにおける信号の立ち上がり部分や立ち下がり部分よりも、ノードＢにおける信号の立ち上がり部分や立ち下がり部分のほうが鈍る等の現象が発生する。尚、上記特許文献１に提案された技術を採用した場合であっても同様である。従って、半導体集積回路１１０，１２０間、即ち回路部品間で伝送される信号の品質が劣化するという問題がある。
【００１２】
本発明は、上記事情に鑑み、回路組立体に組み込まれた回路部品間で伝送される信号の品質の劣化を小さく抑えることができる半導体集積回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成する本発明の半導体集積回路は、
ボルテージフォロアとして構成され外部に向けて信号を送出する第１の演算増幅器が搭載された半導体集積回路において、
出力端子とマイナス入力端子が一旦基板上の配線を経由して戻るルートにより接続されるとともに、その出力端子が上記第１の演算増幅器のプラス入力端子に接続されてなる第２の演算増幅器が搭載されたものであることを特徴とする。
【００１４】
本発明の半導体集積回路は、出力端子とマイナス入力端子が一旦基板上の配線を経由して戻るルートにより接続されるとともにその出力端子が、ボルテージフォロア構成されて外部に向けて信号を送出する第１の演算増幅器のプラス入力端子に接続されてなる構成であるため、回路部品間で信号を伝送するにあたり、それら回路部品間におけるインピーダンスが、上記ルートで模擬されるインピーダンスにより相殺される。従って、回路部品間に寄生する抵抗成分・容量成分・インダクタンス成分に起因する信号の品質の劣化を小さく抑えることができる。
【００１５】
ここで、上記第２の演算増幅器の出力端子とマイナス入力端子は、上記第１の演算増幅器の出力端子と伝送先の半導体集積回路の入力端子との間のインピーダンスと同一のインピーダンスを介在させて接続されたものであることが好ましい。
【００１６】
このようにすると、回路部品間におけるインピーダンスを十分に相殺することができる。従って、回路部品間に寄生する抵抗成分・容量成分・インダクタンス成分に起因する信号の品質の劣化をさらに小さく抑えることができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００１８】
図１は、本発明の半導体集積回路の一実施形態を示す図である。
【００１９】
図１に示す回路組立体１には、同じ形状のパッケージを有する半導体集積回路１０および半導体集積回路２０と、それら半導体集積回路１０および半導体集積回路２０が搭載された基板３０が備えられている。基板３０は、配線３１，３２を有する。
【００２０】
半導体集積回路１０は、半導体チップ１１およびインピーダンス素子（Ｚ１）１２，インピーダンス素子（Ｚ２）１３，インピーダンス素子（Ｚ３）１４を有する。ここで、インピーダンス素子１２，１３，１４は、半導体集積回路１０に存在するリードフレームやボンディングワイヤ等に寄生する抵抗成分・容量成分・インダクタンス成分からなる。半導体チップ１１には、オペアンプ１１＿１，１１＿２が搭載されている。
【００２１】
一方、半導体集積回路２０は、半導体チップ２１およびインピーダンス素子（Ｚ４）２２を有する。インピーダンス素子２２は、半導体集積回路２０に存在するリードフレームやボンディングワイヤ等に寄生する抵抗成分・容量成分・インダクタンス成分からなる。半導体チップ２１には、オペアンプ２１＿１が搭載されている。
【００２２】
ここで、オペアンプ１１＿２，１１＿１が、それぞれ、本発明にいう第１，第２の演算増幅器の一例に相当する。
【００２３】
オペアンプ１１＿２は、マイナス入力端子１１＿２ｂと出力端子１１＿２ｃが接続されたボルテージフォロア構成されてなるオペアンプであり、半導体集積回路２０に向けて信号を送出する。
【００２４】
また、オペアンプ２１＿１は、マイナス入力端子２１＿１ｂと出力端子２１＿１ｃが接続されてボルテージフォロア構成されてなるオペアンプであり、上記オペアンプ１１＿２から送出された信号を受信する。
【００２５】
さらに、オペアンプ１１＿１は、出力端子１１＿１ｃとマイナス入力端子１１＿１ｂが一旦基板３０上の配線３２を経由して戻るルートにより接続されるとともに、出力端子１１＿１ｃがオペアンプ１１＿２のプラス入力端子１１＿２ａに接続されたボルテージフォロア構成されてなるオペアンプである。具体的には、オペアンプ１１＿１の出力端子１１＿１ｃとマイナス入力端子１１＿１ｂは、インピーダンス素子１４，配線３１，インピーダンス素子２２と同一のインピーダンスであるインピーダンス素子１３，配線３２，インピーダンス素子１２を介在させて接続されている。このため、信号ノードＡにおける信号をノードＢに伝送するにあたり、半導体チップ１１，２１間におけるインピーダンス素子１４，配線３１，インピーダンス素子２２のインピーダンスが、インピーダンス素子１２，配線３２，インピーダンス素子１３のインピーダンスにより相殺される。従って、本実施形態の回路組立体１では、半導体チップ１１，２１間に寄生する抵抗成分・容量成分・インダクタンス成分によって、ノードＡにおける信号の高周波数帯域における周波数成分が減衰するという現象が抑えられる。このため、信号の全周波数帯域において周波数成分をさほど減衰させずに伝送することができる。従って、インピーダンス素子１４，２２，配線３１に起因する信号の品質の劣化を小さく抑えることができる。以下、詳細に説明する。
【００２６】
ここでは、各配線素子であるインピーダンス素子１２，１３，１４，２２を、４端子網のパラメータＦ１，Ｆ２，Ｆ３，Ｆ４として表わす。これらパラメータＦ１，Ｆ２，Ｆ３，Ｆ４は、同じ特性をもつものとする。
【００２７】
また、オペアンプ１１＿１のプラス入力端子１１＿１ａの電圧，マイナス入力端子１１＿１ｂの電圧，出力端子１１＿１ｃの電圧，出力端子１１＿１ｃの電流をＶ１ｐ，Ｖ１ｎ，Ｖ１ｏ，Ｉ１ｏとする。同様に、オペアンプ１１＿２のプラス入力端子１１＿２ａの電圧，マイナス入力端子１１＿２ｂの電圧，出力端子１１＿２ｃの電圧，出力端子１１＿２ｃの電流をＶ２ｐ，Ｖ２ｎ，Ｖ２ｏ，Ｉ２ｏとし、オペアンプ２１＿１のプラス入力端子２１＿１ａの電圧，マイナス入力端子２１＿１ｂの電圧，出力端子２１＿１ｃの電圧，出力端子２１＿１ｃの電流をＶ３ｐ，Ｖ３ｎ，Ｖ３ｏ，Ｉ３ｏとする。
【００２８】
オペアンプ１１＿１に関しては、以下の式（１），（２）が成り立つ。
【００２９】
【数１】
2004221975.tif 000003
【００３０】
また、オペアンプ１１＿２に関しては、以下の式（３）が成り立つ。
【００３１】
【数２】
2004221975.tif 000004
【００３２】
上式（３）の電流項のみに着目すると、Ｉ２ｏはＦ４，Ｆ３およびＶ２ｏにより一意に求められる。
【００３３】
ここで、各配線素子であるインピーダンス素子１２，１３，１４，２２は同じ特性をもつことから、
Ｆ３＝Ｆ２，Ｆ４＝Ｆ１…（４）
オペアンプ１１＿２は、ボルテージフォロアとして負帰還がかかっているため、
Ｖ２ｏ＝Ｖ２ｐ＝Ｖ１ｏ…（５）
これらより、電流については式（１）と式（３）は等しくなるため、
Ｉ２ｏ＝Ｉ１ｏ…（６）
となる。
【００３４】
従って、式（２），式（４），式（５），式（６）より、
【００３５】
【数３】
2004221975.tif 000005
【００３６】
となる。
【００３７】
ここで、オペアンプ１１＿１には負帰還がかかっているため、
Ｖ１ｎ＝Ｖ１ｐ…（８）
となる。
【００３８】
さらに、オペアンプ２１＿１はボルテージフォロアとして動作するため、
【００３９】
【数４】
2004221975.tif 000006
【００４０】
となる。
【００４１】
以上より、オペアンプ１１＿１のプラス入力端子１１＿１ａに入力されたノードＡにおける電圧信号と同じ電圧信号を、オペアンプ２１＿１の出力端子２１＿１ｃであるノードＢから得ることができる。従って、半導体チップ１１，２１間における配線素子であるインピーダンス素子１４，２２，配線３１に起因する信号の品質の劣化を小さく抑えることができる。
【００４２】
尚、本実施形態では、回路部品として、同じ形状のパッケージを有する半導体集積回路を基板に搭載し、それら半導体集積回路間で信号を伝送する例で説明したが、これに限られるものではなく、同じボンディングワイヤ（同じ長さと同じ材料）により基板上に接続した半導体チップ間で信号を伝送する技術に本発明を適用してもよい。
【００４３】
【発明の効果】
以上説明したように、本発明の半導体集積回路によれば、回路部品間で伝送される信号の品質の劣化を小さく抑えることができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の一実施形態を示す図である。
【図２】従来の半導体集積回路の構成を示す図である。
【符号の説明】
１  回路組立体
１０，２０  半導体集積回路
１１，２１  半導体チップ
１２，１３，１４，２２  インピーダンス素子
１１＿１，１１＿２，２１＿１  オペアンプ
１１＿１ａ，１１＿２ａ，２１＿１ａ  プラス入力端子
１１＿１ｂ，１１＿２ｂ，２１＿１ｂ  マイナス入力端子
１１＿１ｃ，１１＿２ｃ，２１＿１ｃ  出力端子
３０  基板
３１，３２，１３１  配線
【図１】
2004221975.tif 000007
【図２】
2004221975.tif 000008