(57)【要約】【課題】無駄な電力の消費が抑えられた同期式メモリを提供する。【解決手段】フリップフロップ１２＿１１，１２＿１２，１２＿１３に直前に入力されたアドレス信号Ａ１０，Ａ１１，Ａ１２と、今回入力されたフリップフロップ１１＿１，１１＿２，１１＿３からのアドレス信号Ａ２０，Ａ２１，Ａ２２とを、エクスクルーシブ・オアゲート１２＿２１，１２＿２２，１２＿２３で比較し、一致している場合はノードａｔｒａｎの電位を‘Ｈ’レベルにして制御部６０でデータの読出しを禁止する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
クロックに同期してデータの書き込み及び読み出しを行なう同期式メモリにおいて、
直前に入力されたアドレス信号と今回入力されたアドレス信号とが一致しているか否かを判定するアドレス一致判定部と、
データ読出モードにあるときに、前記アドレス一致判定部により直前のアドレス信号と今回のアドレス信号が一致しているか否かに応じて、データの読出しを禁止するか又は許可するデータ読出許否制御部とを備えたことを特徴とする同期式メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロックに同期してデータの書き込み及び読み出しを行なう同期式メモリに関する。
【０００２】
【従来の技術】
従来より、ＣＰＵ等に搭載されるキャッシュメモリや、ゲートアレイ，スタンダードセル，エンベディドアレイ等のＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）に搭載されるメモリには、タイミングの扱いが容易な同期式メモリが広く使用されている。このような同期式メモリとして、例えば、ビット線間のクロストークによる読出時間の遅延の防止が図られた同期式メモリが提案されている（特許文献１参照）。
【０００３】
【特許文献１】
特開平１０−２６９７７９号公報
【０００４】
【発明が解決しようとする課題】
従来の同期式メモリは、クロックに同期して、アドレスに書き込まれているデータの読出しを行なうデータ読出モードにあるときに、外部から新たなアドレスが入力されないような、その同期式メモリを使用していない状態にあっても、そのクロックに同期して主要構成要素であるビット線，ビット線バーからなるビット線対の充放電やワード線の活性化等が行なわれるため、無駄に電力が消費されるという問題がある。
【０００５】
本発明は、上記事情に鑑み、無駄な電力の消費が抑えられた同期式メモリを提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成する本発明の同期式メモリは、クロックに同期してデータの書き込み及び読み出しを行なう同期式メモリにおいて、
直前に入力されたアドレス信号と今回入力されたアドレス信号とが一致しているか否かを判定するアドレス一致判定部と、
データ読出モードにあるときに、上記アドレス一致判定部により直前のアドレス信号と今回のアドレス信号が一致しているか否かに応じて、データの読出しを禁止するか又は許可するデータ読出許否制御部とを備えたことを特徴とする。
【０００７】
本発明の同期式メモリは、データ読出モードにあるときに、直前のアドレス信号と今回のアドレス信号が一致している場合は、データの読出しを禁止するものであるため、データ読出モードにおいて、アドレスが変化しない場合はクロックに同期してビット線対の充放電やワード線の活性化等が行なわれることはなく、従って無駄に電力が消費されることが防止される。
【０００８】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【０００９】
図１は、本発明の一実施形態の同期式メモリの構成を示すブロック図である。
【００１０】
図１に示す同期式メモリ１は、アドレス信号Ａが変更自在に入力され、クロックＣＬＫに同期してアドレスＡへのデータの書き込み又はアドレスＡに書き込まれているデータの読み出しを行なう同期式メモリであり、この同期式メモリ１には、アドレスラッチ部１０と、プリデコーダ部２０と、ワード駆動部３０と、メモリセルアレイ部４０と、センスアンプ＆書込駆動部５０と、制御部６０とが備えられている。
【００１１】
アドレスラッチ部１０は、入力されたアドレス信号ＡをクロックＣＬＫの立ち上がりエッジで取り込んでプリデコーダ部２０に向けて出力する。尚、詳細は後述するが、このアドレスラッチ部１０には、直前に入力されたアドレス信号Ａと今回入力されたアドレス信号Ａとが一致しているか否かを判定するアドレス一致判定部が備えられている。
【００１２】
プリデコーダ部２０は、アドレスラッチ部１０からのアドレス信号Ａを入力しデコードしてワード駆動部３０に出力する。
【００１３】
ワード駆動部３０は、プリデコーダ部２０でデコードされた信号により選択されたワード線を活性化する。
【００１４】
メモリセルアレイ部４０には、図示しない各ワード線と各ビット線対との各交点に各メモリセルが備えられている。
【００１５】
センスアンプ＆書込駆動部５０には、活性化されたワード線に対応するメモリセルの記憶内容に応じてビット線対に表れる電位差を検出してそのメモリセルの記憶内容を出力データＤＯとして読み出すセンスアンプと、外部から入力された入力データＤＩの論理に応じた信号をビット線対にのせて活性化されたワード線に対応するメモリセルに記憶内容を書き込む書込駆動部とが備えられている。
【００１６】
制御部６０は、本発明にいうデータ読出許否制御部の一例に相当し、データ読出モードにあるときに、後述するアドレス一致判定部により直前のアドレス信号Ａと今回のアドレス信号Ａが一致しているか否かに応じて、それぞれ、データの読出しを禁止するか、又は許可する。
【００１７】
図２は、図１に示すアドレスラッチ部の回路の一例を示す図である。
【００１８】
図２に示すアドレスラッチ部１０には、フリップフロップ１１＿１，１１＿２，１１＿３と、アドレス一致判定部１２とが備えられている。アドレス一致判定部１２には、フリップフロップ１２＿１１，１２＿１２，１２＿１３と、エクスクルーシブ・オアゲート１２＿２１，１２＿２２，１２＿２３と、ＮＭＯＳトランジスタ１２＿３１，１２＿３２，１２＿３３と、ＰＭＯＳトランジスタ１２＿４１とが備えられている。
【００１９】
このアドレスラッチ部１０には、アドレス信号Ａを構成する０ビット目の信号Ａ（０），１ビット目の信号Ａ（１），２ビット目の信号Ａ（２）として、最初に信号Ａ１０，Ａ１１，Ａ１２（本発明にいう直前に入力されたアドレス信号に相当）が入力され、次いで信号Ａ２０，Ａ２１，Ａ２２（本発明にいう今回入力されたアドレス信号に相当）が入力されるものとする。
【００２０】
先ず、信号Ａ（０），Ａ（１），Ａ（２）として、それぞれ信号Ａ１０，Ａ１１，Ａ１２が入力される。フリップフロップ１１＿１，１１＿２，１１＿３は、１つ目のクロックＣＬＫの立ち上がりエッジで、これら信号Ａ１０，Ａ１１，Ａ１２を取り込んで、フリップフロップ１２＿１１，１２＿１２，１２＿１３およびエクスクルーシブ・オアゲート１２＿２１，１２＿２２，１２＿２３に向けて出力する。
【００２１】
次いで、信号Ａ（０），Ａ（１），Ａ（２）として、信号Ａ２０，Ａ２１，Ａ２２が入力される。フリップフロップ１１＿１，１１＿２，１１＿３は、２つ目のクロックＣＬＫの立ち上がりエッジで、これら信号Ａ２０，Ａ２１，Ａ２２を取り込んで、フリップフロップ１２＿１１，１２＿１２，１２＿１３およびエクスクルーシブ・オアゲート１２＿２１，１２＿２２，１２＿２３に向けて出力する。一方、フリップフロップ１２＿１１，１２＿１２，１２＿１３には、信号Ａ１０，Ａ１１，Ａ１２が入力されているため、これらフリップフロップは、２つ目のクロックＣＬＫの立ち上がりエッジで、それら信号Ａ１０，Ａ１１，Ａ１２を取り込んで、エクスクルーシブ・オアゲート１２＿２１，１２＿２２，１２＿２３に向けて出力する。
【００２２】
このようにして、エクスクルーシブ・オアゲート１２＿２１，１２＿２２，１２＿２３には、直前に入力されたアドレス信号Ａ１０，Ａ１１，Ａ１２と今回入力されたアドレス信号Ａ２０，Ａ２１，Ａ２２とが入力される。エクスクルーシブ・オアゲート１２＿２１，１２＿２２，１２＿２３は、信号Ａ１０，Ａ１１，Ａ１２と信号Ａ２０，Ａ２１，Ａ２２とをそれぞれ比較し、不一致である場合は‘Ｈ’レベルの信号を出力し、一致している場合は‘Ｌ’レベルの信号を出力する。‘Ｈ’レベルもしくは‘Ｌ’レベルの信号は、ＮＭＯＳトランジスタ１２＿３１，１２＿３２，１２＿３３のゲートに入力される。ＮＭＯＳトランジスタ１２＿３１，１２＿３２，１２＿３３のドレインは、ＰＭＯＳトランジスタ１２＿４１のドレインおよび制御部６０の入力側であるノードａｔｒａｎに共通接続されている。また、ＰＭＯＳトランジスタ１２＿４１のソースは電源Ｖｄｄに接続されている。このＰＭＯＳトランジスタ１２＿４１のゲートにはクロックＣＬＫが入力される。
【００２３】
図３は、図２に示すアドレスラッチ部の動作を示すタイミングチャートである。
【００２４】
図３に示すように、最初の時点では、クロックＣＬＫは‘Ｌ’レベルにあり、この‘Ｌ’レベルにある区間では、ＰＭＯＳトランジスタ１２＿４１はオン状態にある。また、アドレス信号Ａとして、直前に入力された信号Ａ１０，Ａ１１，Ａ１２からなるアドレス信号Ａ０が入力されている。ここでは、これら信号Ａ１０，Ａ１１，Ａ１２の論理は、全て‘０’であるものとする。尚、最初の時点では、各フリップフロップ１１＿１，１１＿２，１１＿３および各フリップフロップ１２＿１１，１２＿１２，１２＿１３からは、論理‘０’の信号が出力されているものとする。従って、全てのエクスクルーシブ・オアゲート１２＿２１，１２＿２２，１２＿２３から、一致している旨の‘Ｌ’レベルの信号が出力されている。このため、ＮＭＯＳトランジスタ１２＿３１，１２＿３２，１２＿３３は全てオフ状態にある。従って、ノードａｔｒａｎは、電源Ｖｄｄ→ＰＭＯＳトランジスタ１２＿４１の経路でプリチャージされて‘Ｈ’レベルにある。
【００２５】
ここで、アドレス信号ＡがＡ０からＡ１に変化する。このアドレス信号Ａ１は、今回入力された信号Ａ２０，Ａ２１，Ａ２２からなるアドレス信号である。これら信号Ａ２０，Ａ２１，Ａ２２の論理は、‘１’，‘０’，‘０’とする。次いで、１つ目のクロックＣＬＫの立ち上がりエッジで、これら信号Ａ２０，Ａ２１，Ａ２２がフリップフロップ１１＿１，１１＿２，１１＿３に取り込まれる。すると、エクスクルーシブ・オアゲート１２＿２１には論理‘１’の信号Ａ２０と論理‘０’の信号Ａ１０が入力されるため、そのエクスクルーシブ・オアゲート１２＿２１から、不一致している旨の‘Ｈ’レベルの信号が出力される。このため、ＮＭＯＳトランジスタ１２＿３１がオン状態になり、ノードａｔｒａｎにプリチャージされている電荷がそのＮＭＯＳトランジスタ１２＿３１を経由してグラウンドＧＮＤに放電される。これにより、ノードａｔｒａｎの電位が‘Ｌ’レベルになり、この‘Ｌ’レベルを受けて制御部６０から‘Ｈ’レベルのイネーブル信号ＥＮＢが出力される。この‘Ｈ’レベルのイネーブル信号ＥＮＢは、ワード駆動部３０（図１参照）に入力され、プリデコーダ部２０にて選択されたワード線ＷＬが活性化されて‘Ｈ’レベルとされ、上記アドレスＡ１に対応するメモリセル又はワードの記憶内容が読み出される。尚、フリップフロップ１２＿１１，１２＿１２，１２＿１３は、入力されているデータをクロックＣＬＫの立ち上がりエッジおよび立ち下がりエッジの双方で取り込むように構成されている。従って、１つ目のクロックＣＬＫの立ち下がりエッジで、信号Ａ２０，Ａ２１，Ａ２２の論理がフリップフロップ１２＿１１，１２＿１２，１２＿１３に取り込まれ、これによりＮＭＯＳトランジスタ１２＿３１がオフ状態になり、クロックＣＬＫの‘Ｌ’レベルの区間においてＰＭＯＳトランジスタ１２＿４１がオン状態になり、ノードａｔｒａｎが‘Ｈ’レベルになる。すると、制御部６０から‘Ｌ’レベルのイネーブル信号ＥＮＢが出力される。この‘Ｌ’レベルのイネーブル信号ＥＮＢがワード駆動部３０に入力され、プリデコーダ部２０にて選択されているワード線ＷＬが非活性化され、‘Ｌ’レベルとされる。
【００２６】
次いで、２つ目のクロックＣＬＫが入力される。ここでは、アドレスＡ１のままである。従って、２つ目のクロックＣＬＫの立ち上がりエッジでフリップフロップ１１＿１，１１＿２，１１＿３に取り込まれてエクスクルーシブ・オアゲート１２＿２１，１２＿２２，１２＿２３の一端に入力される信号Ａ２０，Ａ２１，Ａ２２（本発明にいう今回入力されたアドレス信号に相当）と、やはり２つ目のクロックＣＬＫの立ち上がりエッジでフリップフロップ１２＿１１，１２＿１２，１２＿１３に取り込まれてエクスクルーシブ・オアゲート１２＿２１，１２＿２２，１２＿２３の他端に入力される信号Ａ２０，Ａ２１，Ａ２２（本発明にいう直前に入力されたアドレス信号に相当）は一致しており、従ってエクスクルーシブ・オアゲート１２＿２１，１２＿２２，１２＿２３から一致している旨の‘Ｌ’レベルの信号が出力される。このため、ノードａｔｒａｎの電位は‘Ｈ’レベルに維持され、この‘Ｈ’レベルが制御部６０に入力され続け、その制御部６０から‘Ｌ’レベルのイネーブル信号ＥＮＢが出力され続ける。この‘Ｌ’レベルのイネーブル信号ＥＮＢはワード駆動部３０に入力されており、プリデコーダ部２０にて選択されているワード線ＷＬが非活性化の状態、即ち、‘Ｌ’レベルに維持される。一方、従来の同期式メモリでは、アドレス信号Ａ１のままであると、この図３に示す点線のように、‘Ｈ’レベルのイネーブル信号ＥＮＢが出力されるため、ワード線ＷＬが活性化されるため、その充放電に無駄に電力を消費することとなる。
【００２７】
このように、本実施形態の同期式メモリ１では、データ読出モードにあるときに、直前のアドレス信号Ａと今回のアドレス信号Ａが一致している場合は、データの読出しが禁止される。このため、データの読み出し動作において、アドレス信号Ａが変化しない場合はクロックＣＬＫに同期してワード線の活性化が行なわれることはなく、従って無駄に電力が消費されることが防止される。更に、本実施形態の同期式メモリでは、制御部６０で生成されるイネーブル信号がセンスアンプ＆書込駆動部５０に入力され、ビット線を非活性化するため、ビット線の充放電が行なわれないため、無駄に電力が消費されることが防止される。
【００２８】
【発明の効果】
以上説明したように、本発明の同期式メモリによれば、無駄な電力の消費を抑えることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の同期式メモリの構成を示すブロック図である。
【図２】図１に示すアドレスラッチ部の回路の一例を示す図である。
【図３】図２に示すアドレスラッチ部の動作を示すタイミングチャートである。
【符号の説明】
１  同期式メモリ
１０  アドレスラッチ部
１１＿１，１１＿２，１１＿３，１２＿１１，１２＿１２，１２＿１３  フリップフロップ
１２  アドレス一致判定部
１２＿２１，１２＿２２，１２＿２３  エクスクルーシブ・オアゲート
１２＿３１，１２＿３２，１２＿３３  ＮＭＯＳトランジスタ
１２＿４１  ＰＭＯＳトランジスタ
２０  プリデコーダ部
３０  ワード駆動部
４０  メモリセルアレイ部
５０  センスアンプ＆書込駆動部
６０  制御部
【図１】
2004296008.tif 000003
【図２】
2004296008.tif 000004
【図３】
2004296008.tif 000005