(57)【要約】【課題】半導体集積回路装置に関し、シリサイド・ブロック領域をもつ保護素子を従来のものに比較して小さくすることができるようにする。【解決手段】入出力回路の保護素子を構成するＭＯＳトランジスタに於けるドレイン領域１６Ｄ及びソース領域１６Ｓの少なくとも一方がゲート電極１４の幅方向に延在する櫛歯状のパターンに分断され且つその櫛歯状のパターンが入れ子状に組み合わされた形状に形成されてなり、櫛歯の部分には電極コンタクト１９及びその電極コンタクト１９とゲート電極１４との間にシリサイド・ブロック領域１８が形成され、且つ、各電極コンタクト１９及び各シリサイド・ブロック領域１８はそれぞれゲート電極１４の幅方向に一列或いは複数列に整列される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
入出力回路の保護素子を構成するＭＯＳトランジスタに於けるドレイン領域及びソース領域の少なくとも一方がゲート電極の幅方向に延在する櫛歯状のパターンに分断され且つその櫛歯状のパターンが入れ子状に組み合わされた形状に形成されてなり、
前記櫛歯の部分には電極コンタクト及びその電極コンタクトとゲート電極との間にシリサイド・ブロック領域が形成され、且つ、各電極コンタクト及び各シリサイド・ブロック領域はそれぞれゲート電極の幅方向に一列或いは複数列に整列されてなること
を特徴とする半導体集積回路装置。
【請求項２】
入出力回路の保護素子がゲート長方向に配列された複数のＭＯＳトランジスタで構成されてなること
を特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
シリサイド・ブロック領域はＭＯＳトランジスタに於けるドレイン領域上又はソース領域上に在るシリサイド層の一部を除去して形成されたものであること
を特徴とする請求項１或いは請求項２記載の半導体集積回路装置。
【請求項４】
シリサイド・ブロック領域にはイオン注入で導入した不純物が存在すること
を特徴とする請求項１乃至請求項３の何れか１記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタの静電破壊を防止する為の保護素子をもつ半導体集積回路装置の改良に関する。
【０００２】
【従来の技術】
例えばＣＭＯＳ回路に於いては、Ｉ／Ｏ（入出力）回路を静電気破壊から保護する為に保護素子を内蔵するものが多いのであるが、この保護素子としては、静電気等に依って発生する大電流を効率良く分散させる必要が在る為、大型のものとならざるを得ない。
【０００３】
また、保護素子として使われるＭＯＳトランジスタが破壊されることを防止するには、パッドに接続されるトランジスタのソース及びドレインとゲートとの間に在るシリサイドを除去するシリサイド・ブロックと呼ばれる抵抗領域を形成することが知られているのであるが、この抵抗領域を形成する為の領域が必要となるから、保護素子の占有面積は更に増大する。
【０００４】
図７及び図８は従来の保護素子に於けるレイアウトを説明する為の要部説明図であり、（Ａ）は要部切断平面、また、（Ｂ）は要部切断側面をそれぞれ示している。尚、（Ｂ）は（Ａ）に見られる線Ｘ−Ｘで切断した側面である。
【０００５】
図に於いて、１はＳｉ基板、２はウエル、３はゲート絶縁膜、４は多結晶Ｓｉゲート電極、５はサイド・ウォール、６Ｓはソース領域、６Ｄはドレイン領域、７はシリサイド層、８はシリサイド・ブロック領域、９は電極コンタクトをそれぞれ示している。
【０００６】
図から判るように、１つの拡散領域に複数のトランジスタを形成し、Ｉ／Ｏ回路を静電気破壊から保護する為、ドレイン領域６Ｄに於いて、電極コンタクト９と多結晶Ｓｉゲート電極４との間に在るシリサイド層７の一部を除去してシリサイド・ブロック領域８を形成してある。尚、シリサイド・ブロック領域８は、図Ｂに見られるように、ドレイン領域６Ｄのみならず、必要に応じて、ソース領域６Ｓにも形成される。
【０００７】
通常、各トランジスタのドレイン領域６Ｄ及びソース領域６Ｓは、隣り合うトランジスタが存在する場合、それ等トランジスタで共有する構成を採るので、シリサイド・ブロック領域８はドレイン領域６Ｄ（或いはソース領域６Ｓ）に２箇所存在することになる。
【０００８】
シリサイド・ブロック領域８は、保護素子である各トランジスタを保護する機能をもち、各トランジスタの全てに亙って付設される。
【０００９】
回路上では抵抗素子として扱われ、その部分のゲート長方向の長さは〜２〔μｍ〕と大きく、従って、Ｉ／Ｏ回路に於ける保護素子領域は大きなものになってしまう。
【００１０】
その為、ＬＳＩチップに於けるＩ／Ｏ回路の占有面積は大きくなり、チップ・サイズの増大や寄生容量成分の増大に依ってＩ／Ｏの高速動作性が低下する。
【００１１】
また、ドレイン上にゲート酸化膜などの破壊を防止する為のシリサイド・ブロック領域を形成したトランジスタからなるＥＳＤ（ｅｌｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）保護素子が公知である（例えば、特許文献１参照。）。
【００１２】
このＥＳＤ保護素子に於いても、シリサイド・ブロック領域を設けたことでドレイン領域或いはソース領域の面積は大きくなり、従って、そのようなトランジスタの複数個で構成される保護素子の面積は巨大なものとなってしまう。
【００１３】
【特許文献１】
特開２００１−２４１９５号公報
【００１４】
【発明が解決しようとする課題】
本発明では、シリサイド・ブロック領域をもつ保護素子を従来のものに比較して小さくすることができるようにする。
【００１５】
【課題を解決するための手段】
本発明に依る半導体集積回路装置に於いては、入出力回路の保護素子を構成するＭＯＳトランジスタに於けるドレイン領域及びソース領域の少なくとも一方がゲート電極の幅方向に延在する櫛歯状のパターンに分断され且つその櫛歯状のパターンが入れ子状に組み合わされた形状に形成されてなり、前記櫛歯の部分には電極コンタクト及びその電極コンタクトとゲート電極との間にシリサイド・ブロック領域が形成され、且つ、各電極コンタクト及び各シリサイド・ブロック領域はそれぞれゲート電極の幅方向に一列或いは複数列に整列される。
【００１６】
前記手段を採ることに依り、Ｉ／Ｏ回路のドライバ・トランジスタや保護素子であるトランジスタを形成する部分にシリサイド・ブロック領域を形成しても、その横方向、即ち、ゲート長方向の長さを従来と比較すると大きく短縮することができる。
【００１７】
【発明の実施の形態】
図１及び図２は本発明に依る半導体集積回路装置に於けるレイアウトを説明する為の要部説明図であり、（Ａ）は要部切断平面、また、（Ｂ）は要部切断側面をそれぞれ表し、図１はドレイン領域にシリサイド・ブロック領域を形成した例を示し、図２はドレイン領域とソース領域にシリサイド・ブロック領域を形成した例を示している。尚、（Ｂ）は（Ａ）に見られる線Ｘ−Ｘで切断した側面である。
【００１８】
図に於いて、１１はＳｉ基板、１２はウエル、１３はゲート絶縁膜、１４は多結晶Ｓｉゲート電極、１５はサイド・ウォール、１６Ｓはソース領域、１６Ｄはドレイン領域、１７はシリサイド層、１８はシリサイド・ブロック領域、１９は電極コンタクト、２０はＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）で形成した分断領域をそれぞれ示している。
【００１９】
図から明らかなように、本発明に於いては、ドレイン領域１６Ｄ或いはソース領域１６Ｓが、平面で見て、それぞれ櫛歯状に分断（アイソレーション）され、その櫛歯の部分が互い違いに入れ子状に組み合わされ、且つ、該櫛歯の部分には少なくとも１個の電極コンタクト１９が形成され、その電極コンタクト１９とゲート電極１４との間に在るシリサイド層１７の一部を除去してシリサイド・ブロック領域１８を形成してある。尚、図示例では、ドレイン領域１６Ｄ或いはソース領域１６Ｓを分断する手段としてＳＴＩを用いている。
【００２０】
従来技術に依った場合、シリサイド・ブロック領域は、電極コンタクトの両側に延在させてあったが、本発明では、前記説明したように、櫛歯の部分に在る電極コンタクト１９とシリサイド・ブロック領域１８とが、互いに反対側の櫛歯と櫛歯の間の空所に入り込むような構成になって当該占有領域の短縮を可能にしている。
【００２１】
また、本発明では、ゲート幅方向に延在する複数個のシリサイド・ブロック領域１８を同じくゲート幅方向で合計した実効幅は、シリサイド・ブロック領域が連続している場合に比較して小さくなるので、その小さくなった分、必要とされる抵抗値に合わせる為のゲート長方向の長さが、シリサイド・ブロック領域が連続している場合のゲート幅方向の幅に対する割合分だけ短縮することができる。
【００２２】
更にまた、トランジスタが分割されたことに依り、トランジスタに於ける拡散領域間のスペース分（分断領域２０の分）並びに図示のように各シリサイド・ブロック領域が一列に整列するように形成した場合では電極コンタクトの１列追加分が増加することになるが、拡散領域、即ち、ドレイン領域１６Ｄ或いはソース領域１６Ｓ、従って、シリサイド・ブロック領域１８が櫛歯状に形成されて入れ子状に組み合った構成による面積減少分の方が大きいので、結果的にＩ／Ｏ回路に於ける保護素子の占有面積は減少する。
【００２３】
実施例１
図３は本発明に依る半導体集積回路装置を表す要部切断平面図であり、図１及び図２に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００２４】
実施例１では、ドレイン領域１６Ｄのみが櫛歯状になっていて、その櫛歯の部分にシリサイド・ブロック領域１８が設けられ、そして、その各シリサイド・ブロック領域１８は、ドレイン領域１６Ｄの櫛歯の部分を入れ子状に組み合わせた状態で１列に整列されるように位置している。
【００２５】
近年のプロセス技術に依れば、ドレイン領域１６Ｄを分割する構成を採った場合、拡散領域を分ける分断領域２０の分、及び、電極コンタクト１９の列が１列増加した分に依ってゲート長方向の長さは１．２〔μｍ〕の増加となる。
【００２６】
然しながら、通常、シリサイド・ブロック領域に於けるゲート長方向の長さは１〔μｍ〕〜２〔μｍ〕であり、本発明に於けるドレイン領域１６Ｄ或いはソース領域１６Ｓに見られるように櫛歯状に分断した場合、シリサイド・ブロック領域１８のゲート長方向の長さは従来の長さに比較して１／２以上も短縮され、その減少分は１．５〔μｍ〕以上にもなり、従って、ドレイン領域１６Ｄやソース領域１６Ｓのゲート長方向の長さは約３０〔％〕以上も短縮されることになる。尚、この短縮効果は、ドレイン領域１６Ｄとソース領域１６Ｓの両方を分断した場合には２倍になる。
【００２７】
実施例２
図４は本発明に依る半導体集積回路装置を表す要部切断平面図であり、図１乃至図３に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００２８】
実施例２が実施例１と相違するところは、実施例１では、シリサイド層１７の一部を除去してシリサイド・ブロック領域１８を形成したのであるが、実施例２では、その後、イオン注入法を適用し、不純物イオンを注入してシリサイド・ブロック領域１８Ａとしてある。
【００２９】
シリサイド・ブロック領域に不純物を追加導入する理由は、シリサイド・ブロック領域の抵抗値を調整してＥＳＤ保護回路の特性を変えることができるようにする為である。
【００３０】
実施例３
図５は本発明に依る半導体集積回路装置を表す要部切断平面図であり、図１乃至図３に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００３１】
実施例３が実施例１或いは実施例２と相違するところは、実施例１及び実施例２では、櫛歯状に分断されたドレイン領域１６Ｄ或いはソース領域１６Ｓに於ける櫛歯の部分に形成されたシリサイド・ブロック領域１８が、分断されたドレイン領域１６Ｄ或いはソース領域１６Ｓを入れ子状に組み合わせた場合、１列に整列するように形成されていたのであるが、実施例３では、２列に並ぶ構成になっている。また、一方の櫛歯のシリサイド・ブロック領域が位置する列の上方に他方の櫛歯の電極コンタクト領域が重なるように形成されている。
【００３２】
実施例３の場合、電極コンタクト領域がシリサイド・ブロック領域の列と重なる分だけ、ゲート長方向の長さを短縮することができる。
【００３３】
実施例４
図６は本発明に依る半導体集積回路装置を表す要部切断平面図であり、図１乃至図５に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００３４】
実施例４が実施例３と相違するところは、実施例４では、実施例２と同様、シリサイド層１７の一部を除去してシリサイド・ブロック領域１８を形成した後、イオン注入法を適用し、不純物イオンを注入してシリサイド・ブロック領域１８Ａとした点にある。尚、シリサイド・ブロック領域に不純物を追加導入する理由は、実施例２の場合と同じである。
【００３５】
【発明の効果】
本発明に依る半導体集積回路装置に於いては、入出力回路の保護素子を構成するＭＯＳトランジスタに於けるドレイン領域及びソース領域の少なくとも一方がゲート電極の幅方向に延在する櫛歯状のパターンに分断され且つその櫛歯状のパターンが入れ子状に組み合わされた形状に形成されてなり、前記櫛歯の部分には電極コンタクト及びその電極コンタクトとゲート電極との間にシリサイド・ブロック領域が形成され、且つ、各電極コンタクト及び各シリサイド・ブロック領域はそれぞれゲート電極の幅方向に一列或いは複数列に整列されることが基本になっている。
【００３６】
前記構成を採ることに依り、Ｉ／Ｏ回路のドライバ・トランジスタや保護素子であるトランジスタを形成する部分にシリサイド・ブロック領域を形成しても、その横方向、即ち、ゲート長方向の長さを従来と比較すると大きく短縮することができる。
【図面の簡単な説明】
【図１】本発明に依る半導体集積回路装置に於けるレイアウトを説明する為の要部説明図である。
【図２】本発明に依る半導体集積回路装置に於けるレイアウトを説明する為の要部説明図である。
【図３】本発明に依る半導体集積回路装置を表す要部切断平面図である。
【図４】本発明に依る半導体集積回路装置を表す要部切断平面図である。
【図５】本発明に依る半導体集積回路装置を表す要部切断平面図である。
【図６】本発明に依る半導体集積回路装置を表す要部切断平面図である。
【図７】従来の保護素子に於けるレイアウトを説明する為の要部説明図である。
【図８】従来の保護素子に於けるレイアウトを説明する為の要部説明図である。
【符号の説明】
１１  Ｓｉ基板
１２  ウエル
１３  ゲート絶縁膜
１４  多結晶Ｓｉゲート電極
１５  サイド・ウォール
１６Ｓ  ソース領域
１６Ｄ  ドレイン領域
１７  シリサイド層
１８  シリサイド・ブロック領域
１９  電極コンタクト
２０  ＳＴＩで形成した分断領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004221441.tif 000008
【図７】
2004221441.tif 000009
【図８】
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