(57)【要約】【課題】  アクティブマトリクス基板の段階で、点欠陥、線欠陥または輝度不良を検査することができるアクティブマトリクス基板の検査方法を提供すること。【解決手段】  検査対象は、複数の信号線１４、複数の走査線１０及び複数の電圧供給線１６の各１本にそれぞれ接続された複数の画素２０を有し、複数の画素２０の各々は、信号線及び走査線に接続された画素選択トランジスタＱ１と、動作トランジスタＱ２とを含み、動作トランジスタＱ２は、ゲートＧ２が画素選択トランジスタＱ１に接続され、ドレインＤ２に電圧供給線が接続され、ソースＳ２がオープン状態であるアクティブマトリクス基板である。この検査方法は、検査装置より電位を供給して、動作トランジスタＱ２のゲート−ドレイン間の寄生容量Ｃｄｇｏを充電し、寄生容量Ｃｄｇｏに蓄えられた電荷を放電させて、その寄生容量Ｃｄｇｏに基づく放電電流を検査装置にて計測し、その放電電流値に基づいて、複数の画素２０の欠陥を検査装置にて判定する。【選択図】        図１
2004221072.tif 000002
【特許請求の範囲】
【請求項１】
複数の信号線、複数の走査線及び複数の電圧供給線の各１本にそれぞれ接続された複数の画素を有し、前記複数の画素の各々は、前記信号線及び前記走査線に接続された画素選択トランジスタと、動作トランジスタとを含み、前記動作トランジスタは、ゲートが前記画素選択トランジスタに接続され、ソース及びドレインの一方に前記電圧供給線が接続され、他方がオープン状態であるアクティブマトリクス基板を用意する第１工程と、
検査装置より電位を供給して、前記動作トランジスタのゲート−電圧供給線間の寄生容量を充電する第２工程と、
前記寄生容量に蓄えられた電荷を放電させて、前記寄生容量に基づく放電電流を前記検査装置にて計測する第３工程と、
前記放電電流値に基づいて、前記複数の画素の欠陥を前記検査装置にて判定する第４工程と、
を有し、
前記動作トランジスタのゲート−電圧供給線間の寄生容量の容量値は、印加電圧に依存して、高飽和域と、低飽和域と、前記高飽和域及び低飽和域間で容量値が変化する移行域とを有し、
前記第２工程及び前記第３工程の少なくとも一方では、前記動作トランジスタのゲート−電圧供給線間の寄生容量の容量値が前記高飽和域となる電圧を、前記動作トランジスタのゲート−電圧供給線間に印加することを特徴とするアクティブマトリクス基板の検査方法。
【請求項２】
請求項１において、
前記第２工程は、前記複数の走査線を１本ずつ順次アクティブ電位に設定して、前記複数の走査線の各々に接続された一行分の複数の画素毎に充電動作を実施し、
前記第３工程は、全画素についての充電工程が完了した後に、前記複数の走査線を１本ずつ順次アクティブ電位に設定して、前記複数の走査線の各々に接続された一行分の複数の画素毎に放電動作を実施することを特徴とするアクティブマトリクス基板の検査方法。
【請求項３】
請求項２において、
前記第２工程及び前記第３工程は、前記一行分の複数の画素に接続された前記複数の信号線を、前記検査装置に順次接続して、前記一行分の複数の画素を点順次で駆動することを特徴とするアクティブマトリクス基板の検査方法。
【請求項４】
請求項２または３において、
前記アクティブマトリクス基板上に、前記複数の走査線を選択駆動する垂直系駆動回路と、前記複数の信号線を選択駆動する水平系駆動回路とが搭載され、
前記第２工程及び前記第３工程での画素駆動が、前記垂直系駆動回路及び前記水平系駆動回路の機能に基づいて実施されることを特徴とするアクティブマトリクス基板の検査方法。
【請求項５】
複数の信号線、複数の走査線及び複数の電圧供給線の各１本にそれぞれ接続された複数の画素を有し、前記複数の画素の各々は、前記信号線及び前記走査線に接続された画素選択トランジスタと、動作トランジスタとを含み、前記動作トランジスタは、ゲートが前記画素選択トランジスタに接続され、ソース及びドレインの一方に前記電圧供給線が接続され、他方がオープン状態であるアクティブマトリクス基板を検査する検査装置であって、
前記複数の走査線及び前記複数の電圧供給線に供給される検査電位を発生する検査電位発生手段と、
前記複数の信号線に接続されるチャージ・センス手段と、
前記複数の走査線、前記複数の信号線及び前記複数の電圧供給線を駆動するためのタイミング信号を発生するタイミング信号発生手段と、
前記チャージ・センス手段からの出力に基づいて、前記複数の画素の欠陥を判定する判定手段と、
を有し、
前記検査電位発生手段及びチャージ・センス手段は、チャージ時に前記動作トランジスタのゲート−電圧供給線間の寄生容量を充電する電位を供給し、センス時に前記寄生容量に蓄えられた電荷を放電させる電位を供給し、前記センス時に前記寄生容量に基づく放電電流を前記チャージ・センス手段にて計測し、
前記動作トランジスタのゲート−電圧供給線間の寄生容量の容量値は、印加電圧に依存して、高飽和域と、低飽和域と、前記高飽和域及び低飽和域間で容量値が変化する移行域とを有し、
前記検査電位発生手段及び前記チャージ・センス手段は、前記チャージ時及び前記センス時の少なくとも一方では、前記動作トランジスタのゲート−電圧供給線間の寄生容量の容量値が前記高飽和域となる電圧を、前記動作トランジスタのゲート−電圧供給線間に印加することを特徴とするアクティブマトリクス基板の検査装置。
【請求項６】
複数の信号線、複数の走査線及び複数の電圧供給線の各１本にそれぞれ接続された複数の画素を有し、前記複数の画素の各々は、前記信号線及び前記走査線に接続された画素選択トランジスタと、動作トランジスタとを含み、前記動作トランジスタは、ゲートが前記画素選択トランジスタに接続され、ソース及びドレインの一方に前記電圧供給線が接続され、他方がオープン状態であるアクティブマトリクス基板を検査する検査装置であって、
前記複数の走査線及び前記複数の電圧供給線に供給される検査電位を発生する検査電位発生手段と、
前記複数の信号線に接続されるチャージ・センス手段と、
前記複数の走査線、前記複数の信号線及び前記複数の電圧供給線を駆動するためのタイミング信号を発生するタイミング信号発生手段と、
前記チャージ・センス手段からの出力に基づいて、前記複数の画素の欠陥を判定する判定手段と、
を有し、
前記検査電位発生手段及びチャージ・センス手段は、チャージ時に前記動作トランジスタのゲート−電圧供給線間の寄生容量を充電する電位を供給し、センス時に前記寄生容量に蓄えられた電荷を放電させる電位を供給し、前記センス時に前記寄生容量に基づく放電電流を前記チャージ・センス手段にて計測し、
前記動作トランジスタのゲート−電圧供給線間の寄生容量の容量値は、印加電圧に依存して、高飽和域と、低飽和域と、前記高飽和域及び低飽和域間で容量値が変化する移行域とを有し、
前記検査電位発生手段及び前記チャージ・センス手段は、前記チャージ時及び前記センス時の少なくとも一方では、前記動作トランジスタのゲート−電圧供給線間の寄生容量の容量値が前記移行域となる電圧を、前記動作トランジスタのゲート−電圧供給線間に印加することを特徴とするアクティブマトリクス基板の検査装置。
【請求項７】
請求項５または６において、
前記アクティブマトリクス基板上に、前記複数の走査線を選択駆動する水平系駆動回路と、前記複数の信号線を選択駆動する垂直系駆動回路とが搭載され、
前記タイミング信号発生手段は、前記水平系駆動回路及び前記垂直系駆動回路にタイミング信号を供給して、前記水平系駆動回路及び前記垂直系駆動回路の機能に基づいてチャージ動作及びセンス動作を実施させることを特徴とするアクティブマトリクス基板の検査装置。
【請求項８】
複数の信号線、複数の走査線及び複数の電圧供給線の各１本にそれぞれ接続された複数の画素を有し、前記複数の画素の各々は、前記信号線及び前記走査線に接続された画素選択トランジスタと、動作トランジスタとを含み、前記動作トランジスタは、ゲートが前記画素選択トランジスタに接続され、ソース及びドレインの一方に前記電圧供給線が接続され、他方がオープン状態であり、前記動作トランジスタのゲート−電圧供給線間の寄生容量の容量値は、印加電圧に依存して、高飽和域と、低飽和域と、前記高飽和域及び低飽和域間で容量値が変化する移行域とを有するアクティブマトリクス基板を検査するために、コンピュータに、
前記動作トランジスタのゲート−電圧供給線間の寄生容量を充電させる第１手順と、
前記寄生容量に蓄えられた電荷を放電させて、前記寄生容量に基づく放電電流を計測する第２手順と、
前記放電電流値に基づいて、前記複数の画素の欠陥を判定する第３手順と、
前記第１手順及び前記第２手順の少なくとも一方では、前記動作トランジスタのゲート−電圧供給線間の寄生容量の容量値が前記高飽和域となる電圧を、前記動作トランジスタのゲート−電圧供給線間に印加させる第４手順と、
を実行させるためのアクティブマトリクス基板の検査用プログラム。
【請求項９】
複数の信号線、複数の走査線及び複数の電圧供給線の各１本とコモン線とにそれぞれ接続された複数の画素を有し、前記複数の画素の各々は、前記信号線及び前記走査線に接続された画素選択トランジスタと、動作トランジスタと、保持容量を含み、前記動作トランジスタは、ゲートが前記保持容量の一端及び前記画素選択トランジスタに接続され、ソース及びドレインの一方に前記電圧供給線が接続され、他方がオープン状態であり、前記保持容量の他端が前記コモン線に接続されたアクティブマトリクス基板を検査するために、コンピュータに、
前記保持容量を充電させる第１手順と、
前記保持容量に蓄えられた電荷を放電させて、前記保持容量に基づく放電電流を計測する第２手順と、
前記放電電流値に基づいて、前記複数の画素の欠陥を判定する第３手順と、
前記第１手順および前記第２手順にて、前記信号線と前記電圧供給線との電位差を等しく設定して、前記動作トランジスタのゲート−電圧供給線間の寄生容量の影響をキャンセルさせる第４手順と、
を実行させるためのアクティブマトリクス基板の検査用プログラム。
【請求項１０】
コンピュータ読み取り可能な情報記録媒体であって、請求項８または９に記載の検査用プログラムを記録した情報記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬディスプレイ装置等に用いられるアクティブマトリクス基板の検査方法及び検査装置並びにそれに用いる検査用プログラム及び情報記録媒体に関する。
【背景技術】
【０００２】
近年、自発光可能な有機ＥＬ素子をマトリクスアレイ状に配列した表示装置の開発が盛んである。
【０００３】
この種の有機ＥＬ表示装置の工場出荷前の欠陥検査は、アクティブマトリクス基板とその対向基板との間に有機ＥＬ膜を形成し、周辺部品を全て組み立てた後に実施されている。
【０００４】
その検査手法として、有機ＥＬ表示装置を駆動してその表示画面を目視検査をするものがある。しかし、目視検査の場合、検査員の体調や個人差により検査精度にばらつきが生じ易い。また、その表示欠陥が配線欠陥によるものか、あるいは欠陥画素自体がダークスポットであるのか、原因が不明である。また、画面上の輝度むらが、有機ＥＬ膜の不良であるのか、あるいは駆動部の不良であるのか、さらには配線からの電流リークであるかも判別がつかない。このため、不良と判断されたものについて、検査後に不良原因を一つ一つあたっていく必要があるが、複数の製造工程を経ていることから不良原因が各工程で重畳することもある。よって、不良発生データを製造工程に迅速にフィードバックすることができない。
【０００５】
一方、この有機ＥＬ表示装置の検査を自動化したものもがある（特許文献１，２）。特許文献１は、逆バイアス電圧印加時に有機ＥＬ素子に流れるリーク電流を測定して、その有機ＥＬ素子を評価するものである。この方法では、有機ＥＬに一定電流を流す表示駆動を一旦中断し、有機ＥＬ素子に逆バイアス電圧を印加する必要がある。特許文献２は、上記公報での提案が、駆動中断による影響から真の駆動特性を評価できない可能性を指摘し、それに代えて、有機ＥＬ素子へ順方向バイアス電圧を印加する駆動時に検査信号を重畳させて検査を行っている。そして、検査信号を重畳した時の駆動電圧及び駆動電流の変化に基づいて、有機ＥＬ素子を評価している。
【０００６】
上記２つの公報ではいずれも、完成品の状態で検査を実施しているため、不良品の検出時までに、その製品を製造するために費やした多くの時間と材料とが無駄になってしまう。
【０００７】
以下の特許文献３は、本願の親出願にて引用されたもので、親出願前に出願され親出願後に出願公開されたものである。
【特許文献１】特開平１０−３２１３６７号
【特許文献２】特開２０００−３４８８６１号
【特許文献３】特願２００２−９５３２４号（特開２００３−２９５７９０号）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、アクティブマトリクス基板の段階で、点欠陥、線欠陥または輝度不良を検査することができるアクティブマトリクス基板の検査方法及び検査装置並びにそれに用いる検査用プログラム及び情報記録媒体を提供することにある。
【課題を解決するための手段】
【０００９】
第１の態様に係るアクティブマトリクス基板の検査方法は、
複数の信号線、複数の走査線及び複数の電圧供給線の各１本にそれぞれ接続された複数の画素を有し、前記複数の画素の各々は、前記信号線及び前記走査線に接続された画素選択トランジスタと、動作トランジスタとを含み、前記動作トランジスタは、ゲートが前記画素選択トランジスタに接続され、ソース及びドレインの一方に前記電圧供給線が接続され、他方がオープン状態であるアクティブマトリクス基板を用意する第１工程と、
検査装置より電位を供給して、前記動作トランジスタのゲート−電圧供給線間の寄生容量を充電する第２工程と、
前記寄生容量に蓄えられた電荷を放電させて、前記寄生容量に基づく放電電流を前記検査装置にて計測する第３工程と、
前記放電電流値に基づいて、前記複数の画素の欠陥を前記検査装置にて判定する第４工程と、
を有することを特徴とする。
【００１０】
第１の態様では、動作トランジスタのゲート−電圧供給線間に電圧を印加している。これにより、電圧供給線に接続されていないソースまたはドレインがオープン状態であっても、動作トランジスタのゲート−電圧供給線間の寄生容量に充電できる。もし、電圧供給線が断線され、あるいは動作トランジスタのゲート−電圧供給線間が断線されている不良発生時には、寄生容量を充電できない。よって、寄生容量を充電した後、その電荷を放電させた時の電流をモニタすれば、上述の欠陥を検出することができる。電圧供給線等がショートしている場合も、動作トランジスタのゲート−電圧供給線間に正常な電圧を印加できないので、放電時の電流モニタにより欠陥として判別可能である。さらには、画素間で寄生容量が異なることに起因した輝度むら欠陥も判定可能となる。
【００１１】
ここで、複数の画素の各々は、動作トランジスタのゲートに接続された保持容量をさらに含むことができる。この場合、前記第２工程及び前記第３工程では、保持容量の影響をキャンセルすればよい。寄生容量のみに依存した電流計測をする必要があるからである。保持容量の影響をキャンセルするには、前記第２工程及び前記第３工程にて、前記保持容量の両端の電位差を実質的に同一とすればよい。こうすると、保持容量での充放電は行われないからである。
【００１２】
動作トランジスタのゲート−電圧供給線間の寄生容量の容量値は、印加電圧に依存して、高飽和域と、低飽和域と、前記高飽和域及び低飽和域間で容量値が変化する移行域とを有することができる。この場合、前記第２工程及び前記第３工程の少なくとも一方では、前記動作トランジスタのゲート−電圧供給線間の寄生容量の容量値が前記高飽和域となる電圧を、動作トランジスタのゲート−電圧供給線間に印加することができる。
【００１３】
充電時に寄生容量の容量値が大きければ、蓄えられる電荷量も多くなり、大きな放電電流を得られるからである。充電時に寄生容量Ｃｄｇｏの容量値が小さくても、放電時に寄生容量Ｃｄｇｏの容量値が大きいと、平衡状態になるまで電流が流れるため、やはり大きな放電電流を得ることができる。こうして、モニタ電流の信号／ノイズ比（Ｓ／Ｎ）を大きく確保できる。
【００１４】
第１の態様では、動作トランジスタのゲート−電圧供給線間に印加される電圧を変化させて、前記第２〜第４工程の１セットとして複数セット実施してもよい。
【００１５】
画素の輝度むらは、動作トランジスタの特性（例えばゲート−ドレイン間の寄生容量の電圧依存特性のばらつき）が要因となることがある。なお、トランジスタの特性がばらついても初期段階では目視上輝度むらとならないこともある。ただし、そのような場合、経時的に輝度むら欠陥となる。本明細書では、「輝度むら」とは「特性の異なるトランジスタの分布」の意味として用いる。
【００１６】
この寄生容量の電圧依存性のばらつきは、高飽和域での電圧設定では検出できない場合がある。そこで、この寄生容量の電圧依存性のばらつきを測定するために、特に移行域での複数ポイントの電圧を印加させ、その各ポイントで寄生容量を充電・放電させると良い。
【００１７】
この場合、１セット目では、寄生容量の容量値が高飽和域となるポイントにて放電電流を測定し、２セット目以降では、寄生容量の容量値が移行域となるポイントにて放電電流を測定して主に輝度むら欠陥を判別しても良い。その際に、１セット目の測定で異常と判定された画素については、２セット目以降では欠陥判定を実施しなくても良い。理想的には、１セット目で正常と判定された画素についてのみ２セット目以降のチャージ、センス及び判定工程を実施すればよいが、画素駆動は一定の手順でシーケンシャルに実施される場合には、異常画素については判定工程のみ省略すると良い。
【００１８】
第２の態様に係るアクティブマトリクス基板の検査方法は、複数の信号線、複数の走査線及び複数の電圧供給線の各１本にそれぞれ接続された複数の画素を有し、前記複数の画素の各々は、前記信号線及び前記走査線に接続された画素選択トランジスタと、動作トランジスタと、保持容量とを含み、前記動作トランジスタは、ゲートが前記保持容量及び前記画素選択トランジスタに接続され、ソース及びドレインの一方に前記電圧供給線が接続され、他方がオープン状態であるアクティブマトリクス基板を用意する第１工程と、
検査装置より電位を供給して、前記保持容量を充電する第２工程と、
前記保持容量に蓄えられた電荷を放電させて、前記保持容量に基づく放電電流を前記検査装置にて計測する第３工程と、
前記放電電流値に基づいて、前記複数の画素の欠陥を前記検査装置にて判定する第４工程と、
前記第２工程及び前記第３工程では、前記動作トランジスタのゲート−電圧供給線間の寄生容量の影響をキャンセルすることを特徴とする。
【００１９】
第２の態様によれば、動作トランジスタのゲート−電圧供給線間の寄生容量の影響をキャンセルした状態で、保持容量を充放電させることができる。この場合、保持容量への充放電ルートに欠陥があれば、例えば画素選択トランジスタに欠陥があれば、放電電流が異常となるので、画素欠陥を判別することができる。この際、動作トランジスタのゲート−電圧供給線間の寄生容量の影響はキャンセルされているので、動作トランジスタの存在を無視した状態で測定することができる。よって、第２の態様での検査方法で画素欠陥と判定された場合、動作トランジスタ以外の画素部分の異常であると判定できる。従って、第１の態様に係る検査方法にて欠陥と判定された画素についてさらに、第２の態様に係る検査方法を実施すれば、欠陥原因が動作トランジスタにあるのか否かを判断できる。前述したように、画素駆動は一定の手順でシーケンシャルに実施される場合には、第１の態様に係る検査方法にて正常と判定された画素については、第２の態様に係る検査方法の際に、判定工程のみ省略すると良い。
【００２０】
ここで、動作トランジスタの寄生容量の影響をキャンセルするには、前記第２工程及び前記第３工程にて、動作トランジスタのゲート−電圧供給線間の電位差を実質的に同一とすればよい。動作トランジスタのゲート−電圧供給線間の寄生容量の容量値は、印加電圧に依存して、高飽和域と、低飽和域と、前記高飽和域及び低飽和域間で容量値が変化する移行域とを有する。従って、前記第２工程及び前記第３工程では、前記動作トランジスタのゲート−電圧供給線間の寄生容量の容量値が前記低飽和域となる電圧を、前記動作トランジスタのゲート−電圧供給線間に印加してもよい。これにより、寄生容量を実質的に無視することができる。
【００２１】
第１の態様及び第２の態様にて実施されるシーケンシャルな画素駆動とは、アクティブマトリクス型ディスプレーの表示駆動法と同じである。この表示駆動法に従えば、第２工程では、複数の走査線を１本ずつ順次アクティブ電位に設定して、複数の走査線の各々に接続された一行分の複数の画素毎に充電動作を実施し（第１フレーム）、第３工程では、全画素についての充電工程が完了した後に、複数の走査線を１本ずつ順次アクティブ電位に設定して、複数の走査線の各々に接続された一行分の複数の画素毎に放電動作を実施することになる（第２フレーム）。インターレス駆動の場合には、第１，第２フィールドを用いて、奇数行及び偶数行の全画素について充電動作を実施し、第３，第４フィールドを用いてに全画素に対する放電動作を実施すればよい。
【００２２】
一行分の複数の画素については、線順次または点順次のいずれかで駆動することができる。点順次駆動法を採用すれば、第３工程での放電電流が、線順次のように一ライン毎でなく、一画素毎に得られる点で好ましい。点順次駆動法では、前記第２工程及び前記第３工程は、一行分の複数の画素に接続された複数の信号線を、検査装置に順次接続して、一行分の複数の画素を点順次で駆動することになる。
【００２３】
複数の走査線を選択駆動する垂直系駆動回路と、複数の信号線を選択駆動する水平系駆動回路とが搭載されているアクティブマトリクス基板を検査対象とすることもできる。この場合、前記第２工程及び前記第３工程での画素駆動が、前記垂直系駆動回路及び前記水平系駆動回路の機能に基づいて実施される。
【００２４】
第３の態様に係るアクティブマトリクス基板の検査装置は、
複数の信号線、複数の走査線及び複数の電圧供給線の各１本にそれぞれ接続された複数の画素を有し、前記複数の画素の各々は、前記信号線及び前記走査線に接続された画素選択トランジスタと、動作トランジスタとを含み、前記動作トランジスタは、ゲートが前記画素選択トランジスタに接続され、ソース及びドレインの一方に前記電圧供給線が接続され、他方がオープン状態であるアクティブマトリクス基板を検査する検査装置であって、
前記複数の走査線及び前記複数の電圧供給線に供給される検査電位を発生する検査電位発生手段と、
前記複数の信号線に接続されるチャージ・センス手段と、
前記複数の走査線、前記複数の信号線及び前記複数の電圧供給線を駆動するためのタイミング信号を発生するタイミング信号発生手段と、
前記チャージ・センス手段からの出力に基づいて、前記複数の画素の欠陥を判定する判定手段と、
を有し、
前記検査電位発生手段及びチャージ・センス手段は、チャージ時に前記動作トランジスタのゲート−電圧供給線間の寄生容量を充電する電位を供給し、センス時に前記寄生容量に蓄えられた電荷を放電させる電位を供給し、前記センス時に前記寄生容量に基づく放電電流を前記チャージ・センス手段にて計測することを特徴とする。
【００２５】
第４の態様に係る検査装置は、第３の形態に係る検査装置と同様のハードウェアを用いて、第２の形態に係る検査方法を実施するものである。
【００２６】
第３または第４の態様に係る検査装置を用いれば、上述した第１または第２の態様に係る検査方法を好適に実施することができる。
【００２７】
第５及び第６の態様に係る検査用プログラムは、上述した第１または第２の態様に係る検査方法のための手順をコンピュータに実行させるためのものである。
【００２８】
第７の態様に係るコンピュータ読み取り可能な情報記録媒体は、上述した第５または第６に係る検査用プログラムを記録しているものである。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の一実施形態について、図面を参照して説明する。
【００３０】
（アクティブマトリクス基板）
図１は、有機ＥＬ表示装置に用いられるアクティブマトリクス基板の等価回路図である。図１において、絶縁基板上にはその行方向に沿って、複数のゲート線（走査線）１０と複数のコモン線１２が設けられている。基板上にはさらに、その列方向に沿って、複数の信号線（ソース線）１４と、複数の電圧供給線（アノード線）１６とが設けられている。
【００３１】
基板上には、複数の信号線１４及び複数の走査線１０の各１本にそれぞれ接続された複数の画素２０が設けられる。複数の画素２０の各々は、画素選択トランジスタＱ１と動作トランジスタＱ２とを有する。画素選択トランジスタＱ１のゲートＧ１はゲート線１０に、ソースＳ１はソース線１４に、ドレインＤ１は動作トランジスタＱ２のゲートＧ２に、それぞれ接続されている。動作トランジスタＱ２のドレインＤ２はアノード線１６に、ソースＳ２は画素電極２２に接続されている。なお、画素電極２２は、実際には図１よりも広い面積が確保されている。
【００３２】
なお、図１では画素選択トランジスタＱ１と動作トランジスタＱ２とを共にＮ型トランジスタにて形成しているが、いずれか一方または双方をＰ型トランジスタとしても良い。Ｎ型トランジスタに代えてＰ型トランジスタを採用した場合には、画素選択トランジスタＱ１のソースＳ１とドレインＤ１は、図１とは逆に接続され、動作トランジスタＱ２のソースＳ２とドレインＤ２は、図１とは逆に接続される。
【００３３】
複数の画素２０の各々には、図１に示すように、保持容量Ｃｓを設けることができる。保持容量Ｃｓの第１電極は、ノードａつまり動作トランジスタＱ２のゲートＧ２（＝画素トランジスタＱ１のドレインＤ１）に接続され、第２電極はコモン線１２に接続されている。
【００３４】
なお、トランジスタＱ１，Ｑ２は共に、例えばガラス基板上に形成されるＴＦＴ（薄膜トランジスタ）にて形成することができるが、それに限定されない。
【００３５】
このアクティブマトリクス基板を用いて有機ＥＬ表示装置を組み立てると、動作トランジスタＱ２のソースＳ２に接続された画素電極２２に、有機ＥＬ素子が接続されることになる。従って、有機ＥＬ膜が形成されていないアクティブマトリクス基板の段階では、全ての画素電極２２はオープン状態であり、動作トランジスタＱ２のソース−ドレイン間に電流は流れない。なお、本実施形態の検査方法は、画素電極２２が形成される前の状態でも検査可能であり、要は、動作トランジスタＱ２のソース及びドレインの一方がオープン状態であるアクティブマトリクス基板であれば良い。
【００３６】
（アクティブマトリクス基板の欠陥と目視検査欠陥との相関）
本実施形態は、図１に示すアクティブマトリクス基板を用いて有機ＥＬ表示装置を組み立てた後に初めて可能となる図２に示すような欠陥を、アクティブマトリクス基板の段階での検査にて事前に検出できるようにしたものである。
【００３７】
図２は、有機ＥＬ表示装置を駆動することで可能となる目視検査の一例を示している。図２では、正常画素が中間調に表示されているが、線欠陥Ｆ１、点欠陥Ｆ２及び輝度むらＦ３が発生している。
【００３８】
線欠陥Ｆ１の原因は、線間のショート、断線、画素選択トランジスタの不良などであり、例えば箇所Ｐ１にて図１に示すアノード線１６が断線している場合が考えられる。アノード電圧供給回路が図２の上側に配置されている場合には、断線箇所Ｐ１に至る前のアノード線１６には電圧が供給可能であるので、その部分に接続された画素２０のＥＬ素子に通電可能となる。しかし、断線箇所Ｐ１にてアノード電圧供給回路との接続が絶たれたアノード線１６に接続された各画素２０のＥＬ素子には電流がながれず、縦ラインに沿って線欠陥Ｆ１が発生する。
【００３９】
図２に示す点欠陥Ｆ２の原因は、その画素中のトランジスタの不良（オープンまたはショート）であり、例えば画素２０の動作トランジスタＱ２の不良が考えられる。動作トランジスタＱ２のソース−ドレイン間に流れる電流が、正常時の中間調の電流でないと、白点または黒点のような点欠陥が生ずる。
【００４０】
図２に示す輝度むらの原因として、各画素２０の動作トランジスタＱ２の特性のばらつきが考えられる。動作トランジスタＱ２の電流特性がばらつくと、有機ＥＬ素子に流れる電流が区々となり、画面上で輝度むらＦ３として認識される。なお、輝度むらＦ３のパターンは、電流特性がばらつく動作トランジスタＱ２の配置に依存し、図２はその一例を示している。
【００４１】
（欠陥検出原理）
図２に示す目視検査は有機ＥＬ表示装置が完成されない限り実施不能である。換言すれば、有機ＥＬ膜を有しないアクティブマトリクス基板の段階では、有機ＥＬ素子に通電不能であるので、目視検査は不可能である。
【００４２】
有機ＥＬ素子に電流を供給する動作トランジスタＱ２の電流特性を測定するには、微細ピッチで配列された多数の画素電極２２の個々にコンタクトする必要があるが、それは事実上不可能である。画素電極２２の形成前にあっては、図１に示す動作トランジスタＱ２のソースＳ２にコンタクトすることもできない。
【００４３】
１．動作トランジスタＱ２のゲート−ドレイン間の寄生容量Ｃｄｇｏに基づく電流測定
そこで、本発明者等は、図１に示す動作トランジスタＱ２のゲート−ドレイン間の寄生容量Ｃｄｇｏに着目した。動作トランジスタＱ２のゲート−ドレイン間に電圧を印加すれば、ソースがオープン状態であっても、寄生容量Ｃｄｇｏに充電できるからである。もし、アノード線１６が断線され、あるいは動作トランジスタＱ２のゲート−ドレイン間が断線されている不良発生時には、寄生容量Ｃｄｇｏを充電できない。よって、寄生容量Ｃｄｇｏを充電した後、その電荷を放電させた時の電流をモニタすれば、上述の断線欠陥を検出することができる。アノード線１６等がショートしている場合も、動作トランジスタＱ２のゲート−ドレイン間に正常な電圧を印加できないので、放電時の電流モニタにより欠陥として判別可能である。
【００４４】
以上の検出原理により、主として図２に示す線欠陥Ｆ１及び点欠陥Ｆ２の原因となる欠陥が検出可能となる。
【００４５】
２．印加電圧に依存する規制容量Ｃｄｇｏの高飽和域の利用
図３は、動作トランジスタＱ２をＴＦＴにて形成したときの、ゲート−ドレイン間電圧に依存して変化する寄生容量Ｃｄｇｏの特性の一例を示している。図３に示す通り、動作トランジスタＱ２の寄生容量Ｃｄｇｏは印加電圧依存性を有する。図３に示すように、例えば実線で示すＴＦＴ−Ａは、印加電圧に拘わらず寄生容量Ｃｄｇｏが高い飽和値となる高飽和域Ａと、印加電圧に拘わらず寄生容量Ｃｄｇｏが低い飽和値となる低飽和域Ｂと、これら高・低飽和域Ａ，Ｂの間では印加電圧に従って寄生容量Ｃｄｇｏが変化する移行域Ｃとを有している。
【００４６】
この寄生容量Ｃｄｇｏからの放電電流をモニタするには、寄生容量Ｃｄｇｏの容量値が大きい方が、流れる電流も多くなるので信号／ノイズ比（Ｓ／Ｎ）が高く、検査精度が高まる。
【００４７】
このためには、寄生容量Ｃｄｇｏに充電する時及びそれから放電させる時のいずれか一方または双方にて、寄生容量Ｃｄｇｏの容量値が高飽和域Ａとなる印加電圧（例えば図３に示す−ＶＡ２）を生成すればよい。
【００４８】
充電時に寄生容量Ｃｄｇｏの容量値が大きければ、蓄えられる電荷量も多くなり、大きな放電電流を得られるからである。充電時に寄生容量Ｃｄｇｏの容量値が小さくても、放電時に寄生容量Ｃｄｇｏの容量値が大きいと、平衡状態になるまで電流が流れるため、やはり大きな放電電流を得ることができる。逆に、充電時及び放電時の双方で、寄生容量Ｃｄｇｏの容量値が小さいと、大きな放電電流は得られない。
【００４９】
３．動作トランジスタＱ２の特性のばらつきの測定
図２の輝度むらＦ３の原因の一つは、動作トランジスタＱ２の特性のばらつきであるが、その特性のばらつきも、寄生容量Ｃｄｇｏのばらつきに基づく電流を測定することで検出可能である。
【００５０】
図３に示すように、実線で示すＴＦＴ−Ａと破線で示すＴＦＴ−Ｂとでは、特に移行域Ｃでの寄生容量Ｃｄｇｏの電圧依存特性が異なっている。よって、寄生容量Ｃｄｇｏを高飽和域Ａとする電圧設定（例えば図３に示す−ＶＡ２）では、２種の特性ＴＦＴ−Ａ，ＴＦＴ−Ｂの違いを検出できない場合がある。
【００５１】
そこで、印加電圧を、移行域Ｃである例えば電圧０〜電圧Ｖｃまでの複数ポイントで変化させ、その時に寄生容量Ｃｄｇｏに蓄えられた電荷を放電させ、その際の電流をモニタすると良い。こうすれば、動作トランジスタＱ２の特性のばらつきを判別することができる。よって、その電流モニタ結果から、図２に示す輝度むらＦ３の原因となる欠陥を検出可能となる。例えば、複数の画素２０のほとんどが、図３に示すＴＦＴ−Ａの特性を有する動作トランジスタＱ２で形成されている場合、図３に示すＴＦＴ−Ｂの特性を持つ動作トランジスタＱ２を有する画素２０では、他の画素２０とは輝度が異なり、輝度むらＦ３を生ずることが分かる。
【００５２】
４．測定時の保持容量Ｃｓの影響のキャンセル
図１に示す画素構成によれば、動作トランジスタＱ２のゲートＧ２には、保持容量Ｃｓが接続されている。よって、動作トランジスタＱ２の寄生容量Ｃｄｇｏの充電、放電を実施する際には、保持容量Ｃｓの充電、放電が同時に実施されてしまう。しかも、保持容量Ｃｓの容量値をｃ１とし、寄生容量Ｃｄｇｏの容量値をｃ２とすると、一般的にはｃ２≪ｃ１であり、例えばｃ２＜ｃ１／１０のように、容量値ｃ１と比べて容量値ｃ２は充分に小さい。
【００５３】
よって、動作トランジスタＱ２の寄生容量Ｃｄｇｏからの放電電流をモニタする時に、保持容量Ｃｓからの放電電流を無視できなくなり、動作トランジスタＱ２の特性を検出することができなくなる。
【００５４】
そこで、保持容量Ｃｓを有する場合には、動作トランジスタＱ２の寄生容量Ｃｄｇｏの充電、放電を実施する際に、保持容量Ｃｓの影響をキャンセルすればよい。そのためには、動作トランジスタＱ２の寄生容量Ｃｄｇｏの充電、放電を実施する際に、充電時と放電時とで保持容量Ｃｓの両端の電位差を実質的に等しく設定すればよい。こうすると、保持容量Ｃｓに対して充放電がなされないため、保持容量Ｃｓの影響をキャンセルできる。
【００５５】
図４は、保持容量Ｃｓの影響をキャンセルした場合の、画素２０の等価回路図であり、ソース線１２とアノード線１６との間には画素選択トランジスタＱ１と、動作トランジスタＱ２の寄生容量Ｃｄｇｏのみが存在することになる。
【００５６】
５．保持容量Ｃｓの充放電による測定（寄生容量Ｃｄｇｏの影響をキャンセル）
画素欠陥の測定として、チャージ時に寄生容量Ｃｄｇｏでなく、保持容量Ｃｓに充電させさせても良い。センス時には、保持容量Ｃｓからの放電電流を測定することができる。その放電電流値が異常であれば、保持容量Ｃｓへの充電経路途中に欠陥があることが分かる。特に、寄生容量Ｃｄｇｏを充放電したときに異常のあった画素について、保持容量Ｃｓを充放電させる測定を実施することができる。保持容量Ｃｓを充放電させた時も異常であれば、動作トランジスタＱ２以外の部分、例えば画素選択トランジスタＱ１が異常であることが判明する。
【００５７】
このとき、寄生容量Ｃｄｇｏの影響をキャンセルさせた状態で、チャージ工程及びセンス工程を実施する。動作トランジスタＱ２の影響がない状態で測定するためである。寄生容量Ｃｄｇｏの影響をキャンセルするには、チャージ時とセンス時とで、動作トランジスタＱ２のゲート−ドレイン間の電位差を実質的に等しくすれば良い。あるいは、寄生容量Ｃｄｇｏが低飽和域となる電圧を、動作トランジスタＱ２のゲート−ドレイン間に印加すればよい。
【００５８】
（検査装置の説明）
図５は、本実施形態の検査対象であるアクティブマトリクス基板とその検査装置を示している。画素マトリクスアレー領域３０には、図１に示す多数の画素２０がマトリクスアレー状に配列されている。この画素マトリクスアレー３０の複数のゲート線１０は垂直系駆動回路３２に、複数のソース線１４は複数の列選択ゲート３５を介して水平系駆動回路３４に、複数のアノード線１６はアノード電圧供給回路３６に、複数のコモン線１２はコモン電圧供給回路３８に、それぞれ接続されている。これら垂直系駆動回路３２、水平系駆動回路３４、アノード電圧供給回路３６及びコモン電圧供給回路３８は、アクティブマトリクス基板上に形成することもできる。その場合には、検査装置側にこれらの回路３２〜３８は不要であり、アクティブマトリクス基板上に設けられた回路３２〜３８をそのまま用いることができる。なお、図５では説明の便宜上、画素マトリクスアレー３０内のゲート線１０及びソース線１４の本数をそれぞれ４本とし、トータルで１６個の画素２０を有するものとした。
【００５９】
検査装置には、検査の制御を司る中央制御回路（ＣＰＵ）４０が設けられている。ＣＰＵ４０のバス４２には、検査電位発生回路（検査電位発生手段）４４と、タイミング信号発生回路（タイミング信号発生手段）４６と、判定手段を構成するＡ／Ｄ変換回路４８、第１のメモリー回路５０、第２のメモリー回路５２、減算回路５４、第３のメモリー回路５６及び欠陥判定回路５８と、チャージ・センス回路（チャージ・センス手段）６０とが接続されている。また、複数の列選択ゲート３５に共通接続されたビデオ端子には、チャージ・センス回路（チャージ・センス手段）６０が接続され、センシングされたアナログ信号がＡ／Ｄ変換回路４８に入力されるようになっている。
【００６０】
また、ＣＰＵ４０にはプログラムメモリ６２が接続されている。このプログラムメモリ６２は、以下にて説明する検査方法の実行手順を記録した、ＣＰＵ４０を含むコンピュータにて読み取り可能な情報記録媒体である。このプログラムメモリ６２は、ハードディスク、ＲＯＭ、ＲＡＭ、フレキシブルディスク、ＣＤＲＯＭなどにて構成することができる。
【００６１】
（検査方法の具体例）
図６に示すように、本実施形態では、第１フレームにて各画素２０の動作トランジスタＱ２の寄生容量Ｃｄｇｏを順次チャージし、第２フレームにて各画素２０の動作トランジスタＱ２の寄生容量Ｃｄｇｏを順次ディスチャージして電流をセンシングしている。
【００６２】
このために、垂直駆動系回路３２からは、タイミング信号発生回路４６からのＹスタート信号Ｙ−ＳＴ（垂直同期信号）等のタイミング信号に基づき、４本のゲート線Ｇ１〜Ｇ４に、図６に示すように、一水平走査期間Ｈだけオンする走査信号が供給される。これにより、まず第１行目の４個の画素選択トランジスタＱ１が同時にオンされ、以降第２行目〜第４行目の画素選択トランジスタＱ１が行単位で順次選択される。
【００６３】
一方、水平駆動系回路３４からは、タイミング信号発生回路４６からのＸスタート信号Ｘ−ＳＴ等のタイミング信号に基づき、４本の列選択ゲート制御線Ｒ１〜Ｒ４に、図６に示す水平走査信号が供給される。これにより、各行の選択毎に、４つの列選択ゲート３５が左側から順にオンされて、４本のソース線Ｓ１〜Ｓ４が左側から順にチャージ・センス回路６０に接続される。これにより、いわゆる点順次にて、各行の画素２０を駆動することができる。
【００６４】
第１フレーム及び第２フレームにて、アノード電圧供給回路３６より４本のアノード線１６に電圧が供給され、コモン電圧供給回路３８より４本のコモン線１２に電圧が供給される。また、第１フレームのチャージ動作時には、チャージ・センス回路６０より、列選択ゲート３５を介して、４本のソース線１４（Ｓ１〜Ｓ４）にチャージ電圧が供給される。第２フレームのセンス時には、４本のソース線１４（Ｓ１〜Ｓ４）より列選択ゲート３５を介して流れる電流がチャージ・センス回路６０に入力される。
【００６５】
ここで、第１フレームのチャージ時と第２フレームのセンス時に、検査電位発生回路４４またはチャージ・センス回路６０にて設定される各種電圧は下記の表１の通りである。
【００６６】
【表１】
2004221072.tif 000003
【００６７】
ここで、第１フレームのチャージ時には、垂直系駆動回路３２の動作により、一水平走査期間（１Ｈ）内にて、まず、図６の第１行目の画素２０（１，１）〜画素２０（１，４）の各画素選択トランジスタＱ１が同時にオンされる。また、水平系駆動回路３４の動作により、一水平走査期間（１Ｈ）内にて、列選択ゲート線Ｒ１，Ｒ２，Ｒ３，Ｒ４に接続された列選択ゲート３５が順次オンされる。
【００６８】
このため、一水平走査期間（１Ｈ）の最初に、画素２０（１，１）の画素選択トランジスタＱ１がオンされ、チャージ・センス回路６０からのソース線Ｓ１，画素選択トランジスタＱ１を介して、図１のノードａの電位がソース線Ｓ１の電位ＶＳ１とほぼ等しい電位（トランジスタＱ１のソース−ドレイン間の電圧降下分だけ電位ＶＳ１より低い）に設定される。一方、コモン電圧設定回路３８により、画素２０（１，１）に接続されたコモン線１２にも電位ＶＳ１が供給される。よって、画素２０（１，１）の保持トランジスタＣの両端の電位がほぼＶＳ１となり、保持容量Ｃｓの両端の各電位の電位差はほぼ０となっている。
【００６９】
また、画素２０（１，１）に接続されたアノード線１６のノードｂは、アノード電圧供給回路３６の動作により、電位ＶＡ１に設定される。よって、画素２０（１，１）の動作トランジスタＱ２のゲートＧ２−ドレインＤ２間に電圧（ＶＳ１−ＶＡ１）が印加され、ゲートＧ２−ドレインＤ２間の寄生容量Ｃｄｇｏは印加電圧（ＶＳ１−ＶＡ１）に基づき充電される。
【００７０】
この一水平走査期間（１Ｈ）内にて、第１行目の画素２０（１，２），（１，３），（１，４）でも同様にチャージ動作が実施される。
【００７１】
次に、垂直系駆動回路３２及び水平系駆動回路３４の動作により、次の一水平走査期間（１Ｈ）にて、第２行目の画素２０（２，１）〜（２，４）でも、同様なチャージ動作が実施される。このとき、第１行目の画素２０（１，１）〜（１，４）では、画素選択トランジスタＱ１がオフされるので、各画素２０での寄生容量Ｃｄｇｏは充電状態を維持する。
【００７２】
以下、同様にして、第３行目及び第４行目の各画素２０にてチャージ動作が実施され、１フレーム目のチャージ動作が終了する。
【００７３】
第２フレーム目はセンス動作であり、画素２０の選択は第１フレーム目と同様にして実施される。まず、画素２０（１，１）では、列選択ゲート３５及びソース線Ｓ１を介してチャージ・センス回路６０より電圧が供給され、表１の通り、図１のノードａの電位はソース線１４（Ｓ１）の電位ＶＳ２とほぼ等しく設定される。一方、図１のノードｂの電位は、表１のアノード線１６の電位ＶＡ２と等しい。よって、寄生容量Ｃｄｇｏへの印加電圧は電圧（ＶＳ２−ＶＡ２）となる。
【００７４】
一方、コモン電圧設定回路３８により、画素２０（１，１）に接続されたコモン線１２にも電位ＶＳ２が供給される。よって、画素２０（１，１）の保持トランジスタＣの両端の電位がほぼＶＳ２となり、保持容量Ｃｓの両端の各電位の電位差は、チャージ時と同じくほぼ０となっている。
【００７５】
ここで、センス時のソース線１４（Ｓ１）の電圧ＶＳ２はチャージ時よりも低く設定され、例えば０Ｖである。この場合、センス時の寄生容量Ｃｄｇｏへの印加電圧は−ＶＡ２である。この印加電圧（−ＶＡ２）は、図２に示すように、寄生容量Ｃｄｇｏの容量値を高飽和域Ａに設定する電圧である。よって、センス時には高飽和域Ａの容量値を持つ寄生容量Ｃｄｇｏが平衡状態となるまで、画素選択トランジスタＱ１を介してソース線１４（Ｓ１）に比較的大きな放電電流が流れ続ける。このとき、保持容量Ｃｓについては、チャージ時もセンス時も印加電圧がほぼ一定であるので、保持容量Ｃｓでは充放電が起こらない。
【００７６】
よって、チャージ時及びセンス時の双方にて保持容量Ｃｓの影響をキャンセルすることができる。このようにして、センス時に寄生容量Ｃｄｇｏからの比較的大きな放電電流をモニタすることで、寄生容量Ｃｄｇｏの特性を検査することができる。以下、チャージ時と同様にして各画素２０を選択してセンス動作を実施すれば、全画素２０の寄生容量Ｃｄｇｏからの放電電流をモニタすることができる。
【００７７】
寄生容量Ｃｄｇｏからの放電電流の計測は、種々の方法を適用できる。電流計で計測しても良いが、本実施形態ではその絶対値までは不要であり、各画素２０の寄生容量Ｃｄｇｏを比較値と比較するだけで、欠陥が識別できる。
【００７８】
このため、本実施形態では、検査装置を図５に示すように構成している。図５において、各ソース線１４からの電流は、チャージ・センス回路６０を介してＡ／Ｄ変換器４８に入力され、ここでディジタル信号に変換される。Ａ／Ｄ変換器４８の出力は第１，第２メモリー回路５０，５２の一方に記憶される。第１，第２メモリー回路５０，５２の他方には、第１メモリー回路５０の記憶値と比較される比較値が記憶される。
【００７９】
ここで、比較値は、予め設定された基準値であっても良いし、あるいは次の画素２０の検出値であっても良い。後者の場合には、順次得られる画素２０毎の検出値が第１，第２メモリー回路５０，５２に交互に記憶され、前回記憶された値と比較される。
【００８０】
第１，第２メモリー回路５０，５２の記憶情報同士の比較は、図５に示す減算回路５４にて実施され、その差分結果が第３メモリー回路５６に記憶される。すなわち、この差分結果とは、各画素２０からの放電電流値と比較値との差分である。
【００８１】
欠陥判定回路５８は、第３メモリー回路５６に記憶された情報に基づいて、欠陥判定を行う。これにより、図２に示す欠陥Ｆ１〜Ｆ３を目視検査の前に、アクティブマトリクス基板の段階で判定できる。
【００８２】
図７は、欠陥判定回路５８での判定動作の一例を示している。順次計測される画素２０からの放電電流値が、比較値と比較して上限及び下限の許容幅に入っていれば、正常画素と判定できる。（ｎ＋２）番目の画素２０からの放電電流は０であるので、図２の欠陥Ｆ１又はＦ２のいずれかである。（ｎ＋２）番目の画素２０と同一列にて縦に連続して同じ欠陥が生ずれば、欠陥Ｆ１と判定できる。この欠陥が（ｎ＋２）番目の画素２０のみスポット的に生じていれば、点欠陥Ｆ２と判定できる。放電電流が０ではないが許容幅からある程度外れた（ｎ＋４）及び（ｎ＋６）番目の各画素２０は、輝度むら欠陥Ｆ３である。
【００８３】
ここで、輝度むら欠陥Ｆ３については、下記の検査を実施すると良い。下記の検査は、上述の欠陥判定検査と独立して実施しても良いし、上述の欠陥判定検査に引き続き実施しても良い。
【００８４】
輝度むら欠陥Ｆ３の要因の一つは、図３に２種の特性ＴＦＴ−Ａ，ＴＦＴ−Ｂで示すように、各画素２０の寄生容量Ｃｄｇｏの特性のばらつきである。この特性のばらつきは、図３に示す高飽和域Ａでは測定不能な場合があり、図３に示すように移行域Ｃにて顕著に現われる。よって、輝度むら欠陥Ｆ３を検出するには、寄生容量Ｃｄｇｏの容量値が移行域Ｃとなる電圧帯域にて、例えば図３に示す０Ｖ〜Ｖｃの間の複数種の電圧を、寄生容量Ｃｄｇｏへの印加電圧として、チャージ時及びセンス時のいずれか一方または双方にて印加するとよい。
【００８５】
このようにして、図３の例では２種の特性ＴＦＴ−Ａ，ＴＦＴ−Ｂのいずれであるかを検出できる。画素マトリクスアレー３０中の多くの画素２０が特性ＴＦＴ−Ａであれば、特性ＴＦＴ−Ｂを有する画素２０にて輝度むらが生ずることが分かる。
【００８６】
輝度むら欠陥判定検査を実施する場合には、チャージ工程、センス工程を１セットとした時、検査電圧を変更しながら複数セット繰り返して実施することが好ましい。複数点で計測したほうが、寄生容量Ｃｄｇｏの特性の相違を明確に検出できるからである。
【００８７】
ここで、点欠陥、線欠陥のための欠陥検査工程を１セット目に実施し、輝度むら欠陥のための欠陥検査工程を２セット目以降に実施しても良い。この場合、１セット目で異常と判定された画素については、２セット目以降では判定しなくても良い。もちろん、２セット目以降では、異常画素に対するチャージ、センス工程も不要である。ただし、垂直・水平系駆動回路３２，３４の機能に基づいてチャージ・センス工程を実施する場合、特定画素についてのみ充放電させることが困難である。よって、２セット目以降では、図５に示すＡ／Ｄ変換回路４８以降の判定工程を、異常画素については省略すると良い。このようにするためには、１セット目の画素２０毎の判定結果をメモリ（図示せず）に記憶しておき、このメモリの情報に基づいて、１セット目にて正常と判定された画素２０についてのみ、２セット目以降での判定工程を実施すればよい。
【００８８】
（動作トランジスタを除いた部分の画素欠陥検査）
画素欠陥の測定として、チャージ時に寄生容量Ｃｄｇｏでなく、保持容量Ｃｓに充電させさせても良い。保持容量Ｃｓは、画素選択トランジスタＱ１をオンさせて、図１のノードａとコモン線１２とに電位差を与えることで充電される。センス時には、画素選択トランジスタＱ１をオンさせて、保持容量Ｃｓからの放電電流をソース線１４を介して測定することができる。その放電電流値が異常であれば、保持容量Ｃｓへの充電経路途中に欠陥があることが分かる。特に、寄生容量Ｃｄｇｏを充放電したときに異常のあった画素について、保持容量Ｃｓを充放電させる測定を実施することができる。保持容量Ｃｓを充放電させた時も異常であれば、動作トランジスタＱ２以外の部分、例えば画素選択トランジスタＱ１が異常であることが判明する。
【００８９】
このとき、寄生容量Ｃｄｇｏの影響をキャンセルさせた状態で、チャージ工程及びセンス工程を実施する。動作トランジスタＱ２の影響がない状態で測定するためである。寄生容量Ｃｓの影響をキャンセルするには、チャージ時とセンス時とで、動作トランジスタＱ２のゲート−ドレイン間（図１のノードａとノードｂとの間）の電位差を実質的に等しくすれば良い。あるいは、図３に示すように、寄生容量Ｃｄｇｏが低飽和域となる電圧を、動作トランジスタＱ２のゲート−ドレイン間に印加すればよい。
【００９０】
このような検査も、図５の検査装置を用い、検査電位発生回路４４からの発生電位を変更するだけで実施することができる。
【００９１】
なお、本発明は上記の実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００９２】
例えば、本発明は有機ＥＬディスプレーのためのアクティブマトリクス基板を例に挙げ説明したが、寄生容量のある動作トランジスタを画素毎に有するものであれば、他の用途に用いることもできる。
【００９３】
また、動作トランジスタＱ２はＮチャネル型トランジスタに限らず、Ｐチャネル型トランジスタを用いてもよい。この場合、この動作トランジスタＱ２の寄生容量の特性は、図３とは異なり、高電圧側で高飽和域Ａとなり、負電圧を含む低電圧側にて低飽和域Ｂとなる。よって、その特性を考慮して、チャージ時またはセンス時の印加電圧を設定すればよい。
【図面の簡単な説明】
【００９４】
【図１】本発明の一実施形態に係るアクティブマトリクス基板の画素の等価回路図である。
【図２】図１に示すアクティブマトリクス基板を用いて形成される有機ＥＬ表示装置での線欠陥、点欠陥及び輝度むらを説明するための概略説明図である。
【図３】図４は、図１に示す画素に設けられる動作トランジスタをＴＦＴにて構成した時の、ＴＦＴのゲート−ドレイン間電圧に依存して変化するゲート−ドレイン間の寄生要領Ｃｄｇｏの容量値の特性図である。
【図４】図１に示す保持容量の影響をキャンセルした時の画素の等価回路図である。
【図５】本発明の一実施形態に係るアクティブマトリクス基板の検査装置のブロック図である。
【図６】チャージ動作及びセンス動作を説明するためのタイミングチャートである。
【図７】欠陥判定動作の一例を説明するための概略説明図である。
【符号の説明】
【００９５】
１０  走査線（ゲート線Ｇ１〜Ｇ４）
１２  コモン線
１４  信号線（ソース線Ｓ１〜Ｓ４））
１６  電圧供給線（アノード線）
２０  画素
２２  画素電極
３０  画素マトリクスアレー領域
３２  垂直系駆動回路
３４  水平系駆動回路
３５  列選択ゲート
３６  アノード電圧供給回路
３８  コモン電圧供給回路
４０  中央制御回路（ＣＰＵ）
４２  バス
４４  検査電位発生回路
４６  タイミング信号発生回路
４８  Ａ／Ｄ変換回路
５０  第１のメモリー回路
５２  第２のメモリー回路
５４  減算回路
５６  第３のメモリー回路
５８  欠陥判定回路
６０  チャージ・センス回路
６２  プログラムメモリ
Ｑ１  画素選択トランジスタ
Ｑ２  動作トランジスタ
Ａ  高飽和域
Ｂ  低飽和域
Ｃ  移行域
Ｃｓ  保持容量
Ｃｄｇｏ  動作トランジスタのゲート−ドレイン間寄生容量
Ｒ１〜Ｒ４  列選択ゲート制御線
【図１】
2004221072.tif 000004
【図３】
2004221072.tif 000005
【図６】
2004221072.tif 000006
【図７】
2004221072.tif 000007
【図２】
2004221072.tif 000008
【図４】
2004221072.tif 000009
【図５】
2004221072.tif 000010