(57)【要約】【課題】配線の実装効率を向上し、また、配線間の接続精度を向上する。【解決手段】Ｙ方向に延在するグリッドｙ１、ｙ２に沿って第０層配線Ｍ０ａおよびＭ０ｂを配置し、これらの配線の上部に、Ｘ方向に延在するグリッドｘ１に沿って第１層配線Ｍ１ａおよびＭ１ｂを配置し、これらを接続部ＴＨ０ａおよびＴＨ０ｂを介して電気的に接続する際、接続部ＴＨ０ｂをグリッドｙ２とｘ１の交点からから距離Ｌ１だけ右側にずれて配置し、第１層配線Ｍ１ａおよびＭ１ｂにリザーバＲａ、Ｒｂの形成領域を確保し、ずらした接続部ＴＨ０ｂ下の第０層配線Ｍ０ｂには、ノッチ（突出部）を設ける。その結果、リザーバ間の距離を確保でき、配線の実装効率を向上させ、また、配線間の接続精度を向上することができる。【選択図】　　図１
2004111771.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１方向に延在する第１配線と、
（ｂ）前記第１配線と接続部を介して接続され、前記第１方向と直交する第２方向に延在する第２配線であって、
前記接続部から前記第２方向と逆向きの方向に突出した余剰部分を有する第２配線と、
を配置する際、
（ｃ）前記接続部の中心を前記第１配線の中心から前記第２方向にずらして配置し、
（ｄ）前記接続部の下部に前記第１配線の突出部を配置すること、
を特徴とする半導体装置の製造方法。
【請求項２】
（ａ）第１方向に延在し、互いに隣り合う第１および第２配線と、
（ｂ）前記第１配線と第１接続部を介して接続され、前記第１方向と直交する線上に沿って、前記第２配線と逆側の方向に延在し、前記第１接続部から前記第２配線の方向に突出した第１余剰部分を有する第３配線と、
（ｃ）前記第２配線と第２接続部を介して接続され、前記線上に沿って、前記第１配線と逆側の方向に延在し、前記第２接続部から前記第１配線の方向に突出した第２余剰部分を有する第４配線と、
を配置する際、
（ｄ）前記第２接続部の中心を前記第２配線の中心から前記第１配線と逆側の方向にずらして配置し、
（ｅ）前記第２接続部の下部に前記第２配線の突出部を配置すること、
を特徴とする半導体装置の製造方法。
【請求項３】
前記第１配線の中心と前記第２配線の中心間は、配線を配置する際の単位距離であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記半導体装置の製造方法は、前記第３配線と平行に第５配線が配置されることを特徴とする請求項２または３記載の半導体装置の製造方法。
【請求項５】
前記第３配線と前記第５配線との距離は、前記第１配線と前記第２配線間の距離より小さいことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１配線と前記第２配線間の距離は、最小加工寸法より大きいことを特徴とする請求項４または５記載の半導体装置の製造方法。
【請求項７】
前記第１および第２余剰部分の幅は、
前記第３配線の中心と前記第５配線の中心との距離Ｐ１と前記第１配線の中心と前記第２配線の中心との距離Ｐ０との差（Ｐ０−Ｐ１）より小さく、
前記第３配線の中心と前記第５配線の中心との距離Ｐ１と前記第１配線の中心と前記第２配線の中心との距離Ｐ０との差の１／２より大きい、
ことを特徴とする請求項４〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第１および第２配線の幅と前記第１および第２接続部の幅は、ほぼ同じであることを特徴とする請求項２〜７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記第１および第２配線の下層には、ＭＩＳＦＥＴが配置され、
前記ＭＩＳＦＥＴのゲート電極は、前記第１および第２配線の配線間に前記第１方向に配置されることを特徴とする請求項２〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第１および第２配線の下層には、ＭＩＳＦＥＴが配置され、
前記第１配線もしくは前記第２配線は、前記ＭＩＳＦＥＴのソース、ドレインもしくはゲート電極と接続されることを特徴とする請求項２〜９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記第１接続部の中心は、前記第１配線の中心上に配置されることを特徴とする請求項２〜１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
（ｆ）前記第１接続部の中心を、前記第１配線の中心から前記第２配線と逆側の方向にずらして配置し、
（ｇ）前記第１接続部の下部に前記第１配線の突出部を配置すること、
を特徴とする請求項２〜１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
（ａ）第１方向に延在し、互いに隣り合う第１および第２配線を配置し、
（ｂ）前記第１配線と第１接続部を介して接続され、前記第１方向と直交する第２方向であって、前記第２配線と逆側の方向に延在し、前記第１接続部から前記第２配線の方向に突出した第１余剰部分を有する第３配線と、
（ｃ）前記第２配線と第２接続部を介して接続され、前記第２方向であって、前記第１配線と逆側の方向に延在し、前記第２接続部から前記第１配線の方向に突出した第２余剰部分を有する第４配線と、を配置し、
（ｄ）前記第３配線および第４配線が同一線上に位置し、前記第１の余剰部分と前記第２の余剰部分との距離が所定の距離以下であるか否かを判定し、
（ｅ）前記所定の距離以下である場合には、
（ｆ）前記第２接続部の中心を前記第２配線の中心から前記第１配線と逆側の方向にずらして配置し、
（ｇ）前記第２接続部の下部に前記第２配線の突出部を配置すること、
を特徴とする半導体装置の製造方法。
【請求項１４】
前記第１配線の中心と前記第２配線の中心間は、配線を配置する際の単位距離であることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記半導体装置の製造方法は、前記第３配線と平行に第５配線が配置されることを特徴とする請求項１３または１４記載の半導体装置の製造方法。
【請求項１６】
前記第３配線と前記第５配線との距離は、前記第１配線と前記第２配線間の距離より小さいことを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記第１配線と前記第２配線間の距離は、最小加工寸法より大きいことを特徴とする請求項１５または１６記載の半導体装置の製造方法。
【請求項１８】
前記第１および第２余剰部分の幅は、
前記第３配線の中心と前記第５配線の中心との距離Ｐ１と前記第１配線の中心と前記第２配線の中心との距離Ｐ０との差（Ｐ０−Ｐ１）より小さく、
前記第３配線の中心と前記第５配線の中心との距離Ｐ１と前記第１配線の中心と前記第２配線の中心との距離Ｐ０との差の１／２より大きい、
ことを特徴とする請求項１５〜１７のいずれか一項に記載の半導体装置の製造方法。
【請求項１９】
前記第１および第２配線の幅と前記第１および第２接続部の幅は、ほぼ同じであることを特徴とする請求項１３〜１８のいずれか一項に記載の半導体装置の製造方法。
【請求項２０】
前記第１および第２配線の下層には、ＭＩＳＦＥＴが配置され、
前記ＭＩＳＦＥＴのゲート電極は、前記第１および第２配線の配線間に前記第１方向に配置されることを特徴とする請求項１３〜１９のいずれか一項に記載の半導体装置の製造方法。
【請求項２１】
前記第１および第２配線の下層には、ＭＩＳＦＥＴが配置され、
前記第１配線もしくは前記第２配線は、前記ＭＩＳＦＥＴのソース、ドレインもしくはゲート電極と接続されることを特徴とする請求項１３〜２０のいずれか一項に記載の半導体装置の製造方法。
【請求項２２】
前記第１接続部の中心は、前記第１配線の中心上に配置されることを特徴とする請求項１３〜２１のいずれか一項に記載の半導体装置の製造方法。
【請求項２３】
（ｈ）前記第１接続部の中心を、前記第１配線の中心から前記第２配線と逆側の方向にずらして配置し、
（ｉ）前記第１接続部の下部に前記第１配線の突出部を配置すること、
を特徴とする請求項１３〜２２のいずれか一項に記載の半導体装置の製造方法。
【請求項２４】
（ａ）第１方向に延在する第１配線と、
（ｂ）前記第１配線上の接続部と、
（ｃ）前記接続部上に、前記第１方向と直交する第２方向に延在する端子部であって、
前記接続部から前記第２方向と逆向きの方向に突出した余剰部分を有する端子部と、
を配置し、
（ｄ）前記端子部から前記第２方向に第２配線を配置すること、
を特徴とする半導体装置の製造方法。
【請求項２５】
（ａ）第１方向に延在する第１配線層の第１レイアウトラインおよび前記第１方向に直交する第２方向に延在する第２配線層の第２レイアウトラインを規定する工程と、
（ｂ）前記第１レイアウトラインに沿って第１配線を配置する工程であって、前記第１レイアウトラインと前記第２レイアウトラインとの交点の両側に突出部を有する第１配線を仮想的に配置する工程と、
（ｃ）前記第２レイアウトラインに沿って第２配線を配置する工程と、
（ｄ）前記第１配線および第２配線のパターンの重なり領域に接続部を配置する工程と、
（ｅ）前記接続部下にのみ前記前記第１配線の突出部を配置した前記第１配線のパターンを規定する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２６】
（ａ）第１方向に延在する第１配線と、
（ｂ）前記第１配線と接続部を介して接続され、前記第１方向と直交する第２方向に延在する第２配線であって、前記第２方向と逆向きの方向に突出した余剰部分を有する第２配線と、
を有する半導体装置であって、
（ｃ）前記接続部は、その中心が前記第１配線の中心から前記第２方向にずれて形成され、
（ｄ）前記接続部の下部には、前記第１配線の突出部が形成されていること、を特徴とする半導体装置。
【請求項２７】
（ａ）第１方向に延在し、互いに隣り合う第１および第２配線と、
（ｂ）前記第１配線と第１接続部を介して接続され、前記第１方向と直交する第２方向に沿って、前記第２配線と逆側の方向に延在し、前記第１接続部から前記第２配線の方向に突出した第１余剰部分を有する第３配線と、
（ｃ）前記第２配線と第２接続部を介して接続され、前記第２方向に沿って、前記第１配線と逆側の方向に延在し、前記第２接続部から前記第１配線の方向に突出した第２余剰部分を有する第４配線と、
を有する半導体装置であって、
（ｄ）前記第２接続部は、その中心が前記第２配線の中心から前記第１配線と逆側の方向にずれて形成され、
（ｅ）前記第２接続部の下部には、前記第２配線の突出部が形成されていること、
を特徴とする半導体装置。
【請求項２８】
前記第１配線の中心と前記第２配線の中心間の距離は、配線を配置する際の単位距離であることを特徴とする請求項２７記載の半導体装置。
【請求項２９】
前記半導体装置は、前記第３配線と平行に形成された第５配線を有することを特徴とする請求項２７または２８記載の半導体装置。
【請求項３０】
前記第３配線と前記第５配線との距離は、前記第１配線と前記第２配線間の距離より小さいことを特徴とする請求項２９記載の半導体装置。
【請求項３１】
前記第１配線と前記第２配線間の距離は、最小加工寸法より大きいことを特徴とする請求項２９または３０記載の半導体装置。
【請求項３２】
前記第１および第２余剰部分の幅は、
前記第３配線の中心と前記第５配線の中心との距離Ｐ１と前記第１配線の中心と前記第２配線の中心との距離Ｐ０との差（Ｐ０−Ｐ１）より小さく、
前記第３配線の中心と前記第５配線の中心との距離Ｐ１と前記第１配線の中心と前記第２配線の中心との距離Ｐ０との差の１／２より大きい、
ことを特徴とする請求項２９〜３１のいずれか一項に記載の半導体装置。
【請求項３３】
前記第１および第２配線の幅と前記第１および第２接続部の幅は、ほぼ同じであることを特徴とする請求項２７〜３２のいずれか一項に記載の半導体装置。
【請求項３４】
前記半導体装置は、前記第１および第２配線の下層に、ＭＩＳＦＥＴを有し、
前記ＭＩＳＦＥＴのゲート電極は、前記第１および第２配線の配線間に前記第１方向に配置されていることを特徴とする請求項２７〜３３のいずれか一項に記載の半導体装置。
【請求項３５】
前記半導体装置は、前記第１および第２配線の下層に、ＭＩＳＦＥＴを有し、
前記第１配線もしくは前記第２配線は、前記ＭＩＳＦＥＴのソース、ドレインもしくはゲート電極と接続されていることを特徴とする請求項２７〜３４のいずれか一項に記載の半導体装置。
【請求項３６】
前記第１接続部の中心は、前記第１配線の中心上に配置されていることを特徴とする請求項２７〜３５のいずれか一項に記載の半導体装置。
【請求項３７】
（ｆ）前記第１接続部の中心は、その中心が前記第１配線の中心から前記第２配線と逆側の方向にずれて形成され、
（ｇ）前記第１接続部の下部に前記第１配線の突出部が形成されていること、を特徴とする請求項２７〜３５のいずれか一項に記載の半導体装置。
【請求項３８】
（ａ）第１方向に延在し、少なくとも１つ以上の突出部を有する第１配線と、
（ｂ）前記第１配線と第１接続部を介して接続され、前記第１接続部から前記第１方向と直交する第２方向に沿って延在し、且つ、前記第２方向と逆方向に前記第１接続部から突出した第１余剰部分を有する第２配線と、
を有し、
前記第１接続部は、前記第１配線上および前記突出部上に形成されていることを特徴とする半導体装置。
【請求項３９】
（ａ）第１方向に延在し、少なくとも１つ以上の突出部を有する第１配線と、
（ｂ）前記第１配線と第１接続部を介して接続され、前記第１接続部から前記第１方向と直交する第２方向に沿って延在し、且つ、前記第２方向と逆方向に前記第１接続部から突出した第１余剰部分を有する第２配線と、
（ｃ）前記第１配線と第２接続部を介して接続され、前記第２接続部から前記第１方向と直交する第２方向に沿って延在し、且つ、前記第２方向と逆方向に前記第２接続部から突出した第２余剰部分を有する第３配線と、
を有する半導体装置であって、
前記第１接続部は前記第１配線上に形成され、前記第２接続部は前記第１配線上および前記突出部上に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、異層間の配線の接続部に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体素子と配線間、または異なる層の配線間は、接続孔内に形成された導電性膜によって接続される。
【０００３】
しかしながら、半導体装置の微細化に伴い、以下に示す理由により、リザーバと呼ばれる部位を接続部上の上層配線に設ける技術が検討されている。
【０００４】
このリザーバとは、配線の一部であって、主たる電流経路となる配線部から突出した突出部（余剰部分、余裕部分）をいう。
【０００５】
このリザーバの部分は、電流経路としては不要な部分であるが、エレクトロマイグレーション（ＥＭ）耐性を向上させるために形成される。
【０００６】
このエレクトロマイグレーションとは、上層配線と下層配線間に接続部を介して電流が流れる際、配線や接続部を構成する金属原子が移動する現象をいい、その結果、配線や接続部内にボイド（空孔）が生じ、断線や接続抵抗の上昇などの接続不良を起こす。
【０００７】
しかしながら、リザーバが存在すると、リザーバが金属原子の供給源となってボイドの発生率を低減し、エレクトロマイグレーション耐性を向上させることができる。
【０００８】
また、リザーバが存在することにより、配線と接続部のパターンの合わせ余裕を確保でき、マスクずれが生じた場合であっても配線と接続部との導通を図ることができる。
【０００９】
例えば、下記特許文献１（特開２００１−４４１９６号公報）には、配線の上部または下部に金属のリザーバ５ａを設けることで、エレクトロマイグレーションによるボイドの発生を抑制する技術が開示されている。
【００１０】
また、例えば、下記特許文献２（特開平１１−１８６４３３号公報）には、エレクトロマイグレーション（ＥＭ）耐性を向上させるリザーバ部についての記載がある。
【００１１】
【特許文献１】
特開２００１−４４１９６号公報
【００１２】
【特許文献２】
特開平１１−１８６４３３号公報
【００１３】
【発明が解決しようとする課題】
本発明者は、半導体装置の研究・開発に従事しており、リザーバ部を設けることでＥＭ耐性を向上させることを検討している。
【００１４】
一方、各層の配線やこれらの間の接続部のパターンは、例えば、自動配線ツール（ＣＡＤ（ｃｏｍｐｕｔｅｒ　ａｉｄｅｄ　ｄｅｓｉｇｎ）システム）を用いて配置（レイアウト）される。この際、配線や接続部のパターンが、高密度に配置されるよう最適化される。
【００１５】
しかしながら、リザーバを設けない場合には配線エラーとならないレイアウトにおいて、リザーバを設けた場合には、配線ルールエラー（バイオレーション）となり、追って詳細に説明するように配線効率（配線の実装効率）が低下するといった問題が生じた。
【００１６】
本発明の目的は、配線の実装効率を向上することにある。また、配線間の接続精度を向上することにある。
【００１７】
また、本発明の他の目的は、半導体装置の微細化もしくは高密度化を図ることにある。また、半導体装置の高性能化を図ることにある。
【００１８】
本発明の目的ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２０】
（１）本発明の半導体装置の製造方法は、（ａ）第１方向に延在する第１配線と、（ｂ）前記第１配線と接続部を介して接続され、前記第１方向と直交する第２方向に延在する第２配線であって、前記接続部から前記第２方向と逆向きの方向に突出した余剰部分を有する第２配線と、を配置する際、（ｃ）前記接続部の中心を前記第１配線の中心から前記第２方向にずらして配置し、（ｄ）前記接続部の下部に前記第１配線の突出部を配置するものである。
【００２１】
（２）本発明の半導体装置は、（ａ）第１方向に延在する第１配線と、（ｂ）前記第１配線と接続部を介して接続され、前記第１方向と直交する第２方向に延在する第２配線であって、前記第２方向と逆向きの方向に突出した第１余剰部分を有する第２配線と、を有する半導体装置であって、（ｃ）前記接続部は、その中心が前記第１配線の中心から前記第２方向にずれて形成され、（ｄ）前記接続部の下部には、前記前記第１配線の突出部が形成されているものである。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（実施の形態１）
本実施の形態の半導体装置の配線等の配置方法を図面を参照しながら説明する。
【００２４】
図１は、第０層配線Ｍ０ａ、Ｍ０ｂ、第１層配線Ｍ１ａ〜Ｍ１ｅおよび第０層配線と第１層配線との接続部ＴＨ０ａ、ＴＨ０ｂ等の平面パターンを示す平面図である。また、図２は、図１のレイアウトのうち、第０層配線Ｍ０ａ、Ｍ０ｂの平面パターンを示す図であり、図３は、図１のＡ−Ａ’部に対応する要部断面図である。なお、配線間には、層間絶縁膜が存在する。
【００２５】
図１〜図３を参照しながら、本実施の形態の半導体装置の配線等の配置状態を示す。
【００２６】
第０層配線Ｍ０ａおよびＭ０ｂは、Ｙ方向に延在するグリッド（レイアウトライン、チャネル）ｙ１、ｙ２に沿って配置されている。このグリッドとは、Ｘ方向もしくはＹ方向に等間隔で規定されたライン（格子）であり、各層の最小配線間隔を規定するものである。
【００２７】
また、第１層配線Ｍ１ａおよびＭ１ｂは、それぞれ第０層配線Ｍ０ａおよびＭ０ｂと接続部ＴＨ０ａおよびＴＨ０ｂを介して電気的に接続されている。この第１層配線Ｍ１ａおよびＭ１ｂは、Ｘ方向に延在するグリッドｘ１に沿って配置されている。
【００２８】
即ち、第１層配線Ｍ１ａは、接続部ＴＨ０ａ上から図中の左側（Ｍ０ｂと逆側の方向）に延在し、第１層配線Ｍ１ｂは、接続部ＴＨ０ｂ上から図中の右側（Ｍ０ａと逆側の方向）に延在する。
【００２９】
また、第１層配線Ｍ１ａは、接続部ＴＨ０ａ上から図中の右側に突出したリザーバ（余剰部分、余裕部分）Ｒａを有し、第１層配線Ｍ１ｂは、接続部ＴＨ０ｂ上から図中の左側に突出したリザーバＲｂを有する。
【００３０】
また、距離Ｐ０（拡散ピッチ）は、グリッドｙ１とｙ２間の距離である。即ち、第０層配線Ｍ０間のスペースＳ０と第０層配線の幅Ｗ０との和である。また、距離Ｐ１は、グリッドｘ２とｘ３（ｘ１とｘ２）間距離で、第１層配線間のスペースＳ１と第１層配線の幅Ｗ１との和である。この距離Ｐ０とＰ１は、Ｐ１＜Ｐ０の関係にある。
【００３１】
図７は、第０層配線Ｍ０の下層にＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を形成した場合の要部断面図であり、図８は、第０層配線Ｍ０とＭＩＳＦＥＴのゲート電極ＦＧとのパターンの関係を示す平面図である。図８のＢ−Ｂ’方向の断面が図７に対応している。
【００３２】
例えば、図７および図８に示すように、第０層配線Ｍ０の下層にＭＩＳＦＥＴが形成され、第０層配線Ｍ０間にゲート電極ＦＧをＹ方向に配置し、ＭＩＳＦＥＴのソース、ドレイン領域Ｓ／Ｄと第０層配線Ｍ０とを接続部ＬＣＮＴを介して接続する場合、ゲート電極ＦＧと接続部ＬＣＮＴとのショート（短絡）を防止するため、これらの間にある程度の余裕を設ける必要がある。ＭＩＳＦＥＴの微細化は進んでいるが、第０層配線Ｍ０の間隔を最小加工寸法（配線幅＝配線間隔＝Ｆ）とすることができない場合が多い。これに対して、第１層配線Ｍ１は、下層の素子等のレイアウトの影響を受けないため、最小加工寸法で配置することが可能となる。
【００３３】
このように、第０層配線間（グリッドｙ間）が第１層配線間（グリッドｘ間）より大きくなる（Ｐ１＜Ｐ０）場合が多い。
【００３４】
図７に各部位の寸法の一例を示す。図７に示すように、Ｐ０は、０．４２μｍ、Ｓ０は、０．２４μｍ、Ｗ０は、０．１８μｍで、リザーバ長Ｌｒｅｓは、０．０６μｍである。リザーバ長とは、接続部ＴＨ０のリザーバ側の端部からリザーバの端部までの距離をいう。また、Ｓ１およびＷ１は、例えば０．１８μｍで、Ｐ１は、０．３６μｍである。また、図７に示すように、第１層配線Ｍ１の上部には、層間絶縁膜を介して第０層配線Ｍ０と同じ方向（Ｙ方向）に延在する第２層配線Ｍ２を配置してもよく、この第２層配線Ｍ２の幅および間隔は、例えば０．１８μｍで、この数値は、例えば、配線間に許容される最小の寸法である。第１層配線Ｍ１と第２層配線Ｍ２は、例えば接続部ＴＨ１を介して接続される。
【００３５】
なお、図７においては、ＭＩＳＦＥＴのソース、ドレイン領域Ｓ／Ｄと第０層配線Ｍ０とを接続部ＬＣＮＴを介して接続しているが、図３８に示すように、ゲート電極ＦＧを第０層配線Ｍ０と接続部ＬＣＮＴを介して接続してもよい。ゲート電極上の接続部をＦＣＮＴと示す場合もあるが、便宜上ここではＬＣＮＴと示す。
【００３６】
図３８の左図は、ゲート電極ＦＧに突出部（配線部）を設け、この突出部を接続部ＬＣＮＴを介して第０層配線Ｍ０と接続する場合であり、図３８の右図は、ゲート電極ＦＧ上に接続部ＬＣＮＴを設け、さらにその上部に第０層配線Ｍ０を配置した場合である。
【００３７】
このように、第０層配線Ｍ０は、ＭＩＳＦＥＴのソース、ドレイン領域Ｓ／Ｄ上のみならず、ゲート電極ＦＧ上に配置されることもある。このように配置することで、ゲート電極ＦＧへの給電経路を短縮することができる。
【００３８】
ここで、図１等に示すように、第０層配線Ｍ０ｂ上の接続部ＴＨ０ｂは、その中心がグリッドｙ２とｘ１の交点からから距離Ｌ１（図７の場合、０．０６μｍ）だけ右側にずれている。一方、第０層配線Ｍ０ａ上の接続部ＴＨ０ａは、その中心がグリッドｘ１とｙ１の交点にある（図１）。
【００３９】
また、第０層配線Ｍ０ｂ上の接続部ＴＨ０ｂ下には、第０層配線Ｍ０ｂのノッチ（突出部、幅広部）Ｎｂが形成されている（図２参照）。すなわち、接続部ＴＨ０ｂは第０層配線Ｍ０ｂ上およびノッチＮｂ上に位置し、第１配線層Ｍ１ｂと接続するように形成されている。このノッチＮｂのＸ方向の長さは、距離Ｌ１と同じとすることが好ましい。例えば、図７においては、０．０６μｍである。なお、第０層配線Ｍ０は、配線間に許容される最小の寸法以上の間隔をおいて配置されているため、ノッチを設けても必要な配線間隔は確保することができる。
【００４０】
このように、本実施の形態においては、隣合うグリッド上に配置された第０層配線上に、同一線上に互いに逆方向に延在する第１層配線を配置する際、第０層配線上の接続部をその上部の第１層配線が延在する方向にずらして配置し、さらに、ずらした接続部下の第０層配線にノッチを設けた。
【００４１】
その結果、第１層配線にリザーバを設けた場合であっても、リザーバＲａとＲｂもしくはＲｄとＲｅのような各リザーバ間の間隔を確保できる。すなわち、同一グリッド上に配置された第１層配線のＸ方向の間隔を確保できるため配線密度を高めることが可能となり、配線の実装効率を向上させることができる。
【００４２】
例えば、図４に示すように、第０層配線Ｍ０ｂ上の接続部ＴＨ０ｂの中心を、グリッドｙ２とｘ１の交点に配置した場合には、第１層配線のＸ方向の間隔が、図１の場合より小さくなり、この間が規定の距離以下となると配線ルールエラー（ｓｐａｃｅ　　ｅｒｒｏｒ）となる。図５は、図４のレイアウトのうち、第０層配線Ｍ０ａ、Ｍ０ｂの平面パターンを示す図であり、図６は、図４のＣ−Ｃ’部に対応する要部断面図である。
【００４３】
配線ルールエラーが生じた場合には、第１層配線Ｍ１ｂは、他のグリッド、例えば、グリッドｘ２に移動（ｍｏｖｅ）せざるを得ない（図４）。これに伴って、第１層配線Ｍ１ｃは、グリッドｘ２を避けて配置せざるを得なくなり、配線配置の自由度が大きく失われる。たとえばこの場合、他のグリッド（例えばグリッドｘ３）上に移動するというような手段をとらなければならず、これらの配線（Ｍ１ａ〜Ｍ１ｃ）の配置に必要なグリッド数の増大を招き、実効面積が大きくなる。即ち、配線の実効効率が低下する。
【００４４】
これに対し、本実施の形態の配線等の配置方法によれば、前述した通り、リザーバを設けた場合であっても、第１層配線Ｍ１ｃの領域を、グリッドｘ２上に確保することができる。すなわち、同一グリッド上に配置された第１層配線のＸ方向の間隔を確保できるため、Ｙ方向で隣り合うグリッドに第１層配線Ｍ１ｃのような他の配線（Ａｎｏｔｈｅｒ　　ｎｅｔ）を配置することが可能となる。これにより配線の自由度を向上させることができ、また、配線の密度・実装効率を向上させることができる。その結果、半導体装置の微細化（チップの縮小化）や高集積化を図ることができる。この第１層配線Ｍ１ｃ（Ａｎｏｔｈｅｒ　　ｎｅｔ）は、第０層配線Ｍ０ａ、Ｍ０ｂには接続されない配線で、例えばＸ方向に離隔して配置されている他の第０層配線Ｍ０又はＸ方向に離隔した位置で、第１層配線Ｍ１の上層の第２層配線Ｍ２に電気的に接続される。
【００４５】
追って詳細に説明するが、半導体装置は、複数の素子間が多層の配線で接続されており、例えば、単位セル当たり１グリッドのセル面積の縮小化であっても、半導体装置全体においては、大きな効果を得ることができる。
【００４６】
また、各素子間を接続する配線の長さを短縮でき、半導体装置の高速駆動を実現できる。また、配線の長さを短縮することにより、配線抵抗を小さくでき、半導体装置の低消費電力化を図ることができる。このように、半導体装置の信頼性の向上を図ることができる。
【００４７】
また、図１等に示した通り、接続部ＴＨ０ａ、ＴＨ０ｂ上の第１層配線Ｍ１ａ、Ｍ１ｂに、リザーバＲａ、Ｒｂを設けたので、配線や接続部を構成する金属原子が移動しても、リザーバが金属原子の供給源となってボイドの発生率を低減し、エレクトロマイグレーション（ＥＭ）耐性を向上させる。また、配線と接続部のパターンの合わせ余裕を確保でき、マスクずれが生じた場合であっても配線と接続部との導通を図ることができる。このように、配線間の接続精度を向上することができ、半導体装置の信頼性の向上を図ることができる。
【００４８】
次に、リザーバ長Ｌｒｅｓについて説明する。リザーバ長は、ＥＭ耐性の向上のためにはできるだけ長い方が好ましいが、あまり長くすると、配線の実装効率が低下してしまう。図９は、リザーバ長Ｌｒｅｓと接続部ＴＨの配置率との関係を示す図表である。
【００４９】
例えば、図９に示すように、Ｙ方向に並んで延在する６つの第０層配線Ｍ０上に、接続部ＴＨを介して第１層配線Ｍ１を配置する場合を考える。
【００５０】
ケース１に示すように、リザーバ長Ｌｒｅｓを、距離Ｐ０と距離Ｐ１との差の１／２以下（Ｌｒｅｓ≦（Ｐ０−Ｐ１）／２）とした場合、同じグリッドｘ上に並んで接続部ＴＨを配置することが可能である。即ち、接続部配置率（ＴＨ配置率）は、１００％となる。なお、第０層配線Ｍ０、第１層配線Ｍ１と接続部ＴＨの配線幅は同じで、この幅および第１層配線Ｍ１間は、最小加工寸法であるとする。
【００５１】
ケース２に示すように、リザーバ長Ｌｒｅｓを、距離Ｐ０と距離Ｐ１との差の１／２より大きく、距離Ｐ０と距離Ｐ１との差以下（（Ｐ０−Ｐ１）／２＜Ｌｒｅｓ≦（Ｐ０−Ｐ１））とした場合、同じグリッドｘ上の各グリッドｙとの交点には、接続部ＴＨは連続して３つしか配置できなくなり、次のグリッドｙ上には配置することができない。このケース２をケース１と比較すると、その接続部配置率（ＴＨ配置率）は７５％となる。なお、この場合第０層配線Ｍ０と接続部ＴＨの中心をずらす必要がある。しかしながら、ケース１と比較してリザーバ長を長くできるため、ＥＭ耐性を向上することが可能となり、配線の信頼性を高めることができる。
【００５２】
ケース３に示すように、リザーバ長Ｌｒｅｓを、距離Ｐ０と距離Ｐ１との差より大きく、距離Ｐ０と距離Ｐ１との差の２倍以下（（Ｐ０−Ｐ１）＜Ｌｒｅｓ≦２（Ｐ０−Ｐ１））とした場合、配線のＥＭ耐性を向上することができるが、同じグリッドｘ上の各グリッドｙとの交点には、接続部ＴＨは連続して２つしか配置できなくなり、次のグリッドｙ上には配置することができない。その結果、ケース１と比較すると接続部配置率は６６．７％となる。なお、この場合も第０層配線Ｍ０と接続部ＴＨの中心をずらす必要がある。
【００５３】
なお、リザーバ長Ｌｒｅｓを、距離Ｐ０と距離Ｐ１との差の１／２より大きく（（Ｐ０−Ｐ１）／２＜Ｌｒｅｓ）し、第０層配線Ｍ０と接続部ＴＨの中心をずらさない場合は、接続部配置率は、５０％となる。
【００５４】
従って、ケース１〜３のいずれの場合も、接続部配置率が向上するが、ケース１の場合には、リザーバ長が相対的に短いためＥＭ耐性が低下する。また、ケース３の場合には、配線の中心部と接続部とのずれが大きくなるためノッチが大きくなり、配線配置の自由度が大きく失われる。よって、同一グリッドｘを避けて第１層配線Ｍ１を配置せざるを得なくなり、配線の実効面積が劣化する恐れがある。また、配線経路が複雑となり、信号伝達の遅延を引き起こす恐れがある。
【００５５】
従って、ケース２、即ち、リザーバ長Ｌｒｅｓとしては、距離Ｐ０と距離Ｐ１との差の１／２より大きく、距離Ｐ０と距離Ｐ１との差以下（（Ｐ０−Ｐ１）／２＜Ｌｒｅｓ≦（Ｐ０−Ｐ１））とするのが好ましいと考えられる。
【００５６】
また、リザーバ長Ｌｒｅｓの定義をケース１にした場合においても、第０層配線Ｍ０にノッチＮを設け、接続部ＴＨの配置を第０層配線Ｍ０の中心とずらして形成してもよい。すなわち、ケース２およびケース３のようにノッチＮを設け、そのノッチＮ上に接続部ＴＨを形成することが可能である。同様にリザーバ長Ｌｒｅｓの定義をケース２にした場合においても、ケース３のようなより長いノッチＮ上に接続部ＴＨを形成することも可能である。
【００５７】
また、これらのケース１〜３を各配線層の配線密度の程度によってそれぞれ組み合わせて用いてもよい。すなわち、配線を密に配置する必要が無いとき、もしくは、配線の信頼性を確保したい場合には、ケース３の方式に従って配置されている配線領域があってもよいし、逆に配線密度を高くして配置しなければならない場合にはケース１の方式（リザーバ長定義と配置方法）を用いてもよい。
【００５８】
なお、前述の例では、例えば、グリッドｘ１上の接続部ＴＨ０ａ、ＴＨ０ｂのうち、ＴＨ０ｂの中心を右側にずらしたが、ＴＨ０ａの中心を左側にずらしてもよい。
【００５９】
このように、同じグリッドｙ上に配置される第１層配線下の接続部のうち、その中心を左側にずらす場合の例を、第１層配線Ｍ１ｄ部を例に説明する（図１参照）。
【００６０】
即ち、グリッドｘ３に沿って配置される第１層配線Ｍ１ｄおよびＭ１ｅは、それぞれ第０層配線Ｍ０ａおよびＭ０ｂと接続部ＴＨ０ｄおよびＴＨ０ｅを介して電気的に接続されている。
【００６１】
即ち、第１層配線Ｍ１ｄは、接続部ＴＨ０ｄ上から図中の左側に延在し、第１層配線Ｍ１ｅは、接続部ＴＨ０ｅ上から図中の右側に延在する。
【００６２】
また、第１層配線Ｍ１ｄは、接続部ＴＨ０ｄ上から図中の右側に突出したリザーバＲｄを有し、第１層配線Ｍ１ｅは、接続部ＴＨ０ｅ上から図中の左側に突出したリザーバＲｅを有する。なお、距離Ｐ０とＰ１は、Ｐ１＜Ｐ０の関係にある。
【００６３】
ここで、第０層配線Ｍ０ｂ上の接続部ＴＨ０ｄは、その中心がグリッドｙ１とｘ３の交点からから距離Ｌ１だけ左側にずれている。一方、第０層配線Ｍ０ａ上の接続部ＴＨ０ｅは、その中心がグリッドｙ２とｘ３の交点にある。
【００６４】
また、第０層配線Ｍ０ａ上の接続部ＴＨ０ｄ下には、第０層配線Ｍ０ａのノッチＮｄが形成されている（図２参照）。なお、第０層配線Ｍ０は、最小加工寸法で配置されていないため、ノッチを設けても必要な配線間隔は確保することができる。
【００６５】
このように、接続部ＴＨ０ｄの中心を左側にずらし、第０層配線Ｍ０ａに、ノッチＮｄを設けたので、第１層配線（Ｍ１ｄ、Ｍ１ｅ）にリザーバＲｄ、Ｒｅを設けた場合であっても、これらのＸ方向の間隔を確保でき、配線の実装効率を向上させることができる。
【００６６】
（実施の形態２）
半導体装置は、コンピュータを利用し設計される（ＣＡＤ）。ＣＡＤは、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）を短期間に開発するためには必要不可欠なものとなっている。このＣＡＤに使用するコンピュータシステム（ＣＡＤシステム）は、ＣＡＤツール群により構成され、各設計工程に応じて種々のＣＡＤツールが使用される。言い換えれば、ＣＡＤツールは、特定目的用に開発されたソフトウェアである。
【００６７】
従って、実施の形態１で説明した配線もＣＡＤツールを用いて自動的に配置することが可能である。
【００６８】
以下、本実施の形態においては、実施の形態１で説明した配線のレイアウトを実現するためのＣＡＤツール（自動配置配線ツール）について説明する。なお、本実施の形態のＣＡＤツールを用いて配置される配線等の形状等は、実施の形態１において図１等を参照しながら説明したレイアウトと同様であり、ここでは、その詳細な説明を省略する。
【００６９】
実施の形態１で説明したように、配線のレイアウトには種々の条件がある。ａ）第０層配線Ｍ０は、グリッドｙ上に配置する。ｂ）第１層配線Ｍ１は、グリッドｘ上に配置する。ｃ）第０層配線と第１層配線との接続部ＴＨ０は、グリッドｘとグリッドｙの交点に配置する。ｄ）第１層配線Ｍ１には、リザーバを設ける。
【００７０】
（１）まず、第０層配線Ｍ０上に接続部ＴＨ０および第１層配線Ｍ１を配置するモデル（Ｍ０モデル）について図１０を参照しながら説明する。
【００７１】
第０層配線Ｍ０ａ、Ｍ０ｂは、本ＣＡＤツールの前段階の工程で最適配置されているものとする。
【００７２】
この第０層配線Ｍ０ａ、Ｍ０ｂに、第１層配線Ｍ１ａ、Ｍ１ｂを最適配置する。ここでは、リザーバ長を考慮せず配置する。
【００７３】
次いで、接続部ＴＨ０ａ、ＴＨ０ｂを第０層配線Ｍ０と第１層配線Ｍ１との交点に配置する。
【００７４】
次いで、第１層配線Ｍ１にリザーバＲａ、Ｒｂを追加し、これらのＸ方向の距離が所定の長さ以上であるかどうかを判断する。所定の長さとは、例えば、配線間に許容される最小の寸法である。
【００７５】
所定の長さ以下の場合には、第１層配線Ｍ１下のいずれか一方の接続部ＴＨ０を第１層配線の延在方向にずらす。図１０では、接続部ＴＨ０ｂを右側に距離Ｌ１だけずらしている。
【００７６】
さらに、ずらした接続部下に第０層配線Ｍ０のノッチＮを追加する。図１０では、第０層配線Ｍ０ｂにノッチＮｂを追加している。
【００７７】
なお、これらの工程を経ず、リザーバを含めた第１層配線Ｍ１をその下部の接続部ＴＨ０がグリッドの交点から第１層配線Ｍ１が延在する方向にずれて配置することを許容するプログラムを用いて第１層配線Ｍ１および接続部ＴＨ０等を配置してもよい。
【００７８】
（２）次に、第０層配線Ｍ０上にずらして配置した接続部ＴＨ０およびその上部の端子部Ｔ（第１層配線Ｍ１の一部）を規定しておき、端子部Ｔを起点に第１層配線を配置するモデル（Ｍ１モデル）について図１１を参照しながら説明する。
【００７９】
即ち、グリッドｙ１、ｙ２上に最適配置されている第０層配線Ｍ０ａ、Ｍ０ｂ上の、グリッドｘ１との交点部の接続部ＴＨ０のうち一方を、その中心が前記交点部からＸ方向にずれるよう配置する。図１１では、接続部ＴＨ０ｂを、距離Ｌ１だけ右側にずらしてある。この接続部ＴＨ０ｂ上に、接続部ＴＨ０ｂの中心をずらした方向と逆側の方向にリザーバＲｂを有する端子部Ｔｂを配置する。さらに、ずらした端子部Ｔｂ下の第０層配線Ｍ０ｂにはノッチＮｂを設ける。
【００８０】
また、他方の接続部ＴＨ０ａをグリッドｘ１との交点部上に配置し、この接続部ＴＨ０ａ上に、接続部ＴＨ０ａ上から右側にリザーバＲａを有する端子部Ｔａを配置する。
【００８１】
この端子部Ｔａ、Ｔｂの位置情報を基に、端子部ＴからリザーバＲとは逆側の方向に第１層配線Ｍ１が延在するよう第１層配線Ｍ１を自動配置する。言い換えれば、端子部Ｔを起点に第１層配線Ｍ１を最適配置する。
【００８２】
このＭ１モデルにおいては、接続部ＴＨ０（端子部Ｔ）の位置があらかじめ限定されるため、場合によっては、前記Ｍ０モデルより配線の実装効率が低下する恐れがある。
【００８３】
しかしながら、このＭ１モデルにおいては、第１層配線Ｍ１の配置条件が少なくなり配線設計のＴＡＴ（ｔｕｒｎ　ａｒｏｕｎｄ　ｔｉｍｅ）を短縮することができる。
【００８４】
即ち、Ｍ０モデルにおいては、第０層配線Ｍ０に対する接続部ＴＨ０およびその上部の第１層配線Ｍ１の配置の組み合わせを網羅的に行いながら配線設計（実装）を行う必要がある。
【００８５】
例えば、図１に示した場合においても、第０層配線Ｍ０上の３交点に接続部ＴＨ０を配置することが可能であり、設計の自由度が大きい分、最適配置の確定に時間がかかる。特に、Ｍ０モデルにおいて、接続部ＴＨ０をグリッドの交点に配置するという条件を外し、グリッドの交点からずれて配置することを許容する場合には、さらに、最適配置の確定に時間がかかる。
【００８６】
図１においては、グリッド２×３の領域を示したにすぎないが、実際は複数の素子（セル）間が多層の配線等で接続されており、これらの接続の組み合わせを網羅的に行いながら配線設計を行うには、コンピュータの計算能力の向上が必要であり、また、計算時間も長くなる。
【００８７】
これに対し、Ｍ１モデルにおいては、配線設計のＴＡＴを短縮することができ、また、一般的なＣＡＤシステムを用いることができる。
【００８８】
（実施の形態３）
実施の形態１においては、隣り合う接続部ＴＨ０ａ、ＴＨ０ｂのうち接続部ＴＨ０ａのみをずらして配置したが（図１参照）、隣り合う接続部ＴＨ０ａ、ＴＨ０ｂをそれぞれ逆方向（離れる方向）にずらしても良い。
【００８９】
本実施の形態の半導体装置の配線等の配置方法を図面を参照しながら説明する。なお、接続部および第１層配線の配置位置等を除いては、実施の形態１と同様であるため対応する部位に同符号を付し、異なる部分についてのみ詳細に説明する。
【００９０】
図１２は、第０層配線Ｍ０ａ、Ｍ０ｂ、第１層配線Ｍ１ａ〜Ｍ１ｅおよび第０層配線と第１層配線との接続部ＴＨ０ａ、ＴＨ０ｂ等の平面パターンを示す平面図である。また、図１３は、図１２のレイアウトのうち、第０層配線Ｍ０ａ、Ｍ０ｂの平面パターンを示す図であり、図１４は、図１２のＤ−Ｄ’部に対応する要部断面図である。
【００９１】
図１２〜図１４を参照しながら、本実施の形態の半導体装置の配線等の配置状態を説明する。
【００９２】
第０層配線Ｍ０ａおよびＭ０ｂは、グリッドｙ１、ｙ２に沿って配置され、グリッドｘ１に沿って配置されている第１層配線Ｍ１ａおよびＭ１ｂと、接続部ＴＨ０ａおよびＴＨ０ｂを介して電気的に接続されている。
【００９３】
即ち、第１層配線Ｍ１ａは、接続部ＴＨ０ａ上から図中の左側に延在し、第１層配線Ｍ１ｂは、接続部ＴＨ０ｂ上から図中の右側に延在する。
【００９４】
また、第１層配線Ｍ１ａは、接続部ＴＨ０ａ上から図中の右側に突出したリザーバＲａを有し、第１層配線Ｍ１ｂは、接続部ＴＨ０ｂ上から図中の左側に突出したリザーバＲｂを有する。
【００９５】
また、距離Ｐ０は、グリッドｙ１とｙ２間の距離で、第０層配線間のスペースＳ０と第０層配線の幅Ｗ０との和である。また、距離Ｐ１は、グリッドｘ１とｘ２間距離で、第１層配線間のスペースＳ１と第１層配線の幅Ｗ１との和である。この距離Ｐ１とＰ０は、Ｐ１＜Ｐ０の関係にある。
【００９６】
実施の形態１で説明したように、第０層配線Ｍ０の下層に、ゲート電極ＦＧがＹ方向に配置される場合には、Ｐ１＜Ｐ０の関係となることが多い。
【００９７】
図１５に、第０層配線Ｍ０とＭＩＳＦＥＴのゲート電極ＦＧとのパターンの関係を示す。図１６に、第０層配線Ｍ０の下層にＭＩＳＦＥＴを形成した場合の要部断面図を示す。図１５のＥ−Ｅ’方向の断面が図１６に対応している。
【００９８】
図１６に示すように、例えば、Ｐ０は、０．４２μｍ、Ｓ０は、０．２４μｍ、Ｗ０は、０．１８μｍで、リザーバ長Ｌｒｅｓは、０．０６μｍである。また、Ｓ１およびＷ１は、０．１８μｍで、Ｐ１は、０．３６μｍである。また、第２層配線Ｍ２の幅および間隔は、０．１８μｍである。
【００９９】
ここで、図１２等に示すように、第０層配線Ｍ０ｂ上の接続部ＴＨ０ｂは、その中心がグリッドｙ２とｘ１の交点からから距離Ｌ２だけ右側にずれている。また、第０層配線Ｍ０ａ上の接続部ＴＨ０ａは、その中心がグリッドｙ１とｘ１の交点からから距離Ｌ２だけ左側にずれている。距離Ｌ２は、例えば０．０３μｍである（図１６）。
【０１００】
また、第０層配線Ｍ０ａ上の接続部ＴＨ０ａ下には、第０層配線Ｍ０ａのノッチＮａが形成され、第０層配線Ｍ０ｂ上の接続部ＴＨ０ｂ下には、第０層配線Ｍ０ｂのノッチＮｂが形成されている（図１３参照）。このノッチＮａ、Ｎｂの長さは、距離Ｌ２と同じとすることが好ましい。図１６においては、例えば０．０３μｍである。なお、第０層配線Ｍ０は、配線間に許容される最小の寸法以上の間隔をおいて配置されているため、ノッチを設けても必要な配線間隔は確保することができる。
【０１０１】
このように、本実施の形態においては、隣り合うグリッド上に配置された第０層配線上に、同一のグリッド上に互いに逆方向に延在する第１層配線を配置する際、第０層配線上の２つの接続部を、その上部の第１層配線が延在する方向にそれぞれずらして配置し、さらに、ずらした接続部下の第０層配線にノッチを設けた。
【０１０２】
その結果、第１層配線にリザーバを設けた場合であっても、これら第１層配線のＸ方向の間隔を確保でき、配線の実装効率を向上させることができる。
【０１０３】
また、同一グリッド上に配置された第１層配線のＸ方向の間隔を確保できるため、Ｙ方向で隣り合うグリッドに第１層配線Ｍ１ｃのような他の配線を配置することが可能となる。これにより配線の自由度を向上させることができ、配線の密度・実装効率を向上させることができる。
【０１０４】
また、各素子間を接続する配線の長さを短縮でき、半導体装置の駆動の高速化、低消費電力化を図ることができ、半導体装置の信頼性の向上を図ることができる。
【０１０５】
また、リザーバを設けることによりＥＭ耐性を向上させ、また、配線と接続部のパターンの合わせ余裕を確保できる。このように、半導体装置の信頼性の向上を図ることができる。
【０１０６】
また、本実施の形態においても、図９に示すケース１〜３を実施の形態１と同様に、各配線層の配線密度の程度によってそれぞれ組み合わせて用いてもよい。
【０１０７】
また、後述の実施の形態４の（３−３）で説明を加えるが、配線レイアウトを最適化するため、リザーバ長Ｌｒｅｓを、距離Ｐ０と距離Ｐ１との差の１／２より大きく、距離Ｐ０と距離Ｐ１との差以下（（Ｐ０−Ｐ１）／２＜Ｌｒｅｓ≦（Ｐ０−Ｐ１））とするのがより好ましい。
【０１０８】
なお、第１層配線Ｍ１ｄおよびＭ１ｅは、それぞれ第０層配線Ｍ０ａおよびＭ０ｂと接続部ＴＨ０ｄおよびＴＨ０ｅを介して電気的に接続され、これらの接続部も、接続部ＴＨ０ａおよびＴＨ０ｂと同様、それぞれ逆方向（離れる方向）にずれて配置されている（図１２）。
【０１０９】
（実施の形態４）
本実施の形態においては、実施の形態３で説明した配線のレイアウトを実現するためのＣＡＤツールについて説明する。なお、本実施の形態のＣＡＤツールを用いて配置される配線等の形状等は、実施の形態３において図１２等を参照しながら説明したレイアウトと同様であり、ここでは、その詳細な説明を省略する。
【０１１０】
（１）第０層配線Ｍ０上に接続部ＴＨ０および第１層配線Ｍ１を配置するモデル（Ｍ０モデル）について図１７を参照しながら説明する。
【０１１１】
第０層配線Ｍ０ａ、Ｍ０ｂは、本ＣＡＤツールの前段階の工程で最適配置されているものとする。
【０１１２】
この第０層配線Ｍ０ａ、Ｍ０ｂに、第１層配線Ｍ１ａ、Ｍ１ｂを最適配置する。ここでは、リザーバ長を考慮せず配置する。
【０１１３】
次いで、接続部ＴＨ０ａ、ＴＨ０ｂを第０層配線Ｍ０と第１層配線Ｍ１との交点に配置する。
【０１１４】
次いで、第１層配線Ｍ１にリザーバＲａ、Ｒｂを追加し、これらの間のＸ方向の距離が所定の長さ（配線間に許容される最小の寸法）以上であるかどうかを判断する。
【０１１５】
所定の長さ以下の場合には、第１層配線Ｍ１下の両方の接続部ＴＨ０ａ、ＴＨ０ｂをその上部の第１層配線Ｍ１の延在方向にそれぞれ距離Ｌ２だけずらす。即ち、隣り合う接続部をそれぞれ逆方向（離れる方向）に距離Ｌ２ずつずらす。
【０１１６】
さらに、ずらした接続部下の第０層配線Ｍ０にノッチＮａ、Ｎｂを追加する。
【０１１７】
なお、これらの工程を経ず、リザーバを含めた第１層配線Ｍ１をその下部の接続部ＴＨ０がグリッドの交点から第１層配線Ｍ１が延在する方向にずれて配置することを許容するプログラムを用いて第１層配線Ｍ１および接続部ＴＨ０等を配置してもよい。
【０１１８】
（２）次に、第０層配線Ｍ０上にずらして配置した接続部ＴＨ０およびその上部の端子部Ｔ（第１層配線Ｍ１の一部）を規定しておき、端子部Ｔを起点に第１層配線を配置するモデル（Ｍ１モデル）について図１８を参照しながら説明する。
【０１１９】
即ち、グリッドｙ１、ｙ２上に最適配置されている第０層配線Ｍ０ａ、Ｍ０ｂ上の、グリッドｘ１との交点部に接続部ＴＨ０ａ、ＴＨ０ｂを、その中心が前記交点部からそれぞれ左側、右側にずれるよう配置する。この接続部ＴＨ０上に、接続部ＴＨ０をずらした方向と逆側の方向にリザーバＲａ、Ｒｂを有する端子部Ｔａ、Ｔｂを配置する。さらに、ずらした端子部Ｔａ、Ｔｂ下の第０層配線Ｍ０ａ、Ｍ０ｂにはノッチＮａ、Ｎｂを設ける。
【０１２０】
この端子部Ｔａ、Ｔｂの位置情報を基に、端子部Ｔから前記リザーバＲとは逆側の方向に第１層配線Ｍ１が延在するよう第１層配線Ｍ１を自動配置する。言い換えれば、端子部Ｔを起点に第１層配線Ｍ１を最適配置する。
【０１２１】
このＭ１モデルにおいても、実施の形態２で説明したＭ１モデルと同様に、第１層配線Ｍ１の配置条件が少なくなり配線設計のＴＡＴを短縮することができる。また、一般的なＣＡＤシステムを用いることができる。
【０１２２】
（３）また、本実施の形態のＭ０モデルにおいて、図１９に示すように、グリッドｙに沿って延在する第０層配線Ｍ０の、グリッドｘとの交点の両側にノッチＮを設けた第０層配線を仮想的に配置し、その上部に接続部ＴＨ０および第１層配線Ｍ１を配置してもよい。即ち、図１９に示すパターンをＣＡＤツールに、ライブラリ（データベース）として設定しておく。
【０１２３】
（３−１）次いで、例えば（１）で説明したＭ０モデルを用いて、第１層配線Ｍ１および接続部ＴＨ０を配置する。
【０１２４】
即ち、まず、仮想的な第０層配線Ｍ０のパターン上に第１層配線Ｍ１を配置する。ここでは、リザーバ長を考慮せず配置する。
【０１２５】
次いで、接続部ＴＨ０を第０層配線Ｍ０と第１層配線Ｍ１との交点に配置する。
【０１２６】
次いで、第１層配線Ｍ１にリザーバを追加し、第１層配線Ｍ１間のＸ方向の距離が所定の長さ（配線間に許容される最小の寸法）以上であるかどうかを判断する。
【０１２７】
この所定の長さ以下の場合には、第１層配線Ｍ１下の２つの接続部を互いに離れる方向にずらす。
【０１２８】
次いで、接続部と仮想的な第０層配線Ｍ０のパターンの重なった部分にノッチＮを有する第０層配線Ｍ０のパターンを決定する。言い換えれば、仮想的な第０層配線Ｍ０のパターンのノッチのうち、その上部に接続部が形成されたノッチ部のみを正規の（現実の）ノッチとする。
【０１２９】
（３−２）また、仮想的にノッチＮが設けられた第０層配線Ｍ０のパターン上に第１層配線Ｍ１を配置する際に、第１層配線Ｍ１の延在する方向と接続部ＴＨ０の配置されるグリッドｘｙの位置を決めておけば、接続部ＴＨ０の配置は自動的にノッチＮ上にずらされて配置される。
【０１３０】
具体的には実施の形態３で説明した図１２に示すような配線レイアウトをする場合、グリッドｘ１とｙ１との交点に配置される接続部ＴＨ０ａとグリッドｘ１とｙ２との交点に配置される接続部ＴＨ０ｂに、それぞれ接続部ＴＨ０ａの左側および接続部ＴＨ０ｂの右側から、第１層配線Ｍ１ａおよびＭ１ｂが接続されるとした場合、接続部ＴＨ０ａは第１層配線Ｍ１ａの延在する方向にずらされて形成され、接続部ＴＨ０ｂは第１層配線Ｍ１ｂの延在する方向にずらされて形成される。
【０１３１】
次いで、第１層配線Ｍ１にリザーバＲａおよびＲｂを追加するが、接続部ＴＨ０ａおよびＴＨ０ｂは上記のようにずらされて形成されているため、リザーバＲａとリザーバＲｂ間で配線間隔が確保される。
【０１３２】
このようにレイアウトのルール（アルゴリズム）を設定しておけば、自動配線ツールで配線のレイアウトを行う場合に、配線エラーが無く、同一グリッド上に配置された第１層配線の間隔を確保できる配線を配置することが可能となる。
【０１３３】
（３−３）ここで、リザーバ長は図９に示すケース２を用いてレイアウトを行うことが好ましい。仮にケース３を用いた場合には、接続部ＴＨ０をずらす幅が大きくなるので、それに伴って第０層配線Ｍ０の両側に設けるノッチＮの長さも大きくなり、第０層配線Ｍ０で配線エラーを起こしてしまう。すなわち、ケース３を用いると、第０層配線Ｍ０の両側に仮想のノッチＮを設けることができないので、配線の自由度が失われることになる。これに対してケース２では、第０層配線Ｍ０の両側に仮想のノッチＮを設けても配線エラーとなることがないので、配線のレイアウトにおいて自由度を高めることができる。
【０１３４】
このように、すべてのグリッドの交点にノッチを有する第０層配線を仮想的に配置することで、「第０層配線Ｍ０上に接続部ＴＨ０を配置する」という一般的な条件が既定された自動配置配線ツールを用いることができる。
【０１３５】
即ち、既存の自動配線ツールにおいては、下層配線のパターン上に接続部を配置できなければエラーとなるツールも少なくない。
【０１３６】
しかしながら、このようなライブラリを準備しておけば、接続部をいずれのグリッドの交点にずらして配置してもエラーとなることがなく、自動配線ツールの選択の幅が広がる。
【０１３７】
もちろん、その上部に接続部ＴＨ０が形成されるか否かに係わらず、第０層配線Ｍ０のパターンを図１９に示すパターンとしても良い。図２０は、この場合の第０層配線Ｍ０ａ、Ｍ０ｂ、第１層配線Ｍ１ａ〜Ｍ１ｅおよび第０層配線と第１層配線との接続部ＴＨ０ａ、ＴＨ０ｂ等の平面パターンを示す平面図であり、図２１は、図２０のＦ−Ｆ’部に対応する要部断面図である。
【０１３８】
但し、この場合は、第０層配線Ｍ０のパターンが複雑化し、配線パターン形成におけるレジスト膜の解像が困難となる。また、配線領域が大きくなり、配線間容量が増加してしまう。
【０１３９】
従って、接続部ＴＨ０の下部にのみ第０層配線のノッチを設ける方が好ましい。
【０１４０】
なお、図１９に示すパターンをライブラリ（データベース）として、実施の形態２で説明した配線の配置方法に用いてもよい。
【０１４１】
（実施の形態５）
次に、鏡面配置された２入力ＮＡＮＤセル（以下「２ＮＡＮＤセル」という）に実施の形態１もしくは２で説明した配線の配置方法を適用した例について説明する。
【０１４２】
（１）まず、２ＮＡＮＤセルの回路図を説明する。図２２は、２ＮＡＮＤセルの回路図であり、図示するように、入力端子ａ１は、ｐチャネル型ＭＩＳＦＥＴＱｐ１およびｎチャネル型ＭＩＳＦＥＴＱｎ１のゲート電極に接続され、入力端子ａ２は、ｐチャネル型ＭＩＳＦＥＴＱｐ２およびｎチャネル型ＭＩＳＦＥＴＱｎ２のゲート電極に接続されている。また、出力端子ｚｎと、電源電位（Ｖｄｄ）との間には、ｐチャネル型ＭＩＳＦＥＴＱｐ１およびＱｐ２が並列に接続され、出力端子ｚｎと、接地電位（基準電位、Ｖｓｓ）との間には、ｎチャネル型ＭＩＳＦＥＴＱｎ２およびＱｎ１が順に直列に接続されている。
【０１４３】
（２）次いで、鏡面配置された２ＮＡＮＤセルの構造を製造方法に沿って説明する。
【０１４４】
図２３〜図２７は、２ＮＡＮＤセルを構成する各層のパターンレイアウトを示す平面図であり、図２８は、平面図のＧ−Ｇ’部に対応する断面図である。なお、図２７に示すように、２ＮＡＮＤセルは、セル領域ＣＡ１とＣＡ２に形成され、これらのセルは、セル領域を区画し、Ｙ方向に延在するラインに対し対称に配置（鏡面配置）される。
【０１４５】
図２３および図２８に示すように、半導体基板１中に形成された溝内に絶縁膜として例えば酸化シリコン膜を埋め込むことにより素子分離３を形成する。次いで、半導体基板１中にｎ型不純物およびｐ型不純物を注入し、拡散させることによりｎ型ウエル５およびｐ型ウエルを形成する。このｎ型ウエル５の露出領域をアクティブＡｃＮと、また、ｐ型ウエルの露出領域をアクティブＡｃＰとする。
【０１４６】
次いで、半導体基板１上に導電性膜として例えば不純物をドープした多結晶シリコン膜を堆積し、パターニングすることによりゲート電極ＦＧを形成する。このゲート電極ＦＧの内、ＦＧ１およびＦＧ２は、アクティブＡｃＮ上に、ＦＧ３およびＦＧ４は、アクティブＡｃＰ上に、Ｙ方向に延在する。ＦＧ１は、Ｑｐ１のゲート電極で、ＦＧ２は、Ｑｐ２のゲート電極である。また、ＦＧ３は、Ｑｎ１のゲート電極で、ＦＧ４は、Ｑｎ２のゲート電極である。また、ＦＧ１とＦＧ３は、前記多結晶シリコン膜よりなる配線部により接続され、また、ＦＧ２とＦＧ４も同様に接続される。
【０１４７】
次いで、ゲート電極ＦＧの両側の半導体基板１（ｐ型ウエル）中にｎ型不純物を注入し、ｎ−型半導体領域を形成する。また、ゲート電極の両側の半導体基板１（ｎ型ウエル）中にｐ型不純物を注入し、ｐ−型半導体領域１１を形成する。
【０１４８】
次いで、ゲート電極ＦＧ上に絶縁膜として窒化シリコン膜を堆積し、異方的にエッチングすることによりゲート電極ＦＧの側壁にサイドウォール膜ＳＷを形成する。
【０１４９】
次いで、ゲート電極およびサイドウォール膜をマスクに、ゲート電極の両側の半導体基板１（ｐ型ウエル）中にｎ型不純物を注入し、ｎチャネル型ＭＩＳＦＥＴのソースおよびドレイン領域となるｎ＋型半導体領域を形成する。また、ゲート電極の両側の半導体基板１（ｎ型ウエル）中にｐ型不純物を注入し、ｐチャネル型ＭＩＳＦＥＴのソースおよびドレイン領域となるｐ＋型半導体領域１５を形成する。
【０１５０】
次いで、半導体基板１上に高融点金属膜として例えばコバルト膜を堆積し、熱処理を加えて半導体基板１を構成するシリコンと反応させることで、コバルト膜と半導体基板１およびゲート電極ＦＧとの接触部にコバルトシリサイド膜１７を形成する。
【０１５１】
次いで、未反応のコバルト膜を除去し、半導体基板１上に絶縁膜として例えば酸化シリコン膜１９を堆積する。
【０１５２】
次いで、図２４および図２８に示すように、酸化シリコン膜１９を選択的に除去することによりＭＩＳＦＥＴのソース、ドレイン領域上もしくはゲート電極上にコンタクトホール２１を形成する。
【０１５３】
次いで、コンタクトホール２１内を含む酸化シリコン膜１９上に、バリア膜として例えばＴｉＮ（窒化チタン）膜を薄く堆積し、さらに、その上部に、導電性膜としてＷ（タングステン）膜をコンタクトホール２１を埋め込む程度堆積する。
【０１５４】
次いで、コンタクトホール２１の外部のＴｉＮ膜およびＷ膜を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法により除去することにより接続部（プラグ）ＬＣＮＴを形成する。
【０１５５】
次いで、図２５および図２８に示すように、酸化シリコン膜１９上に例えば窒化シリコン膜を堆積し、さらに、その上部に酸化シリコン膜を堆積し、これらの積層膜よりなる配線溝用の絶縁膜２３を形成する。この窒化シリコン膜は、配線溝を形成する際のエッチングストッパーとなる。
【０１５６】
次いで、絶縁膜２３を選択的に除去することにより配線溝２５を形成する。次いで、配線溝２５内を含む絶縁膜２３上に、バリア膜として例えばＴｉＮ膜、Ｔａ膜、ＴａＮ膜等の単層膜又はそれらを積層した積層膜を薄く堆積し、さらに、その上部に、導電性膜としてＷ膜又は銅（Ｃｕ）膜を配線溝２５を埋め込む程度堆積する。
【０１５７】
次いで、配線溝２５の外部のバリア膜および導電性膜を例えばＣＭＰ法により除去することにより第０層配線Ｍ０を形成する。
【０１５８】
第０層配線Ｍ０は、グリッドｙに沿ってＹ方向に形成される。但し、一部、Ｘ方向に延在する部分もある。また、第０層配線Ｍ０間にゲート電極ＦＧが位置する。平面図において破線でグリッドを示す。Ｘ方向のグリッドをグリッドｘ、Ｙ方向のグリッドをグリッドｙとする。
【０１５９】
次いで、絶縁膜２３上に例えば窒化シリコン膜および酸化シリコン膜の積層膜よりなる絶縁膜２７を堆積する。
【０１６０】
次いで、図２６および図２８に示すように、絶縁膜２７を選択的に除去することによりコンタクトホールＣ０を形成する。次いで、コンタクトホールＣ０内を含む絶縁膜２７上に、バリア膜として例えばＴｉＮ膜を薄く堆積し、さらに、その上部に、導電性膜としてＷ膜をコンタクトホールＣ０を埋め込む程度堆積する。次いで、接続部ＬＣＮＴと同様に、コンタクトホールＣ０内に、ＴｉＮ膜およびＷ膜を埋め込むことにより接続部ＴＨ０を形成する。
【０１６１】
次いで、図２７および図２８に示すように、絶縁膜２７上に、例えば窒化シリコン膜および酸化シリコン膜の積層膜よりなる絶縁膜２９を堆積し、配線溝２５と同様に、配線溝３１を形成する。
【０１６２】
次いで、配線溝３１内を含む絶縁膜２９上に、バリア膜として例えばＴｉＮ膜を薄く堆積し、さらに、その上部に、導電性膜としてＣｕ（銅）膜を例えばメッキ法やスパッタ法等を用いて配線溝３１を埋め込む程度形成し、次いで、配線溝３１の外部のＴｉＮ膜およびＣｕ膜を例えばＣＭＰ法により除去することにより第１層配線Ｍ１を形成する。
【０１６３】
この第１層配線Ｍ１は、図２７に示すように、グリッドｘ上に沿ってＸ方向に形成される。
【０１６４】
ここで、第１層配線Ｍ１の内、Ｍ１ａは、入力端子ａ１に対応し、Ｍ１ｂは、入力端子ａ２に対応する。また、Ｍ１ｃは、出力端子ｚｎに対応する。なお、第１層配線Ｍ１ｄには、電源電位（Ｖｄｄ）が供給され、Ｍ１ｅには、接地電位（Ｖｓｓ）が供給される。なお、第０層配線Ｍ０の内、Ｍ０ｈは、ｎ型ウエル（ＡｃＮ）の給電部と接続され、Ｍ０ｇは、ｐ型ウエル（ＡｃＰ）の給電部と接続される。
【０１６５】
ここで、セル領域ＣＡ２の第１層配線Ｍ１ａは、第０層配線Ｍ０ａ上の接続部ＴＨ０ａ上から右方向すなわちセル境界領域から離れる方向に延在し、また、セル領域ＣＡ１の第１層配線Ｍ１ａは、第０層配線Ｍ０ａ上の接続部ＴＨ０ａ上から左方向に延在し、これらの配線は、同じグリッドｙ上に位置するように配置する。
【０１６６】
そこで、セル領域ＣＡ２の第１層配線Ｍ１ａ下の接続部ＴＨ０ａを第０層配線Ｍ０ａの中心から右方向すなわちセル境界領域から離れる方向にずらして配置（右ずらし配置）し、また、セル領域ＣＡ１の第１層配線Ｍ１ａ下の接続部ＴＨ０ａを第０層配線Ｍ０ａの中心から左方向にずらして（左ずらし配置）配置する。なお、他の接続部ＴＨ０は第０層配線Ｍ０の中心に配置されている。
【０１６７】
このようにセル領域ＣＡ２の配置を設定することで、鏡面配置されたセル領域ＣＡ１は、セル境界領域を境にセル領域ＣＡ２を折り返した配置としてレイアウトされる。ここで、セル領域ＣＡ１の接続部ＴＨ０ａは第０層配線Ｍ０ａの中心からセル境界領域から離れる方向にずらして配置されているため、セル領域ＣＡ２の接続部ＴＨ０ａも第０層配線Ｍ０ａの中心からセル境界領域から離れる方向にずらされて配置される。
【０１６８】
このように配置することにより第１層配線Ｍ１ａにリザーバＲを設けても、配線のＸ方向の間隔を確保することができる。
【０１６９】
この後、図２８に示すように、絶縁膜３３や３５を堆積し、配線溝３７中に第２層配線Ｍ２を形成する。
【０１７０】
図１７および図２８に示すセル構造は、例えば実施の形態２等で説明したＭ１モデルの自動配線配置によって実現することができる。
【０１７１】
即ち、セル領域ＣＡ２の接続部ＴＨ０ａをあらかじめ右にずらして配置し、セル領域ＣＡ１の接続部ＴＨ０ａをあらかじめ左にずらして配置し、これらの上部にリザーバＲを接続部をずらした方向と逆方向に設定した端子部Ｔａを設け、セル領域ＣＡ１を鏡面配置した後に、これを起点に第１層配線Ｍ１を最適配置する（図２７参照）。
【０１７２】
また、Ｍ０モデルを用いて、第１層配線Ｍ１下の接続部ＴＨ０ａが、セルの端部において、同一のグリッドｘ上に隣り合うよう配置された場合、これらをそれぞれ逆方向（離れる方向）にずらして配置し、リザーバ領域Ｒを確保することも可能である。
【０１７３】
（実施の形態６）
次に、４入力ＮＡＮＤセル（以下、「４ＮＡＮＤセル」という）に実施の形態１〜４で説明した配線の配置方法を適用した例について説明する。
【０１７４】
（１）まず、４ＮＡＮＤセルの回路図を説明する。図２９は、４ＮＡＮＤセルの回路図であり、図示するように、入力端子ａ１は、ｐチャネル型ＭＩＳＦＥＴＱｐ１およびｎチャネル型ＭＩＳＦＥＴＱｎ１のゲート電極に接続され、同様に、入力端子ａ２〜ａ４は、それぞれｐチャネル型ＭＩＳＦＥＴＱｐ２〜Ｑｐ４のゲート電極に、また、ｎチャネル型ＭＩＳＦＥＴＱｎ２〜Ｑｎ４のゲート電極に接続されている。また、出力端子ｚｎと、電源電位（Ｖｄｄ）との間には、ｐチャネル型ＭＩＳＦＥＴＱｐ１〜Ｑｐ４が並列に接続され、出力端子ｚｎと、接地電位（Ｖｓｓ）との間には、ｎチャネル型ＭＩＳＦＥＴＱｎ１〜Ｑｎ４が順に直列に接続されている。
【０１７５】
（２）なお、この４ＮＡＮＤセルを構成する配線等は、そのパターンは異なるが、実施の形態５と同様に形成することができるため、ここでは、各層のパターンについて詳細に説明する。
【０１７６】
図３０〜図３５は、４ＮＡＮＤセルを構成する各層のパターンレイアウトを示す平面図である。
【０１７７】
図３０に示すように、ゲート電極ＦＧ１〜ＦＧ４は、アクティブＡｃＮ上にＹ方向に延在し、ゲート電極ＦＧ５〜ＦＧ８は、アクティブＡｃＰ上にＹ方向に延在する。
【０１７８】
このゲート電極ＦＧ１とＦＧ５、ＦＧ２とＦＧ６、ＦＧ３とＦＧ７、およびＦＧ４とＦＧ８とは、それぞれゲート電極と同層の多結晶シリコン膜よりなる配線部により接続されている。
【０１７９】
また、ゲート電極ＦＧの両側等の所望の位置に接続部ＬＣＮＴが配置されている（図３１）。
【０１８０】
図３２に示すように、ゲート電極ＦＧ間には、第０層配線Ｍ０が、グリッドｙに沿ってＹ方向に延在する。但し、一部、Ｘ方向に延在する部分もある。
【０１８１】
第０層配線Ｍ０上には接続部ＴＨ０が配置され（図３３）、この接続部ＴＨ０上に第１層配線Ｍ１がグリッドｘに沿ってＸ方向に配置される（図３４）。
【０１８２】
ここで、第１層配線Ｍ１ａは、入力端子ａ１に対応し、Ｍ１ｂは、入力端子ａ２に対応する。また、Ｍ１ｃは、入力端子ａ３に、Ｍ１ｄは、入力端子ａ４に対応する。また、Ｍ１ｅは、出力端子ｚｎに対応する。なお、第１層配線Ｍ１ｋには、電源電位（Ｖｄｄ）が供給され、Ｍ１ｊには、接地電位（Ｖｓｓ）が供給される。また、第０層配線の内、Ｍ０ｋは、ｎ型ウエルの給電部と接続され、Ｍ０ｊは、ｐ型ウエルの給電部と接続される。
【０１８３】
ここで、第１層配線Ｍ１ａは、第０層配線Ｍ０上の接続部ＴＨ０ａ上から左方向に延在し、第１層配線Ｍ１ｂは、第０層配線上の接続部ＴＨ０ｂ上から右方向に延在し、これらの配線は、同じグリッドｘ上に位置する。
【０１８４】
そこで、第１層配線Ｍ１ａ下の接続部ＴＨ０ａを第０層配線Ｍ０の中心から左方向にずらして配置（左ずらし配置）し、また、第１層配線Ｍ１ｂ下の接続部ＴＨ０を第０層配線Ｍ０の中心から右方向にずらして（右ずらし配置）配置する。
【０１８５】
また、第１層配線Ｍ１ｃは、第０層配線Ｍ０上の接続部ＴＨ０ｃ上から左方向に延在し、第１層配線Ｍ１ｄは、第０層配線Ｍ０上の接続部ＴＨ０ｄ上に短く配置され、第１層配線Ｍ１ｅは、第０層配線Ｍ０上の接続部ＴＨ０ｅ上から右方向に延在し、これらの配線は、同じグリッドｘ上に位置する。
【０１８６】
そこで、第１層配線Ｍ１ｃ下の接続部ＴＨ０ｃを第０層配線Ｍ０の中心から左方向にずらして配置（左ずらし配置）し、また、第１層配線Ｍ１ｅ下の接続部ＴＨ０ｅを第０層配線Ｍ０の中心から右方向にずらして（右ずらし配置）配置する。また、第１層配線Ｍ１ｄ下の接続部ＴＨ０ｄは第０層配線Ｍ０の中心に配置されている（中心配置）。なお、他の接続部ＴＨ０も第０層配線Ｍ０の中心に配置されている。
【０１８７】
このように配置することにより第１層配線Ｍ１ａ、Ｍ１ｂ等にリザーバを設けても、配線のＸ方向の間隔を確保することができる。
【０１８８】
従って、これらの配線の実装効率を向上させ、他のグリッドｘに他の第Ｍ１層配線（Ａｎｏｔｈｅｒ　　ｎｅｔ）ＡＮを配置することができる。
【０１８９】
図３５に、第１層配線Ｍ１上の接続部ＴＨ１およびその上部の第２層配線Ｍ２の配置の一例を示す。
【０１９０】
（実施の形態７）
実施の形態５や６においては、ＮＡＮＤセルを例に説明したが、スタンダードセル等に用いられる基本セル、例えば、インバータやＡＮＤ回路等の配線部に本発明を適用してもよい。
【０１９１】
基本セルとしては、前記の他、３入力ＮＡＮＤ、２入力ＮＯＲ、３入力ＮＯＲ、４入力ＮＯＲ、ＴｒｉＳｔａｔｅインバータ、２−１セレクタ、イクスクルーシブＮＯＲ、イクスクルーシブＯＲ、２−１ＡＮＤ−ＯＲ−インバータ、２−２ＡＮＤ−ＯＲ−インバータ、３−１ＡＮＤ−ＯＲ−インバータ、３−２ＡＮＤ−ＯＲ−インバータ、２−２−１ＡＮＤ−ＯＲ−インバータ、２−１ＯＲ−ＡＮＤ−インバータ、２−２ＯＲ−ＡＮＤ−インバータ、３−１ＯＲ−ＡＮＤ−インバータ、２−１−１ＯＲ−ＡＮＤ−インバータ、２−２−２ＯＲ−ＡＮＤ−インバータ、Ｄ−ラッチ（ｌａｔｃｈ）、エッジ−トリガー−フリップフロップ（Ｅｄｇｅ−ｔｒｉｇｇｅｒ　ＦＦ）等、多種多様のものがある。
【０１９２】
また、これらの基本セルの鏡面配置のみならず、多種の基本セルを配置し、これらの間の結線に本発明を用いることができる。
【０１９３】
特に、実施の形態５で、２ＮＡＮＤセルを例に説明したように、基本セルは、それを構成する複数のＭＩＳＦＥＴのゲート電極ＦＧが一定方向に並列に配置され、これらの間に第０層配線Ｍ０が形成されことが多い。
【０１９４】
これらのセル面積を縮小するためには、セルの外周部の第０層配線Ｍ０上に入力部（ａ１、ａ２・・・ａｎ）もしくは出力部（ｚｎ）を設けることが多くなる。従って、図３６に示すように、複数の基本セル（ＢＣ１〜ＢＣ６）が配置されている場合には、各セルの第１層配線Ｍ１の延在方向の境界部において第１層配線のリザーバＲが近接して配置される可能性が高い。
【０１９５】
従って、このような領域において、実施の形態１〜４で説明したような配線配置を用いることで、他の配線（Ａｎｏｔｈｅｒ　　ｎｅｔ）の引き回しが可能となり、配線の実装効率を向上させることができる。
【０１９６】
図３７は、本発明者らが複数の基本セル間を結線した配線レイアウトの一例である。例えば、領域（ａ）は、本発明の適用箇所（両ずらし配置）であり、領域（ｂ）は、接続部をずらして配置していない個所である。
【０１９７】
このように、接続部（配線）間にゆとりがあり、リザーバを設けても配線間隔を確保できる箇所には、接続部をずらして配置する必要はないことは言うまでもない。
【０１９８】
また、本発明は、セル内の結線もしくはセル間の結線にかかわらず適用することができる。
【０１９９】
このように、本実施の形態によれば、半導体装置の微細化（チップの縮小化）や高集積化を図ることができる。また、各素子間を接続する配線の長さを短縮でき、半導体装置の高速駆動を実現できる。また、配線の長さを短縮することにより、配線抵抗を小さくでき、半導体装置の低消費電力化を図ることができる。また、リザーバによりＥＭ耐性を向上させ、また、配線と接続部のパターンの合わせ余裕を確保できる。
【０２００】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２０１】
特に、実施の形態５および６においては、銅ダマシン配線を例に説明したが、他の導電性膜を用いてもよく、また、導電性膜のパターニングによって配線を形成してもよい。
【０２０２】
しかしながら、銅原子は移動し易くＥＭ現象が生じやすいため、リザーバを設ける必要性が大きい。従って、本発明は銅配線に用いて効果的である。
【０２０３】
また、前記実施の形態においては、第０層配線や第１層配線等、比較的下層の配線を例に説明したが、さらに、上層の配線例えば第４層配線や第５層配線に適用してもよく、その下層の配線が最小加工寸法以上の間隔で配置されている配線に広く適用可能である。
【０２０４】
また、ＭＩＳＦＥＴ上の配線に限られず、他の半導体素子上に形成される配線にも広く適用可能である。
【０２０５】
以上、本願に記載の実施の形態において開示される効果のうち代表的なものを簡単に説明すれば、下記のとおりである。
【０２０６】
第１配線と第１配線と直交する第１方向［Ｘ方向］に延在する第２配線［Ｍ１］との接続部の中心を第１配線の中心からずらして配置することにより、ずらした方向と逆方向に余剰部分［リザーバ］を確保し、また、接続部の下部に第１配線に突出部［ノッチ］を設けたことで、前記第１方向の間隔を確保できるため、配線密度を向上させることができる。
【０２０７】
また、同一グリッド上に配置された第１層配線の第１方向の間隔を確保できるため、第２配線と前記第１方向と直交する第２方向［Ｙ方向］で、隣り合うグリッドに第３配線［Ｍ１］のような他の配線を配置することが可能となる。これにより配線の自由度を向上させることができ、配線密度を向上させることができる。
【０２０８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【０２０９】
配線の実装効率を向上することができる。また、配線間の接続精度を向上することができる。また、半導体装置の微細化もしくは高密度化を図ることができる。また、半導体装置の高性能化を図ることができる。
【図面の簡単な説明】
【図１】実施の形態１の各層の配線（Ｍ０、Ｍ１）とこれらの間の接続部の平面パターンを示す平面図である。
【図２】図１のレイアウトのうち、第０層配線の平面パターンを示す図である。
【図３】図１のＡ−Ａ’部に対応する要部断面図である。
【図４】実施の形態１の効果を示すための各層の配線（Ｍ０、Ｍ１）とこれらの間の接続部の平面パターンを示す平面図である。
【図５】図４のレイアウトのうち、第０層配線の平面パターンを示す図である。
【図６】図４のＣ−Ｃ’部に対応する要部断面図である。
【図７】実施の形態１の各層の配線（Ｍ０、Ｍ１）、これらの間の接続部およびゲート電極の関係を示す断面図である。
【図８】実施の形態１の第０層配線およびゲート電極の平面パターンを示す平面図である。
【図９】リザーバ長Ｌｒｅｓと接続部ＴＨの配置率との関係を示す図表である。
【図１０】実施の形態２の配線等の配置方法を示すフローチャート図である。
【図１１】実施の形態２の配線等の他の配置方法を示すフローチャート図である。
【図１２】実施の形態３の各層の配線（Ｍ０、Ｍ１）とこれらの間の接続部の平面パターンを示す平面図である。
【図１３】図１２のレイアウトのうち、第０層配線の平面パターンを示す図である。
【図１４】図１２のＤ−Ｄ’部に対応する要部断面図である。
【図１５】実施の形態３の第０層配線およびゲート電極の平面パターンを示す平面図である。
【図１６】実施の形態３の各層の配線（Ｍ０、Ｍ１）、これらの間の接続部およびゲート電極の関係を示す断面図である。
【図１７】実施の形態４の配線等の配置方法を示すフローチャート図である。
【図１８】実施の形態４の配線等の他の配置方法を示すフローチャート図である。
【図１９】グリッドの交点の両側にノッチを設けた仮想的な第０層配線のパターンを示す平面図である。
【図２０】実施の形態４の他の各層の配線（Ｍ０、Ｍ１）とこれらの間の接続部の平面パターンを示す平面図である。
【図２１】図２０のＦ−Ｆ’部に対応する要部断面図である。
【図２２】２ＮＡＮＤセルの回路図である。
【図２３】実施の形態５の２ＮＡＮＤセルを構成する各層のパターンレイアウトを示す平面図である。
【図２４】実施の形態５の２ＮＡＮＤセルを構成する各層のパターンレイアウトを示す平面図である。
【図２５】実施の形態５の２ＮＡＮＤセルを構成する各層のパターンレイアウトを示す平面図である。
【図２６】実施の形態５の２ＮＡＮＤセルを構成する各層のパターンレイアウトを示す平面図である。
【図２７】実施の形態５の２ＮＡＮＤセルを構成する各層のパターンレイアウトを示す平面図である。
【図２８】図２７のＧ−Ｇ’部に対応する断面図である。
【図２９】４ＮＡＮＤセルの回路図である。
【図３０】実施の形態６の４ＮＡＮＤセルを構成する各層のパターンレイアウトを示す平面図である。
【図３１】実施の形態６の４ＮＡＮＤセルを構成する各層のパターンレイアウトを示す平面図である。
【図３２】実施の形態６の４ＮＡＮＤセルを構成する各層のパターンレイアウトを示す平面図である。
【図３３】実施の形態６の４ＮＡＮＤセルを構成する各層のパターンレイアウトを示す平面図である。
【図３４】実施の形態６の４ＮＡＮＤセルを構成する各層のパターンレイアウトを示す平面図である。
【図３５】実施の形態６の４ＮＡＮＤセルを構成する各層のパターンレイアウトを示す平面図である。
【図３６】複数の基本セルの結線状態を示す平面図である。
【図３７】複数の基本セル間を結線した配線レイアウトの一例である。
【図３８】実施の形態１の変形例における第０層配線およびゲート電極の平面パターンを示す平面図である。
【符号の説明】
１　　半導体基板
３　　素子分離
５　　ｎ型ウエル
１１　　ｐ−型半導体領域
１５　　ｐ＋型半導体領域
１７　　コバルトシリサイド膜
１９　　酸化シリコン膜
２１　　コンタクトホール
２３　　絶縁膜
２５　　配線溝
２７　　絶縁膜
２９　　絶縁膜
３１　　配線溝
３３　絶縁膜
３５　絶縁膜
３７　配線溝
ＡｃＮ　　アクティブ
ＡｃＰ　　アクティブ
Ｃ０　　コンタクトホール
ＣＡ１　　セル領域
ＣＡ２　　セル領域
ＦＧ　　ゲート電極
ＦＧ１〜ＦＧ４　　ゲート電極
ＦＧ５〜ＦＧ８　　ゲート電極
Ｌ１　　距離
Ｌ２　　距離
ＬＣＮＴ　　接続部
Ｌｒｅｓ　　リザーバ長
Ｍ０　　第０層配線
Ｍ０ａ、Ｍ０ｂ　　第０層配線
Ｍ０ｇ、Ｍ０ｈ　　第０層配線
Ｍ０ｊ、Ｍ０ｋ　　第０層配線
Ｍ１　　第１層配線
Ｍ１ａ〜Ｍ１ｅ　　第１層配線
Ｍ１ｊ、Ｍ１ｋ　　第１層配線
Ｍ２　　第２層配線
Ｎ　　ノッチ
Ｎａ、Ｎｂ　　ノッチ
Ｎｄ、Ｎｅ　　ノッチ
Ｐ０、Ｐ１　　距離
Ｑｎ１〜Ｑｎ４　　ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ１〜Ｑｐ４　　ｎチャネル型ＭＩＳＦＥＴ
Ｒ　　リザーバ
Ｒａ、Ｒｂ　　リザーバ
Ｒｄ、Ｒｅ　　リザーバ
Ｓ／Ｄ　　ソース、ドレイン領域
Ｓ０　　スペース
Ｓ１　　スペース
ＳＷ　　サイドウォール膜
Ｔ　　端子部
Ｔａ　　端子部
Ｔｂ　　端子部
ＴＨ　　接続部
ＴＨ０　　接続部
ＴＨ０ａ〜ＴＨ０ｅ　　接続部
ＴＨ１　　接続部
Ｗ０　　配線幅
Ｗ１　　配線幅
ａ１〜ａ４　　入力端子
ｘ　　グリッド
ｘ１〜ｘ３　　グリッド
ｙ　　グリッド
ｙ１〜ｙ３　　グリッド
ｚｎ　　出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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