(57)【要約】　　　（修正有）【課題】モールド前の状態でザッピングを行うと、モールド時の応力等により特性が変化し、バラツキが低減出来ない。モールド後の状態でザッピングを行うには専用のパッドや多数のパッドが必要となり、無駄となる。【解決手段】一つのパッド（３０）を介してザッピング電圧が印加される並列接続された複数のザッピング素子（２０）を有し、前記各ザッピング素子（２０）の一端と前記パッド（３０）との間に、前期ザッピング素子（２０）をザッピングするためのパッド側スイッチ回路を挿入する。これにより、一個のパッドで多数のザッピング素子にザッピング電圧をいんか可能となる。【選択図】　　　図１
2004095927.tif 000002
【特許請求の範囲】
【請求項１】
一つのパッドを介してザッピング電圧が印加される、並列接続される複数のザッピング素子を有しており、
前記各ザッピング素子の一端と前記パッドとの間に、前記ザッピング素子をザッピングするためのパッド側スイッチ回路が介挿されてなることを特徴とする調整回路。
【請求項２】
前記各ザッピング素子の他端とグランドとの間に、グランド側スイッチ回路が介挿されてなることを特徴とする請求項１記載の調整回路。
【請求項３】
前記グランド側スイッチ回路は、前記複数のザッピング素子に対し、共通且つ単一であることを特徴とする請求項２記載の調整回路。
【請求項４】
前記グランド側スイッチ回路は、前記各ザッピング素子それぞれに対し、個別に介挿されてなることを特徴とする請求項２記載の調整回路。
【請求項５】
一つのパッドを介してザッピング電圧が一端に印加されるザッピング素子を有し、
前記ザッピング素子及び前記パッド間の経路と調整対象の回路とを結ぶ接続線に対し、前記ザッピング電圧より低電圧であって前記回路を保護するための保護用電圧を前記回路に印加する保護用スイッチ回路が接続されてなることを特徴とする調整回路。
【請求項６】
前記ザッピング素子及び前記パッド間の経路と調整対象の回路とを結ぶ接続線上には、電圧降下用の抵抗が介挿されてなることを特徴とする請求項５に記載の調整回路。
【請求項７】
前記保護用電圧はグランド電圧であることを特徴とする請求項５または６に記載の調整回路。
【請求項８】
前記ザッピング素子と前記パッドとを結ぶ前記経路に、前記ザッピング電圧を印加するためのパッド側スイッチ回路が介挿されてなることを特徴とする請求項５乃至７のいずれかに記載の調整回路。
【請求項９】
前記保護用スイッチ回路がオンした後に、前記パッド側スイッチ回路がオンすることを特徴とする請求項５乃至８のいずれかに記載の調整回路。
【請求項１０】
前記ザッピング素子の他端とグランドとの間にグランド側スイッチ回路が介挿されてなることを特徴とする請求項５乃至９のいずれかに記載の調整回路。
【請求項１１】
前記保護用スイッチ回路、前記パッド側スイッチ回路、及び前記グランド側スイッチ回路は、トランジスタで構成されることを特徴とする請求項１０記載の調整回路。
【請求項１２】
請求項１乃至１１のいずれかに記載の調整回路と、前記調整回路の前記ザッピング素子に接続される調整対象の回路とを備えたことを特徴とする回路。
【請求項１３】
前記回路は半導体集積回路であることを特徴とする請求項１２に記載の回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、調整回路、及びこれを含む回路に関する。
【０００２】
【従来の技術】
半導体集積回路をチップ化したＩＣチップを組み立てた後に、ザッピングによりＩＣ内部の回路の調整（トリミングとも称される）を行う調整回路が知られている（例えば、特許文献１参照）。このような調整回路では、モールド前の状態において、ウエーハ上で内部回路の測定を行ない、その結果に基づき回路調整ができる。このため、精度のよい回路調整が可能となる。回路構成の概要としては、ザッピング素子としてザッピング用抵抗を集積化しておき、このザッピング用抵抗に外部から所定レベル以上の電圧を印加することで、ザッピング用抵抗を破壊する。このザッピング用抵抗の破壊または非破壊に応じ、オンオフを示す信号を生成する。このオンオフを示す信号は、半導体集積回路内の各回路の特性（例えば、フィルタの中心周波数や遮断周波数、抵抗値等）について、そのバラツキを補正するために用いられる。つまり、製造工程の調整過程においてオンオフを示す信号により、チップ状態の半導体集積回路について所望の特性を得るようにしている。
【０００３】
従来の具体的な回路例を図５のブロック図に示す。調整対象の各半導体集積回路１０ａ，１０ｂ，１０ｃ，１０ｄそれぞれに対し、対応するザッピング素子２０ａ，２０ｂ，２０ｃの一端が接続される。各半導体集積回路１０ａ，１０ｂ，１０ｃとザッピング素子２０ａ，２０ｂ，２０ｃとの接続点には、それぞれパッド３０ａ，３０ｂ，３０ｃが一つずつ設けられる。各パッドそれぞれには、対応するザッピング電圧Ｖａ，Ｖｂ，Ｖｃが印加される。また、ザッピング素子２０ａ，２０ｂ，２０ｃの他端は、共通に接続され、パッド３０ｄを介して接地されるとともに、半導体集積回路１０ｄに接続される。
【０００４】
ザッピングを行うにあたり、数百Ω程度の低抵抗値の抵抗をザッピング素子２０ａ，２０ｂ，２０ｃとして用い、各抵抗の耐圧より高いザッピング電圧Ｖａ，Ｖｂ，Ｖｃを印加する。すると、抵抗たるザッピング素子２０ａ，２０ｂ，２０ｃは破壊されて開放状態となり、各半導体集積回路１０ａ，１０ｂ，１０ｃ，１０ｄの特性が調整される。
【０００５】
また、別のタイプの従来例を図６のブロック図に示す。同図に示すように、各ザッピング素子２０ａ，２０ｂ，２０ｃは互いに独立している。すなわち、各ザッピング素子２０ａ，２０ｂ，２０ｃの他端は、それぞれ対応するパッド３０ｄ，３０ｅ，３０ｆを介して接地されるとともに、調整対象の半導体集積回路１０ｄ，１０ｅ，１０ｆが接続される。
【０００６】
さらに、他のタイプの従来例を図７のブロック図に示す。同図に示すように、パッド３０ａとザッピング素子２０ａとの接続点に電圧降下用の抵抗Ｒの一端を接続するとともに、この電圧降下用抵抗Ｒの他端を調整対象の半導体集積回路１０ａに接続する。この電圧降下用抵抗Ｒの他端と半導体集積回路１０ａを結ぶ接続線に耐圧保護用パッド３０ｐを接続し、この耐圧保護用パッド３０ｐを介して、高いザッピング電圧Ｖａより低い保護用電圧Ｖｐあるいはグランド電圧を半導体集積回路１０ａに印加する。このことで、半導体集積回路１０ａに対して高いザッピング電圧Ｖａが印加されることを防止し、半導体集積回路１０ａの保護を図る。
【０００７】
【特許文献１】
特開平６−１４０５１２号公報
【０００８】
【発明が解決しようとする課題】
前述したように、モールド前の状態において、ウエーハ上でザッピングを行うと、モールド時の応力等により特性が変化する。このため、ある程度までしかバラツキを低減できない。
【０００９】
そこで、モールド後の状態において、ザッピングを行うことを考えると、ザッピングのためだけに専用のパッド（ピン）を用意する必要がある。例えば、図５に示すタイプでは、ザッピング素子の数に１を加えた個数分のパッドが必要となり、図６に示すタイプでは、ザッピング素子の数の二倍分のパッドが必要となる。図７に示すタイプでは、少なくとも、ザッピング素子の数の二倍に１を加えた個数分のパッドが必要となる。
【００１０】
しかしながら、ザッピングの終了後において、もはや専用パッドは、不要となるが、モールド済みであるためそのまま残ってしまい、無駄となる。加えて、専用パッドがある分だけ、チップ面積が大きくなる不具合も生じる。
【００１１】
【課題を解決するための手段】
本発明が提供する主たる技術では、一つのパッドを介してザッピング電圧が印加される、並列接続される複数のザッピング素子を有しており、
前記各ザッピング素子の一端と前記パッドとの間に、前記ザッピング素子をザッピングするためのパッド側スイッチ回路が介挿されてなる。
【００１２】
本発明の他の特徴については、本明細書及び添付図面の記載により明らかにする。
【００１３】
【発明の実施の形態】
＝＝＝＝＝発明の概要＝＝＝＝＝
本明細書及び添付図面の記載により、少なくとも次の事項が明らかとなる。　　本発明の実施の一形態に係る調整回路では、一つのパッドを介してザッピング電圧が印加される、並列接続される複数のザッピング素子を有しており、前記各ザッピング素子の一端と前記パッドとの間に、前記ザッピング素子をザッピングするためのパッド側スイッチ回路が介挿されてなる。
【００１４】
前記各ザッピング素子の他端とグランドとの間に、グランド側スイッチ回路が介挿されてなることとできる。
【００１５】
また、前記グランド側スイッチ回路は、前記複数のザッピング素子に対し、共通且つ単一であることとできる。
【００１６】
さらに、前記グランド側スイッチ回路は、前記各ザッピング素子それぞれに対し、個別に介挿されてなることとできる。
【００１７】
本発明の実施の一形態に係る調整回路では、一つのパッドを介してザッピング電圧が一端に印加されるザッピング素子を有し、前記ザッピング素子及び前記パッド間の経路と調整対象の回路とを結ぶ接続線に対し、前記ザッピング電圧より低電圧であって前記回路を保護するための保護用電圧を前記回路に印加する保護用スイッチ回路が接続されてなる。
【００１８】
前記ザッピング素子及び前記パッド間の経路と調整対象の回路とを結ぶ接続線上には、電圧降下用の抵抗が介挿されてなることとできる。
【００１９】
また、前記保護用電圧はグランド電圧であることとできる。
【００２０】
さらに、前記ザッピング素子と前記パッドとを結ぶ前記経路に、前記ザッピング電圧を印加するためのパッド側スイッチ回路が介挿されてなることとできる。
【００２１】
さらにまた、前記保護用スイッチ回路がオンした後に、前記パッド側スイッチ回路がオンすることとできる。
【００２２】
また、前記ザッピング素子の他端とグランドとの間にグランド側スイッチ回路が介挿されてなることとできる。
【００２３】
さらに、前記保護用スイッチ回路、前記パッド側スイッチ回路、及び前記グランド側スイッチ回路は、トランジスタで構成されることとできる。
【００２４】
本発明の実施の一形態に係る回路では、前記調整回路と、前記調整回路の前記ザッピング素子に接続される調整対象の回路とを備える。
【００２５】
前記回路は半導体集積回路であることとできる。
【００２６】
＝＝＝＝＝第一実施例＝＝＝＝＝
調整対象の半導体集積回路と調整回路とで構成される回路について、本発明の実施の一形態に係る一実施例を図１のブロック図に示す。同図に示す実施例は、前述した図５に示すように、各ザッピング素子２０ａ，２０ｂ，２０ｃの他端が共通に接地されるタイプの従来例について、本発明を適用している。前述した従来例と相違する点を中心に説明する。
【００２７】
概略としては、調整回路について、図５の従来例における各パッド３０ｂ，３０ｃ，３０ｄに代えて、図１に示すように、例えば、トランジスタ等のスイッチング素子で構成されるスイッチ回路ＳＷ１乃至ＳＷ３を設けた。そして、一つのパッド３０を介して各ザッピング素子２０ａ，２０ｂ，２０ｃに単一のザッピング電圧Ｖａが印加される。
【００２８】
この調整回路について具体的に説明すると、図１に示すように、ザッピング素子２０ａ，２０ｂ，２０ｃは並列接続される。すなわち、各ザッピング素子２０ａ，２０ｂ，２０ｃの一端は、対応するパッド側スイッチ回路ＳＷ１乃至ＳＷ３を介し、一つのパッド３０に接続される。各ザッピング素子２０ａ，２０ｂ，２０ｃの他端は、グランド側スイッチ回路ＳＷ４を介して接地される。すなわち、各ザッピング素子２０ａ，２０ｂ，２０ｃの他端とグランドとの間に、共通して単一のグランド側スイッチ回路ＳＷ４が介挿されている。
【００２９】
この接続構成において、スイッチ回路ＳＷ４をオンにした上で、ザッピング素子２０ａ，２０ｂ，２０ｃに直列接続されたスイッチ回路ＳＷ１乃至ＳＷ３を選択的にオンする。このことにより、一つのパッド３０を介してザッピング電圧Ｖａが各ザッピング素子２０ａ，２０ｂ，２０ｃに選択的に印加される。また、ザッピング時以外は、スイッチ回路ＳＷ１乃至ＳＷ４をオフにしておく。
【００３０】
この実施例にあっては、次の効果を奏する。
調整精度を向上させるべく、モールド後にザッピングを行うにあたり、一つのパッドでもって、複数のザッピング素子にザッピング電圧を印加することができる。以て、調整対象の半導体集積回路と調整回路とをチップ化した場合、チップ面積を低減できる。
【００３１】
＝＝＝＝＝第二実施例＝＝＝＝＝
調整対象の半導体集積回路と調整回路とで構成される回路について、本発明の実施の一形態に係る一実施例を図２のブロック図に示す。同図に示す実施例は、前述した図６に示すように、各ザッピング素子２０ａ，２０ｂ，２０ｃが互いに独立しているタイプの従来例について、本発明を適用している。前述した従来例と相違する点を中心に説明する。
【００３２】
概略としては、調整回路について、例えば、図６の従来例における各パッド３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ，３０ｆに代えて、図２に示すように、例えば、トランジスタ等のスイッチング素子で構成されるスイッチ回路ＳＷ１乃至ＳＷ６を設けた。そして、一つのパッド３０を介して各ザッピング素子２０ａ，２０ｂ，２０ｃに単一のザッピング電圧Ｖａが印加される。
【００３３】
この調整回路について具体的に説明すると、図２に示すように、ザッピング素子２０ａ，２０ｂ，２０ｃは並列接続される。各ザッピング素子２０ａ，２０ｂ，２０ｃの一端は、対応するパッド側スイッチ回路ＳＷ１乃至ＳＷ３を介し、一つのパッド３０に接続される。また、各ザッピング素子２０ａ，２０ｂ，２０ｃの他端は、それぞれ対応するグランド側スイッチ回路ＳＷ４乃至ＳＷ６を介して接地されるとともに、調整対象の半導体集積回路１０ｄ，１０ｅ，１０ｆが接続される。すなわち、各ザッピング素子２０ａ，２０ｂ，２０ｃの他端とグランドとの間に、グランド側スイッチ回路ＳＷ４乃至ＳＷ６が、各ザッピング素子それぞれに対し、個別に介挿されている。
【００３４】
この接続構成において、スイッチ回路ＳＷ４乃至６をオンにした上で、ザッピング素子２０ａ，２０ｂ，２０ｃに直列接続されたスイッチ回路ＳＷ１乃至ＳＷ３を選択的にオンする。このことにより、一つのパッド３０を介してザッピング電圧Ｖａが各ザッピング素子２０ａ，２０ｂ，２０ｃに選択的に印加される。また、ザッピング時以外は、スイッチ回路ＳＷ１乃至ＳＷ６をオフにしておく。
【００３５】
この実施例にあっては、次の効果を奏する。
調整精度を向上させるべく、モールド後にザッピングを行うにあたり、一つのパッドでもって、複数のザッピング素子にザッピング電圧を印加することができる。以て、調整対象の半導体集積回路と調整回路とをチップ化した場合、チップ面積を低減できる。
【００３６】
＝＝＝＝＝第三実施例＝＝＝＝＝
調整対象の半導体集積回路と調整回路とで構成される回路について、本発明の実施の一形態に係る一実施例を図３のブロック図に示す。同図に示す実施例は、前述した図７に示すように、保護用電圧Ｖｐを調整対象の半導体集積回路１０ａに印加するタイプの従来例について、本発明を適用している。前述した従来例と相違する点を中心に説明する。
【００３７】
概略としては、調整回路について、図７の従来例における各パッド３０ａ，３０ｐ，３０ｄに代えて、図３に示すように、例えば、トランジスタ等のスイッチング素子で構成される、パッド側スイッチ回路ＳＷ１，保護用スイッチ回路ＳＷ２およびグランド側スイッチ回路ＳＷ３を設けられる。また、パッド側スイッチ回路ＳＷ１には、一つのパッド３０が接続される。そして、グランド側スイッチ回路ＳＷ３をオンした上で、パッド側スイッチ回路ＳＷ１をオンにする。このことで、一つのパッド３０を介してザッピング素子２０ａに単一のザッピング電圧Ｖａが印加される。また、保護用スイッチ回路ＳＷ２をオンにしておくことで、高いザッピング電圧Ｖａより低い保護用電圧Ｖｐを半導体集積回路１０ａに印加する。あるいは、半導体集積回路１０ａを接地、すなわち、グランド電圧を半導体集積回路１０ａに印加する。この場合、保護用電圧Ｖｐを不要とできる。
【００３８】
この調整回路について、具体的に説明すると、図３に示すように、パッド３０とザッピング素子２０ａとを結ぶ経路に電圧降下用の抵抗Ｒの一端を接続し、この電圧降下用抵抗Ｒの他端を調整対象の半導体集積回路１０ａに接続する。この電圧降下用抵抗Ｒの他端と半導体集積回路１０ａを結ぶ接続線に保護用スイッチ回路ＳＷ２を接続し、この保護用スイッチ回路ＳＷ２を介して、高いザッピング電圧Ｖａより低い保護用電圧Ｖｐあるいはグランド電圧を半導体集積回路１０ａに印加する。このことで、半導体集積回路１０ａに対し、その耐圧を超過するような高いザッピング電圧Ｖａが印加されることを防止し、半導体集積回路１０ａの保護を図る。
【００３９】
ところで、ザッピング素子２０ａにザッピング電圧Ｖａを印加するとともに、半導体集積回路１０ａに保護用電圧Ｖｐを印加するにあたり、保護用スイッチ回路ＳＷ２およびグランド側スイッチ回路ＳＷ３をオンした後に、パッド側スイッチ回路ＳＷ１をオンする。このことで、ザッピング素子２０ａにザッピング電圧Ｖａを印加する前に、半導体集積回路１０ａに保護用電圧Ｖｐを印加することができる。したがって、半導体集積回路１０ａに異常な電圧が印加されることがなく、より確実に半導体集積回路１０ａを高電圧から保護できる。
【００４０】
なお、保護用スイッチ回路ＳＷ２を省略し、保護用電圧Ｖｐを印加することなく、電圧降下用の抵抗Ｒでもって調整対象の半導体集積回路に対して高いザッピング電圧が印加されることを防止することも可能である。
【００４１】
前述した図３の実施例のより具体的な回路構成例を図４に示す。各スイッチ回路ＳＷ１乃至３をそれぞれバイポーラトランジスタＱ１，Ｑ２，Ｑ３で構成し、各トランジスタのベースにオンオフ用の制御信号が入力されるようにする。また、保護用電圧Ｖｐはグランド電圧とする。なお、各スイッチ回路ＳＷ１乃至３の構成について、バイポーラトランジスタに代えてＭＯＳ型トランジスタを用いるとも可能である。
【００４２】
この実施例にあっては、次の効果を奏する。
調整精度を向上させるべく、モールド後にザッピングを行うにあたり、一つのパッドでもって、ザッピング素子にザッピング電圧を印加することができる。以て、調整対象の半導体集積回路と調整回路とをチップ化した場合、チップ面積を低減できる。
【００４３】
また、調整対象の半導体集積回路に対して高いザッピング電圧が印加されることを防止し、半導体集積回路の耐圧保護を図ることができる。
【００４４】
＝＝＝＝＝その他＝＝＝＝＝
前述した第一乃至三実施例において、数百Ω程度の低抵抗値の抵抗をザッピング素子２０ａ，２０ｂ，２０ｃとして用いる。そして、ザッピング時には、抵抗たるザッピング素子２０ａ，２０ｂ，２０ｃの耐圧より高いザッピング電圧Ｖａ，Ｖｂ，Ｖｃを印加する。すると、抵抗たるザッピング素子２０ａ，２０ｂ，２０ｃは破壊されて開放状態となり、各半導体集積回路１０ａ乃至１０ｆの特性が調整される。このザッピング素子２０ａ，２０ｂ，２０ｃとしては、抵抗の他に、ツェナーダイオード等の他の代替要素を用いることができる。
【００４５】
また、前述した第一乃至三実施例において、各スイッチ回路ＳＷ１乃至６のオンオフ制御を行う際し、他の制御ピンと共用にしてもよい。このことで、ザッピング専用のピン（パッド）を設けなくて済み、ピン数の増加を招来せずに済む。あるいは、シリアルコントロール機能を内蔵するＩＣを用いると、制御内容を追加することでモールド後であっても制御可能となる。このことでも、ザッピング専用のピン（パッド）を設けなくて済み、ピン数の増加を招来せずに済む。
【００４６】
さらに、前述した第一乃至三実施例において、各スイッチ回路ＳＷ１乃至６のオンオフ制御を実現するにあたり、例えば特開平９−１０２５４８号公報の図２に示すような制御回路を用いる。すなわち、データ信号及びクロック信号が印加されるバスデコーダの出力信号に応じて、各スイッチ回路ＳＷ１乃至６を選択的にオンオフさせる。
【００４７】
さらにまた、前述した第一乃至三実施例において、各スイッチ回路ＳＷ１乃至６に関し、高いザッピング電圧が印加されるものについては、高耐圧仕様が要求されるが、これ以外の接地されるものについては、低耐圧仕様でよい。各スイッチ回路ＳＷ１乃至６をトランジスタ等の素子単体で実現すれば、簡易な構成で済む。これら各スイッチ回路ＳＷ１乃至６の具体的な回路構成について、スイッチの機能実現する種々の手段を採用できる。
【００４８】
また、前述した第一乃至三実施例において、パッド３０に関し、各スイッチ回路ＳＷ１乃至６の誤動作等により、誤ってザッピング素子にザッピング電圧が印加されないよう、調整後の通常使用時には接地しておくことが望ましい。
【００４９】
以上、本発明の実施の形態について、その実施例に基づき具体的に説明したが、これに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００５０】
【発明の効果】調整精度を向上させるべく、モールド後にザッピングを行うにあたり、パッドの数を少なくできる。
【図面の簡単な説明】
【図１】本発明に係る第一実施例を示すブロック図であり、各ザッピング素子の他端が共通に接地されるタイプを示す。
【図２】本発明に係る第二実施例を示すブロック図であり、各ザッピング素子が互いに独立しているタイプを示す。
【図３】本発明に係る第三実施例を示すブロック図であり、保護用電圧Ｖｐを調整対象の半導体集積回路１０ａに印加するタイプを示す。
【図４】本発明に係る第三実施例の具体的な構成例を示すブロック図である。
【図５】従来の半導体集積回路の調整回路の一例を示すブロック図である。
【図６】従来の半導体集積回路の調整回路の別の一例を示すブロック図である。
【図７】従来の半導体集積回路の調整回路の他の一例を示すブロック図である。
【符号の説明】
１０ａ乃至１０ｆ　　　　　　　　半導体集積回路
２０ａ，２０ｂ，２０ｃ　　　　　ザッピング素子
３０，３０ａ乃至３０ｆ，３０ｐ　パッド
ＳＷ１乃至ＳＷ６　　　　　　　　スイッチ回路
Ｖａ　　ザッピング電圧
Ｖｐ　　保護用電圧
Ｒ　　　抵抗
【図１】
2004095927.tif 000003
【図２】
2004095927.tif 000004
【図３】
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【図４】
2004095927.tif 000006
【図５】
2004095927.tif 000007
【図６】
2004095927.tif 000008
【図７】
2004095927.tif 000009