(57)【要約】【課題】低コストでかつ、入出力信号間のタイミング差を高精度に測定可能な半導体装置を提供する。【解決手段】入力信号に応じて、所定処理を行なう内部回路と、所定処理に応じた出力信号が出力されるまでの時間と所望の時間で信号を伝達するように調整された配線長を有する電気配線の入力信号の伝播時間とを比較する比較回路とを備える。【選択図】        図１
2004228130.tif 000002
【特許請求の範囲】
【請求項１】
通常モードとテストモードとを動作モードとして有する半導体装置であって、
入力信号に応じて所定処理を実行して、前記所定処理に応じた出力信号を出力する内部回路と、
前記テストモード時、前記入力信号をそれぞれ異なる遅延時間だけ遅延させたｎ個（ｎ：自然数）の遅延信号として出力する遅延回路と、
前記ｎ個の遅延信号にそれぞれ対応して設けられるｎ個の比較回路とを備え、前記ｎ個の比較回路の各々は、前記テストモード時に、対応する遅延信号の出力と、前記内部回路からの前記出力信号の出力とのいずれが早いかの比較結果を出力する、半導体装置。
【請求項２】
前記遅延回路は、各々が前記入力信号を前記異なる遅延時間だけ遅延させる予め順序付けられたｎ本（ｎ：自然数）の電気配線を含み、
前記ｎ本の電気配線は、１番目からｎ番目までの電気配線の順に所定距離ずつ長くされたｎ個の経路長をそれぞれ有する、請求項１に記載の半導体装置。
【請求項３】
前記ｎ個の比較回路の各々は、前記テストモード時、前記対応する遅延信号と前記出力信号との論理演算に基づいた比較判定信号を出力する論理回路を含み、
前記テストモード時、前記ｎ個の比較回路から出力される予め順序付けられたｎ個の前記比較判定信号を１番目からｎ番目の順で１つずつ出力する変換回路と、
前記通常モード時、前記出力信号を外部へ出力する出力端子と、
前記出力端子の前段に設けられ、前記テストモード時、前記出力信号を前記外部へ出力する経路を遮断するスイッチとをさらに備え、
前記テストモード時、前記出力端子からは、前記変換回路からの前記ｎ個の比較判定信号が１番目からｎ番目の順で前記外部へ出力される、請求項２に記載の半導体装置。
【請求項４】
前記変換回路は、
前記ｎ個の比較判定信号をそれぞれ一時的に記憶し、予め順序付けられたｎ個の一時記憶回路と、
前記ｎ個の一時記憶回路にそれぞれ対応して設けられたｎ個のシフト回路と、前記ｎ個の一時記憶回路と前記ｎ個のシフト回路との間にそれぞれ対応して設けられたｎ個のスイッチとを含み、
前記ｎ個のスイッチは、前記ｎ個の一時記憶回路が前記ｎ個の比較判定信号をそれぞれ一時的に記憶した後の所定期間、前記ｎ個の一時記憶回路と前記ｎ個のシフト回路とをそれぞれ電気的に接続し、前記所定期間経過後は、前記ｎ個の一時記憶回路と前記ｎ個のシフト回路とをそれぞれ電気的に非接続とし、
前記ｎ個のシフト回路の各々は、前記所定期間、対応する一時記憶回路から前記比較判定信号を受け、
ｐ番目（ｐ：２以上ｎ以下の自然数）のシフト回路は、前記所定期間経過後、クロック信号に応じて、（ｐ−１）番目のシフト回路へ入力された前記比較判定信号を出力し、
１番目のシフト回路からは、前記所定期間経過後、前記ｎ個の比較判定信号が１番目からｎ番目の順で出力される、請求項３に記載の半導体装置。
【請求項５】
前記ｎ本の電気配線の各々は、前記入力信号を所定時間だけ遅延させるための経路長変化部を有し、
前記経路長変化部は、
所定箇所の両側にそれぞれ位置する第１のノードと第２のノードとの間を前記所定箇所を介して第１の距離で電気的に接続する第１の配線と、
前記第１の配線上の前記第１のノードと前記第２のノードとが前記所定箇所を介して電気的に接続されているか否かに関わらず、前記第１のノードと前記第２のノードとの間を、前記第１の距離とは異なる第２の距離で電気的に接続する第２の配線と有し、
前記第１の距離は前記第２の距離より短い、請求項２に記載の半導体装置。
【請求項６】
前記ｎ本の電気配線の各々は、前記入力信号を所定時間だけ遅延させるための経路長変化部を有し、
前記経路長変化部は、
所定箇所の両側にそれぞれ位置する第１のノードと第２のノードとの間を前記所定箇所を介して第１の距離で電気的に接続する第１の配線と、
前記第１の配線上の前記第１のノードと前記第２のノードとが前記所定箇所を介して電気的に接続されているか否かに関わらず、前記第１のノードと前記第２のノードとの間を前記第１の配線の上部または下部を経由して、前記第１の距離とは異なる第２の距離で電気的に接続する第２の配線とを有し、
前記第１の距離は前記第２の距離より短い、請求項２に記載の半導体装置。
【請求項７】
前記ｎ個の比較回路の各々は、前記テストモード時、前記対応する遅延信号と前記出力信号との論理演算に基づいた比較判定信号を出力する第１の論理回路を含み、
前記テストモード時、前記ｎ個の比較回路から出力される予め順序付けられたｎ個の前記比較判定信号が入力される判定回路をさらに備え、
前記判定回路は、前記テストモード時、前記内部回路からの前記出力信号が前記ｎ個の比較回路へ入力されるまでの時間と同等の時間で前記入力信号を遅延させる前記ｎ本の電気配線のうちの１つに対応する比較回路から出力される前記ｎ個の比較判定信号のうちのｍ番目（ｍ：ｎより小さい自然数）の比較判定信号を基準として、（ｍ−ｋ）（ｋ：自然数  １≦ｋ＜ｍ）から（ｍ＋ｋ）番目の比較判定信号の論理演算結果を出力するｓ個の（ｓ：自然数）第２の論理回路を含む、請求項２に記載の半導体装置。
【請求項８】
前記ｓ個の第２の論理回路は、前記同等の時間の長さに応じて、選択的に活性化される、請求項７に記載の半導体装置。
【請求項９】
前記通常モード時、前記出力信号を外部へ出力する出力端子と、
前記出力端子の前段に設けられ、前記テストモード時、前記出力信号を前記外部へ出力する経路を遮断するスイッチとをさらに備え、
前記テストモード時、前記出力端子からは、前記判定回路からの前記論理演算結果が前記外部へ出力される、請求項７に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、より特定的には、入出力信号間のタイミング差を測定可能な半導体装置に関する。
【０００２】
【従来の技術】
半導体装置の重要な特性試験の１つに、トリガとなる入力を受けてから所定動作を完了するまでの時間を測定する、タイミング測定が挙げられる。代表的には、半導体装置において、読出し要求を与えてから実際に出力データが現れるまでの時間で定義されるアクセスタイムの測定が挙げられる。
【０００３】
このようなタイミング測定には、半導体装置への入力信号と、当該入力信号に応じた半導体装置からの出力信号との間のタイミング差を高精度で測定する必要がある。たとえば、このような目的のため、外部に設けられた測定装置を用いて、測定対象物（以下、ＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｉｔ  Ｔｅｓｔｉｎｇ）とも称する）における入出力信号間のタイミング差を高精度に測定する技術が開示されている。（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平１１−１３３１６７号公報（第６頁、第２図）
【０００５】
【発明が解決しようとする課題】
近年の半導体装置の高周波動作化に伴って、タイミング測定をより高精度に行なう必要が生じている。たとえば、外部動作クロックが１３３ＭＨｚであるダブルデータレートＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ＳＤＲＡＭ：以下、ＤＤＲ−ＳＤＲＡＭと称する。）においては、バーストリード動作において、外部クロック信号と２番目以降の出力データとのタイミング時間を規定したｔＡＣを０．１ｎｓ以下の精度で測定することが要求される。
【０００６】
しかしながら、特許文献１に開示されるような、外部に設けられた測定装置を用いて高精度のタイミング測定を行なうには、外部に特別な測定設備を設ける必要がある。なぜなら、ＤＵＴと測定装置を接続するための複数の電気配線の経路長の差を高精度に補正する必要があるからである。また、複数の電気配線間で発生するクロストークや寄生容量等により入出力信号の信号に歪み等が発生しても高精度なタイミング測定を行なうには、非常に高性能で高価な測定装置が必要となる。そのため、測定設備のコストが高騰するとともに、生産コストも高騰するという問題点があった。
【０００７】
この発明は、以上のような問題点を解決するためになされたものであって、この発明の目的は、低コストでかつ、入出力信号間のタイミング差を高精度に測定可能な半導体装置を提供することである。
【０００８】
【課題を解決するための手段】
この発明に従う半導体装置は、通常モードとテストモードとを動作モードとして有する半導体装置であって、入力信号に応じて所定処理を実行して、所定処理に応じた出力信号を出力する内部回路と、テストモード時、入力信号をそれぞれ異なる遅延時間だけ遅延させたｎ個（ｎ：自然数）の遅延信号として出力する遅延回路と、ｎ個の遅延信号にそれぞれ対応して設けられるｎ個の比較回路とを備え、ｎ個の比較回路の各々は、テストモード時に、対応する遅延信号の出力と、内部回路からの出力信号の出力とのいずれが早いかの比較結果を出力する。
【０００９】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照しながら説明する。なお、図中同一符号は同一または相当部分を示す。
【００１０】
［実施の形態１］
図１は、本願発明に従う半導体装置の代表例として示される半導体記憶装置１０００のタイミング測定に関する部分の構成を示すブロック図である。
【００１１】
以下の説明で明らかになるように、本願発明は、トリガとなる入力信号に応じて所定処理を実行し、当該所定処理に対応する出力信号を所定規格を満たすタイミングで出力する内部回路を備える半導体装置に共通に適用することができる。
たとえば、ＤＤＲ−ＳＤＲＡＭである半導体記憶装置１０００におけるｔＡＣの測定を代表例とした実施の形態を以下に説明する。
【００１２】
半導体記憶装置１０００は、通常の動作を行なう通常モードと入出力信号間のタイミング差を測定するテストモードとの２つの動作モードを有する。通常モードでは、半導体記憶装置１０００の内部の回路（図示せず）によって発生されるテスト信号ＴＳはＨレベルに設定される。一方、テストモードでは、テスト信号ＴＳはＬレベルに設定される。
【００１３】
図１を参照して、半導体記憶装置１０００は、入力端子３１と、内部回路１００と、データ出力回路２０と、スイッチ回路４０と、出力端子３２とを備える。
【００１４】
入力端子３１へは、入力信号ＳＩＮが入力される。入力信号は、たとえば、クロック信号である。また、入力端子３１は、たとえば、クロック信号が入力されるクロック端子である。
【００１５】
内部回路１００は、メモリセルアレイと周辺回路を総括的に示したものである。また、内部回路１００は、通常モード時およびテストモード時のいずれにおいても、入力信号ＳＩＮに応じて所定処理を行ない、データ出力回路２０へ信号を出力する。
【００１６】
データ出力回路２０は、たとえばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータバッファで構成される。データ出力回路２０は、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に直列に接続されたＰチャネルＭＯＳトランジスタ２１とＮチャネルＭＯＳトランジスタ２２とを含む。データ出力回路２０は、内部回路１００から入力された信号を増幅し、入力された信号の反転レベルの信号を出力する。なお、以下においては、信号およびデータ等の２値的な高電圧状態（たとえば、電源電圧Ｖｃｃ）および低電圧状態（たとえば、接地電圧ＧＮＤ）を、それぞれ、ＨレベルおよびＬレベルとも称する。また、以下においては、先頭に記号“／”が付された信号は、当該“／”を付さない信号を反転した信号であるものとする。
【００１７】
スイッチ回路４０は、通常モード時、Ｈレベルのテスト信号ＴＳが入力されるとデータ出力回路２０と出力端子３２とを電気的に接続する。一方、スイッチ回路４０は、テストモード時、Ｌレベルのテスト信号ＴＳが入力されるとデータ出力回路２０と出力端子３２とを電気的に非接続とする。
【００１８】
出力端子３２は、通常モード時、データ出力回路２０から出力された信号を出力信号ＳＯＵＴとして出力する。出力信号ＳＯＵＴは、たとえば、内部回路１００内のメモリセルアレイ（図示せず）から読み出されたデータ信号である。出力端子３２は、たとえば、データ信号が出力されるＤＱ端子である。
【００１９】
したがって、半導体記憶装置１０００は、通常モード時、入力端子３１から入力された入力信号ＳＩＮに応じて内部回路１００で所定処理を行なう。そして、半導体記憶装置１０００は、内部回路１００から出力された信号をデータ出力回路２０を介して、出力端子３１から出力信号ＳＯＵＴとして出力する。
【００２０】
半導体記憶装置１０００は、さらに、ＰチャネルＭＯＳトランジスタ１１と、遅延回路２００とを備える。
【００２１】
ＰチャネルＭＯＳトランジスタ１１は、入力端子３１および内部回路１００の接続ノードと遅延回路２００との間に設けられる。ＰチャネルＭＯＳトランジスタ１１のゲートへは、テスト信号ＴＳが入力される。なお、本実施の形態においては、入力端子３１と遅延回路２００とを電気的に接続するためにＰチャネルＭＯＳトランジスタを使用しているがＮチャネルＭＯＳトランジスタを用いてもよい。
【００２２】
遅延回路２００は、各々が、電気信号を伝達する経路長の異なる電気配線Ｃ１〜Ｃｎを含む。したがって、電気配線Ｃ１〜Ｃｎは、入力信号をそれぞれ異なる遅延時間だけ遅延させる。以下においては、電気配線Ｃ１〜Ｃｎを総括的に表現する場合には、電気配線Ｃｎとも称する。
【００２３】
図２（ａ）および図２（ｂ）は、電気信号の経路長を変化させることが可能な電気配線Ｃｎの構成を説明するための図である。
【００２４】
図２（ａ）を参照して、電気配線Ｃｎは、電気信号に所定の伝播遅延時間を生じさせるための経路長変化部ＬＣ１〜ＬＣｍを有する。経路長変化部ＬＣ１は、Ｍ点とＯ点とを最短距離で接続する主配線部ＭＬ１と、Ｍ点とＯ点とをＮ点を介して接続する副配線部ＳＬ１とを有する。経路長変化部ＬＣ２〜ＬＣｍは、経路長変化部ＬＣ１と同様に、主配線部ＭＬ２〜ＭＬｍをそれぞれ有する。また、さらに、経路長変化部ＬＣ２〜ＬＣｍは、経路長変化部ＬＣ１と同様に、副配線部ＳＬ２〜ＳＬｍをそれぞれ有する。
【００２５】
図２（ｂ）を参照して、電気配線Ｃｎにおいて、経路長変化部ＬＣ１は、主配線部ＭＬ１上のＭ点とＯ点とを電気的に非接続とするための溶断部Ｂ１を有する。経路長変化部ＬＣ２〜ＬＣｍは、経路長変化部ＬＣ１と同様に、溶断部Ｂ２〜Ｂｍをそれぞれ有する。
【００２６】
経路長変化部ＬＣ１内の溶断部Ｂ１をレーザ等で溶断することにより、Ｍ点からＯ点へ最短距離で伝達されていた電気信号を、Ｎ点を介して伝達されるようにすることができる。そのため、経路長変化部ＬＣ１において、溶断部Ｂ１を溶断するか否かで、電気信号の経路長を変化させることができ、Ｍ点とＯ点との間の電気信号の伝播時間を変化させることが可能となる。
【００２７】
したがって、溶断部Ｂ１の溶断前と溶断後のＭ点からＯ点への当該伝播時間の差が、例えば、１０ｐｓとなるように、電気配線Ｃｎを設計しておけば、溶断部Ｂ１〜Ｂｍの全てが溶断されていない電気配線Ｃｎと溶断部Ｂ１〜Ｂｍのうちの１０個が溶断されている電気配線Ｃｎとでは、１００ｐｓ（０．１ｎｓ）の電気信号の伝播時間の差を生じさせることが可能となる。その結果、電気配線Ｃ１〜Ｃｎが溶断部Ｂ１〜Ｂｍのうち、溶断された溶断部をそれぞれ“０”〜（ｎ−１）個有するようにすれば、電気配線Ｃ１〜Ｃｎの順で、信号の伝播時間を所定時間ずつ長くすることが可能となる。
【００２８】
再び図１を参照して、電気配線Ｃ１〜Ｃｎの各々へは、テストモード時、ＰチャネルＭＯＳトランジスタ１１がターンオンしたときに、入力端子３１から入力される入力信号ＳＩＮが比較信号ＣＰＩとして入力される。電気配線Ｃ１〜Ｃｎの各々は、比較信号ＣＰＩを、電気配線Ｃ１〜Ｃｎの順で、所定時間ずつ長くされた伝播時間で伝達する。
【００２９】
半導体記憶装置１０００は、さらに、ＰチャネルＭＯＳトランジスタ１２と、比較回路ＣＰ１〜ＣＰｎと、信号配線ＣＯ１〜ＣＯｎとを備える。
【００３０】
ＰチャネルＭＯＳトランジスタ１２は、信号配線ＣＯ１〜ＣＯｎとスイッチ回路４０およびデータ出力回路２０の接続ノードとの間に設けられる。ＰチャネルＭＯＳトランジスタ１２のゲートへは、テスト信号ＴＳが入力される。なお、本実施の形態においては、信号配線ＣＯ１〜ＣＯｎとスイッチ回路４０およびデータ出力回路２０の接続ノードとを電気的に接続するためにＰチャネルＭＯＳトランジスタを使用しているがＮチャネルＭＯＳトランジスタを用いてもよい。
【００３１】
信号配線ＣＯ１〜ＣＯｎは、比較回路ＣＰ１〜ＣＰｎの各々とＰチャネルＭＯＳトランジスタ１２との間にそれぞれ配置される。信号配線ＣＯ１〜ＣＯｎの各々は、電気配線Ｃｎと同様な構成の配線が使用される。信号配線ＣＯ１〜ＣＯｎの配線長は全て等しくなるように、信号配線ＣＯ１〜ＣＯｎの各々が有する溶断部を溶断することにより調整される。また、さらに、信号配線ＣＯ１〜ＣＯｎの配線長は、通常モード時において、データ出力回路２０から出力される信号がデータ端子３２に到達する時間と、テストモード時において、データ出力回路２０から出力される信号がＰチャネルＭＯＳトランジスタ１２および信号配線ＣＯ１〜ＣＯｎをそれぞれ介して比較回路ＣＰ１〜ＣＰｎに到達する時間とが等しくなるように構成される。
【００３２】
比較回路ＣＰ１〜ＣＰｎは、電気配線Ｃ１〜Ｃｎと信号配線ＣＯ１〜ＣＯｎとの間にそれぞれ設けられる。なお、後述するテストモード時の半導体記憶装置１０００の動作の説明上、信号配線ＣＯ１および比較回路ＣＰ１の接続ノードを接続ノードＮ１、電気配線Ｃ１〜Ｃｎと比較回路ＣＰ１〜ＣＰｎとの接続ノードをそれぞれ接続ノードＭ１〜Ｍｎとする。信号配線ＣＯ２〜ＣＯｎと比較回路ＣＰ２〜ＣＰｎとのそれぞれの接続ノードの電圧レベルは、接続ノードＮ１の電圧レベルと等しい。比較回路ＣＰ１〜ＣＰｎの各々へは、テストモード時、出力回路２０からの出力信号が、ＰチャネルＭＯＳトランジスタ１２および対応する信号配線ＣＯ１〜ＣＯｎを介して、比較信号ＣＰＯとして入力される。
【００３３】
以下においては、比較回路ＣＰ１〜ＣＰｎおよび信号配線ＣＯ１〜ＣＯｎを総括的に表現する場合には、それぞれ比較回路ＣＰｎおよび信号配線ＣＯｎとも称する。
【００３４】
図３は、比較回路ＣＰｎの構成を示す回路図である。
図３を参照して、比較回路ＣＰｎは、一例として、ＡＮＤ回路で構成される。比較回路ＣＰｎの各々は、電気配線Ｃｎを介して入力される比較信号ＣＰＩと比較信号ＣＰＯとの論理積演算を行なった判定信号ＳＣＰ＜ｎ＞を出力する。したがって、比較回路ＣＰ１〜ＣＰｎは、それぞれ判定信号ＳＣＰ＜１＞〜ＳＣＰ＜ｎ＞を出力する。なお、以下において、判定信号ＳＣＰ＜１＞〜ＳＣＰ＜ｎ＞を総括的に表現する場合には、判定信号ＳＣＰ＜ｎ：１＞とも称する。また、以下、本明細書においては、複数ビットの信号を総括的に示す場合には、同様の表記を用いるものとする。
【００３５】
再び図１を参照して、半導体記憶装置１０００は、さらに、変換回路３０を備える。
【００３６】
変換回路３０は、テストモード時、複数ビットで構成される判定信号ＳＣＰ＜ｎ：１＞を１ビットの判定信号ＲＥに変換して出力する。すなわち、変換回路３０は、パラレル−シリアル変換を行なう。変換回路３０から出力された判定信号ＲＥは、出力端子３２から出力信号ＳＯＵＴとして出力される。
【００３７】
以上説明したように、半導体記憶装置１０００は、通常モード時、データ出力回路２０からの出力信号を出力端子３２から出力する。一方、半導体記憶装置１０００は、テストモード時、変換回路３０からの判定信号ＲＥを出力端子３２から出力する。したがって、半導体記憶装置１０００においては、入出力信号間のタイミング差の測定結果を示す判定信号ＲＥを出力するための端子を別途設ける必要がない。
【００３８】
図４は、テストモード時の半導体記憶装置１０００の動作を説明するための動作波形図である。より特定的には、ｔＡＣを測定する際の半導体記憶装置１０００の動作を説明する動作波形図である。
【００３９】
図１および図４を参照して、Ｍ１〜Ｍｎは、接続ノードＭ１〜Ｍｎの各々の電圧レベルを示す。Ｎ１は、接続ノードＮ１の電圧レベルを示す。また、テストモード時に比較信号ＣＰＯがＮ１まで伝達されるまでの時間と、通常モード時にデータ出力回路２０からの出力信号が出力端子３２まで伝達されるまでの時間とは等しい。また、入力信号ＳＩＮはクロック信号であるとする。
【００４０】
ＤＤＲ−ＳＤＲＡＭでは、外部から入力されるクロック信号（以下、外部クロックとも称する）の立上がりと立下がりとに同期して動作する。また、ＤＤＲ−ＳＤＲＡＭでは、内部にクロック発生回路（図示せず）を備え、外部クロックに同期した内部クロックを当該クロック発生回路によって生成する。当該内部クロックに応じて、データ信号は出力される。ｔＡＣは、外部クロックの立上がりまたは立下がりの時刻と、バーストリード動作において、ＤＤＲ−ＳＤＲＡＭから出力される２番目以降のデータ信号（以下においては、ｔＡＣ測定データ信号とも称する）が出力される時刻との差の時間である。
【００４１】
ｔＡＣを測定する際、半導体記憶装置１０００が通常モードからテストモードに移行するのは、以下のタイミングとなる。半導体記憶装置１０００から出力されるｔＡＣ測定データ信号に対応した、外部から入力されるクロック信号の立上がりまたは立下がりの時刻と当該クロック信号の１つ前の立下がりまたは立上がりの時刻との中間付近のタイミングである。
【００４２】
図４に示す動作波形図で、Ｎ１がＨレベルとなった時刻ｔ４は、通常モードにおいて、半導体記憶装置１０００の出力端子３２からｔＡＣ測定データ信号が出力される時刻と等しい。なお、電気配線Ｃ１〜Ｃｎのうちの１つの電気配線の信号の伝播時間が、ｔＡＣとほぼ同様になるように、あらかじめ、電気配線Ｃ１〜Ｃｎの各々の信号の伝播時間は、溶断部を溶断することにより調整されているものとする。そのため、比較信号ＣＰＩが電気配線Ｃ１〜Ｃｎのうちの信号の伝播時間がｔＡＣとなるように調整された電気配線を介して対応する比較回路ＣＰｎに到達するまでの時間が、ｔＡＣとなる。
【００４３】
半導体記憶装置１０００が通常モードからテストモードに移行した時刻ｔ１のときの入力信号ＳＩＮ（クロック信号）の電圧レベルを持った信号が比較信号ＣＰＩとなる。そのため、接続ノードＭ１〜Ｍｎの電圧レベルは、電気配線Ｃ１〜Ｃｎの各々の信号の伝播時間だけ遅れて、比較信号ＣＰＩ（入力信号ＳＩＮ）の電圧レベルになる。
【００４４】
したがって、時刻ｔ１において、入力信号ＳＩＮはＨレベルであるので、接続ノードＭ１〜Ｍｎの電圧レベルは、対応する電気配線Ｃｎの各々の信号の伝播時間だけ遅れてＨレベルとなる。その後の、時刻ｔ２に、入力信号ＳＩＮはＬレベルになっても、接続ノードＭ１〜Ｍｎの各々の電圧レベルは、電気配線Ｃ１〜Ｃｎの各々の信号の伝播時間だけＨレベルを維持する。
【００４５】
半導体記憶装置１０００は、入力信号ＳＩＮがＬレベルになった（すなわち、クロック信号が立ち下がった）時刻ｔ２とｔＡＣ測定データ信号が出力される時刻に相当する時刻ｔ４との差がｔＡＣとなる。そのため、時刻ｔ４においても、接続ノードＭ１〜Ｍｎのうちの電圧レベルをＨレベルに維持しているいくつかの接続ノードにそれぞれ対応する電気配線Ｃｎのうちの最も伝播時間の短い電気配線Ｃｎが伝播時間をｔＡＣに調整された電気配線となる。
【００４６】
したがって、比較回路ＣＰ１〜ＣＰｎの出力信号である判定信号ＳＣＰ＜ｎ：１＞のうちの、信号の伝播時間をｔＡＣに調整された電気配線Ｃｎに対応する比較回路ＣＰｎに対応する判定信号ＳＣＰ＜ｎ＞を境に電圧レベルが変化する。そのため、判定信号ＳＣＰ＜ｎ：１＞がパラレル−シリアル変換された判定信号ＲＥのうちの何番目の信号から電圧レベルが変化しているかを判定することにより、半導体記憶装置１０００のｔＡＣを測定可能となる。
【００４７】
図５は、実施の形態１に従う、比較回路ＣＰｎの出力信号である判定信号ＳＣＰ＜ｎ＞の状態を示した動作波形図である。
【００４８】
図１、図４および図５を参照して、比較回路ＣＰ７へ入力された比較信号ＣＰＩと比較信号ＣＰＯとが共にＨレベルである時間は非常に短いため、判定信号ＳＣＰ＜７＞もＨレベルである期間が短くなっている。比較回路ＣＰ８〜ＣＰｎの各々へ入力された比較信号ＣＰＩと比較信号ＣＰＯが共にＨレベルである時間は、電気配線Ｃ８〜Ｃｎの順に長くなる。そのため、判定信号ＳＣＰ＜８＞〜ＳＣＰ＜ｎ＞の順に、判定信号ＳＣＰ＜８＞〜ＳＣＰ＜ｎ＞がＨレベルである期間が長くなっている。
【００４９】
したがって、図５に示すような波形をそれぞれ示す判定信号ＳＣＰ＜１＞〜ＳＣＰ＜ｎ＞をパラレル−シリアル変換するには、各信号の電圧レベルを維持する時間がほぼ同等でないと、一般的なパラレル−シリアル変換回路では正常に変換できない。そこで、判定信号ＳＣＰ＜１＞〜ＳＣＰ＜ｎ＞を正常にパラレル−シリアル変換できる回路構成を以下に説明する。
【００５０】
図６は、変換回路３０の構成を示す回路図である。
図６を参照して、変換回路３０は、フリップフロップ回路ＦＦ１〜ＦＦｎと、ＮチャネルＭＯＳトランジスタＬＧ１〜ＬＧｎと、シフト回路ＳＦ１〜ＳＦｎとを含む。
【００５１】
フリップフロップ回路ＦＦ１〜ＦＦｎへは、それぞれ、判定信号ＳＣＰ＜１＞〜ＳＣＰ＜ｎ＞が入力され、フリップフロップ回路ＦＦ１〜ＦＦｎの各々は、入力された信号を一時記憶する。
【００５２】
ＮチャネルＭＯＳトランジスタＬＧ１〜ＬＧｎは、フリップフロップ回路ＦＦ１〜ＦＦｎとシフト回路ＳＦ１〜ＳＦｎとの間にそれぞれ設けられる。ＮチャネルＭＯＳトランジスタＬＧ１〜ＬＧｎのゲートへは、解除信号ＬＡＴが入力される。ＮチャネルＭＯＳトランジスタＬＧ１〜ＬＧｎは、ゲートへＨレベルの解除信号ＬＡＴが入力されると、フリップフロップ回路ＦＦ１〜ＦＦｎとシフト回路ＳＦ１〜ＳＦｎとを電気的に接続する。
【００５３】
シフト回路ＳＦ１〜ＳＦｎへは、解除信号ＬＡＴがＨレベルの期間、対応して設けられるフリップフロップ回路ＦＦ１〜ＦＦｎにそれぞれ一時的に記憶され、解除信号ＬＡＴがＨレベルの期間だけ電圧レベルが維持されたデータ信号が、ＮチャネルＭＯＳトランジスタＬＧ１〜ＬＧｎをそれぞれ介して入力される。シフト回路ＳＦ１〜ＳＦｎの各々は、入力されたデータを一時的に記憶する。シフト回路ＳＦ１は、シフト回路ＳＦ２からの出力データが入力される。シフト回路ＳＦ２は、シフト回路ＳＦ３からの出力データが入力される。すなわち、シフト回路ＳＦｎは、シフト回路ＳＦ（ｎ＋１）からの出力データが入力される。
【００５４】
その後、解除信号ＬＡＴがＬレベルに設定されると、シフト回路ＳＦ１〜ＳＦｎの各々は、半導体記憶装置１０００の外部から入力されたクロック信号ＣＬＫまたは半導体記憶装置１０００の内部で生成されたクロック信号ＣＬＫ応じて、入力されたデータを出力し、最終的に、フリップフロップ回路ＦＦ１からＦＦｎにそれぞれ記憶されたデータが、順番にシフト回路ＳＦ１からシリアルな判定信号ＲＥとして出力される。
【００５５】
変換回路３０は、以上説明したような回路構成をもつことにより、図５に示すような波形をそれぞれ示す判定信号ＳＣＰ＜１＞〜ＳＣＰ＜ｎ＞を正常にパラレル−シリアル変換することが可能となる。
【００５６】
次に、図１、図４および図６を参照して、半導体記憶装置１０００のｔＡＣの測定方法を説明する。また、電気配線Ｃ１〜Ｃｎの信号の伝播時間は、一例として、電気配線Ｃ１〜Ｃｎの順で、２０ｐｓずつ長くなるように設定されているとする。
【００５７】
時刻ｔ１において、テスト信号ＴＳがＬレベルなると、半導体記憶装置１０００は、通常モードからテストモードに移行する。同時にスイッチ回路４０は、データ出力回路２０と出力端子３２とを電気的に非接続とする。さらに、同時にＰチャネルＭＯＳトランジスタ１１，１２はターンオンし、入力端子３１へ入力される入力信号ＳＩＮがＰチャネルＭＯＳトランジスタ１１を介して、比較信号ＣＰＩとして、遅延回路２００へ入力される。そのため、時刻ｔ１において、入力信号ＳＩＮはＨレベルであるので、接続ノードＭ１〜Ｍｎの電圧レベルは、対応する電気配線Ｃｎの各々の信号の伝播時間だけ遅れてＨレベルとなる。
【００５８】
遅延回路２００へ入力された比較信号ＣＰＩは、電気配線Ｃ１〜Ｃｎを介することにより、電気配線Ｃ１〜Ｃｎの順で、２０ｐｓずつ信号の伝播時間が長くなったｎ個の信号となる。すなわち、比較回路ＣＰ１へ比較信号ＣＰＩが４０ｐｓ後に伝達されるよう電気配線Ｃ１が構成されていたとすると、比較回路ＣＰ２へは、比較信号ＣＰＩは６０ｐｓ後に伝達される。以下、同様に比較回路ＣＰ３〜ＣＰ８の各々へは、８０ｐｓ〜１８０ｐｓ後に比較信号ＣＰＩが伝達される。比較回路ＣＰ９〜ＣＰｎの各々へも同様に１８０ｐｓから２０ｐｓずつ加算された伝播時間で、比較信号ＣＰＩが伝達される。そのため、時刻ｔ２において、入力信号ＳＩＮがＬレベルになると、電気配線Ｃ１に対応する接続ノードＭ１の電圧レベルは、時刻ｔ２から４０ｐｓ後の時刻ｔ３においてＬレベルとなる。したがって、電気配線Ｃ２〜Ｃ８の電圧レベルは、時刻ｔ２から６０ｐｓ〜１８０ｐｓ後にそれぞれＬレベルとなる。
【００５９】
一方、入力端子３１から入力された入力信号ＳＩＮに応じて、内部回路１００は所定処理を行ない、データ出力回路２０にデータ信号を出力する。データ出力回路２０から出力された信号は、ＰチャネルＭＯＳトランジスタ１２を介して、比較信号ＣＰＯとなる。時刻ｔ４において、Ｎ１の電圧レベルがＨレベルになっているため、時刻ｔ４において、Ｈレベルの比較信号ＣＰＯが比較回路ＣＰ１〜ＣＰｎの各々へ到達したことが分かる。比較回路ＣＰ１〜ＣＰｎの各々は、電気配線Ｃ１〜Ｃｎのうちの対応する電気配線を介して入力される比較信号ＣＰＩと比較信号ＣＰＯとの論理積演算が行なわれた信号を出力する。また、時刻ｔ４において、Ｈレベルを維持している電気配線Ｃ７に対応する比較回路ＣＰ７の出力信号が、ｔＡＣを判定可能なデータとなる。
【００６０】
また、さらに、時刻ｔ４において、比較回路ＣＰ７〜ＣＰｎへ、共にＨレベルの比較信号ＣＰＩおよび比較信号ＣＰＯが入力されるため、比較回路ＣＰ７〜ＣＰｎは、それぞれ、Ｈレベルの判定信号ＳＣＰ＜７＞〜ＳＣＰ＜ｎ＞を出力する。また、さらに、時刻ｔ４において、接続ノードＭ１〜Ｍ６は、Ｈレベルを維持していない。そのため、接続ノードＭ１〜Ｍ６にそれぞれ対応する比較回路ＣＰ１〜ＣＰ６は、Ｌレベルの判定信号ＳＣＰ＜０＞〜ＳＣＰ＜６＞を出力する。
【００６１】
その後、判定信号ＳＣＰ＜ｎ：１＞は、変換回路３０に入力される。判定信号ＳＣＰ＜ｎ：１＞のうちのＬレベルの判定信号ＳＣＰ＜０＞〜ＳＣＰ＜６＞は、フリップフロップ回路ＦＦ１〜ＦＦ６に一時的に記憶される。判定信号ＳＣＰ＜ｎ：１＞のうちのＨレベルの判定信号ＳＣＰ＜７＞〜ＳＣＰ＜ｎ＞は、フリップフロップ回路ＦＦ７〜ＦＦｎに一時的に記憶される。
【００６２】
時刻ｔ５においてＬレベルであるテスト信号ＴＳがＨレベルに設定されると、半導体記憶装置１０００はテストモードから通常モードに移行する。その後、所定期間、解除信号ＬＡＴがＨレベルに設定され、変換回路３０内のＮチャネルＭＯＳトランジスタＬＧ１〜ＬＧｎはターンオンする。フリップフロップ回路ＦＦ１〜ＦＦｎに一時的に記憶されたデータは、フリップフロップ回路ＦＦ１〜ＦＦｎにぞれぞれ対応して設けられるシフト回路ＳＦ１〜ＳＦｎのそれぞれへＮチャネルＭＯＳトランジスタＬＧ１〜ＬＧｎをそれぞれ介して入力される。シフト回路ＳＦ１〜ＳＦｎの各々は、入力されたデータを一時的に記憶する。その後、解除信号ＬＡＴがＬレベルに設定されると、シフト回路ＳＦ１〜ＳＦｎは、クロック信号ＣＬＫに応じて、各々へ入力されたデータを出力し、最終的に、フリップフロップ回路ＦＦ１〜ＦＦｎの順番で、各々に記憶されたデータが順番にシフト回路ＳＦ１からシリアルな判定信号ＲＥとして出力される。
【００６３】
判定信号ＲＥは、出力端子３２から出力信号ＳＯＵＴとして出力され、外部に設けられたカウンタ回路（図示せず）等により、入力された何番目のデータ信号からＨレベルになっているかが判定される。本実施の形態では、判定信号ＳＣＰ＜７＞〜ＳＣＰ＜ｎ＞がＨレベルに設定されるため、７番目の出力信号の以降がＨレベルであることが分かる。したがって、Ｈレベルの判定信号ＳＣＰ＜７＞を出力した比較回路ＣＰ７に対応する電気配線Ｃ７の信号の伝播時間が、ｔＡＣとほぼ等しいということが判定できる。その結果、本実施の形態では、電気配線Ｃ７の信号の伝播時間は１６０ｐｓであるので、半導体記憶装置１０００のｔＡＣは、１６０ｐｓであることが分かる。
【００６４】
以上説明したように、実施の形態１に従う半導体記憶装置１０００に入出力信号間のタイミング差を判定可能なデータを出力する測定回路を内蔵することで、低コストでかつ、高精度に入出力信号間のタイミング差を測定することが可能となる。
【００６５】
なお、本実施の形態においては、半導体装置がＤＤＲ−ＳＤＲＡＭである場合のｔＡＣの測定方法の説明を代表的に説明したが、本願発明の適用範囲は、半導体装置がＤＤＲ−ＳＤＲＡＭのような半導体記憶装置に限定されるものではない。本願発明は、通常モードからテストモードに切り替わるタイミングを測定の対象となる規格の時間に応じて、内部で変えることにより、トリガとなる入力信号に応じて所定処理を実行し、当該所定処理に対応する出力信号を所定規格を満たすタイミングで出力する内部回路を備える半導体装置に共通に適用することができる。
【００６６】
［実施の形態１の変形例１］
次に、半導体記憶装置１０００内の電気配線Ｃｎおよび信号配線ＣＯｎにおいて、電気信号の伝播時間を変化させる別の構成について説明する。
【００６７】
図７は、実施の形態１の変形例１に従う半導体記憶装置１０００ａの構成を示すブロック図である。
【００６８】
図７を参照して、半導体記憶装置１０００ａは、図１に示す実施の形態１に従う半導体記憶装置１０００と比較して、遅延回路２００の代わりに遅延回路２００ａを備える点と、信号配線ＣＯ１〜ＣＯｎの代わりに信号配線ＣＯａ１〜ＣＯａｎを備える点とが異なる。遅延回路２００ａは、遅延回路２００と比較して、電気配線Ｃ１〜Ｃｎの代わりに電気配線Ｃａ１〜Ｃａｎを含む点が異なる。それ以外の構成は、半導体記憶装置１０００と同様なので詳細な説明は繰り返さない。以下においては、信号配線ＣＯａ１〜ＣＯａｎおよび電気配線Ｃａ１〜Ｃａｎを総括的に表現する場合には、それぞれ信号配線ＣＯａｎおよび電気配線Ｃａｎとも称する。
【００６９】
図８（ａ）および図８（ｂ）は、電気配線Ｃａｎおよび信号配線ＣＯａｎにおいて、電気信号の伝播時間を変化させる別の構成を説明するための図である。
【００７０】
図８（ａ）を参照して、電気配線Ｃａｎおよび信号配線ＣＯａｎは、電気信号に所定の伝播遅延時間を生じさせるための経路長変化部ＳＯＬ１〜ＳＯＬｍを有する。
【００７１】
図８（ｂ）は、図８（ａ）における電気配線Ｃａｎおよび信号配線ＣＯａｎのＸ点とＹ点との間の断面図である。
【００７２】
経路長変化部ＳＯＬ１〜ＳＯＬｍは、上層配線ＵＰ１〜ＵＰｍをそれぞれ有する。また、さらに、経路長変化部ＳＯＬ１〜ＳＯＬｍは、スルーホールＳＡ１〜ＳＡｍをそれぞれ有する。また、さらに、経路長変化部ＳＯＬ１〜ＳＯＬｍは、スルーホールＳＢ１〜ＳＢｍをそれぞれ有する。また、さらに、経路長変化部ＳＯＬ１〜ＳＯＬｍは、下層配線ＵＬ１〜ＵＬｍをそれぞれ有する。また、さらに、経路長変化部ＳＯＬ１は、上層配線ＵＰ１上のＰ点とＱ点とを電気的に非接続とするための溶断部ＢＳＯ１を有する。また、さらに、経路長変化部ＳＯＬ２〜ＳＯＬｍは、上層配線ＵＰ１と同様に、溶断部ＢＳＯ２〜ＢＳＯｍをそれぞれ有する。
【００７３】
上層配線ＵＰ１は基板上の表面に配置され、Ｐ点とＱ点とを最短距離で接続する。上層配線ＵＰ２〜ＵＰｍも、上層配線ＵＰ１と同様に構成される。下層配線ＵＬ１〜ＵＬｍは、基板の内部において、上層配線ＵＰ１〜ＵＰｍにそれぞれ対応し、対応する上層配線の下部にそれぞれ配置される。スルーホールＳＡ１〜ＳＡｍは、上層配線ＵＰ１〜ＵＰｍの各々の一端と、下層配線ＵＬ１〜ＵＬｍの各々の一端とをそれぞれ電気的に接続する。スルーホールＳＢ１〜ＳＢｍは、上層配線ＵＰ１〜ＵＰｍの各々の他端と、下層配線ＵＬ１〜ＵＬｍの各々の他端とをそれぞれ電気的に接続する。
【００７４】
電気配線Ｃａｎおよび信号配線ＣＯａｎは、溶断部ＢＳＯ１をレーザ等で溶断することにより、上層配線ＵＰ１上においてＰ点からＱ点へ最短距離で伝達されていた電気信号を、スルーホールＳＡ１、下層配線ＵＬ１およびスルーホールＳＢ１をそれぞれ介して伝達されるようにすることができる。そのため、経路長変化部ＳＯＬ１において、図２（ｂ）に示した電気配線Ｃｎと同様に溶断部ＢＳＯ１を溶断するか否かで、電気信号の経路長を変化させることができ、さらに、電気配線Ｃｎのように２次元的ではなく３次元的に、Ｐ点とＱ点との間の電気信号の伝播時間を変化させることが可能となる。
【００７５】
また、電気配線Ｃａ１〜Ｃａｎが、電気配線Ｃ１〜Ｃｎと同様、溶断部ＢＳＯ１〜ＢＳＯｍのうち、溶断された溶断部をそれぞれ“０”〜（ｎ−１）個有するようにすれば、電気配線Ｃａ１〜Ｃａｎの順で、信号の伝播時間を所定時間ずつ長くすることが可能となる。信号配線ＣＯａ１〜ＣＯａｎについても、電気配線Ｃａ１〜Ｃａｎと同様な効果が得られる。
【００７６】
半導体記憶装置１０００ａにおける入出力信号間のタイミング差の測定方法は、半導体記憶装置１０００と同様なので詳細な説明は繰り返さない。
【００７７】
以上説明したように、実施の形態１の変形例１に従う半導体記憶装置１０００ａは、電気配線Ｃａｎおよび信号配線ＣＯａｎを、半導体記憶装置１０００内の電気配線Ｃｎおよび信号配線ＣＯｎのように２次元的ではなく、３次元的に構成している。そのため、半導体記憶装置１０００ａは、基板表面上の配線面積を縮小することができ、回路面積の縮小化を図ることができる。
【００７８】
［実施の形態２］
次に、入出力信号間のタイミング差を測定するための所定の判定パターンを複数設けておき、入力信号に応じて切替える構成を備えた半導体記憶装置について説明する。実施の形態２における半導体記憶装置においても、トリガとなる入力信号に応じて所定処理を実行し、当該所定処理に対応する出力信号を所定規格を満たすタイミングで出力する内部回路を備える半導体装置に共通に適用することができる。
【００７９】
図９は、実施の形態２に従う半導体記憶装置１０００ｂの構成を示すブロック図である。
【００８０】
図９を参照して、半導体記憶装置１０００ｂは、図１に示す実施の形態１に従う半導体記憶装置１０００と比較して、変換回路３０の代わりに判定回路５０を備える点と、モードレジスタ６０をさらに備える点とが異なる。半導体記憶装置１０００ｂは、半導体記憶装置１０００と比較して、さらに、出力端子３２に判定信号ＲＥの代わりに判定信号ＲＥＪが入力される点が異なる。それ以外の構成は、半導体記憶装置１０００と同様なので詳細な説明は繰り返さない。判定信号ＲＥＪは、入出力信号間のタイミング差が規格値に応じて設定された期待値を満たしているか否かを判定する信号である。
【００８１】
モードレジスタ６０は、半導体記憶装置１０００ｂ内部の回路（図示せず）から出力されるモード設定信号ＭＤに応じて、モード選択信号ＳＬ＜３：０＞を出力する。判定回路５０へは、モード選択信号ＳＬ＜３：０＞が入力される。また、さらに、判定回路５０は判定信号ＲＥＪを出力する。
【００８２】
図１０は、判定回路５０の構成を示す回路図である。
図１０を参照して、判定回路５０は、ＯＲ回路５１，５２，５３，５４を含む。ＯＲ回路５１，５２，５３，５４は、それぞれ、モード選択信号ＳＬ＜０＞〜ＳＬ＜３＞に応じて活性状態および非活性状態のいずれかになる。ＯＲ回路５１，５２，５３，５４の各々は、Ｈレベルのモード選択信号に応じて活性化され、Ｌレベルのモード選択信号に応じて非活性状態となる。また、モード選択信号ＳＬ＜０＞〜ＳＬ＜３＞は、１つのモード選択信号のみがＨレベルに設定され、残りのモード選択信号はＬレベルに設定される。したがって、ＯＲ回路５１，５２，５３，５４のうちの１つのみがモード選択信号ＳＬ＜３：０＞に応じて、活性化されることとなる。ＯＲ回路５１，５２，５３，５４の各々へは、３つの信号が入力される。ＯＲ回路５１，５２，５３，５４の各々は、活性状態であるとき、３つの信号の論理和演算を行なった信号を判定信号ＲＥＪとして出力する。判定信号ＲＥＪは、出力端子３２から出力信号ＳＯＵＴとして出力される。
【００８３】
ＯＲ回路５１，５２，５３，５４の各々は、入出力信号間のタイミング差の種類に応じて、入力される信号が設定される。たとえば、電気配線Ｃ１が比較信号ＣＰＩを１００ｐｓ後に比較回路ＣＰ１に伝達するように構成されていたとする。また、電気配線Ｃ１〜Ｃｎの信号の伝播時間は、一例として、電気配線Ｃ１〜Ｃｎの順で、１０ｐｓずつ長くなるように設定されているとする。したがって、比較回路ＣＰ２〜ＣＰ８の各々へは、１１０ｐｓ〜１７０ｐｓ後に比較信号ＣＰＩが伝達される。
【００８４】
上記のような条件を備えた半導体記憶装置１０００ｂにおいて、測定対象の入出力信号間のタイミング差が１１０ｐｓになるように設計された入出力信号間のタイミング差を測定する場合、比較回路ＣＰ２から出力される判定信号ＳＣＰ＜２＞が判定基準信号に設定される。また、測定対象の入出力信号間のタイミング差の規格値の許容範囲が±１０ｐｓである場合、当該判定基準信号の前後の信号、すなわち、判定信号ＳＣＰ＜１＞およびＳＣＰ＜３＞をＯＲ回路５１に入力するように判定回路５０は構成される。
【００８５】
その結果、規格値の許容範囲を含めた入出力信号間のタイミング差が１００ｐｓ〜１２０ｐｓである場合、モード選択信号ＳＬ＜０＞がＨレベルに設定されており、かつ、判定信号ＳＣＰ＜１＞〜ＳＣＰ＜３＞のうちの少なくとも１つがＨレベルに設定されていれば、ＯＲ回路５１は、Ｈレベルの判定信号ＲＥＪを出力する。ＯＲ回路５１からＬレベルの判定信号ＲＥＪが出力された場合、規格値の許容範囲を含めた測定対象の入出力信号間のタイミング差が１００ｐｓ〜１２０ｐｓでないということが判定可能となる。したがって、測定対象となった半導体記憶装置１０００ｂは、不良品であるということが判定可能となる。ＯＲ回路５２，５３，５４についても、ＯＲ回路５１と同様に、規格値の許容範囲が±１０ｐｓである場合、測定対象の入出力信号間のタイミング差に応じて基準となる判定信号ＳＣＰ＜ｎ＞と前後の信号とが入力されるようにする。その結果、モードレジスタ６０により設定されたモード選択信号ＳＬ＜３：０＞に応じて、活性化させるＯＲ回路を切替えることにより、規格値の許容範囲を含めた複数の異なる入出力信号間のタイミング差が規格値に応じて設定された期待値を満たしているか否かを判定可能となる。
【００８６】
なお、ＯＲ回路に入力される信号の数は３つに限定されない。ＯＲ回路に入力される信号を４つ以上とすることで、より規格値の許容範囲の広い入出力信号間のタイミング差が規格値に応じて設定された期待値を満たしているか否かも判定可能となる。またＯＲ回路の数は特に限定されることなく、測定対象の入出力信号間のタイミング差の数に応じて増減させればよい。
【００８７】
以上説明したように、実施の形態２に従う半導体記憶装置１０００ｂは、測定対象の規格値の許容範囲を含めた入出力信号間のタイミング差が規格値に応じて設定された期待値を満たしているか否かを判定可能な回路を内蔵することにより、外部にカウンタ回路等を設ける必要がなくなる。そのため、測定設備のコストを実施の形態１に従う半導体記憶装置１０００よりもさらに削減することができる。また、半導体記憶装置１０００ｂは、実施の形態１に従う半導体記憶装置１０００のように外部でカウンタ回路等により測定結果を判定する必要がないため、信号の測定時間も大幅に短縮可能となる。
【００８８】
なお、本発明の各実施の形態における半導体記憶装置においては、遅延回路と入力端子との間にはスイッチとして動作するトランジスタのみが設けられているが、入力端子とトランジスタとの間に入力保護回路等を設けても、各実施の形態における半導体記憶装置の奏する効果を得ることができる。
【００８９】
また、量産される半導体装置においては、内部の電気配線の配線長が設計値よりわずかに異なる場合があるため、電気配線の信号の伝播時間も設計値よりわずかに異なる場合が生じる。電気配線の信号の伝播時間の誤差は、電気配線が長いほど大きくなる。そこで、半導体装置において、電気配線長が長い部分に図２（ａ）に示した電気配線Ｃｎまたは図８（ａ）および図８（ｂ）に示した電気配線Ｃａｎを使用し、溶断部を信号の伝播時間の誤差に応じて溶断すれば、電気配線の信号の伝播時間の誤差を補正することが可能となる。
【００９０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９１】
【発明の効果】
以上説明したように、本発明の半導体装置は、遅延回路によって複数の異なる遅延時間をそれぞれ付与された入力信号と内部回路の出力信号との比較結果により、内部回路が入力信号に応じて所定処理を行なって出力する信号が半導体装置外部へ出力される所要時間を測定および評価することができる。すなわち、外部のテスト装置と測定対象となる半導体装置との間での電気配線の経路が測定精度に与える悪影響を考慮することなく、入出力信号間のタイミング差を高精度に測定することができる。この結果、非常に高性能で高価な測定装置が必要なくなるため、測定設備のコストの高騰に伴う生産コストの高騰を抑制できる。
【図面の簡単な説明】
【図１】本願発明に従う半導体装置の代表例として示される半導体記憶装置のタイミング測定に関する部分の構成を示すブロック図である。
【図２】電気信号の経路長を変化させることが可能な電気配線の構成を説明するための図である。
【図３】比較回路の構成を示す回路図である。
【図４】テストモード時の半導体装置の動作を説明するための動作波形図である。
【図５】実施の形態１に従う、比較回路の出力信号である判定信号の状態を示した動作波形図である。
【図６】変換回路の構成を示す回路図である。
【図７】実施の形態１の変形例１に従う半導体装置の構成を示すブロック図である。
【図８】電気配線および信号配線において、電気信号の伝播時間を変化させる別の構成を説明するための図である。
【図９】実施の形態２に従う半導体装置の構成を示すブロック図である。
【図１０】判定回路の構成を示す回路図である。
【符号の説明】
２０  データ出力回路、４０  スイッチ回路、１００  内部回路、２００，２００ａ  遅延回路、Ｃ１〜Ｃｎ，Ｃａ１〜Ｃａｎ  電気配線、ＬＣ１〜ＬＣｍ  経路長変化部、ＭＬ１〜ＭＬｍ  主配線部、ＳＬ１〜ＳＬｍ  副配線部、Ｂ１〜Ｂｍ  溶断部、ＣＰ１〜ＣＰｎ  比較回路、ＣＯ１〜ＣＯｎ，ＣＯａ１〜ＣＯａｎ  信号配線、３０  変換回路、５０  判定回路、５１，５２，５３，５４  ＯＲ回路、６０  モードレジスタ、１０００，１０００ａ，１０００ｂ  半導体記憶装置。
【図１】
2004228130.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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