(57)【要約】【課題】  簡単な回路配置の変更のみでＴＦＴ型ＳＲＡＭのパターンを基にＨＬＲ型ＳＲＡＭを製造できるようにする。【解決手段】  下部層及び絶縁膜の上部に駆動トランジスタのドレインとコンタクトホールを通して接続される導電層である第三のポリシリコン層を形成する。この第三のポリシリコン層は、上下の導電層の電気的な接続のためのコンタクトパッドの機能のみを有し、その上部の導電層である第四のポリシリコン層と重なり合う領域を有しない。第四のポリシリコン層は、電源線として使用される領域の不純物の濃度を高抵抗負荷素子として使用される領域の不純物の濃度より高くなるように制御して不純物注入を行うことにより、第四のポリシリコン層を電源線と高抵抗負荷素子とに区分する。【選択図】図１
2004336077.tif 000002
【特許請求の範囲】
【請求項１】
高抵抗負荷素子を含んでなるＳＲＡＭセルであって、
半導体基板の所定領域の上に第一及び第二の駆動トランジスタのゲートを形成するための第一の導電層と前記第一及び第二の駆動トランジスタと接続されて接地線として使用される第二の導電層とを含む下部層と、
前記下部層の上に形成されて前記下部層の所定領域にコンタクトホールをもつ第一の絶縁膜と、
前記第一の絶縁膜の上に形成されて前記コンタクトホールを通して前記第一及び第二の駆動トランジスタに接続される第三の導電層と、
前記第三の導電層と前記第一の絶縁膜の上に形成される第二の絶縁膜と、
前記第二の絶縁膜の上に形成されてドーピングされた不純物の濃度により電源線と高抵抗負荷素子に区分される第四の導電層とを備えてなり、
前記第四の導電層は、ＴＦＴの場合であればチャネルおよびソースドレインとなる領域を有する第四の導電層を形成するであろう位置に配置されているが、当該チャネルおよびソースドレインとなる領域を有せず、代わりに前記高抵抗負荷素子となる領域を有し、
前記第三の導電層は、ＴＦＴの場合であれば前記チャネルおよび前記ソースドレインとなる領域の下に重なり合う位置までさらに延びてゲートを形成するであろう位置に配置されているが、当該ゲートを形成する位置まで延びておらず、前記第四の導電層と重なり合う領域を持たないように構成した
ことを特徴とする高抵抗負荷型ＳＲＡＭセル。
【請求項２】
請求項１に記載の高抵抗負荷型ＳＲＡＭセルにおいて、
前記第一、第二、第三及び第四の導電層はポリシリコン層である
ことを特徴とする高抵抗負荷型ＳＲＡＭセル。
【請求項３】
請求項２に記載の高抵抗負荷型ＳＲＡＭセルにおいて、
前記第四の導電層のうち電源線として使用される領域の不純物の濃度が高抵抗負荷素子として使用される領域の不純物の濃度より高い
ことを特徴とする高抵抗負荷型ＳＲＡＭセル。
【請求項４】
請求項３に記載の高抵抗負荷型ＳＲＡＭセルにおいて、
前記第四の導電層のうち高抵抗負荷素子の領域は不純物が注入されなかった領域である
ことを特徴とする高抵抗負荷型ＳＲＡＭセル。
【請求項５】
高抵抗負荷素子を含んでなるＳＲＡＭセルの製造方法であって、
半導体基板の所定領域の上に第一及び第二の駆動トランジスタのゲートとして使用される第一の導電層と前記第一及び第二の駆動トランジスタと接続されて接地線として使用される第二の導電層とを含む下部層を形成する工程と、
前記下部層の上に層間の絶縁のための第一の絶縁膜を形成し、前記第一の絶縁膜の所定領域を選択的に触刻して前記下部層の前記第一及び第二の駆動トランジスタと接続するためのコンタクトホールを形成する工程と、
前記第一の絶縁膜の上に前記コンタクトホールを通して前記第一及び第二の駆動トランジスタに接続させて第三の導電層を形成し、パターニングする工程と、
前記第三の導電層と前記第一の絶縁膜の上に第二の絶縁膜を形成する工程と、
前記第二の絶縁膜の上に第四の導電層を形成し、制御された濃度で前記第四の導電層に不純物を注入することにより前記第四の導電層を電源線と高抵抗負荷素子に区分し、パターニングする工程とを含んでなり、
前記第四の導電層は、ＴＦＴの場合であればチャネルおよびソースドレインとなる領域を有する第四の導電層を形成するであろう位置に配置されているが、当該チャネルおよびソースドレインとなる領域を有せず、代わりに前記高抵抗負荷素子となる領域を有するようにパターニングし、
前記第三の導電層は、ＴＦＴの場合であれば前記チャネルおよび前記ソースドレインとなる領域の下に重なり合う位置までさらに延びてゲートを形成するであろう位置に配置されているが、当該ゲートを形成する位置まで延びず、前記第四の導電層と重なり合う領域を持たないようにパターニングすることにより、
ＴＦＴ型ＳＲＡＭセルの配置構造を利用して、ＴＦＴ型ＳＲＡＭセルの場合のＴＦＴの部分を高抵抗負荷素子に変形させて形成する
ことを特徴とする製造方法。
【請求項６】
請求項５に記載の高抵抗負荷素子を含んでなるＳＲＡＭセルの製造方法において、
前記第一、第二、第三及び第四の導電層をポリシリコン層で形成する
ことを特徴とする製造方法。
【請求項７】
請求項６に記載の高抵抗負荷素子を含んでなるＳＲＡＭセルの製造方法において、
前記第四の導電層のうち前記電源線として使用される領域の不純物の注入濃度が前記高抵抗負荷素子として使用される領域の不純物の注入濃度より高くなるように制御される
ことを特徴とする製造方法。
【請求項８】
請求項７に記載の高抵抗負荷素子を含んでなるＳＲＡＭセルの製造方法において、
前記第四の導電層のうち高抵抗負荷素子の領域は不純物を注入しないで形成する
ことを特徴とする製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＲＡＭ(static random access memory)セル及びその製造方法に関するもので、特にＴＦＴ型ＳＲＡＭセルを構成するパターンに基づいて高抵抗負荷型ＳＲＡＭセルを設計し、それを製造する技術に関するものである。
【背景技術】
【０００２】
図３は、従来のＳＲＡＭセルの回路図である。従来のＳＲＡＭセルは、図３に示すように、情報を貯蔵するためのセルノードにラッチ型に結合された２個の駆動トランジスタ(driver transistor)Ｍ１、Ｍ２と２個の負荷素子(load element)１０、１０’及びワードラインＷＬにより制御されてセルノードとビットラインＢＬ、／ＢＬを連結してセルのアクセス経路を制御するための２個のアクセストランジスタ(access transistor)Ｍ３、Ｍ４の６個の素子を含んでなり、負荷素子１０、１０’を構成する回路素子の種類により薄膜トランジスタ(thin film transistor)（以下、ＴＦＴという）型セルと高抵抗負荷(high load resistance)（以下、ＨＬＲという）型セルに分けられる。
【０００３】
図４は、一般的なＴＦＴ型セルにおけるＴＦＴと電源線Ｖｃｃ等の配置(layout)を図示した平面図であり、図５は、図４のＡ−Ａ線による断面図である。図４において、１はコンタクトホール、２はＴＦＴのゲート用の第三のポリシリコン層、３はＴＦＴのチャネル用の第四のポリシリコン層、４は不純物注入領域を夫々示し、図４の構造は、その下部の構造として、駆動トランジスタ及び接地線として使用される２個の導電層（第一及び第二のポリシリコン層）からなる下部層５（図５を参照）と、層間の絶縁のための絶縁膜６を含むが、これはこの発明の技術分野で通常の知識を持つ者において自明のことであるので、説明を省略する。
【０００４】
ここで、第三のポリシリコン層２は、ＴＦＴのゲートの機能だけではなく、駆動トランジスタのドレインとの接続のためのコンタクトパッドの機能も果たす。そして、第四のポリシリコン層３は、注入された不純物の種類と量により所定領域別にそれぞれ負荷素子であるＴＦＴのチャネル領域とドレイン／ソース領域及び電源線の領域としての機能を果たす。
【０００５】
図５は、図４のＡ−Ａ線による断面図であり、１０は半導体基板、５は下部層、６、７は絶縁膜、３は第四のポリシリコン層、２は第三のポリシリコン層、１はコンタクトホールをそれぞれ示す。
【０００６】
一般的に、ＴＦＴ型セルは、消費電力が低く、高集積に有利な長所を有するため、従来のＳＲＡＭに主として使用されてきた。しかし、ＴＦＴ型セルは、その製造工程が複雑で再現性が低く、信頼性の試験時に特性の劣化等の問題点があるため、低速用ＳＲＡＭにのみＴＦＴ型セルを使用し、消費電力についての制限が少ない高速用ＳＲＡＭにはＨＬＲ型セルを使用するのが一般的な傾向である。
【０００７】
そのような従来のＨＬＲ型ＳＲＡＭセルは、２個のポリシリコン層と２個の金属層を使用した構造を持つ。すなわち、第一の導電層により駆動トランジスタのゲート及び接地線を形成し、第二の導電層により高抵抗負荷及び電源線を形成する方法が採用されている。
【特許文献１】特開平０２−１３０８５４号公報
【特許文献２】特開昭６３−１４２６６９号公報
【特許文献３】特開平０５−１８３１３０号公報
【特許文献４】特開平０６−０５３４３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、駆動トランジスタのゲートと接地線を同一の導電層に形成する場合、駆動トランジスタのゲートと接地線は、最小デザインルール(design rule)以上（例えば、４Ｍ級では、０．６μｍ以上）の間隔を持たせなければならない。したがって、駆動トランジスタと接地線の隙間ができる分だけセルの面積が増加することになる。また、従来のＨＬＲ型セルは、必要に応じて製造工程の一部を変更することによりＴＦＴ型セルからＨＬＲ型セルに転換することが困難であるという短所がある。
【０００９】
そこで、この発明は、このような従来の問題点を解決すべくなされたもので、セルの面積が小さく、かつ、高集積化に有利なＨＬＲ型ＳＲＡＭセル及びその製造方法を提供することを目的としている。また、この発明は、同じパターン設計を基にして、必要に応じて製造工程の一部を変更することにより、ＴＦＴ型セルからＨＬＲ型セルに相互転換が容易なＳＲＡＭセル及びその製造方法を提供することを他の目的としている。
【課題を解決するための手段】
【００１０】
この発明は、上述した課題を解決するために、高抵抗負荷型ＳＲＡＭセルを、半導体基板の所定領域の上に第一及び第二の駆動トランジスタのゲートを形成するための第一の導電層と前記第一及び第二の駆動トランジスタと接続されて接地線として使用される第二の導電層とを含む下部層と、前記下部層の上に形成されて前記下部層の所定領域にコンタクトホールをもつ第一の絶縁膜と、前記第一の絶縁膜の上に形成されて前記コンタクトホールを通して前記駆動トランジスタに接続される第三の導電層と、前記第三の導電層と前記第一の絶縁膜の上に形成される第二の絶縁膜と、前記第二の絶縁膜の上に形成されてドーピングされた不純物の濃度により電源線と高抵抗負荷素子に区分される第四の導電層とを備えて構成し、そこにおいて、前記第四の導電層は、ＴＦＴの場合であればチャネルおよびソースドレインとなる領域を有する第四の導電層を形成するであろう位置に配置されているが、当該チャネルおよびソースドレインとなる領域を有せず、代わりに前記高抵抗負荷素子となる領域を有し、前記第三の導電層は、ＴＦＴの場合であれば前記チャネルおよび前記ソースドレインとなる領域の下に重なり合う位置までさらに延びてゲートを形成するであろう位置に配置されているが、当該ゲートを形成する位置まで延びておらず、前記第四の導電層と重なり合う領域を持たないように構成したことを特徴とする。
【００１１】
また、この発明は、高抵抗負荷素子を含んでなるＳＲＡＭセルを製造するにあたり、半導体基板の所定領域の上に駆動トランジスタのゲートとして使用される第一の導電層と前記駆動トランジスタと接続されて接地線として使用される第二の導電層とを含む下部層を形成する工程と、前記下部層の上に層間の絶縁のための第一の絶縁膜を形成し、前記第一の絶縁膜の所定領域を選択的に触刻して前記下部層の駆動トランジスタと接続するためのコンタクトホールを形成する工程と、前記第一の絶縁膜の上に前記コンタクトホールを通して前記駆動トランジスタに接続させて第三の導電層を形成し、パターニングする工程と、前記第三の導電層と前記第一の絶縁膜の上に第二の絶縁膜を形成する工程と、前記第二の絶縁膜の上に第四の導電層を形成し、制御された濃度で前記第四の導電層に不純物を注入することにより前記第四の導電層を電源線と高抵抗負荷素子に区分し、パターニングする工程とを含んで製造を行い、前記第四の導電層は、ＴＦＴの場合であればチャネルおよびソースドレインとなる領域を有する第四の導電層を形成するであろう位置に配置されているが、当該チャネルおよびソースドレインとなる領域を有せず、代わりに前記高抵抗負荷素子となる領域を有するようにパターニングし、前記第三の導電層は、ＴＦＴの場合であれば前記チャネルおよび前記ソースドレインとなる領域の下に重なり合う位置までさらに延びてゲートを形成するであろう位置に配置されているが、当該ゲートを形成する位置まで延びず、前記第四の導電層と重なり合う領域を持たないようにパターニングすることにより、ＴＦＴ型ＳＲＡＭセルの配置構造を利用して、ＴＦＴ型ＳＲＡＭセルの場合のＴＦＴの部分を高抵抗負荷素子に変形させて形成することを特徴とする。
【発明の効果】
【００１２】
この発明は、一般的なＴＦＴ型セルにおけるＴＦＴゲート用のポリシリコン層の配置を部分的に変形させ、かつ、ＴＦＴチャネル用のポリシリコン層に注入されるイオン注入の条件を変更することにより、ＨＬＲ型ＳＲＡＭセルを形成することが可能となる。
【００１３】
すなわち、ボトム(bottom)ゲート型ＴＦＴの構造を例にして説明すると、ＴＦＴのチャネルの下に位置すべきゲートポリシリコンの部分を除いて形成した後、チャネルポリシリコンのチャネルとオフセット領域をイオン注入の条件の変更により高抵抗部位として作ることによって、この発明を適用する場合、普通のＴＦＴ型セルの製造方法において簡単なレイアウトの変更でＨＬＲ型セルを作ることが可能になるとともに、２個のポリシリコン層および２個のメタル層を使用する従来のＨＬＲ型セルに比べて面積を３０％以上小さく製造できるようになる。
【００１４】
すなわち、この発明は、一般的なＴＦＴ型セルの製造工程の中で、その回路素子の配置を変更することにより、セルの全体的な大きさを減少させたＨＬＲ型メモリセルを製造することができ、簡単な回路配置の変更のみで高速型（ＨＬＲ型）及び低速型（ＴＦＴ型）のＳＲＡＭを選択的に製造できるという効果を奏する。
【発明を実施するための最良の形態】
【００１５】
以下、図１、図２を参照しながらこの発明の実施の形態について説明する。なお、図４、５と同一符号は同一名称の部分を表すので、その説明は省略する。
【００１６】
図１は、この発明の一実施の形態によるＨＬＲ型ＳＲＡＭセルの負荷抵抗と電源線の配置図である。図１に示す構造は、その下部の構造として駆動トランジスタ及び接地線として使用される２個の導電層（第一及び第二のポリシリコン層）を含んでなる下部層５（図２を参照）と層間の絶縁のための絶縁膜６とを含むが、これもこの発明の技術分野で通常の知識を持つ者に自明のことであるので、説明を省略する。
【００１７】
この発明によるＨＬＲ型セルの構造は、従来のＴＦＴ型セルで採用されるＳＲＡＭの製造技術においてすでに使用される構造（その下部層のみが適用される）として、図１に示すように下部層及び絶縁膜（図２の５及び６）の上部に駆動トランジスタのドレインとコンタクトホール１を通して接続される導電層である第三のポリシリコン層２’を含む。第三のポリシリコン層２’は、従来のＴＦＴ型セルの第三のポリシリコン層（図４の符号２）とは異なり上下の導電層の電気的な接続のためのコンタクトパッドの機能のみを有することになるから、その上部の第四のポリシリコン層３’と重畳される領域を持たなくてもいい。
【００１８】
また、第四のポリシリコン層３’は、従来のＴＦＴ型セルの第四のポリシリコン層（図４の符号３）とは異なり、ＴＦＴのチャネルやソース／ドレインの機能を持たない。したがって、オフセット(offset)領域やソース／ドレインを形成する必要がないから素子の信頼性と再現性の本質的な改善になる。
【００１９】
そして、第四のポリシリコン層３’の中で不純物が注入された領域は電源線として、不純物が注入されない領域は高抵抗負荷素子として使用される。そのため、電源線として使用される領域の不純物の濃度が高抵抗負荷素子として使用される領域の不純物の濃度より高くなるように不純物の注入を制御して、第四のポリシリコン層３’を電源線と高抵抗負荷素子とに区分する。
【００２０】
また、この発明は、金属配線工程の以前に少なくとも４個の導電層（ポリシリコン層）を形成するので、２個の導電層を形成した従来のＨＬＲ型メモリセルに比べて約３０％以上の面積の減少の効果をもたらす。したがって、メモリの全体的な集積度を向上させることができる。
【００２１】
図２は、図１のＡ−Ａ線から見た各工程における断面図であり、図１と図２を参照してこの発明のＨＬＲ型ＳＲＡＭセルの製造方法を説明する。
【００２２】
図２の（ａ）は、半導体基板の所定領域に第一のポリシリコン層をゲートとして使用する駆動トランジスタと接地線として使用される第二のポリシリコン層とを含む下部層５及び層間の絶縁のための絶縁膜６を形成した状態の断面図である。第一及び第二のポリシリコン層を含む下部層５の細部的な形成方法は、一般的なＴＦＴ型セルとその製造方法が同様であって、これもやはりこの発明の技術分野で通常の知識を持つ者に自明のことであるので、説明を省略する。
【００２３】
次いで、図２の（ｂ）のように、絶縁膜６の所定部位を選択蝕刻して、駆動トランジスタのドレイン（図示せず）が露出されるコンタクトホール１を形成し、上記コンタクトホール１を充填する第三のポリシリコン層２’を蒸着してパターニングする。このとき、前述のように、第三のポリシリコン層２’のパターン形状は、従来のＴＦＴ型セルの第三のポリシリコン層とは異なり、上下の導電層の電気的な接続のためのコンタクトパッドの機能のみを有することになるから、その上部の第四のポリシリコン層３’と重畳される領域を持たない。
【００２４】
次いで、図２の（ｃ）のように、ここまでの全体構造の上部に層間絶縁膜７を蒸着して、この層間絶縁膜７の上に電源線及び高抵抗負荷素子用となる第四のポリシリコン層３’を蒸着した後、所定領域別にそれぞれ異なる量の不純物を注入して、不純物が注入された第四のポリシリコン層３’をパターニングする。このとき、第四のポリシリコン層３’に不純物を注入するに際し、電源線の部位は高抵抗負荷素子の部位より多い量の不純物を注入する。また、電源線として使用される部位にのみ不純物を注入して、高抵抗負荷素子として使用される部位には不純物を注入しなくてもよい。参考までに述べると、ポリシリコンは、抵抗体として不純物の量により抵抗値が異なることになる。
【００２５】
以後の工程は、従来のＴＦＴ型セルの製造工程と同様に層間絶縁膜と金属配線及び保護絶縁膜を形成する。
【００２６】
以上の説明からも明らかなように、この発明は、前述した実施例と図面に限定されるものではなく、この発明の技術的思想を逸脱しない範囲内で種々の置換と変更が可能であることは、当然である。
【図面の簡単な説明】
【００２７】
【図１】この発明によるＨＬＲ型ＳＲＡＭセルの平面図てある。
【図２】図１のＡ−Ａ線による各工程における断面図である。
【図３】従来のＳＲＡＭセルの回路図である。
【図４】従来のＴＦＴ型ＳＲＡＭセルの平面図である。
【図５】図４のＡ−Ａ線による断面図である。
【符号の説明】
【００２８】
１…コンタクトホール、２，２’…第三のポリシリコン層、３，３’…第四のポリシリコン層、４，４’…不純物注入領域、５…下部層、６…絶縁膜、７…絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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