(57)【要約】【課題】寄生容量の電圧依存性が抑制された半導体装置を提供する。【解決手段】Ｐ型半導体基板７の表面にＰウェル４が形成されている。Ｐウェル４の表面にはキャパシタドープ層１が形成されている。キャパシタドープ層１上に、絶縁膜を介在させてゲート電極５が形成されている。キャパシタドープ層１とゲート電極５との間でＭＯＳ容量Ｃｇが形成される。Ｐウェル４の表面には、ｎ型拡散層２とｐ型拡散層３が形成されている。ｎ型拡散層２とＰウェル４との間の寄生容量Ｃｊに対して、１倍の増幅度をもつオペアンプからなるバッファ回路１１が設けられている。バッファ回路１１の入力側がｎ型拡散層２に接続され、出力側がｐ型拡散層３に接続されている。【選択図】　　　　図１
2004111712.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成された第１導電型の第１不純物領域と、
前記第１不純物領域の表面に形成された第２導電型の第２不純物領域と、
前記第２不純物領域上に絶縁膜を介在させて形成された電極部と、
入力側と出力側とを有し、前記第２不純物領域に前記入力側が接続されるとともに前記第１不純物領域に前記出力側が接続され、前記第１不純物領域と前記第２不純物領域との間の電位差を一定に保つための電位差保持回路部と
を備えた、半導体装置。
【請求項２】
前記第１不純物領域を側方と下方とから取囲むように前記半導体基板に形成された第２導電型の第３不純物領域を備えた、請求項１記載の半導体装置。
【請求項３】
前記電位差保持回路部は実質的に１倍の増幅度を有するバッファ回路部である、請求項１または２に記載の半導体装置。
【請求項４】
前記電位差保持回路部はオペアンプをボルテージフォロワとしたボルテージフォロワ回路部である、請求項１または２に記載の半導体装置。
【請求項５】
前記電位差保持回路部は電界効果型トランジスタを含むソースフォロワ回路部であり、
前記電界効果型トランジスタのゲートが前記入力側となり、ドレインが前記出力側となる、請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、ＭＯＳ容量を備えた半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置には、容量素子としてＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量を備えた半導体装置がある。そのようなＭＯＳ容量を備えた半導体装置の一例について説明する。
【０００３】
図２２に示すように、Ｐ型半導体基板１０７の表面にＰウェル１０４が形成されている。そのＰウェル１０４を取囲むように、Ｎウェル１０８およびボトムＮウェル１０６が形成されている。
【０００４】
Ｐウェル１０４の表面にはキャパシタドープ層１０１が形成されている。そのキャパシタドープ層１０１上に絶縁膜（図示せず）を介在させてゲート電極１０５が形成されている。そのゲート電極１０５には、所定のゲート電圧（Ｖｇ）が印加されることになる。
【０００５】
また、Ｐウェル１０４の表面には、キャパシタドープ層１０１に隣接してｎ型拡散層１０２が形成されて、電圧Ｖｄが印加されることになる。さらに、Ｐウェル１０４の表面にはｐ型拡散層１０３が形成されて接地電圧に固定される。
【０００６】
このようにして従来の半導体装置では、キャパシタドープ層１０１とゲート電極１０５との間でＭＯＳ容量Ｃｇ１０９が形成される。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置では次のような問題点があった。従来の半導体装置では、図２２に示すように、ＭＯＳ容量Ｃｇ１０９の他にｎ型拡散層１０２とＰウェル１０４との間に寄生容量Ｃｊ１１０が存在する。
【０００８】
そのＭＯＳ容量Ｃｇおよび寄生容量Ｃｊを含む半導体装置の等価回路を図２３に示す。図２３に示すように、寄生容量Ｃｊは電圧Ｖｄと接地電圧との間に存在する。
【０００９】
そのＭＯＳ容量Ｃｇと寄生容量Ｃｊにおいては、それぞれ印加される電圧によって単位面積当たりの容量が変化することになる。すなわち、図２４に示すように、ＭＯＳ容量Ｃｇは電圧Ｖｇが上昇するにしたがって増大し、極大値となった後減少する傾向を有する。一方、図２５に示すように、寄生容量Ｃｊは電圧Ｖｄが上昇するにしたがって、徐々に減少する傾向を有する。
【００１０】
このような各容量の電圧依存性が存在するために、所望のＭＯＳ容量Ｃｇを得ようとすると、印加される電圧によっては、ＭＯＳ容量Ｃｇの電圧依存性に加えて寄生容量Ｃｊの電圧依存性を考慮しなければならないことになる。
【００１１】
所定の容量を必要とするフィルタ回路等にこのような半導体装置が適用されると、寄生容量の変化が出力信号に歪などを生じさせる原因となった。
【００１２】
本発明は上記問題点を解決するためになされたものであり、その目的は寄生容量の電圧依存性が抑制された半導体装置を提供することである。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置は、第１導電型の第１不純物領域と第２導電型の第２不純物領域と電極部と電位差保持回路部とを備えている。第１導電型の第１不純物領域は半導体基板の主表面に形成されている。第２導電型の第２不純物領域は第１不純物領域の表面に形成されている。電極部は、第２不純物領域上に絶縁膜を介在させて形成されている。電位差保持回路部は、入力側と出力側とを有し、第２不純物領域に入力側が接続されるとともに第１不純物領域に出力側が接続され、第１不純物領域と第２不純物領域との間の電位差を一定に保つ。
【００１４】
この構造によれば、電位差保持回路部の入力側が第２不純物領域に接続されるとともに出力側が第１不純物領域に接続されることで、第１不純物領域と第２不純物領域とによって構成される寄生容量の一端と他端において同じ位相をもって電圧が変化する。その結果、寄生容量の両端の電位差の変動が低減して寄生容量の電圧依存性が抑制されることになる。寄生容量の電圧依存性が抑制されることで、第２不純物領域、絶縁膜および電極部によって構成される容量が寄生容量の影響を受けることがなくなり、たとえば出力信号に歪が生じるのを抑制することができる。
【００１５】
半導体基板が第１不純物領域と同じ導電型である場合には、第１不純物領域を側方と下方とから取囲むように半導体基板に形成された第２導電型の第３不純物領域を備えていることが好ましい。
【００１６】
これにより、半導体基板において第１不純物領域を他の領域から電気的に絶縁することができる。
【００１７】
第１不純物領域と第２不純物領域との間の電位差を一定に保つ電位差保持回路部としては、具体的に、実質的に１倍の増幅度を有するバッファ回路部、オペアンプをボルテージフォロワとしたボルテージフォロワ回路部、または、電界効果型トランジスタを含むソースフォロワ回路部であることが好ましい。
【００１８】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１に係る半導体装置について説明する。図１に示すように、Ｐ型半導体基板７の表面にＰウェル４が形成されている。そのＰウェル４を側方と下方とから取囲むように、Ｎウェル８およびボトムＮウェル６が形成されている。
【００１９】
Ｐウェル４の表面には容量の一方側の電極としてのキャパシタドープ層１が形成されている。そのキャパシタドープ層１上に、絶縁膜（図示せず）を介在させてゲート電極５が形成されている。そのゲート電極５は容量の他方側の電極として、所定のゲート電圧（Ｖｇ）が印加されることになる。キャパシタドープ層１とゲート電極５との間でＭＯＳ容量Ｃｇ９が形成される。
【００２０】
また、Ｐウェル４の表面には、キャパシタドープ層１に隣接してｎ型拡散層２が形成されて、電圧Ｖｄが印加されることになる。さらに、Ｐウェル４の表面にはｐ型拡散層３が形成されている。ｎ型拡散層２とｐ型拡散層３との間に、所定のバッファ回路１１ａが設けられている。このバッファ回路１１ａは１倍の増幅度をもつオペアンプである。
【００２１】
バッファ回路１１ａの入力側がｎ型拡散層２を介してＭＯＳ容量Ｃｇのキャパシタドープ層１に接続され、バッファ回路１１ａの出力側がｐ型拡散層３に接続されている。これにより、図２に示すように、ｎ型拡散層２とＰウェル４との間に存在する寄生容量Ｃｊ１０に対して、その一端にバッファ回路１１ａの入力側が接続され、他端に出力側が接続されることになる。
【００２２】
上述した半導体装置では、寄生容量Ｃｊ１０一端にバッファ回路１１ａの入力側が接続され、他端に出力側が接続されている。そのバッファ回路１１ａは１倍の増幅度をもつオペアンプであり、バッファ回路１１ａの入力側に入力される信号は出力側にそのまま出力される。
【００２３】
そのため、バッファ回路１１ａの入力側と出力側のそれぞれの電圧は同じ位相をもって変化する。これにより、バッファ回路１１ａに接続された寄生容量Ｃｊ１０の一端と他端とにおいては同じ位相をもって電圧が変化する。
【００２４】
寄生容量Ｃｊの両端において電圧が同じ位相をもって変化することで、両端の電位差の変動が低減して寄生容量Ｃｊの電圧依存性がなくなることになる。その結果、ＭＯＳ容量Ｃｇの電圧依存性が寄生容量Ｃｊの影響を受けることが抑制されて、所望の容量によって半導体装置を動作させることができ、出力信号に歪が生じるのを抑制することができる。
【００２５】
実施の形態２
本発明の実施の形態２に係る半導体装置について説明する。図３に示すように、本半導体装置では、オペアンプをボルテージフォロワとしたボルテージフォロワ回路１１ｂが適用されている。なお、これ以外の構成については前述した図１に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【００２６】
図４に示すように、ボルテージフォロワ回路１１ｂの入力側がＭＯＳ容量Ｃｇの一端（キャパシタドープ層１）と寄生容量Ｃｊの一端（ｎ型拡散層２）にそれぞれ接続され、その出力側が寄生容量Ｃｊの他端（ｐ型拡散層３）に接続されている。
【００２７】
このボルテージフォロワ回路１１ｂの場合、図５に示すように、増幅率（電圧利得）をＡとし、入力電圧をＶｉとすると、出力電圧をＶｏは、式Ｖｏ＝Ａ／（１＋Ａ）・Ｖｉによって与えられる。このとき、１≪Ａであるので、Ｖｏ≒Ｖｉとなる。
【００２８】
これにより、前述したバッファ回路１１ａと同様に、ボルテージフォロワ回路１１ｂが実質的に１倍のバッファとして機能し、ボルテージフォロワ回路１１ｂの入力側に入力される信号は出力側にそのまま出力されることになる。
【００２９】
そのため、前述した半導体装置と同様に、寄生容量Ｃｊ１０の一端と他端とにおいては同じ位相をもって電圧が変化することになる。その結果、寄生容量Ｃｊの両端の電位差の変動が低減して寄生容量Ｃｊの電圧依存性がなくなって、出力信号に歪が生じるのを抑制することができる。
【００３０】
実施の形態３
本発明の実施の形態３に係る半導体装置について説明する。図６に示すように、本半導体装置では、電界効果型トランジスタを含むソースフォロワ回路１１ｃが適用されている。なお、これ以外の構成については前述した図１に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【００３１】
図７に示すように、ソースフォロワ回路１１ｃのゲートがＭＯＳ容量Ｃｇの一端（キャパシタドープ層１）と寄生容量Ｃｊの一端（ｎ型拡散層２）にそれぞれ接続され、そのソース側が寄生容量Ｃｊの他端（ｐ型拡散層３）に接続されている。
【００３２】
また、図８に示すように、このソースフォロワ回路１１ｃでは、ＭＯＳ容量Ｃｇの一端と寄生容量Ｃｊの一端に接続されたゲートが入力側となって電圧Ｖｉが印加され、寄生容量Ｃｊの他端に接続されたソースが出力側になる。
【００３３】
このソースフォロワ回路１１ｃにおいて、図９に示すように、トランスコンダクタンスをｇｍ、入力電圧をＶｉ、ドレインソース間の内部抵抗をｒｄｓ、負荷抵抗をＲＬとすると、出力電圧Ｖｏは、式Ｖｏ＝ｇｍ・ｒｄｓ・ＲＬ／（ｒｄｓ＋ＲＬ＋ｇｍ・ｒｄｓ・ＲＬ）・Ｖｉによって与えられる。このとき、ｒｄｓ＋ＲＬ≪ｇｍ・ｒｄｓ・ＲＬであるので、Ｖｏ≒Ｖｉとなる。
【００３４】
これにより、前述したバッファ回路１１ａと同様に、ソースフォロワ回路１１ｃが実質的に１倍のバッファとして機能し、ソースフォロワ回路１１ｃの入力側に入力される信号は出力側にそのまま出力されることになる。
【００３５】
そのため、前述した半導体装置と同様に、寄生容量Ｃｊ１０の一端と他端とにおいては同じ位相をもって電圧が変化することになる。その結果、寄生容量Ｃｊの両端の電位差の変動が低減して寄生容量Ｃｊの電圧依存性がなくなって、出力信号に歪が生じるのを抑制することができる。
【００３６】
実施の形態１〜３では、前提となる構造としてＰ型半導体基板７の表面にＰウェル４が形成された場合を例に挙げて説明した。実施の形態４〜７では、Ｎ型半導体基板の表面にＰウェルが形成された場合を例に挙げて説明する。
【００３７】
実施の形態４
図１０に示すように、Ｎ型半導体基板１４の表面にＰウェル４が形成されている。Ｎ型半導体基板１４の表面にＰウェル４が形成されていることで、このＰウェルＰは他のウェル（図示せず）と電気的に絶縁されるため、図１に示されるようなＰウェル４を側方と下方とから取囲むＮウェルとボトムＮウェルは必要なくなる。
【００３８】
これ以外の構成については、実施の形態１において説明した半導体装置と同様である。すなわち、Ｐウェル４の表面にはキャパシタドープ層１が形成されている。そのキャパシタドープ層１上に、絶縁膜（図示せず）を介在させてゲート電極５が形成されている。
【００３９】
そのゲート電極５には、所定のゲート電圧（Ｖｇ）が印加される。キャパシタドープ層１とゲート電極５との間でＭＯＳ容量Ｃｇ９が形成される。また、Ｐウェル４の表面には、キャパシタドープ層１に隣接してｎ型拡散層２が形成されている。さらに、Ｐウェル４の表面にはｐ型拡散層３が形成されている。
【００４０】
バッファ回路１１ａの入力側がＭＯＳ容量Ｃｇのキャパシタドープ層１に接続され、バッファ回路１１ａの出力側がｐ型拡散層３に接続されている。これにより、図１１に示すように、寄生容量Ｃｊ１０の一端にバッファ回路１１ａの入力側が接続され、他端に出力側が接続されていることになる。
【００４１】
上述した半導体装置では、実施の形態１において説明したように、１倍の増幅度をもつオペアンプからなるバッファ回路１１ａの入力側が寄生容量Ｃｊ１０一端に接続され、出力側が他端に接続されている。
【００４２】
そのため、バッファ回路１１ａの入力側に入力される信号は出力側にそのまま出力されて、バッファ回路１１ａの入力側と出力側のそれぞれの電圧は同じ位相をもって変化することになる。これにより、バッファ回路１１ａに接続された寄生容量Ｃｊ１０の一端と他端とにおいては同じ位相をもって電圧が変化する。
【００４３】
その結果、寄生容量Ｃｊの両端の電位差の変動が低減して寄生容量Ｃｊの電圧依存性がなくなって、出力信号に歪が生じるのを抑制することができる。
【００４４】
実施の形態５
本発明の実施の形態５に係る半導体装置について説明する。図１２に示すように、本半導体装置では、オペアンプをボルテージフォロワとしたボルテージフォロワ回路１１ｂが適用されている。
【００４５】
このボルテージフォロワ回路１１ｂは、実施の形態２において説明したボルテージフォロワ回路１１ｂと同じ機能を有する。なお、これ以外の構成については前述した図１０に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【００４６】
この半導体装置では、図１３に示すように、ボルテージフォロワ回路１１ｂの入力側がＭＯＳ容量Ｃｇの一端（キャパシタドープ層１）と寄生容量Ｃｊの一端（ｎ型拡散層２）にそれぞれ接続され、その出力側が寄生容量Ｃｊの他端（ｐ型拡散層３）に接続されている。
【００４７】
したがって、実施の形態２において説明したように、ボルテージフォロワ回路１１ｂが実質的に１倍のバッファとして機能し、ボルテージフォロワ回路１１ｂの入力側に入力される信号は出力側にそのまま出力されることになる。
【００４８】
そのため、寄生容量Ｃｊ１０の一端と他端とにおいては同じ位相をもって電圧が変化することになる。その結果、寄生容量Ｃｊの両端の電位差の変動が低減して寄生容量Ｃｊの電圧依存性がなくなって、出力信号に歪が生じるのを抑制することができる。
【００４９】
実施の形態６
本発明の実施の形態６に係る半導体装置について説明する。図１４に示すように、本半導体装置では、ソースフォロワ回路１１ｃが適用されている。このソースフォロワ回路１１ｃは、実施の形態３において説明したソースフォロワ回路１１ｂと同じ機能を有する。なお、これ以外の構成については前述した図１０に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【００５０】
この半導体装置では、図１５に示すように、ソースフォロワ回路１１ｃのゲートがＭＯＳ容量Ｃｇの一端（キャパシタドープ層１）と寄生容量Ｃｊの一端（ｎ型拡散層２）にそれぞれ接続され、そのソース側が寄生容量Ｃｊの他端（ｐ型拡散層３）に接続されている。
【００５１】
したがって、実施の形態３において説明したように、ソースフォロワ回路１１ｃが実質的に１倍のバッファとして機能し、ソースフォロワ回路１１ｃの入力側に入力される信号は出力側にそのまま出力されることになる。
【００５２】
そのため、寄生容量Ｃｊ１０の一端と他端とにおいては同じ位相をもって電圧が変化することになる。その結果、寄生容量Ｃｊの両端の電位差の変動が低減して寄生容量Ｃｊの電圧依存性がなくなって、出力信号に歪が生じるのを抑制することができる。
【００５３】
実施の形態７〜９では、実施の形態４〜６にそれぞれ記載された半導体装置における拡散層やウェルの不純物の導電型を反転させた半導体装置について説明する。
【００５４】
実施の形態７
この実施の形態では、実施の形態４に記載された半導体装置における拡散層やウェルの不純物の導電型を反転させた半導体装置について説明する。
【００５５】
図１６に示すように、Ｐ型半導体基板７の表面にＮウェル２８が形成されている。Ｎウェル２８の表面にはキャパシタドープ層２１が形成されている。
【００５６】
また、Ｎウェル２８の表面には、キャパシタドープ層２１に隣接してｐ型拡散層２２が形成されている。さらに、Ｎウェル２８の表面にはｎ型拡散層２３が形成されている。ｐ型拡散層２２とｎ型拡散層２３との間に、１倍の増幅度をもつオペアンプからなる所定のバッファ回路１１ａが設けられている。
【００５７】
バッファ回路１１ａの入力側がｐ型拡散層２２を介してＭＯＳ容量Ｃｇのキャパシタドープ層２１に接続され、バッファ回路１１ａの出力側がｎ型拡散層２３に接続されている。これにより、図１７に示すように、ｐ型拡散層２２とＮウェル２８との間に存在する寄生容量Ｃｊ１０に対して、その一端にバッファ回路１１ａの入力側が接続され、他端に出力側が接続されていることになる。
【００５８】
上述した半導体装置では、実施の形態１において説明したように、１倍の増幅度をもつオペアンプからなるバッファ回路１１ａの入力側が寄生容量Ｃｊ１０の一端に接続され、出力側が他端に接続されている。
【００５９】
そのため、バッファ回路１１ａの入力側に入力される信号は出力側にそのまま出力されて、バッファ回路１１ａの入力側と出力側のそれぞれの電圧は同じ位相をもって変化することになる。これにより、バッファ回路１１ａに接続された寄生容量Ｃｊ１０の一端と他端とにおいては同じ位相をもって電圧が変化する。
【００６０】
その結果、寄生容量Ｃｊの両端の電位差の変動が低減して寄生容量Ｃｊの電圧依存性がなくなって、出力信号に歪が生じるのを抑制することができる。
【００６１】
実施の形態８
この実施の形態では、実施の形態５に記載された半導体装置における拡散層やウェルの不純物の導電型を反転させた半導体装置について説明する。
【００６２】
図１８に示すように、本半導体装置では、バッファ回路としてオペアンプをボルテージフォロワとしたボルテージフォロワ回路１１ｂが適用されている。
【００６３】
このボルテージフォロワ回路１１ｂは、実施の形態２において説明したボルテージフォロワ回路１１ｂと同じ機能を有する。なお、これ以外の構成については前述した図１６に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【００６４】
この半導体装置では、図１９に示すように、ボルテージフォロワ回路１１ｂの入力側がＭＯＳ容量Ｃｇの一端（キャパシタドープ層２１）と寄生容量Ｃｊの一端（ｐ型拡散層２２）にそれぞれ接続され、その出力側が寄生容量Ｃｊの他端（ｎ型拡散層２３）に接続されている。
【００６５】
したがって、実施の形態２において説明したように、ボルテージフォロワ回路１１ｂが実質的に１倍のバッファとして機能し、ボルテージフォロワ回路１１ｂの入力側に入力される信号は出力側にそのまま出力されることになる。
【００６６】
そのため、寄生容量Ｃｊ１０の一端と他端とにおいては同じ位相をもって電圧が変化することになる。その結果、寄生容量Ｃｊの両端の電位差の変動が低減して寄生容量Ｃｊの電圧依存性がなくなって、出力信号に歪が生じるのを抑制することができる。
【００６７】
実施の形態９
この実施の形態では、実施の形態６に記載された半導体装置における拡散層やウェルの不純物の導電型を反転させた半導体装置について説明する。
【００６８】
図２０に示すように、本半導体装置では、バッファ回路としてソースフォロワ回路１１ｃが適用されている。このソースフォロワ回路１１ｃは、実施の形態３において説明したソースフォロワ回路１１ｃと同じ機能を有する。なお、これ以外の構成については前述した図１６に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【００６９】
この半導体装置では、図２１に示すように、ソースフォロワ回路１１ｃのゲートがＭＯＳ容量Ｃｇの一端（キャパシタドープ層２１）と寄生容量Ｃｊの一端（ｐ型拡散層２２）にそれぞれ接続され、そのソース側が寄生容量Ｃｊの他端（ｎ型拡散層２３）に接続されている。
【００７０】
したがって、実施の形態３において説明したように、ソースフォロワ回路１１ｃが実質的に１倍のバッファとして機能し、ソースフォロワ回路１１ｃの入力側に入力される信号は出力側にそのまま出力されることになる。
【００７１】
そのため、寄生容量Ｃｊ１０の一端と他端とにおいては同じ位相をもって電圧が変化することになる。その結果、寄生容量Ｃｊの両端の電位差の変動が低減して寄生容量Ｃｊの電圧依存性がなくなって、出力信号に歪が生じるのを抑制することができる。
【００７２】
また、上述した各実施の形態における半導体装置では、ＭＯＳ容量の電圧依存性を小さくするために２層のポリシリコン膜からなる容量を形成する場合と比べて、そのような２層のポリシリコン膜を形成するためのマスク工程を追加する必要がなくなる。
【００７３】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７４】
【発明の効果】
本発明に係る半導体装置によれば、電位差保持回路部の入力側が第２不純物領域に接続されるとともに出力側が第１不純物領域に接続されることで、第１不純物領域と第２不純物領域とによって構成される寄生容量の一端と他端において同じ位相をもって電圧が変化する。その結果、寄生容量の両端の電位差の変動が低減して寄生容量の電圧依存性が抑制されることになる。寄生容量の電圧依存性が抑制されることで、第２不純物領域、絶縁膜および電極部によって構成される容量が寄生容量の影響を受けることがなくなり、たとえば出力信号に歪が生じるのを抑制することができる。
【００７５】
半導体基板が第１不純物領域と同じ導電型である場合には、第１不純物領域を側方と下方とから取囲むように半導体基板に形成された第２導電型の第３不純物領域を備えていることが好ましく、これにより、半導体基板において第１不純物領域を電気的に絶縁することができる。
【００７６】
第１不純物領域と第２不純物領域との間の電位差を一定に保つ電位差保持回路部としては、具体的に、実質的に１倍の増幅度を有するバッファ回路部、オペアンプをボルテージフォロワとしたボルテージフォロワ回路部、または、電界効果型トランジスタを含むソースフォロワ回路部であることが好ましい。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】同実施の形態において、図１に示す半導体装置の等価回路を示す図である。
【図３】本発明の実施の形態２に係る半導体装置の断面図である。
【図４】同実施の形態において、図３に示す半導体装置の等価回路を示す図である。
【図５】同実施の形態において、ボルテージフォロワ回路を説明するための等価回路を示す図である。
【図６】本発明の実施の形態３に係る半導体装置の断面図である。
【図７】同実施の形態において、図６に示す半導体装置の等価回路を示す図である。
【図８】同実施の形態において、ソースフォロワ回路を説明するための等価回路を示す第１の図である。
【図９】同実施の形態において、ソースフォロワ回路を説明するための等価回路を示す第２の図である。
【図１０】本発明の実施の形態４に係る半導体装置の断面図である。
【図１１】同実施の形態において、図１０に示す半導体装置の等価回路を示す図である。
【図１２】本発明の実施の形態５に係る半導体装置の断面図である。
【図１３】同実施の形態において、図１２に示す半導体装置の等価回路を示す図である。
【図１４】本発明の実施の形態６に係る半導体装置の断面図である。
【図１５】同実施の形態において、図１４に示す半導体装置の等価回路を示す図である。
【図１６】本発明の実施の形態７に係る半導体装置の断面図である。
【図１７】同実施の形態において、図１６に示す半導体装置の等価回路を示す図である。
【図１８】本発明の実施の形態８に係る半導体装置の断面図である。
【図１９】同実施の形態において、図１８に示す半導体装置の等価回路を示す図である。
【図２０】本発明の実施の形態９に係る半導体装置の断面図である。
【図２１】同実施の形態において、図２０に示す半導体装置の等価回路を示す図である。
【図２２】従来の半導体装置の断面図である。
【図２３】図２２に示す半導体装置の等価回路を示す図である。
【図２４】ＭＯＳ容量Ｃｇの電圧Ｖｇ依存性を示すグラフである。
【図２５】寄生容量Ｃｊの電圧Ｖｄ依存性を示すグラフである。
【符号の説明】
１，２１　キャパシタドープ層、２，２３　ｎ型拡散層、３，２２　ｐ型拡散層、４　Ｐウェル、５　ゲート電極、６　ボトムＮウェル、７　Ｐ型半導体基板、８，２８　Ｎウェル、９　ＭＯＳ容量、１０　寄生容量、１１ａ　バッファ回路、１１ｂ　ボルテージフォロワ回路、１１ｃ　ソースフォロワ回路、１４　Ｎ型半導体基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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