(57)【要約】【課題】半導体素子テスト装置のプローブチップサンディング制御方法及びサンディング制御装置を提供するにある。【解決手段】ウェハレベルでプロービングされたチップ内の全てのパッドに対する抵抗値を測定して貯蔵する段階と、前記貯蔵された抵抗値のうち最大抵抗値が設定された接触抵抗基準値以上であれば連続フェイルカウンティング値と累積フェイルカウンティング値を増加させる段階と、前記連続又は累積フェイルカウンティング値が設定された回数基準値以上である場合に自動サンディング命令を生成してプローブチップサンディングが自動的に行われるようにする段階と、からなる。【選択図】　図６
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【特許請求の範囲】
【請求項１】
半導体素子テスト装置のプローブチップサンディング制御方法であって、
ウェハレベルでプロービングされたチップ内の全てのパッドに対する抵抗値を測定して貯蔵する段階と、
前記貯蔵された抵抗値のうち最大抵抗値が設定された接触抵抗基準値以上であれば連続フェイルカウンティング値と累積フェイルカウンティング値を増加させる段階と、
前記連続又は累積フェイルカウンティング値が設定された回数基準値以上である場合に自動サンディング命令を生成してプローブチップサンディングが自動的に行われるようにする段階と、からなることを特徴とする半導体素子テスト装置のプローブチップサンディング制御方法。
【請求項２】
前記設定された接触抵抗基準値は一つ又は複数個のダイに対するパッドオープン／ショートテスト進行中に抵抗値測定プログラムにより測定された抵抗値を累積して平均値を計算した後、その計算された平均値に許容抵抗誤差を足して設定することを特徴とする請求項１に記載の半導体素子テスト装置のプローブチップサンディング制御方法。
【請求項３】
前記連続フェイルカウンティング値に対する回数基準値は統計的データにより設定された値であることを特徴とする請求項１に記載の半導体素子テスト装置のプローブチップサンディング制御方法。
【請求項４】
前記累積フェイルカウンティング値に対する回数基準値は統計的データにより設定された値であることを特徴とする請求項１に記載の半導体素子テスト装置のプローブチップサンディング制御方法。
【請求項５】
前記プローブチップサンディングはＥＤＳテスト工程で行われることを特徴とする請求項１に記載の半導体素子テスト装置のプローブチップサンディング制御方法。
【請求項６】
半導体素子テスト装置のプローブチップサンディング制御装置であって、
プローブカードに延長されたプローブチップをサンディングするためのサンディングメカニズムと、
ウェハレベルでプロービングされたチップ内の全てのパッドに対する抵抗値を測定して貯蔵し、前記貯蔵された抵抗値のうち最大抵抗値が設定された接触抵抗基準値以上であれば連続フェイルカウンティング値と累積カウンティング値を増加させ、前記連続又は累積フェイルカウンティング値が設定された回数基準値以上である場合、自動サンディング命令を生成して前記サンディングメカニズムを駆動するサンディング駆動部に印加する制御部と、を備えて、前記プローブチップに対するサンディングが自動的に行われるようにすることを特徴とする半導体素子テスト装置のプローブチップサンディング制御装置。
【請求項７】
前記制御部に連結され前記連続フェイルカウンティング値と累積フェイルカウンティング値を増加させるためのカウンタをさらに具備することを特徴とする請求項６に記載の半導体素子テスト装置のプローブチップサンディング制御装置。
【請求項８】
前記設定された接触抵抗基準値は一つ又は複数個のダイに対するパッドオープン／ショートテスト進行中に抵抗値測定プログラムにより測定された抵抗値を累積して平均値を計算した後、その計算された平均値に許容抵抗誤差を足して設定することを特徴とする請求項６に記載の半導体素子テスト装置のプローブチップサンディング制御装置。
【請求項９】
前記連続フェイルカウンティング値に対する回数基準値は統計的データにより設定された値であることを特徴とする請求項６に記載の半導体素子テスト装置のプローブチップサンディング制御装置。
【請求項１０】
前記累積フェイルカウンティング値に対する回数基準値は統計的データにより設定された値であることを特徴とする請求項６に記載の半導体素子テスト装置のプローブチップサンディング制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、半導体素子のテスト装置に係るもので、特に半導体素子テスト装置のプローブチップサンディング制御方法及びサンディング制御装置に関する。
【０００２】
【従来の技術】
本分野においてよく知られたＥＤＳ（Ｅｌｅｃｔｒｉｃａｌ　Ｄｉｅ　Ｓｏｒｔｉｎｇ）テストは、パッケージテストとは異なってまだ完全な半導体素子の形態を備えていないウェハレベルで行われる半導体素子のテストであるため、プローブカードという媒介体がテストのために用いられる。プローブカードにおいて直接にウェハ内の半導体素子と接触される部分はプローブカードのチップ（Ｔｉｐ）である。チップが半導体素子のパッドと接触するときにパッドの主構成成分により形成された酸化アルミナ（Ａｌ２Ｏ３）がチップに付着されると、コンタクト抵抗を増加させる。このコンタクト抵抗の増加は基本的なＤＣ項目測定中の一つであるオープン／ショートテスト（Ｏ／Ｓ　Ｔｅｓｔ）、アナログブロックテストで行われるＡＤＣ（Ａｎａｌｏｇ　ｔｏ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）、及びＤＡＣの線形性（Ｌｉｎｅａｒｉｔｙ）、ゲインエラー（Ｇａｉｎ　ｅｒｒｏｒ）などの測定過程で正常的なコンタクトを阻害するため、半導体素子の過剰廃棄
（Ｏｖｅｒ−ｋｉｌｌ）を誘発する。正常的な半導体素子がテスト過程で不良と誤認されて廃棄される場合、収率（ｙｉｅｌｄ）は顕著に減少されて製造原価の上昇を招来する。
【０００３】
又、大事なことは、収率が減少されてテスト初期段階で基本的にセッティングされた最低臨界収率以下に落ちる場合、テスト装置は自動的にテスティング動作を停止する。従って、チップのコンタクト抵抗増加問題に基因する収率減少は装備稼動率までも低下させる要因として作用する。
【０００４】
このような収率減少及び装備稼働率低下問題を解決するため、従来は一定周期毎にプローブチップをサンディングするか、又は一定テストの進行後ごとにテスト運営者がサンディング命令を印加するようにして、画一的にプローブチップをサンディングしてきた。従って、前記従来の方法はテスト運営者の経験的才量によるものなので、工程ごとに或いは半導体素子ごとにパッドの材質がそれぞれ相異なるという事実に鑑みるとき、過剰廃棄の問題を恒常的に抱えている。
【０００５】
反面、過剰廃棄の問題を防止するために頻繁な周期でプローブチップのサンディングを実施する場合、サンディングタイムの増加に基因する全体のテストタイムが長くなるだけでなく、プローブチップの寿命も短縮されるという問題点があった。
【０００６】
【発明が解決しようとする課題】
そこで、本発明の目的は、このような従来の問題点を解決することができる半導体素子テスト装置のプローブチップサンディング制御方法を提供するにある。
【０００７】
本発明の他の目的は、プローブチップのサンディング周期を最適化することができる半導体素子テスト装置のサンディング制御装置を提供するにある。
【０００８】
本発明の又他の目的は、ＥＤＳテストの際にプローブチップとパッド間の接触抵抗増加による半導体素子の過剰廃棄問題を最小化することができる半導体素子テスト装置のプローブチップサンディング制御方法及びサンディング制御装置を提供するにある。
【０００９】
本発明の又他の目的は、最適化された周期でプローブチップサンディングを行ってテストタイムを減らし、プローブチップの寿命を最適化することができる半導体素子テスト装置のプローブチップサンディング制御方法及びサンディング制御装置を提供するにある。
【００１０】
【課題を解決するための手段】
このような目的を達成するため本発明によるプローブチップサンディング制御方法は、ウェハレベルでプロービングされたチップ内の全てのパッドに対する抵抗値を測定して貯蔵する段階と、前記貯蔵された抵抗値のうち最大抵抗値が設定された接触抵抗基準値以上であれば連続フェイルカウンティング値と累積フェイルカウンティング値を増加させる段階と、連続又は累積フェイルカウンティング値が設定された回数基準値以上である場合に自動サンディング命令を生成してプローブチップサンディングが自動的に行われるようにする段階と、からなることを特徴とする。
【００１１】
又、本発明による半導体素子テスト装置のプローブチップサンディング制御装置は、プローブカードに延長されたプローブチップをサンディングするためのサンディングメカニズムと、ウェハレベルでプロービングされたチップ内の全てのパッドに対する抵抗値を測定して貯蔵し、前記貯蔵された抵抗値のうち最大抵抗値が設定された接触抵抗基準値以上であれば連続フェイルカウンティング値と累積カウンティング値を増加させ、前記連続又は累積フェイルカウンティング値が設定された回数基準値以上である場合、自動サンディング命令を生成して前記サンディングメカニズムを駆動するサンディング駆動部に印加する制御部と、を備えて前記プローブチップに対するサンディングが自動的に行われるようにすることを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施例について図面を用いて詳しく説明する、図面において同一乃至類似な機能をもつ構成要素は同一乃至類似な符号を付する。
【００１３】
図１はＥＤＳテストの際にプローブチップのサンディング周期最適化を説明するための図である。図面においてテストの開始点からテストの終了点までには３個のサンディング周期ポイントＡ，Ｂ，Ｃが存在する。ここで、周期ポイントＡでプローブチップのサンディングが行われると、速すぎる周期でサンディングがなされて全体テストタイムが長くなりプローブチップの寿命も短縮される。又、周期ポイントＣでサンディングが行われると、遅すぎる周期でサンディングがなされて接触抵抗の増加に基因した過剰廃棄問題及び装備稼働率低下問題が発生する。一方、周期ポイントＢでプローブチップのサンティングが行われる場合、サンディング周期の最適化に基因して周期ポイントＡ及びＣのサンディングの際に発生した問題が解決される。従って、最適化されたサンディング周期を正確に見出し、その見出された時点において直ちにサンディングすることが求められる。
【００１４】
図２はウェハ内のテスト対象チップを示した図で、一枚のウェハ１１０には複数のチップ１００，１０１が存在する。ここで、一つのチップ１００は図３のように一般的に構成される。図３には図２のチップ１００内のパッド１０−１０ｎの一部を含む構成が図示される。
【００１５】
図３に示すように、半導体素子を構成するチップ１００には複数のパッド１０−１０ｎと、複数の静電放電保護（ＥＳＤ）用素子２０−２０ｎと、複数の内部回路３０−３０ｎが存在し、前記複数の内部回路３０−３０ｎはメモリセルアレイ４０に連結される。ここで、前記パッド１０、静電放電保護用素子２０、及び内部回路の入力バッファ３０間の相互連結は図４のようになされるのが通常である。即ち、図４は図３の一部詳細図である。
【００１６】
ＥＤＳテスティングシステム内のテスト装置は、ＥＤＳテストを実行するために図示されていないプローブチップを通じて図３のパッド１０−１０ｎと電気的に連結される。ここで、それぞれ一つのプローブチップはそれぞれ一つのパッドと対応されて接触される。一つのチップに対するテストが完了すると、続いて他のチップのテストのためにプローブチップは移動されて又別のチップのパッドと接触される。このような反復的な過程においてパッド材質により形成された酸化アルミナがプローブチップに付着されると、プローブチップの接触抵抗は漸次に増加する。従って、接触抵抗の増加をモニタリングして図１を通じて説明したように最適化されたサンディング周期を正確に見出し、その見出された時点で直ちにサンディングを行うことが必要である。
【００１７】
そこで、本発明では図５のようなテスティングシステムを構成して接触抵抗の増加をモニタリングし自動サンディングを行う。図５は本発明の実施例によるＥＤＳテスティングシステムのブロック図で、使用者端末５０、サーバー５５及びテスト装置６０を含む。前記使用者端末５０はテスト運営者の各種命令、データ及び各種設定値を受けて前記サーバー５５に伝送する役割をする。前記サーバー５５は前記使用者端末５０から伝送された命令及び設定値に応じてテストプログラム条件を更新し、前記テスト装置６０で更新されたプログラムをダウンローディングする役割をする。又、前記サーバー５５はＥＤＳテスト実行に必要な諸般の動作を制御するプログラム及び各種データを内部のメモリに内蔵する。前記テスト装置６０は前記サーバー５５からテストプログラム及び本発明に係るサンディングプログラムをダウンロードして接触抵抗の増加をモニタリングし、自動サンディング命令をサンディングメカニズムに印加する役割をする。プローブチップとパッドとの接触抵抗はプローブチップに異物質が付着されればされるほど増加し、本発明のテスト装置６０はこのような現象を用いて接触抵抗増加をモニタリングする。
【００１８】
図６は図５のテスト装置の具体的ブロック図で、ラインＬ１を通じて前記サーバー５５と連結されたインターフェース６１、プログラムを貯蔵するＥＥＰＲＯＭ６４、作業用メモリとしてのＲＡＭ６５、テストに係る情報をディスプレーするディスプレー部６２、プローブカードを駆動するためのプローブカード駆動部６６、プローブチップを研磨するためのサンディング駆動部６７、カウンティングデータを貯蔵する第１、２カウンター６８，６９と、前記回路ブロックに連結されてＥＤＳテストに関連された諸般動作を制御し、接触抵抗の増加に従いプローブチップが自動的にサンディングされるように制御するＣＰＵ６３とから構成される。ここで、前記インターフェース６１の入力ラインＬ２にはチップ内のパッドに対し測定された抵抗値が印加される。
【００１９】
図７は図５の使用者端末５０の動作制御フローチャートで、接触抵抗基準値を設定する段階Ｓ７０と、連続フェイルカウンティング基準値を設定する段階Ｓ７１と、累積フェイルカウンティング基準値を設定する段階Ｓ７２と、設定されたデータを伝送する段階Ｓ７３と、からなされる。
【００２０】
図７で、テスト運営者が前記使用者端末５０の操作部を通じて接触抵抗基準値、連続フェイルカウンティング基準値、そして累積フェイルカウンティング基準値を入力するか、又はリスティングされたメニューのうち特定値を選択すると、前記段階Ｓ７０，Ｓ７１，Ｓ７２は前記使用者端末５０内の制御部により実行される。又、前記テスト運営者がキー入力部に具備された伝送キーを押すと、前記段階Ｓ７３が実行され、サーバー５５及びテスト装置６０は設定されたデータを受信できるようになる。図面においては前記使用者端末５０が前記サーバー５５と連結されているが、仕様が変更される場合に前記使用者端末５０は前記テスト装置６０のインターフェース６１に直接に連結できるのは勿論のことである。
【００２１】
チップ１００内の複数のパッド１０−１０ｎの接触抵抗値はパッケージレベルにおいて印加される程度の電流を前記パッド１０−１０ｎに印加した後に電圧をそれぞれ測定することにより求められる。ここで、パッド１０−１０ｎの抵抗値を全て足した後にパッド個数で割ると、平均接触抵抗値が得られる。もし、新しい半導体製品のテストの際に前記平均接触抵抗値から既に設定された抵抗値を足すか又は引いて補償平均接触抵抗値を求める必要がある。パッドの測定接触抵抗値が前記補償平均接触抵抗値を基準にして許容された誤差範囲を外れる場合に接触フェイル（ｆａｉｌ）として判定される。
【００２２】
前記接触抵抗基準値は以下のように統計技法で設定することができる。例えば、図２のウェハ１１０内に作られた複数のチップ１００，１０１のうち一つ又は複数個のダイ（Ｄｉｅ）に対するパッドオープン／ショートテストの進行中に抵抗値測定プログラムにより測定された抵抗値を累積して平均値を計算した後、その計算された平均値に許容抵抗誤差Ｃを足した値を前記接触抵抗基準値に設定できる。この場合に前記接触抵抗基準値は統計により設定された基準値となる。
【００２３】
前記連続フェイルカウンティング基準値は、隣接したダイで接触フェイルが連続的に発生した場合に何回までに許容し、自動サンディングを実施するかどうかを決める値を意味する。例えば、連続フェイルカウンティング基準値を５に決めた場合、接触フェイルが連続してテストされるダイで５回だけ発生したといえば、自動サンディングが実施されるのである。
【００２４】
前記累積フェイルカウンティング基準値は、接触フェイルが多数のダイで不規則的に発生するときに累積された回数を何回までに許容し自動サンディングを実施するかを決める値を意味する。例えば、累積フェイルカウンティング基準値を１５に決めた場合、接触フェイルがテスティングダイで１５回目の累積で発生したといえば、自動サンディングが実施されるのである。
【００２５】
前記連続フェイルカウンティング基準値及び前記累積フェイルカウンティング基準値も統計的データにより予め設定される。
【００２６】
図８は図５のサーバーの動作制御フローチャートである。サーバーの制御部は段階Ｓ８０で初期化を行った後、段階Ｓ８１でサンディング条件設定モードになると使用者端末からデータを受信し（Ｓ８２段階）、テストプログラム条件を更新し（Ｓ８３段階）、テスト装置で更新されたプログラムを伝送して（Ｓ８４段階）、テスト装置にプログラムがダウンローディングされるようにする。
【００２７】
図９は本発明によるテスト装置のプローブチップサンディング制御フローチャートで、段階Ｓ９０乃至段階Ｓ１００からなる。
【００２８】
図示したように、段階Ｓ９０で図６のＣＰＵ６３は初期化を実施する。このとき、各種レジスタ及びカウンタは初期値にセットされる。段階Ｓ９１で前記ＣＰＵ６３はパッド抵抗テストモードであるかをチェックする。前記パッド抵抗テストモードの進入は前記装置運営者が使用者端末を通じて命令を予め入力しておくか、又はＥＤＳテストモードで自動的に命令が発生されるようにして達成される。パッド抵抗テストモードである場合、段階Ｓ９２でプロービングされたチップ内の全てのパッドに対する抵抗値測定及び貯蔵が行われる。
【００２９】
ここで、抵抗測定器を通じて測定される接触抵抗測定値は図６の入力ラインＬ２を通じてインターフェース６１に印加される。前記ＣＰＵ６３はラインＬ３を通じてディジタル化された接触抵抗測定値を直列又は並列に受信してメモリ６５の貯蔵領域に貯蔵する。ウェハ内の一つのダイに対するパッドの抵抗測定が完了されると、段階Ｓ９３で前記ＣＰＵ６３は前記貯蔵領域をアクセスして貯蔵された接触抵抗測定値のうち最大抵抗値を読み出す。段階Ｓ９４で前記読み出された最大抵抗値は前記設定された接触抵抗基準値と比較され、最大抵抗値が前記接触抵抗基準値以上になると、段階Ｓ９５で前記ＣＰＵ６３は第１、２カウンター６８，６９にイネーブル信号を印加して連続フェイルカウンティング値及び累積フェイルカウンティング値が増加されるようにする。
【００３０】
段階Ｓ９６または段階Ｓ９７を通じて連続又は累積フェイルカウンティング値がそれぞれ設定された回数基準値ＲＦＣ，ＲＦＭ以上である場合、前記ＣＰＵ６３は段階Ｓ９８で自動サンディング命令を生成してプローブチップサンディングが自動的に行われるようにする。前記プローブチップサンディング命令は前記ＣＰＵ６３がラインＬ８を通じてサンディング駆動部６７に駆動信号を印加することにより具現される。よって、サンディング駆動部６７はサンディングメカニズムを駆動してプローブチップの自動サンディングがなされるようにする。前記回数基準値ＲＦＣ，ＲＦＭは前記連続フェイルカウンティング基準値及び累積フェイルカウンティング基準値にそれぞれ対応する。段階Ｓ９９で前記ＣＰＵ６３は前記第１、２カウンター６８，６９にリセット信号を印加してカウンティング値がリセットされるようにする。一つのダイに対するパッド抵抗テストが完了され自動サンディング命令の生成有無に拘わらずに段階Ｓ１００で次のチップのプロービングが行われる。このとき、前記ＣＰＵ６３はラインＬ７を通じてプローブカード駆動部を制御し、前記プローブカード駆動部６６はプローブカードを駆動する。
【００３１】
もし、ＥＤＳテストの際に初期フェイルが連続的に発生すると、サンディング条件などの基本的なセットアップの異常として判断し、自動サンディングの後に一番目のダイから再テスト可能な機能も追加することができる。
【００３２】
又、図９の段階は本発明により行われるＩＳＳ（Ｉｎｔｅｌｌｉｇｅｎｔ　Ｓａｎｄｉｎｇ　Ｓｙｓｔｅｍ）モードを説明したが、初期にはノーマルモードに進行し過剰廃棄が設定されたダイ個数以上である場合に前記ＩＳＳモードに転換されるようにプログラムを構成することもできる。
【００３３】
前記図９に示されるプローブチップサンディングの制御フローは統計的なデータを基準にして正確にプローブチップサンディングを適当な期間に行うため、オープン／ショートテスト及びアナログ項目テストでパッド抵抗の誤測定による過剰廃棄問題を最小化し、頻繁なサンディングにより発生されるサンディングタイムの増加問題及びプローブチップの寿命短縮問題を解決する。
【００３４】
結果的に、本発明によるＩＳＳテストは従来のテスト運営者の裁量による経験的、非統計的サンディング周期付与方法から脱却して、運営者の裁量と統計的結果を加えた実測的、統計的方法でサンディング周期を決定することにより、チップの過剰廃棄問題解決とアナログブロック検証を正確にすることができる。
【００３５】
上記の説明では本発明の実施例を主にして図面を用いて説明したが、本発明の技術的思想の範囲内で本発明を多様に変形又は変更できるのは本発明の属する分野の当業者には明白なものである。例えば、仕様が違う場合にテスト装置の細部構造又はテスト制御フローを多様な形態に変更できるのは勿論のことである。
【００３６】
【発明の効果】
以上説明したよう本発明は、ＥＤＳテストの際に正常的な接触を阻害する要素を除去することにより、半導体素子の過剰廃棄問題が最小化されて収率が向上されるという効果がある。又、適切な周期にプローブチップサンディングを行うため、サンディングタイムが最小化されプローブチップの寿命が最適化され装備稼働率が向上されるという効果がある。
【図面の簡単な説明】
【図１】ＥＤＳテストの際にプローブチップのサンディング周期最適化を説明するための図である。
【図２】ウェハ内のテスト対象チップを示した図である。
【図３】図２のチップ内のパッドの一部を示した図である。
【図４】図３の一部詳細図である。
【図５】本発明の実施例によるＥＤＳテスティングシステムのブロック図である。
【図６】図５のテスト装置の具体的ブロック図である。
【図７】図５の使用者端末の動作制御フローチャートである。
【図８】図５のサーバーの動作制御フローチャートである。
【図９】本発明によるテスト装置のプローブチップサンディング制御フローチャートである。
【符号の説明】
６１　　インターフェイス
６２　　ディスプレー部
６３　　ＣＰＵ
６４　　ＥＰＲＯＭ
６５　　ＲＡＭ
６６　　プローブカード
６７　　サンディング駆動部
６８　　第１カウンタ
６９　　第２カウンタ
７０　　接触抵抗基準値設定
７１　　連続フェイルカウンティング基準値設定
７２　　累積フェイルカウンティング基準値設定
７３　　設定されたデータ伝送
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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