(57)【要約】【課題】入力バースト信号と同期ロックしていない任意の周期のクロックで入力バースト信号をサンプリングしても、当該入力バースト信号のバーストレベルを正しく検出することのできるＡＣＣ回路を提供すること。【解決手段】入力バーストデータを取り込む２個のラッチ回路１１，１２と、取り込んだデータの大小関係を判定する大小回路１５と、除算回路１６と、バースト信号を量子化するクロックの周期と除算回路１６の除算結果とから決まる倍率を前記データの大きい方に乗算して出力する第１の変換テーブル回路１７と、第１の変換テーブル回路１７の出力が所定レベルになるように乗算係数を乗じる第２の変換テーブル回路１８と、第２の変換テーブル回路１８の出力値を所定ラインにわたって積分平均化したデータを保持するラッチ積分回路１９と、最終出力が一定レベルとなるようにラッチ積分回路１９の出力により利得を制御する乗算器９とを備える。【選択図】    図１
2004221777.tif 000002
【特許請求の範囲】
【請求項１】
入力されたコンポジット映像信号から利得制御されたクロマ信号を出力するＡＣＣ回路であって、
前記コンポジット映像信号の入力バースト信号とは非同期のクロックでサンプリングしてＡＤ変換することにより、前記入力バースト信号の量子化を行うＡＤ変換器と、
前記ＡＤ変換器の出力信号を輝度信号とクロマ信号とに分離するＹＣ分離手段と、
前記ＹＣ分離手段によって分離されたクロマ信号のバーストデータを取り込む第１のラッチ手段と、
前記第１のラッチ手段によるバーストデータの取り込み後に、前記ＹＣ分離手段によって分離された前記クロマ信号の次クロック以降のバーストデータを取り込む第２のラッチ手段と、
前記第１のラッチ手段が取り込んだデータと前記第２のラッチ手段が取り込んだデータとの大小関係を判定する大小判定手段と、
前記大小判定手段で判定された小さい方のデータで大きい方のデータを除算する除算手段と、
前記大小判定手段で判定された大きい方のデータに、前記クロックの周期と前記除算手段での除算結果とに対応した倍率を乗算する倍率乗算手段と、
前記倍率乗算手段で得られた乗算値に、当該乗算値に対応した所定係数を乗算する係数乗算手段と、
前記係数乗算手段で得られた値を所定ラインにわたって積分平均化したデータを保持し、クロマ信号の映像期間において当該保持しているデータを出力するラッチ積分手段と、
前記ＹＣ分離手段によって分離されたクロマ信号の利得を前記ラッチ積分手段からの出力データに基づいて制御する利得制御手段と、
を備えたことを特徴とするＡＣＣ回路。
【請求項２】
前記大小判定手段での判定結果に基づいて、大きい方の出力データを選択する第１のセレクタ手段と、
前記除算手段が小さい方のデータで大きい方のデータを除算するように出力データを選択する第２のセレクタ手段と、
を備えたことを特徴とする請求項１記載のＡＣＣ回路。
【請求項３】
前記倍率乗算手段は、
前記クロックの周期と前記除算手段での除算結果とに対応した倍率を各除算結果に対応して記憶した変換テーブルを有し、
前記除算手段での除算結果に対応する倍率を決定する際には、前記第１の変換テーブルを参照することを特徴とする請求項１または２記載のＡＣＣ回路。
【請求項４】
前記倍率乗算手段は、
前記クロックの周期と前記除算手段での除算結果とをパラメータとした数式を用いて、前記クロックの周期と前記除算結果とに対応した倍率を計算により決定することを特徴とする請求項１または２記載のＡＣＣ回路。
【請求項５】
入力されたコンポジット映像信号から利得制御されたクロマ信号を出力するＡＣＣ回路であって、
前記コンポジット映像信号の入力バースト信号とは非同期のクロックでサンプリングしてＡＤ変換することにより、前記入力バースト信号の量子化を行うＡＤ変換器と、
前記ＡＤ変換器の出力信号を輝度信号とクロマ信号とに分離するＹＣ分離手段と、
前記ＹＣ分離手段によって分離されたクロマ信号のバーストデータを取り込む第１のラッチ手段と、
前記第１のラッチ手段によるバーストデータの取り込み後に、前記ＹＣ分離手段によって分離された前記クロマ信号の次クロック以降のバーストデータを取り込む第２のラッチ手段と、
前記第１のラッチ手段が取り込んだデータと前記第２のラッチ手段が取り込んだデータとの大小関係を判定する大小判定手段と、
前記大小判定手段で判定された小さい方のデータで大きい方のデータを除算する除算手段と、
前記第１のラッチ手段で取り込まれたバーストデータと、前記大小判定手段による判定結果と、前記除算手段での除算結果とから、前記第１のラッチ手段で取り込まれたバーストデータに、前記クロックの周期と前記大小判定手段による判定結果と前記除算手段での除算結果とに対応した倍率を乗算する倍率乗算手段と、
前記倍率乗算手段で得られた乗算値に、当該乗算値に対応した所定係数を乗算する係数乗算手段と、
前記係数乗算手段で得られた値を所定ラインにわたって積分平均化したデータを保持し、クロマ信号の映像期間において当該保持しているデータを出力するラッチ積分手段と、
前記ＹＣ分離手段によって分離されたクロマ信号の利得を前記ラッチ積分手段からの出力データに基づいて制御する利得制御手段と、
を備えたことを特徴とするＡＣＣ回路。
【請求項６】
前記倍率乗算手段は、
前記クロックの周期と前記除算手段での除算結果とに対応した倍率を各除算結果に対応して記憶した、前記除算手段によって小さい方のデータで大きい方のデータが除算された場合に参照される第１の変換テーブルと、
前記クロックの周期と前記除算手段での除算結果とに対応した倍率を各除算結果に対応して記憶した、前記除算手段によって大きい方のデータで小さい方のデータが除算された場合に参照される第２の変換テーブルと、
前記除算手段での除算結果に対応する倍率を決定する際には、前記大小判定手段による判定結果に基づいて、前記第１の変換テーブルおよび前記第２の変換テーブルのいずれか一方を参照することを特徴とする請求項５記載のＡＣＣ回路。
【請求項７】
前記倍率乗算手段は、
前記クロックの周期と前記除算手段での除算結果とをパラメータとした数式を用いて、前記クロックの周期と前記除算結果とに対応した倍率を計算により決定することを特徴とする請求項５記載のＡＣＣ回路。
【請求項８】
前記第２のラッチ手段は、
前記第１のラッチ手段によるバーストデータの取り込み後に、次クロックのバーストデータを取り込むことを特徴とする請求項１ないし７のいずれかに記載のＡＣＣ回路。
【請求項９】
前記第２のラッチ手段は、
前記第１のラッチ手段によるバーストデータの取り込み後に、次々クロックのバーストデータを取り込むことを特徴とする請求項１ないし７のいずれかに記載のＡＣＣ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力されたコンポジット映像信号の入力バースト信号とは非同期のクロックで入力バースト信号をサンプリングしても、利得制御されたクロマ信号を得ることができるＡＣＣ（Ａｕｔｏｍａｔｉｃ  Ｃｏｌｏｒ  Ｃｏｎｔｒｏｌ）回路に関する。
【０００２】
【従来の技術】
従来、デジタルカラーテレビ等には、入力映像信号から利得制御されたクロマ信号を得る回路としてＡＣＣ回路が使用されている。従来のＡＣＣ回路としては、例えば図４に示すようなものがある。図４は、従来のＡＣＣ回路の構成を示すブロック図である。
【０００３】
図４に示すＡＣＣ回路では、コンポジット映像信号９０をバーストＰＬＬ回路９１に入力し、バーストＰＬＬ回路９１から出力される入力バースト信号ｆｓｃ（以下、「ｆｓｃ」は、信号の名称を示すと共に、数式中ではその周波数を示すものとする。）をクロック発生部９２に入力することによって、入力バースト信号ｆｓｃに同期したクロックとしてクロック発生部９２から出力されたＡＤクロック９３を用いて、ＬＰＦ９４を介したコンポジット映像信号９０をＡＤ変換器９５でＡＤ変換する。このため、バーストレベル検出部８１に入力されるデジタルデータは入力バースト信号ｆｓｃに同期したデータとなる。
【０００４】
一方、比較回路８３では、入力バースト信号ｆｓｃのバーストレベルと基準値８２とが比較され、比較回路８３から出力されるクロマ信号変化分だけがＬＰＦ８４を介して乗算器９９に与えるため、乗算器９９に入力されるクロマ信号の利得が一定になるよう制御されることとなる。なお、前述のバーストレベル検出部８１には乗算器９９の出力信号（利得制御後のクロマ信号）８０が入力される。
【０００５】
図５は、従来のＡＣＣ回路におけるバースト信号のサンプリング状態を示す概念図である。上記説明した図４に示す従来のＡＣＣ回路では、図５に示すバースト信号３９のように、入力バースト信号ｆｓｃに同期ロックしていないクロックでサンプリングした場合、またはサンプリング周期が入力バースト信号ｆｓｃの周期と異なる場合には、サンプリング位置が変化し、その結果、検出されるバーストレベルがその都度異なってしまう。例えば電源投入の都度、その時のタイミングによってサンプリング位置が異なるため、検出されるバーストレベルはその都度異なってしまう。
【０００６】
そこで通常は、入力バースト信号ｆｓｃにＰＬＬ同期ロックしたクロックで、入力バースト信号ｆｓｃをサンプリングする方式が採られている。この方式では、サンプリング位置が図５に示すバースト信号３８のように定まるため、入力バースト信号ｆｓｃのバーストレベルを正しく検出することができる。このため、入力映像期間のクロマ信号を含め、入力バースト信号のＡＤ変換は当該入力バースト信号に同期ロックしたクロックで量子化されるのが一般的である。
【０００７】
但し、入力バースト信号に同期ロックしたクロックを利用することで、特許文献１に記載の「ＡＣＣ回路」に示されているように、除算回路が不要になるという長所はあるが、任意の周期のクロックで処理される非同期サンプリングを必要とする装置（分割画面装置やフレームスイッチャ等）には対応できない。また、予め基準レベルを与え、その基準レベルから入力クロマ信号がどの程度ずれているかを検出し、その基準レベルに近づくように制御する方式も用いられているが、この方式の場合、入力クロマ信号の変化が小さいとデジタル化されたデータのビット誤差や変化が発生し易くなるため、これを補う回路を追加する様々な方式が考案されているが、これらの方式では回路が複雑になってしまう。
【０００８】
【特許文献１】
特開平５―３７９５１号公報
【０００９】
【発明が解決しようとする課題】
このように、上記説明した従来のＡＣＣ回路にあっては、入力バースト信号に同期ロックしたクロックでクロマ信号をＡＤ変換することにより量子化する方式であるため、ＰＬＬ回路が必要となる。したがって、その分コストがかかると共に、ＰＬＬ回路にはデジタル論理素子で構成することが極めて難しいＶＣＯ等の回路が含まれているので、デジタルＬＳＩ化が容易ではないという問題点があった。
【００１０】
さらに、従来のクロマ系を演算処理する回路のクロックとして、入力バースト信号ｆｓｃに同期ロックしたクロックの整数倍、例えば２ｆｓｃや４ｆｓｃといった周波数のクロックで演算処理するのであれば、その回路を比較的簡易に構成できる。しかし、９．５ＭＨｚや１３．５ＭＨｚといった入力クロマ信号ｆｓｃの整数倍とは異なるクロックで演算処理するのであれば、この演算処理のために周波数変換回路（いわゆるＤＤ変換回路）が必要になるばかりでなく、９．５ＭＨｚや１３．５ＭＨｚといったクロックを発生させるために、さらにＰＬＬ回路を追加する必要がある。
【００１１】
また、入力クロマ信号ｆｓｃの整数倍とは異なるクロックで演算処理する別の方式として、前段でＡＤ変換を行ってデジタル化した後、１度アナログ信号に戻し、再度処理したい９．５ＭＨｚや１３．５ＭＨｚといった周波数で再びＡＤ変換する方式では、高速なＡＤ変換器が２個必要であるため、その分コストがかかるという問題点に加えて、回路全体にわたって首尾一貫したデジタルＬＳＩ化が不可能であるという問題点があった。
【００１２】
本発明は、上記従来の問題点に鑑みてなされたものであって、入力されたコンポジット映像信号の入力バースト信号とは非同期のクロックで入力バースト信号をサンプリングしても、利得制御されたクロマ信号を得ることのできるＡＣＣ回路を提供することを目的としている。また、ＡＣＣ回路をデジタルＬＳＩ化することも目的としている。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るＡＣＣ回路は、入力されたコンポジット映像信号から利得制御されたクロマ信号を出力するＡＣＣ回路であって、前記コンポジット映像信号の入力バースト信号とは非同期のクロックでサンプリングしてＡＤ変換することにより、前記入力バースト信号の量子化を行うＡＤ変換器と、前記ＡＤ変換器の出力信号を輝度信号とクロマ信号とに分離するＹＣ分離手段と、前記ＹＣ分離手段によって分離されたクロマ信号のバーストデータを取り込む第１のラッチ手段と、前記第１のラッチ手段によるバーストデータの取り込み後に、前記ＹＣ分離手段によって分離された前記クロマ信号の次クロック以降のバーストデータを取り込む第２のラッチ手段と、前記第１のラッチ手段が取り込んだデータと前記第２のラッチ手段が取り込んだデータとの大小関係を判定する大小判定手段と、前記大小判定手段で判定された小さい方のデータで大きい方のデータを除算する除算手段と、前記大小判定手段で判定された大きい方のデータに、前記クロックの周期と前記除算手段での除算結果とに対応した倍率を乗算する倍率乗算手段と、前記倍率乗算手段で得られた乗算値に、当該乗算値に対応した所定係数を乗算する係数乗算手段と、前記係数乗算手段で得られた値を所定ラインにわたって積分平均化したデータを保持し、クロマ信号の映像期間において当該保持しているデータを出力するラッチ積分手段と、前記ＹＣ分離手段によって分離されたクロマ信号の利得を前記ラッチ積分手段からの出力データに基づいて制御する利得制御手段と、を備えている。
【００１４】
したがって、入力されたコンポジット映像信号の入力バースト信号とは非同期のクロックで入力バースト信号をサンプリングしても、利得制御されたクロマ信号を得ることができる。また、ＰＬＬ回路や周波数変換回路を必要としないためデジタル論理素子だけで構成することができ、結果として、ＡＣＣ回路をデジタルＬＳＩ化することができる。
【００１５】
また、本発明に係るＡＣＣ回路は、前記大小判定手段での判定結果に基づいて、大きい方の出力データを選択する第１のセレクタ手段と、前記除算手段が小さい方のデータで大きい方のデータを除算するように出力データを選択する第２のセレクタ手段と、を備えている。
【００１６】
また、本発明に係るＡＣＣ回路は、前記倍率乗算手段は、前記クロックの周期と前記除算手段での除算結果とに対応した倍率を各除算結果に対応して記憶した第１の変換テーブルを有し、前記除算手段での除算結果に対応する倍率を決定する際には、前記第１の変換テーブルを参照する。したがって、簡単な構成で迅速に適当な倍率を求めることができる。
【００１７】
また、本発明に係るＡＣＣ回路は、前記倍率乗算手段は、前記クロックの周期と前記除算手段での除算結果とをパラメータとした数式を用いて、前記クロックの周期と前記除算結果とに対応した倍率を計算により決定する。したがって、適当な倍率を正確に求めることができる。
【００１８】
また、本発明に係るＡＣＣ回路は、入力されたコンポジット映像信号から利得制御されたクロマ信号を出力するＡＣＣ回路であって、前記コンポジット映像信号の入力バースト信号とは非同期のクロックでサンプリングしてＡＤ変換することにより、前記入力バースト信号の量子化を行うＡＤ変換器と、前記ＡＤ変換器の出力信号を輝度信号とクロマ信号とに分離するＹＣ分離手段と、前記ＹＣ分離手段によって分離されたクロマ信号のバーストデータを取り込む第１のラッチ手段と、前記第１のラッチ手段によるバーストデータの取り込み後に、前記ＹＣ分離手段によって分離された前記クロマ信号の次クロック以降のバーストデータを取り込む第２のラッチ手段と、前記第１のラッチ手段が取り込んだデータと前記第２のラッチ手段が取り込んだデータとの大小関係を判定する大小判定手段と、前記大小判定手段で判定された小さい方のデータで大きい方のデータを除算する除算手段と、前記第１のラッチ手段で取り込まれたバーストデータと、前記大小判定手段による判定結果と、前記除算手段での除算結果とから、前記第１のラッチ手段で取り込まれたバーストデータに、前記クロックの周期と前記大小判定手段による判定結果と前記除算手段での除算結果とに対応した倍率を乗算する倍率乗算手段と、前記倍率乗算手段で得られた乗算値に、当該乗算値に対応した所定係数を乗算する係数乗算手段と、前記係数乗算手段で得られた値を所定ラインにわたって積分平均化したデータを保持し、クロマ信号の映像期間において当該保持しているデータを出力するラッチ積分手段と、前記ＹＣ分離手段によって分離されたクロマ信号の利得を前記ラッチ積分手段からの出力データに基づいて制御する利得制御手段と、を備えている。
【００１９】
したがって、入力されたコンポジット映像信号の入力バースト信号とは非同期のクロックで入力バースト信号をサンプリングしても、利得制御されたクロマ信号を得ることができる。また、ＰＬＬ回路や周波数変換回路を必要としないためデジタル論理素子だけで構成することができ、結果として、ＡＣＣ回路をデジタルＬＳＩ化することができる。
【００２０】
また、本発明に係るＡＣＣ回路は、前記倍率乗算手段は、前記クロックの周期と前記除算手段での除算結果とに対応した倍率を各除算結果に対応して記憶した、前記除算手段によって小さい方のデータで大きい方のデータが除算された場合に参照される第１の変換テーブルと、前記クロックの周期と前記除算手段での除算結果とに対応した倍率を各除算結果に対応して記憶した、前記除算手段によって大きい方のデータで小さい方のデータが除算された場合に参照される第２の変換テーブルと、前記除算手段での除算結果に対応する倍率を決定する際には、前記大小判定手段による判定結果に基づいて、前記第１の変換テーブルおよび前記第２の変換テーブルのいずれか一方を参照する。したがって、簡単な構成で迅速に適当な倍率を求めることができる。また、第１のセレクタ手段および第２のセレクタ手段を備える必要がないため、回路規模を縮小できる。
【００２１】
また、本発明に係るＡＣＣ回路は、前記倍率乗算手段は、前記クロックの周期と前記除算手段での除算結果とをパラメータとした数式を用いて、前記クロックの周期と前記除算結果とに対応した倍率を計算により決定する。したがって、適当な倍率を正確に求めることができる。
【００２２】
また、本発明に係るＡＣＣ回路は、前記第２のラッチ手段は、前記第１のラッチ手段によるバーストデータの取り込み後に、次クロックのバーストデータを取り込むことが望ましい。
【００２３】
さらに、本発明に係るＡＣＣ回路は、前記第２のラッチ手段は、前記第１のラッチ手段によるバーストデータの取り込み後に、次々クロックのバーストデータを取り込むことが望ましい。
【００２４】
【発明の実施の形態】
以下、本発明に係るＡＣＣ回路の実施の形態について、〔第１の実施形態〕、〔第２の実施形態〕の順に図面を参照して詳細に説明する。
【００２５】
まず、本発明に係るＡＣＣ回路の原理について説明する。
ある時点におけるバースト信号は角周波数がｆｓｃのサイン波であるから、入力バースト信号と同期ロックしていないクロックで当該入力バースト信号を量子化した時刻ｔでのデジタル化データＤ１は、以下に示す式（１）によって求められる。本発明に係るＡＣＣ回路は、このデジタル化データＤ１を取り込むための第１のラッチ回路を備えている。
【００２６】
Ｄ１＝Ａ・ｓｉｎ（２πｆｓｃ・ｔ）  …（１）
（但し、“Ａ”は入力バースト信号のバーストレベルである）
【００２７】
また、第１のラッチ回路によって取り込まれるデジタル化データＤ１の取り込み後に続いて連続して取り込まれる次クロックのデジタル化データをＤ２とすると、時刻ｔでのデジタル化データＤ２は、同期ロックしていないサンプリングクロックの周期をαとすると、以下に示す式（２）によって求められる。本発明に係るＡＣＣ回路は、このデジタル化データＤ２を取り込むための第２のラッチ回路を備えている。
【００２８】
Ｄ２＝Ａ・ｓｉｎ（２πｆｓｃ・ｔ＋α）  …（２）
【００２９】
また、本発明に係るＡＣＣ回路は、第１のラッチ回路により取り込まれるデータ（第１のラッチ回路の出力データ）と、第２のラッチ回路により取り込まれるデータ（第２のラッチ回路の出力データ）との大小関係を判定し、小さいデータで大きいデータを除算する（即ち、デジタル化データＤ２がデジタル化データＤ１によって除算される、または、デジタル化データＤ１がデジタル化データＤ２によって除算される）ように選択出力する第２のセレクタを備えている。
【００３０】
また、本発明に係るＡＣＣ回路は、第２のセレクタにより選択出力されたデジタル化データＤ１とデジタル化データＤ２をオペランドとする除算を前記大小関係の判定結果に従って実行する除算回路を備えている。なお、第１のラッチ回路の出力データと第２のラッチ回路の出力データとの大小関係を判定して、大きい方のデータを後述する第１の変換テーブル回路の入力とする。また、上記式（１）および式（２）において、デジタル化データＤ１とデジタル化データＤ２の比およびαは既知であるため、“２πｆｓｃ・ｔ”の値を特定することができる。また、大きい方のデジタル化データおよび同期ロックしていないサンプリングクロックの周期αから、バーストレベルＡを確定することができる。
【００３１】
そこで、本発明に係るＡＣＣ回路は、除算結果に対応してエントリを選択することでバーストレベルＡに相当するデータを出力することができるテーブルを保持した第１の変換テーブル回路を備える。また、最終出力のレベルが所定のレベルになるように、予め第１の変換テーブル回路の出力値に対して乗算補正を行って出力する第２の変換テーブル回路を備える。さらに、第２の変換テーブル回路の出力値を所定ラインにわたって積分平均化したデータを保持し、クロマ信号の映像期間においてこの保持されたデータを出力するラッチ回路と、当該ラッチ回路から得られるデータで入力クロマ信号の振幅レベルが一定のレベルとなるように倍率を制御する乗算器とを備える。
【００３２】
上記構成によって、入力バースト信号を同期ロックしていない任意の周期のクロックでサンプリングしても、入力バースト信号のバーストレベルを正しく検出することができるため、ＰＬＬ回路や周波数変換回路が不要となり、コストを下げることができる。また、デジタル論理素子で構成することが極めて難しいＶＣＯ等の回路を備える必要がないため、ＡＣＣ回路をデジタル論理素子だけで構成することができ、デジタルＬＳＩ化が容易となる。
【００３３】
〔第１の実施形態〕
図１は、本発明に係る第１の実施形態のＡＣＣ回路を示す構成図である。第１の実施形態のＡＣＣ回路は、図１に示すように、ＬＰＦ２と、ＡＤ変換器３と、クロック発生部４と、特許請求の範囲のＹＣ分離手段に該当するＹＣ分離部６と、利得制御手段に該当する乗算器９と、第１のラッチ手段に該当する第１のラッチ回路１１と、第２のラッチ手段に該当する第２のラッチ回路１２と、大小判定手段に該当する大小判定回路１５と、第１のセレクタ手段に該当する第１のセレクタ１３と、第２のセレクタ手段に該当する第２のセレクタ１４と、除算手段に該当する除算回路１６と、倍率乗算手段に該当する第１の変換テーブル回路１７と、係数乗算手段に該当する第２の変換テーブル回路１８と、ラッチ積分手段に該当するラッチ積分回路１９とを備えて構成されている。
【００３４】
以下、本実施形態のＡＣＣ回路が有する各構成要素について説明する。
まず、ＡＤ変換器３は、ＬＰＦ２を介して入力されたコンポジット映像信号１をクロック発生部４からのＡＤクロック５を利用してＡＤ変換することにより量子化するものである。また、クロック発生部４は、入力バースト信号と同期ロックしていない任意の周波数のＡＤクロック５を発生するものである。なお、クロック発生回路４は外部回路であっても良い。また、ＹＣ分離部６は、ＡＤ変換器４から出力されたデジタル化された映像信号を輝度信号Ｙとクロマ信号Ｃとに分離するものである。
【００３５】
また、第１のラッチ回路１１は、クロマ信号Ｃを入力バースト信号と同期ロックしていないクロックで量子化したバーストデータを取り込むものである。また、第２のラッチ回路１２は、第１のラッチ回路１１によるバーストデータの取り込み後に、次クロックまたは次々クロックのバーストデータを取り込むものである。また、大小判定回路１５は、第１のラッチ回路１１の出力データと第２のラッチ回路１２の出力データとの大小関係を判定するものである。また、第１のセレクタ１３は、大小判定回路１５による判定結果に基づいて、大きい方の出力データを選択するものである。また、第２のセレクタ１４は、除算回路１６が小さい方の出力データで大きい方の出力データを除算するように出力データを選択するものである。また、除算回路１６は、第２のセレクタ１４による選択に従って、小さい方のデータで大きい方のデータを除算する除算するものである。
【００３６】
また、第１の変換テーブル回路１７は、第１のセレクタ１３が選択した大きい方のデータと除算回路１６による除算結果とが入力され、入力バースト信号を量子化する周波数から予め決定される値を記憶した変換テーブル（図２（ａ）を参照）を保持している。第１の変換テーブル回路１７は、除算結果に応じて、バースト信号を量子化するクロックの周期αから予め決まる当該変換テーブルから得られた値を選択出力するものである。また、第２の変換テーブル回路１８は、出力レベルが所定のレベルになるように、第１の変換テーブル回路１７による出力値に当該出力値に対応する乗算係数を乗算補正した値を出力するものである。
【００３７】
図２は、第１の変換テーブル回路１７に保持されている変換テーブルの一例（ａ）と、第２の変換テーブル回路１８に保持されている変換テーブルの一例（ｂ）を示す説明図である。第１の変換テーブル回路１７が保持する変換テーブルは、サンプリングクロックの周期α＝９０度、入力バースト信号のバーストレベルＡ＝３０という一定の場合のテーブルを示している。なお、図２（ａ）では、Ｄ２がＤ１より大きい場合として「Ｄ２／Ｄ１」の場合について説明しているが、Ｄ１がＤ２より大きい場合には「Ｄ１／Ｄ２」となる。
【００３８】
なお、図２（ａ）に示す除算回路１６の除算結果に対応する倍率に、第１の変換テーブル回路１７の入力（第１のセレクタ１３から出力される大きい方の出力データ）を乗算したものが、第１の変換回路テーブル回路１７の出力（即ち、ここでは３０）となる。この値は図２（ａ）に示す第１の変換テーブルの要素ではないが、備考として図２（ａ）の変換テーブルに付記されている。
【００３９】
なお、「倍率」は、式（１）および式（２）の関係から、入力バースト信号と同期ロックしていないクロック（即ち、サンプリングに使用したクロック）の周期αと、除算回路１６による除算結果とに対応して計算により定まるものである。第１の変換テーブル回路１７は、除算回路１６で得られる除算結果の各々に予め対応した倍率を計算しておき、これを前述の変換テーブルに「倍率」として記憶している。
【００４０】
また、ラッチ積分回路１９は、第２のテーブル変換回路１８による出力値を何ラインかにわたって積分平均化したデータを保持してクロマ信号の映像期間にそのデータを出力するものである。さらに、乗算器９は、クロマ信号Ｃのレベルが一定のレベルとなるように、クロマ信号Ｃの利得をラッチ積分回路１９から得られるデータに従って制御するものである。
【００４１】
以下、本実施形態のＡＣＣ回路の動作について説明する。
まず、バースト期間に、入力バースト信号と同期ロックしていないクロックで量子化したバーストデータを第１のラッチ回路１１に取り込む。次に、第１のラッチ回路１１によるバーストデータの取り込み後に、次クロックまたは次々クロックのバーストデータを第２のラッチ回路１２へ取り込む。次に、大小判定回路１５が、第１のラッチ回路１１の出力データと第２のラッチ回路１２の出力データとの大小関係を判定する。
【００４２】
第２のセレクタ１４は、大小判定回路１５による判定結果に基づいて、除算回路１６によって小さい出力データで大きい出力データが除算されるように出力データを選択する。そして、除算回路１６は、第２のセレクタ１４による選択結果に従って除算を実行し、その除算結果を出力する。一方、第１のセレクタ１３は、第１のラッチ回路１１の出力データと第２のラッチ回路１２の出力データとの大小判定回路１５による大小関係の判定結果に従って、大きい方のデータを選択して出力する。
【００４３】
次に、第１の変換テーブル回路１７は、第１のセレクタ１３の出力値および除算回路１６による除算結果が入力されるため、除算結果に応じて倍率を選択し、第１のセレクタ１３の出力値に倍率の値を乗算した値を出力値として出力する。次に、第２の変換テーブル回路１８は、出力が所定のレベルになるように、予め第１の変換テーブル回路１７からの出力値に対して、当該出力値に対応する乗算係数を図２（ｂ）に示す変換テーブルを参照して求め、この乗算係数を用いて第１の変換テーブル回路１７の出力を乗算補正した値を出力する。
【００４４】
次に、ラッチ積分回路１９は、第２のテーブル変換回路１８による出力値を何ラインかにわたって積分平均化したデータを保持してクロマ信号の映像期間にそのデータを出力する。そして、乗算器９は、第２のテーブル回路１８からの出力値を所定ラインにわたって積分平均化したデータを保持し、クロマ信号の映像期間に上記保持したデータを出力することにより、クロマ信号の振幅レベルが一定のレベルになるように利得を制御する。
【００４５】
以上説明したように、第１の実施形態のＡＣＣ回路によれば、入力バースト信号と同期ロックしていないクロックで入力バースト信号をサンプリングしても、利得制御されたクロマ信号を出力するといったＡＣＣ動作を実現することができる。また、ＰＬＬ回路や周波数変換回路が不要となるためコストを下げることができると共に、ＶＣＯ等の回路を含まないため、ＡＣＣ回路をデジタル論理素子だけで構成することができる。したがって、ＡＣＣ回路をデジタルＬＳＩ化することができる。
【００４６】
〔第２の実施形態〕
図３は、本発明に係る第２の実施形態のＡＣＣ回路を示す構成図である。第２の実施形態のＡＣＣ回路が、図１に示した第１の実施形態のＡＣＣ回路と異なる点は、図３に示すように、第１のセレクタ１３および第２のセレクタ１４を備えておらず、第１の変換テーブル回路１７の代わりに特許請求の範囲の倍率乗算手段に該当する第３の変換テーブル回路２７を備え、大小判定回路１５の出力（判定結果）が第３の変換テーブル回路２７に入力され、また、第１のラッチ回路１１の出力が第１のテーブル回路２７にも入力されている点である。この他は、第１の実施形態のＡＣＣ回路の構成と同様である。
【００４７】
第３の変換テーブル回路２７には、第１の実施形態で説明した第１のセレクタ１３および第２のセレクタ１４が削除された構成を補うための工夫がなされている。すなわち、第３の変換テーブル回路２７が保持する変換テーブルとして、除算回路１６によって小さい出力データで大きい出力データが除算された場合に対応して参照される特許請求の範囲の第１の変換テーブルに該当する変換テーブルＡと、これとは逆に、除算回路１６によって大きい出力データで小さい出力データが除算された場合に対応して参照される第２の変換テーブルに該当する変換テーブルＢの２種類の変換テーブルが用意されている。また、変換テーブルＡ，Ｂのいずれを参照すべきかを判定するために、大小判定回路１５による大小関係の判定結果が入力されている。
【００４８】
以下、本実施形態のＡＣＣ回路の動作について説明する。
第１のラッチ回路１１および第２のラッチ回路１２で取り込まれたデータに対して、これらデータの大小関係を大小判定回路１５で判定する。第３の変換テーブル回路２７は、この判定結果に従って変換テーブルＡ，Ｂのいずれか一方を選択し、当該選択された変換テーブルを参照して、除算回路１６による除算結果に応じて決定される「倍率」を決定する。
【００４９】
なお、上記「倍率」は、式（１）および式（２）の関係から、入力バースト信号と同期ロックしていないクロック（即ち、サンプリングに使用したクロック）の周期αと、除算回路１６による除算結果とに対応して計算により定まるものである。第１の変換テーブル回路１７は、除算回路１６で得られる除算結果の各々に予め対応した倍率を計算しておき、これを前述の変換テーブルＡ，Ｂに「倍率」として記憶している。
【００５０】
次に、第３の変換テーブル回路２７は、前記決定された倍率に第１のラッチ回路１１からの出力データを乗算し、その結果を出力値として出力する。そして、第２の変換テーブル回路１８は、乗算器９の出力が所定のレベルになるように、予め第１の変換テーブル回路１７からの出力値に対して、当該出力値に対応する乗算係数を乗算補正した値を出力する。
【００５１】
次に、ラッチ積分回路１９は、第２のテーブル変換回路１８による出力値を何ラインかにわたって積分平均化したデータを保持してクロマ信号の映像期間にそのデータを出力する。そして、乗算器９は、第２のテーブル回路１８からの出力値を何ラインかにわたって積分平均化したデータを保持し、クロマ信号の映像期間に上記保持したデータを出力することにより、クロマ信号の振幅レベルが一定のレベルになるように倍率を制御する。
【００５２】
以上説明したように、第２の実施形態のＡＣＣ回路によれば、除算回路１６によって小さい出力データで大きい出力データが除算された場合に参照される変換テーブルＡと、大きい出力データで小さい出力データが除算された場合に参照されるテーブルＢの２種類の変換テーブルが第３の変換テーブル回路２７に用意されているため、第１の実施形態のように、大きい出力データを選択する第１のセレクタ１３や、除算回路１６において小さい出力データで大きい出力データが除算されるように出力データを選択する第２のセレクタ１４を設けなくても、第１の実施形態と同様の効果を得ることができる。
【００５３】
なお、上記説明した各実施形態では、第１の変換テーブル回路１７または第３の変換テーブル回路２７で決定する倍率を予め計算して変換テーブルに「倍率」として記憶させているが、式（１）と式（２）の関係から、ＡＤクロック５の周期と除算回路１６での除算結果とをパラメータとした数式を用いて、その都度、計算によって求めても良い。
【００５４】
【発明の効果】
以上説明したように、本発明に係るＡＣＣ回路によれば、入力されたコンポジット映像信号の入力バースト信号とは非同期のクロックで入力バースト信号をサンプリングしても、利得制御されたクロマ信号を得ることができる。また、ＰＬＬ回路や周波数変換回路を必要としないためデジタル論理素子だけで構成することができ、結果として、ＡＣＣ回路をデジタルＬＳＩ化することができる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施形態のＡＣＣ回路を示す構成図
【図２】第１の変換テーブル回路１７に保持されている変換テーブルの一例（ａ）と、第２の変換テーブル回路１８に保持されている変換テーブルの一例（ｂ）を示す説明図
【図３】本発明に係る第２の実施形態のＡＣＣ回路を示す構成図
【図４】従来のＡＣＣ回路の構成を示すブロック図
【図５】従来のＡＣＣ回路におけるバースト信号のサンプリング状態を示す概念図
【符号の説明】
２  ＬＰＦ
３  ＡＤ変換器
４  クロック発生部
６  ＹＣ分離部
９  乗算器
１１  第１のラッチ回路
１２  第２のラッチ回路
１３  第１のセレクタ
１４  第２のセレクタ
１５  大小判定回路
１６  除算回路
１７  第１の変換テーブル回路
１８  第２の変換テーブル回路
１９  ラッチ積分回路
２７  第３の変換テーブル回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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