(57)【要約】【課題】リーク電流及びストレスマイグレーションの発生を抑制しつつ、高い歩留まりで半導体装置を製造する方法を提供する。【解決手段】基板の表面に絶縁膜１０１を形成し、第１配線層１０２を形成する。次に、ＳｉＮ膜１０３、ＳｉＯ２膜１０４、ＦＳＧ膜１０５を形成し、スルーホール１０６、配線溝１０７を形成する。ここで、ＳｉＮ膜１０３は４００〜４５０℃、ＦＳＧ膜１０５は４２５〜４７５℃の温度範囲で成膜する。続いてバリア膜１０８、Ｃｕ膜１０９、Ｃｕ膜１１０を堆積後、基板を加熱する。次に、ＣＭＰによりＦＳＧ膜１０５の表面のバリア膜１０８およびＣｕ膜１１１を除去し、第２配線層１１２を形成する。以後、同様の工程を繰り返し、多層配線構造を形成する。最後に、バリア膜１２３とアルミニウム膜１２４を所定の形状に加工し、ＳｉＮ膜を堆積する前に水素雰囲気下、４００℃以下で加熱する。【選択図】  図４
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【特許請求の範囲】
【請求項１】
第１の絶縁膜中に溝を形成する工程と、
前記溝中に導電膜を埋め込む工程と、
前記溝からはみ出した前記導電膜を除去する工程と、
前記第１の絶縁膜及び前記導電膜上に第２の絶縁膜を堆積する工程において、
前記第１の絶縁膜もしくは前記第２の絶縁膜をＣＶＤ法により堆積する際に、温度を４００℃以上かつ５００℃以下の温度範囲で設定し、前記第１の絶縁膜及び第２の絶縁膜を堆積後、炉を用いて加熱する際には、温度を４００℃以下の温度の範囲で設定することを特徴とする半導体装置の製造方法。
【請求項２】
第１の絶縁膜中に溝を形成する工程と、
前記溝中に導電膜を埋め込む工程と、
前記溝からはみ出した前記導電膜を除去する工程と、
前記第１の絶縁膜及び前記導電膜上に第２の絶縁膜を堆積する工程において、
前記第１の絶縁膜若しくは前記第２の絶縁膜の成膜時、または前記第２の絶縁膜の成膜以降の各熱処理工程における半導体基板への到達温度の上限（Ｔｍａｘ）が、
▲１▼成膜の際の熱処理工程に５分以上の加熱を要する場合
Ｔｍａｘ＝４００℃
▲２▼成膜の際の熱処理工程が１００℃／分以下の速度で昇温もしくは降温を伴う場合
Ｔｍａｘ＝４００℃
▲３▼上記▲１▼▲２▼のいずれにも該当しない場合
Ｔｍａｘ＝５００℃
であることを特徴とする半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜がフッ素を含有する際には、
前記第１の絶縁膜の成膜温度を４２５℃以上かつ４７５℃以下に設定することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜は、フッ素含有酸化ケイ素膜であることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第２の絶縁膜が窒素を含有する際には、
前記第２の絶縁膜の成膜温度を４００℃以上かつ４５０℃以下に設定することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項６】
前記第２の絶縁膜が窒化ケイ素膜であることを特徴とする、請求項５記載の半導体装置の製造方法。
【請求項７】
前記導電膜は、銅もしくは銅合金であることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法、特に熱処理工程に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高速化・高集積化の要請に対応し、配線材料として低抵抗のＣｕを用いる場合が増加している。Ｃｕを用いた配線の形成方法として、特許文献１に開示されている方法がある。以下、この方法に沿って半導体装置の形成方法について説明する。
【０００３】
まず、図１１（ａ）に示すように、下層配線上に堆積されたＣｕ膜２２及びバリアメタル膜２０をＣＭＰ法により研磨して第１の配線溝内のみにＣｕ膜２２を残した後、ウェット処理により洗浄して第１の配線２３を形成する。次に、Ｈ２を含むプラズマ処理、ここではＮＨ３プラズマ処理を４００℃以下の低温で短時間行い、露出した第１の配線２３の表面を洗浄・還元して表面酸化膜を除去する。
【０００４】
続いて、図１１（ｂ）に示すように、４００℃以下の低温下で、第１の配線表面の拡散バリア（パッシベーション）となるＳｉ３Ｎ４膜２４を堆積する。次に、Ｓｉ３Ｎ４膜２４上にＦＳＧからなる層間絶縁膜２５、Ｓｉ３Ｎ４膜２６、ＦＳＧからなる層間絶縁膜２７を順次形成し、更に反射防止膜２８を形成する。
【０００５】
続いて、図１１（ｃ）に示すように、フォトレジスト２９を塗布し、フォトリソグラフィーにより各第１の配線上で開口する開孔パターンを形成する。
【０００６】
続いて、図１２（ａ）に示すように、フォトレジストをマスクとし、Ｓｉ３Ｎ４膜２４をエッチングストッパーとして、反射防止膜２８、層間絶縁膜２７、Ｓｉ３Ｎ４膜２６及び層間絶縁膜２５をドライエッチングして、開孔パターンの形状に倣ったビア孔３０を形成する。次に、フォトレジストを灰化処理等により除去する。
【０００７】
続いて、図１２（ｂ）に示すように、形成されたビア孔３０の下方部位に、第１の配線の表面酸化を防止する処置としてレジスト等からなる保護材料３１を埋め込む。
【０００８】
続いて、図１２（ｃ）に示すように、フォトレジスト３２を塗布し、フォトリソグラフィーによりフォトレジスト３２を加工して、各ビア孔上で開口する配線層パターン３２ａを形成する。次に、フォトレジスト３２をマスクとし、Ｓｉ３Ｎ４膜２６をエッチングストッパーとして、反射防止膜２８及び層間絶縁膜２７をドライエッチングして、配線層パターン３２ａの形状に倣った第２の配線溝３３を形成する。
【０００９】
続いて、図１３（ａ）に示すように、フォトレジスト及び保護材料を灰化処理等により除去した後、ビア孔３０の底部に残るＳｉ３Ｎ４膜２４及び第２の配線溝の底部に残るＳｉ３Ｎ４膜２６を全面ドライエッチングにより除去する。このとき、第２の配線溝とビア孔３０とが一体となる。
【００１０】
続いて、図１３（ｂ）に示すように、Ｈ２を含むプラズマ処理、ここではＮＨ３プラズマ処理を４００℃以下の低温で短時間行い、ビア孔の底部に露出した第１の配線の表面を洗浄する。
【００１１】
続いて、図１４（ａ）に示すように、バリアメタル膜３４とシード金属膜をスパッタ装置により真空中で連続的に堆積形成する。次に、バリアメタル膜３４を電極として、メッキ法により第２の配線溝及びビア孔内を埋め込む膜厚、ここでは１μｍ程度にＣｕ膜３５を形成する。次に、Ｃｕ膜３５のメッキ形成直後に窒素雰囲気で満たされたホットプレート上で２００℃以下の低温熱処理を行う。
【００１２】
続いて、図１４（ｂ）に示すように、ＣＭＰ法によりＣｕ膜３５及びバリアメタル膜３４を研磨して第２の配線溝３３及びビア孔内のみにＣｕ膜３５を残した後、ウェット処理により洗浄して第２の配線３６を形成する。
【００１３】
続いて、図１５（ａ）に示すように、Ｈ２を含むプラズマ処理、ここではＮＨ３プラズマ処理を４００℃以下の低温で短時間行い、露出した第２の配線の表面を洗浄して表面酸化膜を除去する。
【００１４】
次に、ＮＨ３プラズマ処理と同一のチャンバーにより当該処理と連続した４００℃以下の低温下で、第２配線表面の拡散バリア（パッシベーション）となるＳｉ３Ｎ４膜３７を堆積形成する。更に、カバー膜としてシリコン酸化膜（ＳｉＯ膜）３８を膜厚４００ｎｍ程度に、Ｓｉ３Ｎ４膜３９を膜厚３００ｎｍ程度に順次形成する。
【００１５】
続いて、図１５（ｂ）に示すように、パッド電極を形成するためにフォトリソグラフィーを行い、フォトレジストをマスクにＳｉ３Ｎ４膜３７及びシリコン酸化膜３８をドライエッチングする。次に、フォトレジストを除去した後、Ｓｉ３Ｎ４膜３７をドライエッチングして第２の配線表面を露出させ、Ｈ２を含むＮ２雰囲気下における４００℃以下の低温下にて、最終のアニール処理を施す。これにより、パッド電極の開口４０を形成する。
【００１６】
その後、開口４０に対するパッド電極の形成やその他の後工程を経て、多層配線が完成する。
【００１７】
以上のように、特許文献１においては、ＳｉＮ膜を成膜する工程も含め、全ての絶縁膜堆積及び熱処理工程の温度を４００℃以下とすることを推奨している。これは、ストレスマイグレーションによるＣｕ原子の移動による半導体装置の歩留まり低下を防止するためである。
【００１８】
【特許文献１】
特開２００１−１６０５９０号公報（［００３２］〜［００５４］）
【００１９】
【発明が解決しようとする課題】
しかしながら、上記のような半導体装置の製造方法には、以下の２つの課題がある。
【００２０】
まず、第１の課題はＳｉＮ膜のように窒素を含有する膜を４００℃以下の温度で成膜すると、配線間のリーク電流が増大することである。図１０（ａ）は、横軸は配線間電流を、縦軸は累積確率（％）を示しており、この図より温度によってＳｉＮ膜の成膜温度と配線間のリーク電流の関係が変化することを示している。このグラフより、成膜温度が低くなるほど（例えば成膜温度が３８０℃や３６０℃）リークする電流が増大することが分かる。このように成膜温度が低温化すると、半導体装置に動作不良が発生する。
【００２１】
次に第２の課題は、ＦＳＧ（Ｆｕｒｕｏｒｏ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜のようにフッ素を含有する膜を４００℃以下の温度で成膜すると、ＦＳＧ膜の膜質が劣化することである。図１０（ｂ）に示すように、ＦＳＧの成膜温度を４２５℃から４００℃に低温化すると、ＦＳＧ膜とＳｉＮ膜の間で剥離部分が発生する。
【００２２】
【課題を解決するための手段】
上記の課題を解決するために、本発明では、第１の絶縁膜中に溝を形成する工程と、溝中に導電膜を埋め込む工程と、溝からはみ出した導電膜を除去する工程と、第１の絶縁膜及び導電膜上に第２の絶縁膜を堆積する工程において、第１の絶縁膜若しくは第２の絶縁膜をＣＶＤ法により堆積する際に、温度を４００℃〜５００℃の範囲で設定し、第１の絶縁膜及び第２の絶縁膜を堆積後、炉を用いて加熱する際には、温度を４００℃以下の範囲で設定することを特徴とする半導体装置の製造方法を提供する。
【００２３】
その結果、ストレスマイグレーションの発生を抑制しつつ、配線リークの増大や絶縁膜の剥離を防ぐことが出来るため、高い歩留まり及び信頼性を有する半導体装置の製造方法を提供することが出来る。
【００２４】
【発明の実施の形態】
まず、本発明の課題発生のメカニズムについて説明する。
【００２５】
（発明の原理）
第１の課題、リーク電流発生の原因について説明する。
【００２６】
図８（ａ）に示すように絶縁膜１内にバリア膜２で囲まれたＣｕ膜３を形成した後、プラズマＣＶＤにより絶縁膜１上に絶縁膜であるＳｉＮ膜を成膜する。この際の原料物質としては、ＳｉＨ４およびＮＨ３を使用し、以下に示す反応▲１▼が進行し膜が堆積される。
【００２７】
しかし、成膜温度が低いと、原料ガスを導入しプラズマを発生させてから実際にＳｉＮ膜が成膜されるまでの時間（ディレイタイム）が長くなり、配線層の表面がＳｉＨ４に暴露されている時間が長くなる。その結果、以下に示す反応▲２▼により配線層中のＣｕ膜とＳｉＨ４が反応してＣｕＳｉｘが生成し、図８（ｂ）に示すように、導電材料による架橋４が形成される。この架橋４により配線と配線が導通すると、配線間ショートやリーク電流の増加が発生する場合がある。
【００２８】
▲１▼ＳｉＨ４＋ＮＨ３→Ｓｉ３Ｎ４
▲２▼ＳｉＨ４＋Ｃｕ→ＣｕＳｉ２＋ＣｕＳｉｘ
第２の課題、絶縁膜（ＦＳＧ膜）の膜質が劣化する原因について説明する。
【００２９】
図９（ａ）に示すように、基板加熱機構５上にウェハ６を設置し、その上部に備えられた原料ガス導入口８から原料ガスを供給してプラズマによって反応を進行させ、既に絶縁膜（ＳｉＮ膜）が形成されたウェハ６上にＦＳＧ膜７を堆積する。このＦＳＧ膜７は、ＳｉＨ４とＳｉＦ４とＯ２の混合ガスをプラズマ励起することにより、各分子が原子状態になり、図９（ｂ）に示すような構造を有するＦＳＧ膜７が形成される。
【００３０】
ここで基板加熱温度を高くすると、プラズマ粒子はより原子の状態を形成しやすくなり、成膜反応が促進される。また、加熱によって原子の運動エネルギーが高くなるため、Ｆ原子がＳｉＯ２の結晶構造中に入り込みやすくなると共に、結合上最も安定な配置へ各原子が移動しやすくなるため、Ｓｉ−Ｏ−Ｓｉのネットワーク自体を密にすることが出来る。逆に、成膜温度が低いと、Ｓｉ−Ｏ−Ｓｉのネットワークが疎となり、ＦＳＧ膜７中におけるＦ原子の移動性が高まるため、ＳｉＮ膜とＦＳＧ膜の界面にＦ原子が蓄積され、膜剥がれが発生されやすくなる。
【００３１】
（発明の実施形態）
以下、図面を参照しながら、本発明の実施形態について説明する。
【００３２】
まず、図１（ａ）に示すように、半導体基板（不図示）の表面に絶縁膜１０１を堆積し、絶縁膜１０１上に第１配線層１０２を形成する。
【００３３】
次に、図１（ｂ）に示すように、プラズマＣＶＤ法により絶縁膜１０１および第１配線層１０２の表面にＳｉＮ膜１０３、ＳｉＯ２膜１０４、ＦＳＧ膜１０５を順に堆積し、リソグラフィーおよびドライエッチングを２回ずつ交互に適用することによって、ＳｉＮ膜１０３、ＳｉＯ２膜１０４およびＦＳＧ膜１０５の内部にスルーホール１０６および配線溝１０７を形成する。
【００３４】
その後、図１（ｃ）に示すように、ＰＶＤ法によりスルーホール１０６および配線溝１０７の内部にバリア膜１０８およびＣｕ膜１０９を成膜した後、メッキによりＣｕ膜１０９の表面にＣｕ膜１１０を成膜する。
【００３５】
続いて、半導体基板を炉に入れ加熱する。これにより、図２（ａ）に示すように、Ｃｕ膜１０９とＣｕ膜１１０の境界は消失し、両者が一体となったＣｕ膜１１１が生成する。
【００３６】
次に、図２（ｂ）に示すように、ＣＭＰ法によりＦＳＧ膜１０５の表面のバリア膜１０８およびＣｕ膜１１１を除去する。これにより第２配線層１１２が形成される。
【００３７】
その後、図１（ａ）〜図２（ｂ）に示したものと同様の工程を反復することにより、図３（ａ）に示すような３層配線構造を形成する。ここで、１１３はＳｉＮ膜、１１４はＳｉＯ２膜、１１５はＦＳＧ膜、１１６はスルーホール、１１７は配線溝、１１８はバリア膜、１１９はＣｕ膜、１２０は第３配線層である。なお。必要に応じてさらに同様の工程を反復してより多層の配線構造が形成可能である。
【００３８】
次に、図３（ｂ）に示すように、プラズマＣＶＤ法によりＦＳＧ膜１１５および第３配線層１２０の表面にＳｉＮ膜１２１を堆積し、リソグラフィーおよびドライエッチングを交互に適用することにより、ＳｉＮ膜１２１の内部に開口部１２２を形成する。
【００３９】
その後、図４に示すように、ＰＶＤ法によりＳｉＮ膜１２１及び開口部１２２の表面にバリア膜１２３およびアルミニウム膜１２４を堆積し、リソグラフィーおよびドライエッチングを交互に適用することにより、バリア膜１２３およびアルミニウム膜１２４を所定の形状に加工する。ここで形成されたアルミニウム膜１２４は、後でワイヤーボンディングされる際のパッドとなる。
【００４０】
最後に、電気炉により水素雰囲気下で半導体基板を加熱し、ドライエッチングの際に発生する残留物を不活性化することにより、半導体装置の製造は完了する。なお、バリア膜１２３およびアルミニウム膜１２４は、半導体装置を組み立てる際にリードフレームを接着する端子となる。
【００４１】
以上述べた工程において、本発明は、ＣＶＤ法により絶縁膜を堆積する工程と、電気炉により基板を加熱する工程に特徴がある。以下、図５を用いて詳述する。
【００４２】
まず、ＣＶＤ法により絶縁膜を堆積する工程、特にＦＳＧ膜とＳｉＮ膜の成膜について説明する。
【００４３】
図５（ａ）に示す本発明の各工程において堆積されるＦＳＧ膜１０５、ＦＳＧ膜１１５の成膜温度は、４２５℃以上４７５℃以下の範囲内で設定することが望ましい。（発明の原理）でも述べたように、ＦＳＧ膜堆積時の温度が低いと、Ｆ原子がＳｉＯ２の結晶格子の中に充分取り込まれず、膜表面に蓄積される。その結果、被堆積膜とＦＳＧ膜の界面にＦ原子が溜まり、これが膜剥がれの原因となる。そこで、ＦＳＧ膜成膜時の温度を、４２５℃以上にすることによって、Ｆ原子がＳｉＯ２の結晶構造中に入り込んでいくために必要な反応エネルギーと、ＳｉＯ２膜自体の結晶構造を安定化し、Ｓｉ−Ｏネットワークを強化するエネルギーとを供給することが出来る。なお、周辺の膜質への影響を考慮すると、４５０℃以下に留めておくことが望ましい。
【００４４】
一方、図５（ｂ）に示す本発明の各工程において堆積されるＳｉＮ膜１１３、ＳｉＮ膜１２１の成膜時の温度は、４００℃以上４５０℃以下の範囲内で設定することが望ましい。（発明の原理）でも述べたように、ＳｉＮ膜の成膜時に温度が低すぎると、ＳｉＮ膜が形成される反応の優勢度が下がり、より低エネルギーで形成されるＣｕＳｉ２がＳｉＮと共に形成されてしまう。ここでＣｕＳｉ２は導電性を有しているため、これが膜中に生成されると配線間リークの発生原因となる。そこで、ＳｉＮの形成が優勢になるのに必要な反応エネルギ―を供給できる温度である、４００℃以上が好ましく、また周辺の膜質への影響を考慮すると、４５０℃以下に留めておくことが望ましい。
【００４５】
また、Ｃｕ配線上にＳｉＮ膜を成膜する際の温度を４００℃以上にすると、図６（ａ）に示すように配線間に出来てしまった架橋４が、図６（ｂ）に示すように自然と収縮する傾向がある。Ｃｕ原子の融点は１０８３℃であるが、Ｃｕ原子に４００℃以上の熱が加わると、Ｃｕ原子がＣｕ膜中で動きやすくなる。その結果、より安定した結晶構造を形成するために、表面積が小さくなるようにＣｕ原子が変動し、表面積を増加させている架橋４部分は配線層であるＣｕ膜３側へ引き寄せられ、架橋４部分が収縮する。
【００４６】
以上より、ＦＳＧ膜１０５，ＦＳＧ膜１１５、ＳｉＮ膜１１３、ＳｉＮ膜１２１等の成膜温度を４００℃以上５００℃以下に設定すると、ストレスマイグレーションによる歩留まりの低下を防ぐことができる。
【００４７】
次に、図５（ｃ）に示す電気炉により基板を過熱する工程について説明する。電気炉により水素雰囲気下で半導体基板６を加熱する工程は、４００℃以下の温度で実施するのが好ましい。電気炉においてウェハの昇温・降温は、数１０℃／分という低速で行なわれ、高温での保持時間も数十〜百分程度と長い。従って、電気炉における加熱温度は完成後の半導体装置の熱履歴に大きな影響を与えるために、膜に大きなストレスをかけることなく成膜出来るよう、４００℃以下の温度で実施するのが好ましい。
【００４８】
ここで、各工程の設定温度とストレスマイグレーションによる歩留まり低下の関係について説明する。
【００４９】
まず図７（ａ）は、横軸にＦＳＧ膜の成膜温度を、縦軸に歩留まりを取り、絶縁膜であるＦＳＧ膜の成膜温度と歩留まりの関係を示している。歩留まりはＦＳＧ膜の成膜温度を適正な範囲内（例えば４２５℃以上４７５℃以下）で変えても変化しておらず、この領域ではストレスマイグレーションによる歩留まりは発生しにくいことを示している。
【００５０】
一方、図７（ｂ）は横軸に加熱温度、縦軸に歩留まりを示し、グラフより歩留まりは加熱温度を上げると低下することがわかる。よって、水素雰囲気中では、設定温度が高いとストレスマイグレーションが発生しやすい、つまり設定温度を下げるとストレスマイグレーションの発生を抑制することが出来る。
【００５１】
その理由としては、水素による還元作用を抑えることが出来るためと考えられる。具体的には、Ｃｕ膜上にＣＶＤ法により絶縁膜であるＳｉＮ膜を堆積する際に、Ｈ２の還元作用が強いと、Ｃｕ膜上の自然酸化膜等の不純物がほとんど除去され純水なＣｕ単結晶膜が界面に多く露出し、ＳｉＮ膜とＣｕ膜との密着性が低下する。それは、ＳｉＮ膜をＣｕ膜上に堆積する際に、膜形成の種となる物質が少ないためである。つまり、成膜時の温度が高くなるほど水素の還元作用が活発になり、Ｃｕ膜とその上に堆積する絶縁膜（ＳｉＮ膜）の密着性が低下する。従って、Ｈ２の還元性が余り高くならない４００℃以下で成膜することが望ましく、歩留まりの低下を防ぐことが出来る。
【００５２】
以上のように本発明では、ＣＶＤ法により絶縁膜を堆積する際には、４００℃以上５００℃以下の範囲で、ボンディングパッド形成前の熱処理では４００℃以下の範囲で行うことにより、膜質が向上し、リーク電流の増大を防止すると共に、ストレスマイグレーションの発生を抑制することが出来る。以下本発明の概念を纏めると、昇温・降温の速度および高温での保持時間を鑑みて、配線層形成後の各工程における到達温度の上限（Ｔｍａｘ）を設定するというものである。その際の指針の１つとして以下のような条件が提示出来る。
【００５３】
▲１▼  該当工程が５分以上の加熱を伴う場合
Ｔｍａｘ＝４００℃
▲２▼  該当工程が１００℃／分以下の速度の昇温もしくは降温を伴う場合
Ｔｍａｘ＝４００℃
▲３▼  ▲１▼▲２▼のいずれにも該当しない場合
Ｔｍａｘ＝５００℃
その他、本発明の趣旨を逸脱しない範囲で種々の形態に変形して実施することが可能である。
【００５４】
【発明の効果】
以上のように、本発明による半導体装置の製造方法は、ＣＶＤ法により絶縁膜を堆積する際には、４００℃以上５００℃以下の範囲で、ボンディングパッド形成前の熱処理では４００℃以下の範囲で行うことにより、各工程における半導体基板の到達温度を適切に設定するため、膜質が向上すると共に安定し、リーク電流の増大及びストレスマイグレーションの発生を抑制することが出来、高い歩留まりで半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の実施形態の工程断面図
【図２】本発明の実施形態の工程断面図
【図３】本発明の実施形態の工程断面図
【図４】本発明の実施形態の工程断面図
【図５】本発明の実施形態の工程フローを示す図
【図６】歩留まりと温度との関係を示す図
【図７】本発明の課題発生のメカニズムを示す図
【図８】本発明の課題発生のメカニズムを示す図
【図９】本発明の課題を示す図
【図１０】従来技術を示す図
【図１１】従来技術を示す図
【図１２】従来の技術の工程断面図
【図１３】従来の技術の工程断面図
【図１４】従来の技術の工程断面図
【図１５】従来の技術の工程断面図
【符号の説明】
１０１  絶縁膜
１０２  第１配線層
１０３  ＳｉＮ膜
１０４  ＳｉＯ２膜
１０５  ＦＳＧ膜
１０６  スルーホール
１０７  配線溝
１０８  バリア膜
１０９  Ｃｕ膜
１１０  Ｃｕ膜
１１１  Ｃｕ膜
１１２  第２配線層
１１３  ＳｉＮ膜
１１４  ＳｉＯ２膜
１１５  ＦＳＧ膜
１１６  スルーホール
１１７  配線溝
１１８  バリア膜
１１９  Ｃｕ膜
１２０  第３配線層
１２１  ＳｉＮ膜
１２２  開口部
１２３  バリア膜
１２４  アルミニウム膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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